(57)【要約】【課題】制御欠陥の発生を抑えることの可能なＥＬ装置、および、ＥＬ装置の製造方法を提供する。【解決手段】前記薄膜トランジスタは、ゲート電極層と、半導体層の有する１つの面に接続する２つの端子電極層であって、チャンネル長方向における前記ゲート電極層の端部と前記半導体層を挟んで対向する前記端子電極層と、を備える。前記１つの面において前記チャンネル長方向に沿った前記端子電極層間の距離がチャンネル長であり、前記チャンネル長方向に沿った前記ゲート電極層の長さがゲート電極長であり、前記ゲート電極長と前記チャンネル長との差がチャンネル長/ゲート電極長差であり、前記保持トランジスタＴ２のチャンネル長/ゲート電極長差は、前記駆動トランジスタＴ１のチャンネル長/ゲート電極長差よりも大きい。【選択図】図１５
2015185574.tif 000002
【特許請求の範囲】
【請求項１】
保持容量と電源線とを接続して前記保持容量に電圧を保持させる保持トランジスタと、
前記保持容量の保持している電圧に応じた電流をＥＬ素子に流す駆動トランジスタと、
を含む複数の薄膜トランジスタを備え、
前記薄膜トランジスタは、
ゲート電極層と、
半導体層の有する１つの面に接続する２つの端子電極層であって、２つの前記端子電極層の各々がチャンネル長方向における前記ゲート電極層の端部と前記半導体層を挟んで対向する前記端子電極層と、を備え、
前記チャンネル長方向に沿った２つの前記端子電極層間の距離がチャンネル長であり、前記チャンネル長方向に沿った前記ゲート電極層の長さがゲート電極長であり、前記ゲート電極長と前記チャンネル長との差がチャンネル長/ゲート電極長差であり、
前記保持トランジスタのチャンネル長/ゲート電極長差は、前記駆動トランジスタのチャンネル長/ゲート電極長差よりも大きい、
ＥＬ装置。
【請求項２】
前記薄膜トランジスタは、
前記１つの面に接続して前記２つの端子電極層間に位置し、前記２つの端子電極層間において前記チャンネル長を定めるストッパ層をさらに備える
請求項１に記載のＥＬ装置。
【請求項３】
前記２つの電極端子層は、ソース電極層とドレイン電極層とから構成され、
前記チャンネル長方向における前記ストッパ層の両端の中で前記ソース電極層に近い端が第１ストッパ端であり、前記ドレイン電極層に近い端が第２ストッパ端であり、
前記チャンネル長方向における前記ゲート電極層の両端の中で前記ソース電極層に近い端が第１電極端であり、前記ドレイン電極層に近い端が第２電極端であり、
前記第１ストッパ端と前記第１電極端との間における前記チャンネル長方向に沿った距離が、ソース側チャンネル長/ゲート電極長差であり、
前記第２ストッパ端と前記第２電極端との間における前記チャンネル長方向に沿った距離が、ドレイン側チャンネル長/ゲート電極長差であり、
前記駆動トランジスタにおいて、
前記ストッパ層は、前記ゲート電極層よりも上層であり、
前記ソース側チャンネル長/ゲート電極長差と前記ドレイン側チャンネル長/ゲート電極長差とが相互に等しい
請求項２に記載のＥＬ装置。
【請求項４】
前記保持容量の有する両電極の中で、前記保持トランジスタに接続する電極が第１電極であり、前記第１電極とは異なる電極が第２電極であり、
前記複数の薄膜トランジスタは、
データ線と前記第２電極とを接続して前記データ線における階調電圧を前記第２電極に印加する選択トランジスタを含み、
前記保持トランジスタのチャンネル長/ゲート電極長差は、前記選択トランジスタのチャンネル長/ゲート電極長差よりも大きい
請求項１から３のいずれか１つに記載のＥＬ装置。
【請求項５】
前記保持容量の有する両電極の中で、前記保持トランジスタに接続する電極が第１電極であり、前記第１電極とは異なる電極が第２電極であり、
前記複数の薄膜トランジスタは、
データ線と前記第２電極とを接続して前記データ線における階調電圧を前記第２電極に印加する選択トランジスタを含み、
前記選択トランジスタにおいて、
前記ストッパ層は、前記ゲート電極層よりも上層であり、
前記ソース側チャンネル長/ゲート電極長差と前記ドレイン側チャンネル長/ゲート電極長差とが相互に等しい
請求項３に記載のＥＬ装置。
【請求項６】
第１選択レベルと第１非選択レベルとに変わる第１選択信号が入力される第１選択線と、
第２選択レベルと第２非選択レベルとに変わる第２選択信号が入力される第２選択線と、
を備え、
前記保持トランジスタの有する前記ゲート電極層は、前記第１選択線に接続し、
前記選択トランジスタの有する前記ゲート電極層は、前記第２選択線に接続する
請求項４または５に記載のＥＬ装置。
【請求項７】
選択信号を選択レベルと非選択レベルとに変える選択ドライバをさらに備え、
前記保持トランジスタは、前記選択信号が入力されるゲートを有し、前記選択レベルの入力によって、前記保持容量と前記電源線とを電気的接続して前記保持容量に電圧を書き込み、
前記選択ドライバは、
書込動作において、前記選択信号を選択レベルに設定し、
発光動作において、前記選択信号を前記非選択レベルに設定し、
前記発光動作における前記ゲートの入力において、
オン電流の立ち上がる電圧が第１レベルであり、
オフ電流の立ち上がる電圧が第２レベルであり、
前記非選択レベルを、前記第１レベルと前記第２レベルとの間に設定する
請求項６に記載のＥＬ装置。
【請求項８】
保持容量と電源線とを接続して前記保持容量に電圧を保持させる保持トランジスタと、
前記保持容量の保持している電圧に応じた電流をＥＬ素子に流す駆動トランジスタと、
を含む複数の薄膜トランジスタを備えるＥＬ装置の製造方法であって、
前記薄膜トランジスタを形成する工程は、
基板の表面にゲート電極層を形成する工程と、
前記ゲート電極層をゲート絶縁層によって覆う工程と、
前記ゲート絶縁層を半導体層によって覆う工程と、
前記半導体層上に２つのオーミックコンタクト層と２つの端子電極層とを形成する工程であって、チャンネル長方向における前記ゲート電極層の端部と対向する位置に前記オーミックコンタクト層と前記端子電極層とをこの順に形成する工程と、
を含み、
前記チャンネル長方向に沿った前記端子電極層間の距離がチャンネル長であり、前記チャンネル長方向に沿った前記ゲート電極層の長さがゲート電極長であり、前記ゲート電極長と前記チャンネル長との差がチャンネル長/ゲート電極長差であり、
前記端子電極層を形成する工程では、
前記保持トランジスタのチャンネル長/ゲート電極長差を、前記駆動トランジスタのチャンネル長/ゲート電極長差よりも大きくする
ＥＬ装置の製造方法。
【請求項９】
前記薄膜トランジスタを形成する工程は、
前記端子電極層を形成する前に、前記半導体層上にストッパ膜を積層する工程と、
前記ストッパ膜上にレジスト膜を形成し、前記レジスト膜の露光と現像とによって、前記ゲート電極層と対向する部分にレジストマスクを形成する工程と、
前記レジストマスクを用いた前記ストッパ膜のエッチングによってストッパ層を形成する工程と、を含み、
前記端子電極層を形成する工程は、
前記ストッパ層を覆うオーミックコンタクト用薄膜と端子用メタル膜を前記半導体層上にこの順に形成し、前記端子用メタル膜と前記オーミックコンタクト用薄膜とを前記ストッパ層上において分割するように、前記端子用メタル膜と前記オーミックコンタクト用薄膜とをエッチングする工程と、を含み、
前記レジストマスクを形成する工程において、
前記駆動トランジスタの前記チャンネル長を決定するための前記レジストマスクを、前記ゲート電極層をマスクとした前記基板の裏面側からの露光によって形成し、
前記保持トランジスタのチャンネル長を決定するための前記レジストマスクを、前記基板の表面側からの露光によって形成する
請求項８に記載のＥＬ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の技術は、駆動トランジスタを駆動させる電圧を保持容量に保持させる保持トランジスタを備えるＥＬ装置、および、ＥＬ装置の製造方法に関する。
【背景技術】
【０００２】
エレクトロルミネッセンス（ＥＬ）装置は、例えば、マトリックス状に並ぶ複数のＥＬ素子を備え、複数のＥＬ素子の各々は、相互に異なる画素回路に接続している。複数の画素回路の各々は、例えば、駆動トランジスタと、駆動トランジスタのゲート‐ソース間に接続する保持容量と、保持容量の両電極に各別に接続する保持トランジスタ、および、選択トランジスタとを含む。
【０００３】
画素回路を構成する駆動トランジスタは、電源線を通じて電源ドライバに接続し、保持容量の保持電圧に応じた駆動電流を電源線からＥＬ素子に流す。画素回路を構成する選択トランジスタは、保持容量の有する両電極の一方とデータ線とに接続し、画素回路を構成する保持トランジスタは、保持容量の有する両電極の他方と電源線とに接続している。そして、選択ドライバによって選択される保持トランジスタ、および、選択トランジスタは、電源線の発光レベルとデータ線の階調レベルとの差に応じた電圧を保持容量に保持させる（例えば、特許文献１、および、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９５８１０号公報
【特許文献２】特開２０１２−７３４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、保持トランジスタなどの薄膜トランジスタは、チャンネル内に欠陥を有する場合があり、チャンネル内に含まれる欠陥は、オフ状態の薄膜トランジスタがオフ電流を流す一つの要因である。そして、電源線と保持容量とを接続する保持トランジスタにおいてオフ電流が流れることによって、駆動トランジスタに流れる電流の電流値が、階調データに基づく電流値とは異なってしまう。結果として、ＥＬ素子の黒表示における輝点欠陥や、ＥＬ素子の白表示における暗点欠陥などの制御欠陥が発生してしまう。
本開示の技術は、制御欠陥の発生を抑えることの可能なＥＬ装置、および、ＥＬ装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示におけるＥＬ装置の一態様は、保持容量と電源線とを接続して前記保持容量に電圧を保持させる保持トランジスタと、前記保持容量の保持している電圧に応じた電流をＥＬ素子に流す駆動トランジスタと、を含む複数の薄膜トランジスタを備える。前記薄膜トランジスタは、ゲート電極層と、半導体層の有する１つの面に接続する２つの端子電極層であって、２つの前記端子電極層の各々は前記ゲート電極層の端部と前記半導体層を挟んで対向している。２つの前記端子電極層間の距離がチャンネル長である。前記チャンネル長方向に沿った前記ゲート電極層の長さがゲート電極長であり、前記ゲート電極長と前記チャンネル長との差がチャンネル長/ゲート電極長差である。そして、前記保持トランジスタのチャンネル長/ゲート電極長差は、前記駆動トランジスタのチャンネル長/ゲート電極長差よりも大きい。
【０００７】
本開示におけるＥＬ装置の製造方法の一態様において、保持容量と電源線とを接続して前記保持容量に電圧を保持させる保持トランジスタと、前記保持容量の保持している電圧に応じた電流をＥＬ素子に流す駆動トランジスタと、を含む複数の薄膜トランジスタを備えるＥＬ装置の製造方法である、前記薄膜トランジスタを形成する工程は、基板の上にゲート電極層を形成する工程と、前記ゲート電極層をゲート絶縁層によって覆う工程と、前記ゲート絶縁層を半導体層によって覆う工程と、前記半導体層上に２つのオーミックコンタクト層と２つの端子電極層とを形成する工程であって、チャンネル長方向における前記ゲート電極層の端部と対向する位置に前記オーミックコンタクト層と前記端子電極層とをこの順に形成する工程と、を含む。前記１つの面において前記チャンネル長方向に沿った前記端子電極層間の距離がチャンネル長であり、前記チャンネル長方向に沿った前記ゲート電極層の長さがゲート電極長であり、前記ゲート電極長と前記チャンネル長との差がチャンネル長/ゲート電極長差である。そして、前記端子電極層を形成する工程では、前記保持トランジスタのチャンネル長/ゲート電極長差を、前記駆動トランジスタのチャンネル長/ゲート電極長差よりも大きくする。
【０００８】
本開示の技術における一態様によれば、保持トランジスタのチャンネル長/ゲート電極長差が、駆動トランジスタのチャンネル長/ゲート電極長差より大きいため、保持トランジスタのオフ電流が駆動トランジスタよりも抑えられる。結果として、駆動トランジスタと同様の構成を有した保持トランジスタを備えるＥＬ装置と比べて、ＥＬ素子の黒表示における輝点欠陥や、ＥＬ素子の白表示における暗点欠陥などの制御欠陥が抑えられる。
【０００９】
本開示におけるＥＬ装置の他の態様において、前記薄膜トランジスタは、前記１つの面に接続して前記２つの端子電極層間に位置し、前記２つの端子電極層間において前記チャンネル長を定めるストッパ層をさらに備えることが好ましい。
【００１０】
本開示におけるＥＬ装置の他の態様によれば、１つの層構造体であるストッパ層によって、２つの端子電極層間の距離が定まる。結果として、チャンネル長はストッパ層によって定まり、ゲート電極長はゲート電極層によって定まる。それゆえに、薄膜トランジスタにおけるチャンネル長、および、薄膜トランジスタにおけるチャンネル長/ゲート電極長差は、各別に１つずつの層構造体によって設定されるから、その設定が容易でもある。
【００１１】
本開示におけるＥＬ装置の他の態様において、前記２つの電極端子層は、ソース電極層とドレイン電極層とから構成され、前記チャンネル長方向における前記ストッパ層の両端の中で前記ソース電極層に近い端が第１ストッパ端であり、前記ドレイン電極層に近い端が第２ストッパ端である。前記チャンネル長方向における前記ゲート電極層の両端の中で前記ソース電極層に近い端が第１電極端であり、前記ドレイン電極層に近い端が第２電極端である。前記第１ストッパ端と前記第１電極端との間における前記チャンネル長方向に沿った距離が、ソース側チャンネル長/ゲート電極長差である。前記第２ストッパ端と前記第２電極端との間における前記チャンネル長方向に沿った距離が、ドレイン側チャンネル長/ゲート電極長差である。そして、前記駆動トランジスタにおいて、前記ストッパ層は、前記ゲート電極層よりも上層であり、前記ソース側チャンネル長/ゲート電極長差と前記ドレイン側チャンネル長/ゲート電極長差とが相互に等しい。
【００１２】
本開示におけるＥＬ装置の他の態様によれば、駆動トランジスタにおいてソース側チャンネル長/ゲート電極長差とドレイン側チャンネル長/ゲート電極長差とが相互に等しいため、駆動トランジスタにおけるストッパ層のパターニングに際して、セルフアライメント技術を用いることが可能である。すなわち、ゲート電極層をストッパ層よりも先に形成し、ストッパ層のパターニングに用いられるレジストマスクの露光を、ゲート電極層をマスクとして実施することが可能である。
【００１３】
本開示におけるＥＬ装置の他の態様において、前記保持容量の有する両電極の中で、前記保持トランジスタに接続する電極が第１電極であり、前記第１電極とは異なる電極が第２電極である。そして、前記複数の薄膜トランジスタは、データ線と前記第２電極とを接続して前記データ線における階調電圧を前記第２電極に印加する選択トランジスタを含み、前記保持トランジスタのチャンネル長/ゲート電極長差は、前記選択トランジスタのチャンネル長/ゲート電極長差より大きい。
【００１４】
本開示におけるＥＬ装置の他の態様によれば、保持トランジスタのチャンネル長/ゲート電極長差が、選択トランジスタのチャンネル長/ゲート電極長差より大きいため、保持トランジスタのオフ電流が選択トランジスタよりも抑えられる。結果として、選択トランジスタと同様の構成を有した保持トランジスタを備えるＥＬ装置と比べて、ＥＬ素子の黒表示における輝点欠陥や、ＥＬ素子の白表示における暗点欠陥などの制御欠陥が抑えられる。
【００１５】
本開示におけるＥＬ装置の他の態様において、前記保持容量の有する両電極の中で、前記保持トランジスタに接続する電極が第１電極であり、前記第１電極とは異なる電極が第２電極である。前記複数の薄膜トランジスタは、データ線と前記第２電極とを接続して前記データ線における階調電圧を前記第２電極に印加する選択トランジスタを含み、前記選択トランジスタにおいて、前記ストッパ層は、前記ゲート電極層よりも上層であり、前記ソース側チャンネル長/ゲート電極長差と前記ドレイン側チャンネル長/ゲート電極長差とが相互に等しい。
【００１６】
本開示におけるＥＬ装置の他の態様によれば、選択トランジスタにおいてソース側チャンネル長/ゲート電極長差とドレイン側チャンネル長/ゲート電極長差とが相互に等しいため、選択トランジスタにおけるストッパ層のパターニングに際して、セルフアライメント技術を用いることが可能である。すなわち、ゲート電極層をストッパ層よりも先に形成し、ストッパ層のパターニングに用いられるレジストマスクの露光を、ゲート電極層をマスクとして実施することが、選択トランジスタと駆動トランジスタとの両方において可能である。
【００１７】
本開示におけるＥＬ装置の他の態様において、第１選択レベルと第１非選択レベルとに変わる第１選択信号が入力される第１選択線と、第２選択レベルと第２非選択レベルとに変わる第２選択信号が入力される第２選択線と、を備える。そして、前記保持トランジスタの有する前記ゲート電極層は、前記第１選択線に接続し、前記選択トランジスタの有する前記ゲート電極層は、前記第２選択線に接続する。
【００１８】
本開示におけるＥＬ装置の他の態様によれば、保持トランジスタと選択トランジスタとは、各別の選択信号の入力によって、オン状態とオフ状態とに遷移する。それゆえに、保持トランジスタに入力される第１非選択レベルと、選択トランジスタに入力される第２非選択レベルとを、相互に異なるレベルに設定することが可能である。結果として、保持トランジスタに入力される第１非選択レベルを、保持トランジスタにおけるオフ電流を抑えることに特化したレベルに設定することが可能でもある。
【００１９】
本開示におけるＥＬ装置の他の態様において、選択信号を選択レベルと非選択レベルとに変える選択ドライバをさらに備える。前記保持トランジスタは、前記選択信号が入力されるゲートを有し、前記選択レベルの入力によって、前記保持容量と前記電源線とを電気的接続して前記保持容量に電圧を書き込む。そして、前記選択ドライバは、書込動作において、前記選択信号を選択レベルに設定し、発光動作において、前記選択信号を前記非選択レベルに設定する。また、選択ドライバは、前記発光動作における前記ゲートの入力において、オン電流の立ち上がる電圧が第１レベルであり、オフ電流の立ち上がる電圧が第２レベルであり、前記非選択レベルを、前記第１レベルと前記第２レベルとの間に設定することが好ましい。
【００２０】
本開示におけるＥＬ装置の他の態様によれば、第１レベルと第２レベルとの間に非選択レベルが位置するため、発光動作において、保持トランジスタのオフ電流が流れること抑えられる。
【００２１】
本開示におけるＥＬ装置の製造方法の他の態様において、前記薄膜トランジスタを形成する工程は、前記端子電極層を形成する前に、前記半導体層上にストッパ膜を積層する工程と、前記ストッパ膜上にレジスト膜を形成し、前記レジスト膜の露光と現像とによって、前記ゲート電極層と対向する部分にレジストマスクを形成する工程と、前記レジストマスクを用いた前記ストッパ膜のエッチングによってストッパ層を形成する工程と、を含む。前記端子電極層を形成する工程は、前記ストッパ層を覆うオーミックコンタクト用薄膜と端子用メタル膜とをこの順に前記半導体層上に形成し、前記端子用メタル膜と前記オーミックコンタクト用薄膜とを前記ストッパ層上において分割するように、前記端子用メタル膜と前記オーミックコンタクト用薄膜とをエッチングする工程と、を含む。そして、前記レジストマスクを形成する工程において、前記駆動トランジスタの前記チャンネル長を決定するための前記レジストマスクを、前記ゲート電極層をマスクとした前記基板の裏面側からの露光によって形成し、前記保持トランジスタを形成するための前記レジストマスクを、前記基板の表面側からの露光によって形成することが好ましい。
【００２２】
本開示におけるＥＬ装置の製造方法の他の態様によれば、駆動トランジスタは、チャンネル長/ゲート電極長差が相対的に小さい薄膜トランジスタであって、こうした駆動トランジスタのチャンネル長が、ゲート電極層をマスクとした露光を通じて決定される。それゆえに、２つの端子電極層とゲート電極層とによって定まるチャンネル長/ゲート電極長差が相対的に小さいとはいえ、その精度を確保することは可能である。
【００２３】
一方で、保持トランジスタは、チャンネル長/ゲート電極長差が相対的に大きい薄膜トランジスタであって、ゲート電極層とストッパ層との間の半導体層に露光光が照射され難い露光を通じて形成される。それゆえに、保持トランジスタにおいては、露光による欠陥の生成が抑えられ、ひいては、オフ電流がさらに抑えられる。
【発明の効果】
【００２４】
本開示の技術におけるＥＬ装置、および、ＥＬ装置の製造方法によれば、制御欠陥が抑えられる。
【図面の簡単な説明】
【００２５】
【図１】本開示の技術におけるＥＬ装置の一実施形態におけるＥＬ装置の構成を示すブロック図であって、ＥＬパネルを平面視した状態で示す図である。
【図２】一実施形態における画素の有する電気的構成の一例を示す電気回路図である。
【図３】一実施形態における画素の動作推移の一例を示すタイミングチャートである。
【図４】一実施形態における画素回路を各ノードの電位と共に示す回路図であって、黒表示における書込動作時の状態を示す図である。
【図５】一実施形態における画素回路を各ノードの電位と共に示す回路図であって、黒表示における発光動作時の状態を示す図である。
【図６】一実施形態における画素回路を各ノードの電位と共に示す回路図であって、白表示における書込動作時の状態を示す図である。
【図７】一実施形態における画素回路を各ノードの電位と共に示す回路図であって、白表示における発光動作時の状態を示す図である。
【図８】一実施形態のＥＬ装置が有するｉ行目の画素における動作の流れと（ｉ＋１）行目の画素における動作の流れの一例を示すタイミングチャートである。
【図９】一実施形態のＥＬ装置が有する上側画素群における動作の流れと下側画素群における動作の流れの一例を示すタイムチャートである。
【図１０】一実施形態における駆動トランジスタの特性線を示す特性図であって、駆動トランジスタがダイオード接続されたときの特性線を示す図である。
【図１１】一実施形態におけるＥＬ素子の負荷線を示すグラフである。
【図１２】一実施形態における駆動トランジスタの特性線を示す特性図であって、駆動トランジスタのダイオード接続が解除されたときの特性線を示す図である。
【図１３】一実施形態における駆動トランジスタの特性線を示す特性図であって、ＥＬ素子の負荷線を発光電圧と基準電圧との差に対応付けて駆動トランジスタの特性線と共に示す図である。
【図１４】一実施形態における駆動トランジスタの特性線を示す特性図であって、ＥＬ素子の負荷線を発光電圧と基準電圧との差に対応付けて駆動トランジスタの特性線と共に示す図である。
【図１５】一実施形態における駆動トランジスタ、保持トランジスタ、および、選択トランジスタの配置を画素の平面構造に基づいて示す平面図である。
【図１６】一実施形態における駆動トランジスタの平面構造を示す平面図である。
【図１７】一実施形態における駆動トランジスタの断面構造を示す断面図である。
【図１８】一実施形態における保持トランジスタの平面構造を示す平面図である。
【図１９】一実施形態における保持トランジスタの断面構造を示す断面図である。
【図２０】一実施形態におけるＥＬ装置の製造方法を説明する図であって、（ａ）（ｂ）は、保持トランジスタの有するエッチングストッパ層のパターニング工程を示す工程断面図である。
【図２１】一実施形態におけるＥＬ装置の製造方法を説明する図であって、（ａ）（ｂ）は、駆動トランジスタの有するエッチングストッパ層のパターニング工程を示す工程断面図である。
【図２２】一実施形態における薄膜トランジスタのゲート‐ソース間電圧とオン電流との関係、および、ゲート‐ソース間電圧とオフ電流との関係を示すグラフである。
【図２３】一実施形態における選択トランジスタのゲート‐ドレイン間電圧とオフ電流との関係を示すグラフである。
【図２４】第２の実施形態における画素の有する電気的構成の一例を示す電気回路図である。
【図２５】第２の実施形態における画素回路を各ノードの電位と共に示す回路図であって、黒表示における書込動作時の状態を示す図である。
【図２６】第２の実施形態における画素回路を各ノードの電位と共に示す回路図であって、黒表示における発光動作時の状態を示す図である。
【図２７】第２の実施形態における画素回路を各ノードの電位と共に示す回路図であって、白表示における書込動作時の状態を示す図である。
【図２８】第２の実施形態における画素回路を各ノードの電位と共に示す回路図であって、白表示における発光動作時の状態を示す図である。
【発明を実施するための形態】
【００２６】
［第１の実施形態］
図１から図２３を参照して、本開示の技術を具体化した一実施形態におけるＥＬ装置、および、ＥＬ装置の製造方法を説明する。
【００２７】
［ＥＬ装置１００］
図１を参照してＥＬ装置の構成の一例を説明する。
図１が示すように、ＥＬ装置１００は、表示信号生成部１１０、システムコントローラ１２０、選択ドライバ１３０、データドライバ１４０、電源ドライバ１５０、および、ＥＬパネル１６０を備えている。
【００２８】
表示信号生成部１１０は、ＥＬ装置１００の外部から映像信号ＳＩＧを受入れ、映像信号ＳＩＧに含まれる階調電圧成分を映像信号ＳＩＧから抽出し、階調電圧成分をデジタル信号である階調データＤ１に変換する。そして、表示信号生成部１１０は、ＥＬパネル１６０の１行分ごとの階調データＤ１を、順次、データドライバ１４０に出力する。表示信号生成部１１０は、階調データＤ１に基づく画像をＥＬパネル１６０に表示するためのシステムクロックなどのタイミング信号ＳＣＬＫを抽出、または、生成してシステムコントローラ１２０に出力する。映像信号ＳＩＧが、例えば、テレビ放送信号などのコンポジット映像信号のように、画像の表示タイミングを規定するタイミング信号成分を含む場合、表示信号生成部１１０は、階調電圧成分を抽出する機能のほかに、タイミング信号成分を抽出してシステムコントローラ１２０に出力する。
【００２９】
システムコントローラ１２０は、表示信号生成部１１０から出力されるタイミング信号ＳＣＬＫに基づいて、選択ドライバ１３０の駆動を制御するための選択制御信号ＳＣＯＮ１を生成し、その選択制御信号ＳＣＯＮ１を選択ドライバ１３０に出力する。システムコントローラ１２０は、表示信号生成部１１０から出力されるタイミング信号ＳＣＬＫに基づいて、データドライバ１４０の駆動を制御するためのデータ制御信号ＳＣＯＮ２を生成し、そのデータ制御信号ＳＣＯＮ２をデータドライバ１４０に出力する。システムコントローラ１２０は、表示信号生成部１１０から出力されるタイミング信号ＳＣＬＫに基づいて、電源ドライバ１５０の駆動を制御するための電源制御信号ＳＣＯＮ３を生成し、その電源制御信号ＳＣＯＮ３を電源ドライバ１５０に出力する。
【００３０】
ＥＬパネル１６０は、１つの方向である行方向に沿って延びる複数の選択線Ｌｓと、同じく行方向に沿って延びる複数の電源線Ｌｖと、行方向と直交する方向である列方向に沿って延びる複数のデータ線Ｌｄとを備えている。平面視において、複数の選択線Ｌｓの各々と、複数のデータ線Ｌｄの各々との交差する部位の近傍には、画素ＰＩＸが位置している。画素ＰＩＸは、ｎ行×ｍ列（ｎ、ｍは、任意の正の整数）からなるマトリクス状に位置している。
【００３１】
複数の選択線Ｌｓの各々は、選択ドライバ１３０に電気的接続し、マトリックス状に位置する複数の画素ＰＩＸは、１行分の画素ＰＩＸごとに、１つの選択線Ｌｓに接続している。
【００３２】
複数のデータ線Ｌｄの各々は、データドライバ１４０に電気的接続し、マトリックス状に位置する複数の画素ＰＩＸは、１列分の画素ＰＩＸごとに、１つのデータ線Ｌｄに接続している。
【００３３】
マトリクス状に位置する複数の画素ＰＩＸは、図１における上下方向において上側の半分に位置する複数の画素ＰＩＸからなる上側画素群と、図１における上下方向において下側の半分に位置する複数の画素ＰＩＸからなる下側画素群とに分けられている。上側画素群を構成する複数の画素ＰＩＸにおいて、１行分の画素ＰＩＸは１つの電源線Ｌｖに接続し、上側画素群を構成する複数の画素ＰＩＸに接続する複数の電源線Ｌｖは、電源ドライバ１５０に共通接続している。下側画素群を構成する複数の画素ＰＩＸにおいても、１行分の画素ＰＩＸは１つの電源線Ｌｖに接続し、下側画素群を構成する複数の画素ＰＩＸに接続する複数の電源線Ｌｖは、これもまた電源ドライバ１５０に共通接続している。
【００３４】
選択ドライバ１３０は、例えば、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、複数の選択線Ｌｓの各々に対応するシフト信号を、行ごとに順次出力するシフトレジスタを備えている。また、選択ドライバ１３０は、シフト信号を選択レベルＨに変換した選択信号Ｖｓｅｌを、シフト信号に対応する行の選択線Ｌｓに出力する出力バッファを備えている。
【００３５】
選択ドライバ１３０は、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、選択レベルＨに設定された選択信号Ｖｓｅｌを複数の選択線Ｌｓの各々に順次出力して、複数の画素ＰＩＸの各々を行ごとに選択状態に設定する。例えば、選択ドライバ１３０は、特定の行に位置する画素ＰＩＸの書込動作において、特定の行の選択線Ｌｓに、選択レベルＨに設定された選択信号Ｖｓｅｌを出力する。そして、選択ドライバ１３０は、選択レベルＨに設定された選択信号Ｖｓｅｌの出力を各行に対して順次実行して、複数の画素ＰＩＸの各々を行ごとに順次選択状態に設定する。
【００３６】
データドライバ１４０は、例えば、システムコントローラ１２０から出力されるデータ制御信号ＳＣＯＮ２に基づいて、表示信号生成部１１０から出力される画素ＰＩＸごとの階調データを１行分ずつ順次取り込むシフトレジスタを備えている。また、データドライバ１４０は、シフトレジスタに取り込まれた１行分の階調データの各々を相互に異なる列に対応付けて保持するデータラッチ部を備えている。また、データドライバ１４０は、データラッチ部に保持された列ごとの階調データに応じた電位である階調レベルＶｄａｔａを生成して、階調レベルＶｄａｔａに設定された信号をそれに対応する列のデータ線Ｌｄに出力する出力回路を備えている。
【００３７】
データドライバ１４０は、表示信号生成部１１０から出力される画素ＰＩＸごとの階調データを１行分ずつ順次保持する。そして、データドライバ１４０は、階調データに応じた電位である列ごとの階調レベルＶｄａｔａを生成し、各列のデータ線Ｌｄに対して階調レベルＶｄａｔａに設定された信号を一斉に出力する。
【００３８】
電源ドライバ１５０は、例えば、システムコントローラ１２０から出力される電源制御信号ＳＣＯＮ３に基づいて、２つの画素群の各々に対応するタイミング信号を生成するタイミングジェネレーターを備えている。また、電源ドライバ１５０は、システムコントローラ１２０から出力される電源制御信号ＳＣＯＮ３に基づいて、タイミングジェネレーターの生成したタイミング信号を所定の電圧レベルに変換して、２つの画素群の各々の電源線Ｌｖに電源信号Ｖｃｃとして出力する出力バッファを備えている。
【００３９】
電源ドライバ１５０は、システムコントローラ１２０から出力される電源制御信号ＳＣＯＮ３に基づいて、特定の画素群を構成する画素ＰＩＸの書込動作では、特定の画素群に接続する複数の電源線Ｌｖの各々の電位に書込レベルＶｃｃｗを設定する。例えば、電源ドライバ１５０は、上側画素群を構成する画素ＰＩＸの書込動作において、上側画素群に接続する複数の電源線Ｌｖの各々の電位に書込レベルＶｃｃｗを設定する。一方で、電源ドライバ１５０は、特定の画素群を構成する画素ＰＩＸの発光動作において、特定の画素群に接続する複数の電源線Ｌｖの各々の電位に、書込レベルＶｃｃｗとは異なる発光レベルＶｃｓｓを設定する。例えば、電源ドライバ１５０は、上側画素群を構成する画素ＰＩＸの発光動作において、上側画素群に接続する複数の電源線Ｌｖの各々の電位に発光レベルＶｃｓｓを設定する。
【００４０】
［画素ＰＩＸの構成と動作］
図２、および、図３を参照して画素ＰＩＸの構成と動作の一例を説明する。
図２が示すように、複数の画素ＰＩＸの各々は、電流駆動型の発光素子であるＥＬ素子ＯＥＬと、ＥＬ素子ＯＥＬを駆動するための画素回路ＤＣとを備えている。画素回路ＤＣは、駆動トランジスタＴ１と、保持トランジスタＴ２と、選択トランジスタＴ３と、保持容量Ｃｓとを備えている。
【００４１】
駆動トランジスタＴ１は、ｎチャンネル型トランジスタであり、駆動トランジスタＴ１のゲートは、ノードＮ１に電気的接続している。駆動トランジスタＴ１のソースは、ノードＮ２を通じてＥＬ素子ＯＥＬのアノードに電気的接続し、駆動トランジスタＴ１のドレインは、ノードＮ３を通じて電源線Ｌｖに電気的接続している。駆動トランジスタＴ１は、駆動トランジスタＴ１のゲート‐ソース間の電圧に応じた駆動電流をＥＬ素子ＯＥＬに流す機能を有している。
【００４２】
ＥＬ素子ＯＥＬのアノードは、画素回路ＤＣにおけるノードＮ２に電気的接続し、ＥＬ素子ＯＥＬのカソードの電位には、接地レベルなどの基準レベルＶｓｓが設定される。
【００４３】
保持容量Ｃｓの有する両電極の中で第１電極は、ノードＮ１に電気的接続し、保持容量Ｃｓの有する両電極の中で第２電極は、ノードＮ２に電気的接続している。保持容量Ｃｓは、駆動トランジスタＴ１のゲートと、駆動トランジスタＴ１のソースとの間に形成される寄生容量であってもよいし、ノードＮ１とノードＮ２との間に別途備えられる容量素子であってもよいし、これらの組み合わせであってもよい。保持容量Ｃｓは、駆動トランジスタＴ１のゲート‐ソース間の電圧を保持する機能を有している。
【００４４】
保持トランジスタＴ２は、ｎチャンネル型トランジスタであり、保持トランジスタＴ２のゲートは、ノードＮ４を通じて選択線Ｌｓに電気的接続している。保持トランジスタＴ２のドレインは、ノードＮ３を通じて電源線Ｌｖに電気的接続し、保持トランジスタＴ２のソースは、ノードＮ１に電気的接続している。保持トランジスタＴ２は、選択線Ｌｓに入力された選択信号Ｖｓｅｌのレベルに基づいて、駆動トランジスタＴ１をダイオード接続させるか否かを選択する機能を有している。
【００４５】
選択トランジスタＴ３は、ｎチャンネル型トランジスタであり、選択トランジスタＴ３のゲートは、選択線Ｌｓに電気的接続している。選択トランジスタＴ３のソースは、データ線Ｌｄに電気的接続し、選択トランジスタＴ３のドレインは、ノードＮ２に電気的接続している。選択トランジスタＴ３は、駆動トランジスタＴ１、および、保持トランジスタＴ２と協働して、階調レベルＶｄａｔａに応じた電圧を保持容量Ｃｓに保持させる機能を有している。
【００４６】
図３が示すように、画素ＰＩＸの動作は、書込動作、保持動作、および、発光動作を含み、画素ＰＩＸは、これら書込動作、保持動作、および、発光動作を順次繰り返す。
【００４７】
画素ＰＩＸにおける書込動作では、選択ドライバ１３０が、選択信号Ｖｓｅｌを選択レベルＨに設定し、保持トランジスタＴ２、および、選択トランジスタＴ３は、オン状態に遷移する。そして、画素ＰＩＸにおける書込動作では、電源ドライバ１５０が、電源信号Ｖｃｃを書込レベルＶｃｃｗに設定し、保持トランジスタＴ２、および、選択トランジスタＴ３は、階調レベルＶｄａｔａに応じた電圧を保持容量Ｃｓに書き込む。
【００４８】
画素ＰＩＸにおける保持動作では、選択ドライバ１３０が、選択信号Ｖｓｅｌを選択レベルＨから非選択レベルＬに変更し、保持トランジスタＴ２、および、選択トランジスタＴ３は、オン状態からオフ状態へ遷移する。そして、画素ＰＩＸにおける保持動作では、電源ドライバ１５０が、電源信号Ｖｃｃを書込レベルＶｃｃｗに保ち、保持トランジスタＴ２、および、選択トランジスタＴ３は、書込動作時の電圧を保持容量Ｃｓに保持させる。
【００４９】
画素ＰＩＸにおける発光動作では、選択ドライバ１３０が、選択信号Ｖｓｅｌを非選択レベルＬに保ち、保持トランジスタＴ２、および、選択トランジスタＴ３は、オフ状態を保持する。そして、画素ＰＩＸにおける発光動作では、電源ドライバ１５０が、電源信号Ｖｃｃを書込レベルＶｃｃｗから発光レベルＶｃｓｓに変更し、駆動トランジスタＴ１は、保持容量Ｃｓの保持する電圧に応じた駆動電流をＥＬ素子ＯＥＬに流す。
【００５０】
［黒表示における輝点欠陥］
図４、および、図５を参照して、黒表示の書込動作時における各端子の電位の一例と、黒表示の発光動作時における各端子の電位の一例と、黒表示における輝点欠陥とを説明する。
【００５１】
図４が示すように、黒表示における書込動作において、選択ドライバ１３０は、選択レベルＨの一例である１５Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力する。そして、選択ドライバ１３０は、保持トランジスタＴ２、および、選択トランジスタＴ３をオン状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが導通して、駆動トランジスタＴ１がダイオード接続され、また、駆動トランジスタＴ１のソースがデータ線Ｌｄに接続する。
【００５２】
電源ドライバ１５０は、書込レベルＶｃｃｗの一例であって、基準レベルＶｓｓと等しい０Ｖを電源線Ｌｖの電位に設定し、データドライバ１４０は、黒表示の階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓと等しい０Ｖをデータ線Ｌｄの電位に設定する。これによって、駆動トランジスタＴ１のソースの電位が０Ｖに設定され、駆動トランジスタＴ１のゲートの電位が、駆動トランジスタＴ１のドレインの電位と等しい電位に設定される。そして、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓが０Ｖであるため、ドレイン‐ソース間電流Ｉｄｓが流れない。この際に、駆動トランジスタＴ１がダイオード接続されているため、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓは、ゲート‐ソース間電圧Ｖｇｓに等しく、ゲート‐ソース間電圧Ｖｇｓとして０Ｖが保持容量Ｃｓに書き込まれる。
【００５３】
黒表示における保持動作において、選択ドライバ１３０は、非選択レベルＬの一例である−１４Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力する。そして、選択ドライバ１３０は、保持トランジスタＴ２、および、選択トランジスタＴ３をオフ状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが非導通となり、駆動トランジスタＴ１におけるダイオード接続が解除される。また、駆動トランジスタＴ１のソースとデータ線Ｌｄとの間が非導通となる。
【００５４】
図５が示すように、黒表示における発光動作において、選択ドライバ１３０は、非選択レベルＬの一例である−１４Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力し続ける。そして、選択ドライバ１３０は、保持トランジスタＴ２、および、選択トランジスタＴ３をオフ状態に維持させる。
【００５５】
電源ドライバ１５０は、非選択レベルＬとは反対の極性であって基準レベルＶｓｓよりも高いレベルである１５Ｖを、発光レベルＶｃｓｓの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、黒表示の階調レベルＶｄａｔａの一例として、基準レベルＶｓｓと等しい０Ｖをデータ線Ｌｄの電位に設定し続ける。これによって、駆動トランジスタＴ１のドレインの電位は、駆動トランジスタＴ１のソースよりも高いレベルに設定されるものの、保持容量Ｃｓに保持されたゲート‐ソース間電圧Ｖｇｓは０Ｖであるため、駆動トランジスタＴ１のドレイン‐ソース間には、ドレイン‐ソース間電流Ｉｄｓが流れず、ＥＬ素子ＯＥＬは発光しない。
【００５６】
一方で、こうした黒表示の発光動作においては、保持トランジスタＴ２のゲートとノードＮ３との間に、非選択レベルＬと発光レベルＶｃｓｓとの差に相当する−２９Ｖという大きな逆バイアスが印加されている。そのため、保持トランジスタＴ２のゲート‐ドレイン間電圧Ｖｇｄに起因したリーク電流が、保持トランジスタＴ２に流れるとなれば、ノードＮ１の電位がノードＮ３の電位に向かって上昇して、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓは０Ｖから上昇してしまう。結果として、黒表示の発光動作において輝点欠陥が生じてしまう。
【００５７】
［白表示における暗点欠陥］
図６、および、図７を参照して、白表示の書込動作時における各端子の電位であるレベルの一例と、白表示の発光動作時における各端子の電位であるレベルの一例と、白表示における暗点欠陥とを説明する。
【００５８】
図６が示すように、白表示における書込動作において、選択ドライバ１３０は、選択レベルＨの一例である１５Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力する。そして、選択ドライバ１３０は、保持トランジスタＴ２をオン状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが導通して、駆動トランジスタＴ１がダイオード接続され、また、駆動トランジスタＴ１のソースがデータ線Ｌｄに接続する。
【００５９】
電源ドライバ１５０は、書込レベルＶｃｃｗの一例であって、基準レベルＶｓｓと等しい０Ｖを電源線Ｌｖの電位に設定し、データドライバ１４０は、白表示の階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓよりも低いレベルである−１２Ｖをデータ線Ｌｄの電位に設定する。これによって、駆動トランジスタＴ１のソースの電位が−１０Ｖに設定され、駆動トランジスタＴ１のゲートの電位が、駆動トランジスタＴ１のドレインの電位と等しい電位に設定される。そして、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓが１０Ｖであるため、ドレイン‐ソース間電圧Ｖｄｓに応じたドレイン‐ソース間電流Ｉｄｓが流れる。この際に、駆動トランジスタＴ１がダイオード接続されているため、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓは、ゲート‐ソース間電圧Ｖｇｓに等しく、ゲート‐ソース間電圧Ｖｇｓとして１０Ｖが保持容量Ｃｓに書き込まれる。
【００６０】
なお、この際に、データドライバ１４０は、ＥＬ素子ＯＥＬのアノードであるノードＮ２の電位が、ＥＬ素子ＯＥＬのカソードの電位である基準レベルＶｓｓよりも低くなるように、階調レベルＶｄａｔａを−１２Ｖに設定している。そして、データドライバ１４０は、ＥＬ素子ＯＥＬの両電極間を逆バイアスに設定して、ＥＬ素子ＯＥＬにドレイン‐ソース間電流Ｉｄｓが流れることを抑える。
【００６１】
白表示における保持動作において、選択ドライバ１３０は、非選択レベルＬの一例である−１４Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力する。そして、選択ドライバ１３０は、保持トランジスタＴ２、および、選択トランジスタＴ３をオフ状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが非導通となり、駆動トランジスタＴ１におけるダイオード接続が解除される。また、駆動トランジスタＴ１のソースとデータ線Ｌｄとの間が非導通となる。
【００６２】
図７が示すように、白表示における発光動作において、選択ドライバ１３０は、非選択レベルＬの一例である−１４Ｖに設定された選択信号Ｖｓｅｌを、保持トランジスタＴ２のゲート、および、選択トランジスタＴ３のゲートに入力し続ける。そして、選択ドライバ１３０は、保持トランジスタＴ２、および、選択トランジスタＴ３をオフ状態に維持させる。
【００６３】
電源ドライバ１５０は、非選択レベルＬとは反対の極性であって基準レベルＶｓｓよりも高いレベルである１５Ｖを、発光レベルＶｃｓｓの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓよりも低いレベルである−１２Ｖをデータ線Ｌｄの電位に設定し続ける。これによって、駆動トランジスタＴ１のドレインの電位は、駆動トランジスタＴ１のソースよりも高いレベルに設定されて、保持容量Ｃｓに保持されたゲート‐ソース間電圧Ｖｇｓである１０Ｖに応じたドレイン‐ソース間電流Ｉｄｓが、駆動トランジスタＴ１のドレイン‐ソース間に流れ、ＥＬ素子ＯＥＬは発光する。
【００６４】
一方で、こうした白表示の発光動作においては、保持トランジスタＴ２のゲートとノードＮ１との間には、非選択レベルＬとノードＮ１のレベルとの差に相当する３１Ｖという大きな逆バイアスが印加されている。そのため、保持トランジスタＴ２のゲート‐ドレイン間電圧Ｖｇｄに起因したリーク電流が保持トランジスタＴ２に流れるとなれば、ノードＮ１の電位がノードＮ３の電位に向かって下降し、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓは保持電圧から下降してしまう。結果として、白表示の発光動作において暗点欠陥が生じてしまう。
【００６５】
［ＥＬ装置の動作］
図８を参照してＥＬ装置の動作の一例を説明する。図８は、特定の行に位置する複数の画素における駆動の態様の一例を示すタイミングチャートである。図８では、ＥＬ装置の動作を説明する便宜上、マトリクス状に位置する複数の画素ＰＩＸの中で、同じ画素群に含まれるｉ行ｊ列、および、（ｉ＋１）行ｊ列（ｉは１≦ｉ≦ｎを満たす正の整数、ｊは１≦ｊ≦ｍを満たす正の整数）の画素ＰＩＸを、階調データに基づく輝度階調で発光させるときのタイミングチャートを示す。
【００６６】
図８が示すように、１行ごとの画素ＰＩＸの駆動周期Ｔｃｙｃは、書込動作が行われる期間である書込動作期間Ｔｗｒｔと、保持動作が行われる期間である保持動作期間Ｔｈｌｄと、発光動作が行われる期間である発光動作期間Ｔｅｍとから構成されている。
【００６７】
［書込動作期間Ｔｗｒｔ］
書込動作期間Ｔｗｒｔにおいて、電源ドライバ１５０は、ｉ行ｊ列、および、（ｉ＋１）行ｊ列の画素ＰＩＸの含まれる画素群に対し、全ての画素ＰＩＸに接続する複数の電源線Ｌｖに書込レベルＶｃｃｗを設定する。
【００６８】
書込動作期間Ｔｗｒｔにおいて、選択ドライバ１３０は、ｉ行目の選択線Ｌｓに、選択レベルＨに設定された選択信号Ｖｓｅｌを入力する。これによって、ｉ行目の画素ＰＩＸにおいて、保持トランジスタＴ２、および、選択トランジスタＴ３は、オン状態に遷移し、駆動トランジスタＴ１は、ダイオード接続状態に設定される。そして、駆動トランジスタＴ１のドレインの電位と、駆動トランジスタＴ１のゲートの電位とは、書込レベルＶｃｃｗに設定され、かつ、駆動トランジスタＴ１のソースは、データ線Ｌｄに電気的接続する。すなわち、保持容量Ｃｓの有する両電極の中で、一方の電極は書込レベルＶｃｃｗに相当するレベルに設定され、他方の電極はデータ線Ｌｄに電気的接続する。
【００６９】
書込動作期間Ｔｗｒｔにおいて、データドライバ１４０は、ｉ行目の階調データに応じた階調レベルＶｄａｔａを各データ線Ｌｄに設定する。これによって、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓとして、階調レベルＶｄａｔａと書込レベルＶｃｃｗとの差に応じた電圧が書き込まれる。
【００７０】
［保持動作期間Ｔｈｌｄ］
書込動作期間Ｔｗｒｔにおいて、電源ドライバ１５０は、ｉ行ｊ列、および、（ｉ＋１）行ｊ列の画素ＰＩＸの含まれる画素群に対し、全ての画素ＰＩＸに接続する複数の電源線Ｌｖに書込レベルＶｃｃｗを設定し続ける。
【００７１】
保持動作期間Ｔｈｌｄにおいて、選択ドライバ１３０は、ｉ行目の選択線Ｌｓに、非選択レベルＬに設定された選択信号Ｖｓｅｌを入力する。これによって、ｉ行目の画素ＰＩＸにおいて、保持トランジスタＴ２、および、選択トランジスタＴ３は、オフ状態に遷移し、駆動トランジスタＴ１は、ダイオード接続状態を解除される。そして、駆動トランジスタＴ１のソースに対する階調レベルＶｄａｔａの設定が解除されて、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓが、保持容量Ｃｓに保持される。
【００７２】
［発光動作期間Ｔｅｍ］
発光動作期間Ｔｅｍにおいて、電源ドライバ１５０は、ｉ行ｊ列、および、（ｉ＋１）行ｊ列の画素ＰＩＸの含まれる画素群に対し、全ての画素ＰＩＸに接続する複数の電源線Ｌｖに発光レベルＶｃｓｓを設定する。この際に、ＥＬ素子ＯＥＬのアノードには、保持容量Ｃｓに書き込まれた保持電圧に応じた電圧が印加される一方で、ＥＬ素子ＯＥＬのカソードには、基準レベルＶｓｓが設定され続ける。結果として、保持容量Ｃｓの保持電圧が０Ｖを越える画素ＰＩＸにおいて、ＥＬ素子ＯＥＬの両電極間は順バイアスに設定され、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓに応じた駆動電流Ｉｅｌ、すなわち、階調データに応じた駆動電流ＩｅｌがＥＬ素子に流れる。こうした発光動作は、次の駆動周期Ｔｃｙｃの開始まで継続して実行される。
【００７３】
図９は、書込動作、保持動作、発光動作からなる３つの動作の上側画素群における流れと下側画素群における流れとを示すタイムチャートである。上側画素群の動作と下側画素群の動作との関係を説明する便宜上、上側画素群が１行目から６行目までの画素ＰＩＸによって構成され、かつ、下側画素群が７行目から１２行目までの画素ＰＩＸによって構成される例を示す。
【００７４】
図９が示すように、１行目の画素ＰＩＸから６行目まで画素ＰＩＸは、書込動作期間Ｔｗｒｔごとに、１行目の画素ＰＩＸから順次書込動作を実行し、書込動作を終了した画素ＰＩＸから順次保持動作を開始する。そして、７行目の画素ＰＩＸが書込動作を終了したとき、上側画素群の全ての画素ＰＩＸは、一斉に発光動作を開始する。
【００７５】
また、６行目の画素ＰＩＸが書込動作を終了したとき、７行目の画素ＰＩＸから１２行目まで画素ＰＩＸは、書込動作期間Ｔｗｒｔごとに、７行目の画素ＰＩＸから順次書込動作を実行し、書込動作を終了した画素ＰＩＸから順次保持動作を開始する。この際に、８行目から１２行目までの画素ＰＩＸは、上側画素群の画素ＰＩＸが発光動作を開始してから自身の書込動作を開始するまでの間、書込レベルＶｃｃｗの設定による非発光動作を実行する。そして、１２行目の画素ＰＩＸが書込動作を終了したとき、下側画素群の全ての画素ＰＩＸは、一斉に発光動作を開始する。
【００７６】
また、１２行目の画素ＰＩＸが書込動作を終了したとき、１行目の画素ＰＩＸから６行目まで画素ＰＩＸは、一斉に発光動作を終了し、再び、書込動作期間Ｔｗｒｔごとの書込動作を順次実行し、書込動作を終了した画素ＰＩＸから順次保持動作を開始する。この際に、２行目から７行目までの画素ＰＩＸは、下側画素群の画素ＰＩＸが発光動作を開始してから自身の書込動作を開始するまでの間、書込レベルＶｃｃｗの設定による非発光動作を実行する。
【００７７】
［書込レベルＶｃｃｗと発光レベルＶｃｓｓ］
図１０から図１４を参照して、駆動トランジスタＴ１のドレインのレベル、および、保持トランジスタＴ２のドレインのレベルに共通する書込レベルＶｃｃｗ、および、発光レベルＶｃｓｓを説明する。まず、ダイオード接続された駆動トランジスタＴ１の特性線、および、ＥＬ素子ＯＥＬの負荷線に基づいて、書込動作時における書込レベルＶｃｃｗを説明する。次いで、ダイオード接続が解除された駆動トランジスタＴ１の特性線に基づいて、保持動作時における書込レベルＶｃｃｗと、発光動作時における発光レベルＶｃｓｓとを順次説明する。
【００７８】
［ダイオード接続時の特性線］
図１０が示す実線である特性線ＳＰｗは、ダイオード接続された駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓと、ダイオード接続された駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓとの関係を示す曲線であって、初期状態における駆動トランジスタＴ１の有する関係を示す。図１０が示す破線である特性線ＳＰｗ２は、駆動トランジスタＴ１の駆動履歴に従って駆動トランジスタＴ１の特性に変化が生じたときの特性線の一例である。特性線ＳＰｗ上における点ＰＭｗは、駆動トランジスタＴ１の動作点を示す。
【００７９】
特性線ＳＰｗは、ドレイン‐ソース間電流Ｉｄｓに対する閾値電圧Ｖｔｈを有し、ドレイン‐ソース間電圧Ｖｄｓが閾値電圧Ｖｔｈを超えるとき、ドレイン‐ソース間電圧Ｖｄｓの増加に伴って、ドレイン‐ソース間電流Ｉｄｓは非線形的に増加する。実効電圧Ｖｅｆｆは、ドレイン‐ソース間電圧Ｖｄｓにおいて実効的にドレイン‐ソース間電流Ｉｄｓを流す電圧成分である。そして、下記（１）式が示すように、ドレイン‐ソース間電圧Ｖｄｓは、閾値電圧Ｖｔｈと実効電圧Ｖｅｆｆの和によって示される。書込動作時において、駆動トランジスタＴ１は、ダイオード接続されており、こうした駆動トランジスタＴ１の動作点は、特性線ＳＰｗ上の点である書込動作点である。
Ｖｄｓ＝Ｖｔｈ＋Ｖｅｆｆ                    ・・・（１）
【００８０】
一方で、駆動トランジスタＴ１の閾値電圧Ｖｔｈは、通常、駆動トランジスタＴ１の駆動履歴に従って増大する。特性線ＳＰｗ２は、駆動トランジスタＴ１の駆動履歴によって、駆動トランジスタＴ１の特性に変化が生じたときの特性線の一例を示し、閾値変化量ΔＶｔｈは、駆動履歴による閾値電圧Ｖｔｈの変化量を示す。特性線ＳＰｗ２は、初期状態の駆動トランジスタＴ１における特性線ＳＰｗを、閾値変化量ΔＶｔｈだけほぼ平行移動した形状を有している。
【００８１】
ここで、特性線ＳＰｗ上に書込動作点を有する駆動トランジスタＴ１と、特性線ＳＰｗ２上に書込動作点を有する駆動トランジスタＴ１との間において、階調レベルＶｄａｔａが相互に同じであるとき、特性線ＳＰｗ２上の書込動作点では、特性線ＳＰｗ上の書込動作点よりもドレイン‐ソース間電流Ｉｄｓが低くなってしまう。例えば、最高階調時における階調レベルＶｄａｔａが最高階調レベルＶｄａｔａ（ｍａｘ）であるとき、特性線ＳＰｗ上の書込動作点であれば、最高階調電流Ｉｄｓ（ｍａｘ）が得られる一方で、特性線ＳＰｗ２上の書込動作点では、ドレイン‐ソース間電流Ｉｄｓが最高階調電流Ｉｄｓ（ｍａｘ）よりも低くなってしまう。それゆえに、駆動トランジスタＴ１の特性に変動が生じたときは、変動前のドレイン‐ソース間電流Ｉｄｓと同じドレイン‐ソース間電流Ｉｄｓが流れるように、変動前のドレイン‐ソース間電圧Ｖｄｓよりも閾値変化量ΔＶｔｈだけ高いドレイン‐ソース間電圧Ｖｄｓが、階調レベルＶｄａｔａの補正によって設定される。
【００８２】
［ＥＬ素子ＯＥＬの負荷線］
図１１が示す実線である負荷線ＳＰｅは、ＥＬ素子ＯＥＬに印加される駆動電圧Ｖｅｌと、ＥＬ素子ＯＥＬに流れる駆動電流Ｉｅｌとの関係を曲線であって、初期状態におけるＥＬ素子ＯＥＬの有する関係を示す。図１１が示す破線である負荷線ＳＰｅ２は、ＥＬ素子ＯＥＬの駆動履歴に従ってＥＬ素子ＯＥＬの特性に変化が生じたときの特性線の一例である。
【００８３】
負荷線ＳＰｅは、駆動電流Ｉｅｌに対する閾値電圧Ｖｔｈｅｌを有し、駆動電圧Ｖｅｌが閾値電圧Ｖｔｈｅｌを超えるとき、駆動電圧Ｖｅｌの増加に伴って駆動電流Ｉｅｌは非線形的に増加する。
【００８４】
一方で、ＥＬ素子ＯＥＬは、通常、ＥＬ素子ＯＥＬの駆動履歴に従って高抵抗化する。負荷線ＳＰｅ２は、ＥＬ素子ＯＥＬの駆動履歴によってＥＬ素子ＯＥＬの特性に変化が生じたときの特性線の一例を示す。駆動電圧Ｖｅｌに対する駆動電流Ｉｅｌの増加率は、負荷線ＳＰｅよりも負荷線ＳＰｅ２において減少する。
【００８５】
ここで、負荷線ＳＰｅ上に動作点を有するＥＬ素子ＯＥＬと、負荷線ＳＰｅ２上に動作点を有するＥＬ素子ＯＥＬとの間において、駆動電圧Ｖｅｌの電圧値が相互に同じであるとき、負荷線ＳＰｅ２上の動作点では、負荷線ＳＰｅ上の動作点よりも駆動電流Ｉｅｌが低くなってしまう。それゆえに、ＥＬ素子ＯＥＬの特性に変動が生じたときは、変動前の駆動電流Ｉｅｌと同じ駆動電流Ｉｅｌが得られるように、変動前の駆動電圧Ｖｅｌよりも高い駆動電圧Ｖｅｌが、階調レベルＶｄａｔａの補正によって設定される。こうした駆動電圧Ｖｅｌの増加分ΔＶｅｌは、駆動電流Ｉｅｌが最大値Ｉｅｌ（ｍａｘ）である最高階調時において最大増加分ΔＶｅｌ（ｍａｘ）である。
【００８６】
［書込動作時の書込レベルＶｃｃｗ］
書込動作において、選択ドライバ１３０は、駆動トランジスタＴ１のゲート‐ドレイン間を接続して駆動トランジスタＴ１をダイオード接続状態に設定する。また、電源ドライバ１５０は、ドレイン‐ソース間電流Ｉｄｓを流すために、駆動トランジスタＴ１のドレインのレベルを、駆動トランジスタＴ１のソースのレベルよりも正に設定する。すなわち、電源ドライバ１５０は、書込レベルＶｃｃｗが階調レベルＶｄａｔａに対して下記（２）式を満たすように設定する。また、データドライバ１４０は、選択トランジスタＴ３の導通を通じて、駆動トランジスタＴ１のソースに階調レベルＶｄａｔａを設定する。
【００８７】
これによって、駆動トランジスタＴ１のドレイン‐ソース間には、ドレイン‐ソース間の電位差（Ｖｃｃｗ−Ｖｄａｔａ）に応じたドレイン‐ソース間電流Ｉｄｓが流れる。この際に、駆動トランジスタＴ１がダイオード接続されているため、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓは、ゲート‐ソース間電圧Ｖｇｓに等しく、下記（３）式によって示される。そして、こうしたゲート‐ソース間電圧Ｖｇｓが保持容量Ｃｓに書き込まれる。
Ｖｄａｔａ＜Ｖｃｃｗ                        ・・・（２）
Ｖｄｓ＝Ｖｇｓ＝Ｖｃｃｗ−Ｖｄａｔａ        ・・・（３）
【００８８】
なお、駆動トランジスタＴ１のソースとＥＬ素子ＯＥＬのアノードとが、共にノードＮ２に接続しているため、書込動作時におけるドレイン‐ソース間電流ＩｄｓがＥＬ素子ＯＥＬには流れないように、階調レベルＶｄａｔａは設定されている。すなわち、階調レベルＶｄａｔａは、下記（４）式を満たすように、ＥＬ素子ＯＥＬのカソードの電圧である基準レベルＶｓｓと、ＥＬ素子ＯＥＬの閾値電圧Ｖｔｈｅｌとの加算値以下に設定されている。また、基準レベルＶｓｓが接地レベル（０Ｖ）であるときに、階調レベルＶｄａｔａは、下記（５）式を満たすように設定されている。
Ｖｄａｔａ≦Ｖｓｓ＋Ｖｔｈｅｌ              ・・・（４）
Ｖｄａｔａ≦Ｖｔｈｅｌ                      ・・・（５）
【００８９】
ここで、上記（５）式に上記（３）式を代入すると、下記（６）式が得られ、下記（６）式に上記（１）式を代入すると下記（７）式が得られる。また、下記（７）式はＶｅｆｆ＝０Ｖでも成り立つことが必要であるから、下記（７）式にＶｅｆｆ＝０を代入することによって、下記（８）式が得られる。
以上から、書込動作時における書込レベルＶｃｃｗは、下記（８）式の関係を満たすように、基準レベルＶｓｓに対して低いレベルに設定されている。
Ｖｃｃｗ−Ｖｇｓ≦Ｖｔｈｅｌ                ・・・（６）
Ｖｃｃｗ≦Ｖｔｈｅｌ＋Ｖｔｈ＋Ｖｅｆｆ      ・・・（７）
Ｖｄａｔａ＜Ｖｃｃｗ≦Ｖｔｈｅｌ＋Ｖｔｈ    ・・・（８）
【００９０】
［ダイオード接続解除時の特性線］
図１２が示す実線である特性線ＳＰｈは、駆動トランジスタＴ１におけるドレイン‐ソース間電圧Ｖｄｓと、駆動トランジスタＴ１におけるドレイン‐ソース間電流Ｉｄｓとの関係を示す曲線であって、ダイオード接続が解除された駆動トランジスタＴ１においてゲート‐ソース間電圧Ｖｇｓが一定であるときの特性線を示す。なお、図１２の破線である特性線ＳＰｗは、図１０において説明した特性線ＳＰｗであって、駆動トランジスタＴ１がダイオード接続されたときの特性線である。また、図１２の一点鎖線である特性線ＳＰｏは、特性線ＳＰｗ上の各書込動作点におけるドレイン‐ソース間電圧Ｖｄｓが閾値電圧Ｖｔｈだけ減算された動作点からなる曲線である。
【００９１】
図１２が示すように、動作点ＰＭｈは、ダイオード接続された駆動トランジスタＴ１の特性線ＳＰｗと、ダイオード接続が解除された駆動トランジスタＴ１の特性線ＳＰｈとの交点である。動作点Ｐｏは、ダイオード接続が解除された駆動トランジスタＴ１の特性線ＳＰｈとの交点であって、動作点Ｐｏにおけるドレイン‐ソース間電圧Ｖｄｓは、ピンチオフ電圧Ｖｐｏである。保持動作時、および、発光動作時において、駆動トランジスタＴ１は、ダイオード接続を解除されており、こうした駆動トランジスタＴ１の動作点は、特性線ＳＰｈ上の点である保持動作点、および、発光動作点である。
【００９２】
特性線ＳＰｈにおいて、ドレイン‐ソース間電圧Ｖｄｓが０Ｖからピンチオフ電圧Ｖｐｏまでの領域は、線形領域であり、ドレイン‐ソース間電圧Ｖｄｓがピンチオフ電圧Ｖｐｏ以上である領域は、ドレイン‐ソース間電流Ｉｄｓがほぼ一定である飽和領域である。ドレイン‐ソース間電流Ｉｄｓは、ＥＬ素子ＯＥＬの駆動電流に相当する。
【００９３】
ここで、保持動作において、選択ドライバ１３０は、駆動トランジスタＴ１におけるダイオード接続を解除して、書込動作における駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓを、保持容量Ｃｓに保持させる。この際に、後続する発光動作において、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓによってドレイン‐ソース間電流Ｉｄｓを制御するうえでは、ドレイン‐ソース間電流Ｉｄｓがドレイン‐ソース間電圧Ｖｄｓに対して一定であることが求められる。それゆえに、書込動作時、および、保持動作時において、書込レベルＶｃｃｗは、駆動トランジスタＴ１をドレイン‐ソース間電流Ｉｄｓの飽和領域で駆動させる電圧である。
【００９４】
次に、発光動作において、選択ドライバ１３０は、駆動トランジスタＴ１におけるダイオード接続を解除し続ける。電源ドライバ１５０は、ドレイン‐ソース間電流Ｉｄｓを流すために、駆動トランジスタＴ１のドレインの電位である電源信号Ｖｃｃを書込レベルＶｃｃｗから発光レベルＶｃｓｓに変更する。これによって、駆動トランジスタＴ１が飽和領域で駆動されて、駆動トランジスタＴ１のドレイン‐ソース間には、保持容量Ｃｓに保持されたゲート‐ソース間電圧Ｖｇｓに応じたドレイン‐ソース間電流Ｉｄｓが流れる。そして、ドレイン‐ソース間電流ＩｄｓがＥＬ素子ＯＥＬに供給されることによって、ＥＬ素子ＯＥＬは、ドレイン‐ソース間電流Ｉｄｓに応じた輝度で発光する。
【００９５】
図１３が示すように、特性線ＳＰｗ、および、特性線ＳＰｏは、図１０において説明した特性線であり、特性線ＳＰｈは、図１２において説明した特性線である。また、負荷線ＳＰｅ、および、負荷線ＳＰｅ２は、図１１において説明した負荷線であって、駆動トランジスタＴ１のドレインとＥＬ素子ＯＥＬのカソードとの間の電圧、すなわち、発光レベルＶｃｓｓと基準レベルＶｓｓの差をＥＬ素子ＯＥＬの駆動電圧Ｖｅｌに対応させた曲線である。
【００９６】
保持動作時において、駆動トランジスタＴ１の動作点は、ダイオード接続された駆動トランジスタＴ１の特性線ＳＰｗと、ダイオード接続が解除された駆動トランジスタＴ１の特性線ＳＰｈとの交点である保持動作点である。一方で、発光動作時の駆動トランジスタＴ１の動作点は、保持動作点から、特性線ＳＰｈと負荷線ＳＰｅの交点である発光動作点ＰＭｅまで変わる。
【００９７】
発光動作点ＰＭｅにおいて、駆動トランジスタＴ１のドレインとＥＬ素子ＯＥＬのカソードとの間には、発光レベルＶｃｓｓと基準レベルＶｓｓとの差に相当する電圧が印加されている。発光動作点ＰＭｅは、こうした発光レベルＶｃｓｓと基準レベルＶｓｓとの差に相当する電圧を、駆動トランジスタＴ１のドレイン‐ソース間と、ＥＬ素子ＯＥＬのアノード‐カソード間に分配する比率を定める。すなわち、発光動作点ＰＭｅは、駆動トランジスタＴ１のドレイン‐ソース間電圧Ｖｄｓと、ＥＬ素子ＯＥＬの駆動電圧Ｖｅｌとを定める。
【００９８】
図１４が示すように、ＥＬ素子ＯＥＬの負荷線は、ＥＬ素子ＯＥＬの駆動履歴に従って、負荷線ＳＰｅ、負荷線ＳＰｅ２、負荷線ＳＰｅ３の順に変化する。すなわち、ＥＬ素子ＯＥＬの負荷線は、発光レベルＶｃｓｓと基準レベルＶｓｓとの差に応じた駆動電圧Ｖｅｌに対して駆動電流Ｉｅｌの増加率が減少する方向に変化する。そして、駆動トランジスタＴ１の発光動作点も、ＥＬ素子ＯＥＬの駆動履歴に従って、駆動トランジスタＴ１の特性線ＳＰｈ上を、発光動作点ＰＭｅ、発光動作点ＰＭｅ２、発光動作点ＰＭｅ３の順に変わる。
【００９９】
ここで、発光動作点ＰＭｅ、および、発光動作点ＰＭｅ２は、特性線ＳＰｈにおいて飽和領域内に位置する一方で、発光動作点ＰＭｅ３は、特性線ＳＰｈにおいて線形領域に位置する。そして、飽和領域における発光動作点であれば、ＥＬ素子ＯＥＬの駆動電流Ｉｅｌが、書込動作時における駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓとほぼ等しい。一方で、線形領域における発光動作点ＰＭｅ３では、ＥＬ素子ＯＥＬの駆動電流Ｉｅｌが、書込動作時における駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓよりも低くなってしまう。それゆえに、書込動作時における駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓと駆動電流Ｉｅｌとがほぼ等しくなるために、発光動作点は特性線ＳＰｈ上の飽和領域内に位置する必要がある。
【０１００】
補償範囲Ｖｍａｒｇは、駆動トランジスタＴ１の特性線ＳＰｈ上においてピンチオフ電圧Ｖｐｏに対応する動作点Ｐｏと、発光動作点ＰＭｅとの間の電位差である。補償範囲Ｖｍａｒｇは、ＥＬ素子ＯＥＬの駆動履歴によるＥＬ素子ＯＥＬの特性の変化に対して、書込動作時における駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓを駆動電流Ｉｅｌとして維持できる範囲である。すなわち、飽和領域上において発光動作点の取り得る電位幅が、補償範囲Ｖｍａｒｇである。補償範囲Ｖｍａｒｇは、書込動作時における駆動トランジスタＴ１のドレイン‐ソース間電流Ｉｄｓの増大に伴い縮小し、かつ、発光レベルＶｃｓｓと基準レベルＶｓｓとの差の増加に伴い増大する。
【０１０１】
以上から、発光動作における発光レベルＶｃｓｓは、発光動作点が特性線ＳＰｈ上の飽和領域内に位置でき、かつ、補償範囲Ｖｍａｒｇが十分であるように設定されている。すなわち、ＥＬ素子ＯＥＬに印加される駆動電圧Ｖｅｌの最大値が最大駆動電圧Ｖｅｌ（ｍａｘ）であるとき、発光レベルＶｃｓｓは、下記（９）式を満たすように、また、基準レベルＶｓｓが接地レベル（０Ｖ）であるときには、下記（１０）式を満たすように、基準レベルＶｓｓに対して高いレベルに設定される。
Ｖｃｃｓ−Ｖｓｓ≧Ｖｐｏ＋Ｖｍａｒｇ＋Ｖｅｌ（ｍａｘ）  ・・・（９）
Ｖｃｃｓ≧Ｖｐｏ＋Ｖｍａｒｇ＋Ｖｅｌ（ｍａｘ）          ・・・（１０）
【０１０２】
［トランジスタにおけるチャンネル長/ゲート電極長差］
図１５から図１９を参照して、駆動トランジスタＴ１、保持トランジスタＴ２、および、選択トランジスタＴ３の構成を説明する。まず、図１５を参照して画素ＰＩＸの平面構造を説明する。なお、以下では、ＥＬ素子ＯＥＬが基板の表面に形成され、ＥＬ素子ＯＥＬの発光が基板の裏面から取り出されるボトムエミッション型のＥＬ装置における画素ＰＩＸの一例を説明する。
【０１０３】
図１５が示すように、画素ＰＩＸの中央には、ＥＬ素子ＯＥＬを構成するＥＬ層ＯＥＬＬが位置し、ＥＬ層ＯＥＬＬは、平面視においてほぼ矩形形状を有している。ＥＬ層ＯＥＬＬの周囲には、駆動トランジスタＴ１と、保持トランジスタＴ２と、選択トランジスタＴ３とが位置している。
【０１０４】
駆動トランジスタＴ１は、駆動トランジスタＴ１のゲートである駆動ゲート電極層Ｔ１ｇと、駆動トランジスタＴ１のドレインである駆動ドレイン電極層Ｔ１ｄと、駆動トランジスタＴ１のソースである駆動ソース電極層Ｔ１ｓとを備えている。駆動ゲート電極層Ｔ１ｇは、ＥＬ層の外縁である４つ辺の各々と隣り合わせに位置し、各辺に沿って延びる帯状形状を有している。駆動ドレイン電極層Ｔ１ｄ、および、駆動ソース電極層Ｔ１ｓの各々は、駆動ゲート電極層Ｔ１ｇの延びる方向に沿って延びる帯状形状を有し、平面視において駆動ゲート電極層Ｔ１ｇの一部と重なっている。
【０１０５】
駆動トランジスタＴ１において、駆動ゲート電極層Ｔ１ｇの延びる方向は、チャンネル幅方向であり、チャンネル幅方向と直交する方向は、チャンネル長方向である。チャンネル長方向において駆動ゲート電極層Ｔ１ｇの有する長さは、駆動ゲート電極長Ｌ１ｇである。チャンネル幅方向において駆動ゲート電極層Ｔ１ｇの有する長さは、駆動電極幅Ｗ１である。
【０１０６】
保持トランジスタＴ２は、保持トランジスタＴ２のゲートである保持ゲート電極層Ｔ２ｇと、保持トランジスタＴ２のドレインである保持ドレイン電極層Ｔ２ｄと、保持トランジスタＴ２のソースである保持ソース電極層Ｔ２ｓとを備えている。保持ゲート電極層Ｔ２ｇは、ＥＬ層ＯＥＬＬの外縁である４つ辺の中の右辺と隣り合わせに位置し、右辺に沿って延びる帯状形状を有している。保持ドレイン電極層Ｔ２ｄ、および、保持ソース電極層Ｔ２ｓの各々は、保持ゲート電極層Ｔ２ｇの延びる方向に沿って延びる帯状形状を有し、平面視において保持ゲート電極層Ｔ２ｇの一部と重なっている。
【０１０７】
保持トランジスタＴ２において、保持ゲート電極層Ｔ２ｇの延びる方向は、チャンネル幅方向であり、チャンネル幅方向と直交する方向は、チャンネル長方向である。チャンネル長方向において保持ゲート電極層Ｔ２ｇの有する長さが保持ゲート電極長Ｌ２ｇである。チャンネル幅方向において保持ゲート電極層Ｔ２ｇの有する長さは、保持電極幅Ｗ２である。
【０１０８】
選択トランジスタＴ３は、選択トランジスタＴ３のゲートである選択ゲート電極層Ｔ３ｇと、選択トランジスタＴ３のドレインである選択ドレイン電極層Ｔ３ｄと、選択トランジスタＴ３のソースである選択ソース電極層Ｔ３ｓとを備えている。選択ゲート電極層Ｔ３ｇは、ＥＬ層ＯＥＬＬの外縁である４つ辺の中の下辺と隣り合わせに位置し、下辺に沿って延びる帯状形状を有している。選択ドレイン電極層Ｔ３ｄ、および、選択ソース電極層Ｔ３ｓの各々は、選択ゲート電極層Ｔ３ｇの延びる方向に沿って延びる帯状形状を有し、平面視において選択ゲート電極層Ｔ３ｇの一部と重なっている。
【０１０９】
選択トランジスタＴ３において、選択ゲート電極層Ｔ３ｇの延びる方向は、チャンネル幅方向であり、チャンネル幅方向と直交する方向は、チャンネル長方向である。チャンネル長方向において選択ゲート電極層Ｔ３ｇの有する長さが選択ゲート電極長である。チャンネル幅方向において選択ゲート電極層Ｔ３ｇの有する長さは、選択電極幅Ｗ３である。
【０１１０】
駆動電極幅Ｗ１は、保持電極幅Ｗ２よりも大きく、かつ、選択電極幅Ｗ３よりも大きい。また、選択電極幅Ｗ３は、保持電極幅Ｗ２よりも大きい。駆動トランジスタＴ１は、３つのトランジスタＴ１，Ｔ２，Ｔ３の中で最も大きい駆動電極幅Ｗ１を有するため、ＥＬ素子ＯＥＬに駆動電流Ｉｅｌを流すうえで、保持トランジスタＴ２、および、選択トランジスタＴ３よりも適している。選択トランジスタＴ３は、保持電極幅Ｗ２よりも大きい選択電極幅Ｗ３を有するため、階調レベルＶｄａｔａの書込動作における電圧降下を抑えることに対して、保持トランジスタＴ２よりも適している。駆動トランジスタＴ１における駆動電圧の保持を主な機能として有する保持トランジスタＴ２は、３つのトランジスタＴ１，Ｔ２，Ｔ３の中で最も小さい電極幅を有している。
【０１１１】
保持トランジスタＴ２は、３つのトランジスタの中で最も小さい電極幅を有するため、画素ＰＩＸにおける開口率の低下を抑えることにも適した構造を有している。また、駆動トランジスタＴ１は、３つのトランジスタの中で最も大きい電極幅を有する一方で、保持トランジスタＴ２よりも小さいゲート電極長を有するため、これもまた画素ＰＩＸにおける開口率の低下を抑えることに適した構造を有している。
【０１１２】
図１６から図１９を参照して、各薄膜トランジスタにおけるゲート電極層と、ストッパ層の一例であるエッチングストッパ層との構造上の関係を説明する。なお、ゲート電極層とエッチングストッパ層との構造上の関係において、駆動トランジスタＴ１と選択トランジスタＴ３とは同様な関係を有するため、以下では、駆動トランジスタＴ１の構造を主に説明し、選択トランジスタＴ３において重複する説明は割愛する。また、図１６、および、図１８では、ゲート電極層とエッチングストッパ層との構造上の関係を説明する便宜上、ドレイン電極層、および、ソース電極層を二点鎖線で示している。
【０１１３】
図１６が示すように、駆動トランジスタＴ１の有する駆動ゲート電極層Ｔ１ｇは、平面視において１つの方向に沿って延びる帯形形状を有している。駆動ゲート電極層Ｔ１ｇと駆動ドレイン電極層Ｔ１ｄとが平面視において重なる部分は、駆動ゲート電極層Ｔ１ｇの延在方向であるチャンネル幅方向に沿って断続している。駆動ゲート電極層Ｔ１ｇと駆動ソース電極層Ｔ１ｓとが平面視において重なる部分もまた、チャンネル幅方向に沿って連続している。駆動ドレイン電極層Ｔ１ｄと駆動ソース電極層Ｔ１ｓとは、チャンネル長方向において相互に離れており、チャンネル長方向におけるこれら駆動ドレイン電極層Ｔ１ｄと駆動ソース電極層Ｔ１ｓとの間隙は、チャンネル幅方向に沿ってほぼ一定である。
【０１１４】
駆動ゲート電極層Ｔ１ｇに対して紙面手前側には、ストッパ層の一例である駆動エッチングストッパ層Ｔ１ＢＬが位置している。駆動エッチングストッパ層Ｔ１ＢＬは、駆動ゲート電極層Ｔ１ｇと同じく、平面視においてチャンネル幅方向に沿って延びる帯形形状を有している。駆動エッチングストッパ層Ｔ１ＢＬは、チャンネル幅方向において、駆動ゲート電極層Ｔ１ｇのほぼ全体にわたって連続している。
【０１１５】
チャンネル長方向において駆動エッチングストッパ層Ｔ１ＢＬの有する長さは駆動チャンネル長Ｌ１ＢＬであって、駆動ゲート電極長Ｌ１ｇよりも小さい。これら駆動ゲート電極長Ｌ１ｇと駆動チャンネル長Ｌ１ＢＬとの差は、駆動トランジスタＴ１におけるチャンネル長/ゲート電極長差であって、駆動トランジスタＴ１におけるチャンネル長/ゲート電極長差は、チャンネル幅方向に沿ってほぼ一定である。
【０１１６】
図１７が示すように、チャンネル幅方向と直行する断面視において、駆動トランジスタＴ１の有する駆動ゲート電極層Ｔ１ｇは、基板１１の表面上に位置している。駆動ゲート電極層Ｔ１ｇの上面には、駆動ゲート電極層Ｔ１ｇと共に基板１１の表面のほぼ全体を覆うゲート絶縁層１２が位置している。ゲート絶縁層１２の上面の中で、駆動ゲート電極層Ｔ１ｇと対向する領域、および、その領域の外側には、半導体層１３が位置している。
【０１１７】
半導体層１３の上面には、２つのオーミックコンタクト層１４が相互に離れた状態で位置し、一方のオーミックコンタクト層１４の上面には駆動ドレイン電極層Ｔ１ｄが位置し、他方のオーミックコンタクト層１４の上面には駆動ソース電極層Ｔ１ｓが位置している。また、半導体層１３の上面において駆動ゲート電極層Ｔ１ｇと対向する領域の一部には、２つのオーミックコンタクト層１４に挟まれ、かつ、駆動ドレイン電極層Ｔ１ｄと駆動ソース電極層Ｔ１ｓとに挟まれた駆動エッチングストッパ層Ｔ１ＢＬが位置している。
【０１１８】
２つのオーミックコンタクト層１４は、駆動エッチングストッパ層Ｔ１ＢＬの上面に各別に重なっている。また、駆動ドレイン電極層Ｔ１ｄ、および、駆動ソース電極層Ｔ１ｓもまた、駆動エッチングストッパ層Ｔ１ＢＬの上面に各別に重なっている。駆動ドレイン電極層Ｔ１ｄの中でオーミックコンタクト層１４を介して半導体層１３と接続する部分と、駆動ソース電極層Ｔ１ｓの中でオーミックコンタクト層１４を介して半導体層１３と接続する部分との間の距離は、チャンネル長方向に沿った駆動エッチングストッパ層Ｔ１ＢＬの長さ、すなわち、駆動チャンネル長Ｌ１ＢＬである。
【０１１９】
チャンネル長方向における駆動エッチングストッパ層Ｔ１ＢＬの両端の中で、駆動ソース電極層Ｔ１ｓに近い端は、第１ストッパ端であり、駆動ドレイン電極層Ｔ１ｄに近い端は、第２ストッパ端である。また、チャンネル長方向における駆動ゲート電極層Ｔ１ｇの両端の中で、駆動ソース電極層Ｔ１ｓに近い端は、第１電極端であり、駆動ドレイン電極層Ｔ１ｄに近い端は、第２電極端である。駆動トランジスタＴ１において、これら第１ストッパ端と第１電極端との間におけるチャンネル長方向に沿った距離は、ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓである。また、駆動トランジスタＴ１において、第２ストッパ端と第２電極端との間におけるチャンネル長方向に沿った距離は、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄである。
【０１２０】
駆動トランジスタＴ１において、ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓは、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄと等しく、これらソース側チャンネル長/ゲート電極長差Ｌ１ｇｓと、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄとの合計は、駆動ゲート電極長Ｌ１ｇと駆動チャンネル長Ｌ１ＢＬとの差である駆動トランジスタＴ１のチャンネル長/ゲート電極長差である。
【０１２１】
ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓとドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄとが相互に等しいため、駆動エッチングストッパ層Ｔ１ＢＬのパターニングに際して、セルフアライメント技術を用いることが可能である。すなわち、駆動ゲート電極層Ｔ１ｇを駆動エッチングストッパ層Ｔ１ＢＬよりも先に形成し、駆動エッチングストッパ層Ｔ１ＢＬのパターニングに用いられるレジストマスクの露光を、駆動ゲート電極層Ｔ１ｇをマスクとして実施することが可能である。
【０１２２】
図１８が示すように、保持トランジスタＴ２の有する保持ゲート電極層Ｔ２ｇは、平面視において１つの方向に沿って延びる帯形形状を有している。保持ゲート電極層Ｔ２ｇと保持ドレイン電極層Ｔ２ｄとが平面視において重なる部分は、保持ゲート電極層Ｔ２ｇの延在方向であるチャンネル幅方向に沿って連続している。保持ゲート電極層Ｔ２ｇと保持ソース電極層Ｔ２ｓとが平面視において重なる部分もまた、チャンネル幅方向に沿って連続している。保持ドレイン電極層Ｔ２ｄと保持ソース電極層Ｔ２ｓとは、チャンネル長方向において相互に離れており、チャンネル長方向におけるこれら保持ドレイン電極層Ｔ２ｄと保持ソース電極層Ｔ２ｓとの間隙は、チャンネル幅方向に沿ってほぼ一定である。
【０１２３】
保持ゲート電極層Ｔ２ｇに対して紙面手前側には、ストッパ層の一例である保持エッチングストッパ層Ｔ２ＢＬが位置している。保持エッチングストッパ層Ｔ２ＢＬは、保持ゲート電極層Ｔ２ｇと同じく、平面視においてチャンネル幅方向に沿って延びる帯形形状を有している。保持エッチングストッパ層Ｔ２ＢＬは、チャンネル幅方向において、保持ゲート電極層Ｔ２ｇのほぼ全体にわたって位置している。
【０１２４】
チャンネル長方向において保持エッチングストッパ層Ｔ２ＢＬの有する長さは保持チャンネル長Ｌ２ＢＬであって、保持ゲート電極長Ｌ２ｇよりも小さい。これら保持ゲート電極長Ｌ２ｇと保持チャンネル長Ｌ２ＢＬとの差は、保持トランジスタＴ２におけるチャンネル長/ゲート電極長差である。保持トランジスタＴ２におけるチャンネル長/ゲート電極長差は、チャンネル幅方向に沿ってほぼ一定であり、駆動トランジスタＴ１におけるチャンネル長/ゲート電極長差、および、選択トランジスタＴ３におけるチャンネル長/ゲート電極長差よりも大きい。
【０１２５】
図１９が示すように、チャンネル幅方向と対向する断面視において、保持トランジスタＴ２の有する保持ゲート電極層Ｔ２ｇは、基板１１の表面上に位置している。保持ゲート電極層Ｔ２ｇの上面には、駆動トランジスタＴ１と同じく、ゲート絶縁層１２が位置している。また、ゲート絶縁層１２の上面の中で、保持ゲート電極層Ｔ２ｇと対向する領域、および、その領域の外側には、これもまた駆動トランジスタＴ１と同じく、半導体層１３が位置している。
【０１２６】
半導体層１３の上面には、２つのオーミックコンタクト層１４が相互に離れた状態で位置し、一方のオーミックコンタクト層１４の上面には保持ドレイン電極層Ｔ２ｄが位置し、他方のオーミックコンタクト層１４の上面には保持ソース電極層Ｔ２ｓが位置している。また、半導体層１３の上面において保持ゲート電極層Ｔ２ｇと対向する領域の一部には、２つのオーミックコンタクト層１４に挟まれ、かつ、保持ドレイン電極層Ｔ２ｄと保持ソース電極層Ｔ２ｓとに挟まれた保持エッチングストッパ層Ｔ２ＢＬが位置している。
【０１２７】
２つのオーミックコンタクト層１４は、駆動エッチングストッパ層Ｔ１ＢＬの上面に各別に重なっている。また、保持ドレイン電極層Ｔ２ｄ、および、保持ソース電極層Ｔ２ｓは、保持エッチングストッパ層Ｔ２ＢＬの上面に各別に重なっている。保持ドレイン電極層Ｔ２ｄの中でオーミックコンタクト層１４を介して半導体層１３と接続する部分と、保持ソース電極層Ｔ２ｓの中で半導体層１３と接続する部分との間の距離は、保持チャンネル長Ｌ２ＢＬであって、駆動チャンネル長Ｌ１ＢＬよりも大きい。
【０１２８】
保持チャンネル長Ｌ２ＢＬが、駆動チャンネル長Ｌ１ＢＬより大きく、かつ、保持トランジスタＴ２のチャンネル長/ゲート電極長差が、駆動トランジスタＴ１のチャンネル長/ゲート電極長差よりも大きい構成であるから、保持トランジスタＴ２のオフ電流が駆動トランジスタＴ１よりも抑えられる。同様に、選択トランジスタＴ３と駆動トランジスタＴ１とが、ゲート電極層とエッチングストッパ層との構造上の関係において共通しているため、保持トランジスタＴ２のオフ電流は選択トランジスタＴ３よりも抑えられる。それゆえに、駆動トランジスタＴ１や選択トランジスタＴ３と同様の構成を有した保持トランジスタＴ２を備えるＥＬ装置と比べて、ＥＬ素子ＯＥＬの黒表示における輝点欠陥や、ＥＬ素子ＯＥＬの白表示における暗点欠陥などの制御欠陥が抑えられる。
【０１２９】
チャンネル長方向における保持エッチングストッパ層Ｔ２ＢＬの両端の中で、保持ソース電極層Ｔ２ｓに近い端は、第１ストッパ端であり、保持ドレイン電極層Ｔ２ｄに近い端は、第２ストッパ端である。また、チャンネル長方向における保持ゲート電極層Ｔ２ｇの両端の中で、保持ソース電極層Ｔ２ｓに近い端は、第１電極端であり、保持ドレイン電極層Ｔ２ｄに近い端は、第２電極端である。保持トランジスタＴ２において、これら第１ストッパ端と第１電極端との間におけるチャンネル長方向に沿った距離は、ソース側チャンネル長/ゲート電極長差Ｌ２ｇｓである。また、保持トランジスタＴ２において、第２ストッパ端と第２電極端との間におけるチャンネル長方向に沿った距離は、ドレイン側チャンネル長/ゲート電極長差Ｌ２ｇｄである。
【０１３０】
保持トランジスタＴ２において、ソース側チャンネル長/ゲート電極長差Ｌ２ｇｓは、ドレイン側チャンネル長/ゲート電極長差Ｌ２ｇｄと等しくてもよいし、ドレイン側チャンネル長/ゲート電極長差Ｌ２ｇｄよりも大きくてもよいし、ドレイン側チャンネル長/ゲート電極長差Ｌ２ｇｄよりも小さくてもよい。これらソース側チャンネル長/ゲート電極長差Ｌ２ｇｓと、ドレイン側チャンネル長/ゲート電極長差Ｌ２ｇｄとの合計は、保持ゲート電極長Ｌ２ｇと保持チャンネル長Ｌ２ＢＬとの差である保持トランジスタＴ２のチャンネル長/ゲート電極長差であって、駆動トランジスタＴ１のチャンネル長/ゲート電極長差、および、選択トランジスタＴ３のチャンネル長/ゲート電極長差よりも大きい。
【０１３１】
［ＥＬ装置の製造方法］
ＥＬ装置の製造方法は、ＥＬパネル形成工程と組立工程とを含み、ＥＬパネル形成工程は、トランジスタアレイ形成工程、ＥＬ層成工程、封止工程を含む。ＥＬパネル形成工程は、画素ＰＩＸ、選択線Ｌｓ、データ線Ｌｄ、電源線Ｌｖ、各種のパッドなどを基板に形成することによってＥＬパネル１６０を形成する。組立工程は、選択ドライバ１３０、データドライバ１４０、電源ドライバ１５０など、ＥＬパネル１６０を駆動するための各種の駆動回路をＥＬパネル１６０に接続してＥＬ装置１００を組み立てる。なお、選択ドライバ１３０、データドライバ１４０、電源ドライバ１５０などの各種の駆動回路がＥＬパネル１６０に組み込まれた構成では、ＥＬパネル１６０の形成工程において各種の駆動回路が形成されて、組立工程は省略される。
【０１３２】
ＥＬパネル形成工程において、トランジスタアレイ形成工程は、駆動トランジスタＴ１、保持トランジスタＴ２、選択トランジスタＴ３、および、保持容量Ｃｓを、選択線Ｌｓ、データ線Ｌｄ、電源線Ｌｖなどと共に基板に形成する。ＥＬ層形成工程は、トランジスタアレイの形成された基板に、ＥＬ素子ＯＥＬを構成するＥＬ層ＯＥＬＬや電極層を形成する。封止工程は、ＥＬ素子ＯＥＬの形成された基板にＥＬ層ＯＥＬＬを保護するための封止層を形成する。
【０１３３】
図２０（ａ）（ｂ）および図２１（ａ）（ｂ）を参照してトランジスタアレイ形成工程を説明する。なお、トランジスタアレイ形成工程において、駆動トランジスタＴ１の有する機能層は、保持トランジスタＴ２、の有する機能層、および、選択トランジスタＴ３の有する機能層と共に、基板に形成される１つの機能膜のパターニングによって同じタイミングで形成される。そして、駆動トランジスタＴ１と保持トランジスタＴ２との間では、エッチングストッパ層のパターニング方法が相互に異なる一方で、駆動トランジスタＴ１と選択トランジスタＴ３との間では、エッチングストッパ層のパターニングは相互に等しい。そのため、以下では、駆動トランジスタＴ１の形成方法を主に説明し、選択トランジスタＴ３において重複する説明は割愛する。
【０１３４】
トランジスタアレイ形成工程は、基板１１の表面にゲートメタル膜を形成し、このゲートメタル膜のパターニングによって、保持ゲート電極層Ｔ２ｇが形成される。保持ゲート電極層Ｔ２ｇが形成されると、保持ゲート電極層Ｔ２ｇがゲート絶縁層１２で覆われるように、ゲート絶縁層１２、半導体層１３、エッチングストッパ膜ＢＬが基板１１に積層される。なお、この際に、保持トランジスタＴ２の形成と共に、駆動トランジスタＴ１の形成、さらには、選択トランジスタＴ３の形成も進められる。すなわち、基板１１の表面に形成されるゲートメタル膜のパターニングによって、保持ゲート電極層Ｔ２ｇと共に、駆動ゲート電極層Ｔ１ｇが形成され、駆動ゲート電極層Ｔ１ｇがゲート絶縁層１２で覆われるように、ゲート絶縁層１２、半導体層１３、エッチングストッパ膜ＢＬが基板１１に積層される。選択トランジスタＴ３が形成される部位においても同様である。
【０１３５】
次に、各エッチングストッパ膜ＢＬの全体を覆うように、レジスト塗布膜ＲＬが積層される。続いて、図２０が示すように、フォトマスクＭＫを用いた表面露光が行われ、更に続いて、図２１が示すように裏面露光が行われる。
【０１３６】
図２０は、保持トランジスタＴ２が形成される部位での表面露光の例であり、レジスト塗布膜ＲＬが形成されると、保持ゲート電極層Ｔ２ｇの一部を覆う閉口部Ｍｋａを有したフォトマスクＭＫが用いられ、基板１１の表面側から露光光が照射される。これによって、レジスト塗布膜ＲＬにおいては、図２０（ａ）の実線矢印で挟まれた部分以外に露光光が基板１１の表面側から照射されて、レジスト塗布膜ＲＬが露光される。なお、引き続き裏面露光が行われるが、この裏面露光によって露光され得る部位は、表面露光によって露光されていない部位であって、保持ゲート電極層Ｔ２ｇの内側である。そのため、保持トランジスタＴ２が形成される部位での裏面露光では、新たな露光部が生じることは無い。
【０１３７】
結果として、図２０（ｂ）が示すように、レジスト塗布膜ＲＬの現像と、パターニングされたレジスト塗布膜ＲＬの硬化とによって、閉口部Ｍｋａと対向していた部位において保持ゲート電極層Ｔ２ｇ上を覆うレジストマスクＲＭ２が形成される。
【０１３８】
この際に、基板１１とは異なる部材であるフォトマスクＭＫを用いてレジスト塗布膜ＲＬが露光されるため、基板１１とフォトマスクＭＫとの位置合わせの精度に基づき、フォトマスクＭＫの閉口部Ｍｋａは、チャンネル長方向において、保持ゲート電極長Ｌ２ｇよりも十分に小さい長さを有する。また、フォトマスクＭＫの閉口部Ｍｋａは、チャンネル幅方向においても、保持電極幅Ｗ２よりも十分に小さい幅を有する。そして、表面露光に続いて行なわれる裏面露光では、保持ゲート電極層Ｔ２ｇと対向する半導体層１３において、閉口部Ｍｋａと対向する部分に裏面露光光が照射されないため、露光光の照射による半導体層１３へのダメージが抑えられる。
【０１３９】
図２１は、駆動トランジスタＴ１、および、選択トランジスタＴ３が形成される部位での裏面露光の例である。なお、この裏面露光よりも前に行われる表面露光において、駆動トランジスタＴ１、および、選択トランジスタＴ３が形成される部位では、フォトマスクＭＫの閉口部が、チャンネル長方向において各々のゲート電極長よりも大きく形成される。そのため、引き続き行われる裏面露光では、駆動ゲート電極層Ｔ１ｇをマスクとして、レジスト塗布膜ＲＬが新たに露光される。同様に、選択トランジスタＴ３の形成される部位においても、ゲート電極層をマスクとして、レジスト膜が新たに露光される。この際に、レジスト塗布膜ＲＬにおいては、図２1（ａ）の実線矢印で挟まれた部分以外に露光光が照射されるが、若干の露光光がゲート電極層の端よりも内側に回り込む。結果として、レジスト塗布膜ＲＬにおいて新たに露光される部分は、実際には実線矢印の内側に位置する二点鎖線まで後退する。
【０１４０】
そして、レジスト塗布膜ＲＬの現像と、パターニングされたレジスト塗布膜ＲＬの硬化とによって、駆動ゲート電極層Ｔ１ｇと対向する領域を覆うレジストマスクＲＭ１が形成される。結果としてレジストマスクＲＭ１は、チャンネル長方向において、駆動ゲート電極長Ｌ１ｇよりも若干小さい長さを有する。
【０１４１】
図２１（ｂ）が示すように、レジストマスクＲＭ１が形成されると、レジストマスクＲＭ１をマスクとして用いるエッチングがエッチングストッパ膜ＢＬに施されて、駆動エッチングストッパ層Ｔ１ＢＬが形成される。これによって、駆動ゲート電極層Ｔ１ｇに対し、チャンネル長方向においてソース側チャンネル長/ゲート電極長差Ｌ１ｇｓ、および、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄを有する駆動エッチングストッパ層Ｔ１ＢＬが形成される。
【０１４２】
そして、レジストマスクＲＭ１，ＲＭ２が除去された後に、オーミックコンタクト層薄膜と端子用メタル膜とが形成され、これらオーミックコンタクト層用薄膜と端子用メタル膜のパターニングによって、オーミックコンタクト層１４、駆動ドレイン電極層Ｔ１ｄ、および、駆動ソース電極層Ｔ１ｓが形成される。なお、この際に、駆動ドレイン電極層Ｔ１ｄ、および、駆動ソース電極層Ｔ１ｓとの間には、駆動エッチングストッパ層Ｔ１ＢＬが位置するため、駆動ドレイン電極層Ｔ１ｄ、および、駆動ソース電極層Ｔ１ｓのパターニングに際し、半導体層１３の中でチャンネルとして機能する部分では、エッチングによるダメージが抑えられる。なお、保持ドレイン電極層Ｔ２ｄ、および、保持ソース電極層Ｔ２ｓも同様にして形成され、また、選択トランジスタＴ３のドレイン電極層、および、選択トランジスタＴ３のソース電極層も同様にして形成される。
【０１４３】
［保持トランジスタＴ２のオフ電流］
図２２、および、図２３を参照して、オン電流とゲート‐ソース間電圧Ｖｇｓとの関係、および、オフ電流とゲート‐ソース間電圧Ｖｇｓとの関係を説明する。なお、図２２は、ゲート‐ソース間電圧Ｖｇｓと、ソース‐ドレイン間に流れるドレイン電流Ｉｄとの関係を示すグラフであって、ドレイン‐ソース間電圧Ｖｄｓが１５Ｖに設定されたときの関係を示す。図２３は、発光動作における保持トランジスタＴ２のオフ電流の見積もりを示すグラフであって、ゲート‐ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの関係に、発光レベルＶｃｓｓ（＝１５Ｖ）が設定されたときの保持トランジスタＴ２におけるゲート‐ドレイン間電圧Ｖｇｄを加えたグラフである。
【０１４４】
図２２が示すように、ゲート‐ソース間に流れるドレイン電流Ｉｄは、ゲート‐ソース間電圧Ｖｇｓによって定まる値であって、ゲート‐ソース間電圧Ｖｇｓが、第１レベルの一例である０Ｖから１０Ｖまで増加するとき、ドレイン電流Ｉｄはオン電流として急峻に増加する。こうしたオン電流の立ちあがりは、駆動トランジスタＴ１、保持トランジスタＴ２、および、選択トランジスタＴ３のいずれにも認められる傾向であって、エッチングストッパ層の露光が、表面露光あるか裏面露光であるかには、ほぼ依存していない。
【０１４５】
一方で、ゲート‐ソース間電圧Ｖｇｓが０Ｖから−１０Ｖまでの間では、ドレイン電流Ｉｄは流れず、薄膜トランジスタはオフ状態を維持している。そして、ゲート‐ソース間電圧Ｖｇｓが、第２レベルの一例である−１０Ｖから−３０Ｖまで減少するとき、ドレイン電流Ｉｄはオフ電流として徐々に増大する。こうしたオフ電流の立ちあがりは、駆動トランジスタＴ１、保持トランジスタＴ２、および、選択トランジスタＴ３のいずれにも認められる傾向である。
【０１４６】
駆動トランジスタＴ１、および、選択トランジスタＴ３のオフ電流は、図２２の実線が示す曲線ＬＣＢであり、保持トランジスタＴ２のオフ電流は、図２２の破線が示す曲線ＬＣＦである。駆動トランジスタＴ１、および、選択トランジスタＴ３のように、裏面露光によってチャンネル長が決定された薄膜トランジスタでは、ゲート‐ソース間電圧Ｖｇｓが−１０Ｖから減少するとき、オフ電流は流れ始める。一方で、保持トランジスタＴ２のように、表面露光によってチャンネル長が決定された薄膜トランジスタでは、ゲート‐ソース間電圧Ｖｇｓが−１８Ｖから減少するとき、オフ電流は流れ始める。また、保持トランジスタＴ２のオフ電流は、−１０Ｖから−３０Ｖまでの範囲において、駆動トランジスタＴ１、および、選択トランジスタＴ３のオフ電流よりも小さい。
【０１４７】
ｎチャンネル型の薄膜トランジスタに流れるオフ電流には、チャンネル内に含まれる欠陥に起因して発生したホールをキャリアとする電流が含まれる。それゆえに、図２２の矢印ＥＲが示すように、裏面露光によってチャンネル長が決定された駆動トランジスタＴ１や選択トランジスタＴ３では、表面露光によって形成された保持トランジスタＴ２よりも大きなばらつきが認められる。
【０１４８】
図２３が示すように、発光動作において、電源信号Ｖｃｃに１５Ｖの発光レベルＶｃｓｓが設定され、かつ、非選択レベルＬとして−１４Ｖの電圧がゲートに印加されるとき、図５を用いて説明したように、保持トランジスタＴ２のゲート‐ドレイン間電圧は、黒表示において−２９Ｖである。この際に、保持トランジスタＴ２が、裏面露光によって形成されるとなれば、図２３の曲線ＬＣＢが示すように、保持トランジスタＴ２にオフ電流が流れてしまう。
【０１４９】
この点、上述した保持トランジスタＴ２は、表面露光によってチャンネル長が決定された薄膜トランジスタであるから、図２３の曲線ＬＣＦが示すように、保持トランジスタＴ２にオフ電流は流れない。それゆえに、黒表示における輝点欠陥が発生することが抑えられる。また、図７を用いて説明したように、保持トランジスタＴ２のゲート‐ドレイン間電圧は、白表示において−３１Ｖである。これにおいても、図２３の曲線ＬＣＦが示すように、保持トランジスタＴ２にオフ電流は流れない。それゆえに、白表示における暗点欠陥が発生することが抑えられる。
【０１５０】
上記第１の実施形態によれば、以下に列記する効果が得られる。
（１）保持トランジスタＴ２のオフ電流が抑えられるため、ＥＬ装置１００における制御欠陥の発生が抑えられる。
（２）オフ電流を抑えるための構成である保持チャンネル長Ｌ２ＢＬは、１つの保持エッチングストッパ層Ｔ２ＢＬによって定まる。同じく、オフ電流を抑えるための構成である保持ゲート電極長Ｌ２ｇは、１つの保持ゲート電極層Ｔ２ｇによって定まる。それゆえに、保持トランジスタＴ２におけるチャンネル長、および、保持トランジスタＴ２におけるチャンネル長/ゲート電極長差は、各別に１つずつの層構造体によって設定されるから、その設定が容易でもある。
【０１５１】
（３）保持トランジスタＴ２は、３つのトランジスタの中で最も大きいゲート電極長を有する一方で、最も小さい電極幅を有するため、（１）に記載の効果が得られる中で、ボトムエミッション型のＥＬ装置であれば、画素ＰＩＸにおける開口率の低下も抑えられる。
【０１５２】
（４）駆動トランジスタＴ１は、３つのトランジスタの中で最も大きい電極幅を有する一方で、保持トランジスタＴ２よりも小さいゲート電極長を有するため、ボトムエミッション型のＥＬ装置であれば、これもまた画素ＰＩＸにおける開口率の低下が抑えられる。
【０１５３】
（５）駆動トランジスタＴ１において、ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓとドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄとが相互に等しいため、駆動エッチングストッパ層Ｔ１ＢＬのパターニングに際して、セルフアライメント技術を用いることが可能である。
【０１５４】
（６）駆動エッチングストッパ層Ｔ１ＢＬをパターニングするためのレジストマスクＲＭ１が、駆動ゲート電極層Ｔ１ｇを露光マスクとする裏面露光によって形成されるため、駆動ゲート電極層Ｔ１ｇと駆動エッチングストッパ層Ｔ１ＢＬとの位置を整合することが容易である。
（７）第１レベルと第２レベルとの間に非選択レベルが位置するため、発光動作において、保持トランジスタのオフ電流が流れること抑えられる。
【０１５５】
［第２の実施形態］
図２４から図２８を参照して、本開示の技術を具体化した第２の実施形態におけるＥＬ装置を説明する。なお、第２の実施形態におけるＥＬ装置は、１つの画素ＰＩＸに接続する選択線の構成、選択線を駆動する選択ドライバの構成、および、選択信号における信号レベルが上記実施形態におけるＥＬ装置とは異なる一方で、それ以外の構成は、上記実施形態のＥＬ装置と同様である。それゆえに、以下では、第２の実施形態におけるＥＬ装置と上記実施形態におけるＥＬ装置との相違点を主に説明し、上記実施形態におけるＥＬ装置と同様の構成には、同一の符号を付して、その詳細な説明を割愛する。図２４は、上記実施形態における画素回路の構成の説明において参照した図２に対応する図であり、図２５から図２８の各々は、上記実施形態における画素の動作の説明において参照した図４から図７の各々に対応する図である。
図２４が示すように、ＥＬ装置は、第１選択ドライバ１３０Ａ、および、第２選択ドライバ１３０Ｂから構成される２つの選択ドライバを備えている。
【０１５６】
第１選択ドライバ１３０Ａは、例えば、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、複数の第１選択線Ｌｓ１の各々に対応するシフト信号を、行ごとに順次出力するシフトレジスタを備えている。また、第１選択ドライバ１３０Ａは、例えば、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、シフト信号を第１選択レベルＨ１に変換した第１選択信号Ｖｓｅｌ１を、シフト信号に対応する行の第１選択線Ｌｓ１に出力する出力バッファを備えている。
【０１５７】
第２選択ドライバ１３０Ｂは、例えば、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、複数の第２選択線Ｌｓ２の各々に対応するシフト信号を、行ごとに順次出力するシフトレジスタを備えている。また、第２選択ドライバ１３０Ｂは、例えば、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、シフト信号を第２選択レベルＨ２に変換した第２選択信号Ｖｓｅｌ２を、シフト信号に対応する行の第２選択線Ｌｓ２に出力する出力バッファを備えている。
【０１５８】
第１選択ドライバ１３０Ａは、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、第１選択レベルＨ１に設定された選択信号Ｖｓｅｌを、複数の第１選択線Ｌｓ１の各々に順次出力して、複数の画素ＰＩＸの各々を行ごとに選択状態に設定する。例えば、第１選択ドライバ１３０Ａは、特定の行に位置する画素ＰＩＸの書込動作において、特定の行の第１選択線Ｌｓ１に、第１選択レベルＨ１に設定された選択信号Ｖｓｅｌを出力する。そして、第１選択ドライバ１３０Ａは、第１選択レベルＨ１に設定された選択信号Ｖｓｅｌの出力を各行に対して順次実行して、複数の画素ＰＩＸの各々を行ごとに順次選択状態に設定する。
【０１５９】
第２選択ドライバ１３０Ｂは、システムコントローラ１２０から出力される選択制御信号ＳＣＯＮ１に基づいて、第２選択レベルＨ２に設定された選択信号Ｖｓｅｌを、複数の第２選択線Ｌｓ２の各々に順次出力して、複数の画素ＰＩＸの各々を行ごとに選択状態に設定する。例えば、第２選択ドライバ１３０Ｂは、特定の行に位置する画素ＰＩＸの書込動作において、特定の行の第２選択線Ｌｓ２に、第２選択レベルＨ２に設定された選択信号Ｖｓｅｌを出力する。そして、第２選択ドライバ１３０Ｂは、第２選択レベルＨ２に設定された選択信号Ｖｓｅｌの出力を各行に対して順次実行して、複数の画素ＰＩＸの各々を行ごとに順次選択状態に設定する。
【０１６０】
保持トランジスタＴ２は、ｎチャンネル型トランジスタであり、保持トランジスタＴ２のゲートは、ノードＮ４を通じて第１選択線Ｌｓ１に電気的接続している。選択トランジスタＴ３は、ｎチャンネル型トランジスタであり、選択トランジスタＴ３のゲートは、第２選択線Ｌｓ２に電気的接続している。
【０１６１】
［黒表示におけるゲート‐ドレイン間電圧Ｖｇｄ］
図２５、および、図２６を参照して、黒表示の書込動作時における各端子の電位であるレベルの一例と、黒表示の発光動作時における各端子の電位であるレベルの一例とを説明する。
【０１６２】
図２５が示すように、黒表示における書込動作において、第１選択ドライバ１３０Ａは、保持トランジスタＴ２のゲートに、第１選択レベルＨ１の一例である１５Ｖに設定された第１選択信号Ｖｓｅｌ１を入力して、保持トランジスタＴ２をオン状態に遷移させる。また、第２選択ドライバ１３０Ｂは、選択トランジスタＴ３のゲートに、第２選択レベルＨ２の一例である１５Ｖに設定された第２選択信号Ｖｓｅｌ２を入力して、選択トランジスタＴ３をオン状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが導通して、駆動トランジスタＴ１がダイオード接続される。
【０１６３】
一方で、電源ドライバ１５０は、上記実施形態と同じく、基準レベルＶｓｓと等しい０Ｖを書込レベルＶｃｃｗの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、黒表示の階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓと等しい０Ｖを、データ線Ｌｄの電位に設定する。これによって、駆動トランジスタＴ１のソースの電位が０Ｖに設定され、駆動トランジスタＴ１のゲートの電位が、駆動トランジスタＴ１のドレインの電位と等しい電位に設定される。そして、ゲート‐ソース間電圧Ｖｇｓとして０Ｖが保持容量Ｃｓに書き込まれる。
【０１６４】
黒表示における保持動作において、第１選択ドライバ１３０Ａは、上記実施形態の非選択レベルＬよりも高いレベルであって、第１非選択レベルＬ１の一例である−２Ｖに設定された第１選択信号Ｖｓｅｌ１を、保持トランジスタＴ２のゲートに入力する。これによって、保持トランジスタＴ２がオフ状態に遷移して、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが非導通となり、駆動トランジスタＴ１におけるダイオード接続が解除される。
【０１６５】
また、第２選択ドライバ１３０Ｂは、上記実施形態の非選択レベルＬと同じレベルであって、第２非選択レベルＬ２の一例である−１４Ｖに設定された第２選択信号Ｖｓｅｌ２を、選択トランジスタＴ３のゲートに入力する。これによって、選択トランジスタＴ３がオフ状態に遷移して、駆動トランジスタＴ１のソースとデータ線Ｌｄとが非導通となる。
【０１６６】
図２６が示すように、黒表示における発光動作において、第１選択ドライバ１３０Ａは、第１非選択レベルＬ１の一例である−１４Ｖに設定された第１選択信号Ｖｓｅｌ１を、保持トランジスタＴ２のゲートに入力し続ける。これによって、第１選択ドライバ１３０Ａは、保持トランジスタＴ２をオフ状態に維持させる。
【０１６７】
これに対して、第２選択ドライバ１３０Ｂは、上記実施形態の非選択レベルＬと同じレベルであって、第２非選択レベルＬ２の一例である−１４Ｖに設定された第２選択信号Ｖｓｅｌ２を、選択トランジスタＴ３のゲートに入力し続ける。これによって、第２選択ドライバ１３０Ｂは、選択トランジスタＴ３をオフ状態に維持させる。
【０１６８】
一方で、電源ドライバ１５０は、基準レベルＶｓｓよりも高いレベルである１５Ｖを発光レベルＶｃｓｓの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、基準レベルＶｓｓと等しい０Ｖを階調レベルＶｄａｔａとしてデータ線Ｌｄに設定し続ける。これによって、駆動トランジスタＴ１のドレイン‐ソース間には、ドレイン‐ソース間電流Ｉｄｓが流れず、ＥＬ素子ＯＥＬは発光しない。
【０１６９】
この際に、保持トランジスタＴ２のゲートの電位には、第２非選択レベルＬ２よりも高レベルである第１非選択レベルＬ１が設定されている。結果として、保持トランジスタＴ２のゲートとノードＮ３との間には、第１非選択レベルＬ１と発光レベルＶｃｓｓとの差に相当する−１７Ｖの電圧が印加され、この電圧は、第２非選択レベルＬ２と発光レベルＶｃｓｓとの差よりも小さい。それゆえに、図５を参照して説明したように、保持トランジスタＴ２のゲートと、選択トランジスタＴ３のゲートとが、１つの選択線Ｌｓによって選択される構成と比べて、保持トランジスタＴ２のゲートとノードＮ３との間の電圧を抑えることが可能である。そして、保持トランジスタＴ２のゲート‐ドレイン間電圧Ｖｇｄに起因したリーク電流が保持トランジスタＴ２に流れること、ひいては、黒表示の発光動作において輝点欠陥が生じることが一層に抑えられる。
【０１７０】
［白表示におけるゲート‐ドレイン間電圧Ｖｇｄ］
図２７、および、図２８を参照して、白表示の書込動作時における各端子の電位であるレベルの一例と、白表示の発光動作時における各端子の電位であるレベルの一例とを説明する。
【０１７１】
図２７が示すように、白表示における書込動作において、第１選択ドライバ１３０Ａは、保持トランジスタＴ２のゲートに、第１選択レベルＨ１の一例である１５Ｖに設定された第１選択信号Ｖｓｅｌ１を入力して、保持トランジスタＴ２をオン状態に遷移させる。また、第２選択ドライバ１３０Ｂは、選択トランジスタＴ３のゲートに、第２選択レベルＨ２の一例である１５Ｖに設定された第２選択信号Ｖｓｅｌ２を入力して、選択トランジスタＴ３をオン状態に遷移させる。これによって、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが導通して、駆動トランジスタＴ１がダイオード接続される。
【０１７２】
一方で、電源ドライバ１５０は、上記実施形態と同じく、基準レベルＶｓｓと等しい０Ｖを書込レベルＶｃｃｗの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、白表示の階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓよりも低いレベルである−１２Ｖを、データ線Ｌｄの電位に設定する。これによって、駆動トランジスタＴ１のソースの電位が−１０Ｖに設定され、駆動トランジスタＴ１のゲートの電位が、駆動トランジスタＴ１のドレインの電位と等しい電位に設定される。そして、ゲート‐ソース間電圧Ｖｇｓとして１０Ｖの電圧が保持容量Ｃｓに書き込まれる。
【０１７３】
白表示における保持動作において、第１選択ドライバ１３０Ａは、上記実施形態の非選択レベルＬよりも高いレベルであって、第１非選択レベルＬ１の一例である−２Ｖに設定された第１選択信号Ｖｓｅｌ１を、保持トランジスタＴ２のゲートに入力する。これによって、保持トランジスタＴ２がオフ状態に遷移して、駆動トランジスタＴ１のゲートと駆動トランジスタＴ１のドレインとが非導通となり、駆動トランジスタＴ１におけるダイオード接続が解除される。
【０１７４】
また、第２選択ドライバ１３０Ｂは、上記実施形態の非選択レベルＬと同じレベルであって、第２非選択レベルＬ２の一例である−１４Ｖに設定された第２選択信号Ｖｓｅｌ２を、選択トランジスタＴ３のゲートに入力する。これによって、選択トランジスタＴ３をオフ状態に遷移して、駆動トランジスタＴ１のソースとデータ線Ｌｄとが非導通となる。
【０１７５】
図２８が示すように、白表示における発光動作において、第１選択ドライバ１３０Ａは、上記実施形態の非選択レベルＬよりも高いレベルであって、第１非選択レベルＬ１の一例である−２Ｖに設定された第１選択信号Ｖｓｅｌ１を、保持トランジスタＴ２のゲートに入力し続ける。これによって、第１選択ドライバ１３０Ａは、保持トランジスタＴ２をオフ状態に維持させる。
【０１７６】
これに対して、第２選択ドライバ１３０Ｂは、上記実施形態の非選択レベルＬと同じレベルであって、第２非選択レベルＬ２の一例である−１４Ｖに設定された第２選択信号Ｖｓｅｌ２を、選択トランジスタＴ３のゲートに入力し続ける。これによって、第２選択ドライバ１３０Ｂは、選択トランジスタＴ３をオフ状態に維持させる。
【０１７７】
一方で、電源ドライバ１５０は、基準レベルＶｓｓよりも高いレベルである１５Ｖを発光レベルＶｃｓｓの一例として電源線Ｌｖの電位に設定する。データドライバ１４０は、白表示の階調レベルＶｄａｔａの一例であって、基準レベルＶｓｓよりも低いレベルである−１２Ｖをデータ線Ｌｄの電位に設定する。これによって、駆動トランジスタＴ１のドレインの電位は、駆動トランジスタＴ１のソースよりも高いレベルに設定され、保持容量Ｃｓに保持されたゲート‐ソース間電圧Ｖｇｓである１０Ｖに応じたドレイン‐ソース間電流Ｉｄｓが、駆動トランジスタＴ１のドレイン‐ソース間に流れ、ＥＬ素子ＯＥＬは発光する。
【０１７８】
この際に、保持トランジスタＴ２のゲートとノードＮ１との間には、第１非選択レベルＬ１とノードＮ１のレベルとの差に相当する−１９Ｖの電圧が印加され、この電圧は、第２非選択レベルＬ２とノードＮ１のレベルとの差よりも小さい。結果として、図７を参照して説明したように、保持トランジスタＴ２のゲートと、選択トランジスタＴ３のゲートとが、１つの選択線Ｌｓによって選択される構成と比べて、保持トランジスタＴ２のゲートとノードＮ１との間の電圧を抑えることが可能である。そして、保持トランジスタＴ２のゲート‐ドレイン間電圧Ｖｇｄに起因したリーク電流が保持トランジスタＴ２に流れること、ひいては、白表示の発光動作において暗点欠陥が生じることが一層に抑えられる。
上記第２の実施形態によれば、上記（１）から（７）に準じた効果に加えて、以下に列挙する効果が得られる。
【０１７９】
（８）保持トランジスタＴ２に入力される第１非選択レベルＬ１と、選択トランジスタＴ３に入力される第２非選択レベルＬ２とを、相互に異なるレベルに設定することが可能である。結果として、保持トランジスタＴ２に入力される第１非選択レベルＬ１を、保持トランジスタＴ２におけるオフ電流を抑えることに特化したレベルに設定することが可能でもある。
【０１８０】
（９）駆動トランジスタＴ１や選択トランジスタＴ３よりも保持トランジスタＴ２のチャンネル長/ゲート電極長差が大きい構成は、保持トランジスタＴ２におけるオフ電流のばらつきを抑える効果も発揮する。オフ電流を抑えることに特化したレベルに第１非選択レベルＬ１を設定することは、オフ電流のばらつきが小さい構成において、単にオフ電流が流れることを抑えるのみならず、それの確実性を一層に高めもする。
上記実施形態は、以下のように変更して実施することもできる。
【０１８１】
［ストッパ層］
・保持トランジスタＴ２のチャンネル長が、駆動トランジスタＴ１のチャンネル長より大きく、かつ、保持トランジスタＴ２のチャンネル長/ゲート電極長差が、駆動トランジスタＴ１のチャンネル長/ゲート電極長差よりも大きい構成であれば、駆動エッチングストッパ層Ｔ１ＢＬ、および、保持エッチングストッパ層Ｔ２ＢＬの少なくとも１つが割愛されてもよい。
【０１８２】
駆動エッチングストッパ層Ｔ１ＢＬが割愛された構成であっても、端子用メタル膜のエッチングによって所望のソース側チャンネル長/ゲート電極長差Ｌ１ｇｓ、および、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄを得ることは可能である。また、保持エッチングストッパ層Ｔ２ＢＬが割愛された構成であっても、端子用メタル膜のエッチングによって所望のソース側チャンネル長/ゲート電極長差Ｌ１ｇｓ、および、ドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄを得ることは可能である。なお、薄膜トランジスタがエッチングストッパ層を有する構成であれば、端子用メタル膜のエッチングに際して、チャンネルにおけるダメージが抑えられ、また、２つの電極層間の距離であるチャンネル長を予め１つのエッチングストッパ層によって定めることが可能である。
【０１８３】
・駆動トランジスタＴ１において、ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓとドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄとは、相互に異なる大きさであってもよい。この際に、保持トランジスタＴ２のチャンネル長が、駆動トランジスタＴ１のチャンネル長より大きく、かつ、保持トランジスタＴ２のチャンネル長/ゲート電極長差が、駆動トランジスタＴ１のチャンネル長/ゲート電極長差よりも大きい構成であればよい。なお、基板１１の裏面側からの露光光の照射量や照射角度が、駆動ゲート電極層Ｔ１ｇのソース側と、駆動ゲート電極層Ｔ１ｇのドレイン側との間で相互に異なる構成であれば、基板１１の裏面側からの露光であっても、上述の寸法を設定することは可能である。すなわち、ソース側チャンネル長/ゲート電極長差Ｌ１ｇｓとドレイン側チャンネル長/ゲート電極長差Ｌ１ｇｄとを相互に異なる大きさに設定することは可能である。
【０１８４】
［露光方法］
・選択トランジスタＴ３のエッチングストッパ層を形成するためのレジストマスク、および、駆動エッチングストッパ層Ｔ１ＢＬを形成するためのレジストマスクＲＭ１の少なくとも１つは、基板１１の表面側からの露光によって形成されてもよい。この際に、保持エッチングストッパ層Ｔ２ＢＬを形成するためのレジストマスクが、他のエッチングストッパ層を形成するためのレジストマスクと同時に形成されることが、製造工程数の削減において好ましい。
【０１８５】
基板１１の表面側からの露光であっても、チャンネル長方向において、駆動ゲート電極長Ｌ１ｇよりも若干小さい長さを有し、かつ、チャンネル幅方向において、駆動電極幅Ｗ１よりも若干小さい幅を有するレジストマスクを形成することは可能である。それゆえに、上記（１）から（５）、および、上記（７）から（９）に準じた効果は得られる。なお、基板１１の裏面側からの露光であれば、基板１１の表面側からの露光と比べて、駆動ゲート電極層Ｔ１ｇの位置と、レジストマスクＲＭ１の位置との間の整合が、容易であって、高い精度も得られる。
【０１８６】
［画素回路］
・駆動トランジスタＴ１、保持トランジスタＴ２、および、選択トランジスタＴ３は、ｐチャンネル型の薄膜トランジスタであってもよい。この際に、駆動トランジスタＴ１のソースは、電源線Ｌｖに電気的接続し、駆動トランジスタＴ１のドレインは、ノードＮ２に電気的接続する。保持トランジスタＴ２のソースは、駆動トランジスタＴ１のソースに電気的接続し、保持トランジスタＴ２のドレインは、駆動トランジスタＴ１のゲートに電気的接続する。そして、選択トランジスタＴ３のドレインは、データ線Ｌｄに電気的接続し、選択トランジスタＴ３のソースは、駆動トランジスタＴ１のドレインに電気的接続する。
【０１８７】
・画素ＰＩＸの備える画素回路は、上述した３Ｔｒ１Ｃ型に限らず、複数の薄膜トランジスタ間の接続の形態は、他の接続の形態であってもよい。例えば、複数の画素ＰＩＸが１次元方向に沿って並び、１つの画素回路が、２つの薄膜トランジスタである駆動トランジスタ、および、保持トランジスタと、１つの容量素子とから構成される２Ｔｒ１Ｃ型であってもよい。すなわち、画素回路において選択トランジスタＴ３が割愛される構成であってもよい。また、画素ＰＩＸの備える画素回路は、駆動トランジスタ、および、保持トランジスタを含み、かつ、４つ以上の薄膜トランジスタを有する構成であってもよい。
【０１８８】
・ゲート電極層、ゲート絶縁層、半導体層、ソース電極層、および、ドレイン電極層などの各機能層は、駆動トランジスタＴ１と保持トランジスタＴ２との間で相互に異なる階層であって、各別に形成されてもよい。
【０１８９】
要するに、ＥＬ装置は、保持容量と電源線とを接続して保持容量に電圧を保持させる保持トランジスタと、保持容量の保持している電圧に応じた電流をＥＬ素子に流す駆動トランジスタとを備える。そして、保持トランジスタのチャンネル長/ゲート電極長差が、駆動トランジスタのチャンネル長/ゲート電極長差よりも大きい構成であればよい。
【０１９０】
［ＥＬ装置］
・ＥＬ層ＯＥＬＬは、例えば、正孔輸送と電子輸送とを兼ねる発光層のみから構成されてもよいし、正孔輸送性発光層と電子輸送層とからなる積層構造であってもよいし、これらの層の間に電荷輸送層が挟まれた積層構造であってもよい。
【０１９１】
・画素回路ＤＣによって発光が制御されるＥＬ素子ＯＥＬは、例えば、有機ＥＬ素子であってもよいし、無機ＥＬ素子であってもよいし、発光ダイオードであってもよく、駆動型の発光素子であればよい。
・ＥＬ装置は、例えば、デジタルカメラ、モバイル型のパーソナルコンピュータ、携帯機器などの各種の電子機器の表示部に用いることができる。
【０１９２】
・ＥＬ装置において画素の並ぶ方向は、２次元方向に限らず、１次元方向であってもよい。例えば、ＥＬ装置は、複数の画素ＰＩＸが１次元方向に沿って並ぶ発光素子アレイ基板として感光体ドラムに搭載されて、発光素子アレイ基板から出射した光を感光ドラムに照射して露光する露光装置として用いることも可能である。
【符号の説明】
【０１９３】
Ｈ…選択レベル、Ｌ…非選択レベル、ＢＬ…エッチングストッパ膜、Ｃｓ…保持容量、Ｄ１…階調データ、ＤＣ…画素回路、Ｈ１…第１選択レベル、Ｈ２…第２選択レベル、Ｉｄ…ドレイン電流、Ｌ１ｇ…駆動ゲート電極長、Ｌ２ｇ…保持ゲート電極長、Ｌｄ…データ線、Ｌｓ…選択線、Ｌｖ…電源線、ＭＫ…フォトマスク、Ｎ１，Ｎ２，Ｎ３，Ｎ４…ノード、Ｐｏ…動作点、ＲＬ…レジスト塗布膜、Ｔ１…駆動トランジスタ、Ｔ２…保持トランジスタ、Ｔ３…選択トランジスタ、Ｗ１…駆動電極幅、Ｗ２…保持電極幅、Ｗ３…選択電極幅、Ｉｅｌ…駆動電流、ＬＣＢ，ＬＣＦ…曲線、Ｌｓ１…第１選択線、Ｌｓ２…第２選択線、Ｍｋａ…閉口部、ＯＥＬ…ＥＬ素子、ＰＩＸ…画素、ＰＭｅ…発光動作点、ＰＭｈ…動作点、ＲＭ１，ＲＭ２…レジストマスク、ＳＩＧ…映像信号、ＳＰｅ…負荷線、ＳＰｈ，ＳＰｏ，ＳＰｗ…特性線、Ｔ１ｄ…駆動ドレイン電極層、Ｔ１ｇ…駆動ゲート電極層、Ｔ１ｓ…駆動ソース電極層、Ｔ２ｄ…保持ドレイン電極層、Ｔ２ｇ…保持ゲート電極層、Ｔ２ｓ…保持ソース電極層、Ｔ３ｄ…選択ドレイン電極層、Ｔ３ｇ…選択ゲート電極層、Ｔ３ｓ…選択ソース電極層、Ｔｅｍ…発光動作期間、Ｖｃｃ…電源信号、Ｖｅｌ…駆動電圧、Ｖｐｏ…ピンチオフ電圧、Ｖｓｓ…基準電圧、Ｖｔｈ…閾値電圧、Ｌ１ＢＬ…駆動チャンネル長、Ｌ２ＢＬ…保持チャンネル長、ＯＥＬＬ…ＥＬ層、ＳＣＬＫ…タイミング信号、Ｔ１ＢＬ…駆動エッチングストッパ層、Ｔ２ＢＬ…保持エッチングストッパ層、ＳＣＯＮ１…選択制御信号、ＳＣＯＮ２…データ制御信号、ＳＣＯＮ３…電源制御信号、Ｖｓｅｌ１…第１選択信号、Ｖｓｅｌ２…第２選択信号、１１…基板、１２…ゲート絶縁層、１３…半導体層、１４…オーミックコンタクト層、１００…ＥＬ装置、１１０…表示信号生成部、１２０…システムコントローラ、１３０…選択ドライバ、１３０Ａ…第１選択ドライバ、１３０Ｂ…第２選択ドライバ、１４０…データドライバ、１５０…電源ドライバ、１６０…ＥＬパネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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