(57)【要約】【課題】特性のばらつきを抑制した不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、配線層と、積層体と、絶縁層と、半導体ピラーと、電荷蓄積層と、第１導電部と、を含む不揮発性半導体記憶装置が提供される。積層体は、第１方向において配線層と離間し、メモリ部と選択ゲートとを含む。メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを含む。選択ゲートは、メモリ部と配線層との間に設けられる。絶縁層は、配線層と積層体との間に設けられる。半導体ピラーは、第１方向に積層体を貫通する。電荷蓄積層は、複数の電極膜のそれぞれと半導体ピラーとの間に設けられる。第１導電部は、半導体ピラーと配線層とを接続する。第１方向に対して垂直な第２方向に沿った第１導電部の幅は、第２方向に沿った半導体ピラーの幅よりも広い。【選択図】図１
2015185557.tif 000002
【特許請求の範囲】
【請求項１】
配線層と、
第１方向において前記配線層と離間した積層体であって、
前記第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを含むメモリ部と、
前記メモリ部と前記配線層との間に設けられた選択ゲートと、
を含む積層体と、
前記配線層と前記積層体との間に設けられた絶縁層と、
前記第１方向に前記積層体を貫通する半導体ピラーと、
前記複数の電極膜のそれぞれと前記半導体ピラーとの間に設けられた電荷蓄積層と、
前記半導体ピラーと前記配線層とを接続する第１導電部と、
を備え、
前記第１方向に対して垂直な第２方向に沿った前記第１導電部の幅は、前記第２方向に沿った前記半導体ピラーの幅よりも広い不揮発性半導体記憶装置。
【請求項２】
前記第１導電部は、
第１領域と、
前記第１領域と前記半導体ピラーとの間に設けられた第２領域と、
を含み、
前記第１領域の前記第２方向に沿った幅は、前記第２領域の前記第２方向に沿った幅よりも広い請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第１絶縁膜をさらに備え、
前記第１絶縁膜は、前記第１導電部と前記絶縁層との間、及び、前記半導体ピラーと前記絶縁層との間に設けられ、
前記第１絶縁膜は、
第１膜部と、
前記第１膜部と前記電荷蓄積層との間に設けられた第２膜部と、
を含み、
前記第１膜部の前記第２方向に沿った幅は、前記第２膜部の前記第２方向に沿った幅よりも広い請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記絶縁層は、
第１部分と、
前記第１部分と前記積層体との間に設けられた第２部分と、
を含み、
前記第１部分の前記第２方向に沿った幅は、前記第２部分の前記第２方向に沿った幅よりも狭い請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１部分の前記第１方向に沿った長さは、前記第２部分の前記第１方向に沿った長さの０．２５倍以上である請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１部分の密度は、前記第２部分の密度よりも低い請求項４または５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１部分の希フッ酸によるエッチングレートは、前記第２部分の希フッ酸によるエッチングレートよりも高い請求項４〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
第１方向において交互に積層された複数の電極膜及び複数の電極間絶縁膜の上に選択ゲートを積層して積層体を形成し、
前記積層体の上に第１絶縁部を形成し、
前記第１絶縁部の上に前記第１絶縁部の希フッ酸によるエッチングレートよりも希フッ酸によるエッチングレートが高い第２絶縁部を形成し、
前記第１方向において、前記積層体と前記第１絶縁部と前記第２絶縁部とを貫通する貫通ホールを形成し、
前記第１絶縁部と前記第２絶縁部とを希フッ酸を用いてエッチングして、前記貫通ホールのうちの前記第２絶縁部を貫通する部分の幅を、前記貫通ホールのうちの第１絶縁部を貫通する部分の幅よりも大きくし、
前記貫通ホールの内側面に絶縁膜を形成し、
前記貫通ホールの残余の空間に半導体膜を形成する不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元構造の不揮発性半導体記憶装置がある。例えば、電極膜と絶縁膜とが交互に複数積層された積層体に貫通ホールが形成され、その貫通ホールの側壁に電荷蓄積層を介してチャネルとなる半導体ピラーが設けられる。このような不揮発性半導体記憶装置においては、さらに特性のばらつきを抑制することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、特性のばらつきを抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、配線層と、積層体と、絶縁層と、半導体ピラーと、電荷蓄積層と、第１導電部と、を含む不揮発性半導体記憶装置が提供される。前記積層体は、第１方向において前記配線層と離間し、メモリ部と選択ゲートとを含む。前記メモリ部は、前記第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを含む。前記選択ゲートは、前記メモリ部と前記配線層との間に設けられる。前記絶縁層は、前記配線層と前記積層体との間に設けられる。前記半導体ピラーは、前記第１方向に前記積層体を貫通する。前記電荷蓄積層は、前記複数の電極膜のそれぞれと前記半導体ピラーとの間に設けられる。前記第１導電部は、前記半導体ピラーと前記配線層とを接続する。前記第１方向に対して垂直な第２方向に沿った前記第１導電部の幅は、前記第２方向に沿った前記半導体ピラーの幅よりも広い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【図３】図３（ａ）及び図３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施形態に係る半導体装置の製造工程の一部を示す模式図である。
【図５】図５（ａ）〜図５（ｃ）は、第１の実施形態に係る半導体装置の製造工程の一部を例示す模式図である。
【図６】第２の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的斜視図である。  
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０００９】
まず、図１及び図２を用いて、本実施形態に係る不揮発性半導体記憶装置の概要の一例を説明する。  
本実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリであり、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列される。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１０】
図１に表したように、不揮発性半導体記憶装置１１０は、積層体ＭＬと、絶縁層１６と、配線層２１と、半導体ピラーＳＰと、電荷蓄積層６３と、第１導電部３１と、を含む。
【００１１】
積層体ＭＬは、第１方向において配線層２１と離間している。絶縁層１６は、配線層２１と積層体ＭＬとの間に設けられる。配線層２１、絶縁層１６、及び積層体ＭＬは、第１方向において積層されている。絶縁層１６には、例えば、酸化シリコンが用いられる。
【００１２】
配線層２１と積層体ＭＬとの積層方向（第１方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向に対して垂直で、Ｘ軸方向に対して垂直な１つの方向をＹ軸方向とする。
【００１３】
不揮発性半導体記憶装置１１０においては、例えば、基板１１が設けられる。基板１１には、例えば、単結晶シリコン等の半導体が用いられる。なお、基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図１及び図２は、メモリアレイ領域を例示しており、回路領域の図示は省略されている。図２に表したように、配線層２１は、ソース線ＳＬ及びビット線ＢＬを含む。
【００１４】
メモリアレイ領域において、基板１１の主面１１ａ上に、積層体ＭＬが形成されている。この例では、基板１１の主面１１ａの上に層間絶縁膜１１ｂが設けられ、その上にバックゲートＢＧが設けられ、その上に積層体ＭＬが設けられる。
【００１５】
積層体ＭＬは、メモリ部ＭＰと、選択ゲートＳＧと、を含む。選択ゲートＳＧは、メモリ部ＭＰと配線層２１との間に設けられる。選択ゲートＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲートＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、この例では選択ゲートＳＧは、Ｙ軸方向に沿って分断されている。すなわち、選択ゲートＳＧは、Ｘ軸方向に延在する複数本の配線状の導電部材である。
【００１６】
メモリ部ＭＰにおいては、複数の電極膜ＷＬと複数の電極間絶縁膜１４とがＺ軸方向に交互に積層されている。
【００１７】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。電極膜ＷＬは、例えばＸ−Ｙ平面に平行な導電膜であり、例えば、消去ブロック単位で分断される。なお、電極膜ＷＬも、選択ゲートＳＧと同様に、例えばＸ軸方向に延在するように分断されていても良い。
【００１８】
半導体ピラーＳＰは、積層体ＭＬをＺ軸方向において貫通する。例えば、積層体ＭＬに、Ｚ軸方向に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。半導体ピラーＳＰには、例えば、アモルファスシリコンが用いられる。
【００１９】
半導体ピラーＳＰは、Ｘ−Ｙ平面に複数設けられ、本具体例では、Ｙ軸方向に隣接して並ぶ２つの半導体ピラーＳＰは１つのペアとなる。すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する第１接続部ＣＰ１（接続部ＣＰ）をさらに含む。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。第２半導体ピラーＳＰ２において、Ｙ軸方向において第１半導体ピラーＳＰ１とは反対の側で隣接する第３及び第４半導体ピラーＳＰ３及びＳＰ４とが第２接続部ＣＰ２によって接続され、Ｕ字形状の別のＮＡＮＤストリングとして機能する。このように、２つずつの半導体ピラーＳＰがペアとなる。
【００２０】
そして、例えば、２つのＵ字形状のＮＡＮＤストリングにおいて内側で隣接する２本の半導体ピラー（半導体ピラーＳＰ２及びＳＰ３）はソース線ＳＬに接続され、外側の２本の半導体ピラー（半導体ピラーＳＰ１及びＳＰ４）は、貫通電極Ｖ１及びＶ２によってそれぞれ同一のビット線ＢＬに接続されている。ただし、実施形態においては、これに限らず、それぞれの半導体ピラーＳＰが独立していても良い。この場合には、半導体ピラーＳＰのそれぞれは、接続部ＣＰによって接続されない。
【００２１】
例えば、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜ＷＬが共通に接続され、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜ＷＬが共通に接続される。電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有することができる。
【００２２】
例えば、Ｘ軸方向における両端において、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜ＷＬと、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜ＷＬと、は、基板１１に設けられる周辺回路と電気的に接続される。例えば、Ｘ軸方向のそれぞれの端で、それぞれの電極膜ＷＬは周辺回路と接続される。
【００２３】
これにより、半導体ピラーＳＰ１と半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、半導体ピラーＳＰ３と半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００２４】
なお、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜ＷＬと、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜ＷＬと、の組み合せを１つの消去ブロックとすることができ、消去ブロックごとに、それぞれの電極膜が分断される。なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００２５】
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。  
図３（ａ）は、図１に表したメモリ部ＭＰに対応する部分を拡大して例示している。図３（ｂ）は、図１に表した絶縁層１６に対応する部分を拡大して例示している。
【００２６】
例えば、半導体ピラーＳＰを、Ｚ軸方向に直交する平面で切断したときの断面は、環状である。図３（ａ）に表したように、半導体ピラーＳＰの内側には、芯部６８が埋めこまれている。芯部６８には、例えば、酸化シリコンが用いられる。
【００２７】
電荷蓄積層６３は、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間、及び、複数の電極間絶縁膜１４のそれぞれと半導体ピラーＳＰとの間に設けられる。さらに、複数の電極膜ＷＬのそれぞれと電荷蓄積層６３との間、及び、複数の電極間絶縁膜１４のそれぞれと電荷蓄積層６３との間に、第１メモリ絶縁膜６１ａが設けられる。また、半導体ピラーＳＰと電荷蓄積層６３との間に第２メモリ絶縁膜６１ｂが設けられる。電荷蓄積層６３には、例えばシリコン窒化膜を用いられる。第１メモリ絶縁膜６１ａ及び第２メモリ絶縁膜６１ｂには、例えば酸化シリコンが用いられる。
【００２８】
例えば、半導体ピラーＳＰと電極膜ＷＬとの間に電界が印加される。これにより、電荷蓄積層６３は、電化を蓄積または放出し、記憶層として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。電極膜ＷＬと電荷蓄積層６３との間に設けられる第１メモリ絶縁膜６１ａはブロック絶縁膜として機能し、半導体ピラーＳＰと電荷蓄積層６３との間に設けられる第２メモリ絶縁膜６１ｂはトンネル絶縁膜として機能する。半導体ピラーＳＰと電極膜ＷＬとが対向する部分の近傍領域が１つのメモリセルＭＣとなる。
【００２９】
図３（ｂ）に表したように、芯部６８と、配線層２１との間に、導電層１８が設けられる。導電層１８は、芯部６８と配線層２１とを接続し、例えば柱状である。配線層２１は、例えば、Ｗ膜２１ｂ及びＴｉＮ膜２１ａと、層間絶縁膜１９と、を含む。Ｗ膜２１ｂと導電層１８との間にＴｉＮ膜２１ａが設けられる。
【００３０】
不揮発性半導体記憶装置１１０においては、半導体ピラーＳＰと配線層２１とを接続する第１導電部３１が設けられる。第１導電部３１は、導電層１８と絶縁層１６との間に設けられる。第１導電部３１には、例えば、アモルファスシリコンが用いられる。第１導電部３１は、例えば、リン（Ｐ）を含むソースドレイン拡散領域である。
【００３１】
第１導電部３１をＸ−Ｙ平面に平行な平面で切断した断面の形状は、環状である。第１導電部３１は、Ｘ−Ｙ平面において導電層１８を囲うように設けられている。Ｚ軸方向と垂直な第２方向に沿った第１導電部３１の幅Ｒ３１（すなわち第１導電部３１の外径）は、第２方向に沿った半導体ピラーＳＰの幅ＲＳＰ（すなわち半導体ピラーＳＰの外径）よりも広い。
【００３２】
この例では、第１導電部３１は、第１領域３１ａと、第２領域３１ｂと、を含む。第２領域３１ｂは、Ｚ軸方向において、第１領域３１ａと半導体ピラーＳＰとの間の位置に設けられる。第２方向に沿った第１領域３１ａの幅Ｒ３１ａ（すなわち第１領域３１ａの外径）は、第２方向に沿った第２領域３１ｂの幅Ｒ３１ｂ（すなわち第２領域３１ｂの外径）よりも広い。
【００３３】
第１導電部３１と絶縁層１６との間に第１絶縁膜６４が設けられている。第１絶縁膜６４は、電荷蓄積層６３と同時に形成され、電荷蓄積層６３と連続して設けられる。第１絶縁膜６４は、Ｘ−Ｙ平面において、第１導電部３１を囲うように設けられる。第１絶縁膜６４は、例えば、窒化シリコン膜である。この例では、第１絶縁膜６４は、第１膜部６４ａと第２膜部６４ｂとを含む。第２膜部６４ｂは、Ｚ軸方向において、第１膜部６４ａと電荷蓄積層６３との間の位置に設けられる。第２方向に沿った第１膜部６４ａの幅Ｒ６４ａ（すなわち第１膜部６４ａの外径）は、第２方向に沿った第２膜部６４ｂの幅Ｒ６４ｂよりも広い。
【００３４】
絶縁層１６は、第１部分１６ａと第２部分１６ｂとを含む。第２部分１６ｂは、第１部分１６ａと積層体ＭＬとの間に設けられる。第１部分１６ａの第２方向に沿った幅は、第２部分１６ｂの第２方向に沿った幅よりも狭い。
【００３５】
第１部分１６ａのＺ軸方向に沿った長さは、第２部分１６ｂのＺ軸方向に沿った長さの０．２５倍以上である。第１部分１６ａのＺ軸方向に沿った長さ（高さ）は、第２部分１６ｂのＺ軸方向に沿った長さ（高さ）よりも長いことが好ましい。
【００３６】
第１部分１６ａに用いられる材料は、第２部分１６ｂに用いられる材料とは、異なる。例えば、第１部分１６ａの密度は、第２部分１６ｂの密度よりも低い。例えば、第１部分１６ａの希フッ酸によるエッチングレートは、第２部分１６ｂの希フッ酸によるエッチングレートよりも高い。これにより、例えば、後述する製造工程において、前述のように第１膜部６４ａの外径を、第２膜部６４ｂの外径よりも大きくすることができる。後述する芯部６８を埋め込む工程において、埋め込みをしやすくなる。
【００３７】
図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は、第１の実施形態に係る半導体装置の製造工程の一部を例示する模式図である。
【００３８】
基板１１の上に、層間絶縁膜１１ｂ及びバックゲートＢＧを形成する。その上に、電極間絶縁膜１４と電極膜ＷＬとを交互に積層する。さらに、その上に選択ゲートＳＧを積層し、積層体ＭＬを形成する。
【００３９】
図４（ａ）に表したように、積層体ＭＬの上に、絶縁層１６を形成する。例えば、積層体ＭＬの上に、第２部分１６ｂ（第１絶縁部）を積層し、その上に、第１部分１６ａ（第２絶縁部）を積層する。その後、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）法によって、貫通ホールＴＨを形成する。貫通ホールＴＨは、積層体ＭＬと絶縁層１６とをＺ軸方向（積層体ＭＬから第１絶縁部へ向かう方向）において貫通する。
【００４０】
その後、例えば、希フッ酸（ＤＨＦ）を用いて、ウェットエッチングを行う。前述のように、例えば、第１部分１６ａのエッチングレートと、第２部分１６ｂのエッチングレートとは、異なる。これにより、貫通ホールＴＨのうちの第２絶縁部（第１部分１６ａ）を貫通する部分の幅を、貫通ホールＴＨのうちの第１絶縁部（第２部分１６ｂ）を貫通する部分の幅よりも大きくする。
【００４１】
図４（ｂ）に表したように、その後、電荷蓄積層６３及び第１絶縁膜６４となる絶縁膜６４ｆを貫通ホールＴＨの内側面に積層する。絶縁膜６４の上に、半導体ピラーＳＰ及び第１導電部３１となる半導体膜３１ｆを積層する。
【００４２】
図４（ｃ）に表したように、その後、半導体膜３１ｆの内側に芯部６８となる芯部絶縁膜６８ｆを埋め込む。埋め込みには、例えば、ＣＶＤ（Chemical Vapor Deposition）法が用いられる。このとき、前述のように、内径Ｒｔ２よりも内径Ｒｔ１の方が大きい。これにより、芯部絶縁膜６８ｆの埋め込み性が向上する。
【００４３】
図５（ａ）〜図５（ｃ）は、図４（ａ）〜図４（ｃ）の後の工程を例示している。図５（ａ）に表したように、芯部絶縁膜６８ｆの上部をエッチバックする。このとき、例えば、芯部絶縁膜６８ｆの上端６８ｅが選択ゲートＳＧの上端ＳＧｅよりも上側となるように、リセス（後退）させる。これにより芯部６８が形成される。その後、導電層１８となる半導体層１８ｆを、芯部６８の上に埋め込む。
【００４４】
半導体層１８ｆには、不純物（Ｐ）がドープされており、熱処理を行うことで、不純物が半導体膜３１ｆへ拡散する。これにより、不純物がドープされたソースドレイン拡散領域（第１導電部３１）が形成される。
【００４５】
図５（ｃ）に表したように、その後、半導体層１８ｆ、半導体膜３１ｆ及び絶縁膜６４ｆの上部が除去され、その上に配線層２１が形成される。層間絶縁膜１９を堆積し、層間絶縁膜１９に溝２０を形成し、溝２０にＴｉＮ膜２１ａとＷ膜２１ｂとを埋め込む。  
このようにして、図１に例示した不揮発性半導体記憶装置１１０が製造される。
【００４６】
実施形態においては、このように、エッチングレートが互いに異なる第１部分１６ａ及び第２部分１６ｂを設ける。これにより、前述したように、第１部分１６ａにおける貫通ホールＴＨの内径Ｒｔ１（第２方向に沿った長さ）は、第２部分１６ｂにおける貫通ホールＴＨの内径Ｒｔ２よりも大きくなる。すなわち、Ｘ軸方向に沿った第１導電部３１の幅Ｒ３１は、Ｘ軸方向に沿った半導体ピラーＳＰの幅ＲＳＰよりも広くなる。このため、図４（ｃ）において説明したように、芯部絶縁膜６８ｆの埋め込み性を向上させることができる。
【００４７】
これに対して、絶縁層１６において、第１部分１６ａ及び第２部分１６ｂを設けない参考例の不揮発性半導体記憶装置がある。このような不揮発性半導体装置の製造工程においては、貫通ホールＴＨの形状は、上部に向かって（積層体ＭＬから絶縁層１６へ向かう方向にそって）内径が小さくなりやすい。すなわち、貫通ホールＴＨの形状は、逆テーパ形状となりやすい。この場合、芯部絶縁膜６８ｆの埋め込み工程の後に、貫通ホールＴＨ内に空洞（ボイド）が形成される場合がある。
【００４８】
このようなボイドが形成されると、図５（ａ）において説明した芯部絶縁膜６８ｆの上部をエッチバックする工程において、芯部６８の上端６８ｅの位置が変動しやすい。すなわち、その後に形成される半導体層１８ｆと、選択ゲートＳＧと、の間のＺ軸方向に沿った距離のばらつきが大きくなる。第１導電部３１（ソースドレイン拡散領域）は、半導体層１８ｆの位置に応じて形成されるため、ソースドレイン拡散領域と選択ゲートＳＧとの間の距離のばらつきが大きくなる。このため、選択ゲートＳＧを含むトランジスタの特性のばらつきが大きくなってしまう。
【００４９】
例えば、ボイドの形成を避けるために、芯部絶縁膜６８ｆの埋め込みを２回以上に分けて行う別の参考例の方法がある。この場合、芯部絶縁膜６８ｆの埋め込みとエッチバックを繰り返すため、製造効率が低下してしまう。
【００５０】
これに対して、実施形態においては、芯部絶縁膜６８ｆの埋め込み性が向上することで、１回の埋め込みで、芯部６８の上端６８ｅの位置のばらつきが低減される。これにより、選択ゲートＳＧにおけるトランジスタの特性のばらつきを抑制することができる。
【００５１】
さらに、実施形態においては、貫通ホールＴＨの内径を大きくすることで、電極の径を大きくすることができ、電気抵抗を低減することができる。配線層２１を形成する際の、配線層２１と貫通ホールＴＨとの位置合わせにおいて、プロセスマージンを大きくすることができる。  
（第２の実施形態）  
図６は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。  
不揮発性半導体記憶装置１１１においても、積層体ＭＬ、絶縁層１６、配線層２１、半導体ピラーＳＰ、電荷蓄積層６３、第１導電部３１及び芯部６８などが設けられる。
【００５２】
図６は、不揮発性半導体記憶装置１１１の絶縁層１６に対応する部分を拡大して例示している。  
図６に表したように、不揮発性半導体記憶装置１１１においては、芯部６８の上端６８ｅ（芯部６８と導電層１８との境界）のＺ軸方向における位置は、第１部分１６ａと第２部分１６ｂとの境界のＺ軸方向における位置よりも上部に位置する。すなわち、上端６８ｅのＺ軸方向における位置は、第２部分１６ｂのＺ軸方向における位置と配線層２１のＺ軸方向における位置との間に位置する。
【００５３】
不揮発性半導体記憶装置１１１においても、例えば、第１絶縁膜６４は、第１膜部６４ａと第２膜部６４ｂとを含む。第２方向に沿った第１膜部６４ａの幅Ｒ６４ａ（すなわち第１膜部６４ａの外径）は、第２方向に沿った第２膜部６４ｂの幅Ｒ６４ｂよりも広い。第１部分１６ａの第２方向に沿った幅は、第２部分１６ｂの第２方向に沿った幅よりも狭い。これにより、芯部絶縁膜６８ｆの埋め込み性が向上し、選択ゲートＳＧにおけるトランジスタの特性のばらつきを抑制することができる。
【００５４】
実施形態によれば、特性のばらつきを抑制した不揮発性半導体装置及びその製造方法が提供できる。
【００５５】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００５６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、配線層、メモリ部、選択ゲート、半導体ピラー、絶縁層、導電部、電荷蓄積層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５７】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００５８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１１…基板、  １１ａ…主面、  １１ｂ…層間絶縁膜、  １４…電極間絶縁膜、  １６…絶縁層、  １６ａ…第１部分（第２絶縁部）、  １６ｂ…第２部分（第１絶縁部）、  １８…導電層、  １８ｆ…半導体層、  １９…層間絶縁膜、  ２０…溝、  ２１…配線層、  ２１ａ…ＴｉＮ膜、  ２１ｂ…Ｗ膜、  ３１…第１導電部、  ３１ａ…第１領域、  ３１ｂ…第２領域、  ３１ｆ…半導体膜、  ６１ａ…メモリ絶縁膜、  ６１ｂ…メモリ絶縁膜、  ６３…電荷蓄積層、  ６４…第１絶縁膜、  ６４ａ…第１膜部、  ６４ｂ…第２膜部、  ６４ｆ…絶縁膜、  ６８…芯部、  ６８ｅ…上端、  ６８ｆ…芯部絶縁膜、  １１０、１１１…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ…ビット線、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１、２接続部、  ＭＣ…メモリセル、  ＭＬ…積層体、  ＭＰ…メモリ部、  Ｒ３１、Ｒ３１ａ、Ｒ３１ｂ、Ｒ６４ａ、Ｒ６４ｂ、ＲＳＰ…幅、  Ｒｔ１、Ｒｔ２…内径、  ＳＧ…選択ゲート、  ＳＧｅ…上端、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＴＨ…貫通ホール、  Ｖ１、Ｖ２…貫通電極、  ＷＬ…電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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