(57)【要約】      （修正有）【課題】メモリセルのサイズばらつきの影響を抑制し、信頼性を向上させた不揮発性記憶装置を提供する。【解決手段】第１の方向に延在する半導体層１０と、半導体層上において、第１の方向に並べて配置された複数のメモリセルＭＣと、第１の方向に交差する第２の方向に延在し、複数のメモリセルＭＣのうちのいずれか１つのメモリセルにそれぞれ接続された複数のワード線２０と、複数のワード線２０および半導体層１０を介して複数のメモリセルＭＣのそれぞれに印加される電圧を制御するコントローラとを備える。コントローラは、複数のワード線２０のうちの第１の方向に連続して並んだ４つのメモリセル毎に所定のシーケンスに従った電圧を印加し、データの書き込みおよび消去の少なくともいずれかを行う。【選択図】図１
2015185192.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する半導体層と、
前記半導体層上において、前記第１の方向に並べて配置された複数のメモリセルと、
前記第１の方向に交差する第２の方向に延在し、前記複数のメモリセルのうちのいずれか１つのメモリセルにそれぞれ接続された複数のワード線と、
前記複数のワード線および前記半導体層を介して前記複数のメモリセルのそれぞれに印加される電圧を制御するコントローラであって、前記複数のワード線のうちの前記第１の方向に連続して並んだ４つのメモリセル毎に所定のシーケンスに従った電圧を印加し、データの書き込みおよび消去の少なくともいずれかを行うコントローラと、
を備えた不揮発性記憶装置。
【請求項２】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短いメモリセルに対し、前記複数のパルス電圧のうちの最初のパルス電圧のピーク値がより低くなるように制御する請求項１記載の不揮発性記憶装置。
【請求項３】
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルに対して第１のピーク値を有する最初のパルス電圧を印加し、残りの２つのメモリセルに対して第１のピーク値よりも高い第２のピーク値を有する最初のパルス電圧を印加する請求項２記載の不揮発性記憶装置。
【請求項４】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちの一方の端から並べて配置された２つのメモリセルに対し、前記複数のパルス電圧のうちの最初に印加されるパルス電圧が第１のピーク値を有するように制御し、残りの２つのメモリセルに印加される最初のパルス電圧は、第１のピーク値とは異なる第２のピーク値となるように制御する請求項１記載の不揮発性記憶装置。
【請求項５】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間のより短いメモリセルに対して、前記複数のパルス電圧の昇圧幅がより低くなるように制御する請求項１記載の不揮発性記憶装置。
【請求項６】
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルに対して、前記昇圧幅が第１の値になるように制御し、残りの２つのメモリセルに対して前記昇圧幅が前記第１の値よりも高い第２の値になるように制御する請求項５記載の不揮発性記憶装置。
【請求項７】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちの一方の端から並べて配置された２つのメモリセルに対し、前記複数のパルス電圧の昇圧幅が第１の値となるように制御し、残りの２つのメモリセルに対しては、前記昇圧幅が前記第１の値とは異なる第２の値となるように制御する請求項１記載の不揮発性記憶装置。
【請求項８】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間のより短いメモリセルに対して、前記複数のパルス電圧のそれぞれの立ち上がり時間がより長くなるように制御する請求項１記載の不揮発性記憶装置。
【請求項９】
前記コントローラは、前記４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルに対して、前記立ち上がり時間が第１の値になるように制御し、残りの２つのメモリセルに対して前記立ち上がり時間が前記第１の値よりも短い第２の値になるように制御する請求項８記載の不揮発性記憶装置。
【請求項１０】
前記データ書き込みシーケンスおよび前記データ消去シーケンスは、前記複数のメモリセルのそれぞれに、逐次昇圧した複数のパルス電圧を連続的に印加することを含み、
前記コントローラは、前記４つのメモリセルのうちの一方の端から並べて配置された２つのメモリセルに対し、前記複数のパルス電圧のそれぞれの立ち上がり時間が第１の値となるように制御し、残りの２つのメモリセルに対しては、前記立ち上がり時間が前記第１の値とは異なる第２の値となるように制御する請求項１記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置では、その記憶容量を増加させることが普遍的な課題である。このため、メモリセルの構造を微細化し、その集積度を向上させる手法が採られてきた。しかしながら、高度な微細化はセルサイズの相対的なばらつきを大きくし、メモリセルの記憶動作および信頼性に影響を与えるようになってきた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−６５６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルのサイズばらつきの影響を抑制し、信頼性を向上させた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、第１の方向に延在する半導体層と、前記半導体層上において、前記第１の方向に並べて配置された複数のメモリセルと、前記第１の方向に交差する第２の方向に延在し、前記複数のメモリセルのうちのいずれか１つのメモリセルにそれぞれ接続された複数のワード線と、前記複数のワード線および前記半導体層を介して前記複数のメモリセルのそれぞれに印加される電圧を制御するコントローラとを備える。前記コントローラは、前記複数のワード線のうちの前記第１の方向に連続して並んだ４つのメモリセル毎に所定のシーケンスに従った電圧を印加し、データの書き込みおよび消去の少なくともいずれかを行う。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性記憶装置のメモリセル部を表す模式図。
【図２】実施形態に係る不揮発性記憶装置を表すブロック図。
【図３】実施形態に係る不揮発性記憶装置の製造過程の一部を表す模式断面図。
【図４】実施形態に係るメモリセル部の制御シーケンスの一例を表す模式図。
【図５】実施形態に係るメモリセル部の制御シーケンスの一例を表す模式図。
【図６】実施形態に係るメモリセル部の制御シーケンスの一例を表す模式図。
【図７】実施形態に係るメモリセル部の制御シーケンスの一例を表す模式図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る不揮発性記憶装置１のメモリセル部１００を表す模式図である。不揮発性記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリであり、図1（ａ）および図１（ｂ）は、そのメモリセル部１００を表す模式図である。
【０００９】
図１（ａ）は、メモリセル部１００を表わす平面図であり、図１（ｂ）は、図１（ａ）中に示すＩＢ−ＩＢ線に沿った断面構造を表わしている。以下の説明では、図１（ａ）中に示す直交座標系のＸ軸方向、Ｙ軸方向およびＺ軸方向を用いて、構成要素の配置を説明する。また、Ｚ軸方向を上方、その反対方向を下方として説明する場合がある。
【００１０】
メモリセル部１００は、第１の方向（Ｘ軸方向）に延在する半導体層１０と、第２の方向（Ｙ軸方向）に延在するワード線２０と、を含む。半導体層１０は、Ｘ軸方向に延在するストライプ状に設けられる。ワード線２０は、Ｙ軸方向に延在するストライプ状に設けられる。
【００１１】
図１（ａ）に示すように、複数の半導体層１０がＹ軸方向に並べて配置される。また、複数のワード線２０がＸ軸方向に並べて配置される。半導体層１０と、ワード線２０と、が交差する部分には、それぞれメモリセルＭＣが設けられる。
【００１２】
図１（ｂ）に示すように、メモリセルＭＣは、半導体層１０上において、Ｘ軸方向に並べて配置される。メモリセルＭＣは、半導体層１０の上に設けられた絶縁膜１３と、電荷蓄積層１５と、を含む。電荷蓄積層１５は、絶縁膜１３の上に設けられる。
【００１３】
さらに、メモリセルＭＣは、電荷蓄積層１５の上に設けられた制御ゲート２０ａを有する。制御ゲート２０ａは、ワード線２０の一部である。すなわち、ワード線２０は、制御ゲート２０ａを兼ねる。電荷蓄積層１５と、制御ゲート２０ａとの間には、絶縁膜１７が設けられる。絶縁膜１７は、所謂、ＩＰＤ（Inter-poly Dielectric）であり、電荷蓄積層１５と、制御ゲート２０ａと、の間を電気的に絶縁する。
【００１４】
ワード線２０は、複数の半導体層１０に跨って設けられ、複数の半導体層１０のそれぞれに設けられたメモリセルＭＣの制御ゲート２０ａとして機能する。また、１つのワード線２０は、１つの半導体層１０の上に設けられた複数のメモリセルＭＣのうちの１つの制御ゲート２０ａとして機能する。
【００１５】
例えば、複数の半導体層のうちの１つと、複数のワード線のうちの１つと、を選択することにより、メモリセル部１００に設けられた複数のメモリセルＭＣのうちの１つを選択することができる。そして、選択された半導体層１０と、選択されたワード線２０と、の間に制御電圧を印加することにより、１つのメモリセルＭＣにデータを記録することができる。
【００１６】
図２は、実施形態に係る不揮発性記憶装置１を表すブロック図である。同図に示すように、不揮発性記憶装置１は、例えば、メモリセル部１００と、センスアンプ１１０と、ロウデコーダ１２０と、コントローラ１３０と、メモリ１４０と、を備える。
【００１７】
センスアンプ１１０は、図示しないビット線を介して複数の半導体層１０に電気的に接続される。ロウデコーダ１２０は、複数のワード線２０に電気的に接続される。コントローラ１３０は、センスアンプ１１０およびロウデコーダ１２０を制御して、メモリセル部１００にデータを記録し、読み出し、さらに消去する。メモリ１４０は、例えば、メモリセルＭＣにデータを書き込み、消去するための制御情報を記憶する。
【００１８】
コントローラ１３０、センスアンプ１１０、ロウデコーダ１２０およびメモリ１４０は、例えば、ＣＭＯＳ回路であり、メモリセル部１００とは別に設けられる周辺回路に含まれる。
【００１９】
次に、図３を参照して、メモリセル部１００の製造方法を説明する。図３（ａ）〜図３（ｅ）は、実施形態に係る不揮発性記憶装置１の製造過程の一部を表す模式断面図である。具体的には、図３（ａ）〜図３（ｄ）は、２回側壁法を用いたマスクの形成過程を表し、図３（ｅ）は、そのマスクを用いて形成されたメモリセルＭＣの断面を表わしている。
【００２０】
図３（ａ）に示すように、例えば、下地層２００の上に第１の芯材３１を形成し、その側面に第１の側壁３３を形成する。下地層２００は、例えば、半導体層１０と、その上に順に積層された絶縁膜１３および電荷蓄積層１５と、下地層２００の全体を覆う絶縁膜１７、および、導電性の多結晶シリコン膜と、を含む。後述するように、多結晶シリコンは、ストライプ状に分割されワード線２０に加工される。また、第１の芯材３１は、例えば、シリコン酸化膜であり、第１の側壁３３は、シリコン窒化膜である。
【００２１】
第１の芯材３１は、例えば、Ｙ軸方向に延在するストライプ状に設けられる。第１の芯材３１は、例えば、Ｘ軸方向の幅がフォトリソグラフィの解像限界のサイズとなるように形成される。さらに、この例では、第１の芯材３１をスリミングし、例えば、Ｘ軸方向の幅Ｗ１をさらに縮小させる。これにより、隣り合う第１の芯材３１間のスペース３５は、そのＸ軸方向の幅Ｗ２がＷ１よりも広くなるように形成される。
【００２２】
第１の側壁３３は、例えば、第１の芯材３１、および、その間のスペース３５を覆うように設けられたシリコン窒化膜の一部である。すなわち、第１の芯材３１および下地層２００を覆うように形成されたシリコン窒化膜を、第１の芯材３１の側面に第１の側壁３３を残すように異方性エッチングする。
【００２３】
次に、図３（ｂ）に示すように、第１の芯材３１を選択的に除去し、下地層２００の上に第１の側壁３３を残す。例えば、シリコン窒化膜をエッチングせず、シリコン酸化膜をエッチングするエッチング液を用いて、第１の芯材３１を選択的にエッチングする。第１の側壁３３の幅Ｗ３は、例えば、シリコン窒化膜の膜厚により制御することが可能である。
【００２４】
次に、図３（ｃ）に示すように、第１の側壁３３を第２の芯材として、その側面に第２の側壁４３を形成する。第２の側壁４３には、例えば、シリコン酸化膜を用いる。すなわち、第１の側壁３３および下地層２００を覆うように形成されたシリコン酸化膜を異方性エッチングし、第１の側壁３３の側面に第２の側壁４３を残す。第２の側壁４３の幅も、例えば、シリコン酸化膜の膜厚により制御することが可能である。例えば、第２の側壁４３の幅は、第１の側壁３３の幅Ｗ３と同じになるように形成する。
【００２５】
次に、図３（ｄ）に示すように、第１の側壁３３を選択的に除去し、下地層２００の上に第２の側壁４３を残す。例えば、シリコン酸化膜をエッチングせず、シリコン窒化膜をエッチングするエッチング液を用いて、第１の側壁３３を選択的にエッチングする。これにより、下地層２００上において、Ｙ軸方向に延在するストライプ状のマスクを形成することができる。
【００２６】
次に、第２の側壁４３をマスクとして、下地層２００をエッチングし、ワード線２０およびメモリセルＭＣを形成する。例えば、第２の側壁４３をマスクとして、多結晶シリコン層、絶縁膜１７および電荷蓄積層１５を順にエッチングして半導体層１０の上にメモリセルＭＣを形成する。同時に、多結晶シリコン層および絶縁膜１７をＹ軸方向に延在するストライプ状に加工することによりワード線２０を形成する。
【００２７】
図３（ｅ）は、上記の過程により形成されたメモリセルＭＣ１〜ＭＣ８の断面を例示する模式図である。メモリセルＭＣ１〜ＭＣ８は、半導体層１０の上においてＸ軸方向に並んで形成される。そして、各メモリセルＭＣのＸ軸方向の幅は同じＷ３となる。すなわち、上記の製造方法によれば、フォトリソグラフィの解像限界を超えて微細化されたメモリセルＭＣを実現することができる。
【００２８】
しかしながら、このように高度に微細化されたメモリセルＭＣでは、製造過程におけるサイズのばらつきが、その特性に影響するようになる。例えば、メモリセルＭＣにおけるカップリング比がセル毎に異なり、データの書き込み速度および消去速度に違いが生じる場合がある。
【００２９】
ここで、カップリング比とは、半導体層１０と、制御ゲート２０ａと、の間に制御電圧を印加した時に、トンネル絶縁膜（絶縁膜１３）およびＩＰＤ（絶縁膜１７）にそれぞれ印加される電圧の比である。例えば、カップリング比が大きいほど、トンネル絶縁膜に印加される電圧が高くなり、データの書き込み速度および消去速度が速くなる。
【００３０】
カップリング比は、半導体層１０と電荷蓄積層１５との間の容量Ｃ１、電荷蓄積層１５と制御ゲート２０ａとの間の容量Ｃ２に依存する。さらに、高度に微細化、集積化されたメモリセルＭＣでは、隣り合うメモリセルＭＣ間の容量Ｃ３に依存するようになる（図４（ａ）参照）。
【００３１】
例えば、第１の芯材３１の幅Ｗ１が製造過程におけるサイズばらつきによってＷ３の３倍よりも狭くなったとき、第１の芯材３１および第１の側壁３３が除去された部分に形成されるメモリセルＭＣの間のスペース５１は、そのＸ軸方向の幅がＷ３よりも狭くなる。一方、第１の芯材３１間のスペース３５に対応するメモリセルＭＣ間のスペース５５は、Ｗ３よりも広くなる。
【００３２】
すなわち、図３（ｅ）に示す例において、メモリセルＭＣ４とＭＣ５との間の間隔は、ＭＣ２とＭＣ３との間の間隔よりも広く形成される。このため、メモリセルＭＣ４とＭＣ５と、の間の容量Ｃ３は、ＭＣ２とＭＣ３と、の間の容量Ｃ３よりも小さくなる。そして、例えば、メモリセルＭＣ４およびＭＣ５におけるカップリング比は、その両側のメモリセルＭＣ３およびＭＣ６に比べて大きくなる。そして、メモリセルＭＣ４およびＭＣ５の書き込み速度（以下、消去速度についても同じ）は、メモリセルＭＣ３およびＭＣ６の書き込み速度よりも速くなる。
【００３３】
この関係は、他のスペース３５において、その両側に対応する部分に設けられるメモリセルＭＣについても同様である。例えば、メモリセルＭＣ１の書き込み速度は、メモリセルＭＣ２の書き込み速度よりも速くなる。また、メモリセルＭＣ８の書き込み速度は、メモリセルＭＣ７の書き込み速度よりも速くなる。
【００３４】
結果として、図３（ｅ）中に示すように、Ｘ軸方向に連続して並んだ４つのメモリセルＭＣを１つの周期として、その周期内に書き込み速度の速いメモリセルＳと、書き込み速度の遅いメモリセルＬと、が並ぶように形成される。ここでは、例として芯材３１の幅がばらついた場合を提示したが、他のサイズ、例えば、第１の側壁３３の幅がばらついた場合も同様に、４つのメモリセルＭＣを１つの周期として、その周期内に書き込み速度の速いメモリセルＳと、書き込み速度の遅いメモリセルＬと、が並ぶように形成される。
【００３５】
例えば、書き込み速度の異なるメモリセルＭＣに対して同条件で制御電圧を印加してデータの書き込みおよび消去を行うと、書き込み速度の速いメモリセルＳのトンネル絶縁膜に過剰の電圧が印加され、その信頼性が低下する恐れがある。
【００３６】
そこで、本実施形態のコントローラ１３０は、センスアンプ１１０と、ロウデコーダ１２０と、を制御し、複数のワード線２０のうちのＸ軸方向に連続して並んだ４つのメモリセルＭＣに所定のシーケンスに従った電圧を印加し、データの書き込みおよび消去の少なくともいずれかを行う。これにより、各メモリセルＭＣのトンネル絶縁膜に加わる電界強度を均一化し、メモリセルＭＣの信頼性を向上させる。
【００３７】
ここで、信頼性の向上とは、例えば、メモリセルＭＣの誤動作を抑制することをいう。これには、データの書き込み、消去を繰り返した後のメモリセルＭＣの誤動作を抑制することも含む。
【００３８】
以下、図４〜図７を参照して、メモリセルＭＣに対するデータ書き込みシーケンスを説明する。データの消去に関しても、これに準じて行うことが可能である。  
図４（ａ）〜図７（ｃ）は、実施形態に係るメモリセル部の制御シーケンスを表す模式図である。
【００３９】
図４（ａ）は、半導体層１０の上に設けられたメモリセルＭＣの断面を表わす模式図である。例えば、メモリセルＭＣにデータを書き込む場合、半導体層１０のバイアスを０（ゼロ）Ｖとし、制御ゲート２０ａにプラス電圧を印加する。これにより、半導体層１０と電荷蓄積層１５との間、および、電荷蓄積層１５と制御ゲート２０ａとの間に電位差が生じ、半導体層１０から電荷蓄積層１５に電子が注入される。そして、半導体層１０と、絶縁膜１３と、の界面に形成されるチャネルの閾値電圧を変化させることにより、メモリセルＭＣにデータが記録される。
【００４０】
図４（ｂ）は、半導体層１０と、制御ゲート２０ａと、の間に印加される制御電圧ＶＣ１の波形を例示する模式図である。このように、制御電圧ＶＣ１は、複数の連続したパルス電圧、例えば、Ｖｐ１〜Ｖｐ４を含む。パルス電圧Ｖｐ１〜Ｖｐ４は逐次昇圧され、半導体層１０と制御ゲート２０ａとの間に印加される。例えば、各パルス電圧間の昇圧幅は一定であり、ここではΔＶＡ１とする。これにより、絶縁膜１３と半導体層１０との界面に形成されるチャネルの閾値電圧のばらつきを小さくすることが可能となり、誤動作を抑制することができる。
【００４１】
図４（ｃ）は、パルス電圧Ｖｐ１〜Ｖｐ４を半導体層１０と制御ゲート２０ａとの間に印加した時に、絶縁膜１３（トンネル絶縁膜）に加わる電界ＥＴ１を表している。例えば、各パルス電圧の立ち上がりにおいて、絶縁膜１３に印加される電界ＥＴ１は最大となる。その後、半導体層１０から電荷蓄積層１５に電子が注入されるにしたがって、絶縁膜１３に印加される電界ＥＴ１は減少する。
【００４２】
例えば、書き込み速度が速いメモリセルＳと、書き込み速度が遅いメモリセルＬと、に同じピーク電圧を有するパルス電圧を印加したとすれば、カップリング比の大きいメモリセルＳのトンネル絶縁膜に印加される最大電界Ｅｍ２は、メモリセルＬのトンネル絶縁膜に印加される最大電界Ｅｍ１よりも大きくなる。そして、メモリセルＬのトンネル絶縁膜に印加される最大電界Ｅｍ１が、データの書き込みに十分なピーク電圧を有するとすれば、例えば、メモリセルＳのトンネル絶縁膜に印加される最大電界Ｅｍ２は、過剰な電界となり、メモリセルＳの誤動作を引き起こす可能性が生じる。このため、メモリセル部１００の信頼性を低下させる恐れがある。
【００４３】
図５は、第１実施例に係るメモリセル部の制御シーケンスを表す模式図である。この例では、メモリセルＬに制御電圧ＶＣ１を印加し、メモリセルＳには、図５（ａ）に示す制御電圧ＶＣ２を印加する。
【００４４】
図５（ａ）に示す制御電圧ＶＣ２では、複数の連続したパルス電圧Ｖｐ１〜Ｖｐ４のうちの最初のパルス電圧Ｖｐ１のピーク電圧を、制御電圧ＶＣ１におけるパルス電圧Ｖｐ１のピーク電圧よりもΔＶＢだけ低くする。パルス電圧Ｖｐ１〜Ｖｐ４における昇圧幅ΔＶＡ１は、例えば、一定とする。
【００４５】
図５（ｂ）は、メモリセルＳの半導体層１０と制御ゲート２０ａとの間に制御電圧ＶＣ２を印加した時に、絶縁膜１３に加わる電界ＥＴ２を表している。この例では、パルス電圧Ｖｐ１のピーク電圧をΔＶＢだけ低くし、メモリセルＳの絶縁膜１３に印加される最大電界Ｅｍ２をＥｍ１に低下させる。これにより、メモリセルＳの誤動作を抑制し、メモリセル部１００の信頼性を向上させることができる。
【００４６】
例えば、図３（ｅ）に示す例では、コントローラ１３０は、メモリセルＭＣ２〜ＭＣ５を１つの周期として、４つのメモリセルＭＣ２〜ＭＣ５のうちの一方の端から並んで配置された２つのメモリセルＭＣ２、ＭＣ３に対して制御電圧ＶＣ１を印加するように、センスアンプ１１０およびロウデコーダ１２０を制御する。そして、残りの２つのメモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ２を印加するように制御する。
【００４７】
また、メモリセルＭＣ４〜ＭＣ７を１つの周期とした場合、コントローラ１３０は、メモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ２を印加し、残りの２つのメモリセルＭＣ６、ＭＣ７に対して制御電圧ＶＣ１を印加するように制御する。
【００４８】
すなわち、１つの半導体層１０の上に並べて設けられた複数のメモリセルＭＣの書き込み速度が、図３（ｅ）に例示する周期性を有する場合、コントローラ１３０は、１つの周期の一方の端から並べて配置された２つのメモリセルに対し、最初に印加されるパルス電圧が第１のピーク値を有するように制御する。そして、残りの２つのメモリセルに印加される最初のパルス電圧は、第１のピーク値とは異なる第２のピーク値となるように制御する。
【００４９】
また、１つの周期に含まれる４つのメモリセルＭＣの書き込み速度が全て異なる場合も生じうる。このような場合、コントローラ１３０は、４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短いメモリセルに対し、複数のパルス電圧のうちの最初のパルス電圧のピーク値がより低くなるように制御する。すなわち、４つのメモリセルＭＣのそれぞれに最初のパルス電圧のピーク値が異なる制御電圧ＶＣを印加するように制御しても良い。
【００５０】
さらに、コントローラ１３０は、４つのメモリセルＭＣのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルＭＣに対して第１のピーク値を有する最初のパルス電圧を印加するように制御する。そして、残りの２つのメモリセルＭＣに対して第１のピーク値よりも高い第２のピーク値を有する最初のパルス電圧を印加するように制御しても良い。
【００５１】
図２に示すメモリ１４０は、例えば、４つのメモリセルＭＣに印加されるパルス電圧Ｖｐ１のピーク電圧と、各パルス電圧間の昇圧幅ΔＶＡ１を記憶する。
【００５２】
例えば、コントローラ１３０は、不揮発性記憶装置１の初期設定において、各メモリセルＭＣのデータ書き込み速度もしくは消去速度を測定する。次に、その測定結果に基づいて、複数のメモリセルＭＣの周期性を検出し、Ｘ軸方向に連続して配置された４つのメモリセルＭＣを１つの周期として、それぞれに印加する制御電圧ＶＣを決定する。そして、コントローラ１３０は、４つのメモリセルＭＣに印加されるパルス電圧Ｖｐ１のピーク電圧と、各パルス電圧間の昇圧幅ΔＶＡ１をメモリ１４０に記憶させる。
【００５３】
次に、図６は、第２実施例に係るメモリセル部の制御シーケンスを表す模式図である。この例では、メモリセルＬに制御電圧ＶＣ１を印加し、メモリセルＳには、図６（ａ）に示す制御電圧ＶＣ３を印加する。
【００５４】
図６（ａ）に示す制御電圧ＶＣ３では、複数の連続したパルス電圧Ｖｐ１〜Ｖｐ４の昇圧幅ΔＶＡ２を、制御電圧ＶＣ１における昇圧幅ΔＶＡ１よりも小さくする。制御電圧ＶＣ１と制御電圧ＶＣ２とにおいて、最初のパルス電圧Ｖｐ１のピーク電圧は同じである。
【００５５】
図６（ｂ）は、制御電圧ＶＣ３をメモリセルＳの半導体層１０と制御ゲート２０ａとの間に印加した時に、絶縁膜１３に加わる電界ＥＴ３を表している。この例では、パルス電圧間の昇圧幅をΔＶＡ２に下げることにより、例えば、パルス電圧Ｖｐ２以降において、メモリセルＳの絶縁膜１３に印加される最大電界Ｅｍ２をＥｍ１に低下させる。これにより、メモリセルＳの誤動作を抑制し、メモリセル部１００の信頼性を向上させることができる。
【００５６】
例えば、図３（ｅ）に示す例において、コントローラ１３０は、メモリセルＭＣ２〜ＭＣ５を１つの周期として、４つのメモリセルＭＣ２〜ＭＣ５のうちの一方の端から並んで配置された２つのメモリセルＭＣ２、ＭＣ３に対して制御電圧ＶＣ１を印加するように、センスアンプ１１０およびロウデコーダ１２０を制御する。そして、残りの２つのメモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ３を印加する。
【００５７】
また、メモリセルＭＣ４〜ＭＣ７を１つの周期とした場合は、メモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ３を印加し、残りの２つのメモリセルＭＣ６、ＭＣ７に対して制御電圧ＶＣ１を印加する。
【００５８】
１つの半導体層１０の上に並べて設けられた複数のメモリセルＭＣの書き込み速度が、図３（ｅ）に例示する周期性を有する場合、コントローラ１３０は、１つの周期の一方の端から並べて配置された２つのメモリセルに対し、パルス電圧の昇圧幅が第１の値となるように制御する。そして、残りの２つのメモリセルに印加されるパルス電圧の昇圧幅は、第１の値とは異なる第２の値となるように制御する。
【００５９】
また、１つの周期に含まれる４つのメモリセルＭＣの書き込み速度が全て異なる場合、コントローラ１３０は、４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短いメモリセルに対し、パルス電圧の昇圧幅がより小さくなるよう制御する。すなわち、４つのメモリセルＭＣのそれぞれに、異なる昇圧幅を有する制御電圧ＶＣを印加するように制御しても良い。
【００６０】
さらに、コントローラ１３０は、４つのメモリセルＭＣのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルＭＣに対して昇圧幅ΔＶＡ２を有する制御電圧ＶＣ３を印加する。そして、残りの２つのメモリセルＭＣに対して昇圧幅ΔＶＡ２よりも大きい昇圧幅ΔＶＡ１を有する制御電圧ＶＣ１を印加するように制御しても良い。
【００６１】
コントローラ１３０は、４つのメモリセルＭＣに印加されるパルス電圧Ｖｐ１のピーク電圧と、各パルス電圧間の昇圧幅をメモリ１４０に記憶させる。その手順は、第１実施例と同じである。
【００６２】
次に、図７は、第３実施例に係るメモリセル部の制御シーケンスを表す模式図である。この例では、メモリセルＬに制御電圧ＶＣ１を印加し、メモリセルＳには、図７（ａ）に示す制御電圧ＶＣ４を印加する。
【００６３】
図７（ａ）に示す制御電圧ＶＣ４では、複数の連続したパルス電圧Ｖｐ１〜Ｖｐ４の立ち上がり時間を、制御電圧ＶＣ１におけるパルス電圧の立ち上がり時間よりも遅くする。制御電圧ＶＣ１と制御電圧ＶＣ４とにおいて、最初のパルス電圧Ｖｐ１のピーク電圧は同じである。また、各パルス電圧間の昇圧幅は、制御電圧ＶＣ１と同じΔＶＡ１である。
【００６４】
図７（ｂ）は、制御電圧ＶＣ４をメモリセルＳの半導体層１０と制御ゲート２０ａとの間に印加した時に、絶縁膜１３に加わる電界ＥＴ４を表している。この例では、パルス電圧の立ち上がり時間を遅くすることにより、絶縁膜１３に印加される最大電界Ｅｍ２をＥｍ１に低下させる。これにより、メモリセルＳの誤動作を抑制し、メモリセル部１００の信頼性を向上させることができる。
【００６５】
例えば、図３（ｅ）に示す例において、コントローラ１３０は、メモリセルＭＣ２〜ＭＣ５を１つの周期として、４つのメモリセルＭＣ２〜ＭＣ５のうちの一方の端から並んで配置された２つのメモリセルＭＣ２、ＭＣ３に対して制御電圧ＶＣ１を印加するように、センスアンプ１１０およびロウデコーダ１２０を制御する。そして、残りの２つのメモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ４を印加するように制御する。
【００６６】
また、メモリセルＭＣ４〜ＭＣ７を１つの周期とした場合は、メモリセルＭＣ４、ＭＣ５に対して制御電圧ＶＣ４を印加し、残りの２つのメモリセルＭＣ６、ＭＣ７に対して制御電圧ＶＣ１を印加するように制御する。
【００６７】
１つの半導体層１０の上に並べて設けられた複数のメモリセルＭＣの書き込み速度が、図３（ｅ）に例示する周期性を有する場合、コントローラ１３０は、１つの周期の一方の端から並べて配置された２つのメモリセルに対し、パルス電圧の立ち上がり時間が第１の値となるように制御する。そして、残りの２つのメモリセルに印加されるパルス電圧の立ち上がり時間は、第１の値とは異なる第２の値となるように制御する。
【００６８】
また、１つの周期に含まれる４つのメモリセルＭＣの書き込み速度が全て異なる場合、コントローラ１３０は、４つのメモリセルのうちのデータ書き込み時間またはデータ消去時間がより短いメモリセルに対し、パルス電圧の立ち上がり時間がより遅くなるよう制御する。すなわち、４つのメモリセルＭＣのそれぞれに、パルス電圧の立ち上がり時間が異なる制御電圧ＶＣを印加するように制御しても良い。
【００６９】
さらに、コントローラ１３０は、４つのメモリセルＭＣのうちのデータ書き込み時間またはデータ消去時間がより短い２つのメモリセルＭＣに対してパルス電圧の立ち上がり時間が第１の値となる制御電圧ＶＣ４を印加する。そして、残りの２つのメモリセルＭＣに対してパルス電圧の立ち上がり時間が第１の値よりも短い制御電圧ＶＣ１を印加するように制御しても良い。
【００７０】
コントローラ１３０は、４つのメモリセルＭＣに印加されるパルス電圧Ｖｐ１のピーク電圧と、各パルス電圧の立ち上がり時間をメモリ１４０に記憶させる。その手順は、第１実施例と同じである。
【００７１】
また、制御電圧ＶＣ４のパルス波形は、図７（ａ）に示すように、直線的に立ち上がる波形であっても良いし、図７（ｃ）に示すように、パルス波形の立ち上がりをなまらせても良い。例えば、パルス発生回路において、異なる時定数を有するパルスＶｐｘ〜Ｖｐｚを発生させる。
【００７２】
上記の実施例では、例えば、メモリセルＭＣのサイズばらつきに起因する書き込み速度および消去速度に対応して、それぞれのメモリセルＭＣに印加される制御電圧ＶＣを変える例を説明したが、実施形態はこれらに限定されるものではない。例えば、メモリセルＭＣへのデータ書き込みおよび消去の回数が増えると、その動作速度が速くなる傾向にある。したがって、コントローラ１３０は、メモリセルＭＣに印加する当初の制御電圧をＶＣ１とし、例えば、データの書き込みが所定の回数に達した場合に、制御電圧ＶＣ２〜ＶＣ４のいずれかに変更するように制御しても良い。
【００７３】
また、制御電圧ＶＣ１と、制御電圧ＶＣ２〜ＶＣ４のいずれかと、の間において、最初のパルス電圧Ｖｐ１のピーク値、昇圧幅および立ち上がり時間のいずれか１つが異なる例を説明したが、実施形態はこれに限定される訳ではない。例えば、最初のパルス電圧Ｖｐ１のピーク値、昇圧幅および立ち上がり時間のうちの２つ以上が異なるように制御しても良い。
【００７４】
また、制御電圧ＶＣ１、および、制御電圧ＶＣ２〜ＶＣ４のいずれかをメモリセルＳおよびメモリセルＬに印加した場合において、トンネル絶縁膜に印加される最大電界が等しくなるように制御する例を示したが、最大電界が相互に異なるように制御しても良い。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１・・・不揮発性記憶装置、  １０・・・半導体層、  １３、１７・・・絶縁膜、  １５・・・電荷蓄積層、  ２０・・・ワード線、  ２０ａ・・・制御ゲート、  ３１・・・芯材、  ３３、４３・・・側壁、  ３５、５１、５５・・・スペース、  １００・・・メモリセル部、  １１０・・・センスアンプ、  １２０・・・ロウデコーダ、  １３０・・・コントローラ、  １４０・・・メモリ、  ２００・・・下地層、ＭＣ、ＭＣ１〜８、Ｌ、Ｓ・・・メモリセル
【図１】
2015185192.tif 000003
【図２】
2015185192.tif 000004
【図３】
2015185192.tif 000005
【図４】
2015185192.tif 000006
【図５】
2015185192.tif 000007
【図６】
2015185192.tif 000008
【図７】
2015185192.tif 000009