(57)【要約】【課題】選択トランジスタの劣化を検出する。【解決手段】以下に記載の実施の形態に係る半導体記憶装置は、基板に対して垂直な第１方向に配置され基板に対して平行な第２方向に延びるように構成された複数の第１配線と、第２方向に配置され第１方向に延びるように構成され複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の交差部に配置され可変抵抗素子を含む複数のメモリセルとを備える。更に、第３配線が、第１方向及び第２方向に直交する第３方向に延びるように構成される。選択トランジスタは、第２配線と前記第３配線との間に接続される。制御回路は、第１配線、第３配線及び選択トランジスタへ印加する電圧を制御する。その制御回路は、複数の選択トランジスタをの少なくとも１つを導通させて第３配線に流れる電流を検知し、その検知結果に従い選択トランジスタの劣化状態を判定するよう構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の主平面に対して垂直な第１方向に配置され前記基板の主平面に対して平行な第２方向に延びるように構成された複数の第１配線と、
前記第２方向に配置され前記第１方向に延びるように構成され前記複数の第１配線と交差する複数の第２配線と、
前記複数の第１配線及び前記複数の第２配線の交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記第１方向及び前記第２方向に直交する第３方向に延びるように構成される第３配線と、
前記第２配線と前記第３配線との間に接続される選択トランジスタと、
複数の前記選択トランジスタの少なくとも１つを導通させて前記第３配線に流れる電流を検知し、その検知結果に従い前記選択トランジスタの劣化状態を判定するよう構成された制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記メモリセルに対するセット動作又はリセット動作の後、そのセット動作又はリセット動作において所望のデータが書き込まれたか否かを判定する第１判定動作を実行し、前記第１判定動作の結果に応じて、前記選択トランジスタの劣化状態を判定する第２判定動作を開始するように構成された請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記選択トランジスタの劣化状態に従い、劣化した前記選択トランジスタを破壊する動作を実行するよう構成された請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１判定動作において、１つの前記第３配線に接続される前記複数のメモリセルの不良率が、第１値を超える場合に前記第２判定動作を実行するように構成された請求項２記載の半導体記憶装置。
【請求項５】
前記制御回路は、１本の前記第３配線に接続される複数の前記選択トランジスタを順次導通させ、前記第３配線に流れる電流の変化を検出することにより、前記選択トランジスタの劣化状態を判定するよう構成された請求項１記載の半導体記憶装置。
【請求項６】
前記制御回路は、複数の前記選択トランジスタのうち第１選択トランジスタを選択した時に、前記第３配線に流れる電流が第１値より大きい場合に前記第１選択トランジスタが劣化していると判断するよう構成された請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、複数の前記選択トランジスタのうち第１選択トランジスタを選択した時に、前記第３配線に流れる電流が第２値より小さい場合に前記第１選択トランジスタが劣化していると判断するように構成された請求項５記載の半導体記憶装置。
【請求項８】
前記選択トランジスタは、
一端が前記第３配線に接続され他端が前記第２配線に接続される半導体層と、
前記半導体層に絶縁層を介して接する導電層と
を備え、
前記半導体層の一部の幅が他の部分に比べ狭い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
半導体記憶装置をテストするテスト装置において、
前記半導体記憶装置は、
基板に対して垂直な第１方向に配置され前記基板に対して平行な第２方向に延びるように構成された複数の第１配線と、
前記第２方向に配置され前記第１方向に延びるように構成され前記複数の第１配線と交差する複数の第２配線と、
前記複数の第１配線及び前記複数の第２配線の交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記第１方向及び前記第２方向に直交する第３方向に延びるように構成される第３配線と、
前記第２配線と前記第３配線との間に接続される選択トランジスタと
を備え、
前記テスト装置は、
複数の前記選択トランジスタの少なくとも１つを導通させて前記第３配線に流れる電流を検知する検知部と
その検知結果に従い前記選択トランジスタの劣化状態を判定する判定部と、
前記半導体記憶装置に対する制御を司る制御部と
を備えることを特徴とするテスト装置。
【請求項１０】
前記判定部は、前記メモリセルに対するセット動作又はリセット動作の後、そのセット動作又はリセット動作において所望のデータが書き込まれたか否かを判定し、
前記制御部は、その判定結果に応じて、前記選択トランジスタの劣化状態を判定する動作を前記半導体記憶装置において開始する
ことを特徴とする請求項９記載のテスト装置。
【請求項１１】
前記制御部は、前記選択トランジスタの劣化状態にに従い、劣化した前記選択トランジスタを破壊する動作を実行する請求項９記載のテスト装置。
【請求項１２】
前記制御部は、１本の前記第３配線に接続される複数の前記選択トランジスタを順次導通させ、
前記判定部は、前記第３配線に流れる電流の変化を検出することにより、前記選択トランジスタの劣化状態を判定する請求項９記載のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体記憶装置、及びテスト装置に関する。
【背景技術】
【０００２】
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて、可変抵抗素子を、基板に対して平行に延びるワード線の側壁と、基板に対して垂直に延びるビット線の側壁との間に設ける構造が知られている。この構造により、メモリセルアレイの更なる高集積化が可能とされている。このような構造のメモリセルアレイでは、複数のビット線が選択トランジスタを介して１本のグローバルビット線に接続される。
【０００３】
しかし、このような構造のメモリセルアレイでは、メモリセルへの書き込み動作／消去動作の実行回数が増加するに従い、選択トランジスタが徐々に劣化し、その選択トランジスタの周辺にあるメモリセルが書き込み不良を起こしてしまうことが起こり得る。したがって、そのような選択トランジスタの劣化を検出することができる半導体記憶装置が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４８８１４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、選択トランジスタの劣化を検出することができる半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体記憶装置は、基板に対して垂直な第１方向に配置され基板に対して平行な第２方向に延びるように構成された複数の第１配線と、第２方向に配置され第１方向に延びるように構成され複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の交差部に配置され可変抵抗素子を含む複数のメモリセルとを備える。更に、第３配線が、第１方向及び第２方向に直交する第３方向に延びるように構成される。選択トランジスタは、第２配線と前記第３配線との間に接続される。制御回路は、第１配線、第３配線及び選択トランジスタへ印加する電圧を制御する。その制御回路は、複数の選択トランジスタの少なくとも１つを次導通させて第３配線に流れる電流を検知し、その検知結果に従い選択トランジスタの劣化状態を判定するよう構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図の一例である。
【図２】第１の実施の形態に係るメモリセルアレイ１１の回路図の一例である。
【図３】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。
【図４】図３のＦ４−Ｆ４断面図の一例である。
【図５】図３の上面図の一例である。
【図６】従来技術における問題点を説明する概念図の一例である。
【図７】第１の実施の形態の不揮発性半導体記憶装置の動作を説明するフローチャートの一例である。
【図８】第１の実施の形態の不揮発性半導体記憶装置の動作を説明するフローチャートの一例である。
【図９】選択トランジスタＳＴｒのリーク判定の実行手順の一例を示す概念図である。
【図１０】選択トランジスタＳＴｒのリーク判定の実行手順の一例を示す概念図である。
【図１１Ａ】不良の選択トランジスタＳＴｒの置換作業の手順の一例を示す概念図である。
【図１１Ｂ】不良の選択トランジスタＳＴｒの置換作業の手順の一例を示す概念図である。
【図１２Ａ】第１の実施の形態の変形例１における選択トランジスタＳＴｒのリーク判定の実行手順の一例を示す概念図である。
【図１２Ｂ】第１の実施の形態の変形例１における選択トランジスタＳＴｒのリーク判定の実行手順の一例を示す概念図である。
【図１３Ａ】第１の実施の形態の変形例２に係る不揮発性半導体記憶装置の動作を説明するフローチャートの一例である。
【図１３Ｂ】第１の実施の形態の変形例２に係る半導体記憶装置のブロック図の一例である。
【図１３Ｃ】第１の実施の形態の変形例３に係る不揮発性半導体記憶装置の動作を説明するフローチャートの一例である。
【図１３Ｄ】第１の実施の形態の変形例３に係る不揮発性半導体記憶装置の動作を説明するフローチャートの別の例である。
【図１４】第２の実施の形態に係るメモリセルアレイ１１の積層構造を示すＦ４−Ｆ４断面図の一例である。
【図１５Ａ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｂ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｃ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｄ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｅ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｆ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｇ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【図１５Ｈ】第２の実施の形態に係るメモリセルアレイ１１における選択トランジスタＳＴｒの製造工程を示す工程図の一例である。
【発明を実施するための形態】
【０００８】
次に、各種実施の形態につき、図面を参照して詳細に説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示すように、半導体記憶装置１０１は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５、及び制御回路１６を有する。
【００１０】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【００１１】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部ＨＭからのコマンドに従い、上位ブロック１４にアドレスを送付するなど制御を行い、また、電源１５の制御を行う。
【００１２】
次に、図２及び図３を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１３】
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２及び図３に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００１４】
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、メモリセルＭＣはその抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
【００１５】
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。
【００１６】
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極は共通接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
【００１７】
次に、図３、図４及び図５を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は図３のＦ４−Ｆ４平面の断面図の一例であり、図５は図３の上面図の一例である。なお、図３及び図５において層間絶縁膜の図示は省略している。
【００１８】
メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
【００１９】
選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４を有する。これら導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。
【００２０】
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びるストライプ形状を有している（図５参照）。複数の導電層３１の間には、図３では図示が省略されているが、層間絶縁膜が形成されている。
【００２１】
層間絶縁膜３２は、導電層３１の上面を覆うように形成され、導電層３１と選択ゲート線ＳＧ（導電層３３）との間を電気的に絶縁させる役割を有している。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びるストライプ形状に形成されている（図５参照）。層間絶縁膜３４は、導電層３３の側面及び上面を覆うように堆積されている。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁膜３２、３４は酸化シリコン（ＳｉＯ２）により構成される。
【００２２】
また、選択トランジスタ層３０は、図３及び図４に示すように、例えば柱状の半導体層３５、及びゲート絶縁層３６を有する。半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に延びる。また、半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、半導体層３５は、下方から上方へ、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。
【００２３】
Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向の側面にてゲート絶縁層３６を介して導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。なお、半導体層３５と後述する導電層４３との間、及び半導体層と導電層３１との間には、バリアメタル層が形成されていてもよい（図４では、図示は省略されている）。
【００２４】
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁膜４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、Ｚ方向から見た場合、それぞれＸ方向に対向する一対の櫛歯形状を有する（図５参照）。すなわち、Ｙ方向においては、一対の櫛歯形状の導電層のうちの一方に属するワード線ＷＬｉＲ（ｉ＝１〜４）と、他方に属するワード線ＷＬｉＬとが交互に形成される（図２参照）。この櫛歯形状の導電層を採用することにより、ワード線ＷＬに接続するコンタクトの数を減らすことができる。なお、層間絶縁膜４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。
【００２５】
また、メモリ層４０は、図３及び図４に示すように、例えば柱状の導電層４３、及び可変抵抗層４４を有する。導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。
導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、その下端において半導体層３５の上面に接すると共にＺ方向に柱状に延びる。Ｘ方向に並ぶ半導体層４３の間には、図３では図示が省略されているが、層間絶縁膜が形成されている。
【００２６】
可変抵抗層４４は、導電層４３のＹ方向の側面と層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。導電層４３は例えばポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等）により構成される。
次に、このような構造の不揮発性半導体記憶装置におけるセット動作、リセット動作、リード動作について簡単に説明する。
【００２７】
ある選択メモリセルＭＣを高抵抗状態から低抵抗状態に変化させるセット動作を実行する場合においては、そのメモリセルＭＣが接続されるビット線ＢＬに対応する選択グローバルビット線ＧＢＬに所定のセット電圧Ｖｓｅｔを印加し、その他の非選択グローバルビット線ＧＢＬには、例えば０Ｖを印加する。また、選択メモリセルＭＣが接続される選択ワード線ＷＬには例えば０Ｖを印加する一方、その他の非選択ワード線には、セット電圧Ｖｓｅｔの半分の電圧Ｖｓｅｔ／２を印加する。そして、当該ビット線ＢＬが接続される選択トランジスタＳＴｒを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルＭＣにのみセット電圧Ｖｓｅｔが印加され、セット動作が行われる。
【００２８】
また、ある選択メモリセルＭＣを低抵抗状態から高抵抗状態に変化させるリセット動作を実行する場合においては、そのメモリセルＭＣが接続されるビット線ＢＬに対応する選択グローバルビット線ＧＢＬに所定のリセット電圧Ｖｒｅｓｅｔを印加し、その他の非選択グローバルビット線ＧＢＬには、例えば０Ｖを印加する。
【００２９】
また、選択メモリセルＭＣが接続される選択ワード線ＷＬには例えば０Ｖを印加する一方、その他の非選択ワード線には、リセット電圧Ｖｒｅｓｅｔの半分の電圧Ｖｒｅｓｅｔ／２を印加する。そして、当該ビット線ＢＬが接続される選択トランジスタＳＴｒを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルＭＣにのみリセット電圧Ｖｒｅｓｅｔが印加され、リセット動作が行われる。
【００３０】
メモリセルの状態を読み出すリード動作においては、そのメモリセルＭＣが接続されるビット線ＢＬに対応する選択グローバルビット線ＧＢＬに所定のリード電圧Ｖｒｅａｄを印加し、その他の非選択グローバルビット線ＧＢＬには、例えば０Ｖを印加する。また、選択メモリセルＭＣが接続される選択ワード線ＷＬには例えば０Ｖを印加する一方、その他の非選択ワード線には、リード電圧Ｖｒｅａｄの半分の電圧Ｖｒｅａｄ／２を印加する。そして、当該ビット線ＢＬが接続される選択トランジスタＳＴｒを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルＭＣにのみリード電圧Ｖｒｅａｄが印加され、リード動作が行われる。
【００３１】
このように、選択トランジスタＳＴｒには、各種動作においてスイッチング動作が繰り返されるため、各種動作の実行回数が増加するにつれ、選択トランジスタＳＴｒの劣化が進行する場合がある。劣化状態が進んでいることを知らないで各種動作を続けることは、誤セット動作、誤リセット動作、又はデータ変動の原因となり得る。そこで、第１の実施の形態の不揮発性半導体記憶装置は、次のような動作を実行可能に構成されている。
【００３２】
図６〜図１１を参照して、本実施の形態の不揮発性半導体記憶装置において、選択トランジスタの劣化状態を判定し、その判定結果に基づいて実行されるリダンダンシ動作（不良置換動作）について説明する。
【００３３】
まず、実施の形態の動作を説明する前に、比較例の動作を、図６を参照して説明する。図６は、１本のグローバルビット線ＧＢＬに一端が接続された複数の選択トランジスタＳＴｒのうちの１つである選択トランジスタＳＴｒ４が劣化し、リーク電流が大きくなった場合を示している。この状態で、グローバルビット線ＧＢＬに接続されるビット線ＢＬに接続されたいずれかのメモリセルに対してセット動作を実行している様子を説明している。なお、１つのグローバルビット線ＧＢＬに対してビット線ＢＬ及び選択トランジスタＳＴｒはｎ本（ｎは２以上の整数）配置されているが、図６（図９も同様）においては、ｎ＝５の場合を示している。
【００３４】
一例として、図６に示すように、ビット線ＢＬ２に接続される１つのメモリセルに対するセット動作を行う場合を考える。この場合には、制御回路１６は、選択トランジスタＳＴｒ２のみにゲート電圧Ｖｇ１を印加して選択トランジスタＳＴｒ２を導通させる一方、他の選択トランジスタＳＴｒはゲートに０Ｖを与えられて非導通状態とする。また、制御回路１６は選択グローバルビット線ＧＢＬにはセット電圧Ｖｓｅｔが印加する（図示は省略されているが、紙面垂直方向にある他のグローバルビット線ＧＢＬの電圧は、例えば０Ｖとされている）。制御回路１６は選択ワード線ＷＬ４Ｒには０Ｖを与える一方、選択ワード線ＷＬ４Ｒ以外の非選択ワード線には、セット電圧Ｖｓｅｔの半分の電圧Ｖｓｅｔ／２が与える。なお、非選択ワード線に接続されるメモリセルＭＣの抵抗状態を変化させない限り電圧Ｖｓｅｔ／２と異なる電圧を非選択ワード線に印加することができる。また、全ての非選択ワード線に同じ電圧を与える必要はなく、非選択ワード線によって異なる電圧を印加することができる。
【００３５】
選択トランジスタＳＴｒ４が劣化しておらず、選択素子として十分にスイッチング機能を有しているならば、セット電流Ｉｓがグローバルビット線ＧＢＬから選択トランジスタＳＴｒ２を介してビット線ＢＬ２に流れ、これにより選択メモリセルに対するセット動作が正常に実行される。しかし、選択トランジスタＳＴｒ４が劣化しており選択素子として十分に機能していない場合には、リーク電流Ｉｌｋがグローバルビット線ＧＢＬから選択トランジスタＳＴｒ４を介してビット線ＢＬ４に流れる。このリーク電流Ｉｌｋが大きくなると、ビット線ＢＬ２に流れるセット電流Ｉｓが小さくなり、選択メモリセルに対するセット動作（メモリセルの抵抗値を高抵抗状態から低抵抗状態に変化させる動作）が正常に実行されなくなる虞がある（このような状況を以下では「セット不良」と称する）。そして、図６の右側に示すように、このリーク電流Ｉｌｋが大きい場合、劣化した選択トランジスタＳＴｒ４が存在するグローバルビット線ＧＢＬに接続される全てのメモリセルにおいて、セット不良が生ずる虞がある。劣化した選択トランジスタの数が増えると、セット不良の生ずる可能性は更に高まる。また、リセット動作（メモリセルの抵抗値を低抵抗状態から高抵抗状態に変更する動作）においても、同様にリセット動作が正常に行われないという事態（リセット不良）が生じ得る。
【００３６】
本実施の形態の不揮発性半導体記憶装置では、制御回路１６が以下に説明する動作を行うことにより選択トランジスタの劣化状態を検出し、その検出結果に応じてリダンダンシ動作を実行可能なように構成されている。
【００３７】
［動作］
以下、第１の実施の形態の不揮発性半導体記憶装置の動作を、図７及び図８のフローチャートを参照して説明する。
【００３８】
まず、メモリセルアレイ１１中の複数のメモリセルに対するセット動作／リセット動作が行われる（ステップＳ１００）。セット動作／リセット動作は、例えば１ページ（２ｋバイト）のメモリセルに対して行われる。複数のメモリセルを所定の個数のメモリセルに分割して、分割した単位毎のメモリセルに対してセット動作／リセット動作を複数回行うこともできる。例えば、１つのグローバルビット線ＧＢＬに接続されるメモリセル６４個のメモリセルに対してセット動作／リセット動作を行う場合、６４回のセット動作／リセット動作を行うことができる。
【００３９】
次に、セット動作／リセット動作が行われたメモリセルに対して、セット動作／リセット動作により書き込こもうとしていたデータが、正確にメモリセルＭＣに書き込まれているか否かの確認動作（ベリファイ動作）が行われる（ステップＳ２００）。ステップＳ２００は１つのグローバルビット線ＧＢＬに接続される複数のメモリセルＭＣに対してセット動作／リセット動作が行われた後に行うことができる。例えば、ステップＳ２００において、選択したメモリセルに対する読み出し動作が実行され、その抵抗状態（高抵抗状態か、低抵抗状態か）を判定する動作が行われる。
【００４０】
一方、メモリセルＭＣの各々に記憶されているべきデータは、列デコーダ１３中に含まれるセンスアンプ回路（不図示）や、その他外部の回路（不図示）において保持しておくことができる。制御回路１６は、ステップ２００において、メモリセルＭＣから実際に読み出されたデータと、センスアンプ回路等に保持されていたデータとを比較し、メモリセルＭＣに正確に所望のデータが書き込まれているか否かを判定する。
【００４１】
判定の結果、１本のグローバルビット線ＧＢＬに接続される複数のメモリセルのうち、正確に所望のデータが書き込まれているメモリセルＭＣの数を、書き込みを行ったメモリセルＭＣの数で割った値（不良率Ｒｅｒ）が計算され、これが閾値（ｘ（％））と比較される。比較の結果、不良率Ｒｅｒが閾値ｘ（％）よりも大きいと判断される場合には、ステップＳ４００に移行する。不良率が閾値ｘ（％）以下であった場合、セット動作／リセット動作を終了する。
【００４２】
ステップＳ４００では、不良率Ｒｅｒが閾値ｘ（％）よりも高いと判定されたグローバルビット線ＧＢＬにおいて、選択トランジスタＳＴｒのリークの度合を判定するリーク判定が行われる。このリーク判定の実行手順の一例を、図９及び図１０を参照して説明する。
【００４３】
まず、制御回路１６は不良率Ｒｅｒが閾値ｘ（％）よりも大きいと判定されたグローバルビット線ＧＢＬに電圧Ｖｄｔｃを印加する（その他のグローバルビット線ＧＢＬの電圧は、この電圧Ｖｄｔｃよりも小さい電圧、例えば０Ｖに維持する）。一方、制御回路１６は全てのワード線ＷＬ１Ｒ〜ＷＬ４Ｒ、ＷＬ１Ｌ〜ＷＬ４Ｌに０Ｖを印加する。そして、制御回路１６はグローバルビット線ＧＢＬに接続される複数の選択トランジスタＳＴｒのうちの少なくとも１つ、例えばＳＴｒ１のゲート（選択ゲート線ＳＧ１及びＳＧ２）にオン電圧Ｖｇ１を印加し、その他の選択トランジスタＳＴｒのゲートにはオフ電圧（例えば０Ｖ）を印加する。これにより、１つの選択トランジスタＳＴｒのみを導通状態（ＯＮ）とする一方、その他の選択トランジスタＳＴｒは非導通状態（ＯＦＦ）とする。この状態において、グローバルビット線ＧＢＬに流れる電流Ｉｇｂｌを、列デコーダ１３に含まれるセンスアンプ回路などにより判定する。その後、図９に示すように、少なくとも１つの選択トランジスタを順次導通させて（１．、２．、・・・４．）、それぞれの場合におけるグローバルビット線ＧＢＬに流れる電流Ｉｇｂｌを判定する。具体的には、図１０に示すように、グローバルビット線ＧＢＬを流れる電流Ｉｇｂｌの変化を検出し、電流Ｉｇｂｌが下限値ｓｐｅｃ１と上限値ｓｐｅｃ２との間の値を有するか否かが判定される（Ｓ５００）。
【００４４】
電流Ｉｇｂｌの値が上限値Ｓｐｅｃ１と下限値Ｓｐｅｃ２の間にある場合には、その導通状態の選択トランジスタＳＴｒは劣化していないとして、次の選択トランジスタＳＴｒに移行して、同様の測定が最後の選択トランジスタＳＴｒ４まで繰り返される（Ｓ６００）。
一方、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が下限値Ｓｐｅｃ１を下回った場合、その選択中の選択トランジスタＳＴｒに不良があるとして、手順はステップＳ７００に移行し、置換作業が実行される。
【００４５】
また、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が上限値Ｓｐｅｃ２を上回った場合、その選択中の選択トランジスタＳＴｒが接続されるビット線ＢＬに接続されるメモリセルＭＣのいずれかが不良であると判定される。このときも、手順はステップＳ７００に移行し、置換作業が実行される。なお、この図７〜図１０に示すリーク測定において、メモリセルＭＣの不良は検知せず、選択トランジスタＳＴｒの不良のみを検知するような手順を構成することも可能である。その場合には、電流Ｉｇｂｌは下限値Ｓｐｅｃ１のみと比較すれば足りる。
【００４６】
全ての選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌが下限値Ｓｐｅｃ１以上、上限値Ｓｐｅｃ２以下である場合は、セット動作／リセット動作を終了する。
【００４７】
続いて、この置換作業（Ｓ７００）の具体的な手順の一例を、図８のフローチャート、及び図１１Ａ及び図１１Ｂの概念図を参照して説明する。
【００４８】
ステップＳ８００において、制御回路１６はリーク判定動作において不良と判定された選択トランジスタＳＴｒに対し高電圧を印加する。これにより不良の選択トランジスタＳＴｒ４を破壊する（破壊動作）。具体的には、図１１Ａに示すように、制御回路１６は不良の選択トランジスタＳＴｒ４のゲート（選択ゲート線ＳＧ４及びＳＧ５）に、前述の電圧Ｖｇ１を印加する一方、対応するグローバルビット線ＧＢＬには前述の電圧Ｖｄｔｃよりも大きいＶｄｓｔ（例えば７〜１０Ｖ程度）を印加する。
【００４９】
また、制御回路１６は全てのワード線ＷＬに例えば０Ｖを与える。これにより、不良の選択トランジスタＳＴｒ４を破壊し、選択トランジスタＳＴｒ４がオンしない状態に変化させる。なお、ステップＳ７００において、不良の選択トランジスタＳＴｒ４以外の選択トランジスタのゲートには、電圧Ｖｇ２（＜Ｖｇ１）を印加し、これらの選択トランジスタは破壊しない。また、制御回路１６は対応するグローバルビット線ＧＢＬ以外のグローバルビット線ＧＢＬの電圧は例えば０Ｖに維持する。
ステップＳ８００が終了すると、ステップＳ９００では、制御回路１６は再び前述のリーク判定時（ステップＳ４００）と同一の電圧をワード線ＷＬ、ビット線ＢＬ（不良の選択トランジスタＳＴｒ４が接続するビット線４）及びグローバルビット線ＧＢＬに印加し、この状態でのグローバルビット線ＧＢＬの電流Ｉｇｂｌが、上限値ｓｐｅｃ３よりも小さいか否かが判定される。なお、上限値ｓｐｅｃ３は上限値ｓｐｅｃ２と同じにすることもできる。Ｉｇｂｌ＞＝ｓｐｅｃ３であれば、選択トランジスタＳＴｒの破壊が十分に進んでいないと判断され、ステップＳ８００に戻り、選択トランジスタＳＴｒの破壊動作が再度実行される。一方、Ｉｇｂｌ＜ｓｐｅｃ３であれば、選択トランジスタＳＴｒの破壊が完了したとして、この破壊された選択トランジスタＳＴｒが含まれるビット線ＢＬ又はグローバルビット線ＧＢＬに対する置換動作が行われる（Ｓ１０００）。ビット線ＢＬ単位で置換するか、それともグローバルビット線ＧＢＬ単位で置換するかは、グローバルビット線ＧＢＬに沿った不良の選択トランジスタＳＴｒの数、前述の不良率Ｒｅｒ、電流Ｉｇｂｌの大きさ等の要因に従って決定され得る。
【００５０】
なお、図１１Ｂに示すように、制御回路１６はグローバルビット線ＧＢＬに０Ｖを印加し、全てのワード線ＷＬに電圧Ｖｄｓｔを印加することによっても、上述の破壊動作を実行することができる。なお、破壊する選択トランジスタＳＴｒ４のゲートに印加する電圧は、電圧Ｖｇ１でも良いし、通常の選択トランジスタＳＴｒをオンさせることはできない低電圧であってもよい。
【００５１】
［変形例１］
図１２Ａ及び図１２Ｂは、第１の実施の形態の変形例におけるリーク測定動作（Ｓ４００）を説明する概念図である。この変形例では、制御回路１６はリーク判定の対象となる１つの選択トランジスタＳＴｒのゲートのみにオフ電圧（例えば０Ｖ）を印加し、他の選択トランジスタＳＴｒのゲートにはオン電圧Ｖｓ１を印加して、リーク判定の対象外の選択トランジスタＳＴｒを導通状態にする。以下、判定対象の選択トランジスタＳＴｒのゲートのみを順次０Ｖに設定する。
【００５２】
このような動作を行うと、不良の選択トランジスタＳＴｒが選択された場合に、電流Ｉｇｂｌが上限値Ｓｐｅｃ２’を超えることが起こり得る。この変形例では、電流Ｉｇｂｌと上限値Ｓｐｅｃ２’を比較することにより、不良の選択トランジスタＳＴｒを検出することができる。
【００５３】
［変形例２］
第１の実施の形態は、ダイシング前のウエハレベルにおけるダイソートテストにおいて、テスト装置（テスタ）を用いて図１３Ａ及び図８の動作（選択トランジスタリークテスト）を実行させることも可能である。
図１３Ｂにテスト装置２００のブロック図の一例を示す。テスト装置２００は半導体記憶装置１０１が複数個配置されたウエハをテスト対象とすることができる。すなわち、１枚のウエハ中に形成された複数の半導体記憶装置１０１の各々に対して、個々に、又は同時にテストを行うことができる。ここで、テスト装置２００は図１３Ａ、図８のフローチャートに示すような動作を行うことができる。
【００５４】
テスト装置２００は、一例として、電流検知部２０１、判定部２０２、及び制御部２０３を備えている。電流検知部２０１は、図７及び図８の動作を実行する場合において、半導体記憶装置１０１のセンスアンプ回路等が検出した電流の判定結果に基づき、所定の電流が流れたか否かなどを検知する機能を有する。なお、電流検知部２０１は、センスアンプ回路等を介さず、直接に各種電流を検知するように構成されていてもよい。判定部２０２は、半導体記憶装置１０１での判定動作、又は電流検知部２０１の検知結果に基づき、後述する判定動作を実行する。制御部２０３は、半導体記憶装置１０１に対する制御を実行する機能を有する。
テスト装置２００を用いた図１３Ａ及び図８の動作を、以下に説明する。
【００５５】
制御部２０３は、図１３Ａ及び図８の動作を実行する場合において、制御部２０３は半導体記憶装置１０１に対してフォーミング動作を行わせる（ステップＳ１０１）。ここで、フォーミング動作の後、制御部２０３は全てのメモリセルＭＣを、例えば低抵抗状態にする（Ａｌｌ  Ｓｅｔ）。なお、制御部２０３は全てのメモリセルＭＣを、高抵抗状態にしても良い。以降は、全てのメモリセルＭＣが低抵抗状態になっている場合を用いて説明する。ここで、メモリセルが低抵抗状態になっているか否かの確認動作（ベリファイ動作）を行う（ステップＳ２００）。テスト装置２００の判定部２０２は、ステップ２００において、メモリセルＭＣから実際に読み出されたデータが低抵抗状態になっているか否かを判定する。
【００５６】
判定部２０２は、判定の結果を用いてテスト装置は第１の実施の形態と同様に不良率Ｒｅｒを計算し、これが閾値（ｘ（％））と比較される。比較の結果、不良率Ｒｅｒが閾値ｘ（％）よりも大きいと判断される場合には、ステップＳ４００に移行する。不良率が閾値ｘ（％）以下であった場合、選択トランジスタリークテストを終了する。
【００５７】
ステップＳ４００では、判定部２０２により、不良率Ｒｅｒが閾値ｘ（％）よりも高いと判定されたグローバルビット線ＧＢＬにおいて、選択トランジスタＳＴｒのリークの度合を判定するリーク判定が行われる。このリーク判定の実行手順はテスト装置２００の制御の下、第１の実施形態と同様に行うことができる。例えば、テスト装置の制御部２０３は、不良率Ｒｅｒが閾値ｘ（％）よりも大きいと判定されたグローバルビット線ＧＢＬに電圧Ｖｄｔｃを印加するように半導体記憶装置１０１に指示を出す（その他のグローバルビット線ＧＢＬの電圧は、この電圧Ｖｄｔｃよりも小さい電圧、例えば０Ｖに維持する）。一方、テスト装置２００の制御部２０３は全てのワード線ＷＬ１Ｒ〜ＷＬ４Ｒ、ＷＬ１Ｌ〜ＷＬ４Ｌに０Ｖを印加するように半導体記憶装置１０１に指示を出す。そして、テスト装置２００の制御部２０３はグローバルビット線ＧＢＬに接続される複数の選択トランジスタＳＴｒのうちの少なくとも１つ、例えばＳＴｒ１のゲート（選択ゲート線ＳＧ１及びＳＧ２）にオン電圧Ｖｇ１を印加し、その他の選択トランジスタＳＴｒのゲートにはオフ電圧（例えば０Ｖ）を印加するように半導体記憶装置１０１に指示を出す。これにより、１つの選択トランジスタＳＴｒのみを導通状態（ＯＮ）とする一方、その他の選択トランジスタＳＴｒは非導通状態（ＯＦＦ）とする。この状態において、グローバルビット線ＧＢＬに流れる電流Ｉｇｂｌを、列デコーダ１３に含まれるセンスアンプ回路などにより判定し、半導体記憶装置はその結果をテスト装置２００に送付する。テスト装置２００の電流検知部２０１は、その判定結果に従い、電流Ｉｇｂｌの大きさを検知する。
【００５８】
その後、図９に示すように、テスト装置２００は少なくとも１つの選択トランジスタＳＴｒを順次導通させて（１．、２．、・・・４．）、それぞれの場合におけるグローバルビット線ＧＢＬに流れる電流Ｉｇｂｌを判定するように半導体記憶装置１０１に指示を出す。具体的な半導体記憶装置１０１の動作は第１の実施の形態と略同様である（図１０及びＳ５００、Ｓ６００）。
【００５９】
ここで、テスト装置２００において、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が下限値Ｓｐｅｃ１を下回ったことが電流検知部２０１により検知された場合、その選択中の選択トランジスタＳＴｒに不良があるとして、第１の実施の形態と同様に、半導体記憶装置１０１に対する置換作業を実行する。
【００６０】
また、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が上限値Ｓｐｅｃ２を上回った場合にもテスト装置２００は第１の実施の形態と同様に、半導体記憶装置１０１に対する置換作業を実行することができる。
全ての選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌが下限値Ｓｐｅｃ１以上、上限値Ｓｐｅｃ２以下である場合は、選択トランジスタリークテストを終了する。
【００６１】
続いて、この置換作業（Ｓ７００）の具体的な手順の一例を、図８のフローチャート、及び図１１Ａ及び図１１Ｂの概念図を参照して説明する。
ステップＳ８００において、テスト装置２００の制御部２０３はリーク判定動作において不良と判定された選択トランジスタＳＴｒに対し高電圧を印加するように半導体記憶装置１０１に指示を出す（破壊動作）。具体的な半導体記憶装置１０１の動作は第１の実施の形態と同様である
【００６２】
ステップＳ８００が終了すると、テスト装置２００の制御部２０３は再び前述のリーク判定時（ステップＳ４００）と同一の電圧をワード線ＷＬ、ビット線ＢＬ（不良の選択トランジスタＳＴｒ４が接続するビット線４）及びグローバルビット線ＧＢＬに印加するように半導体記憶装置１０１に指示を出す（Ｓ９００）。テスト装置２００の制御部２０３はこの状態でのグローバルビット線ＧＢＬの電流Ｉｇｂｌが、上限値ｓｐｅｃ３よりも小さいか否かが判定する。この後の判定動作Ｓ１０００は第１の実施の形態と同様である。
なお、テスト装置２００は図１１Ｂに示すような動作を半導体記憶装置１０１に行わせることもできる。
【００６３】
［変形例３］
変形例２で説明したダイソートテストは、テスト装置（テスタ）を用いて図１３Ｃ及び図８の動作を実行させることも可能である。ここで、テスト装置２００は図１３Ｃ、図８のフローチャートに示すような動作を行うことができる。
【００６４】
図１３Ｃにおいて、制御部２０３は半導体記憶装置１０１に対してフォーミング動作を行わせる（ステップＳ１０１）。ここで、フォーミング動作の後、制御部２０３は全てのメモリセルＭＣを、例えば、低抵抗状態にする（Ａｌｌ  Ｓｅｔ）。なお、制御部２０３は全てのメモリセルＭＣを、高抵抗状態にしても良い。以降は、全てのメモリセルＭＣが低抵抗状態になっている場合を用いて説明する。
【００６５】
次に、ステップＳ３１０において、複数のグローバルビット線ＧＢＬから１つのグローバルビット線ＧＢＬｓを選択する。次に、第２変形例と同様にステップＳ４００、Ｓ５００、Ｓ６００を行うことができる。
ここで、図１３Ｃに示すように、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が下限値Ｓｐｅｃ１を下回った時、または、ある選択トランジスタＳＴｒのリーク測定において、電流Ｉｇｂｌの値が上限値Ｓｐｅｃ２を上回った場合、テスト装置２００はこの選択トランジスタＳＴｒｆの位置を記憶領域２０４に記憶する（ステップＳ５１０）。
【００６６】
ここで、１つの選択グローバルビット線ＧＢＬｓに接続された全ての選択トランジスタＳＴｒのリーク測定が終了した場合（ステップＳ６００のＹ）、次のグローバルビット線ＧＢＬを選択する。ここで、次のグローバルビット線ＧＢＬが無い場合（ステップＳ８００のＹ）、テスト装置２００は置換作業Ｓ７００を行う。
ここで置換作業は第２変形例と同様に行うことができる。
また、図１３Ｄに示すように全てのグローバルビット線ＧＢＬを一度に選択して、選択トランジスタＳｔｒのリーク測定を行うことも可能である。その結果、選択トランジスタリークテストを高速に行うことができる。
【００６７】
［第２の実施の形態］
次に、図１４を参照して、第２の実施の形態に係る半導体記憶装置について説明する。図１４において、第１の実施の形態と同一の構成要素については同一の参照符号を付しているので、その詳細な説明は以下では省略する。
【００６８】
この第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態（図１〜図３）と同一である。ただし、この実施の形態では、図３のＦ４−Ｆ４断面の構造が、第１の実施の形態（図４）とは異なっている。すなわち、この第２の実施の形態では、図１４に示すように、選択トランジスタＳＴｒの一部、例えばＮ＋型半導体層３５ｃの少なくとも一部の幅が他の部分（３５ａ、３５ｂ）に比べ狭くされている。この構成によれば、選択トランジスタＳＴｒの破壊動作Ｓ８００を容易に実行することができる（より低い電圧により断線動作を完了させることができる）。Ｎ＋型半導体層３５ｃの幅が狭くされている代りに、層間絶縁膜３４の幅は第１の実施の形態のそれに比べ広くされている。なお、半導体層３５と後述する導電層４３との間、及び半導体層と導電層３１との間には、窒化チタン（ＴｉＮ）等のバリアメタル層が形成されていてもよい。また、導電層３３はゲート絶縁層３６を介して半導体層３５のＹ方向の幅が広い部分のみに形成される。また、導電層３３の上面は窪んでおり、Ｙ方向において導電層３３の中心付近が最も低くなっている。
次に、第２の実施の形態の選択トランジスタＳＴｒの部分の製造方法を、図１５Ａ〜図１５Ｆを参照して説明する。
【００６９】
最初に、図１５Ａに示すように、基板２０上にグローバルビット線ＧＢＬとしての導電層３１をストライプ状に形成し、順次、窒化チタン（ＴｉＮ）からなる半導体層３５となるポリシリコン層３５’、を、化学気相成長法（ＣＶＤ）等を用いて順次堆積させる。その上にハードマスクＭ１を形成し、更にレジストＭ２を堆積させる。レジストＭ２は、フォトリソグラフィにより、Ｘ方向を長手方向としたストライプ形状にパターニングする。ポリシリコン層３５’は下層からｎ型、ｐ型、ｎ型の不純物を添加して堆積することができる。
【００７０】
その後、図１５Ｂに示すように、レジストＭ２をマスクとした反応性イオンエッチング（ＲＩＥ）を実行して、ハードマスクＭ１、バリアメタル層３８、半導体層３５をエッチングし、Ｘ方向を長手方向とする複数のトレンチＴ１を形成する。そして、図１５Ｃに示すように、ＣＶＤを用いて、これらトレンチＴ１の側壁及び底面に沿って窒化シリコンからなるライナ膜ＬＬを堆積させた後、このトレンチＴ１をシリコン酸化膜３２’で埋め込む。そして、図１５Ｄに示すようにライナ膜ＬＬ及びシリコン酸化膜３２’をエッチバックして層間絶縁膜３２を形成する。ここで、ライナ膜ＬＬ及びシリコン酸化膜３２’の上面は下層のｎ型ポリシリコン層３５’の下層のｎ型層の上面よりも低くすることができる。
その後、図１５Ｅに示すように、例えばウエットエッチングによりハードマスクＭ１の線幅を細化（スリミング）する。続いて、図１５Ｆに示すように、ハードマスクＭ１をマスクとする異方性エッチングにより、ポリシリコン層３５’の上部をエッチングする。ここでは、上側のｎ型のポリシリコン層３５’の上部をエッチングする。次に、アトミックレイヤーデポジション法（ＡＬＤ法）を実行して、スリミングされたハードマスクＭ１の上面、及びトレンチＴ１の内壁も含めた全面に、ゲート絶縁層３６となる酸化シリコン膜３６’を形成する。ここで、酸化シリコン膜３６’はトレンチＴ１を埋め込まない膜厚で形成される。更に、図１５Ｇに示すように、ＣＶＤ法を実行して、酸化シリコン膜３６’上も含めた全面に、選択ゲート線３３となるポリシリコン膜３３’を堆積させる。この際、ポリシリコン膜３３’はトレンチＴ１を完全に埋めず、トレンチＴ１の上部に窪み（空洞）が出来ように埋めこまれる。
【００７１】
その後、図１５Ｈに示すように、ウエットエッチングにより、このポリシリコン膜３３’は、トレンチＴ１の底部にのみ一部残存する程度にまでエッチバックされる。その結果、ポリシリコン膜３３’は、酸化シリコン膜３６’を介して半導体層３５‘のＹ方向の幅が狭い部分のみに形成される。また、ポリシリコン膜３３’の上面は窪んでおり、Ｙ方向においてポリシリコン膜３３’の中心付近が最も低くなっている。この後、図示は省略するが、トレンチＴ１を埋めるようにシリコン酸化膜を堆積して層間絶縁膜を埋め込むことにより、図１４の形状が完成する。
【００７２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１０１・・・半導体記憶装置、  １１・・・メモリセルアレイ、  １２・・・行デコーダ、  １３・・・列デコーダ、  １４・・・上位ブロック、  １５・・・電源、  １６・・・制御回路、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＧＢＬ・・・グローバルビット線、  ＳＧ・・・選択ゲート線、  ＭＣ・・・メモリセル、  ＳＴｒ・・・選択トランジスタ、  ３０・・・選択トランジスタ層、  ３１・・・導電層、  ３２・・・層間絶縁膜、  ３３・・・導電層、  ３４・・・層間絶縁膜、  ３５・・・半導体層、  ３６・・・ゲート絶縁層、  ４１ａ〜４１ｄ・・・層間絶縁膜、  ４２ａ〜４２ｄ・・・導電層、  ４３・・・導電層、  ４４・・・可変抵抗層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１５Ｈ】
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