(57)【要約】【課題】出力電圧振幅が大きく、コンパクト且つ並列書き込み可能な不揮発性連想メモリセル及び不揮発性連想メモリを提供する。【解決手段】不揮発性連想メモリセルＣＣは、それぞれ一端が第１の接続点に接続され、制御端が第１のサーチ線／ＳＬ又は第２のサーチ線ＳＬに接続された第１、第２、第３、及び第４のトランジスタＭ１、Ｍ２、Ｍ１’、Ｍ２’と、第１のトランジスタＭ１の他端と第２のプレート線ＰＬ２との間に配置された第１の抵抗変化型記憶素子ＭＴＪ１と、第２のトランジスタＭ２の他端と第２のプレート線ＰＬ２との間に配置された第２の抵抗変化型記憶素子ＭＴＪ２と、第３のトランジスタＭ１’の他端と第１のプレート線ＰＬ１との間に配置された第３の抵抗変化型記憶素子ＭＴＪ１’と、第４のトランジスタＭ２’の他端と第１のプレート線ＰＬ１との間に配置された第４の抵抗変化型記憶素子ＭＴＪ２’と、を備える。【選択図】図５
2015185197.tif 000002
【特許請求の範囲】
【請求項１】
一端が所定の接続点に接続され、制御端が第１のサーチ線に接続された第１のトランジスタと、
一端が前記所定の接続点に接続され、制御端が第２のサーチ線に接続された第２のトランジスタと、
一端が前記所定の接続点に接続され、制御端が前記第２のサーチ線に接続された第３のトランジスタと、
一端が前記所定の接続点に接続され、制御端が前記第１のサーチ線に接続された第４のトランジスタと、
前記第１のトランジスタの他端と第２のプレート線との間に配置された第１の抵抗変化型記憶素子と、
前記第２のトランジスタの他端と前記第２のプレート線との間に配置された第２の抵抗変化型記憶素子と、
前記第３のトランジスタの他端と第１のプレート線との間に配置された第３の抵抗変化型記憶素子と、
前記第４のトランジスタの他端と前記第１のプレート線との間に配置された第４の抵抗変化型記憶素子と、
を備えることを特徴とする不揮発性連想メモリセル。
【請求項２】
前記第１のトランジスタ及び前記第２のトランジスタは、第１の導電型の電界効果トランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、前記第１の導電型とは逆の導電型の第２の導電型の電界効果トランジスタである、
ことを特徴とする請求項１に記載の不揮発性連想メモリセル。
【請求項３】
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、下部電極端子と上部電極端子とを備え、
前記第１の抵抗変化型記憶素子の前記下部電極端子は、前記第１のトランジスタの前記他端に接続され、
前記第２の抵抗変化型記憶素子の前記下部電極端子は、前記第２のトランジスタの前記他端に接続され、
前記第３の抵抗変化型記憶素子の前記下部電極端子は、前記第３のトランジスタの前記他端に接続され、
前記第４の抵抗変化型記憶素子の前記下部電極端子は、前記第４のトランジスタの前記他端に接続された、
ことを特徴とする請求項１又は２に記載の不揮発性連想メモリセル。
【請求項４】
一端が前記所定の接続点に接続され、他端と制御端とがマッチ線に接続された第５のトランジスタをさらに備えることを特徴とする請求項１乃至３の何れか１項に記載の不揮発性連想メモリセル。
【請求項５】
前記第１のサーチ線は、前記第１のトランジスタの前記制御端に制御信号を伝達して、前記第１の抵抗変化型記憶素子にデータを書き込む第１のビット線と共有され、
前記第２のサーチ線は、前記第２のトランジスタの前記制御端に制御信号を伝達して、前記第２の抵抗変化型記憶素子にデータを書き込む第２のビット線と共有された、
ことを特徴とする請求項１乃至４の何れか１項に記載の不揮発性連想メモリセル。
【請求項６】
それぞれが、請求項１乃至５の何れか１項に記載の不揮発性連想メモリセルであって、前記第１のプレート線と前記第２のプレート線とを共有する複数の不揮発性連想メモリセルと、
前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子へのデータの書き込み動作時において、前記第１のプレート線に高電位と低電位とを交互に切り替えて供給する第１のプレート線ドライバと、
前記書き込み動作時において、前記第１のプレート線ドライバが前記第１のプレート線に高電位を供給しているときは前記第２のプレート線に低電位を供給し、前記第１のプレート線ドライバが前記第１のプレート線に低電位を供給しているときは前記第２のプレート線に高電位を供給するように、前記第２のプレート線に高電位と低電位とを交互に切り替えて供給する第２のプレート線ドライバと、
を備えることを特徴とする不揮発性連想メモリ。
【請求項７】
前記第１のプレート線ドライバは、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子に書き込まれたデータの検索動作時において、前記第１のプレート線を電源線として機能させ、
前記第２のプレート線ドライバは、前記検索動作時において、前記第２のプレート線を接地線として機能させる、
ことを特徴とする請求項６に記載の不揮発性連想メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性連想メモリセル及び不揮発性連想メモリに関する。
【背景技術】
【０００２】
現代のネットワーク社会を支える重要な技術の１つであるパターンマッチング技術を実現する専用ハードウェアエンジンとして、連想メモリ（ＣＡＭ：Content-Addressable Memory）を活用する方法が知られている。この連想メモリの代表例として、三値連想メモリ（ＴＣＡＭ：Ternary Content-Addressable Memory）が注目されている。
【０００３】
ＴＣＡＭは、記憶されているデータと入力されたデータを並列に検索できるため、非常に高速な検索が可能である。また、ＴＣＡＭは、通常の「０」、「１」に加え、「Ｄｏｎ’ｔ−ｃａｒｅ（Ｘ）」の３つの記憶状態を定義することにより、マスク検索機能を実現している。このように検索の高速性・柔軟性を兼ね備えたＴＣＡＭは、ネットワークルータ、ウイルス検索、画像・音声認識など様々な分野への応用が可能である。
【０００４】
一方で、トランジスタの極限的微細化に伴い、近年の集積回路においては待機時にリーク電流によって消費される電力、すなわち待機電力の増大が深刻になってきている。このような待機電力は、非稼働状態の回路ブロックの電源を一時的に遮断することで削減可能である。しかしながら、ＴＣＡＭが集積回路としてＳＲＡＭ（Static Random Access Memory）等をベースとした揮発ロジック回路を用いている場合、回路内に保持されている記憶状態は全て消滅してしまう。
【０００５】
このような問題を解決するため、記憶データを不揮発性のデバイス（不揮発メモリ）に保持する不揮発のＴＣＡＭの開発が進んでいる。不揮発メモリの中でも特に、スピントロニクス素子の１種であり、抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunnel Junction素子：ＭＴＪ素子）を使用したメモリは、その高い書き換え耐性とＣＭＯＳ（Complementary Metal-Oxide Semiconductor）親和性、３次元集積性等の観点から有力視されている。
【０００６】
ＭＴＪ素子ＭＴＪは、図１（ａ）、（ｂ）に示すように、フリー層ＦＲと、固定層ＦＩと、トンネルバリアＴＢと、を備える。
【０００７】
トンネルバリアＴＢはＭｇＯやＡｌ２Ｏ３等の絶縁体の薄膜で構成されている。フリー層ＦＲ及び固定層ＦＩは、鉄やコバルト、及びこれらの合金等の強磁性体で構成されている。フリー層ＦＲには上部電極端子ＴＥが、固定層ＦＩには下部電極端子ＢＥが、それぞれ設けられている。フリー層ＦＲの磁化の向きがＭＴＪ素子ＭＴＪを流れる電流の向きに応じて変化するのに対し、固定層ＦＩの磁化の向きは変化しない。
【０００８】
図１（ａ）に示すように、フリー層ＦＲの磁化の向きと固定層ＦＩの向きとが同じ（平行）であるとき、ＭＴＪ素子ＭＴＪは電気抵抗が低い状態（低抵抗状態）をとる。一方、図１（ｂ）に示すように、フリー層ＦＲの磁化の向きと固定層ＦＩの向きとが逆（反平行）であるとき、ＭＴＪ素子ＭＴＪは電気抵抗が高い状態（高抵抗状態）をとる。図１（ａ）、（ｂ）において、フリー層ＦＲ及び固定層ＦＩの磁化の向きは破線矢印で示されている。
【０００９】
ＭＴＪ素子ＭＴＪに適当な電流を流すことによって、ＭＴＪ素子ＭＴＪに低抵抗状態又は高抵抗状態のうち所望の状態をとらせることができる。
【００１０】
ＭＴＪ素子ＭＴＪが図１（ｂ）に示す高抵抗状態にあるとき、フリー層ＦＲから固定層ＦＩへと向かう電流Ｉｍｔｊを供給すると、ＭＴＪ素子ＭＴＪは、図１（ａ）に示すように、低抵抗状態に遷移する。なお、ＭＴＪ素子ＭＴＪが低抵抗状態にあるときに電流Ｉｍｔｊが供給されると、低抵抗状態が維持される。
【００１１】
一方、ＭＴＪ素子ＭＴＪが図１（ａ）に示す低抵抗状態にあるとき、固定層ＦＩからフリー層ＦＲへと向かう電流−Ｉｍｔｊを供給すると、ＭＴＪ素子ＭＴＪは、図１（ｂ）に示すように、高抵抗状態に遷移する。なお、ＭＴＪ素子ＭＴＪが高抵抗状態にあるときに電流−Ｉｍｔｊが供給されると、高抵抗状態が維持される。
【００１２】
従って、ＭＴＪ素子ＭＴＪは、図１（ｃ）に示すように、可変抵抗とみなすことができる。
【００１３】
ＭＴＪ素子ＭＴＪの高抵抗状態を論理値「０」又は「１」の一方と、低抵抗状態を他方と、それぞれ対応付けることにより、ＭＴＪ素子ＭＴＪを記憶素子として機能させることができる。ＭＴＪ素子ＭＴＪのＲ−Ｉ特性が、図２に示すように、ヒステリシスを有するため、ＭＴＪ素子ＭＴＪの低抵抗状態及び高抵抗状態は、ＭＴＪ素子ＭＴＪに対する電流の供給を遮断しても維持される。したがって、ＭＴＪ素子ＭＴＪは不揮発性の記憶素子として機能する。なお、図２においてＲｐは低抵抗状態にあるＭＴＪ素子ＭＴＪの電気抵抗値を、Ｒａｐは高抵抗状態における電気抵抗値をそれぞれ表している。
【００１４】
また、ＭＴＪ素子ＭＴＪの低抵抗状態をオン状態に、高抵抗状態をオフ状態にそれぞれ対応付けることにより、ＭＴＪ素子ＭＴＪをスイッチング素子としても機能させることができる。
【００１５】
このようなＭＴＪ素子を用いたＴＣＡＭのセル回路として、非特許文献１〜６は、トランジスタとＭＴＪ素子とを有する構成のセル回路を開示している。非特許文献１には、２Ｔ（２個のトランジスタ）−２ＭＴＪ（２個のＭＴＪ素子）構成が開示されている。非特許文献２には６Ｔ−２ＭＴＪ構成が開示されている。非特許文献３には４Ｔ−２ＭＴＪ構成が、非特許文献４には９Ｔ−２ＭＴＪ構成が、非特許文献５には７Ｔ−２ＭＴＪ構成が、非特許文献６には１１Ｔ−３ＭＴＪ構成が、それぞれ開示されている。
【００１６】
図３（ａ）に非特許文献２のＴＣＡＭセルＣＣ’の構成を示す。
【００１７】
ＴＣＡＭセルＣＣ’にデータを書き込む際には、ワード線ＷＬを介して書き込みトランジスタＭ５及びＭ６のゲート（制御端）に電圧を供給することにより、書き込みトランジスタＭ５、Ｍ６をオン状態にする。その後、書き込みトランジスタＭ５、Ｍ６のオン状態を維持したまま、ビット線ＢＬ１、ＢＬ２を用いてＭＴＪ素子ＭＴＪ１、ＭＴＪ２にデータを書き込む。書き込まれたデータは、低抵抗状態又は高抵抗状態としてＭＴＪ素子ＭＴＪ１、ＭＴＪ２に不揮発的に記憶される。ＴＣＡＭセルＣＣ’は、各々が高抵抗状態及び低抵抗状態に対応付けられた２値のデータを記憶できる２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ２を備え、「０」、「１」、「Ｘ（Ｄｏｎ’ｔ−ｃａｒｅ）」の３つの記憶状態を有する。
【００１８】
検索動作時には、記憶データを示す比較論理回路１０の抵抗値を、固定負荷ＬＯが供給する電流ＩＬＯＡＤによって出力電圧ＶＣＯに変換し、マッチ線ＭＬの電位として検出する。記憶データが入力データと一致した場合及び「Ｘ（Ｄｏｎ’ｔ−Ｃａｒｅ）」が記憶されていた場合（ＨＩＴ）、事前に電源電圧までプリチャージされていたマッチ線ＭＬは高出力電圧ＶＣＯ−Ｈまで放電される。一方、記憶データと入力データとが不一致の場合（ＭＩＳＳ）、事前に電源電圧までプリチャージされていたマッチ線ＭＬは低出力電圧ＶＣＯ−Ｍまで放電される。このようにして、個々のＴＣＡＭセルＣＣ’、及び共通のマッチ線ＭＬに接続された複数のＴＣＡＭセルＣＣ’で構成されたＴＣＡＭワード回路における検索結果は、マッチ線ＭＬの電位として外部に出力される。
【００１９】
記憶データと入力データが一致した場合（ＨＩＴ）における出力電圧ＶＣＯである高出力電圧ＶＣＯ−Ｈは、図３（ｂ）に示すように、電流曲線ＩＨＩＴと負荷電流曲線ＩＬＯＡＤの交点によって決定される。一方、記憶データと入力データが不一致の場合（ＭＩＳＳ）における出力電圧ＶＣＯである低出力電圧ＶＣＯ−Ｍは、図３（ｂ）に示すように、電流曲線ＩＭＩＳＳと負荷電流曲線ＩＬＯＡＤとの交点によって決定される。
【先行技術文献】
【非特許文献】
【００２０】
【非特許文献１】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  ａ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ＭＴＪ−Ｂａｓｅｄ  Ｒｅａｄ−Ｄｉｓｔｕｒｂ−Ｔｏｌｅｒａｎｔ  ２Ｔ−２Ｒ  Ｎｏｎｖｏｌａｔｉｌｅ  ＴＣＡＭ  Ｂａｓｅｄ  ｏｎ  ａ  Ｒｅｖｅｒｓｅｄ  Ｃｕｒｒｅｎｔ  Ｒｅａｄｉｎｇ  Ｓｃｈｍｅ”，Ｐｒｏｃ．Ａｓｉａ  ａｎｄ  Ｓｏｕｔｈ  Ｐａｃｉｆｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ（ＡＳＰ−ＤＡＣ)，ｐｐ．４７５−４７６，Ｊａｎ．２０１２
【非特許文献２】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ａ  ９９％−Ｅｎｅｒｇｙ−Ｌｅｓｓ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｕｌｔｉ−Ｆｕｎｃｔｉｏｎａｌ  ＣＡＭ  Ｃｈｉｐ  Ｕｓｉｎｇ  Ｈｉｅｒａｃｈｉｃａｌ  Ｐｏｗｅｒ  Ｇａｔｉｎｇ  ｆｏｒ  ａ  Ｍａｓｓｉｖｅｌｙ−Ｐａｒａｌｌｅｌ  Ｆｕｌｌ−Ｔｅｘｔ−Ｓｅａｒｃｈ  Ｅｎｇｉｎｅ”，ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１０６−１０７，２０１３
【非特許文献３】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ａ  ３．１４μｍ２  ４Ｔ−２ＭＴＪ−Ｃｅｌｌ  Ｆｕｌｌｙ  Ｐａｒａｌｌｅｌ  ＴＣＡＭ  Ｂａｓｅｄ  ｏｎ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｌｏｇｉｎ−ｉｎ−Ｍｅｍｏｒｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ”，ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，６−２，ｐｐ．４４−４５，２０１２
【非特許文献４】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  Ｎｉｎｅ−Ｔｒａｎｓｉｓｔｏｒ／Ｔｗｏ−Ｍａｇｎｅｔｉｃ−Ｔｕｎｎｅｌ−Ｊｕｎｃｔｉｏｎ−Ｃｅｌｌ−Ｂａｓｅｄ  Ｌｏｗ−Ｅｎｅｒｇｙ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ”，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（ＪＪＡＰ），ｖｏｌ．５１，ｎｏ．２，ｐｐ．０２ＢＭ０６−１〜０２ＢＭ０６−５，Ｆｅｂ．２０１２
【非特許文献５】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  ａ  ２７０ｐｓ−Ａｃｃｅｓｓ  ７Ｔ−２ＭＴＪ−Ｃｅｌｌ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ”，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（ＪＡＰ），ｖｏｌ．１１１，ｎｏ．７，ｐｐ．０７Ｅ３３６−１〜０７Ｅ３３６−３，２０１２
【非特許文献６】Ｗ．Ｘｕ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  Ｓｐｉｎ−Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ  ａｎｄ  ＣＡＭ／ＴＣＡＭ  ｗｉｔｈ  Ｈｉｇｈ  Ｓｅｎｓｉｎｇ  ａｎｄ  Ｓｅａｒｃｈ  Ｓｐｅｅｄ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ（ＴＶＬＳＩ）  Ｓｙｓｔｅｍｓ，ｖｏｌ．１８，ｎｏ．１，ｐｐ．６６−７４，２０１０
【発明の概要】
【発明が解決しようとする課題】
【００２１】
現状のＭＴＪ素子の抵抗値及び磁気抵抗比（抵抗変化率）は小さいため、ＭＴＪ素子の抵抗差（高抵抗状態における抵抗値と低抵抗状態における抵抗値との差）は、トランジスタのオン・オフ抵抗差と比べて小さい。このため、ＭＴＪ素子を用いたＴＣＡＭセルＣＣ’、及び複数のＴＣＡＭセルＣＣ’により構成されるワード回路において、マッチ線ＭＬの出力電圧振幅ΔＶＣＯ（高出力電圧ＶＣＯ−Ｈと低出力電圧ＶＣＯ−Ｍとの差）が小さく、一致・不一致の比較演算結果を正常に判定して取り出すことが、一般的なトランジスタにより構成されるＴＣＡＭに比べて困難である。
【００２２】
特に、ナノメートル世代の微細な半導体製造プロセスにおいては、トランジスタの閾値電圧のばらつき及びＭＴＪ素子のような抵抗変化型の不揮発記憶素子の抵抗値のばらつき等の影響により、上述のマッチ線ＭＬの出力電圧振幅ΔＶＣＯに対応するＴＣＡＭセルＣＣ’及びワード回路の動作マージンが減衰する。そのため、一致・不一致の比較演算結果を正常に判定できない不良ワード回路が生じ、これを置換するためにワード回路を余分に用意する必要があった。また、高感度なセンスアップが必要不可欠となり、複雑な回路構成を余儀なくされ、チップ面積のコンパクト化を妨げていた。
【００２３】
本発明は、上記実情に鑑みてなされたものであり、出力電圧振幅が大きく、コンパクト且つ並列書き込み可能な不揮発性連想メモリセル及び不揮発性連想メモリを提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の第１の観点に係る不揮発性連想メモリセルは、
一端が所定の接続点に接続され、制御端が第１のサーチ線に接続された第１のトランジスタと、
一端が前記所定の接続点に接続され、制御端が第２のサーチ線に接続された第２のトランジスタと、
一端が前記所定の接続点に接続され、制御端が前記第２のサーチ線に接続された第３のトランジスタと、
一端が前記所定の接続点に接続され、制御端が前記第１のサーチ線に接続された第４のトランジスタと、
前記第１のトランジスタの他端と第２のプレート線との間に配置された第１の抵抗変化型記憶素子と、
前記第２のトランジスタの他端と前記第２のプレート線との間に配置された第２の抵抗変化型記憶素子と、
前記第３のトランジスタの他端と第１のプレート線との間に配置された第３の抵抗変化型記憶素子と、
前記第４のトランジスタの他端と前記第１のプレート線との間に配置された第４の抵抗変化型記憶素子と、
を備えることを特徴とする。
【００２５】
好ましくは、前記不揮発性連想メモリセルは、
前記第１のトランジスタ及び前記第２のトランジスタは、第１の導電型の電界効果トランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、前記第１の導電型とは逆の導電型の第２の導電型の電界効果トランジスタである、
ことを特徴とする。
【００２６】
好ましくは、前記不揮発性連想メモリセルは、
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、下部電極端子と上部電極端子とを備え、
前記第１の抵抗変化型記憶素子の前記下部電極端子は、前記第１のトランジスタの前記他端に接続され、
前記第２の抵抗変化型記憶素子の前記下部電極端子は、前記第２のトランジスタの前記他端に接続され、
前記第３の抵抗変化型記憶素子の前記下部電極端子は、前記第３のトランジスタの前記他端に接続され、
前記第４の抵抗変化型記憶素子の前記下部電極端子は、前記第４のトランジスタの前記他端に接続された、
ことを特徴とする。
【００２７】
好ましくは、前記不揮発性連想メモリセルは、
一端が前記所定の接続点に接続され、他端と制御端とがマッチ線に接続された第５のトランジスタをさらに備えることを特徴とする。
【００２８】
好ましくは、前記不揮発性連想メモリセルは、
前記第１のサーチ線は、前記第１のトランジスタの前記制御端に制御信号を伝達して、前記第１の抵抗変化型記憶素子にデータを書き込む第１のビット線と共有され、
前記第２のサーチ線は、前記第２のトランジスタの前記制御端に制御信号を伝達して、前記第２の抵抗変化型記憶素子にデータを書き込む第２のビット線と共有された、
ことを特徴とする。
【００２９】
本発明の第２の観点に係る不揮発性連想メモリは、
それぞれが、上記の不揮発性連想メモリセルであって、前記第１のプレート線と前記第２のプレート線とを共有する複数の不揮発性連想メモリセルと、
前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子へのデータの書き込み動作時において、前記第１のプレート線に高電位と低電位とを交互に切り替えて供給する第１のプレート線ドライバと、
前記書き込み動作時において、前記第１のプレート線ドライバが前記第１のプレート線に高電位を供給しているときは前記第２のプレート線に低電位を供給し、前記第１のプレート線ドライバが前記第１のプレート線に低電位を供給しているときは前記第２のプレート線に高電位を供給するように、前記第２のプレート線に高電位と低電位とを交互に切り替えて供給する第２のプレート線ドライバと、
を備えることを特徴とする。
【００３０】
好ましくは、前記不揮発性連想メモリは、
前記第１のプレート線ドライバは、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子に書き込まれたデータの検索動作時において、前記第１のプレート線を電源線として機能させ、
前記第２のプレート線ドライバは、前記検索動作時において、前記第２のプレート線を接地線として機能させる、
ことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、出力電圧振幅が大きく、コンパクト且つ並列書き込み可能な不揮発性連想メモリセル及び不揮発性連想メモリを提供することができる。
【図面の簡単な説明】
【００３２】
【図１】（ａ）は、低抵抗状態にあるＭＴＪ素子を示す図である。（ｂ）は、高抵抗状態にあるＭＴＪ素子を示す図である。（ｃ）は、ＭＴＪ素子と等価な可変抵抗を示す図である。
【図２】ＭＴＪ素子のＲ−Ｉ特性を示す図である。
【図３】（ａ）は、非特許文献２に開示されたＴＣＡＭメモリセルの構成を示す図である。（ｂ）は、非特許文献２に開示されたＴＣＡＭメモリセルの出力電圧振幅を示す図である。
【図４】実施形態に係るＴＣＡＭセルを備えたＴＣＡＭの全体構成を例示する図である。
【図５】実施形態に係るＴＣＡＭセルの構成を例示する図である。
【図６】（ａ）は、実施形態に係るＴＣＡＭセルにデータを書き込む動作を示すタイミングチャートである。（ｂ）は、実施形態に係るＴＣＡＭセルの書き込み動作時の動作を示す図である。
【図７】実施形態に係るＴＣＡＭセルに他のデータを書き込む動作を説明するための図である。（ａ）はタイミングチャートを、（ｂ）は回路の動作を、それぞれ示す図である。
【図８】実施形態に係るＴＣＡＭセルの真理値表である。
【図９】実施形態に係るＴＣＡＭセルの出力電圧振幅を示す図である。
【図１０】（ａ）は、従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルを用いたワード回路において７２ビットの並列検索動作を行った場合のシミュレーション波形を示す図である。（ｂ）は、実施形態に係る５Ｔ−４ＭＴＪ型のＴＣＡＭセルを用いたワード回路において７２ビットの並列検索動作を行った場合のシミュレーション波形を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る不揮発性連想メモリセル及び不揮発性連想メモリを、図面を参照しながら詳細に説明する。
【００３４】
（実施形態）
図４に、実施形態に係る不揮発性連想メモリセルを備えたＴＣＡＭとして、ワードパラレル・ビットパラレル形（完全並列形）ＴＣＡＭ１００の全体構成を示す。ＴＣＡＭ１００は、図４に示すように、ワード回路ＷＣ１〜ＷＣｎと、ビット線ドライバＢＤと、サーチ線ドライバＳＤと、ワード線ドライバＷＤと、プレート線ドライバＰＤと、出力ドライバＯＤと、を備える。
【００３５】
ワード回路ＷＣ１〜ＷＣｎは、外部からＴＣＡＭ１００に入力されたデータを記憶する。また、ワード回路ＷＣ１〜ＷＣｎは、外部からＴＣＡＭ１００に入力された検索データが各ワード回路の記憶しているデータと一致するか否かを判別する。
【００３６】
ワード回路ＷＣ１〜ＷＣｎは、アレイ状に配置された複数のＴＣＡＭセルＣＣと、これらのＴＣＡＭセルＣＣが接続しているマッチ線ＭＬ１〜ＭＬｎと、センスアンプＳＡ１〜ＳＡｎと、を備える。
【００３７】
以下、全てのワード回路ＷＣ１〜ＷＣｎを指す場合、及び不特定のワード回路を指す場合にはワード回路ＷＣと表記する。同様に、マッチ線ＭＬ１〜ＭＬｎ及びセンスアンプＳＡ１〜ＳＡｎについても、個々を区別しない場合、マッチ線ＭＬ及びセンスアンプＳＡとそれぞれ表記する。
【００３８】
各ＴＣＡＭセルＣＣは、それぞれのＴＣＡＭセルＣＣを含むワード回路ＷＣに記憶された多ビットのデータのうち１ビット分のデータを記憶している。さらに、ＴＣＡＭセルＣＣは、記憶しているデータと検索データとが一致するか否かを判別する。即ち、各ＴＣＡＭセルＣＣにおいて、各ワード回路ＷＣに記憶されたデータと検索データとが一致するか否かがビット単位で判別される。
【００３９】
ワード回路ＷＣによる一致判別の結果は、対応するマッチ線ＭＬの電圧として対応するセンスアンプＳＡへと送られる。センスアンプＳＡは、受け取ったマッチ線ＭＬの出力を増幅し、出力ドライバＯＤへ送る。
【００４０】
ビット線ドライバＢＤ、ワード線ドライバＷＤ、及びプレート線ドライバＰＤは、外部からＴＣＡＭ１００に入力されたデータをワード回路ＷＣの各ＴＣＡＭセルＣＣに書き込む。
【００４１】
ビット線ドライバＢＤは、ビット線ＢＬ１＿１、ＢＬ２＿１、〜、ＢＬ１＿ｍ、ＢＬ２＿ｍを介して、各ＴＣＡＭセルＣＣに接続されている。ワード線ドライバＷＤは、ワード線ＷＬ１〜ＷＬｎを介して、プレート線ドライバＰＤに接続されている。プレート線ドライバＰＤは、プレート線ＰＬ１＿１、ＰＬ２＿１、〜、ＰＬ１＿ｎ、ＰＬ２＿ｎを介して、対応するワード回路ＷＣに接続されている。以下、個々を区別しない場合、ビット線ＢＬ１＿１、ＢＬ２＿１、〜、ＢＬ１＿ｍ、ＢＬ２＿ｍ、ワード線ＷＬ１〜ＷＬｎ、及びプレート線ＰＬ１＿１、ＰＬ２＿１、〜、ＰＬ１＿ｎ、ＰＬ２＿ｎを、それぞれ、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２と表記する。
【００４２】
書き込み動作時、ワード線ドライバＷＤは、外部からＴＣＡＭ１００へ入力されたロウアドレスをデコードすることにより、書き込みに用いるプレート線ドライバＰＤを特定する。また、ビット線ドライバＢＤは、外部からＴＣＡＭ１００へ入力されたカラムアドレスをデコードし、書き込みに用いるビット線ＢＬ１、ＢＬ２を特定する。外部からＴＣＡＭ１００へ入力されたデータは、ワード線ドライバＷＤからワード線ＷＬを介して書き込み対象のプレート線ドライバＰＤを活性化させ、当該プレート線ドライバＰＤからプレート線ＰＬ１、ＰＬ２を介してＴＣＡＭセルＣＣへ電流を流すことにより書き込まれる。また、外部からＴＣＡＭ１００へ入力されたデータは、ビット線ドライバＢＤからビット線ＢＬ１、ＢＬ２を介してＴＣＡＭセルＣＣへ書き込まれる。
なお、ワード線ドライバＷＤ、ビット線ドライバＢＤ、及びプレート線ドライバＰＤによるデータの書き込み動作については、詳細に後述する。
【００４３】
サーチ線ドライバＳＤは、外部からＴＣＡＭ１００に入力された検索データをワード回路ＷＣの各ＴＣＡＭセルＣＣに入力する。
【００４４】
サーチ線ドライバＳＤは、サーチ線ＳＬ１、／ＳＬ１、〜、ＳＬｍ、／ＳＬｍを介して各ＴＣＡＭセルＣＣに接続されている。以下、個々を区別しない場合、サーチ線ＳＬ１、／ＳＬ１、〜、ＳＬｍ、／ＳＬｍをサーチ線ＳＬ、／ＳＬと表記する。なお、記号「／」は論理反転を表す。
【００４５】
検索動作時、サーチ線ドライバＳＤは、第１のサーチ線／ＳＬ及び第２のサーチ線ＳＬを介して、外部から受け取った検索データを一斉に各ＴＣＡＭセルＣＣに入力する。対応する第１のサーチ線／ＳＬに入力される検索データ／Ｓと、第２のサーチ線ＳＬを介して入力される検索データＳと、は相補的な関係にある。即ち、第１のサーチ線／ＳＬによって論理値「１」又は「０」の一方が入力されるとき、対応する第２のサーチ線ＳＬによって他方が入力される。
【００４６】
出力ドライバＯＤは、各ワード回路ＷＣによって行われた検索データと記憶データとの一致・不一致の判定結果をＴＣＡＭ１００の外部へ出力する。
【００４７】
次に、ＴＣＡＭセルＣＣの構成及び動作を詳細に説明する。
【００４８】
ＴＣＡＭセルＣＣは、図５に示すように、５個のトランジスタＭ１〜Ｍ３、Ｍ１’、Ｍ２’と、抵抗変化型の記憶素子としての４個のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ１’、ＭＴＪ２’と、を備える、５Ｔ−４ＭＴＪ型の不揮発性連想メモリセルである。
【００４９】
ＴＣＡＭセルＣＣは、比較論理回路１０と、相補論理回路２０と、ダイオードスイッチとして機能するトランジスタＭ３と、を備える。
【００５０】
比較論理回路１０は、第１及び第２のトランジスタＭ１、Ｍ２と、抵抗変化型の記憶素子としての第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２と、を備える。
【００５１】
トランジスタＭ１、Ｍ２は、第１の導電型の電界効果トランジスタである。具体的には、トランジスタＭ１、Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）である。
【００５２】
第１のトランジスタＭ１のドレイン（電流路の一端）は、所定の接続点としての比較論理回路１０の出力線ＯＬに接続されている。第１のトランジスタＭ１のソース（電流路の他端）は、第１のＭＴＪ素子ＭＴＪ１の固定層ＦＩに設けられた下部電極端子ＢＥに接続している。第１のトランジスタＭ１のゲート（制御端）は、第１のビット線ＢＬ１及び第１のサーチ線／ＳＬに接続されている。
【００５３】
第２のトランジスタＭ２のドレインは出力線ＯＬに接続されている。第２のトランジスタＭ２のソースは、第２のＭＴＪ素子ＭＴＪ２の固定層ＦＩに設けられた下部電極端子ＢＥに接続している。第２のトランジスタＭ２のゲートは、第２のビット線ＢＬ２及び第２のサーチ線ＳＬに接続されている。
【００５４】
２つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２はそれぞれ、図１に示したように、磁化の向きが固定されていないフリー層ＦＲと、磁化の向きが固定された固定層ＦＩと、を備え、フリー層ＦＲの磁化の向きと固定層ＦＩの磁化の向きとの組合せに応じて高抵抗状態と低抵抗状態とを遷移する。具体的には、フリー層ＦＲの磁化の向きと固定層ＦＩの向きが同じとき（平行）は低抵抗状態を、逆のとき（反平行）は高抵抗状態を、それぞれとる。
【００５５】
第１のＭＴＪ素子ＭＴＪ１の固定層ＦＩに設けられた下部電極端子ＢＥは、第１のトランジスタＭ１を介して出力線ＯＬに接続されている。第１のＭＴＪ素子ＭＴＪ１のフリー層ＦＲに設けられた上部電極端子ＴＥは、第２のプレート線ＰＬ２及び接地線ＧＮＤに接続されている。
【００５６】
第２のＭＴＪ素子ＭＴＪ２の固定層ＦＩに設けられた下部電極端子ＢＥは、第２のトランジスタＭ２を介して出力線ＯＬに接続されている。第２のＭＴＪ素子ＭＴＪ２のフリー層ＦＲに設けられた上部電極端子ＴＥは、第２のプレート線ＰＬ２及び接地線ＧＮＤに接続されている。
【００５７】
相補論理回路２０は、第３及び第４のトランジスタＭ１’、Ｍ２’と、抵抗変化型の記憶素子としての第３及び第４のＭＴＪ素子ＭＴＪ１’、ＭＴＪ２’と、を備える。
【００５８】
第３及び第４のトランジスタＭ１’、Ｍ２’は、第１及び第２のトランジスタＭ１、Ｍ２とは逆の導電型の第２の導電型の電界効果トランジスタである。具体的には、第３及び第４のトランジスタＭ１’、Ｍ２’は、Ｐ型のＭＯＳＦＥＴである。
【００５９】
第３のトランジスタＭ１’のドレインは出力線ＯＬに接続されている。第３のトランジスタＭ１’のソースは、第３のＭＴＪ素子ＭＴＪ１’の固定層ＦＩに設けられた下部電極端子ＢＥに接続している。第３のトランジスタＭ１’のゲートは、第２のビット線ＢＬ２及び第２のサーチ線ＳＬに接続されている。
【００６０】
第４のトランジスタＭ２’のドレインは出力線ＯＬに接続されている。第４のトランジスタＭ２’のソースは、第４のＭＴＪ素子ＭＴＪ２’の固定層ＦＩに設けられた下部電極端子ＢＥに接続している。第４のトランジスタＭ２’のゲートは、第１のビット線ＢＬ１及び第１のサーチ線／ＳＬに接続されている。
【００６１】
２つのＭＴＪ素子ＭＴＪ１’、ＭＴＪ２’はそれぞれ、図１に示したように、磁化の向きが固定されていないフリー層ＦＲと、磁化の向きが固定された固定層ＦＩと、を備え、フリー層ＦＲの磁化の向きと固定層ＦＩの磁化の向きとの組合せに応じて高抵抗状態と低抵抗状態とを遷移する。具体的には、フリー層ＦＲの磁化の向きと固定層ＦＩの向きが同じとき（平行）は低抵抗状態を、逆のとき（反平行）は高抵抗状態を、それぞれとる。
【００６２】
第３のＭＴＪ素子ＭＴＪ１’の固定層ＦＩに設けられた下部電極端子ＢＥは、第３のトランジスタＭ１’を介して出力線ＯＬに接続されている。第３のＭＴＪ素子ＭＴＪ１’のフリー層ＦＲに設けられた上部電極端子ＴＥは、第１のプレート線ＰＬ１及び電源線ＶＤＤに接続されている。
【００６３】
第４のＭＴＪ素子ＭＴＪ２’の固定層ＦＩに設けられた下部電極端子ＢＥは、第３のトランジスタＭ２’を介して出力線ＯＬに接続されている。第４のＭＴＪ素子ＭＴＪ２’のフリー層ＦＲに設けられた上部電極端子ＴＥは、第１のプレート線ＰＬ１及び電源線ＶＤＤに接続されている。
【００６４】
第５のトランジスタであるトランジスタＭ３は、例えば、Ｎ型のＭＯＳＦＥＴである。トランジスタＭ３のドレインとゲートとは共にマッチ線ＭＬに接続されており、ソースは出力線ＯＬに接続されている。
【００６５】
トランジスタＭ３は、ダイオードスイッチとして機能する。具体的には、マッチ線ＭＬの電位、すなわちドレイン及びゲートの電位がＴＣＡＭセルＣＣの出力電圧ＶＣＯよりも高い場合、トランジスタＭ３はオン状態となり、電流が流れる。マッチ線ＭＬの電位がＴＣＡＭセルＣＣの出力電圧ＶＣＯ以下になると、トランジスタＭ３はオフ状態となり、マッチ線ＭＬからの放電パスが遮断される。
【００６６】
なお、ＴＣＡＭセルＣＣにおいて、コンパクトなセル構成を実現するため、第１のサーチ線／ＳＬは、第１のトランジスタＭ１のゲートに制御信号を伝達して、第１のＭＴＪ素子ＭＴＪ１にデータを書き込む第１のビット線ＢＬ１と共有されている。具体的には、垂直方向に設けられた１つの配線が、書き込み動作時には第１のビット線ＢＬ１として機能し、検索動作時には第１のサーチ線／ＳＬとして機能する。同様に、第２のサーチ線ＳＬは、第２のトランジスタＭ２のゲートに制御信号を伝達して、第２のＭＴＪ素子ＭＴＪ２にデータを書き込む第２のビット線ＢＬ２と共有されている。さらには、第１のプレート線ＰＬ１（書き込み動作時）と電源線ＶＤＤ（検索動作時）、第２のプレート線ＰＬ２（書き込み動作時）と接地線ＧＮＤ（検索動作時）、がそれぞれ同じ配線によって実現される。
【００６７】
即ち、４つのトランジスタＭ１、Ｍ２、Ｍ１’、Ｍ２’は、書き込み動作用トランジスタと検索動作用トランジスタとのいずれとしても機能する。このような構成により、ＴＣＡＭセルＣＣは、例えば図３（ａ）に示した従来のＴＣＡＭセルＣＣ’に比べて、少ないトランジスタの数でデータの書き込みと検索とを実行することができる。
【００６８】
上述の構成を備えるＴＣＡＭセルＣＣの動作を詳しく説明する。まず、ＴＣＡＭセルＣＣへのデータの書き込み動作を説明する。データは、位相選択並列書き込みと呼ばれる、ビット並列な書き込み方法を用いて、ＴＣＡＭセルＣＣが備えるＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ１’、ＭＴＪ２’に書き込まれる。
【００６９】
ＴＣＡＭセルＣＣは、ワード線ＷＬに高電圧Ｈが供給され、検索許可信号ＳＥとして低電圧Ｌが供給されると、書き込みフェーズに移行する。図６（ａ）のタイミングチャートに示すように、書き込みフェーズには、「０」書き込みフェーズと、「１」書き込みフェーズと、がある。「０」書き込みフェーズと「１」書き込みフェーズとは、第１及び第２のプレート線ＰＬ１、ＰＬ２に供給される電圧信号に応じて切り替わる。
【００７０】
第１のプレート線ＰＬ１にはプレート線ドライバＰＤが備える第１のプレート線ドライバＰＤ１によって、第２のプレート線ＰＬ２にはプレート線ドライバＰＤが備える第２のプレート線ドライバＰＤ２によって、それぞれ電圧信号が供給される。第１のプレート線ＰＬ１に供給される電圧信号と第２のプレート線ＰＬ２に供給される電圧信号とは相補的な関係にある。第１のプレート線ドライバＰＤ１は、第１のプレート線ＰＬ１に高電位と低電位とを交互に切り替えて供給し、第２のプレート線ドライバＰＤ２は、第１のプレート線ドライバＰＤ１が第１のプレート線ＰＬ１に高電位を供給しているときは第２のプレート線ＰＬ２に低電位を供給し、第１のプレート線ドライバＰＤ１が第１のプレート線ＰＬ１に低電位を供給しているときは第２のプレート線ＰＬ２に高電位を供給するように、第２のプレート線ＰＬ２に高電位と低電位とを交互に切り替えて供給する。すなわち、高電位Ｈ及び低電位Ｌの一方が第１のプレート線ＰＬ１に供給されるとき、他方が第２のプレート線ＰＬ２に供給される。
【００７１】
「０」書き込みフェーズは、第１のプレート線ＰＬ１に低電位Ｌが、第２のプレート線ＰＬ２に高電位Ｈが供給されている状態である。「１」書き込みフェーズは、第１のプレート線ＰＬ１に高電位Ｈが、第２のプレート線ＰＬ２に低電位Ｌが供給されている状態である。
【００７２】
第１のＭＴＪ素子ＭＴＪ１に「０」を、第３のＭＴＪ素子ＭＴＪ１’に「１」を書き込む際には、図６（ａ）に示すように、「０」書き込みフェーズにおいて、第１のビット線ＢＬ１に高電位Ｈを、第２のビット線ＢＬ２には低電位Ｌを、供給する。すると、図６（ｂ）に示すように、第１のトランジスタＭ１及び第３のトランジスタＭ１’がオン状態になる。一方、第２のトランジスタＭ２及び第４のトランジスタＭ２’はオフ状態に維持される。「０」書き込みフェーズにおいては、第１のプレート線ＰＬ１に低電位Ｌが、第２のプレート線ＰＬ２に高電位Ｈが供給されているため、ＴＣＡＭセルＣＣに、図６（ｂ）に示す書き込み電流Ｉｗ１が流れる。
【００７３】
書き込み電流Ｉｗ１は、第１のＭＴＪ素子ＭＴＪ１の中でフリー層ＦＲから固定層ＦＩへ向かって、第３のＭＴＪ素子ＭＴＪ１’の中で固定層ＦＩからフリー層ＦＲへ向かって流れる。この結果、第１のＭＴＪ素子ＭＴＪ１は低抵抗状態に、第３のＭＴＪ素子ＭＴＪ１’は高抵抗状態に、それぞれ遷移する。このようにして、第１のＭＴＪ素子ＭＴＪ１には低抵抗状態と対応付けられた論理値「０」が、第３のＭＴＪ素子ＭＴＪ１’には高抵抗状態に対応付けられた論理値「１」が、それぞれ書き込まれる。
【００７４】
一方、第２のＭＴＪ素子ＭＴＪ２に「０」を、第４のＭＴＪ素子ＭＴＪ２’に「１」を書き込む際には、図６（ａ）に示すように、「０」書き込みフェーズにおいて、第１のビット線ＢＬ１に低電位Ｌを、第２のビット線ＢＬ２には高電位Ｈを、それぞれ供給する。すると、第２のトランジスタＭ２及び第４のトランジスタＭ２’がオン状態になる。一方、第１及び第３のトランジスタＭ１、Ｍ１’は、オフ状態に維持される。「０」書き込みフェーズにおいては、第１のプレート線ＰＬ１に低電位Ｌが、第２のプレート線ＰＬ２には高電位Ｈが供給されている。このため、オン状態になった第２及び第４のトランジスタＭ２、Ｍ２’を通じて、第２のプレート線ＰＬ２から第１のプレート線ＰＬ１へ書き込み電流が流れる。この書き込み電流は、第２のＭＴＪ素子ＭＴＪ２の中でフリー層ＦＲから固定層ＦＩへ向かって、第４のＭＴＪ素子ＭＴＪ２’の中で固定層ＦＩからフリー層ＦＲへ向かって流れる。この結果、第２のＭＴＪ素子ＭＴＪ２は低抵抗状態に、第４のＭＴＪ素子ＭＴＪ２’は高抵抗状態に、それぞれ遷移する。すなわち、第２のＭＴＪ素子ＭＴＪ２には「０」が、第４のＭＴＪ素子ＭＴＪ２’には「１」が、それぞれ書き込まれる。
【００７５】
第１のＭＴＪ素子ＭＴＪ１に「１」を、第３のＭＴＪ素子ＭＴＪ１’に「０」を書き込む際には、図７（ａ）に示すように、「１」書き込みフェーズにおいて、第１のビット線ＢＬ１に高電位Ｈを、第２のビット線ＢＬ２には低電位Ｌを、供給する。すると、図７（ｂ）に示すように、第１のトランジスタＭ１及び第３のトランジスタＭ１’がオン状態になる。一方、第２のトランジスタＭ２及び第４のトランジスタＭ２’はオフ状態に維持される。「１」書き込みフェーズにおいては、第１のプレート線ＰＬ１に高電位Ｈが、第２のプレート線ＰＬ２に低電位Ｌが供給されているため、ＴＣＡＭセルＣＣに、図７（ｂ）に示す書き込み電流Ｉｗ２が流れる。
【００７６】
書き込み電流Ｉｗ２は、第１のＭＴＪ素子ＭＴＪ１の中で固定層ＦＩからフリー層ＦＲへ向かって、第３のＭＴＪ素子ＭＴＪ１’の中でフリー層ＦＲから固定層ＦＩへ向かって流れる。この結果、第１のＭＴＪ素子ＭＴＪ１は高抵抗状態に、第３のＭＴＪ素子ＭＴＪ１’は低抵抗状態に、それぞれ遷移する。すなわち、第１のＭＴＪ素子ＭＴＪ１には「１」が、第３のＭＴＪ素子ＭＴＪ１’には「０」が、それぞれ書き込まれる。
【００７７】
一方、第２のＭＴＪ素子ＭＴＪ２に「１」を、第４のＭＴＪ素子ＭＴＪ２’に「０」を書き込む際には、図７（ａ）に示すように、「１」書き込みフェーズにおいて、第１のビット線ＢＬ１に低電位Ｌを、第２のビット線ＢＬ２には高電位Ｈを、それぞれ供給する。すると、第２及び第４のトランジスタＭ２、Ｍ２’がオン状態になる。一方、第１及び第３のトランジスタＭ１、Ｍ１’は、オフ状態に維持される。「１」書き込みフェーズにおいては、第１のプレート線ＰＬ１に高電位Ｈが、第２のプレート線ＰＬ２には低電位Ｌが供給されている。このため、オン状態になった第２及び第４のトランジスタＭ２、Ｍ２’を通じて、第１のプレート線ＰＬ１から第２のプレート線ＰＬ２へ書き込み電流が流れる。この書き込み電流は、第２のＭＴＪ素子ＭＴＪ２の中で固定層ＦＩからフリー層ＦＲへ向かって、第４のＭＴＪ素子ＭＴＪ２’の中でフリー層ＦＲから固定層ＦＩへ向かって流れる。この結果、第２のＭＴＪ素子ＭＴＪ２は高抵抗状態に、第４のＭＴＪ素子ＭＴＪ２’は低抵抗状態に、それぞれ遷移する。すなわち、第２のＭＴＪ素子ＭＴＪ２には「１」が、第４のＭＴＪ素子ＭＴＪ２’には「０」が、それぞれ書き込まれる。
【００７８】
以上説明したように、位相選択並列書き込みでは、書き込みを所望するデータ（「０」又は「１」）に対応する書き込みフェーズにおいて第１及び第２のビット線ＢＬ１、ＢＬ２を選択することによってＭＴＪ素子にデータを書き込む。第１及び第３のＭＴＪ素子ＭＴＪ１、ＭＴＪ１’に書き込みを所望する場合には第１のビット線ＢＬ１を選択する。第２及び第４のＭＴＪ素子ＭＴＪ２、ＭＴＪ２’に書き込みを所望する場合には第２のビット線ＢＬ２を選択する。
【００７９】
第１のＭＴＪ素子ＭＴＪ１が記憶するデータｂ１と、第３のＭＴＪ素子ＭＴＪ１’が記憶するデータと、は相補的な関係にある。すなわち、「０」又は「１」の一方が第１のＭＴＪ素子ＭＴＪ１に記憶されるとき、他方が第３のＭＴＪ素子ＭＴＪ１’に記憶される。同様に、第２のＭＴＪ素子ＭＴＪ２が記憶するデータｂ２と、第４のＭＴＪ素子ＭＴＪ２’が記憶するデータと、は相補的な関係にある。
【００８０】
以上説明したとおり、ＴＣＡＭセルＣＣは、ｂ１とｂ２の２ビットの２値データを記憶することができる。ＴＣＡＭセルＣＣは、「０」、「１」、「Ｘ（Ｄｏｎ’ｔ−ｃａｒｅ）」の３つの記憶状態を有する。これら３つの記憶状態は、図８の真理値表に示すように、ｂ１とｂ２の２ビットの２値データ（１，０）、（０，１）、（１，１）としてそれぞれ表される。なお、図８の真理値表において、ＢはＴＣＡＭセルＣＣの記憶状態を、Ｓは第２のサーチ線ＳＬを介して入力される検索データを、ＭＬはマッチ線ＭＬの出力を、それぞれ表す。
【００８１】
ＴＣＡＭセルＣＣにおける一致・不一致の判定の結果を示すマッチ線ＭＬの電位は、ＴＣＡＭセルＣＣの抵抗値によって決定される。
記憶データと検索データとが一致している場合（例えば、記憶状態Ｂ＝０のＴＣＡＭセルＣＣに対して検索データＳ＝０が入力された場合や、記憶状態Ｂ＝１のＴＣＡＭセルＣＣに対して検索データＳ＝１が入力された場合）、マッチ線ＭＬの電位は高出力電圧ＶＣＯ−Ｈになる。また、ＴＣＡＭセルＣＣが「Ｘ」を記憶している場合も同様に、記憶データと検索データが一致していると見なされ、マッチ線ＭＬの電位は高出力電圧ＶＣＯ−Ｈになる。これらの場合、図８の真理値表では「ＨＩＴ」と表される。
一方、記憶データと検索データとが不一致の場合（例えば、記憶状態Ｂ＝０のＴＣＡＭセルＣＣに対して検索データＳ＝１が入力された場合や、記憶状態Ｂ＝１のＴＣＡＭセルＣＣに対して検索データＳ＝０が入力された場合）、マッチ線ＭＬの電位は低出力電圧ＶＣＯ−Ｍになる。この場合、図８の真理値表では「ＭＩＳＳ」と表される。
より一般的には、記憶データ（ｂ１，ｂ２）が記憶されているＴＣＡＭセルＣＣに対して第２のサーチ線ＳＬを介して検索データＳが入力された場合のマッチ線ＭＬの論理レベルは、ＭＬ＝／Ｓ・ｂ１＋Ｓ・ｂ２と定められる。
【００８２】
次に、ＴＣＡＭセルＣＣの検索動作を説明する。第１及び第２のプレート線ドライバＰＤ１、ＰＤ２は、ワード線ＷＬに低電圧Ｌが供給され、検索許可信号ＳＥとして高電圧Ｈが供給されると、検索フェーズに移行する。検索フェーズでは、第１及び第２のプレート線ドライバＰＤ１、ＰＤ２は、それぞれ第１及び第２のプレート線ＰＬ１、ＰＬ２を、電源線ＶＤＤ及び接地線ＧＮＤとして機能させる。
【００８３】
検索動作時には、まず、マッチ線ＭＬが電源電圧までプリチャージされる。その後、第１及び第２のサーチ線ＳＬ及び／ＳＬを介してデータを入力する。第２のサーチ線ＳＬに入力される検索データＳと、第１のサーチ線／ＳＬに入力されるデータと、は相補的な関係にある。第２のサーチ線ＳＬ又は第１のサーチ線／ＳＬを選択することで、第１及び第３のトランジスタＭ１、Ｍ１’又は第２及び第４のトランジスタＭ２、Ｍ２’がオン状態になる。これにより、比較論理回路１０及び相補論理回路２０の電流パスが選択され、マッチ線ＭＬの電荷が接地線ＧＮＤへ放電されて入力データと記憶データとの一致・不一致の判定が行われる。
【００８４】
マッチ線ＭＬの放電は、ダイオードスイッチとして機能するトランジスタＭ３によって制御される。マッチ線ＭＬの電位がＴＣＡＭセルＣＣの出力電圧ＶＣＯよりも高い場合、トランジスタＭ３はオン状態となり、マッチ線ＭＬの電荷は接地線ＧＮＤへと放電される。マッチ線ＭＬの電位がＶＣＯ以下になると、トランジスタＭ３はオフ状態となり、マッチ線ＭＬの電荷の放電は遮断される。このため、検索動作時の最初に電源電圧にプリチャージされていたマッチ線ＭＬの電位は、記憶データと入力データが一致している場合（ＨＩＴ）は高出力電圧ＶＣＯ−Ｈにまで、記憶データと入力データが不一致の場合（ＭＩＳＳ）は低出力電圧ＶＣＯ−Ｍにまで、それぞれ放電される。したがって、マッチ線ＭＬの電位を検出することにより、各ＴＣＡＭセルＣＣにおける一致・不一致の判定の結果を取得することができる。
【００８５】
また、共通のマッチ線ＭＬに接続された複数のＴＣＡＭセルＣＣで構成されるＴＣＡＭワード回路における記憶データと入力データの一致・不一致の判定の結果も、マッチ線ＭＬの電位を検出することにより取得できる。ワード回路に、記憶データと入力データとが不一致のＴＣＡＭセルＣＣが１つでも含まれている場合（ＭＩＳＳ）、当該ＴＣＡＭセルＣＣを通じてマッチ線ＭＬの電荷は低出力電圧ＶＣＯ−Ｍまで放電される。ワード回路の全てのＴＣＡＭセルＣＣにおいて記憶データと入力データとが一致している場合（ＨＩＴ）、マッチ線ＭＬの電荷は高出力電圧ＶＣＯ−Ｈまで放電される。
【００８６】
ＴＣＡＭセルＣＣにおいて記憶データと入力データとが一致した場合の出力電圧ＶＣＯである高出力電圧ＶＣＯ−Ｈは、図９に示すように、電流曲線ＩＨＩＴとこの電流曲線と相補的な負荷電流曲線ＩＨＩＴ’との交点によって決定される。一方、ＴＣＡＭセルＣＣにおいて記憶データと入力データとが不一致の場合の出力電圧ＶＣＯである低出力電圧ＶＣＯ−Ｍは、図９に示すように、電流曲線ＩＭＩＳＳとこの電流曲線と相補的な負荷電流曲線ＩＭＩＳＳ’との交点によって決定される。ＴＣＡＭセルＣＣの出力電圧振幅ΔＶＣＯ、すなわち高出力電圧ＶＣＯ−Ｈと低出力電圧ＶＣＯ−Ｍとの差は、図３（ｂ）に示す従来のＴＣＡＭセルＣＣ’の出力電圧振幅ΔＶＣＯに比べて増大している。
【００８７】
図３（ａ）に示した非特許文献２のＴＣＡＭセルＣＣ’においては、Ｎ型の電界効果トランジスタとＭＴＪ素子との組み合わせからなる比較論理回路１０に対して、固定負荷ＬＯを負荷として動作させた。これに対して、本実施形態に係るＴＣＡＭセルＣＣでは、比較論理回路１０に対して、Ｐ型の電界効果トランジスタと反転データが書き込まれたＭＴＪ素子とで構成された相補論理に基づく相補論理回路２０を負荷として動作させる。この結果、本実施形態に係るＴＣＡＭセルは、出力電圧振幅ΔＶＣＯを大きくし（動作マージンを向上させ）、デバイス特性による抵抗値の素子間におけるばらつきを抑えることができる。ＴＣＡＭセルＣＣ及びワード回路ＷＣにおける出力電圧振幅ΔＶＣＯが大幅に増大することで、センスアンプでの比較演算結果の判定が容易になると共に、検索動作のエラー率（誤判定率）を低減することができる。
【００８８】
これは、チップ製造時に不良ワード回路を置換するために設けられる冗長のワード回路ＷＣの数を削減することができるため、チップ面積のコンパクト化につながる。さらには、十分なマッチ線出力電圧振幅を確保できるため、センスアンプＳＡを高感度にする必要はなく、簡易なセンスアンプを用いることで更にチップ面積をコンパクト化することができる。
【００８９】
また、本実施形態に係るＴＣＡＭセルＣＣは、書き込み専用のアクセストランジスタを排除し、書き込み動作用トランジスタと検索動作用トランジスタとを共有化することで、従来のＴＣＡＭセルＣＣ’に比べて素子数を削減したコンパクトな構成を有する。さらには、本実施形態に係るワード回路ＷＣは、２つのプレート線ドライバＰＤ１、ＰＤ２により交互に繰り返される「０」書き込みフェーズと「１」書き込みフェーズとにおいて、ビット線ＢＬ１、ＢＬ２を書き込みデータのフェーズ選択に用いることで、複数のＴＣＡＭセルに対してビット並列に書き込みできる。書き込み専用のアクセストランジスタを用いなくともビット並列書き込みが可能であるため、大容量のデータを高速に書き込むことが可能となる。すなわち、本実施形態に係るＴＣＡＭセルＣＣは、コンパクト性を保ちながら、検索動作の高信頼化と書き込み動作の高速化を実現している。
【００９０】
（評価）
次に、実施形態に係る不揮発性ＴＣＡＭセルの検索動作時における検出マージン及びエラー率の評価結果について説明する。
【００９１】
図３（ａ）に示した従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルＣＣ’と、図５に示した実施形態に係る５Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣと、をそれぞれ用いて７２ビットの不揮発性ＴＣＡＭワード回路を設計した。
【００９２】
設計した不揮発性ＴＣＡＭワード回路を用いて、９０ナノメートルのＣＭＯＳ技術のもと、試行回数１０００回のモンテカルロ・シミュレーションを行い、最悪の場合における
「ＨＩＴ」と１ビットの「ＭＩＳＳ］との間の検出マージン及びエラー率を評価した。
【００９３】
電源線ＶＤＤの電圧は１．２Ｖに設定し、クロック周期は５ナノ秒（２００ＭＨｚ）に設定した。設計したワード回路中の全てのトランジスタ及びＭＴＪ素子の変動はランダムであると仮定した。各トランジスタの閾値電圧の標準偏差σは、９０ナノメートルのＣＭＯＳ技術による各トランジスタのゲート領域及びＰｅｌｇｒｏｍ（ペルグロム）係数に基づいて設定した。「０」状態及び「１」状態にあるＭＴＪ素子の抵抗値は、それぞれ３．０ｋΩと７．５ｋΩに設定した。各抵抗の標準偏差σは、典型的な抵抗の標準偏差σの値である５％に設定した。
【００９４】
図１０（ａ）に、従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルＣＣ’を用いたワード回路において、７２ビットで並列検索動作を行った場合のシミュレーション波形を示す。上段の図は、検索ワードと記憶ワードとが一致した場合（「ＨＩＴ」）と不一致の場合（「ＭＩＳＳ」）とにおいて、マッチ線ＭＬを流れる信号の波形を示す。中段及び下段の図は、それぞれ「ＨＩＴ」及び「ＭＩＳＳ」の場合の出力信号の波形を示す。
【００９５】
上段の図において、ＴＣＡＭセルＣＣ’の出力電圧振幅ΔＶＣＯが小さく、波形のばらつきが大きいため、「ＨＩＴ」の場合の信号と「ＭＩＳＳ」の場合の信号との間の検出マージンとして、３９ｍＶという小さな検出マージンしかないことが分かる。そのため、中段の図において「ＨＩＴ」と検出すべきところを「ＭＩＳＳ」と検出しているエラーが１回、下段の図において「ＭＩＳＳ」と検出すべきところを「ＨＩＴ」と検出しているエラーが４回、それぞれ発生した。この結果、エラー率が０．２５％（＝５／２０００）と評価された。
【００９６】
図１０（ｂ）に、実施形態に係る５Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣを用いたワード回路において、７２ビットで並列検索動作を行った場合のシミュレーション波形を示す。各図の見方は図１０（ａ）と同様である。上段の図において、相補的セル構造の効果で、検出マージンが２０４ｍＶという従来よりも５．２倍大きな検出マージンが得られたことが分かる。そのため、中段及び下段の図に示すように、検出エラーは無くなった。また、マッチ線ＭＬの電圧振幅が５．２倍と大きくなったため、評価フェーズにおける一致判定の遅れは従来のワード回路における２．１ナノ秒から１．３ナノ秒へと短縮された。
【００９７】
以上のように、上述した実施形態に係る５Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣを用いたワード回路は、従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルＣＣ’を用いたワード回路に比べて、検出マージンを大きくして、検出エラーを削減することができることが分かった。そのため、本発明に係る不揮発性連想メモリセルによれば、上述したように、不揮発ＴＣＡＭの回路動作の高信頼化とコンパクト化につながる。
【００９８】
その他、本発明は上述した実施形態に限定されず、種々の変形及び応用が可能である。例えば、上述した実施形態では、第１及び第２のトランジスタＭ１、Ｍ２はＮ型のＭＯＳＦＥＴであり、第３及び第４のトランジスタＭ１’、Ｍ２’はＰ型のＭＯＳＦＥＴであった。しかし、第１及び第２のトランジスタＭ１、Ｍ２がＰ型のＭＯＳＦＥＴであり、第３及び第４のトランジスタＭ１’、Ｍ２’がＮ型のＭＯＳＦＥＴであってもよい。すなわち、第１及び第２のトランジスタＭ１、Ｍ２と第３及び第４のトランジスタＭ１’、Ｍ２’とは、導電型が互いに逆であればよい。
【００９９】
また、ＭＴＪ素子の構成も任意である。すなわち、上述の実施形態では、図１（ａ）〜（ｃ）に示すように、各ＭＴＪ素子のフリー層ＦＲに上部電極端子ＴＥを、固定層ＦＩに下部電極端子ＢＥを、それぞれ設けているが、これとは異なり、各ＭＴＪ素子のフリー層ＦＲに下部電極端子ＢＥを、固定層ＦＩに上部電極端子ＴＥを、それぞれ設けてもよい。即ち、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ１’、ＭＴＪ２’の向きは逆であって、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２のフリー層ＦＲ側の電極が、それぞれ第１、第２のトランジスタＭ１、Ｍ２のソースに接続され、第３、第４のＭＴＪ素子ＭＴＪ１’、ＭＴＪ２’のフリー層ＦＲ側の電極が、それぞれ第３、第４のトランジスタＭ１’、Ｍ２’のソースに接続されてもよい。
【０１００】
また、上述した実施形態に係るＴＣＡＭセルＣＣは、ＭＴＪ素子の低抵抗状態に論理値「０」を、高抵抗状態に論理値「１」を、それぞれ対応付けてデータを記憶したが、低抵抗状態に論理値「１」を、高抵抗状態に論理値「０」を、それぞれ対応付けてもよい。また、本発明に係る不揮発性連想メモリセルは、ＭＴＪ素子以外の抵抗変化型の記憶素子によって構成されてもよい。
【符号の説明】
【０１０１】
ＣＣ、ＣＣ’  ＴＣＡＭセル
ＭＴＪ１、ＭＴＪ２、ＭＴＪ１’、ＭＴＪ２’  ＭＴＪ素子
Ｍ１〜Ｍ６、Ｍ１’、Ｍ２’  トランジスタ
ＦＲ  フリー層
ＦＩ  固定層
ＴＢ  トンネルバリア
ＴＥ  上部電極端子
ＢＥ  下部電極端子
ＬＯ  固定負荷
ＷＤ  ワード線ドライバ
ＳＤ  サーチ線ドライバ
ＢＤ  ビット線ドライバ
ＰＤ、ＰＤ１、ＰＤ２  プレート線ドライバ
ＯＤ  出力ドライバ
ＳＡ  センスアンプ
ＷＣ  ワード回路
ＭＬ  マッチ線
ＷＬ  ワード線
ＢＬ１、ＢＬ２  ビット線
ＰＬ１、ＰＬ２  プレート線
ＳＬ、／ＳＬ  サーチ線
ＯＬ  出力線
ＶＤＤ  電源線
ＧＮＤ  接地線
１０  比較論理回路
２０  相補論理回路
１００  ＴＣＡＭ
【図１】
2015185197.tif 000003
【図２】
2015185197.tif 000004
【図３】
2015185197.tif 000005
【図４】
2015185197.tif 000006
【図５】
2015185197.tif 000007
【図６】
2015185197.tif 000008
【図７】
2015185197.tif 000009
【図８】
2015185197.tif 000010
【図９】
2015185197.tif 000011
【図１０】
2015185197.tif 000012