(57)【要約】【課題】オン電流の低下を抑制できる薄膜トランジスタを提供する。【解決手段】基板１０と、ゲート電極３０と、ゲート絶縁層４０と、ゲート絶縁層４０を挟んでゲート電極３０と対向するチャネル領域を含む半導体層（酸化物半導体層５０）と、半導体層の上方に位置する保護層６０と、半導体層と電気的に接続されたソース電極８０Ｓ及びドレイン電極８０Ｄと、を有し、半導体層は、保護層６０の下層に位置しゲート電極３０の上方に位置する第１領域５１と、第１領域５１の両側の各々に位置し上方領域の抵抗値が下方領域の抵抗値よりも低い第２領域５２とを有し、第２領域５２の一方はソース電極８０Ｓと電気的に接続され、第２領域５２の他方はドレイン電極８０Ｄと電気的に接続されており、第２領域５２の上面からゲート絶縁層４０の上面までの距離が第１領域５１の上面からゲート絶縁層４０の上面までの距離よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に位置するゲート電極と、
前記ゲート電極の上方に位置するゲート絶縁層と、
前記ゲート絶縁層を挟んで前記ゲート電極と対向するチャネル領域を含む半導体層と、
前記半導体層の上方に位置する保護層と、
前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有し、
前記半導体層は、前記保護層の下層に位置し前記ゲート電極の上方に位置する第１領域と、前記第１領域の両側の各々に位置し上方領域の抵抗値が下方領域の抵抗値よりも低い第２領域とを有し、
前記第２領域の一方は前記ソース電極と電気的に接続され、前記第２領域の他方は前記ドレイン電極と電気的に接続されており、
前記第２領域の上面から前記ゲート絶縁層の上面までの距離が前記第１領域の上面から前記ゲート絶縁層の上面までの距離よりも小さい、
薄膜トランジスタ。
【請求項２】
前記第２領域の上面端部と前記第１領域の側面との接点は、前記第１領域の厚みの１／２の位置よりも下方側に位置する
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２領域における前記半導体層の膜厚は、少なくとも１５ｎｍ以上である
請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
上面視において、前記第１領域の上面の端部と前記保護層の下面の端部とが重なっている
請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記保護層は、有機物を主成分とする材料によって構成されている
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
基板を準備する工程と、
前記基板の上方にゲート電極を形成する工程と、
前記ゲート電極の上方にゲート絶縁層を形成する工程と、
少なくとも前記ゲート電極と対向する第１領域を含むように、前記ゲート絶縁層の上方に半導体層を形成する工程と、
前記第１領域の両側部分の前記半導体層が露出するように前記第１領域の上方に保護層を形成する工程と、
前記半導体層のうち前記保護層から露出した部分を薄膜化する工程と、
前記薄膜化した領域をその上方領域の抵抗値が下方領域の抵抗値よりも低くなる処理を行うことで前記第１領域の両側に第２領域を形成する工程と、
前記第２領域の一方と電気的に接続するソース電極及び前記第２領域の他方と電気的に接続するドレイン電極を形成する工程と、を含む
薄膜トランジスタの製造方法。
【請求項７】
前記半導体層を薄膜化する工程では、前記第２領域の上面端部と前記第１領域の側面との接点が前記第１領域の厚みの１／２の位置よりも下方側に位置するように、前記半導体層の前記露出した部分を薄膜化している
請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記半導体層を薄膜化する工程では、前記第２領域における前記半導体層の膜厚が少なくとも１５ｎｍ以上となるように前記半導体層の前記露出した部分を薄膜化している
請求項６又は７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記半導体層を薄膜化する工程では、前記保護層をマスクとしてエッチングすることにより、前記半導体層の前記露出した部分を薄膜化している
請求項６〜８のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記保護層は、有機物を主成分とする材料によって構成されている
請求項６〜９のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタの製造方法に関し、より詳しくは、酸化物半導体層を活性層に有する酸化物半導体薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＴＦＴは、液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式の表示装置において、スイッチング素子又は駆動素子として広く用いられている。
【０００３】
近年、次世代のＴＦＴとして、酸化物半導体、例えばＩｎ−Ｇａ−Ｚｎ−Ｏをチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。酸化物半導体ＴＦＴは、既に実用化されており、モバイル用小型表示装置や大型表示装置に用いられている。
【０００４】
酸化物半導体ＴＦＴとしては、ボトムゲート型又はトップゲート型の構造が知られている。
【０００５】
ボトムゲート型構造の酸化物半導体ＴＦＴは、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンＴＦＴと製造プロセスにおいて類似するため、製造設備との整合性が取れるが、ゲート電極とソース電極又はドレイン電極との交差領域に生じる寄生容量が大きくなるといった課題が存在する。
【０００６】
一方、トップゲート型構造の酸化物半導体ＴＦＴは、ボトムゲート型構造における上記寄生容量の課題は生じないが、ボトムゲート型アモルファスシリコンＴＦＴとは製造プロセスが異なるため、製造設備との整合性が取れない。
【０００７】
このため、製造設備との整合性が高くかつ寄生容量も小さいボトムゲート型構造の酸化物半導体ＴＦＴが提案されている（特許文献１）。特許文献１には、チャネル領域とオフセット領域（ソース領域及びドレイン領域）とを有する酸化物半導体層を用いたボトムゲート型構造の酸化物半導体ＴＦＴが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１５１４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
オフセット領域（ソース領域及びドレイン領域）を有するボトムゲート型構造の酸化物半導体ＴＦＴでは、オン電流が低くなるという問題がある。
【００１０】
本発明は、このような課題を解決するためになされたものであり、酸化物半導体層にソース領域及びドレイン領域を有するボトムゲート型構造の酸化物半導体ＴＦＴであって、オン電流の低下を抑制しできる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタは、基板と、前記基板の上方に位置するゲート電極と、前記ゲート電極の上方に位置するゲート絶縁層と、前記ゲート絶縁層を挟んで前記ゲート電極と対向するチャネル領域を含む半導体層と、前記半導体層の上方に位置する保護層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有し、前記半導体層は、前記保護層の下層に位置し前記ゲート電極の上方に位置する第１領域と、前記第１領域の両側の各々に位置し上方領域の抵抗値が下方領域の抵抗値よりも低い第２領域とを有し、前記第２領域の一方は前記ソース電極と電気的に接続され、前記第２領域の他方は前記ドレイン電極と電気的に接続されており、前記第２領域の上面から前記ゲート絶縁層の上面までの距離が前記第１領域の上面から前記ゲート絶縁層の上面までの距離よりも小さいことを特徴とする。
【発明の効果】
【００１２】
ソース電極とドレイン電極との間におけるトータルのキャリアパスを短くすることができるので、オン電流の低下を抑制して高いオン電流を維持することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係る薄膜トランジスタ１の構成を示す断面図の一例である。
【図２Ａ】比較例の薄膜トランジスタのチャネルパスを示す断面図である。
【図２Ｂ】本発明の実施の形態に係る薄膜トランジスタのチャネルパスを示す断面図である。
【図３Ａ】本発明の実施の形態に係る薄膜トランジスタの製造方法における基板準備工程の断面図である。
【図３Ｂ】本発明の実施の形態に係る薄膜トランジスタの製造方法におけるアンダーコート形成工程の断面図である。
【図３Ｃ】本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の断面図である。
【図３Ｄ】本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の断面図である。
【図３Ｅ】本発明の実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層形成（薄膜化及び低抵抗化前）の断面図である。
【図３Ｆ】本発明の実施の形態に係る薄膜トランジスタの製造方法における保護層形成工程の断面図である。
【図３Ｇ】本発明の実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層の薄膜化工程の断面図である。
【図３Ｈ】本発明の実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層の低抵抗化工程の断面図である。
【図３Ｉ】本発明の実施の形態に係る薄膜トランジスタの製造方法における層間絶縁層形成工程の断面図である。
【図３Ｊ】本発明の実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図４】本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図５】図４に示す有機ＥＬ表示装置における画素回路の電気回路図である。
【発明を実施するための形態】
【００１４】
本発明の一態様に係る薄膜トランジスタは、基板と、前記基板の上方に位置するゲート電極と、前記ゲート電極の上方に位置するゲート絶縁層と、前記ゲート絶縁層を挟んで前記ゲート電極と対向するチャネル領域を含む半導体層と、前記半導体層の上方に位置する保護層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有し、前記半導体層は、前記保護層の下層に位置し前記ゲート電極の上方に位置する第１領域と、前記第１領域の両側の各々に位置し上方領域の抵抗値が下方領域の抵抗値よりも低い第２領域とを有し、前記第２領域の一方は前記ソース電極と電気的に接続され、前記第２領域の他方は前記ドレイン電極と電気的に接続されており、前記第２領域の上面から前記ゲート絶縁層の上面までの距離が前記第１領域の上面から前記ゲート絶縁層の上面までの距離よりも小さいことを特徴とする。
【００１５】
本態様によれば、第２領域の上面からゲート絶縁層の上面までの距離が第１領域の上面からゲート絶縁層の上面までの距離よりも小さくなっている。これにより、半導体層においてキャリアが積層方向に移動する距離を短くすることができるので、ソース電極とドレイン電極との間におけるトータルのキャリアパスを短くすることができる。したがって、オン電流の低下を抑制して高いオン電流を維持することができる。
【００１６】
さらに、本態様では、第１領域におけるゲート電極側の下方部分（フロントチャネル）に形成されるフロントキャリアパスと第１領域における保護層側の上方領域（バックチャネル）に形成されるバックキャリアパスとの距離（間隔）を大きくすることもできる。これにより、オフ電流を低減できるとともに、バックチャネル側の欠陥によるＴＦＴ動作の劣化を抑制することもできる。
【００１７】
このように、本発明の一態様に係る薄膜トランジスタによれば、オン特性にもオフ特性も優れた酸化物半導体ＴＦＴを実現することができる。
【００１８】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記第２領域の上面端部と前記第１領域の側面との接点は、前記第１領域の厚みの１／２の位置よりも下方側に位置するとよい。
【００１９】
本態様によれば、第２領域におけるキャリアパスと第１領域におけるフロントキャリアパスとの間隔よりも、第２領域におけるキャリアパスと第１領域におけるバックキャリアパスとの間隔を大きくすることができる。したがって、より効果的に高いオン電流を維持できるとともに、オフ電流を一層低減することができる。
【００２０】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記第２領域における前記半導体層の膜厚は、少なくとも１５ｎｍ以上であるとよい。
【００２１】
本態様によれば、第２領域を形成する際の低抵抗化元素を析出又は拡散するのに十分な膜厚とすることができる。これにより、第２領域部分における半導体層の抵抗値を十分に下げることができる。
【００２２】
また、本発明の一態様に係る薄膜トランジスタにおいて、上面視において、前記第１領域の上面の端部と前記保護層の下面の端部とが重なっているとよい。
【００２３】
本態様によれば、保護層をマスクとして半導体層を加工することができる。これにより、第１領域よりも膜厚の薄い第２領域を有する凸形状の半導体層を形成することができるので、製造コストの低コスト化を図ることができる。
【００２４】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記保護層は、有機物を主成分とする材料によって構成されているとよい。
【００２５】
保護層が有機物を主成分とする材料によって構成されていると、保護層内に存在する固定電荷量が多くなり、その固定電荷量の影響を受けて半導体層の第１領域の上方部分にバックチャネルパスが形成されやすいが、本態様の薄膜トランジスタでは、上述のようにフロントチャネルパスとバックチャネルパスとの距離を大きくできるので、保護層が有機物を主成分とする材料で構成されていても、バックチャネルパスに流れる電流量を抑制することができる。
【００２６】
また、本発明の一態様に係る薄膜トランジスタの製造方法は、基板を準備する工程と、前記基板の上方にゲート電極を形成する工程と、前記ゲート電極の上方にゲート絶縁層を形成する工程と、少なくとも前記ゲート電極と対向する第１領域を含むように、前記ゲート絶縁層の上方に半導体層を形成する工程と、前記第１領域の両側部分の前記半導体層が露出するように前記第１領域の上方に保護層を形成する工程と、前記半導体層のうち前記保護層から露出した部分を薄膜化する工程と、前記薄膜化した領域をその上方領域の抵抗値が下方領域の抵抗値よりも低くなる処理を行うことで前記第１領域の両側に第２領域を形成する工程と、前記第２領域の一方と電気的に接続するソース電極及び前記第２領域の他方と電気的に接続するドレイン電極を形成する工程と、を含むことを特徴とする。
【００２７】
本態様によれば、第２領域の膜厚が第１領域よりも薄い半導体層を形成することができる。つまり、第２領域の上面からゲート絶縁層の上面までの距離を、第１領域の上面からゲート絶縁層の上面までの距離よりも小さくすることができる。これにより、半導体層でのキャリアパスが短くオン電流の低下を抑制できるＴＦＴを得ることができる。
【００２８】
さらに、形成された半導体層は、第１領域におけるフロントチャネルパスと第１領域におけるバックチャネルパスとの距離が大きい。これにより、オフ電流を低減できるとともにバックチャネル側の欠陥によるＴＦＴ動作の劣化を抑制できる。
【００２９】
このように、本発明の一態様に係る薄膜トランジスタの製造方法によれば、オン特性にもオフ特性も優れたＴＦＴを製造することができる。
【００３０】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記半導体層を薄膜化する工程では、前記第２領域の上面端部と前記第１領域の側面との接点が前記第１領域の厚みの１／２の位置よりも下方側に位置するように、前記半導体層の前記露出した部分を薄膜化しているとよい。
【００３１】
本態様によれば、第２領域におけるキャリアパスと第１領域におけるフロントキャリアパスとの間隔よりも、第２領域におけるキャリアパスと第１領域におけるバックキャリアパスとの間隔の方が大きい半導体層を形成することができる。したがって、さらにオン特性及びオフ特性に優れた酸化物半導体ＴＦＴを得ることができる。
【００３２】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記半導体層を薄膜化する工程では、前記第２領域における前記半導体層の膜厚が少なくとも１５ｎｍ以上となるように前記半導体層の前記露出した部分を薄膜化しているとよい。
【００３３】
本態様によれば、第２領域を形成する際の低抵抗化元素を析出又は拡散するのに十分な膜厚を残すようにして半導体層を薄膜化できる。これにより、所望の低い抵抗値となった第２領域を有する半導体層を形成することができる。
【００３４】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記半導体層を薄膜化する工程では、前記保護層をマスクとしてエッチングすることにより、前記半導体層の前記露出した部分を薄膜化しているとよい。
【００３５】
本態様によれば、保護層をマスクとして酸化物半導体層を加工することで、保護層から露出した部分（半導体層における第１領域の両側の部分）を薄膜化することができるので、製造コストの低コスト化を図ることができる。
【００３６】
また、本発明の一態様に係る薄膜トランジスタにおいて、前記保護層は、有機物を主成分とする材料によって構成されているとよい。
【００３７】
本態様によれば、保護層が有機物を主成分とする材料で構成されていて保護層に固定電荷が多く含まれている場合であっても、バックチャネルパスに流れる電流量を効果的に抑制することができる。
【００３８】
（実施の形態）
以下、本発明の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３９】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００４０】
［薄膜トランジスタの構成］
図１は、本発明の実施の形態に係る薄膜トランジスタ１の構成を示す断面図の一例である。
【００４１】
図１に示すように、本実施の形態に係る薄膜トランジスタ１は、オフセット領域を含む酸化物半導体層をチャネル層とするボトムゲート型の酸化物半導体ＴＦＴである。
【００４２】
薄膜トランジスタ１は、基板１０と、アンダーコート層２０と、ゲート電極３０と、ゲート絶縁層４０と、酸化物半導体層５０と、保護層６０と、層間絶縁層７０と、ソース電極８０Ｓ及びドレイン電極８０Ｄとを備える。なお、本実施の形態における薄膜トランジスタ１は、トップコンタクト構造が採用されている。
【００４３】
以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
【００４４】
基板１０は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。なお、基板１０は、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性基板であってもよい。
【００４５】
アンダーコート層２０は、基板１０上に形成されている。アンダーコート層２０としては、例えば、シリコン窒化膜（ＳｉＮｘ）、シリコン酸化膜（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等が用いられる。アンダーコート層２０は、ガラス基板である基板１０中に含まれるナトリウム及びリン等の不純物がゲート電極３０、ゲート絶縁層４０及びチャネル層５０に侵入することを防止する機能を有する。アンダーコート層２０の膜厚は、１００ｎｍ〜５００ｎｍに設定することが好ましい。なお、アンダーコート層２０は、必ずしも形成する必要はない。
【００４６】
ゲート電極３０は、基板１０の上方に位置し、アンダーコート層２０上に所定形状でパターン形成される。ゲート電極３０は、金属等の導電性材料又はその合金等の単層構造又は多層構造の電極であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）又はモリブデンタングステン（ＭｏＷ）等で構成することができる。ゲート電極３０の膜厚は、５０ｎｍ〜３００ｎｍに設定することが好ましい。
【００４７】
ゲート絶縁層４０は、ゲート電極３０の上方に位置するように形成される。本実施の形態において、ゲート絶縁層４０は、ゲート電極３０を覆うようにアンダーコート層２０上に形成される。ゲート絶縁層４０としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、タンタル酸化膜又はアルミ酸化膜等の単層膜、あるいは、これらの積層膜等を用いることができる。本実施の形態において、ゲート絶縁層４０は、例えば、シリコン酸化膜とシリコン窒化膜との積層膜である。ゲート絶縁層４０の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ〜５００ｎｍとすることが望ましい。
【００４８】
酸化物半導体層５０は、ゲート絶縁層４０を挟んでゲート電極３０と対向するチャネル領域を含む半導体層である。酸化物半導体層５０は、ゲート絶縁層４０上に所定形状で形成されており、第１領域５１と、当該第１領域５１の両側に形成された第２領域５２とによって構成されている。
【００４９】
酸化物半導体層５０において、第２領域５２が形成された部分の膜厚は、第１領域５１が形成された部分の膜厚よりも薄くなっている。つまり、第２領域５２の上面からゲート絶縁層４０の上面までの距離が第１領域５１の上面からゲート絶縁層４０の上面までの距離よりも小さくなっている。
【００５０】
第１領域５１は、酸化物半導体層５０において、保護層６０の下層に位置し、かつ、ゲート電極３０の上方に位置する領域であり、ゲート絶縁層４０を挟んでゲート電極３０と対向して位置するチャネル領域を含む部分である。
【００５１】
第２領域５２は、酸化物半導体層５０において、第１領域５１の両側の各々に位置し、かつ、第１領域５１よりも抵抗値の低い低抵抗酸化物半導体層（オフセット領域）である。例えば、第２領域５２は、酸化物半導体層にＡｒプラズマや水素プラズマ等のプラズマ照射を選択的に行うことによって、酸化物半導体層の抵抗値を部分的に下げることで形成することができる。
【００５２】
第２領域５２の一方であるソース領域５２Ｓは、チャネル方向における第１領域５１の一方端側に位置し、ソース電極８０Ｓと電気的に接続されている。ソース領域５２Ｓにおいて、上方領域（層間絶縁層７０側の領域）の抵抗値は下方領域（ゲート絶縁層４０側の領域）の抵抗値よりも低くなっている。つまり、ソース領域５２Ｓでは、積層方向において抵抗値が異なっており、上層部分の抵抗値が下層部分の抵抗値よりも低くなっている。
【００５３】
また、第２領域５２の他方であるドレイン領域５２Ｄは、チャネル方向における第１領域５１の他方端側に位置し、ドレイン電極８０Ｄと電気的に接続されている。ドレイン領域５２Ｄにおいても、上方領域の抵抗値は下方領域の抵抗値よりも低くなっている。つまり、ドレイン領域５２Ｄでも、積層方向において抵抗値が異なっており、上層部分の抵抗値が下層部分の抵抗値よりも低くなっている。
【００５４】
酸化物半導体層５０を構成する第１領域５１及び第２領域５２は、同じ材料によって構成されている。酸化物半導体層５０の材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。本実施の形態において、酸化物半導体層５０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯＸ（ＩＧＺＯ）を用いてスパッタ装置によって成膜されている。
【００５５】
透明アモルファス酸化物半導体を用いた薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるのでフレキシブル基板上に容易に形成することができる。
【００５６】
第１領域５１部分の酸化物半導体層５０の厚みは、例えば３０ｎｍ〜５００ｎｍである。また、第２領域５２（ソース領域５２Ｓ及びドレイン領域５２Ｄ）部分の酸化物半導体層５０の厚みは、第１領域５１部分の酸化物半導体層５０の厚みよりも薄ければよいが、少なくとも１５ｎｍ以上にするとよく、例えば、１５ｎｍ〜３０ｎｍとすることができる。なお、本実施の形態において、ソース領域５２Ｓの膜厚とドレイン領域５２Ｄの膜厚とは同じであるが、異なっていてもよい。
【００５７】
保護層６０は、酸化物半導体層５０のうち第１領域５１の部分を覆うように所定形状で形成された絶縁層である。保護層６０は、第１領域５１を保護する層（チャネル保護層）であり、エッチングストッパー層として機能する。
【００５８】
保護層６０は、有機物を主成分とする材料によって形成されていてもよいし、シリコン酸化膜のように無機物によって形成されていてもよい。本実施の形態において、保護層６０は、有機物を主成分とする材料によって構成されている。なお、保護層６０は、単層膜であってもよいし、積層膜であってもよい。
【００５９】
層間絶縁層７０は、保護層６０と酸化物半導体層５０（ソース領域５２Ｓ及びドレイン領域５２Ｄの部分）を覆うように形成された絶縁層である。層間絶縁層７０は、有機物を主成分とする材料によって形成されていてもよいし、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等のように無機物によって形成されていてもよい。また、層間絶縁層７０は、単層膜であってもよいし、積層膜であってもよい。
【００６０】
なお、シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、層間絶縁層７０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層５０の性能劣化を抑制できる。さらに、層間絶縁層７０として酸化アルミニウム膜を用いることによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、層間絶縁層７０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００６１】
また、層間絶縁層７０には、当該層間絶縁層７０の一部を貫通するように開口部（コンタクトホール）が形成されている。この層間絶縁層７０の開口部を介して、酸化物半導体層５０のソース領域５２Ｓ及びドレイン領域５２Ｓとソース電極８０Ｓ及びドレイン電極８０Ｄとが接続されている。
【００６２】
ソース電極８０Ｓ及びドレイン電極８０Ｄは、層間絶縁層７０上に所定形状にパターニング形成される。また、ソース電極８０Ｓは、層間絶縁層７０に形成された開口部を介して酸化物半導体層５０のソース領域５２Ｓに接続され、ドレイン電極８０Ｄは、層間絶縁層７０に形成された開口部を介して酸化物半導体層５０のドレイン領域５２Ｄに接続される。
【００６３】
ソース電極８０Ｓ及びドレイン電極８０Ｄは、導電性材料及びその合金等の単層構造又は多層構造の電極である。ソース電極８０Ｓ及びドレイン電極８０Ｄの材料には、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデンタングステン合金（ＭｏＷ）又は銅マンガン合金（ＣｕＭｎ）等を用いることができる。ソース電極８０Ｓ及びドレイン電極８０Ｄの膜厚は、例えば５０ｎｍ〜３００ｎｍに設定することが好ましい。
【００６４】
次に、本実施の形態に係る薄膜トランジスタ１の作用効果について、図２Ａ及び図２Ｂを用いて説明する。図２Ａは、比較例の薄膜トランジスタのチャネルパスを示す断面図である。図２Ｂは、本発明の実施の形態に係る薄膜トランジスタのチャネルパスを示す断面図である。
【００６５】
図２Ａに示される比較例の薄膜トランジスタ１’では、酸化物半導体層５０’の膜厚が一定であり、第１領域５１部分に対応する酸化物半導体層５０’の膜厚と、第１領域５１の両側の第２領域５２’（ソース領域５２Ｓ’及びドレイン領域５２Ｄ’）部分に対応する酸化物半導体層５０’の膜厚とが同じになっている。つまり、第２領域５２’（ソース領域５２Ｓ’及びドレイン領域５２Ｄ’）の上面からゲート絶縁層４０の上面までの距離が、第１領域５１の上面からゲート絶縁層４０の上面までの距離が同じになっている。
【００６６】
図２Ａに示される比較例の薄膜トランジスタ１’を製造する場合、例えば、所定形状の酸化物半導体層を形成した後に、第１領域５１以外の部分をＡｒプラズマや水素プラズマ等の方法により低抵抗化することによって第１領域５１よりも低抵抗のオフセット領域（低抵抗領域）として第２領域５２’（ソース領域５２Ｓ’及びドレイン領域５２Ｄ’）を形成する。
【００６７】
このようにＡｒプラズマや水素プラズマ等によって酸化物半導体層にソース領域５２Ｓ’及びドレイン領域５２Ｄ’を形成した場合、Ａｒや水素の酸化物半導体層への拡散厚み（拡散深さ）は数ｎｍ程度になると考えられる。したがって、酸化物半導体層５０’におけるソース領域５２Ｓ’及びドレイン領域５２Ｄ’では、その上方領域（上部）における抵抗値が下方領域（下部）の抵抗値よりも低くなる。
【００６８】
この場合、トップゲート型構造の酸化物半導体ＴＦＴであれば、オフセット領域におけるキャリアパスは酸化物半導体層の上方領域に形成され、また、オフセット領域以外の領域におけるキャリアパスもゲート電極と近接する酸化物半導体層の上方領域に形成されるため、キャリアパスが直線となり高いオン電流を維持できる。
【００６９】
しかしながら、図２Ａに示すように、ボトムゲート型構造の酸化物半導体ＴＦＴである薄膜トランジスタ１’では、第２領域５２’（ソース領域５２Ｓ’及びドレイン領域５２Ｄ’）におけるキャリアパスは酸化物半導体層５０’の上方領域に形成されるが、第１領域５１（保護層６０の下方領域）におけるキャリアパスはゲート電極３０と近接する酸化物半導体層５０’の下方領域に形成される。そのため、第２領域５２’と第１領域５１とのキャリアパスにおいては、第１領域５１中又は第２領域５２’中において厚み方向（積層方向）にキャリアが移動することになる。つまり、酸化物半導体層５０’においてキャリアが積層方向に移動することになる。この結果、トップゲート型構造の酸化物半導体ＴＦＴと比べて、ソース電極８０Ｓとドレイン電極８０Ｄとの間におけるトータルのキャリアパスが長くなって、抵抗値が大きくなる。これにより、オン電流が低くなるという問題がある。
【００７０】
これに対して、図２Ｂに示される本実施の形態における薄膜トランジスタ１では、第２領域５２の上面からゲート絶縁層４０の上面までの距離が第１領域５１の上面からゲート絶縁層４０の上面までの距離よりも小さくなっている。すなわち、本実施の形態では、第２領域５２（ソース領域５２Ｓ及びドレイン領域５２Ｄ）の部分に対応する酸化物半導体層５０の膜厚が第１領域５１の部分に対応する酸化物半導体層５０の膜厚よりも薄くなっている。
【００７１】
これにより、図２Ｂに示すように、酸化物半導体層５０においてキャリアが積層方向に移動する距離を短くすることができるので、ソース電極８０Ｓとドレイン電極８０Ｄとの間（ソースドレイン電極間）におけるトータルのキャリアパスを短くすることができる。したがって、オン電流の低下を抑制して高いオン電流を維持することができる。
【００７２】
さらに、本実施の形態における薄膜トランジスタ１のように、第２領域５２部分の酸化物半導体層５０の膜厚を第１領域５１部分の酸化物半導体層５０の膜厚よりも薄くすることで、第１領域５１におけるゲート電極３０側の下方部分（フロントチャネル）に形成されるフロントキャリアパスと第１領域５１における保護層６０側の上方領域（バックチャネル）に形成されるバックキャリアパスとの距離（間隔）を大きくすることもできる。これにより、オフ電流を低減できるとともに、バックチャネル側の欠陥によるＴＦＴ動作の劣化を抑制することもできる。
【００７３】
このように、本実施の形態に係る薄膜トランジスタ１によれば、オン特性にもオフ特性も優れた酸化物半導体ＴＦＴを実現することができる。これにより、優れたオン特性が要求される駆動トランジスタと優れたオフ特性が要求されるスイッチングトランジスタとを必要とする有機ＥＬ表示装置の画素回路を、同じ薄膜トランジスタ１によって構成することができる。したがって、有機ＥＬ表示装置のＴＦＴアレイ基板における全てのＴＦＴを同時に形成することができるので、低コストで有機ＥＬ表示装置を製造することができる。
【００７４】
また、図２Ｂに示すように、第２領域５２（ソース領域５２Ｓ又はドレイン領域５２Ｄ）の上面端部と第１領域５１の側面との接点Ｐは、第１領域５１部分の酸化物半導体層５０の厚みＬの１／２の位置よりも下方側に位置するとよい。つまり、接点Ｐから第１領域５１部分における酸化物半導体層５０の下面までの距離Ｌ２は、接点Ｐから第１領域５１部分における酸化物半導体層５０の上面までの距離Ｌ１よりも小さいとよい。
【００７５】
これにより、第２領域５２におけるキャリアパスと第１領域５１におけるフロントキャリアパスとの間隔よりも、第２領域５２におけるキャリアパスと第１領域５１におけるバックキャリアパスとの間隔を大きくすることができる。したがって、より効果的に高いオン電流を維持できるとともに、オフ電流を一層低減することができる。
【００７６】
また、本実施の形態において、第２領域５２における酸化物半導体層５０の膜厚は、少なくとも１５ｎｍ以上にするとよい。
【００７７】
酸化物半導体層５０に第２領域５２を形成する場合、上述のように、例えば酸化物半導体層の第１領域５１以外の部分（保護層６０から露出する部分）をＡｒプラズマや水素プラズマ等のプラズマ処理によって低抵抗化する。
【００７８】
具体的には、Ａｒプラズマ照射によって酸化物半導体層５０内にＡｒを拡散させて酸化物半導体層５０内にＩｎを析出させて酸化物半導体層５０を部分的に低抵抗化して第２領域５２（ソース領域５２Ｓ及びドレイン領域５２Ｄ）を形成する。あるいは、水素プラズマ照射によって酸化物半導体層５０内に水素を拡散させて酸化物半導体層５０を部分的に低抵抗化して第２領域５２（ソース領域５２Ｓ及びドレイン領域５２Ｄ）を形成する。
【００７９】
このとき、第２領域５２部分における酸化物半導体層５０の膜厚を１５ｎｍ以上にすることで、第２領域５２を形成する際の低抵抗化元素（ＩｎやＨ等）を析出又は拡散するのに十分な膜厚とすることができる。
【００８０】
具体的には、Ａｒプラズマ照射によって第２領域５２を形成する場合、第２領域５２に対応する部分の酸化物半導体層５０の膜厚を１５ｎｍ以上とすることで、Ａｒプラズマ照射によって酸化物半導体層５０内にＩｎを十分析出させることができる。あるいは、水素プラズマ照射によって第２領域５２を形成する場合、第２領域５２に対応する部分の酸化物半導体層５０の膜厚を１５ｎｍ以上とすることで、水素プラズマ照射によって酸化物半導体層５０内に水素の拡散を十分起こさせることができる。これにより、第２領域５２部分における酸化物半導体層５０の抵抗値を十分に下げることができる。
【００８１】
また、本実施の形態では、上面視において、酸化物半導体層５０における第１領域５１の上面の端部と保護層６０の下面の端部とが重なっている。より具体的には、上面視において、酸化物半導体層５０における第１領域５１の一方端と保護層６０の一方端とが重なっており、また、酸化物半導体層５０における第１領域５１の他方端と保護層６０の他方端とが重なっている。例えば、図２Ｂに示すように、断面視において、酸化物半導体層５０における第１領域５１の両側面と保護層６０の両側面とが面一になっている。
【００８２】
これにより、保護層６０をマスクとして酸化物半導体層５０を加工することで、第１領域５１よりも膜厚の薄い第２領域５２を有する凸形状の酸化物半導体層５０を形成することができるので、製造コストの低コスト化を図ることができる。
【００８３】
また、本実施の形態では、保護層６０が有機物を主成分とする材料によって構成されている。
【００８４】
第１領域５１部分の酸化物半導体層５０の上には、保護層６０が配置されている。保護層６０には固定電荷が存在するので、第１領域５１の上方にキャリアが引き寄せられやすい。例えば、保護層６０内に正の固定電荷が存在する場合、酸化物半導体層５０における第１領域５１の上方領域には負のキャリアが引き寄せられる。これにより、第１領域５１のうち保護層６０側の領域（ゲート電極３０とは反対側の領域）である上方領域（例えば保護層６０との界面近傍）に、正規のチャネルパスの他にチャネル（バックチャネル）が現われてトランジスタ特性に悪影響を及ぼしてしまう。
【００８５】
この場合、保護層６０が有機物を主成分とする材料によって構成されていると、保護層６０内に存在する固定電荷の電荷量が多くなる。この結果、酸化物半導体層５０の第１領域５１の上方領域に形成されるバックチャネルパスの影響をさらに受けやすくなる。
【００８６】
これに対して、本実施の形態における薄膜トランジスタ１では、第２領域５２のみを薄膜化しており、第１領域５１は薄膜化していない。これにより、第１領域５１部分の酸化物半導体層５０では、上述のように、フロントチャネルパスとバックチャネルパスとの間隔が大きくなっているので、保護層６０の固定電荷の影響を受けにくくなる。したがって、保護層６０が有機物を主成分とする材料で構成されていても、バックチャネルパスに流れる電流量を抑制することができる。
【００８７】
［薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図３Ａ〜図３Ｊを用いて説明する。図３Ａ〜図３Ｊは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の断面図である。なお、本実施の形態では、１つの薄膜トランジスタについて説明するが、複数の薄膜トランジスタ１をＴＦＴアレイとして同時に形成する場合も同様である。
【００８８】
まず、図３Ａに示すように、基板１０を準備する。基板１０として、例えばガラス基板を準備する。
【００８９】
次に、図３Ｂに示すように、基板１０上にアンダーコート層２０を形成する。プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によって、基板１０上に、シリコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜等で構成されるアンダーコート層２０を形成する。
【００９０】
次に、図３Ｃに示すように、基板１０の上方にゲート電極３０を形成する。本実施の形態では、アンダーコート層２０上にモリブデンタングステン（ＭｏＷ）で構成される金属膜（ゲート金属膜）をスパッタによって成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のゲート電極３０を形成した。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００９１】
次に、図３Ｄに示すように、ゲート電極３０の上方にゲート絶縁層４０を形成する。本実施の形態では、ゲート電極３０を被覆するようにプラズマＣＶＤ等によって、基板１０全体にゲート絶縁層４０を形成する。ゲート絶縁層４０は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜、アルミ酸化膜又はそれらの積層膜等である。一例として、プラズマＣＶＤ法によってシリコン窒化膜を成膜する場合、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて成膜する。
【００９２】
次に、図３Ｅに示すように、少なくともゲート電極３０と対向する第１領域５１となる部分を含むように、ゲート絶縁層４０の上方に酸化物半導体層５０Ａを形成する。本実施の形態では、ゲート絶縁層４０上に酸化物半導体膜をスパッタ等で成膜した後に、フォトリソグラフィ法及びウェットエッチング法等を用いてパターニングすることにより、ゲート電極３０と対向する部分にチャネル領域を有するように島状の酸化物半導体層５０Ａを形成する。
【００９３】
本実施の形態において、酸化物半導体層５０Ａの材料は、ＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体である。この場合、酸化物半導体膜をスパッタで成膜する工程では、ターゲット材としてＩｎ、Ｇａ及びＺｎを用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、透明アモルファスＩｎＧａＺｎＯ膜を成膜することができる。
【００９４】
また、酸化物半導体膜をフォトリソグラフィ法及びウェットエッチング法を用いて所定形状の酸化物半導体層５０Ａに加工する場合、具体的には、まず、酸化物半導体膜上に所定形状のレジストを形成し、レジストが形成されていない領域の酸化物半導体膜をウェットエッチングによって除去することで、島状の酸化物半導体層５０Ａを形成することができる。なお、酸化物半導体膜がＩｎＧａＺｎＯＸである場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いればよい。
【００９５】
次に、図３Ｆに示すように、酸化物半導体層５０Ａの一部が露出するように第１領域５１の上方に保護層６０を形成する。具体的には、第１領域５１となる部分の両側部分の酸化物半導体層５０Ａが露出するように保護層６０を形成する。本実施の形態では、酸化物半導体層５０Ａを挟んでゲート電極３０と対向する部分に選択的に保護層６０を形成する。例えば、酸化物半導体層５０Ａ及びゲート絶縁層４０を覆うように基板１０上の全面に絶縁膜を形成し、ウェットエッチング法やドライエッチング法を用いて絶縁膜をパターニングすることによって所定形状の保護層６０を形成することができる。なお、保護層６０は、有機物を主成分とする材料を用いて形成してもよいし、シリコン酸化膜のように無機物を用いて形成してもよいが、本実施の形態では、有機物を主成分とする材料を用いて保護層６０を形成した。
【００９６】
次に、酸化物半導体層５０Ａのうち保護層６０から露出した部分を薄膜化する。本実施の形態では、図３Ｇに示すように、保護層６０をマスクとしてエッチングを行うことによって、酸化物半導体層５０Ａのうち保護層６０から露出した部分を選択的にエッチングして薄膜化する。これにより、酸化物半導体層５０Ａのうちゲート電極３０と対向する部分が突出するように形成することができる。
【００９７】
本実施の形態では、保護層６０をマスクとして酸化物半導体層５０Ａのエッチングを行っているので、酸化物半導体層５０における第１領域５１の両側端と保護層６０の両側端との各々が重なるように加工することができる。つまり、セルフアラインによって、酸化物半導体層５０における第１領域５１の両側面と保護層６０の両側面とが面一となるように加工することができる。
【００９８】
なお、エッチング方法は、ウェットエッチング及びドライエッチングのいずれであってもよいが、本実施の形態では、ＢＣＬ３ガスを用いたドライエッチングによって酸化物半導体層５０Ａのエッチングを行った。
【００９９】
次に、図３Ｈに示すように、酸化物半導体層５０Ａのうち薄膜化した領域（凹部）をその上方領域の抵抗値が下方領域の抵抗値よりも低くなる処理を行うことで、第１領域５１の両側に第２領域５２としてソース領域５２Ｓ及びドレイン領域５２Ｄを形成する。
【０１００】
本実施の形態では、保護層６０をマスクとしてプラズマを照射することで、酸化物半導体層５０Ａの薄膜化領域（凹部）の抵抗値を非薄膜化領域（凸部）の抵抗値よりも下げるとともに、薄膜化領域（凹部）における上方領域の抵抗値をその下方領域の抵抗値よりも下げている。これにより、プラズマ照射されていない非薄膜化領域である第１領域５１と、プラズマ照射された薄膜化領域である第２領域５２（オフセット領域）とを有する酸化物半導体層５０を形成することができる。
【０１０１】
なお、プラズマ照射としては、例えばＡｒプラズマ照射又は水素プラズマ照射を用いることができる、これらのプラズマ照射を用いることで、酸化物半導体層５０Ａの抵抗値を十分に下げることができる。
【０１０２】
このように、本実施の形態では、保護層６０をマスクとして、酸化物半導体層５０Ａの加工工程（エッチング工程）と酸化物半導体層５０Ａの低抵抗化工程とを行っている。これにより、酸化物半導体層５０Ａの厚みが薄い領域（薄膜化領域）のみについて、その上方領域を低抵抗化することできる。この結果、厚みが厚い領域（第１領域５１）の側面に低抵抗化されている第２領域５２の上面端部が接するような形状で酸化物半導体層５０を形成することができる。
【０１０３】
次に、図３Ｉに示すように、保護層６０及び酸化物半導体層５０の露出部分を被覆するようにゲート絶縁層４０上に層間絶縁層７０を形成する。層間絶縁層７０は、有機物を主成分とする材料を用いて形成してもよいし、無機物を主成分とする材料を用いて形成してもよい。
【０１０４】
その後、酸化物半導体層５０のソース領域５２Ｓ及びドレイン領域５２Ｄの一部を露出させるように、層間絶縁層７０に開口部（コンタクトホール）を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって層間絶縁層７０の一部をエッチング除去することによって、酸化物半導体層５０のソース領域５２Ｓ及びドレイン領域５２Ｄ上に開口部を形成する。例えば、層間絶縁層７０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜に開口部を形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【０１０５】
次に、図３Ｊに示すように、ソース領域５２Ｓと電気的に接続するソース電極８０Ｓ及びドレイン領域５２Ｄと電気的に接続するドレイン電極８０Ｄを形成する。本実施の形態では、層間絶縁層７０に形成した開口部を埋めるようにして層間絶縁層７０上に金属膜（ソースドレイン金属膜）をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のソース電極８０Ｓ及びドレイン電極８０Ｄを形成している。
【０１０６】
以上、本実施の形態における薄膜トランジスタ１の製造方法によれば、酸化物半導体層５０Ａの一部が露出するようにゲート電極３０と対向する部分（第１領域５１）の上方に保護層６０を形成し、酸化物半導体層５０Ａのうち保護層６０から露出した部分を薄膜化し、次いで、薄膜化した領域をその上方領域の抵抗値が下方領域の抵抗値よりも低くなる処理を行うことで第２領域５２（ソース領域５２Ｓ及びドレイン領域５２Ｄ）を形成している。
【０１０７】
これにより、第２領域５２の膜厚が第１領域５１よりも薄い酸化物半導体層５０を形成することができる。これにより、酸化物半導体層５０でのキャリアパスが短くオン電流の低下を抑制できる酸化物半導体ＴＦＴを得ることができる。
【０１０８】
この場合、形成された酸化物半導体層５０の第１領域５１部分では、フロントチャネルパスとバックチャネルパスとの距離が大きくなっている。これにより、オフ電流を低減できるとともにバックチャネル側の欠陥によるＴＦＴ動作の劣化を抑制できる酸化物半導体ＴＦＴを得ることができる。
【０１０９】
このように、本実施の形態における薄膜トランジスタ１の製造方法によれば、オン特性にもオフ特性も優れた酸化物半導体ＴＦＴを製造することができる。
【０１１０】
また、本実施の形態における製造方法において、酸化物半導体層５０Ａを薄膜化する工程では、第２領域５２の上面端部と第１領域５１の側面との接点が第１領域５１の厚みの１／２の位置よりも下方側に位置するように、酸化物半導体層５０Ａのうち保護層６０から露出した部分を薄膜化している。
【０１１１】
これにより、第２領域５２におけるキャリアパスと第１領域５１におけるフロントキャリアパスとの間隔よりも、第２領域５２におけるキャリアパスと第１領域５１におけるバックキャリアパスとの間隔の方が大きい酸化物半導体層５０を形成することができる。したがって、さらにオン特性及びオフ特性に優れた酸化物半導体ＴＦＴを得ることができる。
【０１１２】
また、本実施の形態における製造方法において、酸化物半導体層５０Ａを薄膜化する工程では、第２領域５２部分の膜厚が少なくとも１５ｎｍ以上となるように酸化物半導体層５０Ａのうち保護層６０から露出した部分を薄膜化している。
【０１１３】
これにより、第２領域５２を形成する際の低抵抗化元素を析出又は拡散するのに十分な膜厚を残すようにして酸化物半導体層５０Ａを薄膜化できる。これにより、所望の低い抵抗値となった第２領域５２を有する酸化物半導体層５０を形成することができる。
【０１１４】
また、本実施の形態における製造方法において、酸化物半導体層５０Ａを薄膜化する工程では、保護層６０をマスクとしてエッチングすることにより、酸化物半導体層５０のうち保護層６０から露出した部分を薄膜化している。
【０１１５】
このように保護層６０をマスクとして酸化物半導体層５０Ａを加工することで保護層６０から露出した部分を薄膜化することができるので、製造コストの低コスト化を図ることができる。
【０１１６】
また、本実施の形態における製造方法において、保護層６０は、有機物を主成分とする材料によって構成されている。
【０１１７】
これにより、保護層６０が有機物を主成分とする材料で構成されていて保護層６０に固定電荷が多く含まれている場合であっても、バックチャネルパスに流れる電流量を効果的に抑制することができる。
【０１１８】
［表示装置］
次に、上記の実施の形態に係る薄膜トランジスタ１を表示装置に適用した例について、図４及び図５を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０１１９】
図４は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図５は、図４に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、画素回路は、図５に示す構成に限定されるものではない。
【０１２０】
上述の薄膜トランジスタ１は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ及び駆動トランジスタとして用いることができる。
【０１２１】
図４に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【０１２２】
本実施の形態におけるＴＦＴ基板１１０には、上記の薄膜トランジスタ１が用いられている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
【０１２３】
有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。
【０１２４】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
【０１２５】
各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図４では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【０１２６】
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、スイッチングトランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動トランジスタのドレイン電極と列毎に接続されている。
【０１２７】
図５に示すように、画素回路は、スイッチングトランジスタＳｗＴｒと、駆動トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、スイッチングトランジスタＳｗＴｒは、画素１２０を選択するためのＴＦＴであり、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴである。
【０１２８】
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【０１２９】
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【０１３０】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【０１３１】
以上、本実施の形態におけるＴＦＴ基板１１０には、オン特性及びオフ特性に優れた上記薄膜トランジスタ１が用いられているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
【０１３２】
（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
【０１３３】
例えば、上記実施の形態では、酸化物半導体層に用いる酸化物半導体として、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）のアモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体を用いてもよい。
【０１３４】
また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、これに限らない。例えば、上記実施の形態における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。
【０１３５】
この場合、有機ＥＬ表示装置（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
【０１３６】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１３７】
本発明に係る薄膜トランジスタは、有機ＥＬ表示装置等の表示装置（表示パネル）、表示装置を用いた、テレビジョンセット、パーソナルコンピュータ及び携帯電話等、薄膜トランジスタを有する様々な電気機器に広く利用することができる。
【符号の説明】
【０１３８】
１、１’  薄膜トランジスタ
１０  基板
２０  アンダーコート層
３０  ゲート電極
４０  ゲート絶縁層
５０、５０’  酸化物半導体層
５１  第１領域
５２  第２領域
５２Ｓ、５２Ｓ’  ソース領域
５２Ｄ、５２Ｄ’  ドレイン領域
６０  保護層
７０  層間絶縁層
８０Ｓ  ソース電極
８０Ｄ  ドレイン電極
１００  有機ＥＬ表示装置
１１０  ＴＦＴ基板
１２０  画素
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
ＳｗＴｒ  スイッチングトランジスタ
ＤｒＴｒ  駆動トランジスタ
Ｃ  キャパシタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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