(57)【要約】      （修正有）【課題】高性能で特性が安定した半導体装置を提供する。【解決手段】シリコン基板110と、第１半導体層80と、第１半導体素子10と、第２半導体素子20と、を含む半導体装置が提供される。前記基板は、第１部分101と第２部分102とを含む。前記第１部分は、第１面71を有する。前記第２部分は、前記第１面との間の角度が５４度以上５５度以下である第２面72を有する。前記第１半導体素子は、前記第１部分に設けられる。前記第１半導体層は、前記第２面の上に設けられる。前記第２半導体素子は、前記第１半導体層に設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面を有する第１部分と、
前記第１面との間の角度が５４度以上５５度以下である第２面を有する第２部分と、
を含むシリコン基板と、
前記第１部分に設けられた第１半導体素子と、
前記第２面の上に設けられた第１半導体層と、
前記第１半導体層に設けられた第２半導体素子と、
を備えた半導体装置。
【請求項２】
前記第１半導体層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を含む請求項１記載の半導体装置。
【請求項３】
前記第１面は、シリコンの（１００）面であり、
前記第２面は、シリコンの（１１１）面である請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体層は、不純物を含まない第１層と、前記第１層の上に設けられ不純物を含む第２層と、を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体層と前記第２面との間に設けられた下地層をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記下地層は、ＡｌａＧａ１−ａＮ（０≦ａ≦１）を含む請求項５記載の半導体装置。
【請求項７】
前記第１半導体素子は、
前記第１部分に設けられた第１ソース領域と、
前記第１部分に設けられ、前記第１ソース領域と離間した第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
を含み、
前記第２半導体素子は、
前記第１半導体層に設けられた第２ソース領域と、
前記第１半導体層に設けられ、前記第２ソース領域と離間した第２ドレイン領域と、
前記第１半導体層に設けられ、前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、
前記第２チャネル領域上に設けられた第２ゲート電極と、
を含む請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１半導体層は、
前記第２面の上に設けられた第１領域と、
前記第１面の上に設けられ、前記第１領域と連続した第２領域と、
を含む請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記基板は、前記第１部分と離間し前記第１面と平行な面を有する第３部分をさらに含み、
前記第２部分は、前記第１部分と前記第３部分との間に設けられる請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第３部分は、シリコンの（１００）面を有する請求項９記載の半導体装置。
【請求項１１】
前記角度は、５４．７４度である請求項１〜１０のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、シリコン基板の（１１１）面上に窒化ガリウムを含む半導体素子が設けられる例がある。一方、シリコン基板の（１００）面上に半導体素子が設けられる例もある。例えば、（１１１）面に形成された半導体素子と、（１００）面に形成された半導体素子とを積層させた半導体装置もある。半導体装置において、高性能で、安定した特性が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１３−５１８４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高性能で特性が安定した半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、シリコン基板と、第１半導体層と、第１半導体素子と、第２半導体素子と、を含む半導体装置が提供される。前記シリコン基板は、第１部分と第２部分とを含む。前記第１部分は、第１面を有する。前記第２部分は、前記第１面との間の角度が５４度以上５５度以下である第２面を有する。前記第１半導体素子は、前記第１部分に設けられる。前記第１半導体層は、前記第２面の上に設けられる。前記第２半導体素子は、前記第１半導体層に設けられる。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｃ）は、実施形態に係る半導体装置を例示する模式図である。
【図２】図２（ａ）〜図２（ｄ）は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
【図３】第１の実施形態に係る半導体装置を例示する透視平面図である。
【図４】図４（ａ）〜図４（ｅ）は、第１の実施形態に係る半導体装置の製造工程を例示する模式図である。
【図５】図５（ａ）及び図５（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
【図６】第３の実施形態に係る半導体装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）〜図１（ｃ）は、実施形態に係る半導体装置を例示する模式図である。  
図１（ａ）は、実施形態に係る半導体装置２００の透視平面図である。  
図１（ｂ）は、図１（ａ）のＡ１−Ａ２線における模式的断面図である。  
図１（ｃ）は、図１（ｂ）のＢ１−Ｂ２線における模式的断面図である。  
図１（ａ）〜図１（ｃ）においては、見やすさのため一部の要素を省略して表している。
【０００９】
図１（ａ）〜図１（ｃ）に表すように、実施形態に係る半導体装置２００は、シリコン基板１１０と、第１半導体層８０と、第１半導体素子１０と、第２半導体素子２０と、を含む。
【００１０】
シリコン基板１１０は、第１部分１０１と、第２部分１０２と、を含む。第１部分１０１は、第１面７１を含む。第２部分１０２は、第２面７２を含む。この例では、第２部分１０２は、第３面７３と、第４面７４と、第５面７５と、をさらに含む。
【００１１】
シリコン基板１１０は、シリコン（Ｓｉ）を含む。第１面７１は、例えば、シリコンの（１００）面である。第２面７２は、例えばシリコンの（１１１）面である。第３面７３、第４面７４、及び第５面７５は、シリコンの（１１１）面である。
【００１２】
第２〜５面７２、７３、７４、７５は、例えば、第１面７１と連続して設けられた面である。第１面７１と第２〜５面７２、７３、７４、７５の各々との間のなす角度（第１角度θ１）は、例えば、各々５４度以上５５度以下である。第１面７１と第２〜５面７２、７３、７４、７５の各々との間の角度は、例えば、５４．７４度である。
【００１３】
第１面７１に垂直な１つの方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な方向をＹ軸方向とする。  
この例では、シリコン基板１１０は、Ｘ−Ｙ平面内において延在する。
【００１４】
第３面７３及び第４面７４のそれぞれは、第２面７２と隣接する面である。例えば、第３面７３は、第２面７２と一辺を共有する面であり、第４面７４は、第２面７２と別の一辺を共有する面である。
【００１５】
第５面７５は、第３面７３と第４面７４と隣接する面である。例えば、第５面７５は、第３面７３及び第４面７４とそれぞれ一辺を共有する面である。
【００１６】
例えば、第２〜第５面７２〜７５は、（１００）面を有するシリコン基板に、結晶異方性エッチングを用いて形成したシリコンの（１１１）面である。図１（ｂ）及び図１（ｃ）に表したように、第２〜第５面７２〜７５は、断面において、くさび形状の傾斜面である。
【００１７】
第２部分１０２は、交差部７８を含む。交差部７８は、第２面７２、第３面７３、第４面７４及び第５面７５が互いに交差する部分である。交差部７８は、例えば、Ｘ−Ｙ平面に投影したときに、第２部分１０２の中心領域に対応する。
【００１８】
第１面７１を有する第１部分１０１に第１半導体素子１０が設けられる。第１半導体素子１０は、例えば、第１ドレイン領域１１と、第１ソース領域１２と、ゲート電極１３（第１ゲート電極）と、チャネル領域１４（第１チャネル領域）と、ゲート絶縁膜１５（第１ゲート絶縁膜）と、を含む。第１半導体素子１０は、例えば、ＭＯＳＦＥＴである。
【００１９】
第１ドレイン領域１１は、第１部分１０１に設けられる。第１ソース領域１２は、第１部分１０１に設けられ、第１ドレイン領域１１と離間する。第１ドレイン領域１１は、例えば、Ｘ−Ｙ平面内において、第１ソース領域と並ぶ。
【００２０】
第１ドレイン領域１１及び第１ソース領域１２のそれぞれは、例えば、第１面７１の一部を含む領域である。すなわち、シリコン基板１１０の表面側に設けられている。
【００２１】
第１チャネル領域１４は、第１ドレイン領域１１と第１ソース領域１２との間に設けられる。ゲート絶縁膜１５は、第１チャネル領域１４の上に設けられる。ゲート電極１３は、ゲート絶縁膜１５の上に設けられる。
【００２２】
第１ドレイン領域１１は、第１導電形（例えばｎ形）の不純物を含む。例えば、第１ドレイン領域１１における不純物濃度は、シリコン基板１１０における不純物濃度よりも高い。
【００２３】
第１ソース領域１２は、第１ドレイン領域１１と同様の第１導電形の不純物を含む。例えば、第１ソース領域１２における不純物濃度は、シリコン基板１１０における不純物濃度よりも高い。
【００２４】
実施形態においては、第１ドレイン領域１１及び第１ソース領域１２は、第２導電形（例えばｐ形）の不純物を含んでもよい。ｎ形の不純物には、例えば、リン（Ｐ）または砒素（Ａｓ）が用いられる。ｐ形の不純物には、例えば、ボロン（Ｂ）が用いられる。
【００２５】
ゲート電極１３には、例えば、ポリシリコンが用いられる。ゲート絶縁膜１５には、例えば、酸化シリコン、または、酸窒化シリコンが用いられる。
【００２６】
例えば、第１半導体素子１０は、第１ドレイン電極５１及び第１ソース電極５２をさらに含む。第１ドレイン電極５１は、第１ドレイン領域１１と電気的に接続される。第１ソース電極５２は、第１ソース領域１２と電気的に接続される。
【００２７】
第１半導体層８０は、例えば、第２部分１０２の上に設けられる。第１半導体層８０は、第１領域８０ａを含む。第１領域８０ａは、少なくとも一部が第２面７２の上に設けられる。
【００２８】
第１半導体層８０は、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を含む。第１半導体層８０は、例えば、第１層８１と、第２層８２と、を含む。第１層８１と第２面７２との間に第２層８２が設けられる。第１層８１は、例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１＜１）を含む。第２層８２は、例えば、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜ｘ１）を含む。第２層８２は、例えば、ＧａＮ層である。また、第２層８２は、例えば、ノンドープである。第２層８２は、例えば、不純物を含まない。第１層８１のＡｌの組成比は、例えば、第２層８２のＡｌの組成比よりも高い。第１層８１は、例えば、ＡｌＧａＮ層である。例えば、第２層８２をＡｌＧａＮ層とし、第１層８１を第２層８２よりもＡｌ組成比の高いＡｌＧａＮ層としてもよい。
【００２９】
例えば、シリコン基板１１０と第１半導体層８０との間に下地層８３が設けられる。例えば、第１半導体層８０と第２面７２との間に下地層８３が設けられる。下地層８３は、例えば、窒化物半導体を含む。下地層８３は、例えば、ＡｌａＧａ１−ａＮ（０≦ａ≦１）を含む。下地層８３は、例えば、複数の窒化物半導体層を含む。下地層８３は、例えば、複数のＡｌＮ層と、複数のＡｌＧａＮ層と、複数のＧａＮ層とを含む。これらの各層は、例えば、シリコン基板１１０と下地層８３との積層方向において、ＡｌＮ層−ＡｌＧａＮ層−ＧａＮ層の順に繰り返し積層される。すなわち、下地層８３は、例えば、超格子層である。下地層８３は、これに限ることなく、例えば、ＡｌＮとＧａＮとの間でＡｌの組成比を段階的に変化させた複数のＡｌＧａＮ層を含む積層膜でもよい。下地層８３は、例えば、ＡｌＮからＧａＮに向けてＡｌの組成比を連続的に変化させた１つの層（いわゆる傾斜層）でもよい。なお、下地層８３は、必要に応じて設けられ、省略可能である。
【００３０】
この例では、第１半導体層８０は、第２領域８０ｂと、第３領域８０ｃと、第４領域８０ｄと、第５領域８０ｅと、をさらに含む。
【００３１】
第２領域８０ｂは、第１面７１の上に設けられる。第２領域８０ｂは、第１領域８０ａと連続して設けられる。  
第３領域８０ｃは、第３面７３の上に設けられる。第３領域８０ｃは、第１領域８０ａと連続して設けられる。  
また、第４領域８０ｄは、第４面７４の上に設けられる。第５領域８０ｄは、第５面７５の上に設けられる。第１〜第５領域８０ａ〜８０ｄは、連続して設けられている。
【００３２】
第２半導体素子２０は、第１半導体層８０に設けられる。第２半導体素子２０は、例えば、第２ドレイン領域２１と、第２ソース領域２２と、ゲート電極２３（第２ゲート電極）と、チャネル領域２４（第２チャネル領域）と、を含む。第２半導体素子２０は、例えば、ＨＥＭＴ（High Electron Mobility Transistor：高速移動度トランジスタ）である。
【００３３】
第２ドレイン領域２１は、第１半導体層８０に設けられる。この例では、第２ドレイン領域２１は、第１領域８０ａ、第３領域８０ｃ、第４領域８０ｄ及び第５領域８０ｅに連続して設けられる。例えば、第２ドレイン領域２１は、Ｘ−Ｙ平面に投影したときに、交差部７８を囲うように設けられる。
【００３４】
第２ソース領域２２は、第１半導体層８０に設けられ、第２ドレイン領域２１と離間する。この例では、第２ソース領域２２は、第１領域８０ａ、第３領域８０ｃ、第４領域８０ｄ及び第５領域８０ｅに連続して設けられる。例えば、第２ソース領域２２は、第２ドレイン領域２１を囲うように設けられる。
【００３５】
実施形態においては、ドレイン領域とソース領域の位置関係を逆とすることもできる。
【００３６】
第２チャネル領域２４は、第２ドレイン領域２１と第２ソース領域２２との間に設けられる。第２チャネル領域２４の上にゲート電極２３が設けられる。Ｘ−Ｙ平面に投影したときに、ゲート電極２３は、第２ドレイン領域２１を囲うように設けられる。実施形態においては、第２チャネル領域２４とゲート電極２３との間にゲート絶縁膜を設けてもよい。
【００３７】
第２半導体素子２０は、第２ドレイン電極６１と第２ソース電極６２とをさらに含む。第２ドレイン電極６１は、第２ドレイン領域２１と電気的に接続される。第２ソース電極６２は、第２ソース領域２２と電気的に接続される。
【００３８】
前述のように、第１層８１のＡｌの組成比は、第２層８２のＡｌの組成比よりも高い。すなわち、第１層８１の格子定数は、第２層８２の格子定数よりも小さい。これにより、第１層８１に歪みが生じて、ピエゾ効果により第１層８１内にピエゾ分極が生じる。これにより、第２層８２における第１層８１との界面付近に２次元電子ガスが形成される。
【００３９】
例えば、ゲート電極２３に印加する電圧を制御することで、ゲート電極２３の下の２次元電子ガスの濃度が増減する。これにより、第２ドレイン領域２１と第２ソース領域２２との間に流れる電流が制御される。
【００４０】
この例では、半導体装置２００は、配線５４をさらに含む。例えば、配線５４は、ゲート電極２３と、第１ドレイン電極５１と、を電気的に接続する。例えば、第２半導体素子は、パワートランジスタとして用いられ、第１半導体素子１０は、第２半導体素子２０のドライバとして用いられる。このように、１つの基板上において、（１００）面に形成された半導体素子と（１１１）面に形成された半導体素子とが混載された半導体装置を得ることができる。
【００４１】
このように、実施形態に係る半導体装置２００においては、１つのシリコン基板上において、（１００）面と（１１１）面とが設けられる。（１００）面と（１１１）面とのそれぞれに、半導体素子が形成される。例えば、（１００）面には、ＭＯＳＦＥＴが形成され、（１１１）面には、ＧａＮ／ＡｌＧａＮを含むＨＥＭＴが形成される。このように、ＨＥＭＴとＭＯＳＦＥＴとを混載することで、高性能で特性が安定した半導体装置を得ることができる。
【００４２】
シリコン基板上にＧａＮを含む半導体素子を形成する場合、シリコン基板の上にＧａＮ層を成膜する。ＧａＮ層の成膜は、（１１１）面の上において、行われることが望ましい。ＧａＮ層の成膜を（１００）面の上において行った場合、シリコンの格子とＧａＮの格子との不整合が生じ、ＧａＮ層の膜質が低下する場合がある。これにより、半導体素子の特性に劣化が生じる場合がある。
【００４３】
また、ＭＯＳＦＥＴは、シリコンの（１００）面上に形成することが望ましい。例えば、（１１１）面上に熱酸化を用いて形成したシリコン酸化膜は、（１００）面上に熱酸化で形成したシリコン酸化膜に比べて、シリコンとシリコン酸化膜との界面のダングリングボンド（未結合手）密度が高い。
【００４４】
このため、（１１１）面上に熱酸化を用いて形成したシリコン酸化膜を用いた場合、キャリアが散乱され、移動度が大きく劣化してしまう場合がある。また、ダングリングボンドを終端した水素原子が離脱することによって、ＭＯＳＦＥＴの特性変動が大きくなってしまう場合がある。
【００４５】
これに対して、実施形態においては、（１００）面と（１１１）面とのそれぞれに、半導体素子が形成される。これにより、高性能で特性が安定した半導体装置を得ることができる。  
例えば、（１００）面を有する基板と（１１１）面を有する別の基板との両方を用いるような方法に対し、実施形態においては、１つの基板上に半導体素子を形成することができる。これにより、半導体装置の生産効率を向上させることができる。また、ＳＯＩ基板を用いて半導体素子を形成するような別の方法に比べて、生産コストが抑制され、生産効率を向上させることができる。
【００４６】
図２（ａ）〜図２（ｄ）は、第１の実施形態の変形例に係る半導体装置を例示する図１（ａ）のＡ１−Ａ２線における模式的断面図である。図２（ａ）〜図２（ｄ）は、半導体装置の一部を例示している。図２（ａ）〜図２（ｄ）において例示した半導体装置２００ａ〜２００ｃにおいて、半導体装置２００について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
【００４７】
図２（ａ）に表すように、半導体装置２００ａにおいては、第１半導体層８０は、第１部分１０１の上には、設けられない。すなわち、第１半導体層８０は、図１（ｂ）に示す第２部分８０ｂを含まなくてもよい。半導体装置２００ａにおいては、半導体装置２００におけるよりも、シリコンの（１００）面を広く使うことができる。
【００４８】
また、半導体装置２００においては、半導体装置２００ａにおけるよりも、シリコンの（１１１）面を広く使うことができる。  
半導体装置２００ａにおける第１半導体層８０の端部は、例えば鋭角であるが、半導体装置２００における第１半導体層８０の端部は、９０度程度である。これにより、半導体装置２００の信頼性が向上する。
【００４９】
図２（ｂ）に表すように、半導体装置２００ｂにおいては、交差部７８の上に第１半導体層８０が設けられない。例えば、Ｘ−Ｙ平面に投影したときに、交差部７８と第１半導体層８０は重ならない。Ｘ−Ｙ平面に投影したときに、第２ドレイン領域２１が囲う部分の中心領域において、第１半導体層８０が設けられない。
【００５０】
例えば、交差部７８の上において、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成膜した場合、交差部７８において基板の平坦性が低く、膜質が劣化してしまう場合がある。例えば、第１半導体層８０の膜質が劣化した部分によって、リーク電流が増加するなど、半導体素子の特性が劣化してしまう場合がある。図２（ｂ）に示すように、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）の膜質が劣化した部分を取り除くことにより、特性が安定した半導体素子を得ることができる。
【００５１】
図２（ｃ）に表すように、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成膜する前に、交差部７８の上の領域にシリコン酸化膜などの絶縁膜８６を設けてもよい。これにより、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成膜する工程において、交差部７８の上の領域にＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）が形成されず、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）の膜質の劣化を抑制することができる。
【００５２】
図２（ｄ）に表すように、半導体装置２００ｄのシリコン基板１１０は、第３部分１０３をさらに含む。第３部分１０３は、第１部分１０１と離間する。第１部分１０１と第３部分１０３との間に第２部分１０２が設けられる。第３部分１０３は、Ｘ−Ｙ平面に投影したときに第２部分１０２に囲まれる。第３部分１０３は、第６面７６を有する。第６面７６は、第１面７１と離間する。例えば、第６面７６は、第１面７１と実質的に平行である。第６面７６は、例えば、シリコンの（１００）面である。第６面７６は、Ｘ−Ｙ平面に投影したときに、例えば、第２〜第５面７２〜７５のそれぞれと接する。
【００５３】
第６面７６は、例えば、後述する製造工程において、基板の結晶異方性エッチングの時間などを調整することにより、得ることができる。
【００５４】
半導体装置２００ｄは、Ｘ−Ｙ平面において交差部７８に対応する部分に、平坦な面（第６面７６）を有する。これにより、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成膜した場合の膜質の劣化を抑制することができる。
【００５５】
図３は、第１の実施形態に係る半導体装置を例示する透視平面図である。  
図３に表したように、半導体装置２０１は、シリコン基板１１０と、複数の第１半導体層８０と、複数の第１半導体素子１０と、複数の第２半導体素子２０と、を含む。
【００５６】
シリコン基板１１０は、第１部分１０１と、複数の第２部分１０２と、を含む。複数の第２部分１０２のそれぞれは、第２面７２を有する。複数の第２面７２のそれぞれの上に、第１半導体層８０が設けられる。複数の第１半導体層８０のそれぞれに、第２半導体素子２０が設けられる。この例では、４つの第２半導体素子２０が設けられているが、実施形態において、第２半導体素子２０の数は、任意である。第１部分１０１に複数の第１半導体素子１０が設けられる。この例では、３つの第１半導体素子１０が設けられているが、実施形態において、第１半導体素子１０の数は、任意である。
【００５７】
例えば、複数の第１半導体素子１０のそれぞれと、複数の第２半導体素子２０のそれぞれと、が、配線によって電気的に接続される。これにより、これらの半導体素子を用いた回路を１つの基板上に形成することができる。実施形態においては、複数の第１半導体素子１０の配置、複数の第２半導体素子２０の配置、及び、半導体素子同士を接続する配線のパターンは、任意である。このように、１つの基板の上に複数の半導体素子を形成してもよい。これにより、高性能で特性が安定した半導体装置を得ることができる。
【００５８】
図４（ａ）〜図４（ｅ）は、第１の実施形態に係る半導体装置の製造工程を例示する模式図である。  
図４（ａ）に表すように、（１００）面を有するシリコン基板１１０を準備する。
【００５９】
例えば、ＣＶＤ（Chemical Vapor Deposition）法によって酸化膜９１をシリコン基板１１０の上に形成する。その後、酸化膜９１の上に、レジスト９２を形成する。例えば、フォトリソグラフィを用いてレジスト９２にパターンを形成する。レジスト９２をマスクとして、酸化膜９１の一部を剥離し、シリコン基板の一部を露出させる。露出した部分に、結晶異方性エッチングを行う。これにより、シリコンの（１１１）面（第２〜第５面７２〜７５）を形成する。
【００６０】
結晶異方性エッチングには、例えば、ＫＯＨ（水酸化カリウム）、ＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）、ＥＤＰ（エチレンジアミンピロカテコール）またはＮ２Ｈ４・Ｈ２Ｏ（水和ヒドラジン）などを用いることができる。なお、結晶異方性エッチングにおいて、エッチング量を調整することにより、例えば、図２（ｄ）に示す第３部分１０３の平坦部を形成することができる。
【００６１】
図４（ｂ）に表すように、レジスト９２及び酸化膜９１を剥離した後、シリコン基板１１０の上に、下地層８３（格子不整合緩和層、Ｂｕｆｆｅｒ層）を成膜する。下地層８３の上に、第２層８２（例えばＧａＮ層）を成膜する。第２層８２の上に第１層８１（例えばＡｌＧａＮ層）を成膜する。
【００６２】
図４（ｃ）に表すように、さらに、第２ドレイン領域２１、第２ソース領域２２、及びゲート電極２３を形成する。これにより、ＨＥＭＴが形成される。ゲート電極２３の下にはゲート絶縁膜を形成してもよい。第２ドレイン領域２１及び第２ソース領域２２の形成には、例えば、イオン注入が用いられる。
【００６３】
例えば、第１面７１に対して垂直な方向からイオン注入を行う。これにより、例えば、第２〜第５面７２〜７５の上に形成された第１半導体層８０に、同時にイオン注入を行うことができる。このとき、ゲート電極２３に対して、第２ドレイン領域２１と第２ソース領域２２とは、非対称に形成される。不純物の分布が非対称となる。例えば、半導体素子の駆動時において、不純物の非対称性によって、ソース領域に比べてドレイン領域においては、電界が緩和される。これにより、例えば、高耐圧の半導体素子を得ることができる。なお、実施形態においては、第２〜第５面７２〜７５のそれぞれの上に、適宜レジストなどのマスクを形成し、チルト角を設定してイオン注入を行ってもよい。
【００６４】
図４（ｄ）に表すように、第２半導体素子２０の上に、例えばＣＶＤ法によって酸化膜９３を形成する。その後、酸化膜９３の上に、レジスト９４を形成する。例えば、フォトリソグラフィを用いてレジスト９４にパターンを形成する。レジスト９４をマスクとして、酸化膜９３、第１層８１、第２層８２及び下地層８３の一部を除去し、シリコンの（１００）面（第１面７１）を露出させる。
【００６５】
図４（ｅ）に表すように、露出した第１面７１を有する第１部分に第１半導体素子１０（ＭＯＳＦＥＴ）を形成する。この例では、第１半導体素子１０を形成する前に、第２半導体素子２０を形成している。第２半導体素子２０を形成する前に、第１半導体素子１０を形成してもよい。例えば、第１層８１及び第２層８２の成膜は、高い温度において行われる場合がある。そのため、第２半導体素子２０を先に形成することが好ましい。
【００６６】
（第２の実施形態）  
図５（ａ）及び図５（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。  
図５（ａ）は、第２の実施形態に係る半導体装置２０２ａの透視平面図である。  
図５（ｂ）は、第２の実施形態に係る半導体装置２０２ｂの透視平面図である。
【００６７】
半導体装置２０２ａ及び半導体装置２０２ｂにおいても、シリコン基板１１０と、第１半導体層８０と、第１半導体素子１０と、第２半導体素子２０と、が設けられる。これらについては、第１の実施形態において説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６８】
半導体装置２０２ａ及び半導体装置２０２ｂは、第２半導体層８５と、第３半導体素子３０と、をさらに含む。
【００６９】
図５（ａ）に表すように、半導体装置２０２ａにおいては、第２半導体層８５は、例えば下地層を介して第３面７３の上に設けられる。第２半導体層８５は、第１半導体層８０と離間する。第２半導体層８５には、第１半導体層８０と同様の構成を適用することができる。
【００７０】
第３半導体素子３０は、第２半導体層８５に設けられる。第３半導体素子３０は、第３ドレイン領域３１、第３ソース領域３２、ゲート電極３３（第３ゲート電極）及びチャネル領域３４などを含む。第３半導体素子３０は、例えばＨＥＭＴである。第３半導体素子３０には、例えば、第２半導体素子２０と同様の構成を適用することができる。
【００７１】
図５（ｂ）に表すように、半導体装置２０２ｂにおいては、第２半導体層８５は、第２面７２の上に設けられる。第２半導体層８５は、第１半導体層８０と離間する。第３半導体素子３０は、第２半導体層８５に設けられる。
【００７２】
このように、第２部分１０２の上に、複数の半導体層を設け、半導体層のそれぞれに半導体素子を設けてもよい。また、１つの半導体層に複数の半導体素子を設けてもよい。第２半導体層８５は、第４面７４または第５面７５に設けられてもよい。
【００７３】
（第３の実施形態）  
図６は、第３の実施形態に係る半導体装置を例示する模式図である。  
図６に表すように、半導体装置２０３においても、シリコン基板１１０と、第１半導体層８０と、第２半導体層８５と、第１半導体素子１０と、第２半導体素子２０と、第３半導体素子３０と、が設けられる。これらについては、半導体装置２０２について説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００７４】
半導体装置２０３は、第４半導体素子４０をさらに含む。また、シリコン基板１１０は、第４部分１０４をさらに含む。第４半導体素子４０は、第４部分１０４に設けられる。
【００７５】
第４半導体素子は、第４部分１０４領域上に設けられ、第４ドレイン領域４１と、第４ソース領域４２と、ゲート電極４３（第４ゲート電極）と、チャネル領域４４（第４チャネル領域）と、ゲート絶縁膜４５と、を含む。第４半導体素子４０は、例えば、ＭＯＳＦＥＴである。
【００７６】
第４ドレイン領域４１は、第４ソース領域４２と離間する。第４ドレイン領域４１は、例えば、Ｘ−Ｙ平面内において、第４ソース領域４２と並ぶ。
【００７７】
第４チャネル領域４４は、第４ドレイン領域４１と第４ソース領域４２との間に設けられる。ゲート絶縁膜４５は、第４チャネル領域４４の上に設けられる。ゲート電極４３は、ゲート絶縁膜４５の上に設けられる。
【００７８】
実施形態においては、このように、シリコン基板１１０に複数の（１１１）面及び複数の（１００）面を形成し、それぞれの上に半導体素子を形成してもよい。
【００７９】
実施形態によれば、高性能で特性が安定した半導体装置が提供できる。実施形態においては、ＨＥＭＴをＧａＮ／ＡｌＧａＮを用いて説明したが、これに限らない。例えば、ＧａＡｓ系、ＩｎＰ系、ＳｉＧｅ系などから構成されるＨＥＭＴを用いても本実施形態の効果を得ることができる。また、以上説明した半導体装置においては、１つの半導体層の上に１つの半導体素子が形成されているが、実施形態はこれに限らない。例えば、第１半導体層８０の上に複数の半導体素子（ＨＥＭＴ）を設けてもよい。
【００８０】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００８１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、基板、第１〜第２半導体層、第１〜第４半導体素子、第１〜第６面、ソース領域、ドレイン領域、チャネル領域、ゲート絶縁膜、ゲート電極ななどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８２】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１０…第１半導体素子、  １１…第１ドレイン領域、  １２…第１ソース領域、  １３…ゲート電極、  １４…チャネル領域、  １５…ゲート絶縁膜、  ２０…第２半導体素子、  ２１…第２ドレイン領域、  ２２…第２ソース領域、  ２３…ゲート電極、  ２４…チャネル領域、  ３０…第３半導体素子、  ３１…第３ドレイン領域、  ３２…第３ソース領域、  ３３…ゲート電極、  ３４…チャネル領域、  ４０…第４半導体素子、  ４１…第４ドレイン領域、  ４２…第４ソース領域、  ４３…ゲート電極、  ４４…チャネル領域、  ４５…ゲート絶縁膜、  ５１…第１ドレイン電極、  ５２…第１ソース電極、  ５４…配線、  ６１…第１ドレイン電極、  ６２…第１ソース電極、  ７１〜７６…第１〜第６面、  ７８…交差部、  ８０…第１半導体層、  ８０ａ〜８０ｅ…第１〜５領域、  ８１…第１層、  ８２…第２層、  ８３…下地層、  ８５…第２半導体層、  ８６…絶縁膜、  ９１…酸化膜、  ９２…レジスト、  ９３…酸化膜、  ９４…レジスト、  θ１…第１角度、  １０１〜１０３…第１〜第３部分、  １１０…シリコン基板、  ２００〜２０３、２００ａ〜２００ｃ、２０２ａ、２０２ｂ…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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