(57)【要約】【課題】貫通電極（ＴＳＶ）を備えた半導体装置（チップ）において、チップ同士を積層してＴＳＶ接続する際、接合用の金属バンプ（半田層）が広がって、薄い保護層を介して対峙する半導体基板と金属バンプ間の寄生容量が増加する。【解決手段】保護膜３００の形成される半導体基板１００の第２主面１００Ｂ側を掘り下げて、ＴＳＶ２００の周りに第１主面１００Ａから第１の厚みＴ１の第１の領域Ｒ１を形成し、第１の領域Ｒ１の周りを第２の厚みＴ２の第２の領域Ｒ２とし、掘り下げた溝１００Ｄ内に、第１の保護膜３０１と第１の保護膜３０１上に第２の保護膜を配置することで、裏バンプ４００と半導体基板１００との距離を第１の領域Ｒ１で遠ざけ、寄生容量の増加を抑制する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の主面と、前記第１の主面と対向する第２の主面を備えた半導体基板と、
前記半導体基板を貫通して設けられた貫通電極と、
前記貫通電極を囲み、前記半導体基板の第１の主面から第１の厚みの半導体領域を備えた第１の領域と、
前記第１の領域に隣接し、前記半導体基板の第１の主面から、前記第１の厚みよりも厚い第２の厚みの半導体領域を備え、前記第２の主面を構成する第２の領域と、
前記第１の領域と前記第２の領域の半導体領域上に連続して設けられた第１の保護膜と、
前記第１の領域の前記第１の保護膜上に設けられた第２の保護膜と
を備える半導体装置。
【請求項２】
前記貫通電極は、導体と該導体の側面を覆う絶縁膜を含み、第１の保護膜は、前記絶縁膜と前記半導体基板とを内壁とする第１の凹部内に第２の凹部を形成するように設けられ、前記第２の保護膜は、前記第２の凹部内に設けられている請求項１に記載の半導体装置。
【請求項３】
前記第２の保護膜は、前記第２の領域の前記第１の保護膜上にさらに設けられている請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の保護膜の誘電率は、前記第１の保護膜の誘電率よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の保護膜は、ポリマーを含む絶縁膜である請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ポリマーは、ポリイミドを含む請求項５に記載の半導体装置。
【請求項７】
前記第１の保護膜は、酸化シリコン膜と窒化シリコン膜のうちの少なくともひとつを含む請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の主面側から見て、前記貫通電極の高さは、前記第２の保護膜の最外面よりも低いことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記貫通電極の導体と接続され、前記第２の保護膜に接する金属バンプを備えることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記金属バンプは、前記第２の保護膜の側面と接していることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記金属バンプはＳｎを含む請求項９又は１０に記載の半導体装置。
【請求項１２】
半導体基板の第１の主面側から埋め込まれ、絶縁膜でその表面が覆われた導体を備えた貫通電極を形成する工程と、
前記半導体基板の前記第１の主面と対向する面を前記貫通電極の絶縁膜の一部が露出するように前記半導体基板を薄化して第２の主面を形成する工程と、
前記第２の主面側で前記貫通電極を囲む前記半導体基板の第１の領域に、前記一部より前記第１の主面側に位置する前記貫通電極の絶縁膜の部分を露出させる溝を形成する工程と、
前記溝の内部に第１の保護膜を形成する工程と、
前記第１の領域の前記第１の保護膜上に第２の保護膜を形成する工程と、
前記第２の主面側で前記貫通電極の導体を露出させる工程と、
を備える半導体装置の製造方法。
【請求項１３】
前記第１の保護膜を形成する工程は、前記溝を埋設せず、凹部を形成して実施され、前記第２の保護膜を形成する工程は、前記凹部を埋設して実施される請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の保護膜は、前記貫通電極の絶縁膜上と、前記第１の領域に隣接し、前記半導体基板の前記第２の主面を含む第２の領域上とに形成され、前記第２の保護膜は、前記貫通電極上と前記第２の領域の前記第１の保護膜上を含んで形成されることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記貫通電極の導体を露出させる工程は、前記貫通電極上と前記第２の領域上とに形成された前記第２の保護膜を除去する工程と、前記貫通電極の導体上の前記絶縁膜と前記第１の保護膜とを除去する工程とを備える請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記貫通電極の導体を露出させる工程は、前記貫通電極の導体上の前記第２の保護膜と前記第１の保護膜と前記絶縁膜とを除去することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記貫通電極の導体を露出させる工程の後に、前記貫通電極の露出した導体上に金属バンプを形成する工程を備える請求項１２乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記金属バンプを形成する工程は無電解めっきにより実施することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記金属バンプを形成する工程は、前記第２の保護膜と前記第１の保護膜とに接するように前記金属バンプを形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記貫通電極の導体を露出させる工程の後に、露出した前記導体上に金属バンプを形成する工程と、前記金属バンプをマスクにして少なくとも前記第２の領域上の前記第２の保護膜を除去する工程をさらに備える請求項１２乃至１４，１６のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第２の保護膜の誘電率は前記第１の保護膜の誘電率よりも小さいことを特徴とする請求項１２乃至２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記第２の保護膜はポリマーを含む絶縁膜であることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記ポリマーはポリイミドを含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１の保護膜は酸化シリコン膜と窒化シリコン膜のうちの少なくともひとつを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、基板貫通電極（ＴＳＶ：Through Substrate Via、Through Silicon Viaともいう）構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置の高集積化が進むにつれ、ＴＳＶ構造を用いた半導体チップの積層化が行われるようになってきた。例えば、図１は、複数のメモリセルアレイ１０１と周辺回路領域１０２が形成されたＤＲＡＭチップ１の平面図を示し、メモリセルアレイ１０１と周辺回路領域１０２との間に複数のＴＳＶ２００が形成されている。メモリセルアレイ１０１、周辺回路領域１０２、ＴＳＶ２００の数や配置は一例であり、図１に限定されない。
【０００３】
図２は、ＴＳＶ構造を用いた従来のＤＲＡＭチップ１の一つのＴＳＶ２００を含む断面図である。
【０００４】
図２に示すＴＳＶ構造は、半導体基板１００と半導体基板１００上の図示しない半導体素子を埋設する第１層間絶縁膜６２１を貫通する絶縁膜２１０と導電プラグ２２０からなるＴＳＶ２００（以下、導電プラグ２２０と絶縁膜２１０とを含めて、単に貫通電極、またはＴＳＶと呼ぶ）と、第１層間絶縁膜６２１を貫通し半導体素子を接続する図示しないコンタクトを含む第１配線６１１（以下単に第１配線と呼ぶ）と、第１配線６１１を埋設する第２層間絶縁膜６２２と、第２層間絶縁膜６２２を貫通し第１配線６１１を接続するコンタクトを含む第２配線６１２（以下単に第２配線と呼ぶ）と、第２配線６１２を埋設する第３層間絶縁膜６２３と、第３層間絶縁膜６２３を貫通し第２配線６１２を接続するコンタクトを含む第３配線６１３（以下単に第３配線と呼ぶ）と、第３配線６１３を埋設するパッシベーション膜６００と、ＤＲＡＭチップ１の表面１Ｆに第３配線６１３と接続するＣｕめっき層５１０とＮｉ／Ａｕめっき層５２０などからなる表面金属バンプ５００（以下単に表バンプと呼ぶ）を配置し、裏面１Ｒは、保護膜３００で半導体基板１００を保護した上で導電プラグ２２０を露出させ、導電プラグ２２０に接するように約３〜７μｍの厚さの半田（ＳｎＡｇ）めっき層４１０である裏面金属バンプ４００（以下単に裏バンプと呼ぶ）を配置した構造を有する。ここで、第１配線６１１、第２配線６１２、第３配線６１３をまとめて配線６１０、第１層間絶縁膜６２１、第２層間絶縁膜６２２、第３層間絶縁膜６２３をまとめて層間絶縁膜６２０という。
【０００５】
このようなＴＳＶ構造は、図３、図４に示すように、いわゆるビアミドルと呼ばれる方式で製造することができる。まず、ＤＲＡＭチップ１の表面１Ｆ側（半導体基板１００の第１の主面１００Ａ側）の構造を形成する。例えば、ＤＲＡＭ等の半導体装置製造過程にて、拡散層、ゲート、容量を形成した後に第１層間絶縁膜６２１でこれらを覆う。次にＴＳＶ２００は、第１層間絶縁膜６２１を貫通し、半導体基板１００の所定の深さ（裏面研削後の半導体基板１００の厚みよりも深くなる、例えば３０〜５０μｍ程度）に開孔を形成し、絶縁膜２１０、導体プラグ２２０を埋め込む。絶縁膜２１０には酸化シリコン膜や窒化シリコン膜あるいはこれらの積層膜などが使用される。導体プラグ２２０としては、導電性に優れた金属、特にＣｕプラグが好ましく使用される。なお、Ｃｕプラグと絶縁膜２１０との間には図示しない導電性保護膜（バリア膜）が存在していても良い。その後、配線６１０、層間絶縁膜６２０、パッシベーション膜６００、表バンプ５００を公知の方法で形成する。半導体基板１００は第１の主面１００Ａ側の形成の際に十分強度を確保するため、市販のウエハをそのまま使用するのが望ましい。ここで、半導体基板の裏面を１００Ｒとする。表バンプ５００まで形成した後、表面１Ｆをガラスやシリコンなどのサポート基板に接着剤を介して固定し、裏面１００Ｒ側の処理を行う。図４は裏面１００Ｒ側の処理を説明する工程断面図であり、実際の加工面は裏面１００Ｒ側が上向きとなるように行うが、説明のため、図３と同じ向きで、表面側の構成を省略している。
【０００６】
図４の工程ａ）は図３の裏面１００Ｒ側に相当する。まず、ＴＳＶ２００が露出しない程度に裏面研削装置により半導体基板１００の裏面を研削し、薄化する（工程ｂ））。続いて、ウェット又はドライエッチングにより半導体基板１００を後退させ、ＴＳＶ２００の底部を露出させる。半導体基板１００の後退後の面を第２の主面１００Ｂとする（工程ｃ））。酸化シリコン、窒化シリコン、ポリマー等の絶縁膜で裏面保護膜３００を形成する（工程ｄ））。次に、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等により、保護膜３００、絶縁膜２１０、導電プラグ２２０を研磨して、平坦化する（工程ｅ））。露出した導電プラグ２２０の面を底面２２０Ｓとする。最後に、半田めっきにより、例えば、無電解めっきにより、底面２２０Ｓ上にＳｎＡｇめっき層４１０を成長させ、裏バンプ４００を完成させる（工程ｆ））。その後は、図示しないサポート基板を取り外し、ダイシング、ピックアップ、フリップチップボンディングを経て多段積層した半導体装置を構成する。
【０００７】
このようなビアミドル方式のＴＳＶ構造としては、図２の構成以外に、特許文献１，２に示すように、チップ表面１Ｆから裏面１Ｒまで貫通したＴＳＶを用いる方法もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２４５５３６号公報：［００６０］−［００６１］、図２Ｈ、図２Ｉ、図１１Ａ−図１１Ｉ
【特許文献２】特開２０１０−４５３７１号公報：［００３４］−［００３６］、図１４−１６
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図４に示すように裏バンプ４００を形成すると、裏面保護膜３００の外表面と導体プラグ２２０の底面２２０Ｓが同高さ（面一）となる。その後無電解めっきにより半田めっき層４１０を成長させると、無電解めっきでは等方的に成長するので裏バンプ４００が横方向に広がるため、領域を制限しながらバンプ高さを確保することが困難となる。厚く半田めっき層４１０を成長させると、ＴＳＶ間のピッチによっては隣接ＴＳＶ間でショートが発生する場合もある。バリア層、シード層を形成し、リソグラフィーで裏面バンプの型枠を形成し、その中に裏面バンプを電解めっきにより成長させれば、領域を制限しながらバンプ高さを確保することは可能であるが、大幅なコスト増となる。
【００１０】
図４に示すように無電解めっきにより裏バンプ４００を形成した場合、チップ積層時の問題について、図５を用いてさらに詳細に説明する。
【００１１】
図５のａ）は２つのＤＲＡＭチップ１Ａと１Ｂとを積層した状態を示し、ここでは同型のチップを積層する場合を示しているが、これに限定されない。チップ１Ａと１Ｂは、チップ１Ｂの表バンプ５００とチップ１ＡのＴＳＶ２００とが裏バンプ４００の半田めっき層４１０を介して接合される。図５のｂ）及びｃ）は、ａ）の破線部Ｐ１部分の拡大図を示しており、ｂ）は接合前、ｃ）は接合後の状態を示す。
【００１２】
接合を実施する場合、半田めっき層４１０はリフローにより軟化させて行うが、接合により潰れ、横方向にさらに広がる（Ｄ１）。これにより、チップ１Ａと１Ｂ間の間隔（スタンドオフ）Ｓ１が十分に確保できない場合がある。さらにこの広がりＤ１により、半導体基板１００との間にＴＳＶ寄生容量Ｄ３が増加する。ＴＳＶ寄生容量Ｄ３の増加を抑制するために、保護膜３００を厚く形成すると、チップ１が反るために、チップ１の積層が困難となる。さらに、裏バンプ４００の高さが確保できない（半田めっき層４１０が薄い）ことで、導体プラグ２２０の底面で剥がれＤ２が生じることがあり、導電性が低下する。スタンドオフＳ１を確保するために半田めっき層４１０を厚く形成すると、裏バンプ４００の外径も大きくなり、接合時には広がりＤ１がより顕著となって隣接ＴＳＶの半田めっき層４１０同士が接触してショートＤ４を引き起こす可能性がある。
【００１３】
特許文献１，２のいずれにも、上記の課題についての言及はなく、特許文献１では図２と同様に裏面を平坦化しているため、同様の課題が存在し得る。特許文献２では、導電プラグがチップ裏面から突き出した構造であるためスタンドオフＳ１は確保できるが、剥がれＤ２やＴＳＶ寄生容量Ｄ３の問題に対しては十分とは言い難い。
【課題を解決するための手段】
【００１４】
本発明では、特に、ＴＳＶ寄生容量Ｄ３の問題を解決するため、裏面側のＴＳＶ周囲に溝を設け、その溝に厚い絶縁層を埋め込んだ構造を提供する。
【００１５】
すなわち、本発明の一実施形態によれば、
第１の主面と、前記第１の主面と対向する第２の主面を備えた半導体基板と、
前記半導体基板を貫通して設けられた貫通電極と、
前記貫通電極を囲み、前記半導体基板の第１の主面から第１の厚みの半導体領域を備えた第１の領域と、
前記第１の領域に隣接し、前記半導体基板の第１の主面から、前記第１の厚みよりも厚い第２の厚みの半導体領域を備え、前記第２の主面を構成する第２の領域と、
前記第１の領域と前記第２の領域の半導体領域上に連続して設けられた第１の保護膜と、
前記第１の領域の前記第１の保護膜上に設けられた第２の保護膜と
を備える半導体装置、が提供される。
【００１６】
又、本発明の別の実施形態によれば、
半導体基板の第１の主面側から埋め込まれ、絶縁膜でその表面が覆われた導体を備えた貫通電極を形成する工程と、
前記半導体基板の前記第１の主面と対向する面を前記貫通電極の絶縁膜の一部が露出するように前記半導体基板を薄化して第２の主面を形成する工程と、
前記第２の主面側で前記貫通電極を囲む前記半導体基板の第１の領域に、前記一部より前記第１の主面側に位置する前記貫通電極の絶縁膜の部分を露出させる溝を形成する工程と、
前記溝の内部に第１の保護膜を形成する工程と、
前記第１の領域の前記第１の保護膜上に第２の保護膜を形成する工程と、
前記第２の主面側で前記貫通電極の導体を露出させる工程と、
を備える半導体装置の製造方法。
を備える半導体装置の製造方法、が提供される。
【発明の効果】
【００１７】
本発明の実施形態によれば、裏面側のＴＳＶ周囲に凹部を設け、その凹部に絶縁膜を埋め込んで厚くすることで、リフローにより半田めっき層が広がっても寄生容量の増加を抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】ＴＳＶ構造を有する半導体装置の一例のレイアウト例を示す平面図である。
【図２】従来のＴＳＶ構造を有する半導体装置を説明する概略断面図である。
【図３】従来及び本発明のＴＳＶ構造の製造工程を説明する概略断面図である。
【図４】従来のＴＳＶ構造の製造工程、特に裏面処理工程を説明する工程断面図である。
【図５】従来のＴＳＶ構造を有するチップ同士を積層した場合の課題を説明する概念図であり、ａ）は積層状態を説明する概念図、ｂ）、ｃ）はａ）の破線部Ｐ１の拡大図であり、ｂ）は接合前、ｃ）接合後の状態を示す。
【図６】本発明の第１の実施形態例になるＴＳＶ構造を有する半導体装置を説明する概略断面図である。
【図７】本発明の第１の実施形態例になるＴＳＶ構造を裏面から見た平面図であり、ａ）及びｂ）はＴＳＶ構造の形状による違いを示している。
【図８】本発明の第１の実施形態例になるＴＳＶ構造の製造工程を説明する工程断面図である。
【図９】本発明の第１の実施形態例になるＴＳＶ構造を有するチップ同士を積層した場合の課題を説明する概念図であり、ａ）は積層状態を説明する概念図、ｂ）はａ）の破線部Ｐ２の拡大図を示す。
【図１０】本発明の第２の実施形態例になるＴＳＶ構造を有する半導体装置を説明する概略断面図である。
【図１１】本発明の第３の実施形態例になるＴＳＶ構造を有する半導体装置を説明する概略断面図である。
【図１２】本発明の第２及び第３の実施形態例になるＴＳＶ構造の製造工程を説明する工程断面図である。
【図１３】本発明の第４の実施形態例になるＴＳＶ構造を有する半導体装置を説明する概略断面図である。
【図１４】本発明の第４の実施形態例になるＴＳＶ構造の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されず、本発明の範囲内で当業者に自明な変更が可能である。
【００２０】
＜第１の実施形態例＞
図６は、本発明の第１の実施形態例になる半導体装置（ＤＲＡＭチップ）１０００のＴＳＶ構造を説明する概略断面図であり、図２に示す従来のＴＳＶ構造と共通する構造については同じ符号を付している。ＤＲＡＭチップ１０００の平面レイアウトは、例えば、図１と同様のレイアウトを採用することができる。
【００２１】
図６に示すＴＳＶ構造は、半導体基板１００と半導体基板１００上の図示しない半導体素子を埋設する第１層間絶縁膜６２１を貫通する絶縁膜２１０と導電プラグ２２０からなるＴＳＶ２００と、第１層間絶縁膜６２１を貫通し半導体素子を接続する図示しないコンタクトを含む第１配線６１１（以下単に第１配線と呼ぶ）と、第１配線６１１を埋設する第２層間絶縁膜６２２と、第２層間絶縁膜６２２を貫通し第１配線６１１を接続するコンタクトを含む第２配線６１２（以下単に第２配線と呼ぶ）と、第２配線６１２を埋設する第３層間絶縁膜６２３と、第３層間絶縁膜６２３を貫通し第２配線６１２を接続するコンタクトを含む第３配線６１３（以下単に第３配線と呼ぶ）と、第３配線６１３を埋設するパッシベーション膜６００と、半導体装置１０００の表面１Ｆに第３配線６１３と接続するＣｕめっき層５１０とＮｉ／Ａｕめっき層５２０などからなる表バンプ５００を配置している。ここで、第１配線６１１、第２配線６１２、第３配線６１３をまとめて配線６１０、第１層間絶縁膜６２１、第２層間絶縁膜６２２、第３層間絶縁膜６２３をまとめて層間絶縁膜６２０という。ここで、半導体基板１００の図示しない半導体素子の形成される面を第１の主面１００Ａとし、対向する面を第２の主面１００Ｂとする。
【００２２】
裏面１Ｒには、リソグラフィーとエッチングにより、ＴＳＶ２００の周囲約２〜５μｍの範囲に半導体基板１００の第２の主面１００Ｂより第１の主面１００Ａに近い、すなわち、第２の主面１００Ｂから第１の主面１００Ａ側に約２〜５μｍ程度後退した底面１００Ｃを有する凹部（第１の凹部又は溝という）１００Ｄを備えた領域（第１の領域Ｒ１という）が形成されている。第１の領域Ｒ１に隣接する外側の領域を第２の領域Ｒ２とする。第１の領域Ｒ１は、第１の主面から第１の厚みＴ１を有する半導体領域であり、第２の領域Ｒ２は、第１の厚みＴ１より厚い第２の厚みＴ２を有する半導体領域であり、第２の主面１００Ｂを備える。また、底面１Ｒ側からの平面視での領域を第１の領域Ｒ１、第２の領域Ｒ２ということもある。第１の領域Ｒ１の溝内壁面（絶縁膜２１０及び半導体基板１００）を覆い、第２の領域Ｒ２に連続して第１の保護膜３０１が形成されており、第１の領域Ｒ１の残りの部分（第２の凹部３０２）に第２の保護膜３０３が埋め込まれている。第１の保護膜３０１と第２の保護膜３０２を併せて保護膜３００という。保護膜３００全体としては、ＴＳＶ２００間で導通が生じない絶縁性を備える。好ましくは、第１の保護膜３０１と第２の保護膜３０３は共に絶縁膜であり、より好ましくは、第２の保護膜３０３は第１の保護膜３０１よりも誘電率の低い絶縁膜である。例えば、第１の保護膜３０１には酸化シリコン（誘電率：約４）や窒化シリコン（誘電率：約７〜１０）やこれらの積層膜や混合膜（ＳｉＯＮ）などの無機絶縁膜を用いることができ、第２の保護膜３０３には、ポリイミド（誘電率：約２〜３）、エポキシ樹脂（誘電率：約３〜４）などの耐熱性のあるポリマーを用いることができる。ここでの耐熱性は接合時のリフロー温度（又は半田溶融温度）で変形しない程度の耐熱性を示し、例えば、リフロー温度が１５０℃であれば、ガラス転位温度Ｔｇが１５０℃よりも高いポリマーが好ましい。なお、ポリマー中には、本発明の効果を損なわない限りは、必要に応じて各種添加剤（例えば、着色剤、フィラー、界面活性剤など）が添加されていても良い。また、前記誘電率の大小は、第１の保護膜３０１と第２の保護膜３０３をそれぞれ単独で測定した場合の値を比較したものであり、例えば、第１の保護膜３０１が酸化シリコン膜と窒化シリコン膜の積層膜であれば、平均した誘電率を意味する。導電プラグ２２０の露出面には、導電プラグ２２０に接するように約３〜７μｍの厚さの半田（ＳｎＡｇ）めっき層４１０である裏面金属バンプ４００（裏バンプという）が配置される。図６では、裏バンプ４００は第２の保護膜３０３上には形成されていないが、半田めっき層４１０の厚みによっては第２の保護膜３０３上に延在して形成される。
【００２３】
なお、第１の領域Ｒ１の外周は、ＴＳＶ２００の外周からほぼ等距離であることが好ましく、例えば、図７のａ）に示すように、円形断面のＴＳＶ２００の場合は円形リング状に、ｂ）に示すように、矩形断面のＴＳＶ２００の場合は矩形リング状に形成することができる。また、ＴＳＶ２００の外周から第１の領域の外周までの最短距離が必要な隔離距離を有していれば、円形断面のＴＳＶ２００に外周が矩形のリング状の第１の領域Ｒ１を組み合わせたり、矩形断面のＴＳＶ２００に外周が円形や多角形のリング状の第１の領域Ｒ１を組み合わせたりすることも可能である。
【００２４】
次に、本実施形態例に係る半導体装置１０００の製造方法について、図８を参照して説明する。図２に示す従来のＤＲＡＭチップ１と共通する工程は省略する。図３の表面側処理と図４のｃ）工程まで同様に実施した後、薄化した半導体基板１００の第２の主面１００Ｂに、ＴＳＶ２００の周りの約２〜５μｍの領域を除いてリソグラフィーによりレジストパターン９１を形成する（工程ａ））。
【００２５】
次にドライエッチング（シリコンエッチング）によりレジストパターン９１で覆われていない領域を約２〜５μｍの深さに掘り下げる。これにより絶縁膜２１０の側面（図４のｃ）工程で露出した絶縁膜２１０の部分より第１の主面１００Ａ側に近い部分）を露出し、第１の領域Ｒ１の底面１００Ｃを有する溝１００Ｄが形成される（工程ｂ））。溝１００Ｄは、絶縁膜２１０と半導体基板１００を内壁として形成される。溝１００Ｄの幅や深さは、上記の例に限定されるものでは無いが、幅は後工程で形成する裏バンプの広がりを考慮して２μｍ程度を確保し、また、あまり広くするとチップの反りが発生するので５μｍ程度としている。また、深さはＴＳＶ寄生容量の増加を抑制するために２μｍ程度確保し、あまり深くすると加工性が損なわれるので５μｍ程度としている。なお、第１の領域Ｒ１の底面１００Ｃは、図示するような第２の主面１００Ｂに平行な平坦面に限定されず、エッチング方法や基板の結晶面によっては、曲面や傾斜面となる場合があり、いずれも本発明に包含される。溝１００Ｄの底部１００Ｃが平坦面でない場合、第１の厚みＴ１は第１の主面１００Ａまでの最短距離とする。
【００２６】
次に、レジストパターン９１を除去した後、裏面全面に酸化シリコンや窒化シリコンなどでコンフォーマルに第１の保護膜３０１を形成する。第１の保護膜３０１の厚みは、特に制限されるものでは無いが、０．３μｍ程度以上とし、第１の領域Ｒ１（溝１００Ｄ内）に凹部３０２を残す厚みとする。さらにポリイミドなどのポリマーをスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）又はスプレー（ｓｐｒａｙｉｎｇ）方法などを用いて塗布して第２の保護膜３０２を形成する。これにより第１の領域Ｒ１に残っていた凹部３０２が埋め込まれる（工程ｃ））。
【００２７】
次に、第２の保護膜３０３をエッチバックして、第１の領域Ｒ１の凹部３０２のみに残るようにする（工程ｄ））。第２の保護膜３０３はポリマーで構成されていることから、酸素プラズマを用いた反応性イオンエッチング（ＲＩＥ）などの異方性ドライエッチングを用いることができる。なお、次工程のＣＭＰに問題がなければ、第２の保護膜３０３が一部第１の領域Ｒ１の凹部３０２からはみ出して第２の領域Ｒ２上に残っていても良い。
【００２８】
最後に、ＣＭＰにより裏面を平坦化してＴＳＶ２００の導電プラグ２２０を露出させる（工程ｅ））。
【００２９】
その後は、ＳｎＡｇ無電解めっきにより導電プラグ２２０に接続するように約３〜７μｍの厚さの半田めっき層４１０を成膜して裏バンプ４００を形成し、チップ切り離し、チップ良否判定、ダイシングすることで、図６に示す半導体装置（チップ）１０００が完成する。
【００３０】
形成したチップは、図９に示すように、第１チップ１０００Ａの裏バンプ４００と第２チップ１０００Ｂの表バンプ５００とを位置合わせして、リフローにより裏バンプ４００の半田めっき層４１０を軟化させ、チップ１０００Ｂの表バンプ５００とチップ１０００ＡのＴＳＶ２００の導電プラグ（Ｃｕプラグ）２２０とを半田めっき層４１０を介して接合させる。
【００３１】
半田めっき層４１０は、上記のＳｎＡｇに限定されないが、有害な鉛を含まない鉛フリーの材料、例えば、Ｓｎ−Ａｇ系（ＳｎとＡｇ以外にＣｕなどを含む）や、Ｓｎ−Ｂｉ系、Ｓｎ−Ｚｎ系などＳｎを含む材料が好ましく使用できる。
【００３２】
このように、本実施形態例では、ＴＳＶ２００の周囲に厚い保護膜（絶縁膜）が埋め込まれた第１の領域Ｒ１を配置したことで、裏バンプ４００の形成後及び図９に示したような別チップとの接続において、半田めっき層４１０が広がってもＴＳＶ寄生容量ＣＴＳＶの増加を抑制できる。特に第１の保護膜３０１より低誘電率の第２の保護膜３０３を埋め込むことで、ＴＳＶ寄生容量ＣＴＳＶの増加の抑制効果が高くなる。また、ＴＳＶ２００の周囲の第１の領域Ｒ１のみ絶縁膜を厚くしているので、チップの反りも抑制することができる。また、第２の保護膜３０３としてポリマーを使用したことで、例えば、ポリマーエッチングの際の酸素プラズマにより第１の保護膜３０１の表面は親水性（Ｓｉ−ＯＨ）になり、第２の保護膜３０３であるポリイミドをＣＦ４プラズマ処理して、ポリイミド表面のみを撥液性（Ｃ−Ｆ）にすることができる。これにより無電解めっきにより半田めっき層４１０を形成する際、第１の領域Ｒ１の第２の保護膜３０３表面でめっき液がはじかれ、膜厚を厚くしても横方向への広がりを抑制することができる。
【００３３】
＜第２の実施形態例＞
本発明の別の実施形態例について図１０を用いて説明する。図１０は、本発明の第２の実施形態例になるＴＳＶ構造を有する半導体装置（チップ）２０００の概略断面図である。図６と同じ構成については同じ符号を付し、説明を省略する。
【００３４】
図６のチップ１０００との違いは、裏バンプ４００が第２の保護膜３０３の側面と接して横方向への広がりが規制されている点、絶縁膜２１０と第１の保護膜３０１のＴＳＶ２００接触面が導電プラグ２２０の底面より第１の主面１００Ａ側に後退している点、及び第２の保護膜３０３が第２の領域Ｒ２の第１の保護膜３０１上にも形成されている点である。つまり、裏バンプ４００が第２の保護膜３０３で規制されることで、半田めっき層４１０を厚く形成することができ、スタンドオフの確保が容易となる。また、半導体基板１００の第２の主面１００Ｂからチップ裏面１Ｒ’までの距離が第２の保護膜３０３が形成されている分だけ厚くなり、接合時に第２の領域Ｒ２側に半田めっき層４１０が広がってもＴＳＶ寄生容量の増加がさらに抑制できる。また、導電プラグ２２０が裏バンプ４００との接触部で突き出していることで、接触抵抗が低減され、剥がれも抑制できる。
【００３５】
＜第３の実施形態例＞
本発明のさらに別の実施形態例について図１１を用いて説明する。図１１は、本発明の第３の実施形態例になるＴＳＶ構造を有する半導体装置（チップ）３０００の概略断面図であり、図１０に示す第２の実施形態例のチップ２０００の変形例に相当する。図１０と同じ構成については同じ符号を付し、説明を省略する。
【００３６】
図１０に示すチップ２０００との違いは、第２の保護膜３０３を第１の領域Ｒ１の第２の凹部３０２内のみに形成している点である。図１０の場合に比較してＴＳＶ寄生容量の増加の抑制効果は小さくなるが、第２の領域Ｒ２に第２の保護膜３０３が形成されていないことでチップの反りを第１の実施形態例のチップ１０００と同様に抑制できる。
【００３７】
第２及び第３の実施形態例の製造工程について、図１２を参照してまとめて説明する。まず、第１の実施形態例と同様にして、第２の保護膜３０３を塗布する図８の工程ｃ）まで実施した後、ＴＳＶ２００の底面を覆う第１の保護膜３０１を露出するようにレジストパターン９２を形成する（工程ａ））。なお、レジストパターン９２に形成する開口部は導電プラグ２２０の底面を全て露出する程度以上であれば、図示する幅より狭い幅、例えば、絶縁膜２１０の幅程度でも良い。また、レジストパターン９２には、ＴＳＶ２００間で第２の保護膜３０３を一部エッチングするための開口部を別途形成しておくことも可能である。これにより次の工程で第２の保護膜３０３をエッチングする際に第２の保護膜３０３を分割あるいは部分的に薄くすることで、図１０に示すような第２の保護膜が厚膜でＴＳＶ２００周辺の第２の領域Ｒ２上に残っても、応力を低減でき、チップの反りを低減できる。
【００３８】
次に、レジストパターン９２の開口部に露出する第２の保護膜３０３をエッチングし、さらに第１の保護膜３０１と絶縁膜２１０をエッチングし、導電プラグ２２０が突き出るようにする（工程ｂ））。なお、導電プラグ２２０もエッチングして第１の保護膜３０１と絶縁膜２１０と同程度の高さとしても良く、あるいは導電プラグ２２０の底面が露出する程度に第１の保護膜３０１と絶縁膜２１０をエッチングするだけでも良い。好ましくは、導電プラグ２２０を突き出るようにする。ドライエッチングでは第２の保護膜３０３も同時にエッチングされ、図示するように膜厚をレジスト塗布面より後退させて薄くすることもできる。
【００３９】
次に、第１の実施形態例と同様にＳｎＡｇ無電解めっきにより半田めっき層４１０を形成する（工程ｃ））。これにより、第２の実施形態例に示すチップ２０００とすることができる。
【００４０】
さらに、第２の保護膜３０３を、裏バンプ４００をマスクとしてエッチバックして、凹部３０２内にのみ残すようにすることで、第３の実施形態例に示すチップ３０００とすることができる（工程ｄ））。なお、第２の保護膜３０３の厚みや裏バンプ４００の厚みによっては、裏バンプ４００が第２の保護膜３０３の表面上に広がって庇部が形成される場合があり、その場合、裏バンプ４００の庇部の陰となる部分はエッチングされずに残ることがある。
【００４１】
また、上記工程ａ）ではレジストパターン９２を形成してから、工程ｂ）で第２の保護膜３０３を部分的にエッチングしたが、レジストパターン９２を形成せず、第２の保護膜３０３をＴＳＶ２００上の第１の保護膜３０１のみが露出するまで全面にエッチバックし、露出した第１の保護膜３０１と絶縁膜２１０をウェットエッチングにて除去して導体プラグ２２０を露出させてもよい。さらに、第２の保護膜３０３として感光性ポリマー（例えば、感光性ポリイミドや感光性ソルダーレジスト）を使用すると、第２の保護膜のエッチングに代えて、露光、現像を経てＴＳＶ２００上の第１の保護膜３０１を露出させることもでき、その後、第２の保護膜３０３をマスクに第１の保護膜３０１及び絶縁膜２１０をエッチングして導電プラグ２２０の底面を露出させることができる。
【００４２】
＜第４の実施形態例＞
本発明のさらに別の実施形態例について図１３を用いて説明する。図１３は、本発明の第４の実施形態例になるＴＳＶ構造を有する半導体装置（チップ）４０００の概略断面図である。図６と同じ構成については同じ符号を付し、説明を省略する。
【００４３】
上記の第１〜第３の実施形態例では、第２の保護膜３０３は第１の領域Ｒ１の溝１００Ｄ（第１の保護膜３０１に形成された第２の凹部３０２）内に埋め込まれているが、本実施形態例では溝１００Ｄ内は第１の保護膜３０１で埋め込まれており、第２の保護膜３０３は第１の領域Ｒ１の第１の保護膜３０１上に形成されている。また、裏バンプ４００の半田めっき層４１０は第２の保護膜３０３の側面と接し、第２の保護膜３０３の上面に延在している。
【００４４】
本実施形態例のチップ４０００では、半田めっき層４１０を第１の実施形態例のチップ１０００よりも厚く形成でき、スタンドオフを確保することが可能となる。又、接合時の半田めっき層４１０の広がりも制限でき、第１の領域Ｒ１における保護膜３００の厚みによりＴＳＶ寄生容量の増加も抑制されている。
【００４５】
図１４は、本実施形態例のチップ４０００の裏面側の形成工程を説明する工程断面図である。まず、第１の実施形態例における図８の工程ｂ）まで、同様に実施して、溝１００Ｄを形成した後、溝１００Ｄの幅の１／２以上の厚みに第１の保護膜３０１を形成する（工程ａ））。次に、ＣＭＰにより第１の保護膜３０１、絶縁膜２１０、必要に応じて導電プラグ２２０を研磨して、導電プラグ２２０を露出させる（工程ｂ））。続いて、全面に第２の保護膜３０３を成膜する（工程ｃ））。次に、第２の保護膜３０３に導電プラグ２２０を露出する開口部を形成する（工程ｄ））。開口部は、上記したようなエッチング法や、感光性ポリマーの使用では露光／現像により形成することができる。その後、無電解ＳｎＡｇめっきにより半田めっき層４１０を形成し、裏バンプ４００を形成する（工程ｅ））。工程ｅ）の状態で、チップ４０００に反り等の問題がなければ、第２の実施形態例のチップ２０００のように、この状態で使用することも可能である。本実施形態例では、さらに裏バンプ４００をマスクとして第２の保護膜３０３をエッチバックし、裏バンプ４００の庇部以外の第２の保護膜３０３を除去する（工程ｆ））。以上により図１３に示す構造が完成する。なお、裏バンプ４００の庇部が殆ど形成されていない場合には、別途マスクを用いて第２の保護膜３０３を裏バンプ４００の周りに残すようにしても良い。
【００４６】
上記第２及び第４の実施形態例では、第１の主面１００Ａ側から見て、貫通電極（導電プラグ２１０）の高さは、第２の保護膜３０３の最外面よりも低くなっている。
【符号の説明】
【００４７】
１００  半導体基板
１００Ａ  第１の主面
１００Ｂ  第２の主面
１００Ｃ  第１の領域底面
１００Ｄ  溝（第１の凹部）
１０１  メモリセル領域
１０２  周辺回路領域
２００  貫通電極（ＴＳＶ）
２１０  絶縁膜
２２０  導電プラグ
３００  保護膜
３０１  第１の保護膜
３０２  第２の凹部
３０３  第１の保護膜
４００  裏面金属バンプ（裏バンプ）
４１０  半田めっき層
５００  表面金属バンプ（表バンプ）
５１０  Ｃｕめっき層
５２０  Ｎｉ／Ａｕめっき層
６００  パッシベーション膜
６１０  配線
６１１  第１配線
６１２  第２配線
６１３  第３配線
６２０  層間絶縁膜
６２１  第１層間絶縁膜
６２２  第２層間絶縁膜
６２３  第３層間絶縁膜
Ｒ１  第１の領域
Ｒ２  第２の領域
１，１０００，２０００，３０００，４０００  半導体装置（ＤＲＡＭチップ）
１Ｆ  表面
１Ｒ，１Ｒ’  裏面
Ｔ１  第１の厚み
Ｔ２  第２の厚み
【図１】
2015153930.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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