(57)【要約】      （修正有）【課題】回路の性能を維持しつつ消費電力を低減することができる半導体装置を得る。【解決手段】半導体装置は、第１の信号生成部と、第１の処理部とを備えている。第２の処理部を備え、第１の信号生成部は、前記第２の処理部の動作周波数に基づいて、前記デューティ比を変更する。第１の信号生成部は、第２の処理部の動作周波数に基づいて、デューティ比が変更可能な起動信号を生成し、起動信号に基づいて間欠動作を行う。【選択図】図２
2015153236.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比が変更可能な起動信号を生成する第１の信号生成部と、
前記起動信号に基づいて間欠動作を行う第１の処理部と
を備えた半導体装置。
【請求項２】
第２の処理部を備え、
前記第１の信号生成部は、前記第２の処理部の動作周波数に基づいて、前記デューティ比を変更する
請求項１に記載の半導体装置。
【請求項３】
前記第１の処理部および前記第２の処理部に対して電源を供給する電源部をさらに備えた
請求項２に記載の半導体装置。
【請求項４】
前記第１の信号生成部は、第１のクロック信号が示す所定の長さの期間において、前記動作周波数に応じた数だけ第２のクロック信号のパルスをカウントすることにより、前記起動信号を生成する
請求項２に記載の半導体装置。
【請求項５】
前記起動信号に基づいて、互いに遷移タイミングが異なる第１の制御信号および第２の制御信号を生成する第２の信号生成部をさらに備え、
前記第１の処理部は、
前記第１の制御信号に基づいて間欠動作を行う第１の回路ブロックと、
前記第１の回路ブロックの出力信号に基づいて動作し、前記第２の制御信号に基づいて間欠動作を行う第２の回路ブロックと
を有する
請求項１に記載の半導体装置。
【請求項６】
間欠動作において、前記第１の回路ブロックが起動したのちに、前記第２の回路ブロックが起動する
請求項５に記載の半導体装置。
【請求項７】
間欠動作において、前記第２の回路ブロックの動作が停止したのちに、前記第１の回路ブロックの動作が停止する
請求項６に記載の半導体装置。
【請求項８】
前記第２の信号生成部は、
第３のクロック信号のパルスを、前記起動信号の遷移方向に応じてアップカウントまたはダウンカウントし、そのカウント値に基づいて前記第１の制御信号および前記第２の制御信号を生成する
請求項５に記載の半導体装置。
【請求項９】
前記第２の信号生成部は、
前記起動信号を遅延することにより、互いに遷移タイミングが異なる複数の信号を生成する遅延部と、
前記起動信号に基づいて、前記複数の信号から一の信号を選択して前記第１の制御信号として出力するとともに、前記複数の信号から他の一の信号を選択して前記第２の制御信号として出力するセレクタ部と
を有する
請求項５に記載の半導体装置。
【請求項１０】
前記第２の信号生成部は、前記第１の制御信号を遅延することにより前記第２の制御信号を生成する
請求項５に記載の半導体装置。
【請求項１１】
起動信号のデューティ比を変化させ、
前記起動信号に基づいて第１の処理部を間欠動作させる
半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、間欠動作を行う回路を備えた半導体装置、およびそのような半導体装置において用いられる制御方法に関する。
【背景技術】
【０００２】
近年、集積回路内にしばしば電源回路が搭載される。これにより、そのような集積回路を備えた電子機器では、部品数の削減や、設計自由度の向上や、消費電力の低減などを実現することができる。
【０００３】
このような集積回路において、さらなる消費電力の低減のために、システムの動作状態に応じて各回路への電源供給を動的に制御する方法が知られている。例えば、特許文献１には、集積回路を所定の各種機能ブロックに区分し、各機能ブロックに対してクロックイネーブル信号を一定の時間差で順次非アクティブにすることにより、通常モードから節電モードに移行する節電制御方法が開示されている。これにより、この集積回路では、節電モードに移行する際の電源電圧の急激な低下に起因する、集積回路の誤動作の防止を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６５４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、集積回路では、誤動作を防止しつつ消費電力を低減することが望まれており、回路の性能を維持しつつ消費電力を低減することが期待されている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、回路の性能を維持しつつ消費電力を低減することができる半導体装置および半導体装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の半導体装置は、第１の信号生成部と、第１の処理部とを備えている。第１の信号生成部は、デューティ比が変更可能な起動信号を生成するものである。第１の処理部は、起動信号に基づいて間欠動作を行うものである。
【０００８】
本開示の半導体装置の制御方法は、起動信号のデューティ比を変化させ、起動信号に基づいて第１の処理部を間欠動作させるものである。
【０００９】
本開示の半導体装置および半導体装置の制御方法では、第１の信号生成部により生成された起動信号に基づいて、第１の処理部において間欠動作が行われる。この起動信号は、デューティ比が変更可能なものである。
【発明の効果】
【００１０】
本開示の半導体装置および半導体装置の制御方法によれば、起動信号のデューティ比を変更可能にしたので、回路の性能を維持しつつ消費電力を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施の形態に係る受信装置の一構成例を表すブロック図である。
【図２】図１に示した起動信号の一例を表すタイミング波形図である。
【図３】図１に示した制御信号生成部の一構成例を表すブロック図である。
【図４】図３に示した制御信号の一例を表すタイミング波形図である。
【図５】図３に示した制御信号生成部の一動作例を表すタイミング波形図である。
【図６】図１に示した受信装置の一動作例を表すタイミング波形図である。
【図７】図１に示した起動信号生成部の一動作例を表すタイミング波形図である。
【図８】図１に示した起動信号生成部の他の動作例を表すタイミング波形図である。
【図９】図１に示した起動信号生成部の他の動作例を表すタイミング波形図である。
【図１０】図１に示した起動信号生成部の他の動作例を表すタイミング波形図である。
【図１１】図１に示した回路ブロックの間欠動作を表すタイミング波形図である。
【図１２Ａ】間欠動作時のスペクトラムを表す説明図である。
【図１２Ｂ】間欠動作時のスペクトラムを表す他の説明図である。
【図１２Ｃ】間欠動作時のスペクトラムを表す他の説明図である。
【図１３】変形例に係る制御信号生成部の一構成例を表すブロック図である。
【図１４】図１３に示した制御信号生成部の一動作例を表すタイミング波形図である。
【図１５】変形例に係る受信装置の一構成例を表すブロック図である。
【図１６】他の変形例に係る制御信号生成部の一構成例を表すブロック図である。
【図１７】図１６に示した制御信号生成部の一動作例を表すタイミング波形図である。
【図１８】他の変形例に係る制御信号生成部の一構成例を表すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【００１３】
［構成例］
図１は、第１の実施の形態に係る半導体装置が適用された受信装置の一構成例を表すものである。受信装置１は、無線通信システムにおいて、無線信号を受信する装置である。なお、本開示の実施の形態に係る半導体装置の制御方法は、本実施の形態により具現化されるので、併せて説明する。受信装置１は、電源回路１０と、回路１１〜１３と、受信部２０と、間欠動作制御部３０とを備えている。
【００１４】
電源回路１０は、受信装置１内の各回路に対して電源電圧ＶＤＤを供給するものである。具体的には、電源回路１０は、例えばレギュレータなどを用いて構成され、受信装置１の外部から供給された電源電圧ＶＤＤ１（図示せず）に基づいて、電源電圧ＶＤＤを生成するものである。なお、図１では、電源回路１０は、回路ブロック２１〜２３に電源電圧ＶＤＤを供給するように描いたが、他のすべての回路に対しても同様に電源電圧ＶＤＤを供給するようになっている。
【００１５】
回路ブロック２１〜２３は、電源回路１０から電源電圧ＶＤＤの供給を受け、所定の動作を行うものである。その際、回路ブロック２１〜２３は、制御信号ＥＮ１〜ＥＮ３に基づいて間欠動作を行うようになっている。具体的には、回路ブロック２１は、制御信号ＥＮ１がアクティブである場合には所定の動作を行って信号Ｓ２１を生成し、制御信号ＥＮ１が非アクティブである場合には、動作を停止するものである。回路ブロック２２は、制御信号ＥＮ２がアクティブである場合には、信号Ｓ２１に基づいて所定の動作を行って信号Ｓ２２を生成し、制御信号ＥＮ２が非アクティブである場合には、動作を停止するものである。回路ブロック２３は、制御信号ＥＮ３がアクティブである場合には、信号Ｓ２２に基づいて所定の動作を行い、制御信号ＥＮ３が比アクティブである場合には、動作を停止するものである。制御信号ＥＮ１〜ＥＮ３は、後述するように、遷移タイミングが互いに異なるものである。回路ブロック２１〜２３では、このように間欠動作を行うことにより、消費電力を低減することができるようになっている。
【００１６】
なお、この例では、３つの回路ブロック２１〜２３が間欠動作を行うようにしたが、これに限定されるものではなく、これに代えて、例えば２つの回路ブロックが間欠動作を行ってもよいし、４つ以上の回路ブロックが間欠動作を行ってもよい。
【００１７】
受信部２０は、受信アンテナ（図示せず）から供給された信号Ｓrfに基づいて、ベースバンド信号Ｓbbを生成するものである。受信部２０は、動作周波数検出部２４を有している。動作周波数検出部２４は、受信部２０の動作周波数を検出し、その検出結果に基づいて複数ビットからなるデューティ比制御ワードＤＣＴＬを生成するものである。具体的には、動作周波数検出部２４は、例えば、信号Ｓrfの搬送波周波数、言い換えれば、無線通信が行われているチャンネルを検出し、その検出結果に基づいて、デューティ比制御ワードＤＣＴＬを生成する。このデューティ比制御ワードＤＣＴＬは、後述するように、間欠動作制御部３０のカウンタ３３におけるカウント値ＣＮＴの初期値を示すものである。
【００１８】
間欠動作制御部３０は、デューティ比制御ワードＤＣＴＬに基づいて、制御信号ＥＮ１〜ＥＮ３を生成するものである。間欠動作制御部３０は、クロック信号生成部３１と、起動信号生成部３２と、制御信号生成部４０とを有している。
【００１９】
クロック信号生成部３１は、クロック信号ＣＬＫ１〜ＣＬＫ３を生成するものである。クロック信号ＣＬＫ１の周波数は、クロック信号ＣＬＫ２の周波数よりも低いものであり、クロック信号ＣＬＫ２の周波数は、クロック信号ＣＬＫ３の周波数よりも低いものである。具体的には、例えば、クロック信号ＣＬＫ１の周波数は８ＭＨｚであり、クロック信号ＣＬＫ２の周波数は２５０ＭＨｚであり、クロック信号ＣＬＫ３の周波数は１ＧＨｚである。
【００２０】
起動信号生成部３２は、デューティ比制御ワードＤＣＴＬ、およびクロック信号ＣＬＫ１，ＣＬＫ２に基づいて、起動信号ＥＮを生成するものである。起動信号生成部３２は、カウンタ３３と、カウンタ制御部３４とを有している。
【００２１】
カウンタ３３は、デューティ比制御ワードＤＣＴＬ、ロード信号ＬＤ、およびカウンタ起動信号ＣＮＴＥＮに基づいて、クロック信号ＣＬＫ２のパルスをダウンカウントして、そのカウント値ＣＮＴを出力するものである。具体的には、カウンタ３３は、後述するように、ロード信号ＬＤがアクティブになったときに、デューティ比制御ワードＤＣＴＬが示す値をカウント値ＣＮＴの初期値として取り込む。そして、カウンタ３３は、カウンタ起動信号ＣＮＴＥＮがアクティブである期間において、クロック信号ＣＬＫ２のパルスをその初期値からダウンカウントするようになっている。
【００２２】
カウンタ制御部３４は、カウンタ３３を制御するとともに、カウンタ値ＣＮＴに基づいて起動信号ＥＮを生成するものである。具体的には、カウンタ制御部３４は、クロック信号ＣＬＫ１に基づいてロード信号ＬＤおよびカウンタ起動信号ＣＮＴＥＮを生成し、これらの信号を介して、カウンタ３３を制御する。そして、カウンタ制御部３４は、カウント値ＣＮＴに基づいて起動信号ＥＮを生成する。
【００２３】
この構成により、起動信号生成部３２は、以下に示すように、クロック信号ＣＬＫ１と同じ周期を有し、デューティ比制御ワードＤＣＴＬに応じたデューティ比を有する起動信号ＥＮを生成する。
【００２４】
図２は、起動信号ＥＮの波形例を表すものであり、（Ａ）はクロック信号ＣＬＫ１の波形を示し、（Ｂ）〜（Ｄ）は起動信号ＥＮの波形を示す。図２（Ｂ）は、デューティ比制御ワードＤＣＴＬがある値Ｎ１を示す場合（ケースＣ１）における起動信号ＥＮの波形を表し、図２（Ｃ）は、デューティ比制御ワードＤＣＴＬが値Ｎ１よりも小さい値Ｎ２を示す場合（ケースＣ２）における起動信号ＥＮの波形を表し、図２（Ｄ）はデューティ比制御ワードＤＣＴＬが値Ｎ２よりも小さい値Ｎ３を示す場合（ケースＣ３）における起動信号ＥＮの波形を表す。図２に示したように、起動信号生成部３２は、クロック信号ＣＬＫ１の周期Ｔと同じ周期の起動信号ＥＮを生成する。その際、起動信号生成部３２は、デューティ比制御ワードＤＣＴＬに応じて、起動信号ＥＮのデューティ比を変化させる。具体的には、起動信号生成部３２は、ケースＣ１では、パルス幅Ｗ１のパルスを有する起動信号ＥＮを生成し（図２（Ｂ））、ケースＣ２では、パルス幅Ｗ１よりも大きいパルス幅Ｗ２のパルスを有する起動信号ＥＮを生成し（図２（Ｃ））、ケースＣ３では、パルス幅Ｗ２よりも大きいパルス幅Ｗ３のパルスを有する起動信号ＥＮを生成する（図２（Ｄ））。すなわち、起動信号生成部３２は、デューティ比制御ワードＤＣＴＬが示す値が大きい場合には、デューティ比が小さい起動信号ＥＮを生成し、デューティ比制御ワードＤＣＴＬが示す値が小さい場合には、デューティ比が大きい起動信号ＥＮを生成するようになっている。
【００２５】
このように、起動信号生成部３２は、デューティ比制御ワードＤＣＴＬに応じたデューティ比を有する起動信号ＥＮを生成する。すなわち、受信装置１では、受信部２０の動作周波数により、起動信号ＥＮのデューティ比を制御する。これにより、受信装置１では、後述するように、受信部２０の回路の性能を維持しつつ消費電力を低減することができるようになっている。
【００２６】
制御信号生成部４０は、起動信号ＥＮおよびクロック信号ＣＬＫ３に基づいて、制御信号ＥＮ１〜ＥＮ３を生成するものである。
【００２７】
図３は、制御信号生成部４０の一構成例を表すものである。制御信号生成部４０は、エッジ検出回路４１と、カウンタ４２と、カウンタ制御部４３と、デコーダ４４とを有している。
【００２８】
エッジ検出回路４１は、起動信号ＥＮの立ち上がりエッジまたは立ち下がりエッジを検出し、その検出結果をアップダウン制御信号ＵＤＣＴＬとして出力するとともに、制御信号ＳＴＡＲＴを所定期間アクティブにするものである。
【００２９】
カウンタ４２は、アップダウン制御信号ＵＤＣＴＬ、カウンタ起動信号ＣＮＴＥＮ２、および制御信号ＦＩＮＩＳＨに基づいて、クロック信号ＣＬＫ３のパルスをアップカウントまたはダウンカウントして、そのカウント値ＣＮＴ２を出力するものである。具体的には、カウンタ４２は、後述するように、カウンタ起動信号ＣＮＴＥＮ２がアクティブである期間において、アップダウン制御信号ＵＤＣＴＬに応じて、クロック信号ＣＬＫ３のパルスをアップカウントまたはダウンカウントする。その際、カウンタ４２は、アップダウン制御信号ＵＤＣＴＬがエッジ検出回路４１において立ち上がりエッジが検出されたことを示す場合には、クロック信号ＣＬＫ３のパルスをアップカウントし、カウント値ＣＮＴ２が所定値になったときに制御信号ＦＩＮＩＳＨをアクティブにする。またカウンタ４２は、アップダウン制御信号ＵＤＣＴＬがエッジ検出回路４１において立ち下がりエッジが検出されたことを示す場合には、クロック信号ＣＬＫ３のパルスをダウンカウントし、カウント値ＣＮＴ２が所定値になったときに制御信号ＦＩＮＩＳＨをアクティブにするようになっている。
【００３０】
カウンタ制御部４３は、カウンタ４２を制御するものである。具体的には、カウンタ制御部４３は、クロック信号ＣＬＫ３、および制御信号ＳＴＡＲＴ，ＦＩＮＩＳＨに基づいてカウンタ起動信号ＣＮＴＥＮ２を生成し、この信号を介してカウンタ４２を制御するようになっている。
【００３１】
デコーダ４４は、後述するように、カウント値ＣＮＴ２に基づいて、制御信号ＥＮ１〜ＥＮ３を生成するものである。
【００３２】
この構成により、制御信号生成部４０は、以下に示すように、起動信号ＥＮに基づいて、遷移タイミングが互いに異なる制御信号ＥＮ１〜ＥＮ３を生成する。
【００３３】
図４は、制御信号ＥＮ１〜ＥＮ３の波形例を表すものであり、（Ａ）は起動信号ＥＮの波形を示し、（Ｂ）〜（Ｄ）は制御信号ＥＮ１〜ＥＮ３の波形をそれぞれ示す。制御信号生成部４０は、タイミングｔ１において起動信号ＥＮがアクティブになったのち、タイミングｔ２〜ｔ４において、制御信号ＥＮ１〜ＥＮ３をこの順で順次アクティブにする。また、制御信号生成部４０は、タイミングｔ５において起動信号ＥＮが非アクティブになったのち、タイミングｔ６〜ｔ８において、制御信号ＥＮ３〜ＥＮ１をこの順で順次非アクティブにする。
【００３４】
これにより、受信装置１では、間欠動作において起動する際には、制御信号ＥＮ１により制御される回路ブロック２１が最初に起動して信号Ｓ２１を生成し、次に、制御信号ＥＮ２により制御される回路ブロック２２が起動して信号Ｓ２２を生成し、次に、制御信号ＥＮ３により制御される回路ブロック２３が起動する。また、動作を停止する際には、制御信号ＥＮ３により制御される回路ブロック２３が最初に動作を停止し、次に、制御信号ＥＮ２により制御される回路ブロック２２が動作を停止し、次に、制御信号ＥＮ１により制御される回路ブロック２１が動作を停止するようになっている。
【００３５】
ここで、起動信号生成部３２は、本開示における「第１の信号生成部」の一具体例に対応する。制御信号生成部４０は、本開示における「第２の信号生成部」の一具体例に対応する。回路ブロック２１〜２３は、本開示における「第１の処理部」の一具体例に対応する。受信部２０は、本開示における「第２の処理部」の一具体例に対応する。クロック信号ＣＬＫ１は、本開示における「第１のクロック信号」の一具体例に対応し、クロック信号ＣＬＫ２は、本開示における「第２のクロック信号」の一具体例に対応し、クロック信号ＣＬＫ３は、本開示における「第３のクロック信号」の一具体例に対応する。
【００３６】
［動作および作用］
続いて、本実施の形態の受信装置１の動作および作用について説明する。
【００３７】
（全体動作概要）
まず、図１を参照して、受信装置１の全体動作概要を説明する。電源回路１０は、受信装置１内の各回路に対して電源電圧ＶＤＤを供給する。回路ブロック２１〜２３は、電源回路１０から電源電圧ＶＤＤの供給を受け、制御信号ＥＮ１〜ＥＮ３に基づいて間欠動作を行う。受信部２０は、受信アンテナから供給された信号Ｓrfに基づいて、ベースバンド信号Ｓbbを生成する。受信部２０の動作周波数検出部２４は、受信部２０の動作周波数を検出し、その検出結果に基づいてデューティ比制御ワードＤＣＴＬを生成する。間欠動作制御部３０のクロック信号生成部３１は、クロック信号ＣＬＫ１〜ＣＬＫ３を生成する。起動信号生成部３２は、デューティ比制御ワードＤＣＴＬおよびクロック信号ＣＬＫ１，ＣＬＫ２に基づいて起動信号ＥＮを生成する。制御信号生成部４０は、起動信号ＥＮおよびクロック信号ＣＬＫ３に基づいて、制御信号ＥＮ１〜ＥＮ３を生成する。
【００３８】
（制御信号生成部４０）
制御信号生成部４０は、起動信号ＥＮに基づいて、遷移タイミングが互いに異なる制御信号ＥＮ１〜ＥＮ３を生成する。以下に、その動作を詳細に説明する。
【００３９】
図５は、制御信号生成部４０の動作のタイミング波形図を表すものであり、（Ａ）は起動信号ＥＮの波形を示し、（Ｂ）はクロック信号ＣＬＫ３の波形を示し、（Ｃ）はアップダウン制御信号ＵＤＣＴＬの波形を示し、（Ｄ）は制御信号ＳＴＡＲＴの波形を示し、（Ｅ）はカウンタ起動信号ＣＮＴＥＮ２の波形を示し、（Ｆ）は制御信号ＦＩＮＩＳＨの波形を示し、（Ｇ）はカウント値ＣＮＴ２を示し、（Ｈ）〜（Ｊ）は制御信号ＥＮ１〜ＥＮ３の波形を示す。この例では、起動信号ＥＮ、制御信号ＳＴＡＲＴ，ＦＩＮＩＳＨ、カウンタ起動信号ＣＮＴＥＮ２、および制御信号ＥＮ１〜ＥＮ３は、高レベルがアクティブを示し、低レベルが非アクティブを示している。また、図５（Ｇ）において、カウント値ＣＮＴ２を数字で示している。
【００４０】
まず、タイミングｔ１１において、起動信号ＥＮが低レベルから高レベルに変化する（図５（Ａ））。これに応じて、エッジ検出回路４１は、起動信号ＥＮの立ち上がりエッジを検出し、タイミングｔ１２において、アップダウン制御信号ＵＤＣＴＬを低レベルから高レベルに変化させ（図５（Ｃ））、カウンタ４２に対してアップカウントすべき旨を指示する。また、エッジ検出回路４１は、それと同時に、制御信号ＳＴＡＲＴを低レベルから高レベルに変化させる（図５（Ｄ））。これに応じて、カウンタ制御部４３は、タイミングｔ１３において、カウンタ起動信号ＣＮＴＥＮ２を低レベルから高レベルに変化させ（図５（Ｅ））、カウンタ４２に対してクロック信号ＣＬＫ３のパルスをアップカウントするように指示する。そして、このタイミングｔ１３において、エッジ検出回路４１は、制御信号ＳＴＡＲＴを高レベルから低レベルに変化させる（図５（Ｄ））。
【００４１】
カウンタ４２は、カウンタ起動信号ＣＮＴＥＮ２がアクティブであるタイミングｔ１３〜ｔ１７の期間において、クロック信号ＣＬＫ３のパルスをアップカウントし（図５（Ｇ））、このカウント値ＣＮＴ２に応じて、デコーダ４４が制御信号ＥＮ１〜ＥＮ３を生成する（図５（Ｈ）〜（Ｊ））。具体的には、タイミングｔ１４において、カウンタ４２はカウント値ＣＮＴ２を“０”から“１”に変化させ、デコーダ４４は制御信号ＥＮ１を低レベルから高レベルに変化させる。次に、タイミングｔ１５において、カウンタ４２はカウント値ＣＮＴ２を“１”から“２”に変化させ、デコーダ４４は制御信号ＥＮ２を低レベルから高レベルに変化させる。次に、タイミングｔ１６において、カウンタ４２はカウント値ＣＮＴ２を“２”から“３”に変化させ、デコーダ４４は制御信号ＥＮ３を低レベルから高レベルに変化させる。
【００４２】
次に、タイミングｔ１７において、カウンタ４２は、制御信号ＦＩＮＩＳＨを低レベルから高レベルに変化させる（図５（Ｆ））。すなわち、カウンタ４２は、カウント値ＣＮＴ２が所定の値“３”になったため、制御信号ＦＩＮＩＳＨをアクティブにする。これに応じて、カウンタ制御部４３は、このタイミングｔ１７において、カウンタ起動信号ＣＮＴＥＮ２を高レベルから低レベルに変化させる（図５（Ｅ））。これにより、カウンタ４２は、アップカウントを停止する（図５（Ｇ））。そして、タイミングｔ１８において、カウンタ４２は、制御信号ＦＩＮＩＳＨを高レベルから低レベルに変化させる（図５（Ｆ））。
【００４３】
その後しばらく経過したのち、タイミングｔ２１において、起動信号ＥＮが高レベルから低レベルに変化する（図５（Ａ））。これに応じて、エッジ検出回路４１は、起動信号ＥＮの立ち下がりエッジを検出し、タイミングｔ２２において、アップダウン制御信号ＵＤＣＴＬを高レベルから低レベルに変化させ（図５（Ｃ））、カウンタ４２に対してダウンカウントすべき旨を指示する。また、エッジ検出回路４１は、それと同時に、制御信号ＳＴＡＲＴを低レベルから高レベルに変化させる（図５（Ｄ））。これに応じて、カウンタ制御部４３は、タイミングｔ２３において、カウンタ起動信号ＣＮＴＥＮ２を低レベルから高レベルに変化させ（図５（Ｅ））、カウンタ４２に対してクロック信号ＣＬＫ３のパルスをダウンカウントするように指示する。そして、このタイミングｔ２３において、エッジ検出回路４１は、制御信号ＳＴＡＲＴを高レベルから低レベルに変化させる（図５（Ｄ））。
【００４４】
カウンタ４２は、カウンタ起動信号ＣＮＴＥＮ２がアクティブであるタイミングｔ２３〜ｔ２７の期間において、クロック信号ＣＬＫ３のパルスをダウンカウントし（図５（Ｇ））、このカウント値ＣＮＴ２に応じて、デコーダ４４が制御信号ＥＮ１〜ＥＮ３を生成する（図５（Ｈ）〜（Ｊ））。具体的には、タイミングｔ２４において、カウンタ４２はカウント値ＣＮＴ２を“３”から“２”に変化させ、デコーダ４４は制御信号ＥＮ３を高レベルから低レベルに変化させる。次に、タイミングｔ２５において、カウンタ４２はカウント値ＣＮＴ２を“２”から“１”に変化させ、デコーダ４４は制御信号ＥＮ２を高レベルから低レベルに変化させる。次に、タイミングｔ２６において、カウンタ４２はカウント値ＣＮＴ２を“１”から“０”に変化させ、デコーダ４４は制御信号ＥＮ１を高レベルから低レベルに変化させる。
【００４５】
次に、タイミングｔ２７において、カウンタ４２は、制御信号ＦＩＮＩＳＨを低レベルから高レベルに変化させる（図５（Ｆ））。すなわち、カウンタ４２は、カウント値ＣＮＴ２が所定の値“０”になったため、制御信号ＦＩＮＩＳＨをアクティブにする。これに応じて、カウンタ制御部４３は、このタイミングｔ２７において、カウンタ起動信号ＣＮＴＥＮ２を高レベルから低レベルに変化させる（図５（Ｅ））。これにより、カウンタ４２は、ダウンカウントを停止する（図５（Ｇ））。そして、タイミングｔ２８において、カウンタ４２は、制御信号ＦＩＮＩＳＨを高レベルから低レベルに変化させる（図５（Ｆ））。
【００４６】
このようにして、制御信号生成部４０は、タイミングｔ１４〜ｔ１６において、制御信号ＥＮ１〜ＥＮ３をこの順で順次アクティブにする。これにより、受信装置１では、制御信号ＥＮ１により制御される回路ブロック２１が最初に起動して信号Ｓ２１を生成し、次に、制御信号ＥＮ２により制御される回路ブロック２２が起動して信号Ｓ２２を生成し、次に、制御信号ＥＮ３により制御される回路ブロック２３が起動する。また、制御信号生成部４０は、タイミングｔ２４〜ｔ２６において、制御信号ＥＮ３〜ＥＮ１をこの順で順次非アクティブにする。これにより、受信装置１では、制御信号ＥＮ３により制御される回路ブロック２３が最初に動作を停止し、次に、制御信号ＥＮ２により制御される回路ブロック２２が動作を停止し、次に、制御信号ＥＮ１により制御される回路ブロック２１が動作を停止する。
【００４７】
このように、受信装置１では、回路ブロック２２の動作期間において回路ブロック２１は常に動作し、回路ブロック２３の動作期間において回路ブロック２２が常に動作する。これにより、回路ブロック２２には、信号Ｓ２１が安定して供給され、回路ブロック２３には、信号Ｓ２２が安定して供給される。その結果、受信装置１では、過渡的に消費電流が増加するなどの不測の事態が生じるおそれを低減することができる。すなわち、例えば、回路ブロック２２の動作期間において、回路ブロック２１が動作していない期間がある場合には、回路ブロック２２には、この期間において信号Ｓ２１が安定して供給されないおそれがある。これにより、例えば、回路ブロック２２の動作が不安定になり、過渡的に消費電流が増加するなどの不測の事態を招くおそれがある。一方、受信装置１では、回路ブロック２２の動作期間において回路ブロック２１は常に動作し、回路ブロック２３の動作期間において回路ブロック２２が常に動作するようにしたので、不測の事態が生じるおそれを低減することができる。
【００４８】
また、受信装置１では、このように、制御信号ＥＮ１〜ＥＮ３に基づいて回路ブロック２１〜２３を順次制御する。これにより、以下に示すように、電源電圧ＶＤＤの揺れを低減することができる。
【００４９】
図６は、間欠動作時のタイミング波形図を表すものであり、（Ａ）は起動信号ＥＮの波形を示し、（Ｂ）〜（Ｄ）は制御信号ＥＮ１〜ＥＮ３の波形を示し、（Ｅ）〜（Ｇ）は回路ブロック２１〜２３の電源端子に流れる電流ＩＤＤ１〜ＩＤＤ３の波形をそれぞれ示し、（Ｈ）は電源回路１０に流れる電源電流ＩＤＤの波形を示し、（Ｉ）は電源電圧ＶＤＤの波形を示す。
【００５０】
タイミングｔ３２において制御信号ＥＮ１がアクティブになると（図６（Ｂ））、回路ブロック２１が起動し、回路ブロック２１の電源端子に電流ＩＤＤ１が流れる（図６（Ｅ））。これにより、電源回路１０に流れる電源電流ＩＤＤは、回路ブロック２１の電流分だけ増加する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３２において過渡的に低下した後に、タイミングｔ３２の直前の電圧よりもやや低い電圧に向かって収束していく。
【００５１】
同様に、タイミングｔ３３において制御信号ＥＮ２がアクティブになると（図６（Ｃ））、回路ブロック２２が起動して電流ＩＤＤ２が流れ（図６（Ｆ））、電源電流ＩＤＤはその電流分だけ増加する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３３において過渡的に低下した後に、タイミングｔ３３の直前の電圧よりもやや低い電圧に向かって収束していく。また、タイミングｔ３４において制御信号ＥＮ３がアクティブになると（図６（Ｄ））、回路ブロック２３が起動して電流ＩＤＤ３が流れ（図６（Ｇ））、電源電流ＩＤＤはその電流分だけ増加する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３４において過渡的に低下した後に、タイミングｔ３４の直前の電圧よりもやや低い電圧に向かって収束していく。
【００５２】
一方、タイミングｔ３６において制御信号ＥＮ３が非アクティブになると（図６（Ｄ））、回路ブロック２３が動作を停止し、回路ブロック２３の電源端子の電流ＩＤＤ３が減少する（図６（Ｇ））。これにより、電源回路１０に流れる電源電流ＩＤＤは、回路ブロック２３の電流分だけ減少する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３６において過渡的に上昇した後に、タイミングｔ３６の直前の電圧よりもやや高い電圧に向かって収束していく。
【００５３】
同様に、タイミングｔ３７において制御信号ＥＮ２が非アクティブになると（図６（Ｃ））、回路ブロック２２が動作を停止して電流ＩＤＤ２が減少し（図６（Ｆ））、電源電流ＩＤＤはその電流分だけ減少する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３７において過渡的に上昇した後に、タイミングｔ３７の直前の電圧よりもやや高い電圧に向かって収束していく。また、タイミングｔ３８において制御信号ＥＮ１が非アクティブになると（図６（Ｂ））、回路ブロック２１が動作を停止して電流ＩＤＤ１が減少し（図６（Ｅ））、電源電流ＩＤＤはその電流分だけ減少する（図６（Ｈ））。このとき、電源電圧ＶＤＤは、タイミングｔ３８において過渡的に上昇した後に、タイミングｔ３８の直前の電圧よりもやや高い電圧に向かって収束していく。
【００５４】
このように、電源電圧ＶＤＤは、制御信号ＥＮ１〜ＥＮ３の遷移に応じて変動する。その際、受信装置１では、制御信号ＥＮ１〜ＥＮ３に基づいて回路ブロック２１〜２３の間欠動作をそれぞれ制御するようにしたので、電源電圧ＶＤＤの変動量を抑えることができる。すなわち、例えば、制御信号ＥＮ１〜ＥＮ３の代わりに、起動信号ＥＮに基づいて回路ブロック２１〜２３の間欠動作を制御した場合には、図６（Ｉ）において破線で示したように、起動信号ＥＮの遷移タイミングｔ３１，ｔ３５において、過渡的に電源電圧ＶＤＤがより大きく変化するおそれがある。このような場合には、この電源回路１０から電源電圧ＶＤＤの供給を受けている他の回路が誤動作をするおそれがある。また、タイミングｔ３５付近に示したように、電源電圧ＶＤＤが上昇してトランジスタ等の耐圧Ｖｂを超えた場合には、回路が破壊され、あるいは回路の信頼性が低下するおそれがある。一方、受信装置１では、制御信号ＥＮ１〜ＥＮ３に基づいて回路ブロック２１〜２３の間欠動作をそれぞれ制御するようにしたので、電源電圧ＶＤＤの変動量を抑えることができる。これにより、回路が誤動作をするおそれを低減することができるとともに、回路が破壊され、あるいは回路の信頼性が低下するおそれを低減することができる。
【００５５】
また、受信装置１では、このように電源電圧ＶＤＤの変動量を抑えることができるようにしたので、電源電圧ＶＤＤを安定させるための容量素子の容量値を小さくすることができる。これにより、特に、受信装置１を１チップで構成した場合には、回路面積を小さく抑えることができる。
【００５６】
（起動信号生成部３２）
起動信号生成部３２は、デューティ比制御ワードＤＣＴＬに基づいて、そのデューティ比制御ワードＤＣＴＬが示す値に応じたデューティ比を有する起動信号ＥＮを生成する。以下に、その動作を詳細に説明する。
【００５７】
図７は、起動信号生成部３２の動作のタイミング波形図を表すものであり、（Ａ）はクロック信号ＣＬＫ１の波形を示し、（Ｂ）はクロック信号ＣＬＫ２の波形を示し、（Ｃ）はカウント値ＣＮＴを示し、（Ｄ）はロード信号ＬＤの波形を示し、（Ｅ）はカウンタ起動信号ＣＮＴＥＮの波形を示し、（Ｆ）は起動信号ＥＮの波形を示す。この例では、ロード信号ＬＤ、カウンタ起動信号ＣＮＴＥＮ、および起動信号ＥＮは、高レベルがアクティブを示し、低レベルが非アクティブを示している。また、図７（Ｃ）において、カウント値ＣＮＴを数字で示している。
【００５８】
まず、タイミングｔ４１において、クロック信号ＣＬＫ１が低レベルから高レベルに変化する（図７（Ａ））。これに応じて、カウンタ制御部３４は、ロード信号ＬＤを低レベルから高レベルに変化させ（図７（Ｄ））、カウンタ３３に対して、デューティ比制御ワードＤＣＴＬが示す値を初期値（この例ではＮ）として取り込むように指示する。そして、タイミングｔ４２において、カウンタ制御部３４は、ロード信号ＬＤを高レベルから低レベルに変化させるとともに、カウンタ起動信号ＣＮＴＥＮを低レベルから高レベルに変化させ（図７（Ｅ））、カウンタ３３に対して、クロック信号ＣＬＫ２のパルスを、値Ｎからダウンカウントするように指示する。また、カウンタ制御部３４は、このタイミングｔ４２において、起動信号ＥＮを高レベルから低レベルに変化させる（図７（Ｆ））。
【００５９】
カウンタ３３は、カウンタ起動信号ＣＮＴＥＮがアクティブであるタイミングｔ４２〜ｔ４３の期間において、クロック信号ＣＬＫ２のパルスを、値Ｎからダウンカウントする（図７（Ｃ））。この例では、タイミングｔ４２〜ｔ４３の期間におけるあるタイミングにおいて、クロック信号ＣＬＫ１が高レベルから低レベルに変化する（図７（Ａ））。そして、カウンタ制御部３４は、カウント値ＣＮＴが“０”になるタイミングｔ４３で、カウンタ起動信号ＣＮＴＥＮを高レベルから低レベルに変化させ（図７（Ｅ））、タイミングｔ４４において、起動信号ＥＮを低レベルから高レベルに変化させる（図７（Ｆ））。
【００６０】
次に、タイミングｔ４５において、クロック信号ＣＬＫ１が低レベルから高レベルに変化する（図７（Ａ））。そして、カウンタ制御部３４は、タイミングｔ４６において、起動信号ＥＮを高レベルから低レベルに変化させる（図７（Ｆ））。
【００６１】
このように、起動信号生成部３２は、周期Ｔの期間のうち、デューティ比制御ワードＤＣＴＬが示す値Ｎに応じた長さの期間において起動信号ＥＮを低レベルにし、それ以外の期間において起動信号ＥＮを高レベルにする。このようにして、起動信号生成部３２は、デューティ比制御ワードＤＣＴＬが示す値Ｎに応じたデューティ比を有する起動信号ＥＮを生成する。
【００６２】
図８〜１０は、デューティ比制御ワードＤＣＴＬが示す値Ｎを変化させたときの動作を表すものである。この例では、説明の便宜上、クロック信号ＣＬＫ２の周波数を、クロック信号ＣＬＫ１の周波数の１２倍にしている。図８は、値Ｎを“９”にした場合を示し、図９は、値Ｎを“８”にした場合を示し、図１０は、値Ｎを“７”にした場合を示す。
【００６３】
値Ｎを“９”にした場合には、カウンタ３３は、“９”からダウンカウントし（図８（Ｃ））、値Ｎを“８”にした場合には、カウンタ３３は、“８”からダウンカウントし（図９（Ｃ））、値Ｎを“７”にした場合には、カウンタ３３は、“７”からダウンカウントする（図８（Ｃ））。これにより、起動信号ＥＮのデューティ比は、値Ｎが大きいほど小さくなり、値Ｎが小さいほど大きくなる。
【００６４】
このように、受信装置１では、デューティ比制御ワードＤＣＴＬに基づいて、起動信号ＥＮのデューティ比を制御する。そして、制御信号４０は、図５等に示したように、その起動信号ＥＮに基づいて、制御信号ＥＮ１〜ＥＮ３を生成する。すなわち、この制御信号ＥＮ１〜ＥＮ３のデューティ比もまた、デューティ比制御ワードＤＣＴＬに基づいて制御される。これにより、以下に説明するように、回路の性能を維持しつつ消費電力を低減することができる。
【００６５】
図１１は、間欠動作による電源電流ＩＤＤの変化を表すものであり、（Ａ）はクロック信号ＣＬＫ１の波形を示し、（Ｂ）は起動信号ＥＮの波形を示し、（Ｃ）は電源電流ＩＤＤの波形を示す。なお、図１１では、クロック信号ＣＬＫ１の立ち上がりタイミングと起動信号ＥＮの立ち下がりタイミングとを同じタイミングとして描いている。すなわち、図７などに示したように、クロック信号ＣＬＫ１の立ち上がりタイミングと起動信号ＥＮの立ち下がりタイミングとは若干異なるが、このタイミング差は周期Ｔに比べて十分に小さいため、これらのタイミングを同じタイミングとして描いている。また、図１１では、起動信号ＥＮの立ち上がりタイミングと電源電流ＩＤＤの増加タイミングとを同じタイミングとして描いている。すなわち、図６などに示したように、電源電流ＩＤＤは、起動信号ＥＮの遷移の後に階段状に変化するが、そのタイミング差は周期Ｔに比べて十分に小さいため、これらのタイミングを同じタイミングとして描いている。起動信号ＥＮの立ち下がりタイミングと電源電流ＩＤＤの減少タイミングについても同様である。
【００６６】
図１１に示したように、回路ブロック２１〜２３は、起動信号ＥＮに基づいて、制御信号ＥＮ１〜ＥＮ３を介して間欠動作をおこなう。このときの電源電流ＩＤＤの波形は、以下のような、−Ｔ／２＜ｔ＜Ｔ／２の範囲で定義される、幅Ｗのパルスを有する関数ｆ（ｔ）で特徴づけられる。
【数１】
2015153236.tif 000003
すなわち、電源電流ＩＤＤの波形は、この関数ｆ（ｔ）を周期Ｔで繰り返すことにより表すことができる。この関数ｆ（ｔ）をフーリエ級数展開すると、フーリエ係数ａkは、以下の式により表すことができる。
【数２】
2015153236.tif 000004
このように、パルス幅Ｗを変化させることにより、フーリエ係数ａkを変化させることができる。これにより、以下に示すように、スペクトラムにおいてノッチが生じる周波数を変化させることができる。
【００６７】
図１２Ａ〜１２Ｃは、電源電流ＩＤＤのスペクトラムを表すものであり、図１２Ａは、図２に示したケースＣ１（パルス幅Ｗ１）の場合を示し、図１２Ｂは、ケースＣ２（パルス幅Ｗ２）の場合を示し、図１２Ｃは、ケースＣ３（パルス幅Ｗ３）の場合を示す。このように、パルス幅Ｗを変化させることにより、スペクトラムの形状を変化させることができる。よって、図１２Ａ〜１２Ｃに示したように、受信部２０の動作周波数範囲ｆrangeに、スペクトラムのノッチが対応するようにパルス幅Ｗを変化させることにより、間欠動作による受信部２０の動作への影響を低減することができる。
【００６８】
受信装置１では、動作周波数検出部２４が、受信部２０の動作周波数に基づいてデューティ比制御ワードＤＣＴＬを生成し、起動信号生成部３２が、このデューティ比制御ワードＤＣＴＬに基づいて、デューティ比制御ワードＤＣＴＬに応じたデューティ比の起動信号ＥＮを生成するようにした。これにより、受信装置１では、受信部２０の動作周波数範囲ｆrangeに、スペクトラムのノッチが対応するようにパルス幅Ｗ（デューティ比）を変化させることができ、受信部２０の性能を維持しつつ、消費電力を低減することができる。
【００６９】
［効果］
以上のように本実施の形態では、起動信号のパルス幅（デューティ比）を変更可能に構成したので、受信部の性能を維持しつつ、消費電力を低減することができる。
【００７０】
本実施の形態では、受信部の動作周波数に基づいて起動信号のパルス幅（デューティ比）を変化させるようにしたので、幅広い動作周波数範囲において受信部の性能を維持することができる。
【００７１】
本実施の形態では、互いに異なる遷移タイミングを有する制御信号ＥＮ１〜ＥＮ３に基づいて回路ブロック２１〜２３を制御するようにしたので、電源電圧の変動量を抑えることができる。これにより、回路が誤動作をするおそれを低減することができるとともに、回路が破壊され、あるいは回路の信頼性が低下するおそれを低減することができる。また、このように電源電圧ＶＤＤの変動量を抑えることができるため、電源電圧ＶＤＤを安定させるための容量素子の容量値を小さくすることができ、回路面積を小さく抑えることができる。
【００７２】
本実施の形態では、回路ブロック２２の動作期間において回路ブロック２１は常に動作し、回路ブロック２３の動作期間において回路ブロック２２が常に動作するようにしたので、不測の事態が生じるおそれを低減することができる。
【００７３】
［変形例１］
上記実施の形態では、一例として、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数を、それぞれ８ＭＨｚ、２５０ＭＨｚ、１ＧＨｚにしたが、これに限定されるものではなく、これに代えて、自由な値に設定することができる。例えば、クロック信号ＣＬＫ３の周期は、図５等に示したように、制御信号ＥＮ１〜ＥＮ３の遷移タイミングの差に対応するものであるため、この遷移タイミングの差をどのくらいにすべきかを検討し、その検討結果に基づいてクロック信号ＣＬＫ３の周波数を設定することができる。制御信号ＥＮ１〜ＥＮ３の遷移タイミングの差は、例えば、回路ブロック２１〜２３を起動した後に、これらの回路の動作状態が安定するまでの時間を考慮して決定することが望ましい。具体的には、例えば、回路ブロック２１〜２３のうち、動作状態が安定するまでの時間が最も長いものに基づいて、制御信号ＥＮ１〜ＥＮ３の遷移タイミングの差を決定することができる。また、例えば、回路ブロック２１〜２３のそれぞれにおける動作状態が安定するまでの時間に基づいて、制御信号ＥＮ１，ＥＮ２の遷移タイミングの差と、制御信号ＥＮ２，ＥＮ３の遷移タイミングの差とを別々に設定してもよい。また、例えば、最初に回路ブロック２１を起動して信号Ｓ２１をモニタし、これらが安定したことを確認してから回路ブロック２２を起動するようにしてもよい。
【００７４】
［変形例２］
上記実施の形態では、図５に示したように、制御信号ＥＮ１〜ＥＮ３の遷移タイミングは、クロック信号ＣＬＫ３の一周期分の時間だけ互いに異なるようにしたが、これに限定されるものではない。以下に、本変形例について、詳細に説明する。
【００７５】
図１３は、本変形例に係る制御信号生成部４０Ａの一構成例を表すものである。制御信号生成部４０Ａは、カウンタ制御部４３Ａを有している。カウンタ制御部４３Ａは、クロック信号ＣＬＫ２のパルスをカウントするカウンタ４９を有している。制御信号生成部４０Ａは、このカウンタ４９のカウント値に基づいて、カウンタ起動信号ＣＮＴＥＮ２を生成する。これにより、制御信号生成部４０Ａは、以下に説明するように、遷移タイミングが、カウンタ４９のカウント値に対応する時間だけ互いに異なる制御信号ＥＮ１〜ＥＮ３を生成するようになっている。
【００７６】
図１４は、制御信号生成部４０Ａの動作のタイミング波形図を表すものであり、（Ａ）は起動信号ＥＮの波形を示し、（Ｂ）はクロック信号ＣＬＫ３の波形を示し、（Ｃ）はアップダウン制御信号ＵＤＣＴＬの波形を示し、（Ｄ）は制御信号ＳＴＡＲＴの波形を示し、（Ｅ）はカウンタ起動信号ＣＮＴＥＮ２の波形を示し、（Ｆ）は制御信号ＦＩＮＩＳＨの波形を示し、（Ｇ）はカウント値ＣＮＴ２を示し、（Ｈ）〜（Ｊ）は制御信号ＥＮ１〜ＥＮ３の波形を示す。
【００７７】
この例では、カウンタ制御部４３Ａは、起動信号ＥＮがアクティブになった後、カウンタ制御信号ＣＮＴＥＮ２を、タイミングｔ５１〜ｔ５２の期間、タイミングｔ５３〜ｔ５４の期間、およびタイミングｔ５５〜ｔ５６の３つの期間においてアクティブにしている。すなわち、上記実施の形態に係るカウンタ制御部４３は、図５に示したように、カウンタ制御信号ＣＮＴＥＮ２を、タイミングｔ１３〜ｔ１７の期間においてアクティブにしたが、本変形例に係るカウンタ制御部４３Ａは、カウンタ制御信号ＣＮＴＥＮ２を、３つの期間においてアクティブにしている。具体的には、カウンタ制御部４３Ａは、この例では、カウンタ４９がクロック信号ＣＬＫ３のパルスを５つ数える度に１回、クロック信号ＣＬＫ３の１周期分の期間だけカウンタ制御信号ＣＮＴＥＮ２をアクティブにする。カウンタ４２は、カウンタ起動信号ＣＮＴＥＮ２がアクティブであるこれらの３つの期間において、クロック信号ＣＬＫ３のパルスをアップカウントし（図１４（Ｇ））、カウント値ＣＮＴ２に応じて、デコーダ４４が制御信号ＥＮ１〜ＥＮ３をアクティブにする（図１４（Ｈ）〜（Ｊ））。
【００７８】
同様に、カウンタ制御部４３Ａは、起動信号ＥＮが非アクティブになった後、カウンタ制御信号ＣＮＴＥＮ２を、タイミングｔ６１〜ｔ６２の期間、タイミングｔ６３〜ｔ６４の期間、およびタイミングｔ６５〜ｔ６６の３つの期間においてアクティブにしている。カウンタ４２は、カウンタ起動信号ＣＮＴＥＮ２がアクティブであるこれらの３つの期間において、クロック信号ＣＬＫ３のパルスをダウンカウントし（図１４（Ｇ））、カウント値ＣＮＴ２に応じて、デコーダ４４が制御信号ＥＮ１〜ＥＮ３を非アクティブにする（図１４（Ｈ）〜（Ｊ））。
【００７９】
このように構成することにより、制御信号ＥＮ１〜ＥＮ３の遷移タイミングの差を大きくすることができ、例えば、回路ブロック２１の動作状態が十分に安定してから回路ブロック２２を起動し、回路ブロック２２の動作状態が十分に安定してから回路ブロック２３を起動することができる。
【００８０】
なお、この例では、制御信号ＥＮ１，ＥＮ２の遷移タイミングの差と、制御信号ＥＮ２，ＥＮ３の遷移タイミングの差とを等しくしたが、これに限定されるものではなく、互いに異なるようにしてもよい。これにより、例えば、回路ブロック２１〜２３のそれぞれにおける動作状態が安定するまでの時間が異なる場合において、素早く起動し、また素早く動作を停止することができる。
【００８１】
［変形例３］
上記実施の形態では、クロック信号生成部３１は、３つのクロック信号ＣＬＫ１〜ＣＬＫ３を生成したが、これに限定されるものではなく、これに代えて、例えば図１５に示す受信装置１Ｂのように、クロック信号生成部３１Ｂが２つのクロック信号ＣＬＫ１，ＣＬＫ３を生成してもよい。受信装置１Ｂは、間欠動作制御部３０Ｂを備えている。間欠動作制御部３０Ｂは、クロック信号生成部３１Ｂと、起動信号生成部３２Ｂとを有している。起動信号生成部３２Ｂは、カウンタ３３Ｂを有している。カウンタ３３Ｂは、カウンタ３３Ｂは、上記実施の形態に係るカウンタ３３と同様に、デューティ比制御ワードＤＣＴＬ、ロード信号ＬＤ、およびカウンタ起動信号ＣＮＴＥＮに基づいて、クロック信号ＣＬＫ３のパルスをダウンカウントして、そのカウント値ＣＮＴを出力するものである。このカウンタ３３Ｂは、クロック信号ＣＬＫ２より周波数の高いクロック信号ＣＬＫ３のパルスをカウントするため、カウンタ３３と比べて、クロック信号ＣＬＫ３のパルスをより多くカウントするように構成されている。このように構成することにより、クロック信号の数を減らすことができ、回路構成をシンプルにすることができる。
【００８２】
［変形例４］
上記実施の形態では、カウンタ４２などを用いて制御信号ＥＮ１〜ＥＮ３を生成したが、これに限定されるものではなく、これに代えて、例えば、遅延回路を用いて制御信号ＥＮ１〜ＥＮ３を生成してもよい。以下に、本変形例に係る制御信号生成部５０，６０について説明する。
【００８３】
図１６は、本変形例に制御信号生成部５０の一構成例を表すものである。制御信号生成部５０は、遅延回路５１〜５３と、エッジ検出回路５４と、セレクタ５５とを有している。遅延回路５１は、起動信号ＥＮを所定時間だけ遅延して信号Ｄ１として出力するものである。遅延回路５２は、信号Ｄ１を所定時間だけ遅延して信号Ｄ２として出力するものである。遅延回路５３は、信号Ｄ２を所定時間だけ遅延して信号Ｄ３として出力するものである。エッジ検出回路５４は、起動信号ＥＮの立ち上がりエッジまたは立ち下がりエッジを検出し、その検出結果をアップダウン制御信号ＵＤＣＴＬとして出力するものである。セレクタ５５は、アップダウン制御信号ＵＤＣＴＬに基づいて、信号Ｄ１〜信号Ｄ３のそれぞれを、制御信号ＥＮ１〜ＥＮ３のうちのどの信号として出力するかを決定するものである。具体的には、セレクタ５５は、アップダウン制御信号ＵＤＣＴＬがエッジ検出回路５４において立ち上がりエッジが検出されたことを示す場合には、信号Ｄ１を制御信号ＥＮ１として出力し、信号Ｄ２を制御信号ＥＮ２として出力し、信号Ｄ３を制御信号ＥＮ３として出力する。また、セレクタ５５は、アップダウン制御信号ＵＤＣＴＬがエッジ検出回路５４において立ち下がりエッジが検出されたことを示す場合には、信号Ｄ１を制御信号ＥＮ３として出力し、信号Ｄ２を制御信号ＥＮ２として出力し、信号Ｄ３を制御信号ＥＮ１として出力するようになっている。
【００８４】
図１７は、制御信号生成部５０の一動作例を表すものである。タイミングｔ７１において、起動信号ＥＮが低レベルから高レベルに変化すると（図１７（Ａ））、エッジ検出回路５４は、起動信号ＥＮの立ち上がりエッジを検出し、その検出結果をセレクタ５５に対してアップダウン制御信号ＵＤＣＴＬを介して通知する。これにより、セレクタ５５は、タイミングｔ７１以降の期間において、信号Ｄ１を制御信号ＥＮ１として出力し（図１７（Ｂ），（Ｅ））、信号Ｄ２を制御信号ＥＮ２として出力し（図１７（Ｃ），（Ｆ））、信号Ｄ３を制御信号ＥＮ３として出力する（図１７（Ｄ），（Ｇ））。また、タイミングｔ７５において、起動信号ＥＮが高レベルから低レベルに変化すると（図１７（Ａ））、エッジ検出回路５４は、起動信号ＥＮの立ち下がりエッジを検出し、その検出結果をセレクタ５５に対してアップダウン制御信号ＵＤＣＴＬを介して通知する。これにより、セレクタ５５は、タイミングｔ７５以降の期間において、信号Ｄ１を制御信号ＥＮ３として出力し（図１７（Ｂ），（Ｇ））、信号Ｄ２を制御信号ＥＮ２として出力し（図１７（Ｃ），（Ｆ））、信号Ｄ３を制御信号ＥＮ１として出力する（図１７（Ｄ），（Ｅ））。
【００８５】
図１８は、本変形例に係る他の制御信号生成部６０の一構成例を表すものである。制御信号生成部６０は、遅延回路６１〜６３とを有している。遅延回路６１は、起動信号ＥＮを所定時間だけ遅延して制御信号ＥＮ１として出力するものである。遅延回路６２は、制御信号ＥＮ１を所定時間だけ遅延して制御信号ＥＮ２として出力するものである。遅延回路６３は、制御信号ＥＮ２を所定時間だけ遅延して制御信号ＥＮ３として出力するものである。制御信号生成部６０は、起動信号ＥＮがアクティブになった後、制御信号ＥＮ１〜ＥＮ３をこの順で順次アクティブにし、起動信号ＥＮが非アクティブになった後、制御信号ＥＮ１〜ＥＮ３をこの順で順次非アクティブにする。すなわち、上記実施の形態に係る制御信号生成部４０は、起動信号ＥＮが非アクティブになった後、制御信号ＥＮ３〜ＥＮ１をこの順で順次非アクティブにしたが、本変形例に係る制御信号生成部６０は、制御信号ＥＮ１〜ＥＮ３をこの順で順次非アクティブにする。この場合でも、電源電圧ＶＤＤの変動量を抑えることができ、回路が誤動作をするおそれを低減することができるとともに、回路が破壊され、あるいは回路の信頼性が低下するおそれを低減することができる。
【００８６】
以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００８７】
例えば、上記の実施の形態などでは、本技術を無線通信システムにおける受信装置に適用したが、これに限定されるものではなく、間欠動作を行う回路を備えたあらゆる分野の装置に適用することができる。
【００８８】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００８９】
なお、本技術は以下のような構成とすることができる。
【００９０】
（１）デューティ比が変更可能な起動信号を生成する第１の信号生成部と、
前記起動信号に基づいて間欠動作を行う第１の処理部と
を備えた半導体装置。
【００９１】
（２）第２の処理部を備え、
前記第１の信号生成部は、前記第２の処理部の動作周波数に基づいて、前記デューティ比を変更する
前記（１）に記載の半導体装置。
【００９２】
（３）前記第１の処理部および前記第２の処理部に対して電源を供給する電源部をさらに備えた
前記（２）に記載の半導体装置。
【００９３】
（４）前記第１の信号生成部は、第１のクロック信号が示す所定の長さの期間において、前記動作周波数に応じた数だけ第２のクロック信号のパルスをカウントすることにより、前記起動信号を生成する
前記（２）または（３）に記載の半導体装置。
【００９４】
（５）前記起動信号に基づいて、互いに遷移タイミングが異なる第１の制御信号および第２の制御信号を生成する第２の信号生成部をさらに備え、
前記第１の処理部は、
前記第１の制御信号に基づいて間欠動作を行う第１の回路ブロックと、
前記第１の回路ブロックの出力信号に基づいて動作し、前記第２の制御信号に基づいて間欠動作を行う第２の回路ブロックと
を有する
前記（１）から（４）のいずれかに記載の半導体装置。
【００９５】
（６）間欠動作において、前記第１の回路ブロックが起動したのちに、前記第２の回路ブロックが起動する
前記（５）に記載の半導体装置。
【００９６】
（７）間欠動作において、前記第２の回路ブロックの動作が停止したのちに、前記第１の回路ブロックの動作が停止する
前記（６）に記載の半導体装置。
【００９７】
（８）前記第２の信号生成部は、
第３のクロック信号のパルスを、前記起動信号の遷移方向に応じてアップカウントまたはダウンカウントし、そのカウント値に基づいて前記第１の制御信号および前記第２の制御信号を生成する
前記（５）から（７）のいずれかに記載の半導体装置。
【００９８】
（９）前記第２の信号生成部は、
前記起動信号を遅延することにより、互いに遷移タイミングが異なる複数の信号を生成する遅延部と、
前記起動信号に基づいて、前記複数の信号から一の信号を選択して前記第１の制御信号として出力するとともに、前記複数の信号から他の一の信号を選択して前記第２の制御信号として出力するセレクタ部と
を有する
前記（５）から（７）のいずれかに記載の半導体装置。
【００９９】
（１０）前記第２の信号生成部は、前記第１の制御信号を遅延することにより前記第２の制御信号を生成する
前記（５）または（６）に記載の半導体装置。
【０１００】
（１１）起動信号のデューティ比を変化させ、
前記起動信号に基づいて第１の処理部を間欠動作させる
半導体装置の制御方法。
【符号の説明】
【０１０１】
１，１Ｂ…受信装置、１０…電源回路、２０…受信部、２１〜２３…回路ブロック、２４…動作周波数検出部、３０，３０Ｂ…間欠動作制御部、３１，３１Ｂ…クロック信号生成部、３２，３２Ｂ…起動信号生成部、３３，３３Ｂ…カウンタ、３４…カウンタ制御部、４０，４０Ａ，５０，６０…制御信号生成部、４１…エッジ検出回路、４２…カウンタ、４３，４３Ａ…カウンタ制御部、４４…デコーダ、４９…カウンタ、５１〜５３…遅延回路、５４…エッジ検出回路、５５…セレクタ、６１〜６３…遅延回路、ＣＬＫ１〜ＣＬＫ３…クロック信号、ＣＮＴ，ＣＮＴ２…カウント値、ＣＮＴＥＮ，ＣＮＴＥＮ２…カウンタ起動信号、ＤＣＴＬ…デューティ比制御ワード、ＥＮ…起動信号、ＥＮ１〜ＥＮ３…制御信号、ｆrange…動作周波数範囲、ＩＤＤ…電源電流、ＩＤＤ１〜ＩＤＤ３…電流、ＬＤ…ロード信号、Ｎ，Ｎ１〜Ｎ３…値、Ｓbb…ベースバンド信号、Ｓrf，Ｓ２１，Ｓ２２…信号、ＳＴＡＲＴ，ＦＩＮＩＳＨ…制御信号、ＵＤＣＴＬ…アップダウン制御信号、ＶＤＤ…電源電圧、Ｗ１〜Ｗ３…パルス幅。
【図１】
2015153236.tif 000005
【図２】
2015153236.tif 000006
【図３】
2015153236.tif 000007
【図４】
2015153236.tif 000008
【図５】
2015153236.tif 000009
【図６】
2015153236.tif 000010
【図７】
2015153236.tif 000011
【図８】
2015153236.tif 000012
【図９】
2015153236.tif 000013
【図１０】
2015153236.tif 000014
【図１１】
2015153236.tif 000015
【図１２Ａ】
2015153236.tif 000016
【図１２Ｂ】
2015153236.tif 000017
【図１２Ｃ】
2015153236.tif 000018
【図１３】
2015153236.tif 000019
【図１４】
2015153236.tif 000020
【図１５】
2015153236.tif 000021
【図１６】
2015153236.tif 000022
【図１７】
2015153236.tif 000023
【図１８】
2015153236.tif 000024