(57)【要約】【課題】  信頼性の高いセットおよびリセットの書込みを行うことができる可変抵抗型メモリを提供する。【解決手段】  本発明の可変抵抗型メモリは、可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線ＢＬとソース線ＳＬの間に直列に接続されたメモリ素子を含むメモリアレイと、行方向の選択用トランジスタを選択する行選択手段と、列方向の可変抵抗素子を選択する列選択手段と、可変抵抗素子の書込みを制御する制御手段とを有する。制御手段は、選択されたビット線およびソース線に可変抵抗素子をリセットするためのバイアス電圧を印加し、かつ選択された選択用トランジスタのゲートに電圧が徐々に増加するようなパルスＰ２またはＰ３を印加する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイと、
行方向の選択用トランジスタを選択する行選択手段と、
列方向の可変抵抗素子を選択する列選択手段と、
可変抵抗素子の書込みを制御する制御手段とを有し、
前記制御手段は、選択されたビット線およびソース線に可変抵抗素子をリセットするためのバイアス電圧を印加し、かつ前記行選択手段によって選択された選択用トランジスタのゲートに電圧が徐々に増加するようなパルスを印加する、可変抵抗型メモリ。
【請求項２】
前記パルスは、ランプ波形のパルスである、請求項１に記載の可変抵抗型メモリ。
【請求項３】
前記パルスは、電圧が徐々に大きくなる複数のパルス列である、請求項１に記載の可変抵抗型メモリ。
【請求項４】
前記制御手段は、リセットされた可変抵抗素子の合否を検証するベリファイ手段を含み、前記ベリファイ手段によって不合格とされた可変抵抗素子に前記パルスをさらに印加する、請求項１ないし３いずれか１つに記載の可変抵抗型メモリ。
【請求項５】
前記ベリファイ手段は、選択されたワード線内の複数のリセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項４に記載の可変抵抗型メモリ。
【請求項６】
前記ベリファイ手段は、選択されたワード線内の複数のリセットおよびセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項４または５に記載の可変抵抗型メモリ。
【請求項７】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイを含む可変抵抗型メモリの書込み方法であって、
選択されたビット線およびソース線に可変抵抗素子をリセットするためのバイアス電圧を印加し、かつ選択された選択用トランジスタのゲートに電圧が徐々に大きくなるようなパルスを印加する、書込み方法。
【請求項８】
前記パルスは、ランプ波形のパルスである、請求項７に記載の書込み方法。
【請求項９】
前記パルスは、電圧が徐々に大きくなる複数のパルス列である、請求項７に記載の書込み方法。
【請求項１０】
書込み方法はさらに、リセットされた可変抵抗素子の合否を検証し、不合格とされた可変抵抗素子に前記パルスをさらに印加する、請求項７ないし９いずれか１つに記載の書込み方法。
【請求項１１】
書込み方法はさらに、選択されたワード線内の複数のリセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０に記載の書込み方法。
【請求項１２】
書込み方法はさらに、選択されたワード線内の複数のリセットおよびセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０または１１に記載の書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を利用した抵抗変化型メモリに関し、特に抵抗変化型メモリのリセットおよびセットの書込みに関する。
【背景技術】
【０００２】
フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリが注目されている。抵抗変化型メモリは、金属酸化物などの膜にパルス電圧を印加し、膜の抵抗を可逆的かつ不揮発的に設定することでデータを記憶するメモリとして知られている。抵抗変化型メモリは、電圧でデータを書き換えることができるため（電流が微量で）消費電力が小さく、また、１トランジスタ＋１抵抗からなる比較的単純な構造のためセル面積が約６F2（Ｆは配線の径で、数十ｎｍ程）と小さく、高密度化が可能であり、さらに、読み出し時間が１０ナノ秒程度とＤＲＡＭ並に高速であるという利点がある（特許文献１、２等）。
【０００３】
図１は、従来の抵抗変化型メモリのメモリアレイの典型的な構成を示す回路図である。１つのメモリ素子は、可変抵抗素子とこれに直列に接続されたアクセス用または選択用のトランジスタとから構成される。ｍ×ｎ（ｍ、ｎは、１以上の整数）個のメモリ素子が二次元アレイ状に形成され、選択用トランジスタのゲートにワード線ＷＬが接続され、選択用トランジスタの一方の電極が可変抵抗素子の一方の電極に接続され、他方の電極がソース線ＳＬに接続される。可変抵抗素子の他方の電極はビット線ＢＬに接続される。
【０００４】
可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって抵抗値を低抵抗状態または高抵抗状態に可逆的にかつ不揮発性に設定することができる。可変抵抗素子を高抵抗状態に設定（書込み）することをセット（ＳＥＴ）、低抵抗状態に設定（書込み）することをリセット（ＲＥＳＥＴ）という。
【０００５】
メモリ素子は、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬを選択することにより、ビット単位でアクセスすることができる。例えば、セルユニットＭ１１に書込みを行う場合には、ビット線ＢＬ１、ソース線ＳＬ１にセットまたはリセットに応じた電圧を印加し、ワード線ＷＬ１によってトランジスタをオンさせる。これにより、可変抵抗素子がセットまたはリセットされる。セルユニットＭ１１の読み出しを行う場合には、ビット線ＢＬ１、ソース線ＳＬ１に読み出しのための電圧を印加し、ワード線ＷＬ１によってトランジスタをオンさせる。ビット線ＢＬ１には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が表れ、これがセンス回路によって検出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−６４２８６号公報
【特許文献２】特開２００８−４１７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより実施され、電圧を印加したときに薄膜を流れる電流の向きによって、セットおよびリセットの極性が決定される。このようなフォーミングは、抵抗変化型メモリを出荷する前に行われる。
【０００８】
図２（Ａ）にフォーミングの一例を示す。例えば、ビット線ＢＬに０Ｖ、ソース線ＳＬにフォーミング電圧として４Ｖを印加し、ワード線ＷＬに選択用トランジスタＴがオンするのに必要な電圧６Ｖを印加する。これにより、可変抵抗素子Ｒには、ソース線ＳＬからビット線ＢＬに向けて電流が流れ、フォーミングが行われる。フォーミングが行われたとき、可変抵抗素子Ｒは、高抵抗状態、すなわちセットされた状態である。
【０００９】
可変抵抗素子Ｒをリセット、すなわち低抵抗状態にするには、図２（Ｂ）に示すように、例えば、ビット線ＢＬ＝０Ｖ、ソース線ＳＬ＝２Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒにはソース線ＳＬからビット線ＢＬに向けて電流が流れ、可変抵抗素子Ｒにリセットが設定される。可変抵抗素子Ｒをセットするには、図２（Ｃ）に示すように、例えば、ビット線ＢＬ＝２Ｖ、ソース線ＳＬ＝０Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒにはビット線ＢＬからソース線ＳＬに向けて電流が流れ、可変抵抗素子Ｒにセットが設定される。このように、可変抵抗素子Ｒをリセットさせるには、ＳＬ＞ＢＬのバイアス電圧を印加し、セットさせるには、ＳＬ＜ＢＬのバイアス電圧を印加する。
【００１０】
しかしながら、可変抵抗素子をリセットさせるとき、つまり、可変抵抗素子Ｒの電極間に金属酸化物を成長させるとき、金属酸化物の成長は必ずしも一様に再現性良く行われるものではない。リセットされた可変抵抗素子の中には、いわゆるテールビットと呼ばれる、正常にリセットされた可変抵抗素子よりも大きな電流を流すものが発生する。図３は、リセットされた可変抵抗素子の電流分布の特性を示している。同図は、金属酸化物として酸化ハフニウムの単層を用い、膜厚が７ｎｍ、５ｎｍのときのグラフを示している。ここでは、リセットされた可変抵抗素子が１μＡ以上の電流を流すものをテールビットとしている。正常にリセットされた可変抵抗素子は、全体の３σ以内に収まるが、残りの約０．３％にテールビットの可変抵抗素子が発生する。テールビットのように、より大きな電流を流す可変抵抗素子は、素子の劣化が速くなり、故障を招き易くなる。さらに、そのような可変抵抗素子をセットしようとしても、通常のバイアス電圧によって正常にセットすることができない場合がある。それ故、テールビットの発生を抑制することが望まれる。
【００１１】
本発明は、上記従来の課題を解決するものであり、信頼性の高いセットおよびリセットの書込みを行うことができる可変抵抗型メモリを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る可変抵抗型メモリは、可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイと、行方向の選択用トランジスタを選択する行選択手段と、列方向の可変抵抗素子を選択する列選択手段と、可変抵抗素子の書込みを制御する制御手段とを有し、前記制御手段は、選択されたビット線およびソース線に可変抵抗素子をリセットするためのバイアス電圧を印加し、かつ前記行選択手段によって選択された選択用トランジスタのゲートに電圧が徐々に増加するようなパルスを印加する。
【００１３】
好ましくは前記パルスは、ランプ波形のパルスである。好ましくは前記パルスは、電圧が徐々に大きくなる複数のパルス列である。好ましくは前記制御手段は、リセットされた可変抵抗素子の合否を検証するベリファイ手段を含み、前記ベリファイ手段によって不合格とされた可変抵抗素子に前記パルスをさらに印加する。好ましくは前記ベリファイ手段は、選択されたワード線内の複数のリセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する。好ましくは前記ベリファイ手段は、選択されたワード線内の複数のリセットおよびセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する。
【００１４】
本発明に係る書込み方法は、可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイを含む可変抵抗型メモリにおいて行われるものであって、選択されたビット線およびソース線に可変抵抗素子をリセットするためのバイアス電圧を印加し、かつ選択された選択用トランジスタのゲートに電圧が徐々に大きくなるようなパルスを印加する。
【発明の効果】
【００１５】
本発明によれば、可変抵抗素子をリセットするときに、選択用トランジスタのゲートに電圧が徐々に大きくなるようなパルスを印加するようにしたので、可変抵抗素子へ一気に電流が流れるのを抑制することができ、その結果、リセットされた可変抵抗素子が決められた大きさ以上の過剰な電流を流すことを防止することができる。リセットされた可変抵抗素子の過剰電流を抑制することで、可変抵抗素子が劣化する速度を抑制し、また可変抵抗素子のセットを容易にすることができる。
【図面の簡単な説明】
【００１６】
【図１】従来の抵抗変化型メモリのアレイ構成を示す図である。
【図２】図２（Ａ）は、フォーミングのときのバイアス電圧の例、図２（Ｂ）は、リセット時のバイアス電圧の例、図２（Ｃ）は、セット時のバイアス電圧の例である。
【図３】テールビットの発生割合の一例を示すグラフである。
【図４】本発明の実施例に係る抵抗変化型メモリの構成を示す図である。
【図５】本実施例のメモリ素子の構成を示す図である。
【図６】図６（Ａ）は、従来のリセット時に選択用トランジスタのゲートに印加されるパルスの波形を示し、図６（Ｂ）、（Ｂ）は、本実施例のリセット時に選択用トランジスタのゲートに印加されるパルスの波形を示す。
【図７】本発明の実施例に係る抵抗変化型メモリのリセット、セットおよび読出し時の各バイアス電圧の一例を示すテーブルである。
【図８】本発明の実施例によるリセット時の各部の電圧波形例を示す図である。
【図９】本発明の実施例の読出し時の各部の動作波形例を示す図である。
【図１０】本発明の実施例による複数の可変抵抗素子がリセットされたときのベリファイを示すフローである。
【図１１】本発明の実施例による複数の可変抵抗素子がセットされたときのベリファイを示すフローである。
【図１２】本発明の実施例によるメモリ素子の他の構成例を示す図である。
【発明を実施するための形態】
【００１７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。但し、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１８】
図４は、本発明の実施例に係る抵抗変化型メモリの全体構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、行列状に配列された複数のメモリ素子が配置されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータ等に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきワード線の選択および駆動を行うワード線選択回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードしデコード結果に基づきビット線の選択および駆動を行う列選択回路１７０と、列選択回路１７０によって選択されたセルユニットから読み出された信号を検出したり、選択されたセルユニットへの書込みデータを保持するセンス回路１８０と、可変抵抗素子のセット、リセット、読出し動作に必要なバイアス電圧を発生させ、これをワード線選択回路１６０およびセンス回路１８０等へ供給する電圧発生回路１９０とを含んで構成される。
【００１９】
メモリアレイ１１０は、図１に示すように、行列方向に配置された複数のメモリ素子Ｍ１１、Ｍ１２、…Ｍｍｎを含み、１つのメモリ素子は、１つの可変抵抗素子と１つの選択用トランジスタとから構成される。ビット線ＢＬとソース線ＳＬとの間に、可変抵抗素子と選択用トランジスタとが直列に接続され、選択用トランジスタのゲートがワード線に接続される。
【００２０】
可変抵抗素子がセットされた状態は、データ「０」または「１」のいずれかに対応し、可変抵抗素子がリセットされた状態は、データ「１」または「０」のいずれかに対応する。コントローラ１５０は、外部からのコマンドに基づき書込み（セット、リセット）や読出し動作等を制御する。ワード線選択回路１６０は、外部から受け取った行アドレス情報Ａｘに基づきワード線を選択し、列選択回路１７０は、外部から受け取った列アドレス情報Ａｙに基づきビット線を選択する。コントローラ１５０の制御により、選択されたワード線、ビット線およびソース線には、書込み（セット、リセット）および読出しに応じたバイアス電圧が印加される。
【００２１】
図５に、メモリ素子とセンス回路１８０の接続関係を示す。１つのメモリ素子は、ソース線ＳＬとビット線ＢＬとの間に直列に接続された可変抵抗素子Ｒと選択用トランジスタＴとを有する。選択用トランジスタＴのゲートＶｇには、ワード線ＷＬが共通に接続される。図５に示す例では、ｎビットのメモリ素子が行方向に配列され、ｎビットのメモリ素子のビット線ＢＬ１〜ＢＬｎがセンス回路１８０に接続される。選択されたメモリ素子の読出しが行われるとき、選択されたメモリ素子のビット線に表れる電圧または電流がセンス回路１８０によって検出される。また、選択されたメモリ素子への書込みが行われるとき、入出力バッファ１２０から入力された書込みデータがセンス回路１８０に転送され、センス回路１８０は、書込みデータ、すなわちセットまたはリセットに応じた電圧を選択されたビット線ＢＬないしソース線ＳＬに生成する。
【００２２】
次に、可変抵抗素子への書込み（リセット、セット）について説明する。コントローラ１５０は、外部入出力端子から得られたコマンド等に応答して書込みを開始し、各部の動作を制御する。入出力バッファ１２０から得られた行アドレスＡｘがワード線選択回路１６０へ提供され、列アドレスＡｙが列選択回路１７０へ提供される。また、書込みデータは、データレジスタ１４０を介してセンス回路１８０によって保持される。さらに、電圧発生回路１９０は、コントローラ１５０からの指示に従い、書込みに必要な電圧をワード線選択回路１６０やセンス回路１８０等に供給する。センス回路１８０は、列選択回路１７０のデコード結果に基づき選択されたビット線ＢＬおよびソース線ＳＬに、データ「０」または「１」に対応する電圧を供給する。
【００２３】
本実施例では、可変抵抗素子Ｒをリセットするとき、可変抵抗素子Ｒに急激に電流が流れないようにし、つまり可変抵抗素子Ｒに電流が徐々に流れるように制御する。可変抵抗素子Ｒに急激に電流を流すと、つまり、一度に大きなエネルギーを加えると、可変抵抗素子の金属酸化物が一気に成長され、それが原因となって過剰な電流を流す、いわゆるテールビットが発生され易くなってしまう。このため、本実施例では、可変抵抗素子Ｒに一気に大きな電流が流れないようにするため、選択用トランジスタＴのインピーダンスが徐々に低くなるような制御を行う。
【００２４】
好ましい態様では、ソース線ＳＬに電圧ＶＳＬを印加し、ビット線ＢＬに電圧ＶＢＬを印加し（ＶＳＬ＞ＶＢＬ）、選択用トランジスタＴのゲートＶｇに、０Ｖから電圧が徐々に大きくなるようなパルスを印加する。図６（Ａ）は、従来のリセット時に選択用トランジスタＴのゲートに印加されるパルスＰ１の波形であり、図６（Ｂ）は、本実施例の選択用トランジスタＴのゲートに印加されるパルスＰ２の波形である。図６（Ａ）に示すように、矩形状のパルスＰ１が選択用トランジスタＴのゲートＶｇに印加されると、選択用トランジスタＴが瞬時に導通し、ソース線ＳＬから可変抵抗素子Ｒに大きな電流が急激に流される。これにより、電流密度の高い金属酸化物のパスが電極間に形成され、テールビットが発生され易くなる。これに対し、図６（Ｂ）に示すようなランプ形状のパルスＰ２が選択用トランジスタＴのゲートＶｇに印加されると、パルスＰ２の電圧と比例するように選択用トランジスタＴのコンダクタンスが徐々に大きくなり、可変抵抗素子Ｒへ供給されるドレイン電流が徐々に大きくなる。このため、可変抵抗素子Ｒには、一気に大量の電流が流れず、可変抵抗素子Ｒへの電流の供給を徐々に大きくすることができる。その結果、テールビットの発生を抑制することができる。
【００２５】
また、本実施例の他の好ましい態様では、図６（Ｃ）に示すように、複数のパルス列Ｐ３が選択用トランジスタＴのゲートに印加されるようにしてもよい。複数のパルス列Ｐ３は、徐々に電圧が大きくなるような複数のパルスを含む。このような一連のパルス列Ｐ３が選択用トランジスタに印加された場合にも、可変抵抗素子Ｒに供給される電流のエネルギーは徐々に増加されるので、瞬時に電流密度の高い金属酸化物のパスが形成されるのが抑制される。
【００２６】
次に、本実施例の可変抵抗素子のセット、リセットおよび読出し時の具体的なバイアス電圧の一例を図７に示し、図８（Ａ）、（Ｂ）に可変抵抗素子をリセットするときの動作波形の例を示す。
【００２７】
可変抵抗素子をリセットするとき、図７、図８（Ａ）に示すように、選択されたメモリ素子のビット線ＢＬにＶＢＬ＝−０．５Ｖ、ソース線ＳＬにＶＳＬ＝２．６Ｖが印加される。次に、選択されたワード線（ゲートＶｇ）には、０Ｖから４Ｖまで電圧が変化する、図６（Ｂ）に示すようなランプパルスＰ２が約１００ｎｓの期間印加される。これにより、可変抵抗素子Ｒには、ソース線ＳＬからビット線ＢＬへ向けて電流が流され、低抵抗状態のリセットの書込みが行われる。また、図６（Ｃ）に示すような複数のパルス列Ｐ３が用いられる場合には、図８（Ｂ）に示すように、徐々に電圧が大きくなる複数のパルス列Ｐ３が約１００ｎｓの期間に印加される。
【００２８】
一方、可変抵抗素子をセットするとき、始めに、選択されたメモリ素子のビット線ＢＬにＶＢＬ＝２．４Ｖ、ソース線ＳＬにＶＳＬ＝０Ｖが印加される。次に、選択されたワード線（ゲートＶｇ）には、２．３Ｖのパルスが印加される。これにより、ビット線ＢＬからソース線ＳＬに向けて電流が流れ、可変抵抗素子Ｒが高抵抗状態にセットされる。
【００２９】
次に、本実施例の抵抗変化型メモリのセルユニットの読出し動作を説明する。コントローラ１５０は、外部入出力端子からのコマンド等に応答して読出しを開始し、各部の動作を制御する。また、入出力バッファ１２０から得られたアドレスデータが受け取られ、行アドレスＡｘがワード線選択回路１６０へ提供され、列アドレスＡｙが列選択回路１７０へ提供される。
【００３０】
図９に読出し動作時の各部の波形の例を示す。センス回路１８０は、列選択回路１７０のデコード結果に基づき選択されたメモリ素子のビット線ＢＬにＶＢＬ＝０．２Ｖ、ソース線ＳＬにＶＳＬ＝０Ｖを印加する。好ましくは、ビット線ＢＬは、０．２Ｖにプリチャージされる。ビット線ＢＬとソース線ＳＬ間の電位差を大きくしすぎると、可変抵抗素子に大きな電流が流れてしまう。このため、電位差は、できるだけ小さいことが望ましく、つまり、センス回路１８０によってその変化を検出することができる大きさである。次に、ワード線選択回路１６０は、行アドレスＡｘに基づき選択されたワード線（ゲートＶｇ）に３Ｖを印加する。可変抵抗素子Ｒがセットされているとき、ビット線ＢＬからソース線ＳＬにはほとんど電流が流れず、この状態がセンス回路１８０によって検出される。他方、可変抵抗素子Ｒがリセットされているとき、ビット線ＢＬからソース線ＳＬに電流が流れ、この状態がセンス回路１８０によって検出される。
【００３１】
次に、本実施例の更なる好ましい態様について説明する。本実施例の好ましい態様では、可変抵抗素子への書込み（リセット、セット）が行われた時、その合否を判定する書込みベリファイが実施される。可変抵抗型メモリは、メモリ素子をビット単位でアクセスし、アクセスされたメモリ素子の読出しや書込みを行うことが可能である。それ故、ある１つの態様では、１つのメモリ素子への書込みが行われたときに、当該１つのメモリ素子への書込みベリファイを行うことが可能である。また、別の態様では、１つのページ（１つのワード線）内の複数のメモリ素子への書込み（セット、リセット）が同時または連続的に行われたとき、当該ページ内の複数のメモリ素子の個々のベリファイが同時にまたは連続的に実施される。例えば、外部入出力端子が×１６のデータ幅を有し、１６ビットのデータの書込みが同時に行われたとき、あるいは１つのページが２Ｋバイトであるとき、そのページ内に連続的に複数データの書込みが行われたような場合に、書込みが行われたページのメモリ素子への書込みベリファイが行われる。
【００３２】
図１０は、ページ内の複数の可変抵抗素子がリセットされたときのベリファイを示すフローであり、図１１は、ページ内の複数の可変抵抗素子がセットされたときのベリファイのフローである。便宜上、図１０、図１１に個別にリセット、セットのベリファイのフローを示しているが、実際には、１つのページ内の複数の可変抵抗素子がリセットおよびセットされたときにこれらのベリファイが同時に実施され得る。
【００３３】
外部入出力端子から得られた書込みデータに基づき、選択された可変抵抗素子のリセット、セットが行われる（Ｓ１００、Ｓ２００）。リセットおよびセットのバイアス条件は、上記した図７に示す通りである。
【００３４】
リセット、セットが終了すると、次に、ベリファイが実施される（Ｓ１０２、Ｓ２０２）。リセットおよびセットのベリファイ時のバイアス条件は、それぞれ読出し動作のときと同じである。次に、ページ内の書込みが行われた個々のメモリ素子の合否が判定される（Ｓ１０４、Ｓ２０４）。リセットが合格と判定された場合、ビット線ＢＬの電圧がＶＢＬ＝２．６に変更される（Ｓ１０６）。これにより、ビット線ＢＬとソース線ＳＬとが同電位となり、可変抵抗素子にはこれ以上電流が流されない。他方、不合格と判定された場合、ステップＳ１００と同じバイアス条件が維持され、さらにランプパルスＰ２またはパルス列Ｐ３がもう１回印加される（Ｓ１０８）。
【００３５】
セットが合格であると判定された場合、ビット線ＢＬの電圧がＶＢＬ＝０Ｖに変更される（Ｓ２０６）。これにより、ビット線ＢＬとソース線ＳＬとが同電位となり、可変抵抗素子にはこれ以上電流が流されない。他方、不合格と判定された場合には、ステップＳ２００のときよりも若干電圧が低く設定されたＶＢＬ＝２．２Ｖがビット線ＢＬに印加される（Ｓ２０８）。こうして、ページ内に書込みが行われたすべての可変抵抗素子へのベリファイが実施される。
【００３６】
このように本実施例によれば、リセットされる可変抵抗素子への急激な電流の供給を抑制することで、電流密度の高い金属酸化物のパスが一気に形成されることを防ぎ、リセットされた可変抵抗素子が過剰な電流を流す、テールビットの発生を低減させることができる。それ故、リセットされた可変抵抗素子を通常のバイアス条件でセットすることが容易となり、信頼性の高い書込みを行うことができる。さらに、テールビットの発生を抑制することで、素子の故障を抑制し、素子の長寿命化を図ることができる。
【００３７】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００３８】
上記実施例では、図５に示すように、可変抵抗素子Ｒの一方の端子がビット線ＢＬに接続され、他方の端子が選択用トランジスタＴの一方の端子に接続され、選択用トランジスタＴの他方の端子がソース線ＳＬに接続される例を示したが、これ以外にも、可変抵抗素子Ｒの極性等に応じて、図１２（Ａ）に示すように、選択用トランジスタＴの一端がビット線ＢＬに接続され、可変抵抗素子Ｒの他方の端子がソース線ＳＬに接続されるような構成にも本発明を適用することができる。
【００３９】
さらに上記実施例では、メモリ素子が１トランジスタ＋１可変抵抗素子から構成される例を示したが、これ以外にも、図１２（Ｂ）に示すように、２トランジスタＴ１、Ｔ２＋２可変抵抗素子Ｒ１、Ｒ２からなるコンプリメンタリーのメモリ素子であってもよい。コンプリメンタリーのメモリ素子は、可変抵抗素子Ｒ１、Ｒ２がそれぞれ相補的なデータを記憶（セット、リセット）を記憶するものであり、ビット線ＢＬ、／ＢＬには、相補的なデータが出力される。
【符号の説明】
【００４０】
１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：列選択回路
１８０：センス回路
１９０：電圧発生回路
Ｒ：可変抵抗素子
Ｔ：選択用トランジスタ
Ｐ１、Ｐ２、Ｐ３：パルス
【図１】
2015185191.tif 000003
【図２】
2015185191.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2015185191.tif 000013
【図１２】
2015185191.tif 000014
【手続補正書】
【提出日】平成27年5月1日(2015.5.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイと、
行方向の選択用トランジスタを選択する行選択手段と、
列方向の可変抵抗素子を選択する列選択手段と、
可変抵抗素子の書込みを制御する制御手段とを有し、
前記制御手段は、選択されたビット線およびソース線に可変抵抗素子を低抵抗状態にリセットまたは高抵抗状態にセットするためのバイアス電圧を印加し、かつ前記行選択手段によって選択された選択用トランジスタのゲートにゲート電圧を印加し、
可変抵抗素子をリセットするときのゲート電圧は、電圧が徐々に増加するランプ波形のパルスまたは電圧が徐々に大きくなる複数のパルス列であり、
可変抵抗素子をセットするときのゲート電圧は、可変抵抗素子をリセットするときの最大電圧よりも小さい一定の電圧値を有するパルスである、可変抵抗型メモリ。
【請求項２】
前記制御手段は、リセットされた可変抵抗素子の合否およびセットされた可変抵抗素子の合否を検証するベリファイ手段を含み、前記ベリファイ手段によってリセットとされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記ランプ波形のパルスまたは前記複数のパルス列をさらに印加して書込みを行い、前記ベリファイ手段によってセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記一定の電圧値を有するパルスをさらに印加して書込みを行う、請求項１に記載の可変抵抗型メモリ。
【請求項３】
リセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第１のバイアス電圧が印加され、かつソース線に第２のバイアス電圧が印加され、リセットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第２のバイアス電圧が印加され、
セットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第３のバイアス電圧が印加され、かつソース線に第４のバイアス電圧が印加され、セットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第４のバイアス電圧が印加される、請求項２に記載の可変抵抗型メモリ。
【請求項４】
前記第３のバイアス電圧は、前記ベリファイ手段による検証より前に実施された書込み時のビット線に印加されるバイアス電圧よりも小さい、請求項３に記載の可変抵抗型メモリ。
【請求項５】
前記ベリファイ手段は、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項１ないし４いずれか１つに記載の可変抵抗型メモリ。
【請求項６】
前記ベリファイ手段は、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項４または５に記載の可変抵抗型メモリ。
【請求項７】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイを含む可変抵抗型メモリの書込み方法であって、
選択されたビット線およびソース線に可変抵抗素子を低抵抗状態にリセットまたは高抵抗状態にセットするためのバイアス電圧を印加し、かつ選択された選択用トランジスタのゲートにゲート電圧を印加し、
可変抵抗素子をリセットするときのゲート電圧は、電圧が徐々に増加するランプ波形のパルスまたは電圧が徐々に大きくなる複数のパルス列であり、
可変抵抗素子をセットするときのゲート電圧は、可変抵抗素子をリセットするときの最大電圧よりも小さい一定の電圧値を有するパルスである、書込み方法。
【請求項８】
書込み方法はさらに、リセットされた可変抵抗素子の合否およびセットされた可変抵抗素子の合否を検証するベリファイステップを含み、前記ベリファイステップによってリセットとされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記ランプ波形のパルスまたは前記複数のパルス列をさらに印加して書込みを行い、前記ベリファイステップによってセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記一定の電圧値を有するパルスをさらに印加して書込みを行う、請求項７に記載の書込み方法。
【請求項９】
リセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第１のバイアス電圧が印加され、かつソース線に第２のバイアス電圧が印加され、リセットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第２のバイアス電圧が印加され、
セットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第３のバイアス電圧が印加され、かつソース線に第４のバイアス電圧が印加され、セットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第４のバイアス電圧が印加される、請求項８に記載の書込み方法。
【請求項１０】
前記第３のバイアス電圧は、前記ベリファイ手段による検証より前に実施された書込み時のビット線に印加されるバイアス電圧よりも小さい、請求項９に記載の書込み方法。
【請求項１１】
書込み方法はさらに、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０に記載の書込み方法。
【請求項１２】
書込み方法はさらに、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０または１１に記載の書込み方法。
【手続補正書】
【提出日】平成27年6月5日(2015.6.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイと、
行方向の選択用トランジスタを選択する行選択手段と、
列方向の可変抵抗素子を選択する列選択手段と、
可変抵抗素子の書込みを制御する制御手段とを有し、
前記制御手段は、選択されたビット線およびソース線に可変抵抗素子を低抵抗状態にリセットまたは高抵抗状態にセットするためのバイアス電圧を印加し、かつ前記行選択手段によって選択された選択用トランジスタのゲートにゲート電圧を印加し、
可変抵抗素子をリセットするときのゲート電圧は、電圧が徐々に増加するランプ波形のパルスまたは電圧が徐々に大きくなる複数のパルス列であり、
可変抵抗素子をセットするときのゲート電圧は、可変抵抗素子をリセットするときの最大電圧よりも小さい一定の電圧値を有するパルスである、可変抵抗型メモリ。
【請求項２】
前記制御手段は、リセットされた可変抵抗素子の合否およびセットされた可変抵抗素子の合否を検証するベリファイ手段を含み、前記ベリファイ手段によってリセットとされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記ランプ波形のパルスまたは前記複数のパルス列をさらに印加して書込みを行い、前記ベリファイ手段によってセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記一定の電圧値を有するパルスをさらに印加して書込みを行う、請求項１に記載の可変抵抗型メモリ。
【請求項３】
リセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第１のバイアス電圧が印加され、かつソース線に第２のバイアス電圧が印加され、リセットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第２のバイアス電圧が印加され、
セットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第３のバイアス電圧が印加され、かつソース線に第４のバイアス電圧が印加され、セットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第４のバイアス電圧が印加される、請求項２に記載の可変抵抗型メモリ。
【請求項４】
前記第３のバイアス電圧は、前記ベリファイ手段による検証より前に実施された書込み時のビット線に印加されるバイアス電圧よりも小さい、請求項３に記載の可変抵抗型メモリ。
【請求項５】
前記ベリファイ手段は、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項２ないし４いずれか１つに記載の可変抵抗型メモリ。
【請求項６】
前記ベリファイ手段は、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをワード線単位で実行する、請求項４または５に記載の可変抵抗型メモリ。
【請求項７】
可逆性かつ不揮発性の可変抵抗素子と選択用トランジスタとがビット線とソース線との間に直列に接続されたメモリ素子を含むメモリアレイを含む可変抵抗型メモリの書込み方法であって、
選択されたビット線およびソース線に可変抵抗素子を低抵抗状態にリセットまたは高抵抗状態にセットするためのバイアス電圧を印加し、かつ選択された選択用トランジスタのゲートにゲート電圧を印加し、
可変抵抗素子をリセットするときのゲート電圧は、電圧が徐々に増加するランプ波形のパルスまたは電圧が徐々に大きくなる複数のパルス列であり、
可変抵抗素子をセットするときのゲート電圧は、可変抵抗素子をリセットするときの最大電圧よりも小さい一定の電圧値を有するパルスである、書込み方法。
【請求項８】
書込み方法はさらに、リセットされた可変抵抗素子の合否およびセットされた可変抵抗素子の合否を検証するベリファイステップを含み、前記ベリファイステップによってリセットとされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記ランプ波形のパルスまたは前記複数のパルス列をさらに印加して書込みを行い、前記ベリファイステップによってセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に前記一定の電圧値を有するパルスをさらに印加して書込みを行う、請求項７に記載の書込み方法。
【請求項９】
リセットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第１のバイアス電圧が印加され、かつソース線に第２のバイアス電圧が印加され、リセットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第２のバイアス電圧が印加され、
セットされた可変抵抗素子が不合格であるとき、当該可変抵抗素子に関するビット線に第３のバイアス電圧が印加され、かつソース線に第４のバイアス電圧が印加され、セットされた可変抵抗素子が合格であるとき、当該可変抵抗素子に関するビット線およびソース線に第４のバイアス電圧が印加される、請求項８に記載の書込み方法。
【請求項１０】
前記第３のバイアス電圧は、前記ベリファイステップによる検証より前に実施された書込み時のビット線に印加されるバイアス電圧よりも小さい、請求項９に記載の書込み方法。
【請求項１１】
書込み方法はさらに、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０に記載の書込み方法。
【請求項１２】
書込み方法はさらに、選択されたワード線内の複数のリセットまたはセットされた可変抵抗素子の個々のベリファイをについてワード線単位で実行する、請求項１０または１１に記載の書込み方法。