(57)【要約】【課題】メモリセルアレイ領域間におけるデータのスキューを低減する。【解決手段】メモリセルアレイ領域ＡＲＹ０，ＡＲＹ８と、データ入出力端子ＬＤＱ，ＵＤＱと、データバスＤＢとを備える。データバスＤＢは、チップの中央領域ＰＥ１０に位置する接続点Ｎ１，Ｎ２と、Ｙ方向に延在しメモリセルアレイ領域ＡＲＹ０と接続点Ｎ１を接続する第１のセクションと、Ｙ方向に延在しメモリセルアレイ領域ＡＲＹ８と接続点Ｎ２を接続する第２のセクションと、Ｘ方向に延在しデータ入出力端子ＬＤＱと接続点Ｎ１を接続する第３のセクションと、Ｘ方向に延在しデータ入出力端子ＵＤＱと接続点Ｎ２を接続する第４のセクションとを含む。第１のセクションは第２のセクションよりも長く、第３のセクションは第４のセクションよりも短い。本発明によれば、メモリセルアレイ領域間におけるデータのスキューが低減される。【選択図】図１１
2015176632.tif 000002
【特許請求の範囲】
【請求項１】
中央に配置される第１領域、前記第１領域を第１の方向に挟むように配置される第２及び第３領域、前記第１領域を前記第１の方向と交差する第２の方向に挟むように配置される第４及び第５領域、前記第２領域を前記第２の方向に挟むように配置される第６及び第７領域並びに前記第３領域を前記第２の方向に挟むように配置される第８及び第９領域に格子状に領域分割される四角形のチップに集積された半導体装置であって、
前記第６、第７、第８及び第９の領域に其々配置される複数のメモリセルアレイ領域と、
前記第５の領域に設けられる第１及び第２のデータ入出力端子と、
前記第１領域に配置される第１及び第２接続点と、
前記第１の接続点を介して前記第１のデータ入出力端子及び前記複数のメモリセルアレイ領域のうち対応する少なくとも一つのメモリセルアレイ領域を接続する第１のデータバスと、
前記第２の接続点を介して前記第２のデータ入出力端子及び前記複数のメモリセルアレイ領域のうち対応する少なくとも他の一つのメモリセルアレイ領域を接続する第２のデータバスと、を備え、
前記第１及び第２のデータバスは、前記第１及び第２のデータ入出力端子と前記第１及び第２接続点の間を其々接続する第１及び第２セクションと、第１及び第２接続点と前記対応する一つの及び対応する他の一つのメモリセルアレイ領域の間を其々接続する第３及び第４セクションを含み、前記第１のセクションは前記第２のセクションよりも長く、前記第３のセクションは前記第４のセクションよりも短いことを特徴とする半導体装置。
【請求項２】
前記第１のセクションに挿入されたバッファの数は前記第２のセクションに挿入されたバッファの数よりも多く、前記第３のセクションに挿入されたバッファの数は前記第４のセクションに挿入されたバッファの数よりも少ないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第３のセクションに挿入されたバッファの数の合計は、前記第２及び第４のセクションに挿入されたバッファの数の合計と等しいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３及び第４のセクションはいずれも複数の配線からなり、前記第３のセクションを構成する複数の配線と前記第４のセクションを構成する複数の配線は交互に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１及び第２のデータ入出力端子を使用する第１の動作モードが選択されている場合には、前記一つのメモリセルアレイ領域と前記他の一つのメモリセルアレイ領域が共通にアクセス選択され、
前記第２のデータ入出力端子を使用することなく前記第１のデータ入出力端子を使用する第２の動作モードが選択されている場合には、前記一つのメモリセルアレイ領域と前記他の一つのメモリセルアレイ領域が個別にアクセス選択されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記一つのメモリセルアレイ領域は前記第６の領域に配置され、
前記他の一つのメモリセルアレイ領域は前記第７乃至第９の領域のいずれかに配置され、
前記データバスは、前記第１の方向に延在し前記第７乃至第９の領域の別のいずれかに配置されたメモリセルアレイ領域と前記第１の接続点を接続する第５のセクションと、前記第１の方向に延在し前記第７乃至第９の領域のさらに別のいずれかに配置されたメモリセルアレイ領域と前記第２の接続点を接続する第６のセクションとをさらに含み、
前記第５のセクションは前記第６のセクションよりも長いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のセクションは、第１のバッファによって分割される第１及び第２のサブセクションを含み、
前記第５のセクションは、第２のバッファによって分割される第３及び第４のサブセクションを含み、
前記第２のサブセクションと前記第６のセクションは互いに隣接して配置され、前記第４のサブセクションと前記第２のセクションは互いに隣接して配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１乃至第６のセクションはいずれも複数の配線からなり、前記第２のサブセクションを構成する複数の配線と前記第６のセクションを構成する複数の配線は交互に配置され、前記第４のサブセクションを構成する複数の配線と前記第２のセクションを構成する複数の配線は交互に配置されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第６のセクションと前記第２のサブセクションを接続する第３のバッファと、
前記第２のセクションと前記第４のサブセクションを接続する第４のバッファと、をさらに備えることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第３及び第４のバッファは、前記第２の動作モードが選択されている場合に活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
いずれも前記第４の領域に設けられ、アドレス信号が入力されるアドレス端子と、コマンド信号が入力されるコマンド端子とをさらに備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１及び第４の領域にはデータ入出力端子が設けられないことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１及び第２のデータバスは、リードコマンド又はライトコマンドに応答して、リードデータ又はライトデータを並列に転送することを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記一つのメモリセルアレイ領域は前記第６の領域に配置され、前記他の一つのメモリセルアレイ領域は前記第７の領域に配置されることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記一つのメモリセルアレイ領域は前記第６の領域に配置され、前記他の一つのメモリセルアレイ領域は前記第８の領域に配置されることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１６】
前記一つのメモリセルアレイ領域は前記第６の領域に配置され、前記他の一つのメモリセルアレイ領域は前記第９の領域に配置されることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１７】
第１及び第２のメモリセルアレイ領域と、
第１及び第２のデータ入出力端子と、
データバスと、を備え、
前記データバスは、第１及び第２の接続点と、前記第１のメモリセルアレイ領域と前記第１の接続点を接続する第１のセクションと、前記第２のメモリセルアレイ領域と前記第２の接続点を接続する第２のセクションと、前記第１のデータ入出力端子と前記第１の接続点を接続する第３のセクションと、前記第２のデータ入出力端子と前記第２の接続点を接続する第４のセクションとを含み、
前記第１のセクションは、第１のバッファによって分割される第１及び第２のサブセクションを含み、
前記第２のサブセクションと前記第３のセクションは第２のバッファを介して接続され、
前記第２のセクションと前記第４のセクションは第３のバッファを介して接続され、
前記第２のセクションと前記第２のサブセクションは第４のバッファを介して接続され、
前記第１及び第２のデータ入出力端子を使用する第１の動作モードが選択されている場合には、前記第１、第２及び第３のバッファが活性化され、
前記第２のデータ入出力端子を使用することなく前記第１のデータ入出力端子を使用する第２の動作モードが選択されている場合には、前記第１、第２及び第４のバッファが活性化されることを特徴とする半導体装置。
【請求項１８】
前記第１乃至第４のセクションはいずれも複数の配線からなり、
前記第２のサブセクションを構成する複数の配線と前記第２のセクションを構成する複数の配線は交互に配置され、
前記第３のセクションを構成する複数の配線と前記第４のセクションを構成する複数の配線は交互に配置されていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第３のセクションに挿入されたバッファの数は前記第４のセクションに挿入されたバッファの数よりも少ないことを特徴とする請求項１７又は１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のメモリセルアレイ領域を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルアレイが複数の領域に分割され、これらメモリセルアレイ領域間にデータ入出力端子やデータバスなどが配置されることが多い（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１３９２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルアレイ領域とデータバスの割り当て方法や、データバスのレイアウト方法などによっては、メモリセルアレイ領域間においてデータの入出力タイミングにスキューが生じたり、必要なシールド配線の本数が増大したり、さらには、動作モードによってデータの入出力タイミングが変化するなど、種々の問題が生じることがあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、中央に配置される第１領域、前記第１領域を第１の方向に挟むように配置される第２及び第３領域、前記第１領域を前記第１の方向と交差する第２の方向に挟むように配置される第４及び第５領域、前記第２領域を前記第２の方向に挟むように配置される第６及び第７領域並びに前記第３領域を前記第２の方向に挟むように配置される第８及び第９領域に格子状に領域分割される四角形のチップに集積された半導体装置であって、前記第６、第７、第８及び第９の領域に其々配置される複数のメモリセルアレイ領域と、前記第５の領域に設けられる第１及び第２のデータ入出力端子と、前記第１領域に配置される第１及び第２接続点と、前記第１の接続点を介して前記第１のデータ入出力端子及び前記複数のメモリセルアレイ領域のうち対応する少なくとも一つのメモリセルアレイ領域を接続する第１のデータバスと、前記第２の接続点を介して前記第２のデータ入出力端子及び前記複数のメモリセルアレイ領域のうち対応する少なくとも他の一つのメモリセルアレイ領域を接続する第２のデータバスと、を備え、前記第１及び第２のデータバスは、前記第１及び第２のデータ入出力端子と前記第１及び第２接続点の間を其々接続する第１及び第２セクションと、第１及び第２接続点と前記対応する一つの及び対応する他の一つのメモリセルアレイ領域の間を其々接続する第３及び第４セクションを含み、前記第１のセクションは前記第２のセクションよりも長く、前記第３のセクションは前記第４のセクションよりも短いことを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、同じタイミングでアクセスされることがない第１及び第２のメモリセルアレイ領域と、データ入出力端子と、前記第１及び第２のメモリセルアレイ領域と前記データ入出力端子とを接続するデータバスと、を備え、前記データバスは、前記第１のメモリセルアレイ領域に割り当てられた第１のセクションと、前記第２のメモリセルアレイ領域に割り当てられた第２のセクションとを含み、前記第１及び第２のセクションはいずれも複数の配線からなり、前記第１のセクションは、第１のバッファによって分割される第１及び第２のサブセクションを含み、前記第２のサブセクションを構成する複数の配線と前記第２のセクションを構成する複数の配線は交互に配置されていることを特徴とする。
【０００７】
本発明のさらに他の側面による半導体装置は、第１及び第２のメモリセルアレイ領域と、第１及び第２のデータ入出力端子と、データバスと、を備え、前記データバスは、第１及び第２の接続点と、前記第１のメモリセルアレイ領域と前記第１の接続点を接続する第１のセクションと、前記第２のメモリセルアレイ領域と前記第２の接続点を接続する第２のセクションと、前記第１のデータ入出力端子と前記第１の接続点を接続する第３のセクションと、前記第２のデータ入出力端子と前記第２の接続点を接続する第４のセクションとを含み、前記第１のセクションは、第１のバッファによって分割される第１及び第２のサブセクションを含み、前記第２のサブセクションと前記第３のセクションは第２のバッファを介して接続され、前記第２のセクションと前記第４のセクションは第３のバッファを介して接続され、前記第２のセクションと前記第２のサブセクションは第４のバッファを介して接続され、前記第１及び第２のデータ入出力端子を使用する第１の動作モードが選択されている場合には、前記第１、第２及び第３のバッファが活性化され、前記第２のデータ入出力端子を使用することなく前記第１のデータ入出力端子を使用する第２の動作モードが選択されている場合には、前記第１、第２及び第４のバッファが活性化されることを特徴とする。
【発明の効果】
【０００８】
本発明の一側面による半導体装置によれば、メモリセルアレイ領域間におけるデータのスキューを低減することが可能となる。また、本発明の他の側面による半導体装置によれば、必要なシールド配線の本数を削減することが可能となる。また、本発明のさらに他の半導体装置によれば、動作モードが切り替えられた場合であってもデータの入出力タイミングが大きく変化することがなくなる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０のプロトタイプによるレイアウトを示す平面図である。
【図３】プロトタイプにおけるデータバスＤＢの構造を説明するための模式図である。
【図４】プロトタイプによるレイアウトを有する半導体装置１０の動作タイミングを説明するためのタイミング図であり、（ａ）はメモリバンクＢＡＮＫ０から読み出されたリードデータが転送される様子を示し、（ｂ）はメモリバンクＢＡＮＫ２から読み出されたリードデータが転送される様子を示している。
【図５】半導体装置１０の第１の実施形態によるレイアウトを示す平面図であり、第１の動作モードが選択されている場合を示している。
【図６】半導体装置１０の第１の実施形態によるレイアウトを示す平面図であり、第２の動作モードが選択されている場合を示している。
【図７】１つのメモリセルアレイ領域ＡＲＹの構成を説明するための平面図である。
【図８】バッファＢＦ１Ｌの回路図である。
【図９】バッファＢＦ２Ｌ，ＢＦ２Ｕ，ＢＦ４の回路図である。
【図１０】第１の実施形態による動作タイミングを説明するためのタイミング図であり、（ａ）は第１の動作モードにおいてメモリバンクＢＡＮＫ０から読み出されたリードデータが転送される様子を示し、（ｂ）は第１の動作モードにおいてメモリバンクＢＡＮＫ２から読み出されたリードデータが転送される様子を示している。
【図１１】半導体装置１０の第２の実施形態によるレイアウトを示す平面図であり、第１の動作モードが選択されている場合を示している。
【図１２】半導体装置１０の第２の実施形態によるレイアウトを示す平面図であり、第２の動作モードが選択されている場合を示している。
【図１３】データバスＤＢの構造を説明するための図であり、（ａ）はデータバスＤＢ０Ｌａの構造を示し、（ｂ）はデータバスＤＢ０Ｕｂ及びＤＢ１Ｌａの構造を示し、（ｃ）はデータバスＤＢ１Ｕ及びＤＢ２Ｌの構造を示し、（ｄ）はデータバスＤＢ２Ｕの構造を示している。
【図１４】第２の実施形態による動作タイミングを説明するための第１のタイミング図である。
【図１５】第２の実施形態による動作タイミングを説明するための第２のタイミング図である。
【図１６】第２の実施形態による動作タイミングを説明するための第３のタイミング図である。
【図１７】半導体装置１０の第２の実施形態によるレイアウトの第１の変形例を示す平面図であり、第１の動作モードが選択されている場合を示している。
【図１８】半導体装置１０の第２の実施形態によるレイアウトの第２の変形例を示す平面図であり、第１の動作モードが選択されている場合を示している。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３０の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗ＲＺＱに接地電位ＶＳＳが供給されている。
【００１３】
図１に示すように、半導体装置１０は８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。各バンクＢＡＮＫ０〜ＢＡＮＫ７は非排他的に動作可能であり、互いに独立してコマンドを実行することができる。各バンクＢＡＮＫ０〜ＢＡＮＫ７は、それぞれメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプＭＡＭＰを有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプＭＡＭＰによってシングルエンド形式の信号に変換され、データバスＤＢを介してデータ入出力回路３９に供給される。
【００１５】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２４，２５、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。
【００１６】
アドレス端子２１は、外部からアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたバンクアドレス信号ＢＡＤＤは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかを選択するための信号として用いられる。また、アドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについては選択されたメモリバンクのロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについては選択されたメモリバンクのカラムデコーダ１３に供給される。
【００１７】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコーダ３４に供給される。コマンドデコーダ３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、キャリブレーション信号ＺＱＣなどがある。
【００１８】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２に供給されたロウアドレスＸＡＤＤが、選択されたメモリバンクのロウデコーダ１２に供給される。これにより、当該メモリセルアレイ１１に含まれるワード線がロウアドレスＸＡＤＤによって選択される。
【００１９】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２に供給されたカラムアドレスＹＡＤＤが、選択されたメモリバンクのカラムデコーダ１３に供給される。これにより、当該メモリセルアレイ１１に含まれるビット線ＢＬ又は／ＢＬがカラムアドレスＹＡＤＤによって選択される。
【００２０】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプＭＡＭＰ及びデータ入出力回路３９を介して、データ入出力端子ＤＱから外部に出力される。
【００２１】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路３９及びメインアンプＭＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２２】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路３０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００２３】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路３９に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００２４】
また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２５】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路３０にて使用される基準電位である。
【００２６】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路３９に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路３９によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路３９については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２７】
キャリブレーション端子ＺＱは、キャリブレーション回路３０に接続されている。キャリブレーション回路３０は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路３９に供給され、これによって、データ入出力回路３９に含まれる出力ユニットのインピーダンスが指定される。
【００２８】
次に、半導体装置１０のレイアウトについて説明する。
【００２９】
ここで、本発明の実施形態によるレイアウトを説明する前に、本発明者が発明を完成する課程で検討したプロトタイプによるレイアウトについて説明する。
【００３０】
図２は、半導体装置１０のプロトタイプによるレイアウトを示す平面図である。
【００３１】
図２に示すプロトタイプにおいては、８バンク分のメモリセルアレイ１１がＸ方向に４列、Ｙ方向に８行の合計３２個のメモリセルアレイ領域ＡＲＹ０〜ＡＲＹ３１に分割されている。各行を構成する４個のメモリセルアレイ領域は１つのメモリバンクを構成する。例えば、メモリセルアレイ領域ＡＲＹ０〜ＡＲＹ３からなる４つのメモリセルアレイ領域は、メモリバンクＢＡＮＫ０を構成する。
【００３２】
メモリバンクＢＡＮＫ０〜ＢＡＮＫ３を構成するメモリセルアレイ領域ＡＲＹ０〜ＡＲＹ１５は、チップのＹ方向における一方のエッジＬ１側（上側）に配置され、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７を構成するメモリセルアレイ領域ＡＲＹ１６〜ＡＲＹ３１は、チップのＹ方向における他方のエッジＬ２側（下側）に配置されている。そして、メモリセルアレイ領域ＡＲＹ０〜ＡＲＹ１５とメモリセルアレイ領域ＡＲＹ１６〜ＡＲＹ３１との間に位置する領域は、チップの中央をＸ方向に延在する周辺回路領域ＰＥ０として用いられる。
【００３３】
周辺回路領域ＰＥ０には、アドレス端子２１、コマンド端子２２、データ入出力端子ＤＱなどの外部端子が配置される。ここで、アドレス端子２１及びコマンド端子２２は、チップのＸ方向における一方のエッジＬ３側（左側）に配置され、データ入出力端子ＤＱは、チップのＸ方向における他方のエッジＬ４側（右側）に配置されている。周辺回路領域ＰＥ０のうち、アドレス端子２１及びコマンド端子２２が配置された領域には、アドレス信号ＡＤＤやコマンド信号ＣＯＭに関連する回路ブロック、例えばアドレス制御回路３２やコマンドデコーダ３４などが配置される。
【００３４】
データ入出力端子ＤＱは１６ビット構成であり、このうち半分の８ビットに対応するデータ入出力端子ＬＤＱ（＝ＤＱ０〜ＤＱ７）についてはチップの中央領域に近い部分にレイアウトされ、残りの８ビットに対応するデータ入出力端子ＵＤＱ（＝ＤＱ８〜ＤＱ１５）についてはチップのエッジＬ４に近い部分にレイアウトされている。
【００３５】
図２に示すように、各メモリバンクを構成する４つのメモリセルアレイ領域のうち、２つはデータ入出力端子ＬＤＱに割り当てられ、残りの２つはデータ入出力端子ＵＤＱに割り当てられる。データ入出力端子ＬＤＱに割り当てられたメモリセルアレイ領域はチップのエッジＬ３側（左側）に配置され、データ入出力端子ＵＤＱに割り当てられたメモリセルアレイ領域はチップのエッジＬ４側（右側）に配置される。
【００３６】
さらに、データ入出力端子ＬＤＱに割り当てられた２つのメモリセルアレイ領域間は、周辺回路領域ＰＥ１として用いられ、データ入出力端子ＵＤＱに割り当てられた２つのメモリセルアレイ領域間は、周辺回路領域ＰＥ２として用いられる。周辺回路領域ＰＥ１，ＰＥ２には、Ｙ方向に延在するデータバスＤＢ０Ｌ，ＤＢ０Ｕ，ＤＢ１Ｌ，ＤＢ１Ｕが配置される。
【００３７】
データバスＤＢ０Ｌ，ＤＢ０Ｕは、チップのエッジＬ１又はＬ２に近いメモリバンクＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ６，ＢＡＮＫ７に割り当てられており、バッファＢＦ１を介してデータバスＤＢ１Ｌ，ＤＢ１Ｕに接続される。データバスＤＢ１Ｌ，ＤＢ１Ｕは、チップの中央に近いメモリバンクＢＡＮＫ２〜ＢＡＮＫ５に割り当てられており、バッファＢＦ２を介して、周辺回路領域ＰＥ０に配置されたデータバスＤＢ２Ｌ，ＤＢ２Ｕに接続される。
【００３８】
周辺回路領域ＰＥ０には、Ｘ方向に延在するデータバスＤＢ２Ｌ，ＤＢ２Ｕ，ＤＢ３Ｌが設けられている。データバスＤＢ２Ｌは、バッファＢＦ３を介してデータバスＤＢ３Ｌに接続されている。データバスＤＢ３Ｌはデータ入出力端子ＬＤＱに接続され、データバスＤＢ２Ｕはデータ入出力端子ＵＤＱに接続されている。
【００３９】
かかる構成により、メモリバンクＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ６，ＢＡＮＫ７から読み出されたリードデータの半分は、データバスＤＢ０Ｌ，ＤＢ１Ｌ，ＤＢ２Ｌ，ＤＢ３Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕ，ＤＢ１Ｕ，ＤＢ２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは３つのバッファＢＦ１〜ＢＦ３を介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ１，ＢＦ２を介してデータ入出力端子ＵＤＱに転送されることになる。
【００４０】
また、メモリバンクＢＡＮＫ２〜ＢＡＮＫ５から読み出されたリードデータの半分は、データバスＤＢ１Ｌ，ＤＢ２Ｌ，ＤＢ３Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ１Ｕ，ＤＢ２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ２，ＢＦ３を介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは１つのバッファＢＦ２を介してデータ入出力端子ＵＤＱに転送されることになる。
【００４１】
本実施形態による半導体装置１０は８ビットプリフェッチを行うＤＲＡＭであり、したがって１回のアクセスで最大１２８ビット（＝８ビット×１６ＤＱ）のリードデータが同時に読み出される。そして、同時に読み出された１２８ビットのリードデータは、６４ビットずつ、データ入出力端子ＬＤＱ，ＵＤＱに転送される。したがって、各データバスＤＢはいずれも６４ビット構成である。
【００４２】
しかしながら、配線間におけるクロストークを防止する必要があるため、図３に示すように、各データバスＤＢを構成する６４本のデータ配線の両側にはシールド用の電源配線が設けられる。図３には、一例としてデータバスＤＢ０Ｌが示されている。データバスＤＢ０Ｌは６４本のデータ配線ＤＢ０Ｌ＜０＞〜ＤＢ０Ｌ＜６３＞からなり、各データ配線の両側にはＶＳＳ配線又はＶＰＥＲＩ配線が配置される。このような構成により、各データバスＤＢに必要な配線数（データ配線＋電源配線）は、いずれも１２９本となる。
【００４３】
図４は、プロトタイプによるレイアウトを有する半導体装置１０の動作タイミングを説明するためのタイミング図であり、（ａ）はメモリバンクＢＡＮＫ０から読み出されたリードデータが転送される様子を示し、（ｂ）はメモリバンクＢＡＮＫ２から読み出されたリードデータが転送される様子を示している。
【００４４】
図４（ａ）に示すように、メモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＬＤＱに割り当てられたリードデータは、データバスＤＢ０Ｌ，ＤＢ１Ｌ，ＤＢ２Ｌ，ＤＢ３Ｌを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ１である。また、メモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＵＤＱに割り当てられたリードデータは、データバスＤＢ０Ｕ，ＤＢ１Ｕ，ＤＢ２Ｕを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＵＤＱに到達するまでの時間はｔｐｄ２（＜ｔｐｄ１）である。
【００４５】
図４（ｂ）に示すように、メモリバンクＢＡＮＫ２から読み出されたリードデータのうち、データ入出力端子ＬＤＱに割り当てられたリードデータは、データバスＤＢ１Ｌ，ＤＢ２Ｌ，ＤＢ３Ｌを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ３（≒ｔｐｄ２）である。また、メモリバンクＢＡＮＫ２から読み出されたリードデータのうち、データ入出力端子ＵＤＱに割り当てられたリードデータは、データバスＤＢ１Ｕ，ＤＢ２Ｕを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＵＤＱに到達するまでの時間はｔｐｄ４（＜ｔｐｄ３）である。
【００４６】
このように、プロトタイプによるレイアウトでは、各メモリバンクから読み出されたリードデータがデータ入出力端子ＬＤＱに到達するタイミングと、データ入出力端子ＵＤＱに到達するタイミングとが不一致となる。しかも、かかるタイミングはアクセス対象となるメモリバンクの位置によって相違する。これらの点は、ライト動作時においても同様である。
【００４７】
したがって、プロトタイプによるレイアウトにおいては、最も遅いアクセスパス（例えばメモリバンクＢＡＮＫ０からデータ入出力端子ＬＤＱまでのパス）に合わせてタイミング設計する必要が生じ、これによってアクセス速度が制限されてしまう。
【００４８】
しかも、プロトタイプによるレイアウトでは、アドレス制御回路３２やコマンドデコーダ３４などが配置される領域上をデータバスＤＢ２Ｌが通過する必要がある。データバスＤＢ２Ｌは、アドレス制御回路３２やコマンドデコーダ３４の動作には無関係な配線であるにもかかわらず、当該領域を通過する必要があることから、アドレス制御回路３２やコマンドデコーダ３４の動作に必要な配線の形成領域が圧迫され、配線レイアウトの自由度が低下するという問題もある。
【００４９】
次に、半導体装置１０の第１及び第２の実施形態によるレイアウトについて説明する。
【００５０】
図５は、半導体装置１０の第１の実施形態によるレイアウトを示す平面図である。
【００５１】
本実施形態においても、Ｘ方向に延在するエッジＬ１，Ｌ２とＹ方向に延在するエッジＬ３，Ｌ４を有する四角形のチップが用いられる点は同じである。しかしながら、本発明の第１の実施形態においては、８バンク分のメモリセルアレイ１１がＸ方向に２列、Ｙ方向に８行の合計１６個のメモリセルアレイ領域ＡＲＹ０〜ＡＲＹ１５に分割される。各行を構成する２個のメモリセルアレイ領域は１つのメモリバンクを構成し、チップのＸ方向における一方のエッジＬ３側（左側）に位置するメモリセルアレイ領域はデータ入出力端子ＬＤＱに割り当てられ、チップのＸ方向における他方のエッジＬ４側（右側）に位置するメモリセルアレイ領域はデータ入出力端子ＵＤＱに割り当てられる。
【００５２】
また、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３を構成するメモリセルアレイ領域ＡＲＹ０〜ＡＲＹ７は、チップのＹ方向における一方のエッジＬ１側（上側）に配置され、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７を構成するメモリセルアレイ領域ＡＲＹ８〜ＡＲＹ１５は、チップのＹ方向における他方のエッジＬ２側（下側）に配置されている。
【００５３】
より具体的に説明すると、チップのＸ方向における座標をＸ１〜Ｘ３に分割し、チップのＹ方向における座標をＹ１〜Ｙ３に分割した場合、座標Ｘ２とＹ２が交差する領域にメモリセルアレイ領域ＡＲＹ０，ＡＲＹ２，ＡＲＹ４，ＡＲＹ６がこの順にＹ方向に配置される。同様に、座標Ｘ３とＹ２が交差する領域にメモリセルアレイ領域ＡＲＹ１，ＡＲＹ３，ＡＲＹ５，ＡＲＹ７がこの順にＹ方向に配置され、座標Ｘ２とＹ３が交差する領域にメモリセルアレイ領域ＡＲＹ８，ＡＲＹ１０，ＡＲＹ１２，ＡＲＹ１４がこの順にＹ方向に配置され、座標Ｘ３とＹ３が交差する領域にメモリセルアレイ領域ＡＲＹ９，ＡＲＹ１１，ＡＲＹ１３，ＡＲＹ１５がこの順にＹ方向に配置される。
【００５４】
チップの座標Ｘ１又はＹ１に対応する領域は、周辺回路領域である。周辺回路領域は、座標Ｘ１とＹ１の交差領域に位置する周辺回路領域ＰＥ１０、座標Ｘ１とＹ２の交差領域に位置する周辺回路領域ＰＥ１１、座標Ｘ１とＹ３の交差領域に位置する周辺回路領域ＰＥ１２、座標Ｘ２とＹ１の交差領域に位置する周辺回路領域ＰＥ１３、座標Ｘ３とＹ１の交差領域に位置する周辺回路領域ＰＥ１４を含む。周辺回路領域ＰＥ１０は、チップの中央に位置する中央領域である。
【００５５】
周辺回路領域ＰＥ１３には、アドレス端子２１及びコマンド端子２２や、これらに関連する回路ブロック、例えばアドレス制御回路３２やコマンドデコーダ３４などが配置される。一方、周辺回路領域ＰＥ１４には、データ入出力端子ＤＱや、これらに関連する回路ブロック、例えばデータ入出力回路３９などが配置される。データ入出力端子ＤＱは１６ビット構成であり、このうち半分の８ビットに対応するデータ入出力端子ＬＤＱ（＝ＤＱ０〜ＤＱ７）についてはチップの中央領域に近い部分にレイアウトされ、残りの８ビットに対応するデータ入出力端子ＵＤＱ（＝ＤＱ８〜ＤＱ１５）についてはチップのエッジＬ４に近い部分にレイアウトされている。
【００５６】
周辺回路領域ＰＥ１１には、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に対応するデータバスＤＢがＹ方向に延在して設けられるとともに、その他の回路ブロック（ヒューズ回路４０など）が配置される。同様に、周辺回路領域ＰＥ１２には、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７に対応するデータバスＤＢがＹ方向に延在して設けられるとともに、その他の回路ブロック（ヒューズ回路４０など）が配置される。
【００５７】
データバスＤＢについてより詳細に説明すると、周辺回路領域ＰＥ１１には、メモリバンクＢＡＮＫ０，ＢＡＮＫ１に割り当てられたデータバスＤＢ０Ｌ，ＤＢ０Ｕと、メモリバンクＢＡＮＫ２，ＢＡＮＫ３に割り当てられたデータバスＤＢ１Ｌ，ＤＢ１Ｕが配置される。データバスＤＢ０ＬとデータバスＤＢ１ＬはバッファＢＦ１Ｌを介して接続され、データバスＤＢ０ＵとデータバスＤＢ１ＵもバッファＢＦ１Ｕを介して接続される。
【００５８】
同様に、周辺回路領域ＰＥ１２にも、メモリバンクＢＡＮＫ６，ＢＡＮＫ７に割り当てられたデータバスＤＢ０Ｌ，ＤＢ０Ｕと、メモリバンクＢＡＮＫ４，ＢＡＮＫ５に割り当てられたデータバスＤＢ１Ｌ，ＤＢ１Ｕが配置される。データバスＤＢ０ＬとデータバスＤＢ１ＬはバッファＢＦ１Ｌを介して接続され、データバスＤＢ０ＵとデータバスＤＢ１ＵもバッファＢＦ１Ｕを介して接続される。
【００５９】
データバスＤＢ１Ｌは、バッファＢＦ２Ｌを介してデータバスＤＢ２Ｌに接続される。同様に、データバスＤＢ１Ｕは、バッファＢＦ２Ｕを介してデータバスＤＢ２Ｕに接続される。データバスＤＢ２Ｌは、上下のバッファＢＦ２Ｌを短絡するようＹ方向に延在して設けられた部分と、チップの中央領域に位置する接続点Ｎ１を介して、Ｘ方向に延在して設けられた部分とを有している。同様に、データバスＤＢ２Ｕは、上下のバッファＢＦ２Ｕを短絡するようＹ方向に延在して設けられた部分と、チップの中央領域に位置する接続点Ｎ２を介して、Ｘ方向に延在して設けられた部分とを有している。
【００６０】
データバスＤＢ２Ｌ，ＤＢ２Ｕは、中央領域である周辺回路領域ＰＥ１０から周辺回路領域ＰＥ１４へ延在する。データバスＤＢ２Ｕは、バッファＢＦ３Ｕを介してデータバスＤＢ３Ｕに接続されている。そして、データバスＤＢ２Ｌはデータ入出力端子ＬＤＱに接続され、データバスＤＢ３Ｕはデータ入出力端子ＵＤＱに接続されている。
【００６１】
このように、第１の実施形態によるレイアウトにおいては、アドレス制御回路３２やコマンドデコーダ３４などが配置される周辺回路領域ＰＥ１３にデータバスＤＢを設ける必要がない。このため、図２に示したプロトタイプによるレイアウトのように、アドレス制御回路３２やコマンドデコーダ３４の動作に必要な配線の形成領域が圧迫されることがない。
【００６２】
本実施形態による半導体装置１０は８ビットプリフェッチを行うＤＲＡＭであり、１回のアクセスで最大１２８ビット（＝８ビット×１６ＤＱ）のリードデータが同時に読み出される。そして、同時に読み出された１２８ビットのリードデータは、６４ビットずつ、データ入出力端子ＬＤＱ，ＵＤＱに転送される。したがって、各データバスＤＢはいずれも６４ビット構成である。
【００６３】
但し、図３を用いて説明したように、配線間におけるクロストークを防止するため、各データバスＤＢを構成する６４本のデータ配線の両側にはシールド用の電源配線が必要である。したがって、各データバスＤＢに必要な配線数（データ配線＋電源配線）はいずれも１２９本である。
【００６４】
本実施形態による半導体装置１０は、第１の動作モードと第２の動作モードを有している。
【００６５】
第１の動作モードは、データ入出力端子ＬＤＱ，ＵＤＱの両方を使用する動作モードである。第１の動作モードが選択されている場合には、データ入出力端子ＬＤＱ，ＵＤＱを介して一度に１６ビットのデータが入出力されることになる。この場合、１回のアクセスで１２８ビット（＝８ビット×１６ＤＱ）のデータがメモリセルアレイ１１から同時に入出力される。
【００６６】
第２の動作モードは、データ入出力端子ＬＤＱのみを使用する動作モードである。第２の動作モードが選択されている場合には、データ入出力端子ＵＤＱは使用されず、データ入出力端子ＬＤＱを介して一度に８ビットのデータが入出力されることになる。この場合、１回のアクセスで６４ビット（＝８ビット×８ＤＱ）のデータがメモリセルアレイ１１から同時に入出力される。
【００６７】
第１の動作モードが選択されている場合、メモリバンクＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ６，ＢＡＮＫ７から読み出されたリードデータの半分は、データバスＤＢ０Ｌ，ＤＢ１Ｌ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕ，ＤＢ１Ｕ，ＤＢ２Ｕ，ＤＢ３Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ１Ｌ，ＢＦ２Ｌを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは３つのバッファＢＦ１Ｕ〜ＢＦ３Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【００６８】
また、メモリバンクＢＡＮＫ２〜ＢＡＮＫ５から読み出されたリードデータの半分は、データバスＤＢ１Ｌ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ１Ｕ，ＤＢ２Ｕ，ＤＢ３Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは１つのバッファＢＦ２Ｌを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ２Ｕ，ＢＦ３Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【００６９】
これに対し、第２の動作モードが選択されている場合、各メモリバンクを構成する２つのメモリセルアレイ領域は、互いに異なるメモリバンクとして機能する。したがって、第２の動作モードが選択されている場合には、本実施形態による半導体装置１０は１６バンク構成となる。メモリバンクＢＡＮＫ０〜ＢＡＮＫ１５の割り当ては図６に示すとおりである。
【００７０】
第２の動作モードが選択されている場合、データバスＤＢ１Ｕは、バッファＢＦ４を介してデータバスＤＢ２Ｌに接続される。バッファＢＦ４は、第２の動作モードが選択されている場合に活性化されるバッファであり、第１の動作モードが選択されている場合にはハイインピーダンス状態に非活性化される。
【００７１】
かかる構成により、メモリバンクＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ４，ＢＡＮＫ５から読み出されたリードデータは、データバスＤＢ０Ｌ，ＤＢ１Ｌ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、メモリバンクＢＡＮＫ２，ＢＡＮＫ３，ＢＡＮＫ６，ＢＡＮＫ７から読み出されたリードデータは、データバスＤＢ０Ｕ，ＤＢ１Ｕ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送される。
【００７２】
また、メモリバンクＢＡＮＫ８，ＢＡＮＫ９，ＢＡＮＫ１２，ＢＡＮＫ１３から読み出されたリードデータは、データバスＤＢ１Ｌ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、メモリバンクＢＡＮＫ１０，ＢＡＮＫ１１，ＢＡＮＫ１４，ＢＡＮＫ１５から読み出されたリードデータは、データバスＤＢ１Ｕ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送される。
【００７３】
図７は、１つのメモリセルアレイ領域ＡＲＹの構成を説明するための平面図である。
【００７４】
図７に示すように、メモリセルアレイ領域ＡＲＹは、ロウデコーダ１２によってＹ方向に分割されたメモリセルアレイ領域ＡＲＹａ，ＡＲＹｂによって構成されている。メモリセルアレイ領域ＡＲＹａ，ＡＲＹｂのＸ方向における一端には、カラムデコーダ１３及びメインアンプＭＡＭＰが配置されている。メモリセルアレイ領域ＡＲＹａに割り当てられたメインアンプＭＡＭＰは、３２ビット分の単位アンプＭＡ０〜ＭＡ３１からなり、メモリセルアレイ領域ＡＲＹｂに割り当てられたメインアンプＭＡＭＰは、３２ビット分の単位アンプＭＡ３２〜ＭＡ６３からなる。
【００７５】
各単位アンプＭＡ０〜ＭＡ６３は、Ｘ方向に延在するメインＩＯ線ＭＩＯＴ／ＭＩＯＢ０〜ＭＩＯＴ／ＭＩＯＢ６３にそれぞれ接続されている。メインＩＯ線ＭＩＯＴ／ＭＩＯＢは、スイッチ回路ＴＧを介し、Ｙ方向に延在するローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに接続されている。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢは、カラムスイッチＹＳＷを介してセンスアンプＳＡＭＰに接続されている。カラムスイッチＹＳＷの動作は、カラムデコーダ１３から供給されるカラム選択信号ＹＳによって制御される。
【００７６】
図８は、バッファＢＦ１Ｌの回路図である。
【００７７】
図８に示すように、バッファＢＦ１Ｌは、リード動作時に活性化するイネーブル信号ＥＮにより制御されるトライステート型のバッファであり、イネーブル信号ＥＮがハイレベルに活性化している場合には、データバスＤＢ０Ｌ上のリードデータをデータバスＤＢ１Ｌに転送する。これに対し、イネーブル信号ＥＮがローレベルに非活性化している場合、バッファＢＦ１Ｌの出力ノードはハイインピーダンス状態となる。
【００７８】
尚、図８にはリード動作時に用いるバッファＢＦ１Ｌを示しているが、ライト動作時に用いるバッファＢＦ１Ｌについても、入力ノードと出力ノードが逆転している他は、図８に示した回路と同じ回路構成を有している。また、バッファＢＦ１Ｕについても、図８に示したバッファＢＦ１Ｌと同じ回路構成を有している。
【００７９】
図９は、バッファＢＦ２Ｌ，ＢＦ２Ｕ，ＢＦ４の回路図である。
【００８０】
図９に示すように、バッファＢＦ２Ｌ，ＢＦ２Ｕ，ＢＦ４はいずれもトライステート型のバッファである。バッファＢＦ２Ｌ，ＢＦ２Ｕ，ＢＦ４の制御には、イネーブル信号ＥＮの他に、モード信号ＭＯＤＥ及びローワバンク信号ＢＡＮＫＬが用いられる。モード信号ＭＯＤＥは、第１の動作モード（ＬＤＱとＵＤＱを使用する動作モード）が選択されている場合にハイレベルとなり、第２の動作モード（ＬＤＱのみを使用する動作モード）が選択されている場合にローレベルとなる。また、ローワバンク信号ＢＡＮＫＬは、第２の動作モードにおいてチップの左側のバンクＢＡＮＫ０，１，４，５，８，９，１２，１３が選択された場合にハイレベルとなり、第２の動作モードにおいてチップの右側のバンクＢＡＮＫ２，３，６，７，１０，１１，１４，１５が選択された場合にローレベルとなる。
【００８１】
図９に示す構成により、第１の動作モードが選択されている場合には、イネーブル信号ＥＮがハイレベルに活性化するとバッファＢＦ２Ｌ，ＢＦ２Ｕが同時に活性化し、これにより、データバスＤＢ１Ｌ，ＤＢ１Ｕ上のリードデータがそれぞれデータバスＤＢ２Ｌ，ＤＢ２Ｕに転送される。この場合、イネーブル信号ＥＮにかかわらず、バッファＢＦ４はハイインピーダンス状態に固定される。
【００８２】
一方、第２の動作モードが選択されている場合には、イネーブル信号ＥＮがハイレベルに活性化すると、ローワバンク信号ＢＡＮＫＬに基づいてバッファＢＦ２Ｌ及びＢＦ４の一方が活性化し、これにより、データバスＤＢ１Ｌ又はＤＢ１Ｕ上のリードデータがデータバスＤＢ２Ｌに転送される。この場合、イネーブル信号ＥＮにかかわらず、バッファＢＦ２Ｕはハイインピーダンス状態に固定される。
【００８３】
図１０は、第１の実施形態による動作タイミングを説明するためのタイミング図であり、（ａ）は第１の動作モードにおいてメモリバンクＢＡＮＫ０から読み出されたリードデータが転送される様子を示し、（ｂ）は第１の動作モードにおいてメモリバンクＢＡＮＫ２から読み出されたリードデータが転送される様子を示している。
【００８４】
図１０（ａ）に示すように、メモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＬＤＱに割り当てられたリードデータは、データバスＤＢ０Ｌ，ＤＢ１Ｌ，ＤＢ２Ｌを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ１１である。また、メモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＵＤＱに割り当てられたリードデータは、データバスＤＢ０Ｕ，ＤＢ１Ｕ，ＤＢ２Ｕ，ＤＢ３Ｕを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＵＤＱに到達するまでの時間はｔｐｄ１２（＞ｔｐｄ１１）である。
【００８５】
図１０（ｂ）に示すように、メモリバンクＢＡＮＫ２から読み出されたリードデータのうち、データ入出力端子ＬＤＱに割り当てられたリードデータは、データバスＤＢ１Ｌ，ＤＢ２Ｌを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ１３（＞ｔｐｄ１２）である。また、メモリバンクＢＡＮＫ２から読み出されたリードデータのうち、データ入出力端子ＵＤＱに割り当てられたリードデータは、データバスＤＢ１Ｕ，ＤＢ２Ｕ，ＤＢ３Ｕを介して転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＵＤＱに到達するまでの時間はｔｐｄ１４（≒ｔｐｄ１１）である。
【００８６】
図１１は、半導体装置１０の第２の実施形態によるレイアウトを示す平面図であり、第１の動作モードが選択されている場合を示している。
【００８７】
図１１に示すように、本発明の第２の実施形態によるレイアウトは、メモリセルアレイ領域ＡＲＹと周辺回路領域ＰＥの基本的な位置関係については図５に示した第１の実施形態によるレイアウトと同じであるが、メモリバンクの割り当て位置及びデータバスＤＢの構成が第１の実施形態によるレイアウトと相違している。
【００８８】
まず、メモリバンクの割り当てについて説明すると、メモリセルアレイ領域ＡＲＹ０〜ＡＲＹ１５の位置が図５に示した位置と同じであるとした場合、各メモリバンクＢＡＮＫｉ（ｉ＝０〜７）は、メモリセルアレイ領域ＡＲＹｉ及びメモリセルアレイ領域ＡＲＹｉ＋８によって構成される。例えば、メモリバンクＢＡＮＫ０については、メモリセルアレイ領域ＡＲＹ０，ＡＲＹ８によって構成される。
【００８９】
このため、同じメモリバンクを構成する２つのメモリセルアレイ領域は、必ずＹ方向における座標が相違するとともに、周辺回路領域ＰＥ１３又はＰＥ１４からのＹ方向における距離が互いに相違することになる。例えば、メモリバンクＢＡＮＫ０を構成するメモリセルアレイ領域ＡＲＹ０，ＡＲＹ８に着目すると、周辺回路領域ＰＥ１３からの距離はメモリセルアレイ領域ＡＲＹ０の方がメモリセルアレイ領域ＡＲＹ８よりも遠い。
【００９０】
また、データバスＤＢについて詳細に説明すると、周辺回路領域ＰＥ１１には、メモリセルアレイ領域ＡＲＹ０，ＡＲＹ２に割り当てられたデータバスＤＢ０Ｌａと、メモリセルアレイ領域ＡＲＹ４，ＡＲＹ６に割り当てられたデータバスＤＢ０Ｕｂと、バッファＢＦ１Ｌａを介してデータバスＤＢ０Ｌａに接続されたデータバスＤＢ１Ｌａが配置される。メモリセルアレイ領域ＡＲＹ１，ＡＲＹ３，ＡＲＹ５，ＡＲＹ７に対しても同様の構成を有するデータバスＤＢ０Ｌｃ，ＤＢ０Ｕｄ，ＤＢ１Ｌｃ及びバッファＢＦ１Ｌｃが設けられる。
【００９１】
同様に、周辺回路領域ＰＥ１２には、メモリセルアレイ領域ＡＲＹ１２，ＡＲＹ１４に割り当てられたデータバスＤＢ０Ｌｂと、メモリセルアレイ領域ＡＲＹ８，ＡＲＹ１０に割り当てられたデータバスＤＢ０Ｕａと、バッファＢＦ１Ｌｂを介してデータバスＤＢ０Ｌｂに接続されたデータバスＤＢ１Ｌｂが配置される。メモリセルアレイ領域ＡＲＹ９，ＡＲＹ１１，ＡＲＹ１３，ＡＲＹ１５に対しても同様の構成を有するデータバスＤＢ０Ｌｄ，ＤＢ０Ｕｃ，ＤＳＢ１Ｌｄ及びバッファＢＦ１Ｌｄが設けられる。
【００９２】
データバスＤＢ１Ｌａ〜ＤＢ１Ｌｄは、それぞれバッファＢＦ２Ｌａ〜ＢＦ２Ｌｄを介してデータバスＤＢ２Ｌに接続される。また、データバスＤＢ０Ｕａ〜ＤＢ０Ｕｄは、それぞれバッファＢＦ１Ｕａ〜ＢＦ１Ｕｄを介してデータバスＤＢ１Ｕに接続される。データバスＤＢ２Ｌは、バッファＢＦ２Ｌａ〜ＢＦ２Ｌｄを短絡するようＹ方向に延在して設けられた部分と、チップの中央領域に位置する接続点Ｎ１を介して、Ｘ方向に延在して設けられた部分とを有している。同様に、データバスＤＢ１Ｕは、バッファＢＦ１Ｕａ〜ＢＦ１Ｕｄを短絡するようＹ方向に延在して設けられた部分と、チップの中央領域に位置する接続点Ｎ２を介して、Ｘ方向に延在して設けられた部分とを有している。
【００９３】
データバスＤＢ２Ｌ，ＤＢ１Ｕは、中央領域である周辺回路領域ＰＥ１０から周辺回路領域ＰＥ１４へ延在する。データバスＤＢ１Ｕは、バッファＢＦ２Ｕ介してデータバスＤＢ２Ｕに接続されている。そして、データバスＤＢ２Ｌはデータ入出力端子ＬＤＱに接続され、データバスＤＢ２Ｕはデータ入出力端子ＵＤＱに接続されている。
【００９４】
本実施形態によるレイアウトにおいて第１の動作モードが選択されている場合、各メモリバンクから読み出されたリードデータの伝送パスは次の通りとなる。
【００９５】
まず、メモリバンクＢＡＮＫ０，ＢＡＮＫ１から読み出されたリードデータの半分は、データバスＤＢ０Ｌａ，ＤＢ１Ｌａ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕａ，ＤＢ１Ｕ，ＤＢ２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ１Ｌａ，ＢＦ２Ｌａを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ１Ｕａ，ＢＦ２Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【００９６】
ここで、データバスＤＢ０Ｌａ，ＤＢ１Ｌａ，ＤＢ２Ｌは、メモリセルアレイ領域ＡＲＹ０，ＡＲＹ２から接続点Ｎ１までの区間に位置するセクションと、接続点Ｎ１からデータ入出力端子ＬＤＱまでの区間に位置するセクションに分けることができる。さらに、前者のセクションは、メモリセルアレイ領域ＡＲＹ０，ＡＲＹ２からバッファＢＦ１Ｌａまでの区間に位置するサブセクションと、バッファＢＦ１Ｌａから接続点Ｎ１までの区間に位置するサブセクションに分けることができる。また、データバスＤＢ０Ｕａ，ＤＢ１Ｕ，ＤＢ２Ｕは、メモリセルアレイ領域ＡＲＹ８，ＡＲＹ１０から接続点Ｎ２までの区間に位置するセクションと、接続点Ｎ２からデータ入出力端子ＵＤＱまでの区間に位置するセクションに分けることができる。
【００９７】
また、メモリバンクＢＡＮＫ２，ＢＡＮＫ３から読み出されたリードデータの半分は、データバスＤＢ０Ｌｃ，ＤＢ１Ｌｃ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕｃ，ＤＢ１Ｕ，ＤＢ２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ１Ｌｃ，ＢＦ２Ｌｃを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ１Ｕｃ，ＢＦ２Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【００９８】
ここで、データバスＤＢ０Ｌｃ，ＤＢ１Ｌｃ，ＤＢ２Ｌは、メモリセルアレイ領域ＡＲＹ１，ＡＲＹ３から接続点Ｎ１までの区間に位置するセクションと、接続点Ｎ１からデータ入出力端子ＬＤＱまでの区間に位置するセクションに分けることができる。さらに、前者のセクションは、メモリセルアレイ領域ＡＲＹ１，ＡＲＹ３からバッファＢＦ１Ｌｃまでの区間に位置するサブセクションと、バッファＢＦ１Ｌｃから接続点Ｎ１までの区間に位置するサブセクションに分けることができる。また、データバスＤＢ０Ｕｃ，ＤＢ１Ｕ，ＤＢ２Ｕは、メモリセルアレイ領域ＡＲＹ９，ＡＲＹ１１から接続点Ｎ２までの区間に位置するセクションと、接続点Ｎ２からデータ入出力端子ＵＤＱまでの区間に位置するセクションに分けることができる。
【００９９】
さらに、メモリバンクＢＡＮＫ４，ＢＡＮＫ５から読み出されたリードデータの半分は、データバスＤＢ０Ｌｂ，ＤＢ１Ｌｂ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕｂ，ＤＢ１Ｕ，ＤＢ２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ１Ｌｂ，ＢＦ２Ｌｂを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ１Ｕｂ，ＢＦ２Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【０１００】
ここで、データバスＤＢ０Ｌｂ，ＤＢ１Ｌｂ，ＤＢ２Ｌは、メモリセルアレイ領域ＡＲＹ１２，ＡＲＹ１４から接続点Ｎ１までの区間に位置するセクションと、接続点Ｎ１からデータ入出力端子ＬＤＱまでの区間に位置するセクションに分けることができる。さらに、前者のセクションは、メモリセルアレイ領域ＡＲＹ１２，ＡＲＹ１４からバッファＢＦ１Ｌｂまでの区間に位置するサブセクションと、バッファＢＦ１Ｌｂから接続点Ｎ１までの区間に位置するサブセクションに分けることができる。また、データバスＤＢ０Ｕｂ，ＤＢ１Ｕ，ＤＢ２Ｕは、メモリセルアレイ領域ＡＲＹ４，ＡＲＹ６から接続点Ｎ２までの区間に位置するセクションと、接続点Ｎ２からデータ入出力端子ＵＤＱまでの区間に位置するセクションに分けることができる。
【０１０１】
そして、メモリバンクＢＡＮＫ６，ＢＡＮＫ７から読み出されたリードデータの半分は、データバスＤＢ０Ｌｄ，ＤＢ１Ｌｄ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送され、残りの半分は、データバスＤＢ０Ｕｄ，ＤＢ１Ｕ，２Ｕを介してデータ入出力端子ＵＤＱに転送される。この場合、前者のリードデータは２つのバッファＢＦ１Ｌｄ，ＢＦ２Ｌｄを介してデータ入出力端子ＬＤＱに転送され、後者のリードデータは２つのバッファＢＦ１Ｕｄ，ＢＦ２Ｕを介してデータ入出力端子ＵＤＱに転送されることになる。
【０１０２】
ここで、データバスＤＢ０Ｌｄ，ＤＢ１Ｌｄ，ＤＢ２Ｌは、メモリセルアレイ領域ＡＲＹ１３，ＡＲＹ１５から接続点Ｎ１までの区間に位置するセクションと、接続点Ｎ１からデータ入出力端子ＬＤＱまでの区間に位置するセクションに分けることができる。さらに、前者のセクションは、メモリセルアレイ領域ＡＲＹ１３，ＡＲＹ１５からバッファＢＦ１Ｌｄまでの区間に位置するサブセクションと、バッファＢＦ１Ｌｄから接続点Ｎ１までの区間に位置するサブセクションに分けることができる。また、データバスＤＢ０Ｕｄ，ＤＢ１Ｕ，ＤＢ２Ｕは、メモリセルアレイ領域ＡＲＹ５，ＡＲＹ６から接続点Ｎ２までの区間に位置するセクションと、接続点Ｎ２からデータ入出力端子ＵＤＱまでの区間に位置するセクションに分けることができる。
【０１０３】
一方、第２の動作モードが選択されている場合、本実施形態におけるメモリバンクＢＡＮＫ０〜ＢＡＮＫ１５の割り当ては図１２に示すとおりとなる。
【０１０４】
第２の動作モードが選択されている場合、データバスＤＢ０Ｕａ〜ＤＢ０Ｕｄは、それぞれバッファＢＦ４ａ〜ＢＦ４ｄを介してデータバスＤＢ１Ｌａ〜ＤＢ１Ｌｄに接続される。バッファＢＦ４ａ〜ＢＦ４ｄは、第２の動作モードが選択されている場合に活性化されるバッファであり、第１の動作モードが選択されている場合にはハイインピーダンス状態となる。
【０１０５】
かかる構成により、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７から読み出されたリードデータは、データバスＤＢ０Ｌ（ａ〜ｄ），ＤＢ１Ｌ（ａ〜ｄ），ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送される。また、メモリバンクＢＡＮＫ８〜ＢＡＮＫ１５から読み出されたリードデータは、データバスＤＢ０Ｕ（ａ〜ｄ），ＤＢ１Ｌ（ａ〜ｄ），ＤＢ２Ｌを介してデータ入出力端子ＬＤＱに転送される。
【０１０６】
図１３はデータバスＤＢの構造を説明するための図であり、（ａ）はデータバスＤＢ０Ｌａの構造を示し、（ｂ）はデータバスＤＢ０Ｕｂ及びＤＢ１Ｌａの構造を示し、（ｃ）はデータバスＤＢ１Ｕ及びＤＢ２Ｌの構造を示し、（ｄ）はデータバスＤＢ２Ｕの構造を示している。
【０１０７】
図１３（ａ）に示すように、データバスＤＢ０Ｌａを構成する６４本のデータ配線の両側には、それぞれシールド用の電源配線ＶＳＳ又はＶＰＥＲＩが配置されている。このため、データバスＤＢ０Ｌａを形成する領域に必要な配線数は１２９本となる。他のデータバスＤＢ０Ｌｂ〜ＤＢ０Ｌｄについても同様である。
【０１０８】
図１３（ｂ）に示すように、データバスＤＢ０Ｕｂを構成する６４本のデータ配線と、データバスＤＢ１Ｌａを構成する６４本のデータ配線は、交互に配置されている。そして、両端にはシールド用の電源配線ＶＳＳ又はＶＰＥＲＩが配置されている。このため、データバスＤＢ０Ｕｂ，ＤＢ１Ｌａを形成する領域に必要な配線数は１３０本となる。このように、データバスＤＢ０ＵｂとデータバスＤＢ１Ｌａは、互いにシールドの役割を果たす。他の組み合わせ、つまり、データバスＤＢ０ＵａとＤＢ１Ｌｂ、ＤＢ０ＵｄとＤＢ１Ｌｃ、ＤＢ０ＵｃとＤＢ１Ｌｄについても同様である。
【０１０９】
図１３（ｃ）に示すように、データバスＤＢ１Ｕを構成する６４本のデータ配線と、データバスＤＢ２Ｌを構成する６４本のデータ配線も、交互に配置されている。そして、両端にはシールド用の電源配線ＶＳＳ又はＶＰＥＲＩが配置されている。このため、データバスＤＢ１Ｕ，ＤＢ２Ｌを形成する領域に必要な配線数は１３０本となる。このように、データバスＤＢ１ＵとデータバスＤＢ２Ｌについても、互いにシールドの役割を果たす。
【０１１０】
図１３（ｄ）に示すように、データバスＤＢ２Ｕを構成する６４本のデータ配線の両側には、それぞれシールド用の電源配線ＶＳＳ又はＶＰＥＲＩが配置されている。このため、データバスＤＢ２Ｕを形成する領域に必要な配線数は１２９本となる。
【０１１１】
このように、本実施形態によるレイアウトでは、データバスＤＢの一部分と他の部分とが互いにシールドの役割を果たすことから、シールド用として必要となる電源配線の本数を削減することができる。
【０１１２】
図１４は、第２の実施形態による動作タイミングを説明するための第１のタイミング図である。図１４には、第１の動作モードにおいてメモリバンクＢＡＮＫ０から読み出されたリードデータが転送される様子を示しているが、他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７からリードデータが読み出される場合の動作も基本的に同様である。
【０１１３】
図１４に示すように、リードコマンドＲＤに応答してメモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＬＤＱに割り当てられたリードデータ（メモリセルアレイ領域ＡＲＹ０に保持されたリードデータ）は、データバスＤＢ０Ｌａ，ＤＢ１Ｌａ，ＤＢ２Ｌを介して転送される。この場合、経由するバッファは２個であり、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ２１である。
【０１１４】
また、メモリバンクＢＡＮＫ０から読み出されたリードデータのうち、データ入出力端子ＵＤＱに割り当てられたリードデータ（メモリセルアレイ領域ＡＲＹ８に保持されたリードデータ）は、データバスＤＢ０Ｕａ，ＤＢ１Ｕ，ＤＢ２Ｕを介して転送される。この場合、経由するバッファは２個であり、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＵＤＱに到達するまでの時間はｔｐｄ２２である。
【０１１５】
そして、データ入出力端子ＬＤＱに割り当てられたデータバスＤＢの合計配線長と、データ入出力端子ＵＤＱに割り当てられたデータバスＤＢの合計配線長は互いにほぼ等しく、且つ、互いに同数のバッファを経由する。つまり、データ入出力端子ＬＤＱに割り当てられたデータバスＤＢは、メモリセルアレイ領域ＡＲＹ０から接続点Ｎ１までのセクション１と、接続点Ｎ１からデータ入出力端子ＬＤＱまでのセクション２を有し、データ入出力端子ＵＤＱに割り当てられたデータバスＤＢは、メモリセルアレイ領域ＡＲＹ８から接続点Ｎ２までのセクション３と、接続点Ｎ２からデータ入出力端子ＵＤＱまでのセクション４を有する。そして、セクション１〜セクション４の長さをＳ１〜Ｓ４とすると、
Ｓ１＞Ｓ３
Ｓ２＜Ｓ４
Ｓ１＋Ｓ２≒Ｓ３＋Ｓ４
であり、且つ、
いずれも２つのバッファを経由することから、到達時間ｔｐｄ２１と到達時間ｔｐｄ２２はほぼ一致する。このため、より高速なデータ転送が可能となる。
【０１１６】
また、リードデータがデータバスＤＢ１Ｌａを介して転送される際には、データバスＤＢ１Ｌａと交互に配置されたデータバスＤＢ０Ｕｂがシールドとなる。同様に、リードデータがデータバスＤＢ０Ｕａを介して転送される際には、データバスＤＢ０Ｕａと交互に配置されたデータバスＤＢ１Ｌｂがシールドとなる。
【０１１７】
もちろん、シールドとなるデータバスＤＢ０Ｕｂ，ＤＢ１Ｌｂを介したデータ転送も行われるが、これらデータバスＤＢ０Ｕｂ，ＤＢ１ＬｂはメモリバンクＢＡＮＫ０とは異なるメモリバンクＢＡＮＫ４，５に割り当てられていることから、互いにシールドとなる両方のデータバスを介したデータ転送が同時に行われることがない。このことは、一方のデータバスＤＢを介したデータ転送が行われる際には、他方のデータバスＤＢのレベルが必ず固定されていることを意味する。このため、データバスＤＢ同士で互いにシールド効果を発揮することが可能となる。
【０１１８】
図１５は、第２の実施形態による動作タイミングを説明するための第２のタイミング図である。図１５には、第１の動作モードにおいてメモリバンクＢＡＮＫ０に書き込むべきライトデータが転送される様子を示しているが、他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７にライトデータが書き込まれる場合の動作も基本的に同様である。
【０１１９】
図１５に示すように、ライトコマンドＷＲに応答してデータ入出力端子ＬＤＱ，ＵＤＱに入力されたライトデータのうち、データ入出力端子ＬＤＱに入力されたライトデータは、データバスＤＢ２Ｌ，ＤＢ１Ｌａ，ＤＢ０Ｌａを介してメモリセルアレイ領域ＡＲＹ０に転送され、データ入出力端子ＵＤＱに入力されたライトデータは、データバスＤＢ２Ｕ，１Ｕ，ＤＢ０Ｕａを介してメモリセルアレイ領域ＡＲＹ８に転送される。
【０１２０】
この場合、ライトデータがデータ入出力端子ＬＤＱに入力されてからメモリセルアレイ領域ＡＲＹ０に到達するまでの時間はｔｐｄ３１である。また、ライトデータがデータ入出力端子ＵＤＱに入力されてからメモリセルアレイ領域ＡＲＹ８に到達するまでの時間はｔｐｄ３２（≒ｔｐｄ３１）である。
【０１２１】
このように、本実施形態においては、データ入出力端子ＬＤＱに割り当てられたライトデータの到達タイミングと、データ入出力端子ＵＤＱに割り当てられたライトデータの到達タイミングについてもほぼ一致する。しかも、リード動作時と同様、ライトデータがデータバスＤＢ１Ｌａを介して転送される際にはデータバスＤＢ０Ｕｂがシールドとなり、ライトデータがデータバスＤＢ０Ｕａを介して転送される際にはデータバスＤＢ１Ｌｂがシールドとなる。
【０１２２】
図１６は、第２の実施形態による動作タイミングを説明するための第３のタイミング図である。図１６には、第２の動作モードにおいてメモリバンクＢＡＮＫ０，ＢＡＮＫ１２から読み出されたリードデータが転送される様子を示しているが、他のメモリバンクからリードデータが読み出される場合の動作も基本的に同様である。
【０１２３】
図１６に示すように、リードコマンドＲＤに応答してメモリバンクＢＡＮＫ０から読み出されたリードデータは、データバスＤＢ０Ｌａ，ＤＢ１Ｌａ，ＤＢ２Ｌを介してデータ入出力端子ＬＤＱ転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ２１である。
【０１２４】
また、別のリードコマンドＲＤに応答してメモリバンクＢＡＮＫ１２から読み出されたリードデータは、データバスＤＢ０Ｕｂ，ＤＢ１Ｌａ，ＤＢ２Ｕを介してデータ入出力端子ＬＤＱに転送される。この場合、リードコマンドＲＤが発行されてからリードデータがデータ入出力端子ＬＤＱに到達するまでの時間はｔｐｄ２３である。
【０１２５】
そして、メモリバンクＢＡＮＫ０に割り当てられたデータバスＤＢの合計配線長と、メモリバンクＢＡＮＫ１２に割り当てられたデータバスＤＢの合計配線長は互いにほぼ等しく、且つ、互いに同数のバッファを経由することから、到達時間ｔｐｄ２１と到達時間ｔｐｄ２３はほぼ一致する。
【０１２６】
このように、第２の動作モードにおいては、どのメモリバンクに対してもアクセス時間がほぼ一致する。この点は、ライト動作においても同様である。しかも、あるメモリバンクへのアクセスと別のメモリバンクへのアクセスは同時には発生せず、必ず所定の時間間隔をおいて発生することから、相互にシールドを行っている２つのデータバスＤＢの必ず一方は固定電位となっている。
【０１２７】
図１６に示す例では、メモリバンクＢＡＮＫ０から読み出されたリードデータがデータバスＤＢ１Ｌａを介して転送される際には、データバスＤＢ０Ｕｂを介したメモリバンクＢＡＮＫ１２のデータ転送はまだ行われていないため、正しくシールド効果を得ることができる。逆に、メモリバンクＢＡＮＫ１２から読み出されたリードデータがデータバスＤＢ０Ｕｂを介して転送される際には、データバスＤＢ１Ｌａを介したメモリバンクＢＡＮＫ０のデータ転送がすでに終了しているため、正しくシールド効果を得ることができる。
【０１２８】
さらに、メモリバンクＢＡＮＫ１２から読み出されたリードデータがデータバスＤＢ１Ｌａを介して転送される際には、データバスＤＢ０Ｕｂを介したメモリバンクＢＡＮＫ１２のデータ転送がすでに終了しているため、正しくシールド効果を得ることができる。
【０１２９】
このように、本発明の第２の実施形態によれば、いずれの動作モードが選択されている場合であっても、メモリバンク間或いはメモリセルアレイ領域間におけるデータのスキューが生じないため、高速なアクセスを実現することが可能となる。しかも、互いに異なるタイミングでデータ転送が行われる２つのデータバスＤＢを交互に配置することによってシールドを行っていることから、電源配線を用いたシールドを削減することができる。
【０１３０】
尚、第２の実施形態において第１の動作モードが選択されている場合のメモリバンクの割り当ては、図１１に示した割り当て方法に限定されるものではなく、図１７又は図１８に示す割り当て方法を用いることも可能である。
【０１３１】
図１７に示す割り当て方法では、例えば、第１の動作モードにおいてメモリバンクＢＡＮＫ０を構成する２つのメモリセルアレイ領域ＡＲＹを、座標Ｘ２とＹ２が交差する領域と、座標Ｘ３とＹ２が交差する領域にそれぞれ配置している。また、図１８に示す割り当て方法では、例えば、第１の動作モードにおいてメモリバンクＢＡＮＫ０を構成する２つのメモリセルアレイ領域ＡＲＹを、座標Ｘ２とＹ２が交差する領域と、座標Ｘ３とＹ３が交差する領域にそれぞれ配置している。このような割り当て方法であっても、上述した第２の実施形態と同じ効果を得ることができる。
【０１３２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３３】
例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。
【符号の説明】
【０１３４】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４，２５    電源端子
３０      キャリブレーション回路
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコーダ
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
３９      データ入出力回路
４０      ヒューズ回路
ＡＲＹ    メモリセルアレイ領域
ＢＡＮＫ  メモリバンク
ＢＦ      バッファ
ＢＬ，／ＢＬ    ビット線
ＤＢ      データバス
ＤＱ      データ入出力端子
ＬＩＯＴ／ＬＩＯＢ    ローカルＩＯ配線
ＭＩＯＴ／ＭＩＯＢ    メインＩＯ配線
Ｌ１〜Ｌ４    チップのエッジ
ＬＤＱ，ＵＤＱ    データ入出力端子
ＭＡ０〜ＭＡ６３    単位アンプ
ＭＡＭＰ  メインアンプ
ＭＣ      メモリセル
Ｎ１，Ｎ２    接続点
ＰＥ      周辺回路領域
ＲＺＱ    リファレンス抵抗
ＳＡＭＰ  センスアンプ
ＴＧ      スイッチ回路
ＷＬ      ワード線
ＹＳＷ    カラムスイッチ
【図１】
2015176632.tif 000003
【図２】
2015176632.tif 000004
【図３】
2015176632.tif 000005
【図４】
2015176632.tif 000006
【図５】
2015176632.tif 000007
【図６】
2015176632.tif 000008
【図７】
2015176632.tif 000009
【図８】
2015176632.tif 000010
【図９】
2015176632.tif 000011
【図１０】
2015176632.tif 000012
【図１１】
2015176632.tif 000013
【図１２】
2015176632.tif 000014
【図１３】
2015176632.tif 000015
【図１４】
2015176632.tif 000016
【図１５】
2015176632.tif 000017
【図１６】
2015176632.tif 000018
【図１７】
2015176632.tif 000019
【図１８】
2015176632.tif 000020