(57)【要約】【課題】外部電源電圧を降圧して負荷回路の供給する給電方法と、外部電源電圧を降圧せずにそのまま負荷回路に供給する給電方法との、２種類の給電方法を実現可能な半導体集積回路において、電源電圧のＩＲドロップを抑制する。【解決手段】半導体集積回路１００は、レギュレータ１、端子Ｔ１及び端子Ｔ２を有する。レギュレータ１は、端子Ｔ１と接続され、制御信号に応じて、電源入力端子Ｔ１に印加される電圧を降下させた電圧を負荷回路１０に出力し、又は、電源入力端子Ｔ１に印加される電圧を降下させた電圧を負荷回路１０に出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の端子と、
前記１の端子と接続され、制御信号に応じて、前記第１の端子に印加される電圧を降下させた電圧を負荷回路に出力し、又は、前記第１の端子に印加される電圧を前記負荷回路に出力するレギュレータと、を備える、
半導体集積回路。
【請求項２】
前記レギュレータの出力と接続される第２の端子を更に備え、
前記制御信号が第１の値の場合、
前記レギュレータは、前記第１の端子に印加される第１の電圧を前記負荷回路に出力し、
前記第１の電圧が前記第２の端子に印加され、
前記制御信号が前記第１の値と異なる第２の値の場合、
前記レギュレータは、前記第１の端子に印加される第２の電圧を降下させて前記負荷回路に出力し、
前記第２の端子と第３の電圧との間に容量が接続される、
請求項１に記載の半導体集積回路。
【請求項３】
前記制御信号が前記第２の値の場合、前記レギュレータは、前記第１の端子に印加される前記第２の電圧を前記第１の電圧まで降下させて前記負荷回路に出力する、
請求項２に記載の半導体集積回路。
【請求項４】
前記第３の電圧は、前記第１の電圧及び前記第２の電圧よりも低い、
請求項２に記載の半導体集積回路。
【請求項５】
第３の端子を更に備え、
前記レギュレータは、前記第１の端子と前記第３の端子との間に接続されることで電源供給される、
請求項２に記載の半導体集積回路。
【請求項６】
第４の端子を更に備え、
前記レギュレータは、前記第４の端子を介して前記制御信号が入力される、
請求項２に記載の半導体集積回路。
【請求項７】
第４の端子を更に備え、
前記レギュレータは、前記第４の端子を介して前記制御信号が入力される、
請求項５に記載の半導体集積回路。
【請求項８】
前記レギュレータは、
一方の入力端子に入力される基準電圧と他方の入力端子に入力信号とに差分を増幅する差動増幅器と、
一端が前記差動増幅器の出力端子と接続され、制御端子が前記第４の端子と接続される第１のトランジスタと、
一端が前記第１の端子と接続され、他端が前記負荷回路と接続され、制御端子が前記第１のトランジスタの他端と接続される第２のトランジスタと、
一端が前記第２のトランジスタの前記制御端子と接続され、他端が前記第３の電圧が印加される前記第３の端子と接続され、制御端子が前記第４の端子と接続される第３のトランジスタと、を備える、
請求項７に記載の半導体集積回路。
【請求項９】
前記第１のトランジスタと前記第２のトランジスタとは、ＰＭＯＳトランジスタであり、
前記第３のトランジスタは、ＮＭＯＳトランジスタである、
請求項８に記載の半導体集積回路。
【請求項１０】
前記基準電圧は、前記第１の電圧である、
請求項８に記載の半導体集積回路。
【請求項１１】
前記第１の値は、前記第１の電圧である、
請求項８に記載の半導体集積回路。
【請求項１２】
前記第２の値は、前記第３の電圧である、
請求項８に記載の半導体集積回路。
【請求項１３】
前記レギュレータは、
一方の入力端子に入力される基準電圧と他方の入力端子に入力信号とに差分を増幅する差動増幅器と、
一端が前記差動増幅器の出力端子と接続され、制御端子が前記第４の端子と接続される第１のトランジスタと、
一端が前記第１の端子と接続され、他端が前記負荷回路と接続され、制御端子が前記第１のトランジスタの他端と接続される第４のトランジスタと、
一端に第４の電圧が印加され、他端が前記第４のトランジスタの前記制御端子と接続され、制御端子が前記第４の端子と反転論理で接続される第５のトランジスタと、を備える、
請求項７に記載の半導体集積回路。
【請求項１４】
前記第１のトランジスタと前記第５のトランジスタとは、ＰＭＯＳトランジスタであり、
前記第４のトランジスタは、ディプレション型又はネイティブ型のＮＭＯＳトランジスタである、
請求項１３に記載の半導体集積回路。
【請求項１５】
前記基準電圧は、前記第１の電圧である、
請求項１３に記載の半導体集積回路。
【請求項１６】
前記第１の値は、前記第１の電圧である、
請求項１３に記載の半導体集積回路。
【請求項１７】
前記第２の値は、前記第３の電圧である、
請求項１３に記載の半導体集積回路。
【請求項１８】
第１の方向に延在する複数の配線と第２の方向に延在する複数の配線とで構成されるメッシュ状の電極配線網を更に備え、
前記第１の端子、前記第２の端子及び前記第３の端子は、それぞれ前記メッシュ状の電極配線網を構成する前記配線のいずれかと接続され、
前記レギュレータは、前記メッシュ状の電極配線網の中央又は中央の近傍に配置される、
請求項５に記載の半導体集積回路。
【請求項１９】
請求項７乃至１７のいずれか一項に記載の半導体回路と、
パッケージと、を備え、
前記制御信号が第１の値の場合、
前記第１の端子、前記第２の端子及び前記第４の端子は、前記パッケージの前記第１の電圧が印加されるピンと接続され、
前記第３の端子は、前記パッケージの前記第３の電圧が印加されるピンと接続され、
前記第１の端子、前記第２の端子及び前記第４の端子のうちの複数の端子は、前記パッケージの同一のピンに接続される、
半導体装置。
【請求項２０】
請求項７乃至１７のいずれか一項に記載の半導体回路と、
パッケージと、を備え、
前記制御信号が第２の値の場合、
前記第１の端子は、前記パッケージの前記第２の電圧が印加されるピンと接続され、
前記第２の端子は、前記第３の電圧との間に容量が挿入された前記パッケージのピンと接続され、
前記第１の端子と前記第４の端子とは、前記パッケージの前記第３の電圧が印加されるピンと接続され、
前記第１の端子及び前記第４の端子は、前記パッケージの同一のピンに接続される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及び半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体集積回路を正常に動作させるためには、適正な動作電圧を与える必要が有る。半導体集積回路には外部から電源を供給する場合、外部の電源電圧は、半導体集積回路が組み込まれるシステムにより異なる場合が有る。例えば、外部電源電圧が半導体集積回路の動作電圧よりも高い場合には、半導体集積回路に設けられたレギュレータで降圧する必要が有る。また、外部電源電圧が半導体集積回路の動作電圧と同程度でれば、半導体集積回路は、外部電源をそのまま使用することができる。
【０００３】
例えば、パススイッチにより内部負荷回路に与える電圧を切り替える電圧レギュレータ内蔵半導体集積回路が提案されている（特許文献１）。この電圧レギュレータ内蔵半導体集積回路は、電圧レギュレータ、内部負荷回路、パススイッチを有する。電圧レギュレータ内蔵半導体集積回路では、電圧入力端子に、外部電源電圧である入力電圧が入力される。電圧レギュレータは、電圧入力端子を介して入力された入力電圧を降圧する。パススイッチは、電圧入力端子と内部負荷回路との間に挿入される。
【０００４】
以上の構成により、電圧レギュレータをオンにし、パススイッチをオフにすれば、電圧レギュレータで入力電圧を降圧した電圧を内部負荷回路に供給することができる。また、電圧レギュレータをオフにし、パススイッチをオンにすれば、入力電圧（外部電源電圧）を内部負荷回路に供給することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５３８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、発明者は、上述の技術には以下で説明する問題点が有ることを見出した。特許文献１では、パススイッチを介して、入力電圧（外部電源電圧）を内部負荷回路に供給する。そのため、パススイッチによる入力電圧の降下（いわゆるＩＲドロップ）が避けられない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、第１の端子と、制御信号に応じて、前記第１の端子に印加される電圧を降下させた電圧を負荷回路に出力し、又は、前記第１の端子に印加される電圧を前記負荷回路に出力するレギュレータと、を備えるものである。
【発明の効果】
【０００９】
一実施の形態によれば、外部電源電圧を降圧して負荷回路に供給する給電方法と、外部電源電圧を降圧せずにそのまま負荷回路に供給する給電方法と、２種類の給電方法を実現可能な半導体集積回路において、電源電圧のＩＲドロップを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体集積回路１００の構成を模式的に示す図である。
【図２】実施の形態１にかかる半導体集積回路１００の基本的構成を模式的に示す図である。
【図３】実施の形態１にかかる半導体集積回路１００の構成をより詳細に示す回路図である。
【図４】外部電源電圧が第１の電源電圧ＶＤＤである場合の半導体集積回路１００を示す図である。
【図５】外部電源電圧が第２の電源電圧ＶＣＣである場合の半導体集積回路１００を示す図である。
【図６】実施の形態２にかかる半導体集積回路２００の構成を模式的に示す図である。
【図７】外部電源電圧が第１の電源電圧ＶＤＤである場合の半導体集積回路２００を示す図である。
【図８】外部電源電圧が第２の電源電圧ＶＣＣである場合の半導体集積回路２００を示す図である。
【図９】実施の形態３にかかる半導体装置３００の上面図である。
【図１０】外部電源電圧が第１の電源電圧ＶＤＤである場合の一例を示す半導体装置３００の要部拡大図である。
【図１１】外部電源電圧が第２の電源電圧ＶＣＣである場合の一例を示す半導体装置３００の要部拡大図である。
【図１２】外部電源電圧が第２の電源電圧ＶＣＣである場合の別の例を示す半導体装置３００の要部拡大図である。
【図１３】実施の形態４にかかる半導体装置４００のレギュレータ１の配置を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１２】
実施の形態１
実施の形態１にかかる半導体集積回路１００について説明する。図１は、実施の形態１にかかる半導体集積回路１００の構成を模式的に示す図である。また、図２は、実施の形態１にかかる半導体集積回路１００の基本的構成を模式的に示す図である。図１に示すように、半導体集積回路１００は、レギュレータ１、負荷回路１０、電源入力端子Ｔ１、端子Ｔ２、接地端子Ｔ３及び制御信号入力端子Ｔ４を有する。
【００１３】
電源入力端子Ｔ１は、第１の端子とも称する。端子Ｔ２は、第１の端子とも称する。接地端子Ｔ３は、第３の端子とも称する。制御信号入力端子Ｔ４は、第４の端子とも称する。
【００１４】
レギュレータ１の入力端子１２には、基準電圧Ｖｒｅｆが印加される。基準電圧Ｖｒｅｆは、第１の電源電圧ＶＤＤ（第１の電圧とも称する）と等しい電圧である（すなわち、Ｖｒｅｆ＝ＶＤＤ）。なお、第１の電源電圧ＶＤＤは、負荷回路１０の適正な動作電圧である。レギュレータ１の出力端子１３と接地端子Ｔ３との間には、電源供給の対象となる負荷回路１０が挿入される。レギュレータ１の電源端子１４は電源入力端子Ｔ１と接続される。レギュレータ１の電源端子１５は接地端子Ｔ３と接続される。レギュレータ１は、制御信号入力端子Ｔ４を介して入力される制御信号ＣＮＴに応じて、外部電源電圧を降圧して、又は、外部電源電圧をそのまま出力する。
【００１５】
レギュレータ１の構成について説明する。図３は、実施の形態１にかかる半導体集積回路１００の構成をより詳細に示す回路図である。図３に示すように、レギュレータ１は、差動増幅器１１、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１を有する。ＰＭＯＳトランジスタＭＰ１は、第１のトランジスタとも称する。ＰＭＯＳトランジスタＭＰ２は、第２のトランジスタとも称する。ＮＭＯＳトランジスタＭＮ１は、第３のトランジスタとも称する。
【００１６】
差動増幅器１１の反転入力端子には、入力端子１２を介して、基準電圧Ｖｒｅｆが印加される。差動増幅器１１の出力端子は、ＰＭＯＳトランジスタＭＰ１のソースと接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ２のゲートとに接続される。ＰＭＯＳトランジスタＭＰ１のゲートは、制御信号入力端子Ｔ４と接続され、制御信号ＣＮＴが入力される。ＮＭＯＳトランジスタＭＮ１のソースは、電源端子１５を介して、接地端子Ｔ３と接続される。ＮＭＯＳトランジスタＭＮ１のゲートは、制御信号入力端子Ｔ４と接続され、制御信号ＣＮＴが入力される。ＰＭＯＳトランジスタＭＰ２のソースは、電源端子１４を介して、電源入力端子Ｔ１と接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、差動増幅器１１の非反転入力端子と出力端子１３とに接続される。
【００１７】
なお、上述のＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１は、エンハンス型のＭＯＳトランジスタである。
【００１８】
図１に戻り、半導体集積回路１００の構成について引き続き説明する。負荷回路１０は、論理回路や記憶回路のなどの各種の回路を含む回路であり、電源供給を受けることで演算やデータの記憶等の動作を行う。端子Ｔ２は、レギュレータ１の出力と負荷回路１０との間のノードと接続される。接地端子Ｔ３は、外部のグランドと接続される。
【００１９】
続いて、半導体集積回路１００の動作について説明する。半導体集積回路１００は、半導体集積回路１００が実装されるシステムにより、その動作が切り替わる。具体的には、レギュレータ１は、電源入力端子Ｔ１に入力される外部電源電圧が第１の電源電圧ＶＤＤである場合には、第１の電源電圧ＶＤＤをそのまま負荷回路１０へ出力する。一方、レギュレータ１は、電源入力端子Ｔ１に入力される外部電源電圧が第１の電源電圧ＶＤＤよりも高い第２の電源電圧ＶＣＣ（第２の電圧とも称する）（ＶＣＣ＞ＶＤＤ）である場合には、第２の電源電圧ＶＣＣを降圧して、第１の電源電圧ＶＤＤを負荷回路１０へ出力する。
【００２０】
外部電源電圧が第１の電源電圧ＶＤＤである場合
半導体集積回路１００が実装されるシステムが半導体集積回路１００に供給する外部電源電圧が第１の電源電圧ＶＤＤである場合について説明する。図４は、外部電源電圧が第１の電源電圧ＶＤＤである場合の半導体集積回路１００を示す図である。第１の電源電圧ＶＤＤは、電源入力端子Ｔ１と端子Ｔ２とに印加される。制御信号ＣＮＴは、制御信号入力端子Ｔ４を介して、レギュレータ１に入力される。この場合、制御信号ＣＮＴの値は「１」である。例えば、制御信号ＣＮＴの値が「１」である場合、制御信号ＣＮＴの電圧は第１の電源電圧ＶＤＤである。
【００２１】
制御信号ＣＮＴの値は「１」であるので、レギュレータ１のＰＭＯＳトランジスタＭＰ１はオフとなり、ＮＭＯＳトランジスタＭＮ１はオンとなる。よって、ＰＭＯＳトランジスタＭＰ２のゲートはグランド電圧ＶＳＳ（第３の電圧とも称する）となるので、ＰＭＯＳトランジスタＭＰ２がオンとなる。その結果、電源入力端子Ｔ１に印加された第１の電源電圧ＶＤＤは、ＰＭＯＳトランジスタＭＰ２を介して、そのまま負荷回路１０に印加されることとなる。また、負荷回路１０には、端子Ｔ２に印加された第１の電源電圧ＶＤＤも、そのまま印加される。
【００２２】
外部電源電圧が第２の電源電圧ＶＣＣである場合
半導体集積回路１００が実装されるシステムが半導体集積回路１００に供給する外部電源電圧が第２の電源電圧ＶＣＣである場合について説明する。図５は、外部電源電圧が第２の電源電圧ＶＣＣである場合の半導体集積回路１００を示す図である。第２の電源電圧ＶＣＣは、電源入力端子Ｔ１に印加される。端子Ｔ２とグランド電圧ＶＳＳを出力する電源との間には、安定化容量Ｃが接続される。制御信号ＣＮＴは、制御信号入力端子Ｔ４を介して、レギュレータ１に入力される。この場合、制御信号ＣＮＴの値は「０」である。例えば、制御信号ＣＮＴの値が「０」である場合、制御信号ＣＮＴの電圧はグランド電圧ＶＳＳである。
【００２３】
制御信号ＣＮＴの値は「０」であるので、レギュレータ１のＰＭＯＳトランジスタＭＰ１はオンとなり、ＮＭＯＳトランジスタＭＮ１はオフとなる。よって、ＰＭＯＳトランジスタＭＰ２のゲートは、ＰＭＯＳトランジスタＭＰ１を介して、差動増幅器１１の出力電圧が印加される。上述のように、出力端子１３から負荷回路１０に出力される電圧は、差動増幅器１１の非反転入力端子にフィードバックされる。その結果、出力端子１３から負荷回路１０に出力される電圧は、基準電圧Ｖｒｅｆに一致するように制御される。基準電圧Ｖｒｅｆは、第１の電源電圧ＶＤＤと同じであるので、出力端子１３から負荷回路１０に出力される電圧は、第１の電源電圧ＶＤＤとなる。以上、外部電源電圧が第２の電源電圧ＶＣＣである場合には、レギュレータ１は、第２の電源電圧ＶＣＣを降下させた第１の電源電圧ＶＤＤを出力する。
【００２４】
以上、本構成によれば、外部電源電圧が負荷回路の動作電圧よりも高い場合、外部電源電圧を負荷回路の動作電圧まで降下させて、負荷回路に供給できる。かつ、端子Ｔ２とグランド電圧ＶＳＳを出力する電源との間に安定化容量Ｃを挿入できるので、レギュレータ１の出力端子１３から負荷回路１０に供給される電圧を安定化することができる。
【００２５】
また、本構成によれば、制御信号に応じて、外部電源電圧が負荷回路の動作電圧と同一である場合、外部電源電圧をそのまま負荷回路に供給できる。この場合、端子Ｔ２にも外部電源電圧を印加することで、レギュレータ１からだけでなく、端子Ｔ２を経由して、負荷回路１０に外部電源電圧を印加することができる。つまり、外部電源電圧の供給経路を増やすことができるので、負荷回路１０へ外部電源電圧を供給する経路による電圧降下（ＩＲドロップ）を抑制することができる。
【００２６】
特許文献１では、レギュレータの他に外部電源電圧を遮断するための高耐圧かつ大きなパススイッチが必要である。これに対し、電源入力端子Ｔ１と負荷回路１０との間の電流供給経路に挿入されるＮＭＯＳトランジスタＭＮ１は、もともとレギュレータに設けられたトランジスタであり、特許文献１に記載のパススイッチのような面積的なオーバーヘッドがない。従って、半導体集積回路１００は、回路面積の低減の点で、有利である。
【００２７】
実施の形態２
実施の形態２にかかる半導体集積回路２００について説明する。図６は、実施の形態２にかかる半導体集積回路２００の構成を模式的に示す図である。図６に示すように、半導体集積回路２００は、実施の形態１にかかる半導体集積回路１００のレギュレータ１を、レギュレータ２に置換した構成を有する。半導体集積回路２００のその他の構成は、半導体集積回路１００と同様であるので、説明を省略する。
【００２８】
レギュレータ２の構成について説明する。図６に示すように、レギュレータ２は、差動増幅器１１、インバータ１６、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ２を有する。ＰＭＯＳトランジスタＭＰ３は、第５のトランジスタとも称する。ＮＭＯＳトランジスタＭＮ２は、第４のトランジスタとも称する。
【００２９】
差動増幅器１１の反転入力端子には、入力端子１２を介して、基準電圧Ｖｒｅｆが印加される。差動増幅器１１の出力端子は、ＰＭＯＳトランジスタＭＰ１のソースと接続される。差動増幅器１１は、電源端子１４と電源端子１５との間に挿入されることで、電源供給を受ける。ＰＭＯＳトランジスタＭＰ１のドレインは、ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ２のゲートとに接続される。ＰＭＯＳトランジスタＭＰ１のゲートには、制御信号入力端子Ｔ４と接続される。インバータ１６の入力端子は、制御信号入力端子Ｔ４と接続される。インバータ１６の出力端子は、ＰＭＯＳトランジスタＭＰ３のゲートと接続される。ＰＭＯＳトランジスタＭＰ３のソースには、第３の電源電圧ＶＣＣ２（第４の電圧とも称する）が印加される。第３の電源電圧ＶＣＣ２は、第１の電源電圧ＶＤＤよりも高い電圧（すなわち、ＶＣＣ２＞ＶＤＤ）である。なお、第３の電源電圧ＶＣＣ２は、第２の電源電圧ＶＣＣと同じであってもよい。ＮＭＯＳトランジスタＭＮ２のドレインは、電源端子１４を介して、電源入力端子Ｔ１と接続される。ＮＭＯＳトランジスタＭＮ２のソースは、差動増幅器１１の非反転入力端子と出力端子１３とに接続される。
【００３０】
なお、上述のＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ３は、エンハンス型のＭＯＳトランジスタである。ＮＭＯＳトランジスタＭＮ２は、ディプレション型のＮＭＯＳトランジスタである。
【００３１】
続いて、半導体集積回路２００の動作について説明する。半導体集積回路２００は、半導体集積回路１００と同様に、半導体集積回路２００が実装されるシステムにより、その動作が切り替わる。レギュレータ２は、電源入力端子Ｔ１に入力される外部電源電圧が第１の電源電圧ＶＤＤである場合には、第１の電源電圧ＶＤＤをそのまま負荷回路１０へ出力する。一方、レギュレータ２は、電源入力端子Ｔ１に入力される外部電源電圧が第２の電源電圧ＶＣＣ（ＶＣＣ＞ＶＤＤ）である場合には、第２の電源電圧ＶＣＣを降圧して、第１の電源電圧ＶＤＤを負荷回路１０へ出力する。
【００３２】
外部電源電圧が第１の電源電圧ＶＤＤである場合
半導体集積回路２００が実装されるシステムが半導体集積回路２００に供給する外部電源電圧が第１の電源電圧ＶＤＤである場合について説明する。図７は、外部電源電圧が第１の電源電圧ＶＤＤである場合の半導体集積回路２００を示す図である。第１の電源電圧ＶＤＤは、電源入力端子Ｔ１と端子Ｔ２とに印加される。制御信号ＣＮＴは、制御信号入力端子Ｔ４を介して、レギュレータ２に入力される。この場合、制御信号ＣＮＴの値は「１」である。
【００３３】
制御信号ＣＮＴの値は「１」であるので、レギュレータ２のＰＭＯＳトランジスタＭＰ１はオフとなり、ＰＭＯＳトランジスタＭＰ３はオンとなる。よって、ＮＭＯＳトランジスタＭＮ２のゲートには、ＰＭＯＳトランジスタＭＰ３を介して、第３の電源電圧ＶＣＣ２が印加される。これにより、ＮＭＯＳトランジスタＭＮ２はオンとなる。その結果、電源入力端子Ｔ１に印加された第１の電源電圧ＶＤＤは、ＮＭＯＳトランジスタＭＮ２を介して、そのまま負荷回路１０に印加されることとなる。また、負荷回路１０には、端子Ｔ２に印加された第１の電源電圧ＶＤＤも、そのまま印加される。
【００３４】
外部電源電圧が第２の電源電圧ＶＣＣである場合
半導体集積回路２００が実装されるシステムが半導体集積回路２００に供給する外部電源電圧が第２の電源電圧ＶＣＣである場合について説明する。図８は、外部電源電圧が第２の電源電圧ＶＣＣである場合の半導体集積回路２００を示す図である。第２の電源電圧ＶＣＣは、電源入力端子Ｔ１に印加される。端子Ｔ２とグランドとの間には、安定化容量Ｃが接続される。制御信号ＣＮＴは、制御信号入力端子Ｔ４を介して、レギュレータ２に入力される。この場合、制御信号ＣＮＴの値は「０」である。
【００３５】
制御信号ＣＮＴの値は「０」であるので、レギュレータ２のＰＭＯＳトランジスタＭＰ１はオンとなり、ＰＭＯＳトランジスタＭＰ３はオフとなる。よって、ＮＭＯＳトランジスタＭＮ２のゲートは、ＰＭＯＳトランジスタＭＰ１を介して、差動増幅器１１の出力電圧が印加される。また、レギュレータ１と同様に、出力端子１３から負荷回路１０に出力される電圧は、差動増幅器１１の非反転入力端子にフィードバックされる。その結果、出力端子１３から負荷回路１０に出力される電圧は、基準電圧Ｖｒｅｆに一致するように制御される。基準電圧Ｖｒｅｆは、第１の電源電圧ＶＤＤと同じであるので、出力端子１３から負荷回路１０に出力される電圧は、第１の電源電圧ＶＤＤとなる。以上、外部電源電圧が第２の電源電圧ＶＣＣである場合には、レギュレータ２は、レギュレータ１と同様に、第２の電源電圧ＶＣＣを降下させた第１の電源電圧ＶＤＤを出力する。
【００３６】
以上説明したように、本構成によれば、半導体集積回路１００と同様の動作を行う半導体集積回路を提供できる。
【００３７】
また、半導体集積回路１００と比べて、半導体集積回路２００は、更なる作用効果を奏する。レギュレータ２では、電源入力端子Ｔ１と負荷回路１０との間の電流供給経路に、ディプレション型のＮＭＯＳトランジスタＭＮ２が挿入される。
【００３８】
電源入力端子Ｔ１に印加された第１の電源電圧ＶＤＤをそのまま負荷回路１０に出力する場合、ディプレション型のＮＭＯＳトランジスタＭＮ２のゲートに、第３の電源電圧ＶＣＣ２が印加される。これにより、半導体集積回路１００と比べて、負荷回路１０に出力する電流を大きくすることができる。なお、この場合、ディプレション型のＮＭＯＳトランジスタＭＮ２を、エンハンスメント型のＮＭＯＳトランジスタに置き換えても、ゲートに高電圧が印加されるので、負荷回路１０に出力する電流を大きくすることができる。
【００３９】
電源入力端子Ｔ１に印加された第２の電源電圧ＶＣＣを降圧して出力する場合、ディプレション型のＮＭＯＳトランジスタＭＮ２のゲートは、半導体集積回路１００のＰＭＯＳトランジスタＭＰ２のゲートと同様に、差動増幅器１１の出力端子と接続される。この場合でも、ディプレション型のＮＭＯＳトランジスタＭＮ２を用いることにより、ＰＭＯＳトランジスタＭＰ２を用いる場合と比べて、負荷回路１０に出力する電流を大きくすることができる。
【００４０】
以上まとめると、半導体集積回路２００は、半導体集積回路１００と比べ、負荷回路１０に出力する電流を増大させることができる。したがって、負荷回路１０の消費電力が大きい場合でも、半導体集積回路２００によれば、負荷回路１０の消費電力を満たすに足る電流を供給することができる。
【００４１】
実施の形態３
実施の形態３にかかる半導体装置３００について説明する。実施の形態３にかかる半導体装置３００は、半導体集積回路３０１及びパッケージ３０２を有する。図９は、実施の形態３にかかる半導体装置３００の上面図である。図９に示すように、半導体集積回路３０１は、パッケージ３０２に搭載される。半導体集積回路３０１の端子３０２は、ワイヤ３０５により、パッケージ３０２に設けられたピン３０４と接続される。
【００４２】
半導体集積回路３０１は、上述の半導体集積回路１００又は半導体集積回路２００を用いることができる。ここでは、半導体集積回路３０１が半導体集積回路１００と同等の構成を有するものとして説明する。
【００４３】
外部電源電圧が第１の電源電圧ＶＤＤである場合
この場合、図４に示すように、半導体集積回路３０１の電源入力端子Ｔ１及び端子Ｔ２には、第１の電源電圧ＶＤＤが供給される。したがって、半導体集積回路３０１の電源入力端子Ｔ１及び端子Ｔ２を、第１の電源電圧ＶＤＤが供給されるピンにワイヤボンディングすればよい。
【００４４】
図１０は、外部電源電圧が第１の電源電圧ＶＤＤである場合の一例を示す半導体装置３００の要部拡大図である。パッケージ３０２のピンＰ１ＶＤＤには、第１の電源電圧ＶＤＤが供給されている。パッケージ３０２のピンＰ２ＶＤＤには、第１の電源電圧ＶＤＤが供給されている。パッケージ３０２のピンＰ３ＶＳＳには、グランド電圧ＶＳＳが供給されている。
【００４５】
半導体集積回路３０１の電源入力端子Ｔ１は、ワイヤＷ１により、ピンＰ１ＶＤＤと接続される。半導体集積回路３０１の端子Ｔ２は、ワイヤＷ２により、ピンＰ１ＶＤＤと接続される。つまり、半導体集積回路３０１の電源入力端子Ｔ１と端子Ｔ２とは、共通のピンＰ１ＶＤＤと接続されることで、第１の電源電圧ＶＤＤと接続される。
【００４６】
半導体集積回路３０１の接地端子Ｔ３は、ワイヤＷ３により、ピンＰ３ＶＳＳと接続される。半導体集積回路３０１の制御信号入力端子Ｔ４は、ワイヤＷ４により、ピンＰ２ＶＤＤと接続される。すなわち、制御信号入力端子Ｔ４には、制御信号ＣＮＴとして、第１の電源電圧ＶＤＤが供給される。
【００４７】
以上、本構成によれば、１つのピンに複数の端子を接続することにより、パッケージのピン数と半導体集積回路の端子数が不均衡である場合でも、適切な接続を行うことができる。また、制御信号入力端子Ｔ４によるパッケージのピン数増加を抑えるとともに、ユーザーはピンＰ２ＶＤＤに第１の電源電圧ＶＤＤを供給することだけを意識すれば良く、制御信号入力端子Ｔ４が半導体集積回路３０１の内部でどのように使われているかを考える必要がない。
【００４８】
なお、図１０に示す接続は一例に過ぎない。例えば、第１の電源電圧ＶＤＤが供給される１つのピンに、電源入力端子Ｔ１と制御信号入力端子Ｔ４とが接続されてもよい。また、第１の電源電圧ＶＤＤが供給される１つのピンに、端子Ｔ２と制御信号入力端子Ｔ４とが接続されてもよい。
【００４９】
外部電源電圧が第２の電源電圧ＶＣＣである場合
この場合、図５に示すように、半導体集積回路３０１の接地端子Ｔ３及び制御信号入力端子Ｔ４には、グランド電圧ＶＳＳが供給される。したがって、半導体集積回路３０１の接地端子Ｔ３及び制御信号入力端子Ｔ４を、グランド電圧ＶＳＳが供給されるピンにワイヤボンディングすればよい。
【００５０】
図１１は、外部電源電圧が第２の電源電圧ＶＣＣである場合の一例を示す半導体装置３００の要部拡大図である。パッケージ３０２のピンＰ４ＶＣＣには、第２の電源電圧ＶＣＣが供給されている。パッケージ３０２のピンＰ５は、安定化容量Ｃを介して、グランド電圧ＶＳＳを出力する電源と接続される。パッケージ３０２のピンＰ３ＶＳＳには、グランド電圧ＶＳＳが供給されている。
【００５１】
半導体集積回路３０１の電源入力端子Ｔ１は、ワイヤＷ５により、ピンＰ４ＶＣＣと接続される。半導体集積回路３０１の端子Ｔ２は、ワイヤＷ６により、ピンＰ５と接続される。半導体集積回路３０１の接地端子Ｔ３は、ワイヤＷ７により、ピンＰ３ＶＳＳと接続される。半導体集積回路３０１の制御信号入力端子Ｔ４は、ワイヤＷ８により、ピンＰ３ＶＳＳと接続される。よって、制御信号入力端子Ｔ４には、制御信号ＣＮＴとして、グランド電圧ＶＳＳが供給される。
【００５２】
つまり、半導体集積回路３０１の接地端子Ｔ３と制御信号入力端子Ｔ４とは、共通のピンＰ３ＶＳＳと接続されることで、グランド電圧ＶＳＳと接続される。
【００５３】
以上、本構成によれば、１つのピンに複数の端子を接続することにより、パッケージのピン数と半導体集積回路の端子数が不均衡である場合でも、適切な接続を行うことができる。また、制御信号入力端子Ｔ４によるパッケージのピン数増加を抑えるとともに、ユーザーはＰ３ＶＳＳにグランド電圧ＶＳＳを供給することだけを意識すれば良く、制御信号入力端子Ｔ４が半導体集積回路３０１の内部でどのように使われているかを考える必要がない。
【００５４】
なお、ピン数と半導体集積回路の端子数が不均衡である場合、ピンに接続できない端子が生じることが有る。図１２は、外部電源電圧が第２の電源電圧ＶＣＣである場合の別の例を示す半導体装置３００の要部拡大図である。この例では、図１２に示すように、ワイヤの交差を回避するために、半導体集積回路３０１の端子Ｔ２をピンＰ５と接続できない。このような場合には、半導体集積回路３０１の内部で端子Ｔ２と接続され、かつ、ピンＰ５と接続可能な位置に配置された冗長端子Ｔ５を別途設け、冗長端子Ｔ５とピンＰ５とをワイヤＷ９と接続すればよい。
【００５５】
図１２に示す構成は例示に過ぎず、電源入力端子Ｔ１、接地端子Ｔ３及び制御信号入力端子Ｔ４についても、必要に応じて冗長端子を設けることができる。また、外部電源電圧が第１の電源電圧ＶＤＤである場合でも、外部電源電圧が第２の電源電圧ＶＣＣである場合でも、冗長端子を設けることができる。
【００５６】
実施の形態４
実施の形態４にかかる半導体装置４００について説明する。実施の形態４にかかる半導体装置４００は、半導体集積回路１００のレギュレータ１がメッシュ状の電源配線間に配置される。図１３は、実施の形態４にかかる半導体装置４００のレギュレータ１の配置を示す図である。
【００５７】
図１３の紙面横方向（例えば、第１の方向と称する）に延在する配線Ｍ１１〜Ｍ１３が、紙面縦方向（例えば、第２の方向と称する）に繰り返し形成されている。図１３の紙面縦方向に延在する配線Ｍ２１〜Ｍ２３が、紙面縦方向に繰り返し形成されている。電源入力端子Ｔ１は、配線Ｍ１１のいずれかと接続される。端子Ｔ２は、配線Ｍ１２のいずれかと接続される。接地端子Ｔ３は、配線Ｍ１３のいずれかと接続される。複数の配線Ｍ１１と複数の配線Ｍ２１とは、ビア４０１により相互に接続される。複数の配線Ｍ１２と複数の配線Ｍ２２とは、ビア４０２により相互に接続される。複数の配線Ｍ１３と複数の配線Ｍ２３とは、ビア４０３により相互に接続される。
【００５８】
例として、外部電源電圧が第１の電源電圧ＶＤＤである場合について検討する。この場合、レギュレータ１は、例えば配線Ｍ１１を介して電源入力端子Ｔ１と接続される。また、レギュレータ１は、例えば配線Ｍ２２と接続されることで、端子Ｔ２と接続される。そして、電源入力端子Ｔ１と端子Ｔ２とには、第１の電源電圧ＶＤＤが供給される。これにより、負荷回路１０（図１３では図示しない）に、外部から第１の電源電圧ＶＤＤが供給される。
【００５９】
本構成によれば、半導体装置に設けられたメッシュ状の電源配線網を用いてレギュレータ１に電源を供給できる半導体集積回路を具体的に構成することができる。
【００６０】
また、本構成によれば、電源入力端子Ｔ１から入力される外部電源電圧をレギュレータが降圧してチップ全体に供給する場合、チップ（メッシュ）の中心付近にレギュレータを置くとよりＩＲドロップを抑制できる可能性がある。レギュレータをチップ中心付近に置いた場合、レギュレータの出力電流がチップの端からではなく、中心付近からチップ全体に供給されるためである。この場合、電源入力端子Ｔ１から入力される外部電源電圧をレギュレータまで供給するため、チップ中心付近まで外部電源電圧用のメッシュ（Ｍ１１やＭ２１）が必要になり、その分だけＭ１２やＭ２２の本数が少なくなり、ＩＲドロップが逆に悪化する可能性もある。しかし、一般的にレギュレータの特性上、外部電源電圧（Ｍ１１やＭ２１）はＭＭ１２やＭ２２よりも大きなＩＲドロップが許容されるため、Ｍ１１やＭ２１の本数を減らしてその分だけＭ１２やＭ２２の本数を増やし、本数のバランスを調整することによって、ＩＲドロップを改善できる場合がある。
【００６１】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、半導体集積回路２００のディプレション型のＮＭＯＳトランジスタＭＮ２を、ネイティブ（Native）ＮＭＯＳトランジスタに置き換えることができる。この場合でも、半導体集積回路１００と比べて、負荷回路１０に出力する電流を大きくすることができる。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００６３】
１  レギュレータ
２  レギュレータ
１０  負荷回路
１１  差動増幅器
１２  入力端子
１３  出力端子
１４  電源端子
１５  電源端子
１６  インバータ
１００  半導体集積回路
２００  半導体集積回路
３００  半導体装置
３０１  半導体集積回路
３０２  パッケージ
４００  半導体装置
４０１〜４０３  ビア
Ｃ  安定化容量
ＣＮＴ  制御信号
Ｍ１１〜Ｍ１３、Ｍ２１〜Ｍ２３  配線
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３  ＰＭＯＳトランジスタ
Ｐ１ＶＤＤ、Ｐ２ＶＤＤ、Ｐ３ＶＳＳ、Ｐ４ＶＣＣ、Ｐ５  ピン
Ｔ１  電源入力端子
Ｔ２  端子
Ｔ３  接地端子
Ｔ４  制御信号入力端子
Ｔ５  冗長端子
ＶＣＣ  第２の電源電圧
ＶＣＣ２  第３の電源電圧
ＶＤＤ  第１の電源電圧
Ｖｒｅｆ  基準電圧
ＶＳＳ  グランド電圧
Ｗ１〜Ｗ９  ワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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