(57)【要約】【課題】金属架橋型の抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化を可能とする。            【解決手段】第１の電極から第２の電極に第１の電流を流して前記第１、第２の電極間を金属架橋により導通させ、前記第１の電流と逆向きに前記第２の電極から第１の電極に第２の電流を流して前記第１、第２の電極間の金属架橋を回収することで非導通とするプログラミングにあたり、前記第２の電流を前記第１の電流よりも大としてなる半導体装置が提供される。      【選択図】図１
2015185771.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化素子と、
前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、
を備え、
前記抵抗変化素子は、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極の間に配置される固体電解質と、
を有し、
前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、
前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は前記第２の電極に接続され、
前記抵抗変化素子をプログラミングする際に、
前記第１の電極から前記第２の電極に流れる前記第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流を大としてなる、ことを特徴とするスイッチング素子。
【請求項２】
前記トランジスタが、ゲートに関して、ソース領域とドレイン領域の相対する側のエッジの構成が、非対称とされているＭＯＳＦＥＴである、ことを特徴とする請求項１に記載のスイッチング素子。
【請求項３】
前記ＭＯＳＦＥＴにおいて、ソース近傍において、カウンタードープされていることを特徴とする請求項２に記載のスイッチング素子。
【請求項４】
前記ＭＯＳＦＥＴにおいて、ドレイン領域をゲート側に拡張したドレイン延長部を備え、ソース領域に比べて広くしてなる、ことを特徴とする請求項２に記載のスイッチング素子。
【請求項５】
前記トランジスタがｐＭＯＳＦＥＴである、ことを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング素子。
【請求項６】
前記抵抗変化素子において、
前記第１の電極は主に銅からなり、
前記第２の電極は主にルテニウムからなり、
前記第１の電極の銅表面は、チタン、アルミニウム、ジルコニウム、ハフニウムのうち、少なくともいずれか一つとの合金である、ことを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング素子。
【請求項７】
前記抵抗変化素子において、
前記第１の電極が主に銅からなり、下部電極として配置され、前記第２の電極を上部電極とし、
前記抵抗変化素子の前記固体電解質と当接し前記下部電極を兼ねている配線を備えている、ことを特徴とする請求項１乃至６のいずれか１項に記載のスイッチング素子。
【請求項８】
前記第２の電流は、前記第１の電流の１．２倍以上、且つ２倍以下である、ことを特徴とする請求項１乃至６のいずれか１項に記載のスイッチング素子。
【請求項９】
前記第１の電流と前記第２の電流を流す場合に、
前記トランジスタのゲート電圧が同じ電圧値とされる、又は、
前記第２の電流を流す場合のゲート電圧が、前記第１の電流を流す場合のゲート電圧よりも大である、ことを特徴とする１乃至６のいずれか１項に記載のスイッチング素子。
【請求項１０】
抵抗変化素子と、前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、を備え、
前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に配置される固体電解質と、を有し、前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は第２の電極に接続されたスイッチング素子のプログラミングにあたり、
前記第１の電極から前記第２の電極に流れる前記第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流を大としてなる、ことを特徴とするスイッチング素子のプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を含むスイッチング素子およびスイッチング素子のプログラム方法に関する。
【背景技術】
【０００２】
半導体デバイス、特に、シリコンデバイスは、Ｍｏｏｒｅの法則と呼ばれるスケーリング則に沿った微細化により、３年間で４倍という速度で集積化や低電力化が進められてきた。近時、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にはゲート長が例えば２０ｎｍ（ｎａｎｏｍｅｔｅｒ）以下にまで微細化が進められたものも知られている。リソグラフィプロセスの高騰、すなわち、リソグラフィ装置の価格とマスクセットの価格の高騰等、および、デバイス寸法の物理的な限界、すなわち、動作限界やばらつき限界等により、これまでの速度でのスケーリングが不可能となってきている。そこで、スケーリング則とは異なる別のアプローチでのデバイス性能の改善が求められている。
【０００３】
近年、ゲートアレイ（汎用的な回路素子を予め基板上に配置しておき顧客の要求（仕様）に応じて配線を行う）と、スタンダードセル（標準的な機能ブロック、セル配置と配線を、顧客の要求（仕様）に合わせる）との中間的な位置づけとして、「ＦＰＧＡ」（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、チップの製造後（出荷後）に、顧客自身が任意の回路構成を行うことを可能とする。すなわち、ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上可能としている。
【０００４】
抵抗変化素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに使用される抵抗変化素子が挙げられる。
【０００５】
これらの中でＲｅＲＡＭに使用される抵抗変化素子は、互いに離間して対向配置された２つの電極と、２つの電極に挟まれた、金属酸化物からなる抵抗変化膜とを有している。
【０００６】
抵抗変化素子の２つの電極間に電界を印加することで、抵抗変化膜の抵抗値が変化する。すなわち、２つの電極間に所定の向き（方向）の電界を印加することによって、抵抗変化膜の内部にフィラメントが生成され、２つの電極間に導電性パスが形成される。その結果、抵抗変化膜は、低抵抗化する。この状態をＯＮ（オン）状態とする。
【０００７】
他方、抵抗変化素子の２つの電極間に、前記向きと逆向きの電界を印加すると、抵抗変化膜の内部においてフィラメントが消失する。このため、２つの電極間に形成されていた導電性パスが消失し、抵抗変化膜は高抵抗化する。この状態をＯＦＦ（オフ）状態とする。
【０００８】
このように、印加する電界の向き（方向）を反転させることで、２つの電極間の抵抗値が大きく変化し、ＯＮ状態とＯＦＦ状態との間でスイッチングが行われる。
【０００９】
ＲｅＲＡＭでは、ＯＮ状態とＯＦＦ状態との抵抗値の違いに応じて、抵抗変化素子を流れる電流が変化することを利用してデータを記憶する。データの書き込み時は、記憶対象のデータに従って、ＯＦＦ状態からＯＮ状態への遷移、あるいは、ＯＮ状態からＯＦＦ状態への遷移を生じさせる電圧値と電流値とパルス幅を選択する。これにより、抵抗変化膜の内部におけるフィラメントの生成と消失、すなわち、導電性パスの形成と消失を行う。
【００１０】
ＲｅＲＡＭに使用される抵抗変化素子の一種として、
・イオン伝導体中における金属イオン移動と、
・電気化学反応による、金属イオンの還元による金属の析出と、
・金属の酸化による金属イオンの生成と、
を利用して、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させる不揮発性スイッチング素子が、非特許文献１に開示されている。この不揮発性スイッチング素子を用いたＲＡＭは、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）））、ＰＭＣ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｔａｌｌｉｚａｉｔｏｎ  Ｃｅｌｌ）、Ａｔｏｍ  ｓｗｉｔｃｈの名称で呼ばれている。
【００１１】
非特許文献１に開示される不揮発性スイッチング素子は、イオン伝導体からなる固体電解質と、この固体電解質の２つの面のそれぞれに接して設けられた第１の電極および第２の電極とを有する。第１の電極を構成する第１の金属と、第２の電極を構成する第２の金属とは、金属が酸化されて金属イオンを生成する過程の標準生成ギブズエネルギー（標準状態において物質が成分元素の単体から生成する反応のギブズエネルギー（Ｇｉｂｂｓ  Ｅｎｅｒｇｙ）の変化）ΔＧが異なる。非特許文献１の第１の電極を構成する第１の金属と、第２の電極を構成する第２の金属とは、それぞれ、下記のように選択される。
【００１２】
まず、ＯＦＦ状態からＯＮ状態へ遷移させる電圧を第１の電極と第２の電極との間に印加するとする。
【００１３】
この場合、第１の電極と固体電解質との界面において、印加された電圧で誘起される電気化学反応によって、第１の電極を構成する第１の金属が酸化され、金属イオンが生成される。固体電解質内に金属イオンとして供給される金属が、第１の電極として選択される。
【００１４】
一方、ＯＮ状態からＯＦＦ状態へ遷移させる電圧を第１の電極と第２の電極との間に印加した場合、その時点で、第２の電極の表面に第１の金属（第１の電極の金属）が析出していると、該第２の電極の表面に析出している第１の金属は、印加された電圧で誘起される電気化学反応によって酸化されて金属イオンを生成する。金属イオンは、固体電解質内に溶解する。一方、第２の電極を構成する第２の金属として、印加された電圧によって、酸化されて金属イオンを生成することのない金属が、選択される。
【００１５】
以下に、金属架橋型の抵抗変化素子におけるスイッチング動作について説明する。金属架橋型の抵抗変化素子は、前述したように、
・第１の電極を構成する第１の金属が第２の電極に析出することで、第１の電極と第２の電極とを架橋する金属架橋構造の形成と、
・金属架橋構造の溶解
とにより、ＯＮ状態とＯＦＦ状態に設定される。
【００１６】
ＯＦＦ状態からＯＮ状態への遷移過程（「セット過程」と呼ぶ）では、第２の電極を接地して第１の電極に正電圧を印加すると、第１の電極と固体電解質の界面では、第１の電極の金属が酸化され金属イオンになって固体電解質に溶解する。一方、第２の電極側では、第２の電極から供給される電子により、固体電解質中の金属イオンが金属になって析出する。析出した金属により、固体電解質中に金属架橋構造が形成されることで、第１の電極と第２の電極とが電気的に接続され、金属架橋型抵抗変化素子はＯＮ状態になる。
【００１７】
一方、ＯＮ状態からＯＦＦ状態への遷移過程（「リセット過程」と呼ぶ）では、第２の電極を接地して第１の電極に負電圧を印加すると、金属架橋を構成している金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋の一部が切れることで、第１の電極と第２の電極との電気的接続が切れ、金属架橋型抵抗変化素子はＯＦＦ状態になる。
【００１８】
なお、金属架橋の溶解が進行している途中では、架橋が細くなることによって、電極間の抵抗が増大する変化が生じる。また、固体電解質中に含まれる金属イオン濃度が変化することで、固体電解質の比誘電率が変化し、電極間の容量が変化する。これらの中間的な変化を経て、最終的には、電気的接続が切断される。
【００１９】
また、ＯＦＦ状態へと遷移させた金属架橋型抵抗変化素子に、再び、第２の電極を接地して第１の電極に正電圧を印加すると、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）と、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程）とを、可逆的に行うことが可能である。
【００２０】
上記の金属架橋型抵抗変化素子は、印加電圧の大きさだけで抵抗変化するユニポーラ型と、印加電圧の大きさと極性とによって抵抗変化するバイポーラ型とに分類することができる。
【００２１】
バイポーラ型抵抗変化素子は、ＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）との切り替えに、逆極性の電圧が必要な抵抗変化素子である。バイポーラ型抵抗変化素子の動作特性を、図１１Ａ〜１１Ｄを用いて説明する。
【００２２】
例えば、第１の電極、抵抗変化素子、第２の電極から構成されるバイポーラ型抵抗変化素子の場合には、第１の電極に正電圧を印加すると（図１１（Ａ）参照）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。すなわち、図１１（Ａ）の縦軸の電流値（抵抗変化素子を流れる電流）は、第１の電極にセット電圧以上の正電圧を印加することで、低電流から高電流へと変化する。
【００２３】
続いて、ＯＮ状態の抵抗変化素子において、再び第１の電極に正電圧を印加した場合には（図１１（Ｂ）参照）、オーミックな電流−電圧特性を示す。
【００２４】
続いて、第１の電極に負電圧を印加すると（図１１（Ｃ）参照）、所望のセット電圧を閾値電圧として、ＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）へ遷移する。すなわち、図１１（Ｃ）の縦軸の電流値としては、高電流から低電流へと変化する。
【００２５】
さらに、ＯＦＦ状態の抵抗変化素子において、再び第１の電極に正電圧を印加すると（図１１（Ｄ）参照）、所望の閾値電圧（セット電圧）において、ＯＦＦ状態からＯＮ状態へ遷移する。
【００２６】
このように、第１の電極に正電圧を印加した場合にのみ、ＯＦＦ状態からＯＮ状態へ遷移し、第１の電極に負電圧を印加した場合にのみ、ＯＮ状態からＯＦＦ状態への遷移が生じる素子をバイポーラ型抵抗変化素子とする。
【００２７】
ここで、バイポーラ型抵抗変化素子に用いられる電極として、図１１で説明したように、その電極に正電圧を印加した場合に、抵抗変化素子がＯＦＦ状態からＯＮ状態に遷移する電極を「活性電極」と呼ぶ。他方、活性電極に対向する電極を「不活性電極」と呼ぶ。
【００２８】
電極に閾値電圧以上の電圧パルスを印加することで、抵抗変化素子の抵抗状態を変化させるが、プログラム時の電流（第１の電流）によって、電極間を導通状態にする金属架橋の太さが決まることがわかっている。金属架橋の回収には、逆方向の電流（第２の電流）が必要であることがわかっている。
【００２９】
これらプログラミングを高精度に実現するため、トランジスタを用いることでプログラミング電流を制御することが一般に行われている。
【００３０】
なお、特許文献１には、第１電極と、第２電極と、第１電極及び第２電極の双方と電気的に接続する可変抵抗体と、誘電層を介して可変抵抗体と対向する制御電極とを備えた三端子型の不揮発性可変抵抗素子において、可変抵抗体は、可変抵抗体内部に電界が誘起されることにより、当該不揮発性可変抵抗素子の遷移後の一の抵抗状態における抵抗特性が変化する材料で構成されている構成が開示されている。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２０１０−１５３５９１号公報
【非特許文献】
【００３２】
【非特許文献１】Ｍ．Ｔａｄａ，Ｋ．Ｏｋａｍｏｔｏ，Ｔ．Ｓａｋａｍｏｔｏ，Ｍ．Ｍｉｙａｍｕｒａ，Ｎ．Ｂａｎｎｏ，ａｎｄ  Ｈ．Ｈａｄａ，“Ｐｏｌｙｍｅｒ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  （ＰＳＥ）  Ｓｗｉｔｃｈ  Ｅｍｂｅｄｄｅｄ  ｏｎ  ＣＭＯＳ  ｆｏｒ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｃｒｏｓｓｂａｒ  Ｓｗｉｔｃｈ”，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，Ｖｏｌ．５８，Ｎｏ．１２，ｐｐ．４３９８−４４０５，（２０１１）．
【発明の概要】
【発明が解決しようとする課題】
【００３３】
以下に関連技術の分析を与える。
【００３４】
上記バイポーラ型の抵抗変化素子の中でも、特に、金属架橋型抵抗変化素子において、抵抗状態を高から低へ変化させる動作（ｓｅｔ）と、低から高へ変化させる動作（ｒｅｓｅｔ）を同じプログラミング電流で歩留りを比較したところ、ｓｅｔ動作は１００％成功するのに対して、ｒｅｓｅｔ動作は１０％程度の不良が発生する、という問題がある。
【００３５】
本発明は、上記課題を解消するために創案されたものであって、その目的は、金属架橋型の抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを回避可能とし、高信頼化可能なスイッチング素子とそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００３６】
本発明の１つの側面によれば、抵抗変化素子と、前記抵抗変化素子に接続され前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、を備え、
前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に配置される固体電解質と、を有し、
前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、
前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は第２の電極に接続され、
前記抵抗変化素子をプログラミングする際に、前記第１の電極から前記第２の電極に流れる前記第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流を大としてなるスイッチング素子が提供される。
【００３７】
本発明の他の側面によれば、抵抗変化素子と、前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、を備え、
前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に配置される固体電解質と、を有し、前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は第２の電極に接続されたスイッチング素子のプログラミングにあたり、
前記第１の電極から前記第２の電極に流れる第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流が大きくした、スイッチング素子のプログラミング方法が提供される。
【発明の効果】
【００３８】
本発明によれば、金属架橋型抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを回避可能とし、高信頼化可能なスイッチング素子とそのプログラム方法を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態のスイッチング素子の構成を模式的に例示する図である。
【図２】高抵抗状態から低抵抗状態にプログラム（セット）する場合の電流（Ｉset）と、低抵抗状態から高抵抗状態にプログラム（リセット）する場合の電流（Ｉreset）の正規分布である。
【図３】図１において、セットとリセットにおける端子電圧、ゲート電圧の例を表形式で示す図である。
【図４】実施形態２の構成を模式的に説明する図である。
【図５】比較例のトランジスタと、実施形態２の非対称のＭＯＳトランジスタの静特性を示す図である。
【図６】実施形態３の構成を模式的に説明する図である。
【図７】実施形態４の構成を模式的に説明する図である。
【図８】（Ａ）、（Ｂ）はトランジスタとして、ｎ型トランジスタ、ｐ型トランジスタを用いた場合の第１、第２の電流値を比較して示す図である。
【図９】実施形態５の半導体装置の部分断面構成を模式的に例示する図である。
【図１０】実施形態６の不揮発性記憶装置の構成を模式的に例示する図である。
【図１１】関連技術を説明する図である。
【発明を実施するための形態】
【００４０】
以下では、まず本発明の基本概念を説明し、つづいて例示的な実施形態について説明する。
【００４１】
本発明によれば、第１の電極（図１の１１）と第２の電極（図１の１２）の間に抵抗変化膜（図１の１３）を備えた金属架橋型抵抗変化素子に対して、前記第１の電極（図１の１１）から第２の電極（図１の１２）に第１の電流（Ｉset）を流して前記第１、第２の電極間に、金属架橋等の導電パスを形成して前記第１、第２の電極間を導通させ、前記第１の電流（Ｉset）と逆向きに前記第２の電極（図１の１２）から第１の電極（図１の１１）に第２の電流（Ｉreset）を流して、前記第１、第２の電極間の金属架橋を回収し導電パスを切断することで非導通とするプログラミングにあたり、前記第２の電流（Ｉreset）を前記第１の電流（Ｉset）よりも大としてなる、ことを技術的特徴の１つとしている。
【００４２】
本発明者は、前記課題を解決するため、鋭意検討を行ったところ、抵抗変化素子の抵抗変化膜の抵抗状態を高抵抗状態から低抵抗状態へ変化させる動作（ｓｅｔ動作）において流れる電流（第１の電流）と、低抵抗状態から高抵抗状態へ変化させる動作（ｒｅｓｅｔ動作）において流れる電流（第２の電流）の分布を比較したところ、第１の電流に対して第２の電流のばらつきが大きいことを突き止めた。
【００４３】
このため、例えば抵抗変化素子を用いたメモリセルをアレイ状に備えたメモリセルアレイを有する不揮発性記憶装置（例えば図１０参照）において、例えば全てのビット（ｂｉｔ）（例えばセルアレイの全てのメモリセルの抵抗変化素子）をリセット動作させるためには、より大きな第２の電流が必要であることが判明した。
【００４４】
第２の電流として第１の電流と同じ電流値を用いた場合には、ｒｅｓｅｔ動作の歩留りが低下することを突き止めた。
【００４５】
さらに別の原因として、１トランジスタ１抵抗変化素子（１Ｔ１Ｒ）の構造において、抵抗変化素子を接地側としてリセット動作させる場合、抵抗変化素子自体の抵抗値による電圧降下によって、トランジスタの駆動力が低下し、セット動作時に比べて、電流が低下する問題も発生する、ことを突き止めた。上記現象は特に、不活性電極に用いられるルテニウムを合金化、および活性電極の銅を合金化により金属架橋の熱安定性を向上させた場合に特に顕著であることを明らかとなった。
【００４６】
本発明の１つの側面によれば、金属架橋型の抵抗変化素子のリセット歩留りを改善するため、以下のスイッチング素子を備えた装置（半導体装置）が提供される。
【００４７】
本発明のいくつかの形態によれば、抵抗変化素子と前記抵抗変化素子のプログラミング電流の制御を行うトランジスタとからなるスイッチング素子であって、前記抵抗変化素子は、第１の電極と、第２の電極と、第１の電極と第２の電極の間に位置する固体電解質とを有する。前記第１の電極から前記固体電解質に供給された金属イオンを固体電解質中に金属として析出させることによって、前記第１の電極と前記第２電極の間を金属架橋により導通させる。また、析出した金属架橋を、固体電解質から回収することで、前記第１の電極と前記第２電極間の導通を解除する。前記トランジスタのドレインもしくはソースは、第２の電極に接続される。抵抗変化素子をプログラミングする際に、第１電極から第２電極に流れる第１の電流よりも、第２電極から第１電極に流れる第２の電流が大きい。
【００４８】
本発明のいくつかの形態によれば、前記トランジスタを非対称ＭＯＳＦＥＴで構成してもよい。
【００４９】
本発明の一の形態によれば、前記非対称ＭＯＳＦＥＴにおいて、ソース近傍において、カウンタードープされた構成としてもよい。
【００５０】
本発明の一の形態によれば、前記ＭＯＳＦＥＴにおいて、ドレイン領域をソース領域に比べて広くした構成としてもよい。
【００５１】
本発明の一の形態によれば、前記トランジスタをｐＭＯＳＦＥＴとしてもよい。
【００５２】
本発明の一の形態によれば、前記第１の電極は主に銅からなり、前記第２の電極は主にルテニウムからなり、前記第１の電極の銅表面は、チタン、アルミニウム、ジルコニウム、ハフニウムのうち、少なくともいずれか一つとの合金としてもよい。
【００５３】
本発明の一の形態によれば、前記第２の電極は、チタンを含む構成としてもよい。
【００５４】
本発明の一の形態によれば、前記第２の電流は、前記第１の電流の１．２倍以上、２倍以下としてもよい。
【００５５】
本発明の一の形態によれば、第１の電流、および第２の電流を流す場合に、同じゲート電圧をトランジスタに与える。
【００５６】
本発明の実施形態を詳細に説明する。本発明のいくつかの好ましい形態が例示的に記載されているが、発明の範囲を限定するために解釈されるべきものでないことは勿論である。
【００５７】
図１は、本発明の好適な形態のスイッチング素子の一例を模式的に例示する図である。図１を参照すると、スイッチング素子１０は、抵抗変化膜１３と、第１の電極１１と、第２の電極１２とを備えた抵抗変化素子１を備えている。第１の電極１１は活性電極であって、例えば銅（Ｃｕ）を有する。また、第２の電極１２は不活性電極であって、例えばルテニウム（ｒｕｔｈｅｎｉｕｍ：Ｒｕ）を有する。
【００５８】
抵抗変化膜１３は、固体電解質材料であって、例えば、酸化物や硫化物や有機物などを用いることができる。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができ、あるいはこれらの積層構造であっても良い。
【００５９】
第１の電極１１は、例えば、銅を主成分とし、Ｔｉ、Ａｌ、Ｍｎ、Ｗ、Ｍｇなどを添加物として含んでいても良い。
【００６０】
第２の電極１２は、例えばＲｕあるいはＰｔを主成分とし、Ｔａ、Ｔｉ、Ｗなどを含んでいても良い。
【００６１】
本実施形態のスイッチング素子１０は、抵抗変化膜１３である固体電解質層と、固体電解質層に一側とその反対側の各面に当接して対向配置された第１の電極１１及び第２の電極１２を有する。このうち、第１の電極１１は、固体電解質層に金属イオンを供給する役割を果たしている。第２の電極１２からは、金属イオンは供給されない。第１の電極１１を「活性電極」と呼び、第２の電極１２を「不活性電極」と呼ぶ。
【００６２】
図１のスイッチング素子１０の動作の概略について説明する。
【００６３】
例えば、第１の電極１１を接地して第２の電極１２に負電圧を印加すると、第１の電極１１の金属が金属イオンになって、抵抗変化膜１３である固体電解質層に溶解する。固体電解質層中の金属イオンが固体電解質層中に金属となって析出する。固体電解質層中に析出した金属により、第１の電極１１と第２の電極１２とを接続する金属架橋が形成される。金属架橋により第１の電極１１と第２の電極１２とが電気的に接続することで、スイッチング素子１０はＯＮ状態になる。
【００６４】
なお、スイッチング素子１０をＯＮ状態とする動作は、第２の電極１２を接地し、第１の電極１１に正電圧を印加することによっても可能である。これは、第１の電極と第２の電極との電位差は、第１の電極１１を接地して第２の電極１２に負電圧を印加する場合と、第２の電極１２を接地して第１の電極１１に正電圧を印加する場合とで、同じ（電気的に等価）であるためである。
【００６５】
一方、ＯＮ状態のスイッチング素子１０において、第１の電極１１を接地して第２の電極１２に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１の電極１１と第２の電極１２との電気的な接続が切断し、スイッチング素子１０はＯＦＦ状態になる。なお、電気的な接続が完全に切れる前の段階から、第１の電極１１及び第２の電極１２の間の抵抗が大きくなったり、電極間容量が変化したりするなど、電気特性が変化し、最終的に電気的な接続が切断する。
【００６６】
スイッチング素子１０をＯＦＦ状態とする動作は、第２の電極１２を接地して第１の電極１１に負電圧を印加することによっても可能である。これは、第１の電極と第２の電極との電位差は、第１の電極１１を接地して第２の電極１２に正電圧を印加する場合と、第２の電極１２を接地して第１の電極１１に負電圧を印加する場合とで、同じ（電気的に等価）であるためである。
【００６７】
また、スイッチング素子１０において、ＯＦＦ状態からＯＮ状態にするには、再び、第１の電極１１を接地して第２の電極１２に負電圧を印加するか、あるいは、第２の電極１２を接地して第１の電極１１に正電圧を印加すればよい。
【００６８】
図１に示すように、第１の電極１１に接続された第１の端子（端子１）３と、第２の電極１２にドレイン２１が接続され、第２の端子（端子２）４にソースが接続されたｎチャネルＭＯＳトランジスタ（ｎＭＯＳＦＥＴ）２Ａを備えている。第２の端子（端子２）４と第２の電極１２の間には、トランジスタ２Ａの寄生容量Ｃｐを有する。高抵抗状態から低抵抗状態にプログラム（書き込み）する際には、第２の電極１２を接地し、第１の電極１１に正電圧を印加する。一方、低抵抗状態から高抵抗状態にプログラム（リセット）する際には、第１の電極１１を接地し、第２の電極１２に正電圧を印加する。
【００６９】
本実施形態では、低抵抗状態から高抵抗状態にプログラム（リセット）する場合に着目する。低抵抗状態は１０ｋΩ（kilo ohm）より小さく、好ましくは４ｋΩ以下とする。また、低抵抗状態は、抵抗変化膜が存在することで、０Ωよりも大きい。高抵抗状態は１０ｋΩ以上とする。プログラムには電圧パルスを用いる場合について説明する。低抵抗状態を４ｋΩ以下とするのは、メモリ用途ではなく、ロジック信号を直接通すスイッチ素子としての用途には、特に必要となる。
【００７０】
図２は、図１の抵抗変化素子１３を高抵抗状態から低抵抗状態にプログラム（セット）する場合の電流（セット電流：Ｉset）と、低抵抗状態から高抵抗状態にプログラム（リセット）する場合の電流（リセット電流：Ｉreset）の正規分布である（横軸：電流、縦軸の単位は正規分布の標準偏差（σ））。このとき、セット電流（図１のＩset）は図１のトランジスタ２Ａのゲート電圧を調整し、５００ｕＡ（micro ampere）となるように制御している。
【００７１】
これらの結果から、セット電流流（Ｉset）のばらつきに対して、リセット電流（図１のＩreset）のばらつきが大きいことがわかる。全てのビット（ｂｉｔ）をリセット動作させるためには、６００ｕＡの電流が必要であり、セット電流と比べて２０％大きい電流が必要となる。
【００７２】
このように、セット電流（Ｉset）に対して、リセット電流（Ｉreset）がばらつく現象は、下部銅配線が第１の電極を兼ねる場合に、顕著となることが明らかとなった。
【００７３】
すなわち、金属架橋を消失（リセット）させる際には、電流の印加によるジュールヒーティング効果による発熱によって、リセット動作をアシストする必要がある。
【００７４】
しかしながら、下部銅配線が第１の電極（活性電極：図１の１１）を兼ねると、放熱性が高まる（熱抵抗が下がる）。
【００７５】
このため、金属架橋の形成状態がばらついた場合に、発熱温度がばらつきやすい。すなわち、リセット電流がばらつきやすいことがわかった。
【００７６】
したがって、本実施形態によれば、下部銅配線が第１の電極（活性電極）を兼ねる場合には特に有効である。
【００７７】
また、セット電流（Ｉset）に対して、リセット電流（Ｉreset）がばらつく現象は、第１の電極の表面がチタンによる合金化をしている場合、純銅である場合を比較し、特に合金化した場合にも顕著となることが明らかとなった。
【００７８】
すなわち、第１の電極の表面が銅チタン合金化している場合、金属架橋形成時に、銅とともにチタンの一部も金属架橋を形成する。
【００７９】
この場合、同一のセット電流（Ｉset）によって形成した金属架橋内におけるチタンのドーピング量がばらつくため、チタンを用いていない場合と比較して、リセット電流がばらつくことになることがわかった。
【００８０】
したがって、本発明は、第１の電極の表面が合金化されている場合に特に有効である。
【００８１】
本発明によれば、金属架橋型の抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる際の誤プログラムが防止されることにより、高信頼化が可能なスイッチング素子とそのプログラム方法を提供することができる。
【００８２】
以下、抵抗変化素子１の第１の電極１１から第２の電極１２に流れる第１の電流よりも、第２の電極１２から第１の電極１１に流れる第２の電流を大きく維持するプログラミング方法について、いくつかの例示的な実施形態を用いて詳しく説明する。
【００８３】
＜実施形態１＞  
実施形態１では、リセット時にトランジスタに印加するゲート電圧をセット時よりも大きくする
【００８４】
図３は、図１に示したトランジスタと抵抗が１つずつ備えた「１Ｔ１Ｒ」と呼ばれる構造において、プログラミングする際の端子１（第１の端子）３と、端子２（第２の端子）４と、トランジスタ２Ａのゲート（ゲート電極２３の電圧）にそれぞれ印加する電圧の例を示す図である。
【００８５】
金属架橋型の抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる（セットする）場合には、図１の端子１（３）は３Ｖ、端子２（４）は接地電位、ゲート電圧は１．４Ｖとする。パルスプログラミングの場合には、ゲート電圧の印加時間は１ｕｓ（micro second）とする。このようなプログラミング条件下において、抵抗変化素子の抵抗は１０ＭΩ（mega ohm）から１．２ｋΩ（kilo ohm）へと変化し、素子に流れる電流は５００ｕＡ（micro ampere）であった。
【００８６】
つづいて、抵抗変化素子を高抵抗状態から低抵抗状態へ変化させる（リセット）する場合には、図１の端子１（３）を接地し、端子２（４）に２．５Ｖを印加し、ゲート電圧は３Ｖとする。パルスプログラミングの場合には、ゲート電圧の印加時間は１ｕｓとする。このようなプログラム条件下において、抵抗変化素子の抵抗は１．２ｋΩから１０ＭΩへと変化し、素子に流れる電流は最大で６００ｕＡであった。
【００８７】
リセットする場合のゲート電圧を、セットする場合と同様に、１．４Ｖとした場合には、３０％のリセット不良が発生した。また、リセットする場合のゲート電圧を２．０Ｖとした場合、１０％のリセット不良が発生した。
【００８８】
さらに、リセットする場合のゲート電圧を３．０Ｖとした場合には、リセット不良の発生は０％であった。
【００８９】
リセットする場合のゲート電圧を２．０Ｖとした場合にも不良が発生したのは、抵抗変化素子１自体の抵抗による電圧降下によって、抵抗変化素子１に十分な電圧が印加されないためである。
【００９０】
すなわち、
（Ａ）抵抗変化素子１自体のリセット電流がセット電流よりも電流値のばらつきが大きいため、リセット動作には、セット電流よりも大きなリセット電流が必要になる。
【００９１】
（Ｂ）リセット動作時には、抵抗変化素子１による電圧降下が発生するため、トランジスタ２Ａのソース−ドレイン間に十分な電圧が印加されない。
【００９２】
これら二つの課題を解決することが必要である。
【００９３】
本実施形態では、リセット時に、トランジスタ２Ａのゲート電圧を高くすることで、実効的に、トランジスタ２Ａの抵抗（オン抵抗）を低く維持するようにする。
【００９４】
こうすることで、上記課題（Ａ）、（Ｂ）を解決することができるようになる。なお、ＭＯＳトランジスタのオン抵抗は、例えば線形領域のドレイン電流を電圧で微分することで求められ、オン抵抗は、（ＶＧ−ＶＴ）の逆数に比例する（ただし、ＶＧはゲート電圧、ＶＴは閾値電圧である）。
【００９５】
本実施形態において、プログラミングの際のリセット電流（第２の電極から第１の電極に流れる第２の電流）は、セット電流（第１の電極から第２の電極に流れる第１の電流）の電流値の例えば１．２倍以上、且つ２倍以下としてもよい。
【００９６】
＜実施形態２＞
実施形態２では、ソースカウンタードープ部を備え、図１のトランジスタ２Ａをソース、ドレインに関して非対称構成としている。
【００９７】
図４は、実施形態２として、図１の構成において、第１の電極１１から第２の電極１２に流れる第１の電流に対して、第２の電極１２から第１の電極１１に流れる第２の電流の電流値を大きく維持するために、トランジスタ２Ａの構成を、ソース２２側とドレイン側とで非対称にした場合の構成を例示する図である。
【００９８】
図４を参照すると、トランジスタ２Ａは、ゲート（Ｇ）の下を挟む領域に、ソース（Ｓ）、ドレイン（Ｄ）よりも不純物濃度が低い拡散領域（ｎ−）を有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とされ、ソース側のゲート（Ｇ）のエッジ付近に、シリコン基板２０（ボディ）の導電型と逆の導電型を有する不純物を局所的に注入（カウンタドープ）することで、ゲートエッジ下にチャネル濃度の低い領域（ソースカウンタードープ部）２４を備えている。
【００９９】
なお、図４において、シリコン基板２０の表面上においてソース２２、ドレイン２１間に、例えばゲート絶縁膜２５を介してポリシリコン等からなるゲート電極２３を備えている。ゲート電極２３の側面の側壁絶縁膜２６はＬＤＤ構造の製作プロセスで用いられたものであり、ゲート電極２３の表面には、ゲート抵抗の低抵抗化のためのＷＳｉ、ＴｉＳｉ等のシリサイド膜２７が形成されている。なお、ＬＤＤ構造はｎ型ドーパントであるリン等をイオン注入してｎ−領域を形成後、例えばＳｉＯ２からなる絶縁膜でゲート電極（Ｇ）２３を覆って側壁（ｓｉｄｅ  ｗａｌｌ）スぺーサを形成したのちイオン注入してｎ＋領域を形成する。
【０１００】
抵抗変化素子１は、第１の電極１１、抵抗変化膜（固体電解質）１３、第２の電極１２からなる。第２の電極１２はｎ型トランジスタ２Ａのソース（Ｓ）２２に接続されている。
【０１０１】
図４において、抵抗変化素子１を高抵抗状態から低抵抗状態へ変化させる場合（セットの場合）には、トランジスタ２Ａのドレイン（Ｄ）２１を接地し、第２の電極１２にプログラム電圧を印加する。つづいて、ゲート電極２３（Ｇ）に所望の電圧パルスを印加、例えば１．４Ｖとすることで、抵抗変化素子１に第１の電流（第１の電極１１から第２の電極１２に流れるセット電流）が流れ、プログラミングが行われる。
【０１０２】
抵抗変化素子１を低抵抗状態から高抵抗状態へ変化させる場合（リセットの場合）には、第２の電極１２を接地し、トランジスタ２Ａのドレイン２１にプログラム電圧を印加する。つづいて、ゲート電極（Ｇ）２３に所望の電圧パルス、例えば電圧１．４Ｖのパルスを印加することで、抵抗変化素子１に第２の電流（第２の電極１２から第１の電極１１に流れるリセット電流）が流れ、プログラミングが行われる。
【０１０３】
本実施形態では、トランジスタ２Ａのソース２２の端部に、カウンタードープを行い、ソース、ドレインを非対称な構成とする。
【０１０４】
この結果、同じゲート電圧を印加した場合に、第１の電流（セット電流）に比べて第２の電流（リセット電流）を増加させることができるようになる。このとき、非対称トランジスタ２Ａのソース（Ｓ）２２とドレイン（Ｄ）２１は、ｎ型ドーパント、例えばシリコンなど４価元素の真性半導体に、微量の５価元素（リン（Ｐ）、ヒ素（Ａｓ）など）を不純物として添加することで製作される。ソースカウンタードープ部２４には、例えば微量の３価元素（ホウ素、アルミニウムなど）を添加することで製作される。
【０１０５】
ここで、カウンタードープされているかは、抵抗変化素子に接続するトランジスタの断面を透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ：  ＴＥＭ）等を用いて解析し、トランジスタのソース部とドレイン部が非対称に作製されているかを確認することで判断することができる。加えて、ＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ）などの組成分析を用いることで、ソース、あるいはドレイン端部の組成を分析することで判断することができる。
【０１０６】
図５は、比較例（ｒｅｌａｔｅｄ  ａｒｔ）のトランジスタ（図４のソースカウンタードープ部２４を含まず、ソース、ドレインが対象のＭＯＳトランジスタ）と、本実施形態による非対称のＭＯＳトランジスタの静特性（電圧−電流特性）を示すものである。横軸はゲート電圧（ゲート−ソース間電圧）、縦軸はドレイン電流（ドレイン−ソース間に流れる電流）である。ただし、第１、第２の電流は向きが逆であるため、一方は絶対値をとり正の電流値としている。ここでは、抵抗変化素子１自身の抵抗による付加を除いて示している。なお、トランジスタのドレイン−ソース間電圧に関して、Ｖｄｓはソースを基準としたドレイン−ソース間の電圧、Ｖｓｄはドレインを基準としたソース・ドレイン間の電圧（正電圧）である。
【０１０７】
図５を参照すると、比較例（ｒｅｌａｔｅｄ  ａｒｔ）のトランジスタは、電圧の印加方向によらず、同じ静特性を示す（印加方向が逆の電圧ＶｄｓとＶｓｄに関して、第１、第２の電流は等しい）。
【０１０８】
一方、この比較例に対して、本実施形態の非対称トランジスタを用いた場合には、第１の電流に比べて、第２の電流の電流値を大きくとることができる。本実施形態において、同一のゲート電圧に対して、第２の電流の電流値は、第１の電流の電流値の１．２倍〜２倍以下である。
【０１０９】
＜実施形態３＞
実施形態３では、図１の構成において、第１の電極１１から第２の電極１２に流れる第１の電流（セット電流）に対して、第２の電極１２から第１の電極１１に流れる第２の電流（リセット電流）の電流値を大きく維持するために、非対称トランジスタとして、ドレイン延長部を備えた構成としている。
【０１１０】
図６は、実施形態３を説明する図である。図６を参照すると、本実施形態は、トランジスタ２Ａに、ドレイン延長部（drain extended region）２８を備え、ソース側とドレイン側を非対称構造にしている。
【０１１１】
抵抗変化素子１は、第１の電極１１、抵抗変化膜（固体電解質）１３、第２の電極１２からなる。第２の電極１２はｎ型トランジスタ２Ａのソース（Ｓ）２２に接続されている。  
【０１１２】
抵抗変化素子１を高抵抗状態から低抵抗状態へ変化させる場合（セット）には、トランジスタ２Ａのドレイン（Ｄ）２１を接地し、第２の電極１２にプログラム電圧を印加する。つづいて、ゲート電極（Ｇ）２３に所望の電圧パルスを印加し、例えば１．４Ｖとすることで抵抗変化素子１に第１の電流（セット電流）が流れ、プログラミングが行われる。
【０１１３】
抵抗変化素子１を低抵抗状態から高抵抗状態へ変化させる場合（リセット）には、第２の電極を接地し、トランジスタのドレイン（Ｄ）にプログラム電圧を印加する。つづいて、ゲート電極（Ｇ）に所望の電圧パルスを印加、例えば１．４Ｖとすることで、抵抗変化素子に第２の電流（リセット電流）が流れ、プログラミングが行われる。
【０１１４】
トランジスタ２Ａのドレイン（Ｄ）２１の端部（ソースに対向する側端部）の延長を行い、非対称なトランジスタ構成とされている。同じゲート電圧を印加した場合に、第１の電流に比べて第２の電流を増加させることができる。
【０１１５】
非対称トランジスタのソース２２とドレイン２１の領域には、ｎ型ドーパント、例えば、シリコンなど４価元素の真性半導体に、微量の５価元素（リン（Ｐ）、ヒ素（Ａｓ）など）を不純物として添加することで製作される。
【０１１６】
ドレイン延長部２８には、上記５価元素が添加することで製作される。
【０１１７】
なお、ドレイン２１が延長されているかは、抵抗変化素子に接続するトランジスタの断面を透過型電子顕微鏡（ＴＥＭ）等を用いて解析し、トランジスタのソース部とドレイン部が非対称に作製されているかを確認することで判断することができる。加えて、ＥＤＸなどの組成分析を用いることで、ソース、あるいはドレイン端部の組成を分析することで判断することができる。
【０１１８】
＜実施形態４＞
実施形態４では、前記実施形態１の説明で参照した図１のトランジスタ２Ａ（ｎＭＯＳＥＦＴ）を、ｐＭＯＳＥＦＴで構成している。
【０１１９】
図７は、実施形態４の構成を説明する図である。第１の電流（セット電流）に対して第２の電流（リセット電流）を大きく維持するために、リセット動作時のトランジスタ２Ａにおけるソース電位の浮き（ソース抵抗と流れる電流によりソース電位の浮きが生じる）の問題を解決する。トランジスタをｎ型ではなくｐ型を用いている。
【０１２０】
抵抗変化素子１は、第１の電極１１、抵抗変化膜（固体電解質）１３、第２の電極１２からなる。第２の電極１２は、ｐ型トランジスタ（ｐＭＯＳＦＥＴ）２Ｂのドレイン２１に接続されている。
【０１２１】
抵抗変化素子１を高抵抗状態から低抵抗状態へ変化させる場合（セット）には、トランジスタ２Ｂのソース２２を接地し、第２の電極１２にプログラム電圧を印加する。つづいて、ゲート電極２３に所望の電圧パルスを印加する。例えば０Ｖとすることで、抵抗変化素子１に第１の電流（第１の電極１１から第２の電極１２に向かって流れるセット電流）が流れ、プログラミングが行われる。
【０１２２】
抵抗変化素子１を低抵抗状態から高抵抗状態へ変化させる場合（リセット）には、第２の電極１２を接地し、トランジスタ２Ｂのソース２２にプログラム電圧を印加する。つづいて、ゲート電極２３に所望の電圧パルスを印加する。例えば０Ｖとすることで、抵抗変化素子に第２の電流が流れ、プログラミングが行われる。
【０１２３】
図８（Ａ）は、抵抗変化素子１に接続するトランジスタ（選択トランジスタ）として、ｎ型トランジスタ（図１の２Ａ）を用いた場合、図８（Ｂ）は、ｐ型トランジスタ（図７の２Ｂ）を用いた場合において、第１、第２の電流の電流値を比較して示す図である。電流値自体を比較するため、各トランジスタのＷ（ゲート幅）は、ｐ型トランジスタが長いものを用いている。
【０１２４】
実施形態４では、抵抗変化素子１に接続するトランジスタとして、図７のｐ型トランジスタ２Ｂを用いたことで、図８（Ｂ）に示すように、リセット動作時に、ソース電位が固定されているため、第１の電流に比べて、第２の電流を増加させることができる。
【０１２５】
＜実施形態５＞
実施形態５として、下部配線が第１の電極１１を兼ねる構造を有する金属架橋型抵抗変化素子につい説明する。
【０１２６】
図９は、実施形態５の半導体装置の構成を模式的に示した部分断面図である。半導体装置１０１は、半導体基板１０２上の多層配線層の内部に、前記実施形態で説明した抵抗変化素子１を有する。
【０１２７】
多層配線層は、半導体基板１０２上に、層間絶縁膜１０３、バリア絶縁膜１０４、層間絶縁膜１０５、絶縁性バリア膜１０７、保護絶縁膜１１６、ビア間層間絶縁膜１１７、エッチングストッパ膜１１９、層間絶縁膜（Ｌｏｗ−ｋ（低誘電率）層間絶縁膜）１２０、及び、バリア絶縁膜１２３の順に積層した絶縁積層体を有する。
【０１２８】
多層配線層は、半導体基板１０２上に配設された層間絶縁膜１０３及びバリア絶縁膜１０４に形成された配線溝に、バリアメタル１０６を介して例えば銅からなる下部配線（下部配線兼第１の電極）１１５が埋め込まれている。
【０１２９】
多層配線層は、層間絶縁膜１２０及びエッチングストッパ膜１１９に形成された配線溝に、上部配線（上部銅配線）１２２が埋め込まれている。
【０１３０】
層間絶縁膜（ビア間層間絶縁膜）１１７、保護絶縁膜１１６、及びハードマスク膜１１４に形成された下穴にプラグ１１８が埋め込まれている。
【０１３１】
上部配線１２２とプラグ１１８が一体となっており、上部配線１２２及びプラグ１１８の側面乃至底面はバリアメタル１２１によって覆われている。
【０１３２】
多層配線層は、絶縁性バリア膜１０７に形成された開口部にて、抵抗変化素子１の下部電極（第１の電極）を兼ねる下部配線１１５、絶縁性バリア膜１０７の開口部の壁面、及び乃至絶縁性バリア膜１０７上に、固体電解質１１１、上部電極（第２の電極）１１２、及び、保護電極１１３の順に積層した抵抗変化素子１が形成されている。
【０１３３】
保護電極１１３上には、ハードマスク膜１１４が形成されている。
【０１３４】
抵抗変化素子１の上面乃至側面は、保護絶縁膜１１６で覆われている。
【０１３５】
下部配線（下部配線兼第１の電極）１１５が、抵抗変化素子１の下部電極として兼ねことで（下部配線の表面の一部は固体電解質１１３の底面と当接している）、製造工程数を簡略化しながら、電極抵抗を下げることができる。
【０１３６】
より具体的には、通常のＣｕダマシン配線プロセスに追加される工程として、少なくとも２ＰＲ（Ｐｈｏｔｏ  Ｒｅｇｉｓｔ）のマスクセットを作製するだけで、抵抗変化素子１を搭載することができる。このため、素子の低抵抗化と低コスト化を同時に達成することができる。
【０１３７】
抵抗変化素子１は、抵抗変化型不揮発素子であり、例えば、固体電解質中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。
【０１３８】
抵抗変化素子１は、下部電極となる下部配線１１５と、プラグ１１８と電気的に接続された第２の電極１１２、保護電極１１３との間に、抵抗変化膜（固体電解質１１１）が介在した構成となっている。
【０１３９】
抵抗変化素子１は、絶縁性バリア膜１１７に形成された開口部の領域にて、固体電解質１１１と下部配線１１５が直接接（当接）している。
【０１４０】
保護電極１１３の上方では、プラグ１１８と、保護電極１１３とが、バリアメタル１２１を介して、電気的に接続されている。
【０１４１】
抵抗変化素子１は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行い、例えば、抵抗変化素子１の固体電解質１１１中への下部配線１１５の金属（例えば銅）の電界拡散を利用して、ＯＮ／ＯＦＦの制御を行うことができる。
【０１４２】
半導体基板１０２は、半導体素子が形成された基板である。半導体基板１０２には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。
【０１４３】
層間絶縁膜１０３は、半導体基板１０２上に形成された絶縁膜である。層間絶縁膜１０３には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜１０３は、複数の絶縁膜を積層したものであってもよい。
【０１４４】
バリア絶縁膜１０４は、層間絶縁膜１０３と層間絶縁膜１０５の間に介在したバリア性を有する絶縁膜である。バリア絶縁膜１０４は、下部配線１１５用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜１０４として、例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることができる。バリア絶縁膜１０４には、下部配線１１５を埋め込むための配線溝が形成されている。
【０１４５】
バリア絶縁膜１０４の当該配線溝に、バリアメタル１０６を介して下部配線１１５が埋め込まれている。バリア絶縁膜１０４は、配線溝のエッチング条件の選択によっては削除することもできる。
【０１４６】
層間絶縁膜１０５は、バリア絶縁膜１０４上に形成された絶縁膜である。層間絶縁膜１０５として、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜１０５は、複数の絶縁膜を積層したものであってもよい。
【０１４７】
層間絶縁膜１０５には、下部配線１１５を埋め込むための配線溝が形成されている。層間絶縁膜１０５の当該配線溝にバリアメタル１０６を介して下部配線１１５が埋め込まれている。
【０１４８】
下部配線１１５は、層間絶縁膜１０５及びバリア絶縁膜１０４に形成された配線溝にバリアメタル１０６を介して埋め込まれた配線である。
【０１４９】
下部配線１１５は、抵抗変化素子１の下部電極（図１の第１電極１１）を兼ね、抵抗変化膜である固体電解質１１１と直接接（当接）している。固体電解質１１１の下面は下部配線１１５と当接し、上面は第２の電極１１２に当接している。
【０１５０】
下部配線１１５には、抵抗変化膜である固体電解質１１１において拡散、イオン電導可能な金属が用いられる。例えば、Ｃｕ、Ａｇ、Ａｕ等を用いることができる。Ｃｕであることが好ましい。下部配線１１５は、Ａｌと合金化されていてもよい。なお、特に制限されないが、下部配線１１５は、任意の層（例えば第１層あるいは第２層あるいはそれ以上の層等の金属配線層）上にあってもよい。
【０１５１】
バリアメタル１０６は、下部配線１１５に係る金属が層間絶縁膜１０３や下層へ拡散することを防止するために、下部配線１１５の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル１０６には、例えば、下部配線１１５がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
【０１５２】
絶縁性バリア膜１０７は、下部配線１１５を含む層間絶縁膜１０５上に形成される。絶縁性バリア膜１０７は、下部配線１１５に係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜１０５中への下部配線１１５に係る金属の拡散を防ぐ。また、絶縁性バリア膜１０７は、第２の電極１１２、及び固体電解質１１１の加工時に、エッチングストップ層としての役割を有する。絶縁性バリア膜１０７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及び／又は、それらの積層構造（例えばＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜の少なくとも２つの膜の積層構造）等を用いることができる。絶縁性バリア膜１０７は、例えば保護絶縁膜１１６及びハードマスク膜１１４と同一材料であることが好ましい。
【０１５３】
固体電解質１１１は、抵抗が変化する膜（図１等の抵抗変化膜１３）である。下部配線１１５（下部電極）に係る金属の作用（拡散、イオン伝導など）により抵抗が変化する材料を用いることができる。抵抗変化素子１の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、固体電解質１１１は、バルブメタルからなる酸化膜（例えば酸化チタン）であることが好ましく、さらに酸化チタンと多孔質炭化水素膜含む積層構造とすることが好ましい。
【０１５４】
固体電解質１１１は、下部配線１１５、絶縁性バリア膜１０７の開口部のテーパ面、及び絶縁性バリア膜１０７上に形成されている。固体電解質１１１は、下部配線１１５と固体電解質１１１の接続部の外周部分が少なくとも絶縁性バリア膜１０７の開口部のテーパ面上に沿って配設されている。
【０１５５】
第２の電極１１２は、抵抗変化素子１の上部電極における下層側の電極であり、固体電解質１１１と当接している。第２の電極１１２には、下部配線１１５を構成する金属よりもイオン化しにくく、固体電解質１１１において拡散、イオン電導しにくい金属が用いられる。固体電解質１１１の金属成分（例えばＴａ）よりも酸化の自由エネルギーの絶対値が小さい金属材料が好ましい。第２の電極１１２として、例えば、Ｐｔ、Ｒｕ、等を用いることができる。
【０１５６】
保護電極１１３は、抵抗変化素子１の上部電極における上層側の電極であり、第２の電極１１２上に形成されている。保護電極１１３は、第２の電極１１２を保護する役割を有する。すなわち、保護電極１１３が第２の電極１１２を保護することで、プロセス中の第２の電極１１２へのダメージを抑制し、抵抗変化素子１のスイッチング特性を維持することができる。保護電極１１３としては、例えば、Ｔａ、Ｔｉ、Ｗ又はあるいはそれらの窒化物等を用いることができる。
【０１５７】
ハードマスク膜１１４は、保護電極１１３、第２の電極１１２、及び固体電解質１１１をエッチングする際のハードマスク膜兼パッシベーション膜となる膜である。ハードマスク膜１１４には、例えば、ＳｉＮ膜等を用いることができる。ハードマスク膜１１４は、保護絶縁膜１１６、及び、絶縁性バリア膜１０７と同一材料であることが好ましい。すなわち、抵抗変化素子１の周囲を全て同一材料で囲むことで、材料界面が一体化される。その結果、外部からの水分などの浸入を防ぐとともに、抵抗変化素子１自身からの脱離を防ぐことができるようになる。
【０１５８】
保護絶縁膜１１６は、抵抗変化素子１にダメージを与えることなく、さらに固体電解質１１１からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１１６には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１１６は、ハードマスク膜１１４及び絶縁性バリア膜１０７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１１６と絶縁性バリア膜１０７及びハードマスク膜１１４とが一体化して、界面の密着性が向上し、抵抗変化素子１をより保護することができるようになる。
【０１５９】
層間絶縁膜（ビア間層間絶縁膜）１１７は、保護絶縁膜１１６上に形成された絶縁膜である。層間絶縁膜１１７には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１１７は、層間絶縁膜１２０と同一材料としてもよい。層間絶縁膜１１７には、プラグ１１８を埋め込むための下穴が形成されており、当該下穴に、バリアメタル１２１を介してプラグ１１８が埋め込まれている。
【０１６０】
層間絶縁膜（Ｌｏｗ−ｋ層間絶縁膜）１２０は、低誘電率絶縁膜である。層間絶縁膜１２０には、例えば、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１２０は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１２０は、層間絶縁膜１２０と同一材料としてもよい。層間絶縁膜１２０には、上部配線１２２を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル１２１を介して上部配線１２２が埋め込まれている。
【０１６１】
上部配線１２２は、層間絶縁膜１２０及びエッチングストッパ膜１１９に形成された配線溝にバリアメタル１２１を介して埋め込まれた配線である。上部配線１２２は、プラグ１１８と一体とされている。プラグ１１８は、層間絶縁膜１２０、保護絶縁膜１１６、及びハードマスク膜１１４に形成された下穴に、バリアメタル１２１を介して埋め込まれている。プラグ１１８は、バリアメタル１２１を介して、保護電極１１３と電気的に接続されている。上部配線１２２及びプラグ１１８には、例えば、Ｃｕを用いることができる。
【０１６２】
バリアメタル１２１は、上部配線１２２（プラグ１１８を含む）に係る金属が層間絶縁膜１２０、1１７や下層へ拡散することを防止するために、上部配線１２２及びプラグ１１８の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル１２１には、例えば、上部配線１２２及びプラグ１１８がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、または、それらの積層膜を用いることができる。バリアメタル１２１は、保護電極１１３と同一材料であることが好ましい。例えば、バリアメタル１２１がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを保護電極１１３に用いることが好ましい。あるいは、バリアメタル１２１がＴｉ（下層）／Ｒｕ（上層）である場合には、下層材料であるＴｉを保護電極１１３に用いることが好ましい。
【０１６３】
バリア絶縁膜１２３は、上部配線１２２を含む層間絶縁膜１２０上に形成される。バリア絶縁膜１２３は、上部配線１２２に係る金属（例えば、Ｃｕ）の酸化を防ぐ役割を有する。また、バリア絶縁膜１２３は、上層への上部配線１２２に係る金属の拡散を防ぐ役割を有する。バリア絶縁膜１２３には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及／又は、それらの積層構造等を用いることができる。
【０１６４】
本実施形態にしたがって作製した抵抗変化素子において、図２に示したセット電流とリセット電流の分布を取得し、リセット電流のばらつきが大きいことを確認した。
【０１６５】
本実施形態による実施形態１〜３に記載のいずれかの手法を適用することで、リセット歩留りを改善した。
【０１６６】
＜実施形態６＞
図１０は、実施形態６として、前記各実施形態の抵抗変化素子を用いた不揮発性記憶装置８００の構成を例示する図である。
【０１６７】
図１０を参照すると、不揮発性記憶装置８００は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）半導体基板上に、メモリ本体部８０１を備えている。
【０１６８】
メモリ本体部８０１は、
メモリセルアレイ８０２、
行選択回路８０７、
ワード線ドライバＷＬＤ（Word Line Driver）とプレート線ドライバＰＬＤ（Plate Line Driver）とを有する行ドライバ８０８、
列選択回路８０３、
データの書き込みを行うための書き込み回路８０６、
端子Ｄｉｎを介して入力データの入力処理を行うデータ入力回路８０４、
端子Ｄｏｕｔを介して出力データの出力処理を行うデータ出力回路８０５
を備えている。
【０１６９】
さらに、書き込み用電源８１１として、
低抵抗（ＬＲ：Low Resistance）化用電源（ＯＦＦ化電源８１２）と、
高抵抗（ＨＲ：High Resistance）化用電源（ＯＮ化電源８１３）と
を備えている。
【０１７０】
ＯＦＦ化電源８１２の出力とＯＮ化電源８１３の出力は、書き込み回路８０６に供給される。
【０１７１】
さらに、
外部から入力されるアドレス信号を受け取るアドレス入力回路８０９と、
外部から入力されるコントロール信号に基づいて、メモリ本体部８０１の動作及び書き込み用電源８１１の動作を制御する制御回路８１０と
を備えている。
【０１７２】
メモリセルアレイ８０２は、半導体基板の上に形成された、
互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、および、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、
これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す、Ｎｉｊはｉ行ｊ列のＮＭＯＳトランジスタ）と、
トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「抵抗変化素子Ｍ１１、Ｍ１２、・・・」と表す、Ｍｉｊはｉ行ｊ列の抵抗変化素子）と、
を有する。
【０１７３】
図１０に示すように、
トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、
トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、
トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、
トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
【０１７４】
また、
抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４・・・はビット線ＢＬ０に接続され、
抵抗変化素子Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・・・はビット線ＢＬ１に接続され、
抵抗変化素子Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４・・・はビット線ＢＬ２に接続されている。
【０１７５】
アドレス入力回路８０９は、外部回路（不図示）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路８０７へ出力するとともに、列アドレス信号を列選択回路８０３へ出力する（不図示）。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
【０１７６】
制御回路８１０は、データの書き込みサイクルにおいては、選択部（行選択回路８０７と列選択回路８０３とが選択部を構成する）で選択されたメモリセルに含まれる抵抗変化素子に対して、データが書き込まれるように、書き込み用電源８１１、及び、書き込み回路８０６を制御する。制御回路８１０は、例えば、書込み時のパルス電圧の電圧レベルを指示する電圧設定信号を書き込み用電源８１１へ出力し、データ入力回路８０４に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路８０６へ出力する。また、データの読み出しサイクルにおいて、制御回路８１０は、読み出し動作を指示する読み出し信号を出力する。
【０１７７】
行選択回路８０７は、アドレス入力回路８０９から出力された行アドレス信号を受け取り、該受け取った行アドレス信号に応じて、行ドライバ８０８より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、選択されたワード線に対して所定の電圧を印加する。
【０１７８】
また、列選択回路８０３は、アドレス入力回路８０９から出力された列アドレス信号を受け取り、該受け取った列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、該選択したビット線に対して、書き込み用電圧または読み出し用電圧を印加し、非選択ビット線に対しては非選択電圧を印加する。
【０１７９】
なお、行選択回路８０７、及び列選択回路８０３によって、メモリセルアレイ８０２の中から少なくとも１つメモリセルを選択する選択部が構成されている。
【０１８０】
書き込み回路８０６は、制御回路８１０からの制御の下で、選択部（行選択回路８０７と列選択回路８０３とが選択部を構成する）で選択されたメモリセルに含まれる抵抗変化素子に対して、書き込み用電源８１１から供給される電源に基づく電圧パルスが印加されるように制御する。書き込み回路８０６は、制御回路８１０から出力された書き込み信号を受け取ると、列選択回路８０３による選択されたビット線に対して、書き込み用電圧の印加を指示する信号を受けて、書込みモードによって設定された電圧に従った書込みパルスを出力する。
【０１８１】
図１０には図示されていないが、抵抗変化素子の抵抗値のオフ／オン比が低い場合には、センスアンプ（Sense Amplifier）を備えた構成としてもよい。センスアンプ（不図示）は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を、複数の検知レベルから目的に合わせた１つの検知レベルに従って検出し、ビット線に流れる電流量が検知レベル以上か以下かをデータ「０（低抵抗状態）」か「１（高抵抗状態）」の論理結果として出力し、記憶されているデータの状態を判定する。その結果得られた出力データＤｏｕｔは、データ出力回路８０５を介して、回路外部へ出力される。
【０１８２】
書き込み用電源８１１は、メモリセルに含まれる抵抗変化素子を、低抵抗（ＬＲ）状態とする書込み（単に「書き込み」ともいう）時のパルス電圧を発生するための電源を供給するＯＦＦ化電源８１２と、高抵抗（ＨＲ）状態とする書込み（単に「リセット」ともいう）時のパルス電圧を発生するための電源を供給するＯＮ化電源８１３を有する。
【０１８３】
抵抗変化素子の第１の電極（図１の１１）は、ビット線（ＢＬ）側に接続されている。抵抗変化素子の第２の電極（図１の１２）はプレート線（ＰＬ）側に接続されている。例えば、抵抗状態を高抵抗から低抵抗に変化させる（セット動作する）場合は、ＰＬを接地し、ＢＬに電圧を印加することで、プログラムを行う。プログラム電流はトランジスタの飽和電流によって制御することができる。
力されている。
【０１８４】
抵抗状態を低抵抗から高抵抗へ変化させる（リセット動作する）場合には、ビット線（ＢＬ）を接地し、プレート線（ＰＬ）にリセット電圧を印加する。
力されている。
【０１８５】
本実施形態によれば、第１の電流に対して、第２の電流が大きくなるようにすることで、誤プログラムを防ぐことができるようになる。具体的には、実施形態１〜４に記載の手法を適用することが好ましい。
【０１８６】
上記の本発明の実施形態および実施形態は、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体装置に関し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に搭載したボードやパッケージの銅配線上へも適用することができる。
【０１８７】
また、本発明は半導体装置に、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などを接合する際にも適用することができる。また、本発明ではスイッチ機能の例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子にも用いることができる。
【０１８８】
また、以下の方法で本発明のスイッチング素子を用いた半導体装置を確認することができる。すなわち、パッケージングされた半導体装置のチップから、シリコンダイを取り出し表面研磨することで、抵抗変化素子の平面上での位置を、走査型電子顕微鏡（ＳＥＭ）、もしくは透過型電子顕微鏡（ＴＥＭ）を用いて分析することで特定する。その後、同一試料、もしくは別試料を平面研磨することで、抵抗変化素子に接続されたプログラムトランジスタ、ビット線（ＢＬ：Bit Line）、およびプレート線（ＰＬ:Plate Line）などの配線を、同様の方法で特定する。
【０１８９】
本発明は上記の実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【０１９０】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
抵抗変化素子と、
前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、
を備え、
前記抵抗変化素子は、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極の間に配置される固体電解質と、
を有し、
前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、
前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は第２の電極に接続され、
前記抵抗変化素子をプログラミングする際に、前記第１の電極から前記第２の電極に流れる前記第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流が大きい、ことを特徴とするスイッチング素子。
（付記２）
前記トランジスタが、ゲートを中心として、ソース領域とドレイン領域の相対する側のエッジの構成が非対称とされているＭＯＳＦＥＴである、ことを特徴とする付記１に記載のスイッチング素子。
（付記３）
前記ＭＯＳＦＥＴにおいて、ソース近傍において、カウンタードープされている、ことを特徴とする付記２に記載のスイッチング素子。
（付記４）
前記非対称ＭＯＳＦＥＴにおいて、ドレイン領域をゲート側に拡張し、ソース領域に比べて広くしてなる、ことを特徴とする付記２に記載のスイッチング素子。
（付記５）
前記トランジスタがｐＭＯＳＦＥＴである、ことを特徴とする付記１乃至３のいずれか一に記載のスイッチング素子。
（付記６）
前記第１の電極は主に銅からなり、
前記第２の電極は主にルテニウムからなり、
前記第１の電極の銅表面は、チタン、アルミニウム、ジルコニウム、ハフニウムのうち、少なくともいずれか一つとの合金である、ことを特徴とする付記５に記載のスイッチング素子。
（付記７）
前記第１の電極は主に銅からなり、下部配線を兼ねる、ことを特徴とする付記１乃至６のいずれか一に記載のスイッチング素子。
（付記８）
前記第２の電流は、前記第１の電流の１．２倍以上、２倍以下であることを特徴とする付記１に記載のスイッチング素子。
（付記９）
前記第１の電流および前記第２の電流を流す場合に、同じゲート電圧をトランジスタに与える、ことを特徴とする付記１に記載のスイッチング素子。
（付記１０）
前記第１の電流および前記第２の電流を流す場合に、前記第２の電流を流す場合のゲート電圧が、前記第１の電流を流す場合よりも大きい、ことを特徴とする付記１乃至８のいずれか一に記載のスイッチング素子。
（付記１１）
抵抗変化素子と、前記抵抗変化素子のプログラミング電流の制御を行うトランジスタと、を備え、
前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に配置される固体電解質と、を有し、前記第１の電極から前記固体電解質に供給される金属イオンを金属として析出させ前記第１、第２の電極間を金属架橋により導通させ、前記第１、第２の電極間を導通させる前記金属架橋を前記固体電解質から回収することで前記第１、第２の電極間の導通を解除し、
前記トランジスタのドレイン又はソースの一方は第２の電極に接続されたスイッチング素子のプログラミングにあたり、
前記第１の電極から前記第２の電極に流れる前記第１の電流よりも、前記第２の電極から前記第１の電極に流れる第２の電流が大きい、ことを特徴とするプログラミング方法。
（付記１２）
前記トランジスタが、ゲートを中心として、ソース領域とドレイン領域の相対する側のエッジの構成が非対称とされているＭＯＳＦＥＴである、ことを特徴とする付記１１に記載のプログラミング方法。
（付記１３）
前記ＭＯＳＦＥＴにおいて、ソース近傍において、カウンタードープされている、ことを特徴とする付記１２に記載のプログラミング方法。
（付記１４）
前記非対称ＭＯＳＦＥＴにおいて、ドレイン領域をゲート側に拡張し、ソース領域に比べて広くしてなる、ことを特徴とする付記１２に記載のプログラミング方法。
（付記１５）
前記トランジスタがｐＭＯＳＦＥＴである、ことを特徴とする付記１１乃至１３のいずれか一に記載のプログラミング方法。
（付記１６）
第１の電極と第２の電極間に抵抗変化膜を備えた抵抗変化素子を備え、前記第１の電極から第２の電極に第１の電流を流して前記第１、第２の電極間に導電パスを形成して前記第１、第２の電極間を導通させ、前記第１の電流と逆向きに前記第２の電極から第１の電極に第２の電流を流して前記第１、第２の電極間の導電パスを切断することで非導通とするプログラミングにあたり、前記第２の電流を前記第１の電流よりも大としてなる半導体装置。
（付記１７）
付記１６記載の半導体装置は、不揮発性メモリからなる半導体装置。
（付記１８）
付記１６記載の半導体装置は、ＦＰＧＡからなる半導体装置。
【０１９１】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各付記の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１９２】
１  抵抗変化素子
２Ａ  Ｎ型トランジスタ（ｎ−ｃｈａｎｎｅｌ  ＭＯＳＦＥＴ）
２Ｂ  Ｐ型トランジスタ（ｐ−ｃｈａｎｎｅｌ  ＭＯＳＦＥＴ）
３  端子１（第１の端子）
４  端子２（第２の端子）
１０  スイッチング素子
１１  第１の電極
１２  第２の電極
１３  抵抗変化膜
２０  シリコン基板
２１  ドレイン
２２  ソース
２３  ゲート（ゲート電極）
２４  ソースカウンタードープ部
２５  ゲート絶縁膜
２６  側壁絶縁膜
２７  金属シリサイド
２８  ドレイン延長部
１０１  半導体装置
１０２  半導体基板
１０３  層間絶縁膜
１０４  バリア絶縁膜
１０５  層間絶縁膜
１０６  バリアメタル
１０７  絶縁性バリア膜
１１１  固体電解質
１１２  第２の電極
１１３  保護電極
１１４  ハードマスク膜
１１５  下部配線（下部配線兼第１の電極）
１１６  保護絶縁膜
１１７  層間絶縁膜（ビア間層間絶縁膜）
１１８  プラグ
１１９  エッチングストッパ膜
１２０  層間絶縁膜（Ｌｏｗ−ｋ層間絶縁膜）
１２１  バリアメタル
１２２  上部配線（上部銅配線）
１２３  バリア絶縁膜
８００  不揮発性記憶装置
８０１  メモリ本体部
８０２  メモリセルアレイ
８０３  列選択回路
８０４  データ入力回路
８０５  データ出力回路
８０６  書き込み回路
８０７  行選択回路
８０８  行ドライバ
８０９  アドレス入力回路
８１０  制御回路
８１１  書き込み用電源
８１２  ＯＦＦ化電源
８１３  ＯＮ化電源
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
Ｄｉｎ  端子
Ｄｏｕｔ  端子
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３  抵抗変化素子
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３  ＮＭＯＳトランジスタ
ＰＬ  プレート線
ＰＬＤ  プレート線ドライバ
ＷＬＤ  ワード線ドライバ
ＷＬ０、ＷＬ１、ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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