(57)【要約】【課題】基板の表面に形成された溝に導電部材を埋め込む。【解決手段】基板ＳＵＢの表面に溝が形成される。そして溝の一部（溝ＴＲＣ２）には絶縁膜ＳＴＩが埋め込まれる。溝の他部（溝ＴＲＣ１）には導電膜ＣＦが埋め込まれる。溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ１の幅Ｗ１よりも広い。そして溝ＴＲＣ２の幅Ｗ２は、当該溝に絶縁膜ＳＴＩが埋まることができる幅である。一方溝ＴＲＣ１の幅Ｗ１は、当該溝に絶縁膜ＳＴＩが埋まることができない幅である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に形成された溝の第１部分に埋め込まれた導電膜と、
前記溝の第２部分に埋め込まれた絶縁膜と、
を備え、
平面視で前記第１部分の幅は、前記第２部分の幅よりも狭く、
前記第１部分は、平面視で前記第２部分に挟まれるように位置している半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記基板の表面には前記第１部分から前記第２部分にかけて前記溝の側面の一方を規定する段差が形成されており、
前記段差は、平面視で前記第１部分から前記第２部分にかけて平滑に形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記基板の表面には前記第１部分から前記第２部分にかけて前記溝の側面の一方を規定する段差が形成されており、
前記第１部分における前記段差は、前記第２部分における前記段差よりも、平面視で前記導電膜の側に突出している半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１部分における前記溝は、前記第２部分における前記溝と略同一の深さを有する半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第１部分において前記溝の表面に形成された溝絶縁膜をさらに備える半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記基板の表面には平面視で島状に形成されたメサが形成されており、
前記第１部分における前記溝の側面の一方は、前記メサの側面によって規定されている半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記基板の表面の上に形成された第１配線と、
前記基板の表面の上に形成され、前記第１配線と並列に配置された第２配線と、
をさらに備え、
前記第１配線および前記第２配線は、前記導電膜の少なくとも一部と平面視で重なり、前記導電膜に直接接続されている半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１配線および前記第２配線は、前記溝の延伸方向と直交に配置されている半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記基板の上に形成された第１ゲート電極と、
前記基板の上に形成され、平面視で前記第１ゲート電極と並列に配置された第２ゲート電極と、
前記基板の表面に形成され、平面視で前記第１ゲート電極の側方に形成された第１拡散層と、
前記基板の表面に形成され、平面視で前記第２ゲート電極の側方に形成された第２拡散層と、
をさらに備え、
前記第１配線の少なくとも一部が前記第１ゲート電極であり、前記第２配線の少なくとも一部が前記第２ゲート電極である半導体装置。
【請求項１０】
請求項７に記載の半導体装置であって、
前記基板の上に形成された第１ワードゲート線と、
前記基板の上に形成され、前記第１ワードゲート線と並列に配置された第２ワードゲート線と、
前記基板の上に形成され、平面視で前記第１ワードゲート線と前記第２ワードゲート線との間において前記第１ワードゲート線の側方に形成された第１制御ゲート線と、
前記基板の上に形成され、平面視で前記第１ワードゲート線と前記第２ワードゲート線との間において前記第２ワードゲート線の側方に形成され、平面視で前記第１制御ゲート線を介して前記第１ワードゲート線と対向している第２制御ゲート線と、
平面視で前記第１ワードゲート線と前記第２ワードゲート線との間において前記基板の表面に形成され、平面視で前記第１制御ゲート線から前記第２制御ゲート線にかけて形成された第１拡散層と、
前記基板の表面に形成され、平面視で前記第１ワードゲート線を介して前記第１拡散層と対向している第２拡散層と、
前記基板の表面に形成され、平面視で前記第２ワードゲート線を介して前記第１拡散層と対向している第３拡散層と、
をさらに備え、
前記第１配線の少なくとも一部が前記第１ワードゲート線であり、前記第２配線の少なくとも一部が前記第２ワードゲート線である半導体装置。
【請求項１１】
請求項７に記載の半導体装置であって、
前記基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１配線または前記第２配線に接続するコンタクトプラグと、
をさらに備え、
前記コンタクトプラグは、平面視で前記導電膜の少なくとも一部と重なるように形成されている半導体装置。
【請求項１２】
請求項７に記載の半導体装置であって、
前記基板の上に形成された第１消去ゲート線と、
前記基板の上に形成され、平面視で前記第１消去ゲート線と並列して配置された第２消去ゲート線と、
前記基板の上に形成され、平面視で前記第１消去ゲート線と前記第２消去ゲート線との間において前記第１消去ゲート線の側方に形成された第１浮遊ゲート線と、
前記第１浮遊ゲート線の上に形成された第１制御ゲート線と、
前記基板の上に形成され、平面視で前記第１消去ゲート線と前記第２消去ゲート線との間において前記第２消去ゲート線の側方に形成され、平面視で前記第１浮遊ゲート線および前記第１制御ゲート線を介して前記第１消去ゲート線と対向している第２浮遊ゲート線と、
前記第２浮遊ゲート線の上に形成された第２制御ゲート線と、
前記基板の上に形成され、平面視で前記第１消去ゲート線と前記第２消去ゲート線との間において前記第１浮遊ゲート線および前記第１制御ゲート線の側方に形成され、平面視で前記第１浮遊ゲート線および前記第１制御ゲート線を介して前記第１消去ゲート線と対向している第１ワードゲート線と、
前記基板の上に形成され、平面視で前記第１消去ゲート線と前記第２消去ゲート線との間において前記第２浮遊ゲート線および前記第２制御ゲート線の側方に形成され、平面視で前記第２浮遊ゲート線および前記第２制御ゲート線を介して前記第２消去ゲート線と対向し、平面視で前記第１ワードゲート線を介して前記第１浮遊ゲート線および前記第１制御ゲート線と対向している第２ワードゲート線と、
前記基板の表面に形成され、前記第１消去ゲート線と平面視で重なるように形成された第１拡散層と、
前記基板の表面に形成され、前記第２消去ゲート線と平面視で重なるように形成された第２拡散層と、
前記基板の表面に形成され、平面視で前記第１ワードゲート線と前記第２ワードゲート線によって挟まれるように形成された第３拡散層と、
をさらに備え、
前記第１配線の少なくとも一部が前記第１ワードゲート線であり、前記第２配線の少なくとも一部が前記第２ワードゲート線である半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
前記導電膜である第１ゲート電極と、
平面視で前記溝の側方に形成された半導体層と、
平面視で前記半導体層を介して前記溝と対向する他の溝に埋め込まれた第２ゲート電極と、
前記半導体層の表面に形成され、前記溝の延伸方向において前記第１ゲート電極および前記第２ゲート電極を挟むように形成された拡散領域と、
をさらに備える半導体装置。
【請求項１４】
基板の表面に溝を形成する工程と、
前記溝の一部に絶縁膜を埋め込む工程と、
前記絶縁膜を埋め込む前記工程後、前記溝の他部に導電膜を埋め込む工程と、
を含み、
前記溝を形成する前記工程では、前記溝の前記一部の幅は、前記溝の前記他部の幅よりも広く、前記溝の前記一部の幅は、当該溝に前記絶縁膜が埋まることができる幅であり、前記溝の前記他部の幅は、当該溝に前記絶縁膜が埋まることができない幅である半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記絶縁膜を埋め込む前記工程後かつ前記導電膜を埋め込む前記工程前に、前記基板の表面を酸化する工程をさらに含む半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法であって、
前記導電膜を埋め込む前記工程では、前記基板の表面に前記導電膜が堆積され、
前記導電膜をパターニングして平面視で互いに並列に配置された第１配線および第２配線を形成する工程をさらに含む半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法であって、
前記溝を形成する前記工程では、平面視で互いに並列に配置された前記溝によって前記基板の表面にメサが形成され、
前記導電膜を埋め込む前記工程では、平面視で前記メサの一部を挟み込むように前記導電膜が前記溝に埋め込まれ、
前記メサの表面に、平面視で前記メサの前記一部を介して、拡散領域を形成する工程をさらに備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば不揮発性メモリに適用可能な技術である。
【背景技術】
【０００２】
現在種々の不揮発性メモリが提案されている。特許文献１には、ワードゲート電極と、コントロールゲート電極と、を含む不揮発性半導体記憶装置が記載されている。特許文献１の不揮発性半導体記憶装置では、ワードゲート電極にコンタクトが接続されている。特許文献１では、このコンタクトによって、ワードゲート電極の電位が引き出されている。特許文献２には、第１不揮発性メモリと、第２不揮発性メモリと、を含む半導体装置が記載されている。第１不揮発性メモリおよび第２不揮発性メモリの各々は、コントロールゲートと、メモリゲートと、を含んでいる。そして第１不揮発性メモリのコントロールゲートと、第２不揮発性メモリのコントロールゲートとは、同電位に接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３３５７８７号公報
【特許文献２】特許第４５４６７９５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、基板の表面に形成された溝に導電部材を埋め込むことを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、基板の表面に溝が形成される。そして溝の一部には絶縁膜が埋め込まれる。溝の他部には導電膜が埋め込まれる。溝の一部の幅は、溝の他部の幅よりも広い。そして溝の一部の幅は、当該溝に絶縁膜が埋まることができる幅である。一方溝の他部の幅は、当該溝に絶縁膜が埋まることができない幅である。
【発明の効果】
【０００６】
前記一実施の形態によれば、基板の表面に形成された溝に導電部材（導電膜）が埋め込まれる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の平面透視図である。
【図２】（ａ）は、図１のＡ−Ａ´における断面図であり、（ｂ）は、図１のＢ−Ｂ´における断面図である。
【図３】図１に示される半導体装置の製造方法を示す断面図である。
【図４】図１に示される半導体装置の製造方法を示す断面図である。
【図５】図１に示される半導体装置の製造方法を示す断面図である。
【図６】図１に示される半導体装置の製造方法を示す断面図である。
【図７】第１の実施形態の他の例に係る半導体装置の平面透視図である。
【図８】第１の実施形態の他の例に係る半導体装置の平面透視図である。
【図９】第２の実施形態に係る半導体装置の平面透視図である。
【図１０】（ａ）は、図９のＡ−Ａ´における断面図であり、（ｂ）は、図９のＢ−Ｂ´における断面図であり、（ｃ）は、図９のＣ−Ｃ´における断面図であり、（ｄ）は、図９のＤ−Ｄ´における断面図である。
【図１１】図９に示される半導体装置の製造方法を示す断面図である。
【図１２】図９に示される半導体装置の製造方法を示す断面図である。
【図１３】図９に示される半導体装置の製造方法を示す断面図である。
【図１４】図９に示される半導体装置の製造方法を示す断面図である。
【図１５】第３の実施形態に係る半導体装置の平面図である。
【図１６】図１５の一点鎖線部分における拡大図である。
【図１７】（ａ）は、図１６のＡ−Ａ´における断面図であり、（ｂ）は、図１６のＢ−Ｂ´における断面図であり、（ｃ）は、図１６のＣ−Ｃ´における断面図であり、（ｄ）は、図１６のＤ−Ｄ´における断面図である。
【図１８】（ａ）は、図１６のＥ−Ｅ´における断面図であり、（ｂ）は、図１６のＦ−Ｆ´における断面図であり、（ｃ）は、図１６のＧ−Ｇ´における断面図であり、（ｄ）は、図１６のＨ−Ｈ´における断面図である。
【図１９】図１６のＸ−Ｘ´における断面図である。
【図２０】図１５に示される半導体装置の回路図である。
【図２１】メモリセルの電圧印加の条件の一例を示す断面模式図である。
【図２２】図１５に示される半導体装置の製造方法を示す断面図である。
【図２３】図１５に示される半導体装置の製造方法を示す断面図である。
【図２４】図１５に示される半導体装置の製造方法を示す断面図である。
【図２５】第４の実施形態にかかる半導体装置ＳＤ４の平面透視図である。
【図２６】図２５のＡ−Ａ´における断面図である。
【図２７】図２５に示される半導体装置の製造方法を示す断面図である。
【図２８】第５の実施形態に係る半導体装置の平面透視図である。
【図２９】（ａ）は、図２８のＡ−Ａ´における断面図であり、（ｂ）は、図２８のＢ−Ｂ´における断面図であり、（ｃ）は、図２８のＣ−Ｃ´における断面図である。
【図３０】図２８に示される半導体装置の製造方法を示す断面図である。
【図３１】図２８に示される半導体装置の製造方法を示す断面図である。
【図３２】図２８に示される半導体装置の製造方法を示す断面図である。
【図３３】図２８に示される半導体装置の製造方法を示す断面図である。
【図３４】図２８に示される半導体装置の製造方法を示す断面図である。
【図３５】図２８に示される半導体装置の製造方法を示す断面図である。
【図３６】図２８に示される半導体装置の製造方法を示す断面図である。
【図３７】図２８に示される半導体装置の製造方法を示す断面図である。
【図３８】第５の実施形態の他の例に係る半導体装置の平面透視図である。
【図３９】（ａ）は、図３８のＡ−Ａ´における断面図であり、（ｂ）は、図３８のＢ−Ｂ´における断面図であり、（ｃ）は、図３８のＣ−Ｃ´における断面図である。
【図４０】図３８に示される半導体装置の製造方法を示す断面図である。
【図４１】第６の実施形態に係る半導体装置の平面透視図である。
【図４２】（ａ）は、図４１のＡ−Ａ´における断面図であり、（ｂ）は、図４１のＢ−Ｂ´における断面図である。
【図４３】（ａ）は、図４１のＣ−Ｃ´における断面図であり、（ｂ）は、図４１のＤ−Ｄ´における断面図である。
【図４４】図４１に示される半導体装置の製造方法を示す断面図である。
【図４５】図４１に示される半導体装置の製造方法を示す断面図である。
【図４６】図４１に示される半導体装置の製造方法を示す断面図である。
【図４７】図４１に示される半導体装置の製造方法を示す断面図である。
【図４８】図４１に示される半導体装置の製造方法を示す断面図である。
【図４９】第６の実施形態の他の例に係る半導体装置の平面透視図である。
【図５０】（ａ）は、図４９のＡ−Ａ´における断面図であり、（ｂ）は、図４９のＢ−Ｂ´における断面図である。
【図５１】（ａ）は、図４９のＣ−Ｃ´における断面図であり、（ｂ）は、図４９のＤ−Ｄ´における断面図である。
【図５２】図４９に示される半導体装置の製造方法を示す断面図である。
【図５３】図４９に示される半導体装置の製造方法を示す断面図である。
【図５４】第６の実施形態の他の例に係る半導体装置の平面透視図である。
【図５５】第６の実施形態の他の例に係る半導体装置の平面透視図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１ａの平面透視図である。図２は、本実施形態に係る半導体装置ＳＤ１ａの断面図である。図２（ａ）は、図１のＡ−Ａ´における断面図である。図２（ｂ）は、図１のＢ−Ｂ´における断面図である。
【００１０】
半導体装置ＳＤ１ａは、基板ＳＵＢと、導電膜ＣＦと、絶縁膜ＳＴＩと、を備えている。基板ＳＵＢの表面には、溝が形成されている。導電膜ＣＦは、溝の第１部分（溝ＴＲＣ１）に埋め込まれている。絶縁膜ＳＴＩは、溝の第２部分（溝ＴＲＣ２）に埋め込まれている。平面視で溝ＴＲＣ１の幅は、溝ＴＲＣ２の幅よりも狭い。溝ＴＲＣ１は、平面視で溝ＴＲＣ２に挟まれるように位置している。
【００１１】
本実施形態によれば、溝に埋め込まれる材料を、当該溝の幅によって変更することができる。本実施形態では、溝ＴＲＣ１には、導電膜ＣＦが埋め込まれるのに対して、溝ＴＲＣ２には絶縁膜ＳＴＩが埋め込まれる。そして導電膜ＣＦは、様々な半導体装置に適用させることができる。一の例によれば、導電膜ＣＦは、一の配線と他の配線とを電気的に接続させるために利用される。他の例によれば、導電膜ＣＦは、溝ゲートトランジスタの溝ゲートに利用される。
【００１２】
半導体装置ＳＤ１ａについて、図１および図２を用いて詳細に説明する。半導体装置ＳＤ１ａは、基板ＳＵＢと、導電膜ＣＦと、絶縁膜ＳＴＩと、絶縁膜ＩＦと、第１配線ＷＲ１と、第２配線ＷＲ２と、を備えている。基板ＳＵＢは、半導体基板（例えば、シリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ基板））である。
【００１３】
基板ＳＵＢの表面には、溝が形成されている。溝によって半導体膜ＳＦ１と半導体膜ＳＦ２とが規定される。半導体膜ＳＦ１および半導体膜ＳＦ２は、基板ＳＵＢの表面の凹凸によって形成されている。このため、半導体膜ＳＦ１および半導体膜ＳＦ２は、基板ＳＵＢの表面と同じ材料により形成されている。半導体膜ＳＦ１および半導体膜ＳＦ２は、平面視で並列に配置されている。半導体膜ＳＦ１および半導体膜ＳＦ２は、互いに平行に配置されていてもよい。
【００１４】
平面視で半導体膜ＳＦ１および半導体膜ＳＦ２の間には、溝ＴＲＣ１および溝ＴＲＣ２が形成されている。溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ１の幅Ｗ１よりも広い（Ｗ２＞Ｗ１）。幅Ｗ２は、溝ＴＲＣ２に絶縁膜ＳＴＩが埋まることができる幅である。一方幅Ｗ１は、溝ＴＲＣ１に絶縁膜ＳＴＩが埋まることができない幅である。一の例において、幅Ｗ１は、１００ｎｍ以下としてもよい。一方、幅Ｗ２は、１００ｎｍより広いとしてもよい。
【００１５】
本実施形態で用いられる絶縁膜ＳＴＩは、狭い溝に埋まりにくい絶縁膜である。典型的には、シリコン酸化膜が絶縁膜ＳＴＩに用いられる。絶縁膜ＳＴＩの当該性質により、所定の幅（絶縁膜ＳＴＩがシリコン酸化膜である場合は、１００ｎｍ程度）より狭い溝には、絶縁膜ＳＴＩはほとんど埋まらない。一方、本実施形態で用いられる導電膜ＣＦは、狭い溝に埋まることができる導電膜である。導電膜ＣＦは、絶縁膜ＳＴＩが埋まることができない溝に埋まることができる。典型的には、多結晶シリコン膜が導電膜ＣＦに用いられる。本実施形態では、絶縁膜ＳＴＩおよび導電膜ＣＦのこれらの性質が利用されている。本実施形態では、導電膜ＣＦよりも先に絶縁膜ＳＴＩが基板ＳＵＢの表面に形成される（絶縁膜ＳＴＩの形成方法および導電膜ＣＦの形成方法の詳細については後述する。）。そして幅Ｗ１は、溝ＴＲＣ１に絶縁膜ＳＴＩが埋まることができない幅である。このため、絶縁膜ＳＴＩの形成の際、絶縁膜ＳＴＩが溝ＴＲＣ１にほとんど埋め込まれない。一方、幅Ｗ２は、溝ＴＲＣ２に絶縁膜ＳＴＩが埋まることができる幅である。このため、絶縁膜ＳＴＩの形成の際、絶縁膜ＳＴＩが溝ＴＲＣ２に埋め込まれる。結果、導電膜ＣＦの形成の際、溝ＴＲＣ１に導電膜ＣＦが埋まることになる。絶縁膜ＳＴＩの一部は、平面視で溝ＴＲＣ１と溝ＴＲＣ２との間において溝ＴＲＣ１に入り込むように形成されていてもよい。図１では、平面視における導電膜ＣＦと絶縁膜ＳＴＩとの界面が直線で表現されている。この点、実際の半導体装置ＳＤ１ａでは、絶縁膜ＳＴＩの一部が平面視で溝ＴＲＣ１と溝ＴＲＣ２との間において溝ＴＲＣ１に入り込むように形成されることがある。
【００１６】
基板ＳＵＢの表面には、半導体膜ＳＦ１によって段差が形成されている。この段差は、溝ＴＲＣ１および溝ＴＲＣ２の側面の一方を規定している。同様に、基板ＳＵＢの表面には、半導体膜ＳＦ２によって段差が形成されている。この段差は、溝ＴＲＣ１および溝ＴＲＣ２の側面の他方を規定している。本実施形態では、半導体膜ＳＦ１においては、溝ＴＲＣ１における段差は、溝ＴＲＣ２における段差よりも、平面視で導電膜ＣＦの側に突出している。一方半導体膜ＳＦ２においては、段差は、平面視で溝ＴＲＣ１から溝ＴＲＣ２にかけて平滑に形成されている。これにより、溝ＴＲＣ１の幅Ｗ１は、溝ＴＲＣ２の幅Ｗ２よりも狭くなる（Ｗ１＜Ｗ２）。
【００１７】
溝ＴＲＣ１の深さＤ１と溝ＴＲＣ２の深さＤ２とは、略同一である。具体的には、深さＤ１と深さＤ２とは以下の式（１）を満たしていてもよい。
｜Ｄ１−ＡＶＧ（Ｄ１，Ｄ２）｜／ＡＶＧ（Ｄ１，Ｄ２）×１００≦１０［％］  （１）
ただし、ＡＶＧ（Ｄ１，Ｄ２）は、Ｄ１とＤ２との相加平均を示す。なお、ＡＶＧ（Ｄ１，Ｄ２）＝（Ｄ１＋Ｄ２）／２に基づき、以下の式（１）´は、式（１）と等価である。
｜Ｄ２−ＡＶＧ（Ｄ１，Ｄ２）｜／ＡＶＧ（Ｄ１，Ｄ２）×１００≦１０［％］  （１）´
本実施形態では、溝ＴＲＣ１および溝ＴＲＣ２は同一の工程で形成される（溝ＴＲＣ１および溝ＴＲＣ２の形成方法の詳細は後述する。）。このため、溝ＴＲＣ１の深さＤ１と溝ＴＲＣ２の深さＤ２とが略同一となる。
【００１８】
絶縁膜ＩＦは、溝ＴＲＣ１の表面に形成されている。絶縁膜ＩＦは、溝ＴＲＣ１における基板ＳＵＢの表面の酸化膜であってもよい。絶縁膜ＩＦは、導電膜ＣＦおよび基板ＳＵＢの表面の間に形成される。これにより、導電膜ＣＦと基板ＳＵＢとの導通が防止される。本実施形態では、絶縁膜ＩＦは、半導体膜ＳＦ１の表面および半導体膜ＳＦ２の表面にも形成されている。これにより、第１配線ＷＲ１と基板ＳＵＢとの導通および第２配線ＷＲ２と基板ＳＵＢとの導通が防止される。
【００１９】
第１配線ＷＲ１は、基板ＳＵＢの上に形成されている。第２配線ＷＲ２も、基板ＳＵＢの上に形成されている。そして第２配線ＷＲ２は、第１配線ＷＲ１と並列に配置されている。第２配線ＷＲ２は、第１配線ＷＲ１と平行に配置されていてもよい。第１配線ＷＲ１および第２配線ＷＲ２は、導電膜ＣＦの少なくとも一部と平面視で重なっている。そして第１配線ＷＲ１および第２配線ＷＲ２は、導電膜ＣＦに直接接続されている。すなわち、第１配線ＷＲ１および第２配線ＷＲ２は、他の導電体（例えば、層間絶縁膜を貫通するコンタクトプラグ）を介さずに導電膜ＣＦに接続されている。本実施形態では、第１配線ＷＲ１および第２配線ＷＲ２は、溝ＴＲＣ１および溝ＴＲＣ２の延伸方向と直交に配置されている。
【００２０】
第１配線ＷＲ１、第２配線ＷＲ２および導電膜ＣＦは同一の材料（例えば、多結晶シリコン膜）により形成されていてもよい。第１配線ＷＲ１と導電膜ＣＦとは、基板ＳＵＢの厚さ方向において、連続的に形成されていてもよい。同様に第２配線ＷＲ２と導電膜ＣＦとは、基板ＳＵＢの厚さ方向において、連続的に形成されていてもよい。本実施形態では、第１配線ＷＲ１、第２配線ＷＲ２および導電膜ＣＦを構成する導電膜は、同一の工程で形成されてもよい（第１配線ＷＲ１、第２配線ＷＲ２および導電膜ＣＦの詳細については後述する。）。この場合、溝ＴＲＣ１において、第１配線ＷＲ１と導電膜ＣＦとの間には、第１配線ＷＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成されない。同様に、溝ＴＲＣ１において、第２配線ＷＲ２と導電膜ＣＦとの間には、第２配線ＷＲ２の構成材料と導電膜ＣＦの構成材料との界面が形成されない。
【００２１】
第１配線ＷＲ１と基板ＳＵＢ（半導体膜ＳＦ１および半導体膜ＳＦ２）との間には、絶縁膜ＩＦが形成されている。同様に第２配線ＷＲ２と基板ＳＵＢ（半導体膜ＳＦ１および半導体膜ＳＦ２）との間には、絶縁膜ＩＦが形成されている。これにより、第１配線ＷＲ１と基板ＳＵＢとの導通および第２配線ＷＲ２と基板ＳＵＢとの導通が防止される。
【００２２】
第１配線ＷＲ１と第２配線ＷＲ２とを電気的に接続させるために、コンタクトが形成されることがある。このコンタクトによって、第１配線ＷＲ１の電位と第２配線ＷＲ２の電位とが、基板ＳＵＢの上の層に引き出される。一方、このようなコンタクトは、チップ面積の増大につながることがある。これに対して、本実施形態では、第１配線ＷＲ１と第２配線ＷＲ２とは導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。このようにして本実施形態では、チップ面積の増大が防止される。
【００２３】
次に、本実施形態における半導体装置ＳＤ１ａの製造方法について、図３から図６を用いて詳細に説明する。図３から図６は、本実施形態における半導体装置ＳＤ１ａの製造方法を示す断面図である。図３および図５は、図１のＡ−Ａ´における工程断面図である。図４および図６は、図１のＢ−Ｂ´における工程断面図である。図３（ａ）、図３（ｂ）、図３（ｃ）、図５（ａ）および図５（ｂ）の工程は、図４（ａ）、図４（ｂ）、図４（ｃ）、図６（ａ）および図６（ｂ）の工程とそれぞれ同一である。
【００２４】
まず、絶縁膜ＩＦ１が基板ＳＵＢの表面に形成される。絶縁膜ＩＦ１には、シリコン酸化膜が用いられてもよい。次に、絶縁膜ＩＦ２が絶縁膜ＩＦ１の上に形成される。絶縁膜ＩＦ２には、シリコン窒化膜が用いられてもよい。次に、レジスト膜ＲＦ１が絶縁膜ＩＦ２の上に形成される。次に、レジスト膜ＲＦ１は、リソグラフィ（例えば、フォトリソグラフィまたは電子線リソグラフィ）によってパターニングされる。パターニングされたレジスト膜ＲＦ１がマスクとして使用され、絶縁膜ＩＦ２がエッチングされる（図３（ａ）および図４（ａ））。
【００２５】
次に、レジスト膜ＲＦ１が除去される。次に、絶縁膜ＩＦ１がハードマスクとして使用され、基板ＳＵＢの表面に溝が形成される（図３（ｂ）および図４（ｂ））。溝の形成には、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ−Ｉｏｎ  Ｅｔｃｈｉｎｇ）が用いられてもよい。本実施形態では、溝ＴＲＣ１および溝ＴＲＣ２が同時に形成される。このため、溝ＴＲＣ１の深さＤ１と溝ＴＲＣ２の深さＤ２とは略同一となる。具体的には、深さＤ１および深さＤ２は、上記式（１）または式（１）´を満たしていてもよい。溝ＴＲＣ１の幅Ｗ１は、平面視で溝ＴＲＣ２の幅Ｗ２よりも狭い（Ｗ１＜Ｗ２）。そして溝ＴＲＣ１は、平面視で溝ＴＲＣ２に挟まれるように位置している。このような溝によって半導体膜ＳＦ１および半導体膜ＳＦ２が規定される。本実施形態では、平面視で半導体膜ＳＦ１を介して溝ＴＲＣ１および溝ＴＲＣ２と対向する溝も、溝ＴＲＣ１および溝ＴＲＣ２と同時に形成される。同様に、平面視で半導体膜ＳＦ２を介して溝ＴＲＣ１および溝ＴＲＣ２と対向する溝も、溝ＴＲＣ１および溝ＴＲＣ２と同時に形成される。これらの溝の深さも、溝ＴＲＣ１の深さＤ１および溝ＴＲＣ２の深さＤ２と略同一になる。
【００２６】
次に、基板ＳＵＢの表面に絶縁膜ＳＴＩが形成される。絶縁膜ＳＴＩには、シリコン酸化膜が用いられてもよい。絶縁膜ＳＴＩは、素子（例えば、トランジスタ）が形成される領域では、素子（例えば、トランジスタ）を電気的に分離するのに用いられる。本実施形態では、絶縁膜ＳＴＩは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により基板ＳＵＢの溝に埋め込まれる。具体的には、以下のとおりである。ＳＴＩでは、絶縁膜ＳＴＩは、基板ＳＵＢの溝の酸化および堆積（例えば、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ））により形成される。この場合、基板ＳＵＢの溝の酸化により、基板ＳＵＢの溝の表面に酸化膜が形成される。酸化膜の形成後、堆積によって基板ＳＵＢの表面に絶縁膜が堆積される。このようにして、絶縁膜ＳＴＩが形成される。
【００２７】
本実施形態で用いられる絶縁膜ＳＴＩは、狭い溝に埋まりにくい絶縁膜である。典型的には、シリコン酸化膜が絶縁膜ＳＴＩに用いられる。そして溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ１の幅Ｗ１よりも広い（Ｗ２＞Ｗ１）。具体的には、溝ＴＲＣ１の幅Ｗ１は、溝ＴＲＣ１に絶縁膜ＳＴＩが埋まることができない幅である。一方、溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ２に絶縁膜ＳＴＩが埋まることができる幅である。このため、溝ＴＲＣ１には、絶縁膜ＳＴＩがほとんど埋まらない（図４（ｃ））。これに対して、溝ＴＲＣ２には、絶縁膜ＳＴＩが埋め込まれる（図３（ｃ））。このように本実施形態では、溝の幅によって絶縁膜ＳＴＩが埋め込まれるか否かが決定される。すなわち、溝の幅によって、絶縁膜ＳＴＩが埋め込まれない領域を任意に定めることができる。
【００２８】
次に、絶縁膜ＳＴＩの表面が平坦化される（図５（ａ）および図６（ａ））。絶縁膜ＳＴＩの平坦化には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が用いられてもよい。ＣＭＰ後、絶縁膜ＩＦ２が除去される。次に、基板ＳＵＢの表面が酸化される。これにより、基板ＳＵＢの表面に絶縁膜ＩＦが形成される。
【００２９】
次に、基板ＳＵＢの表面に導電膜ＣＦが形成される。本実施形態で用いられる導電膜ＣＦは、狭い溝に埋まることができる導電膜である。導電膜ＣＦは、絶縁膜ＳＴＩが埋まることができない溝に埋まることができる。典型的には、多結晶シリコン膜が導電膜ＣＦに用いられる。導電膜ＣＦの当該特性により、導電膜ＣＦは、溝ＴＲＣ１に埋め込まれる（図６（ｂ））。一方、溝ＴＲＣ２には、絶縁膜ＳＴＩが既に埋め込まれている。このため、溝ＴＲＣ２では、導電膜ＣＦが絶縁膜ＳＴＩの上に形成される（図５（ｂ））。導電膜ＣＦは、堆積（例えば、ＣＶＤまたはＡＬＤ）により形成されてもよい。この場合、導電膜ＣＦが基板ＳＵＢの表面に堆積される。
【００３０】
次いで、導電膜ＣＦがパターニングされる。これにより、第１配線ＷＲ１および第２配線ＷＲ２が形成される。この場合、第１配線ＷＲ１、第２配線ＷＲ２および導電膜ＣＦは同一の材料により形成されることになる。そして第１配線ＷＲ１と導電膜ＣＦとは、基板ＳＵＢの厚さ方向において、連続的に形成されることになる。同様に第２配線ＷＲ２と導電膜ＣＦとは、基板ＳＵＢの厚さ方向において、連続的に形成されることになる。具体的には、溝ＴＲＣ１において、第１配線ＷＲ１と導電膜ＣＦとの間には、第１配線ＷＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成されない。同様に、溝ＴＲＣ１において、第２配線ＷＲ２と導電膜ＣＦとの間には、第２配線ＷＲ２の構成材料と導電膜ＣＦの構成材料との界面が形成されない。このようにして、半導体装置ＳＤ１ａが清掃される。
【００３１】
他の例においては、第１配線ＷＲ１および第２配線ＷＲ２は、導電膜ＣＦと異なる工程で形成されてもよい。この場合、図５（ｂ）および図６（ｂ）の工程後、導電膜ＣＦの表面が除去される。これにより、導電膜ＣＦが溝ＴＲＣ１の内部にのみ設けられる。次に、導電膜ＣＦと同一の材料または異なる材料の膜が、基板ＳＵＢの表面に堆積される。そして当該膜がパターニングされる。これにより、第１配線ＷＲ１および第２配線ＷＲ２が形成される。この場合、溝ＴＲＣ１において、第１配線ＷＲ１と導電膜ＣＦとの間に、第１配線ＷＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成される。同様に、溝ＴＲＣ１において、第２配線ＷＲ２と導電膜ＣＦとの間に、第２配線ＷＲ２の構成材料と導電膜ＣＦの構成材料との界面が形成される。
【００３２】
次に、本実施形態の他の例に係る半導体装置ＳＤ１ｂについて、図７を用いて説明する。図７は、本実施形態の他の例に係る半導体装置ＳＤ１ｂの平面透視図である。半導体装置ＳＤ１ｂは、以下の点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。半導体装置ＳＤ１ｂでは、基板ＳＵＢの表面にメサ（半導体膜ＳＦ１）が形成されている。メサ（半導体膜ＳＦ１）は、平面視で島状に形成されている。そして、溝ＴＲＣ１の側面の一方は、メサ（半導体膜ＳＦ１）の側面によって規定されている。
【００３３】
半導体装置ＳＤ１ａでは、半導体膜ＳＦ１は、平面視において、溝ＴＲＣ１から溝ＴＲＣ２にかけて連続的に形成されている。これに対して、半導体装置ＳＤ１ｂでは、半導体膜ＳＦ１は、平面視で溝ＴＲＣ１の側方において島状に形成されている。この場合、半導体装置ＳＤ１ｂでは、Ｗ２＝∞が成立しているものとみなすことができる。このため、半導体装置ＳＤ１ｂでは、半導体膜ＳＦ１の形成範囲によって導電膜ＣＦの形成範囲を決定することができる。
【００３４】
半導体装置ＳＤ１ｂの製造方法は、半導体膜ＳＦ１の形成方法を除いて、半導体装置ＳＤ１ａの製造方法と同様である。半導体装置ＳＤ１ｂの製造方法は、半導体装置ＳＤ１ａの製造方法と同様、図３から図６までに示される工程を含む。半導体装置ＳＤ１ｂの製造方法では、図３（ａ）および図３（ｂ）ならびに図４（ａ）および図４（ｂ）に示される工程において、半導体膜ＳＦ１が平面視で島状に形成される。この点が半導体装置ＳＤ１ａの製造方法と異なる。
【００３５】
次に、本実施形態の他の例に係る半導体装置ＳＤ１ｃについて、図８を用いて説明する。図８は、本実施形態の他の例に係る半導体装置ＳＤ１ｃの平面透視図である。半導体装置ＳＤ１ｂは、以下の点を除いて、半導体装置ＳＤ１ｂと同様の構成を有している。半導体装置ＳＤ１ｃでは、基板ＳＵＢの表面に半導体膜ＳＦ１のメサとともに半導体膜ＳＦ２のメサが形成されている。半導体膜ＳＦ２のメサは、平面視で島状に形成されている。そして、溝ＴＲＣ１の側面の他方は、半導体膜ＳＦ２のメサの側面によって規定されている。
【００３６】
半導体装置ＳＤ１ｂでは、半導体膜ＳＦ１のみが平面視で島状に形成されている。これに対して、半導体装置ＳＤ１ｃでは、半導体膜ＳＦ１だけでなく、半導体膜ＳＦ２も、平面視で島状に形成されている。この場合、半導体装置ＳＤ１ｃでは、半導体装置ＳＤ１ｂと同様、Ｗ２＝∞が成立しているものとみなすことができる。このため、半導体装置ＳＤ１ｃでは、半導体膜ＳＦ１および半導体膜ＳＦ２の形成範囲によって導電膜ＣＦの形成範囲を決定することができる。半導体膜ＳＦ１および半導体膜ＳＦ２は、溝ＴＲＣ１の延伸方向において略同一の長さを有していてもよいし、または、溝ＴＲＣ１の延伸方向において異なる長さを有していてもよい。半導体膜ＳＦ１の縁部および半導体膜ＳＦ２の縁部は、溝ＴＲＣ１の延伸方向と直交する方向において、略同一直線上に形成されていてもよい。
【００３７】
半導体装置ＳＤ１ｃの製造方法は、半導体膜ＳＦ１および半導体膜ＳＦ２の形成方法を除いて、半導体装置ＳＤ１ａの製造方法と同様である。半導体装置ＳＤ１ｃの製造方法は、半導体装置ＳＤ１ａの製造方法と同様、図３から図６までに示される工程を含む。半導体装置ＳＤ１ｃの製造方法では、図３（ａ）および図３（ｂ）ならびに図４（ａ）および図４（ｂ）に示される工程において、半導体膜ＳＦ１および半導体膜ＳＦ２が平面視で島状に形成される。この点が半導体装置ＳＤ１ａの製造方法と異なる。
【００３８】
本実施形態によれば、溝に埋め込まれる材料を、当該溝の幅によって変更することができる。本実施形態では、溝ＴＲＣ１には、導電膜ＣＦが埋め込まれるのに対して、溝ＴＲＣ２には絶縁膜ＳＴＩが埋め込まれる。そして導電膜ＣＦは、様々な半導体装置に適用させることができる。
【００３９】
（第２の実施形態）
第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に適用させてもよい。第２の実施形態では、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃがＭＯＳＦＥＴに適用される。本実施形態に係る半導体装置ＳＤ２について図９および図１０を用いて説明する。図９は、本実施形態に係る半導体装置ＳＤ２の平面透視図である。図１０は、本実施形態に係る半導体装置ＳＤ２の断面図である。図１０（ａ）は、図９のＡ−Ａ´における断面図である。図１０（ｂ）は、図１のＢ−Ｂ´における断面図である。図１０（ｃ）は、図９のＣ−Ｃ´における断面図である。図１０（ｄ）は、図９のＤ−Ｄ´における断面図である。
【００４０】
半導体装置ＳＤ２は、以下の点を除いて、半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃと同様の構成を有している。半導体装置ＳＤ２は、第１ゲート電極ＧＥ１と、第２ゲート電極ＧＥ２と、第１ソース・ドレイン領域ＳＤＲ１（第１拡散領域）と、第２ソース・ドレイン領域ＳＤＲ２（第２拡散領域）と、を備えている。第１ゲート電極ＧＥ１は、基板ＳＵＢの上に形成されている。第２ゲート電極ＧＥ２も、基板ＳＵＢの上に形成されている。そして第２ゲート電極ＧＥ２は、第１ゲート電極ＧＥ１と並列に配置されている。第１ソース・ドレイン領域ＳＤＲ１は、基板ＳＵＢの表面に形成されている。そして第１ソース・ドレイン領域ＳＤＲ１は、平面視で第１ゲート電極ＧＥ１の側方に形成されている。第２ソース・ドレイン領域ＳＤＲ２は、基板ＳＵＢの表面に形成されている。そして第２ソース・ドレイン領域ＳＤＲ２は、平面視で第２ゲート電極ＧＥ２の側方に形成されている。半導体装置ＳＤ２では、第１配線ＷＲ１の少なくとも一部が第１ゲート電極ＧＥ１である。同様に、第２配線ＷＲ２の少なくとも一部が第２ゲート電極ＧＥ２である。
【００４１】
並列に形成されたＭＯＳＦＥＴのゲート電極を同電位に接続するために、コンタクトが形成されることがある。このコンタクトによって、各ＭＯＳＦＥＴのゲート電極の電位が、基板の上の層に引き出される。一方、このようなコンタクトは、チップ面積の増大につながることがある。これに対して、本実施形態では、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。このようにして本実施形態では、チップ面積の増大が防止される。
【００４２】
半導体装置ＳＤ２について、図９および図１０を用いて詳細に説明する。基板ＳＵＢの表面には、溝が形成されている。溝によって半導体膜ＳＦ１と半導体膜ＳＦ２と半導体膜ＳＦ３とが規定される。半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ３は、基板ＳＵＢの表面の凹凸によって形成されている。このため、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ３は、基板ＳＵＢの表面と同じ材料により形成されている。半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ３は、平面視で並列に配置されている。半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ３は、互いに平行に配置されていてもよい。
【００４３】
平面視で半導体膜ＳＦ１および半導体膜ＳＦ２の間には、第１の実施形態と同様に、溝ＴＲＣ１および溝ＴＲＣ２が形成されている。そして溝ＴＲＣ１には、導電膜ＣＦが埋め込まれている。一方、溝ＴＲＣ２には、絶縁膜ＳＴＩが埋め込まれている。半導体膜ＳＦ３は、絶縁膜ＳＴＩによって半導体膜ＳＦ１および半導体膜ＳＦ２と電気的に絶縁されている。そして半導体膜ＳＦ３には、第１トランジスタＴＲ１および第２トランジスタＴＲ２が形成されている。すなわち、半導体膜ＳＦ３は、素子が形成される領域として機能している。本実施形態では、１つの領域（半導体膜ＳＦ３）が、素子が形成される領域として形成されている。他の例において、このような領域の数は、２以上であってもよい。
【００４４】
第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１と、第１ゲート絶縁膜ＧＩ１と、第１ソース・ドレイン領域ＳＤＲ１と、を備えている。第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２と、第２ゲート絶縁膜ＧＩ２と、第２ソース・ドレイン領域ＳＤＲ２と、を備えている。
【００４５】
第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、基板ＳＵＢの上の形成されている。第１ゲート電極ＧＥ１は、第１配線ＷＲ１の少なくとも一部である。本実施形態では、第１配線ＷＲ１が平面視で半導体膜ＳＦ１および半導体膜ＳＦ２から半導体膜ＳＦ３にかけて形成されている。そして第１配線ＷＲ１は、平面視で半導体膜ＳＦ３と重なる領域において第１ゲート電極ＧＥ１として機能している。同様に、第２ゲート電極ＧＥ２は、第２配線ＷＲ２の少なくとも一部である。本実施形態では、第２配線ＷＲ２が平面視で半導体膜ＳＦ１および半導体膜ＳＦ２から半導体膜ＳＦ３にかけて形成されている。そして第２配線ＷＲ２は、平面視で半導体膜ＳＦ３と重なる領域において第２ゲート電極ＧＥ２として機能している。
【００４６】
本実施形態において、第１配線ＷＲ１（第１ゲート電極ＧＥ１）および第２配線ＷＲ２（第２ゲート電極ＧＥ２）は、導電膜ＣＦと同一材料（例えば、多結晶シリコン）により形成されていてもよい。他の例において、第１配線ＷＲ１（第１ゲート電極ＧＥ１）および第２配線ＷＲ２（第２ゲート電極ＧＥ２）は、導電膜ＣＦと異なる材料（例えば、金属または金属化合物（例えば、金属窒化物、金属炭化物またはシリサイド））により形成されていてもよい。この場合、溝ＴＲＣ１において、第１配線ＷＲ１と導電膜ＣＦとの間に、第１配線ＷＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成される。同様に、溝ＴＲＣ１において、第２配線ＷＲ２と導電膜ＣＦとの間に、第２配線ＷＲ２の構成材料と導電膜ＣＦの構成材料との界面が形成される。
【００４７】
第１配線ＷＲ１および第２配線ＷＲ２の表面には、シリサイド膜ＧＳ１およびシリサイド膜ＧＳ２がそれぞれ形成されている。シリサイド膜ＧＳ１およびシリサイド膜ＧＳ２は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイドにより形成されていてもよい。
【００４８】
第１配線ＷＲ１の側面には、第１サイドウォールＳＷ１が形成されている。同様に、第２配線ＷＲ２の側面には、第２サイドウォールＳＷ２が形成されている。第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、絶縁膜（例えば、酸化膜もしくは窒化膜またはこれらの積層膜）により形成されている。
【００４９】
基板ＳＵＢの表面と第１ゲート電極ＧＥ１との間には、第１ゲート絶縁膜ＧＩ１が形成されている。同様に、基板ＳＵＢの表面と第２ゲート電極ＧＥ２との間には、第２ゲート絶縁膜ＧＩ２が形成されている。本実施形態では、絶縁膜ＩＦが、第１の実施形態と同様、溝ＴＲＣ１の表面に形成されている。そして本実施形態では、第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦを構成する絶縁膜が、同一の工程で形成される（第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦの形成方法の詳細は後述する。）。このため、本実施形態では、第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦは、同一の材料（例えば、シリコン酸化膜）によって形成されている。
【００５０】
平面視で第１ゲート電極ＧＥ１の側方において、基板ＳＵＢの表面には、第１ソース・ドレイン領域ＳＤＲ１が形成されている。第１ソース・ドレイン領域ＳＤＲ１は、平面視で第１ゲート電極ＧＥ１を介して第２トランジスタＴＲ２と対向している。平面視で第２ゲート電極ＧＥ２の側方において、基板ＳＵＢの表面には、第２ソース・ドレイン領域ＳＤＲ２が形成されている。第２ソース・ドレイン領域ＳＤＲ２は、平面視で第２ゲート電極ＧＥ２を介して第１トランジスタＴＲ１と対向している。平面視で第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２との間において、基板ＳＵＢの表面には、ソース・ドレイン領域ＳＤＲが形成されている。すなわち、本実施形態では、第１トランジスタＴＲ１と第２トランジスタＴＲ２とがソース・ドレイン領域ＳＤＲを共有している。他の例において、ソース・ドレイン領域ＳＤＲは、絶縁膜によって、第１トランジスタＴＲ１の側の領域と第２トランジスタＴＲ２の側の領域とに電気的に分離されていてもよい。ソース・ドレイン領域ＳＤＲ、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２には、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。ソース・ドレイン領域ＳＤＲ、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２の表面には、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、シリサイド膜ＧＳ２およびシリサイド膜ＧＳ２と同じ材料により形成されていてもよい。
【００５１】
平面視で、第１ソース・ドレイン領域ＳＤＲ１と第１ゲート電極ＧＥ１との間と、ソース・ドレイン領域ＳＤＲと第１ゲート電極ＧＥ１との間とには、第１エクステンション領域ＥＸ１が形成されている。同様に、第２ソース・ドレイン領域ＳＤＲ２と第２ゲート電極ＧＥ２との間と、ソース・ドレイン領域ＳＤＲと第２ゲート電極ＧＥ２との間とには、第２エクステンション領域ＥＸ２が形成されている。第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２には、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。第１エクステンション領域ＥＸ１の導電型は、ソース・ドレイン領域ＳＤＲの導電型および第１ソース・ドレイン領域ＳＤＲ１の導電型と同一である。第２エクステンション領域ＥＸ２の導電型は、ソース・ドレイン領域ＳＤＲの導電型および第２ソース・ドレイン領域ＳＤＲ２の導電型と同一である。
【００５２】
本実施形態では、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。結果、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とを同電位に接続させる際に、チップ面積の増大が防止される。
【００５３】
次に、本実施形態における半導体装置ＳＤ２の製造方法について、図１１から図１４を用いて詳細に説明する。図１１から図１４は、本実施形態における半導体装置ＳＤ２の製造方法を示す断面図である。図１１は、図９のＸ−Ｘ´における工程断面図である。図１２は、図９のＹ−Ｙ´における工程断面図である。図１３および図１４は、図９のＤ−Ｄ´における工程断面図である。図１１（ａ）および図１１（ｂ）の工程は、図１２（ａ）および図１２（ｂ）の工程とそれぞれ同一である。
【００５４】
第１の実施形態の図３および図４に示される工程と同様にして、溝ＴＲＣ１には絶縁膜ＳＴＩが埋め込まれず、溝ＴＲＣ２には絶縁膜ＳＴＩが埋め込まれる（図１１（ａ）および１２（ａ））。半導体膜ＳＦ１および半導体膜ＳＦ２が形成される工程では、半導体膜ＳＦ３も形成される。この場合、平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝の幅は、当該溝に絶縁膜ＳＴＩが埋まることができる幅である。このため、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれる工程では、平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝にも絶縁膜ＳＴＩが埋め込まれる。このように平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝は、溝ＴＲＣ１および溝ＴＲＣ２と同一の工程で形成される。このため平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝の深さは、溝ＴＲＣ１および溝ＴＲＣ２と略同一にすることができる。図１１（ａ）および図１２（ａ）に示される工程において、半導体膜ＳＦ３の表面は、絶縁膜ＳＴＩから露出している。
【００５５】
次に、基板ＳＵＢの表面が酸化される。これにより、基板ＳＵＢの表面に絶縁膜ＩＦが形成される。この場合、絶縁膜ＩＦは、半導体膜ＳＦ３の表面にも形成される。そしてこの絶縁膜ＩＦが、後の工程において、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２となる。
【００５６】
次に、導電膜ＣＦが基板ＳＵＢの表面に形成される。結果、導電膜ＣＦが溝ＴＲＣ１に埋め込まれる（図１２（ｂ））。これに対して、溝ＴＲＣ２では、導電膜ＣＦが絶縁膜ＳＴＩの上に形成される（図１１（ｂ））。そしてこの場合、導電膜ＣＦは、半導体膜ＳＦ３では、絶縁膜ＩＦの上に形成される。
【００５７】
次に、導電膜ＣＦがパターニングされる。これにより、第１配線ＷＲ１および第２配線ＷＲ２が形成される。同時に、半導体膜ＳＦ３では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２が形成される（図１３（ａ））。次に、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２がマスクとして使用され、不純物（例えば、リン、ヒ素またはホウ素）が半導体膜ＳＦ３にドープされる。これにより、エクステンション領域ＥＸが半導体膜ＳＦ３の表面に自己整合的に形成される（図１３（ａ））。
【００５８】
次に、絶縁膜ＩＦ３が基板ＳＵＢの表面に形成される。絶縁膜ＩＦ３は、第１配線ＷＲ１（第１ゲート電極ＧＥ１）および第２配線ＷＲ２（第２ゲート電極ＧＥ２）を覆う（図１３（ｂ））。次に、絶縁膜ＩＦ３がエッチバックされる。これにより、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２が形成される（図１４（ａ））。
【００５９】
次に、第１ゲート電極ＧＥ１および第１サイドウォールＳＷ１ならびに第２ゲート電極ＧＥ２および第２サイドウォールＳＷ２がマスクとして使用され、不純物（例えば、リン、ヒ素またはホウ素）が半導体膜ＳＦ３にドープされる。これにより、ソース・ドレイン領域ＳＤＲ、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２が半導体膜ＳＦ３の表面に自己整合的に形成される（図１４（ｂ））。
【００６０】
次に、金属膜（不図示）が基板ＳＵＢの表面に形成される。金属膜は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびにソース・ドレイン領域ＳＤＲ、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２を覆う。次に、金属膜が加熱される。これにより、シリサイド膜ＳＣならびにシリサイド膜ＧＳ１およびシリサイド膜ＧＳ２が形成される。このようにして、半導体装置ＳＤ２が形成される。
【００６１】
本実施形態では、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。結果、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とを同電位に接続させる際に、チップ面積の増大が防止される。
【００６２】
本実施形態では、第１トランジスタＴＲ１および第２トランジスタＴＲ２は、半導体膜ＳＦ３に形成されている。他の例において、第１トランジスタＴＲ１および第２トランジスタＴＲ２は半導体膜ＳＦ２に形成されていてもよい。この場合、半導体膜ＳＦ２は、溝ＴＲＣ１および溝ＴＲＣ２の側面を規定するだけでなく、第１トランジスタＴＲ１および第２トランジスタＴＲ２のチャネルとして機能することにもなる。
【００６３】
（第３の実施形態）
第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃは、不揮発メモリに適用させてもよい。第３の実施形態では、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃが不揮発メモリに適用される。本実施形態に係る半導体装置ＳＤ３について図１５から図１９を用いて説明する。図１５は、本実施形態に係る半導体装置ＳＤ３の平面図である。図１６は、図１５の一点鎖線における拡大図である。図１７および図１８は、本実施形態に係る半導体装置ＳＤ３の断面図である。図１７（ａ）は、図１６のＡ−Ａ´における断面図である。図１７（ｂ）は、図１６のＢ−Ｂ´における断面図である。図１７（ｃ）は、図１６のＣ−Ｃ´における断面図である。図１７（ｄ）は、図１６のＤ−Ｄ´における断面図である。図１８（ａ）は、図１６のＥ−Ｅ´における断面図である。図１８（ｂ）は、図１６のＦ−Ｆ´における断面図である。図１８（ｃ）は、図１６のＧ−Ｇ´における断面図である。図１８（ｄ）は、図１６のＨ−Ｈ´における断面図である。図１９は、図１５のＸ−Ｘ´における断面図である。
【００６４】
半導体装置ＳＤ３は、以下の点を除いて、半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃと同様の構成を有している。半導体装置ＳＤ３は、第１ワードゲートＷＧ１（第１ワードゲート線）と、第２ワードゲートＷＧ２（第２ワードゲート線）と、第１制御ゲートＣＧＳ１（第１制御ゲート線）と、第２制御ゲートＣＧＳ２（第２制御ゲート線）と、ソース拡散層ＳＤＬ（第１拡散層）と、第１ドレイン拡散層ＤＤＬ１（第２拡散層）と、第２ドレイン拡散層ＤＤＬ２（第２拡散層）と、を備えている。第１ワードゲートＷＧ１は、基板ＳＵＢの上に形成されている。第２ワードゲートＷＧ２は、基板ＳＵＢの上に形成されている。そして第２ワードゲートＷＧ２は、第１ワードゲートＷＧ１と並列に配置されている。第１制御ゲートＣＧＳ１は、基板ＳＵＢの上に形成されている。そして第１制御ゲートＣＧＳ１は、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において第１ワードゲートＷＧ１の側方に形成されている。第２制御ゲートＣＧＳ２は、基板ＳＵＢの上に形成されている。第２制御ゲートＣＧＳ２は、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において第２ワードゲートＷＧ２の側方に形成されている。そして第２制御ゲートＣＧＳ２は、平面視で第１制御ゲートＣＧＳ１を介して第１ワードゲートＷＧ１と対向している。ソース拡散層ＳＤＬは、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において基板ＳＵＢの表面に形成されている。そしてソース拡散層ＳＤＬは、平面視で第１ワードゲートＷＧ１から第２ワードゲートＷＧ２にかけて形成されている。第１ドレイン拡散層ＤＤＬ１は、基板ＳＵＢの表面に形成されている。そして第１ドレイン拡散層ＤＤＬ１は、平面視で第１ワードゲートＷＧ１を介してソース拡散層ＳＤＬと対向している。第２ドレイン拡散層ＤＤＬ２は、基板ＳＵＢの表面に形成されている。そして第２ドレイン拡散層ＤＤＬ２は、平面視で第２ワードゲートＷＧ２を介してソース拡散層ＳＤＬと対向している。半導体装置ＳＤ３では、第１配線ＷＲ１の少なくとも一部が第１ワードゲートＷＧ１である。同様に、第２配線ＷＲ２の少なくとも一部が第２ワードゲートＷＧ２である。
【００６５】
第１ワードゲートＷＧ１および第２ワードゲートＷＧ２を同電位に接続させることが必要になることがある。この場合、第１ワードゲートＷＧ１に接続されたコンタクトおよび第２ワードゲートＷＧ２に接続されたコンタクトが形成されることがある。これらのコンタクトによって、第１ワードゲートＷＧ１の電位および第２ワードゲートＷＧ２の電位が、基板ＳＵＢの上の層に引き出される。一方、このようなコンタクトは、チップ面積の増大につながることがある。これに対して、本実施形態では、第１ワードゲートＷＧ１と第２ワードゲートＷＧ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。このようにして本実施形態では、チップ面積の増大が防止される。
【００６６】
半導体装置ＳＤ３について、図１５から図１９を用いて詳細に説明する。基板ＳＵＢの表面には、溝が形成されている。溝によって半導体膜ＳＦ１と半導体膜ＳＦ２と半導体膜ＳＦ３と半導体膜ＳＦ４とが規定される。半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、基板ＳＵＢの表面の凹凸によって形成されている。このため、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、基板ＳＵＢの表面と同じ材料により形成されている。半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、平面視で並列に配置されている。半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、互いに平行に配置されていてもよい。
【００６７】
平面視で半導体膜ＳＦ１および半導体膜ＳＦ２の間には、第１の実施形態と同様に、溝ＴＲＣ１および溝ＴＲＣ２が形成されている。そして溝ＴＲＣ１には、導電膜ＣＦが埋め込まれている。一方、溝ＴＲＣ２には、絶縁膜ＳＴＩが埋め込まれている。半導体膜ＳＦ３は、絶縁膜ＳＴＩによって他の領域（例えば、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ４）と電気的に絶縁されている。同様に、半導体膜ＳＦ４は、絶縁膜ＳＴＩによって他の領域（例えば、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ３）と電気的に絶縁されている。
【００６８】
基板ＳＵＢの表面には、複数の半導体膜（例えば、図１５の半導体膜ＳＦ３および半導体膜ＳＦ４）が平面視で並列に配置されている。複数の半導体膜は、互いに平行に配置されていてもよい。各半導体膜の表面は、絶縁膜ＳＴＩによって電気的に絶縁されている。各半導体膜の表面には、複数のメモリセルＭＣ（単位セル）が形成されている。半導体装置ＳＤ３では、一の半導体膜において、複数のメモリセルＭＣが略周期的に配置されている。複数のメモリセルＭＣは、半導体膜の配列方向においても略周期的に配置されていてもよい。他の例において、半導体膜の数は、１であってもよい。
【００６９】
メモリセルＭＣについて詳細に説明する。メモリセルＭＣは、図１５に示されるように、ワードゲートＷＧと、制御ゲートＣＧＳと、制御ゲートＣＧＯと、ソース拡散層ＳＤＬと、ドレイン拡散層ＤＤＬと、ソースコンタクトＳＣＴと、ドレインコンタクトＤＣＴと、を備えている。ワードゲートＷＧは、基板ＳＵＢの上に形成されている。制御ゲートＣＧＳは、基板ＳＵＢの上に形成されている。そして制御ゲートＣＧＳは、平面視でワードゲートＷＧの側方に形成されている。制御ゲートＣＧＯは、基板ＳＵＢの上に形成されている。そして制御ゲートＣＧＯは、平面視でワードゲートＷＧの側方に形成されている。制御ゲートＣＧＯは、平面視でワードゲートＷＧを介して制御ゲートＣＧＳと対向している。基板ＳＵＢの表面には、ソース拡散層ＳＤＬが形成されている。ソース拡散層ＳＤＬは、平面視で制御ゲートＣＧＳを介してワードゲートＷＧと対向している。同様に基板ＳＵＢの表面には、ドレイン拡散層ＤＤＬが形成されている。ドレイン拡散層ＤＤＬは、平面視で制御ゲートＣＧＯを介してワードゲートＷＧと対向している。ソースコンタクトＳＣＴは、ソース拡散層ＳＤＬに接続されている。同様に、ドレインコンタクトＤＣＴは、ドレイン拡散層ＤＤＬに接続されている。
【００７０】
ソースコンタクトＳＣＴは、同じ半導体層（半導体膜ＳＦ３または半導体膜ＳＦ４）で互いに隣り合うメモリセルＭＣの制御ゲートＣＧＳによって平面視で挟まれるように設けられている。そして平面視でソースコンタクトＳＣＴを介して対向している制御ゲートＣＧＳは、同電位に接続されている。同様に、ドレインコンタクトＤＣＴは、同じ半導体層（半導体膜ＳＦ３または半導体膜ＳＦ４）で互いに隣り合うメモリセルＭＣの制御ゲートＣＧＯによって平面視で挟まれるように設けられている。そして平面視でドレインコンタクトＤＣＴを介して対向している制御ゲートＣＧＯは、同電位に接続されている。すべてのソースコンタクトＳＣＴは、同電位に接続されている。これに対してドレインコンタクトＤＣＴは、ビット線ＢＩＴＬおよびビット線ＢＩＴＲに接続されている。ビット線ＢＩＴＬでは、ドレインコンタクトＤＣＴが、図１５に示されるように、１つのメモリセルＭＣ置きに配置されている。同様に、ビット線ＢＩＴＲでは、ドレインコンタクトＤＣＴが、図１５に示されるように、１つのメモリセルＭＣ置きに配置されている。
【００７１】
平面視でソースコンタクトＳＣＴを介して対向しているワードゲートＷＧは、同電位に接続されている。これらのワードゲートＷＧは、本実施形態では、導電膜ＣＦを介して電気的に接続されている。このため、本実施形態では、第１ワードゲートＷＧ１の電位および第２ワードゲートＷＧ２の電位を、基板ＳＵＢの上の層に引き出す必要がない。結果、チップ面積の増大が防止される。
【００７２】
次に、導電膜ＣＦを介してワードゲートＷＧが同電位に接続されているメモリセルＭＣについて詳細に説明する。これらのメモリセルＭＣは、第１ワードゲートＷＧ１と、第２ワードゲートＷＧ２と、第１制御ゲートＣＧＳ１と、第２制御ゲートＣＧＳ２と第１制御ゲートＣＧＯ１と、第２制御ゲートＣＧＯ２と、ソース拡散層ＳＤＬと、第１ドレイン拡散層ＤＤＬ１と、第２ドレイン拡散層ＤＤＬ２と、を備えている。
【００７３】
第１ワードゲートＷＧ１および第２ワードゲートＷＧ２は、基板ＳＵＢの上の形成されている。第１ワードゲートＷＧ１は、第１配線ＷＲ１の少なくとも一部である。本実施形態では、第１配線ＷＲ１が平面視で半導体膜ＳＦ１および半導体膜ＳＦ２から半導体膜ＳＦ３および半導体膜ＳＦ４にかけて形成されている。そして第１配線ＷＲ１は、平面視で半導体膜ＳＦ３および半導体膜ＳＦ４と重なる領域において第１ワードゲートＷＧ１として機能している。同様に、第２ワードゲートＷＧ２は、第２配線ＷＲ２の少なくとも一部である。本実施形態では、第２配線ＷＲ２が平面視で半導体膜ＳＦ１および半導体膜ＳＦ２から半導体膜ＳＦ３および半導体膜ＳＦ４にかけて形成されている。そして第２配線ＷＲ２は、平面視で半導体膜ＳＦ３および半導体膜ＳＦ４と重なる領域において第２ワードゲートＷＧ２として機能している。
【００７４】
本実施形態において、第１配線ＷＲ１（第１ワードゲートＷＧ１）および第２配線ＷＲ２（第２ワードゲートＷＧ２）は、導電膜ＣＦと同一材料（例えば、多結晶シリコン）により形成されていてもよい。他の例において、第１配線ＷＲ１（第１ワードゲートＷＧ１）および第２配線ＷＲ２（第２ワードゲートＷＧ２）は、導電膜ＣＦと異なる材料（例えば、金属または金属化合物（例えば、金属窒化物、金属炭化物またはシリサイド））により形成されていてもよい。この場合、溝ＴＲＣ１において、第１配線ＷＲ１と導電膜ＣＦとの間に、第１配線ＷＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成される。同様に、溝ＴＲＣ１において、第２配線ＷＲ２と導電膜ＣＦとの間に、第２配線ＷＲ２の構成材料と導電膜ＣＦの構成材料との界面が形成される。
【００７５】
基板ＳＵＢの表面と第１ワードゲートＷＧ１との間には、第１ゲート絶縁膜ＧＩ１が形成されている。同様に、基板ＳＵＢの表面と第２ワードゲートＷＧ２との間には、第２ゲート絶縁膜ＧＩ２が形成されている。本実施形態では、絶縁膜ＩＦが、第１の実施形態と同様、溝ＴＲＣ１の表面に形成されている。そして本実施形態では、第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦを構成する絶縁膜が、同一の工程で形成される（第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦの形成方法の詳細は後述する。）。このため、本実施形態では、第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および絶縁膜ＩＦは、同一の材料（例えば、シリコン酸化膜）によって形成されている。
【００７６】
第１制御ゲートＣＧＳ１は、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において第１ワードゲートＷＧ１の側方に形成されている。一方第２制御ゲートＣＧＳ２は、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において第２ワードゲートＷＧ２の側方に形成されている。第１制御ゲートＣＧＳ１は、平面視で第２制御ゲートＣＧＳ２を介して第２ワードゲートＷＧ２と対向している。一方第２制御ゲートＣＧＳ２は、平面視で第１制御ゲートＣＧＳ１を介して第１ワードゲートＷＧ１と対向している。第１制御ゲートＣＧＯ１は、平面視で第１ワードゲートＷＧ１の側方に形成されている。そして第１制御ゲートＣＧＯ１は、平面視で第１ワードゲートＷＧ１を介して第１制御ゲートＣＧＳ１と対向している。一方第２制御ゲートＣＧＯ２は、平面視で第２ワードゲートＷＧ２の側方に形成されている。そして第２制御ゲートＣＧＯ２は、平面視で第２ワードゲートＷＧ２を介して第２制御ゲートＣＧＳ２と対向している。
【００７７】
本実施形態では、第１制御ゲートＣＧＳ１の少なくとも一部が、平面視で導電膜ＣＦと重なっている。同様に、第２制御ゲートＣＧＳ２の少なくとも一部が、平面視で導電膜ＣＦと重なっている。本実施形態では、導電膜ＣＦは、平面視で第１制御ゲートＣＧＯ１と第２制御ゲートＣＧＯ２とによって挟まれる領域の内側に位置している。他の例において、導電膜ＣＦは、第１制御ゲートＣＧＯ１または第２制御ゲートＣＧＯ２と平面視で重なるように形成されてもよい。この場合、第１制御ゲートＣＧＯ１と導電膜ＣＦとの間には、ＯＮＯ膜ＯＮＯ１が形成される。同様に、第２制御ゲートＣＧＯ２と導電膜ＣＦとの間には、ＯＮＯ膜ＯＮＯ２が形成される（ＯＮＯ膜ＯＮＯ１およびＯＮＯ膜ＯＮＯ２の詳細については、後述する。）。これにより、第１制御ゲートＣＧＯ１と導電膜ＣＦとの導通が防止される。同様に、第２制御ゲートＣＧＯ２と導電膜ＣＦとの導通が防止される。
【００７８】
第１制御ゲートＣＧＳ１と第１ワードゲートＷＧ１との間から第１制御ゲートＣＧＳ１と基板ＳＵＢの表面との間にかけて、ＯＮＯ膜ＯＮＯ１が形成されている。同様に、第１制御ゲートＣＧＯ１と第１ワードゲートＷＧ１との間から第１制御ゲートＣＧＯ１と基板ＳＵＢの表面との間にかけて、ＯＮＯ膜ＯＮＯ１が形成されている。一方、第２制御ゲートＣＧＳ２と第２ワードゲートＷＧ２との間から第２制御ゲートＣＧＳ２と基板ＳＵＢの表面との間にかけて、ＯＮＯ膜ＯＮＯ２が形成されている。同様に、第２制御ゲートＣＧＯ２と第２ワードゲートＷＧ２との間から第２制御ゲートＣＧＯ２と基板ＳＵＢの表面との間にかけて、ＯＮＯ膜ＯＮＯ２が形成されている。ＯＮＯ膜ＯＮＯ１およびＯＮＯ膜ＯＮＯ２は、酸化膜、窒化膜および酸化膜がこの順序で積層された膜である。
【００７９】
ＯＮＯ膜ＯＮＯ１は、第１制御ゲートＣＧＳ１と半導体膜ＳＦ１との間と、第１制御ゲートＣＧＳ１と導電膜ＣＦとの間と、第１制御ゲートＣＧＳ１と半導体膜ＳＦ２との間と、に形成されている。これにより、第１制御ゲートＣＧＳ１が、半導体膜ＳＦ１、導電膜ＣＦおよび半導体膜ＳＦ２と導通することが防止される。同様に、ＯＮＯ膜ＯＮＯ１は、第１制御ゲートＣＧＯ１と半導体膜ＳＦ１との間と、第１制御ゲートＣＧＯ１と半導体膜ＳＦ２との間と、に形成されている。これにより、第１制御ゲートＣＧＯ１が、半導体膜ＳＦ１および半導体膜ＳＦ２と導通することが防止される。一方、ＯＮＯ膜ＯＮＯ２は、第２制御ゲートＣＧＳ２と半導体膜ＳＦ１との間と、第２制御ゲートＣＧＳ２と導電膜ＣＦとの間と、第２制御ゲートＣＧＳ２と半導体膜ＳＦ２との間と、に形成されている。これにより、第２制御ゲートＣＧＳ２が、半導体膜ＳＦ１、導電膜ＣＦおよび半導体膜ＳＦ２と導通することが防止される。同様に、ＯＮＯ膜ＯＮＯ２は、第２制御ゲートＣＧＯ２と半導体膜ＳＦ１との間と、第２制御ゲートＣＧＯ２と半導体膜ＳＦ２との間と、に形成されている。これにより、第２制御ゲートＣＧＯ２が、半導体膜ＳＦ１および半導体膜ＳＦ２と導通することが防止される。
【００８０】
ソース拡散層ＳＤＬは、平面視で第１ワードゲートＷＧ１と第２ワードゲートＷＧ２との間において基板ＳＵＢの表面に形成されている。そしてソース拡散層ＳＤＬは、平面視で第１ワードゲートＷＧ１から第２ワードゲートＷＧ２にかけて形成されている。第１ドレイン拡散層ＤＤＬ１は、基板ＳＵＢの表面に形成されている。そして第１ドレイン拡散層ＤＤＬ１は、平面視で第１ワードゲートＷＧ１を介してソース拡散層ＳＤＬと対向している。第２ドレイン拡散層ＤＤＬ２は、基板ＳＵＢの表面に形成されている。そして第２ドレイン拡散層ＤＤＬ２は、平面視で第２ワードゲートＷＧ２を介してソース拡散層ＳＤＬと対向している。ソース拡散層ＳＤＬ、第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２には、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。ソース拡散層ＳＤＬ、第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２の表面には、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイドにより形成されていてもよい。
【００８１】
次に、導電膜ＣＦを介してワードゲートＷＧが同電位に接続されているメモリセルＭＣの動作について、図２０および図２１を用いて説明する。図２０は、半導体装置ＳＤ３の回路図である。図２１は、メモリセルＭＣの電圧印加の条件の一例を示す断面模式図である。ソースコンタクトＳＣＴは、図２０に示されるように、ソース配線ＷＲＳに接続されている。図２１（ａ）から図２１（ｃ）は、図１５のＸ−Ｘ´における断面模式図である。
【００８２】
図２１（ａ）では、メモリセルＭＣでの書き込みがなされている。この場合、ソース拡散層ＳＤＬ、第２制御ゲートＣＧＳ２、第２ワードゲートＷＧ２、第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２には、例えば、ＶＳ＝４．５Ｖ、ＶＣＧ＝７．５Ｖ、ＶＷＧ＝０．８Ｖ、ＶｂｉｔＬ＝１．８ＶおよびＶｂｉｔＲ＝０Ｖがそれぞれ印加される。この場合、ソース拡散層ＳＤＬと第２ドレイン拡散層ＤＤＬ２との間のチャネル領域において、ホットエレクトロンが発生する。ホットエレクトロンは、第２制御ゲートＣＧＳ２の下側においてＯＮＯ膜ＯＮＯ２に注入される。そしてホットエレクトロンは、ＯＮＯ膜ＯＮＯ２の中の窒化膜にトラップされる。結果、メモリトランジスタ（メモリセルＭＣ）の閾値電圧が上昇することになる。
【００８３】
図２１（ｂ）では、メモリセルＭＣでの消去がなされている。この場合、ソース拡散層ＳＤＬ、第２制御ゲートＣＧＳ２、第２ワードゲートＷＧ２、第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２には、例えば、ＶＳ＝５．０Ｖ、ＶＣＧ＝−０．５Ｖ、ＶＷＧ＝−２．５Ｖ、ＶｂｉｔＬ＝０ＶおよびＶｂｉｔＲ＝０Ｖがそれぞれ印加される。この場合、バンド間トンネル現象（ＢＴＢＴ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｎｅｌｉｎｇ）によってソース拡散層ＳＤＬでホールが発生する。ホールは、ソース拡散層ＳＤＬと第２制御ゲートＣＧＳ２との間の電界により加速される。そしてホールは、第２制御ゲートＣＧＳ２の下側において、ＯＮＯ膜ＯＮＯ２の中の窒化膜に注入される。結果、メモリトランジスタ（メモリセルＭＣ）の閾値電圧が低下する。
【００８４】
図２１（ｃ）では、メモリセルＭＣでの読み出しがなされている。この場合、ソース拡散層ＳＤＬ、第２制御ゲートＣＧＳ２、第２ワードゲートＷＧ２、第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２には、例えば、ＶＳ＝０Ｖ、ＶＣＧ＝２．２Ｖ、ＶＷＧ＝２．５Ｖ、ＶｂｉｔＬ＝０ＶおよびＶｂｉｔＲ＝１．２Ｖがそれぞれ印加される。この場合、第２制御ゲートＣＧＳ２の印加電圧が、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の電圧に設定する。これにより、メモリトランジスタが書き込み状態および消去状態のいずれの状態にあるかが判別される。
【００８５】
次に、本実施形態における半導体装置ＳＤ３の製造方法について、図２２から図２４を用いて詳細に説明する。図２２から図２４は、本実施形態における半導体装置ＳＤ３の製造方法を示す断面図である。図２２から図２４は、図１５のＸ−Ｘ´における工程断面図である。
【００８６】
第１の実施形態の図３から図６に示される工程と同様にして、溝ＴＲＣ１には絶縁膜ＳＴＩが埋め込まれず、溝ＴＲＣ２には絶縁膜ＳＴＩが埋め込まれる。半導体膜ＳＦ１および半導体膜ＳＦ２が形成される工程では、半導体膜ＳＦ３および半導体膜ＳＦ４も形成される。本実施形態では、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、この順序で並列に配置される。この場合、平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝の幅は、当該溝に絶縁膜ＳＴＩが埋まることができる幅である。同様に、平面視で半導体膜半導体膜ＳＦ３および半導体膜ＳＦ４の間に形成される溝の幅は、当該溝に絶縁膜ＳＴＩが埋まることができる幅である。このため、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれる工程では、平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝にも絶縁膜ＳＴＩが埋め込まれる。同様に、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれる工程では、平面視で半導体膜ＳＦ３および半導体膜ＳＦ４の間に形成される溝にも絶縁膜ＳＴＩが埋め込まれる。このように平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝および平面視で半導体膜ＳＦ３および半導体膜ＳＦ４の間に形成される溝は、溝ＴＲＣ１および溝ＴＲＣ２と同一の工程で形成される。このため平面視で半導体膜ＳＦ２および半導体膜ＳＦ３の間に形成される溝の深さおよび平面視で半導体膜ＳＦ３および半導体膜ＳＦ４の間に形成される溝の深さは、溝ＴＲＣ１および溝ＴＲＣ２と略同一にすることができる。図５（ａ）および図６（ａ）に示される工程において、半導体膜ＳＦ３の表面および半導体膜ＳＦ４の表面は、絶縁膜ＳＴＩから露出している。このため絶縁膜ＩＦが形成される工程では、絶縁膜ＩＦは、半導体膜ＳＦ３および半導体膜ＳＦ４の表面にも形成される。この絶縁膜ＩＦが、後の工程において、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２となる。
【００８７】
次に、導電膜ＣＦがパターニングされる。これにより、第１配線ＷＲ１および第２配線ＷＲ２が形成される。結果、半導体膜ＳＦ３では、第１ワードゲートＷＧ１および第２ワードゲートＷＧ２ならびに第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２が形成される（図２２（ａ））。
【００８８】
次に、ＯＮＯ膜ＯＮＯが基板ＳＵＢの表面に形成される。ＯＮＯ膜ＯＮＯは、第１ワードゲートＷＧ１および第２ワードゲートＷＧ２を覆う。ＯＮＯ膜ＯＮＯは、半導体膜ＳＦ１の表面、半導体膜ＳＦ２の表面および導電膜ＣＦの表面にも形成される。次に、多結晶シリコン膜ＰＳが基板ＳＵＢの表面に形成される（図２２（ｂ））。多結晶シリコン膜ＰＳは、堆積（例えば、ＣＶＤ）により形成されてもよい。多結晶シリコン膜ＰＳは、ＯＮＯ膜ＯＮＯの表面を覆う。この場合、多結晶シリコン膜ＰＳと半導体膜ＳＦ１との間、多結晶シリコン膜ＰＳと半導体膜ＳＦ２との間、多結晶シリコン膜ＰＳと半導体膜ＳＦ３との間、多結晶シリコン膜ＰＳと半導体膜ＳＦ４との間および多結晶シリコン膜ＰＳと導電膜ＣＦとの間には、ＯＮＯ膜ＯＮＯが形成される。結果、ＯＮＯ膜ＯＮＯが、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３、半導体膜ＳＦ４および導電膜ＣＦと導通することが防止される。
【００８９】
次に、多結晶シリコン膜ＰＳがエッチバックされる。これにより、制御ゲートＣＧＳ（第１制御ゲートＣＧＳ１および第２制御ゲートＣＧＳ２）と、制御ゲートＣＧＯ（第１制御ゲートＣＧＯ１および第２制御ゲートＣＧＯ２）とが形成される（図２３（ａ））。この場合、平面視でワードゲートＷＧを挟む制御ゲートＣＧＳおよび制御ゲートＣＧＯの間（第１制御ゲートＣＧＳ１および制御ゲートＣＧＯの間と第２制御ゲートＣＧＳ２および第２制御ゲートＣＧＯ２の間）において、ＯＮＯ膜ＯＮＯが露出する。
【００９０】
次に、制御ゲートＣＧＳおよび制御ゲートＣＧＯの間（第１制御ゲートＣＧＳ１および制御ゲートＣＧＯの間と第２制御ゲートＣＧＳ２および第２制御ゲートＣＧＯ２の間）において露出されたＯＮＯ膜ＯＮＯの表面が除去される。これにより、ＯＮＯ膜ＯＮＯ１と、ＯＮＯ膜ＯＮＯ２とが形成される（図２３（ｂ））。
【００９１】
次に、ワードゲートＷＧ、制御ゲートＣＧＳおよび制御ゲートＣＧＯがマスクとして使用され、不純物（例えば、リン、ヒ素またはホウ素）が基板ＳＵＢの表面（半導体膜ＳＦ３の表面および半導体膜ＳＦ４の表面）にドープされる。これにより、ソース拡散層ＳＤＬおよびドレイン拡散層ＤＤＬ（第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２）が自己整合的に形成される（図２４（ａ））。
【００９２】
次に、ソース拡散層ＳＤＬの表面およびドレイン拡散層ＤＤＬ（第１ドレイン拡散層ＤＤＬ１および第２ドレイン拡散層ＤＤＬ２）の表面にシリサイド膜ＳＣが形成される（図２４（ｂ））。このようにして、半導体装置ＳＤ３が製造される。
【００９３】
本実施形態では、平面視でソースコンタクトＳＣＴを介して対向しているワードゲートＷＧが、導電膜ＣＦを介して電気的に接続されている。このため、本実施形態では、第１ワードゲートＷＧ１の電位および第２ワードゲートＷＧ２の電位を、基板ＳＵＢの上の層に引き出す必要がない。結果、チップ面積の増大が防止される。
【００９４】
本実施形態では、メモリセルＭＣは、半導体膜ＳＦ３および半導体膜ＳＦ４に形成されている。他の例において、メモリセルＭＣは半導体膜ＳＦ２に形成されていてもよい。この場合、半導体膜ＳＦ２は、溝ＴＲＣ１および溝ＴＲＣ２の側面を規定するだけでなく、メモリトランジスタ（メモリセルＭＣ）のチャネルとして機能することにもなる。
【００９５】
（第４の実施形態）
図２５は、第４の実施形態にかかる半導体装置ＳＤ４の平面透視図である。図２６は、図２５のＡ−Ａ´における断面図である。半導体装置ＳＤ４は、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃと同様の構成を有している。半導体装置ＳＤ４は、層間絶縁膜ＩＤと、コンタクトプラグＣＰと、を備えている。層間絶縁膜ＩＤは、基板ＳＵＢの上に形成されている。コンタクトプラグＣＰは、層間絶縁膜ＩＤを貫通して第１配線ＷＲ１または第２配線ＷＲ２に接続している。そしてコンタクトプラグＣＰは、平面視で導電膜ＣＦの少なくとも一部と重なるように形成されている。
【００９６】
本実施形態では、第１配線ＷＲ１の電位および第２配線ＷＲ２の電位が、コンタクトプラグＣＰを介して層間絶縁膜ＩＤの上に引き上げられることになる。
【００９７】
半導体装置ＳＤ４について、図２５および図２６を用いて詳細に説明する。本実施形態のコンタクトプラグＣＰは、第３の実施形態に係る半導体装置ＳＤ３に適用されている。他の例において、コンタクトプラグＣＰは、第２の実施形態に係る半導体装置ＳＤ２に適用されてもよい。
【００９８】
半導体装置ＳＤ４は、層間絶縁膜ＩＤと、コンタクトプラグＣＰと、を備えている。層間絶縁膜ＩＤは、基板ＳＵＢの上に形成されている。そして層間絶縁膜ＩＤは、ワードゲートＷＧ、制御ゲートＣＧＳおよび制御ゲートＣＧＯを覆っている。層間絶縁膜ＩＤは、典型的には、シリコン酸化膜または低誘電率膜により形成されている。コンタクトプラグＣＰは、層間絶縁膜ＩＤを貫通してワードゲートＷＧに接続している。コンタクトプラグＣＰは、平面視で導電膜ＣＦの少なくとも一部と重なるように形成されている。コンタクトプラグＣＰは、典型的には、多結晶シリコンまたは金属（例えば、銅またはタングステン）により形成されている。
【００９９】
本実施形態において、ワードゲートＷＧ（第２ワードゲートＷＧ２）は、コンタクトプラグＣＰの近傍において、幅広部分ＷＰを含んでいる。コンタクトプラグＣＰは、幅広部分ＷＰに接続されている。第２ワードゲートＷＧ２の幅広部分ＷＰの幅は、第２ワードゲートＷＧ２の他の部分の幅よりも広い。幅広部分ＷＰは、平面視で半導体膜ＳＦ１および半導体膜ＳＦ２の配列方向において、半導体膜ＳＦ１から半導体膜ＳＦ２にかけて形成されている。この場合、幅広部分ＷＰは、半導体膜ＳＦ１および半導体膜ＳＦ２の配列方向において、半導体膜ＳＦ１および半導体膜ＳＦ２の外側の縁部よりも内側に配置されるように形成されてもよい。制御ゲートＣＧＳ（第２制御ゲートＣＧＳ２）および制御ゲートＣＧＯ（第２制御ゲートＣＧＯ２）は、ワードゲートＷＧ（第２ワードゲートＷＧ２）と並列に配置されている。そして第２制御ゲートＣＧＳ２および第２制御ゲートＣＧＯ２は、平面視において、幅広部分ＷＰでは幅広部分ＷＰを迂回するように形成されている。
【０１００】
次に、本実施形態における半導体装置ＳＤ４の製造方法について、図２７を用いて詳細に説明する。図２７は、本実施形態における半導体装置ＳＤ４の製造方法を示す断面図である。図２７は、図２５のＡ−Ａ´における工程断面図である。
【０１０１】
第３の実施形態における半導体装置ＳＤ３の製造方法と同様にして、半導体装置ＳＤ３が製造される。次に、基板ＳＵＢの上に層間絶縁膜ＩＤが形成される。層間絶縁膜ＩＤは、ワードゲートＷＧ、制御ゲートＣＧＳおよび制御ゲートＣＧＯを覆っている（図２７（ａ））。次に、層間絶縁膜ＩＤにコンタクトホールＣＨが形成される。これにより、第２ワードゲートＷＧ２の表面の一部がコンタクトホールＣＨを介して層間絶縁膜ＩＤから露出される（図２７（ｂ））。次に、導電部材（例えば、多結晶シリコンまたは金属）がコンタクトホールＣＨに埋め込まれる。これにより、コンタクトプラグＣＰが形成される。このようにして、半導体装置ＳＤ４が形成される。
【０１０２】
本実施形態では、第１配線ＷＲ１の電位および第２配線ＷＲ２の電位が、コンタクトプラグＣＰを介して層間絶縁膜ＩＤの上に引き上げられることになる。
【０１０３】
（第５の実施形態）
第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃは、不揮発メモリに適用させてもよい。第５の実施形態では、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃが不揮発メモリに適用される。本実施形態に係る半導体装置ＳＤ５ａについて図２８および図２９を用いて説明する。図２８は、本実施形態に係る半導体装置ＳＤ５ａの平面透視図である。図２９（ａ）は、図２８のＡ−Ａ´における断面図である。図２９（ｂ）は、図２８のＢ−Ｂ´における断面図である。図２９（ｃ）は、図２８のＣ−Ｃ´における断面図である。
【０１０４】
半導体装置ＳＤ５ａは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃと同様の構成を有している。半導体装置ＳＤ５ａは、第１消去ゲートＥＧ１（第１消去ゲート線）と、第２消去ゲートＥＧ２（第２消去ゲート線）と、第１浮遊ゲートＦＧＲ１（第１浮遊ゲート線）と、第１制御ゲートＣＧＲ１（第１制御ゲート線）と、第２浮遊ゲートＦＧＬ２（第２浮遊ゲート線）と、第２制御ゲートＣＧＬ２（第２制御ゲート線）と、第１ワードゲートＷＧＲ１（第１ワードゲート線）と、第２ワードゲートＷＧＬ２（第２ワードゲート線）と、第１ソース拡散層ＳＤＬ１（第１拡散層）と、第２ソース拡散層ＳＤＬ２（第２拡散層）と、ドレイン拡散層ＤＤＬ（第３拡散層）と、を備えている。
【０１０５】
第１消去ゲートＥＧ１は、基板ＳＵＢの上に形成されている。第２消去ゲートＥＧ２は、基板ＳＵＢの上に形成されている。そして第２消去ゲートＥＧ２は、平面視で第１消去ゲートＥＧ１と並列して配置されている。
【０１０６】
第１浮遊ゲートＦＧＲ１は、基板ＳＵＢの上に形成されている。そして第１浮遊ゲートＦＧＲ１は、平面視で第１消去ゲートＥＧ１と第２消去ゲートＥＧ２との間において第１消去ゲートＥＧ１の側方に形成されている。第１制御ゲートＣＧＲ１は、第１浮遊ゲートＦＧＲ１の上に形成されている。
【０１０７】
第２浮遊ゲートＦＧＬ２は、基板ＳＵＢの上に形成されている。第２浮遊ゲートＦＧＬ２は、平面視で第１消去ゲートＥＧ１と第２消去ゲートＥＧ２との間において第２消去ゲートＥＧ２の側方に形成されている。そして第２浮遊ゲートＦＧＬ２は、平面視で第１浮遊ゲートＦＧＲ１および第１制御ゲートＣＧＲ１を介して第１消去ゲートＥＧ１と対向している。第２制御ゲートＣＧＬ２は、第２浮遊ゲートＦＧＬ２の上に形成されている。
【０１０８】
第１ワードゲートＷＧＲ１は、基板ＳＵＢの上に形成されている。第１ワードゲートＷＧＲ１は、平面視で第１消去ゲートＥＧ１と第２消去ゲートＥＧ２との間において第１浮遊ゲートＦＧＲ１および第１制御ゲートＣＧＲ１の側方に形成されている。そして第１ワードゲートＷＧＲ１は、平面視で第１浮遊ゲートＦＧＲ１および第１制御ゲートＣＧＲ１を介して第１消去ゲートＥＧ１と対向している。
【０１０９】
第２ワードゲートＷＧＬ２は、基板ＳＵＢの上に形成されている。第２ワードゲートＷＧＬ２は、平面視で第１消去ゲートＥＧ１と第２消去ゲートＥＧ２との間において第２浮遊ゲートＦＧＬ２および第２制御ゲートＣＧＬ２の側方に形成されている。第２ワードゲートＷＧＬ２は、平面視で第２浮遊ゲートＦＧＬ２および第２制御ゲートＣＧＬ２を介して第２消去ゲートＥＧ２と対向している。そして第２ワードゲートＷＧＬ２は、平面視で第１ワードゲートＷＧＲ１を介して第１浮遊ゲートＦＧＲ１および第１制御ゲートＣＧＲ１と対向している。
【０１１０】
第１ソース拡散層ＳＤＬ１は、基板ＳＵＢの表面に形成されている。そして第１ソース拡散層ＳＤＬ１は、第１消去ゲートＥＧ１と平面視で重なるように形成されている。第２ソース拡散層ＳＤＬ２は、基板ＳＵＢの表面に形成されている。そして第２ソース拡散層ＳＤＬ２は、第２消去ゲートＥＧ２と平面視で重なるように形成されている。ドレイン拡散層ＤＤＬは、基板ＳＵＢの表面に形成されている。そしてドレイン拡散層ＤＤＬは、平面視で第１ワードゲートＷＧＲ１と第２ワードゲートＷＧＬ２によって挟まれるように形成されている。
【０１１１】
半導体装置ＳＤ５ａでは、第１配線ＷＲ１の少なくとも一部が第１ワードゲートＷＧＲ１である。同様に、第２配線ＷＲ２の少なくとも一部が第２ワードゲートＷＧＬ２である。
【０１１２】
第１浮遊ゲートＦＧＲ１および第第２浮遊ゲートＦＧＬ２を同電位に接続させることが必要になることがある。この場合、第１浮遊ゲートＦＧＲ１に接続されたコンタクトおよび第２浮遊ゲートＦＧＬ２に接続されたコンタクトが形成されることがある。これらのコンタクトによって、第１浮遊ゲートＦＧＲ１の電位および第２浮遊ゲートＦＧＬ２の電位が、基板ＳＵＢの上の層に引き出される。一方、このようなコンタクトは、チップ面積の増大につながることがある。これに対して、本実施形態では、第１浮遊ゲートＦＧＲ１と第２浮遊ゲートＦＧＬ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。このようにして本実施形態では、チップ面積の増大が防止される。
【０１１３】
半導体装置ＳＤ５ａについて、図２８および図２９を用いて詳細に説明する。基板ＳＵＢの表面には、溝が形成されている。溝によって半導体膜ＳＦ１と半導体膜ＳＦ２と半導体膜ＳＦ５と半導体膜ＳＦ６とが規定される。半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ３および半導体膜ＳＦ４は、基板ＳＵＢの表面の凹凸によって形成されている。このため、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ５および半導体膜ＳＦ６は、基板ＳＵＢの表面と同じ材料により形成されている。半導体膜ＳＦ１および半導体膜ＳＦ２は、平面視で並列に配置されている。半導体膜ＳＦ１および半導体膜ＳＦ２は、互いに平行に配置されていてもよい。半導体膜ＳＦ５および半導体膜ＳＦ６は、平面視で並列に配置されている。半導体膜ＳＦ５および半導体膜ＳＦ６は、互いに平行に配置されていてもよい。半導体膜ＳＦ５および半導体膜ＳＦ６は、平面視で半導体膜ＳＦ１および半導体膜ＳＦ２と交差するように形成されている。半導体膜ＳＦ５および半導体膜ＳＦ６は、平面視で半導体膜ＳＦ１および半導体膜ＳＦ２と略直交に形成されていてもよい。
【０１１４】
平面視で半導体膜ＳＦ１および半導体膜ＳＦ２の間には、第１の実施形態と同様に、溝ＴＲＣ１および溝ＴＲＣ２が形成されている。そして溝ＴＲＣ１には、導電膜ＣＦが埋め込まれている。一方、溝ＴＲＣ２には、絶縁膜ＳＴＩが埋め込まれている。溝ＴＲＣ１は、平面視で半導体膜ＳＦ５および半導体膜ＳＦ６の間に形成されている。そして本実施形態では、平面視で、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、に溝ＴＲＣ２が形成されている。半導体膜ＳＦ５と溝ＴＲＣ１との間の溝の距離および半導体膜ＳＦ６と溝ＴＲＣ１との間の溝の距離の各々は、当該溝に絶縁膜ＳＴＩが埋まることができる距離である。このため、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、では、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれている。
【０１１５】
半導体膜ＳＦ２には、複数のメモリセルＭＣ（単位セル）が形成されている。すなわち、半導体膜ＳＦ２は、素子が形成される領域として機能している。本実施形態では、１つの領域（半導体膜ＳＦ２）が、素子が形成される領域として形成されている。他の例において、このような領域の数は、２以上であってもよい。この場合、複数の半導体膜が平面視で並列に配置される。複数の半導体膜は、平行に配置されていてもよい。各半導体膜には、複数のメモリセルＭＣが形成される。一の半導体膜においてメモリセルＭＣは、略周期的に配置されていてもよい。複数のメモリセルＭＣは、半導体膜の配列方向においても、略周期的に配置されていてもよい。
【０１１６】
メモリセルＭＣについて詳細に説明する。メモリセルＭＣは、消去ゲートＥＧと、浮遊ゲートＦＧと、制御ゲートＣＧと、ワードゲートＷＧと、ソース拡散層ＳＤＬと、ドレイン拡散層ＤＤＬと、ドレインコンタクトＤＣＴと、を含んでいる。本実施形態では、消去ゲートＥＧおよびソース拡散層ＳＤＬは、隣接するメモリセルＭＣによって共有されている。ドレイン拡散層ＤＤＬおよびドレインコンタクトＤＣＴは、ドレイン拡散層ＤＤＬおよびドレインコンタクトＤＣＴを平面視で介して対向するメモリセルＭＣによって共有されている。ドレインコンタクトＤＣＴは、ビット線ＢＩＴ線に接続されている。
【０１１７】
消去ゲートＥＧは、半導体膜ＳＦ（半導体膜ＳＦ５および半導体膜ＳＦ６）の上に形成されている。半導体膜ＳＦの表面には、ソース拡散層ＳＤＬが形成されている。ソース拡散層ＳＤＬには、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。消去ゲートＥＧの下に形成された半導体膜ＳＦは、半導体膜ＳＦ１および半導体膜ＳＦ２以外の領域において、絶縁膜ＳＴＩによって挟まれている。消去ゲートＥＧは、導電部材（例えば、多結晶シリコンまたは金属）により形成されている。消去ゲートＥＧの上部は、消去ゲートＥＧの下部よりも幅広に形成されている。消去ゲートＥＧの側面および底面には、絶縁膜ＤＦ１が形成されている。絶縁膜ＤＦ１は、酸化膜によって形成されていてもよい。
【０１１８】
浮遊ゲートＦＧは、平面視で消去ゲートＥＧの側方に形成されている。浮遊ゲートＦＧは、絶縁膜ＤＦ１によって消去ゲートＥＧと電気的に絶縁されている。本実施形態では、平面視でドレインコンタクトＤＣＴを介して対向する浮遊ゲートＦＧ（第１浮遊ゲートＦＧＲ１および第２浮遊ゲートＦＧＬ２）が、導電膜ＣＦを介して電気的に接続されている。本実施形態において、第１浮遊ゲートＦＧＲ１および第２浮遊ゲートＦＧＬ２は、導電膜ＣＦと同一材料（例えば、多結晶シリコン）により形成されていてもよい。この場合、溝ＴＲＣ１において、第１浮遊ゲートＦＧＲ１と導電膜ＣＦとの間に、第１浮遊ゲートＦＧＲ１の構成材料と導電膜ＣＦの構成材料との界面が形成されない。同様に、溝ＴＲＣ１において、第２浮遊ゲートＦＧＬ２と導電膜ＣＦとの間に、第２浮遊ゲートＦＧＬ２の構成材料と導電膜ＣＦの構成材料との界面が形成されない。
【０１１９】
基板ＳＵＢと浮遊ゲートＦＧとの間には、浮遊ゲート絶縁膜ＦＧＩが形成されている。浮遊ゲート絶縁膜ＦＧＩは、典型的には、酸化膜（例えば、シリコン酸化膜）によって形成されている。本実施形態では、浮遊ゲート絶縁膜ＦＧＩと絶縁膜ＩＦとは、同一の工程で形成される（浮遊ゲート絶縁膜ＦＧＩおよび絶縁膜ＩＦの形成方法の詳細については後述する。）。このため、浮遊ゲート絶縁膜ＦＧＩと絶縁膜ＩＦとは同一の材料により形成されている。
【０１２０】
制御ゲートＣＧは、浮遊ゲートＦＧの上に形成されている。制御ゲートＣＧと浮遊ゲートＦＧとの間には、絶縁膜ＤＦ２が形成されている。絶縁膜ＤＦ２は、酸化膜または窒化膜により形成されていてもよい。制御ゲートＣＧと浮遊ゲートＦＧとは、絶縁膜ＤＦ２によって電気的に絶縁されている。制御ゲートＣＧの側面には、絶縁膜ＤＦ３が形成されている。絶縁膜ＤＦ３は、絶縁膜ＤＦ１を介して消去ゲートＥＧと対向している。同時に絶縁膜ＤＦ３は、制御ゲートＣＧおよびワードゲートＷＧ（ワードゲートＷＧの詳細については後述する。）によって挟まれている。制御ゲートＣＧとワードゲートＷＧとは、絶縁膜ＤＦ３によって電気的に絶縁されている。制御ゲートＣＧおよびワードゲートＷＧによって挟まれている絶縁膜ＤＦ３は、浮遊ゲートＦＧの側面にも形成されている。浮遊ゲートＦＧは、絶縁膜ＤＦ３を介してワードゲートＷＧと対向している。浮遊ゲートＦＧとワードゲートＷＧとは、絶縁膜ＤＦ３によって電気的に絶縁されている。制御ゲートＣＧの上には、絶縁膜ＤＦ４が形成されている。絶縁膜ＤＦ４は、酸化膜によって形成されていてもよい。絶縁膜ＤＦ３は、絶縁膜ＤＦ４の側面にも形成されている。絶縁膜ＤＦ４の表面は、消去ゲートＥＧの表面またはワードゲートＷＧの表面よりも高くてもよい。この場合、絶縁膜ＤＦ４の側面に沿ってサイドウォールＳＷＦが形成されていてもよい。サイドウォールＳＷＦは、絶縁膜（例えば、酸化膜または窒化膜）により形成されている。サイドウォールＳＷＦは、サイドウォールＳＷＩと同じ材料により形成されていてもよい。
【０１２１】
ワードゲートＷＧは、平面視で浮遊ゲートＦＧおよび制御ゲートＣＧを介して消去ゲートＥＧと対向している。ワードゲートＷＧは、導電部材（例えば、多結晶シリコンまたは金属）により形成されている。ワードゲートＷＧは、消去ゲートＥＧと同じ材料により形成されていてもよい。基板ＳＵＢとワードゲートＷＧとの間には、ワードゲート絶縁膜ＷＧＩが形成されている。ワードゲート絶縁膜ＷＧＩは、酸化膜により形成されていてもよい。ワードゲート絶縁膜ＷＧＩの側面には、サイドウォールＳＷＩとサイドウォールＳＷＯとが形成されている。サイドウォールＳＷＩおよびサイドウォールＳＷＯは、絶縁膜により形成されている。サイドウォールＳＷＩは、酸化膜により形成されていてもよい。サイドウォールＳＷＯは、窒化膜により形成されていてもよい。サイドウォールＳＷＩは、基板ＳＵＢの表面およびワードゲートＷＧの側面に沿って形成されている。結果、サイドウォールＳＷＩは、ワードゲートＷＧの延伸方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＯは、サイドウォールＳＷＩを介してワードゲートＷＧと対向している。
【０１２２】
ドレイン拡散層ＤＤＬは、平面視でワードゲートＷＧの側方に形成されている。ドレイン拡散層ＤＤＬは、基板ＳＵＢの表面に形成されている。ドレイン拡散層ＤＤＬには、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。ドレイン拡散層ＤＤＬの表面には、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイドにより形成されていてもよい。ドレイン拡散層ＤＤＬは、半導体膜ＳＦ２においてドレインコンタクトＤＣＴに接続されている。ドレインコンタクトＤＣＴは、メモリセルＭＣを覆う層間絶縁膜（不図示）を貫通してドレインコンタクトＤＣＴに達している。ドレインコンタクトＤＣＴは、導電部材により形成されている。導電部材には、典型的には、多結晶シリコンまたは金属（例えば、銅またはタングステン）が用いられる。
【０１２３】
次に、本実施形態における半導体装置ＳＤ５ａの製造方法について、図３０から図３７を用いて詳細に説明する。図３０から図３７は、本実施形態における半導体装置ＳＤ５ａの製造方法を示す断面図である。図３０から図３７は、図２８のＡ−Ａ´における工程断面図である。
【０１２４】
まず、第１の実施形態の図３（ａ）および図３（ｂ）ならびに図４（ａ）および図４（ｂ）の工程と同様にして、基板ＳＵＢの表面に溝が形成される。これにより、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ５および半導体膜ＳＦ６が形成される。次に、基板ＳＵＢの表面に絶縁膜ＳＴＩが形成される。これにより、第１の実施形態と同様に、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれる一方で、溝ＴＲＣ１には絶縁膜ＳＴＩが埋め込まれない。半導体膜ＳＦ５と溝ＴＲＣ１との間の溝の距離および半導体膜ＳＦ６と溝ＴＲＣ１との間の溝の距離の各々は、当該溝に絶縁膜ＳＴＩが埋まることができる距離である。このため、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、では、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれている。次に、基板ＳＵＢの表面が酸化される。これにより、絶縁膜ＩＦが形成される（図３０（ａ））。絶縁膜ＩＦは、半導体膜ＳＦ２の表面にも形成される。この絶縁膜ＩＦが、後の工程において浮遊ゲート絶縁膜ＦＧＩとなる。
【０１２５】
次に、基板ＳＵＢの表面に導電膜ＣＦが形成される。第１の実施形態と同様に、導電膜ＣＦは、溝ＴＲＣ１に埋め込まれる。（図３０（ｂ））。本実施形態では、溝ＴＲＣ１に埋め込まれた導電膜ＣＦは、絶縁膜ＳＴＩを介して半導体膜ＳＦ５および半導体膜ＳＦ６と対向している。本実施形態では、このようにして、導電膜ＣＦが、半導体膜ＳＦ５および半導体膜ＳＦ６と導通ことが防止されている。
【０１２６】
次に、導電膜ＣＦの上に、絶縁膜ＤＦ２、多結晶シリコン膜ＰＳおよび絶縁膜ＤＦ４がこの順序で積層される（図３１（ａ））。これらの層の形成には、堆積（例えば、ＣＶＤまたはＡＬＤ）またはスパッタリングが用いられてもよい。次いで、絶縁膜ＤＦ２、多結晶シリコン膜ＰＳおよび絶縁膜ＤＦ４がパターニングされる。パターニングによって、絶縁膜ＤＦ２、多結晶シリコン膜ＰＳおよび絶縁膜ＤＦ４がエッチングされる。この場合、導電膜ＣＦがエッチングストッパとして機能する。これにより、第１制御ゲートＣＧＬ１、第１制御ゲートＣＧＲ１、第２制御ゲートＣＧＬ２および第２制御ゲートＣＧＲ２が形成される（図３１（ｂ））。
【０１２７】
次に、レジスト膜ＲＦ１が形成される（図３２（ａ））。レジスト膜ＲＦ１は、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間と、における導電膜ＣＦを覆う。次に、レジスト膜ＲＦ１がマスクとして使用され、導電膜ＣＦの表面がエッチングされる（図３２（ｂ））。
【０１２８】
次に、第１制御ゲートＣＧＬ１、第１制御ゲートＣＧＲ１、第２制御ゲートＣＧＬ２および第２制御ゲートＣＧＲ２の側面に絶縁膜ＤＦ３が形成される。次に、レジスト膜ＲＦ２が基板ＳＵＢの上に形成される。レジスト膜ＲＦ２は、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間と、において開口が形成されるようにパターニングされる（図３３（ａ））。次に、レジスト膜ＲＦ２がマスクとして使用され、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間と、において導電膜ＣＦが除去される。これにより、第１浮遊ゲートＦＧＬ１、第１浮遊ゲートＦＧＲ１、第２浮遊ゲートＦＧＬ２および第１浮遊ゲートＦＧＲ１が形成される（図３３（ｂ））。
【０１２９】
次に、レジスト膜ＲＦ２および絶縁膜ＤＦ３がマスクとして使用され、半導体膜ＳＦ５および半導体膜ＳＦ６に不純物（例えば、リン、ヒ素またはホウ素）がドープされる。これにより、半導体膜ＳＦ５の表面には、第１ソース拡散層ＳＤＬ１が形成される。同様に、半導体膜ＳＦ６の表面には、第２ソース拡散層ＳＤＬ２が形成される（図３４（ａ））。
【０１３０】
次に、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間と、において、絶縁膜ＩＦが除去される。絶縁膜ＩＦの除去によって、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間と、において、絶縁膜ＤＦ３の一部も除去される（図３４（ｂ））。次に、レジスト膜ＲＦ２が除去される。
【０１３１】
次に、基板ＳＵＢの表面に絶縁膜ＤＦ１が形成される。絶縁膜ＤＦ１は、堆積によって形成されてもよい。絶縁膜ＤＦ１は、酸化膜（例えば、シリコン酸化膜）によって形成されていてもよい。絶縁膜ＤＦ１は、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間の溝の底面および側面に形成される。同様に、絶縁膜ＤＦ１は、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間の溝の底面および側面に形成される（図３５（ａ））。
【０１３２】
次に、レジスト膜ＲＦ３が形成される（図３５（ｂ））。レジスト膜ＲＦ３は、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間の溝と、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間の溝と、を埋めるように形成される。レジスト膜ＲＦ３がマスクとして使用され、絶縁膜ＤＦ１の一部が除去される。これにより、絶縁膜ＤＦ１が、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間の溝の底面および側面に残ることになる。同様に、絶縁膜ＤＦ１が、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間の溝の底面および側面に残ることになる。絶縁膜ＤＦ１の除去の際、第１制御ゲートＣＧＬ１と第１制御ゲートＣＧＲ１との間の溝の外側の絶縁膜ＤＦ３の一部が、絶縁膜ＤＦ１とともに除去される。同様に、第２制御ゲートＣＧＬ２と第２制御ゲートＣＧＲ２との間の溝の外側の絶縁膜ＤＦ３の一部が、絶縁膜ＤＦ１とともに除去される。これにより、浮遊ゲート絶縁膜ＦＧＩが形成される（図３５（ｂ））。
【０１３３】
次に、ワードゲート絶縁膜ＷＧＩが基板ＳＵＢの表面に形成される。次に、レジスト膜ＲＦ３が除去される（図３６（ａ））。次に、多結晶シリコン膜が基板ＳＵＢの表面に堆積される。多結晶シリコン膜がパターニングされる。これにより、第１消去ゲートＥＧ１および第２消去ゲートＥＧ２ならびに第１ワードゲートＷＧＬ１、第１ワードゲートＷＧＲ１、第２ワードゲートＷＧＬ２および第２ワードゲートＷＧＲ２が形成される（図３６（ｂ））。このように、第１消去ゲートＥＧ１および第２消去ゲートＥＧ２ならびに第１ワードゲートＷＧＬ１、第１ワードゲートＷＧＲ１、第２ワードゲートＷＧＬ２および第２ワードゲートＷＧＲ２を構成する材料は、本実施形態では、同一の工程で形成される。
【０１３４】
次に、絶縁膜ＳＷＩＦおよび絶縁膜ＳＷＯＦが、基板ＳＵＢの上にこの順序で積層される（図３７（ａ））。次に、絶縁膜ＳＷＩＦおよび絶縁膜ＳＷＯＦがエッチバックされる。これにより、サイドウォールＳＷＩおよびサイドウォールＳＷＯが形成される。同時に、サイドウォールＳＷＦが絶縁膜ＤＦ４の側面に沿って形成される。この場合、第１ワードゲートＷＧＲ１と第２ワードゲートＷＧＬ２との間において、ワードゲート絶縁膜ＷＧＩの一部が除去される（図３７（ｂ））。
【０１３５】
次に、サイドウォールＳＷＩおよびサイドウォールＳＷＯがマスクとして使用され、半導体膜ＳＦ２に不純物（例えば、リン、ヒ素またはホウ素）がドープされる。これにより、ドレイン拡散層ＤＤＬが自己整合的に形成される。次に、ドレイン拡散層ＤＤＬの表面にシリサイド膜ＳＣが形成される。次に、基板ＳＵＢの上に層間絶縁膜（不図示）が形成される。次に、層間絶縁膜に、ドレイン拡散層ＤＤＬに達するコンタクトホール（不図示）が形成される。次に、コンタクトホールに導電部材が埋め込まれる。これにより、ドレインコンタクトＤＣＴが形成される。このようにして、半導体装置ＳＤ５ａが製造される。
【０１３６】
次に、本実施形態の他の例に係る半導体装置ＳＤ５ｂについて、図３８および図３９を用いて説明する。図３８は、本実施形態に係る半導体装置ＳＤ５ｂの平面透視図である。図３９（ａ）は、図３８のＡ−Ａ´における断面図である。図３９（ｂ）は、図３８のＢ−Ｂ´における断面図である。図３９（ｃ）は、図３８のＣ−Ｃ´における断面図である。半導体装置ＳＤ５ｂは、以下の点を除いて、半導体装置ＳＤ５ａと同様の構成を有している。半導体装置ＳＤ５ｂでは、半導体膜ＳＦ５と溝ＴＲＣ１とが平面視で接している。同様に、半導体膜ＳＦ６と溝ＴＲＣ１とが平面視で接している。すなわち、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、には、絶縁膜ＳＴＩが形成されていない。半導体装置ＳＤ５ｂでは、導電膜ＣＦが絶縁膜ＩＦ（浮遊ゲート絶縁膜ＦＧＩ）によって半導体膜ＳＦ５および半導体膜ＳＦ６と電気的に絶縁されている。
【０１３７】
半導体装置ＳＤ５ａでは、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、には、絶縁膜ＳＴＩが形成されている。これに対して、半導体装置ＳＤ５ｂでは、半導体膜ＳＦ５と溝ＴＲＣ１との間と、半導体膜ＳＦ６と溝ＴＲＣ１との間と、には、絶縁膜ＳＴＩが形成されていない。半導体装置ＳＤ５ｂでは、溝ＴＲＣ１の底面から側面にかけて絶縁膜ＩＦが形成されている。そして絶縁膜ＩＦが、導電膜ＣＦと半導体膜ＳＦ５とを電気的に絶縁し、導電膜ＣＦと半導体膜ＳＦ６とを電気的に絶縁している。半導体装置ＳＤ５ｂでは、浮遊ゲート絶縁膜ＦＧＩと絶縁膜ＩＦとは、同一の工程で形成される（浮遊ゲート絶縁膜ＦＧＩおよび絶縁膜ＩＦの形成方法の詳細については後述する。）。このため、浮遊ゲート絶縁膜ＦＧＩと絶縁膜ＩＦとは同一の材料により形成されている。
【０１３８】
半導体装置ＳＤ５ｂでは、絶縁膜ＩＦが、半導体膜ＳＦ５と導電膜ＣＦとの導通が防止し、半導体膜ＳＦ６と導電膜ＣＦとの導通を防止している。このため、半導体装置ＳＤ５ｂは、半導体装置ＳＤ５ａと同様に動作することができる。
【０１３９】
次に、半導体装置ＳＤ５ｂの製造方法について、図４０を用いて詳細に説明する。図４０は、半導体装置ＳＤ５ｂの製造方法を示す断面図である。図４０は、図３８のＡ−Ａ´における工程断面図である。
【０１４０】
まず、第１の実施形態の図３（ａ）および図３（ｂ）ならびに図４（ａ）および図４（ｂ）の工程と同様にして、基板ＳＵＢの表面に溝が形成される。これにより、半導体膜ＳＦ１、半導体膜ＳＦ２、半導体膜ＳＦ５および半導体膜ＳＦ６が形成される。次に、基板ＳＵＢの表面に絶縁膜ＳＴＩが形成される。これにより、第１の実施形態と同様に、溝ＴＲＣ２に絶縁膜ＳＴＩが埋め込まれる一方で、溝ＴＲＣ１には絶縁膜ＳＴＩが埋め込まれない。次に、基板ＳＵＢの表面が酸化される。これにより、絶縁膜ＩＦが形成される（図４０（ａ））。絶縁膜ＩＦの一部は、溝ＴＲＣ１の底面から側面にかけて形成される。絶縁膜ＩＦは、半導体膜ＳＦ２の表面にも形成される。この絶縁膜ＩＦが、後の工程において浮遊ゲート絶縁膜ＦＧＩとなる。
【０１４１】
次に、基板ＳＵＢの表面に導電膜ＣＦが形成される。第１の実施形態と同様に、導電膜ＣＦは、溝ＴＲＣ１に埋め込まれる。（図４０（ｂ））。この場合、溝ＴＲＣ１に埋め込まれた導電膜ＣＦは、絶縁膜ＩＦを介して半導体膜ＳＦ５および半導体膜ＳＦ６と対向している。このようにして導電膜ＣＦが、半導体膜ＳＦ５および半導体膜ＳＦ６と導通ことが防止されている。
【０１４２】
次に、半導体装置ＳＤ５ａと同様に、図３１から図３７までに示される工程が実行される。これにより、半導体装置ＳＤ５ｂが製造される。
【０１４３】
本実施形態では、第１浮遊ゲートＦＧＲ１と第２浮遊ゲートＦＧＬ２とが導電膜ＣＦによって電気的に接続されている。そして導電膜ＣＦは溝ＴＲＣ１に埋め込まれている。このようにして本実施形態では、チップ面積の増大が防止される。
【０１４４】
（第６の実施形態）
第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃは、溝ゲートトランジスタに適用させてもよい。第６の実施形態では、第１の実施形態に係る半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃが溝ゲートトランジスタに適用される。本実施形態に係る半導体装置ＳＤ６ａについて図４１から図４３を用いて説明する。図４１は、本実施形態に係る半導体装置ＳＤ６ａの平面透視図である。図４２および図４３は、本実施形態に係る半導体装置ＳＤ６ａの断面図である。図４２（ａ）は、図４１のＡ−Ａ´における断面図である。図４２（ｂ）は、図４１のＢ−Ｂ´における断面図である。図４３（ａ）は、図４１のＣ−Ｃ´における断面図である。図４３（ｂ）は、図４１のＤ−Ｄ´における断面図である。
【０１４５】
半導体装置ＳＤ６ａは、以下の点を除いて、半導体装置ＳＤ１ａ、半導体装置ＳＤ１ｂおよび半導体装置ＳＤ１ｃと同様の構成を有している。半導体装置ＳＤ６ａは、第１ゲート電極ＧＥ１と、半導体膜ＳＦ２（半導体層）と、第２ゲート電極ＧＥ２と、ソース・ドレイン領域ＳＤＲ（拡散領域）と、を備えている。第１ゲート電極ＧＥ１は、導電膜ＣＦである。半導体膜ＳＦ２は、平面視で溝ＴＲＣ１および溝ＴＲＣ２の側方に形成されている。第２ゲート電極ＧＥ２は、溝ＴＲＣ１´に埋め込まれている。溝ＴＲＣ１´は、平面視で半導体膜ＳＦ２を介して溝ＴＲＣ１および溝ＴＲＣ２と対向している。ソース・ドレイン領域ＳＤＲは、半導体膜ＳＦ２の表面に形成されている。そしてソース・ドレイン領域ＳＤＲは、溝ＴＲＣ１および溝ＴＲＣ２の延伸方向において第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を挟むように形成されている。
【０１４６】
半導体装置ＳＤ６ａについて、図４１から図４３を用いて詳細に説明する。基板ＳＵＢには、複数のトランジスタＴＲが形成されている。複数のトランジスタＴＲは、平面視で並列に配置されている。半導体装置ＳＤ６ａでは、各トランジスタＴＲのチャネルは、半導体膜ＳＦ２に形成される。半導体膜ＳＦ２は、半導体膜ＳＦ１および半導体膜ＳＦ７によって平面視で挟み込まれている。半導体装置ＳＤ６ａでは、半導体膜ＳＦ１および半導体膜ＳＦ７には、トランジスタのチャネルは形成されない。すなわち、半導体膜ＳＦ１および半導体膜ＳＦ７は、ダミーとして機能している。半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ７は、基板ＳＵＢの表面の凹凸によって形成されている。このため、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ７は、同一の材料により形成されている。基板ＳＵＢの表面には、溝ＴＲＣ２および溝ＴＲＣ２´が形成されている。溝ＴＲＣ２および溝ＴＲＣ２´は、平面視で半導体膜ＳＦ２を介して対向している。溝ＴＲＣ２および溝ＴＲＣ２´には、絶縁膜ＳＴＩが埋め込まれている。この絶縁膜ＳＴＩは、半導体膜ＳＦ１の表面、半導体膜ＳＦ２の表面および半導体膜ＳＦ７の表面を平面視で分離するように形成されている。
【０１４７】
トランジスタＴＲ（単位トランジスタ）について詳細に説明する。トランジスタＴＲは、溝ゲートトランジスタである。トランジスタＴＲは、ゲート電極ＧＥと、ゲート絶縁膜ＧＩと、ソース・ドレイン領域ＳＤＲと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、を含んでいる。半導体装置ＳＤ６ａでは、各トランジスタＴＲの溝ゲートの数は、２個である。他の例においては、各トランジスタＴＲの溝ゲートの数は、３個以上であってもよい。
【０１４８】
ゲート電極ＧＥは、第１ゲート電極ＧＥ１と、第２ゲート電極ＧＥ２と、を含んでいる。第１ゲート電極ＧＥ１は、溝ＴＲＣ１に埋め込まれている。第２ゲート電極ＧＥ２は溝ＴＲＣ１´に埋め込まれている。第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、平面視で半導体膜ＳＦ２を介して対向している。第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、半導体膜ＳＦ２の表面の上において接続している。このため、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、同電位に接続されている。ゲート電極ＧＥは、平面視で溝ＴＲＣ１から溝ＴＲＣ１´にかけて形成されている。これにより、ゲート電極ＧＥは、平面視で溝ＴＲＣ１および溝ＴＲＣ１´の間において半導体膜ＳＦ２の表面と重なっている。このような構造においては、半導体膜ＳＦ２の内部のチャネルは、溝ＴＲＣ１および溝ＴＲＣ１´の側面の近傍だけでなく、半導体膜ＳＦ２の表面の近傍にも形成される。このため、ゲート電極ＧＥは、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１と略同一の長さを有していてもよい。この場合、半導体膜ＳＦ２の表面の近傍に形成されるチャネルの長さが、溝ＴＲＣ１および溝ＴＲＣ１´の側面の近傍に形成されるチャネルの長さと略等しくなる。
【０１４９】
溝ＴＲＣ２の幅Ｗ２は、第１の実施形態と同様に、溝ＴＲＣ１の幅Ｗ１よりも広い（Ｗ２＞Ｗ１）。同様に、溝ＴＲＣ２´の幅は、溝ＴＲＣ１´の幅よりも広い。本実施形態では、溝ＴＲＣ１の幅Ｗ１および溝ＴＲＣ１´の幅は略同一であってもよい。同様に、溝ＴＲＣ２の幅Ｗ２および溝ＴＲＣ２´の幅は略同一であってもよい。溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ２に絶縁膜ＳＴＩが埋まることができる幅である。溝ＴＲＣ２´の幅は幅Ｗ２と同様の条件を満たしている。一方溝ＴＲＣ１の幅Ｗ１は、溝ＴＲＣ１に絶縁膜ＳＴＩが埋まることができない幅である。溝ＴＲＣ１´の幅は幅Ｗ１と同様の条件を満たしている。このため、溝ＴＲＣ１および溝ＴＲＣ１´には導電膜ＣＦ（第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）が埋め込まれている。これに対して、溝ＴＲＣ２および溝ＴＲＣ２´には、絶縁膜ＳＴＩが埋め込まれている。溝ＴＲＣ２の深さＤ２および溝ＴＲＣ１の深さＤ１は、第１の実施形態と同様に、略同一である。溝ＴＲＣ２´の深さは、深さＤ２と略同一である。同様に、溝ＴＲＣ１´の深さは、深さＤ１と略同一である。半導体膜ＳＦ２に対して半導体膜ＳＦ１および半導体膜ＳＦ７の外側に形成されている溝の深さも、深さＤ１および深さＤ２と略同一である。
【０１５０】
基板ＳＵＢの表面の上において、ゲート電極ＧＥの側面には、サイドウォールＳＷが形成されていてもよい。サイドウォールＳＷは絶縁膜（例えば、酸化膜または窒化膜）により形成されている。サイドウォールＳＷは、平面視でサイドウォールＳＷを囲うように形成されている。ゲート電極ＧＥの表面には、シリサイド膜ＧＳが形成されている。シリサイド膜ＧＳは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイドにより形成されていてもよい。
【０１５１】
ゲート絶縁膜ＧＩは、溝ＴＲＣ１の表面、溝ＴＲＣ１´の表面、半導体膜ＳＦ１の表面、半導体膜ＳＦ２の表面および半導体膜ＳＦ７の表面に形成されている。ゲート絶縁膜ＧＩは、基板ＳＵＢの表面の酸化膜であってもよい。ゲート絶縁膜ＧＩは、第１の実施形態の絶縁膜ＩＦと同様、ゲート電極ＧＥ（導電膜ＣＦ）および基板ＳＵＢの表面の間に形成される。これにより、ゲート電極ＧＥと基板ＳＵＢとの導通が防止される。
【０１５２】
ソース・ドレイン領域ＳＤＲは、半導体膜ＳＦ２の表面に形成されている。そしてソース・ドレイン領域ＳＤＲは、溝ＴＲＣ１および溝ＴＲＣ２の延伸方向において第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を挟むように形成されている。ソース・ドレイン領域ＳＤＲには、不純物（例えば、リン、ヒ素またはホウ素）がドープされている。ソース・ドレイン領域ＳＤＲの表面には、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、シリサイド膜ＧＳと同じ材料により形成されていてもよい。半導体装置ＳＤ６ａでは、隣接するトランジスタＴＲが、ソース・ドレイン領域ＳＤＲを共有している。すなわち、一のソース・ドレイン領域ＳＤＲが、一のトランジスタＴＲのソースまたはドレインとして機能するとともに、一のトランジスタＴＲに隣接する他のトランジスタＴＲのソースまたはドレインとして機能する。
【０１５３】
コンタクトプラグＣＰ１は、層間絶縁膜ＩＤを貫通してゲート電極ＧＥに達している。層間絶縁膜ＩＤは、ゲート電極ＧＥを覆うように形成されている。層間絶縁膜ＩＤは、典型的には、シリコン酸化膜または低誘電率膜により形成されている。コンタクトプラグＣＰ１は、典型的には、多結晶シリコンまたは金属（例えば、銅またはタングステン）により形成されている。
【０１５４】
コンタクトプラグＣＰ２は、層間絶縁膜ＩＤを貫通してソース・ドレイン領域ＳＤＲに達している。コンタクトプラグＣＰ２は、典型的には、多結晶シリコンまたは金属（例えば、銅またはタングステン）により形成されている。コンタクトプラグＣＰ２は、コンタクトプラグＣＰ１と同一の材料により形成されていてもよい。半導体装置ＳＤ６ａでは、隣接するトランジスタＴＲが、コンタクトプラグＣＰ２を共有している。すなわち、一のコンタクトプラグＣＰ２が、一のトランジスタＴＲのコンタクトプラグとして機能するとともに、一のトランジスタＴＲに隣接する他のトランジスタＴＲのコンタクトプラグとして機能する。
【０１５５】
次に、半導体装置ＳＤ６ａの製造方法について、図４４から図４８を用いて詳細に説明する。図４４から図４８は、半導体装置ＳＤ６ａの製造方法を示す断面図である。図４４（ａ）、図４５（ａ）、図４６（ａ）、図４７（ａ）および図４８（ａ）は、図４１のＡ−Ａ´における工程断面図である。図４４（ｂ）、図４５（ｂ）、図４６（ｂ）、図４７（ｂ）および図４８（ｂ）は、図４１のＢ−Ｂ´における工程断面図である。図４４（ａ）、図４５（ａ）、図４６（ａ）、図４７（ａ）および図４８（ａ）の工程は、図４４（ｂ）、図４５（ｂ）、図４６（ｂ）、図４７（ｂ）および図４８（ｂ）の工程とそれぞれ同一である。
【０１５６】
第１の実施形態における図３（ａ）および図３（ｂ）ならびに図４（ａ）および図４（ｂ）に示される工程と同様にして、基板ＳＵＢに溝ＴＲＣ１および溝ＴＲＣ１´ならびに溝ＴＲＣ２および溝ＴＲＣ２´が形成される（図４４（ａ）および図４４（ｂ））。なお、図４４（ａ）および図４４（ｂ）では、図の簡略化のため、第１の実施形態の絶縁膜ＩＦ１、絶縁膜ＩＦ２およびレジスト膜ＲＦ１は示されていない。溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ１の幅Ｗ１よりも広い（Ｗ２＞Ｗ１）。同様に、溝ＴＲＣ２´の幅は、溝ＴＲＣ１´の幅よりも広い。溝ＴＲＣ２の幅Ｗ２は、溝ＴＲＣ２に絶縁膜ＳＴＩが埋まることができる幅である。溝ＴＲＣ２´の幅は幅Ｗ２と同様の条件を満たしている。一方溝ＴＲＣ１の幅Ｗ１は、溝ＴＲＣ１に絶縁膜ＳＴＩが埋まることができない幅である。溝ＴＲＣ１´の幅は幅Ｗ１と同様の条件を満たしている。基板ＳＵＢの表面に形成される溝は同一の工程で形成されている。このため溝ＴＲＣ２の深さＤ２および溝ＴＲＣ１の深さＤ１は、略同とすることができる。溝ＴＲＣ２´の深さは、深さＤ２と略同一とすることができる。同様に、溝ＴＲＣ１´の深さは、深さＤ１と略同一とすることができる。半導体膜ＳＦ２に対して半導体膜ＳＦ１および半導体膜ＳＦ７の外側に形成されている溝の深さも、深さＤ１および深さＤ２と略同一とすることができる。溝ＴＲＣ１および溝ＴＲＣ２ならびに溝ＴＲＣ１´および溝ＴＲＣ２´によって、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ７が規定される。
【０１５７】
次に、基板ＳＵＢの表面に絶縁膜ＳＴＩが形成される。絶縁膜ＳＴＩには、シリコン酸化膜が用いられてもよい。第１の実施形態と同様にして、絶縁膜ＳＴＩは、溝ＴＲＣ２および溝ＴＲＣ２´に埋め込まれるが、溝ＴＲＣ１および溝ＴＲＣ１´には埋め込まれない（図４５（ａ）および図４５（ｂ））。この工程では、絶縁膜ＳＴＩは、半導体膜ＳＦ２に対して半導体膜ＳＦ１および半導体膜ＳＦ７の外側に形成されている溝にも埋め込まれる。これにより、半導体膜ＳＦ１および半導体膜ＳＦ７が基板ＳＵＢの表面の他の領域から電気的に絶縁される。
【０１５８】
次に、基板ＳＵＢの表面に絶縁膜ＩＦが形成される。絶縁膜ＩＦは、基板ＳＵＢの表面の酸化によって形成されてもよい。絶縁膜ＩＦが、後の工程において、ゲート絶縁膜ＧＩとなる。次に、基板ＳＵＢの表面に導電膜ＣＦが形成される。導電膜ＣＦには、多結晶シリコン膜が用いられてもよい。導電膜ＣＦは、第１の実施形態と同様にして、溝ＴＲＣ１および溝ＴＲＣ１´に埋め込まれる（図４６（ａ）および（ｂ））。そして導電膜ＣＦが、後の工程において、ゲート電極ＧＥとなる。
【０１５９】
次に、導電膜ＣＦおよび絶縁膜ＩＦがパターニングされる。これにより、ゲート電極ＧＥおよびゲート絶縁膜ＧＩが形成される（図４７（ａ）および（ｂ））。次に、絶縁膜（不図示）が基板ＳＵＢの表面に形成される。当該絶縁膜は、ゲート電極ＧＥを覆う。この絶縁膜のエッチバックによって、サイドウォールＳＷが形成される（図４８（ａ））。次にゲート電極ＧＥおよびサイドウォールＳＷがマスクとして使用され、半導体膜ＳＦ２に不純物（例えば、リン、ヒ素またはホウ素）がドープされる。これにより、半導体膜ＳＦ２の表面にソース・ドレイン領域ＳＤＲが形成される（図４８（ｂ））。
【０１６０】
次に、金属膜（不図示）が基板ＳＵＢの表面に形成される。金属膜は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤＲを覆う。次に、金属膜が加熱される。これにより、シリサイド膜ＳＣおよびシリサイド膜ＧＳが形成される。次に、基板ＳＵＢの表面に層間絶縁膜ＩＤが形成される。次に、層間絶縁膜ＩＤにコンタクトプラグＣＰ１およびコンタクトプラグＣＰ２が形成される。このようにして、半導体装置ＳＤ６ａが形成される。
【０１６１】
本実施形態では、溝ゲートのための溝と、素子分離絶縁膜のための溝と、が同一の工程で形成されている。これにより、本実施形態では、溝ゲートのための溝と、素子分離絶縁膜のための溝と、が異なる工程で形成される場合と比較して、工程の数が少ない。
【０１６２】
次に、本実施形態の他の例に係る半導体装置ＳＤ６ｂについて、図４９から図５１を用いて説明する。図４９は、本実施形態の他の例に係る半導体装置ＳＤ６ｂの平面透視図である。図５０および図５１は、半導体装置ＳＤ６ｂの断面図である。図５０（ａ）は、図４９のＡ−Ａ´における断面図である。図５０（ｂ）は、図４９のＢ−Ｂ´における断面図である。図５１（ａ）は、図４９のＣ−Ｃ´における断面図である。図５１（ｂ）は、図４９のＤ−Ｄ´における断面図である。半導体装置ＳＤ６ｂは、以下の点を除いて、半導体装置ＳＤ６ａと同様の構成を有している。半導体装置ＳＤ１ｂでは、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が平面視で分離している。そして第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、配線ＷＲを介して電気的に接続されている。半導体膜ＳＦ２の表面には、絶縁膜ＳＢが形成されている。絶縁膜ＳＢは、平面視でソース・ドレイン領域ＳＤＲによって挟まれている。
【０１６３】
半導体装置ＳＤ６ｂについて、図４９から図５１を用いて詳細に説明する。半導体装置ＳＤ６ｂでは、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が平面視で分離している。そして第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、配線ＷＲを介して電気的に接続されている。配線ＷＲは、層間絶縁膜ＩＤの上に形成されている。配線ＷＲは、コンタクトプラグＣＰ１と接続している。第１ゲート電極ＧＥ１の上のコンタクトプラグＣＰ１は、層間絶縁膜ＩＤを貫通して第１ゲート電極ＧＥ１に達している。一方、第２ゲート電極ＧＥ２の上のコンタクトプラグＣＰ１は、層間絶縁膜ＩＤを貫通して第２ゲート電極ＧＥ２に達している。第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、コンタクトプラグＣＰ１および配線ＷＲを介して同電位に接続されている。
【０１６４】
半導体膜ＳＦ２の表面には絶縁膜ＳＢが形成されている。絶縁膜ＳＢは、平面視でソース・ドレイン領域ＳＤＲによって挟まれている。絶縁膜ＳＢはシリサイドブロック膜として機能する。半導体装置ＳＤ６ｂでは、半導体膜ＳＦ２の表面が第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２に覆われていない。このため、半導体膜ＳＦ２の表面に絶縁膜ＳＢが形成されていないと、シリサイド膜ＳＣおよびシリサイド膜ＧＳの形成の工程において、半導体膜ＳＦ２の表面にもシリサイド膜が形成される。半導体膜ＳＦ２の表面にシリサイド膜が形成されると、当該シリサイド膜を介して、ソースおよびドレインが導通してしまう。絶縁膜ＳＢは、ソースおよびドレインの導通を防止するために設けられている。
【０１６５】
半導体膜ＳＦ２の表面に第１ゲート電極ＧＥ１が形成されていない場合、溝ＴＲＣ１の上の第１ゲート電極ＧＥ１は、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１と異なる長さを有することができる。同様に、溝ＴＲＣ１´の上の第２ゲート電極ＧＥ２は、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１´と異なる長さを有することができる。仮に溝ＴＲＣ１の上の第１ゲート電極ＧＥ１が、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１と異なる長さを有し、かつ、半導体膜ＳＦ２の表面と平面視で重なると、半導体膜ＳＦ２に形成されるチャネルの長さが、溝ＴＲＣ１の側面の近傍と半導体膜ＳＦ２の表面の近傍との間で異なることになる。同様に、仮に溝ＴＲＣ１´の上の第２ゲート電極ＧＥ２が、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１´と異なる長さを有し、かつ、半導体膜ＳＦ２の表面と平面視で重なると、半導体膜ＳＦ２に形成されるチャネルの長さが、溝ＴＲＣ１´の側面の近傍と半導体膜ＳＦ２の表面の近傍との間で異なることになる。本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が平面視で分離している。そして第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、半導体膜ＳＦ２の表面に形成されていない。このため、半導体膜ＳＦ２の表面の近傍では、チャネルが形成されない。このような構造においては、半導体膜ＳＦ２に形成されるチャネルの長さは、半導体膜ＳＦ２の延伸方向における溝ＴＲＣ１および溝ＴＲＣ１´の長さによって規定されることができる。
【０１６６】
本実施形態では、溝ＴＲＣ１の上の第１ゲート電極ＧＥ１は、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１よりも長い。同様に、溝ＴＲＣ１´の上の第２ゲート電極ＧＥ２は、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１´よりも長い。この場合、第１ゲート電極ＧＥ１の下部（溝ＴＲＣ１に埋め込まれている部分）と第１ゲート電極ＧＥ１の上部（溝ＴＲＣ１の上の部分）との間で良好な電気的接続が確保される。同様に、第２ゲート電極ＧＥ２の下部（溝ＴＲＣ１´に埋め込まれている部分）と第２ゲート電極ＧＥ２の上部（溝ＴＲＣ１´の上の部分）との間で良好な電気的接続が確保される。すなわち、溝ＴＲＣ１の上の第１ゲート電極ＧＥ１が、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１よりも長い場合、第１ゲート電極ＧＥ１の上部が設計の位置からずれても、第１ゲート電極ＧＥ１の上部は、第１ゲート電極ＧＥ１の下部と充分な接触面積を保つことができる。同様に、溝ＴＲＣ１´の上の第２ゲート電極ＧＥ２が、半導体膜ＳＦ２の延伸方向において、溝ＴＲＣ１´よりも長い場合、第２ゲート電極ＧＥ２の上部が設計の位置からずれても、第２ゲート電極ＧＥ２の上部は、第２ゲート電極ＧＥ２の下部と充分な接触面積を保つことができる。
【０１６７】
次に、半導体装置ＳＤ６ｂの製造方法について、図５２および図５３を用いて詳細に説明する。図５２および図５３は、半導体装置ＳＤ６ｂの製造方法を示す断面図である。図５２（ａ）および図５３（ａ）は、図４９のＡ−Ａ´における工程断面図である。図５２（ｂ）および図５３（ｂ）は、図４９のＢ−Ｂ´における工程断面図である。図５２（ａ）および図５３（ａ）の工程は、図５２（ｂ）および図５３（ｂ）の工程とそれぞれ同一である。
【０１６８】
半導体装置ＳＤ６ａの製造方法と同様に、図４４から図４６に示される工程が実行される。これにより、溝ＴＲＣ１および溝ＴＲＣ１´には、導電膜ＣＦが埋め込まれる。一方、溝ＴＲＣ２および溝ＴＲＣ２´には、絶縁膜ＳＴＩが埋め込まれる。次いで、導電膜ＣＦおよび絶縁膜ＩＦがパターニングされる。これにより、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が形成される。同時にゲート絶縁膜ＧＩが形成される（図５２（ａ）および図５２（ｂ））。
【０１６９】
次に、半導体膜ＳＦ２の表面に絶縁膜ＳＢが形成される。次に、半導体装置ＳＤ６ａと同様にして、第１ゲート電極ＧＥ１の側面および第２ゲート電極ＧＥ２の側面にサイドウォールＳＷが形成される（図５３（ａ））。なお、絶縁膜ＳＢとサイドウォールＳＷは、同時に形成してもよい。この場合、絶縁膜を全面に形成し、絶縁膜ＳＢが形成される領域のみを、パターニングによって例えばレジスト膜が覆うようにする。このようにして、サイドウォールＳＷをこの絶縁膜のエッチバックにより形成すると、このレジスト膜の領域には、絶縁膜ＳＢが形成されることになる。
【０１７０】
次いで、絶縁膜ＳＢがマスクとして使用され、半導体膜ＳＦに不純物（例えば、リン、ヒ素またはホウ素）がドープされる。これにより、ソース・ドレイン領域ＳＤＲが形成される（図５３（ｂ））。この場合、絶縁膜ＳＢの下の半導体膜ＳＦ２には、不純物はドープされない。
【０１７１】
次に、金属膜（不図示）が基板ＳＵＢの表面に形成される。金属膜は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤＲを覆う。この場合、金属膜は、絶縁膜ＳＢの下の半導体膜ＳＦ２の表面には接触することができない。次に、金属膜が加熱される。これにより、シリサイド膜ＳＣおよびシリサイド膜ＧＳが形成される。この場合、絶縁膜ＳＢの下の半導体膜ＳＦ２には、シリサイド膜は形成されない。これは、絶縁膜ＳＢがシリサイドブロック膜として機能しているためである。次に、基板ＳＵＢの表面に層間絶縁膜ＩＤが形成される。次に、層間絶縁膜ＩＤにコンタクトプラグＣＰ１およびコンタクトプラグＣＰ２が形成される。このようにして、半導体装置ＳＤ６ｂが形成される。
【０１７２】
半導体装置ＳＤ６ｂの製造方法では、溝ゲートのための溝と、素子分離絶縁膜のための溝と、が、半導体装置ＳＤ６ａの製造方法と同様、同一の工程で形成されている。これにより、半導体装置ＳＤ６ｂの製造方法では、溝ゲートのための溝と、素子分離絶縁膜のための溝と、が異なる工程で形成される場合と比較して、工程の数が少ない。
【０１７３】
次に、本実施形態の他の例に係る半導体装置ＳＤ６ｃについて、図５４を用いて説明する。図５４は、本実施形態の他の例に係る半導体装置ＳＤ６ｃの平面透視図である。半導体装置ＳＤ６ｃは、半導体膜ＳＦ２だけでなく、半導体膜ＳＦ１および半導体膜ＳＦ７にもチャネルが形成される点を除いて、半導体装置ＳＤ６ａと同様の構成を有している。
【０１７４】
半導体装置ＳＤ６ｃについて、図５４を用いて詳細に説明する。半導体装置ＳＤ６ａでは、半導体膜ＳＦ１および半導体膜ＳＦ７には、チャネルは形成されない。すなわち、半導体装置ＳＤ６ａでは、半導体膜ＳＦ１および半導体膜ＳＦ７は、ダミーとして機能している。これに対して、半導体装置ＳＤ６ｃでは、半導体膜ＳＦ１および半導体膜ＳＦ７にもチャネルが形成される。すなわち、半導体装置ＳＤ６ｃでは、半導体膜ＳＦ２にチャネルを形成するトランジスタＴＲとは別のトランジスタＴＲが、半導体膜ＳＦ１および半導体膜ＳＦ７にチャネルを形成している。
【０１７５】
基板ＳＵＢの表面には、複数の半導体膜（図５４では、半導体膜ＳＦ８、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ７）が形成されている。複数の半導体膜は、並列に配置されている。複数の半導体膜は、略同一の間隔で配置されていてもよい。半導体装置ＳＤ６ｃでは、各半導体膜の間に、ゲート電極（例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）が埋め込まれる溝（例えば、溝ＴＲＣ１および溝ＴＲＣ１´）が形成されている。この溝の数は、１であってもよいし２以上であってもよい。これらの溝は、半導体装置ＳＤ６ａにおける溝ＴＲＣ１および溝ＴＲＣ１´と同様の方法で形成される。そして当該溝は、半導体膜の延伸方向と交わる方向（例えば、半導体膜の延伸方向と直交する方向）で、略同一直線上に形成されている。この場合、複数の単位トランジスタＴＲが、半導体膜の延伸方向と交わる方向において、略周期的に配置されていてもよい。具体的には、半導体膜の延伸方向と交わる方向において隣接する単位トランジスタＴＲは、平面視で１の半導体膜を介して対向するように配置されていてもよい。そしてこの場合、１の半導体膜に形成される複数の単位トランジスタＴＲも、半導体膜の延伸方向において、略周期的に配置されていてもよい。具体的には、半導体膜の延伸方向において隣接する単位トランジスタＴＲは、半導体膜の延伸方向において平面視で当該半導体膜に隣接する他の半導体膜に形成された一の単位トランジスタＴＲを介して対向するように、形成されていてもよい。このような場合、複数の単位トランジスタＴＲは、平面視で格子点上に配置されることになる。
【０１７６】
次に、本実施形態の他の例に係る半導体装置ＳＤ６ｄについて、図５５を用いて説明する。図５５は、本実施形態の他の例に係る半導体装置ＳＤ６ｄの平面透視図である。半導体装置ＳＤ６ｄは、半導体膜ＳＦ２だけでなく、半導体膜ＳＦ１および半導体膜ＳＦ７にもチャネルが形成される点を除いて、半導体装置ＳＤ６ｂと同様の構成を有している。
【０１７７】
半導体装置ＳＤ６ｄについて、図５５を用いて詳細に説明する。半導体装置ＳＤ６ｂでは、半導体膜ＳＦ１および半導体膜ＳＦ７には、チャネルは形成されない。すなわち、半導体装置ＳＤ６ｂでは、半導体膜ＳＦ１および半導体膜ＳＦ７は、ダミーとして機能している。これに対して、半導体装置ＳＤ６ｄでは、半導体膜ＳＦ１および半導体膜ＳＦ７にもチャネルが形成される。すなわち、半導体装置ＳＤ６ｄでは、半導体膜ＳＦ２にチャネルを形成するトランジスタＴＲとは別のトランジスタＴＲが、半導体膜ＳＦ１および半導体膜ＳＦ７にチャネルを形成している。
【０１７８】
半導体装置ＳＤ６ｄの単位トランジスタＴＲの平面視における配置は、半導体装置ＳＤ６ｃのトランジスタＴＲの平面視における配置と同様にしてもよい。具体的には、基板ＳＵＢの表面には、複数の半導体膜（図５５では、半導体膜ＳＦ８、半導体膜ＳＦ１、半導体膜ＳＦ２および半導体膜ＳＦ７）が形成されている。複数の半導体膜は、並列に配置されている。複数の半導体膜は、略同一の間隔で配置されていてもよい。半導体装置ＳＤ６ｄでは、各半導体膜の間に、ゲート電極（例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）が埋め込まれる溝（例えば、溝ＴＲＣ１および溝ＴＲＣ１´）が形成されている。この溝の数は、１であってもよいし２以上であってもよい。これらの溝は、半導体装置ＳＤ６ｂにおける溝ＴＲＣ１および溝ＴＲＣ１´と同様の方法で形成される。そして当該溝は、半導体膜の延伸方向と交わる方向（例えば、半導体膜の延伸方向と直交する方向）で、略同一直線上に形成されている。この場合、複数の単位トランジスタＴＲが、半導体膜の延伸方向と交わる方向において、略周期的に配置されていてもよい。具体的には、半導体膜の延伸方向と交わる方向において隣接する単位トランジスタＴＲは、平面視で１の半導体膜を介して対向するように配置されていてもよい。そしてこの場合、１の半導体膜に形成される複数の単位トランジスタＴＲも、半導体膜の延伸方向において、略周期的に配置されていてもよい。具体的には、半導体膜の延伸方向において隣接する単位トランジスタＴＲは、半導体膜の延伸方向において平面視で当該半導体膜に隣接する他の半導体膜に形成された一の単位トランジスタＴＲを介して対向するように、形成されていてもよい。このような場合、複数の単位トランジスタＴＲは、平面視で格子点上に配置されることになる。
【０１７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８０】
ＳＤ１ａ、ＳＤ１ｂ、ＳＤ１ｃ、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５ａ、ＳＤ５ｂ、ＳＤ６ａ、ＳＤ６ｂ、ＳＤ６ｃ、ＳＤ６ｄ  半導体装置
ＳＵＢ        基板
ＴＲＣ１、ＴＲＣ１´、ＴＲＣ２、ＴＲＣ２´  溝
ＳＦ、ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ８  半導体膜
ＰＰ          突出部
ＳＴＩ        絶縁膜
ＣＦ          導電膜
ＩＦ          絶縁膜
ＷＲ１        第１配線
ＷＲ２        第２配線
ＷＲ          配線
ＩＦ１、ＩＦ２、ＩＦ３  絶縁膜
ＲＦ１、ＲＦ２、ＲＦ３  レジスト膜
ＧＩ          ゲート絶縁膜
ＧＩ１        第１ゲート絶縁膜
ＧＩ２        第２ゲート絶縁膜
ＧＥ          ゲート電極
ＧＥ１        第１ゲート電極
ＧＥ２        第２ゲート電極
ＳＤＲ１      第１ソース・ドレイン領域
ＳＤＲ２      第２ソース・ドレイン領域
ＳＷ、ＳＷＦ、ＳＷＩ、ＳＷＯ  サイドウォール
ＳＷ１        第１サイドウォール
ＳＷ２        第２サイドウォール
ＥＸ          エクステンション領域
ＥＸ１        第１エクステンション領域
ＥＸ２        第２エクステンション領域
ＧＳ、ＳＣ    シリサイド膜
ＩＤ          層間絶縁膜
ＣＰ          コンタクトプラグ
ＴＲ          トランジスタ
ＴＲ１        第１トランジスタ
ＴＲ２        第２トランジスタ
ＤＦ１、ＤＦ２、ＤＦ３、ＤＦ４、ＤＦ５、ＳＷＩＦ、ＳＷＯＦ  絶縁膜
ＳＢ          絶縁膜
ＷＧ          ワードゲート
ＷＧ１、ＷＧＲ１、ＷＧＬ１  第１ワードゲート
ＷＧ２、ＷＧＲ２、ＷＧＬ２  第２ワードゲート
ＣＧ、ＣＧＳ、ＣＧＯ  制御ゲート
ＣＧＳ１、ＣＧＯ１、ＣＧＲ１、ＣＧＬ１  第１制御ゲート
ＣＧＳ２、ＣＧＯ２、ＣＧＲ２、ＣＧＬ２  第２制御ゲート
ＦＧ          浮遊ゲート
ＦＧＲ１、ＦＧＬ１  第１浮遊ゲート
ＦＧＲ２、ＦＧＬ２  第２浮遊ゲート
ＥＧ          消去ゲート
ＥＧ１        第１消去ゲート
ＥＧ２        第２消去ゲート
ＷＧＩ        ワードゲート絶縁膜
ＦＧＩ        浮遊ゲート絶縁膜
ＥＧＩ        消去ゲート絶縁膜
ＳＤＬ        ソース拡散層
ＳＤＬ１      第１ソース拡散層
ＳＤＬ２      第２ソース拡散層
ＤＤＬ        ドレイン拡散層
ＤＤＬ１      第１ドレイン拡散層
ＤＤＬ２      第２ドレイン拡散層
ＯＮＯ、ＯＮＯ１、ＯＮＯ２  ＯＮＯ膜
ＷＰ          幅広部分
ＭＣ          メモリセル
ＳＣＴ        ソースコンタクト
ＤＣＴ        ドレインコンタクト
ＢＩＴ、ＢＩＴＬ、ＢＩＴＲ  ビット線
ＷＲＳ        ソース配線
ＰＳ          多結晶シリコン膜
ＣＨ          コンタクトホール
【図１】
2015153923.tif 000003
【図２】
2015153923.tif 000004
【図３】
2015153923.tif 000005
【図４】
2015153923.tif 000006
【図５】
2015153923.tif 000007
【図６】
2015153923.tif 000008
【図７】
2015153923.tif 000009
【図８】
2015153923.tif 000010
【図９】
2015153923.tif 000011
【図１０】
2015153923.tif 000012
【図１１】
2015153923.tif 000013
【図１２】
2015153923.tif 000014
【図１３】
2015153923.tif 000015
【図１４】
2015153923.tif 000016
【図１５】
2015153923.tif 000017
【図１６】
2015153923.tif 000018
【図１７】
2015153923.tif 000019
【図１８】
2015153923.tif 000020
【図１９】
2015153923.tif 000021
【図２０】
2015153923.tif 000022
【図２１】
2015153923.tif 000023
【図２２】
2015153923.tif 000024
【図２３】
2015153923.tif 000025
【図２４】
2015153923.tif 000026
【図２５】
2015153923.tif 000027
【図２６】
2015153923.tif 000028
【図２７】
2015153923.tif 000029
【図２８】
2015153923.tif 000030
【図２９】
2015153923.tif 000031
【図３０】
2015153923.tif 000032
【図３１】
2015153923.tif 000033
【図３２】
2015153923.tif 000034
【図３３】
2015153923.tif 000035
【図３４】
2015153923.tif 000036
【図３５】
2015153923.tif 000037
【図３６】
2015153923.tif 000038
【図３７】
2015153923.tif 000039
【図３８】
2015153923.tif 000040
【図３９】
2015153923.tif 000041
【図４０】
2015153923.tif 000042
【図４１】
2015153923.tif 000043
【図４２】
2015153923.tif 000044
【図４３】
2015153923.tif 000045
【図４４】
2015153923.tif 000046
【図４５】
2015153923.tif 000047
【図４６】
2015153923.tif 000048
【図４７】
2015153923.tif 000049
【図４８】
2015153923.tif 000050
【図４９】
2015153923.tif 000051
【図５０】
2015153923.tif 000052
【図５１】
2015153923.tif 000053
【図５２】
2015153923.tif 000054
【図５３】
2015153923.tif 000055
【図５４】
2015153923.tif 000056
【図５５】
2015153923.tif 000057