(57)【要約】【課題】１つの実施形態は、例えば、各画素の平面方向の面積を微細化しながら、十分な飽和電荷量を維持でき、暗時ノイズの増加を抑制でき、さらには混色の増加を防止できる固体撮像装置を提供することを目的とする。【解決手段】１つの実施形態によれば、複数の画素と素子分離部とを有する固体撮像装置が提供される。素子分離部は、ＤＴＩ型の素子分離部である。複数の画素のそれぞれにおける信号蓄積部は、第１の半導体領域と第２の半導体領域とを有する。第１の半導体領域は、素子分離部における信号蓄積部の側の側壁を覆う。第１の半導体領域は、第１導電型の半導体領域である。第２の半導体領域は、半導体基板における表面より深い位置から深さ方向に縦型に配されている。第２の半導体領域は、第１の半導体領域に沿って板状に延びている。第２の半導体領域は、第２導電型の半導体領域である。第２導電型は、第１導電型と反対導電型である。【選択図】図１
2015153772.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に配され、信号蓄積部をそれぞれ有する複数の画素と、
前記半導体基板における前記複数の画素を互いに電気的に分離するＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離部と、
を備え、
前記複数の画素のそれぞれにおける前記信号蓄積部は、
前記素子分離部における前記信号蓄積部の側の側壁を覆う第１導電型の第１の半導体領域と、
前記半導体基板における表面より深い位置から深さ方向に縦型に配されるとともに前記第１の半導体領域に沿って板状に延びた前記第１導電型と反対導電型である第２導電型の第２の半導体領域と、
を有する
ことを特徴とする固体撮像装置。
【請求項２】
前記第１の半導体領域は、第１の面と前記第１の面に第１の交差線で交差する第２の面とを含む角筒に沿って延びており、
前記第２の半導体領域は、
前記第１の面に沿って前記第１の交差線に対応した位置まで板状に延びた第１の部分と、
前記第１の交差線に対応した位置から前記第２の面に沿って板状に延びた第２の部分と、
を有し、
前記複数の画素のそれぞれは、前記半導体基板の表面における前記第１の交差線に対応した位置から深さ方向に前記第２の半導体領域の近傍まで延びたトレンチゲートをさらに有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の半導体領域は、第１の面と前記第１の面に第１の交差線で交差する第２の面と前記第２の面に前記第１の交差線の反対側の第２の交差線で交差する第３の面とを含む角筒に沿って延びており、
前記第２の半導体領域は、
前記第１の面に沿って前記第１の交差線に対応した位置まで板状に延びた第１の部分と、
前記第１の交差線に対応した位置から前記第２の面に沿って前記第２の交差線に対応した位置まで板状に延びた第２の部分と、
前記第２の交差線に対応した位置から前記第３の面に沿って延びた第３の部分と、
を有し、
前記複数の画素のそれぞれは、前記半導体基板の表面における前記第１の交差線と前記第２の交差線の間に対応した位置から深さ方向に前記第２の半導体領域の近傍まで延びたトレンチゲートをさらに有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第１の半導体領域は、第１の面と前記第１の面に第１の交差線で交差する第２の面と前記第２の面に前記第１の交差線の反対側の第２の交差線で交差する第３の面と前記第３の面に前記第２の交差線の反対側の第３の交差線で交差する第４の面とを含む角筒に沿って延びており、
前記第２の半導体領域は、
前記第１の面に沿って前記第１の交差線に対応した位置まで板状に延びた第１の部分と、
前記第１の交差線に対応した位置から前記第２の面に沿って前記第２の交差線に対応した位置まで板状に延びた第２の部分と、
前記第２の交差線に対応した位置から前記第３の面に沿って前記第３の交差線に対応した位置まで板状に延びた第３の部分と、
前記第３の交差線に対応した位置から前記第４の面に沿って板状に延びた第４の部分と、
を有し、
前記第３の部分及び前記第４の部分のそれぞれにおける前記第２導電型の不純物濃度は、前記第１の部分及び前記第２の部分のそれぞれにおける前記第２導電型の不純物濃度より低く、
前記複数の画素のそれぞれは、前記半導体基板の表面における前記第１の交差線に対応した位置から深さ方向に前記第２の半導体領域の近傍まで延びたトレンチゲートをさらに有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第１の半導体領域は、
第１の部分領域と、
前記第１の部分領域よりも前記半導体基板の表面から深い位置にある第２の部分領域と、
を有し、
前記第１の部分領域における前記第１導電型の不純物の濃度は、前記第２の部分領域における前記第１導電型の不純物の濃度よりも低い
ことを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記複数の画素のそれぞれにおける前記信号蓄積部は、
前記第２の半導体領域を前記第１の半導体領域と反対側から覆っている第１導電型の第４の半導体領域をさらに有し、
前記第２の半導体領域と前記第４の半導体領域との界面は、前記第２の半導体領域と前記第１の半導体領域との界面に沿っている
ことを特徴とする請求項１から５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記複数の画素は、第１の画素及び前記第１の画素に隣接する第２の画素を含み、
前記第１の画素及び前記第２の画素のそれぞれは、前記信号蓄積部の電荷を電圧に変換する電荷電圧変換部を有し、
前記第１の画素内に配置された前記電荷電圧変換部と前記第２の画素内に配置された前記電荷電圧変換部とは、互いに電気的に接続されて前記第１の画素及び前記第２の画素により共有された単一の電荷電圧変換素子として機能し、
前記第１の画素は、前記電荷電圧変換素子の電圧をリセットするように前記第１の画素及び前記第２の画素により共有され前記第１の画素内に配置されたリセット部を有し、
前記第２の画素は、前記電荷電圧変換素子の電圧に応じた信号を信号線に出力するように前記第１の画素及び前記第２の画素により共有され前記第２の画素内に配置された増幅部を有する
ことを特徴とする請求項１から６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数の画素は、前記第１の画素、及び複数の前記第２の画素を含み、
前記複数の第２の画素は、前記電荷電圧変換素子の電圧に応じた信号を前記信号線に出力するように前記第１の画素及び前記複数の第２の画素により共有され前記複数の第２の画素のそれぞれに分割して配置された増幅部群を有する
ことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記増幅部群は、前記複数の第２の画素における互いに異なる第２の画素内に配置された複数の増幅トランジスタを有し、
前記複数の増幅トランジスタは、ソース同士が前記信号線を介して接続され、ドレイン同志が電源線を介して接続されることにより、前記電荷電圧変換素子と前記信号線との間で並列に接続されている
ことを特徴とする請求項８に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳセンサを始めとする固体撮像装置は、現在では、デジタルスチルカメラやビデオムービー、また監視カメラ等多様な用途で使われている。デジタルカメラ、ビデオムービー、監視カメラ等の応用においては、次のような撮像特性が要求される。すなわち、暗い被写体を撮像しているときに高いＳ／Ｎ比で撮像できること、さらには十分に明るい被写体を撮像する際にも画像の出力分解能を持つ事である。このように、暗い被写体を撮像している際のＳ／Ｎ比が良好であり、なおかつ明るい被写体が撮像することができると、いわゆるダイナミックレンジが広い画像を撮像することができ、人間の眼で見たのと同様な自然な再現を実現することができるという利点がある。ところが近年では、撮像光学系サイズの縮小の要求が強く、一方で高い解像度に対する要求も同時に高まっており、画素サイズが縮小される傾向にあるため、上述のような広いダイナミックレンジを持つ画像を得ることが困難になってきている。その事情を以下に説明する。
【０００３】
すなわち、各画素の面積を縮小すると、それに伴って画素内部の光電変換により発生した信号電荷を蓄積するフォトダイオードの面積も同時に縮小することになるが、フォトダイオードに蓄積できる信号電荷量の上限は概略フォトダイオードの面積に比例するので、画素の面積を縮小するとフォトダイオードに蓄積できる信号電荷数の上限、すなわち飽和電子数が、それと同時に減少してしまうことになる。その場合、飽和電子数を越える信号については画像情報を得ることができないので、撮像できる被写体の明るさに限界が発生し、そのため広いダイナミックレンジを持つ画像を得ることが困難になる。
【０００４】
さらに、各画素の面積を縮小した時には次のような問題が生じ得る。すなわち、画素の面積が縮小されると画素に配置される出力回路を構成するＭＯＳトランジスタのサイズも同時に縮小してしまう。ところが画素の出力回路を構成するＭＯＳトランジスタ、例えば出力回路となるソースフォロワ回路を構成する増幅トランジスタのサイズが縮小すると、そこで発生する１／ｆ雑音或いはＲＴＡ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｓｉｇｎａｌ）雑音が大きくなってしまう。そうすると、暗い被写体を撮像していて信号電荷量が少ない時には、これら雑音に対するＳ／Ｎ比が低下してしまうので、その場合、再生画像は雑音の多い低画質の画像となってしまう可能性がある。
【０００５】
さらに、各画素の面積を縮小した時には次のような問題が生じ得る。すなわち、各画素の面積が小さくなると、画素に入射する光が隣接する画素に漏れこみやすくなってしまうが、通常隣接する画素では異なる色信号を取得するような色フィルタが配置されているので、その場合には混色が大きくなってしまう可能性がある。また、たとえ入射光が隣接画素に漏れ出さなかったとしても、画素を構成する半導体領域の内、画素と画素の境界に近い部分で光電子が発生すると、熱拡散等により光電子が隣接する画素に漏れこんでしまうため、同様の理由で混色が増加してしまう可能性がある。混色が大きいと、色の再現性が低下するため、再生画面上で彩度の高い画像を得ることが困難になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１０／０１９３８４５号明細書
【特許文献２】米国特許出願公開第２０１３／０２２１４１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの実施形態は、例えば、各画素の平面方向の面積を微細化しながら、十分な飽和電荷量を維持でき、暗時ノイズの増加を抑制でき、さらには混色の増加を防止できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施形態によれば、複数の画素と素子分離部とを有する固体撮像装置が提供される。複数の画素は、半導体基板に配されている。複数の画素のそれぞれは、信号蓄積部を有する。素子分離部は、半導体基板における複数の画素を互いに電気的に分離する。素子分離部は、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離部である。複数の画素のそれぞれにおける信号蓄積部は、第１の半導体領域と第２の半導体領域とを有する。第１の半導体領域は、素子分離部における信号蓄積部の側の側壁を覆う。第１の半導体領域は、第１導電型の半導体領域である。第２の半導体領域は、半導体基板における表面より深い位置から深さ方向に縦型に配されている。第２の半導体領域は、第１の半導体領域に沿って板状に延びている。第２の半導体領域は、第２導電型の半導体領域である。第２導電型は、第１導電型と反対導電型である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図２】第１の実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図３】第１の実施形態にかかる固体撮像装置の回路構成を示す図。
【図４】第１の実施形態にかかる固体撮像装置のレイアウト構成及び断面構成を示す図。
【図５】第１の実施形態における画素の構成を示す図。
【図６】第１の実施形態における画素の構成を示す図。
【図７】第１の実施形態における画素の構成を示す図。
【図８】第１の実施形態における画素の構成を示す図。
【図９】第１の実施形態における画素の動作を示す図。
【図１０】第１の実施形態における素子分離部の他の構成例を示す図。
【図１１】第１の実施形態における素子分離部の外周部分に形成される半導体領域の他の構成例を示す図。
【図１２】第１の実施形態にかかる固体撮像装置の製造方法を示す図。
【図１３】第１の実施形態にかかる固体撮像装置の製造方法を示す図。
【図１４】第１の実施形態にかかる固体撮像装置の製造方法を示す図。
【図１５】第１の実施形態の変形例にかかる固体撮像装置の製造方法を示す図。
【図１６】第１の実施形態の他の変形例における画素の構成を示す図。
【図１７】第１の実施形態の他の変形例における画素の動作を示す図。
【図１８】第１の実施形態の他の変形例における画素の構成を示す図。
【図１９】第１の実施形態の他の変形例における画素の動作を示す図。
【図２０】第１の実施形態の他の変形例における画素の構成を示す図。
【図２１】第２の実施形態にかかる固体撮像装置の構成を示す図。
【図２２】第２の実施形態にかかる固体撮像装置の構成を示す図。
【図２３】第２の実施形態にかかる固体撮像装置の他の構成を示す図。
【図２４】第２の実施形態の変形例にかかる固体撮像装置の構成を示す図。
【図２５】第２の実施形態の変形例にかかる固体撮像装置の構成を示す図。
【図２６】第２の実施形態の他の変形例にかかる固体撮像装置の構成を示す図。
【図２７】第２の実施形態の他の変形例にかかる固体撮像装置の構成を示す図。
【図２８】第１の実施形態及び第２の実施形態における各画素ごとに基板コンタクトを配置した場合の平面構成を示す図。
【図２９】第１の実施形態及び第２の実施形態の変形例における素子分離部の構成を示す図。
【図３０】第１の実施形態及び第２の実施形態の変形例における複数画素につき１つの基板コンタクトを配置した場合の平面構成を示す図。
【図３１】第１の実施形態及び第２の実施形態の他の変形例における素子分離部の構成を示す図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
第１の実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１では、光軸をＯＰで示している。
【００１２】
撮像システム１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム１は、図２に示すように、撮像部２及び後段処理部３を備える。撮像部２は、例えば、カメラモジュールである。撮像部２は、撮像光学系４及び固体撮像装置５を有する。後段処理部３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）６、記憶部７、及び表示部８を有する。
【００１３】
撮像光学系４は、撮影レンズ４７、ハーフミラー４３、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。
【００１４】
固体撮像装置５は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４３及びメカシャッタ４６経由で固体撮像装置５の撮像面へ導き、固体撮像装置５の撮像面（撮像領域ＩＲ）に被写体の像を形成する。固体撮像装置５は、被写体像に応じた画像信号を生成する。
【００１５】
固体撮像装置５は、図３に示すように、イメージセンサ１０、及び信号処理回路１１を有する。図３は、固体撮像装置の回路構成を示す図である。イメージセンサ１０は、例えば、ＣＭＯＳイメージセンサであってもよいし、その他の増幅型固体撮像素子であってもよい。イメージセンサ１０は、画素配列１２、垂直シフトレジスタ１３、タイミング制御部１５、相関二重サンプリング部（ＣＤＳ）１６、アナログデジタル変換部（ＡＤＣ）１７及びラインメモリ１８を有する。
【００１６】
画素配列１２では、複数の画素Ｐが２次元的に配列されている。例えば、図４（ａ）では、画素配列１２における、２行×２列の画素Ｐ（１，１）〜Ｐ（２，２）の配列について例示されている。図４（ａ）は、固体撮像装置５における複数の画素Ｐのレイアウト構成を示す図である。以下では、半導体基板の表面に垂直な方向をｚ方向とし、ｚ方向に直交する面内で互いに垂直な２方向をｘ方向及びｙ方向とする。ｘ方向は、画素配列１２の列に沿った方向である。ｙ方向は、画素配列１２の行に沿った方向である。
【００１７】
このとき、画素配列１２の面積が所定の面積に制限されている場合、画素配列１２の画素数を増やして解像度を向上させるためには、各画素Ｐの平面方向の面積を微細化する必要がある。例えば、各画素Ｐのｘ方向の幅Ｗｘを縮小したり、ｙ方向の幅Ｗｙを縮小したり、あるいはｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙの両者を縮小して、各画素Ｐの平面方向の面積を微細化する。
【００１８】
仮に、フォトダイオードで発生した信号電荷を蓄積する信号蓄積部が平面型で構成されている場合、信号蓄積部において、半導体基板の表面近傍に半導体基板の表面に沿った第２導電型（例えば、Ｎ型）の半導体領域が形成され、その半導体領域と下地の第１導電型（例えば、Ｐ型）の半導体領域との間でＰＮ接合構造が形成される。このＰＮ接合構造は、半導体基板の表面に沿ったＰＮ接合界面を有するため、各画素Ｐの平面方向の面積を微細化すると、各画素ＰにおけるＰＮ接合界面の面積も低減する。これにより、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極面積が低減しＰＮ接合構造の容量値が低減するので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量が低減して信号蓄積部ＰＤの感度が低下する可能性がある。
【００１９】
そこで、第１の実施形態では、固体撮像装置５において、各画素の信号蓄積部ＰＤ（ＰＮ接合構造）を縦型で構成するとともに深さ方向（ｚ方向）のＰＮ接合界面の面積を確保することで、各画素の平面方向の面積を微細化しながら信号蓄積部ＰＤで蓄積できる最大蓄積電荷量（例えば、最大蓄積電子数）を向上することを目指す。
【００２０】
具体的には、固体撮像装置５は、図４（ｂ）に示すように、裏面照射型で構成される。図４（ｂ）は、図４（ａ）のＡ−Ａ’線で切った場合における断面を示す図である。すなわち、固体撮像装置５では、各画素Ｐにおいて、半導体基板ＳＢの裏面ＳＢｂ側に、マイクロレンズＭＬ及びカラーフィルタＣＦが配され、半導体基板ＳＢ内に信号蓄積部ＰＤが配される。このとき、信号蓄積部ＰＤは、縦型で構成されている。これにより、固体撮像装置５は、半導体基板ＳＢの裏面ＳＢｂ側から入射した光に応じて半導体基板ＳＢ内の信号蓄積部ＰＤに信号電荷を蓄積し、一定の蓄積期間の後に信号電荷を読出しゲート（転送部ＴＲ）により半導体基板ＳＢの表面ＳＢａ側の電荷電圧変換部ＦＤに読み出すことができる。
【００２１】
例えば、固体撮像装置５は、複数の画素Ｐ及び素子分離部ＤＴＩを備える。
【００２２】
複数の画素Ｐは、半導体基板ＳＢに配されている。複数の画素Ｐは、半導体基板ＳＢの表面ＳＢａに沿った方向に２次元的に配列されている。
【００２３】
素子分離部ＤＴＩは、半導体基板ＳＢに配されている。素子分離部ＤＴＩは、平面視において例えば格子状に延び（図１３参照）、半導体基板ＳＢにおける複数の画素Ｐを互いに電気的に分離する。素子分離部ＤＴＩは、図４（ｂ）に示すように、断面視において、半導体基板ＳＢの表面ＳＢａから深さ方向に半導体基板ＳＢ内を裏面ＳＢｂ近傍まで延びている。
【００２４】
各画素Ｐは、例えば、マイクロレンズＭＬ、カラーフィルタＣＦ、信号蓄積部ＰＤ、転送部ＴＲ、電荷電圧変換部ＦＤ、リセット部ＲＳＴ、及び増幅部ＡＭＰを有する。
【００２５】
マイクロレンズＭＬは、半導体基板ＳＢの裏面ＳＢｂ側に配されている。マイクロレンズＭＬは、入射した光をそれが配置された画素に対して集光するように構成されている。マイクロレンズＭＬに入射した光はカラーフィルタＣＦに導かれる。
【００２６】
カラーフィルタＣＦは、入射した光のうち所定の波長領域の光を選択的に画素へ導く。例えば、図４（ｂ）に示す画素Ｐ（１，１）では、カラーフィルタＣＦは、入射した光のうち青色の波長領域の光を選択的に画素へ導く。例えば、図４（ｂ）に示す画素Ｐ（２，２）では、カラーフィルタＣＦは、入射した光のうち赤色の波長領域の光を選択的に画素へ導く。
【００２７】
信号蓄積部ＰＤは、画素で受けた光に応じて発生した電荷を蓄積する。信号蓄積部ＰＤは、縦型で構成されている。
【００２８】
例えば、信号蓄積部ＰＤは、図５に示すように構成されている。図５は、画素Ｐの構成を示す透過斜視図である。
【００２９】
信号蓄積部ＰＤは、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、素子分離部ＤＴＩにより囲まれている。素子分離部ＤＴＩは、例えば略角筒形状に形成されており、その内側に信号蓄積部ＰＤ及び下地領域ＵＲを収容している。下地領域ＵＲは、半導体基板ＳＢにおける信号蓄積部ＰＤとカラーフィルタＣＦとの間における半導体領域であり、第２導電型（例えば、Ｎ型）の不純物を含む。なお、下地領域ＵＲは、第２導電型の不純物に代えて第１導電型（例えば、Ｐ型）の不純物を含んでもよい。また、下地領域ＵＲとカラーフィルタＣＦとの間に絶縁膜が配されていてもよい。
【００３０】
信号蓄積部ＰＤは、半導体領域（第１の半導体領域）ＳＲ１、半導体領域（第２の半導体領域）ＳＲ２、及び半導体領域ＳＲ４を有する。
【００３１】
半導体領域ＳＲ１は、素子分離部ＤＴＩにおける信号蓄積部ＰＤの側の側壁ＤＴＩ１を覆う。半導体領域ＳＲ１は、素子分離部ＤＴＩに対応した形状を有し、例えば略角筒形状に形成されている。半導体領域ＳＲ１は、第１導電型（例えば、Ｐ型）の不純物を下地領域ＵＲにおける第２導電型の不純物濃度よりも高い濃度で且つ半導体領域ＳＲ４における第１導電型の不純物濃度よりも高い濃度で含む。Ｐ型の不純物は、例えば、ホウ素などである。半導体領域ＳＲ１は、第１導電型の不純物を半導体領域ＳＲ２における第２導電型の不純物濃度より高い濃度で含む。
【００３２】
より具体的には、半導体領域ＳＲ１は、図６（ａ），（ｂ）に示すように構成されている。図６（ａ）は、画素Ｐの構成のうち素子分離部ＤＴＩの内側のＳｉ領域の一部を示す透過斜視図である。図６（ｂ）は、画素Ｐの構成に対応した仮想的な角筒を示す斜視図である。半導体領域ＳＲ１は、例えば、図６（ｂ）に示すような角筒ＳＴに沿って延びている。角筒ＳＴでは、面（第１の面）ＦＣ１と面（第２の面）ＦＣ２とが交差線ＣＬ１で交差している。面ＦＣ２と面（第３の面）ＦＣ３とが交差線ＣＬ２で交差している。交差線ＣＬ２は、面ＦＣ２において交差線ＣＬ１と反対側に位置している。面ＦＣ３と面（第４の面）ＦＣ４とが交差線ＣＬ３で交差している。交差線ＣＬ３は、面ＦＣ３において交差線ＣＬ２と反対側に位置している。面ＦＣ４と面ＦＣ１とが交差線ＣＬ４で交差している。交差線ＣＬ４は、面ＦＣ４において交差線ＣＬ３と反対側に位置している。面ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４は、それぞれ、角筒ＳＴにおける＋ｙ側、−ｘ側、−ｙ側、＋ｘ側の面である。各交差線ＣＬ１〜ＣＬ４は、ｚ方向に延びた線である。
【００３３】
半導体領域ＳＲ１は、図６（ａ）に示すように、部分ＳＲ１１，ＳＲ１２，ＳＲ１３，ＳＲ１４を有する。部分ＳＲ１１は、面ＦＣ１に沿って交差線ＣＬ４に対応した位置から交差線ＣＬ１に対応した位置まで延びている。部分ＳＲ１２は、面ＦＣ２に沿って交差線ＣＬ１に対応した位置から交差線ＣＬ２に対応した位置まで延びている。部分ＳＲ１３は、面ＦＣ３に沿って交差線ＣＬ２に対応した位置から交差線ＣＬ３に対応した位置まで延びている。部分ＳＲ１４は、面ＦＣ４に沿って交差線ＣＬ３に対応した位置から交差線ＣＬ４に対応した位置まで延びている。
【００３４】
半導体領域ＳＲ２は、図６〜図８に示すように構成されている。図７は、画素の構成を示す平面図である。図７（ａ）は、各トランジスタのゲート電極、ソース領域、ドレイン領域が配された状態における半導体基板ＳＢの平面図である。図７（ｂ）は、半導体基板ＳＢ内における半導体領域ＳＲ２に関連した構成を半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合の平面図である。図８は、図７（ａ），（ｂ）のＢ−Ｂ’線で切った場合の断面図である。
【００３５】
半導体領域ＳＲ２は、図６（ａ）及び図８に示すように、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配されている。半導体領域ＳＲ２は、図６（ａ）及び図７（ｂ）に示すように、半導体領域ＳＲ１に沿って縦型の板状に延びている。半導体領域ＳＲ２は、第２導電型（例えば、Ｎ型）の不純物を下地領域ＵＲにおける第２導電型の不純物濃度よりも高い濃度で且つ半導体領域ＳＲ１における第１導電型の不純物濃度より低い濃度で含む。Ｎ型の不純物は、例えば、リン、ヒ素などである。第１導電型は、第２導電型の反対導電型である。
【００３６】
より具体的には、半導体領域ＳＲ２は、図６（ａ）及び図７（ｂ）に示すように、部分（第１の部分）ＳＲ２１及び部分（第２の部分）ＳＲ２２を有する。部分ＳＲ２１は、半導体領域ＳＲ１の部分ＳＲ１１に沿って延びている。部分ＳＲ２１は、面ＦＣ１に沿って交差線ＣＬ４に対応した位置から交差線ＣＬ１に対応した位置まで延びている。部分ＳＲ２２は、半導体領域ＳＲ１の部分ＳＲ１２に沿って延びている。部分ＳＲ２２は、面ＦＣ２に沿って交差線ＣＬ１に対応した位置から交差線ＣＬ２に対応した位置まで延びている。半導体領域ＳＲ２は、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、略Ｌ形状を有している。
【００３７】
半導体領域ＳＲ４は、半導体領域ＳＲ２が縦型の板状になるように、半導体領域ＳＲ２の境界を規定している。すなわち、半導体領域ＳＲ４は、半導体領域ＳＲ２を半導体領域ＳＲ１と反対側から覆っている。そして、半導体領域ＳＲ２と半導体領域ＳＲ４との界面は、半導体領域ＳＲ２と半導体領域ＳＲ１との界面に沿っている（例えば、略平行である）。半導体領域ＳＲ４は、半導体領域ＳＲ２を縦型の板状にした場合に半導体領域ＳＲ１と半導体領域ＳＲ２との間に形成される空間を埋めるように配されている。半導体領域ＳＲ４は、第１導電型（例えば、Ｐ型）の不純物を下地領域ＵＲにおける第２導電型の不純物濃度よりも高い濃度で且つ半導体領域ＳＲ１の不純物濃度よりも低い濃度で含む。
【００３８】
例えば、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に略Ｌ形状になるように半導体領域ＳＲ２が形成される場合、図７（ｂ）及び図８に示すように、半導体領域ＳＲ２の部分ＳＲ２１及び部分ＳＲ２２と半導体領域ＳＲ１の部分ＳＲ１３及び部分ＳＲ１４とで囲まれた空間ができる。半導体領域ＳＲ４は、この空間を埋めるように、半導体基板ＳＢ内における半導体領域ＳＲ２と対応する（例えば、均等な）深さ位置に配されている。
【００３９】
信号蓄積部ＰＤでは、例えば図８に示すように、半導体領域ＳＲ１と半導体領域ＳＲ２との間でＰＮ接合構造が形成され、半導体領域ＳＲ１と半導体領域ＳＲ２との界面近傍がＰＮ接合界面となる。このとき、ＰＮ接合界面が深さ方向に延びているので、各画素Ｐの平面方向の面積（平面幅Ｗｐ）を微細化しても、ＰＮ接合界面の面積を大きく確保できる。これにより、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極面積を確保できＰＮ接合構造の容量値を確保できるので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量を増加でき信号蓄積部ＰＤの感度を向上できる。
【００４０】
ここで、仮に、半導体領域ＳＲ４がない場合、図８に示す断面において、半導体領域ＳＲ２の幅が画素の幅Ｗｐ近傍の値Ｗ３にまで大きくなる可能性がある。この場合、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極間隔が増大しＰＮ接合構造の容量値が低減するので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量が低減して信号蓄積部ＰＤでの最大蓄積電荷量が低下する可能性がある。容量が小さいままで飽和電子数を大きくしようとすると、空乏化電位が高くなってしまい、信号電子を読出しゲート（転送部ＴＲ）を介して信号蓄積部ＰＤから電荷電圧変換部ＦＤに読みだす際に、全ての信号電子を読みだすことが困難であり、信号蓄積部ＰＤに電子が残留しやすいため、再生画面上で残像や、信号の非線形性などが発生してしまう可能性がある。
【００４１】
それに対して、本実施形態では、半導体領域ＳＲ４は、半導体領域ＳＲ２が縦型の板状になるように、半導体領域ＳＲ２の境界を規定している。これにより、半導体領域ＳＲ２の平面方向（例えば、ｘ方向）の幅Ｗ２を値Ｗ３に比べて大幅に小さく抑制できる。また、半導体領域ＳＲ１の平面方向の幅Ｗ１は、幅Ｗ２よりも狭くなっている。すなわち、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極間隔を低減できＰＮ接合構造の容量値を確保できるので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量を増加でき飽和電子数を増やすことができる。
【００４２】
図５、図７（ａ）、図８に示す転送部ＴＲは、信号蓄積部ＰＤに蓄積された電荷を電荷電圧変換部ＦＤへ転送する。転送部ＴＲは、例えば縦型の転送トランジスタであり、トレンチゲートＴＲＧを含む。転送部ＴＲは、アクティブレベルの制御信号がトレンチゲートＴＲＧに供給された際にオンすることで信号蓄積部ＰＤの電荷を電荷電圧変換部ＦＤへ転送し、ノンアクティブレベルの制御信号がトレンチゲートＴＲＧに供給された際にオフすることで信号蓄積部ＰＤの電荷を電荷電圧変換部ＦＤへ転送しない。
【００４３】
電荷電圧変換部ＦＤは、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えばフローティングディフュージョンであり、半導体領域（第３の半導体領域）ＳＲ３を含む。半導体領域ＳＲ３は、半導体基板ＳＢ内の半導体基板ＳＢの表面ＳＢａ近傍に配されている。半導体領域ＳＲ３は、半導体基板ＳＢの表面ＳＢａ近傍に配された他の半導体領域とＳＴＩ型の素子分離部又はＬＯＣＯＳ型の素子分離部、第１導電型の拡散層により成るチャネルストッパーと電気的に分離されていてもよい。また、半導体領域ＳＲ３は、図７（ａ）に示すように、半導体基板ＳＢ内の半導体基板ＳＢの表面ＳＢａ近傍におけるトレンチゲートＴＲＧに隣接する位置に配されている。
【００４４】
トレンチゲートＴＲＧは、平板部ＴＲＧ１及びトレンチ部ＴＲＧ２を有する。平板部ＴＲＧ１は、図８に示すように、半導体基板ＳＢの表面ＳＢａ上に配されている。トレンチ部ＴＲＧ２は、半導体基板ＳＢの表面から深さ方向に半導体領域ＳＲ２の近傍まで延びている。これにより、トレンチゲートＴＲＧは、アクティブレベルの制御信号が供給された際に、半導体領域ＳＲ２と半導体領域ＳＲ３との間に縦型のチャネル領域を形成することができる。
【００４５】
このとき、トレンチ部ＴＲＧ２は、半導体基板ＳＢの表面ＳＢａにおける交差線ＣＬ１（図６（ｂ）参照）に対応した位置から深さ方向に半導体領域ＳＲ２の近傍まで延びている（図６（ａ）参照）。半導体領域ＳＲ２は、図９（ａ）に示すように、部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部のそれぞれが平面視における平坦な形状を有するのに対して、部分ＳＲ２１及び部分ＳＲ２２の接続部分ＳＲ２１２が平面視において斜め方向に見て半導体領域ＳＲ１から半導体領域ＳＲ４への距離が長い部分を有する。これにより、半導体領域ＳＲ２では、図９（ｂ）に示すように、転送すべき電荷に対して、部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部に比べて接続部分ＳＲ２１２のポテンシャル（空乏化電位）が高くなりやすい。そのため、トレンチ部ＴＲＧ２を交差線ＣＬ１に対応した位置から深さ方向に半導体領域ＳＲ２の近傍までの延ばすことで、半導体領域ＳＲ２における電荷がたまりやすい領域から電荷を取り出すことができる。なお、図９（ａ）は、半導体領域ＳＲ２の平面構成を示す図である。図９（ｂ）は、図９（ａ）のＣ−Ｃ’線に沿った電荷に対するポテンシャルの分布を示す図である。
【００４６】
リセット部ＲＳＴは、電荷電圧変換部ＦＤの電圧をリセットする。リセット部ＲＳＴは、例えば、リセットトランジスタであり、アクティブレベルの制御信号がゲートＲＳＴＧに供給された際にオンすることで電荷電圧変換部ＦＤの電圧をリセットし、ノンアクティブレベルの制御信号がゲートＲＳＴＧに供給された際にオフすることで電荷電圧変換部ＦＤを電気的に浮遊状態にする。
【００４７】
また、リセット部ＲＳＴは、画素Ｐを選択状態／非選択状態にするための動作を行う。例えば、リセット部ＲＳＴは、垂直シフトレジスタ１３（図３参照）によりリセット電源ＲＳＤ（図２２参照）が第１の電位（例えば、ＶＤＤ）に制御された際に、電荷電圧変換部ＦＤの電位を第１の電位にリセットすることにより画素Ｐを選択状態にする。リセット部ＲＳＴは、垂直シフトレジスタ１３によりリセット電源ＲＳＤが第２の電位（増幅部ＡＭＰがオフするような電位、例えば、ＧＮＤ）に制御された際に、電荷電圧変換部ＦＤの電位を第２の電位にリセットすることにより画素Ｐを非選択状態にしてもよい。
【００４８】
増幅部ＡＭＰは、画素Ｐが選択状態になった際に、電荷電圧変換部ＦＤの電圧に応じた信号を信号線ＳＩＧ（例えば、図２１に示す信号線ＳＩＧ＿ｊ，ＳＩＧ＿ｊ＋１）へ出力する。増幅部ＡＭＰは、例えば、増幅トランジスタであり、ゲートＡＭＰＧが電荷電圧変換部ＦＤに電気的に接続されている。これにより、増幅部ＡＭＰ（増幅トランジスタ）は、画素Ｐが選択状態になった際に、信号線ＳＩＧを介して接続された負荷電流源（図示せず）とともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を信号線ＳＩＧへ出力する。
【００４９】
なお、素子分離部ＤＴＩは、断面視において、半導体基板ＳＢの表面ＳＢａから深さ方向に半導体基板ＳＢ内を裏面ＳＢｂより浅い位置まで延びていてもよい。この場合でも、図１０（ａ）、（ｂ）に示すように、素子分離部ＤＴＩの下端ＤＴＩ２が少なくとも各画素の半導体領域ＳＲ２の下端ＳＲ２ａ以上深い位置に位置していれば、信号蓄積部ＰＤの蓄積容量を大きくすることができる。図１０（ａ）、（ｂ）は、素子分離部ＤＴＩの他の構成例を示す図である。
【００５０】
例えば、図１０（ａ）に示す場合、素子分離部ＤＴＩの下端ＤＴＩ２は、各画素の半導体領域ＳＲ２の下端ＳＲ２ａと半導体基板ＳＢの裏面ＳＢｂとの間の深さに位置している。図１０（ｂ）に示す場合、素子分離部ＤＴＩの下端ＤＴＩ２は、各画素の半導体領域ＳＲ２の下端ＳＲ２ａと均等な深さに位置している。
【００５１】
また、図１１に示すように、素子分離部ＤＴＩの外周部分に形成される濃度の高い第１の導電型の半導体領域ＳＲ１（例えばｐ型領域）において、素子分離部ＤＴＩの最上端部分、すなわち表面ＳＢａ近傍の部分（第１の部分領域）ＳＲ１ａの不純物濃度は、その濃度がその位置より深い位置にあり半導体領域ＳＲ２に接する部分（第２の部分領域）ＳＲ１ｂの不純物濃度より低くても良い。図１１では、部分ＳＲ１ａにハッチングがなくその境界が破線で示されているのに対して部分ＳＲ１ｂにハッチングが付されその境界が実線で示されていることにより、部分ＳＲ１ａの不純物濃度が部分ＳＲ１ｂの不純物濃度より低い点が示されている。例えば、半導体領域ＳＲ１における表面ＳＢａ近傍の部分ＳＲ１ａの不純物濃度は、表面ＳＢａ近傍に設けられたＰ−ｗｅｌｌ領域の不純物濃度と概略同等程度の濃度になっていることが望ましい。この時、半導体領域ＳＲ１は、Ｐ−ｗｅｌｌ領域と電気的に接触していることが望ましい。画素が微細化されると、読出し回路のソース領域、ドレイン領域、或いは電荷電圧変換領域となる第２の導電型の高濃度の半導体領域ＳＲ３と半導体領域ＳＲ１とが近接することになり、高い電圧が印加される第２の導電型の半導体領域ＳＲ３と基準電位が印加される半導体領域ＳＲ１との間で高電界が印加されてしまい、ホットキャリア等の発生によりそれが暗時ノイズの原因となってしまう可能性があるからである（図４（ａ）、（ｂ）参照）。
【００５２】
次に、固体撮像装置５の製造方法について図１２〜図１４を用いて説明する。図１２（ａ）、（ｂ）、図１４（ａ）、（ｃ）は、固体撮像装置５の製造方法を示す工程断面図である。図１３、図１４（ｂ）、（ｄ）は、固体撮像装置５の製造方法を示す平面図である。図１２〜図１４では、素子分離部ＤＴＩの構成が図１０（ａ）に示す構成である場合の製造方法について例示的に示している。
【００５３】
図１２（ａ）に示す工程では、半導体基板ＳＢを準備する。半導体基板ＳＢは、第２導電型（例えば、Ｎ型）の不純物を半導体（例えば、シリコン）で形成されている。Ｎ型の不純物は、例えば、リン、ヒ素などである。またＳＢで示した部分は、半導体基板ＳＢである代わりに、シリコン基板上に形成され予め不純物が導入された半導体エピタキシャル層でも良い。
【００５４】
半導体基板ＳＢに、絶縁物を埋め込むべき溝ＴＲ１を形成する。例えば、リソグラフィ法により、半導体基板ＳＢの上に、素子分離部ＤＴＩに対応した部分が開口されたレジストパターンＲＰ１を形成する。このレジストパターンＲＰ１の開口は、素子分離部ＤＴＩとなるべき領域（図１３参照）に対応し、平面視において格子状に延びるように形成する。ＲＩＥ法により、レジストパターンＲＰ１をマスクとして半導体基板ＳＢをエッチングして溝ＴＲ１を形成する。このとき、溝ＴＲ１の深さが素子分離部ＤＴＩに対応した深さ（図１０（ａ）参照）になるように、エッチング時間を調整する。
【００５５】
そして、イオン注入法により、レジストパターンＲＰ１をマスクとして溝ＴＲ１の側面に第１導電型（例えば、Ｐ型）の不純物を導入する。Ｐ型の不純物は、例えば、ホウ素などである。このとき、＋ｘ方向にわずかに傾いた角度で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。また、後の工程での注入量よりも大きな注入量で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。これにより、溝ＴＲ１における−ｘ側の側面（素子分離部ＤＴＩにおける＋ｘ側の側壁となるべき面）に不純物が導入され、半導体領域ＳＲ１における部分ＳＲ１４（図６（ａ）参照）が形成される。
【００５６】
図１２（ｂ）に示す工程では、イオン注入法により、レジストパターンＲＰ１をマスクとして溝ＴＲ１の他の側面に第１導電型（例えば、Ｐ型）の不純物を導入する。すなわち、レジストパターンＲＰ１をマスクとして、−ｘ方向にわずかに傾いた角度で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。また、後の工程での注入量よりも大きな注入量で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。これにより、溝ＴＲ１における＋ｘ側の側面（素子分離部ＤＴＩにおける−ｘ側の側壁となるべき面）に不純物が導入され、半導体領域ＳＲ１における部分ＳＲ１２（図６（ａ）参照）が形成される。
【００５７】
同様に、図示しないが、レジストパターンＲＰ１をマスクとして、＋ｙ方向にわずかに傾いた角度で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。また、後の工程での注入量よりも大きな注入量で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。これにより、溝ＴＲ１における−ｙ側の側面（素子分離部ＤＴＩにおける＋ｙ側の側壁となるべき面）に不純物が導入され、半導体領域ＳＲ１における部分ＳＲ１１（図６（ａ）参照）が形成される。
【００５８】
そして、レジストパターンＲＰ１をマスクとして、−ｙ方向にわずかに傾いた角度で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。また、後の工程での注入量よりも大きな注入量で、溝ＴＲ１の側面に第１導電型の不純物イオンを注入する。これにより、溝ＴＲ１における＋ｙ側の側面（素子分離部ＤＴＩにおける−ｙ側の側壁となるべき面）に不純物が導入され、半導体領域ＳＲ１における部分ＳＲ１３（図６（ａ）参照）が形成される。
【００５９】
これにより、半導体領域ＳＲ１が略角筒形状（図６（ｂ）参照）に形成される。その後、レジストパターンＲＰ１を除去する。
【００６０】
図１３に示す工程では、溝ＴＲ１に絶縁物を埋め込む。例えば、ＣＶＤ法により絶縁物（例えば、シリコン酸化物）を全面的に堆積し、ＣＭＰ法により半導体基板ＳＢの表面ＳＢａ上の絶縁物を除去し、溝ＴＲ１内に選択的に絶縁物を残す。これにより、半導体基板ＳＢに素子分離部ＤＴＩを形成する。素子分離部ＤＴＩのパターンは、溝ＴＲ１のパターンに対応しており、平面視において格子状に延びている。素子分離部ＤＴＩの深さは、複数の画素を電気的に分離するのに十分な深さで形成されている。例えば、素子分離部ＤＴＩの下端が、後の工程で形成されるべき半導体領域ＳＲ２の下端以上の深さに位置するように、素子分離部ＤＴＩが形成される（図８、図１０（ａ）、（ｂ）参照）。
【００６１】
図１４（ａ）、（ｂ）に示す工程では、素子分離部ＤＴＩ及び半導体領域ＳＲ１を選択的に覆うレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、平面視において、格子状に延びている。また、レジストパターンＲＰ２は、半導体領域ＳＲ２及び半導体領域ＳＲ４が形成されるべき領域に対応した開口パターンＲＰ２ａを有している。半導体領域ＳＲ４の第１導電型の不純物濃度が半導体領域ＳＲ２の第２導電型の不純物濃度よりも十分に高い場合には、レジストパターンＰＲ２は画素アレー全体が開口するパターンでも良い。
【００６２】
そして、イオン注入法により、レジストパターンＲＰ２をマスクとして半導体基板ＳＢに第２導電型（例えば、Ｎ型）の不純物を導入する。すなわち、レジストパターンＲＰ２をマスクとして、第２導電型の不純物イオンを半導体基板ＳＢに注入する。Ｎ型の不純物は、例えば、リン、ヒ素などである。このとき、図１２（ａ）、（ｂ）に示す工程における注入量より少ない注入量で、半導体基板ＳＢに第２導電型の不純物イオンを注入する。また、半導体基板ＳＢにおける表面ＳＢａより深い位置に注入されるような加速電圧（注入エネルギー）で、半導体基板ＳＢに第２導電型の不純物イオンを注入する。また半導体基板ＳＢは、あらかじめシリコン基板に不純物を導入しておくことによりドープしてもよい。また半導体基板ＳＢはシリコン基板上に形成された半導体エピタキシャル層であってもよく、この場合、エピタキシャル層にあらかじめ不純物を導入しておくことによりドープしても良い。
【００６３】
これにより、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に配された半導体領域ＳＲ２４（図１４（ａ）参照）が形成される。その後、レジストパターンＲＰ２を除去する。
【００６４】
図１４（ｃ）、（ｄ）に示す工程では、素子分離部ＤＴＩ及び半導体領域ＳＲ１に加えて半導体領域ＳＲ２となるべき領域を選択的に覆うレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、平面視において、格子状に延びている。また、レジストパターンＲＰ３は、半導体領域ＳＲ４が形成されるべき領域に対応した開口パターンＲＰ３ａを有している。
【００６５】
そして、イオン注入法により、レジストパターンＲＰ３をマスクとして半導体基板ＳＢに第１導電型（例えば、Ｐ型）の不純物を導入する。すなわち、レジストパターンＲＰ３をマスクとして、第１導電型の不純物イオンを半導体基板ＳＢに注入する。Ｐ型の不純物は、例えば、ホウ素などである。このとき、図１２（ａ）、（ｂ）に示す工程における注入量より少ない注入量で、半導体基板ＳＢに第１導電型の不純物イオンを注入する。また、半導体基板ＳＢにおける表面ＳＢａより深い位置に注入されるような加速電圧（注入エネルギー）で、半導体基板ＳＢに第１導電型の不純物イオンを注入する。
【００６６】
これにより、半導体領域ＳＲ２４（図１４（ａ）参照）内において第１導電型の不純物イオンが注入された領域が半導体領域ＳＲ４として形成される。半導体領域ＳＲ４は、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に配された半導体領域になっている。それとともに、半導体領域ＳＲ２４（図１４（ａ）参照）内において第１導電型の不純物イオンが注入されなかった領域が半導体領域ＳＲ２として残される。半導体領域ＳＲ２は、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配された半導体領域になるように、半導体領域ＳＲ２の境界が規定される。
【００６７】
以上のように、第１の実施形態では、固体撮像装置５において、各画素Ｐの信号蓄積部ＰＤが縦型で構成されている。すなわち、各画素Ｐの信号蓄積部ＰＤにおいて、半導体領域ＳＲ１は、第１導電型（例えば、Ｐ型）の半導体領域であり、素子分離部ＤＴＩにおける信号蓄積部ＰＤの側の側壁を覆う。半導体領域ＳＲ２は、第２導電型（例えば、Ｎ型）の半導体領域であり、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配されるとともに半導体領域ＳＲ１に沿って縦型の板状に延びている。これにより、半導体領域ＳＲ１と半導体領域ＳＲ２との間でＰＮ接合構造が形成され、半導体領域ＳＲ１と半導体領域ＳＲ２との界面近傍がＰＮ接合界面となる。
【００６８】
このとき、ＰＮ接合界面が深さ方向に延びているので、各画素Ｐの平面方向の面積を微細化しても、ＰＮ接合界面の面積を大きく確保できる。これにより、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極面積を確保できＰＮ接合構造の容量値を確保できるので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量を増加でき飽和電子数を増やすことができる。
【００６９】
また、半導体領域ＳＲ２が半導体領域ＳＲ１に沿って縦型の板状に延びているので、半導体領域ＳＲ２の平面方向の幅を抑制できる。これにより、ＰＮ接合構造を等価的に容量素子とみなした場合、等価的な容量素子の電極間隔を低減できＰＮ接合構造の容量値を確保できるので、各画素Ｐの信号蓄積部ＰＤで蓄積可能な電荷量を増加でき飽和電子数を増やすことができる。
【００７０】
したがって、各画素の平面方向の面積を微細化した場合に飽和電子数を増やすことができる。
【００７１】
また、第１の実施形態では、固体撮像装置５において、各画素Ｐの信号蓄積部ＰＤが半導体基板ＳＢの表面より深い位置に配されている。これにより、各画素の平面方向の面積を微細化した場合に、半導体基板ＳＢの表面に配される各画素Ｐの増幅部（増幅トランジスタ）ＡＭＰのディメンジョン（＝Ｗ／Ｌ、Ｗ：ゲート幅、Ｌ：ゲート長）を大きく確保でき、ランダムノイズの増加を抑制できる。
【００７２】
また、第１の実施形態では、各画素Ｐの信号蓄積部ＰＤにおいて、半導体領域ＳＲ１が、面ＦＣ１と面ＦＣ１に交差線ＣＬ１で交差する面ＦＣ２とを含む角筒ＳＴに沿って延びている。半導体領域ＳＲ２は、面ＦＣ１に沿って交差線ＣＬ１に対応した位置まで板状に延びた部分ＳＲ２１と、交差線ＣＬ１に対応した位置から面ＦＣ２に沿って板状に延びた部分ＳＲ２２とを有する。これにより、半導体領域ＳＲ２を、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配されるとともに半導体領域ＳＲ１に沿って縦型の板状に延びた半導体領域とすることができる。
【００７３】
また、第１の実施形態では、各画素Ｐの信号蓄積部ＰＤにおいて、トレンチゲートＴＲＧが、半導体基板ＳＢの表面Ｓｂａにおける交差線ＣＬ１に対応した位置から深さ方向に半導体領域ＳＲ２の近傍まで延びている。これにより、半導体領域ＳＲ２における電荷がたまりやすい領域から電荷を取り出すことができる。この結果、信号電荷読出し時における電荷の取り残しを抑制でき、固体撮像装置５で得られた画像信号に応じた画像における残像の発生を抑制できる。
【００７４】
また、第１の実施形態では、各画素Ｐの信号蓄積部ＰＤにおいて、トレンチゲートＴＲＧを含む転送部ＴＲは、例えば縦型の転送トランジスタである。すなわち、転送部ＴＲは、半導体基板ＳＢにおける表面ＳＢａより深い位置に配された半導体領域ＳＲ２をソース領域とし、半導体基板ＳＢにおける表面ＳＢａ近傍に配された電荷電圧変換部ＦＤ（半導体領域ＳＲ３）をドレイン領域とする。これにより、転送部ＴＲは、半導体領域ＳＲ２から取り出した電荷を縦方向に電荷電圧変換部ＦＤ（半導体領域ＳＲ３）へ転送する。この観点からも、各画素の平面方向の面積を微細化した場合に、半導体基板ＳＢの表面に配される各画素Ｐの増幅部（増幅トランジスタ）ＡＭＰのディメンジョンを大きく確保でき、ランダムノイズの増加を抑制できる。
【００７５】
また、画素と画素との境界部分には溝を掘ることにより形成されたＤＴＩ構造の素子分離部ＤＴＩがあり、表面ＳＢａから裏面ＳＢｂまで貫通しているので、入射光により発生した光電子が隣接画素へ拡散していくことを効果的に抑制でき、従って混色が低く色再現性の良好な再生画像を得ることができる。また、素子分離部ＤＴＩの中にはシリコン等の半導体の持つ屈折率よりも低い屈折率を持つ絶縁材料、例えばシリコン酸化膜、シリコン窒化膜を等を埋め込むことにより、一定の角度以下で画素に入射する光を素子分離部ＤＴＩの表面で反射させることができるので、入射光が隣接する画素に漏れこむことにより発生する混色を低減させることができ、従って色再現性の良好な再生画像を得ることができる。同様の効果を得るために、素子分離部ＤＴＩの中には絶縁物だけではなく金属材料を埋め込んでも良い。
【００７６】
なお、固体撮像装置５の製造方法において、半導体領域への不純物の導入方法はイオン注入法に限定されず他の方法を用いることができる。
【００７７】
例えば、イオン注入法に代えて固相拡散法を用いる場合、図１２（ａ）、（ｂ）に示す工程に代えて図１５（ａ）〜（ｄ）に示す工程が行われる。図１５（ａ）に示す工程では、図１２（ａ）に示す工程と同様にして、半導体基板ＳＢに溝ＴＲ１を形成し、半導体基板ＳＢの上にレジストパターンＲＰ１を形成する。図１５（ｂ）に示す工程では、ＣＶＤ法により、第１導電型（例えば、Ｐ型）の不純物を含む膜３１を溝ＴＲ１に埋め込む。例えば、ＣＶＤ法により、ＢＳＧ膜（ボロンガラス膜）を膜３１として全面的に堆積する。図１５（ｃ）に示す工程では、半導体基板ＳＢを加熱し、膜３１に含まれた第１導電型の不純物を溝ＴＲ１の側面に拡散させる。これにより、半導体領域ＳＲ１が略角筒形状（図６（ｂ）参照）に形成される。その後、レジストパターンＲＰ１を除去する。図１５（ｄ）に示す工程では、図１３に示す工程と同様にして、溝ＴＲ１に絶縁物を埋め込み素子分離部ＤＴＩを形成する。
【００７８】
例えば、イオン注入法に代えて気相拡散法を用いる場合、図１２（ａ）、（ｂ）に示す工程に代えて図１５（ａ）、（ｄ）に示す工程が行われる。図１５（ａ）に示す工程では、図１２（ａ）に示す工程と同様にして、半導体基板ＳＢに溝ＴＲ１を形成し、半導体基板ＳＢの上にレジストパターンＲＰ１を形成する。そして、第１導電型（例えば、Ｐ型）の不純物を含む不純物ガスを半導体基板ＳＢに供給する。この状態で半導体基板ＳＢを加熱し、不純物ガスに含まれた第１導電型の不純物を溝ＴＲ１の側面に拡散させる。これにより、半導体領域ＳＲ１が略角筒形状（図６（ｂ）参照）に形成される。その後、レジストパターンＲＰ１を除去する。図１５（ｄ）に示す工程では、図１３に示す工程と同様にして、溝ＴＲ１に絶縁物を埋め込み素子分離部ＤＴＩを形成する。また素子分離ＤＴＩの側壁が露出した状態で雰囲気をプラズマ状態として不純物をドープする方法でも良い。
【００７９】
あるいは、半導体領域ＳＲ２ｉは、図６に代えて図１６に示すように構成されていてもよい。図１６（ａ）は、画素Ｐの構成のうちの一部を示す透過斜視図である。図１６（ｂ）は、画素Ｐの構成に対応した仮想的な角筒を示す斜視図である。
【００８０】
具体的には、信号蓄積部ＰＤにおいて、半導体領域ＳＲ２ｉは、図１６（ａ）に示すように、部分（第１の部分）ＳＲ２１及び部分（第２の部分）ＳＲ２２に加えて部分（第３の部分）ＳＲ２３ｉを有する。部分ＳＲ２３ｉは、半導体領域ＳＲ１の部分ＳＲ１３に沿って延びている。部分ＳＲ２３ｉは、面ＦＣ３に沿って交差線ＣＬ２に対応した位置から交差線ＣＬ３に対応した位置まで延びている。半導体領域ＳＲ２ｉは、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、略Ｕ形状を有している。半導体領域ＳＲ４ｉは、半導体領域ＳＲ２ｉの部分ＳＲ２１、部分ＳＲ２２、及び部分ＳＲ２３ｉと半導体領域ＳＲ１の部分ＳＲ１３及び部分ＳＲ１４とで囲まれた空間を埋めるように、半導体基板ＳＢ内における半導体領域ＳＲ２ｉと対応する（例えば、均等な）深さ位置に配されている。このような構成によっても、半導体領域ＳＲ２ｉを、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配されるとともに半導体領域ＳＲ１に沿って縦型の板状に延びた半導体領域とすることができる。
【００８１】
このとき、トレンチゲートＴＲＧｉのトレンチ部ＴＲＧ２ｉは、半導体基板ＳＢの表面ＳＢａにおける交差線ＣＬ１と交差線ＣＬ２との間（図１６（ｂ）参照）に対応した位置から深さ方向に半導体領域ＳＲ２ｉの近傍まで延びている（図１６（ａ）参照）。半導体領域ＳＲ２ｉでは、図１７（ａ）に示すように、部分ＳＲ２１の主要部、部分ＳＲ２２の主要部、部分ＳＲ２３ｉの主要部のそれぞれが平面視における平坦な形状を有する。半導体領域ＳＲ２ｉの内、部分ＳＲ２１及び部分ＳＲ２２の接続部分ＳＲ２１２と、部分ＳＲ２２及び部分ＳＲ２３ｉの接続部分ＳＲ２３３ｉとのそれぞれが平面視において半導体領域ＳＲ１と半導体領域ＳＲ４ｉとの距離が斜め方向で長くなる部分を有する。これにより、半導体領域ＳＲ２ｉでは、図１７（ａ）の平面で見て、図１７（ｂ）に示すように、転送すべき電荷に対して、部分ＳＲ２１の主要部、部分ＳＲ２２の主要部、及び部分ＳＲ２３ｉの主要部に比べて接続部分ＳＲ２１２及び接続部分ＳＲ２３３ｉのポテンシャルが高くなりやすい。さらに部分ＳＲ２２の不純物濃度を部分ＳＲ２１及び部分ＳＲ２３ｉの不純物濃度よりも一定程度高くすることで、図１７（ｂ）に示すように部分ＳＲ２２のポテンシャルを部分ＳＲ２１２、部分ＳＲ２２３ｉのポテンシャルよりも容易に高くすることができる。そのため、トレンチ部ＴＲＧ２ｉを交差線ＣＬ１と交差線ＣＬ２との間に対応した位置から深さ方向に半導体領域ＳＲ２ｉの近傍までの延ばすことで、半導体領域ＳＲ２ｉにおける電荷がたまりやすい領域から電荷を取り出すことができる。なお、図１７（ａ）は、半導体領域ＳＲ２ｉの平面構成を示す図である。図１７（ｂ）は、図１７（ａ）のＤ−Ｄ’線に沿った電荷に対するポテンシャルの分布を示す図である。
【００８２】
あるいは、半導体領域ＳＲ２ｊは、図６に代えて図１８に示すように構成されていてもよい。図１８（ａ）は、画素Ｐの構成のうちの一部を示す透過斜視図である。図１８（ｂ）は、画素Ｐの構成に対応した仮想的な角筒を示す斜視図である。
【００８３】
具体的には、信号蓄積部ＰＤにおいて、半導体領域ＳＲ２ｊは、図１８（ａ）に示すように、部分（第１の部分）ＳＲ２１及び部分（第２の部分）ＳＲ２２に加えて部分（第３の部分）ＳＲ２３ｊ及び部分（第４の部分）ＳＲ２４ｊを有する。部分ＳＲ２３ｊは、半導体領域ＳＲ１の部分ＳＲ１３に沿って延びている。部分ＳＲ２３ｊは、面ＦＣ３に沿って交差線ＣＬ２に対応した位置から交差線ＣＬ３に対応した位置まで延びている。部分ＳＲ２４ｊは、半導体領域ＳＲ１の部分ＳＲ１４に沿って延びている。部分ＳＲ２４ｊは、面ＦＣ４に沿って交差線ＣＬ３に対応した位置から交差線ＣＬ４に対応した位置まで延びている。半導体領域ＳＲ２ｊは、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、略Ｏ形状を有している。半導体領域ＳＲ４ｊは、半導体領域ＳＲ２ｉの部分ＳＲ２１、部分ＳＲ２２、部分ＳＲ２３ｊ、及び部分ＳＲ２４ｊで囲まれた空間を埋めるように、半導体基板ＳＢ内における半導体領域ＳＲ２ｊと対応する（例えば、均等な）深さ位置に配されている。このような構成によっても、半導体領域ＳＲ２ｊを、半導体基板ＳＢにおける表面ＳＢａより深い位置から深さ方向に縦型に配されるとともに半導体領域ＳＲ１に沿って縦型の板状に延びた半導体領域とすることができる。
【００８４】
また、半導体領域ＳＲ２ｊは、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊのそれぞれにおける第２導電型の不純物濃度が、部分ＳＲ２１及び部分ＳＲ２２のそれぞれにおける第２導電型の不純物濃度より低くなるように形成することができる。この構成は、図１４（ｃ）、（ｄ）に示す工程の後に、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊに対応した領域に選択的に第２導電型の不純物を導入する工程を追加することで実現できる。
【００８５】
例えば、素子分離部ＤＴＩ及び半導体領域ＳＲ１に加えて部分ＳＲ２１、部分ＳＲ２２、及び半導体領域ＳＲ４ｊとなるべき領域を選択的に覆うレジストパターンＲＰ４（図示せず）を形成する。レジストパターンＲＰ４は、平面視において、格子状に延びている。また、レジストパターンＲＰ４は、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊが形成されるべき領域に対応した開口パターンＲＰ４ａ（図示せず）を有している。
【００８６】
そして、イオン注入法により、レジストパターンＲＰ４をマスクとして半導体基板ＳＢに第２導電型（例えば、Ｎ型）の不純物を導入する。すなわち、レジストパターンＲＰ４をマスクとして、第２導電型の不純物イオンを半導体基板ＳＢに注入する。Ｎ型の不純物は、例えば、リン、ヒ素などである。このとき、図１４（ａ）、（ｂ）に示す工程における注入量より少ない注入量で、半導体基板ＳＢに第２導電型の不純物イオンを注入する。また、半導体基板ＳＢにおける表面ＳＢａより深い位置に注入されるような加速電圧（注入エネルギー）で、半導体基板ＳＢに第２導電型の不純物イオンを注入する。これにより、半導体領域ＳＲ４ｊ内において第２導電型の不純物イオンが注入された領域が部分ＳＲ２３ｊ及び部分ＳＲ２４ｊとして形成される。部分ＳＲ２３ｊ及び部分ＳＲ２４ｊのそれぞれにおける第２導電型の不純物濃度は、部分ＳＲ２１及び部分ＳＲ２２のそれぞれにおける第２導電型の不純物濃度より低くなっている。
【００８７】
このとき、トレンチ部ＴＲＧ２は、半導体基板ＳＢの表面ＳＢａにおける交差線ＣＬ１（図１８（ｂ）参照）に対応した位置から深さ方向に半導体領域ＳＲ２の近傍まで延びている（図１８（ａ）参照）。半導体領域ＳＲ２ｊでは、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊのそれぞれにおける第２導電型の不純物濃度が、部分ＳＲ２１及び部分ＳＲ２２のそれぞれにおける第２導電型の不純物濃度より低くなっている。これにより、半導体領域ＳＲ２ｊでは、図１９（ｂ）に示すように、転送すべき電荷に対して、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊに比べて部分ＳＲ２１及び部分ＳＲ２２のポテンシャルが高くなりやすい。また、半導体領域ＳＲ２ｊは、図１９（ａ）に示すように、部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部のそれぞれが平面視における平坦な形状を有するのに対して、部分ＳＲ２１及び部分ＳＲ２２の接続部分ＳＲ２１２が平面視における半導体領域ＳＲ１と半導体領域ＳＲ４ｊとの距離が斜め方向で長くなる部分を有する。これにより、半導体領域ＳＲ２ｊでは、図１９（ｂ）に示すように、転送すべき電荷に対して、部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部に比べて接続部分ＳＲ２１２のポテンシャルが高くなりやすい。すなわち、半導体領域ＳＲ２ｊでは、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊ→部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部→接続部分ＳＲ２１２というように段階的にポテンシャルが高くなりやすい。そのため、半導体領域ＳＲ２ｊに蓄積された電荷を半導体領域ＳＲ２ｊ内で容易に接続部分ＳＲ２１２の近傍に導くことができる。また、トレンチ部ＴＲＧ２を交差線ＣＬ１に対応した位置から深さ方向に半導体領域ＳＲ２の近傍までの延ばすことで、半導体領域ＳＲ２ｊにおける電荷がたまりやすい領域から効率的に電荷を取り出すことができる。なお、図１９（ａ）は、半導体領域ＳＲ２の平面構成を示す図である。図１９（ｂ）は、図１９（ａ）のＥ−Ｅ’線に沿った電荷に対するポテンシャルの分布を示す図である。
【００８８】
あるいは、半導体領域ＳＲ２ｋは、図１８に示す構成に代えて図２０Ａ（ａ）、（ｂ）に示すように構成されていてもよい。図２０Ａ（ａ）は、画素Ｐの構成のうちの一部を示す透過斜視図である。図２０Ａ（ｂ）は、画素Ｐの構成に対応した仮想的な角筒を示す斜視図である。
【００８９】
図２０の構成では、図１８の構成に比べて、部分ＳＲ２５ｋが追加されている。部分ＳＲ２５ｋは、部分ＳＲ２１、部分ＳＲ２２、部分ＳＲ２３ｊ、部分ＳＲ２４ｊのそれぞれにおける表面ＳＢａ側の端部を覆っている。部分ＳＲ２１、部分ＳＲ２２、部分ＳＲ２３ｊ、部分ＳＲ２４ｊは、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、略Ｏ形状を有している。部分ＳＲ２２、部分ＳＲ２５ｋ、部分ＳＲ２４ｊは、面ＦＣ１から面ＦＣ３に向う方向に垂直な断面で見た場合に、略逆Ｕ形状を有している。
【００９０】
また、部分ＳＲ２５ｋは、半導体領域ＳＲ４ｊにおける表面ＳＢａ側の端部を覆っている。すなわち、半導体領域ＳＲ４ｊは、部分ＳＲ２５ｋが横型の板状になるように、部分ＳＲ２５ｋの境界を規定している。
【００９１】
このとき、部分ＳＲ２５ｋにおける第１導電型の不純物の濃度を部分ＳＲ２１、部分ＳＲ２２、部分ＳＲ２３、部分ＳＲ２４のそれぞれにおける第１導電型の不純物の濃度より低くすることができる。これにより、半導体領域ＳＲ２ｋでは、部分ＳＲ２３ｊ及び部分ＳＲ２４ｊ→部分ＳＲ２１の主要部及び部分ＳＲ２２の主要部→接続部分ＳＲ２１２→部分ＳＲ２５ｋというように段階的にポテンシャルを高くすることができる。
【００９２】
図２０に示すように構成することで、図１８の構成に比べて、信号電荷を蓄積する領域の面積（部分ＳＲ２１、部分ＳＲ２２、部分ＳＲ２３ｊ、部分ＳＲ２４ｊのそれぞれの縦方向の面積及び部分ＳＲ２５ｋの平面方向の面積）をさらに拡大できる。これにより、信号蓄積部ＰＤの飽和電荷量（例えば、飽和電子数）を一層増やすことができる。
【００９３】
（第２の実施形態）
次に、第２の実施形態にかかる固体撮像装置２０５について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００９４】
第１の実施形態では、画素Ｐごとに転送部ＴＲ、リセット部ＲＳＴ及び増幅部ＡＭＰが設けられているので、図４（ａ）に示すように、各画素Ｐのｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙは、転送部ＴＲ、リセット部ＲＳＴ、及び増幅部ＡＭＰを配置する分で確保する必要がある。例えば、平面視において、転送部ＴＲ（転送トランジスタ）のトレンチゲートＴＲＧ、リセット部ＲＳＴ（リセットトランジスタ）のゲートＲＳＴＧ、増幅部ＡＭＰ（増幅トランジスタ）のゲートＡＭＰＧに応じた面積を各画素Ｐごとに確保する必要がある。
【００９５】
それに対して、各画素Ｐごとに配置すべき素子数（トランジスタ数）を削減できれば、各画素Ｐのｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙをより縮小でき、各画素Ｐのさらなる微細化が期待できる。
【００９６】
そこで、第２の実施形態では、複数の画素Ｐでリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰを複数の画素Ｐで分配配置する。
【００９７】
具体的には、図２１に示すように、固体撮像装置２０５の画素配列２１２における列方向（ｘ方向）に隣接する２つの画素の間でリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰを列方向（ｘ方向）に隣接する２つの画素で分配配置する。図２１は、固体撮像装置２０５の画素配列２１２の平面構成を２行×２列の画素Ｐ（１，１）〜Ｐ（２，２）の配列について例示的に示す図である。
【００９８】
例えば、列方向（ｘ方向）に隣接する２つの画素Ｐ（１，１），Ｐ（２，１）について例示的に説明する。なお、列方向（ｘ方向）に隣接する２つの画素Ｐ（２，１），Ｐ（２，２）についても、列方向（ｘ方向）に隣接する２つの画素Ｐ（１，１），Ｐ（２，１）と同様である。
【００９９】
画素Ｐ（１，１）は、リセット部ＲＳＴを有するが、増幅部ＡＭＰを有しない。画素Ｐ（１，１）のリセット部ＲＳＴ（リセットトランジスタ）のソースＲＳＴＳは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）及び画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）にそれぞれ電気的に接続されている。これにより、画素Ｐ（１，１）のリセット部ＲＳＴは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットし、画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットする。
【０１００】
また、画素Ｐ（２，１）は、増幅部ＡＭＰを有するが、リセット部ＲＳＴを有しない。画素Ｐ（２，１）の増幅部ＡＭＰ（増幅トランジスタ）のゲートＡＭＰＧは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）及び画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）にそれぞれ電気的に接続されている。これにより、画素Ｐ（２，１）の増幅部ＡＭＰは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧に応じた信号を信号線ＳＩＧ＿ｊに出力し、画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧に応じた信号を信号線ＳＩＧ＿ｊに出力する。
【０１０１】
なお、図２１に示す平面構成に対応する回路構成は、例えば図２２のようになる。図２２は、固体撮像装置２０５の回路構成を示す図である。リセット部ＲＳＴ及び増幅部ＡＭＰを共有している２つの画素Ｐ（１，１），Ｐ（２，１）の間で信号蓄積部ＰＤの電荷に応じた信号を別々に出力させるか加算して出力させるかは、２つの画素Ｐ（１，１），Ｐ（２，１）のそれぞれの転送部ＴＲのオン・オフのタイミングで調整できる。なお、図２１に示すレイアウト構成上における画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）とは、配線により互いに電気的に接続されて同一の電圧を有するので、図２２に示すように、回路構成上は画素Ｐ（１，１）及び画素Ｐ（２，１）により共有された単一の電荷電圧変換素子として機能する。
【０１０２】
以上のように、第２の実施形態では、固体撮像装置２０５の画素配列２１２において、複数の画素Ｐでリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰをその共有している複数の画素Ｐで分配配置する。これにより、各画素Ｐごとに配置すべき素子数（トランジスタ数）を削減できる。この結果、各画素Ｐのｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙをより縮小でき、各画素Ｐをさらに微細化できる。また、各画素の平面方向の面積を微細化した場合に、各画素Ｐについて平均した増幅部（増幅トランジスタ）ＡＭＰのディメンジョンを大きく確保でき、ランダムノイズの増加を抑制できる。
【０１０３】
なお、固体撮像装置２０５’の画素配列２１２’では、行方向２画素且つ列方向１列を単位とする信号読出し回路共有構成においては、図２３のような配置としても良い。図２３は、画素配列２１２’の他の平面構成の例を示す図である。すなわち、信号読出し回路共有単位が行方向２画素且つ列方向１列であることに変わりは無いが、列毎にそれが１画素分ずつ図２３で見て上下方向に互い違いになる配置であってもよい。例えば、１列目では、画素Ｐ（２，１）及び画素Ｐ（３，１）でリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰを複数の画素Ｐで分配配置する。２列目では、画素Ｐ（１，２）及び画素Ｐ（２，２）でリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰを複数の画素Ｐで分配配置する。この場合も、各画素Ｐごとに配置すべき素子数（トランジスタ数）を削減できる。
【０１０４】
あるいは、第２の実施形態では、列方向（ｘ方向）に隣接する２つの画素Ｐでリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有する場合について例示的に説明しているが、リセット部ＲＳＴ及び増幅部ＡＭＰを共有する画素数は３つ以上であってもよい。
【０１０５】
例えば、図２４に示すように、固体撮像装置２０５ｉの画素配列２１２ｉにおける列方向（ｘ方向）に隣接する４つの画素の間でリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰを列方向（ｘ方向）に隣接する４つの画素で分配配置してもよい。図２４は、固体撮像装置２０５ｉの画素配列２１２ｉの平面構成を４行×２列の画素Ｐ（１，１）〜Ｐ（４，２）の配列について例示的に示す図である。
【０１０６】
例えば、列方向（ｘ方向）に隣接する４つの画素Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）について例示的に説明する。なお、列方向（ｘ方向）に隣接する４つの画素Ｐ（１，２），Ｐ（２，２），Ｐ（３，２），Ｐ（４，２）についても、列方向（ｘ方向）に隣接する４つの画素Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）と同様である。
【０１０７】
画素Ｐ（１，１）は、リセット部ＲＳＴを有するが、増幅部ＡＭＰを有しない。画素Ｐ（１，１）のリセット部ＲＳＴ（リセットトランジスタ）のソースＲＳＴＳは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（３，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（４，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）にそれぞれ電気的に接続されている。これにより、画素Ｐ（１，１）のリセット部ＲＳＴは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットし、画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットし、画素Ｐ（３，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットし、画素Ｐ（４，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）の電圧をリセットする。
【０１０８】
また、画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれは、増幅部ＡＭＰを有するが、リセット部ＲＳＴを有しない。画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの増幅部ＡＭＰ（増幅トランジスタ）のゲートＡＭＰＧは、画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（３，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）、画素Ｐ（４，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）にそれぞれ電気的に接続されている。これにより、画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの増幅部ＡＭＰは、それぞれのソースを共通とし、またそれぞれのドレインを共通として並列に接続された状態になっている。画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの増幅部ＡＭＰ（増幅トランジスタ）は、信号線ＳＩＧ＿ｊを介してソース同士が接続され、電源線を介してドレイン同志が接続されている。画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）、Ｐ（４，１）の電荷電圧変換部ＦＤが常に画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）の増幅部ＡＭＰ（増幅トランジスタ）のゲートＡＭＰＧと画素Ｐ（１，１）のリセット部ＲＳＴ（リセットトランジスタ）のソースＲＳＴＳとに電気的に接続された状態にある。すなわち、画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの増幅部ＡＭＰは、画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）、Ｐ（４，１）の電荷電圧変換部ＦＤと信号線ＳＩＧ＿ｊとの間に並列に接続されているので、トランスコンダクタンスを容易にかせぐことができる。
【０１０９】
なお、図２４に示す平面構成に対応する回路構成は、例えば図２５のようになる。図２５は、固体撮像装置２０５ｉの回路構成を示す図である。図２５に示されるように、画素Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの増幅部ＡＭＰは、等価的に１つの増幅部として機能する。リセット部ＲＳＴ及び増幅部ＡＭＰを共有している４つの画素Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）の間で信号蓄積部ＰＤの電荷に応じた信号を別々に出力させるか加算して出力させるかは、４つの画素Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）のそれぞれの転送部ＴＲのオン・オフのタイミングで調整できる。なお、図２４に示すレイアウト構成上における画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（３，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（４，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）とは、配線により互いに電気的に接続されて同一の電圧を有するので、図２５に示すように、回路構成上は画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）、Ｐ（４，１）により共有された単一の電荷電圧変換素子として機能する。
【０１１０】
このように、３つ以上の画素Ｐでリセット部ＲＳＴ及び増幅部ＡＭＰをそれぞれ共有するとともにリセット部ＲＳＴ及び増幅部ＡＭＰをその共有している複数の画素Ｐで分配配置する場合、共有する増幅部ＡＭＰの数を複数にすることができる。これにより、各画素の平面方向の面積を微細化した場合に、各画素Ｐの出力信号は、並列に接続されて実効的にチャネル幅が大きくなった増幅部（増幅トランジスタ）ＡＭＰで出力されるので、ランダムノイズの増加をさらに抑制できる。
【０１１１】
あるいは、３つ以上の画素Ｐでリセット部ＲＳＴ及び増幅部ＡＭＰに加えて選択部ＡＤＲをそれぞれ共有するとともにリセット部ＲＳＴ、増幅部ＡＭＰ、及び選択部ＡＤＲをその共有している複数の画素Ｐで分配配置してもよい。
【０１１２】
すなわち、リセット部ＲＳＴに代わって選択部ＡＤＲが画素Ｐを選択状態／非選択状態にするための動作を行うので、リセット部ＲＳＴのドレイン側の電位は（例えば、ＶＤＤに）固定されていてもよい。選択部ＡＤＲは、例えば選択トランジスタであり、アクティブレベルの制御信号がゲートＡＤＲＧに供給された際にオンすることで画素Ｐを選択状態にし、ノンアクティブレベルの制御信号がゲートＡＤＲＧに供給された際にオフすることで画素Ｐを非選択状態にする。
【０１１３】
例えば、図２４に示す４つの画素Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（４，１）において、画素Ｐ（４，１）の増幅部ＡＭＰを選択部ＡＤＲに置き換え、選択部ＡＤＲ（選択トランジスタ）のドレインを画素Ｐ（２，１），Ｐ（３，１）のそれぞれの増幅部ＡＭＰのソースに接続する。図２６は、固体撮像装置２０５ｉを上記のように変形させた固体撮像装置の平面構成を示す図である。図２７は、固体撮像装置２５ｉを上記のように変形させた固体撮像装置の回路構成を示す図である。この場合も、画素Ｐごとにリセット部ＲＳＴ、増幅部ＡＭＰ、選択部ＡＤＲが設けられる構成に比べて、各画素Ｐごとに配置すべき素子数（トランジスタ数）を削減できる。なお、図２６に示すレイアウト構成上における画素Ｐ（１，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（２，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（３，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）と画素Ｐ（４，１）の電荷電圧変換部ＦＤ（半導体領域ＳＲ３）とは、配線により互いに電気的に接続されて同一の電圧を有するので、図２７に示すように、回路構成上は画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）、Ｐ（４，１）により共有された単一の電荷電圧変換素子として機能する。
【０１１４】
なお、第１の実施形態及び第２の実施形態では、素子分離部ＤＴＩが平面視において格子状に延びている場合（図１３参照）について例示的に説明している。しかし、素子分離部ＤＴＩが断面視において半導体基板ＳＢの表面ＳＢａから深さ方向に延び半導体基板ＳＢの裏面ＳＢｂまで貫通している場合、素子分離部ＤＴＩが平面視において格子状に延びていると、各画素ごとに基板コンタクトを設けて各画素ごとの半導体基板ＳＢの電位を安定化させる必要がある。
【０１１５】
例えば、画素間に設けられた素子分離部ＤＴＩが表面ＳＢａから裏面ＳＢｂまで貫通し（図４（ｂ）参照）、尚且つ画素と画素の四方の境界の全てを完全に囲う場合（図１３参照）には、画素の半導体領域は画素毎に完全に隔絶されることになる。この場合、図２８に示すように、画素の信号読みし回路を構成するＭＯＳトランジスタの第１導電型のウェル（例えばＰ−ｗｅｌｌ）については画素毎に基準電位に固定するために、Ｐ−ｗｅｌｌ（図４（ｂ）参照）に対して電気的に導通された基板コンタクトＳＢＣを半導体基板ＳＢの表面ＳＢａに設け、基板コンタクトＳＢＣに基板配線を接続し、その基板配線に基準電位を印加する必要がある。図２８は、各画素ごとに基板コンタクトＳＢＣを設けた場合の平面構成を示す図である。なお、図４〜図２７については、簡略化のため、基板コンタクトＳＢＣの図示及び説明が省略されている。
【０１１６】
このように、各画素ごとに基板コンタクトを設ける場合、基板コンタクトの分、各画素Ｐのｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙ（図４（ａ）参照）の縮小化が制限される可能性がある。
【０１１７】
そこで、素子分離部は、例えば図２９、図３1に示すように、平面視において、格子状のパターンから一部を取り除いて不連続としたパターンで構成することができる。
【０１１８】
図２９の場合、素子分離部ＤＴＩｐは、平面視において、１画素ピッチでｘ方向及びｙ方向にそれぞれ互いに分離されたパターンで構成されている。すなわち、画素の半導体領域が隣接する画素の半導体領域と素子分離部ＤＴＩｐにより部分的に隔絶されず連続的になる場合には、画素毎に基板コンタクトを設けて基準電位を印加する必要はない。例えば、素子分離部ＤＴＩｐは表面ＳＢａから裏面ＳＢｂまで貫通している（図４（ｂ）参照）が、図２８に示すように素子分離部ＤＴＩｐの一部分が画素の境界で非連続となる場合には、基準電位を印加する基板コンタクトＳＢＣは、複数画素に一つ設けるだけで良い。図３０は、素子分離部ＤＴＩｐの一部分が画素の境界で非連続となる場合に基板コンタクトＳＢＣを２画素につき１つ設ける構成を例示的に示している。
【０１１９】
あるいは、図３1の場合、素子分離部ＤＴＩｒは、平面視において、２画素ピッチでｘ方向及びｙ方向にそれぞれ互いに分離されたパターンで構成されている。
【０１２０】
このように、素子分離部を平面視において画素の境界で非連続となるように構成することで、各画素ごとの半導体基板ＳＢを部分的に電気的に接続できるので、各画素ごとに基板コンタクトを設ける必要がなくなり、各画素Ｐのｘ方向の幅Ｗｘ及びｙ方向の幅Ｗｙを容易に縮小できるようになる。
【０１２１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２２】
５，２０５  固体撮像装置、ＰＤ  信号蓄積部、ＳＲ１，ＳＲ２，ＳＲ２ｉ，ＳＲ２ｊ，ＳＲ３，ＳＲ４，ＳＲ４ｉ，ＳＲ４ｊ  半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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