(57)【要約】【課題】マスクずれに起因する表示面のムラの発生を抑制できるようにする。【解決手段】垂直方向に対して、グレーで示される第１の金属層に駆動用トランジスタＤＳ＿ＴＦＴと書き込み用トランジスタＷＳ＿ＴＦＴのソースおよびドレインを対向するように、かつ、相互に反対向きになるように構成し、それらを跨ぐように実線の枠で示される第２の金属層にゲートを構成する。このように構成することで、図中の上部に対して、下部で示されるように、矢印方向に第２の金属層がずれるようなマスクずれが生じても、飛び込み電圧に影響する寄生容量ＤＳ＿Ｃｇｄ，ＷＳ＿Ｃｇｓは、同様に増減するのでムラの発生を抑制できる。本技術は、有機ＥＬ表示装置に適用することができる。【選択図】図８
2015138252.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが画素を構成し、駆動電流により発光する発光部と、
画素容量に映像信号を書き込ませる書き込み用トランジスタと、
前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、
前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される
表示装置。
【請求項２】
前記駆動用トランジスタおよび前記書き込み用トランジスタは、いずれもＰチャンネルである、または、いずれもＮチャンネルである
請求項１に記載の表示装置。
【請求項３】
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのソースは、前記画素容量に接続されている
請求項１に記載の表示装置。
【請求項４】
前記駆動用トランジスタのドレインの電位が、前記書き込み用トランジスタが前記画素容量に映像信号を書き込む直前のタイミングで、中間電位に設定され、
次に、前記書き込み用トランジスタのゲート電位が、高位に設定されて、前記画素容量へ映像信号を書き込んだ後、低位に設定され、
その後、前記駆動用トランジスタのドレインの電位が高位に設定される
請求項１に記載の表示装置。
【請求項５】
前記書き込み用トランジスタのゲート電位が、前記画素容量へ映像信号を書き込んだ後、低位に設定されるときの第１の飛び込み電圧と、前記駆動用トランジスタのドレインの電位は高位に設定されるときの第２の飛び込み電圧とが相殺されるように、前記第１の金属層における前記駆動用トランジスタの前記ゲートおよび前記ドレイン間の寄生容量、並びに、前記書き込み用トランジスタの前記ゲートおよび前記ソース間の寄生容量が調整される
請求項４に記載の表示装置。
【請求項６】
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれの寄生容量のバランスを調整するダミー容量をさらに含む
請求項５に記載の表示装置。
【請求項７】
それぞれが画素を構成し、駆動電流により発光する発光部と、
画素容量に映像信号を書き込ませる書き込み用トランジスタと、
前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、
前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、表示装置および電子機器に関し、特に、有機ＥＬ素子からなる表示パネルにおけるマスクずれによる面内のムラによる性能の悪化を抑制できるようにした表示装置および電子機器に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ（Electro Luminescent）素子を用いた平面自発光型のパネル（ＥＬパネル）からなる表示装置の開発が近年盛んになっている。有機ＥＬ素子は有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬ素子は印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬ素子の応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
このような有機ＥＬ素子を利用した表示装置としては、例えば以下の特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１３３２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、有機ＥＬ素子を利用した表示装置において、画素回路を構成するＴＦＴ（Thin Firm Transistor）に寄生する静電容量は、理想的な駆動に対し、さまざまな副作用をもたらす。
【０００６】
例えば、ＴＦＴに寄生する静電容量は、製造過程で積層される金属基板からなるマスクずれなどにより表示面内でのバラつきとして現れ、駆動波形の立ち上がり、または立ち下がりの電位変化によって駆動条件に影響を与え、ムラとなって視認できる状態になる。
【０００７】
結果として、大型のディスプレイを構成するような場合、有機ＥＬ素子を用いた表示装置の大型化することで、そのムラがより目立つものになってしまう恐れがある。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、特に、マスクずれが生じても、駆動波形への影響を抑制できるような構成とすることでムラの発生を抑制するものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の表示装置は、それぞれが画素を構成し、駆動電流により発光する発光部と、画素容量に映像信号を書き込ませる書き込み用トランジスタと、前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される。
【００１０】
前記駆動用トランジスタおよび前記書き込み用トランジスタは、いずれもＰチャンネルである、または、いずれもＮチャンネルであるようにすることができる。
【００１１】
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのソースは、前記画素容量に接続されるようにすることができる。
【００１２】
前記駆動用トランジスタのドレインの電位が、前記書き込み用トランジスタが前記画素容量に映像信号を書き込む直前のタイミングで、中間電位に設定され、次に、前記書き込み用トランジスタのゲート電位が、高位に設定されて、前記画素容量へ映像信号を書き込んだ後、低位に設定され、その後、前記駆動用トランジスタのドレインの電位が高位に設定されるようにすることができる。
【００１３】
前記書き込み用トランジスタのゲート電位が、前記画素容量へ映像信号を書き込んだ後、低位に設定されるときの第１の飛び込み電圧と、前記駆動用トランジスタのドレインの電位は高位に設定されるときの第２の飛び込み電圧とが相殺されるように、前記第１の金属層における前記駆動用トランジスタの前記ゲートおよび前記ドレイン間の寄生容量、並びに、前記書き込み用トランジスタの前記ゲートおよび前記ソース間の寄生容量が調整されるようにすることができる。
【００１４】
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれの寄生容量のバランスを調整するダミー容量をさらに含ませるようにすることができる。
【００１５】
本技術の一側面の電子機器は、それぞれが画素を構成し、駆動電流により発光する発光部と、画素容量に映像信号を書き込ませる書き込み用トランジスタと、前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される。
【００１６】
本技術の一側面においては、それぞれが画素を構成する発光部が、駆動電流により発光され、書き込み用トランジスタにより、画素容量に映像信号が書き込まれ、駆動用トランジスタにより、前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流が制御され、第１の金属層により、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースが構成され、第２の金属層により、前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートが構成され、前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される。
【発明の効果】
【００１７】
本技術の一側面によれば、有機ＥＬ素子を利用した表示装置におけるムラの発生を抑制させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本技術を適用した表示装置の画素回路の一実施の形態の構成を説明する図である。
【図２】図１の画素回路の一般的な制御方法を説明するタイミングチャートである。
【図３】図２の一部を拡大表示したタイミングチャートである。
【図４】図１の画素回路に寄生容量を加味した回路図である。
【図５】書き込み処理が実行された後の等価回路である。
【図６】図１の画素回路の本技術を適用した制御方法を説明するタイミングチャートである。
【図７】図６の一部を拡大表示したタイミングチャートである。
【図８】図１の画素回路の構成例を説明する図である。
【図９】図８の画素回路にダミー容量を付加した構成例を説明する図である。
【図１０】本技術を適用した表示装置を電子機器に搭載したときの外観図である。
【発明を実施するための最良の形態】
【００１９】
＜表示装置の回路構成例＞
図１は、本技術を適用した表示装置の一実施の形態の構成例を示す回路図である。
【００２０】
図１の回路図は、有機ＥＬ（Electro Luminescent）素子を利用した平面自発光型のパネル（ＥＬパネル）からなる表示装置の１画素を構成する回路図である。
【００２１】
画素回路は、書き込み用トランジスタＷＳ＿ＴＦＴ、駆動用トランジスタＤＳ＿ＴＦＴ、画素容量Ｃｓ、および有機ＥＬ素子ＥＬを備えている。書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴは、いずれもThin Film Transistorより構成されている。尚、図中の容量ＣＥＬは、回路を構成することで発生する有機ＥＬ素子ＥＬの寄生容量であり、回路としての実態が存在するものではない。
【００２２】
書き込み用トランジスタＷＳ＿ＴＦＴは、ゲートが書き込み配線ＷＳに接続されており、ドレインに図示せぬ信号出力部より供給される映像信号の入力を受け付ける。また、書き込み用トランジスタＷＳ＿ＴＦＴのソースは、画素容量Ｃｓの一方の端部、および駆動用トランジスタＤＳのゲートに接続されている。駆動用トランジスタＤＳ＿ＴＦＴは、ドレインが駆動用配線ＤＳに接続されており、ドレインが画素容量Ｃｓの他方の端部、および有機ＥＬ素子ＥＬのアノードに接続されている。有機ＥＬ素子ＥＬのカソードは、所定の電位Ｖｃａｔｈに接続されている。寄生容量ＣＥＬは、有機ＥＬ素子ＥＬに並列接続された状態で存在する。
【００２３】
＜一般的な動作＞
次に、図２の波形図を参照して、一般的な動作について説明する。尚、図２は、映像信号Ｖｓｇ、書き込み配線を介した書き込み用信号ＷＳ、および駆動用配線を介した駆動信号ＤＳ、並びに、図１における駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａ、および有機ＥＬ素子ＥＬのアノード電圧Ｖｂのそれぞれの時系列の変化を示す波形図である。
【００２４】
時刻ｔ１乃至ｔ２において、駆動信号ＤＳが低位の状態で、かつ、書き込み信号ＷＳの出力が開始されて、回路の初期化処理が実行される。
【００２５】
時刻ｔ２乃至ｔ３において、駆動信号ＤＳが高位の状態に制御されて、駆動用トランジスタＤＳ＿ＴＦＴの閾値Ｖｔのバラつきを補正する閾値Ｖｔｈキャンセル処理が実行されて、閾値Ｖｔｈに対応する電圧が画素容量Ｃｓに書き込まれる。このとき、駆動信号ＤＳの上昇に伴って、駆動用トランジスタＤＳ＿ＴＦＴのアノード電圧Ｖｂが電位Ｖｂ０からＶｂ１に上昇する。
【００２６】
時刻ｔ３乃至ｔ４において、書き込み用トランジスタＷＳ＿ＴＦＴがオンにされて、画素容量Ｃｓに閾値Ｖｔｈに対応する電圧に足し込まれる形で、映像信号に対応した電圧が書き込まれ、書き込み信号ＷＳが低位の状態に制御される。このとき、駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａ、および有機ＥＬ素子ＥＬのアノード電圧Ｖｂが、それぞれ電位Ｖａ０からＶａ１に、電位Ｖｂ１からＶｂ２に上昇する。
【００２７】
そして、時刻ｔ４以降において、駆動用トランジスタＤＳ＿ＴＦＴのゲート−ソース間電位に応じた電流が、ドレイン−ソース間を流れて、有機ＥＬ素子ＥＬのアノードからカソードに流れることにより、有機ＥＬ素子ＥＬが発光する。
【００２８】
＜書き込み時の電圧降下＞
ところで、映像信号に対応した電圧が画素容量Ｃｓに書き込まれた後、発光が開始された直後、すなわち、時刻ｔ４の直後において、図３で示されるように、電圧Ｖａが降下する。ここで、図３は、時刻ｔ３乃至ｔ４の近傍を拡大したものである。
【００２９】
すなわち、図３における時刻ｔ４を経過した直後のタイミングで示されるように、駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａが、ΔＶａだけ電圧降下する。
【００３０】
＜電圧降下の原因＞
この電圧降下の原因は、回路の寄生容量によるものである。
【００３１】
ここで、電圧降下の原因を考えるうえで、図４で示されるような、書き込み用トランジスタＷＳ＿ＴＦＴおよび駆動用トランジスタＤＳ＿ＴＦＴの寄生容量を含めた回路を考える。
【００３２】
すなわち、図４においては、実態として存在する画素回路に対して、書き込み用トランジスタＷＳ＿ＴＦＴのゲート−ソース間の寄生容量ＷＳ＿Ｃｇｓ、書き込み用トランジスタＷＳ＿ＴＦＴのドレイン−ソース間の寄生容量ＷＳ＿Ｃｄｓ、駆動用トランジスタＤＳ＿ＴＦＴのゲート−ドレイン間の寄生容量ＤＳ＿Ｃｇｄ、および駆動用トランジスタＤＳ＿ＴＦＴのドレイン−ソース間の寄生容量ＤＳ＿Ｃｄｓが付加されている。
【００３３】
図４のような寄生容量を踏まえて書き込み時の動作を考えると以下のようになる。
【００３４】
すなわち、図４における書き込み用信号ＷＳが立ち下がる際、図中の点線の矢印で示される寄生容量ＷＳ＿Ｃｇｓを介して、駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａが引き下げられる。
【００３５】
また、このとき、有機ＥＬ素子ＥＬのアノード電圧Ｖｂも、書き込み用信号ＷＳが立ち下がる際、図中の点線の矢印で示される寄生容量ＷＳ＿Ｃｇｓ、および画素容量Ｃｓを介して引き下げられるが、寄生容量ＣＥＬが、画素容量Ｃｓに対して十分に大きいので、その影響が小さい。
【００３６】
結果として、有機ＥＬ素子ＥＬが発光する直前において、駆動用トランジスタＤＳ＿ＴＦＴのゲート−ソース間電圧Ｖｇｓが低下する。
【００３７】
表示パネル内においては、ドレインおよびソースを構成する第１の金属層を構成するマスクパターンと、ゲートを構成する第２の金属層を構成するマスクパターンとが積層されて構成されているが、このマスクパターンがずれるマスクずれにより寄生容量ＷＳ＿Ｃｇｓがバラつくことがあり、このバラつきにより有機ＥＬ素子ＥＬに流れ込む電流が変化し、ムラとして視認されることがある。
【００３８】
＜より詳細なムラの原因＞
ここで、このムラについて、より詳細な原因について説明する。
【００３９】
このムラが生じる現象には、映像信号が書き込まれる、図３における時刻ｔ４の直後のタイミングにおいて、書き込み用信号ＷＳがオフとされて、駆動用トランジスタＤＳ＿ＴＦＴのゲートとなる回路上の位置がハイインピーダンス状態になったときの動作が大きな影響を与える。
【００４０】
このときの等価回路は、図５で示されるような回路となる。
【００４１】
すなわち、駆動用トランジスタＤＳ＿ＴＦＴのゲート電位Ｖａとなる位置Ｖａを中心として、寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄ、および画素容量Ｃｓが、それぞれ接続された状態となる。
【００４２】
従って、書き込み用信号ＷＳが立ち下がることにより生じる飛び込み電圧ΔＶａは、図３で示される書き込み用信号ＷＳの電圧降下量が電位（−Ｖｗｓ）である場合、｛−Ｖｗｓ×ＷＳ＿Ｃｇｓ／（ＷＳ＿Ｃｇｓ＋Ｃｓ＋ＷＳ＿Ｃｇｄ）｝となる。
【００４３】
ここで、一般に画素容量Ｃｓは、寄生容量ＷＳ＿Ｃｇｓよりも十分に大きい（Ｃｓ＞＞ＷＳ＿Ｃｇｓ）ので、上述したマスクずれに起因して、寄生容量ＷＳ＿Ｃｇｓが１０％変化すると、飛び込み電圧ΔＶａも１０％変化することになり、かつ、書き込み用信号ＷＳは、映像信号Ｖｓｇによらず、一定であるため、低輝度発光時の映像信号Ｖｓｇが低い場合、駆動用トランジスタＤＳ＿ＴＦＴのゲート−ソース間電圧Ｖｇｓの変動が無視できないものとなる。
【００４４】
＜本技術の画素回路の制御方法＞
そこで、本技術においては、マスクずれによるバラつきに対応する制御方法と、画素回路の配線構成とにより上述したムラの発生を抑制している。
【００４５】
まず、図６，図７を参照して、本技術の画素回路の制御方法について説明する。
【００４６】
図６，図７は、基本的に、上述した図２，図３の波形図と同様である。すなわち、本技術についても、時刻ｔ０乃至ｔ１１における処理については、上述した時刻ｔ１乃至ｔ３の処理と同様の処理であるので、その説明は省略する。
【００４７】
時刻ｔ１１において、駆動用信号ＤＳの電圧が高位と低位の中間となる中間電位に切り替えられる。このとき、駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａは、低インピーダンス状態となるため、駆動用信号ＤＳの立下り電位差（−Ｖｄｓ）による寄生容量ＤＳ＿Ｃｇｄを経由した飛び込み電圧が発生するものの微小であると考えらえる。
【００４８】
時刻ｔ１２乃至ｔ１３において、書き込み用トランジスタＷＳ＿ＴＦＴがオンにされて、画素容量Ｃｓに閾値Ｖｔｈに対応する電圧に足し込まれる形で、映像信号に対応した電圧が書き込まれ、書き込み信号ＷＳが低位の状態に制御される。
【００４９】
そして、時刻ｔ１３の直後において、上述したように、書き込み用信号ＷＳの立ち下がり電位差（−Ｖｗｓ）による寄生容量ＷＳ＿Ｃｇｓに起因する飛び込み電圧（ΔＶａ１）だけ、駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａが降下する。また、このタイミング以降において、駆動用トランジスタＤＳ＿ＴＦＴはオンとされるが、駆動信号用ＤＳの電圧が中間電位であるため、有機ＥＬ素子ＥＬに電流が流れず、発光はしない状態となる。
【００５０】
時刻ｔ１４において、駆動用信号ＤＳが、高位の状態に切り替えられることにより、有機ＥＬ素子ＥＬに電流が流れて、発光が開始される。このとき、寄生容量ＤＳ＿Ｃｇｄを介して駆動用トランジスタＤＳ＿ＴＦＴのゲート電圧Ｖａが、立ち上がり電位差（Ｖｄｓ）による飛び込み電圧（ΔＶａ２）だけ上昇される。
【００５１】
従って、この飛び込み電圧（ΔＶａ１）と飛び込み電圧（ΔＶａ２）とが相互に相殺するように回路を構成することで、飛び込み電圧による影響を低減させることが可能となる。
【００５２】
尚、書き込み処理を実行する前に駆動用信号ＤＳを中間電位とする制御については、本出願人により出願されている特開２０１１−１０７１８７号公報を参照されたい。
【００５３】
＜画素回路の配線構成＞
本技術を適用した画素回路の配線構成は、上述した制御方法で制御することにより、上述した飛び込み電圧（ΔＶａ１）と飛び込み電圧（ΔＶａ２）とが相互に相殺する構成とされている。
【００５４】
そこで、図８の配線図を参照して、画素回路の配線構成について説明する。尚、図８，図９において、実線で囲まれたグレーに色付けされた領域が、書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴのそれぞれのソースおよびドレインを形成する第１の金属層を表し、実線で囲まれた白色の領域がゲートを形成する第２の金属層を表しており、相互に積層された状態の上面図である。したがって、図８においては、これらの金属層以外の、例えば、半導体層などは記述されておらず、第１の金属層、および第２の金属層は、図８の紙面に対して前後する構成となっている。
【００５５】
第１の金属層は、例えば、アルミニウムなどにより構成されており、第２の金属層は、例えば、モリブデンなどにより構成されている。また、図中のコンタクトＰ１乃至Ｐ３は、第１の金属層および第２の金属層とを電気的に接続している。
【００５６】
図８の配線図Ａで示されるように、最上部には水平方向に駆動用配線ＤＳが配置されてりその中央下部には、駆動用トランジスタＤＳ＿ＴＦＴが構成されている。より詳細には、駆動用配線ＤＳに駆動用トランジスタＤＳ＿ＴＦＴのドレインＤＳ＿Ｄが設けられており、その下の、垂直方向に対向する位置にソースＤＳ＿Ｓが設けられている。ドレインＤＳ＿ＤおよびソースＤＳ＿Ｓのそれぞれは、いずれも第１の金属層に設けられているが直接電気的に接触しておらず、図中の垂直方向に対向しており、その端部を相互に跨ぐように、その上層、または下層に第２の金属層からなるゲートＤＳ＿Ｇが設けられている。
【００５７】
図８の配線図Ａにおける、第１の金属層におけるソースＤＳ＿Ｓの下部には、ソースＤＳ＿Ｓに接続された状態で画素容量Ｃｓの一方の電極板Ｃｓ＿ＤＳが設けられており、さらに、その電極板の左部には有機ＥＬ素子ＥＬのアノード端子ＥＬ＿Ａｎｏｄｅが設けられている。
【００５８】
また、電極板Ｃｓ＿ＤＳの上層、または下層に第２の金属層からなる画素容量Ｃｓの他方の電極板Ｃｓ＿Ｇが設けられている。
【００５９】
一方、図８の配線図Ａにおける最下部には、水平方向に書き込み用配線ＷＳが設けられており、その上には、書き込み用トランジスタＷＳ＿ＴＦＴが設けられている。さらに、図８の配線図Ａにおける、右部には、垂直方向に第２の金属層からなる映像信号用配線Ｖｓｇが設けられている。
【００６０】
第１の金属層に設けられた書き込み用トランジスタＷＳ＿ＴＦＴのドレインＷＳ＿Ｄは、第２の金属層に設けられた映像信号用配線ＶｓｇとコンタクトＰ２により電気的に接続されている。また、第１の金属層に設けられた書き込み用トランジスタＷＳ＿ＴＦＴのソースＷＳ＿Ｓは、第２の金属層に設けられた画素容量Ｃｓの電極板Ｃｓ＿ＧとコンタクトＰ１により電気的に接続されている。そして、第１の金属層にはドレインＷＳ＿ＤとソースＷＳ＿Ｓとが電気的に非接触で、かつ、垂直方向に対向する位置に設けられている。また、ドレインＷＳ＿ＤとソースＷＳ＿Ｓとの相互の端部を跨ぐように、書き込み用トランジスタＷＳ＿ＴＦＴのゲートＷＳ＿Ｇが第２の金属層に設けられている。
【００６１】
ところで、上述した書き込み用信号ＷＳの立ち下がりの際の飛び込み電圧（ΔＶａ１）および駆動用信号ＤＳの立ち上がりの際の飛び込み電圧（ΔＶａ２）は、それぞれ以下の式（１），式（２）のように表される。
【００６２】
ΔＶａ１＝Ｖｗｓ×（ＷＳ＿Ｃｇｓ）／｛（ＷＳ＿Ｃｇｓ）＋Ｃｓ＋（ＤＳ＿Ｃｇｄ）｝
・・・（１）
【００６３】
ΔＶａ２＝Ｖｄｓ×（ＤＳ＿Ｃｇｄ）／｛（ＷＳ＿Ｃｇｓ）＋Ｃｓ＋（ＤＳ＿Ｃｇｄ）｝
・・・（２）
【００６４】
ここで、Ｖｗｓは、書き込み用信号ＷＳの立ち下がり電位差であり、Ｖｄｓは、駆動用信号ＤＳの立ち上がり電位差である。また、ＷＳ＿Ｃｇｓ，Ｃｓ，ＤＳ＿Ｃｇｄは、寄生容量ＷＳ＿Ｃｇｓ，Ｃｓ，ＤＳ＿Ｃｇｄの容量である。
【００６５】
従って、ΔＶａ１＝ΔＶａ２となれば、相殺されて飛び込み電圧の影響が打ち消されることになる。そこで、ΔＶａ１＝ΔＶａ２となる条件を上述の式（１），式（２）から導出することを考える。寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄはいずれも画素容量Ｃｓよりも十分に小さいので、式（１），式（２）より、以下の式（３）の関係が満たされるように回路が構成されることで、飛び込み電圧による影響を抑制することができる。
【００６６】
Ｖｗｓ×（ＷＳ＿Ｃｇｓ）＝Ｖｄｓ×（ＤＳ＿Ｃｇｄ）
・・・（３）
【００６７】
すなわち、以上の式（３）の関係が満たされるように配線の電極を構成する必要がある。
【００６８】
ところで、図８の配線図Ａで示されるように、第１の金属層における書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴの、それぞれのドレインＷＳ＿ＤおよびソースＷＳ＿Ｓ、並びにドレインＤＳ＿ＤおよびソースＤＳ＿Ｓは、それぞれが垂直方向であって、相互に上下が逆方向に対向した配置とされ、それらを跨ぐように第２の金属層におけるゲートＷＳ＿Ｇ，ＤＳ＿Ｇが設けられている。
【００６９】
また、このような構成により、書き込み用トランジスタＷＳ＿ＴＦＴのソースＷＳ＿Ｓの下端部とゲートＷＳ＿Ｇの上段部とが重なり合って、寄生容量ＷＳ＿Ｃｇｓが構成される。同様に、駆動用トランジスタＤＳ＿ＴＦＴのドレインＤＳ＿Ｄの下端部とゲートＤＳ＿Ｇの状端部とが重なり合って、寄生容量ＤＳ＿Ｃｇｄが構成されている。
【００７０】
このような構成により、例えば、図８の配線図Ｂで示されるように、第２の金属層だけが図中の矢印で示されるように上方向にずれて、いわゆるマスクずれが生じた場合、寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄはいずれも増加する。また、図示しないが、下方向にずれた場合、いずれも減少する。
【００７１】
すなわち、書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴのドレインＤＳ＿Ｄのそれぞれのドレインとソースとを同一方向に対向して配置して、かつ、２のトランジスタの相互で逆方向に配置することで、マスクずれに対して生じる寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄの増減を一致するようにすることができる。さらに、この場合、図８の配線図Ｂで示されるように、水平方向のマスクずれが生じたときでも、マスクずれに対して生じる寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄの増減は一致する。また、必要に応じて、上述の式（３）の関係が満たされるように、寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄがバランスするように面積による調整をするようにしてもよい。このような配線構成とすることにより、上述した式（３）の関係を維持する上で有効な配置とすることが可能となり、結果として、ムラの発生を抑制することが可能となる。
【００７２】
尚、以上においては、図中の上から、ドレインＤＳ＿Ｄ、ソースＤＳ＿Ｓ、ソースＷＳ＿Ｓ、およびドレインＷＳ＿Ｄとなるように垂直方向に配置する例について説明してきたが、当然の如く、いずれの方向であってもよい。また、寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄの増減が一致するならば、その他の順序でもよく、例えば、逆方向の順序で配置されてもよいものである。また、図８の例においては、書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴは、Ｎチャンネル、およびＰチャンネルのいずれかに揃える必要があるが、Ｎチャンネル、およびＰチャンネルが混在する場合、また前述の説明と異なる画素回路構成、駆動方式の場合でも、書き込み用トランジスタＷＳ＿ＴＦＴ、および駆動用トランジスタＤＳ＿ＴＦＴの寄生容量と駆動電圧の電位変化による飛び込み電圧が相殺されるように配置を行うことによって同様の効果を奏することが可能となる。
【００７３】
＜ダミー容量＞
また、寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄのいずれか一方の容量が極端に大きく、マスクずれによる影響を抑制することができない場合、容量が小さな寄生容量に対して、ダミー容量を付加することで容量のバランスをとるようにしてもよい。
【００７４】
すなわち、例えば、図８の配線図Ａの構成において、寄生容量ＷＳ＿Ｃｇｓが寄生容量ＤＳ＿Ｃｇｄに対して極端に小さい場合、図９の配線図Ａで示されるように、第１の金属層のゲートＷＳ＿Ｇ、および第２の金属層のソースＷＳ＿Ｓのそれぞれの面積を増やすようにダミー容量ＣＤを設けるようにする。
【００７５】
このようにすることで、例えば、図９の配線図Ｂで示されるように、第２の金属層が図中の矢印で示されるように上方向にマスクずれが生じても、寄生容量ＷＳ＿Ｃｇｓにダミー容量ＣＤが含まれる状態で容量を増加させることが可能になる。また、図示しないが下方向にずれた場合、寄生容量ＷＳ＿Ｃｇｓにダミー容量ＣＤが含まれる状態で容量が減少する。
【００７６】
これにより、上述した式（３）で示される条件を維持できるように寄生容量ＷＳ＿Ｃｇｓ（含むダミー容量ＣＤ），ＤＳ＿Ｃｇｄの大きさを変化させることが可能となり、結果として、ムラの発生を抑制することが可能となる。
【００７７】
尚、以上においては、ダミー容量ＣＤを寄生容量ＷＳ＿Ｃｇｓに付加する例について説明してきたが、当然のことながら必要に応じて寄生容量ＤＳ＿Ｃｇｄに付加するようにしても良い。
【００７８】
＜本技術の表示装置を電子機器に搭載する例＞
上述の図１の画素回路からなる有機ＥＬ素子を利用した表示装置は、電子機器に搭載することができる。図１０は、本技術を適用した表示装置を搭載した電子機器の一例であるスマートフォンの外観を示した図である。
【００７９】
スマートフォン１１は、例えば、図１０の上部または下部で示されるように、本技術を適用した表示装置により構成される表示部２１、筐体２２、および操作部２３を備えている。操作部２３は、図１０の上部で示されるように、筐体２２の前面に設けられる構成としてもよいし、図１０の下部で示されるように筐体２２の上面に設けられる構成とするようにしてもよい。
【００８０】
上述した実施の形態の説明から明らかなように、本技術を適用した表示装置は、例えば、スマートフォン１１の表示部２１として用いられることにより、飛び込み電圧に起因する表示ムラを抑制でき、表示部２１の画質向上に寄与することができる。
【００８１】
以上の如く、マスクずれが生じても、書き込み用信号ＷＳの立ち下がりの際の飛び込み電圧（ΔＶａ１）および駆動用信号ＤＳの立ち上がりの際の飛び込み電圧（ΔＶａ２）が、相殺するように、飛び込み電圧（ΔＶａ１），（ΔＶａ２）に影響を与える寄生容量ＷＳ＿Ｃｇｓ，ＤＳ＿Ｃｇｄが変化するように配線を構成するようにしたので、ムラの発生を抑制することが可能となる。
【００８２】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８３】
尚、本技術は、以下のような構成も取ることができる。
（１）  それぞれが画素を構成し、駆動電流により発光する発光部と、
画素容量に映像信号を書き込ませる書き込み用トランジスタと、
前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、
前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される
表示装置。
（２）  前記駆動用トランジスタおよび前記書き込み用トランジスタは、いずれもＰチャンネルである、または、いずれもＮチャンネルである
（１）に記載の表示装置。
（３）  前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのソースは、前記画素容量に接続されている
（１）または（２）に記載の表示装置。
（４）  前記駆動用トランジスタのドレインの電位が、前記書き込み用トランジスタが前記画素容量に映像信号を書き込む直前のタイミングで、中間電位に設定され、
次に、前記書き込み用トランジスタのゲート電位が、高位に設定されて、前記画素容量へ映像信号を書き込んだ後、低位に設定され、
その後、前記駆動用トランジスタのドレインの電位が高位に設定される
（１）乃至（３）のいずれかに記載の表示装置。
（５）  前記書き込み用トランジスタのゲート電位が、前記画素容量へ映像信号を書き込んだ後、低位に設定されるときの第１の飛び込み電圧と、前記駆動用トランジスタのドレインの電位は高位に設定されるときの第２の飛び込み電圧とが相殺されるように、前記第１の金属層における前記駆動用トランジスタの前記ゲートおよび前記ドレイン間の寄生容量、並びに、前記書き込み用トランジスタの前記ゲートおよび前記ソース間の寄生容量が調整される
（４）に記載の表示装置。
（６）  前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれの寄生容量のバランスを調整するダミー容量をさらに含む
（５）に記載の表示装置。
（７）  それぞれが画素を構成し、駆動電流により発光する発光部と、
画素容量に映像信号を書き込ませる書き込み用トランジスタと、
前記画素容量に書き込まれた映像信号に基づいて、前記発光部の駆動電流を制御する駆動用トランジスタと、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのドレインおよびソースを構成する第１の金属層と、
前記駆動用トランジスタおよび前記書き込み用トランジスタのそれぞれのゲートを構成する第２の金属層とを含み、
前記第１の金属層における前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースがそれぞれ同一の所定の方向に対して対向する構成とされ、さらに、前記駆動用トランジスタおよび前記書き込み用トランジスタの前記ドレインおよび前記ソースそれぞれが前記同一の所定の方向に対して相互に逆方向に対向して構成される
電子機器。
【符号の説明】
【００８４】
ＷＳ＿ＴＦＴ  書き込み用トランジスタ，  ＤＳ−ＦＴＦ  駆動用トランジスタ，  Ｃｓ  画素容量，  ＥＬ  有機ＥＬ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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