(57)【要約】【課題】ＳＪ構造を有する半導体装置において、出力容量損失を低減しつつ、リカバリノイズやサージ電圧の増加も抑制する。【解決手段】第２導電型カラム領域３および第２導電型カラム領域３上に位置する半導体層４の少なくともいずれか一方に、第１電極１３と第２電極１２との間の電圧が０であるときに非空乏層領域を有する第１導電型領域６を形成する。そして、第１電極１３と第２電極１２との間の電圧が所定電圧であるとき、第１導電型カラム領域２と第２導電型カラム領域３および第２導電型層４との界面に形成される空乏層１４と、第１導電型領域６と当該第１導電型領域６が形成される領域の界面との間に形成される空乏層１４とが繋がるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型または第２導電型にて構成された半導体層（１）と、
前記半導体層上に形成された第１導電型カラム領域（２）と、
前記半導体層上に形成され、前記第１導電型カラム領域と共にスーパージャンクション構造を構成する第２導電型カラム領域（３）と、
前記第１導電型カラム領域および前記第２導電型カラム領域上に形成された第２導電型層（４）と、を有する半導体基板（５）を備え、
前記半導体層と電気的に接続される第１電極（１３）と前記第２導電型層と電気的に接続される第２電極（１２）との間に電流を流す半導体装置において、
前記第２導電型カラム領域および前記第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方に第１導電型領域（６）が形成され、
前記第１導電型領域は、前記第１電極と前記第２電極との間の電圧が０であるときに非空乏層領域を有し、
前記第１電極と前記第２電極との間の電圧が所定電圧であるとき、前記第１導電型カラム領域と前記第２導電型カラム領域および前記第２導電型層との界面に形成される空乏層（１４）と、前記第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層（１４）とが繋がることを特徴とする半導体装置。
【請求項２】
前記第１電極と前記第２電極との間の電圧が０であるとき、前記第１導電型カラム領域と前記第２導電型カラム領域および前記第２導電型層との界面に形成される空乏層と、前記第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型領域は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型領域は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１導電型領域は、前記半導体基板の面方向において、前記第２導電型カラム領域の全面に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１導電型領域は、前記半導体基板の面方向において、前記第２導電型カラム領域の一部に形成されており、
前記第２導電型カラム領域は、前記第２導電型層と繋がっていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体層の面方向と平行な一方向に延設されると共に、当該一方向と直交する方向に繰り返し配列されており、
前記第１導電型領域は、前記第１導電型カラム領域および前記第２導電型カラム領域の配列方向の長さが前記第２導電型カラム領域の前記配列方向の長さより短くされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第２導電型カラム領域の前記配列方向の長さに対する第１導電型カラム領域の前記配列方向の長さの割合が３以下である場合、前記第２導電型カラム領域の前記配列方向の長さに対する前記第１導電型領域の前記配列方向の長さの割合が３３％以上であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体層の面方向と平行な一方向に延設されると共に、当該一方向と直交する方向に繰り返し配列されており、
前記第１導電型領域は、前記一方向の長さが前記第２導電型カラム領域の前記一方向の長さより短くされていることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
第２導電型カラム領域の前記第１導電型カラム領域および前記第２導電型カラム領域の配列方向の長さに対する第１導電型カラム領域の前記配列方向の長さの割合が３以下である場合、前記第２導電型カラム領域の前記一方向の長さに対する前記第１導電型領域の前記一方向の長さの割合が３３％以上であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１導電型領域は、前記第２導電型カラム領域の表層部に形成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第１導電型領域は、前記第２導電型カラム領域の表層部と前記表層部と反対側の底部との間に形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載に記載の半導体装置。
【請求項１３】
前記第１導電型領域は、前記半導体基板の厚さ方向において、前記第２導電型カラム領域に複数形成されていることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト領域としてのＮ型カラム領域とＰ型カラム領域とが配置されたスーパージャンクション構造（以下、ＳＪ構造という）を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ドリフト領域としてのＮ型カラム領域とＰ型カラム領域とが交互に繰り返し配置されたＳＪ構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置では、ＳＪ構造の上にベース層が形成され、ベース層の表層部にソース層が形成されている。そして、ソース層およびベース層を貫通してＮ型カラム領域に達するトレンチが形成され、当該トレンチにゲート絶縁膜およびゲート電極が順に形成されている。
【０００３】
また、ベース層上には、ソース層およびベース層と電気的に接続されるソース電極が形成され、ドレイン層上には、ドレイン層と電気的に接続されるドレイン電極が形成されている。
【０００４】
なお、Ｐ型カラム領域およびＮ型カラム領域は、カラム幅が等しくされていると共に不純物濃度が等しくされ、チャージバランスが維持されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２００３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置では、Ｐ型カラム領域がソース電位（ベース層の電位）と等しくなるために、ドレイン−ソース間の容量が大きくなる。したがって、スイッチング損失となる出力容量損失が増加するという問題がある。
【０００７】
また、上記半導体装置では、ダイオード動作のオン状態からオフ状態に変化する際、Ｐ型カラム領域およびＮ型カラム領域に蓄積されているキャリアがＰ型カラム領域を介してソース電極から急峻に抜き取られるためにハードリカバリとなる。このため、リカバリノイズやサージ電圧が増加するという問題もある。
【０００８】
本発明は上記点に鑑みて、ＳＪ構造を有する半導体装置において、出力容量損失を低減しつつ、リカバリノイズやサージ電圧の増加も抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型または第２導電型にて構成された半導体層（１）と、半導体層上に形成された第１導電型カラム領域（２）と、半導体層上に形成され、第１導電型カラム領域と共にＳＪ構造を構成する第２導電型カラム領域（３）と、第１導電型カラム領域および第２導電型カラム領域上に形成された第２導電型層（４）と、を有する半導体基板（５）を備え、半導体層と電気的に接続される第１電極（１３）と第２導電型層と電気的に接続される第２電極（１２）との間に電流を流す半導体装置において、以下の点を特徴としている。
【００１０】
すなわち、第２導電型カラム領域および第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方には、第１導電型領域（６）が形成され、第１導電型領域は、第１電極と第２電極との間の電圧が０であるときに非空乏層領域を有し、第１電極と第２電極との間の電圧が所定電圧であるとき、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることを特徴としている。
【００１１】
これによれば、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることにより、第２導電型カラム領域をフローティング状態とできる。このため、ドレイン−ソース間の容量を減少でき、出力容量損失の低減を図ることができる。
【００１２】
また、第２導電型カラム領域および第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方に第１導電型領域が形成されている。このため、ダイオード動作のオン状態からオフ状態に変化して第１導電型カラム領域および第２導電型カラム領域内のキャリアが第２導電型カラム領域を介して第２電極から抜き取られる際、第１導電型領域が障壁となる。このため、キャリアが緩やかに第２電極に抜き取られるソフトリカバリとなり、リカバリノイズやサージ電圧が増加することを抑制できる。
【００１３】
この場合、請求項２に記載の発明のように、第１電極と第２電極との間の電圧が０であるとき、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がるようにできる。
【００１４】
これによれば、第１電極と第２電極との間の電圧が０であるとき、つまり、第１電極と第２電極との間に電流が流れないオフ状態のときのドレイン−ソース間の容量を減少することができる（図５参照）。このため、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくでき、スイッチングノイズやゲート誤作動が発生することを抑制できる。
【００１５】
また、請求項３に記載の発明のように、第１導電型領域の単位面積当たりの電荷量を２．０×１０−８Ｃ／ｃｍ２以上とすることができる（図９参照）。これによれば、出力容量損失を大きく減少できる。
【００１６】
そして、請求項４に記載の発明のように、第１導電型領域の単位面積当たりの電荷量を３．０×１０−７Ｃ／ｃｍ２以下とすることができる（図８参照）。これによれば、耐圧が低下することを抑制できる。
【００１７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】半導体基板の深さ方向における余剰濃度を示す図である。
【図３Ａ】図１に示す半導体装置の空乏層の状態を示す図である。
【図３Ｂ】図１に示す半導体装置の空乏層の状態を示す図である。
【図３Ｃ】図１に示す半導体装置の空乏層の状態を示す図である。
【図３Ｄ】図１に示す半導体装置の空乏層の状態を示す図である。
【図４Ａ】従来の半導体装置の空乏層の状態を示す図である。
【図４Ｂ】従来の半導体装置の空乏層の状態を示す図である。
【図４Ｃ】従来の半導体装置の空乏層の状態を示す図である。
【図５】ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。
【図６】Ｎ型領域の厚さと耐圧との関係を示すシミュレーション結果である。
【図７】Ｎ型領域の不純物濃度と耐圧との関係を示すシミュレーション結果である。
【図８】Ｎ型領域の単位面積当たりの電荷量と耐圧との関係を示すシミュレーション結果である。
【図９】Ｎ型領域の単位面積当たりの電荷量と出力容量損失との関係を示すシミュレーション結果である。
【図１０】Ｎ型領域の単位面積当たりの電荷量と出力容量損失との関係を示すシミュレーション結果である。
【図１１】本発明の第２実施形態における半導体装置の断面図である。
【図１２Ａ】図１１に示す半導体装置の空乏層の状態を示す図である。
【図１２Ｂ】図１１に示す半導体装置の空乏層の状態を示す図である。
【図１２Ｃ】図１１に示す半導体装置の空乏層の状態を示す図である。
【図１２Ｄ】図１１に示す半導体装置の空乏層の状態を示す図である。
【図１３】ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。
【図１４】本発明の第３実施形態における半導体装置の断面図である。
【図１５】Ｐ型カラム領域の幅に対するＮ型領域の幅の割合と出力容量損失との関係を示す図である。
【図１６】Ｐ型カラム領域の幅に対するＮ型領域の幅の割合が１００％以上となる半導体装置の断面図である。
【図１７】Ｐ型カラム領域の幅に対するＮ型領域の幅の割合と出力容量損失との関係を示す図である。
【図１８】Ｎ型領域のバラツキと出力容量損失との関係を示すシミュレーション結果である。
【図１９】Ｎ型領域のバラツキと耐圧との関係を示すシミュレーション結果である。
【図２０】本発明の第４実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
【図２１】Ｐ型カラム領域の長手方向の長さに対するＮ型領域の長手方向の長さの割合と出力容量損失との関係を示すシミュレーション結果である。
【図２２】本発明の第５実施形態における半導体装置の断面図である。
【図２３】ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。
【図２４】本発明の第６実施形態における半導体装置の断面図である。
【図２５】ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。
【図２６】本発明の他の実施形態における半導体装置の断面図である。
【図２７Ａ】本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
【図２７Ｂ】本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
【図２７Ｃ】本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
【図２７Ｄ】本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２０】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、トレンチゲート型の縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成された半導体装置を例に挙げて説明する。
【００２１】
図１に示されるように、半導体装置は、シリコン基板等で構成されるＮ＋型のドレイン層１上に、ドリフト領域としてのＮ型カラム領域２およびＰ型カラム領域３がＳＪ構造を構成するように形成されている。本実施形態では、これらＮ型カラム領域２およびＰ型カラム領域３は、ドレイン層１の面方向と平行な一方向（図１中紙面垂直方向）に延設されると共に、当該一方向と直交する方向（図１中紙面左右方向）に繰り返し配列されている。そして、ＳＪ構造の上に、Ｐ＋型のベース層４が形成されて半導体基板５が構成されている。
【００２２】
なお、Ｎ型カラム領域２およびＰ型カラム領域３は、Ｎ型カラム領域２およびＰ型カラム領域３の配列方向を幅方向とすると、カラム幅がそれぞれ等しくされていると共に、不純物濃度がそれぞれ等しくされている。特に限定されるものではないが、本実施形態では、カラム幅が３μｍ（カラムピッチが６μｍ）とされ、不純物濃度が８．０×１０１５ｃｍ−３とされている。また、Ｎ型カラム領域２、Ｐ型カラム領域３、ベース層４はシリコン等で構成されている。
【００２３】
また、Ｐ型カラム領域３には、Ｎ型領域６が形成されている。本実施形態では、Ｎ型領域６は、Ｐ型カラム領域３の表層部の全面に形成されている。なお、図１では、Ｐ型カラム領域３を１つのみ図示しているが、実際には、Ｐ型カラム領域３は複数形成されている。そして、Ｎ型領域６は任意のＰ型カラム領域３に形成されている。つまり、Ｎ型カラム領域６は、複数のＰ型カラム領域３の全てに形成されていてもよいし、複数のＰ型カラム領域３の１つのみに形成されていてもよい。すなわち、Ｎ型領域６が形成されるＰ型カラム領域３の数は適宜変更可能である。また、Ｎ型領域６の具体的な単位面積当たりの電荷量については後述する。
【００２４】
ベース層４の表層部には、Ｎ型カラム領域２よりも高不純物濃度とされたＮ＋型のソース層７が形成されている。なお、特に図示しないが、ベース層４の表層部に、当該ベース層４よりも高不純物濃度とされたＰ＋型のコンタクト層が形成されていてもよい。
【００２５】
また、ソース層７およびベース層４を貫通してＮ型カラム領域２に達するように、トレンチ８が形成されている。本実施形態では、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３の延設方向（図１中紙面垂直方向）を長手方向として複数本等間隔に並べて形成されている。
【００２６】
そして、トレンチ８の表面を覆うようにゲート絶縁膜９が形成されており、このゲート絶縁膜９の表面にトレンチ８を埋め込むようにドープトＰｏｌｙ−Ｓｉ等で構成されるゲート電極１０が形成されている。このようにしてトレンチゲート構造が構成されている。
【００２７】
また、トレンチゲート構造およびベース層４上にはゲート電極１０を覆うように層間絶縁膜１１が形成され、この層間絶縁膜１１上にソース電極１２が形成されている。そして、このソース電極１２は、層間絶縁膜１１に形成されたコンタクトホール１１ａを通じてソース層７やベース層４（コンタクト層）と電気的に接続されている。一方、ドレイン層１におけるＳＪ構造と反対側には、ドレイン層１と電気的に接続されるドレイン電極１３が形成されている。
【００２８】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型が本発明の第１導電型に相当し、Ｐ型が本発明の第２導電型に相当している。また、ドレイン層１が本発明の半導体層に相当し、Ｎ型カラム領域２が本発明の第１導電型カラム領域に相当し、Ｐ型カラム領域３が本発明の第２導電型カラム領域に相当し、ベース層４が本発明の第２導電型層に相当し、Ｎ型領域６が本発明の第１導電型領域に相当している。そして、ソース電極１２が本発明の第２電極に相当し、ドレイン電極１３が本発明の第１電極に相当している。
【００２９】
このような半導体装置では、基本的には、ゲート電極１０に対してゲート電圧が印加されていないときには、トレンチ８と接する部分のベース層４にチャネルが形成されない。そして、ゲート電極１０に所定のゲート電圧が印加されると、トレンチ８と接する部分のベース層４に導電型が反転したチャネルが形成され、チャネルを介してソース電極１２とドレイン電極１３との間に電流が流れる。
【００３０】
次に、本実施形態の半導体装置における半導体基板５のチャージバランスについて図２を参照しつつ説明する。
【００３１】
上記のように、Ｎ型カラム領域２とＰ型カラム領域３とは、それぞれのカラム幅が等しくされていると共に、それぞれの不純物濃度が等しくされている。このため、図２に示されるように、半導体基板５の余剰濃度は、厚さ（深さ）方向において、ベース層４が形成されている部分ではＰリッチな状態となる。また、ＳＪ構造におけるＮ型領域６が形成されている部分ではＮリッチな状態となり、ＳＪ構造におけるＮ型領域６が形成されていない部分ではチャージバランスが等しくなる。そして、ドレイン層１が形成されている部分ではＮリッチな状態となる。
【００３２】
このような半導体装置では、図３Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、空乏層１４は、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面、Ｐ型カラム領域３とＮ型領域６とのＰＮ接合面に形成される。つまり、本実施形態では、ドレイン−ソース間の電圧が０Ｖである場合、空乏層１４によってベース層４とＰ型カラム領域３とが分断されてＰ型カラム領域３がフローティング状態となっている。
【００３３】
そして、ドレイン−ソース間に低電圧が印加されると、ベース層４がソース電位となり、Ｎ型カラム領域２およびＮ型領域６がドレイン電位となる。このため、図３Ｂに示されるように、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面に形成された空乏層１４が広がり、Ｎ型領域６がこの空乏層１４で覆われる。そして、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面に形成された空乏層１４と、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４とが一体化する。なお、図３Ｂの状態では、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４はほぼ変化しない。
【００３４】
続いて、ドレイン−ソース間の電圧が高くなると、図３Ｃに示されるように、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４が広がる。なお、このとき、Ｐ型カラム領域３は、フローティング状態からソース電位より高い電位状態になり、ソース電位とは等しくならない。そして、ドレイン−ソース間の電圧がさらに高くなると、図３Ｄに示されるように、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
【００３５】
これに対し、Ｐ型カラム領域３にＮ型領域６を備えない従来の半導体装置では、図４Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、空乏層１４は、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に沿って形成される。なお、Ｐ型カラム領域３は、ベース層４の電位と等しくなっている。そして、ドレイン−ソース間に低電圧が印加されると、図４Ｂに示されるように、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に沿って形成された空乏層１４が広がる。続いて、ドレイン−ソース間の電圧がさらに高くなると、図４Ｃに示されるように、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
【００３６】
このように、本実施形態の半導体装置では、オフ状態において、Ｐ型カラム領域３をフローティング状態にできる。このため、図５に示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ）の場合のドレイン−ソース間の容量を減少することができる。したがって、出力容量損失の低減を図ることができる。なお、本実施形態では、ドレイン−ソース間の電圧が０Ｖの場合が本発明の第１電極と第２電極との間が所定電圧であるときに相当している。
【００３７】
また、ドレイン−ソース間の電圧が０Ｖである際のドレイン−ソース間の容量を減少することができるため、図５中に矢印Ａ、Ｂで示したように、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくできる。このため、スイッチングノイズやゲート誤作動が発生することを抑制できる。なお、図５は、ゲート−ソース間の電圧を０Ｖ、周波数を１ＭＨｚとしたときのシミュレーション結果である。
【００３８】
また、このような半導体装置では、Ｎ型領域６の電荷量が耐圧に影響する。すなわち、図６に示されるように、Ｎ型領域６の厚さが厚くなると耐圧が低下する。具体的には、Ｎ型領域６の不純物濃度が１．０×１０１６ｃｍ−３の場合には、厚さが１μｍより厚くなると耐圧が低下し始める。そして、Ｎ型領域６の不純物濃度が２．０×１０１６ｃｍ−３および３．０×１０１６ｃｍ−３の場合には、厚さが０．６μｍより厚くなると耐圧が低下し始める。
【００３９】
また、図７に示されるように、Ｎ型領域６の不純物濃度が高くなると耐圧がする。具体的には、Ｎ型領域６の厚さが０．５μｍの場合には、不純物濃度が３．０×１０１６ｃｍ−３より大きくなると耐圧が低下し始める。そして、Ｎ型領域６の厚さが１μｍおよび２μの場合には、不純物濃度が１．０×１０１６ｃｍ−３より大きくなると耐圧が低下し始める。
【００４０】
このように、Ｎ型領域６の電荷量（厚さおよび不純物濃度）が耐圧に影響する。ここで、Ｎ型領域６の単位面積当たりの電荷量を不純物濃度×厚さ×素電荷と定義すると、単位面積当たりの電荷量と耐圧との関係は次のようになる。すなわち、図８に示されるように、Ｎ型領域６は、単位面積当たりの電荷量が１．２×１０−７Ｃ／ｃｍ２より大きくなると、耐圧が低下し始める。そして、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２より大きくなると、耐圧はほとんど変化しなくなる。単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２より大きくなると耐圧がほとんど変化しなくなるのは、単位面積当たりの電荷量が多すぎてＮ型領域６が空乏化しないためにベース層４とＮ型領域６とのＰＮ接合面に形成される空乏層１４がＰ型カラム領域３に到達しなくなり、耐圧が最大限に低下するためである。
【００４１】
なお、図８では、Ｎ型領域６の不純物濃度が１．０〜３．０×１０１６ｃｍ−３の場合を図示しているが、Ｎ型領域６の不純物濃度が変化しても耐圧が低下し始める単位面積当たりの電荷量や耐圧が最小となる単位面積当たりの電荷量はほぼ変わらない。
【００４２】
したがって、Ｎ型領域６は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされており、さらに好ましくは１．２×１０−７Ｃ／ｃｍ２以下とされていることがよい。
【００４３】
また、Ｎ型領域６は、単位面積当たりの電荷量が低すぎると、ドレイン−ソース間の電圧が０Ｖのときでも内蔵電位によって完全空乏化してしまうため、Ｐ型カラム領域３がソース電位となる。つまり、Ｎ型領域６は、単位面積当たりの電荷量が低すぎると、ドレイン−ソース間の電圧が０ＶのときでもＮ型領域６内に空乏化されていない非空乏層領域が存在しなくなり、Ｐ型カラム領域３がフローティング状態とならない。このため、Ｎ型領域６を形成したとしても出力容量損失が減少し難くなる。したがって、Ｎ型領域６は、ドレイン−ソース間の電圧が０Ｖのときに非空乏層領域を有する単位面積当たりの電荷量とされている。具体的には、図９に示されるように、Ｎ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上である場合に出力容量損失が減少するため、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされている。
【００４４】
なお、図９では、Ｎ型領域６の不純物濃度が１．０〜３．０×１０１６ｃｍ−３の場合を図示しているが、Ｎ型領域６の不純物濃度が変化しても出力容量損失が減少し始める単位面積当たりの電荷量はほぼ変わらない。また、図９は、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。
【００４５】
以上より、本実施形態のＮ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上であり、３．０×１０−７Ｃ／ｃｍ２以下とされている。
【００４６】
なお、上記のような半導体装置は、要求される耐圧（使用用途）に応じてＮ型カラム領域２およびＰ型カラム領域３の深さ（半導体基板５の厚さ）が適宜変更される。しかしながら、図１０に示されるように、要求される耐圧によらず、出力容量損失は、Ｎ型領域６の単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上になると減少する。つまり、Ｎ型領域６の単位面積当たりの電荷量は、Ｎ型カラム領域２およびＰ型カラム領域３の深さに依存しない。
【００４７】
以上説明したように、本実施形態では、Ｐ型カラム領域３にＮ型領域６が形成されており、ドレイン−ソース間の電圧が０Ｖのとき、Ｐ型カラム領域３をフローティング状態にできる。このため、ドレイン−ソース間の容量を減少することができ、出力容量損失の低減を図ることができる。
【００４８】
また、ドレイン−ソース間の電圧が０Ｖのときのドレイン−ソース間の容量を減少することができるため、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくできる。このため、スイッチングノイズやゲート誤作動が発生することを抑制できる。
【００４９】
さらに、Ｐ型カラム領域３にＮ型領域６が形成されているため、ダイオード動作のオン状態からオフ状態に変化してＮ型カラム領域２およびＰ型カラム領域３内のキャリアがＰ型カラム領域３を介してソース電極１２から抜き取られる際、Ｎ型領域６が障壁となる。このため、キャリアが緩やかにソース電極１２に抜き取られるソフトリカバリとなり、リカバリノイズやサージ電圧が増加することを抑制できる。
【００５０】
また、Ｎ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされている。このため、出力容量損失の効果を確実に得ることができる。
【００５１】
さらに、Ｎ型領域６は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされている。このため、耐圧が低下することを抑制できる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６をベース層４に形成するものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５３】
本実施形態では、図１１に示されるように、Ｎ型領域６は、ベース層４のうちのＰ型カラム領域３上に位置する部分に形成されている。なお、Ｎ型領域６は、幅（図１１中紙面左右方向の長さ）が２μｍ、厚さが１μｍ、不純物濃度が２．０×１０１６ｃｍ−３とされている。
【００５４】
このような半導体装置では、図１２Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がっていない。つまり、Ｐ型カラム領域３はベース層４の電位と等しくなっている。そして、図１２Ｂに示されるように、ドレイン−ソース間に所定電圧が印加されると、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がる。このため、ベース層４とＰ型カラム領域３とが分断されてＰ型カラム領域３がフローティング状態となる。
【００５５】
そして、図１２Ｃに示されるように、ドレイン−ソース間の電圧が高くなると、Ｎ型領域６がこの空乏層１４で覆われる。さらに、図１２Ｄに示されるように、ドレイン−ソース間の電圧がさらに高くなると、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
【００５６】
これによれば、図１３に示されるように、ドレイン−ソース間の電圧が０Ｖである場合には、Ｐ型カラム領域３はベース層４の電位と等しくなっているため、ドレイン−ソース間の容量は従来の半導体装置と変らない。しかしながら、ドレイン−ソース間に所定電圧が印加されると、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がる。そして、Ｐ型カラム領域３がフローティング状態になる（図１２Ｂ参照）。このため、この状態において、ドレイン−ソース間の容量を減少でき、出力容量損失の低減を図ることができる。なお、図１３は、ゲート−ソース間の電圧を０Ｖ、周波数を１ＭＨｚとしたときのシミュレーション結果である。
【００５７】
また、ベース層４にＮ型領域６を形成することにより、Ｐ型カラム領域３にＮ型領域６を形成した場合と比較して、Ｐ型カラム領域３に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。
【００５８】
さらに、本実施形態では、ドレイン−ソース間の電圧が０Ｖである場合、Ｐ型カラム領域３はベース層４の電位と等しくされているため、オン抵抗が高くなることを抑制できる。
【００５９】
そして、このようにＮ型領域６をベース層４に形成した場合においても、上記第１実施形態と同様に、単位面積当たりの電荷量を２．０×１０−８Ｃ／ｃｍ２以上とすることにより、出力容量損失の効果を確実に得ることができる。そして、単位面積当たりの電荷量を３．０×１０−７Ｃ／ｃｍ２以下とすることにより、耐圧が低下することを抑制できる。
【００６０】
また、上記では、ベース層４にＮ型領域６を形成し、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合に、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がっていないものを説明した。しかしながら、ベース層４にＮ型領域６を形成した場合であっても、Ｎ型領域６の幅等を適宜調整することにより、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合に、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がるようにしてもよい。この場合は、上記第１実施形態と同様に、ドレイン−ソース間の電圧が０Ｖ（オフ状態）である場合のドレイン−ソース間の容量を減少することができるため、スイッチングノイズやゲート誤作動が発生することを抑制できる。
【００６１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６の幅を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６２】
本実施形態では、図１４に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の表層部の全面に形成されておらず、Ｐ型カラム領域３の表層部の一部に形成されている。具体的には、Ｎ型領域６は、幅（図１４中紙面左右方向の長さ）が１．５μｍとされ、中心がＰ型カラム領域３の中心と一致するようにＰ型カラム領域３の中央部に形成されている。すなわち、Ｎ型領域６の幅は、Ｐ型カラム領域３の幅の５０％の長さとされている。そして、Ｐ型カラム領域３は、ベース層４と繋がった状態とされて当該ベース層４と電気的に接続されている。
【００６３】
このように、Ｐ型カラム領域３の表層部の全面にＮ型領域６が形成されていない半導体装置としても、上記第２実施形態と同様に、ドレイン−ソース間に所定電圧が印加されるとＰ型カラム領域３がフローティング状態となるようにすることにより、出力容量損失を減少させることができる（図１５参照）。
【００６４】
なお、図１５は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を１．０×１０１６ｃｍ−３、２．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。また、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が０％とは、Ｐ型カラム領域３にＮ型領域６が形成されていないことを意味している。そして、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が１００％以上となるのは、図１６に示されるように、Ｎ型領域６がＰ型カラム領域３からＮ型カラム領域２に突出するように形成されている場合である。例えば、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が２００％とは、Ｎ型カラム領域２およびＰ型カラム領域３の表層部の全面がＮ型領域６にて覆われている状態のことである。このように、Ｎ型カラム領域２およびＰ型カラム領域３の表層部の全面がＮ型領域６で覆われる半導体装置とする場合には、例えば、Ｎ型カラム領域２およびＰ型カラム領域３を形成し、Ｎ型カラム領域２およびＰ型カラム領域３のドレイン層１側と反対側の表面の全面にイオン注入や熱処理を行ってＮ型領域６を形成した後、トレンチ８やゲート電極１０等を形成することによって製造される。また、このような半導体装置は、Ｎ型カラム領域２およびＰ型カラム領域３を形成し、先にトレンチ８を形成してからＮ型カラム領域２およびＰ型カラム領域３のドレイン層１側と反対側の表面の全面にイオン注入や熱処理を行ってＮ型領域６を形成した後、ゲート電極１０等を形成するようにしてもよい。そして、図１５に示されるように、Ｎ型領域６は、Ｐ型カラム領域３からＮ型カラム領域２に渡って形成されていても出力容量損失を減少させることができる。
【００６５】
また、本実施形態では、Ｎ型カラム領域２とＰ型カラム領域３の幅とが等しい半導体装置としているが、Ｐ型カラム領域３の幅に対するＮ型カラム領域３の幅の割合が３以下である場合には、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合を３３％（０．３３）以上とすることが好ましい。図１７に示されるように、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が３以下である場合、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合が３３％以上である場合に出力容量損失が急峻に低減できるためである。また、Ｐ型カラム領域３の幅とＮ型カラム領域２の幅とが等しい場合、つまり、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合が１０％（０．１）以上である場合に出力容量損失を急峻に低減できる。
【００６６】
なお、本実施形態においても、上記第１実施形態と同様に、Ｎ型カラム領域６が形成されるＰ型カラム領域３の数は適宜変更可能であり、Ｎ型カラム領域６が形成されているＰ型カラム領域３と当該Ｎ型領域６との関係が上記のようにされていればよい。また、図１７は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を２．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。
【００６７】
そして、上記第２実施形態と同様に、ドレイン−ソース間の電圧が０Ｖである場合、Ｐ型カラム領域３はベース層４の電位と等しくされているため、オン抵抗が高くなることを抑制できる。
【００６８】
なお、上記では、Ｎ型領域６がＰ型カラム領域３の表層部の全面に形成されていないものとして、Ｎ型領域６がＰ型カラム領域３の中央部に形成されているものを説明した。しかしながら、Ｎ型領域６を形成する際のアライメントズレ等により、Ｎ型領域６とＰ型カラム領域３の中心とがずれていてもよい。
【００６９】
例えば、Ｐ型カラム領域３の中心とＮ型領域６の中心とのずれをバラツキとすると、図１８に示されるように、Ｎ型領域６の中心とＰ型カラム領域３の中心とがずれたとしても、出力容量損失はほとんど変化しない。同様に、図１９に示されるように、Ｎ型領域６の中心とＰ型カラム領域３の中心とがずれたとしても、耐圧はほとんど変化しない。
【００７０】
なお、図１８および図１９では、Ｎ型領域６の厚さを１μｍとし、Ｎ型領域６の幅を１．５μｍ（Ｐ型カラム領域３の幅の５０％の幅）とし、不純物濃度を２．０×１０１６ｃｍ−３としたときのシミュレーション結果である。また、図１８では、ドレイン−ソース間の電圧を４００Ｖとしている。
【００７１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してＮ型領域６の長手方向の長さを変更したものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。
【００７２】
本実施形態では、図２０に示されるように、Ｎ型領域６は、幅がＰ型カラム領域３の幅と等しくされているが、長手方向（Ｐ型カラム領域３の延設方向）の長さがＰ型カラム領域３の長手方向の長さより短くされている。本実施形態では、Ｎ型領域６は、長手方向の中心とＰ型カラム領域３における長手方向の中心とが一致しており、長手方向の長さがＰ型カラム領域３の長手方向の長さの３３％の長さとされている。そして、Ｐ型カラム領域３は、ベース層４と繋がった状態とされて当該ベース層４と電気的に接続されている。なお、本実施形態では、Ｎ型カラム領域２およびＰ型カラム領域３の長手方向が本発明の一方向に相当している。
【００７３】
このように、Ｎ型領域６の長手方向の長さをＰ型カラム領域３の長手方向の長さより短くした半導体装置としても、上記第３実施形態と同様に、出力容量損失を減少させることができる（図２１参照）。
【００７４】
また、本実施形態では、Ｎ型カラム領域２とＰ型カラム領域３の幅とが等しい半導体装置としているが、Ｐ型カラム領域３の幅に対するＮ型カラム領域３の幅の割合が３以下である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合を３３％（０．３３）以上とすることが好ましい。図２１に示されるように、Ｐ型カラム領域３の長手方向の長さに対するＮ型カラム領域２の長手方向の長さが３以下である場合、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が３３％以上である場合に出力容量損失を急峻に低減できるためである。また、Ｐ型カラム領域３の幅とＮ型カラム領域２の幅が等しい場合、つまり、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が１８％（０．１８）以上である場合に出力容量損失が急峻に低減できる。
【００７５】
なお、本実施形態においても、上記第１実施形態と同様に、Ｎ型カラム領域６が形成されるＰ型カラム領域３の数は適宜変更可能であり、Ｎ型カラム領域６が形成されているＰ型カラム領域３と当該Ｎ型領域６との関係が上記のようにされていればよい。また、図２１は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を３．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。そして、図２１におけるＰ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が０％とは、Ｐ型カラム領域３にＮ型領域６が形成されていないことを意味している。
【００７６】
また、図２１に示されるように、例えば、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が５０％以上になると出力容量損失が増加する。これは、Ｎ型領域６の被覆率を高くすることによって電荷量が増加し、Ｎ型領域６が完全空乏化する電圧値が高くなるためである。したがって、用途に応じて、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合を適宜変更することが好ましい。
【００７７】
なお、上記では、Ｎ型領域６とＰ型カラム領域３との中心が一致しているものを説明したが、Ｎ型領域６とＰ型カラム領域３の中心とがずれていてもよい。
【００７８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６を形成する部分を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００７９】
本実施形態では、図２２に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の深さ方向において、表層部と底部との間に形成されている。具体的には、Ｎ型領域６は、Ｐ型カラム領域３とベース層４との界面（ＰＮ接合面）から１０μｍの深さに形成されている。
【００８０】
このように、Ｎ型領域６を形成する場所を変更することにより、半導体装置が完全空乏化するときのドレイン−ソース間の電圧を適宜変更することができるため、外部機器との接続条件等の自由度を向上できる。
【００８１】
すなわち、上記半導体装置は、例えば、スイッチング速度を調整する外部機器としての外部コンデンサ（スナバコンデンサ）と同時に用いられるが、ドレイン−ソース間の容量変化が大きい部分が外部コンデンサの容量と一致するとノイズが発生し易い。つまり、図２３に示されるように、Ｎ型領域６が形成されていない場合や、Ｎ型領域６が表層部に形成されている場合（Ｎ型領域６の深さが０μｍ）には、ドレイン−ソース間の容量が急峻に変化する部分（半導体装置が完全空乏化する部分）と、外部コンデンサの容量とが一致するためにノイズが発生し易い。これに対し、Ｎ型領域６の深さが１０μｍの場合には、ドレイン−ソース間の容量が緩やかに変化する部分が外部コンデンサの容量と一致するためにノイズが発生することを抑制できる。
【００８２】
なお、図２３において、Ｎ型領域６の深さとは、Ｐ型カラム領域３とベース層４との界面からの深さのことであり、Ｎ型領域６の深さが０μｍとは、Ｎ型領域６がＰ型カラム領域３の表層部に形成されていることである。また、図２３は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を２．０×１０１６ｃｍ−３としたときのシミュレーション結果である。
【００８３】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第５実施形態に対してＮ型領域６を複数形成するものであり、その他に関しては第５実施形態と同様であるため、ここでは説明を省略する。
【００８４】
本実施形態では、図２４に示されるように、Ｎ型領域６は、Ｐ型カラム領域３に複数形成されている。具体的には、Ｎ型領域６は、Ｐ型カラム領域３のうちの表層部に形成されていると共に、Ｐ型カラム領域３とベース層４との界面からの深さが１０μｍとなる部分に形成されている。
【００８５】
これによれば、図２５に示されるように、Ｎ型領域６がＰ型カラム領域３の表層部に形成されているため、ドレイン−ソース間の容量を減少することができる。また、Ｎ型領域６がＰ型カラム領域３とベース層４との界面からの深さが１０μｍとなる部分に形成されているため、半導体装置が完全空乏化するときのドレイン−ソース間の電圧を変更することができる。
【００８６】
すなわち、Ｎ型領域６をＰ型カラム領域３の深さ方向に複数形成することにより、各部分に形成された特性を有する半導体装置とできる。
【００８７】
なお、上記では、Ｎ型領域６をＰ型カラム領域３に複数形成する例について説明したが、複数のＮ型領域６の一部がベース層４に形成されていてもよい。
【００８８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００８９】
例えば、上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とする場合について説明したが、第１導電型をＰ型、第２導電型をＮ型とする半導体装置についても、本発明を適用することができる。つまり、上記各実施形態で説明した各部の導電型を反転させた構造についても、本発明を適用することができる。
【００９０】
また、上記各実施形態で説明した半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３の配列方向に沿って延設されていなくてもよい。すなわち、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３を横断するように形成されていてもよい。
【００９１】
そして、半導体素子はＭＯＳＦＥＴに限らず、ダイオード等でもよい。また、Ｎ型のドレイン層１の代わりにＰ型のコレクタ層を有する半導体装置としてもよい。つまり、半導体素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。さらに、ゲート構造は、トレンチゲート型ではなく、プレーナ型でもよい。また、ＳＪ構造についても、上記したストライプ状でなく、ドット状でもよい。さらに、横型ＭＯＳＦＥＴが形成された半導体装置としてもよい。そして、ドレイン層１として、シリコン基板の代わりに、窒化ガリウム基板、炭化珪素基板、ダイヤモンド基板等を用いてもよい。また、Ｎ型カラム領域２、Ｐ型カラム領域３、ベース層４は、シリコンの代わりに、窒化ガリウム、炭化珪素、ダイヤモンド等で構成されていてもよい。
【００９２】
さらに、上記各実施形態において、隣接するＰ型カラム領域３の一方のみにＮ型領域６が形成された半導体装置としてもよい。すなわち、Ｎ型領域６は、いわゆる間引き構造的に形成されていてもよい。
【００９３】
そして、上記各実施形態において、ベース層４は、Ｎ型カラム領域２およびＰ型カラム領域３の表層部に、互いに離間するように複数形成されていてもよい。
【００９４】
さらに、Ｎ型領域６の形状は、特に限定されるものではない。例えば、図２６に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の深さ方向に沿って幅が狭くなるテーパ形状とされていてもよい。
【００９５】
また、図２７Ａに示されるように、Ｎ型領域６は、Ｐ型カラム領域３内に形成される場合には、平面形状において、長手方向に沿って隣接するＮ型カラム領域２の一方から離間していくテーパ形状とされていてもよい。そして、図２７Ｂに示されるように、Ｎ型領域６は、Ｐ型カラム領域３内に形成される場合には、平面形状において、長手方向に沿って隣接するＮ型カラム領域２の両方から離間していくテーパ形状とされていてもよい。さらに、図２７Ｃに示されるように、Ｎ型領域６は、平面形状において、Ｎ型カラム領域２およびＰ型カラム領域３に渡るテーパ形状とされていてもよい。また、図２７Ｄに示されるように、Ｎ型領域６は、平面形状において、Ｐ型カラム領域３内にまばらに形成されていてもよい。
【符号の説明】
【００９６】
１      ドレイン層（半導体層）
２      Ｎ型カラム領域（第１導電型カラム領域）
３      Ｐ型カラム領域（第２導電型カラム領域）
４      ベース層（第２導電型層）
５      半導体基板
６      Ｎ型領域（第１導電型領域）
１２    ソース電極（第２電極）
１３    ドレイン電極（第１電極）
１４    空乏層 
【図１】
2015195345.tif 000003
【図２】
2015195345.tif 000004
【図３Ａ】
2015195345.tif 000005
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
2015195345.tif 000009
【図４Ｂ】
2015195345.tif 000010
【図４Ｃ】
2015195345.tif 000011
【図５】
2015195345.tif 000012
【図６】
2015195345.tif 000013
【図７】
2015195345.tif 000014
【図８】
2015195345.tif 000015
【図９】
2015195345.tif 000016
【図１０】
2015195345.tif 000017
【図１１】
2015195345.tif 000018
【図１２Ａ】
2015195345.tif 000019
【図１２Ｂ】
2015195345.tif 000020
【図１２Ｃ】
2015195345.tif 000021
【図１２Ｄ】
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【図１３】
2015195345.tif 000023
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2015195345.tif 000030
【図２１】
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【図２２】
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【図２３】
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【図２４】
2015195345.tif 000034
【図２５】
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【図２６】
2015195345.tif 000036
【図２７Ａ】
2015195345.tif 000037
【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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