(57)【要約】【課題】デバイス特性のばらつきに対して頑健な不揮発性連想メモリセルを提供する。【解決手段】不揮発性連想メモリセルＣＣは、一端が第１の接続点に接続され、制御端が第１のサーチ線／ＳＬに接続された第１のトランジスタＭ１と、一端が第１の接続点に接続され、制御端が第２のサーチ線ＳＬに接続された第２のトランジスタＭ２と、第１のトランジスタＭ１の他端と第２の接続点との間に配置された第１のＭＴＪ素子ＭＴＪ１と、第２のトランジスタＭ２の他端と第２の接続点との間に配置された第２のＭＴＪ素子ＭＴＪ２と、第１のトランジスタＭ１の他端と第２の接続点との間において第１のＭＴＪ素子ＭＴＪ１と直列に配置された第３のＭＴＪ素子ＭＴＪ３と、第２のトランジスタＭ２の他端と第２の接続点との間において第２のＭＴＪ素子ＭＴＪ２と直列に配置された第４のＭＴＪ素子ＭＴＪ４と、を備える。【選択図】図５
2015185196.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１の接続点に接続され、制御端が第１のサーチ線に接続された第１のトランジスタと、
一端が前記第１の接続点に接続され、制御端が第２のサーチ線に接続された第２のトランジスタと、
前記第１のトランジスタの他端と第２の接続点との間に配置された第１の抵抗変化型記憶素子と、
前記第２のトランジスタの他端と前記第２の接続点との間に配置された第２の抵抗変化型記憶素子と、
前記第１のトランジスタの前記他端と前記第２の接続点との間において前記第１の抵抗変化型記憶素子と直列に配置された第３の抵抗変化型記憶素子と、
前記第２のトランジスタの前記他端と前記第２の接続点との間において前記第２の抵抗変化型記憶素子と直列に配置された第４の抵抗変化型記憶素子と、
を備えることを特徴とする不揮発性連想メモリセル。
【請求項２】
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、下部電極端子と上部電極端子とを備え、
前記第１の抵抗変化型記憶素子の前記下部電極端子は、前記第１のトランジスタの前記他端に接続され、
前記第２の抵抗変化型記憶素子の前記下部電極端子は、前記第２のトランジスタの前記他端に接続され、
前記第３の抵抗変化型記憶素子の前記下部電極端子は、前記第１の抵抗変化型記憶素子の前記上部電極端子に接続され、
前記第４の抵抗変化型記憶素子の前記下部電極端子は、前記第２の抵抗変化型記憶素子の前記上部電極端子に接続された、
ことを特徴とする請求項１に記載の不揮発性連想メモリセル。
【請求項３】
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、高抵抗状態と低抵抗状態とを遷移し、
前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とが共に前記高抵抗状態にある場合と、前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とが共に前記低抵抗状態にある場合と、に対応付けて１ビットのデータが記憶され、
前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とが共に前記高抵抗状態にある場合と、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とが共に前記低抵抗状態にある場合と、に対応付けて１ビットのデータが記憶され、
前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子との一方が前記高抵抗状態にあり他方が前記低抵抗状態にある場合と、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子との一方が前記高抵抗状態にあり他方が前記低抵抗状態にある場合とは、データを記憶するためには用いられない、
ことを特徴とする請求項２に記載の不揮発性連想メモリセル。
【請求項４】
前記第１のサーチ線は、前記第１のトランジスタの前記制御端に制御信号を伝達して、前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とにデータを書き込む第１のワード線と共有され、
前記第２のサーチ線は、前記第２のトランジスタの前記制御端に制御信号を伝達して、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とにデータを書き込む第２のワード線と共有された、
ことを特徴とする請求項１乃至３の何れか１項に記載の不揮発性連想メモリセル。
【請求項５】
一端が前記第１の接続点に接続され、他端が電源線に接続された、前記電源線から前記第１の接続点に電流を供給する第３のトランジスタと、
一端が前記第１の接続点に接続され、他端と制御端とがマッチ線に接続された第４のトランジスタと、
をさらに備えることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性連想メモリセル。
【請求項６】
一端が前記第１のトランジスタの前記他端に接続され、他端が第１のビット線に接続され、制御端がワード線に接続された第５のトランジスタと、
一端が前記第２のトランジスタの前記他端に接続され、他端が第２のビット線に接続され、制御端が前記ワード線に接続された第６のトランジスタと、
をさらに備えることを特徴とする請求項１乃至５の何れか１項に記載の不揮発性連想メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性連想メモリセルに関する。
【背景技術】
【０００２】
現代のネットワーク社会を支える重要な技術の１つであるパターンマッチング技術を実現する専用ハードウェアエンジンとして、連想メモリ（ＣＡＭ：Content-Addressable Memory）を活用する方法が知られている。この連想メモリの代表例として、三値連想メモリ（ＴＣＡＭ：Ternary Content-Addressable Memory）が注目されている。
【０００３】
ＴＣＡＭは、記憶されているデータと入力されたデータを並列に検索できるため、非常に高速な検索が可能である。また、ＴＣＡＭは、通常の「０」、「１」に加え、「Ｄｏｎ’ｔ−ｃａｒｅ（Ｘ）」の３つの記憶状態を定義することにより、マスク検索機能を実現している。このように検索の高速性・柔軟性を兼ね備えたＴＣＡＭは、ネットワークルータ、ウイルス検索、画像・音声認識など様々な分野への応用が可能である。
【０００４】
一方で、トランジスタの極限的微細化に伴い、近年の集積回路においては待機時にリーク電流によって消費される電力、すなわち待機電力の増大が深刻になってきている。このような待機電力は、非稼働状態の回路ブロックの電源を一時的に遮断することで削減可能である。しかしながら、ＴＣＡＭが集積回路としてＳＲＡＭ（Static Random Access Memory）等をベースとした揮発ロジック回路を用いている場合、回路内に保持されている記憶状態は全て消滅してしまう。
【０００５】
このような問題を解決するため、記憶データを不揮発性のデバイス（不揮発メモリ）に保持する不揮発のＴＣＡＭの開発が進んでいる。不揮発メモリの中でも特に、抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunnel Junction素子：ＭＴＪ素子）を使用したメモリは、その高い書き換え耐性とＣＭＯＳ（Complementary Metal-Oxide Semiconductor）親和性、３次元集積性等の観点から有力視されている。
【０００６】
ＭＴＪ素子ＭＴＪは、図１（ａ）、（ｂ）に示すように、フリー層ＦＲと、固定層ＦＩと、トンネルバリアＴＢと、を備える。
【０００７】
トンネルバリアＴＢはＭｇＯやＡｌ２Ｏ３等の絶縁体の薄膜で構成されている。フリー層ＦＲ及び固定層ＦＩは、鉄やコバルト、及びこれらの合金等の強磁性体で構成されている。フリー層ＦＲには上部電極端子（Ｔｏｐ  ｅｌｅｃｔｒｏｄｅ）ＴＥが、固定層ＦＩには下部電極端子（Ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）ＢＥが、それぞれ設けられている。フリー層ＦＲの磁化の向きがＭＴＪ素子ＭＴＪを流れる電流の向きに応じて変化するのに対し、固定層ＦＩの磁化の向きは変化しない。
【０００８】
図１（ａ）に示すように、フリー層ＦＲの磁化の向きと固定層ＦＩの向きとが同じ（平行）であるとき、ＭＴＪ素子ＭＴＪは電気抵抗が低い状態（低抵抗状態）をとる。一方、図１（ｂ）に示すように、フリー層ＦＲの磁化の向きと固定層ＦＩの向きとが逆（反平行）であるとき、ＭＴＪ素子ＭＴＪは電気抵抗が高い状態（高抵抗状態）をとる。図１（ａ）、（ｂ）において、フリー層ＦＲ及び固定層ＦＩの磁化の向きは破線矢印で示されている。
【０００９】
ＭＴＪ素子ＭＴＪに適当な電流を流すことによって、ＭＴＪ素子ＭＴＪに低抵抗状態又は高抵抗状態のうち所望の状態をとらせることができる。
【００１０】
ＭＴＪ素子ＭＴＪが図１（ｂ）に示す高抵抗状態にあるとき、フリー層ＦＲから固定層ＦＩへと向かう電流Ｉｍｔｊを供給すると、ＭＴＪ素子ＭＴＪは、図１（ａ）に示すように、低抵抗状態に遷移する。なお、ＭＴＪ素子ＭＴＪが低抵抗状態にあるときに電流Ｉｍｔｊが供給されると、低抵抗状態が維持される。
【００１１】
一方、ＭＴＪ素子ＭＴＪが図１（ａ）に示す低抵抗状態にあるとき、固定層ＦＩからフリー層ＦＲへと向かう電流−Ｉｍｔｊを供給すると、ＭＴＪ素子ＭＴＪは、図１（ｂ）に示すように、高抵抗状態に遷移する。なお、ＭＴＪ素子ＭＴＪが高抵抗状態にあるときに電流−Ｉｍｔｊが供給されると、高抵抗状態が維持される。
【００１２】
従って、ＭＴＪ素子ＭＴＪは、図１（ｃ）に示すように、可変抵抗とみなすことができる。
【００１３】
ＭＴＪ素子ＭＴＪの高抵抗状態及び低抵抗状態の一方と他方とを、例えば論理値「１」、「０」にそれぞれ対応付けることにより、ＭＴＪ素子ＭＴＪを記憶素子として機能させることができる。ＭＴＪ素子ＭＴＪのＲ−Ｉ特性が、図２に示すように、ヒステリシスを有するため、ＭＴＪ素子ＭＴＪの低抵抗状態及び高抵抗状態は、ＭＴＪ素子ＭＴＪに対する電流の供給を遮断しても維持される。したがって、ＭＴＪ素子ＭＴＪは不揮発性の記憶素子として機能する。なお、図２においてＲｐは低抵抗状態にあるＭＴＪ素子ＭＴＪの電気抵抗値を、Ｒａｐは高抵抗状態における電気抵抗値をそれぞれ表している。
【００１４】
また、ＭＴＪ素子ＭＴＪの低抵抗状態をオン状態に、高抵抗状態をオフ状態にそれぞれ対応付けることにより、ＭＴＪ素子ＭＴＪをスイッチング素子としても機能させることができる。
【００１５】
このようなＭＴＪ素子を用いたＴＣＡＭのセル回路として、非特許文献１〜６は、トランジスタとＭＴＪ素子とを有する構成のセル回路を開示している。非特許文献１には、図３（ａ）に示す２Ｔ（２個のトランジスタ）−２ＭＴＪ（２個のＭＴＪ素子）構成が開示されている。非特許文献２には、図３（ｂ）に示す６Ｔ−２ＭＴＪ構成が開示されている。非特許文献３には４Ｔ−２ＭＴＪ構成が、非特許文献４には９Ｔ−２ＭＴＪ構成が、非特許文献５には７Ｔ−２ＭＴＪ構成が、非特許文献６には１１Ｔ−３ＭＴＪ構成が、それぞれ開示されている。また、非特許文献７は、ＭＴＪ素子をトランジスタの上部に積層する技術を開示している。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  ａ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ＭＴＪ−Ｂａｓｅｄ  Ｒｅａｄ−Ｄｉｓｔｕｒｂ−Ｔｏｌｅｒａｎｔ  ２Ｔ−２Ｒ  Ｎｏｎｖｏｌａｔｉｌｅ  ＴＣＡＭ  Ｂａｓｅｄ  ｏｎ  ａ  Ｒｅｖｅｒｓｅｄ  Ｃｕｒｒｅｎｔ  Ｒｅａｄｉｎｇ  Ｓｃｈｍｅ”，Ｐｒｏｃ．Ａｓｉａ  ａｎｄ  Ｓｏｕｔｈ  Ｐａｃｉｆｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ（ＡＳＰ−ＤＡＣ)，ｐｐ．４７５−４７６，Ｊａｎ．２０１２
【非特許文献２】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ａ  ９９％−Ｅｎｅｒｇｙ−Ｌｅｓｓ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｕｌｔｉ−Ｆｕｎｃｔｉｏｎａｌ  ＣＡＭ  Ｃｈｉｐ  Ｕｓｉｎｇ  Ｈｉｅｒａｃｈｉｃａｌ  Ｐｏｗｅｒ  Ｇａｔｉｎｇ  ｆｏｒ  ａ  Ｍａｓｓｉｖｅｌｙ−Ｐａｒａｌｌｅｌ  Ｆｕｌｌ−Ｔｅｘｔ−Ｓｅａｒｃｈ  Ｅｎｇｉｎｅ”，ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１０６−１０７，２０１３
【非特許文献３】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ａ  ３．１４μｍ２  ４Ｔ−２ＭＴＪ−Ｃｅｌｌ  Ｆｕｌｌｙ  Ｐａｒａｌｌｅｌ  ＴＣＡＭ  Ｂａｓｅｄ  ｏｎ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｌｏｇｉｎ−ｉｎ−Ｍｅｍｏｒｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ”，ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，６−２，ｐｐ．４４−４５，２０１２
【非特許文献４】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  Ｎｉｎｅ−Ｔｒａｎｓｉｓｔｏｒ／Ｔｗｏ−Ｍａｇｎｅｔｉｃ−Ｔｕｎｎｅｌ−Ｊｕｎｃｔｉｏｎ−Ｃｅｌｌ−Ｂａｓｅｄ  Ｌｏｗ−Ｅｎｅｒｇｙ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ”，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（ＪＪＡＰ），ｖｏｌ．５１，ｎｏ．２，ｐｐ．０２ＢＭ０６−１〜０２ＢＭ０６−５，Ｆｅｂ．２０１２
【非特許文献５】Ｓ．Ｍａｔｓｕｎａｇａ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  ａ  ２７０ｐｓ−Ａｃｃｅｓｓ  ７Ｔ−２ＭＴＪ−Ｃｅｌｌ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ”，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ（ＪＡＰ），ｖｏｌ．１１１，ｎｏ．７，ｐｐ．０７Ｅ３３６−１〜０７Ｅ３３６−３，２０１２
【非特許文献６】Ｗ．Ｘｕ，ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  Ｓｐｉｎ−Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ  ａｎｄ  ＣＡＭ／ＴＣＡＭ  ｗｉｔｈ  Ｈｉｇｈ  Ｓｅｎｓｉｎｇ  ａｎｄ  Ｓｅａｒｃｈ  Ｓｐｅｅｄ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ（ＴＶＬＳＩ）  Ｓｙｓｔｅｍｓ，ｖｏｌ．１８，ｎｏ．１，ｐｐ．６６−７４，２０１０
【非特許文献７】Ｋ．Ｔｓｕｎｏｄａ，ｅｔ  ａｌ．，“Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ＭＴＪ  ｗｉｔｈ  ａ  Ｓｉｎｇｌａ  Ｔｏｐ−Ｐｉｎｎｅｄ  Ｌａｙｅｒ  ａｎｄ  Ｍｕｌｔｉｐｌｅ  Ｂａｒｒｉｅｒ／Ｆｒｅｅ  Ｌａｙｅｒｓ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）  Ｔｅｃｈ．Ｄｉｇ．，２０１３，３．３．１
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述したＭＴＪ素子のような抵抗変化型の不揮発記憶素子の抵抗差は、一般的に、トランジスタのオン・オフ抵抗差と比べて小さい。そのため、抵抗変化型の不揮発記憶素子により構成される不揮発ＴＣＡＭセル回路及びその多ビットセルにより構成されるワード回路におけるマッチ線出力電圧信号の差が小さくなり、一致・不一致の比較演算結果を正常に判定して取り出すことが、一般的なトランジスタにより構成されるＴＣＡＭに比べて困難である。
【００１８】
特に、ナノメートル世代の微細な半導体製造プロセスにおいては、トランジスタの閾値電圧のばらつき及び抵抗変化型の不揮発記憶素子の抵抗値のばらつき等の影響により、上述のマッチ線出力電圧振幅が低減する。そのため、一致・不一致の比較演算結果を正常に判定できない不良ワード回路が生じ、これを置換するためにワード回路を余分に用意する必要があった。また、高感度なセンスアップが必要不可欠となり、複雑な回路構成を余儀なくされ、チップ面積のコンパクト化を妨げていた。
【００１９】
本発明は、上記実情に鑑みてなされたものであり、デバイス特性のばらつきに対して頑健な不揮発性連想メモリセルを提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の不揮発性連想メモリセルは、
一端が第１の接続点に接続され、制御端が第１のサーチ線に接続された第１のトランジスタと、
一端が前記第１の接続点に接続され、制御端が第２のサーチ線に接続された第２のトランジスタと、
前記第１のトランジスタの他端と第２の接続点との間に配置された第１の抵抗変化型記憶素子と、
前記第２のトランジスタの他端と前記第２の接続点との間に配置された第２の抵抗変化型記憶素子と、
前記第１のトランジスタの前記他端と前記第２の接続点との間において前記第１の抵抗変化型記憶素子と直列に配置された第３の抵抗変化型記憶素子と、
前記第２のトランジスタの前記他端と前記第２の接続点との間において前記第２の抵抗変化型記憶素子と直列に配置された第４の抵抗変化型記憶素子と、
を備えることを特徴とする。
【００２１】
好ましくは、前記不揮発性連想メモリセルは、
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、下部電極端子と上部電極端子とを備え、
前記第１の抵抗変化型記憶素子の前記下部電極端子は、前記第１のトランジスタの前記他端に接続され、
前記第２の抵抗変化型記憶素子の前記下部電極端子は、前記第２のトランジスタの前記他端に接続され、
前記第３の抵抗変化型記憶素子の前記下部電極端子は、前記第１の抵抗変化型記憶素子の前記上部電極端子に接続され、
前記第４の抵抗変化型記憶素子の前記下部電極端子は、前記第２の抵抗変化型記憶素子の前記上部電極端子に接続された、
ことを特徴とする。
【００２２】
好ましくは、前記不揮発性連想メモリセルは、
前記第１、第２、第３、及び第４の抵抗変化型記憶素子のそれぞれは、高抵抗状態と低抵抗状態とを遷移し、
前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とが共に前記高抵抗状態にある場合と、前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とが共に前記低抵抗状態にある場合と、に対応付けて１ビットのデータが記憶され、
前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とが共に前記高抵抗状態にある場合と、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とが共に前記低抵抗状態にある場合と、に対応付けて１ビットのデータが記憶され、
前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子との一方が前記高抵抗状態にあり他方が前記低抵抗状態にある場合と、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子との一方が前記高抵抗状態にあり他方が前記低抵抗状態にある場合とは、データを記憶するためには用いられない、
ことを特徴とする。
【００２３】
好ましくは、前記不揮発性連想メモリセルは、
前記第１のサーチ線は、前記第１のトランジスタの前記制御端に制御信号を伝達して、前記第１の抵抗変化型記憶素子と前記第３の抵抗変化型記憶素子とにデータを書き込む第１のワード線と共有され、
前記第２のサーチ線は、前記第２のトランジスタの前記制御端に制御信号を伝達して、前記第２の抵抗変化型記憶素子と前記第４の抵抗変化型記憶素子とにデータを書き込む第２のワード線と共有された、
ことを特徴とする。
【００２４】
好ましくは、前記不揮発性連想メモリセルは、
一端が前記第１の接続点に接続され、他端が電源線に接続された、前記電源線から前記第１の接続点に電流を供給する第３のトランジスタと、
一端が前記第１の接続点に接続され、他端と制御端とがマッチ線に接続された第４のトランジスタと、
をさらに備えることを特徴とする。
【００２５】
好ましくは、前記不揮発性連想メモリセルは、
一端が前記第１のトランジスタの前記他端に接続され、他端が第１のビット線に接続され、制御端がワード線に接続された第５のトランジスタと、
一端が前記第２のトランジスタの前記他端に接続され、他端が第２のビット線に接続され、制御端が前記ワード線に接続された第６のトランジスタと、
をさらに備えることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、デバイス特性のばらつきに対して頑健な不揮発性連想メモリセルを提供することができる。
【図面の簡単な説明】
【００２７】
【図１】（ａ）は、低抵抗状態にあるＭＴＪ素子を示す図である。（ｂ）は、高抵抗状態にあるＭＴＪ素子を示す図である。（ｃ）は、ＭＴＪ素子と等価な可変抵抗を示す図である。
【図２】ＭＴＪのＲ−Ｉ特性を示す図である。
【図３】（ａ）は、非特許文献１に開示されたＴＣＡＭメモリセルの構成を示す図である。（ｂ）は、非特許文献２に開示されたＴＣＡＭメモリセルの構成を示す図である。
【図４】実施形態１に係るＴＣＡＭセルを備えたＴＣＡＭの全体構成を例示する図である。
【図５】実施形態１に係るＴＣＡＭセルの構成を例示する図である。
【図６】直列に接続されたＭＴＪ素子の抵抗値の定義を示す図である。
【図７】２個のＭＴＪ素子を三次元に集積した構成を例示する図である。
【図８】実施形態１及び実施形態２に係るＴＣＡＭセルの真理値表である。
【図９】（ａ）、（ｂ）は共にＭＴＪ素子抵抗値の相対標準偏差の低減を示す図である。
【図１０】（ａ）は従来型のＭＲＡＭセルにおけるＭＴＪ素子の抵抗差を、（ｂ）は実施形態１及び実施形態２に係るＴＣＡＭセルにおけるＭＴＪ素子の抵抗差を、それぞれ示す図である。
【図１１】実施形態２に係るＴＣＡＭセルの構成を例示する図である。
【図１２】（ａ）は、従来の２Ｔ−２ＭＴＪ型のＴＣＡＭセルを４ビットで並列に検索動作した場合のシミュレーション波形を示す図である。（ｂ）は、実施形態１に係る２Ｔ−４ＭＴＪ型のＴＣＡＭセルを４ビットで並列に検索動作した場合のシミュレーション波形を示す図である。（ｃ）は、実施形態１に係る２Ｔ−４ＭＴＪ型のＴＣＡＭセルを８ビットで並列に検索動作した場合のシミュレーション波形を示す図である。
【図１３】（ａ）は、従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルを７２ビットで並列に検索動作した場合のシミュレーション波形を示す図である。（ｂ）は、実施形態２に係る６Ｔ−４ＭＴＪ型のＴＣＡＭセルを７２ビットで並列に検索動作した場合のシミュレーション波形を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明に係る不揮発性連想メモリセルを、図面を参照しながら詳細に説明する。
【００２９】
（実施形態１）
図４に、実施形態１に係る不揮発性連想メモリセルを備えたＴＣＡＭとして、ワードパラレル・ビットシリアル形ＴＣＡＭ１００の全体構成を示す。ＴＣＡＭ１００は、図４に示すように、ワード回路ＷＣ１〜ＷＣｎと、ワード線ドライバＷＤと、ビット線ドライバＢＤと、サーチ線ドライバＳＤと、出力ドライバＯＤと、を備える。
【００３０】
ワード回路ＷＣ１〜ＷＣｎは、外部からＴＣＡＭ１００に入力されたデータを記憶する。また、ワード回路ＷＣ１〜ＷＣｎは、外部からＴＣＡＭ１００に入力された検索データが各ワード回路の記憶しているデータと一致するか否かを判別する。
【００３１】
ワード回路ＷＣ１〜ＷＣｎは、アレイ状に配置された複数のＴＣＡＭセルＣＣと、これらのＴＣＡＭセルＣＣが接続しているマッチ線ＭＬ１〜ＭＬｎと、センスアンプＳＡ１〜ＳＡｎと、を備える。
【００３２】
以下、全てのワード回路ＷＣ１〜ＷＣｎを指す場合、及び不特定のワード回路を指す場合にはワード回路ＷＣと表記する。同様に、マッチ線ＭＬ１〜ＭＬｎ及びセンスアンプＳＡ１〜ＳＡｎについても、個々を区別しない場合、マッチ線ＭＬ及びセンスアンプＳＡとそれぞれ表記する。
【００３３】
各ＴＣＡＭセルＣＣは、それぞれのＴＣＡＭセルＣＣを含むワード回路ＷＣに記憶された多ビットのデータのうち１ビット分のデータを記憶している。さらに、ＴＣＡＭセルＣＣは、記憶しているデータと検索データとが一致するか否かを判別する。即ち、各ＴＣＡＭセルＣＣにおいて、各ワード回路ＷＣに記憶されたデータと検索データとが一致するか否かがビット単位で判別される。
【００３４】
ワード回路ＷＣによる一致判別の結果は、対応するマッチ線ＭＬの電圧として対応するセンスアンプＳＡへと送られる。センスアンプＳＡは、受け取ったマッチ線ＭＬの出力を増幅し、出力ドライバＯＤへ送る。
【００３５】
ワード線ドライバＷＤ及びビット線ドライバＢＤは、外部からＴＣＡＭ１００に入力されたデータをワード回路ＷＣの各ＴＣＡＭセルＣＣに書き込む。
【００３６】
ワード線ドライバＷＤは、ワード線ＷＬ１＿１、ＷＬ２＿１、〜、ＷＬ１＿ｍ、ＷＬ２＿ｍを介して各ＴＣＡＭセルＣＣに接続されている。ビット線ドライバＢＤは、ビット線ＢＬ１、／ＢＬ１、〜、ＢＬｎ、／ＢＬｎを介して、対応するワード回路ＷＣに接続されている。以下、個々を区別しない場合、ワード線ＷＬ１＿１、ＷＬ２＿１、〜、ＷＬ１＿ｍ、ＷＬ２＿ｍ及びビット線ＢＬ１、／ＢＬ１、〜、ＢＬｎ、／ＢＬｎを、ワード線ＷＬ１、ＷＬ２、ビット線ＢＬ、／ＢＬと表記する。なお記号「／」は論理反転を表す。
【００３７】
書き込み動作時、ワード線ドライバＷＤは、外部から入力されたカラムアドレスをデコードすることにより特定したワード線ＷＬ１又はＷＬ２を選択する（駆動する）。ワード線ＷＬ１又はＷＬ２が選択されると、選択されたワード線ＷＬ１又はＷＬ２に接続しているＴＣＡＭセルＣＣがデータ書き込み可能な状態になる。
【００３８】
ワード線ドライバＷＤがワード線ＷＬ１又はＷＬ２を選択している状態において、ビット線ドライバＢＤは、外部から入力されたロウアドレスをデコードすることにより特定したビット線ＢＬ及びビット線／ＢＬを介して、書き込み対象のＴＣＡＭセルＣＣにデータを書き込む。対応するビット線ＢＬ及びビット線／ＢＬを介して書き込まれるデータは相補的な関係にある。即ち、ビット線ＢＬによって論理レベル「１」又は「０」の一方が書き込まれるとき、対応するビット線／ＢＬによって他方が書き込まれる。
【００３９】
サーチ線ドライバＳＤは、外部からＴＣＡＭ１００に入力された検索データをワード回路ＷＣの各ＴＣＡＭセルＣＣに入力する。
【００４０】
サーチ線ドライバＳＤは、サーチ線ＳＬ１、／ＳＬ１、〜、ＳＬｍ、／ＳＬｍを介して各ＴＣＡＭセルＣＣに接続されている。以下、個々を区別しない場合、サーチ線ＳＬ１、／ＳＬ１、〜、ＳＬｍ、／ＳＬｍをサーチ線ＳＬ、／ＳＬと表記する。
【００４１】
検索動作時、サーチ線ドライバＳＤは、外部から入力されたカラムアドレスをデコードすることにより特定したサーチ線ＳＬ及び／ＳＬを介して、外部から受け取った検索データを少数ビットずつ複数サイクルに分けて各ＴＣＡＭセルＣＣに入力する。対応するサーチ線ＳＬ及びサーチ線／ＳＬを介して入力される検索データは相補的な関係にある。即ち、サーチ線ＳＬによって論理レベル「１」又は「０」の一方が入力されるとき、対応するサーチ線／ＳＬによって他方が入力される。
【００４２】
出力ドライバＯＤは、各ワード回路ＷＣによって行われた検索データと記憶データとの少数ビット毎の部分的な一致・不一致の判定の結果を累積し、各ワード回路ＷＣの最終的な一致・不一致の判定結果をＴＣＡＭ１００の外部へ出力する。
【００４３】
次に、ＴＣＡＭセルＣＣの構成及び動作を詳細に説明する。
【００４４】
ＴＣＡＭセルＣＣは、図５に示すように、２つのトランジスタＭ１、Ｍ２と、抵抗変化型の記憶素子としての４つのＭＴＪ素子ＭＴＪ１〜ＭＴＪ４と、を備える。
【００４５】
２つのトランジスタＭ１、Ｍ２は、例えばｎ型の電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field-Effect Transistor）である。第１のトランジスタＭ１のドレイン（電流路の一端）は、第１の接続点としてのマッチ線ＭＬに接続されている。第１のトランジスタＭ１のソース（電流路の他端）は、第１のＭＴＪ素子ＭＴＪ１の下部電極端子ＢＥに接続している。第１のトランジスタＭ１のゲート（制御端）は、第１のサーチ線／ＳＬに接続している。第２のトランジスタＭ２のドレインは、マッチ線ＭＬに接続されている。第２のトランジスタＭ２のソースは、第２のＭＴＪ素子ＭＴＪ２の下部電極端子ＢＥに接続している。第２のトランジスタＭ２のゲートは、第２のサーチ線ＳＬに接続している。
【００４６】
第１のサーチ線／ＳＬは、第１のトランジスタＭ１のゲートに制御信号を伝達して、第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３とにデータを書き込む第１のワード線ＷＬ１と共有されている。同様に、第２のサーチ線ＳＬは、第２のトランジスタＭ２のゲートに制御信号を伝達して、第２のＭＴＪ素子ＭＴＪ２と第４のＭＴＪ素子ＭＴＪ４とにデータを書き込む第２のワード線ＷＬ２と共有されている。また、マッチ線ＭＬは、ビット線／ＢＬと共有され、接地線ＧＮＤは、ビット線ＢＬと共有されている。
【００４７】
即ち、２つのトランジスタＭ１、Ｍ２は、データ書き込み用トランジスタと、データ検索のための選択用トランジスタと、のいずれとしても機能する。このような構成により、実施形態１に係るＴＣＡＭセルＣＣは、後述する実施形態２に係るＴＣＡＭセルに比べて、少ないトランジスタの数でデータの書き込みと検索とを実行することができる。
【００４８】
４つのＭＴＪ素子ＭＴＪ１〜ＭＴＪ４のそれぞれは、図１に示したように、磁化の向きが固定されていないフリー層ＦＲと、磁化の向きが固定された固定層ＦＩとを備え、フリー層ＦＲの磁化の向きと固定層ＦＩの磁化の向きとの組合せに応じて高抵抗状態と低抵抗状態とを遷移する。
【００４９】
第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３とは、第１のトランジスタＭ１のソースと第２の接続点としての接地線ＧＮＤとの間において、直列に接続されている。また、第２のＭＴＪ素子ＭＴＪ２と第４のＭＴＪ素子ＭＴＪ４とは、第２のトランジスタＭ２のソースと接地線ＧＮＤとの間において、直列に接続されている。
【００５０】
具体的には、第１のＭＴＪ素子ＭＴＪ１のフリー層ＦＲに設けられた上部電極端子ＴＥが、第３のＭＴＪ素子ＭＴＪ３の固定層ＦＩに設けられた下部電極端子ＢＥに接続されている。同様に、第２のＭＴＪ素子ＭＴＪ２のフリー層ＦＲに設けられた上部電極端子ＴＥが第４のＭＴＪ素子ＭＴＪ４の固定層ＦＩに設けられた下部電極端子ＢＥに接続されている。
【００５１】
第１のＭＴＪ素子ＭＴＪ１の固定層ＦＩに設けられた下部電極端子ＢＥは、第１のトランジスタＭ１を介してマッチ線ＭＬ及びビット線／ＢＬに接続している。第３のＭＴＪ素子ＭＴＪ３のフリー層ＦＲに設けられた上部電極端子ＴＥは、ビット線ＢＬ及び接地線ＧＮＤに接続している。第２のＭＴＪ素子ＭＴＪ２の固定層ＦＩに設けられた下部電極端子ＢＥは、第２のトランジスタＭ２を介してマッチ線ＭＬ及びビット線／ＢＬに接続している。第４のＭＴＪ素子ＭＴＪ４のフリー層ＦＲに設けられた上部電極端子ＴＥは、ビット線ＢＬ及び接地線ＧＮＤに接続している。
【００５２】
直列接続された２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ３の抵抗値は、図６に示すように、低抵抗状態における第１のＭＴＪ素子ＭＴＪ１の抵抗値Ｒと、磁気抵抗比ｍと、第３のＭＴＪ素子ＭＴＪ３の抵抗値の第１のＭＴＪ素子ＭＴＪ１の抵抗値Ｒに対する抵抗比ｋと、を用いて定義することができる。同じく、直列接続された２個のＭＴＪ素子ＭＴＪ２、ＭＴＪ４の抵抗値も、低抵抗状態における第２のＭＴＪ素子ＭＴＪ２の抵抗値Ｒと、磁気抵抗比ｍと、第４のＭＴＪ素子ＭＴＪ４の抵抗値の第２のＭＴＪ素子ＭＴＪ２の抵抗値Ｒに対する抵抗比ｋと、を用いて定義することができる。非特許文献７によれば、ｋの値は１より大きくなければならず、各ＭＴＪ素子の抵抗値は、各層の厚さを調整することによりチューニングできる。
【００５３】
また、直列接続された２つのＭＴＪ素子を、非特許文献７に開示された技術を用いて図７に示すように３次元積層することにより、図３（ａ）に示す従来の２Ｔ−２ＭＴＪ型ＴＣＡＭセルと同じセル面積で本実施形態に係るＴＣＡＭセルＣＣを実現できる。即ち、素子追加に伴うセル面積オーバーヘッドはない。また、直列接続するＭＴＪ素子の個数は２つに限らず、３つ以上のＭＴＪ素子を直列接続した構成としてもよい。
【００５４】
以下、上述の構成を備えるＴＣＡＭセルＣＣの動作を詳細に説明する。
【００５５】
ＴＣＡＭセルＣＣに対してデータを書き込む動作を、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３に論理レベル「０」を、ＭＴＪ素子ＭＴＪ２、ＭＴＪ４に論理レベル「１」を、それぞれ書き込む場合を例に用いて説明する。書き込み動作時には、各配線は、ワード線ＷＬ１、ＷＬ２又はビット線ＢＬ、／ＢＬとして機能し、サーチ線ＳＬ、／ＳＬ、マッチ線ＭＬ又は接地線ＧＮＤとしては機能しない。
【００５６】
書き込み動作時には、まず、ワード線ドライバＷＤが第１のワード線ＷＬ１を選択する。具体的には、ワード線ドライバＷＤは、第１のワード線ＷＬ１に所定の選択電圧Ｖｓｅを供給する。ここで、選択電圧はトランジスタＭ１、Ｍ２の閾値電圧より大きいものとする。第１のトランジスタＭ１のゲートに第１のワード線ＷＬ１を介して選択電圧Ｖｓｅが供給された結果、第１のトランジスタＭ１がオン状態になる。
【００５７】
第１のワード線ＷＬ１が選択された状態で、ビット線ドライバＢＤが、ビット線ＢＬに論理レベル「１」を、ビット線／ＢＬに論理レベル「０」を、それぞれ供給する。この結果、ビット線ＢＬからビット線／ＢＬへと向かう書き込み電流が、オン状態のトランジスタＭ１を通って流れる。この電流は、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３の中を、フリー層ＦＲから固定層ＦＩへ向かって流れ、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３を共に低抵抗状態に遷移させる。この結果、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３に、低抵抗状態と対応付けられた論理レベル「０」が書き込まれる。その後、ビット線ドライバＢＤによる論理レベルの供給が遮断され、ワード線ドライバＷＤによる第１のワード線ＷＬ１の選択が解除されても、ＭＴＪ素子ＭＴＪ１、ＭＴＪ３の低抵抗状態は維持され、両素子に書き込まれた論理レベル「０」は不揮発的に記憶されている。
【００５８】
次に、ワード線ドライバＷＤが第２のワード線ＷＬ２を選択する。第２のトランジスタＭ２のゲートに第２のワード線ＷＬ２を介して選択電圧Ｖｓｅが供給された結果、第２のトランジスタＭ２がオン状態になる。
【００５９】
第２のワード線ＷＬ２が選択された状態で、ビット線ドライバＢＤが、ビット線ＢＬに論理レベル「０」を、ビット線／ＢＬに論理レベル「１」を、それぞれ供給する。この結果、ビット線／ＢＬからビット線ＢＬへと向かう書き込み電流が、オン状態のトランジスタＭ２を通って流れる。この電流は、ＭＴＪ素子ＭＴＪ２、ＭＴＪ４の中を、固定層ＦＩからフリー層ＦＲへ向かって流れ、ＭＴＪ素子ＭＴＪ２、ＭＴＪ４を共に高抵抗状態にする。この結果、ＭＴＪ素子ＭＴＪ２、ＭＴＪ４に、高抵抗状態と対応付けられた論理レベル「１」が書き込まれ、不揮発的に記憶される。
【００６０】
以上説明した通り、直列接続された２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ３及びＭＴＪ素子ＭＴＪ２、ＭＴＪ４には、それぞれ同じデータｂ１及びｂ２が書き込まれる。ＴＣＡＭセルは、「０」、「１」、「Ｘ（Ｄｏｎ’ｔ−ｃａｒｅ）」の３つの記憶状態を有する。これら３つの記憶状態は、図８の真理値表に示すように、ｂ１とｂ２の２ビットの２値データ（１，０）、（０，１）、（１，１）としてそれぞれ表される。なお、図８の真理値表において、ＢはＴＣＡＭセルＣＣの記憶データを、Ｓは第２のサーチ線ＳＬの入力を、ＭＬはマッチ線ＭＬの出力を、それぞれ表す。
【００６１】
次に、検索動作について説明する。検索動作時には、各配線は、サーチ線ＳＬ、／ＳＬ、マッチ線ＭＬ又は接地線ＧＮＤとして機能し、ワード線ＷＬ１、ＷＬ２又はビット線ＢＬ、／ＢＬとしては機能しない。
【００６２】
検索動作時には、まず、マッチ線ＭＬが例えば電源線Ｖｄｄの電圧のような高電位にまでプリチャージされる。その後、サーチ線ＳＬ、／ＳＬを介して検索データが入力されることで、各ＴＣＡＭセルＣＣのトランジスタＭ１又はＭ２の一方がオン状態になる。トランジスタＭ１又はＭ２の一方をオン状態にすることで電流パスを選択し、ＴＣＡＭセルＣＣを通じてマッチ線ＭＬの電荷を接地線ＧＮＤへ放電することにより、一致・不一致の判定を行う。
【００６３】
ＴＣＡＭセルＣＣにおける検索結果を示すマッチ線ＭＬの電位は、ＴＣＡＭセルＣＣの抵抗値によって決定される。例えば、記憶データＢ＝０に対してＳ＝０に対応する検索データが入力された場合、及び、記憶データＢ＝１に対してＳ＝１に対応する検索データが入力された場合のように、記憶データと検索データが一致している場合、マッチ線ＭＬの電位は「Ｈ」レベルになる。また、ＴＣＡＭセルＣＣが「Ｘ」を記憶している場合も同様に、記憶データと検索データが一致していると見なされ、マッチ線ＭＬの電位は「Ｈ」レベルになる。これらの場合は、図８の真理値表では「ＨＩＴ」と表される。一方、記憶データＢ＝０に対してＳ＝１に対応する検索データが入力された場合、及び、記憶データＢ＝１に対してＳ＝０に対応する検索データが入力された場合のように、記憶データと検索データが不一致である場合、マッチ線ＭＬの電位は「Ｌ」レベルになる。この場合、図８の真理値表では「ＭＩＳＳ」と表される。より一般的には、記憶データ（ｂ１，ｂ２）が記憶されているＴＣＡＭセルＣＣに対して第２のサーチ線ＳＬに入力Ｓが入力された場合のマッチ線ＭＬの論理レベルは、ＭＬ＝／Ｓ・ｂ１＋Ｓ・ｂ２と定められる。
【００６４】
マッチ線ＭＬに接続された全てのＴＣＡＭセルＣＣにおいて記憶データと検索データが一致している場合（１つのワード回路ＷＣが含む全てのＴＣＡＭセルＣＣにおいて記憶データと検索データが一致している場合）、マッチ線ＭＬは高電位Ｖｈにまで放電される。
【００６５】
マッチ線ＭＬに接続されたＴＣＡＭセルＣＣの少なくとも１つで記憶データと検索データが一致していない場合（１つのワード回路ＷＣが含むＴＣＡＭセルＣＣのなかに記憶データと検索データが不一致のものがある場合）、マッチ線ＭＬは低電位Ｖｌにまで放電される。
【００６６】
マッチ線ＭＬの電位は対応するセンスアンプＳＡによってフル振幅の電位に増幅され、出力ドライバＯＤに送出される。
【００６７】
図９は、２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ３、及び２個のＭＴＪ素子ＭＴＪ２、ＭＴＪ４をそれぞれ直列に接続したことにより、ＭＴＪ素子の抵抗値のばらつきが低減されたことを示している。図９（ａ）に示すように、直列に接続された２個のＭＴＪ素子の抵抗値は、一方のＭＴＪ素子の抵抗値ＲＭＴＪと抵抗比ｋとを用いて（１＋ｋ）ＲＭＴＪと表される。単一のＭＴＪ素子の抵抗値の相対標準偏差がσ／ＲＭＴＪと表されるのに対し、直列に接続された２個のＭＴＪ素子の抵抗値の相対標準偏差は｛［（１＋ｋ２）１／２］／（１＋ｋ）｝・σ／ＲＭＴＪと表される。そのため、直列に接続された２個のＭＴＪ素子の抵抗値の相対標準偏差は、図９（ｂ）に示すように、ｋの値に応じて減少する。図９（ｂ）に示すように、直列に接続された２個のＭＴＪ素子の相対標準偏差は、ｋ＝１のとき７１％に、ｋ＝２のとき７５％に、ｋ＝３のとき７９％にそれぞれ低減する。ＭＴＪ素子の抵抗値の相対ばらつきが抑制されることにより、マッチ線ＭＬの出力電位差が増大する。
【００６８】
図１０は、２個のＭＴＪ素子を直列に接続したことにより、記憶データに対応する抵抗差が増大したことを示している。多重化されたＭＴＪ素子の合成抵抗は多レベルを刻むのに対し、全てのレベルの抵抗値を用いるのではなく、最も低い抵抗値と最も高い抵抗値を記憶データの「０」と「１」に対応付け、大きな抵抗差を実現している。具体的には、２つのＭＴＪ素子は、各ＭＴＪ素子が取り得る状態（低抵抗状態と高抵抗状態）の組合せを全て用いた場合、図１０（ａ）に示すように、４値の情報「０」、「１」、「２」、「３」を記憶することができる。ここで、ΔＲＭＴＪは、１つの記憶データとこの記憶データに隣接する記憶値との間の抵抗差を表す。
【００６９】
これに対して、本実施形態のＴＣＡＭセルＣＣでは、２個のＭＴＪ素子を直列に接続し、２つのＭＴＪ素子に同じ記憶データを記憶させることにより、図１０（ｂ）に示すように、２つの状態の組合せ（「００」状態と「１１」状態）のみを用いている。具体的に説明すると、第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３とが共に高抵抗状態にある場合（「１１」状態の場合）と、第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３とが共に低抵抗状態にある場合（「００」状態の場合）と、に対応付けて１ビットのデータが記憶され、第１のＭＴＪ素子ＭＴＪ１と第３のＭＴＪ素子ＭＴＪ３との一方が高抵抗状態にあり他方が低抵抗状態にある場合（「０１」及び「１０」の場合）は、データを記憶するためには用いられない。同様に、第２のＭＴＪ素子ＭＴＪ２と第４のＭＴＪ素子ＭＴＪ４とが共に高抵抗状態にある場合（「１１」状態の場合）と、第２のＭＴＪ素子ＭＴＪ２と第４のＭＴＪ素子ＭＴＪ４とが共に低抵抗状態にある場合（「００」状態の場合）と、に対応付けて１ビットのデータが記憶され、第２のＭＴＪ素子ＭＴＪ２と第４のＭＴＪ素子ＭＴＪ４との一方が高抵抗状態にあり他方が低抵抗状態にある場合（「０１」及び「１０」の場合）は、データを記憶するためには用いられない。このため、記憶データに対応する抵抗差が増大している。
【００７０】
このように、ＴＣＡＭセルＣＣの出力電圧振幅が増大し、ワード回路ＷＣにおけるマッチ線ＭＬの出力電圧振幅が増大することにより、一致・不一致の判定がより正確になる。
【００７１】
以上説明したように、実施形態１に係るＴＣＡＭセルＣＣによれば、ＭＴＪ素子の直列接続（スタック化）により、記憶データ間の抵抗差を大きくし、デバイス特性による抵抗値の素子間におけるばらつきを抑えることができる。この結果、ＴＣＡＭセルにおける一致・不一致の判定が正確になり、多数のＴＣＡＭセルＣＣを並列動作させても、ワード回路ＷＣにおける誤判定率を低減することができる。
【００７２】
これは、チップ製造時に不良ワード回路を置換するために設けられる冗長のワード回路ＷＣの数を削減することができるため、チップ面積のコンパクト化につながる。さらには、十分なマッチ線出力電圧振幅を確保できるため、センスアンプＳＡを高感度にする必要はなく、簡易なセンスアンプを用いることで更にチップ面積をコンパクト化することができる。
【００７３】
（実施形態２）
実施形態１では、図３（ａ）に示す、ワードパラレル・ビットシリアル形ＴＣＡＭ向けの従来の２Ｔ−２ＭＴＪ型ＴＣＡＭセルを改良したＴＣＡＭセルＣＣの構成及び動作を説明した。
本実施形態では、図３（ｂ）に示す、一致・不一致を判定するための信号を増幅するためにより多くのトランジスタを備えたワードパラレル・ビットパラレル形（完全並列形）ＴＣＡＭ向けの従来の６Ｔ−２ＭＴＪ型ＴＣＡＭセルを改良したＴＣＡＭセルＣＣ’の構成及び動作を説明する。
【００７４】
ＴＣＡＭセルＣＣ’は、図１１に示すように、比較演算回路１０と、ダイオードスイッチ２０と、負荷３０と、書き込み用トランジスタＭ５、Ｍ６と、を備える。
【００７５】
比較演算回路１０は、直列に接続された２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ３と、同じく直列に接続された２個のＭＴＪ素子ＭＴＪ２、ＭＴＪ４と、トランジスタＭ１、Ｍ２と、を備える。比較演算回路１０における２個のトランジスタＭ１、Ｍ２及び４個のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の配置は、実施形態１における図５に示した配置と同じである。
【００７６】
即ち、第１のＭＴＪ素子ＭＴＪ１のフリー層ＦＲに設けられた上部電極端子ＴＥが第３のＭＴＪ素子ＭＴＪ３の固定層ＦＩに設けられた下部電極端子ＢＥに接続されている。第２のＭＴＪ素子ＭＴＪ２のフリー層ＦＲに設けられた上部電極端子ＴＥが第４のＭＴＪ素子ＭＴＪ４の固定層ＦＩに設けられた下部電極端子ＢＥに接続されている。
【００７７】
第３、第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４のフリー層ＦＲに設けられた上部電極端子ＴＥは、双方向の書き込みに用いられるプレート線ＰＬに接続されている。
【００７８】
第１のＭＴＪ素子ＭＴＪ１の固定層ＦＩに設けられた下部電極端子ＢＥは第１のトランジスタＭ１を介して、第２のＭＴＪ素子ＭＴＪ２の固定層ＦＩに設けられた下部電極端子ＢＥは第２のトランジスタＭ２を介して、共にダイオードスイッチ２０及び負荷３０に接続している。
【００７９】
第１のトランジスタＭ１のゲートは第１のサーチ線／ＳＬに、第２のトランジスタＭ２のゲートは第２のサーチ線ＳＬに、それぞれ接続されている。
【００８０】
負荷３０は、例えばｐ型のＭＯＳＦＥＴである第３のトランジスタＭ３によって構成されている。第３のトランジスタＭ３のドレインは第１、第２のトランジスタＭ１、Ｍ２のドレインに、第３のトランジスタＭ３のソースは電源線Ｖｄｄに接続されている。第３のトランジスタＭ３のゲートは、バイアス電源線Ｖｂｉａｓに接続されている。このような構成により、第３のトランジスタＭ３は、電源線Ｖｄｄから第１の接続点に電流を供給する。
【００８１】
ダイオードスイッチ２０は、第４のトランジスタＭ４によって構成されている。第４のトランジスタＭ４のドレインとゲートとは、共にマッチ線ＭＬに接続されている。第４のトランジスタＭ４のソースは、第１、第２のトランジスタＭ１、Ｍ２のドレインと接続されている。ダイオードスイッチは、ゲートとドレインを短絡したもので、ダイオードのように動作する。
【００８２】
第５のトランジスタである書き込みトランジスタＭ５のドレインは第１のビット線ＢＬ１に、ゲートはワード線ＷＬに接続されている。書き込みトランジスタＭ５のソースは、第１のＭＴＪ素子ＭＴＪ１の固定層ＦＩに設けられた下部電極端子ＢＥと第１のトランジスタＭ１のソースとに接続されている。第６のトランジスタである書き込みトランジスタＭ６のドレインは第２のビット線ＢＬ２に、ゲートはワード線ＷＬに接続されている。書き込みトランジスタＭ６のソースは、第２のＭＴＪ素子ＭＴＪ２の固定層ＦＩに設けられた下部電極端子ＢＥと第２のトランジスタＭ２のソースに接続されている。ＴＣＡＭセルＣＣ’における配線方向は、ＴＣＡＭセルＣＣの場合と異なり、ワード線ＷＬ及びプレート線ＰＬがロウ方向に、ビット線ＢＬ１及びＢＬ２がカラム方向に伸びている。このため、図４におけるワード線ドライバＷＤがビット線ドライバＢＤに変更され、ビット線ＢＬ１及びＢＬ２を駆動することになり、図４におけるビット線ドライバＢＤがワード線ドライバＷＤ及びプレート線ドライバに変更され、ワード線ＷＬ及びプレート線ＰＬを駆動することになる。
【００８３】
上述の構成を備えるＴＣＡＭセルＣＣ’について、その動作を詳しく説明する。
【００８４】
各ＭＴＪ素子ＭＴＪ１〜ＭＴＪ４へのデータ書き込みは、書き込みトランジスタＭ５及びＭ６によって制御される。該当するワード線ＷＬによって書き込みトランジスタＭ５、Ｍ６を駆動し、第１のビット線ＢＬ１及び第２のビット線ＢＬ２から、直列接続された２個のＭＴＪ素子ＭＴＪ１、ＭＴＪ３、及びＭＴＪ素子ＭＴＪ２、ＭＴＪ４に電流を流すことで書き込みを行う。ワード線ＷＬはワード回路ＷＣの中の全てのＴＣＡＭセルＣＣ’に接続されているため、全てのＴＣＡＭセルＣＣ’における第１のビット線ＢＬ１及び第２のビット線ＢＬ２に入力を与えることで、並列に書き込みを行うことができる。
【００８５】
ＴＣＡＭセルＣＣ’における検索結果に対応する出力電圧Ｖｒｅｓの電位は、比較演算回路１０の抵抗値によって決定される。記憶データと検索データとが一致している場合、もしくは「Ｘ」が記憶されている場合、比較演算回路１０は高抵抗状態となる。一方、記憶データと検索データとが不一致の場合、比較演算回路１０は低抵抗状態となる。この抵抗値をｐＭＯＳで構成される負荷３０の電流によって出力電圧Ｖｒｅｓの電位に変換する。すなわち、一致の場合、出力電圧Ｖｒｅｓは高電位Ｖｈとなり、不一致の場合は低電位Ｖｌとなる。ワード回路ＷＣは、ＴＣＡＭセルＣＣ’をマッチ線ＭＬに並列に複数接続して、全ビット一斉に動作させることで、検索データと記憶データとが完全に一致しているか否かを判別する。
【００８６】
検索動作時には、ＴＣＡＭセルＣＣ’は、実施形態１に係るＴＣＡＭセルＣＣと同様に、図８に示した真理値表に従って動作する。具体的に説明すると、まず、マッチ線ＭＬが例えば電源線Ｖｄｄの電圧のような高電位にまでプリチャージされる。次に、サーチ線ＳＬ及び／ＳＬに入力を与えることで、各ＴＣＡＭセルＣＣ’における第１のトランジスタＭ１又は第２のトランジスタＭ２のどちらか一方をオン状態にして、比較演算回路１０の電流パスを選択し、ＴＣＡＭセルＣＣ’を通じてマッチ線ＭＬの電荷を接地線ＧＮＤへ放電することにより一致・不一致の判定を行う。
【００８７】
マッチ線ＭＬの放電は、ダイオードスイッチ２０によって制御され、マッチ線ＭＬの電位とＴＣＡＭセルＣＣ’の比較演算回路１０の出力電圧Ｖｒｅｓの大小関係により、ＴＣＡＭセルＣＣ’ごとに独立して自動的に放電・遮断の切り替えが行われる。
【００８８】
マッチ線ＭＬの電位は、検索データと記憶データとが完全に一致している場合、高電位Ｖｈにまで放電される。一方、不一致の場合、すなわちワード回路ＷＣ中に検索データと記憶データとが不一致となったＴＣＡＭセルＣＣ’が１つでも存在する場合、マッチ線ＭＬの電位が高電位Ｖｈになっても放電は停止せず、不一致のＴＣＡＭセルＣＣ’を通じて低電位Ｖｌまで放電される。これは、全てのＴＣＡＭセルＣＣ’の中で最も低い出力電圧Ｖｒｅｓになるまで各ＴＣＡＭセルＣＣ’の中のダイオードスイッチ２０を介してマッチ線ＭＬの電荷が放電され、最終的に遮断されるためである。
【００８９】
ダイオードスイッチ２０は、ダイオードのように動作する。マッチ線ＭＬの電位、すなわち、ダイオードスイッチ２０を構成する第４のトランジスタＭ４のドレインとゲートの電位がＴＣＡＭセルＣＣ’中の比較演算回路１０の出力電圧Ｖｒｅｓよりも高い場合、ダイオードスイッチ２０を構成する第４のトランジスタＭ４はオン状態になり、電流が流れる。一方、マッチ線ＭＬの電位が出力電圧Ｖｒｅｓ以下になると、ほぼカットオフ状態になり、マッチ線ＭＬからの放電パスは遮断される。ダイオードスイッチ２０が有するこの特性により、マッチ線ＭＬの電位は、不一致となったＴＣＡＭセルＣＣ’が存在するか否かによって決定される。
【００９０】
具体的には、検索データと記憶データが完全に一致している場合、マッチ線ＭＬの電位が比較演算回路１０の出力電圧Ｖｒｅｓ（高電位Ｖｈ）に等しくなったとき、全てのＴＣＡＭセルＣＣ’が備えるダイオードスイッチ２０が一斉にカットオフ状態となり、マッチ線ＭＬの電位が保持される。一方、不一致となったＴＣＡＭセルＣＣ’が１つでも存在すると、不一致となったＴＣＡＭセルＣＣ’中のダイオードスイッチ２０はマッチ線ＭＬの電位が当該ＴＣＡＭセルＣＣ’の比較演算回路１０の出力電圧Ｖｒｅｓ（低電位Ｖｌ）と等しくなるまで遮断されない。このため、マッチ線ＭＬの電位は完全一致の時よりも下がる。したがって、マッチ線ＭＬの電位は一致・不一致の判定の結果に応じて異なり、この電位差をセンスアンプＳＡによってフル振幅の電圧に増幅することによって検索データと記憶データの一致・不一致の判定をすることができる。この結果は出力ドライバＯＤを介して外部に出力される。完全並列形ＴＣＡＭの場合は、1サイクルで検索動作が完了するため、出力ドライバＯＤの中には部分的な検索結果を累積する機構は含まれない。
【００９１】
実施形態１と同様に、非特許文献７に記載の技術を用いて、直列に接続されたＭＴＪ素子ＭＴＪ１、ＭＴＪ３、及びＭＴＪ素子ＭＴＪ２、ＭＴＪ４を、図７に示すように三次元に集積することで、図３（ｂ）に示す従来型の６Ｔ−２ＭＴＪ型のＴＣＡＭセルと同じ面積で製造することができる。また、ＭＴＪ素子の数が４個に増加したが、６個のトランジスタによる面積が支配的であるため、通常のＭＴＪ素子４個を平面的に配置したとしても面積のオーバーヘッドを無くすことができる。すなわち、いずれの場合であっても冗長ＭＴＪ素子の追加による面積オーバーヘッドを無くすことができる。
【００９２】
以上説明したように、実施形態２に係るＴＣＡＭセルＣＣ’によれば、ＭＴＪ素子の直列接続した構成を、実施形態１に係るＴＣＡＭセルＣＣに比べて信号増幅のためのより多くのトランジスタを備えた構成に適用した。これにより、実施形態１に係るＴＣＡＭセルＣＣと同様に、不揮発ＴＣＡＭの回路動作の高信頼化とコンパクト化の効果を得ることができる。
【００９３】
（評価）
次に、実施形態１及び２に係る不揮発性ＴＣＡＭセルＣＣ、ＣＣ’における検索動作の検出マージンとエラー率との評価結果について説明する。
【００９４】
図３（ａ）に示した従来の２Ｔ−２ＭＴＪ型、図３（ｂ）に示した従来の６Ｔ−２ＭＴＪ型、図５に示した実施形態１に係る２Ｔ−４ＭＴＪ型、及び、図１１に示した実施形態２に係る６Ｔ−４ＭＴＪ型のＴＣＡＭセルをそれぞれ用いて、９０ｎｍのＣＭＯＳ技術のもと、７２ビットの不揮発性ＴＣＡＭワード回路を設計した。そして、設計した不揮発性ＴＣＡＭワード回路を用いて、試行回数１０００回のモンテカルロシミュレーションにより、最も悪い場合の検出マージンとエラー率とを評価した。
【００９５】
各トランジスタのサイズは、従来の２Ｔ−２ＭＴＪ／６Ｔ−２ＭＴＪ型のＴＣＡＭセルと実施形態１、２に係る２Ｔ−４ＭＴＪ／６Ｔ−４ＭＴＪ型のＴＣＡＭセルとで、同じとした。そのため、各トランジスタの閾値電圧の変動は、従来のＴＣＡＭセルと実施形態１、２に係るＴＣＡＭセルとで同じである。
【００９６】
第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２のデバイスパラメータは、従来の２Ｔ−２ＭＴＪ／６Ｔ−２ＭＴＪ型のＴＣＡＭセルと実施形態１、２に係る２Ｔ−４ＭＴＪ／６Ｔ−４ＭＴＪ型のＴＣＡＭセルとで、同じとした。具体的に、第１、第２のＭＴＪ素子ＭＴＪ１，ＭＴＪ２の低抵抗状態における抵抗値Ｒ及び磁気抵抗比ｍは、それぞれ３．０ｋΩ、１．５（１５０％）と設定した。
【００９７】
また、第１のＭＴＪ素子ＭＴＪ１に対する第３のＭＴＪ素子ＭＴＪ３の抵抗比及び第２のＭＴＪ素子ＭＴＪ２に対する第４のＭＴＪ素子ＭＴＪ４の抵抗比を示す値ｋは、２に設定した。各ＭＴＪ素子の抵抗値の変動を示す標準偏差σは、典型的な値である５％に設定した。
【００９８】
各ＴＣＡＭセル及びセンスアンプにおけるトランジスタの閾値電圧の変動を示す標準偏差は、それぞれの設計サイズに従って設定した。また、電源線Ｖｄｄの電圧は１．２Ｖに設定し、クロック周期は５ｎｓ（２００ＭＨｚ）に設定した。
【００９９】
図１２（ａ）に、従来の２Ｔ−２ＭＴＪ型のＴＣＡＭセルを用いたワード回路において、４ビットで並列検索動作した場合のシミュレーション波形を示す。上段の図は、検索ワードと記憶ワードとが一致した場合（「ＨＩＴ」）と不一致の場合（「ＭＩＳＳ」）とにおいて、マッチ線ＭＬを流れる信号の波形を示す。中段及び下段の図は、それぞれ「ＨＩＴ」及び「ＭＩＳＳ」の場合の出力信号の波形を示す。
【０１００】
上段の図において、各ＭＴＪ素子における抵抗差が小さく、波形のばらつきが大きいため、「ＨＩＴ」の場合の信号と「ＭＩＳＳ」の場合の信号との間の検出マージンとして、４６ｍＶという小さな検出マージンしかないことが分かる。そのため、中段の図において「ＨＩＴ」と検出すべきところを「ＭＩＳＳ」と検出しているエラーが１回、下段の図において「ＭＩＳＳ」と検出すべきところを「ＨＩＴ」と検出しているエラーが２回、それぞれ発生した。その結果、エラー率は０．１５％（＝３／２０００）と評価された。
【０１０１】
図１２（ｂ）に、実施形態１に係る２Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣを用いたワード回路において、４ビットで並列検索動作した場合のシミュレーション波形を示す。各図の見方は図１２（ａ）と同様である。上段の図において、２層ＭＴＪ構造におけるより大きな抵抗差とより小さな抵抗値のばらつきにより、３３４ｍＶという従来よりも７．３倍大きな検出マージンが得られたことが分かる。そのため、中段及び下段の図に示すように、検出エラーはなくなった。
【０１０２】
このように、４ビットで並列検索動作した場合の検出マージンは十分に大きいため、実施形態１に係る２Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣを用いたワード回路は、より多くのセルで並列動作ができる。
【０１０３】
より多くのセルで並列動作した場合の例として、図１２（ｃ）に、実施形態１に係る２Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣを用いたワード回路において、８ビットで並列検索動作した場合のシミュレーション波形を示す。各図の見方は図１２（ａ）及び（ｂ）と同様である。８ビットで並列検索動作した場合も、４ビットで並列検索動作した場合と同様に、検出エラーはなかった。
【０１０４】
さらに、図１３（ａ）に、従来の６Ｔ−２ＭＴＪ型のＴＣＡＭセルを用いたワード回路において、７２ビットで並列検索動作した場合のシミュレーション波形を示す。各図の見方は上述した図１２（ａ）、（ｂ）、（ｃ）と同様である。
【０１０５】
上段の図において、各ＭＴＪ素子における抵抗差が小さく、波形のばらつきが大きいため、「ＨＩＴ」の場合の信号と「ＭＩＳＳ」の場合の信号との間の検出マージンとして、３９ｍＶという小さな検出マージンしかないことが分かる。そのため、中段の図において「ＨＩＴ」と検出すべきところを「ＭＩＳＳ」と検出しているエラーが１回、下段の図において「ＭＩＳＳ」と検出すべきところを「ＨＩＴ」と検出しているエラーが４回、それぞれ発生した。その結果、エラー率は０．２５％（＝５／２０００）と評価された。
【０１０６】
図１３（ｂ）に、実施形態２に係る６Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣ’を用いたワード回路において、７２ビットで並列検索動作した場合のシミュレーション波形を示す。各図の見方は図１３（ａ）と同様である。上段の図において、２層ＭＴＪ構造におけるより大きな抵抗差とより小さな抵抗値のばらつきにより、８０ｍＶという従来よりも２．１倍大きな検出マージンが得られたことが分かる。そのため、中段及び下段の図に示すように、検出エラーはなくなった。
【０１０７】
以上のように、実施形態１、２に係る２Ｔ−４ＭＴＪ／６Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣ、ＣＣ’を用いたワード回路は、従来の２Ｔ−２ＭＴＪ／６Ｔ−２ＭＴＪ型のＴＣＡＭセルを用いたワード回路に比べて、検出マージンを大きくして、検出エラーを削減することができることが分かった。そのため、本発明に係る不揮発性連想メモリセルによれば、上述したように、不揮発ＴＣＡＭの回路動作の高信頼化とコンパクト化につながる。
【０１０８】
その他、本発明は上述した実施形態に限定されず、種々の変形及び応用が可能である。
【０１０９】
例えば、本発明に係る不揮発性連想メモリセルは、実施形態１、２に係る２Ｔ−４ＭＴＪ／６Ｔ−４ＭＴＪ型のＴＣＡＭセルＣＣ、ＣＣ’だけでなく、非特許文献１〜６に開示されたものを含む様々な構成のセル回路にも適用して、セル回路の高信頼化とコンパクト化を図ることができる。
【０１１０】
また、本発明に係る不揮発性連想メモリセルは、ＭＴＪ素子以外の抵抗変化形の記憶素子によって構成されてもよい。
【０１１１】
なお、実施形態１及び実施形態２では、図１（ａ）〜図１（ｃ）に示すように、フリー層ＦＲに上部電極端子ＴＥを、固定層ＦＩに下部電極端子ＢＥを設けたが、ＭＴＪ素子の構成は任意である。例えば、各ＭＴＪ素子の構成として、図１（ａ）〜図１（ｃ）に示す構成とは異なり、フリー層ＦＲに下部電極端子ＢＥを、固定層ＦＩに上部電極端子ＴＥを、それぞれ設けてもよい。即ち、４つのＭＴＪ素子ＭＴＪ１〜ＭＴＪ４の向きは逆であって、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２のフリー層ＦＲ側の電極が、それぞれ第１、第２のトランジスタＭ１、Ｍ２のソースに接続され、第３、第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４のフリー層ＦＲ側の電極が、それぞれ第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の固定層ＦＩ側の電極に接続されてもよい。
【０１１２】
また、実施形態１に係るＴＣＡＭセルＣＣ及び実施形態２に係るＴＣＡＭセルＣＣ’は、ＭＴＪ素子の低抵抗状態に論理値「０」を、高抵抗状態に論理値「１」を、それぞれ対応付けてデータを記憶したが、低抵抗状態に論理値「１」を、高抵抗状態に論理値「０」を、それぞれ対応付けてもよい。
【符号の説明】
【０１１３】
１００  ＴＣＡＭ
１０  比較演算回路
２０  ダイオードスイッチ
３０  負荷
ＦＲ  フリー層
ＦＩ  固定層
ＴＢ  トンネルバリア
ＴＥ  上部電極端子
ＢＥ  下部電極端子
ＣＣ、ＣＣ’  ＴＣＡＭセル
ＷＤ  ワード線ドライバ
ＳＤ  サーチ線ドライバ
ＢＤ  ビット線ドライバ
ＯＤ  出力ドライバ
ＳＡ  センスアンプ
ＷＣ  ワード回路
ＭＬ  マッチ線
ＷＬ１、ＷＬ２、ＷＬ  ワード線
ＢＬ、／ＢＬ、ＢＬ１、ＢＬ２  ビット線
ＳＬ、／ＳＬ  サーチ線
ＰＬ  プレート線
Ｖｄｄ  電源線
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６  トランジスタ
ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４  ＭＴＪ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図９】
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