(57)【要約】【課題】抵抗分圧回路を用いずに入力電圧検出機能を実現することができる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置を提供すること。【解決手段】起動素子のドレイン領域１０１の内部には、ｐ型領域１１０、コレクタ領域１１１およびエミッタ領域１１２からなるｎｐｎ型素子８３が設けられている。第１層間絶縁膜１０７の上には、ｎｐｎ型素子８３のコレクタ電極配線１２１、ｎｐｎ型素子８３のエミッタ電極配線と起動素子のドレイン電極配線とを兼ねるエミッタ・ドレイン電極配線１２２、起動素子のソース電極配線１２３、および起動素子のゲート電極配線１２４が設けられている。コレクタ電極配線１２１には、起動素子の入力端子とｎｐｎ型素子８３の入力端子とを兼ねる第１金属配線１３１が接続されている。ｎｐｎ型素子８３は、第１金属配線１３１に印加された入力電圧の低下を検出するための入力電圧検出手段として機能する。【選択図】図３
2015153777.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に設けられた第２導電型のドリフト領域、および、前記ドリフト領域に接して前記半導体基板の表面層に設けられた第２導電型のドレイン領域を有する電界効果型トランジスタと、
前記ドレイン領域の内部に選択的に設けられた第１導電型半導体領域と、
前記第１導電型半導体領域の内部に選択的に設けられた第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域と離れて、前記第１導電型半導体領域の内部に選択的に設けられた第２の第２導電型半導体領域と、
前記第１の第２導電型半導体領域に接続され、外部から入力電圧が入力される第１電極配線と、
前記ドレイン領域および前記第２の第２導電型半導体領域に接続された第２電極配線と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電界効果型トランジスタは、
前記ドリフト領域に接して前記半導体基板の表面層に選択的に設けられた第１導電型のチャネル領域と、
前記チャネル領域に接して前記半導体基板の表面層に設けられ、前記ドリフト領域を挟んで前記ドレイン領域に対向する第２導電型のソース領域と、
前記チャネル領域に接続された制御電極と、
前記ソース領域に接続された第３電極配線と、
前記チャネル領域および前記制御電極に接続された第４電極配線と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電界効果型トランジスタは、
前記ドリフト領域に接して前記半導体基板の表面層に選択的に設けられ、前記ドリフト領域を挟んで前記ドレイン領域に対向する第１導電型のチャネル領域と、
前記チャネル領域の内部に選択的に設けられた第２導電型のソース領域と、
前記チャネル領域の、前記ドリフト領域と前記ソース領域とに挟まれた部分の表面上に絶縁膜を介して設けられた制御電極と、
前記チャネル領域および前記ソース領域に接続された第３電極配線と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置を含む起動回路を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項５】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子からスイッチ用トランジスタを制御するための信号を出力する電界効果型トランジスタと、
前記電界効果型トランジスタと同一半導体基板内で、かつ前記電界効果型トランジスタのドレイン領域内に集積され、前記電界効果型トランジスタのドレイン端子に印加される１次側電圧が所定電圧以上のときに導通して前記電界効果型トランジスタを動作させるバイポーラトランジスタと、
を含む起動回路、を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項６】
請求項４または５に記載のスイッチング電源用制御ＩＣを有することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、スイッチング素子として機能するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のオン時間が長くなり発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
【０００５】
ブラウンアウト機能を実現するため、従来のスイッチング電源装置は、外付け抵抗分圧方式またはＩＣチップ内蔵方式に大別される。外付け抵抗分圧方式とは、スイッチング電源用制御ＩＣ（以下、制御ＩＣとする）に外付けされた２つの抵抗が直列に接続されてなる抵抗分圧回路により電源の一次側電圧を抵抗分圧する方式である。ＩＣチップ内蔵方式とは、制御ＩＣに内蔵した高耐圧分圧抵抗により電源の一次側電圧を抵抗分圧する方式である。ＩＣチップ内蔵方式では、高耐圧デバイス（起動素子）の耐圧構造を利用して、高耐圧分圧抵抗（抵抗素子）が構成されている。
【０００６】
ＩＣチップ内蔵方式のスイッチング電源装置として、制御ＩＣ内の起動回路を構成する既存の起動素子の耐圧構造の上にらせん状の抵抗体を配置して高耐圧分圧抵抗を実現した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、起動素子の中心に配置される最高電位であるドレイン電極から徐々に電位が下がるように、ドレイン領域の周囲を囲むソース領域およびゲート領域まで、起動素子の外周に沿ったらせん状に抵抗体が配置される。このように、抵抗体を起動素子に一体化させることで、新たに高耐圧構造を設けることなく、スイッチング電源装置に高耐圧な抵抗素子を内蔵することが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、入力電圧検出手段として２つの抵抗が直列に接続されてなる抵抗分圧回路を採用した場合、入力電圧が印加されている間は常に抵抗分圧回路に消費電流が発生している。このような問題は、抵抗分圧回路を半導体集積回路装置に内蔵するか外付けするかに関わらず生じる。通常は、抵抗分圧回路全体の抵抗値を高くすることで消費電流を抑えているが、抵抗分圧回路を半導体集積回路（ＩＣ）に内蔵する場合、次の２つの問題が生じる。
【０００９】
１つ目の問題は、抵抗分圧回路を構成する抵抗体の長さを確保するために、起動素子の面積が広くなり大型化する点である。２つ目の問題は、抵抗体の単位長さあたりの抵抗値を高めるために、抵抗体の不純物ドープ量をより低くすることにより抵抗値のばらつきが増大する点である。これら２つの問題を解決する方法として、トリミングなどの調整回路を付加することが公知であるが、回路構成が複雑化するという問題がある。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、抵抗分圧回路を用いずに入力電圧検出機能を実現することができる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の表面層に設けられた第２導電型のドリフト領域、および、前記ドリフト領域に接して前記半導体基板の表面層に設けられた第２導電型のドレイン領域を有する電界効果型トランジスタが設けられている。前記ドレイン領域の内部には、第１導電型半導体領域が選択的に設けられている。前記第１導電型半導体領域の内部には、第１の第２導電型半導体領域が選択的に設けられている。前記第１導電型半導体領域の内部には、前記第１の第２導電型半導体領域と離れて、第２の第２導電型半導体領域が選択的に設けられている。前記第１の第２導電型半導体領域に接続された第１電極配線が設けられている。前記第１電極配線には、外部から入力電圧が入力される。前記ドレイン領域および前記第２の第２導電型半導体領域に接続された第２電極配線が設けられている。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記電界効果型トランジスタは、第１導電型のチャネル領域、第２導電型のソース領域、制御電極、第３電極配線および第４電極配線を備える。前記チャネル領域は、前記ドリフト領域に接して前記半導体基板の表面層に選択的に設けられている。前記ソース領域は、前記チャネル領域に接して前記半導体基板の表面層に設けられ、前記ドリフト領域を挟んで前記ドレイン領域に対向する。前記制御電極は、前記チャネル領域に接続されている。前記第３電極配線は、前記ソース領域に接続されている。前記第４電極配線は、前記チャネル領域および前記制御電極に接続されている。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記電界効果型トランジスタは、第１導電型のチャネル領域、第２導電型のソース領域、制御電極および第３電極配線を備える。前記チャネル領域は、前記ドリフト領域に接して前記半導体基板の表面層に選択的に設けられ、前記ドリフト領域を挟んで前記ドレイン領域に対向する。前記ソース領域は、前記チャネル領域の内部に選択的に設けられている。前記制御電極は、前記チャネル領域の、前記ドリフト領域と前記ソース領域とに挟まれた部分の表面上に絶縁膜を介して設けられている。前記第３電極配線は、前記チャネル領域および前記ソース領域に接続されている。
【００１４】
また、この発明にかかるスイッチング電源用制御ＩＣは、上述した半導体装置を含む起動回路を備えることを特徴とする。
【００１５】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかるスイッチング電源用制御ＩＣは、電界効果型トランジスタと、バイポーラトランジスタと、を含む起動回路、を備え、次の特徴を有する。前記電界効果型トランジスタは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子からスイッチ用トランジスタを制御するための信号を出力する。前記バイポーラトランジスタは、前記電界効果型トランジスタと同一半導体基板内で、かつ前記電界効果型トランジスタのドレイン領域内に集積されている。そして、前記バイポーラトランジスタは、前記電界効果型トランジスタのドレイン端子に印加される１次側電圧が所定電圧以上のときに導通して前記電界効果型トランジスタを動作させる。
【００１６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかるスイッチング電源装置は、上述したスイッチング電源用制御ＩＣを有することを特徴とする。
【００１７】
上述した発明によれば、入力電圧が印加される入力端子と電界効果型トランジスタのドレインとの間にバイポーラトランジスタを直列に接続することにより、バイポーラトランジスタの降伏開始電圧未満の入力電圧が印加されたときには電界効果型トランジスタに電流が流れず、バイポーラトランジスタの降伏開始電圧以上の入力電圧が印加されたときには電界効果型トランジスタに電流を流すことができる。この電流変化によって、抵抗分圧回路を用いることなく、入力電圧の低下を検出することができる。
【発明の効果】
【００１８】
本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置によれば、抵抗分圧回路を用いずに入力電圧検出機能を実現することができるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図２】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図３】図１，２に示す半導体装置を切断線Ｘ１−Ｘ１’で切断した断面図である。
【図４】図１，２に示す半導体装置を切断線Ｘ２−Ｘ２’で切断した断面図である。
【図５】実施の形態１にかかる半導体装置の等価回路を示す回路図である。
【図６】この発明の実施の形態１にかかるスイッチング電源装置の構成の一例を示す回路図である。
【図７】図６の起動回路の構成の一例を示す回路図である。
【図８】この発明の実施の形態２にかかる半導体装置を示す断面図である。
【図９】本発明にかかる半導体装置の電圧−電流特性を示す特性図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、この発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２１】
（実施の形態１）
実施の形態１にかかる半導体装置の構成について説明する。図１，２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。また、図３は、図１，２に示す半導体装置を切断線Ｘ１−Ｘ１’で切断した断面図である。図４は、図１，２に示す半導体装置を切断線Ｘ２−Ｘ２’で切断した断面図である。図１には、半導体基板内部の不純物拡散領域および半導体基板上のポリシリコン層までの下層構造を示している。図２は、図１に続き半導体基板上の層間絶縁膜、コンタクトおよび金属配線などの上層構造を示している。この半導体装置は、スイッチング電源用制御ＩＣ（以下、制御ＩＣとする）に内蔵される起動回路の起動素子を構成する。ここでは、ＪＦＥＴを備えた起動素子を例に説明する。
【００２２】
図１〜４に示すように、ｐ型基板（半導体基板）１００の表面層には、ゲート領域１０３となるｐ型ウェル領域が選択的に設けられている。ゲート領域１０３は、活性領域の周囲を囲む周辺領域であり、ｐ型基板１００と同電位となっている。活性領域は、オン状態のときに電流が流れる領域である。周辺領域は、ドリフト領域１０２の電界を緩和し耐圧を保持する機能を有する。また、ｐ型基板１００の表面層には、ゲート領域１０３の内側に、空乏領域となる低不純物濃度のドリフト領域１０２となる低不純物濃度のｎ-型ウェル領域が設けられている。ドリフト領域１０２は、チャネルが形成されるチャネル領域となる。
【００２３】
ドリフト領域１０２は、ゲート領域１０３の一部に所定の幅で入り込むように選択的に設けられている。ドリフト領域１０２の、ゲート領域１０３に入り込んだ箇所には、ソース領域１０４となる高不純物濃度のｎ型領域が設けられている。ソース領域１０４は、ドリフト領域１０２の、ゲート領域１０３に入り込んだ箇所の例えばすべてに設けられている。また、ｐ型基板１００の表面層には、ソース領域１０４と対向して、かつソース領域１０４と離れた箇所に、ドレイン領域１０１となるｎ型ウェル領域が設けられている。
【００２４】
具体的には、ドレイン領域１０１は、ｐ型基板１００の表面層の、ドリフト領域１０２の中心部分にドリフト領域１０２と接するように設けられている。同一半導体基板上に複数のＪＦＥＴが設けられている場合、ドレイン領域１０１は複数のＪＦＥＴに共通のドレイン領域である。ソース領域１０４は、ドレイン領域１０１から等間隔となる円周上に配置されている。ドレイン領域１０１およびソース領域１０４は、例えば同一のマスクを用いたイオン注入および拡散により同時に形成される。ドレイン領域１０１およびソース領域１０４の深さは、例えばドリフト領域１０２の深さよりも深い。
【００２５】
ドリフト領域１０２がゲート領域１０３に接する箇所には、ドレイン領域１０１を囲むように、かつゲート領域１０３とドリフト領域１０２とに跨がるように、例えばポリシリコン層からなるゲートポリシリコン電極１０５が設けられている。ゲートポリシリコン電極１０５は、フィールドプレートとして機能する。ソース領域１０４が設けられている箇所では、ゲートポリシリコン電極１０５は、ドリフト領域１０２上のＬＯＣＯＳ酸化膜１０６上に設けられている。ＬＯＣＯＳ酸化膜１０６、ゲートポリシリコン電極１０５、ゲート領域１０３、ソース領域１０４およびドレイン領域１０１の上には、第１層間絶縁膜１０７が設けられている。
【００２６】
ドレイン領域１０１の内部には、入力電圧の低下を検出するための入力電圧検出手段としてｎｐｎ型素子（ｎｐｎ型バイポーラトランジスタ）８３が設けられている。具体的には、ドレイン領域１０１の基板表面側の表面層には、ｎｐｎ型素子８３のベース領域として機能するｐ型領域（第１導電型半導体領域）１１０が選択的に設けられている。ｐ型領域１１０の基板表面側の表面層には、ｎｐｎ型素子８３のコレクタ領域（第１の第２導電型半導体領域）１１１として機能するｎ型領域と、ｎｐｎ型素子８３のエミッタ領域（第２の第２導電型半導体領域）１１２として機能するｎ型領域とが互いに離れて選択的に設けられている。すなわち、ｎｐｎ型素子８３は、起動素子と同一半導体基板（チップ）上に一体的に設けられている。
【００２７】
第１層間絶縁膜１０７の上には、ｎｐｎ型素子８３のコレクタ電極配線（第１電極配線）１２１となる金属配線、ｎｐｎ型素子８３のエミッタ電極配線と起動素子のドレイン電極配線とを兼ねる金属配線（以下、エミッタ・ドレイン電極配線とする、第２電極配線）１２２、起動素子のソース電極配線（第３電極配線）１２３となる金属配線、および起動素子のゲート電極配線（第４電極配線）１２４となる金属配線が設けられている（薄いハッチング部分）。コレクタ電極配線１２１は、ドレイン領域１０１の上に設けられ、例えば略円形状の平面形状を有する。コレクタ電極配線１２１は、第１層間絶縁膜１０７を貫通するコレクタコンタクト部１２５を介して、ｎｐｎ型素子８３のコレクタ領域１１１に電気的に接続されている。
【００２８】
エミッタ・ドレイン電極配線１２２は、コレクタ電極配線１２１を囲むように、エミッタ領域１１２およびドレイン領域１０１の上に設けられている。エミッタ・ドレイン電極配線１２２は、第１層間絶縁膜１０７を貫通するエミッタコンタクト部１２６ａおよびドレインコンタクト部１２６ｂを介して、エミッタ領域１１２およびドレイン領域１０１に電気的に接続されている。すなわち、エミッタ・ドレイン電極配線１２２によって、ｎｐｎ型素子８３のエミッタ領域１１２と起動素子のドレイン領域１０１とが電気的に接続されている。ドレイン領域１０１の内部には、ドレインコンタクト部１２６ｂとの接触箇所にｎ+型高濃度領域１１３が設けられていてもよい。
【００２９】
ソース電極配線１２３は、エミッタ・ドレイン電極配線１２２を囲むように、ソース領域１０４の上に設けられている。ソース電極配線１２３は、第１層間絶縁膜１０７を貫通するソースコンタクト部１２７を介して、ソース領域１０４に電気的に接続されている。ソース領域１０４の内部には、ソースコンタクト部１２７との接触箇所にｎ+型高濃度領域１１５が設けられていてもよい。ゲート電極配線１２４は、ドレイン領域１０１、ドリフト領域１０２およびソース領域１０４を取り囲むように、ゲート領域１０３の上に設けられている。ゲート電極配線１２４は、第１層間絶縁膜１０７を貫通するゲートコンタクト部１２８ａおよびポリシリコンコンタクト部１２８ｂを介して、ゲート領域１０３およびゲートポリシリコン電極１０５に電気的に接続されている。ゲート領域１０３の内部には、ゲートコンタクト部１２８ａとの接触箇所にｐ+型高濃度領域１１４が設けられていてもよい。
【００３０】
コレクタ電極配線１２１、エミッタ・ドレイン電極配線１２２、ソース電極配線１２３、およびゲート電極配線１２４の上には、第２層間絶縁膜１０８が設けられている。第２層間絶縁膜１０８の上には、起動回路のＶＨ端子（高耐圧入力端子）に接続される第１金属配線（第１電極配線）１３１、基板電位の第２金属配線（第４電極配線）１３２、および、起動回路のＢＯ端子（ブラウンアウト入力端子）に接続される第３金属配線（第３電極配線）１３３が設けられている。起動回路の構成の一例については後述する。図２には、符号１３２の付された２つの円に挟まれた部分が第２金属配線１３２であり、符号１３３の付された２つの円に挟まれた部分が第３金属配線１３３である。
【００３１】
第１金属配線１３１は、例えば略円形状の平面形状を有し、コレクタ電極配線１２１およびエミッタ・ドレイン電極配線１２２の上に設けられる。第１金属配線１３１は、第２層間絶縁膜１０８を貫通するビア１３４を介してコレクタ電極配線１２１に電気的に接続され、ｎｐｎ型素子８３のコレクタ領域１１１に電気的に接続されている。また、第１金属配線１３１は、起動素子の入力端子とｎｐｎ型素子８３の入力端子とを兼ねる。コレクタ電極配線１２１および第１金属配線１３１の２層構造によって半導体基板（チップ）の外部にコレクタ電位を引き出すことにより、金属ワイヤを接続するために占有面積を広くした第１金属配線１３１を最表面に有効的に配置することができるため、小型化を図ることができる。
【００３２】
第２金属配線１３２は、第１金属配線１３１を囲むように、ソース電極配線１２３およびゲート電極配線１２４の上に設けられている。第２金属配線１３２は、第２層間絶縁膜１０８を貫通するビア１３５を介してゲート電極配線１２４に電気的に接続され、ゲート領域１０３およびゲートポリシリコン電極１０５に電気的に接続されている。これによって、ゲートポリシリコン電極１０５にはｐ型基板１００と同電位が与えられる。第３金属配線１３３は、第２金属配線１３２を囲むように、ソース電極配線１２３およびゲート電極配線１２４の上に設けられている。第３金属配線１３３は、第２層間絶縁膜１０８を貫通するビア１３６を介してソース電極配線１２３に電気的に接続され、ソース領域１０４に電気的に接続されている。図２には、下段の各配線のコンタクト部よりも粗い破線で第１〜３ビア１３４〜１３６を示す。
【００３３】
このような構成の起動素子では、高耐圧化のための構造をゲート領域１０３とドリフト領域１０２との接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０１に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０２が空乏層によりカットオフされ、ドレイン電流が遮断される。
【００３４】
次に、実施の形態１にかかる半導体装置の動作について説明する。図５は、実施の形態１にかかる半導体装置の等価回路を示す回路図である。図５には、第１〜３金属配線１３１〜１３３の接続箇所を端子の記号で示す。上述した実施の形態１にかかる半導体装置（起動素子）において、第１金属配線１３１に入力電圧が印加されたときにドレイン領域１０１を流れる電流は、ドリフト領域１０２およびソース領域１０４を通り、ソース電極配線１２３から第３金属配線１３３を通る経路を経て、第３金属配線１３３に接続された後段の回路部へと流れる。これによって、起動回路の後段の回路部へと起動電流が供給される。図５に示すように、この起動素子は、入力端子（第１金属配線１３１）とＪＦＥＴ８１との間に、ＪＦＥＴ８１に直列にｎｐｎ型素子８３を接続した回路構成となる。
【００３５】
第１金属配線１３１に入力電圧が印加されたときにＪＦＥＴ８１に流れる電流は、ＪＦＥＴ８１の高電位側（前段）に配置されたｎｐｎ型素子８３によって変化する。この電流変化を利用して入力電圧検出を実現する。具体的には、ＪＦＥＴ８１の高電位側に配置されたｎｐｎ型素子８３が導通状態にならない場合、ＪＦＥＴ８１に電流が供給されない。このため、ｎｐｎ型素子８３のブレイクダウン開始電圧（降伏開始電圧）をｎｐｎ型素子８３によって検出する所定電圧の最大値（以下、検出閾値電圧とする）とし、検出閾値電圧よりも低い電圧ではパンチスルーしないようにｎｐｎ型素子８３を設計する。ｎｐｎ型素子８３の耐圧は、入力電圧検出レベルとする（例えばコレクタ−エミッタ間電圧ＶＢｃｅｏ＝８０Ｖ程度）。
【００３６】
ｎｐｎ型素子８３はＪＦＥＴ８１のドレインに直列接続されているため、入力端子に入力電圧が印加されたときにＪＦＥＴ８１に流れる電流は、ｎｐｎ型素子８３がブレイクダウンするまで（入力電圧が検出閾値電圧未満であるとき）は逆方向飽和電流程度の微小電流である。一方、入力端子に印加された入力電圧がｎｐｎ型素子８３のブレイクダウン開始電圧以上である（入力電圧が検出閾値電圧以上である）場合には、ｎｐｎ型素子８３が導通して、ＪＦＥＴ８１に流れる電流が急激に増加する。これによって、ＪＦＥＴ８１に流れる電流は、ｎｐｎ型素子８３を設けない場合にＪＦＥＴ８１に本来流れる電流量となるため、ＪＦＥＴ８１をほぼ通常どおり動作させることができる。したがって、ＪＦＥＴ８１に流れる電流が微小電流であることを検出することで入力電圧の低下を検出し、起動回路の後段の回路部への起動電流の供給を停止すればよい。
【００３７】
すなわち、入力電圧が制御ＩＣの動作電圧よりも低いときには（入力電圧検出レベル）、ｎｐｎ型素子８３によってＪＦＥＴ８１を動作させないことにより、起動回路の後段の回路部への起動電流の供給が停止される。これによって、起動回路の後段の例えばＢＯコンパレータなどによってブラウンアウト保護機能を実現することができる。このため、制御ＩＣの通常の動作電圧レベルの入力電圧が印加されたときに、起動回路の後段の回路部へ起動電流を供給可能な状態（すなわち導通状態）となるようにｎｐｎ型素子８３の諸条件が設定されていればよい。ｎｐｎ型素子８３の諸条件とは、例えば、ｎｐｎ型素子８３を構成するｐ型領域１１０、コレクタ領域１１１およびエミッタ領域１１２の寸法や不純物濃度などである。
【００３８】
次に、実施の形態１にかかるスイッチング電源装置の構成について説明する。図６は、この発明の実施の形態１にかかるスイッチング電源装置の構成の一例を示す回路図である。図６に示す実施の形態１にかかるスイッチング電源装置は、ＡＣ入力を整流平滑して制御ＩＣ３１のＶＨ端子３２に供給するようにしたものである。制御ＩＣ３１は、起動回路４１内に上述した起動素子（不図示）を内蔵している。すなわち、起動回路４１内の起動素子は、ＡＣ入力の低下を検出するｎｐｎ型素子を備える（図１参照）。
【００３９】
制御ＩＣ３１は、例えば５００Ｖ程度のＶＨ端子３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。例えばＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００４０】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、制御ＩＣ３１のＶＨ端子３２が接続されている。整流器２の出力端子と制御ＩＣ３１のＶＨ端子３２との接続点は、図５の高電位側の端子の接続点（すなわち図１の第１金属配線１３１の接続箇所）に相当する。
【００４１】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
【００４２】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００４３】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００４４】
また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる抵抗分圧回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００４５】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００４６】
制御ＩＣ３１には、起動回路４１、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９および基準電源５０を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００４７】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。
【００４８】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
【００４９】
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００５０】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００５１】
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１内のＢＯ端子の電圧の信号が入力される。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００５２】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００５３】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制Ｌｏｗ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に集積される。
【００５４】
図７は、図６の起動回路の構成の一例を示す回路図である。図７に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子６２、ｏｎ／ｏｆｆ端子（オン／オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ｏｎ／ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
【００５５】
また、起動回路４１は、起動素子６５を備えている。起動素子６５は、２つの高耐圧ＪＦＥＴ（以下、第１，２のＪＦＥＴとする）８１，８２と、ｎｐｎ型素子８３と、を備えている。第１，２のＪＦＥＴ８１，８２は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、第１，２のＪＦＥＴ８１，８２のドレイン端子は、ｎｐｎ型素子８３のエミッタ端子に共通接続されている。ｎｐｎ型素子８３のコレクタ端子は、ＶＨ端子６１に接続されている。
【００５６】
ＢＯ端子６２は、第１のＪＦＥＴ８１のソース端子に抵抗７３を介して接続されている。第１のＪＦＥＴ８１のソース端子と抵抗７３との接続点は、図５の低電位側の端子の接続点（すなわち図１の第３金属配線１３３の接続箇所）に相当する。また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子に接続されている。すなわち、ＶＨ端子６１への入力電圧は、ｎｐｎ型素子８３による検出閾値電圧以上であったときに、ＢＯコンパレータ４４の非反転入力端子に入力される。ＶＣＣ端子６４にかかる電圧は例えば１００Ｖ程度であり、ＢＯ端子６２にかかる電圧は例えば２０Ｖ程度である。
【００５７】
また、第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
【００５８】
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ／ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
【００５９】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。第１のＮＭＯＳトランジスタ６８は、ｏｎ／ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。
【００６０】
オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
【００６１】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
【００６２】
なお、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２が１つのＪＦＥＴから構成される場合もある。例えば、第１のＪＦＥＴ８１のみで構成するものである場合は、第２のＪＦＥＴ８２が不要となり、第２のＪＦＥＴ８２のソース端子に接続されて、抵抗６６と接続される配線は、第１のＪＦＥＴ８１のソース端子に接続すればよい。
【００６３】
以上、説明したように、実施の形態１によれば、起動回路の入力端子と起動素子のドレインとの間にｎｐｎ型素子を直列に接続し、所定電圧未満の入力電圧でｎｐｎ型素子が導通しないように設計することで、抵抗分圧回路を用いることなく入力電圧の低下を検出することができる。これにより、抵抗分圧回路の消費電流による電力損失を低減することができるとともに、抵抗体によって高抵抗の抵抗分圧回路を構成する場合に生じる抵抗値のばらつきをなくすことができ、抵抗値のばらつきに基づく入力電圧の検出ばらつきをなくすことができる。
【００６４】
また、実施の形態１によれば、抵抗体によって高抵抗の抵抗分圧回路を構成する場合に生じる問題を解決するためにトリミングなどの調整回路を付加しなくてよいため、回路構成を簡略化することができる。また、実施の形態１によれば、起動素子と同一半導体基板内に入力電圧検出手段となるｎｐｎ型素子が集積されているため、入力電圧検出手段を内蔵する制御ＩＣが得られる。したがって、制御ＩＣに外付けする部品の数が減るため、部品コストや組み立てコストの低減と、小型化を図ることができる。
【００６５】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図８は、この発明の実施の形態２にかかる半導体装置を示す断面図である。図８に示すように、実施の形態２にかかる半導体装置は、起動素子６５を構成する２個の高耐圧電界効果型トランジスタを、接合型のトランジスタ（実施の形態１のＪＦＥＴ８１，８２）に代えて、ｎチャネルの絶縁ゲート型のトランジスタ（ＮＭＯＳＦＥＴ）により構成したものである。以下、図８を参照しながら、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点についてのみ、説明する。
【００６６】
実施の形態１のＪＦＥＴにおいてゲート領域となるｐ型ウェル領域は、実施の形態２のＮＭＯＳＦＥＴではｐ型ベース領域１４３となる。このｐ型ベース領域１４３は、チャネルが形成されるチャネル領域となる。ソース領域１４４は、ｐ型ベース領域１４３内のｐ型基板１００の表面層において、ドレイン領域１０１から等間隔となる円周上に、平面形状が環状をなすように設けられている。すなわち、ソース領域１４４は、連続する１つの領域として設けられている。
【００６７】
したがって、実施の形態１にかかる半導体装置では、図３に示す断面ではソース領域１０４が出現し、図４に示す断面ではソース領域１０４が出現しないが、実施の形態２にかかる半導体装置では、いずれの断面でもｐ型ベース領域１４３とその中のソース領域１４４とが出現する。ソース領域１４４とドレイン領域１０１の内部のｎ+型高濃度領域１１３とは、例えば拡散により同時に形成される、ソース領域１４４およびｎ+型高濃度領域１１３の深さは、ドリフト領域１０２およびｐ型ベース領域１４３の深さよりも浅い。なお、ｎ+型高濃度領域１１３は設けられていなくてもよい。
【００６８】
また、ｐ型ベース領域１４３は、ドリフト領域１０２に接している。ｐ型ベース領域１４３の、ドリフト領域１０２とソース領域１４４とに挟まれる部分の表面上には、ゲート絶縁膜１４５を介して制御電極であるゲートポリシリコン電極１０５が設けられている。ゲートポリシリコン電極１０５は、図８と異なる断面において第１，２層間絶縁膜１０７，１０８の表面上に引き出され、図には現われていないゲート電極配線に接続される。ソース電極配線（第３電極配線）１５１となる金属配線は、第１層間絶縁膜１０７を貫通するソースコンタクト部１５２を介してｐ型ベース領域１４３とソース領域１４４との両方に電気的に接続されている。
【００６９】
第３金属配線（第３電極配線）１５３は、第２層間絶縁膜１０８を貫通するビア１５４を介してソース電極配線１５１に電気的に接続され、ｐ型ベース領域１４３およびソース領域１４４に電気的に接続されている。同一半導体基板上に複数のＪＦＥＴ（例えば第１，２のＪＦＥＴ８１，８２）が設けられている場合、ソース電極配線１５１は複数に分割されている。その理由は、ソース電極配線１５１を分割することにより、連続する１つの領域からなるソース領域１４４を、第１のＪＦＥＴ８１に相当するＮＭＯＳＦＥＴと第２のＪＦＥＴ８２に相当するＮＭＯＳＦＥＴのそれぞれのソース領域とするためである。
【００７０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００７１】
（実施例）
次に、本発明にかかるｎｐｎ型素子を備えた起動素子の電圧−電流特性について説明する。図９は、本発明にかかる半導体装置の電圧−電流特性を示す特性図である。上述した実施の形態１にかかる半導体装置（以下、実施例とする）の電圧−電流特性（ドレイン電圧とドレイン電流との関係）を検証した結果を図９に実線で示す。具体的には、実施例（起動素子）に備えられているｎｐｎ型素子８３の入力電圧検出手段としての機能を検証した。図９には、入力電圧検出手段を備えていない起動素子単体（以下、比較例とする）の電圧−電流特性を一点鎖線で示し、入力電圧検出手段として抵抗分圧回路を備えた上記特許文献１の起動素子（以下、従来例とする）の電圧−電流特性を二点鎖線で示す。
【００７２】
図９に示す結果より、実施例においては、ｎｐｎ型素子８３による検出閾値電圧以上のドレイン電圧（動作電圧）が印加される動作領域で比較例とほぼ同様に動作し、ドレイン電圧が検出閾値電圧未満である場合には、ドレイン電流がほぼ流れず、動作しないことが確認された。一方、比較例では、ドレイン電圧が検出閾値電圧未満である場合にもドレイン電流が流れ、動作している。すなわち、実施例においては、ｎｐｎ型素子８３によって入力電圧の低下を検出することができ、ブラウンアウト保護機能として実現することができることが確認された。また、実施例のｎｐｎ型素子８３による検出判定電流値Ａ１は従来例の抵抗分圧回路による検出判定電流値Ａ２よりも大幅に小さく、実施例においては従来例よりも消費電流を低減することができることが確認された。
【００７３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、各実施の形態では、ＪＦＥＴやＭＯＳＦＥＴなどの電界効果型トランジスタを備えた起動素子を例に説明したが、電界効果型トランジスタに代えて、ドリフト領域の電圧が高くなったときにドリフト領域を完全に空乏化させる素子や、入力電圧値に応じて抵抗値が変化するトランジスタ（スイッチ）を用いてもよい。また、各実施の形態では、スイッチング電源装置の制御ＩＣを例に説明しているが、これに限らず、入力電圧が所定電圧未満である場合に電流を流さず（動作せず）、入力電圧が所定電圧以上である場合に電流を流す（動作する）機能を用いて構成される様々な集積回路に本発明を適用可能である。また、各実施の形態においては、円形状の平面形状を有する起動素子としたが、例えばトラック形状の平面形状を有する起動素子としてもよい。また、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、半導体装置の説明においては第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００７４】
以上のように、本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７５】
３１  制御ＩＣ
４１  起動回路
６８  ＮＭＯＳトランジスタ
８１  第１のＪＦＥＴ
８２  第２のＪＦＥＴ
８３  ｎｐｎ型素子
１００  ｐ型基板
１０１  ドレイン領域
１０２  ドリフト領域
１０３  ゲート領域
１０４，１４４  ソース領域
１０５  ゲートポリシリコン電極
１０６  ＬＯＣＯＳ酸化膜
１０７  第１層間絶縁膜
１０８  第２層間絶縁膜
１１０  ｐ型領域
１１１  コレクタ領域
１１２  エミッタ領域
１１３，１１５  ｎ+型高濃度領域
１２２  エミッタ・ドレイン電極配線
１２３，１５１  ソース電極配線
１２４  ゲート電極配線
１２５  コレクタコンタクト部
１２６ａ  エミッタコンタクト部
１２６ｂ  ドレインコンタクト部
１２７，１５２  ソースコンタクト部
１２８ａ  ゲートコンタクト部
１２８ｂ  ポリシリコンコンタクト部
１３１  第１金属配線
１３２  第２金属配線
１３３，１５３  第３金属配線
１３４，１３５，１３６，１５４  ビア
１４３  ｐ型ベース領域
１４５  ゲート絶縁膜
【図１】
2015153777.tif 000003
【図２】
2015153777.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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