(57)【要約】【課題】抵抗変化素子の加工において抵抗変化層（金属酸化物層）に対する酸素の出入りを最小限にする必要がある。【解決手段】金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、前記上部電極の一部が露出するように前記第１酸素拡散バリア層を所定の形状にパターニングする工程と、前記上部電極の一部が露出した状態で酸素を含むプラズマに曝す工程と、前記パターニングされた前記第１酸素拡散バリア層をマスクとして、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、を含む。【選択図】図１３
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【特許請求の範囲】
【請求項１】
金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、
前記上部電極の一部が露出するように前記第１酸素拡散バリア層を所定の形状にパターニングする工程と、
前記上部電極の一部が露出した状態で酸素を含むプラズマに曝す工程と、
前記パターニングされた前記第１酸素拡散バリア層をマスクとして、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１酸素拡散バリア層上にマスク層を形成する工程を更に含み、
前記第１酸素拡散バリア層を所定の形状にパターニングする工程は、
前記マスク層を所定の形状にパターニングする工程と、
前記パターニングされた前記マスク層をマスクとして前記第１酸素拡散バリア層を選択的に除去し前記上部電極の一部を露出させる工程と、
を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸素を含むプラズマに曝す工程では、前記上部電極の露出部分の表面を酸化する、
請求項１又は２記載の半導体装置の製造方法。
【請求項４】
金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、
前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を所定の形状にパターニングする工程と、
少なくとも前記金属酸化物層の側面を第４酸素拡散バリア層で覆う工程と、
前記金属酸化物層の側面を前記第４酸素拡散バリア層で覆った状態で酸素を含むプラズマに曝す工程と、
を含む半導体装置の製造方法。
【請求項５】
前記第１酸素拡散バリア層上にマスク層を形成する工程を更に含み、
前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を所定の形状パターニングする工程は、
前記マスク層を所定の形状にパターニングする工程と、
前記パターニングされた前記マスク層をマスクとして前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、
を含む請求項４記載の半導体装置の製造方法。
【請求項６】
前記第４酸素拡散バリア層で覆う工程は、原子層堆積法によって少なくとも前記金属酸化物層の側面を前記第４酸素拡散バリア層で覆う、
請求項４又は５記載の半導体装置の製造方法。
【請求項７】
少なくとも前記上部電極及び前記金属酸化物層の各々の側面を第３酸素拡散バリア層で覆う工程を更に含む、
請求項１乃至６のいずれか一に記載の半導体装置の製造方法。
【請求項８】
前記金属酸化物層を形成する工程の前に、側面が第２酸素拡散バリア層で囲まれた下部電極を形成する工程を更に含む、
請求項１乃至７のいずれか一に記載の半導体装置の製造方法。
【請求項９】
前記下部電極を形成する工程は、
前記第２酸素拡散バリア層を形成する工程と、
前記第２酸素拡散バリア層に開口を形成する工程と、
前記開口を導電物で埋設することで前記下部電極を形成する工程と、
を含む請求項８記載の半導体装置の製造方法。
【請求項１０】
前記金属酸化物層を形成する工程では、前記第２酸素拡散バリア層及び前記下部電極のそれぞれと接するように連続して延在する前記金属酸化物層を形成する、
請求項８又は９記載の半導体装置の製造方法。
【請求項１１】
前記第１酸素拡散バリア、前記第２酸素拡散バリア層、前記第３酸素拡散バリア層及び前記第４酸素拡散バリアは、いずれもシリコン及び窒素の両方を含有する絶縁層からなる、
請求項８乃至１０のいずれか一に記載の半導体装置の製造方法。
【請求項１２】
前記酸素を含むプラズマに曝す工程では、前記酸素を含むプラズマに曝すことにより前記マスク層を除去する、
請求項２、３及び５乃至１１のいずれか一に記載の半導体装置の製造方法。
【請求項１３】
前記マスク層は、アモルファスカーボンよりなる、
請求項２、３及び５乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１４】
前記上部電極を形成する工程は、
前記金属酸化物層と接する第１電極を形成する工程と、
前記第１電極上に第２電極を形成する工程と、を含む、
請求項１乃至１３のいずれか一に記載の半導体装置の製造方法。
【請求項１５】
前記第１電極は、タンタルよりなり、
前記第２電極は、窒化チタン上にタングステンが形成された電極である、
請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第１酸素拡散バリア層を所定の形状にパターニングする工程は、前記第１酸素拡散バリア層に続いて前記第２電極までをパターニングし、前記第１電極の一部を露出させる、
請求項１４又は１５記載の半導体装置の製造方法。
【請求項１７】
前記金属酸化物層は、アルミニウムおよびハフニウムの両方を含有する、
請求項１乃至１６のいずれか一に記載の半導体装置の製造方法。
【請求項１８】
前記金属酸化物層を形成する工程は、
前記下部電極と接するバッファ層を形成する工程と、
前記バッファ層上に抵抗変化層を形成する工程と、を含む、
請求項８乃至１７のいずれか一に記載の半導体装置の製造方法。
【請求項１９】
前記バッファ層は、アルミニウムを含有し、
前記抵抗変化層は、ハフニウムを含有する、
請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
自身に電圧を印加する（電流を流す）ことに応じて自身の抵抗値を変化させる抵抗変化素子（可変抵抗素子）が知られている。抵抗変化素子は、下部電極、抵抗変化層、上部電極がこの順に積層した構造となっており、上部電極と下部電極との間に電圧を印加することにより、抵抗値を可逆的に変化する性質を有する。抵抗変化素子は、抵抗値に対応したデータを不揮発的に記憶することが可能であることから、不揮発性半導体記憶装置において用いられている。
【０００３】
抵抗変化素子における抵抗変化層には、電圧の印加により酸素の移動が可能な金属酸化物（例えば、酸化チタン、酸化ニッケル、酸化亜鉛、酸化ニオブ、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム等）が用いられる。また、抵抗変化素子においては、下部電極と抵抗変化層との間に、抵抗変化層中の酸素を吸収又は放出するバッファ層を有するものがある（例えば、特許文献１、２参照）。バッファ層には、抵抗変化層に用いられる金属酸化物よりもバンドギャップが小さい金属酸化物が用いられる。
【０００４】
抵抗変化素子の動作原理は、以下の通りである。上部電極と下部電極との間に数ボルトの電圧を印加することによって、抵抗変化層中の酸素をバッファ層に吸収させて、抵抗変化層中に酸素欠陥を形成する。この酸素欠陥は、パーコレーション（浸透）的に抵抗変化層中を積層方向に横断し、低抵抗のフィラメント（帯）を形成する。フィラメントを形成する際の抵抗変化層中の絶縁破壊を起こさせる過程をフォーミングと呼ぶ。上部電極と下部電極との間に逆バイアス（フォーミングと逆方向にフォーミングより低いバイアス）を印加するとバッファ層から酸素が供給され、抵抗変化層中のフィラメントにおける酸素欠陥の一部が酸素で埋められる。酸素欠陥の一部を酸素で埋める動作をリセットと呼び、メモリの「０」信号状態となる。一方、フォーミングと同じ方向にフォーミングより低いバイアスを印加すると抵抗変化層中の酸素がバッファ層に吸収され、抵抗変化層中にフィラメントが再形成される。フィラメントを再形成する動作をリセットと呼び、メモリの「１」信号状態となる（抵抗変化素子の動作原理については、例えば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２３２７１号公報
【特許文献２】特開２０１２−３３６４９号公報
【非特許文献】
【０００６】
【非特許文献１】Daniele Ielmini, “Modeling the Universal Set/Reset Characteristics of Bipolar RRAM by Field- and Temperature-Driven Filament Growth”, IEEE Transactions of Electron Devices, VOL.58, NO.12, pp.4309-4317, December 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者により与えられる。
【０００８】
このように抵抗変化素子の動作は抵抗変化層中の酸素のやり取りと深くかかわっており、抵抗変化層に酸素が拡散すると、抵抗変化素子の動作に影響を及ぼし、ひいては抵抗変化素子を制御する回路の動作に不具合が生じる。特に、微細加工された抵抗変化素子では、抵抗変化層中の酸素の影響が大きい。そのため、抵抗変化素子の加工において抵抗変化層（金属酸化物層）に対する酸素の出入りを最小限にする必要がある。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置の製造方法において、金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、前記上部電極の一部が露出するように前記第１酸素拡散バリア層を所定の形状にパターニングする工程と、前記上部電極の一部が露出した状態で酸素を含むプラズマに曝す工程と、前記パターニングされた前記第１酸素拡散バリア層をマスクとして、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、を含む。
【００１０】
本発明の第２の視点においては、半導体装置の製造方法において、金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を所定の形状にパターニングする工程と、少なくとも前記金属酸化物層の側面を第４酸素拡散バリア層で覆う工程と、前記金属酸化物層の側面を前記第４酸素拡散バリア層で覆った状態で酸素を含むプラズマに曝す工程と、を含む。
【発明の効果】
【００１１】
本発明によれば、抵抗変化素子の加工において抵抗変化層を含む金属酸化物層に対する酸素の出入りを最小限にすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１に係る半導体装置の回路構成の一例を模式的に示したブロック図である。
【図２】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【図３】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した平面図である。
【図４】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図５】本発明の実施形態１に係る半導体装置における抵抗変化素子の構成の一例を模式的に示した断面図である。
【図６】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の最初の工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図７】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図６に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図８】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図７に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図９】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図８に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１０】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図９に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１１】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図１０に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１２】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図１１に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１３】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図１２に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１４】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図１３に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１５】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の図１４に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１６】本発明の実施形態２に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１７】本発明の実施形態２に係る半導体装置におけるメモリセルアレイの製造方法の図１０に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１８】本発明の実施形態２に係る半導体装置におけるメモリセルアレイの製造方法の図１７に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【図１９】本発明の実施形態２に係る半導体装置におけるメモリセルアレイの製造方法の図１８に続く工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【発明を実施するための形態】
【００１３】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の回路構成の一例を模式的に示したブロック図である。
【００１４】
半導体装置２３は、メモリ回路を備えた半導体チップである。半導体装置２３は、メモリ回路として、複数のＢａｎｋ０〜１に区分されたメモリセルアレイ３０、各Ｂａｎｋ０〜１に付随するロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６を有する。また、半導体装置２３は、メモリ回路の周辺に形成される周辺回路を有する。半導体装置２３は、周辺回路として、ロウアドレスバッファ３７と、アレイコントロール回路３８と、フェーズカウンタ３９と、制御ロジック回路４０と、コマンドレジスタ４１と、ステータスレジスタ４２と、コマンドディテクタ４３と、Ｉ／Ｏコントロール回路４４と、カラムアドレスバッファ４５と、アドレスレジスタ４６と、トランジスタ４７と、を有する。なお、図１の例では、２個のＢａｎｋ０〜１が設けられているが、Ｂａｎｋ数は特に制約されない。また、図示していないが、半導体装置２３には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
【００１５】
メモリセルアレイ３０は、複数のメモリセルＭＣが行方向及び列方向に配列して設けられた回路である。メモリセルアレイ３０には、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬと、他方向に延在しかつ一方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬは、ロウデコーダ３１に電気的に接続されている。各ビット線ＢＬは、センスアンプ３２に電気的に接続されている。メモリセルアレイ３０及びメモリセルＭＣの詳細については、後述する。
【００１６】
ロウデコーダ３１は、アレイコントロール回路３８及びロウアドレスバッファ３７からの信号に基づいて、対応するワード線ＷＬを活性化して、ワード線ＷＬを介してメモリセルアレイ３０におけるロウ（行）アドレスを選択する回路である。
【００１７】
センスアンプ３２は、アレイコントロール回路３８からの信号に基づいて、メモリセルアレイ３０からビット線ＢＬを介して読み出されたデータの電位を増幅する回路である。センスアンプ３２は、電位増幅されたデータをデータレジスタ３５及び判定レジスタ３４に向けて出力する。
【００１８】
ライトアンプ３３は、アレイコントロール回路３８からの信号に基づいて、データレジスタ３５からのデータの電位を増幅する回路である。ライトアンプ３３は、電位増幅されたデータを、選択されたビット線ＢＬを介してメモリセルアレイ３０及び判定レジスタ３４に向けて出力する。
【００１９】
判定レジスタ３４は、アレイコントロール回路３８からの信号に基づいて、ライトアンプ３３における書き込みデータと、センスアンプ３２における読み出しデータと、を比較することによりパスかフェイルかを判定（ベリファイ動作）するレジスタである。判定レジスタ３４がフェイルを検出した場合、メモリセルアレイ３０への再書き込みが行われ、全てのセルがパスするまで、再書き込み、読み出しのループが繰り返される。
【００２０】
データレジスタ３５は、データを保持するレジスタである。データレジスタ３５は、Ｉ／Ｏコントロール回路４４との間でデータのやり取りをする。データレジスタ３５は、Ｉ／Ｏコントロール回路４４又はセンスアンプ３２からのデータを保持する。データレジスタ３５は、書き込み時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータ（Ｉ／Ｏコントロール回路４４からのデータ）をライトアンプ３３に向けて出力する。データレジスタ３５は、読み出し時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータ（センスアンプ３２からのデータ）をＩ／Ｏコントロール回路４４に向けて出力する。
【００２１】
カラムデコーダ３６は、アレイコントロール回路３８及びカラムアドレスバッファ４５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ３０におけるカラム（列）アドレスを選択する回路である。
【００２２】
ロウアドレスバッファ３７は、アドレスレジスタ４６からのアドレスのうちロウアドレスを保持するバッファである。ロウアドレスバッファ３７は、保持されたロウアドレスをロウデコーダ３１に向けて出力する。
【００２３】
アレイコントロール回路３８は、制御ロジック回路４０及びフェーズカウンタ３９からの信号に基づいて、ロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６のそれぞれの動作を制御する回路である。アレイコントロール回路３８は、ロウデコーダ３１にワード線選択信号を供給し、カラムデコーダ３６にビット線選択信号を供給し、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、及び、データレジスタ３５に対しての各種制御信号を供給する。
【００２４】
フェーズカウンタ３９は、アレイコントロール回路３８におけるアクセス対象のフェーズを制御するためのカウンタである。
【００２５】
制御ロジック回路４０は、各種制御信号を周辺回路に向けて出力するロジック回路である。制御ロジック回路４０は、コマンドディテクタ４３及びコマンドレジスタ４１からの信号に基づいて、各種制御信号をアレイコントロール回路３８、ステータスレジスタ４２、及び、トランジスタ４７に向けて出力する。制御ロジック回路４０は、アレイコントロール回路３８との間で信号のやり取りを行なう。
【００２６】
コマンドレジスタ４１は、Ｉ／Ｏコントロール回路４４からのコマンドを保持するレジスタである。コマンドレジスタ４１は、保持されたコマンドを制御ロジック回路４０に向けて出力する。
【００２７】
ステータスレジスタ４２は、制御ロジック回路４０からのステータス信号を保持するレジスタである。ステータスレジスタ４２は、保持されたステータス信号をＩ／Ｏコントロール回路４４に向けて出力する。ここで、ステータス信号は、書き込みのパス、フェイル等の状態を示す情報である。
【００２８】
コマンドディテクタ４３は、コマンド（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、ライトプロテクション／ＷＰ）が入力される回路である。
【００２９】
ここで、／ＣＥは、デバイス選択信号であり、例えば、リード状態でＨｉｇｈとするとスタンバイモードとなる。
【００３０】
また、ＣＬＥは、コマンドをデバイス内部のコマンドレジスタ４１への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＣＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがコマンドとしてコマンドレジスタ４１に取り込まれる。
【００３１】
また、ＡＬＥは、アドレス、データをデバイス内部のアドレスレジスタ４６、データレジスタ３５への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＡＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがアドレスデータとしてアドレスレジスタ４６に取り込まれる。また、ＡＬＥをＬｏｗとすることによりＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータが入力データとしてデータレジスタ３５に取り込まれる。
【００３２】
また、／ＷＥは、ＩＯ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）からのデータをデバイス内部に取り込むための書き込み信号である。
【００３３】
また、／ＲＥは、データを出力（シリアル出力）させる信号である。
【００３４】
また、／ＷＰは、書き込み、消去動作を禁止しデータを保護するための制御信号である。通常、／ＷＰ＝Ｈｉｇｈとし、電源投入遮断時等に、／ＷＰ＝Ｌｏｗとする。
【００３５】
Ｉ／Ｏコントロール回路４４は、コマンド、アドレス、及び、データの入出力を制御する回路である。Ｉ／Ｏコントロール回路４４は、外部に対してＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）を介してコマンド、アドレス、及び、データのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、入力されたコマンドをコマンドレジスタ４１に向けて出力する。Ｉ／Ｏコントロール回路４４は、入力されたアドレスをアドレスレジスタ４６に向けて出力する。Ｉ／Ｏコントロール回路４４は、データレジスタ３５との間でデータのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、コマンドディテクタ４３及びステータスレジスタ４２からの信号に基づいて、コマンド、アドレス、及び、データの入出力を制御する。
【００３６】
ここで、Ｉ／Ｏ１〜８は、アドレス、コマンド、データを入出力する端子（ポート）である。
【００３７】
カラムアドレスバッファ４５は、アドレスレジスタ４６からのアドレスのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ４５は、保持されたカラムアドレスをカラムデコーダ３６に向けて出力する。
【００３８】
アドレスレジスタ４６は、Ｉ／Ｏコントロール回路４４からのアドレスを保持するレジスタである。アドレスレジスタ４６は、保持されたアドレスのうちロウアドレスをロウアドレスバッファ３７に向けて出力する。アドレスレジスタ４６は、保持されたアドレスのうちカラムアドレスをカラムアドレスバッファ４５に向けて出力する。
【００３９】
トランジスタ４７は、オープンドレイン構成のｎＭＯＳトランジスタである。トランジスタ４７のゲートは制御ロジック回路４０に接続されている。トランジスタ４７のソースは、グランドに接続されている。トランジスタ４７のドレインは、内部状態通知信号ＲＹ／ＢＹの出力端子と接続されている。トランジスタ４７のゲートは、プログラム・消去・リード動作時等の動作実行中、Ｈｉｇｈ電位とされる。トランジスタ４７のゲートは、ターンオン（導通）し、ＲＹ／ＢＹ＝Ｌｏｗ（Ｂｕｓｙ）となり、動作が完了すると、Ｌｏｗ電位とされ、ＲＹ／ＢＹが電源電位にプルアップされ、ＲＹ／ＢＹ＝Ｈｉｇｈ（Ｒｅａｄｙ）となる。
【００４０】
ここで、ＲＹ／ＢＹは、デバイスの内部状態を外部に通知するための信号である。
【００４１】
次に、実施形態１に係る半導体装置におけるメモリセルアレイの回路構成について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【００４２】
メモリセルアレイ（図１の３０）は、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線（図１のＷＬ、図２のＷＬ０〜ＷＬ５）と、他方向に延在しかつ一方向に並んだ複数のビット線（図１のＢＬ、図２のＢＬ０〜ＢＬ２）と、ワード線及びビット線の各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬ０〜ＷＬ５は、ロウデコーダ（図１の３１）によって制御される。ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ（図１の３６）によって制御される。メモリセルＭＣは、１つのＭＯＳトランジスタ２１を有し、ＭＯＳトランジスタ２１のソースが共通ソース線（図示せず）を介してグランドに電気的に接続され、ＭＯＳトランジスタ２１のゲートが対応するワード線ＷＬ０〜ＷＬ５に電気的に接続され、ＭＯＳトランジスタ２１のドレインが抵抗変化素子２２を介して対応するビット線ＢＬ０〜ＢＬ２に電気的に接続されている。
【００４３】
次に、実施形態１に係る半導体装置におけるメモリセルアレイの構造について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した平面図である。図４は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００４４】
メモリセルアレイ（図１の３０）では、ｐ型の半導体基板１（例えば、ｐ型シリコン基板）を有する。半導体基板１は、所定の深さの溝１ａを有する（図２参照）。溝１ａは、
半導体基板１の主面に対して垂直方向から見て、短冊状に形成されており、行方向及び列方向に配列している（図３参照）。溝１ａには、ＳＴＩ（Shallow Trench Isolation）型の絶縁膜２（例えば、シリコン酸化膜）が埋め込まれている。ＭＯＳトランジスタ２１のチャネル領域となる部分の半導体基板１上には、ゲート絶縁膜３（例えば、シリコン酸化膜）を介して、ＭＯＳトランジスタ２１のゲートとなるワード線４（例えば、ポリシリコン；図１のＷＬ、図２のＷＬ０〜ＷＬ５）が形成されている。ワード線４上には、ハードマスクとなるキャップ層５（例えば、シリコン窒化膜）が形成されている。キャップ層５、ワード線４及びゲート絶縁膜３の側面の両側には、サイドウォール絶縁膜６（例えば、シリコン酸化膜）が形成されている。ＭＯＳトランジスタ２１のチャネル領域となる部分の半導体基板１の両側には、ｎ型のソース拡散層７ａ及びドレイン拡散層７ｂ（例えば、リンイオン拡散領域）が形成されている。なお、ソース拡散層７ａは、共通ソース線となり、グランドに電気的に接続される。
【００４５】
ＭＯＳトランジスタ２１及び絶縁膜２上には、層間絶縁膜８（例えば、シリコン酸化膜）が形成されている。層間絶縁膜８には、ドレイン拡散層７ｂに通ずる開口が形成されており、当該開口にコンタクトプラグ９（例えば、タングステン）が埋め込まれている。コンタクトプラグ９を含む層間絶縁膜８上には、酸素拡散バリア層１０（例えば、シリコン窒化膜）が形成されている。酸素拡散バリア層１０には、コンタクトプラグ９に通ずる開口１０ａが形成されており、当該開口１０ａに下部電極１１が埋め込まれている。下部電極１１は、対応するコンタクトプラグ９と電気的に接続されている。
【００４６】
下部電極１１を含む酸素拡散バリア層１０上の所定の位置には、金属酸化物層１２、上部電極１３及び酸素拡散バリア層１４（例えば、シリコン窒化膜）がこの順に積層している。金属酸化物層１２は、対応する下部電極１１及び酸素拡散バリア層１０と接している。上部電極１３の側面の一部（側面上部）は、上部電極１３の材料が酸化した酸化部１３ｃで覆われている。下部電極１１、金属酸化物層１２、上部電極１３は、抵抗変化素子２２となる。なお、抵抗変化素子２２の詳細な構成は、後述する。
【００４７】
金属酸化物層１２、上部電極１３、酸素拡散バリア層１４及び酸化部１３ｃを含む酸素拡散バリア層１０上には、酸素拡散バリア層１６（例えば、シリコン窒化膜）が形成されている。酸素拡散バリア層１６上には、層間絶縁膜１７（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１７、酸素拡散バリア層１６及び酸素拡散バリア層１４には、上部電極１３に通ずる開口１８が形成されており、当該開口１８にコンタクトプラグ１９（例えば、タングステン）が埋め込まれている。コンタクトプラグ１９を含む層間絶縁膜１７上の所定の位置には、ビット線２０（例えば、銅）が形成されている。ビット線２０は、カラムデコーダ（図１の３６）と電気的に接続される。
【００４８】
次に、本発明の実施形態１に係る半導体装置における抵抗変化素子の構成について図面を用いて説明する。図５は、本発明の実施形態１に係る半導体装置における抵抗変化素子の構成の一例を模式的に示した断面図である。
【００４９】
抵抗変化素子２２は、金属酸化物層１２を２つの電極（下部電極１１、上部電極１３）で挟んだ構成となっている。なお、抵抗変化素子２２は、金属酸化物層１２と下部電極１１との間において、金属酸化物層１２から下部電極１１への酸素の拡散を防止する拡散防止層（図示せず）が介在していてもよい。また、抵抗変化素子２２は、金属酸化物層１２と上部電極１３との間において、金属酸化物層１２よりも低抵抗な低抵抗層（図示せず）が介在していてもよい。
【００５０】
下部電極１１には、例えば、導電性のＴｉＮを用いることができる。
【００５１】
金属酸化物層１２は、下部電極１１と上部電極１３との間に配され、下部電極１１及び上部電極１３のそれぞれと接合する。金属酸化物層１２は、下部電極１１上に形成されたバッファ層１２ａと、バッファ層１２ａ上に形成された抵抗変化層１２ｂと、が積層したものを用いることができる。バッファ層１２ａは、抵抗変化層１２ｂ中の酸素を吸収又は放出することが可能な層である。バッファ層１２ａには、抵抗変化層１２ｂに用いられる金属酸化物よりもバンドギャップが小さい金属酸化物を用いることができ、例えば、アルミニウムを含有する金属酸化物を用いることができる。抵抗変化層１２ｂは、電圧の印加により抵抗値が変化することが可能な層である。抵抗変化層１２ｂには、電圧の印加により酸素の移動が可能な金属酸化物を用いることができ、例えば、ハフニウムを含有する金属酸化物を用いることができる。
【００５２】
上部電極１３には、金属酸化物層１２上に形成された第１電極１３ａと、第１電極１３ａ上に形成された第２電極１３ｂと、が積層したものを用いることができる。第１電極１３ａには、例えば、Ｔａを用いることができる。第２電極１３ｂには、第１電極１３ａ上に形成された窒化チタン１３ｂ１と、窒化チタン１３ｂ１上に形成されたタングステン１３ｂ２と、が積層したものを用いることができる。
【００５３】
以上のような抵抗変化素子２２は、上部電極１３を基準にして下部電極１１に負電圧となるパルスを印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、上部電極１３を基準にして下部電極１１に正電圧となるパルスを印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。このような抵抗変化は、少なくとも酸素元素が絡む現象であり、金属酸化物層１２に対する酸素の増減によって発生する。例えば、金属酸化物層１２がｎ型金属酸化物の場合、酸素が抜けることで導電性が上がり、酸素が注入されることで絶縁性が上がる。酸素の増減は、抵抗変化素子２２の両電極１１、１３に電圧をかけることで負イオンの酸素が移動して起こる。したがって、セット時には酸素イオンのいくらかは上部電極１３側に移動し、リセット時は下部電極となる下部電極１１側に移動する。
【００５４】
次に、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法について図面を用いて説明する。図６〜図１５は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの製造方法の工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【００５５】
まず、一般によく知られた方法で、半導体基板１上にＭＯＳ（metal-oxide-semiconductor）トランジスタ２１を形成し、その後、ＭＯＳトランジスタ２１上に層間絶縁膜８、コンタクトプラグ９を形成し、コンタクトプラグ９（例えば、タングステン）を含む層間絶縁膜８上に酸素拡散バリア層１０（例えば、シリコン窒化膜）を成膜する（ステップＡ１；図６参照）。
【００５６】
次に、フォトリソグラフィー技術を用いて酸素拡散バリア層１０をエッチングすることにより、酸素拡散バリア層１０に、コンタクトプラグ９に通ずる開口１０ａを形成する（ステップＡ２；図７参照）。
【００５７】
次に、開口１０ａを含む酸素拡散バリア層１０上に下部電極１１に係る材料（例えば、窒化チタン）を成膜し、その後、酸素拡散バリア層１０が現れるまでＣＭＰ（Chemical Mechanical Polishing）にて平坦化することにより開口１０ａに埋め込まれた下部電極１１を形成する（ステップＡ３；図８参照）。
【００５８】
次に、下部電極１１を含む酸素拡散バリア層１０を覆うように、金属酸化物層１２（例えば、酸化ハフニウム／酸化アルミニウム）を成膜し、その後、金属酸化物層１２上に上部電極（図４の１３）の一部となる第１電極１３ａ（例えば、タンタル）を成膜する（ステップＡ４；図９参照）。ここで、第１電極１３ａは、例えば、タンタルターゲットを用いたＤＣ（Direct Current）スパッタリングにより成膜することができる。
【００５９】
次に、第１電極１３ａ上に第２電極１３ｂ（例えば、タングステン／窒化チタン）を成膜し、その後、上に第２電極１３ｂ上にハードマスクとなる酸素拡散バリア層１４（例えば、シリコン窒化膜）、アモルファスカーボン層１５、反射防止膜２５及びフォトレジスト２６を成膜する（ステップＡ５；図１０参照）。
【００６０】
ここで、メモリは高集積化が求められるのが常であり、電極の低抵抗化とともに微細加工技術も制約を受ける。ビット線一体型の抵抗変化素子（図４の２２）を形成する場合、上部電極１３にタングステン／窒化チタン等の金属を使用する場合がある。タングステン／窒化チタンは、低抵抗で、かつ、微細加工が比較的容易であるという理由から上部電極１３に用いられる。また、ライン＆スペースのピッチが臨界寸法である４０ｎｍ＆４０ｎｍ以下の配線加工において、ドライエッチング加工する場合、マスクとしてフォトレジストを用いたドライエッチング加工は困難であるので、マスクとしてハードマスク（酸素拡散バリア層１４）やアモルファスカーボン（アモルファスカーボン層１５）が一般的に用いられる。
【００６１】
次に、リソグラフィ技術を用いてフォトレジスト（図１０の２６）をパターニングし、その後、フォトレジスト（図１０の２６）をマスクとしてアモルファスカーボン層１５のパターニングを行い、その後、反射防止膜（図１０の２５）及びフォトレジスト（図１０の２６）を除去し、その後、アモルファスカーボン層１５をマスクとしてハードマスクとなる酸素拡散バリア層１４、第２電極１３ｂ及び第１電極１３ａの一部までをエッチングする（ステップＡ６；図１１参照）。
【００６２】
ここで、ステップＡ６のエッチングでは、第１電極１３ａの途中までエッチングし、金属酸化物層１２を露出させないように停止させることが肝要である。また、通常の配線加工工程でアモルファスカーボン層１５、酸素拡散バリア層１４、第２電極１３ｂのエッチングを同一のドライエッチングチャンバで連続して行う。このとき、エンドポイントを効かせて、下地の第１電極１３ａを突き抜けないようにエッチングする。第１電極１３ａの残膜の厚さは、次の工程のアモルファスカーボン層１５の除去のためのＯ２プラズマを使用するために、１０ｎｍ以上は確保する。なお、エッチングを行ってもアモルファスカーボン層１５が残ってしまう。アモルファスカーボン層１５を除去する場合、プラズマアッシングや、強力なウェット剥離（ＳＰＭ（sulfuric acid/hydrogen peroxide mixture：硫酸過酸化水素水）、ＡＰＭ（ammonium hydrogen peroxide mixture：アンモニア過酸化水素水））が必要である。プラズマアッシングの場合、フィラメントを形成する金属酸化物層１２に酸素が入り込む可能性がある。ウェット剥離の場合、金属酸化物層１２がウェットエッチングされて剥がれを起こしたり、酸化されたりする可能性があるだけでなく、第２電極１３ｂが溶けて消失してしまう可能性がある。一方、アモルファスカーボン層１５を除去せずに酸素拡散バリア層（図４の１６）を成膜した場合、酸素拡散バリア層（図４の１６）の成膜装置がカーボンで汚染されたり、上部電極１３及び金属酸化物層１２の側面を覆う酸素拡散バリア層（図４の１６）の質を劣化させる可能性がある。このようなことを考慮すると、アモルファスカーボンマスクを用いないで、シリコン酸化膜又はシリコン窒化膜を用いたハードマスクを用いてドライエッチングすることが考えられる。しかしながら、ハードマスクがシリコン酸化膜の場合、シリコン酸化膜中の酸素が上部電極１３を通り抜けて金属酸化物層１２に浸入して、金属酸化物層１２の特性を変化させてしまう可能性がある。また、ハードマスクがシリコン窒化膜の場合、金属酸化物層１２への酸素の浸入の可能性はなくなるが、上部電極１３（特に、第２電極１３ｂのタングステン１３ｂ２）の加工時に、フッ素系ガスでシリコン窒化膜のドライエッチングを行うとエッチングの選択比が低く、微細加工が困難である。
【００６３】
次に、前工程と同一のチャンバで、ステップＡ６のエッチングから真空状態を維持したまま５０℃以下の温度でＯ２アッシングを行い、アモルファスカーボン層（図１２の１５）を除去する（ステップＡ７；図１２参照）。この時、Ｏ２プラズマにより、第１電極１３ａ及び第２電極１３ｂの露出部分の表面が酸化されるが、その下の金属酸化物層１２に酸素は供給されない。バイアスパワーを１００Ｗ程度とするとアッシングレートが高まる。その場合でも第１電極１３ａの酸化量は５ｎｍ以下である。これにより、金属酸化物層１２が守られる。
【００６４】
次に、前工程と同一のチャンバで連続して、ハードマスクとなる酸素拡散バリア層１４をマスクとして、酸素拡散バリア層１０が現れるまで、残存する第１電極１３ａ及び金属酸化物層１２をエッチング除去する（ステップＡ８；図１３参照）。このとき、下地の酸素拡散バリア層１０の削れを２０ｎｍ以下に抑制する。酸素拡散バリア層１０をパンチスルーするとその下地の層間絶縁膜８から酸素が出てきて問題となるからである。
【００６５】
次に、酸素拡散バリア層１４の上面及び側面、上部電極１３（酸化部１３ｃを含む）の側面、金属酸化物層１２の側面を含む酸素拡散バリア層１０上に酸素拡散バリア層１６（例えば、プラズマシリコン窒化膜）を成膜し、その後、酸素拡散バリア層１６を覆うように層間絶縁膜１７を成膜する（ステップＡ９；図１４参照）。
【００６６】
ここで、抵抗変化素子２２は加工後にも、層間絶縁膜１７（シリコン酸化膜）等から酸素が供給されてしまう可能性がある。そのため、酸素を含まず、かつ、酸素を通しにくい材料の酸素拡散バリア層１６で抵抗変化素子２２を覆う。
【００６７】
次に、リソグラフィ技術を用いて層間絶縁膜１７及び酸素拡散バリア層１６を貫通して上部電極１３の第２電極１３ｂに通ずる開口１８を形成する（ステップＡ１０；図１５参照）。
【００６８】
最後に、開口１８にコンタクトプラグ１９（例えば、タングステン）を埋め込み、その後、コンタクトプラグ１９を含む層間絶縁膜１７の所定の位置に、コンタクトプラグ１９と電気的に接続されるビット線２０（例えば、銅）を形成する（ステップＡ１１；図４参照）。
【００６９】
実施形態１によれば、抵抗変化素子の加工において抵抗変化層を含む金属酸化物層に対して酸素の出入りを最小限にすることができる。また、Ｏ２プラズマに晒したくない、酸素に弱い材料よりなる金属酸化物層１２を加工する場合でも、配線の微細加工に有利なアモルファスカーボン層１５をマスクとして使用することができる。特に、酸素拡散バリア層１４及び第２電極１３ｂはアモルファスカーボン層１５をマスクとしてエッチングすると高選択比なエッチングが可能となり、微細加工が有利である。アモルファスカーボン層１５の除去にはアッシング（Ｏ２プラズマ、オゾンプラズマ）が必要であるが、実施形態１に係る半導体装置の製造方法によれば、アモルファスカーボン層１５のハードマスクとしてのメリットを生かしつつ、抵抗変化素子２２の重要な部分となる金属酸化物層１２にはアッシングプラズマを晒さないようにすることができる。また、実施形態１に係る半導体装置の製造方法では、ハードマスクとなる酸素拡散バリア層１４のロスが少なく、残膜（第１電極１３ａ及び金属酸化物層１２）が安定するので、次工程の抵抗変化素子２２の埋設のアスペクト比を安定化させることができる。
【００７０】
なお、実施形態１の技術は、ＰＲＡＭ（Phase change Random Access Memory）における相変化層（金属酸化物層１２に相当する層）がＧＳＴ（ＧｅＳｂＴｅ）材料であり、かつ、実施形態１と同様な構造の場合にも適用することができ、アモルファスカーボン層を除去する時のＯ２プラズマによってＧＳＴ材料が消失してしまうことを防止することができる。
【００７１】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１６は、本発明の実施形態２に係る半導体装置におけるメモリセルアレイの構成の一例を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【００７２】
実施形態２は、実施形態１の変形例であり、アモルファスカーボン層（図１１の１５、図１７の１５）をマスクとしてエッチングする際に第１電極１３ａが現れるまでエッチングするのではなく酸素拡散バリア層１０が現れるまでエッチングし、当該エッチングによって露出した、少なくとも金属酸化物層１２の側面（図１６では酸素拡散バリア層１４及び上部電極１３の側面を含む）をサイドウォール状の酸素拡散バリア層２７（例えば、シリコン窒化膜）で覆ったものである。酸素拡散バリア層１４及び酸素拡散バリア層２７を含む酸素拡散バリア層１６（例えば、シリコン窒化膜）上には酸素拡散バリア層１６（例えば、プラズマシリコン窒化膜）が形成されている。なお、酸素拡散バリア層１６は、少なくとも金属酸化物層１２の側面が十分な厚さの酸素拡散バリア層２７で覆われていれば、省略することができる。その他の構成は、実施形態１と同様である。
【００７３】
次に、本発明の実施形態２に係る半導体装置におけるメモリセルアレイの製造方法について図面を用いて説明する。図１７〜図１９は、本発明の実施形態２に係る半導体装置におけるメモリセルアレイの製造方法の工程を模式的に示した図３のＸ−Ｘ´間及びＹ−Ｙ´間に相当する断面図である。
【００７４】
まず、実施形態１のステップＡ１〜ステップＡ５と同様な工程により、図１０と同様なメモリセルアレイの中間体を製造する（ステップＢ１；図１０参照）。
【００７５】
次に、リソグラフィ技術を用いてフォトレジスト（図１０の２６）をパターニングし、その後、フォトレジスト（図１０の２６）をマスクとしてアモルファスカーボン層１５のパターニングを行い、その後、反射防止膜（図１０の２５）及びフォトレジスト（図１０の２６）を除去し、その後、アモルファスカーボン層１５をマスクとして、酸素拡散バリア層１０が現れるまで、ハードマスクとなる酸素拡散バリア層１４、第２電極１３ｂ、第１電極１３ａ及び金属酸化物層１２をエッチング除去する（ステップＢ２；図１７参照）。
【００７６】
次に、アモルファスカーボン層１５を残したまま、アモルファスカーボン層１５の上面及び側面、酸素拡散バリア層１４の側面、上部電極１３の側面、金属酸化物層１２の側面を含む酸素拡散バリア層１０上に、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法で酸素拡散バリア層２７を成膜する（ステップＢ３；図１８参照）。
【００７７】
次に、前工程と同一のチャンバで、５０℃以下の温度でＯ２アッシングを行い、アモルファスカーボン層（図１２の１５）を除去する（ステップＢ４；図１２参照）。この時、酸素拡散バリア層２７の一部も除去されるが、残った酸素拡散バリア層２７によって金属酸化物層１２が守られる。
【００７８】
その後、実施形態１のステップＡ９〜ステップＡ１１と同様な工程により、図１６と同様なメモリセルアレイの構造体を製造する（ステップＢ５；図１６参照）。
【００７９】
実施形態２によれば、実施形態１と同様に、抵抗変化素子の加工において抵抗変化層を含む金属酸化物層に対して酸素の出入りを最小限にすることができる。また、Ｏ２プラズマに晒したくない、酸素に弱い材料よりなる金属酸化物層１２を加工する場合でも、配線の微細加工に有利なアモルファスカーボン層１５をマスクとして使用することができる。特に、酸素拡散バリア層１４及び第２電極１３ｂはアモルファスカーボン層１５をマスクとしてエッチングすると高選択比なエッチングが可能となり、微細加工が有利である。アモルファスカーボン層１５の除去にはアッシング（Ｏ２プラズマ、オゾンプラズマ）が必要であるが、実施形態２に係る半導体装置の製造方法によれば、アモルファスカーボン層１５のハードマスクとしてのメリットを生かしつつ、抵抗変化素子の重要な部分となる金属酸化物層１２にはアッシングプラズマを晒さないようにすることができる。また、実施形態２に係る半導体装置の製造方法では、ハードマスクとなる酸素拡散バリア層１４のロスが少なく、残膜（第１電極１３ａ及び金属酸化物層１２）が安定するので、次工程の抵抗変化素子２２の埋設のアスペクト比を安定化させることができる。
【００８０】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００８１】
（付記）
本発明の第１の視点においては、半導体装置の製造方法において、金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、前記上部電極の一部が露出するように前記第１酸素拡散バリア層を所定の形状にパターニングする工程と、前記上部電極の一部が露出した状態で酸素を含むプラズマに曝す工程と、前記パターニングされた前記第１酸素拡散バリア層をマスクとして、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、を含む。
【００８２】
本発明の前記半導体装置の製造方法において、前記第１酸素拡散バリア層上にマスク層を形成する工程を更に含み、前記第１酸素拡散バリア層を所定の形状にパターニングする工程は、前記マスク層を所定の形状にパターニングする工程と、前記パターニングされた前記マスク層をマスクとして前記第１酸素拡散バリア層を選択的に除去し前記上部電極の一部を露出させる工程と、を含むことが好ましい。
【００８３】
本発明の前記半導体装置の製造方法において、前記酸素を含むプラズマに曝す工程では、前記上部電極の露出部分の表面を酸化することが好ましい。
【００８４】
本発明の第２の視点においては、半導体装置の製造方法において、金属酸化物層、上部電極及び第１酸素拡散バリア層を、この順序で形成する工程と、前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を所定の形状にパターニングする工程と、少なくとも前記金属酸化物層の側面を第４酸素拡散バリア層で覆う工程と、前記金属酸化物層の側面を前記第４酸素拡散バリア層で覆った状態で酸素を含むプラズマに曝す工程と、を含む。
【００８５】
本発明の前記半導体装置の製造方法において、前記第１酸素拡散バリア層上にマスク層を形成する工程を更に含み、前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を所定の形状パターニングする工程は、前記マスク層を所定の形状にパターニングする工程と、前記パターニングされた前記マスク層をマスクとして前記第１酸素拡散バリア層、前記上部電極及び前記金属酸化物層を選択的に除去する工程と、を含むことが好ましい。
【００８６】
本発明の前記半導体装置の製造方法において、前記第４酸素拡散バリア層で覆う工程は、原子層堆積法によって少なくとも前記金属酸化物層の側面を前記第４酸素拡散バリア層で覆うことが好ましい。
【００８７】
本発明の前記半導体装置の製造方法において、少なくとも前記上部電極及び前記金属酸化物層の各々の側面を第３酸素拡散バリア層で覆う工程を更に含むことが好ましい。
【００８８】
本発明の前記半導体装置の製造方法において、前記金属酸化物層を形成する工程の前に、側面が第２酸素拡散バリア層で囲まれた下部電極を形成する工程を更に含むことが好ましい。
【００８９】
本発明の前記半導体装置の製造方法において、前記下部電極を形成する工程は、前記第２酸素拡散バリア層を形成する工程と、前記第２酸素拡散バリア層に開口を形成する工程と、前記開口を導電物で埋設することで前記下部電極を形成する工程と、を含むことが好ましい。
【００９０】
本発明の前記半導体装置の製造方法において、前記金属酸化物層を形成する工程では、前記第２酸素拡散バリア層及び前記下部電極のそれぞれと接するように連続して延在する前記金属酸化物層を形成することが好ましい。
【００９１】
本発明の前記半導体装置の製造方法において、前記第１酸素拡散バリア、前記第２酸素拡散バリア層、前記第３酸素拡散バリア層及び前記第４酸素拡散バリアは、いずれもシリコン及び窒素の両方を含有する絶縁層からなることが好ましい。
【００９２】
本発明の前記半導体装置の製造方法において、前記酸素を含むプラズマに曝す工程では、前記酸素を含むプラズマに曝すことにより前記マスク層を除去することが好ましい。
【００９３】
本発明の前記半導体装置の製造方法において、前記マスク層は、アモルファスカーボンよりなることが好ましい。
【００９４】
本発明の前記半導体装置の製造方法において、前記上部電極を形成する工程は、前記金属酸化物層と接する第１電極を形成する工程と、前記第１電極上に第２電極を形成する工程と、を含むことが好ましい。
【００９５】
本発明の前記半導体装置の製造方法において、前記第１電極は、タンタルよりなり、前記第２電極は、窒化チタン上にタングステンが形成された電極であることが好ましい。
【００９６】
本発明の前記半導体装置の製造方法において、前記第１酸素拡散バリア層を所定の形状にパターニングする工程は、前記第１酸素拡散バリア層に続いて前記第２電極までをパターニングし、前記第１電極の一部を露出させることが好ましい。
【００９７】
本発明の前記半導体装置の製造方法において、前記金属酸化物層は、アルミニウムおよびハフニウムの両方を含有することが好ましい。
【００９８】
本発明の前記半導体装置の製造方法において、前記金属酸化物層を形成する工程は、
前記下部電極と接するバッファ層を形成する工程と、前記バッファ層上に抵抗変化層を形成する工程と、を含むことが好ましい。
【００９９】
本発明の前記半導体装置の製造方法において、前記バッファ層は、アルミニウムを含有し、前記抵抗変化層は、ハフニウムを含有することが好ましい。
【０１００】
本発明の第３の視点においては、半導体装置において、下部電極上に金属酸化物層、上部電極及び第１酸素拡散バリア層がこの順に積層し、前記上部電極の側面の上部に酸化部を有し、前記第１酸素拡散バリア層、前記酸化部、前記上部電極及び前記金属酸化物層が第３酸素拡散バリア層を介して層間絶縁膜で覆われていることを特徴とする。
【０１０１】
本発明の第４の視点においては、半導体装置において、下部電極上に金属酸化物層、上部電極及び第１酸素拡散バリア層がこの順に積層し、少なくとも前記金属酸化物層の側面に第４酸素拡散バリア層を有し、前記第１酸素拡散バリア層、前記上部電極、前記第４酸素拡散バリア層及び前記金属酸化物層が第３酸素拡散バリア層を介して層間絶縁膜で覆われていることを特徴とする。
【０１０２】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１０３】
１  半導体基板
１ａ  溝
２  絶縁膜
３  ゲート絶縁膜
４  ワード線
５  キャップ層
６  サイドウォール絶縁膜
７ａ  ソース拡散層
７ｂ  ドレイン拡散層
８  層間絶縁膜
８ａ  開口
９  コンタクトプラグ
１０  酸素拡散バリア層（第２酸素拡散バリア層）
１０ａ  開口
１１  下部電極
１２  金属酸化物層
１２ａ  バッファ層
１２ｂ  抵抗変化層
１３  上部電極
１３ａ  第１電極
１３ｂ  第２電極
１３ｂ１  窒化チタン
１３ｂ２  タングステン
１３ｃ  酸化部
１４  酸素拡散バリア層（第１酸素拡散バリア層）
１５  アモルファスカーボン層（マスク層）
１６  酸素拡散バリア層（第３酸素拡散バリア層）
１７  層間絶縁膜
１８  開口
１９  コンタクトプラグ
２０  ビット線
２１  ＭＯＳトランジスタ
２２  抵抗変化素子
２３  半導体装置
２５  反射防止膜
２６  フォトレジスト
２７  酸素拡散バリア層（第３酸素拡散バリア層）
３０  メモリセルアレイ
３１  ロウデコーダ
３２  センスアンプ
３３  ライトアンプ
３４  判定レジスタ
３５  データレジスタ
３６  カラムデコーダ
３７  ロウアドレスバッファ
３８  アレイコントロール回路
３９  フェーズカウンタ
４０  制御ロジック回路
４１  コマンドレジスタ
４２  ステータスレジスタ
４３  コマンドディテクタ
４４  Ｉ／Ｏコントロール回路
４５  カラムアドレスバッファ
４６  アドレスレジスタ
４７  トランジスタ
ＷＬ、ＷＬ０〜ＷＬ５  ワード線
ＢＬ、ＢＬ０〜ＢＬ２  ビット線
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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