(57)【要約】【課題】センスアンプを介したオフリーク電流を低減する。【解決手段】一対の信号ノードがビット線ＢＬＴ，ＢＬＢにそれぞれ接続され、一対の電源ノードがコモンソース配線ＮＣＳ，ＰＣＳにそれぞれ接続されたセンスアンプＳＡと、ＶＳＳ配線とコモンソース配線ＮＣＳとの間に接続されたトランジスタＮ１１と、ＶＡＲＹ配線とコモンソース配線ＰＣＳとの間に接続されたトランジスタＮ１２と、ＶＳＳ配線とコモンソース配線ＮＣＳとの間に直列に接続されたトランジスタＮ２１及びダイオードＤ１とを備える。パワーダウンモード時にトランジスタＮ１１をオフさせ、トランジスタＮ２１をオンさせれば、センスアンプＳＡに与えられる動作電圧が低下するため、ビット線上のデータを破壊することなく、オフリーク電流を低減させることが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１及び第２のビット線を含むメモリセルアレイと、
第１及び第２のコモンソース配線と、
前記第１及び第２のコモンソース配線間の電圧によって動作し、前記第１及び第２のビット線間の電位差を増幅するセンスアンプと、
前記第１及び第２のコモンソース配線間に第１の動作電圧を供給する第１のドライバ回路と、
前記第１及び第２のコモンソース配線間に前記第１の動作電圧よりも低い第２の動作電圧を供給する第２のドライバ回路と、
前記第１及び第２のドライバ回路の動作を制御するアクセス制御回路と、を備え、
前記アクセス制御回路は、前記メモリセルアレイを非活性状態から活性状態に遷移させる第１のコマンドに応答して前記第１のドライバ回路を活性化させ、前記メモリセルアレイを前記活性状態から前記非活性状態に遷移させる第２のコマンドに応答して、活性化された前記第１のドライバ回路を非活性化させ、前記第１のコマンドが発行されてから前記第２のコマンドが発行されるまでの期間に所定の条件が満たされたことに応答して前記第２のドライバ回路を活性化させることを特徴とする半導体装置。
【請求項２】
前記アクセス制御回路は、前記第２のドライバ回路が活性化している状態で前記第２のコマンドが発行されたことに応答して、前記第２のドライバ回路を非活性化させるとともに前記第１のドライバ回路を活性化させ、その後、前記第１のドライバ回路を非活性化させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のコモンソース配線を同電位にイコライズするイコライズ回路をさらに備え、
前記第１のコマンドが発行されてから前記第２のコマンドが発行されるまでの期間は、前記イコライズ回路が非活性状態に保たれることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記所定の条件は、パワーダウンコマンドの発行であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記所定の条件は、リード動作又はライト動作の完了から所定期間の経過であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
第１の電位を供給する第１の電源配線と、
第２の電位を供給する第２の電源配線と、をさらに備え、
前記第１のドライバ回路は、前記第１の電源配線と前記第１のコモンソース配線との間に接続された第１のトランジスタと、前記第２の電源配線と前記第２のコモンソース配線との間に接続された第２のトランジスタとを含み、
前記第２のドライバ回路は、前記第１の電源配線と前記第１のコモンソース配線との間に接続された第１のダイオードを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２のドライバ回路は、前記第２の電源配線と前記第２のコモンソース配線との間に接続された第２のダイオードをさらに含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
オーバードライブ電位を供給する第３の電源配線をさらに備え、
前記第１のドライバ回路は、前記第２の電源配線と前記第２のコモンソース配線との間に接続され、前記第１のコマンドに応答して一時的にオンするオーバードライブトランジスタをさらに含むことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記メモリセルアレイは第１及び第２のメモリマットを含み、
前記第１のビット線は前記第１のメモリマットに形成され、
前記第２のビット線は前記第２のメモリマットに形成され、
前記センスアンプは、前記第１及び第２のメモリマット間に配置されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第１及び第２のビット線と、
第１及び第２のコモンソース配線と、
第１の電位を供給する第１の電源配線と、
第２の電位を供給する第２の電源配線と、
第１及び第２の信号ノードが前記第１及び第２のビット線にそれぞれ接続され、第１及び第２の電源ノードが前記第１及び第２のコモンソース配線にそれぞれ接続されたセンスアンプと、
前記第１の電源配線と前記第１のコモンソース配線との間に接続された第１のトランジスタと、
前記第２の電源配線と前記第２のコモンソース配線との間に接続された第２のトランジスタと、
前記第１の電源配線と前記第１のコモンソース配線との間に直列に接続された第３のトランジスタ及び第１のダイオードと、を備えることを特徴とする半導体装置。
【請求項１１】
前記第２の電源配線と前記第２のコモンソース配線との間に直列に接続された第４のトランジスタ及び第２のダイオードをさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電位は接地電位であることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
オーバードライブ電位を供給する第３の電源配線と、
前記第２の電源配線と前記第２のコモンソース配線との間に接続され、アクティブコマンドに応答して一時的にオンするオーバードライブトランジスタと、をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２のコモンソース配線を同電位にイコライズするイコライズ回路をさらに備え、
前記第１乃至第３のトランジスタの少なくとも一つがオンしている期間は、前記イコライズ回路が非活性状態に保たれることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１のトランジスタと前記第３のトランジスタを排他的にオンさせるアクセス制御回路をさらに備えることを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記アクセス制御回路は、パワーダウンコマンドの発行に応答して前記第３のトランジスタをオンさせることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記アクセス制御回路は、プリチャージコマンドの発行に応答して、前記第３のトランジスタをオフさせるとともに前記第１及び第２のトランジスタをオンさせ、その後、前記第１及び第２のトランジスタをオフさせることを特徴とする請求項１５又は１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ビット線間の電位差を増幅するセンスアンプを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、一対のビット線間に現れる電位差がセンスアンプによって増幅される。一般的なセンスアンプは、クロスカップルされたＮチャンネル型ＭＯＳトランジスタとクロスカップルされたＰチャンネル型ＭＯＳトランジスタからなり、各トランジスタのコモンソースに動作電圧が供給されると、一対のビット線間の電位差が増幅される。また、特許文献１〜３に記載された半導体装置においては、センス速度を向上させるため、センス動作の初期にコモンソースがオーバードライブされる。
【０００３】
センスアンプのコモンソースは、プリチャージ期間において同電位にイコライズされている。そして、アクティブコマンドが発行されるとコモンソースに動作電圧が供給され、これによりセンスアンプを介したリード動作又はライト動作が可能な状態となる。この状態はプリチャージコマンドが発行されるまで継続される。
【０００４】
しかしながら、アクティブコマンドの発行からプリチャージコマンドの発行までの全期間に亘って、コモンソースにリストアレベルの動作電圧を供給し続けると、センスアンプを介して流れるリーク電流によって消費電流が増大するという問題があった。このような問題を解決すべく、特許文献４には、アクティブコマンドの発行からプリチャージコマンドの発行までの一部の期間において、センスアンプをイコライズする方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６１４５号公報
【特許文献２】特開２００８−１５９１８８号公報
【特許文献３】特開２０１０−１０２８０８号公報
【特許文献４】特開２００８−１２３６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、アクティブ期間にセンスアンプをイコライズするためには、当該期間においてセンスアンプとビット線を切り離すためのスイッチが必要となる。また、センスアンプがイコライズされている期間においては、ビット線がフローティング状態となるため、イコライズ期間が長いとメモリセルに保持された情報が消失するおそれもある。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１及び第２のビット線を含むメモリセルアレイと、第１及び第２のコモンソース配線と、前記第１及び第２のコモンソース配線間の電圧によって動作し、前記第１及び第２のビット線間の電位差を増幅するセンスアンプと、前記第１及び第２のコモンソース配線間に第１の動作電圧を供給する第１のドライバ回路と、前記第１及び第２のコモンソース配線間に前記第１の動作電圧よりも低い第２の動作電圧を供給する第２のドライバ回路と、前記第１及び第２のドライバ回路の動作を制御するアクセス制御回路と、を備え、前記アクセス制御回路は、前記メモリセルアレイを非活性状態から活性状態に遷移させる第１のコマンドに応答して前記第１のドライバ回路を活性化させ、前記メモリセルアレイを前記活性状態から前記非活性状態に遷移させる第２のコマンドに応答して、活性化された前記第１のドライバ回路を非活性化させ、前記第１のコマンドが発行されてから前記第２のコマンドが発行されるまでの期間に所定の条件が満たされたことに応答して前記第２のドライバ回路を活性化させることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１及び第２のビット線と、第１及び第２のコモンソース配線と、第１の電位を供給する第１の電源配線と、第２の電位を供給する第２の電源配線と、第１及び第２の信号ノードが前記第１及び第２のビット線にそれぞれ接続され、第１及び第２の電源ノードが前記第１及び第２のコモンソース配線にそれぞれ接続されたセンスアンプと、前記第１の電源配線と前記第１のコモンソース配線との間に接続された第１のトランジスタと、前記第２の電源配線と前記第２のコモンソース配線との間に接続された第２のトランジスタと、前記第１の電源配線と前記第１のコモンソース配線との間に直列に接続された第３のトランジスタ及び第１のダイオードと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルに保持された情報を保持しつつ、センスアンプを介して流れるリーク電流を削減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の構造を示す略平面図である。
【図３】メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【図４】センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。
【図５】第１の実施形態によるドライバ回路の回路図である。
【図６】第１の実施形態によるドライバ回路の動作を説明するための波形図である。
【図７】第２の実施形態によるドライバ回路の回路図である。
【図８】第２の実施形態によるドライバ回路の動作を説明するための波形図である。
【図９】第３の実施形態によるドライバ回路の回路図である。
【図１０】第３の実施形態によるドライバ回路の動作を説明するための波形図である。
【図１１】第４の実施形態によるドライバ回路の回路図である。
【図１２】第４の実施形態においてオフリーク電流が流れるパスを説明するための図である。
【図１３】第３及び第４の実施形態によるドライバ回路の別の動作を説明するための波形図である。
【図１４】比較例によるドライバ回路の回路図である。
【図１５】比較例によるドライバ回路の第１の動作を説明するための波形図である。
【図１６】比較例によるドライバ回路の第２の動作を説明するための波形図である。
【図１７】パワーダウンコマンドの発行に応答したビット線対ＢＬＴ，ＢＬＢの電位変化を示す波形図である。
【図１８】パワーダウンモードからの復帰時におけるビット線対ＢＬＴ，ＢＬＢの電位変化を示す波形図である。
【図１９】パワーダウンモードにおけるビット線間電圧と消費電流との関係を示すグラフである。
【図２０】パワーダウンモードにおけるビット線間電圧とパワーダウンモードからの復帰時間との関係を示すグラフである。
【図２１】パワーダウン期間と消費電流との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のサブワード線ＳＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してメインアンプ１５に接続される。
【００１４】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びメインアンプ１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、メインアンプ１５及びデータ入出力回路３０の動作を制御する。
【００１５】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すサブワード線ＳＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１６】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをメインアンプ１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがメインアンプ１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、メインアンプ１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１７】
さらに、クロックイネーブル信号ＣＫＥがパワーダウンコマンドを示している場合、アクセス制御回路２０は該半導体装置１０をパワーダウンモードにエントリさせる。半導体装置１０がパワーダウンモードにエントリすると、リード動作やライト動作を行わない低消費電流状態となる。
【００１８】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ，ＶＯＤなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹ，ＶＯＤは外部電位ＶＤＤを降圧することによって生成される。
【００１９】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したサブワード線ＳＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹ，ＶＯＤは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。また、センス動作の初期においては、ビット線対の一方をＶＯＤレベルにオーバードライブすることにより、センス動作の高速化が図られる。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２０】
図２は、メモリセルアレイ１１の構造を示す略平面図である。
【００２１】
図２に示すように、メモリセルアレイ１１は、マトリクス状にレイアウトされた複数のメモリマットＭＡＴを有している。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸには後述するメイン入出力配線を駆動するサブアンプなどが配置される。
【００２２】
図３は、メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【００２３】
図３に示すように、メモリセルアレイ１１内には、Ｘ方向に延びるローカル入出力配線対ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメイン入出力配線対ＭＩＯＴ，ＭＩＯＢが設けられている。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ及びメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたデータ入出力配線である。
【００２４】
ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータ及びメモリセルＭＣに書き込むべきライトデータを、メモリセルアレイ１１内で伝達するために用いられる。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向にレイアウトされている。
【００２５】
メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ１１からメインアンプ１５に伝達するとともに、ライトデータをメインアンプ１５からメモリセルアレイ１１に伝達するために用いられる。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、メモリマットＭＡＴ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプ１５に接続されている。
【００２６】
メモリマットＭＡＴ内には、Ｘ方向に延在するサブワード線ＳＷＬとＹ方向に延在するビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばプリチャージ配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
【００２７】
サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
【００２８】
また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸＢが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸＢが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸＢによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。
【００２９】
センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷが設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。本実施形態による半導体装置はいわゆるオープンビット線構造を有しており、したがって同じセンスアンプＳＡに接続されたビット線対ＢＬＴ，ＢＬＢは、それぞれ異なるメモリマットＭＡＴ（つまりＹ方向に隣り合う２つのメモリマット）に配置される。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに伝達される。
【００３０】
カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択信号ＹＳがハイレベルに活性化することで両者を接続する。カラム選択信号ＹＳは、カラムアドレスに基づき、カラムデコーダ１３によって生成される。
【００３１】
サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＸごとに複数個設けられており、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに接続されており、各サブアンプＳＵＢの出力端は、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。尚、サブアンプＳＵＢの代わりに、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとをＮチャンネル型ＭＯＳトランジスタによって接続する、いわゆるパスゲートを用いても構わない。
【００３２】
上述の通り、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メイン入出力配線対ＭＩＯＴ，ＭＩＯＢの一端はメインアンプ１５に接続されている。これにより、センスアンプＳＡを用いて読み出されたデータは、ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介してメインアンプ１５に送られる。メインアンプ１５は、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅する。
【００３３】
図４は、センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。
【００３４】
図４に示すように、センスアンプＳＡは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ１１１，１１２と、クロスカップルされたＮチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。トランジスタ１１１，１１３のソースは、電源ノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタ１１２，１１４のソースも電源ノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。信号ノードｃはビット線ＢＬＴに接続され、信号ノードｄはビット線ＢＬＢに接続されている。そして、電源ノードａはコモンソース配線ＰＣＳに接続され、電源ノードｂはコモンソース配線ＮＣＳに接続されている。
【００３５】
このようなフリップフロップ構造により、高位側のコモンソース配線ＰＣＳ及び低位側のコモンソース配線ＮＣＳに所定の動作電圧が供給されている状態において、ビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側のコモンソース配線ＰＣＳの電位が供給され、ビット線対の他方には低位側のコモンソース配線ＮＣＳの電位が供給されることになる。高位側のコモンソース配線ＰＣＳの活性電位はアレイ電位ＶＡＲＹであり、低位側のコモンソース配線ＮＣＳの活性電位は接地電位ＶＳＳである。
【００３６】
センス動作を行う前の時点においては、ビット線対ＢＬＴ，ＢＬＢは、予めイコライズ回路ＥＱによってプリチャージ電位ＶＢＬＰにイコライズされている。その後イコライズを停止してから、所定のサブワード線ＳＷＬを選択すると、当該ビット線ＢＬＴ又はＢＬＢにメモリセルＭＣに保持されていた電荷が解放され、両ビット線ＢＬＴ，ＢＬＢ間に電位差が生じる。その後、コモンソース配線ＰＣＳ，ＮＣＳ間に動作電圧を供給すると、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される。
【００３７】
イコライズ回路ＥＱは、３つのＮチャンネル型ＭＯＳトランジスタ１２１〜１２３からなる。トランジスタ１２１はビット線対ＢＬＴ，ＢＬＢ間に接続されており、トランジスタ１２２はビット線ＢＬＴとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されており、トランジスタ１２３はビット線ＢＬＢとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されている。そして、これらトランジスタ１２１〜１２３のゲート電極には、いずれもビット線イコライズ信号ＢＬＥＱが供給される。かかる構成により、ビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。
【００３８】
また、本実施形態では、ビット線対ＢＬＴ，ＢＬＢとセンスアンプＳＡが直接接続されており、両者間にスイッチなどが介在しない。このため、イコライズ回路ＥＱによってビット線対ＢＬＴ，ＢＬＢをイコライズすると、コモンソース配線ＰＣＳ，ＮＣＳについても同電位にイコライズされることになる。
【００３９】
コモンソース配線ＰＣＳ，ＮＣＳは、以下に説明するドライバ回路によって駆動される。
【００４０】
図５は、第１の実施形態によるドライバ回路の回路図である。
【００４１】
第１の実施形態によるドライバ回路は、コモンソース配線ＰＣＳ，ＮＣＳに第１の動作電圧（ＶＡＲＹ）を供給する第１のドライバ回路と、コモンソース配線ＰＣＳ，ＮＣＳに第２の動作電圧（ＶＡＲＹ−２ＶＢＩＡＳ）を供給する第２のドライバ回路を備えている。
【００４２】
図５に示すように、第１のドライバ回路は、接地電位ＶＳＳが供給される配線（ＶＳＳ配線）とコモンソース配線ＮＣＳとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ１１と、内部電位ＶＡＲＹが供給される配線（ＶＡＲＹ配線）とコモンソース配線ＰＣＳとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ１２と、オーバードライブ電位ＶＯＤ（＞ＶＡＲＹ）が供給される配線（オーバードライブ配線）とコモンソース配線ＰＣＳとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ１３によって構成される。本実施形態においては、トランジスタＮ１１がセンスアンプ領域ＳＡＡに配置され、トランジスタＮ１２，Ｎ１３がサブワードクロス領域ＳＸに配置されている。トランジスタＮ１３は、コモンソース配線ＰＣＳをオーバードライブするオーバードライブトランジスタである。
【００４３】
一方、第２のドライバ回路は、ＶＳＳ配線とコモンソース配線ＮＣＳとの間に直列に接続されたダイオードＤ１及びＮチャンネル型ＭＯＳトランジスタＮ２１と、ＶＡＲＹ配線とコモンソース配線ＰＣＳとの間に直列に接続されたダイオードＤ２及びＰチャンネル型ＭＯＳトランジスタＰ２１によって構成されている。トランジスタＮ２１とトランジスタＮ１１は排他的にオンし、トランジスタＰ２１とトランジスタＮ１２及びＮ１３は排他的にオンする。
【００４４】
ダイオードＤ１，Ｄ２は、いずれもゲート−ドレイン間が短絡されたＮチャンネル型ＭＯＳトランジスタによって構成されており、その電圧降下量（ゲートソース間電圧）はＶＢＩＡＳである。本実施形態においては、トランジスタＮ２１，Ｐ２１及びダイオードＤ１，Ｄ２がいずれもメモリセルアレイ１１の外部に位置する周辺回路領域ＰＥに配置されている。
【００４５】
図５に示すように、トランジスタＮ１１〜Ｎ１３のゲート電極には、センス信号ＳＡＮ，ＳＡＰ２，ＳＡＰ１がそれぞれ供給される。これにより、センス信号ＳＡＮ，ＳＡＰ２がハイレベルに活性化すると、コモンソース配線ＰＣＳ，ＮＣＳ間には第１の動作電圧ＶＡＲＹが供給される。また、センス信号ＳＡＮ，ＳＡＰ１がハイレベルに活性化すると、コモンソース配線ＰＣＳ，ＮＣＳ間には、第１の動作電圧ＶＡＲＹよりも高いオーバードライブ電圧ＶＯＤが供給される。
【００４６】
また、トランジスタＮ２１，Ｐ２１のゲート電極には、スタンバイ信号ＳＴＢ及びその反転信号がそれぞれ供給される。これにより、スタンバイ信号ＳＴＢがハイレベルに活性化すると、コモンソース配線ＰＣＳ，ＮＣＳ間には第２の動作電圧ＶＡＲＹ−２ＶＢＩＡＳが供給される。
【００４７】
これらセンス信号ＳＡＮ，ＳＡＰ２，ＳＡＰ１及びスタンバイ信号ＳＴＢは、図１に示したアクセス制御回路２０によって生成される。
【００４８】
図６は、第１の実施形態によるドライバ回路の動作を説明するための波形図である。
【００４９】
まず、時刻ｔ１１以前においては、図４に示したイコライズ信号ＢＬＥＱがハイレベルであり、ビット線対ＢＬＴ，ＢＬＢ及びコモンソース配線ＰＣＳ，ＮＣＳは、いずれもプリチャージ電位ＶＢＬＰにイコライズされている。
【００５０】
そして、時刻ｔ１１にアクティブコマンドが発行されると、イコライズが解除されるとともに、入力されたアドレス信号ＡＤＤ（ロウアドレス）に基づいて所定のサブワード線ＳＷＬがＶＰＰレベルに駆動される。イコライズの解除、つまりイコライズ回路ＥＱの非活性状態は、アクティブコマンドが発行されてからプリチャージコマンドが発行されるまで継続される。この期間においては、トランジスタＮ１１〜Ｎ１３，Ｎ２１，Ｐ２１の少なくとも一つがオンしているためである。
【００５１】
サブワード線ＳＷＬがＶＰＰレベルに駆動されと、対応するメモリセルＭＣのセルトランジスタＴｒがオンするため、当該セルキャパシタＣがビット線ＢＬＴ又はＢＬＢに接続される。その結果、セルキャパシタＣの蓄積電荷に応じ、ビット線ＢＬＴ又はＢＬＢの電位がわずかに変化する。図６に示す例では、ビット線ＢＬＴの電位がわずかに低下した様子を示している。
【００５２】
その後、時刻ｔ１２になるとセンス信号ＳＡＮ，ＳＡＰ１がハイレベルに活性化する。これにより、コモンソース配線ＰＣＳはＶＯＤレベル、コモンソース配線ＮＣＳはＶＳＳレベルに駆動されるため、センスアンプＳＡが活性化される。このため、ビット線対ＢＬＴ，ＢＬＢの電位差に応じ、ビット線ＢＬＴがＶＳＳレベル、ビット線ＢＬＢがＶＯＤレベルにセンスされる。
【００５３】
その後、一定期間が経過すると、時刻ｔ１３にセンス信号ＳＡＰ１がローレベル、センス信号ＳＡＰ２がハイレベルに変化する。これによりオーバードライブが終了し、コモンソース配線ＰＣＳがＶＡＲＹレベル、コモンソース配線ＮＣＳがＶＳＳレベルとなる。これに応じて、ビット線対ＢＬＴ，ＢＬＢについても、ＶＳＳレベル及びＶＡＲＹレベルとなる。
【００５４】
以上の一連の動作は、アクティブコマンドに応答して連続的に実行され、これによってメモリセルアレイ１１が活性化される。メモリセルアレイ１１が活性化された状態は「アクティブ状態」と呼ばれる。図６には示されていないが、メモリセルアレイ１１がアクティブ状態になると、リードコマンド又はライトコマンドを発行することにより、メモリセルアレイ１１に対してリード動作又はライト動作を行うことが可能となる。
【００５５】
メモリセルアレイ１１のアクティブ状態は、プリチャージコマンドが発行されるまで継続される。図６には示されていないが、プリチャージコマンドが発行されると、サブワード線ＳＷＬが非活性レベルにリセットされ、これによりメモリセルアレイ１１が非活性化される。
【００５６】
一方、メモリセルアレイ１１がアクティブ状態である期間にクロックイネーブル信号ＣＫＥをローレベルに変化させると、当該半導体装置１０はパワーダウンモードにエントリする。つまり、クロックイネーブル信号ＣＫＥのハイレベルからローレベルへの変化は、パワーダウンコマンドの発行を意味する。図６に示す例では、時刻ｔ１４にパワーダウンコマンドが発行されている。
【００５７】
図６に示すように、パワーダウンコマンドが発行されると、センス信号ＳＡＮ，ＳＡＰ２がローレベルに変化するとともに、スタンバイ信号ＳＴＢがハイレベルに活性化する。これにより、第２のドライバ回路を構成するトランジスタＮ２１，Ｐ２１がオンするため、コモンソース配線ＰＣＳにはＶＡＲＹ−ＶＢＩＡＳの電位が供給され、コモンソース配線ＮＣＳにはＶＳＳ＋ＶＢＩＡＳの電位が供給されることになる。つまり、コモンソース配線ＰＣＳの電位がＶＢＩＡＳだけ低下するとともに、コモンソース配線ＮＣＳの電位がＶＢＩＡＳだけ上昇する。
【００５８】
これにより、センスアンプＳＡに供給される動作電位が低下するため、センスアンプＳＡを介したオフリーク電流が減少し、消費電流が低減される。しかも、ビット線対ＢＬＴ，ＢＬＢには、コモンソース配線ＰＣＳ，ＮＣＳを介して第２の動作電圧ＶＡＲＹ−２ＶＢＩＡＳが与えられることから、ビット線対ＢＬＴ，ＢＬＢを介して読み出された情報が破壊されることもない。
【００５９】
そして、時刻ｔ１５にクロックイネーブル信号ＣＫＥがハイレベルに変化すると、パワーダウンモードからの復帰が実行される。パワーダウンモードからの復帰は、スタンバイ信号ＳＴＢをローレベルに非活性化するとともに、センス信号ＳＡＮ，ＳＡＰ２を再びハイレベルに活性化させることにより行う。これにより、ビット線対ＢＬＴ，ＢＬＢには再び第１の動作電圧ＶＡＲＹが印加されることになる。そして、サブワード線ＳＷＬをリセットするとともに、時刻ｔ１６にセンス信号ＳＡＮ，ＳＡＰ２をローレベルに戻せば、時刻ｔ１１以前の初期状態に戻る。
【００６０】
ここで、センス信号ＳＡＮ，ＳＡＰ２を一旦ハイレベルとしているのは、選択されたメモリセルＭＣにリストアレベル、つまりＶＡＲＹレベル又はＶＳＳレベルの電位を与えることにより、正しくリストア動作を行うためである。
【００６１】
以上が第１の実施形態によるドライバ回路の構成及びその動作である。このように、本実施形態によれば、アクティブ状態においてパワーダウンコマンドが発行されると、コモンソース配線ＰＣＳ，ＮＣＳに与えられる動作電圧が低下することから、センスアンプＳＡを介したオフリーク電流を低減させることが可能となる。しかも、この間、ビット線対ＢＬＴ，ＢＬＢには所定の第２の動作電圧ＶＡＲＹ−２ＶＢＩＡＳが与えられることから、ビット線上の情報が破壊されることもない。
【００６２】
次に、本発明の第２の実施形態について説明する。
【００６３】
図７は、第２の実施形態によるドライバ回路の回路図である。
【００６４】
図７に示すように、第２の実施形態は、第２のドライバ回路を構成するトランジスタＮ２１及びダイオードＤ１が削除されている点において、図５に示した第１の実施形態と相違している。その他の構成については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６５】
図８は、第２の実施形態によるドライバ回路の動作を説明するための波形図である。
【００６６】
図８に示すように、第２の実施形態におけるセンス信号ＳＡＰ１，ＳＡＰ２及びスタンバイ信号ＳＴＢの波形は、第１の実施形態と同一である。センス信号ＳＡＮについては、時刻ｔ１４〜ｔ１５の期間においてもハイレベルに活性化される。但し、トランジスタＮ２１及びダイオードＤ１が削除されているため、パワーダウンコマンドが発行されると、コモンソース配線ＰＣＳにはＶＡＲＹ−ＶＢＩＡＳの電位が供給される一方、コモンソース配線ＮＣＳに供給される電位はＶＳＳのままである。つまり、コモンソース配線ＰＣＳの電位だけがＶＢＩＡＳだけ低下する。
【００６７】
これにより、パワーダウンモード時においてセンスアンプＳＡに供給される動作電位が低下するため、第１の実施形態と同様、センスアンプＳＡを介したオフリーク電流が減少し、消費電流が低減される。しかも、ビット線対ＢＬＴ，ＢＬＢには、コモンソース配線ＰＣＳ，ＮＣＳを介して第２の動作電圧ＶＡＲＹ−ＶＢＩＡＳが与えられることから、ビット線対ＢＬＴ，ＢＬＢを介して読み出された情報が破壊されることもない。
【００６８】
次に、本発明の第３の実施形態について説明する。
【００６９】
図９は、第３の実施形態によるドライバ回路の回路図である。
【００７０】
図９に示すように、第３の実施形態は、第２のドライバ回路を構成するトランジスタＰ２１及びダイオードＤ２が削除されている点において、図５に示した第１の実施形態と相違している。その他の構成については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７１】
図１０は、第３の実施形態によるドライバ回路の動作を説明するための波形図である。
【００７２】
図１０に示すように、第３の実施形態においてもセンス信号ＳＡＮ，ＳＡＰ１及びスタンバイ信号ＳＴＢの波形は、第１の実施形態と同一である。センス信号ＳＡＰ２については、時刻ｔ１４〜ｔ１５の期間においてもハイレベルに活性化される。但し、トランジスタＰ２１及びダイオードＤ２が削除されているため、パワーダウンコマンドが発行されると、コモンソース配線ＮＣＳにはＶＳＳ＋ＶＢＩＡＳの電位が供給される一方、コモンソース配線ＰＣＳに供給される電位はＶＡＲＹのままである。つまり、コモンソース配線ＮＣＳの電位だけがＶＢＩＡＳだけ上昇する。
【００７３】
これにより、パワーダウンモード時においてセンスアンプＳＡに供給される動作電位が低下するため、第１の実施形態と同様、センスアンプＳＡを介したオフリーク電流が減少し、消費電流が低減される。しかも、ビット線対ＢＬＴ，ＢＬＢには、コモンソース配線ＰＣＳ，ＮＣＳを介して第２の動作電圧ＶＡＲＹ−ＶＢＩＡＳが与えられることから、ビット線対ＢＬＴ，ＢＬＢを介して読み出された情報が破壊されることもない。
【００７４】
次に、本発明の第４の実施形態について説明する。
【００７５】
図１１は、第４の実施形態によるドライバ回路の回路図である。
【００７６】
図１１に示すように、第４の実施形態は、第１のドライバ回路を構成するトランジスタＮ１１が周辺回路領域に配置されている点において、図９に示した第３の実施形態と相違している。その他の構成については第３の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態は、第３の実施形態と同じ効果を得ることができるとともに、センスアンプ領域ＳＡＡの面積縮小と、トランジスタＮ１１のスイッチングによる充放電電流の低減が可能となる。
【００７７】
図１２は、第４の実施形態においてオフリーク電流が流れるパスを説明するための図である。
【００７８】
図１２に示す例では、センスアンプＳＡによって一方のビット線対ＢＬＴがハイレベルに駆動され、他方のビット線対ＢＬＢがローレベルに駆動された状態を示している。この場合、ＶＳＳ配線に流れるオフリーク電流のパスとしては、符号Ｐ１，Ｐ２で示すイコライズ回路ＥＱを介したリークパス、符号Ｐ３で示すローカル入出力配線を介したリークパスが含まれる。
【００７９】
しかしながら、本実施形態ではパワーダウン時におけるコモンソース配線ＮＣＳの電位がＶＳＳ＋ＶＢＩＡＳとなり、これによりビット線対ＢＬＢのレベルもＶＳＳ＋ＶＢＩＡＳに浮き上がるため、各リークパスに存在するトランジスタのゲートソース間電圧が低下する。例えば、符号Ｐ１，Ｐ２で示すパスにおいては、イコライズ回路ＥＱを構成するトランジスタ１２１，１２３のゲートソース間電圧Ｖｇｓが負電位（Ｖｇｓ＜０）となるため、トランジスタ１２１，１２３を介したオフリーク電流が低減される。また、符号Ｐ３で示すパスにおいては、カラムスイッチＹＳＷのゲートソース間電圧Ｖｇｓが負電位（Ｖｇｓ＜０）となるため、カラムスイッチＹＳＷを介したオフリーク電流が低減される。このようなメカニズムにより、オフリーク電流を大幅に削減することが可能となる。
【００８０】
図１３は、第３及び第４の実施形態によるドライバ回路の別の動作を説明するための波形図である。
【００８１】
図１３に示すように、時刻ｔ１１〜ｔ１２までの動作は図６に示した動作と同じであるが、本例では時刻ｔ２０においてリードコマンドが発行されている。リードコマンドが発行されると、入力されたアドレス信号ＡＤＤ（カラムアドレス）に基づいて所定のカラム選択信号ＹＳがハイレベルに変化する。これにより、対応するビット線対ＢＬＴ，ＢＬＢがローカル入出力配線ＬＩＯＴ／ＬＩＯＢに接続されることになる。
【００８２】
そして、上記のリード動作が完了した時刻ｔ２１から所定の期間ｔＩｄｌｅに亘ってリードコマンド又はライトコマンドが発行されなかった場合、期間ｔＩｄｌｅが経過した時刻ｔ２２において、センス信号ＳＡＮがローレベルに変化するとともに、スタンバイ信号ＳＴＢがハイレベルに活性化する。これにより、第２のドライバ回路を構成するトランジスタＮ２１がオンするため、コモンソース配線ＮＣＳにはＶＳＳ＋ＶＢＩＡＳの電位が供給されることになる。つまり、コモンソース配線ＮＣＳの電位がＶＢＩＡＳだけ上昇する。これにより、パワーダウンコマンドが発行された場合と同様、センスアンプＳＡを介したオフリーク電流が減少し、消費電流を低減することができる。
【００８３】
そして、時刻ｔ２３にプリチャージコマンドが発行されると、スタンバイ信号ＳＴＢがローレベルに戻るとともに、センス信号ＳＡＮが一時的にハイレベルに活性化する。その後、時刻ｔ２４にセンス信号ＳＡＮ，ＳＡＰ２をローレベルに戻せば、時刻ｔ１１以前の初期状態に戻る。
【００８４】
このように、外部からパワーダウンコマンドが発行された場合だけでなく、アクティブ状態において所定の期間に亘りリードコマンド又はライトコマンドが発行されなかった場合においても、センスアンプＳＡの動作電圧を低下させることができる。
【００８５】
以上説明した第１〜第４の実施形態は、いずれもセンスアンプＳＡを介したオフリーク電流を低減する効果を得ることができるが、得られる特性が実施形態ごとに異なるため、目的とする特性に応じて選択することが望ましい。
【００８６】
ここで、第１〜第４の実施形態の特性を説明する前に、比較例によるドライバ回路の構成及びその動作について説明する。
【００８７】
図１４は、比較例によるドライバ回路の回路図である。
【００８８】
図１４に示すように、比較例によるドライバ回路は、第２のドライバ回路を備えておらず、第１のドライバ回路のみによって構成されている。その他の点は、第１〜第４の実施形態と同様である。
【００８９】
図１５は、比較例によるドライバ回路の第１の動作を説明するための波形図である。
【００９０】
図１５に示す例においても、時刻ｔ１４にパワーダウンコマンドが発行されており、これによって当該半導体装置１０は低消費電流状態となる。しかしながら、比較例においては第２のドライバ回路が設けられていないことから、パワーダウンモードにおいても、コモンソース配線ＰＣＳ，ＮＣＳにはそれぞれ内部電位ＶＡＲＹ及び接地電位ＶＳＳが供給され続ける。これにより、センスアンプＳＡを介したオフリーク電流が発生するため、パワーダウンモードにおける半導体装置１０の消費電流を十分に低減することができない。
【００９１】
図１６は、比較例によるドライバ回路の第２の動作を説明するための波形図である。
【００９２】
図１６に示す例では、時刻ｔ１４にパワーダウンコマンドが発行されると、センス信号ＳＡＮがローレベルに非活性化する。これにより、コモンソース配線ＮＣＳがフローティング状態となることから、センスアンプＳＡを介してＶＳＳ配線に流れるオフリーク電流が低減される。
【００９３】
しかしながら、コモンソース配線ＮＣＳをフローティング状態にすると、センスアンプＳＡを介してコモンソース配線ＮＣＳに流れる電流によって、ビット線対ＢＬＴの電位が徐々に上昇する。図１６に示す例では、パワーダウンコマンドが発行された後、ビット線対ＢＬＴの電位が上昇することによってセンスアンプＳＡが反転し、メモリセルＭＣから読み出されたデータが破壊されている。
【００９４】
このように、センス信号ＳＡＮ（又はＳＡＰ２）を単純に非活性化するだけでは、読み出されたデータの破壊を招いてしまう。これに対し、上述した第１〜第４の実施形態では、センス信号ＳＡＮ又はＳＡＰ２を単に非活性化するのではなく、第２のドライバ回路を用いてセンスアンプＳＡの動作電圧を低下させていることから、データの破壊を生じることがない。
【００９５】
次に、第１〜第４の実施形態の特性について説明する。
【００９６】
図１７は、パワーダウンコマンドの発行に応答したビット線対ＢＬＴ，ＢＬＢの電位変化を示す波形図である。ここで、（ａ）は比較例の特性、（ｂ）は第１の実施形態の特性、（ｃ）は第２の実施形態の特性、（ｄ）は第３及び第４の実施形態の特性を示している。この点は、後述する図１８〜図２１においても同様である。
【００９７】
図１７（ｂ）に示すように、第１の実施形態においては、時刻ｔ３０にてパワーダウンコマンドが発行されると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＡＲＹレベルからＶＡＲＹ−ＶＢＩＡＳレベルに低下し、ビット線対ＢＬＴ，ＢＬＢの他方がＶＳＳレベルからＶＢＩＡＳレベルに上昇する。これにより、ビット線ＢＬＴとビット線ＢＬＢとの間の電圧は、ＶＡＲＹ−２ＶＢＩＡＳに低下する。
【００９８】
図１７（ｃ）に示すように、第２の実施形態においては、パワーダウンコマンドが発行されると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＡＲＹレベルからＶＡＲＹ−ＶＢＩＡＳレベルに低下するが、ビット線対ＢＬＴ，ＢＬＢの他方はＶＳＳレベルのままである。これにより、ビット線ＢＬＴとビット線ＢＬＢとの間の電圧は、ＶＡＲＹ−ＶＢＩＡＳに低下する。
【００９９】
図１７（ｄ）に示すように、第３及び第４の実施形態においては、パワーダウンコマンドが発行されると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＳＳレベルからＶＢＩＡＳレベルに上昇するが、ビット線対ＢＬＴ，ＢＬＢの他方はＶＡＲＹレベルのままである。これにより、ビット線ＢＬＴとビット線ＢＬＢとの間の電圧は、ＶＡＲＹ−ＶＢＩＡＳに低下する。
【０１００】
これらに対し、図１７（ａ）に示すように、比較例においてパワーダウンコマンドが発行されると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＳＳレベルから徐々に上昇し、最終的にはＶＡＲＹレベルに達する。このため、パワーダウンコマンドが発行されてから所定の期間が経過すると、メモリセルＭＣから読み出されたデータが破壊されてしまう。
【０１０１】
図１８は、パワーダウンモードからの復帰時におけるビット線対ＢＬＴ，ＢＬＢの電位変化を示す波形図である。
【０１０２】
図１８（ｂ）に示すように、第１の実施形態においては、時刻ｔ４０にてパワーダウンモードから復帰すると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＡＲＹ−ＶＢＩＡＳレベルからＶＡＲＹレベルに上昇し、ビット線対ＢＬＴ，ＢＬＢの他方がＶＢＩＡＳレベルからＶＳＳレベルに低下する。但し、センスアンプＳＡを構成するＰチャンネル型ＭＯＳトランジスタ１１１，１１２の電流駆動能力の問題により、ＶＡＲＹ−ＶＢＩＡＳレベルからＶＡＲＹレベルへの復帰にはある程度の時間がかかる。一方、ＶＢＩＡＳレベルからＶＳＳレベルへの復帰は比較的高速である。
【０１０３】
図１８（ｃ）に示すように、第２の実施形態においても、パワーダウンモードから復帰すると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＡＲＹ−ＶＢＩＡＳレベルからＶＡＲＹレベルに上昇する。この場合も、ＶＡＲＹ−ＶＢＩＡＳレベルからＶＡＲＹレベルへの復帰にはある程度の時間がかかる。
【０１０４】
図１８（ｄ）に示すように、第３及び第４の実施形態においても、パワーダウンモードから復帰すると、ビット線対ＢＬＴ，ＢＬＢの一方がＶＢＩＡＳレベルからＶＳＳレベルに低下する。この場合も、ＶＢＩＡＳレベルからＶＳＳレベルへの復帰は高速である。
【０１０５】
これらに対し、図１８（ａ）に示すように、比較例においては、フローティング状態にあるビット線対ＢＬＴ，ＢＬＢの一方がＶＡＲＹレベル又はその近傍まで上昇していると、パワーダウンコマンドから復帰する際にデータが破壊されてしまう。
【０１０６】
図１９は、パワーダウンモードにおけるビット線間電圧と消費電流との関係を示すグラフである。
【０１０７】
比較例の数値は、図１５に示した第１の動作を行う場合における数値である。これらの点は、後述する図２０及び図２１においても同様である。
【０１０８】
図１９に示すように、第１〜第４の実施形態においては、パワーダウンモードにおける消費電流が比較例と比べて低減されていることが分かる。特に、第１、第３及び第４の実施形態においては、比較例と比べて消費電流が約７０％削減されている。
【０１０９】
図２０は、パワーダウンモードにおけるビット線間電圧とパワーダウンモードからの復帰時間との関係を示すグラフである。ここで、復帰時間とは、ビット線間電圧が２０ｍＶ変化するのに要する時間を示す。
【０１１０】
図２０に示すように、第１〜第４の実施形態ではパワーダウンモード時においてビット線間の電圧が低減されていることから、ビット線レベルの復帰にはある程度の時間がかかる。しかしながら、第３及び第４の実施形態では復帰時間が非常に短いため、図１３を用いて説明したように、アクティブ状態においてセンスアンプＳＡの動作電圧を低下させた場合であっても、次にリードコマンド又はライトコマンドが発行されると直ちにリード動作又はライト動作を開始することが可能となる。
【０１１１】
図２１は、パワーダウン期間と消費電流との関係を示すグラフである。
【０１１２】
図２１に示すように、第１、第３及び第４の実施形態においては、パワーダウンモードにエントリした直後の消費電流が一時的に増大する。これは、コモンソース配線ＮＣＳを駆動するトランジスタＮ１１，Ｎ２１のスイッチングによって消費電流が発生するためである。しかしながら、パワーダウンから約２０ｎｓが経過すると、比較例よりも消費電流が小さくなり、最終的には約７０％程度削減される。
【０１１３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１１４】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      メインアンプ
２０      アクセス制御回路
２１〜２４    外部端子
３０      データ入出力回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
１１１〜１１４，１２１〜１２３    トランジスタ
ＢＬＴ，ＢＬＢ    ビット線
Ｃ        セルキャパシタ
Ｄ１，Ｄ２    ダイオード
ＥＱ      イコライズ回路
ＦＸＢ    ワードドライバ選択線
ＬＩＯＴ，ＬＩＯＢ    ローカル入出力配線
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＩＯＴ，ＭＩＯＢ    メイン入出力配線
ＭＷＬ    メインワード線
Ｎ１１〜Ｎ１３，Ｎ２１，Ｐ２１    トランジスタ
ＮＣＳ，ＰＣＳ    コモンソース配線
ＰＥ      周辺回路領域
ＳＡ      センスアンプ
ＳＵＢ    サブアンプ
ＳＷ      サブワードドライバ領域
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
ＳＸ      サブワードクロス領域
Ｔｒ      セルトランジスタ
ＹＳＷ    カラムスイッチ
ａ，ｂ    電源ノード
ｃ，ｄ    信号ノード
【図１】
2015176617.tif 000003
【図２】
2015176617.tif 000004
【図３】
2015176617.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015176617.tif 000009
【図８】
2015176617.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015176617.tif 000015
【図１４】
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【図１５】
2015176617.tif 000017
【図１６】
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【図１７】
2015176617.tif 000019
【図１８】
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【図１９】
2015176617.tif 000021
【図２０】
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【図２１】
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