(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、セル領域ＡＲ１において、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を複数個有する。複数のｐ＋型半導体領域ＳＡ１は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３に、互いに間隔を空けて配置されている。複数のｐ＋型半導体領域ＳＡ１の各々におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面側に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型と異なる第２導電型の第２半導体層と、
前記第２半導体層を貫通して前記第１半導体層に達する第１溝部と、
平面視において、前記第１溝部と間隔を空けて配置され、前記第２半導体層を貫通して前記第１半導体層に達する第２溝部と、
前記第１溝部の内壁に形成された第１ゲート絶縁膜と、
前記第２溝部の内壁に形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に、前記第１溝部を埋め込むように形成された第１ゲート電極と、
前記第２ゲート絶縁膜上に、前記第２溝部を埋め込むように形成された第２ゲート電極と、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層、および、前記第１ゲート絶縁膜に接触した、前記第１導電型の第１半導体領域と、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層、および、前記第２ゲート絶縁膜に接触した、前記第１導電型の第２半導体領域と、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層に形成された、前記第２導電型の第３半導体領域と、
前記第３半導体領域と前記第２溝部との間に位置する部分の前記第２半導体層に、前記第３半導体領域と離れて形成された、前記第２導電型の第４半導体領域と、
を有し、
前記第１半導体層、前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１半導体領域により、第１トランジスタが形成され、
前記第１半導体層、前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極および前記第２半導体領域により、第２トランジスタが形成され、
前記第３半導体領域における前記第２導電型の不純物濃度、および、前記第４半導体領域における前記第２導電型の不純物濃度のいずれも、前記第２半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３半導体領域および前記第４半導体領域のいずれも、前記第１半導体層に接触している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層、および、前記第１半導体領域に接触した第１電極と、
前記第１電極と前記第２溝部との間に位置する部分の前記第２半導体層、および、前記第２半導体領域に接触した第２電極と、
を有し、
前記第３半導体領域は、前記第１電極に接触し、
前記第４半導体領域は、前記第２電極に接触している、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第３半導体領域は、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層に形成された、前記第２導電型の第５半導体領域と、
前記第５半導体領域上に位置する部分の前記第２半導体層に形成され、前記第５半導体領域に接触した、前記第２導電型の第６半導体領域と、
を含み、
前記第４半導体領域は、
前記第３半導体領域と前記第２溝部との間に位置する部分の前記第２半導体層に形成された、前記第２導電型の第７半導体領域と、
前記第７半導体領域上に位置する部分の前記第２半導体層に形成され、前記第７半導体領域に接触した、前記第２導電型の第８半導体領域と、
を含み、
前記第５半導体領域における前記第２導電型の不純物濃度、前記第６半導体領域における前記第２導電型の不純物濃度、前記第７半導体領域における前記第２導電型の不純物濃度、および、前記第８半導体領域における前記第２導電型の不純物濃度のいずれも、前記第２半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３半導体領域は、
前記第１溝部と前記第２溝部との間に位置する部分の前記第２半導体層に形成された、前記第２導電型の第５半導体領域と、
前記第５半導体領域上に位置する部分の前記第２半導体層に、前記第５半導体領域と離れて形成された、前記第２導電型の第６半導体領域と、
を含み、
前記第４半導体領域は、
前記第３半導体領域と前記第２溝部との間に位置する部分の前記第２半導体層に形成された、前記第２導電型の第７半導体領域と、
前記第７半導体領域上に位置する部分の前記第２半導体層に、前記第７半導体領域と離れて形成された、前記第２導電型の第８半導体領域と、
を含み、
前記第５半導体領域における前記第２導電型の不純物濃度、前記第６半導体領域における前記第２導電型の不純物濃度、前記第７半導体領域における前記第２導電型の不純物濃度、および、前記第８半導体領域における前記第２導電型の不純物濃度のいずれも、前記第２半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第３半導体領域は、平面視において、前記第１溝部と前記第２溝部との中間よりも前記第１溝部側に位置する部分の前記第２半導体層に形成され、
前記第４半導体領域は、平面視において、前記第１溝部と前記第２溝部との中間よりも前記第２溝部側に位置する部分の前記第２半導体層に形成されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１半導体層は、前記半導体基板の前記第１主面の第１領域および第２領域で、前記半導体基板の前記第１主面側に形成され、
前記第２半導体層は、前記第１領域で、前記第１半導体層上に形成され、
前記半導体装置は、さらに、
前記第２領域で、前記第１半導体層上に形成された前記第２導電型の第３半導体層と、
前記第３半導体層を貫通して前記第１半導体層に達する第３溝部と、
前記第３溝部の内壁に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に、前記第３溝部を埋め込むように形成された第３ゲート電極と、
前記第３溝部の周辺に位置する部分の前記第３半導体層に形成された、前記第２導電型の第９半導体領域と、
前記第３ゲート電極および前記第３半導体層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第３ゲート電極に達する第４溝部と、
前記第４溝部の内部、および、前記層間絶縁膜上に形成され、前記第３ゲート電極と電気的に接続された第３電極と、
を有し、
前記第３ゲート電極は、前記第１ゲート電極および前記第２ゲート電極と電気的に接続され、
前記第９半導体領域における前記第２導電型の不純物濃度は、前記第３半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２領域は、前記第１領域よりも前記半導体基板の外周側に位置する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第９半導体領域は、前記第３溝部よりも前記半導体基板の外周側に位置する部分の前記第３半導体層に形成されている、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第１溝部および前記第２溝部は、平面視において、第１方向にそれぞれ延在し、
前記第３溝部および前記第４溝部は、平面視において、前記第１方向と交差する第２方向にそれぞれ延在し、
前記半導体装置は、さらに、
前記第２領域で、平面視において、前記第２方向に延在し、かつ、前記第３溝部よりも前記第１領域側に位置する部分の前記第３半導体層を貫通して前記第１半導体層に達する第５溝部と、
前記第５溝部の内壁に形成された第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に、前記第５溝部を埋め込むように形成された第４ゲート電極と、
を有し、
前記第４ゲート電極は、前記第１ゲート電極および前記第２ゲート電極と電気的に接続され、
前記第９半導体領域は、前記第３溝部と前記第５溝部との間に位置する部分の前記第３半導体層に形成されている、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第９半導体領域と前記第５溝部との間に位置する部分の前記第３半導体層に形成された、前記第２導電型の第１０半導体領域を有し、
前記第１０半導体領域における前記第２導電型の不純物濃度は、前記第３半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記半導体基板は、前記第１導電型の半導体からなり、
前記半導体装置は、さらに、前記半導体基板と電気的に接続されたドレイン電極を有する、半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板の第１主面の第１領域および第２領域で、前記半導体基板の前記第１主面側に形成された第１導電型の第１半導体層と、
前記第１領域で、前記第１半導体層上に形成され、前記第１導電型と異なる第２導電型の第２半導体層と、
前記第２半導体層を貫通して前記第１半導体層に達する第１溝部と、
前記第１溝部の内壁に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に、前記第１溝部を埋め込むように形成された第１ゲート電極と、
前記第１溝部の周辺に位置する部分の前記第２半導体層、および、前記第１ゲート絶縁膜に接触した、前記第１導電型の第１半導体領域と、
前記第２領域で、前記第１半導体層の上層部に形成された前記第２導電型の第３半導体層と、
前記第３半導体層を貫通して前記第１半導体層に達する第２溝部と、
前記第２溝部の内壁に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に、前記第２溝部を埋め込むように形成された第２ゲート電極と、
前記第２溝部の周辺に位置する部分の前記第３半導体層に形成された、前記第２導電型の第２半導体領域と、
前記第２ゲート電極および前記第３半導体層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第２ゲート電極に達する第３溝部と、
前記第３溝部の内部、および、前記層間絶縁膜上に形成され、前記第２ゲート電極と電気的に接続された第１電極と、
を有し、
前記第１半導体層、前記第１溝部の周辺に位置する部分の前記第２半導体層、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１半導体領域により、第１トランジスタが形成され、
前記第２ゲート電極は、前記第１ゲート電極と電気的に接続され、
前記第２半導体領域における前記第２導電型の不純物濃度は、前記第３半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第２領域は、前記第１領域よりも前記半導体基板の外周側に位置する、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第２半導体領域は、前記第２溝部よりも前記半導体基板の外周側に位置する部分の前記第３半導体層に形成されている、半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
前記第１溝部は、平面視において、第１方向に延在し、
前記第２溝部および前記第３溝部は、平面視において、前記第１方向と交差する第２方向にそれぞれ延在し、
前記半導体装置は、さらに、
前記第２領域で、平面視において、前記第２方向に延在し、かつ、前記第２溝部よりも前記第１領域側に位置する部分の前記第３半導体層を貫通して前記第１半導体層に達する第４溝部と、
前記第４溝部の内壁に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に、前記第４溝部を埋め込むように形成された第３ゲート電極と、
を有し、
前記第３ゲート電極は、前記第１ゲート電極と電気的に接続され、
前記第２半導体領域は、前記第２溝部と前記第４溝部との間に位置する部分の前記第３半導体層に形成されている、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第２半導体領域と前記第４溝部との間に位置する部分の前記第３半導体層に形成された、前記第２導電型の第３半導体領域を有し、
前記第３半導体領域における前記第２導電型の不純物濃度は、前記第３半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【請求項１８】
請求項１４記載の半導体装置において、
前記第２領域で、前記第２半導体領域よりも前記半導体基板の外周側に位置する部分の前記第３半導体層の上層部に形成された、前記第２導電型の第４半導体層と、
前記第４半導体層に形成された前記第２導電型の第４半導体領域と、
を有し、
前記第４半導体領域における前記第２導電型の不純物濃度は、前記第４半導体層における前記第２導電型の不純物濃度よりも高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば縦型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、このようなパワートランジスタとして、パワーＭＩＳＦＥＴなど、様々な構造を有するものが存在する。また、パワーＭＩＳＦＥＴとして、半導体基板の厚さ方向に電流が流れる、いわゆる縦型ＭＩＳＦＥＴと、半導体基板の上面に沿って電流が流れる、いわゆる横型ＭＩＳＦＥＴとが用いられている。
【０００３】
上記した縦型ＭＩＳＦＥＴとして、ゲートトレンチの内部に埋め込まれたゲート電極を有するトレンチゲート型の縦型ＭＩＳＦＥＴと、半導体基板の上面に沿って形成されたゲート電極を有するプレーナ型の縦型ＭＩＳＦＥＴとが存在する。このうち、トレンチゲート型の縦型ＭＩＳＦＥＴは、いわゆる寄生ＪＦＥＴ（Junction Field Effect Transistor）抵抗成分が小さくできる点で、プレーナ型の縦型ＭＩＳＦＥＴに比べて有利であり、開発が進められている。
【０００４】
特表２０１０−５３４９２１号公報（特許文献１）には、ドレイン領域と、ボディ領域と、ゲート領域と、ゲート絶縁体領域と、ソース領域と、ソース／ボディコンタクトプラグとを備えたトレンチゲート型の縦型ＭＩＳＦＥＴが開示されている。特許文献１に開示された縦型ＭＩＳＦＥＴでは、ソース／ボディコンタクトプラグに隣接したボディ領域に、ボディコンタクト領域が配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１０−５３４９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
縦型ＭＩＳＦＥＴを備えた半導体装置では、ゲートトレンチの底部の周辺における電界の強度が大きくなることにより、耐圧が低下しやすい。一般的にＰＮジャンクションを具備した半導体装置では、耐圧の向上とオン抵抗の低減とは、トレードオフの関係を有する。したがって、縦型ＭＩＳＦＥＴを備えた半導体装置では、必要な耐圧を得るためにオン抵抗が増加するおそれがあり、半導体装置の性能が低下する。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、トレンチゲート型の縦型ＭＩＳＦＥＴが形成されたセル領域において、互いに隣り合う２つのゲートトレンチの間に配置されたｐ＋型半導体領域を複数個有する。複数のｐ＋型半導体領域は、平面視において、互いに隣り合う２つのゲートトレンチの間に位置する部分のｐ型ボディ層に、互いに間隔を空けて配置されている。複数のｐ＋型半導体領域の各々におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層におけるｐ型の不純物濃度よりも高い。
【０００９】
また、他の実施の形態によれば、半導体装置は、トレンチゲート型の縦型ＭＩＳＦＥＴのゲート配線が引き出されるゲート配線引き出し領域において、最外周ゲートトレンチの周辺に配置されたｐ＋型半導体領域を有する。ｐ＋型半導体領域は、平面視において、最外周ゲートトレンチの周辺に位置する部分のｐ型ウェル層に形成されている。ｐ＋型半導体領域におけるｐ型の不純物濃度は、ｐ型ウェル層におけるｐ型の不純物濃度よりも高い。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置が形成されている半導体チップの上面図である。
【図２】実施の形態１の半導体装置の要部平面図である。
【図３】実施の形態１の半導体装置の要部断面図である。
【図４】実施の形態１の半導体装置におけるｐ＋型半導体領域の第１変形例を示す断面図である。
【図５】実施の形態１の半導体装置におけるｐ＋型半導体領域の第２変形例を示す断面図である。
【図６】実施の形態１の半導体装置におけるｐ＋型半導体領域の第３変形例を示す断面図である。
【図７】実施の形態１の半導体装置におけるｐ＋型半導体領域の第４変形例を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】比較例１の半導体装置の要部断面図である。
【図１７】比較例２の半導体装置の要部断面図である。
【図１８】比較例１の半導体装置の内部における電位分布のシミュレーション結果を示す図である。
【図１９】実施例１の半導体装置の内部における電位分布のシミュレーション結果を示す図である。
【図２０】実施の形態２の半導体装置の要部断面図である。
【図２１】図２１は、実施の形態２の半導体装置におけるｐ＋型半導体領域の第１変形例を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２３】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
＜半導体装置＞
本発明の実施の形態１の半導体装置を、図面を参照して説明する。本実施の形態１の半導体装置は、例えばｎチャネル型のトレンチゲート型の縦型ＭＩＳＦＥＴである。
【００１８】
図１は、実施の形態１の半導体装置が形成されている半導体チップの上面図である。図２は、実施の形態１の半導体装置の要部平面図である。図３は、実施の形態１の半導体装置の要部断面図である。図２は、図１の一点鎖線で囲まれた部分ＰＲ１を拡大して示す図である。図３は、図１のＡ−Ａ線に沿った断面図である。なお、図１では、理解を簡単にするために、ゲート配線ＧＷ１、ソース配線ＳＷ１および層間絶縁膜ＩＬ１を除去して透視した状態を示し、ゲート配線ＧＷ１およびソース配線ＳＷ１の外周を二点鎖線により示している。また、図２では、理解を簡単にするために、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ１よりも上方に位置する部分を除去して透視した状態を示している。
【００１９】
図１〜図３に示すように、本実施の形態１の半導体装置は、半導体基板ＳＵＢを有する。半導体基板ＳＵＢは、一方の主面としての上面と、他方の主面としての下面とを有する。また、半導体基板ＳＵＢは、上面の一部の領域としてのセル領域ＡＲ１と、上面の他の部分の領域としてのゲート配線引き出し領域ＡＲ２とを有する。
【００２０】
半導体基板ＳＵＢは、ｎ＋＋型ドレイン層１からなる。ｎ＋＋型ドレイン層１は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｎ型の半導体からなる。ｎ＋＋型ドレイン層１におけるｎ型の不純物濃度は、後述するｎ−型ドリフト層２におけるｎ型の不純物濃度に比べて高濃度である。なお、ｎ＋＋型ドレイン層１として、シリコン以外の各種のｎ型の半導体を用いることができる。
【００２１】
図３に示すように、セル領域ＡＲ１には、トレンチゲート型の縦型ＭＩＳＦＥＴＱＮ１が形成されている。すなわち、セル領域ＡＲ１は、トレンチゲート型の縦型ＭＩＳＦＥＴＱＮ１が形成された領域である。セル領域ＡＲ１における半導体装置の構成は、後述する。
【００２２】
また、セル領域ＡＲ１には、ソース電極ＳＥ１、ソース配線ＳＷ１およびソースパッドが形成されている。図１では、ソース配線ＳＷ１とソースパッドとをまとめてソース配線ＳＷ１として示している。ソース配線ＳＷ１は、縦型ＭＩＳＦＥＴのｎ＋型ソース層４と、ソース電極ＳＥ１を介して、電気的に接続されている。ソース電極ＳＥ１およびソース配線ＳＷ１は、例えばアルミニウム（Ａｌ）からなる。
【００２３】
ゲート配線引き出し領域ＡＲ２には、最外周ゲートトレンチＴＲ２、最外周ゲート電極ＧＥ２、ゲートコンタクトＧＣ１、ゲート配線ＧＷ１およびゲートパッドＧＰ１が形成されている。すなわち、ゲート配線引き出し領域ＡＲ２は、セル領域ＡＲ１に形成されたトレンチゲート型の縦型ＭＩＳＦＥＴのゲート配線ＧＷ１が引き出される領域である。最外周ゲート電極ＧＥ２は、最外周ゲート絶縁膜ＧＩ２（後述する図２０参照）を介して最外周ゲートトレンチＴＲ２を埋め込むように形成されている。最外周ゲート電極ＧＥ２は、縦型ＭＩＳＦＥＴのゲート電極ＧＥ１と電気的に接続されている。最外周ゲート電極ＧＥ２は、ゲートコンタクトＧＣ１を介してゲート配線ＧＷ１と電気的に接続されている。ゲート配線ＧＷ１は、ゲートパッドＧＰ１と電気的に接続されている。ゲート配線ＧＷ１およびゲートパッドＧＰ１は、例えばアルミニウム（Ａｌ）からなる。
【００２４】
ゲート配線引き出し領域ＡＲ２には、セル終端ゲートトレンチＴＲ３およびセル終端ゲート電極ＧＥ３が形成されていてもよい。セル終端ゲート電極ＧＥ３は、セル終端ゲート絶縁膜ＧＩ３（後述する図２０参照）を介してセル終端ゲートトレンチＴＲ３を埋め込むように形成されている。セル終端ゲート電極ＧＥ３は、縦型ＭＩＳＦＥＴのゲート電極ＧＥ１と電気的に接続されている。
【００２５】
なお、図１に示す例では、ゲート配線引き出し領域ＡＲ２は、セル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置する。しかし、ゲート配線引き出し領域ＡＲ２は、セル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置しなくてもよく、例えばセル領域ＡＲ１よりも半導体基板ＳＵＢの中心側に位置してもよい。このとき、最外周ゲートトレンチＴＲ２は、ゲート配線引き出し用ゲートトレンチであり、最外周ゲート絶縁膜ＧＩ２は、ゲート配線引き出し用ゲート絶縁膜であり、最外周ゲート電極ＧＥ２は、ゲート配線引き出し用ゲート電極である。
【００２６】
また、ソース配線ＳＷ１は、セル領域ＡＲ１からゲート配線引き出し領域ＡＲ２にかけて形成されていてもよい。
【００２７】
＜セル領域における半導体装置の構成＞
以下、本実施の形態１では、セル領域ＡＲ１における半導体装置の構成について説明する。
【００２８】
図２および図３に示すように、本実施の形態１の半導体装置は、セル領域ＡＲ１において、ｎ−型ドリフト層２、ｐ型ボディ層３、ｎ＋型ソース層４、ゲートトレンチＴＲ１、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する。また、本実施の形態１の半導体装置は、層間絶縁膜ＩＬ１、コンタクト溝ＣＴ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１を有する。ｎ−型ドリフト層２、ｐ型ボディ層３、ｎ＋型ソース層４、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｎチャネル型であって、トレンチゲート型の縦型ＭＩＳＦＥＴＱＮ１が形成されている。
【００２９】
ｎ−型ドリフト層２は、セル領域ＡＲ１において、ｎ＋＋型ドレイン層１上に形成されている。すなわち、ｎ−型ドリフト層２は、セル領域ＡＲ１において、ｎ＋＋型ドレイン層１からなる半導体基板ＳＵＢの上面側に形成されている。ｎ−型ドリフト層２は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型の半導体層である。ｎ−型ドリフト層２におけるｎ型の不純物濃度は、ｎ＋＋型ドレイン層１におけるｎ型の不純物濃度よりも小さく、例えば１×１０１５〜1×１０１７ａｔｏｍｓ／ｃｍ３程度とすることができる。なお、ｎ−型ドリフト層２として、シリコン以外の各種のｎ型の半導体を用いることができる。
【００３０】
ｐ型ボディ層３は、セル領域ＡＲ１において、ｎ−型ドリフト層２上に形成されている。ｐ型ボディ層３は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｎ型と異なるｐ型の半導体層である。ｐ型ボディ層３におけるｐ型の不純物濃度は、例えば１×１０１５〜1×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。なお、ｐ型ボディ層３として、シリコン以外の各種のｐ型の半導体を用いることができる。
【００３１】
ｎ＋型ソース層４は、セル領域ＡＲ１において、ｐ型ボディ層３上に形成されている。ｎ＋型ソース層４は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型の半導体領域である。ｎ＋型ソース層４におけるｎ型の不純物濃度は、ｎ−型ドリフト層２におけるｎ型の不純物濃度よりも高い。なお、ｎ＋型ソース層４として、シリコン以外の各種のｎ型の半導体を用いることができる。
【００３２】
セル領域ＡＲ１において、ｎ＋型ソース層４、ｐ型ボディ層３およびｎ−型ドリフト層２には、溝部としてのゲートトレンチＴＲ１が複数個形成されている。複数のゲートトレンチＴＲ１の各々は、ｎ＋型ソース層４およびｐ型ボディ層３を貫通してｎ−型ドリフト層２の途中に達する。
【００３３】
図２および図３に示す例では、２つのゲートトレンチＴＲ１として、ゲートトレンチＴＲ１１およびＴＲ１２が形成されている。ゲートトレンチＴＲ１１は、ｎ＋型ソース層４およびｐ型ボディ層３を貫通してｎ−型ドリフト層２の途中に達する。ゲートトレンチＴＲ１２は、平面視において、ゲートトレンチＴＲ１１と間隔を空けて配置されており、ｎ＋型ソース層４およびｐ型ボディ層３を貫通してｎ−型ドリフト層２の途中に達する。
【００３４】
なお、本願明細書では、平面視においてとは、半導体基板ＳＵＢの上面に垂直な方向から視た場合を意味する。また、本願明細書では、例えばゲートトレンチＴＲ１１およびＴＲ１２とは、ゲートトレンチＴＲ１１およびゲートトレンチＴＲ１２を意味するものとする。
【００３５】
図１〜図３に示すように、半導体基板ＳＵＢの上面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＵＢの上面に垂直な方向、すなわち上下方向をＺ軸方向とする。このとき、好適には、ゲートトレンチＴＲ１１およびＴＲ１２は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている。これにより、Ｙ軸方向のいずれの位置においても、Ｙ軸方向に垂直な断面形状を等しくすることができる。
【００３６】
セル領域ＡＲ１において、ゲート絶縁膜ＧＩ１は、ゲートトレンチＴＲ１の内壁に形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜などからなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などにより形成された絶縁膜である。
【００３７】
図２および図３に示す例では、ゲート絶縁膜ＧＩ１としてのゲート絶縁膜ＧＩ１１は、ゲートトレンチＴＲ１１の内壁に形成されている。ゲート絶縁膜ＧＩ１としてのゲート絶縁膜ＧＩ１２は、ゲートトレンチＴＲ１２の内壁に形成されている。
【００３８】
セル領域ＡＲ１において、ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように形成されている。ゲート電極ＧＥ１は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が高濃度で拡散されたポリシリコン膜などからなり、例えばＣＶＤ法などにより形成された導体膜である。
【００３９】
図２および図３に示す例では、ゲート電極ＧＥ１としてのゲート電極ＧＥ１１は、ゲート絶縁膜ＧＩ１１上に、ゲートトレンチＴＲ１１を埋め込むように形成されている。ゲート電極ＧＥ１としてのゲート電極ＧＥ１２は、ゲート絶縁膜ＧＩ１２上に、ゲートトレンチＴＲ１２を埋め込むように形成されている。
【００４０】
セル領域ＡＲ１では、ゲート電極ＧＥ１およびｎ＋型ソース層４を覆うように、層間絶縁膜ＩＬ１が形成されている。ｎ＋型ソース層４は、ｐ型ボディ層３上に形成されているため、層間絶縁膜ＩＬ１は、ｐ型ボディ層３を覆うように形成されていることになる。層間絶縁膜ＩＬ１として、例えば酸化シリコン膜を用いることができる。
【００４１】
平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分の層間絶縁膜ＩＬ１には、溝部としてのコンタクト溝ＣＴ１が形成されている。コンタクト溝ＣＴ１は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分の層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通し、ｐ型ボディ層３の途中に達する。
【００４２】
図３に示す例では、コンタクト溝ＣＴ１としてのコンタクト溝ＣＴ１１およびＣＴ１２が形成されている。コンタクト溝ＣＴ１１およびＣＴ１２は、平面視において、互いに間隔を空けて形成されている。コンタクト溝ＣＴ１１は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分の層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通してｐ型ボディ層３の途中に達する。また、コンタクト溝ＣＴ１２は、平面視において、コンタクト溝ＣＴ１１とゲートトレンチＴＲ１２との間に位置する部分の層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通してｐ型ボディ層３の途中に達する。
【００４３】
ゲートトレンチＴＲ１１およびＴＲ１２が、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている場合には、好適には、コンタクト溝ＣＴ１１およびＣＴ１２は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて形成されている。これにより、Ｙ軸方向のいずれの位置においても、Ｙ軸方向に垂直な断面形状を等しくすることができる。
【００４４】
平面視において、コンタクト溝ＣＴ１１とコンタクト溝ＣＴ１２との間に位置する部分のｐ型ボディ層３上には、ｎ＋型ソース層４が形成されていなくてもよい。したがって、ｎ＋型ソース層４は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３、および、ゲート絶縁膜ＧＩ１に接触していればよい。このとき、ｎ＋型ソース層４のうち、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１１の周辺に位置する部分のｐ型ボディ層３、および、ゲート絶縁膜ＧＩ１１に接触している部分を、ｎ＋型ソース層４１とする。また、ｎ＋型ソース層４のうち、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１２の周辺に位置する部分のｐ型ボディ層３、および、ゲート絶縁膜ＧＩ１２に接触している部分を、ｎ＋型ソース層４２とする。
【００４５】
このとき、ｎ−型ドリフト層２、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１１の周辺に位置する部分のｐ型ボディ層３、ｎ＋型ソース層４１、ゲート絶縁膜ＧＩ１１およびゲート電極ＧＥ１１により、縦型ＭＩＳＦＥＴＱＮ１としての縦型ＭＩＳＦＥＴＱＮ１１が形成されている。また、ｎ−型ドリフト層２、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１２の周辺に位置する部分のｐ型ボディ層３、ｎ＋型ソース層４２、ゲート絶縁膜ＧＩ１２およびゲート電極ＧＥ１２により、縦型ＭＩＳＦＥＴＱＮ１としての縦型ＭＩＳＦＥＴＱＮ１２が形成されている。
【００４６】
コンタクト溝ＣＴ１の内部、および、層間絶縁膜ＩＬ１上には、ソース電極ＳＥ１およびソース配線ＳＷ１が形成されている。ソース電極ＳＥ１は、コンタクト溝ＣＴ１の内部で、コンタクト溝ＣＴ１の内部を埋め込むように形成された電極である。ソース配線ＳＷ１は、コンタクト溝ＣＴ１の外部で、ソース電極ＳＥ１上、および、層間絶縁膜ＩＬ１上に形成された電極であり、ソース電極ＳＥ１と電気的に接続されている。ソース電極ＳＥ１は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３、および、ｎ＋型ソース層４に接触している。したがって、ソース配線ＳＷ１は、ソース電極ＳＥ１を介して、縦型ＭＩＳＦＥＴＱＮ１を構成するｐ型ボディ層３およびｎ＋型ソース層４と電気的に接続されている。
【００４７】
ソース電極ＳＥ１およびソース配線ＳＷ１として、バリア導体膜５と導体膜６とが積層された積層導体膜を用いることができる。バリア導体膜５は、コンタクト溝ＣＴ１の内壁、および、層間絶縁膜ＩＬ１上に形成されている。導体膜６は、コンタクト溝ＣＴ１の内部では、バリア導体膜５上に、コンタクト溝ＣＴ１の内部を埋め込むように形成されており、コンタクト溝ＣＴ１の外部では、バリア導体膜５上に形成されている。
【００４８】
バリア導体膜５として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を用いることができる。また、導体膜６として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを用いることができる。このような積層導体膜を用いることにより、ｐ型ボディ層３およびｎ＋型ソース層４と、ソース電極ＳＥ１およびソース配線ＳＷ１とを、電気的に低抵抗で接続することができる。
【００４９】
図３に示す例では、ソース電極ＳＥ１とソース配線ＳＷ１とは、コンタクト溝ＣＴ１の内部、および、層間絶縁膜ＩＬ１上に、一体的に形成されている。また、図３に示す例では、ソース電極ＳＥ１としてのソース電極ＳＥ１１は、コンタクト溝ＣＴ１１の内部で、コンタクト溝ＣＴ１１の内部を埋め込むように形成されており、ソース電極ＳＥ１としてのソース電極ＳＥ１２は、コンタクト溝ＣＴ１２の内部で、コンタクト溝ＣＴ１２の内部を埋め込むように形成されている。ソース電極ＳＥ１１は、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３、および、ｎ＋型ソース層４１に接触している。ソース電極ＳＥ１２は、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３、および、ｎ＋型ソース層４２に接触している。したがって、ソース配線ＳＷ１は、ソース電極ＳＥ１１を介して、縦型ＭＩＳＦＥＴＱＮ１１を構成するｐ型ボディ層３およびｎ＋型ソース層４１と電気的に接続されている。また、ソース配線ＳＷ１は、ソース電極ＳＥ１２を介して、縦型ＭＩＳＦＥＴＱＮ１２を構成するｐ型ボディ層３およびｎ＋型ソース層４２と電気的に接続されている。
【００５０】
ドレイン電極ＤＥ１は、ｎ＋＋型ドレイン層１の下面側に形成された電極である。ドレイン電極ＤＥ１は、ｎ＋＋型ドレイン層１と電気的に接続されている。ドレイン電極ＤＥ１として、例えば銀（Ａｇ）または金（Ａｕ）等を主成分とした合金からなる導体膜を用いることができる。このような導体膜を用いることにより、ドレイン電極ＤＥ１とｎ＋＋型ドレイン層１とを、電気的に低抵抗で接続することができる。
【００５１】
本実施の形態１の半導体装置は、セル領域ＡＲ１において、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を複数個有する。複数のｐ＋型半導体領域ＳＡ１の各々は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に形成されている。複数のｐ＋型半導体領域ＳＡ１は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に、互いに間隔を空けて配置されている。複数のｐ＋型半導体領域ＳＡ１の各々は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなる。複数のｐ＋型半導体領域ＳＡ１の各々におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【００５２】
これにより、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【００５３】
好適には、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度は、例えば１×１０１６〜1×１０２２ａｔｏｍｓ／ｃｍ３程度であって、かつ、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。なお、ｐ＋型半導体領域ＳＡ１として、シリコン以外の各種のｐ型の半導体を用いることができる。
【００５４】
互いに隣り合う２つのゲートトレンチＴＲ１が、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている場合には、好適には、複数のｐ＋型半導体領域ＳＡ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて形成されている。これにより、Ｙ軸方向のいずれの位置においても、Ｙ軸方向に垂直な断面形状を等しくすることができる。
【００５５】
好適には、複数のｐ＋型半導体領域ＳＡ１は、平面視において、複数のコンタクト溝ＣＴ１の各々と重なる部分のｐ型ボディ層３にそれぞれ形成されている。例えばコンタクト溝ＣＴ１を形成した後、形成されたコンタクト溝ＣＴ１の底面に露出した部分のｐ型ボディ層３にｐ型不純物を導入することにより、ｐ＋型半導体領域ＳＡ１を容易に形成することができる。このとき、各ｐ＋型半導体領域ＳＡ１は、各コンタクト溝ＣＴ１の内部に形成される各ソース電極ＳＥ１に接触する。これにより、ソース電極ＳＥ１とｐ型ボディ層３とを、ｐ＋型半導体領域ＳＡ１を介して電気的に低抵抗で接続することができる。
【００５６】
以下では、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に、２つのｐ＋型半導体領域ＳＡ１が形成されている場合を、例示して説明する。しかし、図１９を用いて後述するように、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に、例えば５つなど、３つ以上のｐ＋型半導体領域ＳＡ１が形成されていてもよい。
【００５７】
図３に示す例では、２つのｐ＋型半導体領域ＳＡ１として、ｐ＋型半導体領域ＳＡ１１およびＳＡ１２が形成されている。ｐ＋型半導体領域ＳＡ１１は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の内部に形成されている。ｐ＋型半導体領域ＳＡ１２は、平面視において、ｐ＋型半導体領域ＳＡ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の内部に、ｐ＋型半導体領域ＳＡ１１と離れて形成されている。
【００５８】
好適には、ｐ＋型半導体領域ＳＡ１１は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との中間よりもゲートトレンチＴＲ１１側に位置する部分のｐ型ボディ層３の内部に形成されている。また、ｐ＋型半導体領域ＳＡ１２は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との中間よりもゲートトレンチＴＲ１２側に位置する部分のｐ型ボディ層３の内部に形成されている。
【００５９】
このうち、ｐ＋型半導体領域ＳＡ１１により、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との中間よりもゲートトレンチＴＲ１１側に位置する部分のｐ型ボディ層３と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を容易に調整することができる。したがって、ゲートトレンチＴＲ１１の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【００６０】
また、ｐ＋型半導体領域ＳＡ１２により、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との中間よりもゲートトレンチＴＲ１２側に位置する部分のｐ型ボディ層３と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を容易に調整することができる。したがって、ゲートトレンチＴＲ１２の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【００６１】
さらに好適には、ｐ＋型半導体領域ＳＡ１とゲートトレンチＴＲ１との間隔ＤＳ１を、例えば０．５〜１．５μｍ程度とすることができる。すなわち、ｐ＋型半導体領域ＳＡ１１とゲートトレンチＴＲ１１との間隔ＤＳ１１を、例えば０．５〜１．５μｍ程度とすることができ、ｐ＋型半導体領域ＳＡ１２とゲートトレンチＴＲ１２との間隔ＤＳ１２を、例えば０．５〜１．５μｍ程度とすることができる。間隔ＤＳ１が０．５μｍ未満の場合、ゲートトレンチＴＲ１の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ１がゲートトレンチＴＲ１に近づきすぎるため、ゲートトレンチＴＲ１の底部の周辺における電界の強度を低減する効果が小さくなり、縦型ＭＩＳＦＥＴＱＮ１のオン抵抗が上昇する。また、間隔ＤＳ１が１．５μｍを超える場合、ゲートトレンチＴＲ１の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ１がゲートトレンチＴＲ１から離れすぎるため、ゲートトレンチＴＲ１の底部の周辺における電界の強度を低減する効果が小さくなる。
【００６２】
また、ｐ＋型半導体領域ＳＡ１のＸ軸方向の幅ＷＤ１を、例えば０．１〜０．５μｍ程度とすることができる。すなわち、ｐ＋型半導体領域ＳＡ１１のＸ軸方向の幅ＷＤ１としての幅ＷＤ１１を、例えば０．１〜０．５μｍ程度とすることができ、ｐ＋型半導体領域ＳＡ１２のＸ軸方向の幅ＷＤ１としての幅ＷＤ１２を、例えば０．１〜０．５μｍ程度とすることができる。幅ＷＤ１が０．１μｍ未満の場合、ゲートトレンチＴＲ１の底部の周辺における電界の集中を抑制させる効果が十分に得られないおそれがある。また、幅ＷＤ１が０．５μｍを超える場合、逆にｐ＋型半導体領域ＳＡ１の底部の周辺に集中する電界の強度が大きくなることにより、半導体装置の耐圧が低下するおそれがある。
【００６３】
なお、互いに隣り合う２つのｐ＋型半導体領域ＳＡ１の間隔ＤＳ２は、ｐ＋型半導体領域ＳＡ１とゲートトレンチＴＲ１との間隔ＤＳ１と等しくなくてもよい。ただし、好適には、互いに隣り合う２つのｐ＋型半導体領域ＳＡ１の間隔ＤＳ２は、ｐ＋型半導体領域ＳＡ１とゲートトレンチＴＲ１との間隔ＤＳ１と等しい。これにより、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３を、複数のｐ＋型半導体領域ＳＡ１により等分割することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界が集中しにくくなり、ゲートトレンチＴＲ１の底部の周辺における電界の強度を低減する効果が大きくなる。
【００６４】
好適には、ｐ＋型半導体領域ＳＡ１１は、コンタクト溝ＣＴ１１の内部に形成されたソース電極ＳＥ１１に接触しており、ｐ＋型半導体領域ＳＡ１２は、コンタクト溝ＣＴ１２の内部に形成されたソース電極ＳＥ１２に接触している。これにより、ソース電極ＳＥ１１とｐ型ボディ層３とを、ｐ＋型半導体領域ＳＡ１１を介して電気的に低抵抗で接続することができ、ソース電極ＳＥ１２とｐ型ボディ層３とを、ｐ＋型半導体領域ＳＡ１２を介して電気的に低抵抗で接続することができる。
【００６５】
なお、ｐ＋型半導体領域ＳＡ１は、少なくともｐ型ボディ層３の内部に形成されていればよい。したがって、図３に示すように、ｐ＋型半導体領域ＳＡ１は、ｎ−型ドリフト層２に接触していなくてもよい。あるいは、図示は省略するが、ｐ＋型半導体領域ＳＡ１は、ソース電極ＳＥ１と接触していなくてもよい。これらの場合においても、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度を調整することにより、ｐ型ボディ層３とｎ−型ドリフト層２との界面付近の空乏層の分布を調整することができる。
【００６６】
＜ｐ＋型半導体領域の第１変形例＞
図４は、実施の形態１の半導体装置におけるｐ＋型半導体領域の第１変形例を示す断面図である。
【００６７】
図４に示すように、好適には、複数のｐ＋型半導体領域ＳＡ１の各々は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３を貫通し、ｎ−型ドリフト層２の上面に達する。したがって、複数のｐ＋型半導体領域ＳＡ１の各々は、ｎ−型ドリフト層２と接触している。図４に示す例では、２つのｐ＋型半導体領域ＳＡ１１およびＳＡ１２のいずれも、ｎ−型ドリフト層２と接触している。
【００６８】
本第１変形例では、ゲートトレンチＴＲ１の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ１が、ｎ−型ドリフト層２の上面に達する。そのため、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度をそれほど大きくすることなく、ｐ型ボディ層３およびｎ−型ドリフト層２における空乏層の分布を容易に調整することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を容易に向上させることができる。
【００６９】
＜ｐ＋型半導体領域の第２変形例＞
図５は、実施の形態１の半導体装置におけるｐ＋型半導体領域の第２変形例を示す断面図である。
【００７０】
図５に示すように、好適には、複数のｐ＋型半導体領域ＳＡ１の各々は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３を貫通し、ｎ−型ドリフト層２の途中に達する。したがって、複数のｐ＋型半導体領域ＳＡ１の各々は、ｎ−型ドリフト層２と接触している。図５に示す例では、２つのｐ＋型半導体領域ＳＡ１１およびＳＡ１２のいずれも、ｎ−型ドリフト層２と接触している。
【００７１】
本第２変形例では、ゲートトレンチＴＲ１の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ１が、ｎ−型ドリフト層２の途中に達する。そのため、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度をそれほど大きくすることなく、さらにｎ−型ドリフト層２における空乏層の分布を容易に調整することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度をさらに容易に減少させることができ、半導体装置の耐圧を容易に向上させることができる。
【００７２】
＜ｐ＋型半導体領域の第３変形例＞
図６は、実施の形態１の半導体装置におけるｐ＋型半導体領域の第３変形例を示す断面図である。
【００７３】
本第３変形例では、図６に示すように、複数のｐ＋型半導体領域ＳＡ１の各々は、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に、互いに接触して形成された複数のｐ＋型半導体領域ＳＡ２、ＳＡ３およびＳＡ４を含む。
【００７４】
ｐ＋型半導体領域ＳＡ２は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に形成されている。ｐ＋型半導体領域ＳＡ３は、ｐ＋型半導体領域ＳＡ２上に位置する部分のｐ型ボディ層３の内部に形成され、ｐ＋型半導体領域ＳＡ２に接触している。ｐ＋型半導体領域ＳＡ４は、ｐ＋型半導体領域ＳＡ３上に位置する部分のｐ型ボディ層３の内部に形成され、ｐ＋型半導体領域ＳＡ３に接触している。ｐ＋型半導体領域ＳＡ２におけるｐ型の不純物濃度、ｐ＋型半導体領域ＳＡ３におけるｐ型の不純物濃度、および、ｐ＋型半導体領域ＳＡ４におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【００７５】
図６に示す例では、ｐ＋型半導体領域ＳＡ１としてのｐ＋型半導体領域ＳＡ１１は、ｐ＋型半導体領域ＳＡ２としてのｐ＋型半導体領域ＳＡ２１、ｐ＋型半導体領域ＳＡ３としてのｐ＋型半導体領域ＳＡ３１、および、ｐ＋型半導体領域ＳＡ４としてのｐ＋型半導体領域ＳＡ４１を含む。また、ｐ＋型半導体領域ＳＡ１としてのｐ＋型半導体領域ＳＡ１２は、ｐ＋型半導体領域ＳＡ２としてのｐ＋型半導体領域ＳＡ２２、ｐ＋型半導体領域ＳＡ３としてのｐ＋型半導体領域ＳＡ３２、および、ｐ＋型半導体領域ＳＡ４としてのｐ＋型半導体領域ＳＡ４２を含む。
【００７６】
例えば耐圧を向上させるために、ｐ型ボディ層３の厚さが例えば１μｍ以上であって相対的に厚く、ゲートトレンチＴＲ１の深さが例えば１μｍ以上であって相対的に深い場合を考える。このような場合、ｐ型ボディ層３に、一つのイオン注入工程でｐ型不純物を導入することにより、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に相対的に大きな高さを有するｐ＋型半導体領域ＳＡ１を形成することは困難である。
【００７７】
このような場合、注入されるイオンのエネルギーを変えながら複数のイオン注入工程を行って、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に、互いに接触した複数のｐ＋型半導体領域ＳＡ２、ＳＡ３およびＳＡ４を形成する。そして、複数のｐ＋型半導体領域ＳＡ２、ＳＡ３およびＳＡ４からなるｐ＋型半導体領域ＳＡ１を形成する。これにより、相対的に大きな高さを有するｐ＋型半導体領域ＳＡ１を形成することができる。
【００７８】
ここで、図６に示す断面、すなわちＹ軸方向に垂直な断面において、ｐ＋型半導体領域ＳＡ２とｐ＋型半導体領域ＳＡ３との境界線を、例えばＸ軸方向の各位置においてＺ軸方向に沿ってｐ型の不純物濃度が極小になる点を結んでできる線と定義する。このとき、ｐ＋型半導体領域ＳＡ３に隣接する部分のｐ＋型半導体領域ＳＡ２におけるｐ型の不純物濃度は、ｐ＋型半導体領域ＳＡ２の中心に位置する部分におけるｐ型の不純物濃度よりも低い。また、ｐ＋型半導体領域ＳＡ２に隣接する部分のｐ＋型半導体領域ＳＡ３におけるｐ型の不純物濃度は、ｐ＋型半導体領域ＳＡ３の中心に位置する部分におけるｐ型の不純物濃度よりも低い。
【００７９】
また、図６に示す断面、すなわちＹ軸方向に垂直な断面において、ｐ＋型半導体領域ＳＡ３とｐ＋型半導体領域ＳＡ４との境界線も、ｐ＋型半導体領域ＳＡ２とｐ＋型半導体領域ＳＡ３との境界線と同様に定義することができる。
【００８０】
本第３変形例でも、例えばｐ＋型半導体領域ＳＡ２、ＳＡ３およびＳＡ４におけるｐ型不純物濃度を調整することにより、ｐ型ボディ層３とｎ−型ドリフト層２との界面付近の空乏層の分布を調整することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【００８１】
なお、複数のｐ＋型半導体領域ＳＡ１のうち一部のｐ＋型半導体領域ＳＡ１のみが、複数のｐ＋型半導体領域ＳＡ２、ＳＡ３およびＳＡ４を含むものであってもよい。
【００８２】
＜ｐ＋型半導体領域の第４変形例＞
図７は、実施の形態１の半導体装置におけるｐ＋型半導体領域の第４変形例を示す断面図である。
【００８３】
本第４変形例では、図７に示すように、複数のｐ＋型半導体領域ＳＡ１の各々は、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に、互いに離れて形成された複数のｐ＋型半導体領域ＳＡ５およびＳＡ６を含む。
【００８４】
ｐ＋型半導体領域ＳＡ５は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３の内部に形成されている。ｐ＋型半導体領域ＳＡ６は、ｐ＋型半導体領域ＳＡ５上に位置する部分のｐ型ボディ層３の内部に、ｐ＋型半導体領域ＳＡ５と離れて形成されている。ｐ＋型半導体領域ＳＡ５におけるｐ型の不純物濃度、および、ｐ＋型半導体領域ＳＡ６におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【００８５】
図７に示す例では、ｐ＋型半導体領域ＳＡ１としてのｐ＋型半導体領域ＳＡ１１は、ｐ＋型半導体領域ＳＡ５としてのｐ＋型半導体領域ＳＡ５１、および、ｐ＋型半導体領域ＳＡ６としてのｐ＋型半導体領域ＳＡ６１を含む。また、ｐ＋型半導体領域ＳＡ１としてのｐ＋型半導体領域ＳＡ１２は、ｐ＋型半導体領域ＳＡ５としてのｐ＋型半導体領域ＳＡ５２、および、ｐ＋型半導体領域ＳＡ６としてのｐ＋型半導体領域ＳＡ６２を含む。
【００８６】
本第４変形例でも、第３変形例と同様に、例えば耐圧を向上させるために、ｐ型ボディ層３の厚さが例えば１μｍ以上であって相対的に厚く、ゲートトレンチＴＲ１の深さが例えば１μｍ以上であって相対的に深い場合を考える。このような場合、ｐ型ボディ層３に、同一のイオン注入工程でｐ型不純物を導入することにより、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に相対的に大きな高さを有するｐ＋型半導体領域ＳＡ１を形成することは困難である。
【００８７】
このような場合、注入されるイオンのエネルギーを変えながら複数のイオン注入工程を行って、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に、複数のｐ＋型半導体領域ＳＡ５およびＳＡ６を形成する。そして、複数のｐ＋型半導体領域ＳＡ５およびＳＡ６からなるｐ＋型半導体領域ＳＡ１を形成する。これにより、相対的に大きな高さを有するｐ＋型半導体領域ＳＡ１を形成することができる。
【００８８】
ただし、本第４変形例では、複数のｐ＋型半導体領域ＳＡ５およびＳＡ６が互いに離れている。このような場合でも、例えばｐ＋型半導体領域ＳＡ５およびＳＡ６におけるｐ型の不純物濃度を調整することにより、ｐ型ボディ層３とｎ−型ドリフト層２との界面付近の空乏層の分布を調整することができる。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【００８９】
＜セル領域における半導体装置の製造方法＞
次に、本実施の形態１のセル領域における半導体装置の製造方法について説明する。図８〜図１５は、実施の形態１の半導体装置の製造工程中における要部断面図である。図８〜図１５は、図１のＡ−Ａ線に沿った断面図であり、図３の断面図に対応している。
【００９０】
まず、図８に示すように、半導体基板ＳＵＢの上面側にｎ−型ドリフト層２を形成する。このｎ−型ドリフト層２を形成する工程では、まず、ｎ＋＋型ドレイン層１からなる半導体基板ＳＵＢを準備し、半導体基板ＳＵＢの上面のセル領域ＡＲ１において、ｎ＋＋型ドレイン層１の上面側に、ｎ−型ドリフト層２を形成する。
【００９１】
具体的には、ｎ＋＋型ドレイン層１からなる半導体基板ＳＵＢ上に、ｎ型不純物が導入されたｎ−型ドリフト層２を、例えばＣＶＤ法などによりエピタキシャル成長させることにより、形成することができる。あるいは、ｎ＋＋型ドレイン層１からなる半導体基板ＳＵＢの上層部に、例えばホウ素（Ｂ）などのｐ型不純物を例えばイオン注入法を用いて導入することにより、ｎ＋＋型ドレイン層１からなる半導体基板ＳＵＢの上面側に、ｎ−型ドリフト層２を形成することができる。
【００９２】
ｎ＋＋型ドレイン層１は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入されたシリコン（Ｓｉ）からなり、導電型がｎ型の半導体からなる。
【００９３】
ｎ−型ドリフト層２は、例えばリンまたは砒素などのｎ型不純物が導入されたシリコンからなるｎ型の半導体層である。ｎ−型ドリフト層２におけるｎ型の不純物濃度は、ｎ＋＋型ドレイン層１におけるｎ型の不純物濃度に比べて低濃度であり、例えば１×１０１５〜1×１０１７ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００９４】
次に、図９に示すように、ゲートトレンチＴＲ１を形成する。このゲートトレンチＴＲ１を形成する工程では、フォトリソグラフィ技術およびエッチング技術を用いることにより、セル領域ＡＲ１において、ｎ−型ドリフト層２の上面に、ゲートトレンチＴＲ１を形成する。ゲートトレンチＴＲ１は、ｎ−型ドリフト層２の上面から、ｎ−型ドリフト層２の途中に達する。
【００９５】
具体的には、まず、ｎ−型ドリフト層２上に、例えば酸化シリコン膜等からなる絶縁膜（図示は省略）を形成する。次に、絶縁膜上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、レジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、絶縁膜からなるパターン（図示は省略）を形成する。次に、絶縁膜からなるパターンをマスクとしてドライエッチングを行うことにより、ゲートトレンチＴＲ１を形成する。
【００９６】
本実施の形態１では、ゲートトレンチＴＲ１としてのゲートトレンチＴＲ１１およびＴＲ１２が形成される。ゲートトレンチＴＲ１１は、ｎ−型ドリフト層２の上面から、ｎ−型ドリフト層２の途中に達する。また、ゲートトレンチＴＲ１２は、平面視において、ゲートトレンチＴＲ１１と間隔を空けて配置され、ｎ−型ドリフト層２の上面から、ｎ−型ドリフト層２の途中に達する。
【００９７】
好適には、ゲートトレンチＴＲ１１およびＴＲ１２は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置される。これにより、Ｙ軸方向のいずれの位置においても、Ｙ軸方向に垂直な断面形状を等しくすることができる。
【００９８】
次に、図１０に示すように、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を形成する。
【００９９】
まず、ゲート絶縁膜ＧＩ１を形成する。このゲート絶縁膜ＧＩ１を形成する工程では、ゲートトレンチＴＲ１の内部では、ゲートトレンチＴＲ１の内壁に、ゲート絶縁膜ＧＩ１を形成する。このとき、ゲートトレンチＴＲ１の外部では、ｎ−型ドリフト層２上に、ゲート絶縁膜ＧＩ１が形成される。
【０１００】
図１０に示す例では、ゲートトレンチＴＲ１としてのゲートトレンチＴＲ１１の内壁には、ゲート絶縁膜ＧＩ１としてのゲート絶縁膜ＧＩ１１が形成される。また、ゲートトレンチＴＲ１としてのゲートトレンチＴＲ１２の内壁には、ゲート絶縁膜ＧＩ１としてのゲート絶縁膜ＧＩ１２が形成される。
【０１０１】
ゲート絶縁膜ＧＩ１として、例えば、酸化シリコン（ＳｉＯ）膜からなるゲート絶縁膜を、熱酸化法を用いて形成することができる。あるいは、ゲート絶縁膜ＧＩ１として、酸窒化シリコン（ＳｉＯＮ）膜、窒化シリコン（ＳｉＮ）膜、または、窒化シリコン膜の誘電率よりも高い誘電率を有する高誘電率膜からなるゲート絶縁膜を、例えばＣＶＤ法により形成することができる。
【０１０２】
次に、ゲート電極ＧＥ１を形成する。このゲート電極ＧＥ１を形成する工程では、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように、ゲート電極ＧＥ１を形成する。
【０１０３】
まず、ゲートトレンチＴＲ１の内部では、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入されたポリシリコン膜を、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように、例えばＣＶＤ法を用いて形成する。このとき、ゲートトレンチＴＲ１の外部では、上記したｎ型不純物が導入されたポリシリコン膜が、例えばＣＶＤ法を用いて、ｎ−型ドリフト層２上に、ゲート絶縁膜ＧＩ１を介して形成される。
【０１０４】
あるいは、ｎ型不純物が導入されていないポリシリコン膜を、ゲートトレンチＴＲ１の内部、および、ｎ−型ドリフト層２上に形成した後、上記したｎ型不純物を、イオン注入法を用いてポリシリコン膜に導入することもできる。
【０１０５】
次に、フォトリソグラフィ技術およびエッチング技術を用いてポリシリコン膜をパターニングする。このポリシリコン膜をパターニングする工程では、ｎ−型ドリフト層２上にゲート絶縁膜ＧＩ１を介して形成されたポリシリコン膜を例えばドライエッチングにより除去し、ゲートトレンチＴＲ１の内部にのみポリシリコン膜を残す。これにより、ゲートトレンチＴＲ１の内部に埋め込むように、ゲート電極ＧＥ１を形成することができる。
【０１０６】
なお、図１０に示す例では、ｎ−型ドリフト層２上に形成された部分のゲート絶縁膜ＧＩ１も、ポリシリコン膜とともに除去されている。
【０１０７】
次に、図１１に示すように、ｐ型ボディ層３およびｎ＋型ソース層４を形成する。
【０１０８】
まず、ｐ型ボディ層３を形成する。このｐ型ボディ層３を形成する工程では、セル領域ＡＲ１において、ｎ−型ドリフト層２の上層部に、例えばホウ素（Ｂ）などのｐ型不純物を、例えばイオン注入法を用いて導入する。これにより、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｎ−型ドリフト層２の上層部に、ｐ型ボディ層３を形成する。ｐ型ボディ層３におけるｐ型の不純物濃度は、例えば１×１０１５〜1×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。
【０１０９】
このとき、好適には、ｐ型ボディ層３の下面の高さ位置が、ゲートトレンチＴＲ１の下面の高さ位置よりも高くなるように、ｐ型ボディ層３を形成する。これにより、ゲートトレンチＴＲ１が、ｐ型ボディ層３を貫通してｎ−型ドリフト層２の途中に達するように、形成されたことになる。
【０１１０】
次に、ｎ＋型ソース層４を形成する。このｎ＋型ソース層４を形成する工程では、ｐ型ボディ層３の上層部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を、例えばイオン注入法を用いて導入する。これにより、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の上層部に、ｎ＋型ソース層４を形成する。すなわち、このｎ＋型ソース層４を形成する工程では、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３上に、ｎ＋型ソース層４を形成する。
【０１１１】
なお、ｎ−型ドリフト層２を形成した後、ゲートトレンチＴＲ１を形成する前に、ｐ型ボディ層３およびｎ＋型ソース層４を形成した後、ゲートトレンチＴＲ１を形成してもよい。
【０１１２】
次に、図１２に示すように、層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１を形成する工程では、セル領域ＡＲ１において、ｎ＋型ソース層４上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を、例えばＣＶＤ法を用いて形成する。なお、図１２では、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩ１と一体的に示している。
【０１１３】
次に、図１３に示すように、コンタクト溝ＣＴ１を形成する。このコンタクト溝ＣＴ１を形成する工程では、フォトリソグラフィ技術およびエッチング技術を用いることにより、層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通してｐ型ボディ層３の途中に達するコンタクト溝ＣＴ１を形成する。
【０１１４】
具体的には、まず、層間絶縁膜ＩＬ１上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、レジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通してｐ型ボディ層３の途中に達するコンタクト溝ＣＴ１が形成される。
【０１１５】
図１３に示す例では、コンタクト溝ＣＴ１としてのコンタクト溝ＣＴ１１およびＣＴ１２が形成される。コンタクト溝ＣＴ１１およびＣＴ１２は、平面視において、互いに間隔を空けて形成される。コンタクト溝ＣＴ１１は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分の層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通し、ｐ型ボディ層３の途中に達する。また、コンタクト溝ＣＴ１２は、平面視において、コンタクト溝ＣＴ１１とゲートトレンチＴＲ１２との間に位置する部分の層間絶縁膜ＩＬ１およびｎ＋型ソース層４を貫通し、ｐ型ボディ層３の途中に達する。
【０１１６】
好適には、コンタクト溝ＣＴ１１およびＣＴ１２は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置される。これにより、Ｙ軸方向のいずれの位置においても、Ｙ軸方向に垂直な断面形状を等しくすることができる。
【０１１７】
なお、ｐ型ボディ層３を形成した後、ｎ＋型ソース層４を形成する前に、ｐ型ボディ層３の上面からｐ型ボディ層３の途中に達する開口部を形成してもよい。そして、平面視において、開口部とゲートトレンチＴＲ１との間に位置する部分のｐ型ボディ層３の上層部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物をイオン注入法を用いて導入することにより、ｎ＋型ソース層４を形成してもよい。
【０１１８】
ｎ＋型ソース層４のうち、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１１の周辺に位置する部分のｐ型ボディ層３、および、ゲート絶縁膜ＧＩ１１に接している部分を、ｎ＋型ソース層４１とする。また、ｎ＋型ソース層４のうち、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１２の周辺に位置する部分のｐ型ボディ層３、および、ゲート絶縁膜ＧＩ１２に接している部分を、ｎ＋型ソース層４２とする。
【０１１９】
このとき、ｎ−型ドリフト層２、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１１の周辺に位置する部分のｐ型ボディ層３、ｎ＋型ソース層４１、ゲート絶縁膜ＧＩ１１およびゲート電極ＧＥ１１により、縦型ＭＩＳＦＥＴＱＮ１としての縦型ＭＩＳＦＥＴＱＮ１１が形成される。また、ｎ−型ドリフト層２、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分であって、ゲートトレンチＴＲ１２の周辺に位置する部分のｐ型ボディ層３、ｎ＋型ソース層４２、ゲート絶縁膜ＧＩ１２およびゲート電極ＧＥ１２により、縦型ＭＩＳＦＥＴＱＮ１としての縦型ＭＩＳＦＥＴＱＮ１２が形成される。
【０１２０】
次に、図１４に示すように、ｐ＋型半導体領域ＳＡ１を形成する。このｐ＋型半導体領域ＳＡ１を形成する工程では、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の内部に、例えばフォトリソグラフィ技術およびイオン注入法を用いて、複数のｐ＋型半導体領域ＳＡ１を形成する。複数のｐ＋型半導体領域ＳＡ１のいずれにおけるｐ型の不純物濃度も、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【０１２１】
以下では、２つのコンタクト溝ＣＴ１１およびＣＴ１２が形成された層間絶縁膜ＩＬ１およびｎ＋型ソース層４をマスクとして、ｐ型ボディ層３の内部に、２つのｐ＋型半導体領域ＳＡ１としてのｐ＋型半導体領域ＳＡ１１およびＳＡ１２を形成する例について、説明する。
【０１２２】
具体的には、コンタクト溝ＣＴ１１およびＣＴ１２が形成された層間絶縁膜ＩＬ１およびｎ＋型ソース層４をマスクとして、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入法を用いて導入する。これにより、平面視において、コンタクト溝ＣＴ１１と重なる部分のｐ型ボディ層３の内部に、ｐ＋型半導体領域ＳＡ１１を形成し、平面視において、コンタクト溝ＣＴ１２と重なる部分のｐ型ボディ層３の内部に、ｐ＋型半導体領域ＳＡ１２を形成する。
【０１２３】
すなわち、ｐ＋型半導体領域ＳＡ１１は、平面視において、ゲートトレンチＴＲ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の内部に形成される。また、ｐ＋型半導体領域ＳＡ１２は、平面視において、ｐ＋型半導体領域ＳＡ１１とゲートトレンチＴＲ１２との間に位置する部分のｐ型ボディ層３の内部に、ｐ＋型半導体領域ＳＡ１１と離れて形成される。
【０１２４】
好適には、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度は、例えば１×１０１６〜1×１０２２ａｔｏｍｓ／ｃｍ３程度であって、かつ、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【０１２５】
なお、注入されるイオンのエネルギーを変えながら複数のイオン注入工程を行ってもよい。これにより、ｐ＋型半導体領域の第３変形例および第４変形例において説明したように、ｐ型ボディ層３の厚さ方向、すなわち上下方向（Ｚ軸方向）に、複数のｐ＋型半導体領域を形成し、形成された複数のｐ＋型半導体領域からなるｐ＋型半導体領域ＳＡ１を形成することができる。
【０１２６】
なお、ｐ型ボディ層３を形成した後、層間絶縁膜ＩＬ１を形成する前に、平面視において、コンタクト溝ＣＴ１が形成される予定の領域と重ならない部分のｐ型ボディ層３の内部に、フォトリソグラフィ技術およびイオン注入法を用いて、複数のｐ＋型半導体領域ＳＡ１を形成することもできる。
【０１２７】
次に、図１５に示すように、ソース電極ＳＥ１およびソース配線ＳＷ１を形成する。このソース電極ＳＥ１およびソース配線ＳＷ１を形成する工程では、コンタクト溝ＣＴ１の内部では、コンタクト溝ＣＴ１の内部を埋め込むように、ソース電極ＳＥ１を形成する。また、コンタクト溝ＣＴ１の外部では、ソース電極ＳＥ１上、および、層間絶縁膜ＩＬ１上に、ソース配線ＳＷ１を形成する。
【０１２８】
まず、コンタクト溝ＣＴ１の内壁、および、層間絶縁膜ＩＬ１上に、バリア導体膜５を形成する。バリア導体膜５として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成することができる。バリア導体膜５は、バリア導体膜５上に形成される導体膜６の材料であるアルミニウム（Ａｌ）がシリコン（Ｓｉ）の内部へ拡散するのを防止する、いわゆるバリア性を有する導体膜である。
【０１２９】
次に、コンタクト溝ＣＴ１の内部では、バリア導体膜５上に、コンタクト溝ＣＴ１の内部を埋め込むように、導体膜６を形成し、コンタクト溝ＣＴ１の外部では、層間絶縁膜ＩＬ１上に、バリア導体膜５を介して導体膜６を形成する。導体膜６として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを、例えばスパッタリング法または蒸着法を用いて形成することができる。
【０１３０】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、導体膜６およびバリア導体膜５をパターニングすることにより、ソース電極ＳＥ１およびソース配線ＳＷ１を形成する。
【０１３１】
その後、ソース配線ＳＷ１を覆うように保護膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、ソース配線ＳＷ１のうちソースパッドとなる部分上の保護膜を除去して開口部を形成する。また、ｎ＋＋型ドレイン層１の下面側に、ドレイン電極ＤＥ１として、例えば銀（Ａｇ）または金（Ａｕ）等を主成分とした合金からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成する。これにより、図３に示すように、ｎチャネル型であって、トレンチゲート型の縦型ＭＩＳＦＥＴを備えた半導体装置が形成される。
【０１３２】
＜ゲートトレンチの底部の周辺における電界について＞
次に、ゲートトレンチＴＲ１の底部の周辺における電界について、比較例１および比較例２の半導体装置と対比しながら説明する。図１６は、比較例１の半導体装置の要部断面図である。図１７は、比較例２の半導体装置の要部断面図である。
【０１３３】
図１６に示すように、比較例１の半導体装置は、実施の形態１の半導体装置と同様に、ｎ＋＋型ドレイン層１としての半導体基板ＳＵＢ、ｎ−型ドリフト層２、ｐ型ボディ層３、ｎ＋型ソース層４、ゲートトレンチＴＲ１、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する。また、比較例１の半導体装置は、実施の形態１の半導体装置と同様に、層間絶縁膜ＩＬ１、コンタクト溝ＣＴ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１を有する。比較例１の半導体装置では、ｎ−型ドリフト層２、ｐ型ボディ層３、ｎ＋型ソース層４、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、縦型ＭＩＳＦＥＴＱＮ１０１が形成される。
【０１３４】
一方、比較例１の半導体装置は、実施の形態１の半導体装置と異なり、互いに隣り合う２つのゲートトレンチＴＲ１の間に、ｐ＋型半導体領域ＳＡ１を複数個有しておらず、１個のみ有している。ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度は、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【０１３５】
パワーＭＩＳＦＥＴを動作させる際には、発熱による熱暴走を防止するために、ドレイン電極とソース電極との間の電圧、および、ドレイン電流は、安全動作領域（Safe Operation Area；ＳＯＡ）の範囲を超えないように、設定される。したがって、パワーＭＩＳＦＥＴにおいては、ドレイン電極とソース電極との間の電圧をより高くし、ドレイン電流をより大きくすることができるように、安全動作領域の範囲を広げることが望まれる。そのため、比較例１の半導体装置では、ｎ＋型ソース層４、ｐ型ボディ層３およびｎ−型ドリフト層２により形成される寄生バイポーラトランジスタが動作しないように、チャネル長を長くし、かつ、ｐ型ボディ層３におけるｐ型の不純物濃度を低くかつ均一にする。あるいは、比較例１の半導体装置では、発熱量を低減するために、単位面積当たりのチャネル幅を短くする。
【０１３６】
このうち、単位面積当たりのチャネル幅を短くするために、通常、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられる。しかし、互いに隣り合う２つのゲートトレンチＴＲ１の間隔を広げることにより、ゲートトレンチＴＲ１の底部の周辺における電界の強度が大きくなり、半導体装置の耐圧が低下するおそれがある。
【０１３７】
互いに隣り合う２つのゲートトレンチＴＲ１の間隔が狭い場合には、ゲートトレンチＴＲ１、ｐ型ボディ層３およびｎ−型ドリフト層２の間の位置関係を調整することにより、ゲートトレンチＴＲ１の底部の周辺における電界の強度を容易に小さくすることができる。しかし、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられた場合には、ゲートトレンチＴＲ１、ｐ型ボディ層３およびｎ−型ドリフト層２の間の位置関係を調整することにより、ゲートトレンチＴＲ１の底部の周辺における電界の強度を小さくすることは困難である。そのため、ゲートトレンチＴＲ１の底部の周辺における電界の強度を小さくするために、例えばｎ−型ドリフト層２におけるｎ型の不純物濃度を低くすると、ｎ−型ドリフト層２の電気抵抗が大きくなる。しかし、ｎ−型ドリフト層２の電気抵抗が大きくなると、縦型ＭＩＳＦＥＴＱＮ１０１のオン抵抗が増加してしまう。
【０１３８】
すなわち、縦型ＭＩＳＦＥＴを備えた半導体装置では、ゲートトレンチの底部の周辺における電界の強度が大きくなることにより、耐圧が低下しやすい。一方、縦型ＭＩＳＦＥＴを備えた半導体装置では、耐圧の向上とオン抵抗の低減とは、トレードオフの関係を有する。したがって、縦型ＭＩＳＦＥＴを備えた半導体装置では、必要な耐圧を得るためにオン抵抗が増加するおそれがあり、半導体装置の性能が低下する。
【０１３９】
比較例１の半導体装置では、ｐ＋型半導体領域ＳＡ１の一部がソース電極ＳＥ１と接触している場合には、ソース電極ＳＥ１とｐ型ボディ層３とを、ｐ＋型半導体領域ＳＡ１を介して電気的に低抵抗で接続することはできる。また、比較例１の半導体装置では、ｐ型ボディ層３におけるｐ型の不純物濃度を低くすることにより、ｎ＋型ソース層４、ｐ型ボディ層３およびｎ−型ドリフト層２により形成される寄生バイポーラトランジスタが動作しないようにすることはできる。このような寄生バイポーラトランジスタの動作は、半導体装置にインダクタンスの大きな負荷が接続された場合において、縦型ＭＩＳＦＥＴＱＮ１０１が例えばオン状態からオフ状態に切り替わるときに、発生するものである。
【０１４０】
しかし、比較例１の半導体装置は、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を１個有しているだけである。そのため、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられた場合には、その１個のｐ＋型半導体領域が互いに隣り合う２つのゲートトレンチＴＲ１の少なくとも一方から離れてしまうので、ゲートトレンチＴＲ１の底部の周辺における電界の強度を小さくすることは困難である。
【０１４１】
あるいは、図１７に比較例２の半導体装置として示すように、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１のＸ軸方向の幅を広くすることも考えられる。しかし、ｐ＋型半導体領域ＳＡ１のＸ軸方向の幅が広くなると、逆にｐ＋型半導体領域ＳＡ１の周辺における電界の強度が大きくなるため、半導体装置の耐圧が低下するおそれがある。
【０１４２】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置は、図３に示すように、セル領域ＡＲ１において、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を複数個有する。複数のｐ＋型半導体領域ＳＡ１は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３に、互いに間隔を空けて配置されている。複数のｐ＋型半導体領域ＳＡ１の各々におけるｐ型の不純物濃度のいずれも、ｐ型ボディ層３におけるｐ型の不純物濃度よりも高い。
【０１４３】
これにより、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。そのため、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられた場合でも、各ゲートトレンチＴＲ１の底部の周辺における電界の強度を容易に小さくすることができる。したがって、半導体装置の耐圧を向上させることができ、半導体装置の性能を向上させることができる。
【０１４４】
また、本実施の形態１の半導体装置によれば、各ゲートトレンチＴＲ１の底部の周辺における電界の強度を小さくするために、例えばｎ−型ドリフト層２におけるｎ型の不純物濃度を低くし、ｎ−型ドリフト層２の電気抵抗を大きくする必要がない。したがって、縦型ＭＩＳＦＥＴのオン抵抗を増加させることなく、半導体装置の耐圧を向上させることができる。すなわち、本実施の形態１の半導体装置によれば、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられた場合でも、縦型ＭＩＳＦＥＴのオン抵抗を増加させることなく、半導体装置の耐圧を向上させることができる。
【０１４５】
そして、互いに隣り合う２つのゲートトレンチＴＲ１の間隔を広げることにより、単位面積当たりのチャネル幅を短くすることができる。したがって、半導体装置の発熱量を低減することができるので、半導体装置の安全動作領域の範囲を広げることができる。
【０１４６】
なお、本実施の形態１の半導体装置でも、ｐ＋型半導体領域ＳＡ１の一部がソース電極ＳＥ１と接触している場合には、ソース電極ＳＥ１とｐ型ボディ層３とを、ｐ＋型半導体領域ＳＡ１を介して電気的に低抵抗で接続することができる。また、本実施の形態１の半導体装置でも、ｐ型ボディ層３におけるｐ型の不純物濃度を低くすることにより、ｎ＋型ソース層４、ｐ型ボディ層３およびｎ−型ドリフト層２により形成される寄生バイポーラトランジスタが動作しないようにすることができる。
【０１４７】
また、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１のＸ軸方向の幅を広くする必要はない。そのため、ｐ＋型半導体領域ＳＡ１の周辺における電界の強度が大きくなるおそれがない。
【０１４８】
ここで、ｐ＋型半導体領域ＳＡ１を複数個有する場合と、ｐ＋型半導体領域ＳＡ１を１個有する場合との間で、半導体装置の内部における電位分布を比較する。図１８は、比較例１の半導体装置の内部における電位分布のシミュレーション結果を示す図である。図１９は、本実施の形態１の実施例としての実施例１の半導体装置の内部における電位分布のシミュレーション結果を示す図である。
【０１４９】
この電位分布のシミュレーションにおいては、ｐ＋型半導体領域ＳＡ１は、平面視において、コンタクト溝ＣＴ１と重なる部分のｐ型ボディ層３の内部に形成されているものとした。また、前述したように、ｎ−型ドリフト層２におけるｎ型の不純物濃度を、例えば１×１０１５〜1×１０１７ａｔｏｍｓ／ｃｍ３程度とした。また、ｐ型ボディ層３におけるｐ型の不純物濃度を、例えば１×１０１５〜1×１０１８ａｔｏｍｓ／ｃｍ３程度とした。さらに、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度を、例えば１×１０１６〜1×１０２２ａｔｏｍｓ／ｃｍ３程度とした。図１８および図１９は、このようにして得られたシミューレーション結果の代表例を示している。
【０１５０】
なお、図１８および図１９では、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｐ型ボディ層３およびｎ−型ドリフト層２のうち、中央よりも一方の側（図１８および図１９中左側）に位置する半分の部分についての結果を示している。また、図１９では、本実施の形態１の半導体装置が、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を５個有する例についての結果を示している。さらに、図１８および図１９では、ｎ−型ドリフト層２とｐ型ボディ層３との間の境界、および、ｐ型ボディ層３とｎ＋型ソース層４との間の境界を太実線により示し、空乏層の外周を二点鎖線により示し、等電位線を細実線により示している。
【０１５１】
実施例１では、比較例１に比べ、一点鎖線で囲まれた部分ＰＲ２、すなわちゲートトレンチＴＲ１の底部の周辺において、等電位線の曲率が小さくなり、等電位線の凹凸形状が緩和されて平坦になる。そのため、部分ＰＲ２において、電界の集中が緩和される。したがって、ゲートトレンチＴＲ１の底部の周辺における電界の強度を小さくすることができる。
【０１５２】
また、同様に、実施例１では、比較例１に比べ、一点鎖線で囲まれた部分ＰＲ３、すなわち、互いに隣り合う２つのゲートトレンチＴＲ１の中間に位置するコンタクト溝ＣＴ１の下方において、等電位線の曲率が小さくなり、等電位線の凹凸形状が緩和されて平坦になる。そのため、部分ＰＲ３において、電界の集中が緩和される。したがって、互いに隣り合う２つのゲートトレンチＴＲ１の中間に位置するコンタクト溝ＣＴ１の下方における電界の強度を小さくすることができる。
【０１５３】
また、実施例１では、半導体装置は、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を５個有する。これらの５つのｐ＋型半導体領域ＳＡ１の各々の底部の周辺において、空乏層がｎ−型ドリフト層２側に移動する、すなわち下方に押し下げられる。これによっても、部分ＰＲ２およびＰＲ３において、等電位線の曲率が小さくなり、等電位線の凹凸形状が緩和されて平坦になる。そのため、部分ＰＲ２およびＰＲ３において、電界の集中が緩和される。
【０１５４】
さらに、実施例１では、ｎ−型ドリフト層２において、空乏層がｐ型ボディ層３側と反対側に広がる。すなわち、ｎ−型ドリフト層２における空乏化が促進される。これにより、半導体装置の耐圧を向上させることができる。
【０１５５】
なお、本実施の形態１において、例えばｎ＋＋型ドレイン層１、ｎ−型ドリフト層２、ｐ型ボディ層３、ｎ＋型ソース層４およびｐ＋型半導体領域ＳＡ１の各々の導電型を、一括して反対の導電型に変えてもよい。この場合、ｐ−型ドリフト層、ｎ型ボディ層、ｐ＋型ソース層、ゲート絶縁膜およびゲート電極により、ｐチャネル型であって、トレンチゲート型の縦型ＭＩＳＦＥＴが形成される。そして、このｐチャネル型であって、トレンチゲート型の縦型ＭＩＳＦＥＴを備えた半導体装置は、複数のｐ＋型半導体領域ＳＡ１の導電型と反対の導電型を有する複数のｎ＋型半導体領域により、実施の形態１の半導体装置と同様の効果を有することになる。
【０１５６】
（実施の形態２）
実施の形態１では、セル領域において、互いに隣り合う２つのゲートトレンチの間に、ｐ＋型半導体領域が複数個配置されていた。それに対して、実施の形態２では、ゲート配線引き出し領域において、最外周ゲートトレンチの周辺に、ｐ＋型半導体領域が配置されている。
【０１５７】
＜半導体装置＞
本実施の形態２の半導体装置のうち、セル領域に形成された部分の構成は、実施の形態１の半導体装置の構成と同様にすることができ、その説明を省略する。なお、本実施の形態２の半導体装置のうち、セル領域に形成された部分の構成が、実施の形態１の半導体装置の構成と同様である場合には、本実施の形態２の半導体装置が形成されている半導体チップの上面図は、図１に示される半導体チップの上面図と同様である。
【０１５８】
あるいは、本実施の形態２の半導体装置のうち、セル領域ＡＲ１（図１参照）に形成された部分の構成は、実施の形態１において説明した比較例１の半導体装置の構成と同様にしてもよい。
【０１５９】
また、図１に示す例では、ゲート配線引き出し領域ＡＲ２は、セル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置する。しかし、ゲート配線引き出し領域ＡＲ２は、セル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置しなくてもよく、例えばセル領域ＡＲ１よりも半導体基板ＳＵＢの中心側に位置してもよい。このとき、最外周ゲートトレンチＴＲ２は、ゲート配線引き出し用ゲートトレンチであり、最外周ゲート絶縁膜ＧＩ２は、ゲート配線引き出し用ゲート絶縁膜であり、最外周ゲート電極ＧＥ２は、ゲート配線引き出し用ゲート電極である。
【０１６０】
＜ゲート配線引き出し領域における半導体装置の構成＞
以下では、ゲート配線引き出し領域ＡＲ２における半導体装置の構成について説明する。
【０１６１】
図２０は、実施の形態２の半導体装置の要部断面図である。図２０は、図１のＢ−Ｂ線に沿った断面図である。
【０１６２】
図２０に示すように、本実施の形態２の半導体装置は、ゲート配線引き出し領域ＡＲ２において、ｎ−型ドリフト層２、ｐ型ウェル層３１、最外周ゲートトレンチＴＲ２、最外周ゲート絶縁膜ＧＩ２および最外周ゲート電極ＧＥ２を有する。
【０１６３】
ｎ−型ドリフト層２は、ゲート配線引き出し領域ＡＲ２においても、セル領域ＡＲ１と同様に、ｎ＋＋型ドレイン層１上に形成されている。すなわち、ｎ−型ドリフト層２は、セル領域ＡＲ１およびゲート配線引き出し領域ＡＲ２で、ｎ＋＋型ドレイン層１上に形成されている。
【０１６４】
ｐ型ウェル層３１は、ゲート配線引き出し領域ＡＲ２において、ｎ−型ドリフト層２の上層部に形成されている。ゲート配線引き出し領域ＡＲ２のうち、ｐ型ウェル層３１が形成されている部分では、ｐ型ウェル層３１は、ｎ−型ドリフト層２上に形成されている。ｐ型ウェル層３１は、実施の形態１で説明した、セル領域ＡＲ１におけるｐ型ボディ層３（図３参照）に含まれるｐ型の半導体層と同層に形成されたｐ型の半導体層からなるものであってもよい。あるいは、ｐ型ウェル層３１は、セル領域ＡＲ１におけるｐ型ボディ層３に含まれるｐ型の半導体層と異なるｐ型の半導体層からなるものであってもよい。また、ｐ型ウェル層３１におけるｐ型の不純物濃度を、セル領域ＡＲ１におけるｐ型ボディ層３におけるｐ型の不純物濃度と同様にすることができる。
【０１６５】
ゲート配線引き出し領域ＡＲ２において、ｐ型ウェル層３１およびｎ−型ドリフト層２には、溝部としての最外周ゲートトレンチＴＲ２が形成されている。最外周ゲートトレンチＴＲ２は、ｐ型ウェル層３１を貫通してｎ−型ドリフト層２の途中に達する。
【０１６６】
好適には、図１に示すように、最外周ゲートトレンチＴＲ２は、セル領域ＡＲ１におけるゲートトレンチＴＲ１と連続的に形成されている。これにより、最外周ゲートトレンチＴＲ２を、ゲートトレンチＴＲ１を形成する工程と同一の工程により形成することができる。また、このとき、互いに隣り合う２つのゲートトレンチＴＲ１は、平面視において、Ｙ軸方向にそれぞれ延在し、最外周ゲートトレンチＴＲ２は、平面視において、Ｘ軸方向に延在する。このような配置により、互いに隣り合う２つのゲートトレンチＴＲ１の内部にそれぞれ形成された２つのゲート電極ＧＥ１の一端同士を、最外周ゲートトレンチＴＲ２の内部に形成された最外周ゲート電極ＧＥ２により電気的に接続することができる。
【０１６７】
ゲート配線引き出し領域ＡＲ２において、最外周ゲート絶縁膜ＧＩ２は、最外周ゲートトレンチＴＲ２の内壁に形成されている。
【０１６８】
好適には、最外周ゲート絶縁膜ＧＩ２は、実施の形態１で説明した、セル領域ＡＲ１ににおけるゲート絶縁膜ＧＩ１と連続的に形成されている。これにより、最外周ゲート絶縁膜ＧＩ２を、ゲート絶縁膜ＧＩ１を形成する工程と同一の工程により形成することができる。また、このとき、最外周ゲート絶縁膜ＧＩ２は、ゲート絶縁膜ＧＩ１に含まれる絶縁膜と同種の絶縁膜からなる。
【０１６９】
ゲート配線引き出し領域ＡＲ２において、最外周ゲート電極ＧＥ２は、最外周ゲート絶縁膜ＧＩ２上に、最外周ゲートトレンチＴＲ２を埋め込むように形成されている。
【０１７０】
好適には、図１に示すように、最外周ゲート電極ＧＥ２は、セル領域ＡＲ１におけるゲート電極ＧＥ１と連続的に形成されており、ゲート電極ＧＥ１と電気的に接続されている。これにより、最外周ゲート電極ＧＥ２を、ゲート電極ＧＥ１を形成する工程と同一の工程により形成することができる。また、このとき、最外周ゲート電極ＧＥ２は、ゲート電極ＧＥ１に含まれる導体膜と同種の導体膜からなる。最外周ゲート電極ＧＥ２は、ゲート電極ＧＥ１とゲート配線ＧＷ１とを電気的に接続する。
【０１７１】
なお、図２０に示すように、ゲート配線引き出し領域ＡＲ２において、ｐ型ウェル層３１およびｎ−型ドリフト層２には、溝部としてのセル終端ゲートトレンチＴＲ３が形成されていてもよい。セル終端ゲートトレンチＴＲ３は、最外周ゲートトレンチＴＲ２よりもセル領域ＡＲ１側に位置する部分のｐ型ウェル層３１を貫通してｎ−型ドリフト層２の途中に達する。また、ゲート配線引き出し領域ＡＲ２において、セル終端ゲートトレンチＴＲ３の内壁に、セル終端ゲート絶縁膜ＧＩ３が形成されていてもよい。さらに、セル終端ゲート絶縁膜ＧＩ３上に、セル終端ゲートトレンチＴＲ３を埋め込むように、セル終端ゲート電極ＧＥ３が形成されていてもよい。セル終端ゲート電極ＧＥ３は、互いに隣り合う２つのゲート電極ＧＥ１を電気的に接続する。
【０１７２】
好適には、図１に示すように、セル終端ゲートトレンチＴＲ３は、セル領域ＡＲ１におけるゲートトレンチＴＲ１と連続的に形成されている。これにより、セル終端ゲートトレンチＴＲ３を、ゲートトレンチＴＲ１を形成する工程と同一の工程により形成することができる。また、このとき、互いに隣り合う２つのゲートトレンチＴＲ１は、平面視において、Ｙ軸方向にそれぞれ延在し、セル終端ゲートトレンチＴＲ３は、平面視において、Ｘ軸方向に延在する。
【０１７３】
好適には、セル終端ゲート絶縁膜ＧＩ３は、セル領域ＡＲ１におけるゲート絶縁膜ＧＩ１と連続的に形成されている。これにより、セル終端ゲート絶縁膜ＧＩ３を、ゲート絶縁膜ＧＩ１を形成する工程と同一の工程により形成することができる。また、このとき、セル終端ゲート絶縁膜ＧＩ３は、ゲート絶縁膜ＧＩ１に含まれる絶縁膜と同種の絶縁膜からなる。
【０１７４】
好適には、図１に示すように、セル終端ゲート電極ＧＥ３は、セル領域ＡＲ１におけるゲート電極ＧＥ１と連続的に形成されており、ゲート電極ＧＥ１と電気的に接続されている。これにより、セル終端ゲート電極ＧＥ３を、ゲート電極ＧＥ１を形成する工程と同一の工程により形成することができる。また、このとき、セル終端ゲート電極ＧＥ３は、ゲート電極ＧＥ１に含まれる導体膜と同種の導体膜からなる。
【０１７５】
ゲート配線引き出し領域ＡＲ２では、最外周ゲート電極ＧＥ２およびｐ型ウェル層３１を覆うように、層間絶縁膜ＩＬ２が形成されている。好適には、層間絶縁膜ＩＬ２は、セル領域ＡＲ１に形成された層間絶縁膜ＩＬ１に含まれる絶縁膜と同層に形成された絶縁膜からなる。これにより、層間絶縁膜ＩＬ２を、層間絶縁膜ＩＬ１を形成する工程と同一の工程により形成することができる。また、このとき、層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１に含まれる絶縁膜と同種の絶縁膜からなる。
【０１７６】
平面視において、最外周ゲートトレンチＴＲ２と重なる部分の層間絶縁膜ＩＬ２には、溝部としてのコンタクト溝ＣＴ２が形成されている。コンタクト溝ＣＴ２は、層間絶縁膜ＩＬ２を貫通して最外周ゲート電極ＧＥ２の途中に達する。最外周ゲートトレンチＴＲ２が、平面視において、Ｘ軸方向に延在するとき、コンタクト溝ＣＴ２は、平面視において、Ｘ軸方向に延在する。
【０１７７】
コンタクト溝ＣＴ２の内部、および、層間絶縁膜ＩＬ２上には、ゲートコンタクトＧＣ１およびゲート配線ＧＷ１が形成されている。ゲートコンタクトＧＣ１は、コンタクト溝ＣＴ２の内部で、コンタクト溝ＣＴ２の内部を埋め込むように形成された電極である。ゲート配線ＧＷ１は、コンタクト溝ＣＴ２の外部で、ゲートコンタクトＧＣ１上、および、層間絶縁膜ＩＬ２上に形成された電極であり、ゲートコンタクトＧＣ１と電気的に接続されている。ゲート配線ＧＷ１は、ゲートコンタクトＧＣ１を介して、最外周ゲート電極ＧＥ２と電気的に接続されている。
【０１７８】
ゲートコンタクトＧＣ１およびゲート配線ＧＷ１として、バリア導体膜５１と導体膜６１とが積層された積層導体膜を用いることができる。バリア導体膜５１は、コンタクト溝ＣＴ２の内壁、および、層間絶縁膜ＩＬ２上に形成されている。導体膜６１は、コンタクト溝ＣＴ２の内部では、バリア導体膜５１上に、コンタクト溝ＣＴ２の内部を埋め込むように形成されており、コンタクト溝ＣＴ２の外部では、バリア導体膜５１上に形成されている。
【０１７９】
好適には、バリア導体膜５１は、セル領域ＡＲ１におけるバリア導体膜５に含まれる導体膜と同層に形成された導体膜からなる。これにより、バリア導体膜５１を、バリア導体膜５を形成する工程と同一の工程により形成することができる。また、このとき、バリア導体膜５１は、バリア導体膜５に含まれる導体膜と同種の導体膜からなる。このようなバリア導体膜５１として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を用いることができる。
【０１８０】
好適には、ゲート配線引き出し領域ＡＲ２に形成された導体膜６１は、セル領域ＡＲ１における導体膜６に含まれる導体膜と同層に形成された導体膜からなる。これにより、導体膜６１を、導体膜６を形成する工程と同一の工程により形成することができる。また、このとき、導体膜６１は、導体膜６に含まれる導体膜と同種の導体膜からなる。このような導体膜６１として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを用いることができる。
【０１８１】
本実施の形態２の半導体装置は、ゲート配線引き出し領域ＡＲ２において、ｐ＋型半導体領域ＳＡ７を有する。ｐ＋型半導体領域ＳＡ７は、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１の内部に形成されている。ｐ＋型半導体領域ＳＡ７は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなる。ｐ＋型半導体領域ＳＡ７におけるｐ型の不純物濃度は、ｐ型ウェル層３１におけるｐ型の不純物濃度よりも高い。
【０１８２】
これにより、平面視において、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。したがって、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【０１８３】
図２０に示す例では、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７１が、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの中心側に位置する部分のｐ型ウェル層３１の内部に形成されている。これにより、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの中心側に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。
【０１８４】
好適には、ｐ＋型半導体領域ＳＡ７と最外周ゲートトレンチＴＲ２との間隔ＤＳ３を、例えば０．５〜１．５μｍ程度とすることができる。間隔ＤＳ３が０．５μｍ未満の場合、最外周ゲートトレンチＴＲ２の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ７が最外周ゲートトレンチＴＲ２に近づきすぎるため、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を低減する効果が小さくなる。また、間隔ＤＳ３が１．５μｍを超える場合、最外周ゲートトレンチＴＲ２の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ７が最外周ゲートトレンチＴＲ２から離れすぎるため、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を低減する効果が小さくなる。
【０１８５】
ゲート配線引き出し領域ＡＲ２が、セル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置する場合、好適には、ｐ＋型半導体領域ＳＡ７は、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの外周側に位置する部分のｐ型ウェル層３１の内部に形成されている。図２０に示す例では、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７２が、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの外周側に位置する部分のｐ型ウェル層３１の内部に形成されている。
【０１８６】
最外周ゲートトレンチＴＲ２の底部の周辺のうち半導体基板ＳＵＢの外周側に位置する部分における電界の強度は、最外周ゲートトレンチＴＲ２の底部の周辺のうち半導体基板ＳＵＢの中心側に位置する部分における電界の強度よりも大きい。したがって、ｐ＋型半導体領域ＳＡ７２が、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの外周側に位置する部分のｐ型ウェル層３１の内部に形成されることにより、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を減少させる効果が大きくなる。したがって、半導体装置の耐圧をより向上させることができる。
【０１８７】
また、図２０に示すように、セル終端ゲートトレンチＴＲ３、セル終端ゲート絶縁膜ＧＩ３およびセル終端ゲート電極ＧＥ３が形成されている場合には、セル終端ゲートトレンチＴＲ３の周辺に位置する部分のｐ型ウェル層３１の内部に、ｐ＋型半導体領域ＳＡ８が形成されていてもよい。ｐ＋型半導体領域ＳＡ８におけるｐ型の不純物濃度は、ｐ型ウェル層３１におけるｐ型の不純物濃度よりも高い。
【０１８８】
図２０に示す例では、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７１が、平面視において、最外周ゲートトレンチＴＲ２とセル終端ゲートトレンチＴＲ３との間に位置する部分のｐ型ウェル層３１の内部に形成されている。また、ｐ＋型半導体領域ＳＡ８が、平面視において、ｐ＋型半導体領域ＳＡ７１とセル終端ゲートトレンチＴＲ３との間に位置する部分のｐ型ウェル層３１の内部に形成されている。
【０１８９】
このｐ＋型半導体領域ＳＡ８が形成されることにより、平面視において、セル終端ゲートトレンチＴＲ３の周辺に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。したがって、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【０１９０】
好適には、ｐ＋型半導体領域ＳＡ８とセル終端ゲートトレンチＴＲ３との間隔ＤＳ４を、例えば０．５〜１．５μｍ程度とすることができる。間隔ＤＳ４が０．５μｍ未満の場合、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ８がセル終端ゲートトレンチＴＲ３に近づきすぎるため、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の強度を低減する効果が小さくなる。また、間隔ＤＳ４が１．５μｍを超える場合、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の集中を抑制させるためのｐ＋型半導体領域ＳＡ８がセル終端ゲートトレンチＴＲ３から離れすぎるため、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の強度を低減する効果が小さくなる。
【０１９１】
好適には、ｐ＋型半導体領域ＳＡ７１が、平面視において、最外周ゲートトレンチＴＲ２とセル終端ゲートトレンチＴＲ３との中間よりも最外周ゲートトレンチＴＲ２側に位置する部分のｐ型ウェル層３１の内部に形成されている。また、ｐ＋型半導体領域ＳＡ８が、平面視において、最外周ゲートトレンチＴＲ２とセル終端ゲートトレンチＴＲ３との中間よりもセル終端ゲートトレンチＴＲ３側に位置する部分のｐ型ウェル層３１の内部に形成されている。
【０１９２】
これにより、平面視において、最外周ゲートトレンチＴＲ２とセル終端ゲートトレンチＴＲ３との中間よりも最外周ゲートトレンチＴＲ２側に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を容易に調整することができる。したがって、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【０１９３】
また、平面視において、最外周ゲートトレンチＴＲ２とセル終端ゲートトレンチＴＲ３との中間よりもセル終端ゲートトレンチＴＲ３側に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を容易に調整することができる。したがって、セル終端ゲートトレンチＴＲ３の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【０１９４】
なお、本実施の形態２の半導体装置が、ｐ＋型半導体領域ＳＡ７１、ＳＡ７２およびＳＡ８のいずれか１つのみを有するものであってもよい。
【０１９５】
また、図２０に示す例では、ｐ＋型半導体領域ＳＡ７１、ＳＡ７２およびＳＡ８のいずれも、ｎ−型ドリフト層２に接触している。しかし、実施の形態１で図３に示したｐ＋型半導体領域ＳＡ１と同様に、ｐ＋型半導体領域ＳＡ７１、ＳＡ７２またはＳＡ８が、ｎ−型ドリフト層２に接触していなくてもよい。
【０１９６】
＜ｐ＋型半導体領域の第１変形例＞
図２１は、実施の形態２の半導体装置におけるｐ＋型半導体領域の第１変形例を示す断面図である。
【０１９７】
本第１変形例では、ゲート配線引き出し領域ＡＲ２の周辺部に、平面視においてリング形状を有する外周ガードリング層３２および３３が形成されている。外周ガードリング層３２および３３は、ｎ−型ドリフト層２の上層部に形成されている。外周ガードリング層３２および３３は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体層である。外周ガードリング層３２および３３のいずれにおけるｐ型の不純物濃度も、ｐ型ウェル層３１におけるｐ型の不純物濃度と同様にすることができる。
【０１９８】
図２１に示す例では、２つの外周ガードリング層３２および３３が、平面視において、ｐ型ウェル層３１よりも半導体基板ＳＵＢの外周側に位置する部分のｎ−型ドリフト層２の上層部に、互いに離れて配置されている。外周ガードリング層３３は、外周ガードリング層３２よりも半導体基板ＳＵＢの外周側に配置されている。
【０１９９】
本第１変形例の半導体装置は、ゲート配線引き出し領域ＡＲ２において、ｐ＋型半導体領域ＳＡ９を有する。ｐ＋型半導体領域ＳＡ９は、外周ガードリング層３２および３３の各々の内部に形成されている。図２１に示す例では、ｐ＋型半導体領域ＳＡ９としてのｐ＋型半導体領域ＳＡ９１が、外周ガードリング層３２の内部に形成されており、ｐ＋型半導体領域ＳＡ９としてのｐ＋型半導体領域ＳＡ９２が、外周ガードリング層３３の内部に形成されている。ｐ＋型半導体領域ＳＡ９１におけるｐ型の不純物濃度は、外周ガードリング層３２におけるｐ型の不純物濃度よりも高く、ｐ＋型半導体領域ＳＡ９２におけるｐ型の不純物濃度は、外周ガードリング層３２におけるｐ型の不純物濃度よりも高い。
【０２００】
これにより、平面視において、外周ガードリング層３２および３３の各々と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。したがって、外周ガードリング層３２および３３の各々の底部の周辺における電界の強度を減少させる、すなわち電界の集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【０２０１】
なお、図２１に示すように、ｐ＋型半導体領域ＳＡ９１は、外周ガードリング層３２を貫通してｎ−型ドリフト層２の途中に達してもよく、ｐ＋型半導体領域ＳＡ９２は、外周ガードリング層３３を貫通してｎ−型ドリフト層２の途中に達してもよい。このような場合でも、平面視において、外周ガードリング層３２および３３の各々のうち、ｎ−型ドリフト層２と接する部分の空乏層の分布を容易に調整することができる。したがって、外周ガードリング層３２および３３の各々の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【０２０２】
また、図２１に示すように、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７２は、ｐ型ウェル層３１を貫通してｎ−型ドリフト層２の途中に達してもよい。このような場合、ｐ＋型半導体領域ＳＡ７におけるｐ型の不純物濃度をそれほど大きくすることなく、さらにｎ−型ドリフト層２における空乏層の分布を容易に調整することができる。したがって、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を容易に減少させることができ、半導体装置の耐圧を向上させることができる。
【０２０３】
なお、本第１変形例の半導体装置が、ｐ＋型半導体領域ＳＡ７およびＳＡ８のいずれも有しておらず、ｐ＋型半導体領域ＳＡ９のみを有するものであってもよい。
【０２０４】
＜ゲート配線引き出し領域における半導体装置の製造方法＞
次に、本実施の形態２のゲート配線引き出し領域における半導体装置の製造方法について説明する。図２２〜図２６は、実施の形態２の半導体装置の製造工程中における要部断面図である。図２２〜図２６は、図１のＢ−Ｂ線に沿った断面図であり、図２０の断面図に対応している。
【０２０５】
まず、実施の形態１で図８を用いて説明した工程と同様の工程を行って、半導体基板ＳＵＢの上面のゲート配線引き出し領域ＡＲ２において、半導体基板ＳＵＢの上面側に、ｎ−型ドリフト層２を形成する。
【０２０６】
次に、図２２に示すように、ｐ型ウェル層３１を形成する。このｐ型ウェル層３１を形成する工程では、ゲート配線引き出し領域ＡＲ２において、ｎ−型ドリフト層２の上層部に、例えばホウ素（Ｂ）などのｐ型不純物を、例えばイオン注入法を用いて導入する。これにより、ゲート配線引き出し領域ＡＲ２において、ｎ−型ドリフト層２の上層部に、ｐ型ウェル層３１を形成する。ｐ型ウェル層３１におけるｐ型の不純物濃度を、実施の形態１で説明したｐ型ボディ層３におけるｐ型の不純物濃度と同様にすることができる。
【０２０７】
次に、図２３に示すように、最外周ゲートトレンチＴＲ２を形成する。この最外周ゲートトレンチＴＲ２を形成する工程では、フォトリソグラフィ技術およびエッチング技術を用いることにより、ゲート配線引き出し領域ＡＲ２において、ｐ型ウェル層３１の上面に、最外周ゲートトレンチＴＲ２を形成する。最外周ゲートトレンチＴＲ２は、ｐ型ウェル層３１を貫通してｎ−型ドリフト層２の途中に達する。具体的には、最外周ゲートトレンチＴＲ２を、実施の形態１で説明した、セル領域ＡＲ１におけるゲートトレンチＴＲ１を形成する方法と同様の方法により形成することができる。
【０２０８】
なお、図２３に示すように、最外周ゲートトレンチＴＲ２を形成する際に、ｐ型ウェル層３１の上面に、セル終端ゲートトレンチＴＲ３を形成してもよい。セル終端ゲートトレンチＴＲ３は、ｐ型ウェル層３１を貫通してｎ−型ドリフト層２の途中に達する。
【０２０９】
また、ｐ型ウェル層３１を、セル領域ＡＲ１におけるｐ型ボディ層３を形成する工程と同一の工程により形成してもよい。このような場合、最外周ゲートトレンチＴＲ２を、ゲートトレンチＴＲ１を形成する工程と同一の工程により形成した後に、ｐ型ウェル層３１を、ｐ型ボディ層３を形成する工程と同一の工程により形成する。これにより、半導体装置の製造工程数を削減することができる。
【０２１０】
次に、図２４に示すように、最外周ゲート絶縁膜ＧＩ２および最外周ゲート電極ＧＥ２を形成する。
【０２１１】
まず、最外周ゲート絶縁膜ＧＩ２を形成する。この最外周ゲート絶縁膜ＧＩ２を形成する工程では、最外周ゲートトレンチＴＲ２の内部では、最外周ゲートトレンチＴＲ２の内壁に、最外周ゲート絶縁膜ＧＩ２を形成する。このとき、最外周ゲートトレンチＴＲ２の外部では、ｐ型ウェル層３１上に、最外周ゲート絶縁膜ＧＩ２が形成される。具体的には、最外周ゲート絶縁膜ＧＩ２を、実施の形態１で説明した、ゲート絶縁膜ＧＩ１を形成する方法と同様の方法により形成することができる。
【０２１２】
好適には、最外周ゲート絶縁膜ＧＩ２を、セル領域ＡＲ１におけるゲート絶縁膜ＧＩ１を形成する工程と同一の工程により形成する。これにより、半導体装置の製造工程数を削減することができる。
【０２１３】
なお、最外周ゲートトレンチＴＲ２を形成する際にセル終端ゲートトレンチＴＲ３を形成した場合には、図２４に示すように、最外周ゲート絶縁膜ＧＩ２を形成する際に、セル終端ゲート絶縁膜ＧＩ３を形成してもよい。このとき、セル終端ゲートトレンチＴＲ３の内壁に、セル終端ゲート絶縁膜ＧＩ３を、最外周ゲート絶縁膜ＧＩ２を形成する方法と同様の方法により形成する。
【０２１４】
次に、最外周ゲート電極ＧＥ２を形成する。この最外周ゲート電極ＧＥ２を形成する工程では、最外周ゲート絶縁膜ＧＩ２上に、最外周ゲートトレンチＴＲ２を埋め込むように、最外周ゲート電極ＧＥ２を形成する。具体的には、最外周ゲート電極ＧＥ２を、実施の形態１で説明した、ゲート電極ＧＥ１を形成する方法と同様の方法により形成することができる。
【０２１５】
なお、最外周ゲート絶縁膜ＧＩ２を形成する際に、セル終端ゲート絶縁膜ＧＩ３を形成した場合には、図２４に示すように、最外周ゲート電極ＧＥ２を形成する際に、セル終端ゲート電極ＧＥ３を形成してもよい。このとき、セル終端ゲート絶縁膜ＧＩ３上に、セル終端ゲートトレンチＴＲ３を埋め込むように、セル終端ゲート電極ＧＥ３を、最外周ゲート電極ＧＥ２を形成する方法と同様の方法により、形成する。
【０２１６】
次に、図２５に示すように、ｐ＋型半導体領域ＳＡ７を形成する。このｐ＋型半導体領域ＳＡ７を形成する工程では、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１の内部に、例えばフォトリソグラフィ技術およびイオン注入法を用いて、ｐ＋型半導体領域ＳＡ７を形成する。ｐ＋型半導体領域ＳＡ７におけるｐ型の不純物濃度は、ｐ型ウェル層３１におけるｐ型の不純物濃度よりも高い。
【０２１７】
具体的には、最外周ゲート電極ＧＥ２上、および、ｐ型ウェル層３１上に、フォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行う。これにより、平面視において、最外周ゲートトレンチＴＲ２の周辺に位置する部分のレジスト膜に開口部が形成されたレジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとして、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入法を用いて導入することにより、平面視において、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１の内部に、ｐ＋型半導体領域ＳＡ７を形成する。ｐ＋型半導体領域ＳＡ７におけるｐ型の不純物濃度は、ｐ＋型半導体領域ＳＡ１におけるｐ型の不純物濃度と同様にすることができる。
【０２１８】
図２５に示す例では、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７１が、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの中心側に位置する部分のｐ型ウェル層３１の内部に形成される。
【０２１９】
また、図２５に示す例では、ｐ＋型半導体領域ＳＡ７としてのｐ＋型半導体領域ＳＡ７２が、平面視において、最外周ゲートトレンチＴＲ２よりも半導体基板ＳＵＢの外周側に位置する部分のｐ型ウェル層３１の内部に形成される。これにより、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を減少させる効果が大きくなる。
【０２２０】
最外周ゲート電極ＧＥ２を形成する際に、セル終端ゲート電極ＧＥ３を形成した場合には、図２５に示すように、ｐ＋型半導体領域ＳＡ７を形成する際に、セル終端ゲートトレンチＴＲ３の周辺に位置する部分のｐ型ウェル層３１の内部にｐ＋型半導体領域ＳＡ８を形成してもよい。ｐ＋型半導体領域ＳＡ８におけるｐ型の不純物濃度は、ｐ型ウェル層３１におけるｐ型の不純物濃度よりも高い。
【０２２１】
次に、図２６に示すように、層間絶縁膜ＩＬ２を形成する。この層間絶縁膜ＩＬ２を形成する工程では、ゲート配線引き出し領域ＡＲ２において、最外周ゲート電極ＧＥ２およびｐ型ウェル層３１を覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。なお、図２６では、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を、例えば酸化シリコン膜からなる最外周ゲート絶縁膜ＧＩ２およびセル終端ゲート絶縁膜ＧＩ３と一体的に示している。
【０２２２】
好適には、層間絶縁膜ＩＬ２を、セル領域ＡＲ１における層間絶縁膜ＩＬ１を形成する工程と同一の工程により形成する。これにより、半導体装置の製造工程数を削減することができる。
【０２２３】
次に、図２６に示すように、コンタクト溝ＣＴ２を形成する。このコンタクト溝ＣＴ２を形成する工程では、フォトリソグラフィ技術およびエッチング技術を用いることにより、層間絶縁膜ＩＬ２を貫通して最外周ゲート電極ＧＥ２の上面に達するコンタクト溝ＣＴ２を形成する。
【０２２４】
具体的には、まず、層間絶縁膜ＩＬ２上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、レジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、層間絶縁膜ＩＬ２を貫通して最外周ゲート電極ＧＥ２の上面に達するコンタクト溝ＣＴ２を形成する。なお、コンタクト溝ＣＴ２は、最外周ゲート電極ＧＥ２の途中まで達してもよい。
【０２２５】
次に、図２０に示すように、ゲートコンタクトＧＣ１およびゲート配線ＧＷ１を形成する。このゲートコンタクトＧＣ１およびゲート配線ＧＷ１を形成する工程では、コンタクト溝ＣＴ２の内部では、コンタクト溝ＣＴ２の内部を埋め込むように、ゲートコンタクトＧＣ１を形成する。また、コンタクト溝ＣＴ２の外部では、ゲートコンタクトＧＣ１上、および、層間絶縁膜ＩＬ２上に、ゲート配線ＧＷ１を形成する。
【０２２６】
まず、コンタクト溝ＣＴ２の内壁、および、層間絶縁膜ＩＬ２上に、バリア導体膜５１を形成する。バリア導体膜５１として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成することができる。バリア導体膜５１は、バリア導体膜５１上に形成される導体膜６１の材料であるアルミニウム（Ａｌ）がシリコン（Ｓｉ）中へ拡散するのを防止する、いわゆるバリア性を有する導体膜である。
【０２２７】
なお、バリア導体膜５１を、セル領域ＡＲ１におけるバリア導体膜５を形成する工程と同一の工程により形成することができる。これにより、半導体装置の製造工程数を削減することができる。
【０２２８】
次に、コンタクト溝ＣＴ２の内部では、バリア導体膜５１上に、コンタクト溝ＣＴ２の内部を埋め込むように、導体膜６１を形成し、コンタクト溝ＣＴ２の外部では、層間絶縁膜ＩＬ２上に、バリア導体膜５１を介して導体膜６１を形成する。導体膜６１として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを、例えばスパッタリング法または蒸着法を用いて形成することができる。
【０２２９】
なお、導体膜６１を、セル領域ＡＲ１における導体膜６を形成する工程と同一の工程により形成することができる。これにより、半導体装置の製造工程数を削減することができる。
【０２３０】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、導体膜６１およびバリア導体膜５１をパターニングすることにより、ゲートコンタクトＧＣ１およびゲート配線ＧＷ１を形成する。
【０２３１】
その後、ｎ＋＋型ドレイン層１の下面側に、ドレイン電極ＤＥ１として、例えば銀（Ａｇ）または金（Ａｕ）等を主成分とした合金からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成する。これにより、図２０に示す半導体装置が形成される。
【０２３２】
＜本実施の形態の主要な特徴と効果＞
セル領域ＡＲ１において耐圧が確保されている場合でも、ゲート配線引き出し領域ＡＲ２において、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度が大きくなり、半導体装置の耐圧が低下するおそれがある。
【０２３３】
すなわち、縦型ＭＩＳＦＥＴを備えた半導体装置では、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度が大きくなることにより、耐圧が低下しやすい。一方、縦型ＭＩＳＦＥＴを備えた半導体装置では、耐圧の向上とオン抵抗の低減とは、トレードオフの関係を有する。したがって、縦型ＭＩＳＦＥＴを備えた半導体装置では、必要な耐圧を得るためにオン抵抗が増加するおそれがあり、半導体装置の性能が低下する。
【０２３４】
一方、本実施の形態２の半導体装置は、図２０に示すように、ゲート配線引き出し領域ＡＲ２において、最外周ゲートトレンチＴＲ２の周辺に配置されたｐ＋型半導体領域ＳＡ７を有する。ｐ＋型半導体領域ＳＡ７は、平面視において、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１に形成されている。ｐ＋型半導体領域ＳＡ７におけるｐ型の不純物濃度は、ｐ型ウェル層３１におけるｐ型の不純物濃度よりも高い。
【０２３５】
これにより、平面視において、最外周ゲートトレンチＴＲ２の周辺に位置する部分のｐ型ウェル層３１と、ｎ−型ドリフト層２と、の界面付近の空乏層の分布を調整することができる。そのため、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を容易に小さくすることができる。したがって、半導体装置の耐圧を向上させることができ、半導体装置の性能を向上させることができる。
【０２３６】
また、本実施の形態２の半導体装置によれば、最外周ゲートトレンチＴＲ２の底部の周辺における電界の強度を小さくするために、例えばｎ−型ドリフト層２におけるｎ型の不純物濃度を低くし、ｎ−型ドリフト層２の電気抵抗を大きくする必要がない。したがって、縦型ＭＩＳＦＥＴのオン抵抗を増加させることなく、半導体装置の耐圧を向上させることができる。
【０２３７】
また、半導体基板ＳＵＢの外周側に位置する部分における電界の強度は、半導体基板ＳＵＢの中心側に位置する部分における電界の強度よりも大きい。したがって、ゲート配線引き出し領域ＡＲ２がセル領域ＡＲ１よりも半導体基板ＳＵＢの外周側に位置する場合には、本実施の形態２の半導体装置により耐圧を向上させる効果が、より大きくなる。
【０２３８】
なお、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、セル領域ＡＲ１において、互いに隣り合う２つのゲートトレンチＴＲ１の間に配置されたｐ＋型半導体領域ＳＡ１を複数個有してもよい。これにより、実施の形態１と同様に、互いに隣り合う２つのゲートトレンチＴＲ１の間隔が広げられた場合でも、各ゲートトレンチＴＲ１の底部の周辺における電界の強度を容易に小さくすることができる。したがって、半導体装置の耐圧を向上させることができ、半導体装置の性能を向上させることができる。
【０２３９】
また、本実施の形態２において、例えばｎ＋＋型ドレイン層１、ｎ−型ドリフト層２、ｐ型ウェル層３１、外周ゲートリング層３２および３３、ならびに、ｐ＋型半導体領域ＳＡ７、ＳＡ８およびＳＡ９の各々の導電型を、一括して反対の導電型に変えてもよい。この場合、半導体装置は、ｐ＋型半導体領域ＳＡ７、ＳＡ８およびＳＡ９の各々の導電型と反対の導電型をそれぞれ有するｎ＋型半導体領域により、実施の形態２の半導体装置と同様の効果を有することになる。
【０２４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２４１】
例えば上記実施の形態では、半導体基板ＳＵＢが、ｎ−型ドリフト層２の導電型と同じ導電型としてのｎ型の半導体からなる場合について説明した。しかし、半導体基板ＳＵＢは、ｎ−型ドリフト層２の導電型と同じ導電型としてのｎ型の半導体からなる場合には限られない。したがって、半導体基板ＳＵＢが、ｎ−型ドリフト層２の導電型と異なる導電型としてのｐ型の半導体からなるものであってもよい。すなわち、上記実施の形態は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）を備えた半導体装置にも適用可能である。
【符号の説明】
【０２４２】
１  ｎ＋＋型ドレイン層
２  ｎ−型ドリフト層
３  ｐ型ボディ層
４、４１、４２  ｎ＋型ソース層
５、５１  バリア導体膜
６、６１  導体膜
３１  ｐ型ウェル層
３２、３３  外周ガードリング層
ＡＲ１  セル領域
ＡＲ２  ゲート配線引き出し領域
ＣＴ１、ＣＴ１１、ＣＴ１２、ＣＴ２  コンタクト溝
ＤＥ１  ドレイン電極
ＤＳ１、ＤＳ１１、ＤＳ１２、ＤＳ２、ＤＳ３、ＤＳ４  間隔
ＧＣ１  ゲートコンタクト
ＧＥ１、ＧＥ１１、ＧＥ１２  ゲート電極
ＧＥ２  最外周ゲート電極
ＧＥ３  セル終端ゲート電極
ＧＩ１、ＧＩ１１、ＧＩ１２  ゲート絶縁膜
ＧＩ２  最外周ゲート絶縁膜
ＧＩ３  セル終端ゲート絶縁膜
ＧＰ１  ゲートパッド
ＧＷ１  ゲート配線
ＩＬ１、ＩＬ２  層間絶縁膜
ＰＲ１、ＰＲ２、ＰＲ３  部分
ＱＮ１、ＱＮ１１、ＱＮ１２、ＱＮ１０１  縦型ＭＩＳＦＥＴ
ＳＡ１、ＳＡ１１、ＳＡ１２、ＳＡ２、ＳＡ２１、ＳＡ２２  ｐ＋型半導体領域
ＳＡ３、ＳＡ３１、ＳＡ３２、ＳＡ４、ＳＡ４１、ＳＡ４２  ｐ＋型半導体領域
ＳＡ５、ＳＡ５１、ＳＡ５２、ＳＡ６、ＳＡ６１、ＳＡ６２  ｐ＋型半導体領域
ＳＡ７、ＳＡ７１、ＳＡ７２、ＳＡ８  ｐ＋型半導体領域
ＳＡ９、ＳＡ９１、ＳＡ９２  ｐ＋型半導体領域
ＳＥ１、ＳＥ１１、ＳＥ１２  ソース電極
ＳＵＢ  半導体基板
ＳＷ１  ソース配線
ＴＲ１、ＴＲ１１、ＴＲ１２  ゲートトレンチ
ＴＲ２  最外周ゲートトレンチ
ＴＲ３  セル終端ゲートトレンチ
ＷＤ１、ＷＤ１１、ＷＤ１２  幅
【図１】
2015185646.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015185646.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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