(57)【要約】【課題】電源投入時に定電圧電源回路に流れるラッシュ電流を少なくする。【解決手段】実施形態の半導体集積回路１は、定電圧生成回路１２を備える。差動増幅器１２１は、基準電圧Ｖｒｅｆと出力電圧ＶＤＤを分圧した帰還電圧ＶＦＢとの差分に応じた電圧ＤＦを出力する。ＰＭＯＳトランジスタＭ１は、入力電源端子ＶＩＮと出力端子ＯＵＴとの間に接続され、ゲート端子へ差動増幅器１２１の出力端子が接続される。ＰＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１と並列に接続される。スイッチＳＷは、差動増幅器１２１の出力端子とＰＭＯＳトランジスタＭ２のゲート端子との間に挿入され、パワーオンリセット回路１１から出力されるパワーオンリセット信号ＰＯＲにより開閉が制御される。プルアップ部１２２は、入力電源端子ＶＩＮとＰＭＯＳトランジスタＭ２のゲート端子との間に接続され、パワーオンリセット信号ＰＯＲにより導通が制御される。【選択図】図１
2015153074.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時に内部回路を初期化するパワーオンリセット信号を生成するパワーオンリセット回路と、前記内部回路へ定電圧を供給する定電圧生成回路とを備え、
前記定電圧生成回路は、
基準電圧と出力電圧を分圧した帰還電圧との差分に応じた電圧を出力する差動増幅器と、
入力電源端子と出力端子との間に接続され、ゲート端子へ前記差動増幅器の出力端子が接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと並列に接続された第２のＭＯＳトランジスタと、
前記差動増幅器の出力端子と前記第２のＭＯＳトランジスタのゲート端子との間に挿入され、前記パワーオンリセット信号により開閉が制御されるスイッチと、
前記入力電源端子と前記第２のＭＯＳトランジスタの前記ゲート端子との間に接続され、前記パワーオンリセット信号により導通が制御されるプルアップ部と
を備えることを特徴とする半導体装置。
【請求項２】
前記定電圧生成回路は、
前記パワーオンリセット信号によるリセット状態であるときは、前記スイッチが開くとともに、前記プルアップ回路が導通し、
前記パワーオンリセット信号によるリセットが解除されると、前記スイッチは閉じるとともに、前記プルアップ回路が遮断される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プルアップ部が、
前記パワーオンリセット信号がゲート端子へ入力される第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタに直列に接続されたダイオード接続の第４のＭＯＳトランジスタと
を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記パワーオンリセット回路と、前記定電圧生成回路とが、同一の半導体集積回路に含まれている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記定電圧生成回路が第１の半導体集積回路に含まれ、
前記パワーオンリセット回路が第２の半導体集積回路に含まれ、
前記パワーオンリセット信号が、前記第２の半導体集積回路から前記第１の半導体集積回路へ供給される
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、内部回路へ安定した電源電圧を供給するため、定電圧電源回路を内蔵することがある。定電圧電源回路は、例えば出力用ＭＯＳトランジスタを備え、出力電圧が一定となるよう、基準電圧と出力電圧を分圧した帰還電圧との差分電圧にもとづいて出力用ＭＯＳトランジスタのゲート電圧を制御する。
【０００３】
このような定電圧電源回路では、電源投入時に、出力用ＭＯＳトランジスタにラッシュ電流が流れることが問題である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電源投入時に定電圧電源回路に流れるラッシュ電流を少なくすることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、電源投入時に内部回路を初期化するパワーオンリセット信号を生成するパワーオンリセット回路と、前記内部回路へ定電圧を供給する定電圧生成回路とを備え、前記定電圧生成回路は、差動増幅器と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、スイッチと、プルアップ部とを備える。差動増幅器は、基準電圧と出力電圧を分圧した帰還電圧との差分に応じた電圧を出力する。第１のＭＯＳトランジスタは、入力電源端子と出力端子との間に接続され、ゲート端子へ前記差動増幅器の出力端子が接続される。第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタと並列に接続される。スイッチは、前記差動増幅器の出力端子と前記第２のＭＯＳトランジスタのゲート端子との間に挿入され、前記パワーオンリセット信号により開閉が制御される。プルアップ部は、前記入力電源端子と前記第２のＭＯＳトランジスタの前記ゲート端子との間に接続され、前記パワーオンリセット信号により導通が制御される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の構成の例を示すブロック図。
【図２】第１の実施形態の半導体装置の動作の例を示す波形図。
【図３】第１の実施形態の半導体装置のプルアップ部の動作の例を示す波形図。
【図４】第１の実施形態の半導体装置のプルアップ部の別の構成の例を示す回路図。
【図５】第２の実施形態の半導体装置の構成の例を示すブロック図。
【図６】第２の実施形態の半導体装置の動作の例を示す波形図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成の例を示すブロック図である。本実施形態では、半導体集積回路１の中に、パワーオンリセット回路１１と、定電圧生成回路１２とが含まれている例を示す。
【００１０】
半導体集積回路１は、パワーオンリセット回路１１と、定電圧生成回路１２と、を備える。
【００１１】
パワーオンリセット回路１１は、電源入力端子ＶＩＮに入力される電源電圧ＶＣＣの投入時に、内部回路１０００を初期化するパワーオンリセット信号ＰＯＲを生成する。
【００１２】
本実施形態では、パワーオンリセット信号ＰＯＲがＬ（ロウ）レベルのときにリセット状態となり、パワーオンリセット信号ＰＯＲがＨ（ハイ）レベルになるとリセットが解除されるものとする。
【００１３】
定電圧生成回路１２は、電源電圧ＶＣＣを降圧して、内部回路１０００の電源電圧として定電圧の出力電圧ＶＤＤを供給する。
【００１４】
本実施形態の定電圧生成回路１２は、基準電圧Ｖｒｅｆと出力電圧ＶＤＤを分圧した帰還電圧ＶＦＢとの差分に応じた電圧を出力する差動増幅器１２１と、入力電源端子ＶＩＮと出力端子ＯＵＴとの間に接続され、ゲート端子へ差動増幅器１２１の出力端子ＤＦが接続されたＰＭＯＳトランジスタＭ１と、ＰＭＯＳトランジスタＭ１と並列に接続されたＰＭＯＳトランジスタＭ２と、差動増幅器１２１の出力端子ＤＦとＰＭＯＳトランジスタＭ２のゲート端子との間に挿入され、パワーオンリセット信号ＰＯＲにより開閉が制御されるスイッチＳＷと、入力電源端子ＶＩＮとＰＭＯＳトランジスタＭ２のゲート端子との間に接続され、パワーオンリセット信号ＰＯＲにより導通が制御されるプルアップ部１２２と、を備える。
【００１５】
なお、出力端子ＯＵＴには、出力電圧ＶＤＤの安定化のためのキャパシタＣが接続されている。
【００１６】
ここで、スイッチＳＷは、パワーオンリセット信号ＰＯＲがＬレベル（リセット状態）のときに開き、パワーオンリセット信号ＰＯＲがＨレベル（リセット解除）のときに閉じるものとする。
【００１７】
また、図１に示す例では、プルアップ部１２２は、パワーオンリセット信号ＰＯＲがゲート端子へ入力されるＰＭＯＳトランジスタＭ３と、ＰＭＯＳトランジスタＭ３に直列に接続されたダイオード接続のＰＭＯＳトランジスタＭ４と、を備えるものとする。
【００１８】
このプルアップ部１２２は、パワーオンリセット信号ＰＯＲがＬレベルのときにＰＭＯＳトランジスタＭ３が導通し、パワーオンリセット信号ＰＯＲがＨレベルのときにＰＭＯＳトランジスタＭ３が非導通となる。
【００１９】
上述したように、本実施形態では、入力電源端子ＶＩＮと出力端子ＯＵＴとの間に、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２とが、並列に接続されている。
【００２０】
このうち、ＰＭＯＳトランジスタＭ１のゲート端子は、差動増幅器１２１の出力端子ＤＦに接続されている。そのため、ＰＭＯＳトランジスタＭ１は、差動増幅器１２１の出力信号ＤＦにより、その導通が制御される。
【００２１】
一方、ＰＭＯＳトランジスタＭ２のゲート端子は、スイッチＳＷを介して差動増幅器１２１の出力端子ＤＦに接続されるとともに、プルアップ部１２２を介して電源電圧ＶＣＣへ接続されている。
【００２２】
ここで、スイッチＳＷとプルアップ部１２２のＰＭＯＳトランジスタＭ３の動作は、ともにパワーオンリセット信号ＰＯＲにより制御されるので、電源電圧ＶＣＣの投入時に、スイッチＳＷとプルアップ部１２２は、連動して動作する。
【００２３】
すなわち、電源電圧ＶＣＣの投入時にパワーオンリセット信号ＰＯＲがＬレベルの間は、スイッチＳＷは開き、プルアップ部１２２のＰＭＯＳトランジスタＭ３は導通する。したがって、このとき、ＰＭＯＳトランジスタＭ２のゲート端子は、プルアップ部１２２を介して電源電圧ＶＣＣへプルアップされ、そのゲート電圧ＶＧは、プルアップレベルとなる。そのため、ＰＭＯＳトランジスタＭ２は、オフ状態となる。
【００２４】
その後、パワーオンリセット信号ＰＯＲがＨレベルへと変化すると、プルアップ部１２２のＰＭＯＳトランジスタＭ３が非導通になるとともに、スイッチＳＷが閉じる。したがって、ＰＭＯＳトランジスタＭ２のゲート端子は、差動増幅器１２１の出力端子ＤＦに接続される。これにより、ＰＭＯＳトランジスタＭ２も、差動増幅器１２１の出力信号ＤＦにより制御されるようになる。
【００２５】
図２に、電源電圧ＶＣＣ投入時の定電圧生成回路１２の動作波形の例を示す。
【００２６】
電源電圧ＶＣＣが投入されると、パワーオンリセット信号ＰＯＲは、一定期間、Ｌレベルとなる。
【００２７】
このパワーオンリセット信号ＰＯＲがＬレベルの期間、スイッチＳＷが開き、プルアップ部１２２のＰＭＯＳトランジスタＭ３が導通するので、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧは、プルアップレベルとなる。
【００２８】
したがって、このプルアップ期間は、ＰＭＯＳトランジスタＭ２はオフし、ＰＭＯＳトランジスタＭ１のみが、差動増幅器１２１の出力信号ＤＦの制御により動作する。
【００２９】
そのため、ＰＭＯＳトランジスタＭ１、Ｍ２が並列動作する場合よりも定電圧生成回路１２の負荷駆動力が低下し、定電圧生成回路１２の出力電圧ＶＤＤの変化は、緩やかになる。
【００３０】
また、ＰＭＯＳトランジスタＭ１のみで出力端子ＯＵＴに接続されたキャパシタＣを充電する。そのため、この充電電流が殆どであるラッシュ電流を、ＰＭＯＳトランジスタＭ１、Ｍ２が並列動作する場合よりも少なくすることができる。
【００３１】
その後、パワーオンリセット信号ＰＯＲがＨレベルへ変化すると、ＰＭＯＳトランジスタＭ２は差動増幅器１２１の出力信号ＤＦにより制御されるようになる。したがって、パワーオンリセット解除後の通常動作では、定電圧生成回路１２は、ＰＭＯＳトランジスタＭ１、Ｍ２が並列動作して負荷を駆動することになる。
【００３２】
図３は、プルアップ期間から通常動作へ移行するときの、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧの変化の様子を示す波形図である。
【００３３】
図１に示すプルアップ部１２２の構成では、ＰＭＯＳトランジスタＭ３にダイオード接続のＰＭＯＳトランジスタＭ４が直列に接続されている。そのため、プルアップ期間のＰＭＯＳトランジスタＭ２のゲート電圧ＶＧは、ＶＣＣ−Ｖｔｈ（Ｍ４）となる。ここで、Ｖｔｈ（Ｍ４）は、ＰＭＯＳトランジスタＭ４の閾値である。
【００３４】
したがって、プルアップ期間から通常動作へ移行するとき、プルアップ期間のＰＭＯＳトランジスタＭ２のゲート電圧ＶＧは、ＶＣＣ−Ｖｔｈ（Ｍ４）から差動増幅器１２１の出力信号ＤＦの信号レベルへと変化する。
【００３５】
この変化に要する時間をｔ１とすると、このｔ１は、プルアップレベルを例えばＶＣＣとした場合の変化時間ｔ２よりも短く（ｔ１＜ｔ２）なる。
【００３６】
すなわち、ダイオード接続のＰＭＯＳトランジスタＭ４を用いてプルアップレベルを下げることにより、定電圧生成回路１２の通常動作への移行時間を短くすることができる。
【００３７】
なお、プルアップ部１２２は、図４に示すようなプルアップ部１２２Ａに代えてもよい。プルアップ部１２２Ａは、パワーオンリセット信号ＰＯＲがゲート端子へ入力されるＰＭＯＳトランジスタＭ３のみを有する。そのため、プルアップ部１２２よりも素子数を少なくすることができる。
【００３８】
このプルアップ部１２２Ａの場合、プルアップ部１２２よりもプルアップレベルが上がるので、プルアップ期間から通常動作への移行には、プルアップ部１２２を用いる場合よりも長くかかる。
【００３９】
このような本実施形態によれば、電源投入時の内部回路の初期化のために生成されるパワーオンリセット信号を利用して、定電圧生成回路の並列接続された出力用ＰＭＯＳトランジスタの片方のゲート端子を電源投入時にプルアップすることができる。これにより、電源投入時の定電圧生成回路の負荷駆動力を低下させることができ、定電圧生成回路に流れるラッシュ電流を少なくすることができる。
【００４０】
また、プルアップ生成部を、パワーオンリセット信号により導通が制御されるＰＭＯＳトランジスタとダイオード接続されたＰＭＯＳトランジスタの直列接続回路とすることにより、プルアップレベルを電源電圧よりも低くすることができる。これにより、定電圧生成回路のプルアップ期間から通常動作への移行時間を短くすることができる。
【００４１】
（第２の実施形態）
図５は、第２の実施形態の半導体装置の構成の例を示すブロック図である。
【００４２】
本実施形態の半導体装置は、２つの半導体集積回路、すなわち、半導体集積回路１Ａおよび半導体集積回路１Ｂと、電源制御部２０００と、を備える。
【００４３】
半導体集積回路１Ａは、パワーオンリセット回路１１と、内部回路１０００Ａへ供給する電源電圧ＶＤＤ１を生成する定電圧生成回路１２と、を備える。
【００４４】
パワーオンリセット回路１１は、電源電圧ＶＣＣ投入時の内部回路１０００Ａの初期化用に、パワーオンリセット信号ＰＯＲを出力する。
【００４５】
内部回路１０００Ａは、システム制御機能を有し、電源立ち上げ制御用の制御信号ＣＮＴ２を電源制御部２０００へ出力し、出力端子ＲＳＴを介して半導体集積回路１Ｂへリセット信号ＲＳＴ２を出力する。
【００４６】
ここで、内部回路１０００Ａは、制御信号ＣＮＴ２をイネーブルにした後、所定の時間経過後にリセットが解除されるように、リセット信号ＲＳＴ２のタイミングを制御する。
【００４７】
電源制御部２０００は、電源ＶＣＣの入力を受けて、半導体集積回路１Ｂへ供給する電源ＶＣＣ２を出力する。このとき、電源制御部２０００は、半導体集積回路１Ａから出力される制御信号ＣＮＴ２の制御により、半導体集積回路１Ｂへ供給する電源ＶＣＣ２の立ち上がりを制御する。
【００４８】
なお、電源制御部２０００は、他へ供給する電源ＶＣＣ３も出力する。
【００４９】
半導体集積回路１Ｂは、内部回路１０００Ｂへ供給する電源電圧ＶＤＤ２を生成する定電圧生成回路１２を備える。
【００５０】
ここで、半導体集積回路１Ｂへは、電源制御部２０００から電源ＶＣＣ２が供給され、半導体集積回路１Ａから入力端子ＲＳＴを介してリセット信号ＲＳＴ２が入力される。
【００５１】
半導体集積回路１Ｂでは、この半導体集積回路１Ａから入力されたリセット信号ＲＳＴ２が、定電圧生成回路１２および内部回路１０００Ｂへ入力される。
【００５２】
半導体集積回路１Ｂの定電圧生成回路１２は、このリセット信号ＲＳＴを用いて、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧの制御を行う。この定電圧生成回路１２の動作は実施形態１と同じなので、ここでは、その詳細な説明は省略する。
【００５３】
図６に、本実施形態の半導体装置の動作波形の例を示す。
【００５４】
半導体集積回路１Ａでは、電源電圧ＶＣＣが投入されると、一定期間、パワーオンリセット信号ＰＯＲがＬレベルとなる。この期間は、定電圧生成回路１２の負荷駆動力が小さいので、定電圧生成回路１２の出力電圧ＶＤＤ１の変化は、緩やかである。これにより、半導体集積回路１Ａの定電圧生成回路１２に流れるラッシュ電流は少なくなる。
【００５５】
その後、半導体集積回路１Ａは、制御信号ＣＮＴ２を立ち上げる。ここで、制御信号ＣＮＴ２は、Ｈレベルがイネーブルを意味する。
【００５６】
制御信号ＣＮＴ２がイネーブルになったのを受けて、電源制御部２０００は、半導体集積回路１Ｂへ電源ＶＣＣ２を出力する。
【００５７】
また、半導体集積回路１Ａは、制御信号ＣＮＴ２をイネーブルにした後、所定の時間経過後に、リセット信号ＲＳＴ２をＬレベルからＨレベルへ変化させる。
【００５８】
半導体集積回路１Ｂでは、半導体集積回路１Ａから入力されたリセット信号ＲＳＴ２がＬレベルの期間、定電圧生成回路１２の負荷駆動力が小さい。そのため、定電圧生成回路１２の出力電圧ＶＤＤ２の変化は、緩やかである。これにより、半導体集積回路１Ｂの定電圧生成回路１２に流れるラッシュ電流を少なくすることができる。
【００５９】
このような本実施形態によれば、他の半導体集積回路から出力されるリセット信号を利用することにより、定電圧生成回路を搭載する半導体集積回路にパワーオンリセット回路を設けなくても、その定電圧生成回路に流れるラッシュ電流を少なくすることができる。
【００６０】
以上説明した少なくとも１つの実施形態の半導体装置によれば、電源投入時に定電圧電源回路に流れるラッシュ電流を少なくすることができる。
【００６１】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１、１Ａ、１Ｂ  半導体集積回路
１１  パワーオンリセット回路
１２  定電圧生成回路
１２１  差動増幅器
１２２  プルアップ部
Ｍ１〜Ｍ４  ＰＭＯSトランジスタ
ＳＷ  スイッチ
Ｒ１、Ｒ２  抵抗
【図１】
2015153074.tif 000003
【図２】
2015153074.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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