(57)【要約】【課題】撮像素子を構成する複数の画素のそれぞれに含まれるフォトダイオードの占有面積を拡大した場合において、周辺トランジスタにおける１／ｆノイズの発生を防ぐことで、半導体装置の性能を向上させる。【解決手段】増幅用トランジスタＡＭＩのゲート電極Ｇ１を、活性領域ＡＴ１上のゲート電極部ＧＰと、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界および当該境界近傍の活性領域ＡＴ１を覆い、ゲート電極部ＧＰよりもゲート長が大きい幅広部ＧＷとにより構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を生成する光電変換素子と、
前記信号電荷を電荷検出部に転送する転送用トランジスタと、
前記電荷検出部の電位変動に対応する電気信号を出力する増幅用トランジスタと、
前記電荷検出部の電位を所定の値にリセットするリセット用トランジスタと、
前記増幅用トランジスタが出力する前記電気信号を外部に出力する選択用トランジスタと、
を有する画素を備えた半導体装置であって、
素子分離領域により囲まれた活性領域上には、前記活性領域上を横断する前記増幅用トランジスタの第１ゲート電極と、前記選択用トランジスタの第２ゲート電極とが形成されており、
前記活性領域の直上において、ゲート幅方向の少なくとも一方の端部における前記第１ゲート電極のゲート長は、前記ゲート幅方向の中心部における前記第１ゲート電極のゲート長よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極は、前記ゲート幅方向に並ぶ複数の第３ゲート電極を並列に接続した構造を有する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記活性領域の直上において、前記ゲート幅方向の両方の端部のそれぞれにおける前記第１ゲート電極のゲート長は、前記ゲート幅方向の中心部における前記第１ゲート電極のゲート長よりも大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１ゲート電極の直下において、前記素子分離領域に隣接する前記活性領域内に、前記増幅用トランジスタのチャネル領域と同一の導電型を有する拡散層が形成された、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２ゲート電極の直下において、前記素子分離領域に隣接する前記活性領域内に、前記選択用トランジスタのチャネル領域と同一の導電型を有する拡散層が形成された、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記リセット用トランジスタ、前記転送用トランジスタおよび前記光電変換素子は、前記拡散層を含んでいない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１ゲート電極のゲート幅方向において、前記増幅用トランジスタは、複数のフォトダイオードに挟まれて配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、撮像素子を含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
デジタルカメラなどに用いられる撮像素子（画像素子）は、例えば、光を検出して電荷を発生させるフォトダイオードを含む画素を、マトリクス状に複数並べた構成を有している。１個の画素の構成としては、上記フォトダイオードと、上記電荷を周辺素子に出力する転送用トランジスタと、信号の増幅などを行う当該周辺素子とを含む構成が知られている。周辺素子とは、例えば増幅用トランジスタ、リセット用トランジスタおよび選択用トランジスタなどの周辺トランジスタを指し、これらの周辺トランジスタは、転送用トランジスタから送られた信号を選択し、増幅して出力するために用いられる。
【０００３】
特許文献１（特開２００１−２１７３２５号公報）には、ＭＩＳＦＥＴのしきい値電圧のばらつきを低減する目的で、ＭＩＳＦＥＴのゲート電極のゲート幅方向における端部のゲート長を大きくし、ゲート電極の当該端部により、ゲート長方向に沿ったアクティブ領域の一辺の全体を覆うことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２１７３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
撮像素子を用いて光を受光して画像を得る場合に画像に生じるノイズの一つに、受光部から信号を読み出す際に信号に混入する読み出しノイズがある。読み出しノイズは、画素を構成する周辺トランジスタのチャネル領域内であって素子分離領域近傍の活性領域内を電流が流れること、または周辺トランジスタのしきい値電圧が高いことなどに起因して生じる１／ｆノイズを主成分とするものである。ゲート電極のゲート幅が小さい場合、１／ｆノイズは主に、増幅用トランジスタのゲート電極の下のチャネル領域内において、活性領域と素子分離領域との境界近傍を電流が流れることにより生じる。
【０００６】
撮像素子の各画素を構成するフォトダイオードの面積を増大させようとすると、隣り合うフォトダイオード間において、ゲート電極のゲート幅が大きい増幅用トランジスタを配置することが困難となる。ゲート幅が小さいトランジスタで生じる１／ｆノイズは、活性領域と素子分離領域との境界近傍を電流が流れることに起因して生じるノイズの割合が増大する。このため、撮像素子の性能を向上させるためには、特に活性領域と素子分離領域との境界近傍を電流が流れることに起因して生じるノイズを低減することが重要となる。
【０００７】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、増幅用トランジスタのゲート電極を、活性領域上のゲート電極部と、活性領域と素子分離領域との境界および当該境界近傍の活性領域を覆い、ゲート電極部よりもゲート長が大きい幅広部とにより構成するものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、画素におけるノイズの発生を防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図２】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図３】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図４】図３のＡ−Ａ線における断面図である。
【図５】図３のＢ−Ｂ線における断面図である。
【図６】図３のＣ−Ｃ線における断面図である。
【図７】本発明の実施の形態１の変形例である半導体装置を示す平面レイアウトである。
【図８】ノイズの変化量を説明するグラフである。
【図９】ノイズの変化量を説明するグラフである。
【図１０】本発明の実施の形態２である半導体装置を示す平面レイアウトである。
【図１１】図１０のＤ−Ｄ線における断面図である。
【図１２】図１０のＥ−Ｅ線における断面図である。
【図１３】本発明の実施の形態２の変形例である半導体装置を示す平面レイアウトである。
【図１４】本発明の実施の形態２の変形例である半導体装置を示す平面レイアウトである。
【図１５】本発明の実施の形態３である半導体装置を示す平面レイアウトである。
【図１６】図１５のＦ−Ｆ線における断面図である。
【図１７】図１５のＧ−Ｇ線における断面図である。
【図１８】本発明の実施の形態３の変形例である半導体装置を示す平面レイアウトである。
【図１９】比較例である半導体装置を示す平面レイアウトである。
【図２０】比較例である半導体装置を示す平面レイアウトである。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて特にＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタのゲート電極の構造に特徴を有するものであり、例えば撮像素子におけるノイズの発生の低減を実現するものである。
【００１３】
（実施の形態１）
以下に、図１〜図６を用いて本実施の形態の半導体装置を説明する。図１は本実施の形態の半導体装置の画素の平面レイアウトであり、図２は本実施の形態の半導体装置の画素の等価回路図であり、図３は本実施の形態の半導体装置の画素の周辺トランジスタの一部を拡大して示す平面レイアウトである。図４は図３のＡ−Ａ線における断面図であり、図５は図３のＢ−Ｂ線における断面図であり、図６は図３のＣ−Ｃ線における断面図である。
【００１４】
本実施の形態の撮像素子は、１個の半導体チップに形成されており、撮像素子は半導体チップの上面にマトリクス状に並べられた複数の受光部、つまり複数の画素により構成されている。撮像素子を構成するそれぞれの画素は、列選択回路および行選択回路に電気的に接続されている。１個の画素から読み出された信号は、読み出し回路である列選択回路から外部に出力される。列選択回路および行選択回路は、撮像素子と同一の半導体基板上に形成されている。
【００１５】
図１には、行方向および列方向に複数並ぶ画素のうち、主に４個の画素ＰＥを拡大した平面レイアウトを示している。図１では、画素の上層の配線層の図示を省略している。図１に示すように、各画素ＰＥは受光素子であるフォトダイオードＰＤ１またはＰＤ２を含んでいる。フォトダイオードＰＤ１、ＰＤ２のそれぞれは半導体基板の主面に形成された半導体素子であり、平面視において矩形の形状を有している。フォトダイオードＰＤ１、ＰＤ２は、入射光の光量に応じた信号電荷を生成する光電変換素子である。
【００１６】
図１に示すように、半導体基板の主面に沿う第１方向においてフォトダイオードＰＤ１およびＰＤ２が交互に並んで配置されており、このような列が、第１方向に直交する方向であって、半導体基板の主面に沿う第２方向に複数並んで配置されている。
【００１７】
フォトダイオードＰＤ１、ＰＤ２の周辺には、画素ＰＥの周辺トランジスタである３種類のトランジスタ、つまり、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬが形成されている。また、上記周辺トランジスタの他に、フォトダイオードＰＤ１と一部分を互いに共有する転送用トランジスタＴＸ１と、フォトダイオードＰＤ２と一部分を互いに共有する転送用トランジスタＴＸ２とが形成されている。転送用トランジスタＴＸ１、ＴＸ２、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬは、いずれもｎチャネル型のＭＯＳ型電界効果トランジスタ、つまり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【００１８】
ある画素ＰＥは、フォトダイオードＰＤ１、転送用トランジスタＴＸ１、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬにより構成されている。また、ある画素ＰＥは、フォトダイオードＰＤ２、転送用トランジスタＴＸ２、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬにより構成されている。
【００１９】
画素ＰＥが形成された半導体基板上には複数のゲート電極Ｇ１〜Ｇ５が形成されている。転送用トランジスタＴＸ１を構成するゲート電極Ｇ４は、矩形のフォトダイオードＰＤ１の１辺に沿って延在しており、平面視においてフォトダイオードＰＤ１から突出する活性領域とフォトダイオードＰＤ１との境界上に跨るように形成されている。転送用トランジスタＴＸ１は、フォトダイオードＰＤ１の一部と上記活性領域の突出部分とをソース・ドレイン領域として有するＭＯＳＦＥＴである。
【００２０】
同様に、転送用トランジスタＴＸ２を構成するゲート電極Ｇ５は、矩形のフォトダイオードＰＤ２の１辺に沿って延在しており、平面視においてフォトダイオードＰＤ２から突出する活性領域とフォトダイオードＰＤ２との境界上に跨るように形成されている。ここで、隣り合うフォトダイオードＰＤ１およびＰＤ２は、フォトダイオードＰＤ１から突出する上記活性領域、つまり転送用トランジスタＴＸ１のドレイン領域と、フォトダイオードＰＤ２から突出する上記活性領域、つまり転送用トランジスタＴＸ２のドレイン領域とを共有している。
【００２１】
リセット用トランジスタＲＳＴ、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、第２方向に並んで配置されている。増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬを構成するゲート電極Ｇ１、Ｇ２のそれぞれは、いずれも一つの活性領域ＡＴ１を跨ぐように、活性領域ＡＴ１上に配置されている。つまり、ゲート電極Ｇ１、Ｇ２のそれぞれは、活性領域ＡＴ１の端部からもう一方の端部に亘って、活性領域ＡＴ１上を横断している。また、リセット用トランジスタＲＳＴを構成するゲート電極Ｇ３は、一つの活性領域ＡＴ２を跨ぐように、活性領域ＡＴ２上に配置されている。活性領域ＡＴ１、ＡＴ２は互いに素子分離領域ＳＴＩにより分離されている。
【００２２】
リセット用トランジスタＲＳＴ、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、半導体基板の主面に沿う第１方向において隣り合うフォトダイオードＰＤ１、ＰＤ２間に挟まれる領域に配置されており、活性領域ＡＴ１、ＡＴ２はそれぞれ、第１方向に直交する第２方向に延在している。ゲート電極Ｇ１〜Ｇ３は、いずれも活性領域ＡＴ１、ＡＴ２の延在方向に直交する第１方向に延在している。つまり、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、それらを構成するゲート電極Ｇ１、Ｇ２のゲート幅方向において、２個のフォトダイオードＰＤ１、ＰＤ２に挟まれるように配置されている。
【００２３】
平面視において、ゲート電極Ｇ２は第１方向における活性領域ＡＴ１の一方の端部から他方の端部に亘って、活性領域ＡＴ１の上面を覆うように形成されている。同様に、ゲート電極部ＧＰおよび幅広部ＧＷからなるゲートパターンであるゲート電極Ｇ１は、第１方向における活性領域ＡＴ１の一方の端部から他方の端部に亘って、活性領域ＡＴ１の上面を覆うように形成されている。また、平面視において、ゲート電極Ｇ１、Ｇ２は、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界よりも素子分離領域ＳＴＩ側に張り出すように形成されている。すなわち、ゲート電極Ｇ１は第１方向において活性領域ＡＴ１の直上で終端しておらず、上記境界上を跨ぐように形成されている。言い換えれば、上記境界の一部の上部はゲート電極部ＧＰおよび幅広部ＧＷにより覆われている。
【００２４】
リセット用トランジスタＲＳＴは、活性領域ＡＴ２内に形成された一対のソース・ドレイン領域を有している。増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、それぞれ活性領域ＡＴ１内に形成された一対のソース・ドレイン領域を有している。各ゲート電極Ｇ１〜Ｇ３の延在方向に直交する方向、つまりゲート長方向において、ソース・ドレイン領域は、各ゲート電極Ｇ１〜Ｇ３を挟むように配置されている。隣り合う選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩは、互いのソース・ドレイン領域のうち一方を活性領域ＡＴ１内において共有している。
【００２５】
各ゲート電極Ｇ１〜Ｇ５のそれぞれにはコンタクトプラグが電気的に接続されている。また、転送用トランジスタＴＸ１、ＴＸ２のドレイン領域を構成する上記突出部分である活性領域、リセット用トランジスタＲＳＴの一対のソース・ドレイン領域、選択用トランジスタＳＥＬを構成するソース領域、増幅用トランジスタＡＭＩのドレイン領域のそれぞれには、コンタクトプラグＣＰ（図３参照）が電気的に接続されている。なお、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが共有するソース・ドレイン領域の上面には、コンタクトプラグが接続されていない。
【００２６】
図１において図示はしていないが、ゲート電極Ｇ１〜Ｇ５およびコンタクトプラグよりも上層には複数の配線が形成されている。複数の配線のうちの一の配線は、増幅用トランジスタＡＭＩのゲート電極Ｇ１と、リセット用トランジスタＲＳＴのソース領域と、上記突出部に形成された、転送用トランジスタＴＸ１またはＴＸ２のドレイン領域とを互いに接続している。本実施の形態において、第１方向において隣り合うフォトダイオードＰＤ１、ＰＤ２は、それらの間に形成された周辺トランジスタを共有している。
【００２７】
次に、図２を用いて、本実施の形態の画素を構成するフォトダイオードＰＤ１、ＰＤ２およびその他の電界効果トランジスタの接続態様、並びに画素の動作について説明する。
【００２８】
図２に示すように、フォトダイオードＰＤ１のアノードはグランド電位に接続されている。転送用トランジスタＴＸ１、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬのそれぞれのゲート電極は行選択回路（図示しない）に接続されている。増幅用トランジスタＡＭＩおよびリセット用トランジスタＲＳＴのそれぞれのドレイン領域は行選択回路に接続されている。
【００２９】
フォトダイオードＰＤ１のカソードは転送用トランジスタＴＸ１のソース領域に接続されている。転送用トランジスタＴＸ１のドレイン領域は、配線Ｍ１（図４参照）を介してリセット用トランジスタＲＳＴのソース領域および増幅用トランジスタＡＭＩのゲート電極に接続されている。増幅用トランジスタＡＭＩのソース領域および選択用トランジスタＳＥＬのドレイン領域は互いに接続されており、選択用トランジスタＳＥＬのソース領域は列選択回路（図示しない）に接続されている。
【００３０】
画素の周辺トランジスタは、フォトダイオードＰＤ１により得られた電荷、つまり信号を増幅して出力するソースフォロア回路を構成している。フォトダイオードＰＤ１は、半導体基板の上面に形成されたｐ型の拡散層と、その下のｎ型の拡散層とを有しており、フォトダイオードＰＤ１の上面に対して光が入射すると、光電変換により電荷が生じる。これにより生じた電荷を当該ｎ型の拡散層に蓄積する。
【００３１】
上記電荷は、転送用トランジスタＴＸ１がオン状態となることで、転送用トランジスタＴＸ１のドレイン領域、つまりフローティング拡散領域に転送され、蓄積される。これにより、当該電荷は、該転送用トランジスタＴＸ１のドレイン領域と接続された増幅用トランジスタＡＭＩのゲート電極に転送される。このように、転送用トランジスタＴＸ１は、フォトダイオードＰＤ１において生成された信号電荷を読み出して、電荷検出部に転送する電界効果トランジスタである。電荷検出部とは、配線（図示しない）により接続された、転送用トランジスタＴＸ１のドレイン領域、増幅用トランジスタＡＭＩのゲート電極、および、リセット用トランジスタＲＳＴのソース領域を指す。
【００３２】
フォトダイオードＰＤ２および転送用トランジスタＴＸ２は、上述したフォトダイオードＰＤ１および転送用トランジスタＴＸ１と同様の構造を有しており、転送用トランジスタＴＸ２のドレイン領域は、上述した転送用トランジスタＴＸ１と同じリセット用トランジスタＲＳＴおよび増幅用トランジスタＡＭＩに接続されている。
【００３３】
増幅用トランジスタＡＭＩは、そのゲート電極の電圧に応じた電気信号を出力する電界効果トランジスタである。したがって、増幅用トランジスタＡＭＩは、フォトダイオードＰＤ１、ＰＤ２で生成・蓄積された電荷の量に応じた電気信号、つまり画素信号を選択用トランジスタＳＥＬに対し出力する。すなわち、増幅用トランジスタＡＭＩは、電荷検出部の電位変動に対応する電気信号を出力する電界効果トランジスタである。
【００３４】
ここで、選択用トランジスタＳＥＬがオン状態にされることで、増幅用トランジスタＡＭＩの出力信号を読み出し回路である列選択回路に出力する。すなわち、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬによって、ソースフォロアによる読み出しが可能となっている。また、リセット用トランジスタＲＳＴは、オン状態にされることで、フローティング拡散部である転送用トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域に蓄積されている電荷をリセットする役割を有する。つまり、リセット用トランジスタＲＳＴは、上記電荷検出部の電位を所定の初期値にリセットする電界効果トランジスタである。
【００３５】
なお、ここでは周辺トランジスタに転送用トランジスタＴＸ１、ＴＸ２を介して２個のフォトダイオードＰＤ１、ＰＤ２が接続された半導体装置について説明したが、周辺トランジスタに接続されるフォトダイオードは１個だけでも良い。つまり、各画素にフォトダイオードおよび周辺トランジスタが同様のレイアウトで設けられていてもよい。
【００３６】
次に、図３に図１の選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩを拡大した平面レイアウトを示す。図３に示すように、活性領域ＡＴ１上に、ゲート電極Ｇ１、Ｇ２が形成されており、ゲート電極Ｇ１、Ｇ２、選択用トランジスタＳＥＬのソース領域および増幅用トランジスタＡＭＩのドレイン領域のそれぞれの上面には、コンタクトプラグＣＰが接続されている。ゲート電極Ｇ２には、ゲート幅方向におけるゲート電極Ｇ２の一方の端部の上面にコンタクトプラグＣＰが接続されている。なお、図３では、各ゲート電極に覆われた領域における、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界を破線により示している。
【００３７】
ゲート電極Ｇ１は、第１方向に延在するゲート電極であるゲート電極部ＧＰと、第２方向に延在するゲート電極である幅広部ＧＷとを有している。ゲート電極Ｇ１のゲート幅方向において、活性領域ＡＴ１の直上に形成されたゲート電極部ＧＰの一方の端部は、平面視において、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界を越えて、素子分離領域ＳＴＩ側に突き出すように形成されている。また、同方向におけるゲート電極部ＧＰの他方の端部は、活性領域ＡＴ１の直上において、幅広部ＧＷに接続されている。
【００３８】
幅広部ＧＷは、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界に沿って、活性領域ＡＴ１の一部を覆うように第２方向に延在している。ゲート電極Ｇ１には、ゲート電極Ｇ１のゲート幅方向における一方の端部において第２方向に延在する幅広部ＧＷの上面を介して、コンタクトプラグＣＰが電気的に接続されている。つまり、幅広部ＧＷはゲート電極部ＧＰに電位を供給するゲート配線としての役割を有している。
【００３９】
ゲート電極部ＧＰおよび幅広部ＧＷは同一のポリシリコンパターンからなる。つまり、ゲート電極部ＧＰおよび幅広部ＧＷは１個のゲートパターンであるゲート電極Ｇ１を構成している。すなわち、ゲート電極部ＧＰおよび幅広部ＧＷは一体となっている。よって、幅広部ＧＷはゲート電極Ｇ１のゲート長方向に沿って延在しているため、ゲート電極Ｇ１であるゲートパターンのうち、幅広部ＧＷのゲート長は、ゲート電極部ＧＰのゲート長よりも大きい。
【００４０】
本願では、一方向に延在するパターンの端部に、当該方向に直交する方向に延在するパターンが接続されたレイアウトを有するゲート電極のうち、ゲート長が短い方のパターンをゲート電極部と呼び、ゲート長が長い方のパターンを幅広部と呼ぶ。ゲート電極部と幅広部とは同一のゲートパターンを構成し、互いに一体となっているが、ここでは、ゲート電極部は幅広部の側壁に接続されているものとする。つまり、ゲート電極部の延在方向における一方の端部は、幅広部の側壁において終端している。
【００４１】
本実施の形態において、幅広部ＧＷはゲート電極部ＧＰのゲート幅方向の一方の端部にのみ形成されており、他方の端部は、ゲート電極部ＧＰの中央部と同一のゲート長を有している。言い換えれば、ゲート電極Ｇ１のゲート幅方向において、一方のゲート電極Ｇ１の端部および活性領域ＡＴ１の中央部近傍のゲート電極Ｇ１は第１のゲート長を有し、他方の端部のゲート電極Ｇ１の端部は、第１のゲート長よりも大きい第２のゲート長を有している。
【００４２】
つまり、ゲート電極Ｇ１は、第１方向に延在する第１パターンであるゲート電極部ＧＰと、第２方向に延在する第２パターンである幅広部、つまり幅広パターンとを有しており、活性領域ＡＴ１の直上において、第２パターンの第２ゲート長は、第１パターンの第１ゲート長よりも大きい。すなわち、活性領域ＡＴ１の直上において、ゲート電極Ｇ１のゲート長は、ゲート幅方向における中心部より、ゲート幅方向における端部の方が大きい。
【００４３】
ゲート電極Ｇ２は幅広部を有しておらず、第１方向における端部から他方の端部に亘って一定のゲート長で形成されている。つまり、活性領域ＡＴ１と、その周囲の素子分離領域ＳＴＩとの境界の直上のゲート電極Ｇ２のゲート長は、活性領域ＡＴ１の中央部近傍のゲート電極Ｇ２のゲート長と同一である。これは、ゲート幅方向において幅広部ＧＷに接続されていない方のゲート電極部ＧＰの端部も同様である。
【００４４】
このように幅広部ＧＷは、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界を跨ぐように、活性領域ＡＴ１と素子分離領域ＳＴＩとのそれぞれの上面を覆って形成されている。ゲート電極Ｇ１の端部を構成する幅広部ＧＷが上記境界に隣接する活性領域ＡＴ１の上面を覆うように形成されていることで、ゲートパターン内で幅広部ＧＷよりもゲート長が小さいゲート電極部ＧＰは、幅広部ＧＷの直下の当該境界から一定距離離れて配置されている。本実施の形態の半導体装置の主な特徴は、ゲート電極部ＧＰよりもゲート長が大きい幅広部ＧＷが形成されていることにより、ゲート電極部ＧＰが上記境界から離間して形成されていることにある。
【００４５】
次に、図４を用いて本実施の形態の半導体装置の構造について説明する。図４には、図３のＡ−Ａ線における断面図を示している。つまり、図４では、図の左側から順に、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩのそれぞれの断面を示している。
【００４６】
図示していないリセット用トランジスタＲＳＴ（図１参照）は、選択用トランジスタＳＥＬまたは増幅用トランジスタＡＭＩと同様の構造を有している。ただし、リセット用トランジスタＲＳＴは他の素子と同一の活性領域上に形成されていない。また、図示していない転送用トランジスタＴＸ１（図１参照）のソース領域側には、フォトダイオードＰＤ１（図１参照）が形成されている。同様に、転送用トランジスタＴＸ２（図１参照）のソース領域側には、フォトダイオードＰＤ２（図１参照）が形成されている。
【００４７】
図４に示すように、本実施の形態の半導体装置は半導体基板ＳＢを有している。半導体基板ＳＢの上面には素子分離用の溝、つまり分離溝が形成されており、当該分離溝の内部には、例えば酸化シリコン膜などからなる素子分離領域ＳＴＩが埋め込まれている。素子分離領域ＳＴＩから露出する半導体基板ＳＢの上面は、素子分離領域ＳＴＩにより活性領域ＡＴ１として規定されている。素子分離領域ＳＴＩから露出する半導体基板ＳＢの上面から素子分離領域ＳＴＩよりも深い領域に亘って、比較的低濃度のｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエルＰＷが形成されている。
【００４８】
増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１、Ｇ２をそれぞれ有している。ゲート電極Ｇ１、Ｇ２は、例えばポリシリコン膜からなり、その膜厚は例えば２００ｎｍである。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜からなり、その膜厚は例えば７〜１０ｎｍである。
【００４９】
ゲート電極Ｇ１、Ｇ２のそれぞれの両側の側壁は、サイドウォールＳＷにより覆われている。各ゲート電極Ｇ１、Ｇ２の両側の側壁に接して形成されたサイドウォールＳＷは、例えば酸化シリコン膜からなる絶縁膜、または、酸化シリコン膜および窒化シリコン膜の積層膜からなる絶縁膜などにより構成されている。
【００５０】
ゲート電極Ｇ１、Ｇ２のそれぞれの横の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））が導入された一対のソース・ドレイン領域が形成されている。なお、図示していない転送用トランジスタのソース・ドレイン領域は左右対称に形成されていない。これは、転送用トランジスタのソース領域が、フォトダイオードの一部からなるためである。
【００５１】
増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬのそれぞれの一対のソース・ドレイン領域は、ｎ型半導体領域であるエクステンション領域ＥＸと、ｎ型半導体領域である拡散層ＤＦとを有している。エクステンション領域ＥＸは拡散層ＤＦよりも、ゲート電極の直下の半導体基板ＳＢ内のチャネル領域に近い領域に形成されている。
【００５２】
拡散層ＤＦは、隣接するエクステンション領域ＥＸよりもｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））の濃度が高い半導体領域である。このように、各ソース・ドレイン領域は、不純物濃度が比較的低いエクステンション領域ＥＸと、不純物濃度が比較的高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。なお、ｐ型ウエルＰＷの形成深さは、拡散層ＤＦよりも深い。また、隣り合う選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩは、それらの間の拡散層ＤＦを共有している。なお、図４では拡散層ＤＦよりも浅く形成されたエクステンション領域ＥＸを示しているが、エクステンション領域ＥＸの形成深さは拡散層ＤＦの形成深さより深くてもよい。
【００５３】
また、図示しない転送用トランジスタを構成する一対のソース・ドレイン領域のうち、一方の領域は、フォトダイオードを構成するｎ型半導体領域である拡散層からなる。フォトダイオードは、半導体基板ＳＢの上面から比較的深い位置に亘ってｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））が導入されたｎ型拡散層と、半導体基板ＳＢの上面から比較的浅い位置に亘ってｐ型の不純物（例えばＢ（ホウ素））が導入されて形成されたｐ型拡散層とにより構成されている。当該ｎ型拡散層は、当該ｐ型拡散層よりも深い深さで形成されている。
【００５４】
活性領域ＡＴ１において、増幅用トランジスタＡＭＩは、ゲート絶縁膜ＧＦ上のゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢ内のエクステンション領域ＥＸおよび拡散層ＤＦを含むソース・ドレイン領域とを有している。同様に、活性領域ＡＴ１において、選択用トランジスタＳＥＬは、ゲート絶縁膜ＧＦ上のゲート電極Ｇ２と、ゲート電極Ｇ２の横の半導体基板ＳＢ内のエクステンション領域ＥＸおよび拡散層ＤＦを含むソース・ドレイン領域とを有している。
【００５５】
また、図示していない転送用トランジスタＴＸ１、ＴＸ２（図１参照）は、ゲート絶縁膜上のゲート電極Ｇ４、Ｇ５（図１参照）と、ゲート電極Ｇ４、Ｇ５のそれぞれの横の一方の半導体基板ＳＢ内に形成された、エクステンション領域ＥＸおよび拡散層ＤＦを含むドレイン領域と、ゲート電極Ｇ４、Ｇ５の横の一方の半導体基板ＳＢ内に形成されたソース領域とを有している。
【００５６】
図４に示すように、素子分離領域ＳＴＩ、ゲート絶縁膜ＧＦ、およびサイドウォールＳＷから露出する拡散層ＤＦ、ゲート電極Ｇ１およびＧ２のそれぞれの上面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＣｏＳｉ2（コバルトシリサイド）からなり、コンタクトプラグＣＰと、コンタクトプラグＣＰに電気的に接続される半導体層との間の接触抵抗を低減する役割を有している。
【００５７】
半導体基板ＳＢ上には、素子分離領域ＳＴＩ、シリサイド層Ｓ１、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩを覆うように、エッチングストッパ膜ＥＳおよび層間絶縁膜ＣＬが順に積層されている。層間絶縁膜ＣＬを貫通する複数のコンタクトホール内のそれぞれには、例えば主にＷ（タングステン）からなるコンタクトプラグＣＰが形成されている。エッチングストッパ膜ＥＳは例えば窒化シリコン膜からなり、層間絶縁膜ＣＬは例えば酸化シリコン膜からなる。エッチングストッパ膜ＥＳの膜厚は、例えば３０ｎｍである。
【００５８】
複数のコンタクトプラグＣＰは、シリサイド層Ｓ１を介して、選択用トランジスタＳＥＬのソース領域、および増幅用トランジスタＡＭＩのドレイン領域にそれぞれ接続されている。また、図示されていない領域では、コンタクトプラグはゲート電極Ｇ１、Ｇ２のそれぞれに電気的に接続されている。
【００５９】
コンタクトプラグＣＰと層間絶縁膜ＣＬとのそれぞれの上面は平坦化されて同一の高さとなっており、コンタクトプラグＣＰ上および層間絶縁膜ＣＬ上には、例えばＳｉＯＣ膜である層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通する複数の配線溝が形成されており、各配線溝内には、主にＣｕ（銅）からなる配線Ｍ１が形成されている。配線Ｍ１と層間絶縁膜ＩＬのそれぞれの上面は平坦化され、同一の高さとなっている。配線Ｍ１はコンタクトプラグＣＰを介して、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩに電気的に接続されている。
【００６０】
次に、図５に示す本実施の形態の半導体装置の断面図について説明する。図５は図３のＢ−Ｂ線における断面図である。図５はゲート電極部ＧＰを、ゲート電極Ｇ１の幅方向に沿って切断した場合の断面図である。図５に示すように、半導体基板ＳＢ上には、素子分離領域ＳＴＩにより囲まれて活性領域ＡＴ１が規定されている。半導体基板ＳＢ内にはｐ型ウエルＰＷが形成されているが、ゲート電極部ＧＰおよび幅広部ＧＷのそれぞれの直下の半導体基板ＳＢ内にはエクステンション領域ＥＸおよび拡散層ＤＦ（図４参照）は形成されていない領域がある。つまり、ゲート電極部ＧＰの直下の半導体基板ＳＢの上面は増幅用トランジスタＡＭＩのチャネル領域を構成している。
【００６１】
半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１は、図の左側の幅広部ＧＷと、図の中央部および右側に亘って形成されたゲート電極部ＧＰとにより構成されている。ここで、図の左側の素子分離領域ＳＴＩと活性領域ＡＴ１との境界の最上部の上側は幅広部ＧＷに覆われており、図の右側の素子分離領域ＳＴＩと活性領域ＡＴ１との境界の最上部の上側はゲート電極部ＧＰに覆われている。ゲート電極Ｇ１は、活性領域ＡＴ１を挟む両側の素子分離領域ＳＴＩの一方の直上から、他方の直上に亘って連続して形成されている。
【００６２】
このように、活性領域ＡＴ１の上面は、ゲート幅方向における一方の素子分離領域ＳＴＩと活性領域ＡＴ１との境界近傍において、ゲート長がゲート電極部ＧＰよりも大きい幅広部ＧＷに覆われており、その他の領域の活性領域ＡＴ１の上面は、ゲート電極部ＧＰにより覆われている。素子分離領域ＳＴＩの直上において、ゲート電極Ｇ１の側壁はサイドウォールＳＷにより覆われている。ゲート絶縁膜ＧＦ、素子分離領域ＳＴＩおよびサイドウォールＳＷから露出するゲート電極Ｇ１の上面にはシリサイド層Ｓ１が形成されている。また、ゲート電極Ｇ１を含む増幅用トランジスタＡＭＩ上には、エッチングストッパ膜ＥＳ、層間絶縁膜ＣＬおよびＩＬが順に形成されている。
【００６３】
次に、図６に示す本実施の形態の半導体装置の断面図について説明する。図６は図３のＣ−Ｃ線における断面図である。図６に示すように、半導体基板ＳＢ上には、素子分離領域ＳＴＩにより囲まれて活性領域ＡＴ１が規定されている。半導体基板ＳＢ内にはｐ型ウエルＰＷが形成されており、ｐ型ウエルＰＷよりも浅い領域に拡散層ＤＦが形成されており、拡散層ＤＦよりも浅い領域のエクステンション領域ＥＸが形成されている。
【００６４】
ここで、ゲート幅方向における一方の素子分離領域ＳＴＩと活性領域ＡＴ１との境界の最上部の上側は、ゲート絶縁膜ＧＦ上に形成された幅広部ＧＷにより覆われている。ただし、図５に示す構造と異なり、幅広部ＧＷに覆われていない活性領域ＡＴ１は、ゲート電極部ＧＰに覆われていない。幅広部ＧＷの両側の側壁は、サイドウォールＳＷにより覆われている。幅広部ＧＷの直下には、エクステンション領域ＥＸおよび拡散層ＤＦが形成されていない領域がある。これは、エクステンション領域ＥＸおよび拡散層ＤＦが、ゲート電極Ｇ１をマスクとしたイオン注入工程により半導体基板ＳＢ内に形成されるためである。よって、エクステンション領域ＥＸおよび拡散層ＤＦは、幅広部ＧＷに覆われていない領域に形成されている。
【００６５】
増幅用トランジスタＡＭＩのドレイン領域を構成する拡散層ＤＦの上面および幅広部ＧＷのそれぞれの上面には、シリサイド層Ｓ１が形成されている。また、ゲート電極Ｇ１を含む増幅用トランジスタＡＭＩ上には、エッチングストッパ膜ＥＳ、層間絶縁膜ＣＬおよび配線Ｍ１が順に形成されている。層間絶縁膜ＩＬ（図４参照）を貫通するコンタクトプラグＣＰは、配線Ｍ１と拡散層ＤＦとを電気的に接続している。
【００６６】
以下に、本実施の形態の半導体装置の効果について、図１９に示す比較例の半導体装置を用いて説明する。図１９は、比較例の半導体装置を示す平面レイアウトである。
【００６７】
撮像素子を用いて画像を得た場合に、画像にノイズが生じ、正確な画像を得ることができない問題がある。当該ノイズに含まれるノイズの一つとして、受光部から信号を読み出す際に信号に混入する読み出しノイズがある。読み出しノイズは、画素を構成する周辺トランジスタのチャネル領域内であって、素子分離領域近傍の活性領域内を電流が流れることなどに起因して生じる１／ｆノイズを主成分として含むものである。
【００６８】
図１９に示す比較例の半導体装置である撮像素子では、上記のように素子分離領域近傍の活性領域内を電流が流れることに起因して１／ｆノイズが増大する問題がある。
【００６９】
撮像素子の性能を向上させる場合には、受光面積を増大させるため、撮像素子の主面において、フォトダイオードの面積が占める割合を高めることが考えられる。また、単位面積当たりの画素数を多くすることが考えられる。これらの場合、画素を構成するフォトダイオードの面積を極力大きく確保するため、複数のフォトダイオードの間の領域において周辺トランジスタを形成することができる面積を小さくする必要がある。
【００７０】
ここで、２個のフォトダイオードが隣り合う方向において、２個のフォトダイオード間にトランジスタのソース領域、ゲート電極、およびドレイン領域を順に並べてトランジスタを配置すると、フォトダイオード間を大きく離間させる必要があるため、フォトダイオードの面積の占有率が減少し、撮像素子の性能が低下する。つまり、フォトダイオードの面積を大きくする観点から、２個のフォトダイオードの間に周辺トランジスタを配置する場合、その周辺トランジスタのゲート長方向が、当該２個のフォトダイオードが隣り合う方向に沿うことは好ましくない。
【００７１】
したがって、フォトダイオードの領域を拡げるためには、図１９に示すように、フォトダイオードＰＤ１およびＰＤ２の間に配置する周辺トランジスタを構成するゲート電極Ｇ２、Ｇ６の延在する方向、つまりゲート幅方向を、２個のフォトダイオードＰＤ１、ＰＤ２が隣り合う方向と同じ方向とすることが考えられる。すなわち、増幅用トランジスタＡＭＩのゲート電極Ｇ６のゲート幅方向は、増幅用トランジスタＡＭＩを挟むように配置されたフォトダイオードＰＤ１およびＰＤ２が隣り合う方向と同じ方向である。
【００７２】
ここで、読み出しノイズを低減する観点から、周辺トランジスタのうち、特に増幅用トランジスタＡＭＩは、ゲート電極Ｇ６のゲート幅を大きく確保することが望ましい。これは、周辺トランジスタのゲート電極のゲート幅を大きくすれば、ノイズの増大を抑えつつ、出力信号をより増大させることができるためであり、また、増幅用トランジスタＡＭＩは、特に読み出しノイズの増大に大きく影響する素子であるためである。ゲート幅を大きくする方法としては、ゲート電極の延在する距離を伸ばす方法と、ゲート長方向に複数のゲート電極、すなわち複数のフィンガーを並列して配置し、それらを互いに接続した櫛状のゲート構造を採用することで合計のゲート幅を大きくする方法とがある。
【００７３】
しかし、図１９に示すように、画素における面積の占有率が大きいフォトダイオードＰＤ１およびＰＤ２間の狭い領域では、増幅用トランジスタＡＭＩのゲート電極Ｇ６を延伸し、ゲート幅を大きくすることは困難である。なお、図１９では、上述したようにフィンガー数を増やす構造を用いず、ゲート電極Ｇ６を１本のみ含む増幅用トランジスタＡＭＩを示している。
【００７４】
１／ｆノイズの発生原因は複数考えられるが、そのうちの一つの原因には、増幅用トランジスタＡＭＩのゲート電極Ｇ６の下において、素子分離領域ＳＴＩ近傍の活性領域ＡＴ１内を電流が流れることが挙げられる。図８および図９を用いて後述するように、ゲート電極Ｇ６のゲート幅が小さい程、素子分離領域ＳＴＩ近傍の活性領域ＡＴ１内を電流が流れることによる１／ｆノイズの発生は顕著となる。つまり、フォトダイオードＰＤ１およびＰＤ２の面積を大きくすると、周辺トランジスタを形成する領域の面積が縮小することから、増幅用トランジスタＡＭＩのゲート電極Ｇ６のゲート幅が小さくなるため、１／ｆノイズの発生が顕著となる。
【００７５】
ここで、素子分離領域近傍の活性領域内を電流が流れることとは、つまり、図１９に示すゲート電極Ｇ６の直下において、素子分離領域ＳＴＩと活性領域ＡＴ１との境界近傍の活性領域ＡＴ１内にチャネルが形成され、増幅用トランジスタＡＭＩの動作時にソース・ドレイン領域間の当該チャネル内であって、素子分離領域ＳＴＩ近傍の領域を電子が移動することを指す。
【００７６】
そこで、１／ｆノイズの発生を防ぐために、本発明者らは素子分離領域近傍の活性領域内に電流が流れることを防ぐことを検討した。その結果、本発明者らは、素子分離領域と活性領域との境界近傍の直上に、ゲート電極のゲート長を大きくした幅広部を形成することで、当該幅広部を挟むソース・ドレイン領域を互いに離間させ、幅広部の直下の活性領域内にチャネルが形成されることを防ぐことができることを見出した。
【００７７】
この構成を実現させた半導体装置が、図１〜図６を用いて説明した本実施の形態の撮像素子である。図３に示すように、本実施の形態の半導体装置では、ゲート電極Ｇ１のゲート幅方向の一方の端部に幅広部ＧＷが形成されており、幅広部ＧＷよりもゲート長が小さいゲート電極部ＧＰは、素子分離領域ＳＴＩと活性領域ＡＴ１との境界から離間して配置されている。この構造において、増幅用トランジスタＡＭＩを動作させた際、幅広部ＧＷの直下の半導体基板の主面はゲート電極部ＧＰの直下の主面よりも抵抗が大きくなるため、ソース・ドレイン領域間の電流はゲート電極部ＧＰの直下を流れる。すなわち、幅広部ＧＷの直下の領域である、素子分離領域ＳＴＩと活性領域ＡＴ１との境界近傍の活性領域ＡＴ１内に電流が流れることを防ぐことができる。
【００７８】
この結果、素子分離領域ＳＴＩと活性領域ＡＴ１との境界近傍の活性領域ＡＴ１内に電流が流れることに起因して生じる１／ｆノイズの発生を防ぐことができる。よって、撮像素子における読み出しノイズを低減することができるため、半導体装置の性能を向上させることができる。
【００７９】
図８および図９を用いて後述するように、素子分離領域と活性領域との境界近傍の活性領域内に電流が流れることを防ぐ構成は、１／ｆノイズを低減する観点から、特にゲート幅の小さい周辺トランジスタを有する撮像素子において有効である。
【００８０】
次に、図７を用いて、本実施の形態の半導体装置の変形例について説明する。図７は、本実施の形態の半導体装置の変形例である撮像素子の一部を拡大して示す平面レイアウトであり、図３と対応する箇所の選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩのレイアウトを示すものである。本変形例が図１〜図６を用いて説明した半導体装置と異なるのは、図７に示すように、ゲート電極Ｇ１のゲート幅方向の両端のそれぞれに幅広部ＧＷが形成されている点である。つまり、図３に示す増幅用トランジスタＡＭＩでは、ゲート電極Ｇ１のゲート幅方向の一方の端部のみ、ゲート電極部ＧＰよりもゲート長が大きく形成されていたが、図７に示す変形例では、ゲート電極Ｇ１のゲート幅方向の両側の端部のそれぞれが、ゲート電極部ＧＰよりもゲート長が大きく形成されている。
【００８１】
また、図７では、図３に示す構造に比べて幅広部ＧＷを幅広部ＧＷの延在方向にさらに延伸させず、幅広部ＧＷの中央部の上面にコンタクトプラグＣＰを接続している。このように、ゲート電極Ｇ１に対するコンタクトプラグＣＰの接続態様は、種々選択することが可能である。
【００８２】
本変形例では、増幅用トランジスタＡＭＩのゲート電極Ｇ１のゲート幅方向の両端に幅広部ＧＷを形成することで、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界がゲート電極Ｇ１と平面視において重なる領域を、すべて幅広部ＧＷにより覆うことを可能としている。これにより、ゲート電極Ｇ１のゲート幅方向における両側の端部の直下において、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内に電流が流れることを防ぐことができる。したがって、図１〜図６に示した半導体装置よりも、１／ｆノイズを低減することができる。
【００８３】
ここで、図８および図９を用いて、周辺トランジスタのゲート幅が大きい場合と小さい場合とのそれぞれの場合における、本実施の形態の半導体装置の効果の違いについて説明する。図８および図９は、ノイズの変化量を説明するグラフである。
【００８４】
図８および図９のそれぞれは、縦軸を増幅用トランジスタの１／ｆノイズパワーＳｖｇ、つまり１／ｆノイズの電流ノイズスペクトル密度とするグラフである。すなわち、図８および図９の縦軸は、１／ｆノイズの量を示している。図８および図９のそれぞれのグラフの左側には図１９に示した比較例の増幅用トランジスタＡＭＩにおける１／ｆノイズの量の値を１００として規定した棒グラフ１Ａを示している。また、図８および図９のグラフの右側には、図７に示すように、ゲート幅方向の両端に幅広部ＧＷを有するゲート電極Ｇ１を含む増幅用トランジスタＡＭＩにおいて生じる１／ｆノイズの量を、棒グラフ１Ｂ、１Ｃとしてそれぞれ示している。
【００８５】
つまり、図８では、比較例における増幅用トランジスタの１／ｆノイズの量を示す棒グラフ１Ａと、本実施の形態の半導体装置と同様の構造を有する増幅用トランジスタの１／ｆノイズの量を示す棒グラフ１Ｂとを示している。また、図９では、比較例における増幅用トランジスタの１／ｆノイズの量を示す棒グラフ１Ａと、本実施の形態の半導体装置と同様の構造を有する増幅用トランジスタの１／ｆノイズの量を示す棒グラフ１Ｃとを示している。棒グラフ１Ｂおよび１Ｃは、いずれも上記比較例の増幅用トランジスタの１／ｆノイズの量を１００とした場合に、当該ノイズ量と比較して、本実施の形態の半導体装置の増幅用トランジスタの１／ｆノイズの量を示すものである。
【００８６】
図８は、増幅用トランジスタのゲート電極のゲート長を０．４μｍ、ゲート幅を９．６μｍとした場合の１／ｆノイズの量を示すグラフであり、図９は、増幅用トランジスタのゲート電極のゲート長を０．４μｍ、ゲート幅を３．２μｍとした場合の１／ｆノイズの量を示すグラフである。
【００８７】
言い換えれば、ゲート幅をＷ、ゲート長をＬとしたとき、図８においてはＬ／Ｗ＝０．４／９．６であり、図９においてはＬ／Ｗ＝０．４／３．２である。したがって、Ｌ／Ｗ比は、図８での測定対象である撮像素子より、図９での測定対象である撮像素子の方が大きい。
【００８８】
つまり、図８の測定対象の撮像素子よりも図９の測定対象の撮像素子の方が、増幅用トランジスタのゲート電極のゲート長に対する当該ゲート電極のゲート幅の比が小さい。ここで、フォトダイオードの占有面積を増大させ、周辺トランジスタを形成する領域の占有面積を小さくした半導体装置では、増幅用トランジスタのゲート電極のゲート幅は小さくなる。よって、このような半導体装置に本実施の形態の半導体装置のゲート構造を適用した場合に、増幅用トランジスタの１／ｆノイズを測定すると、図８の棒グラフ１Ｂよりも、図９の右側に示す棒グラフ１Ｃに近い測定結果が得られる。
【００８９】
図８に示すように、ゲート長に比べてゲート幅が大きい増幅用トランジスタでは、棒グラフ１Ａと棒グラフ１Ｂとの差が小さいことから、比較例に対し、本実施の形態の半導体装置のゲート構造を適用した増幅用トランジスタにおける１／ｆノイズの低下量は少ないことが分かる。これは、ゲート幅が大きいトランジスタでは、トランジスタ全体で生じる１／ｆノイズ成分中において、素子分離領域の近傍の活性領域内を電流が流れることに起因して生じるノイズの占める割合が小さいことを意味する。
【００９０】
つまり、ゲート長に比べてゲート幅が比較的大きい増幅用トランジスタでは、素子分離領域の近傍の活性領域内を流れる電流の割合が小さくなるため、素子分離領域の近傍を流れる電流に起因して生じる１／ｆノイズが、増幅用トランジスタの全体において生じる１／ｆノイズ成分中において占める割合は低くなる。よって、このようなレイアウトのゲート電極を有する増幅用トランジスタに対し幅広部を形成し、素子分離領域の近傍を流れる電流に起因して生じる１／ｆノイズを低減しても、増幅用トランジスタの全体において生じる１／ｆノイズに対するノイズの低減効果は小さい。
【００９１】
これに対し、図９に示すように、ゲート長に比べてゲート幅が比較的小さい増幅用トランジスタでは、棒グラフ１Ａよりも棒グラフ１Ｃの方が大幅に値が小さい。このことから、図７に示す本実施の形態の半導体装置のゲート構造を適用した増幅用トランジスタでは、上記比較例に示す増幅用トランジスタに対して大きく１／ｆノイズの量を低減することができることが分かる。図９の棒グラフ１Ｃの方が、図８の棒グラフ１Ｂよりも、棒グラフ１Ａに対する１／ｆノイズの減少量が大きいのは、トランジスタのゲート幅が小さくなるほど、トランジスタ全体で生じる１／ｆノイズ中において、素子分離領域の近傍の活性領域内を電流が流れることに起因して生じるノイズの占める割合が大きくなるためである。
【００９２】
つまり、ゲート幅が小さいほど、トランジスタの１／ｆノイズは、素子分離領域の近傍の活性領域内を電流が流れることを原因として生じるノイズが支配的になる。このため、撮像素子の表面におけるフォトダイオードの占有面積を大きくした半導体装置では、当該原因によるノイズの発生を防ぐことが可能な本実施の形態のゲート構造を、増幅用トランジスタのゲート電極に適用することで、効果的に１／ｆノイズを低減することができる。すなわち、本実施の形態の半導体装置の効果は、トランジスタのゲート幅が小さいほど顕著に得られる。
【００９３】
上記のように、本実施の形態のゲート構造を用いれば、フォトダイオードの占有面積を拡げることで撮像素子の性能を向上させた装置において、効果的に１／ｆノイズを低減することができるため、半導体装置の性能を向上させることができる。
【００９４】
（実施の形態２）
本実施の形態では、増幅用トランジスタのゲート電極の本数を複数本とすることで、実効的なゲート幅を大きくした場合の半導体装置について、図１０〜図１２を用いて説明する。なお、図１０〜図１２では、ゲート電極のゲート幅方向における両端に幅広部を形成する構造、つまり前記実施の形態１の変形例（図７参照）と似た構造について説明するが、図１３を用いて後述するように、幅広部がゲート電極のゲート幅方向における一方の端部にのみ形成されている場合であっても、１／ｆノイズを低減する効果を得ることができる。図１０は本実施の形態の半導体装置を示す平面レイアウトである。図１１は、図１０のＤ−Ｄ線における断面図である。図１２は、図１０のＥ−Ｅ線における断面図である。
【００９５】
図１０には、図３に対応する箇所の平面レイアウトを示している。本実施の形態の半導体装置において、フォトダイオード、転送用トランジスタおよびリセット用トランジスタなどの構造は、図１に示す構造と同様である。本実施の形態の半導体装置と前期実施の形態１の半導体装置との大きな違いは、増幅用トランジスタのゲート電極の本数が１本ではなく２本であり、当該２本のゲート電極が幅広部によって互いに接続されることで、一のゲート電極を構成している点にある。なお、図１０では、各ゲート電極に覆われた領域における、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界を破線により示している。
【００９６】
図１０に示すように、活性領域ＡＴ１の直上には、第１方向に延在する２本のゲート電極部ＧＰと、第１方向に延在する１本のゲート電極Ｇ２と第２方向に延在する２本の幅広部ＧＷが形成されている。ゲート電極Ｇ１のフィンガーである２本のゲート電極部ＧＰのそれぞれのゲート幅方向における一方の端部には幅広部ＧＷが接続されており、もう一方の端部には他の幅広部ＧＷが接続されている。このように、２本の幅広部ＧＷおよび２本のゲート電極部ＧＰにより、ゲート電極Ｇ１が構成されている。図７に示すゲート電極Ｇ１と同様に、図１０に示す２本の幅広部ＧＷのそれぞれは、活性領域ＡＴ１と素子分離領域ＳＴＩの境界を覆うように、当該境界に沿って延在しており、当該境界の近傍の活性領域ＡＴ１の上面を覆っている。
【００９７】
本実施の形態では、フォトダイオードの面積を大きくし、かつ増幅用トランジスタＡＭＩのゲート幅を大きくするために、増幅用トランジスタＡＭＩのゲート電極Ｇ１のフィンガー数を増やす構成を採用している。つまり、ゲート電極Ｇ１を構成するゲート電極部ＧＰの本数を複数本とし、第２方向に並べた複数のゲート電極部ＧＰを幅広部ＧＷにより接続することで、１個のゲート電極Ｇ１の実効的なゲート幅を大きくすることを可能としている。
【００９８】
図１０に示す２本のゲート電極部ＧＰの間の活性領域ＡＴ１内には、増幅用トランジスタＡＭＩのドレイン領域が形成されており、当該ドレイン領域の上面にはコンタクトプラグＣＰが接続されている。また、２本のゲート電極部ＧＰのそれぞれの横の活性領域ＡＴ１内であって、上記ドレイン領域が形成された側の反対側の活性領域ＡＴ１内には、増幅用トランジスタＡＭＩのソース領域が形成されている。
【００９９】
つまり、増幅用トランジスタＡＭＩは２個のソース領域を有しており、これらのソース領域は、それらの上部に接続されたコンタクトプラグＣＰおよび配線（図示しない）を介して互いに電気的に接続されている。このため、前期実施の形態１と異なり、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが共有するソース・ドレイン領域の上面には、コンタクトプラグＣＰが接続されている。
【０１００】
次に、図１１に、増幅用トランジスタＡＭＩのゲート電極Ｇ１を構成する１本のゲート電極部ＧＰを、ゲート幅方向に沿って切断した断面図を示す。図１１に示す構造は図５に示す構造とほぼ同様であるが、ゲート電極部ＧＰが２本の幅広部ＧＷに挟まれて配置されており、ゲート電極部ＧＰのゲート幅方向における両端は、いずれも素子分離領域ＳＴＩと活性領域ＡＴ１との境界の直上に達していない。つまり、ゲート幅方向における活性領域ＡＴ１の両側の側壁のそれぞれと、素子分離領域ＳＴＩとが接する境界の直上には、いずれもゲート電極部ＧＰよりもゲート長が大きい幅広部ＧＷが配置されている。したがって、活性領域ＡＴ１の両端の当該境界に隣接する活性領域ＡＴ１の上面は、幅広部ＧＷに覆われている。
【０１０１】
次に、図１２に、増幅用トランジスタＡＭＩのドレイン領域を、ゲート幅方向に沿って切断した断面図を示す。図１２に示す構造は図６に示す構造と似ているが、ゲート幅方向における活性領域ＡＴ１の両側の側壁と、素子分離領域ＳＴＩとが接する境界のそれぞれの直上に幅広部ＧＷが配置されている点で、前期実施の形態１とは異なる。つまり、ゲート幅方向における活性領域ＡＴ１の両端のそれぞれの直上に幅広部ＧＷが形成されており、それらの幅広部ＧＷの間の半導体基板ＳＢの上面は、ゲートパターンから露出している。
【０１０２】
２本の幅広部ＧＷから露出している活性領域ＡＴ１の上面には、拡散層ＤＦおよびエクステンション領域ＥＸが形成されている。これに対し、２本の幅広部ＧＷから露出していない活性領域ＡＴ１の上面には、拡散層ＤＦおよびエクステンション領域ＥＸが形成されていない領域がある。
【０１０３】
次に、比較例である半導体装置の平面レイアウトを示す図２０を用いて、本実施の形態の半導体装置の効果について説明する。図２０は、図１９に対応する箇所の平面レイアウトである。図２０に示す比較例の撮像素子は、図１９を用いて説明した撮像素子と似たレイアウトを有しているが、ゲート電極部ＧＰが２本設けられている点で、図１９に示す構造と異なる。
【０１０４】
図１を用いて説明したように、撮像素子におけるフォトダイオードの面積の占有率を増大させた場合、周辺トランジスタのゲート電極のゲート幅を大きく確保することは困難となる。増幅用トランジスタのゲート幅の減少は１／ｆノイズの増大に大きく影響するが、増幅用トランジスタＡＭＩのゲート電極の本数を増やして実効的なゲート幅を大きくすれば、１／ｆノイズを低減することができる。そこで、比較例である図２０に示す半導体装置では、増幅用トランジスタＡＭＩのゲート電極Ｇ７を構成するゲート電極部ＧＰを２本配置し、それらのゲート電極部ＧＰを素子分離領域ＳＴＩの直上のゲート配線ＧＷＧにより互いに電気的に接続している。２本のゲート電極部ＧＰおよびゲート配線ＧＷＧは１個のゲート電極Ｇ７を構成している。
【０１０５】
ここで、図１９に示す装置と異なり、増幅用トランジスタＡＭＩと選択用トランジスタＳＥＬとが共有するソース・ドレイン領域の上面には、コンタクトプラグＣＰが接続されている。ゲート配線ＧＷＧは、幅広部ＧＷ（図１０参照）と異なり、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界の直上、および、活性領域ＡＴ１の直上には形成されていない。
【０１０６】
つまり、ゲート配線ＧＷＧは素子分離領域ＳＴＩの直上にのみ形成されており、２本のゲート電極部ＧＰを互いに接続する役割と、また、コンタクトプラグＣＰをゲート電極Ｇ７に接続する供給部にゲートパターンを引き出す役割とを有している。したがって、ゲート配線ＧＷＧを設けても、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内に電流が流れることに起因して発生する１／ｆノイズを低減する効果を奏することはない。
【０１０７】
１／ｆノイズを低減する観点から、フォトダイオードＰＤ１、ＰＤ２の占有面積を拡大した構成では、図２０に示すように増幅用トランジスタＡＭＩのゲート電極部ＧＰを複数本に増やし、ゲート電極Ｇ７の実効的なゲート幅を大きくすることが考えられる。
【０１０８】
これに対し、図８および図９を用いて説明したように、各ゲート電極、つまり各ゲート電極部ＧＰのゲート幅が小さい場合、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内に電流が流れることに起因して発生する１／ｆノイズが増大する問題がある。特に、図２０に示す比較例のように、ゲート電極部ＧＰの本数を複数に増やした場合には、ゲート電極Ｇ７と上記境界とが重なる箇所が増えるため、当該境界近傍の活性領域ＡＴ１内に電流が流れることに起因して発生する１／ｆノイズの増大が顕著となる問題がある。つまり、図１９に示す比較例に比べ、図２０に示すようにフィンガー数を増やした場合には、１／ｆノイズがさらに増大する。
【０１０９】
これに対し、図１０に示す本実施の形態の半導体装置では、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界および当該境界近傍の活性領域ＡＴ１を、ゲート電極部ＧＰよりもゲート長が大きい幅広部ＧＷにより覆っている。つまり、ゲート電極部ＧＰの延長先の当該境界近傍の活性領域ＡＴ１を幅広部ＧＷにより覆うことで、幅広部ＧＷよりもゲート長が小さいゲート電極であるゲート電極部ＧＰは、当該境界から離間している。
【０１１０】
増幅用トランジスタＡＭＩのソース・ドレイン領域はゲート電極Ｇ１をマスクとして活性領域ＡＴ１内に形成されるため、ソース・ドレイン領域は幅広部ＧＷの直下の領域には殆ど形成されない。また、幅広部ＧＷはゲート長が大きいため、幅広部ＧＷを挟むようにソース・ドレイン領域が形成されていても、一対の当該ソース・ドレイン領域間は大きく離間している。
【０１１１】
以上より、幅広部ＧＷの直下の活性領域ＡＴ１内、つまり、上記境界近傍の活性領域ＡＴ１内は、増幅用トランジスタＡＭＩの動作時において、ゲート電極部ＧＰの直下のチャネル領域よりも抵抗値が高くなる。したがって、幅広部ＧＷの直下にはチャネルが形成されにくいため、ゲート電極Ｇ１の直下の上記境界近傍の活性領域ＡＴ１内に電流が流れることを防ぐことができる。このため、上記境界近傍の活性領域ＡＴ１内に電流が流れることにより生じる１／ｆノイズの発生を防ぐことができる。これにより、フォトダイオードの占有面積を拡大しつつ、撮像素子の読み出しノイズを低減することができるため、半導体装置の性能を向上させることが可能である。
【０１１２】
次に、本実施の形態の半導体装置の変形例の平面レイアウトを、図１３に示す。図１３は、図１０と対応する箇所の平面レイアウトである。図１３に示す変形例の増幅用トランジスタＡＭＩと、図１０を用いて説明した増幅用トランジスタＡＭＩとの違いは、図１３の変形例において、ゲート電極部ＧＰのゲート幅方向の一方の端部のみに幅広部ＧＷが接続されている点にある。したがって、ゲート電極部ＧＰの他方の端部では、幅広部ＧＷよりもゲート長が小さいゲート電極部ＧＰが、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界および当該境界近傍の活性領域ＡＴ１の上部を覆うように延在している。
【０１１３】
前期実施の形態１において図１〜図６を用いて説明したように、ゲート電極部ＧＰのゲート幅方向における一方の端部にのみ幅広部ＧＷを形成した場合であっても、幅広部ＧＷの直下の当該境界近傍の活性領域ＡＴ１内に電流が流れることを防ぐことができるため、１／ｆノイズを低減する効果を得ることができる。ゲート幅方向におけるゲート電極部ＧＰの両端に幅広部ＧＷを形成するよりも、図１３に示すように、ゲート幅方向におけるゲート電極部ＧＰの一方の端部のみに幅広部ＧＷを形成する方が、より狭い領域に増幅用トランジスタＡＭＩを形成することができ、フォトダイオードの占有率を高めることができる。
【０１１４】
また、図１０では、幅広部ＧＷを幅広部ＧＷの延在方向、つまり第２方向において、活性領域ＡＴ１の端部よりも外側にさらに伸ばし、幅広部ＧＷを伸ばした先の端部の上面にコンタクトプラグＣＰを接続した構成を示した。これに対し、図１３に示す変形例では、幅広部ＧＷの延在方向の端部から、ゲート電極部ＧＰのゲート幅方向において素子分離領域ＳＴＩ側に幅広部ＧＷのパターンを伸ばし、その延伸先の端部の上面にコンタクトプラグＣＰを接続する構造を採用している。このように、ゲート電極Ｇ１に対するコンタクトプラグＣＰの接続態様は、種々選択することができる。
【０１１５】
次に、本実施の形態の半導体装置の他の変形例の平面レイアウトを、図１４に示す。図１４は、図１を用いて説明した構成とは異なり、転送用トランジスタ、リセット用トランジスタ、選択用トランジスタおよび増幅用トランジスタを含む各トランジスタのゲート電極の延在方向を揃えた場合の複数の画素のレイアウトを示すものである。図１４では、マトリクス状に並ぶ複数の画素ＰＥのうち、４個の画素ＰＥを示している。ここでは、第２方向に並ぶ２個のフォトダイオードＰＤ１と、第２方向に並ぶ２個のフォトダイオードＰＤ２とをそれぞれ示している。フォトダイオードＰＤ１およびＰＤ２は、第１方向において交互に配置されている。各画素ＰＥはフォトダイオードＰＤ１またはＰＤ２を１個有している。
【０１１６】
各フォトダイオードＰＤ１、ＰＤ２のそれぞれの１辺に沿うようにゲート電極Ｇ４が形成され、ゲート電極Ｇ４と、フォトダイオードＰＤ１またはＰＤ２の当該１辺から突出する活性領域であるドレイン領域と、フォトダイオードＰＤ１またはＰＤ２を構成するｎ型拡散層であるソース領域とは、転送用トランジスタＴＸ１を構成している。図１では上記突出部を転送用トランジスタＴＸ１およびＴＸ２が共有していたが、図１４では、各転送用トランジスタＴＸ１のドレイン領域は他の転送用トランジスタＴＸ１と共有されていない。
【０１１７】
第１方向においてフォトダイオードＰＤ１およびＰＤ２間に配置された活性領域ＡＴ１上の選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩは、図１０を用いて説明した構造と同様の構造で形成されている。ただし、図１と異なり、活性領域ＡＴ１が配置された領域であるフォトダイオードＰＤ１およびＰＤ２間の領域には、活性領域ＡＴ２およびリセット用トランジスタは配置されていない。
【０１１８】
リセット用トランジスタＲＳＴおよび活性領域ＡＴ２は、第１方向において隣り合うフォトダイオードＰＤ２およびフォトダイオードＰＤ１の間に配置されており、当該フォトダイオードＰＤ２と第１方向において隣り合う他のフォトダイオードＰＤ１との間に選択用トランジスタＳＥＬ、増幅用トランジスタＡＭＩおよび活性領域ＡＴ１が配置されている。つまり、フォトダイオードＰＤ１またはＰＤ２に対し、第１方向における一方の外側には選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが隣接して形成され、他方の外側にはリセット用トランジスタＲＳＴが隣接して形成されている。言い換えれば、第１方向において、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩと、リセット用トランジスタＲＳＴとの間に、フォトダイオードＰＤ１またはＰＤ２が配置されている。
【０１１９】
また、フォトダイオードＰＤ１およびＰＤ２の間において、活性領域ＡＴ２の近傍には、グランド電位を供給する活性領域である接地部ＧＮＤが形成されており、接地部ＧＮＤの上面にはコンタクトプラグが接続されている。接地部は、図１を用いて説明した撮像素子においても、図示していない領域に形成されている。なお、本変形例の各画素ＰＥは、図２を用いて説明した動作と同様の態様で動作する。
【０１２０】
本変形例において、増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬ、リセット用トランジスタＲＳＴおよび転送用トランジスタＴＸ１のそれぞれが有するゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４のそれぞれのゲート幅方向はいずれも同一方向を向いている。
【０１２１】
本変形例においても、図１０〜図１２を用いて説明した本実施の形態の半導体装置と同様の効果を得ることができる。すなわち、画素を構成するフォトダイオードおよび各トランジスタのレイアウトは、種々選択可能である。なお、図１４に示すレイアウトにおいて、前期実施の形態１と同様に、ゲート電極Ｇ１を構成するゲート電極部ＧＰを１本のみとする構成を採用してもよい。
【０１２２】
（実施の形態３）
本実施の形態では、増幅用トランジスタにおいて、素子分離領域および活性領域の境界近傍の活性領域内に暗電流が流れることを防ぐために、当該境界近傍の活性領域内に、増幅用トランジスタのチャネル領域と同じ導電型の不純物を導入した構成について、図１５〜図１７を用いて説明する。図１５は図３と対応する箇所における、本実施の形態の半導体装置の平面レイアウトである。図１６は図１５のＦ−Ｆ線における断面図である。図１７は図１５のＧ−Ｇ線における断面図である。
【０１２３】
図１５に示す選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩは、図７に示す選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩと同様の構造を有している。ただし、図１５に示す本実施の形態の半導体装置では、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内に、ｐ型の不純物（例えばＢ（ホウ素））が比較的高い濃度で導入されることで、拡散層ＤＬが形成されている。
【０１２４】
図１５では、ゲート電極Ｇ１、Ｇ２に覆われた素子分離領域ＳＴＩと活性領域ＡＴ１との境界を破線で示し、ゲート電極Ｇ１、Ｇ２に覆われた拡散層ＤＬの輪郭も破線で示している。
【０１２５】
拡散層ＤＬは、半導体装置の形成工程において、まず半導体基板を用意し、その後素子分離領域ＳＴＩを埋め込むための分離溝を形成した後、例えば、当該分離溝を形成するエッチング工程において使用したマスクを介してイオン注入を行うことで半導体基板ＳＢ内に形成された半導体層である。当該イオン注入工程では、増幅用トランジスタＡＭＩのチャネル領域の導電型であるｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの表面に打ち込む。
【０１２６】
このため、拡散層ＤＬは平面視において、活性領域ＡＴ１の輪郭である各辺に沿って環状に形成されている。上記分離溝を開口した状態でイオン注入により拡散層ＤＬを形成するため、図１６および図１７に示すように、素子分離領域ＳＴＩの側壁に隣接する半導体基板ＳＢ内のみならず、素子分離領域ＳＴＩの底面に隣接する半導体基板ＳＢ内にも拡散層ＤＬが形成されている。図１６および図１７では、半導体基板ＳＢ内における拡散層ＤＬの輪郭を破線で示している。
【０１２７】
上記のように、拡散層ＤＬは、その直上のゲート電極により構成されるトランジスタの導電型とは異なる導電型を有する半導体層である。すなわち、ｎチャネル型のＭＯＳＦＥＴである増幅用トランジスタＡＭＩのゲート電極Ｇ１の直下の拡散層ＤＬは、ｎ型に対して逆種のｐ型を有する半導体層である。同様に、ｎチャネル型のＭＯＳＦＥＴである選択用トランジスタＳＥＬのゲート電極Ｇ２の直下の拡散層ＤＬは、ｎ型に対して逆種のｐ型を有する半導体層である。
【０１２８】
図１６には、ゲート電極Ｇ１（図１５参照）が形成されていない領域における、増幅用トランジスタＡＭＩ（図１５参照）のソース領域の断面を示している。半導体基板ＳＢの主面側の表面であって、素子分離領域ＳＴＩと隣接する領域には、ｐ型の拡散層ＤＬが形成されている。素子分離領域ＳＴＩから露出する活性領域ＡＴ１の上面には、ｎ型の拡散層ＤＦが形成されている。ここではゲート電極Ｇ１を構成する幅広部は形成されていないため、拡散層ＤＦはゲート電極Ｇ１のゲート幅方向における活性領域ＡＴ１の端部から他方の端部に亘って形成されている。拡散層ＤＦにより構成される増幅用トランジスタＡＭＩのソース領域にはコンタクトプラグが接続されていない。
【０１２９】
図１７には、図５を用いて説明した構造と同様の構造を示している。ただし、半導体基板ＳＢの主面側の表面であって、素子分離領域ＳＴＩと隣接する領域には、ｐ型の拡散層ＤＬが形成されている。つまり、ゲート電極Ｇ１を構成する幅広部ＧＷの直下において、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内には、拡散層ＤＬが形成されている。
【０１３０】
図１５〜図１７に示す拡散層ＤＬが形成された領域では、しきい値電圧が大きくなるため、当該領域では電流が流れにくくなり、増幅用トランジスタＡＭＩに暗電流が流れることを防ぐことができる。つまり、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内には拡散層ＤＬが形成されていることで、暗電流の発生を防ぐことができる。しかし、拡散層ＤＬを形成すると、トランジスタの１／ｆノイズが増大する問題がある。
【０１３１】
したがって、ゲート電極Ｇ１のゲート幅方向における端部に、ゲート電極部ＧＰよりもゲート長が大きい幅広部ＧＷを設けると共に、拡散層ＤＬを形成することで、暗電流の発生を防ぎ、かつ、１／ｆノイズを低減する効果を得ることができる。
【０１３２】
なお、拡散層ＤＬは、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが形成された活性領域ＡＴ１以外の活性領域（例えば図１に示す活性領域ＡＴ２、フォトダイオードＰＤ１およびＰＤ２）には形成しないことが望ましい。これは、増幅用トランジスタＡＭＩに比べて暗電流の発生が問題とならない転送用トランジスタまたはリセット用トランジスタなどの下部の活性領域内に拡散層ＤＬを形成すると、転送用トランジスタまたはリセット用トランジスタなどの素子の性能が低下する虞があるためである。また、増幅用トランジスタ以外のトランジスタのゲート電極には幅広部ＧＷを形成していないため、各トランジスタに拡散層ＤＬを形成することで当該トランジスタにおける１／ｆノイズが増大する虞がある。
【０１３３】
したがって、拡散層ＤＬを形成する箇所を選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが形成された活性領域ＡＴ１内に限定することで、半導体装置の性能を向上させることができる。
【０１３４】
上記のように、増幅用トランジスタＡＭＩを構成するゲート電極Ｇ１の直下において、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域に拡散層ＤＬを形成することで、暗電流の発生を抑えることができる。したがって、暗電流の発生を抑える観点から、拡散層ＤＬを形成する領域は、ゲート電極Ｇ１の直下の領域のみであってもよい。そこで、図１８に、本実施の形態の半導体装置の変形例の平面レイアウトとして、ゲート電極Ｇ１の直下のみに拡散層ＤＬを形成し、ゲート電極Ｇ１から露出する活性領域ＡＴ１内に拡散層ＤＬを形成していない構造を示す。
【０１３５】
図１８に示す構造と、図１５に示す構造との相違点は、拡散層ＤＬのレイアウトのみである。図１８に示すように、拡散層ＤＬは、幅広部ＧＷの延在方向に沿って、幅広部ＧＷの直下における、活性領域ＡＴ１と素子分離領域ＳＴＩとの境界近傍の活性領域ＡＴ１内にのみ形成されている。このような構造であっても、図１５〜図１７を用いて説明した半導体装置と同様に、増幅用トランジスタＡＭＩの１／ｆノイズを低減する効果を得ることができる。
【０１３６】
図１８に示す構造を形成する工程では、まず半導体基板の上面に素子分離領域ＳＴＩを形成するための分離溝を開口した後、分離溝を形成するエッチング工程において使用したマスクを除去し、その後、幅広部を形成する領域を開口するレジストパターンを形成した後、当該レジストパターンをマスクとしてイオン注入を行うことで、拡散層ＤＬを形成する。
【０１３７】
当該変形例の半導体装置では、増幅用トランジスタＡＭＩに比べて暗電流の発生が殆ど問題とならない選択用トランジスタＳＥＬの下部の活性領域ＡＴ１内に拡散層ＤＬを形成しないことで、選択用トランジスタＳＥＬの性能が低下することを防ぐことができる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
例えば、リセット用トランジスタは選択用トランジスタおよび増幅用トランジスタと同一の活性領域上に形成されていてもよい。
【０１４０】
また、図１０ではゲート電極部ＧＰを２本形成することについて説明したが、ゲート電極部ＧＰは２本に限らず３本以上の複数本であってもよい。フィンガー数が大きいほど、活性領域および素子分離領域間の境界とゲート電極とが重なる領域が増えるため、前記実施の形態２の効果をより大きく得ることができる。また、フィンガー数が大きいほど、各フィンガー、つまり各ゲート電極部のゲート幅を小さくすることができるため、よりフォトダイオードの占有率を高めることができ、撮像素子の性能を向上させることができる。
【符号の説明】
【０１４１】
ＡＭＩ    増幅用トランジスタ
ＡＴ１、ＡＴ２    活性領域
ＣＬ    層間絶縁膜
ＣＰ    コンタクトプラグ
ＤＦ    拡散層
ＤＬ    拡散層
ＥＸ    エクステンション領域
Ｇ１〜Ｇ７    ゲート電極
ＧＦ    ゲート絶縁膜
ＧＮＤ    接地部
ＧＰ    ゲート電極部（ゲート電極）
ＧＷ    幅広部（ゲート電極）
ＧＷＧ    ゲート配線
ＩＬ    層間絶縁膜
Ｍ１    配線
ＰＤ１、ＰＤ２    フォトダイオード
ＰＥ    画素
ＰＷ    ｐ型ウエル
ＲＳＴ    リセット用トランジスタ
Ｓ１    シリサイド層
ＳＢ    半導体基板
ＳＥＬ    選択用トランジスタ
ＳＷ    サイドウォール
ＴＸ１、ＴＸ２    転送用トランジスタ
【図１】
2015138851.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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