(57)【要約】【課題】高速動作と耐圧の向上を両立する。【解決手段】この半導体装置１０においては、底部電極２８によって帰還容量が低減する。一方、この底部電極２８においては、下側に凸形状とされた電極凸部２８１が複数形成されており、電極凸部２８１が形成された箇所では溝２４の底面のｎ−層２２との間の間隔が局所的に狭くなっている。複数の電極凸部２８１を設けることによって耐圧を高めることができる。また、出力容量Ｃｏｅｓの増大も抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御される半導体装置であって、
前記溝の内部において、前記ゲート電極と前記溝の底面との間に、前記溝の底面と前記酸化膜を介して対向し、前記底面側に局所的に突出した複数の電極凸部を具備する底部電極が、前記溝の側面、底面、及び前記ゲート電極との間にそれぞれ前記酸化膜を挟んで形成されたことを特徴とする半導体装置。
【請求項２】
前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記底部電極は、前記第１の主電極と電気的に接続されたことを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図５は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置１１０）の構成の一例を示す断面図である。図５において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（トレンチ）８５が形成されている。溝８５は、図５における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８５の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８５を埋め込むように形成されている。
【０００４】
また、半導体基板８０の表面側においては、溝８５の両側に、ソース領域となるｎ＋層８８が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極（第２の主電極）９０が形成されている。一方、半導体基板８０の表面側においては層間絶縁層９１が溝８５を覆うように形成されているため、ソース電極８９は、ｎ＋層８８とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図５に示された範囲外の表面側において、例えば溝８５の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図５に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８５毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８５の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８８の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極（第２の主電極）８９とドレイン電極（第１の主電極）９０との間の電流のスイッチング制御をすることができる。各溝８５毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
このパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓを小さくする必要がある。図５の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。ここで、図５の構造においては、トレンチ８５底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。酸化膜８６を厚くすることによってＣｒｓｓを小さくすることができることは明らかであるが、動作速度以外のＭＯＳＦＥＴの特性も酸化膜８６の厚さに大きく依存するため、酸化膜８６の厚さは、通常は動作速度以外において所望の特性が得られるように設定される。このため、層間絶縁層９１とは異なり、酸化膜８６は、半導体層（ｐ−層８３等）との間の界面特性が特に良好となる熱酸化によって薄く形成される。この場合、Ｃｒｓｓを低減することは困難である。
【０００６】
こうした問題を解決するために、特許文献１には、図６に示されるように、溝８５の底部にゲート電極８７、酸化膜８６とそれぞれ同様の構成をもつ第１半導体層９２、第１酸化膜９３を設け、その上に上記のゲート電極８７、酸化膜８６を形成した構成が記載されている。
【０００７】
この構造によれば、ゲート電極８７とｎ−層８２との間の容量を低減することができるため、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８５の側面におけるｐ−層８３上（側面）の酸化膜８６を薄くすることができるため、動作速度以外においても良好な特性のパワーＭＯＳＦＥＴを得ることができる。
【０００８】
同様の構造でＩＧＢＴを構成することもでき、この場合、例えば、ｎ＋層８１をｐ＋層（コレクタ層）に置き換え、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置き換えた構造とすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−９３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の技術においても、第１酸化膜９３が酸化膜８６と同様に薄い場合には、Ｃｒｓｓを充分低減することが困難であることは明らかである。
【００１１】
更に、特許文献１に記載の技術においてＣｒｓｓを低減するためには、第１半導体層９２をソース電極８９と同電位とすることが有効である。この場合、オフ時にドレイン電極９０に高電圧が印加された場合においては、溝２５下のｎ−層８２に空乏層が形成される場合があり、この空乏層内の電界強度は特に高くなる。このため、この空乏層の図６における上下方向の幅が狭いと空乏層内の電界強度が局所的に高くなり、耐圧はこの部分で制限され、耐圧が低下する。
【００１２】
ここで、Ｃｒｓｓを低下させるために第１酸化膜９３を厚くすると、この空乏層の幅は狭くなるため、耐圧が低下する。すなわち、高速動作と耐圧の向上を両立することは困難であった。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御される半導体装置であって、前記溝の内部において、前記ゲート電極と前記溝の底面との間に、前記溝の底面と前記酸化膜を介して対向し、前記底面側に局所的に突出した複数の電極凸部を具備する底部電極が、前記溝の側面、底面、及び前記ゲート電極との間にそれぞれ前記酸化膜を挟んで形成されたことを特徴とする。
本発明の半導体装置は、前記溝の幅が前記溝の深さよりも大きいことを特徴とする。
本発明の半導体装置において、前記底部電極は、前記第１の主電極と電気的に接続されたことを特徴とする。
【発明の効果】
【００１５】
本発明は以上のように構成されているので、高速動作と耐圧の向上を両立することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置における底部電極の形状とその下側に形成される空乏層の形状の関係を模式的に示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。
【図５】従来のトレンチゲート型の半導体装置の一例の構造を示す断面図である。
【図６】従来のトレンチゲート型の半導体装置の他の一例の構造を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のＩＧＢＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。溝内におけるゲート電極の下側にはゲート電極と同様に酸化膜を介して溝の内面と対向する底部電極が形成されている。この底部電極は図６における第１半導体層９２に対応するが、その断面形状に特徴を有する。
【００１８】
図１は、この半導体装置（ＩＧＢＴ）１０の構造を示す断面図である。この半導体装置１０は、シリコンで構成された半導体基板２０中に形成された溝（トレンチ）中にゲート電極が形成された構成を具備するトレンチゲート型の素子である。図１において、この半導体基板２０においては、コレクタ層となるｐ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成されている。半導体基板２０の表面側には、ｐ−層２３を貫通する溝（トレンチ）２４が形成されている。溝２４は、図１における紙面と垂直方向に延伸して並行に複数形成されている。
【００１９】
半導体基板２０の表面側においては、溝２４の両側に、ｎ＋層２５が形成されている。溝２４の内部には、酸化膜２６中にゲート電極２７と底部電極２８が埋め込まれた構造が設けられている。ゲート電極２７の上側には、層間絶縁層２９が形成され、図中における半導体基板２０の表面全体を覆ってエミッタ電極（第１の主電極）３０が形成されている。エミッタ電極３０は、ｎ＋層２５とｐ-層２３に接続され、層間絶縁層２９によりゲート電極２７とは絶縁される。エミッタ電極３０には、図示の範囲外においてボンディングパッドが接続され、この上にボンディングワイヤが接続されることによって、エミッタ電極３０への外部からの電気的接続がなされる。ゲート電極２７は、図示の範囲外におけるエミッタ電極３０が形成されない箇所から取り出され、別のボンディングパッドに接続され、同様に外部と電気的に接続される。なお、実際には図１の構造は紙面と垂直に複数並列に接続され、各々におけるゲート電極２７は図示の範囲外で電気的に並列に接続される。また、半導体基板２０の裏面全面には、ｐ＋層（コレクタ層）２１と電気的に接続されるコレクタ電極（第２の主電極）３１が形成されている。
【００２０】
また、底部電極２８は、図示の範囲外でエミッタ電極３０と接続される。このため、底部電極２８の電位は、エミッタ電極３０の電位と等しくなり、この電位はゲート電極２７、コレクタ電極３１の電位とは独立に制御される。
【００２１】
この半導体装置１０において、底部電極２８は図６における第１半導体層９２と同様に機能し、これによって帰還容量が低減することは明らかである。一方、この底部電極２８においては、下側に凸形状とされた電極凸部２８１が複数形成されており、電極凸部２８１が形成された箇所では溝２４の底面のｎ−層２２との間の間隔が局所的に狭くなっている。あるいは、電極凸部２８１が形成された箇所では直下の酸化膜２６は局所的に薄くなっている。また、電極凸部２８１が形成された箇所以外においては、底部電極２８と溝２５の底面との間の間隔は、ゲート電極２７と溝２５の側面との間の間隔よりも広くなっている。あるいは、電極凸部２８１が形成された箇所以外においては、底部電極２８と溝２４の底面との間の酸化膜２６は、ゲート電極２７と溝２４の側面との間の酸化膜２６よりも厚くなっている。
【００２２】
この構造による作用について、図２に説明する。図２（ａ）は、上記の電極凸部２８１を具備しない平坦な底部電極３８が用いられた場合に、コレクタ電極３１に高電圧が印加された場合に、その直下において酸化膜２６を介してｎ−層２２に形成される空乏層端部Ｌの形状を示す。この場合には空乏層端部Ｌは平坦な形状となる。また、空乏層幅（空乏層端部Ｌの酸化膜２６（ｎ−層２２上端部）からの距離）Ｘ０は、底部電極３８下の酸化膜２６の厚さＤ０に応じて定まり、Ｄ０が大きな場合にはＸ０は小さくなる。Ｘ０が小さい場合には空乏層内部の電界強度が高まるために、エミッタ・コレクタ間の耐圧が低下する。このため、この観点からはＤ０を小さくすることが好ましい。しかしながら、Ｄ０を小さくした場合には、底部電極３８とｎ−層２２との間の容量が大きくなり、エミッタ電極３０・コレクタ電極３１間の容量が大きくなるために、出力容量Ｃｏｅｓを低減することが困難である。
【００２３】
これに対して、図２（ｂ）は、上記の電極凸部２８１を具備する底部電極２８を用いた場合の空乏層端部Ｌの形状を示す。電極凸部２８１が存在しない箇所における酸化膜２６の厚さは前記と同じＤ０とし、電極凸部２８１の箇所では酸化膜２６の厚さはＤ１（Ｄ１＜Ｄ０）とする。このため、電極凸部２８１の直下では空乏層端部Ｌは図２（ａ）よりも下側になる。電極凸部２８１が存在するために底部電極２８の下側の形状は階段状に変動するが、空乏層端部Ｌは連続的な形状となり、曲線的に変化する。このため、電極凸部２８１が存在しない箇所の直下の空乏層幅も図２（ａ）におけるＸ０よりも大きくなる。このため、複数の電極凸部２８１を設けることによって耐圧を図２（ａ）の構成よりも高めることができる。
【００２４】
また、図２（ｂ）においては、電極凸部２８１が形成された箇所においては、底部電極２８とｎ−層２２との間の容量が局所的に大きくなるため、これによってエミッタ電極３０・コレクタ電極３１間の容量が大きくなるおそれがある。このため、電極凸部２８１の図２（ｂ）における水平方向における面積を小さくすることが好ましい。これによって、エミッタ電極３０・コレクタ電極３１間の容量の増大を抑制し、出力容量Ｃｏｅｓの増大も抑制することができる。このため、面積の小さな電極凸部２８１を複数分散して形成することが好ましい。
【００２５】
このように、この半導体装置１０においては、平坦な形状の底部電極を用いた場合と同等の低い帰還容量を得ると同時に出力容量を低減させ、かつ耐圧を高くすることができる。あるいは、平坦な形状の底部電極を用いた場合と同等の耐圧を得る場合に、出力容量をより低減することができる。
【００２６】
図３、４は、この半導体装置１０の製造方法を示す工程断面図である。ここでは、一つの溝２４に関わる構造のみについて示す。
【００２７】
まず、図３（ａ）に示されるように、ｐ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成された半導体基板２０における溝２４が形成されるべき箇所の表面（ｐ−層２３中）に、溝２４よりも広い幅とされたｎ＋層２５をイオン注入等によって形成する。
【００２８】
次に、図３（ｂ）に示されるように、ｎ＋層２５が形成された領域中に溝２４を形成する（溝形成工程）。溝２４は、例えばフォトレジストをマスクとして半導体基板２０をドライエッチングすることによって形成することができる。溝２４は、ｐ−層２３を貫通し、ｎ−層２２に達する深さとされる。
【００２９】
次に、図３（ｂ）の構造を熱酸化することによって、溝２４内を含む半導体基板２０の表面全体にゲート酸化膜２６１（酸化膜２６）を形成する。ゲート酸化膜２６１は、溝２４が形成された半導体基板２０の表面に一様な厚さで薄く形成される。この厚さは、ＩＧＢＴの閾値電圧等の諸特性に応じて適宜設定され、通常は１００ｎｍ以下とされる。ゲート酸化膜２６１は、ＳｉＯ２を主成分とする。
【００３０】
次に、図３（ｃ）の構造とされたウェハに対して、ＣＶＤ法等によって、ゲート酸化膜２６１と同様の成分（ＳｉＯ２）で構成された第１追加酸化膜２６２（酸化膜２６）をゲート酸化膜２６１よりも厚く形成する。この際、コンフォーマルに成膜が行われない成膜条件を用いることにより、溝２４の側壁には第１追加酸化膜２６２がほとんど形成されず、溝２４の底面と半導体基板２０の上面のみに第１追加酸化膜２６２を形成することができる。これにより、図３（ｄ）に示されるように、溝２４の底面で酸化膜２６は厚くなる。
【００３１】
次に、図３（ｅ）に示されるように、溝２４の底面で厚くされた酸化膜２６の表面に、電極凸部２８１に対応する複数の溝（底部酸化膜溝２６Ａ）をドライエッチングにより形成する。
【００３２】
次に、導電性をもつように高濃度にドーピングされた多結晶シリコン（ゲート電極材料）をＣＶＤ法によって成膜した後に、パターニングすることによって、図３（ｆ）に示されるように底部電極２８を形成する。この際、底部酸化膜溝２６Ａが底部電極２８で埋め込まれるように、底部電極２８が形成される。
【００３３】
次に、図３（ｇ）に示されるように、前記の第１追加酸化膜２６２と同様の第２追加酸化膜２６３を再度成膜する。第２追加酸化膜２６３の成膜条件は第１追加酸化膜２６２と同様であり、溝２４の側壁には第２追加酸化膜２６３がほとんど形成されない条件とされる。
【００３４】
次に、図３（ｈ）に示されるように、第２追加酸化膜２６３が形成された状態の溝２４内を埋め込み、図示の範囲内では他の場所には形成されないように、ゲート電極２７を形成する。ゲート電極２７の材料、形成方法、パターニング方法は、底部電極２８と同様である。ただし、ゲート電極２７で溝２４が埋め込まれるように、多結晶シリコンは、底部電極２８を形成する場合よりも厚く成膜される。
【００３５】
次に、図４（ｉ）に示されるように、表面に露出したゲート電極２７を覆う層間絶縁層２９を形成する。層間絶縁層２９の材料、形成方法は第１追加酸化膜２６２、第２追加酸化膜２６３と同様である。層間絶縁層２９は、ゲート電極２７とこの上に形成されるエミッタ電極３０との間の絶縁性（耐圧）が充分となるように厚く形成される。また、表面のｎ＋層２５は少なくとも部分的に層間絶縁層２９から露出するように、層間絶縁層２９及びその下の酸化膜２６はパターニングされる。
【００３６】
その後、図４（ｊ）に示されるように、表面にエミッタ電極３０、裏面にコレクタ電極３１を形成することにより、図１の半導体装置１０が製造される。なお、図４（ｊ）に示された領域においては表面全面にエミッタ電極３０が形成されているが、実際には、コレクタ電極３１とは異なり、エミッタ電極３０は半導体装置１０の表面全面には形成されない。実際には溝２４は図３、４における紙面と垂直方向に延伸しており、その端部においてゲート電極２７は、エミッタ電極３０と接さないように表面側において引き出されるようにパターニングされる。この際、複数の溝２４に対応する複数のゲート電極２７は電気的に接続される。これによって、ゲート電極２７、エミッタ電極３０、コレクタ電極３１のそれぞれが電極端子として機能する。また、複数の溝２４に対応する複数の底部電極２８も電気的に接続され、かつエミッタ電極３０に電気的に接続される。
【００３７】
以上の製造工程によって、上記の半導体装置１０を容易に製造することができる。この際、図２（ｂ）におけるＤ０は、図３（ｄ）における第１追加酸化膜２６２の成長膜厚で調整することができる。Ｄ１は、第１追加酸化膜２６２の厚さと、図３（ｅ）におけるドライエッチングによるエッチング深さによって調整することができる。電極凸部２８１の構成や面積は、図３（ｅ）におけるドライエッチング（フォトリソグラフィ）のマスクパターンで調整することができる。
【００３８】
図５、６に示された従来の構造においては、上記の底部電極２８のように溝内で溝の幅方向（図５、６の紙面内の方向）においてパターニングされた構造物が存在しなかったのに対し、上記の半導体装置１０においては、この方向においてパターニングされた底部電極２８が設けられる。このため、上記の構成においては、その深さよりも幅が大きな溝を用いることが好ましい。あるいは、こうした幅広の溝を用いたトレンチ型の素子において、上記の構成が特に好ましい。
【００３９】
また、上記の半導体装置１０はＩＧＢＴであったが、ｐ＋層（コレクタ層）２１の代わりに、ｎ＋層を設けることによって、トレンチ型のパワーＭＯＳＦＥＴ構成することができる。この場合においては、上記のエミッタ電極３０はソース電極、コレクタ電極３１はドレイン電極となる。こうした場合においても、同様の効果を奏することは明らかである。
【００４０】
また、上記の構成において、導電型（ｐ型、ｎ型）を逆転させても同様の効果を奏することは明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００４１】
１０  半導体装置（ＩＧＢＴ）
２０、８０  半導体基板
２１  ｐ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２４、８５  溝（トレンチ）
２５、８１  ｎ＋層
２６、８６  酸化膜
２６Ａ  底部酸化膜溝
２７、８７  ゲート電極
２８、３８  底部電極
２９、９１  層間絶縁層
３０  エミッタ電極（第１の主電極）
３１  コレクタ電極  （第２の主電極）
８９  ソース電極（第２の主電極）
９０  ドレイン電極（第１の主電極）
９２  第１半導体層
９３  第１酸化膜
１１０  半導体装置（パワーＭＯＳＦＥＴ）
２６１  ゲート酸化膜（酸化膜）
２６２  第１追加酸化膜（酸化膜）
２６３  第２追加酸化膜（酸化膜）
２８１  電極凸部（底部電極）
Ｌ  空乏層端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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