(57)【要約】【課題】ビット線が階層化された半導体装置の動作テストを高速に行う。【解決手段】グローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２・・・と、グローバルビット線と複数のローカルビット線との間にそれぞれ接続された複数の階層スイッチＨＳＷ０，ＨＳＷ１，ＨＳＷ２・・・と、複数の階層スイッチを制御する階層スイッチ制御回路２３とを備える。階層スイッチ制御回路２３は、通常動作時においては複数の階層スイッチのいずれかを排他的にオンさせ、テスト動作時においては前記複数の階層スイッチの２以上をオンさせる。本発明によれば、テスト動作時において複数のローカルビット線を選択できることから、高速に動作テストを完了することが可能となる。【選択図】図５
2015141724.tif 000002
【特許請求の範囲】
【請求項１】
グローバルビット線と、
複数のローカルビット線と、
前記グローバルビット線と前記複数のローカルビット線との間にそれぞれ接続された複数の階層スイッチと、
前記複数の階層スイッチを制御する制御回路と、を備え、
前記制御回路は、通常動作時においては前記複数の階層スイッチのいずれかを排他的にオンさせ、テスト動作時においては前記複数の階層スイッチの２以上をオンさせることを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記テスト動作時において、前記複数の階層スイッチのうち第１の階層スイッチを排他的にオンさせた後、前記第１の階層スイッチがオンした状態で、前記複数の階層スイッチのうち、残りの複数の第２の階層スイッチの少なくとも一つをオンさせることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記グローバルビット線に接続されたセンスアンプをさらに備え、
前記制御回路は、前記第１の階層スイッチを排他的にオンさせた後、前記複数の第２の階層スイッチの少なくとも一つをオンさせる前に、前記センスアンプを活性化させることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のローカルビット線と交差する複数のワード線と、
前記ローカルビット線と前記ワード線の交点に配置された複数のメモリセルと、をさらに備え、
前記複数のローカルビット線は、前記第１の階層スイッチに割り当てられた第１のローカルビット線と、前記複数の第２の階層スイッチにそれぞれ割り当てられた複数の第２のローカルビット線とを含み、
前記複数のワード線は、前記第１のローカルビット線と交差する第１のワード線と、前記複数の第２のローカルビット線とそれぞれ交差する複数の第２のワード線とを含み、
前記テスト動作時においては、前記複数の第２のワード線を非活性状態に保持した状態で、前記第１のワード線を活性化させることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、前記テスト動作時において、前記複数の階層スイッチのうち第１の階層スイッチと、前記複数の階層スイッチのうち、残りの複数の第２の階層スイッチの少なくとも一つを同時にオンさせることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記グローバルビット線に接続されたセンスアンプをさらに備え、
前記制御回路は、前記第１の階層スイッチ及び前記複数の第２の階層スイッチの少なくとも一つをオンさせた後、前記センスアンプを活性化させることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のローカルビット線と交差する複数のワード線と、
前記ローカルビット線と前記ワード線の交点に配置された複数のメモリセルと、をさらに備え、
前記複数のローカルビット線は、前記第１の階層スイッチに割り当てられた第１のローカルビット線と、前記複数の第２の階層スイッチにそれぞれ割り当てられた複数の第２のローカルビット線とを含み、
前記複数のワード線は、前記第１のローカルビット線と交差する第１のワード線と、前記複数の第２のローカルビット線とそれぞれ交差する複数の第２のワード線とを含み、
前記テスト動作時においては、前記複数の第２のワード線を非活性状態に保持した状態で、前記第１のワード線を活性化させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のメモリセルは、ＤＲＡＭセルであることを特徴とする請求項４又は７に記載の半導体装置。
【請求項９】
前記複数のローカルビット線は半導体基板に埋め込まれ、前記グローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ビット線が階層化された半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスでは、出荷前に種々の動作テストが行われる。動作テストの一つとして、セルトランジスタをオフさせた状態でその両端、つまり、ビット線とストレージノードとの間に電圧を印加するテストが存在する。かかる試験はＤＤＨ試験と呼ばれ、センスアンプによってビット線を駆動した状態で、該ビット線と交差する複数のワード線を非活性状態に保持することによって行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４３１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ビット線がローカルビット線とグローバルビット線に階層化された半導体装置では、１つのグローバルビット線に複数のローカルビット線が割り当てられる。アクセス時においては、複数のローカルビット線のいずれか１つのみが選択され、非選択のローカルビット線は、階層スイッチによってグローバルビット線から切り離される。このため、ビット線が階層化された半導体装置に対してＤＤＨ試験を行う場合、ローカルビット線を１つずつ選択しながら試験を行う必要があり、試験に長い時間がかかるという問題があった。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、グローバルビット線と、複数のローカルビット線と、前記グローバルビット線と前記複数のローカルビット線との間にそれぞれ接続された複数の階層スイッチと、前記複数の階層スイッチを制御する制御回路と、を備え、前記制御回路は、通常動作時においては前記複数の階層スイッチのいずれかを排他的にオンさせ、テスト動作時においては前記複数の階層スイッチの２以上をオンさせることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、テスト動作時において複数のローカルビット線を選択できることから、高速に動作テストを完了することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ２０に含まれるビット線の階層構造を説明するための回路図である。
【図３】センスアンプＳＡの回路図である。
【図４】１本のグローバルビット線ＧＢＬ及びこれに対応する複数のローカルビット線ＬＢＬを示す回路図である。
【図５】第１の実施形態による階層スイッチ制御回路２３の主要部を示す回路図である。
【図６】通常動作時におけるメモリセルアレイ２０の動作を説明するための波形図である。
【図７】第１のテストモードにおけるメモリセルアレイ２０の動作を説明するための波形図である。
【図８】第２の実施形態による階層スイッチ制御回路２３の主要部を示す回路図である。
【図９】第２のテストモードにおけるメモリセルアレイ２０の動作を説明するための波形図である。
【図１０】第２のテストモードにおけるメモリセルアレイ２０の動作を説明するための別の波形図である。
【図１１】データパターンとセンスマージンとの関係を説明するためのグラフである。
【図１２】パターンＢを説明するための図である。
【図１３】パターンＣを説明するための図である。
【図１４】オンさせる階層スイッチＨＳＷの数とセンスマージンとの関係を説明するためのグラフである。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１０】
図１に示すように、本実施形態による半導体装置１０は、外部端子として、クロック端子１１，１２、クロックイネーブル端子１３、コマンド端子１４、アドレス端子１５及びデータ入出力端子１６を備えている。また、半導体装置１０は、４つのバンクＢＮＫ０〜ＢＮＫ３を備え、バンクごとに、メモリセルアレイ２０、ロウデコーダ２１、アレイ制御回路２２、階層スイッチ制御回路２３、カラムスイッチ２４及びカラムデコーダ２５を有している。さらに、半導体装置１０は、データ制御回路３１、データラッチ回路３２、データ入出力バッファ３３、コマンドデコーダ４１、チップ制御回路４２、モードレジスタ４３、ロウアドレスバッファ４４、カラムアドレスバッファ４５及びリフレッシュアドレスカウンタ４６も備えている。
【００１１】
クロック端子１１，１２はそれぞれ、外部クロック信号ＣＫ及びその反転信号／ＣＫが供給される端子であり、クロックイネーブル端子１３はクロックイネーブル信号ＣＫＥが入力される端子である。なお、本明細書において、信号名の先頭に付した記号「／」は、対応する信号の反転信号であるか、又はローアクティブな信号であることを示している。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路４７は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、半導体装置１０内の各部に供給される。
【００１２】
コマンド端子１４は、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが供給される複数の端子からなる。外部のコントローラは、これらのコマンド信号の論理レベルの組み合わせにより、アクトコマンドＡＣＴ、ライトコマンドＷＲＴ、リードコマンドＲＥＤ、リフレッシュコマンドＲＥＦ、プリチャージコマンドＰＲＥなどの各種コマンドを半導体装置１０に供給する。供給されたコマンド信号は、コマンド信号の保持、デコード及びカウントなどを行うコマンドデコーダ４１を介して、チップ制御回路４２に供給される。
【００１３】
チップ制御回路４２は、コマンドデコーダ４１の出力に基づいて各種の内部コマンドを生成し、これにより、データ制御回路３１、データラッチ回路３２、アレイ制御回路２２、ロウアドレスバッファ４４、カラムアドレスバッファ４５及びリフレッシュアドレスカウンタ４６などの動作を制御する。コマンドデコーダ４１及びチップ制御回路４２の動作は、内部クロックＩＣＬＫに同期して行われる。
【００１４】
アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子である。これらのアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、コマンド信号と同期して半導体装置１０に入力される。バンクアドレス信号ＢＡは、リード／ライト等の動作の対象となるバンクを示す信号であり、ロウアドレスバッファ４４及びカラムアドレスバッファ４５の両方に供給される。アドレス信号ＡＤＤは、アクトコマンドＡＣＴと同期して入力された場合にはロウアドレスＸＡを示し、ロウアドレスバッファ４４に供給される。一方、ライトコマンドＷＲＴ又はリードコマンドＲＥＤと同期して入力された場合にはカラムアドレスＹＡを示し、カラムアドレスバッファ４５に供給される。
【００１５】
また、半導体装置１０がモードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ４３に供給される。モードレジスタ４３は、半導体装置１０の動作モードを示す各種パラメータを保持する回路である。モードレジスタ４３にテストモードを示すパラメータが設定されている場合、本実施形態による半導体装置１０はテストモードで動作する。テストモードにおける具体的な動作については後述する。
【００１６】
ロウアドレスバッファ４４にバッファリングされたアドレス信号ＡＤＤは、バンクアドレス信号ＢＡによって指定されるアレイ制御回路２２に供給され、カラムアドレスバッファ４５にバッファリングされたアドレス信号ＡＤＤは、バンクアドレス信号ＢＡによって指定されるカラムデコーダ２５に供給される。
【００１７】
アレイ制御回路２２は、ロウアドレスＸＡをロウデコーダ２１に供給するとともに、ロウアドレスＸＡに基づいて階層スイッチ制御回路２３を制御する。ロウデコーダ２１は、メモリセルアレイに含まれるワード線を選択する回路であり、階層スイッチ制御回路２３は、後述する階層スイッチＨＳＷを制御する回路である。
【００１８】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。図１にはデータ入出力端子１６を１個だけ図示しているが、実際には複数個のデータ入出力端子１６が設けられる。これら複数個のデータ入出力端子１６は、それぞれデータ入出力バッファ３３及びデータラッチ回路３２を介してデータ制御回路３１に接続される。
【００１９】
データ入出力バッファ３３は、図示しない入力バッファ及び出力バッファを有しており、これらのバッファにより、内部クロック信号ＩＣＬＫに同期して、リードデータＤＱ又はライトデータＤＱの入出力を行う。データラッチ回路３２は、いわゆるＤＤＲ（Double Data Rate）機能を実現する回路であり、ＦＩＦＯ（First-In First-Out）回路とマルチプレクサ回路とを含んで構成される。ＦＩＦＯ回路のデータの入出力は、内部クロック信号ＩＣＬＫに同期して行われる。
【００２０】
また、データ制御回路３１は、データアンプ回路とマルチプレクサ回路とを含んで構成される。これらの回路により、カラムスイッチ２４から供給されるパラレルなリードデータＤＱは、差動形式からシングルエンド形式に変換された後、シリアルなリードデータに変換されてデータ入出力端子１６から外部に出力される。一方、データ入出力端子１６から供給されるシリアルなライトデータＤＱは、パラレルなライトデータに変換され、かつシングルエンド形式から差動形式に変換されたうえで、カラムスイッチ２４に供給される。
【００２１】
図２は、メモリセルアレイ２０に含まれるビット線の階層構造を説明するための回路図である。
【００２２】
図２には、１本のローカルビット線ＬＢＬ、２個のメモリセルＭＣ０及びＭＣ１、並びに、その周辺の回路が示されている。一方のメモリセルＭＣ０は、ワード線ＷＬ０とローカルビット線ＬＢＬの交点に配置され、他方のメモリセルＭＣ１はワード線ＷＬ１とローカルビット線ＬＢＬの交点に配置される。なお、図２では２個のメモリセルＭＣ０，ＭＣ１のみを示しているが、実際にはローカルビット線ＬＢＬに多数のメモリセルＭＣが接続されるとともに、メモリセルＭＣと同数のワード線ＷＬが配置されている。また、図２では１本のローカルビット線ＬＢＬのみを示しているが、後述するように、実際には１本のグローバルビット線ＧＢＬ（ＧＢＬＴ又はＧＢＬＢ）に複数本のローカルビット線ＬＢＬが割り当てられる。
【００２３】
メモリセルＭＣ０，ＭＣ１は、セルトランジスタＴＲと、ハイレベル又はローレベルの２値情報を電荷として蓄積するセルキャパシタＣとが直列接続された構成を有している。
【００２４】
図２に示すプリチャージトランジスタＰＴは、ゲートに印加されるビット線プリチャージ信号ＢＬＰＲＥに応じて、ローカルビット線ＬＢＬをプリチャージ電位ＶＢＬＰにプリチャージする役割を果たす。ビット線プリチャージ信号ＢＬＰＲＥをハイレベルに制御することにより、ローカルビット線ＬＢＬをプリチャージ電位ＶＢＬＰにプリチャージすることができる。プリチャージ電位ＶＢＬＰとは、後述するアレイ電位ＶＡＲＹと接地電位ＶＳＳの中間電位である。
【００２５】
階層スイッチＨＳＷは、ゲートに印加される接続信号ＴＧに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴとの接続状態を制御するトランジスタである。接続信号ＴＧがハイのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴが電気的に接続され、接続信号ＴＧがローレベルのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬＴが電気的に切り離される。
【００２６】
グローバルビット線ＧＢＬＴの一端には、センスアンプＳＡが接続されている。センスアンプＳＡは、グローバルビット線ＧＢＬＴと、このグローバルビット線ＧＢＬＴと対をなすグローバルビット線ＧＢＬＢとに接続され、その電圧差を増幅して保持する差動型の構成を有する。
【００２７】
このような階層構造が採用される場合、ローカルビット線ＬＢＬを半導体基板に埋め込み、グローバルビット線ＧＢＬを半導体基板上に形成することが多い。
【００２８】
図３は、センスアンプＳＡの回路図である。
【００２９】
図３に示すように、センスアンプＳＡは、クロスカップルされた一対のＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされた一対のＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２によって構成されている。トランジスタＰ１，Ｎ１のドレインは一方のグローバルビット線ＧＢＬＴに接続され、トランジスタＰ２，Ｎ２のドレインは他方のグローバルビット線ＧＢＬＢに接続されている。また、トランジスタＰ１，Ｐ２のコモンソースはコモンソース配線ＣＳＰに接続され、トランジスタＮ１，Ｎ２のコモンソースはコモンソース配線ＣＳＮに接続されている。かかる構成により、コモンソース配線ＣＳＰがハイレベルに駆動され、コモンソース配線ＣＳＮがローレベルに駆動されると、グローバルビット線ＧＢＬＴとグローバルビット線ＧＢＬＢとの間に生じている電位差が増幅される。
【００３０】
コモンソース配線ＣＳＰ，ＣＳＮは、センスアンプドライバＳＡＤによって駆動される。図３に示すように、センスアンプドライバＳＡＤは、コモンソース配線ＣＳＰを駆動するドライバトランジスタＤＰ１，ＤＰ２と、コモンソース配線ＣＳＮを駆動するドライバトランジスタＤＮ１を含んでいる。
【００３１】
ドライバトランジスタＤＰ１は、オーバードライブ電位ＶＯＤが供給される電源配線Ｖ１とコモンソース配線ＣＳＰとの間に接続されており、そのゲート電極にはセンス信号／ＳＡＰ１が供給される。ドライバトランジスタＤＰ１はＰチャンネル型ＭＯＳトランジスタであり、したがってセンス信号／ＳＡＰ１がローレベルに活性化すると、コモンソース配線ＣＳＰはオーバードライブ電位ＶＯＤに駆動される。オーバードライブ電位ＶＯＤは、アレイ電位ＶＡＲＹよりも高電位であり、センス動作の初期においてコモンソース配線ＣＳＰをオーバードライブするために用いられる。
【００３２】
ドライバトランジスタＤＰ２は、アレイ電位ＶＡＲＹが供給される電源配線Ｖ２とコモンソース配線ＣＳＰとの間に接続されており、そのゲート電極にはセンス信号／ＳＡＰ２が供給される。ドライバトランジスタＤＰ２はＰチャンネル型ＭＯＳトランジスタであり、したがってセンス信号／ＳＡＰ２がローレベルに活性化すると、コモンソース配線ＣＳＰはアレイ電位ＶＡＲＹに駆動される。アレイ電位ＶＡＲＹは、メモリセルＭＣが保持するハイレベルの信号電位に相当する。
【００３３】
ドライバトランジスタＤＮ１は、接地電位ＶＳＳが供給される電源配線Ｖ３とコモンソース配線ＣＳＮとの間に接続されており、そのゲート電極にはセンス信号ＳＡＮが供給される。ドライバトランジスタＤＮ１はＮチャンネル型ＭＯＳトランジスタであり、したがってセンス信号ＳＡＮがハイレベルに活性化すると、コモンソース配線ＣＳＮは接地電位ＶＳＳに駆動される。接地電位ＶＳＳは、メモリセルＭＣが保持するローレベルの信号電位に相当する。
【００３４】
図４は、１本のグローバルビット線ＧＢＬ及びこれに対応する複数のローカルビット線ＬＢＬを示す回路図である。
【００３５】
図４に示すように、グローバルビット線ＧＢＬとこれに対応する複数のローカルビット線ＬＢＬ０，ＬＢＬ１・・・ＬＢＬｎとの間には、それぞれ対応する階層スイッチＨＳＷ０，ＨＳＷ１・・・ＨＳＷｎが接続されている。階層スイッチＨＳＷ０，ＨＳＷ１・・・ＨＳＷｎはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極にはそれぞれ対応する制御信号ＴＧ０，ＴＧ１・・・ＴＧｎが供給される。
【００３６】
各ローカルビット線ＬＢＬ０，ＬＢＬ１・・・ＬＢＬｎは、それぞれ複数のワード線ＷＬと交差しており、各交点にメモリセルＭＣが配置される。図４には、ローカルビット線ＬＢＬ０と交差するワード線ＷＬ０〜ＷＬ３と、ローカルビット線ＬＢＬ１と交差するワード線ＷＬ４〜ＷＬ７が示されており、各交点にメモリセルＭＣ０〜ＭＣ７が配置されている。
【００３７】
通常動作時においては、ロウアドレスＸＡにより指定されるいずれか一つのワード線ＷＬが活性化し、これにより、対応するメモリセルＭＣのデータがローカルビット線ＬＢＬに読み出される。ローカルビット線ＬＢＬに読み出されたデータは、対応する階層スイッチＨＳＷを介してグローバルビット線ＧＢＬに供給され、センスアンプＳＡによって増幅される。したがって、通常動作時においては、階層スイッチＨＳＷ０，ＨＳＷ１・・・ＨＳＷｎのいずれか一つのみがオンし、複数の階層スイッチＨＳＷが同時にオン状態となることはない。これに対し、テスト動作時においては、後述するように複数の階層スイッチＨＳＷが同時にオン状態となる。
【００３８】
図５は、第１の実施形態による階層スイッチ制御回路２３の主要部を示す回路図である。
【００３９】
第１の実施形態による階層スイッチ制御回路２３には、複数の階層スイッチドライバＨＳＷＤ（ＨＳＷＤ０，ＨＳＷＤ１，ＨＳＷＤ２・・・）が含まれている。各階層スイッチドライバＨＳＷＤは、それぞれ対応する制御信号ＴＧ０，ＴＧ１，ＴＧ２・・・を生成する回路である。したがって、各階層スイッチＨＳＷはそれぞれ対応する階層スイッチドライバＨＳＷＤによって制御される。
【００４０】
各階層スイッチドライバＨＳＷＤは、電源ノードａ、第１の入力ノードｂ１、第２の入力ノードｂ２及び出力ノードｃを有しており、入力ノードｂ１，ｂ２の少なくとも一方がハイレベルに活性化されると、出力ノードｃが電源ノードａに接続される。電源ノードａは、制御信号ＴＧ０，ＴＧ１，ＴＧ２・・・の活性電位である昇圧電位ＶＰＰが供給されるノードである。したがって、階層スイッチドライバＨＳＷＤが活性化されると、出力ノードｃからはＶＰＰレベルの制御信号ＴＧ０，ＴＧ１，ＴＧ２・・・が出力される。
【００４１】
第１の入力ノードｂ１には、対応するＡＮＤゲート回路５０，５１，５２・・・の出力信号が供給される。ＡＮＤゲート回路５０，５１，５２・・・は、制御信号ＴＧ及び選択信号ＳＥＬの対応するビットを受け、これらに基づいて第１の入力ノードｂ１を制御する。ここで、制御信号ＴＧは、アクトコマンドＡＣＴが発行された後、所定のタイミングでハイレベルに活性化する信号である。また、選択信号ＳＥＬは、ロウアドレスＸＡの一部をデコードすることによって生成された複数ビットからなる信号である。
【００４２】
かかる構成により、アクトコマンドＡＣＴに同期してロウアドレスＸＡが入力されると、ロウアドレスＸＡによって決まる階層スイッチドライバＨＳＷＤ０，ＨＳＷ１，ＨＳＷ２・・・のいずれかが活性化し、これにより階層スイッチＨＳＷ０，ＨＳＷ１，ＨＳＷ２のいずれかがオンする。他の階層スイッチＨＳＷについてはオフ状態に保持される。
【００４３】
一方、第２の入力ノードｂ２には、バッファ回路６１を介して制御信号Ｓが共通に供給される。バッファ回路６１は、ＮＡＮＤゲート回路６２の出力信号がローレベルである場合に活性化される。ＮＡＮＤゲート回路６２には、テスト信号ＴＥＳＴ及び制御信号ＴＧが供給されており、これらの両方がハイレベルとなると、バッファ回路６１が活性化する。バッファ回路６１が活性化されると、センス信号／ＳＡＰ２を反転したセンス信号ＳＡＰ２を制御信号Ｓとして出力する。バッファ回路６１が非活性化されている場合には、制御信号Ｓはローレベルに保持される。
【００４４】
ここで、テスト信号ＴＥＳＴ１は、モードレジスタ４３に第１のテストモードが設定された場合にハイレベルとなる信号である。第１のテストモードとは、セルトランジスタＴＲの両端に電圧を印加するＤＤＨ試験を行うためのモードである。
【００４５】
かかる構成により、第１のテストモードで動作する場合には、制御信号ＴＧが活性化していることを条件として、センス信号／ＳＡＰ２が活性化する度に全ての制御信号ＴＧ０，ＴＧ１，ＴＧ２・・・がＶＰＰレベルとなり、これにより全ての階層スイッチＨＳＷ０，ＨＳＷ１，ＨＳＷ２・・・がオンすることになる。
【００４６】
図６は、通常動作時におけるメモリセルアレイ２０の動作を説明するための波形図である。
【００４７】
図６に示す例では、時刻ｔ１にアクトコマンドＡＣＴが発行され、時刻ｔ６にプリチャージコマンドＰＲＥが発行されている。まず、アクトコマンドＡＣＴが発行されると、アクトコマンドＡＣＴに同期して入力されたロウアドレスＸＡに基づき、時刻ｔ２において所定のワード線ＷＬ０が選択されるとともに、所定の制御信号ＴＧ０がハイレベルに活性化される。他のワード線ＷＬについては非活性状態に保たれる。
【００４８】
ワード線ＷＬ０が選択されると、該ワード線ＷＬ０に対応するメモリセルＭＣがローカルビット線ＬＢＬ０に接続されるため、ローカルビット線ＬＢＬ０の電位が変化する。また、この時点で階層スイッチＨＳＷ０がオンしていることから、グローバルビット線ＧＢＬの電位も変化する。
【００４９】
次に、時刻ｔ３〜ｔ４の期間にセンス信号ＳＡＰ１が活性化する。これにより、センスアンプＳＡがオーバードライブされ、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０上の電位が増幅される。さらに、時刻ｔ４になると、センス信号ＳＡＰ２が活性化するため、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０はアレイ電位ＶＡＲＹに駆動される。したがって、この状態でリードコマンドＲＥＤを発行すれば、センスアンプＳＡに保持されたリードデータを外部に出力することができる。
【００５０】
その後、プリチャージコマンドＰＲＥが発行されると、ワード線ＷＬ０、制御信号ＴＧ０及びセンス信号ＳＡＰ２がリセットされ、初期状態に戻る。
【００５１】
図７は、第１のテストモードにおけるメモリセルアレイ２０の動作を説明するための波形図である。
【００５２】
本実施形態における動作テストは、選択するメモリセルＭＣにハイレベルのデータをストアし、当該グローバルビット線ＧＢＬに繋がる他の全てのメモリセルＭＣにローレベルのデータをストアした状態で行う。例えば、図４に示したメモリセルＭＣ０を選択する場合、メモリセルＭＣ０にハイレベルのデータをストアし、他のメモリセルＭＣ１，ＭＣ２・・・にはローレベルのデータをストアしておく。
【００５３】
図７においても、時刻ｔ１にアクトコマンドＡＣＴが発行され、時刻ｔ６にプリチャージコマンドＰＲＥが発行されている。時刻ｔ１〜時刻ｔ３までの動作は通常動作時における動作と同じであるが、テスト動作時においては、時刻ｔ４にセンス信号ＳＡＰ２が活性化すると、これに応答して他の制御信号ＴＧ１〜ＴＧｎが全て活性する。これは、第１のテストモードにおいては、センス信号ＳＡＰ２に応答して制御信号Ｓがハイレベルとなり、全ての階層スイッチドライバＨＳＷＤが強制的に活性化されるからである。これにより、選択された階層スイッチＨＳＷ０のみならず、非選択である他の階層スイッチＨＳＷ１〜ＨＳＷｎも全てオンすることから、全てのローカルビット線ＬＢＬ０〜ＬＢＬｎがアレイ電位ＶＡＲＹに駆動される。
【００５４】
このため、非選択のメモリセルＭＣにローレベルのデータをあらかじめストアしておけば、選択されたメモリセルを除き、該グローバルビット線ＧＢＬに割り当てられた全てのメモリセルＭＣのセルトランジスタＴＲにＶＡＲＹ−ＶＳＳの電圧がかかることになる。つまり、一度の多数のメモリセルＭＣに対し、ローカルビット線ＬＢＬ線とストレージノードとの間に電圧を印加することができ、短時間でＤＤＨ試験を完了することが可能となる。尚、ＤＤＨ試験時においては、アレイ電位ＶＡＲＹの代わりにより高いテスト電位を用いても構わない。
【００５５】
その後、プリチャージコマンドＰＲＥが発行されると、ワード線ＷＬ０、制御信号ＴＧ０〜ＴＧｎ及びセンス信号ＳＡＰ２がリセットされ、初期状態に戻る。
【００５６】
このように、第１の実施形態においては、テスト動作時に複数の階層スイッチをオンさせていることから、短時間でＤＤＨ試験を完了することが可能となる。
【００５７】
図８は、第２の実施形態による階層スイッチ制御回路２３の主要部を示す回路図である。
【００５８】
図８に示す階層スイッチ制御回路２３においては、階層スイッチドライバＨＳＷＤに第２の入力ノードｂ２が設けられておらず、第１の入力ノードｂ１に入力される信号によって階層スイッチドライバＨＳＷＤが制御される。これに伴い、図５に示したバッファ回路６１及びＮＡＮＤゲート回路６２は削除されている。その代わりに、選択信号ＳＥＬの多重選択を行うテスト回路６３が設けられている。
【００５９】
テスト回路６３は、テスト信号ＴＥＳＴ２が活性化していない場合、つまり通常動作時においては、ロウアドレスＸＡに基づいて選択信号ＳＥＬを構成する複数ビットの１ビットのみをハイレベルに活性化させる。したがって、通常動作時における動作は第１の実施形態と同じである。これに対し、テスト信号ＴＥＳＴ２が活性化している場合、つまりテスト動作時においては、ロウアドレスＸＡに基づき、選択信号ＳＥＬを構成する複数ビットの１ビット及び他の少なくとも１ビットをハイレベルに活性化させる。これにより、テスト動作時においては２以上の階層スイッチＨＳＷが同時にオンすることになる。
【００６０】
ここで、テスト信号ＴＥＳＴ２は、モードレジスタ４３に第２のテストモードが設定された場合にハイレベルとなる信号である。第２のテストモードとは、センスマージンを低下させた状態でメモリセルアレイ２０を動作させるモードである。
【００６１】
図９は、第２のテストモードにおけるメモリセルアレイの動作を説明するための波形図である。
【００６２】
図９においても、時刻ｔ１にアクトコマンドＡＣＴが発行され、時刻ｔ６にプリチャージコマンドＰＲＥが発行されている。まず、アクトコマンドＡＣＴが発行されると、アクトコマンドＡＣＴに同期して入力されたロウアドレスＸＡに基づき、時刻ｔ２において所定のワード線ＷＬ０が選択されるとともに、制御信号ＴＧ０，ＴＧ１がハイレベルに活性化される。ここで、制御信号ＴＧ０は、選択されたワード線ＷＬ０と交差するローカルビット線ＬＢＬ０に割り当てられた信号である。一方、制御信号ＴＧ１は、選択されたワード線ＷＬ０とは交差しない他のローカルビット線ＬＢＬ１に割り当てられた信号である。
【００６３】
ワード線ＷＬ０が選択されると、該ワード線ＷＬ０に対応するメモリセルＭＣがローカルビット線ＬＢＬ０に接続されるため、ローカルビット線ＬＢＬ０の電位が変化する。また、この時点で階層スイッチＨＳＷ０がオンしていることから、グローバルビット線ＧＢＬの電位も変化する。さらに、階層スイッチＨＳＷ１もオンしていることから、ローカルビット線ＬＢＬ１の電位についても変化する。
【００６４】
次に、時刻ｔ３〜ｔ４の期間にセンス信号ＳＡＰ１が活性化する。これにより、センスアンプＳＡがオーバードライブされ、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０，ＬＢＬ１上の電位が増幅される。さらに、時刻ｔ４になると、センス信号ＳＡＰ２が活性化するため、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０，ＬＢＬ１はアレイ電位ＶＡＲＹに駆動される。したがって、この状態でリードコマンドＲＥＤを発行すれば、センスアンプＳＡに保持されたリードデータを外部に出力することができる。
【００６５】
その後、プリチャージコマンドＰＲＥが発行されると、ワード線ＷＬ０、制御信号ＴＧ０，ＴＧ１及びセンス信号ＳＡＰ２がリセットされ、初期状態に戻る。
【００６６】
図９に示した例では、２個の階層スイッチＨＳＷを同時にオンさせていることから、通常動作時よりもビット線容量が大きくなり、センスマージンが低下する。これを利用して、センスマージンが低下する条件を再現することができる。
【００６７】
同時にオンさせる階層スイッチＨＳＷの数は２個に限らず、図１０に示すように４個であっても構わない。図１０に示す例では、ワード線ＷＬ０の活性化に応答して対応する制御信号ＴＧ０のみならず、他の３つの制御信号ＴＧ１〜ＴＧ３もハイレベルとなっている。これにより、４つの階層スイッチＨＳＷ０〜ＨＳＷ３が同時にオンすることになる。
【００６８】
図１１は、データパターンとセンスマージンとの関係を説明するためのグラフである。
【００６９】
図１１に示すパターンＡは、全てのグローバルビット線ＧＢＬに読み出されたデータがローレベルであるデータパターンである。全てのグローバルビット線ＧＢＬに読み出されたデータがローレベルである場合には、ビット線間容量に起因するクロストークが生じないことから、センスマージンは最大となる。
【００７０】
また、図１１に示すパターンＢは、複数のグローバルビット線ＧＢＬに読み出されたデータが交互にローレベル及びハイレベルであるデータパターンである。データが交互にローレベル及びハイレベルである場合、クロストークによって信号量が減少することから、センスマージンも低下する。
【００７１】
さらに、図１１に示すパターンＣは、隣接する４本のグローバルビット線ＧＢＬのうち、１本のグローバルビット線ＧＢＬに読み出されたデータがローレベルであり、残りの３本のグローバルビット線ＧＢＬに読み出されたデータがハイレベルであるデータパターンである。この場合、ローレベルのデータは、他のハイレベルのデータとのカップリングにより信号量が大きく減少し、センスマージンも大きく低下する。
【００７２】
半導体装置の製造過程においては、パターンＢやパターンＣにおいて正しくセンス動作が可能か否かを確認する動作テストが行われる。ここで、パターンＢについては、図１２に示すように２種類のパターンが考えられるため、動作テストにおいては、これら２種類のパターンの両方についてテストする必要が生じる。さらに、パターンＣについては、図１３に示すように４種類のパターンが考えられるため、これら４種類のパターンについて全てについてテストを行う必要が生じる。こたのめ、テスト時間が長くなるという問題があった。
【００７３】
かかる問題は、第２のテストモードにエントリし、同時にオンさせる階層スイッチＨＳＷの数を制御することにより解決できる。例えば、図９を用いて説明したように２つの階層スイッチＨＳＷをオンさせれば、ビット線容量の増加によってセンスマージンが減少するため、パターンＢのテストとほぼ同じ条件をパターンＡでも再現することができる。さらに、図１０を用いて説明したように４つの階層スイッチＨＳＷをオンさせれば、ビット線容量のさらなる増加によってセンスマージンがさらに減少するため、パターンＣのテストとほぼ同じ条件をパターンＡでも再現することができる。
【００７４】
図１４は、オンさせる階層スイッチＨＳＷの数とセンスマージンとの関係を説明するためのグラフである。
【００７５】
まず、オンさせる階層スイッチＨＳＷの数が１個である場合、パターンＡのセンスマージンは、図１１に示すパターンＡのセンスマージンと同じである。
【００７６】
また、オンさせる階層スイッチＨＳＷの数が２個である場合、ビット線容量が増加するため、データパターンがパターンＡであっても、図１１に示すパターンＡよりもセンスマージンが減少し、パターンＢのセンスマージンとほぼ同様となる。
【００７７】
さらに、オンさせる階層スイッチＨＳＷの数が４個である場合、ビット線容量がさらに増加するため、データパターンがパターンＡであっても、図１１に示すパターンＡよりもセンスマージンがさらに減少し、パターンＣのセンスマージンとほぼ同様となる。
【００７８】
これにより、多数のデータパターンを用いて読み出しテストを行うことなく、より少ない回数の読み出しテストによって動作テストを完了することができる。
【００７９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８０】
例えば、上記実施形態では、第１のテストモードにおいて全ての階層スイッチＨＳＷをオンさせているが、非選択のローカルビット線ＬＢＬに対応する全ての階層スイッチＨＳＷをオンさせることは必須でなく、非選択のローカルビット線ＬＢＬに対応する少なくとも１つの階層スイッチＨＳＷをオンさせれば足りる。
【符号の説明】
【００８１】
１０      半導体装置
１１，１２    クロック端子
１３      クロックイネーブル端子
１４      コマンド端子
１５      アドレス端子
１６      データ入出力端子
２０      メモリセルアレイ
２１      ロウデコーダ
２２      アレイ制御回路
２３      階層スイッチ制御回路
２４      カラムスイッチ
２５      カラムデコーダ
３１      データ制御回路
３２      データラッチ回路
３３      データ入出力バッファ
４１      コマンドデコーダ
４２      チップ制御回路
４３      モードレジスタ
４４      ロウアドレスバッファ
４５      カラムアドレスバッファ
４６      リフレッシュアドレスカウンタ
４７      クロック発生回路
５０，５１，５２    ＡＮＤゲート回路
６１      バッファ回路
６２      ＮＡＮＤゲート回路
６３      テスト回路
ａ        電源ノード
ｂ１，ｂ２    入力ノード
ｃ        出力ノード
Ｃ        セルキャパシタ
ＣＳＰ，ＣＳＮ    コモンソース配線
ＤＰ１，ＤＰ２，ＤＮ１    ドライバトランジスタ
ＧＢＬ（ＧＢＬＢ，ＧＢＬＴ）    グローバルビット線
ＨＳＷ（ＨＳＷ０〜ＨＳＷｎ）    階層スイッチ
ＨＳＷＤ    階層スイッチドライバ
ＬＢＬ（ＬＢＬ０〜ＬＢＬｎ）    ローカルビット線
ＭＣ      メモリセル
ＰＴ      プリチャージトランジスタ
ＳＡ      センスアンプ
ＳＡＤ    センスアンプドライバ
ＴＲ      セルトランジスタ
Ｖ１〜Ｖ３    電源配線
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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