(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置の製造方法において、溝部ＴＰを形成した後、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１により、溝部ＴＰの側面を被覆する。次いで、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２により溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。次いで、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。【選択図】図２１
2015138853.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に、溝部を形成する工程、
（ｂ）前記溝部内、および、前記半導体基板の前記主面上に、オゾンガスおよびテトラエトキシシランガスを含む第１ガスを用いた化学気相成長法により、酸化シリコン膜からなる第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、プラズマ化学気相成長法により、酸化シリコン膜からなる第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜上に、オゾンガスおよびテトラエトキシシランガスを含む第２ガスを用いた化学気相成長法により、酸化シリコン膜からなる第３絶縁膜を形成する工程、
を有し、
前記（ｂ）工程では、前記第１絶縁膜により、前記溝部の第１側面を被覆し、
前記（ｃ）工程では、前記第２絶縁膜により、前記溝部の前記第１側面を前記第１絶縁膜を介して被覆し、
前記（ｄ）工程では、前記第３絶縁膜により、前記溝部内に空間を残して前記溝部を閉塞する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｅ）前記第３絶縁膜上に、プラズマ化学気相成長法により、酸化シリコン膜からなる第４絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
（ｆ）前記半導体基板の前記主面に、第５絶縁膜を形成する工程、
（ｇ）前記第５絶縁膜を貫通して前記半導体基板に達する開口部を形成する工程、
を有し、
前記（ａ）工程では、前記開口部に露出した前記半導体基板をエッチングすることにより、前記開口部と連通する前記溝部を形成し、
前記（ｂ）工程では、前記第１絶縁膜により、前記開口部の第２側面を被覆し、
前記（ｃ）工程では、前記第２絶縁膜により、前記開口部の前記第２側面を前記第１絶縁膜を介して被覆し、
前記半導体装置の製造方法は、さらに、
（ｈ）前記（ａ）工程の後、前記（ｂ）工程の前に、前記開口部の前記第２側面を、前記溝部の前記第１側面よりも後退させる工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ｉ）前記第５絶縁膜上に、窒化シリコン膜からなる第６絶縁膜を形成する工程、
を有し、
前記（ｆ）工程では、酸化シリコン膜からなる前記第５絶縁膜を形成し、
前記（ｇ）工程では、前記第６絶縁膜および前記第５絶縁膜を貫通して前記半導体基板に達する前記開口部を形成する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
（ｊ）前記第６絶縁膜上に、酸化シリコン膜からなる第７絶縁膜を形成する工程、
を有し、
前記（ｇ）工程では、前記第７絶縁膜、前記第６絶縁膜および前記第５絶縁膜を貫通して前記半導体基板に達する前記開口部を形成し、
前記（ｈ）工程は、
（ｈ１）前記開口部の前記第２側面に露出した部分の前記第６絶縁膜をエッチングすることにより前記第６絶縁膜を前記溝部の前記第１側面よりも後退させる工程、
（ｈ２）前記（ｈ１）工程の後、前記第７絶縁膜をエッチングして除去し、前記開口部の前記第２側面に露出した部分の前記第５絶縁膜をエッチングすることにより前記第５絶縁膜を前記溝部の前記第１側面よりも後退させる工程、
を含む、半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
（ｋ）前記第６絶縁膜上に、酸化シリコン膜からなる第８絶縁膜を形成する工程、
を有し、
前記（ｇ）工程では、前記第８絶縁膜、前記第６絶縁膜および前記第５絶縁膜を貫通して前記半導体基板に達する前記開口部を形成し、
前記（ｈ）工程は、
（ｈ３）前記第８絶縁膜をエッチングして前記溝部の前記第１側面よりも後退させ、前記開口部の前記第２側面に露出した部分の前記第５絶縁膜をエッチングすることにより前記第５絶縁膜を前記溝部の前記第１側面よりも後退させる工程、
（ｈ４）前記（ｈ３）工程の後、前記第６絶縁膜をエッチングして前記溝部の前記第１側面よりも後退させる工程、
を含む、半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
（ｌ）前記第５絶縁膜上に、窒化シリコン膜からなる第９絶縁膜を形成する工程、
（ｍ）前記第９絶縁膜上に、酸化シリコン膜からなる第１０絶縁膜を形成する工程、
を有し、
前記（ｆ）工程では、酸化シリコン膜からなる前記第５絶縁膜を形成し、
前記（ｇ）工程では、前記第１０絶縁膜、前記第９絶縁膜および前記第５絶縁膜を貫通して前記半導体基板に達する前記開口部を形成し、
前記（ｈ）工程では、前記第１０絶縁膜をエッチングして除去し、前記開口部の前記第２側面に露出した部分の前記第５絶縁膜をエッチングすることにより前記第５絶縁膜を前記溝部の前記第１側面よりも後退させ、
前記半導体装置の製造方法は、さらに、
（ｎ）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記開口部の前記第２側面を被覆する前記第２絶縁膜を、プラズマを用いてエッチングする工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記溝部を閉塞しないように、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、テトラエトキシシランガスを含む第３ガスを用いたプラズマ化学気相成長法により、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、シランガスを含む第４ガスを用いたプラズマ化学気相成長法により、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項１１】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程では、テトラエトキシシランガスを含む第５ガスを用いたプラズマ化学気相成長法により、前記第４絶縁膜を形成する、半導体装置の製造方法。
【請求項１２】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程では、シランガスを含む第６ガスを用いたプラズマ化学気相成長法により、前記第４絶縁膜を形成する、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
（ｏ）前記（ａ）工程の前に、前記半導体基板の前記主面に半導体素子を形成する工程、
を有し、
前記（ｂ）工程では、前記第１絶縁膜により、前記半導体素子を被覆する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ａ）工程では、平面視において前記半導体素子を囲むように、前記溝部を形成する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記半導体素子は、ＬＤＭＯＳＦＥＴである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、溝部を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を有する半導体装置がある。
【０００３】
特開２０１１−６６０６７号公報（特許文献１）には、素子を平面視において取り囲む溝を半導体基板の主表面に形成する工程と、素子上および溝内に絶縁膜を形成する工程とを備えた、半導体装置の製造方法が開示されている。上記特許文献１記載の技術では、素子上を覆うように、かつ溝内に空間を形成するように、絶縁膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６６０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、高アスペクト比を有する溝部内に絶縁膜を形成する場合、例えば化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法により酸化シリコン膜からなる絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することがある。この場合、溝部の上部で溝部の側面に形成される絶縁膜の膜厚は、溝部の底部で溝部の側面に形成される絶縁膜の膜厚よりも厚くなりやすい。そのため、溝部の側面に絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することができる。溝部内に空間がある場合、溝部内に空間がない場合に比べ、ＤＴＩ構造により素子同士を絶縁して素子分離を行う素子分離特性は向上する。
【０００６】
ところが、ＣＶＤ法により酸化シリコン膜からなる絶縁膜を形成する場合、溝部内に残される空間の上端位置である閉塞位置が所望の高さ位置になるように、精度よく調整することは困難である。そのため、溝部内に残される空間の閉塞位置が、所望の位置よりも高くなるおそれがある。
【０００７】
空間の閉塞位置が所望の位置よりも高くなると、絶縁膜を形成した後、例えば絶縁膜を研磨し、絶縁膜の表面を平坦化する際に、絶縁膜の表面の高さ位置が空間の閉塞位置よりも低くなり、空間が絶縁膜の表面に露出して研磨用のスラリーが空間に入り込むか、その後の洗浄工程において洗浄液が空間に入り込むおそれがある。その後、空間に入り込んだスラリーまたは洗浄液が空間から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置の製造方法において、溝部を形成した後、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第１絶縁膜を形成し、第１絶縁膜により、溝部の側面を被覆する。次いで、プラズマ化学気相成長法により、酸化シリコン膜からなる第２絶縁膜を形成し、第２絶縁膜により、溝部の側面を第１絶縁膜を介して被覆する。次いで、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第３絶縁膜を形成し、第３絶縁膜により、溝部内に空間を残して溝部を閉塞する。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の構成を示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す一部破断斜視図である。
【図３】実施の形態１の半導体装置の構成を示す要部断面図である。
【図４】実施の形態１の半導体装置の構成を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２４】比較例の半導体装置の製造工程中における要部断面図である。
【図２５】ＰＴＥＯＳ膜からなる絶縁膜の膜厚と、閉塞位置との関係を示すグラフである。
【図２６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１７】
（実施の形態１）
＜半導体装置の構成＞
初めに、実施の形態１の半導体装置の構成を説明する。図１は、実施の形態１の半導体装置の構成を示す平面図である。図２は、実施の形態１の半導体装置の構成を示す一部破断斜視図である。図３および図４は、実施の形態１の半導体装置の構成を示す要部断面図である。図４は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
【００１８】
なお、図４では、理解を簡単にするために、２つのｎチャネル型のＭＩＳＦＥＴＱＮの間にＤＴＩ構造ＤＳが形成されている例について示している。しかし、図３に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されていてもよいし、その他各種の素子の間に形成されていてもよい。
【００１９】
図１に示すように、本実施の形態１の半導体装置は、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップＣＨＰである。半導体チップＣＨＰは、例えば、半導体基板ＳＵＢと、出力ドライバ部ＨＶと、ロジック部ＬＧとを有する。出力ドライバ部ＨＶは、半導体基板ＳＵＢに形成された高耐圧のＭＯＳトランジスタなどを含む。ロジック部ＬＧは、半導体基板ＳＵＢに形成された低耐圧のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタなどを含む。なお、図３を用いて後述するように、高耐圧のＭＯＳトランジスタが形成される領域を、高耐圧ＭＯＳ領域ＨＭＡと称し、低耐圧ＭＯＳトランジスタが形成される領域を、低耐圧ＭＯＳ領域ＬＭＡと称する。
【００２０】
本実施の形態１では、高耐圧のＭＯＳトランジスタとして、横方向拡散ＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor；ＬＤＭＯＳＦＥＴ）が形成された例について説明する。また、本実施の形態１では、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、および、ｎチャネル型のＭＩＳＦＥＴからなるＣＭＯＳトランジスタが形成された例について説明する。
【００２１】
なお、本願明細書において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜を用いたＭＩＳＦＥＴだけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００２２】
図２に示すように、出力ドライバ部ＨＶでは、高耐圧のＭＯＳトランジスタが形成される高耐圧ＭＯＳ領域ＨＭＡが、平面視において、ＤＴＩ構造に含まれる溝部ＴＰにより囲まれている。溝部ＴＰは、半導体基板ＳＵＢの主面としての表面に形成されている。なお、図２では図示は省略するが、ロジック部ＬＧでは、低耐圧のＭＯＳトランジスタが形成される低耐圧ＭＯＳ領域ＬＭＡ（図３参照）が、平面視において、ＤＴＩ構造を構成する溝部ＴＰにより囲まれていてもよい。
【００２３】
なお、本願明細書では、平面視において、とは、半導体基板ＳＵＢの主面としての表面に垂直な方向から視た場合を意味する。
【００２４】
図３に示すように、本実施の形態１の半導体装置は、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡを備えた半導体基板ＳＵＢを有する。半導体基板ＳＵＢは例えばｐ型の単結晶シリコン（Ｓｉ）からなり、半導体基板ＳＵＢの主面としての表面に形成された溝部ＴＰを有している。溝部ＴＰ内には絶縁膜ＩＦＴが形成されている。この溝部ＴＰと絶縁膜ＩＦＴとにより、ＤＴＩ構造ＤＳが形成されている。
【００２５】
図３に示すように、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されており、ｎ型埋め込み領域ＮＢＲ上には、ｐ−型エピタキシャル層ＥＰが形成されている。
【００２６】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面には、高耐圧のＭＯＳトランジスタとして、ＬＤＭＯＳＦＥＴＱＨが形成されている。ＬＤＭＯＳＦＥＴＱＨは、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。
【００２７】
ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度は、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高い。なお、ＬＤＭＯＳＦＥＴＱＨのゲート電極ＧＥを、ゲート電極ＧＥＨと称する。
【００２８】
ｐ型ウエル領域ＰＷＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨとｐｎ接合を形成する。
【００２９】
ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰとｐｎ接合を形成する。ｎ＋型ドレイン領域ＮＤＨは、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成されている。
【００３０】
ｎ型オフセットドレイン領域ＮＯＤＨは、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成されている。したがって、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとの間には、半導体基板ＳＵＢの表面に沿って、ｐ型ウエル領域ＰＷＨとｐ−型エピタキシャル層ＥＰとが挟まれている。
【００３１】
ゲート電極ＧＥＨのソース側の部分は、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとに挟まれたｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成されている。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨの表面に形成されたオフセット絶縁膜ＯＩＦ上に乗り上げるように、形成されている。ゲート電極ＧＥＨの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００３２】
ｐ型ウエル領域ＰＷＨの上層部であって、ｎ＋型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成されている。ｐ＋型コンタクト領域ＰＣＨは、例えばｐ型ウエル領域ＰＷＨの電位を調節するためのものである。
【００３３】
ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＨの表面にも、シリサイド層が形成されていてもよい。あるいは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、または、ｐ＋型コンタクト領域ＰＣＨの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００３４】
低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面には、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとが形成されている。ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとにより、ＣＭＯＳトランジスタが形成されている。
【００３５】
ｐチャネル型のＭＩＳＦＥＴＱＰは、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥを、ゲート電極ＧＥＰと称する。
【００３６】
ｎ型ウエル領域ＮＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｐチャネル型のＭＩＳＦＥＴＱＰが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ｎ型ウエル領域ＮＷＬの上層部に、互いに離れて形成されている。
【００３７】
ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥＰは、ｐ＋型ソース領域ＰＳＬとｐ＋型ドレイン領域ＰＤＬとに挟まれた部分のｎ型ウエル領域ＮＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＰの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００３８】
ｐ＋型ソース領域ＰＳＬ、および、ｐ＋型ドレイン領域ＰＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＰのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｐ＋型ソース領域ＰＳＨ、および、ｐ＋型ドレイン領域ＰＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００３９】
ｎチャネル型のＭＩＳＦＥＴＱＮは、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥを、ゲート電極ＧＥＮと称する。
【００４０】
ｐ型ウエル領域ＰＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｎチャネル型のＭＩＳＦＥＴＱＮが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ型ウエル領域ＰＷＬは、平面視において、ｎ型ウエル領域ＮＷＬと離れた位置に形成されている。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ｐ型ウエル領域ＰＷＬの上層部に、互いに離れて形成されている。
【００４１】
ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥＮは、ｎ＋型ソース領域ＮＳＬとｎ＋型ドレイン領域ＮＤＬとに挟まれた部分のｐ型ウエル領域ＰＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＮの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００４２】
ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＮのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００４３】
ＬＤＭＯＳＦＥＴＱＨ上、ｐチャネル型のＭＩＳＦＥＴＱＰ上、および、ｎチャネル型のＭＩＳＦＥＴＱＮ上を覆うように、絶縁膜ＨＭ１が形成されている。絶縁膜ＨＭ１は、例えば窒化シリコン膜からなる。
【００４４】
高耐圧ＭＯＳ領域ＨＭＡでは、平面視においてＬＤＭＯＳＦＥＴＱＨを囲むように、ＤＴＩ構造ＤＳが形成されている。前述したように、ＤＴＩ構造ＤＳは、半導体基板ＳＵＢの主面としての表面に形成された溝部ＴＰと、溝部ＴＰ内に形成された絶縁膜ＩＦＴとを有する。なお、低耐圧ＭＯＳ領域ＬＭＡでも、平面視において、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのうち、１つまたは２つ以上のＭＩＳＦＥＴを囲むように、ＤＴＩ構造ＤＳが形成されていてもよい。
【００４５】
溝部ＴＰは、絶縁膜ＨＭ１、素子分離領域ＩＲ、ｐ−型エピタキシャル層ＥＰ、および、ｎ型埋め込み領域ＮＢＲを貫通して、半導体基板ＳＵＢのうちｎ型埋め込み領域ＮＢＲよりも下方の部分に達する。
【００４６】
溝部ＴＰ内を含めて絶縁膜ＨＭ１上には、絶縁膜ＩＦＴが形成されている。絶縁膜ＩＦＴにより、溝部ＴＰは、空間ＳＰを残して閉塞されている。すなわち、溝部ＴＰの内部は、絶縁膜ＩＦＴにより完全に埋め込まれてはおらず、溝部ＴＰの内部には空間ＳＰが形成されている。
【００４７】
溝部ＴＰ内に空間ＳＰを形成することにより、ＤＴＩ構造ＤＳにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和することができる。本実施の形態１のように、高耐圧ＭＯＳ領域ＨＭＡにＬＤＭＯＳＦＥＴＱＨが形成される場合には、ＤＴＩ構造ＤＳにより分離されたＬＤＭＯＳＦＥＴＱＨのリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和する効果を大きくすることができる。
【００４８】
また、溝部ＴＰ内に空間ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部ＴＰ内に空間ＳＰを形成することにより、溝部ＴＰ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【００４９】
好適には、溝部ＴＰは、平面視において素子分離領域ＩＲと重なる領域に、形成されている。これにより、素子分離領域ＩＲにＤＴＩ構造ＤＳが形成されることになるので、溝部ＴＰの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。
【００５０】
図４に示すように、絶縁膜ＩＦＴは、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４の順に積層された絶縁膜である。絶縁膜ＩＦ１は、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（Tetraethoxysilane；ＴＥＯＳ）ガスを含むガスを用いた化学気相成長（ＣＶＤ）法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ２は、プラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ３は、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ４は、ＰＥＣＶＤ法により形成された酸化シリコン膜からなる。
【００５１】
図３に示すように、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１にはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にはプラグＰＧが形成されている。高耐圧ＭＯＳ領域ＨＭＡにおいて、プラグＰＧは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。
【００５２】
なお、図示は省略するが、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮのそれぞれとも電気的に接続されている。
【００５３】
図３に示すように、絶縁膜ＩＦＴ上には、１層目の配線Ｍ１が形成されている。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続されている。また、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１が形成されている。
【００５４】
層間絶縁膜ＩＬ１上には、２層目の配線Ｍ２が形成されている。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続されている。また、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２が形成されている。
【００５５】
層間絶縁膜ＩＬ２上には、３層目の配線Ｍ３が形成されている。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続されている。また、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。
【００５６】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図５および図６は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図６は、図５のステップＳ１７に含まれる製造工程を示す。図７〜図２３は、実施の形態１の半導体装置の製造工程中における要部断面図である。そのうち図１４〜図２２は、図６のステップＳ１７に含まれる製造工程中におけるＤＴＩ構造周辺の構成を示す拡大断面図である。
【００５７】
なお、図１４〜図１６、図１８および図２０〜図２２では、理解を簡単にするために、２つのｎチャネル型のＭＩＳＦＥＴＱＮの間にＤＴＩ構造ＤＳが形成される例について示している。しかし、図１３および図２３に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。
【００５８】
まず、図７に示すように、半導体基板ＳＵＢを準備する（図５のステップＳ１１）。このステップＳ１１では、例えばｐ型の単結晶シリコン（Ｓｉ）からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板からなる半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、半導体基板ＳＵＢの主面としての表面側の領域として、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡを備えている。半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されている。その後、半導体基板ＳＵＢの表面上に、周知のエピタキシャル成長法を用いて、例えばｐ型の単結晶Ｓｉからなるｐ−型エピタキシャル層ＥＰを形成する。
【００５９】
次に、図８に示すように、素子分離領域ＩＲを形成する（図５のステップＳ１２）。このステップＳ１２では、半導体基板ＳＵＢの主面としての表面、すなわちｐ−型エピタキシャル層ＥＰの表面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁膜としての素子分離領域ＩＲを形成する。ここでは、ＳＴＩ法により素子分離領域ＩＲを形成する場合について説明する。
【００６０】
まず、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域ＩＲが形成される領域のｐ−型エピタキシャル層ＥＰを除去して素子分離溝を形成する。
【００６１】
次に、ｐ−型エピタキシャル層ＥＰの表面上にＣＶＤ法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。言い換えれば、半導体基板ＳＵＢの表面に、酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜の材料として、例えばオゾン（Ｏ３）ガスとテトラエトキシシラン（ＴＥＯＳ）とを含むガスを用いたＣＶＤ法により形成される酸化シリコン膜など、流動性の良好な酸化シリコン膜を用いることができる。なお、流動性の定義については、後述する。
【００６２】
次に、ＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて絶縁膜を研磨し、絶縁膜の表面を平坦化する。これにより、素子分離溝に埋め込まれた絶縁膜としての素子分離領域ＩＲが形成される。
【００６３】
また、ステップＳ１２では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面に、素子分離領域ＩＲとは別に、例えばマスクを用いた熱酸化処理を行うＬＯＣＯＳ法により、酸化シリコン膜からなるオフセット絶縁膜ＯＩＦを形成する。なお、ＬＯＣＯＳ法に代え、ＳＴＩ法によりオフセット絶縁膜ＯＩＦを形成することもできる。
【００６４】
次に、図９に示すように、ゲート電極ＧＥを形成する（図５のステップＳ１３）。このステップＳ１３では、まず、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｐ型ウエル領域ＰＷＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｐ型ウエル領域ＰＷＬを形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【００６５】
また、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｎ型オフセットドレイン領域ＮＯＤＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎ型ウエル領域ＮＷＬを形成する。このとき、ｎ型オフセットドレイン領域ＮＯＤＨを、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【００６６】
次に、半導体基板ＳＵＢを例えば熱酸化処理することなどにより、ｐ−型エピタキシャル層ＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとして、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を用いることもできる。
【００６７】
次に、ゲート絶縁膜ＧＩ上に、例えばｎ型不純物が導入された多結晶シリコン膜からなる導体膜を、ＣＶＤ法などにより形成する。
【００６８】
次に、フォトリソグラフィおよびドライエッチングにより、導体膜およびゲート絶縁膜ＧＩをパターニングする。これにより、高耐圧ＭＯＳ領域ＨＭＡでＬＤＭＯＳＦＥＴＱＨ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＨを形成する。また、低耐圧ＭＯＳ領域ＬＭＡでｐチャネル型のＭＩＳＦＥＴＱＰ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＰを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎチャネル型のＭＩＳＦＥＴＱＮ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＮを形成する。
【００６９】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ゲート電極ＧＥＨは、ｐ型ウエル領域ＰＷＨ上から、ｐ−型エピタキシャル層ＥＰ上を経て、ｎ型オフセットドレイン領域ＮＯＤＨ上のオフセット絶縁膜ＯＩＦ上にかけて、形成される。すなわち、ゲート電極ＧＥＨのソース側の部分は、ｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成される。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨ上に、オフセット絶縁膜ＯＩＦを介して形成される。
【００７０】
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ゲート電極ＧＥＰは、ｎ型ウエル領域ＮＷＬ上に形成され、ゲート電極ＧＥＮは、ｐ型ウエル領域ＰＷＬ上に形成される。
【００７１】
次に、図１０に示すように、ＬＤＭＯＳＦＥＴＱＨを形成する（図５のステップＳ１４）。このステップＳ１４では、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。
【００７２】
また、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮの側壁に、酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＵＢ上にＣＶＤ法などにより酸化シリコン膜などの絶縁膜を堆積した後、堆積された絶縁膜を異方性エッチングすることにより形成される。
【００７３】
さらに、サイドウォールスペーサＳＷを形成した後、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。
【００７４】
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ型ウエル領域ＰＷＨの上層部に、ｎ−型ソース領域ＮＳＨが形成される。ｎ−型ソース領域ＮＳＨは、ｎ−型ソース領域ＮＳＨの端部がゲート電極ＧＥＨと整合するように形成される。また、ｐ型ウエル領域ＰＷＨの上層部であって、ｎ−型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成される。
【００７５】
また、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に、ｎ＋型ドレイン領域ＮＤＨが形成される。ｎ＋型ドレイン領域ＮＤＨは、素子分離領域ＩＲとオフセット絶縁膜ＯＩＦとに挟まれた部分のｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成される。
【００７６】
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＨとを有するＬＤＭＯＳＦＥＴＱＨが形成される。ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度を、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高くする。
【００７７】
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬの上層部には、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとが形成される。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ゲート電極ＧＥＰを挟んで互いに反対側に位置する２つの部分のそれぞれのｎ型ウエル領域ＮＷＬの上層部に、ゲート電極ＧＥＰに整合するように形成される。
【００７８】
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＰとを有するｐチャネル型のＭＩＳＦＥＴＱＰが形成される。
【００７９】
また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬの上層部には、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとが形成される。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ゲート電極ＧＥＮを挟んで互いに反対側に位置する２つの部分のそれぞれのｐ型ウエル領域ＰＷＬの上層部に、ゲート電極ＧＥＮに整合するように形成される。
【００８０】
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＮとを有するｎチャネル型のＭＩＳＦＥＴＱＮが形成される。
【００８１】
なお、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれを、ｎ−型半導体領域と、ｎ−型半導体領域におけるｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型半導体領域とからなるＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域とすることができる。また、ｐ＋型ソース領域ＰＳＬおよびｐ＋型ドレイン領域ＰＤＬのそれぞれを、ｐ−型半導体領域と、ｐ−型半導体領域におけるｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ＋型半導体領域とからなるＬＤＤ構造のソース・ドレイン領域とすることができる。
【００８２】
次に、図１１に示すように、シリサイド層ＳＩＬを形成する（図５のステップＳ１５）。このステップＳ１５では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面に、シリサイド層ＳＩＬを形成する。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれの表面に、シリサイド層ＳＩＬを形成する。シリサイド層ＳＩＬは、例えばコバルトシリサイド膜などの金属シリサイド膜からなる。例えばサリサイド（Self Aligned Silicide；Salicide）プロセスを用いることにより、シリサイド層ＳＩＬを形成することができる。
【００８３】
これにより、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれと、プラグＰＧ（図２３参照）との間のコンタクト抵抗を、低抵抗化することができる。
【００８４】
次に、図１２に示すように、絶縁膜ＨＭ１およびＨＭ２を形成する（図５のステップＳ１６）。このステップＳ１６では、絶縁膜としての素子分離領域ＩＲ上、ＬＤＭＯＳＦＥＴＱＨ上、ｐチャネル型のＭＩＳＦＥＴＱＰ上、および、ｎチャネル型のＭＩＳＦＥＴＱＮ上を含めて半導体基板ＳＵＢの表面上に、例えば窒化シリコン膜からなる絶縁膜ＨＭ１を形成する。また、絶縁膜ＨＭ１を形成した後、絶縁膜ＨＭ１上に、例えば酸化シリコン膜からなる絶縁膜ＨＭ２を形成する。絶縁膜ＨＭ２の膜厚は、絶縁膜ＨＭ１の膜厚よりも厚い。窒化シリコン膜からなる絶縁膜ＨＭ１、および、酸化シリコン膜からなる絶縁膜ＨＭ２を、例えばＣＶＤ法により形成することができる。絶縁膜ＨＭ２の堆積後、必要に応じてＣＭＰ法などにより絶縁膜ＨＭ２の表面を平坦化する。
【００８５】
窒化シリコン膜からなる絶縁膜ＨＭ１は、図１３などを用いて後述するＤＴＩ構造を形成する際のエッチングストッパ膜として機能するか、あるいは、図２３を用いて後述するコンタクトホールＣＨを形成する際のエッチングストッパ膜として機能する。
【００８６】
次に、図１３に示すように、ＤＴＩ構造ＤＳを形成する（図５のステップＳ１７）。このステップＳ１７では、半導体基板ＳＵＢの表面に、溝部ＴＰを形成し、溝部ＴＰを閉塞するように、絶縁膜ＩＦＴを形成する。ステップＳ１７は、図６のステップＳ１７１〜ステップＳ１７７の工程を含む。以下では、図６のステップＳ１７１〜ステップＳ１７７の工程を、図１４〜図２２および図４を用いて説明する。
【００８７】
まず、図１４に示すように、開口部ＯＰを形成する（図６のステップＳ１７１）。このステップＳ１７１では、ＤＴＩ構造ＤＳが形成される領域において、絶縁膜ＨＭ２、絶縁膜ＨＭ１、および、絶縁膜としての素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成する。
【００８８】
絶縁膜ＨＭ２上に、フォトレジストを塗布し、塗布されたフォトレジストをフォトリソグラフィによりパターニングする。これにより、フォトレジストを貫通して絶縁膜ＨＭ２に達する開口部を有するレジストパターンＲＰを形成する。そして、レジストパターンＲＰをエッチングマスクとして用いて、絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲを順にエッチングする。これにより、絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰが形成される。
【００８９】
なお、絶縁膜ＨＭ２を形成しなくてもよく、このときは、絶縁膜ＨＭ１および素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成することになる。
【００９０】
あるいは、絶縁膜ＨＭ２および絶縁膜ＨＭ１のいずれも形成しなくてもよく、このときは、素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成することになる。
【００９１】
次に、図１５に示すように、溝部ＴＰを形成する（図６のステップＳ１７２）。このステップＳ１７２では、例えばレジストパターンＲＰを除去した後、開口部ＯＰが形成された絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲをエッチングマスクとして用いて、開口部ＯＰの底面に露出したｐ型ウエル領域ＰＷＬなど、例えば単結晶Ｓｉからなる半導体基板ＳＵＢをドライエッチングなどによりエッチングする。これにより、半導体基板ＳＵＢの表面に、開口部ＯＰと連通し、開口部ＯＰの底面に露出したｐ型ウエル領域ＰＷＬなどを貫通して、半導体基板ＳＵＢの厚さ方向の途中まで達する溝部ＴＰを形成する。
【００９２】
溝部ＴＰの深さＤＰＴを、例えば１５μｍとすることができ、溝部ＴＰの幅ＷＤＴを、例えば１μｍとすることができる。
【００９３】
図１５に示す例では、溝部ＴＰは、平面視において素子分離領域ＩＲと重なる領域に形成される。しかし、溝部ＴＰは、平面視において素子分離領域ＩＲと重ならない領域に形成されてもよい。このとき、開口部ＯＰは、絶縁膜ＨＭ２および絶縁膜ＨＭ１を貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達することになる。
【００９４】
また、図１５では図示されないが、溝部ＴＰは、平面視において、ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのいずれかを囲むように形成されてもよい。
【００９５】
このステップＳ１７２の後、酸化シリコン膜からなる絶縁膜ＨＭ２は、図１６に示すように、例えば等方性エッチングにより除去される。
【００９６】
幅ＷＤＴに対する深さＤＰＴの比であるアスペクト比が大きい溝部ＴＰをドライエッチングにより形成する場合、例えば六フッ化硫黄（ＳＦ６）ガスを含むガスを用いて半導体基板ＳＵＢをエッチングする工程と、例えばＣ４Ｆ８ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝部ＴＰの側面を被覆する工程とを繰り返す。そのため、図１６の溝部ＴＰの周辺をさらに拡大して示す断面図である図１７に示すように、溝部ＴＰは、深さ方向に沿って、幅が広い部分と幅が狭い部分とが交互に繰り返されることにより形成され、溝部ＴＰの側面には、スキャロップと呼ばれる凹凸が形成される。
【００９７】
次に、図１８に示すように、絶縁膜ＩＦ１を形成する（図６のステップＳ１７３）。このステップＳ１７３では、開口部ＯＰ内、溝部ＴＰ内、および、半導体基板ＳＵＢの表面上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。また、絶縁膜ＩＦ１により、半導体素子としてのＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを被覆し、かつ、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆する。このＯ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称される。
【００９８】
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。
【００９９】
このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。ここで、膜の流動性は、例えば、M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538.において、図９を用いて説明されている。上記文献によれば、膜の流動性が良好であるとは、例えばある膜により角部を被覆する場合において、角部を被覆する部分の膜の膜厚が減少して膜全体が平坦化することを意味する。また、上記文献の図９にも示されているように、平面部を被覆する部分の膜の膜厚に対し、角部と、角部を被覆する部分の膜の表面との最短距離の比が小さいほど、膜の流動性が良好であり、膜全体が平坦化する。
【０１００】
したがって、図１７に示すように、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１を形成することにより、図１９に示すように、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の表面を平坦化することができる。
【０１０１】
なお、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を、例えば１００ｎｍとすることができる。
【０１０２】
次に、図２０に示すように、絶縁膜ＩＦ２を形成する（図６のステップＳ１７４）。このステップＳ１７４では、絶縁膜ＩＦ１上に、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。また、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。
【０１０３】
例えば、ステップＳ１７４では、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
【０１０４】
あるいは、ステップＳ１７４では、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。
【０１０５】
このＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性も、Ｏ３ＴＥＯＳ膜の段差被覆性よりも低く、かつ、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性も、Ｏ３ＴＥＯＳ膜の流動性よりも低い。そのため、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。したがって、開口部ＯＰの両側面、および、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの開口端に近いほど大きくすることができる。また、このような効果は、絶縁膜ＩＦ２が、ＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなるときに、大きくなる。
【０１０６】
具体的には、図２０に示すように、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２１は、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２よりも小さい。したがって、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴよりも大きくすることができる。
【０１０７】
また、好適には、ステップＳ１７４では、平面視において、いずれの位置においても溝部ＴＰを閉塞しないように、絶縁膜ＩＦ２を形成する。これにより、図２１を用いて後述する絶縁膜ＩＦ３により、溝部ＴＰを閉塞することができる。
【０１０８】
なお、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２を例えば２５０ｎｍとすることができる。そして、前述したように、溝部ＴＰの幅ＷＤＴを例えば１μｍとし、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を例えば１００ｎｍとするとき、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴを、例えば３００ｎｍとすることができる。
【０１０９】
次に、図２１に示すように、絶縁膜ＩＦ３を形成する（図６のステップＳ１７５）。このステップＳ１７５では、絶縁膜ＩＦ２上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。また、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
【０１１０】
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。
【０１１１】
絶縁膜ＩＦ１と同様に、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称され、このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。すなわち、Ｏ３ＴＥＯＳ膜の段差被覆性は、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性よりも高く、かつ、Ｏ３ＴＥＯＳ膜の流動性は、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性よりも高い。そのため、開口部ＯＰの側面に形成される絶縁膜ＩＦ３の膜厚、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚は、互いに略等しい。したがって、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ３を形成することにより、図２１に示すように、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができる。
【０１１２】
溝部ＴＰ内に残される空間ＳＰの上端の位置を、閉塞位置ＣＰと称する。絶縁膜ＩＦ１により、スキャロップなど凹凸が形成された溝部ＴＰの側面を平坦性良く被覆することができ、絶縁膜ＩＦ２およびＩＦ３を用いて溝部ＴＰを閉塞することにより、溝部ＴＰ内に確実に空間ＳＰを残すことができる。また、図２５を用いて後述するように、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２を調整することにより、閉塞位置ＣＰが所望の位置まで下降するように調整した状態で、溝部ＴＰ内に容易に空間ＳＰを残すことができる。
【０１１３】
なお、絶縁膜ＩＦ２の表面のうち平面部に形成される絶縁膜ＩＦ３の膜厚を、例えば７００ｎｍとすることができる。
【０１１４】
次に、図２２に示すように、絶縁膜ＩＦ３を平坦化する（図６のステップＳ１７６）。このステップＳ１７６では、ＣＭＰ法などを用いて絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する。図２２には、絶縁膜ＩＦ３および絶縁膜ＩＦ２を研磨し、絶縁膜ＩＦ３および絶縁膜ＩＦ２の表面を平坦化する例を示す。
【０１１５】
次に、絶縁膜ＩＦ４を形成する（図６のステップＳ１７７）。このステップＳ１７７では、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。これにより、図４に示したように、絶縁膜ＩＦ３上に、絶縁膜ＩＦ４が形成され、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４からなる絶縁膜ＩＦＴが形成される。
【０１１６】
例えば、ステップＳ１７７では、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
【０１１７】
あるいは、ステップＳ１７７では、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。
【０１１８】
絶縁膜ＩＦ３により溝部ＴＰを閉塞する際に、溝部ＴＰの上方に位置する部分の絶縁膜ＩＦ３の中央部に、シームとも称される継ぎ目が形成されることがある。後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むおそれがある。
【０１１９】
一方、絶縁膜ＩＦ３上に絶縁膜ＩＦ４を形成することにより、溝部ＴＰの上方に位置する部分の絶縁膜ＩＦ３に形成された継ぎ目を覆うことができる。これにより、後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むことを防止または抑制することができる。また、このような効果は、絶縁膜ＩＦ４が、ＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなるときに、大きくなる。
【０１２０】
なお、絶縁膜ＩＦ４の膜厚を、例えば１００ｎｍとすることができる。
【０１２１】
このようにして、図１３に示すように、ＤＴＩ構造を形成することができる。なお、絶縁膜ＩＦ３の継ぎ目にエッチング液が染み込むおそれがない場合には、ステップＳ１７７を省略し、絶縁膜ＩＦ４を形成しないようにしてもよい。
【０１２２】
なお、図１３を用いた説明、および、以下の説明では、理解を簡単にするために、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４を一体化して絶縁膜ＩＦＴとして説明する。
【０１２３】
次に、図２３に示すように、プラグＰＧを形成する（図５のステップＳ１８）。このステップＳ１８では、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達するプラグＰＧを形成する。
【０１２４】
まず、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜ＩＦＴおよび絶縁膜ＨＭ１をドライエッチングする。これにより、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達するコンタクトホールＣＨを形成する。
【０１２５】
次に、コンタクトホールＣＨの内部に、プラグＰＧを形成する。例えば、コンタクトホールＣＨの内部を含む絶縁膜ＩＦＴ上に、窒化チタン膜からなるバリア膜をＣＶＤ法により形成した後、コンタクトホールＣＨを埋めるように、バリア膜上に、タングステン膜からなる導体膜をＣＶＤ法により形成する。その後、絶縁膜ＩＦＴ上の不要な導体膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＨの内部に、例えばタングステン膜からなる導体膜を含むプラグＰＧを形成することができる。
【０１２６】
次に、絶縁膜ＩＦＴ上に、例えばアルミニウム（Ａｌ）合金膜を主体とする１層目の配線Ｍ１を形成する。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続される。その後、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１を形成する。
【０１２７】
次に、層間絶縁膜ＩＬ１上に、例えばＡｌ合金膜を主体とする２層目の配線Ｍ２を形成する。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続される。その後、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２を形成する。
【０１２８】
次に、層間絶縁膜ＩＬ２上に、例えばＡｌ合金膜を主体とする３層目の配線Ｍ３を形成する。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続される。その後、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成する。このようにして、図１に示す半導体装置が形成される。
【０１２９】
＜閉塞位置について＞
次に、溝部内に空間を残して溝部を閉塞する際の空間の閉塞位置について、比較例の半導体装置の製造方法と対比しながら説明する。図２４は、比較例の半導体装置の製造工程中における要部断面図である。
【０１３０】
比較例の半導体装置の製造方法では、溝部ＴＰ内に、絶縁膜ＩＦ１０１およびＩＦ１０２からなる絶縁膜ＩＦＴ１００を形成する。絶縁膜ＩＦ１０１は、ホウ素（Ｂ）およびリン（Ｐ）が添加されたＴＥＯＳ（ＢＰ−ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜からなり、ＢＰＳＧ（Boro-Phosphate Silicate Glass）膜とも称される。絶縁膜ＩＦ１０２は、ＰＥＣＶＤ法により形成された酸化シリコン膜からなる。
【０１３１】
比較例の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法において、図６のステップＳ１７２を行って溝部ＴＰを形成した後、ＢＰ−ＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１０１を形成する。その後、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１０２を形成する。また、絶縁膜ＩＦ１０２により、溝部ＴＰ内に空間ＳＰ１００を残して溝部ＴＰを閉塞する。
【０１３２】
このＢＰＳＧ膜の段差被覆性は良好ではなく、かつ、ＢＰＳＧ膜の流動性は良好でない。そのため、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合には、溝部ＴＰの側面に形成された絶縁膜ＩＦ１の表面における凹凸の深さを減少させることはできず、絶縁膜ＩＦ１の表面を平坦化することはできない。
【０１３３】
一方、ＰＴＥＯＳ膜の段差被覆性は良好でなく、かつ、ＰＴＥＯＳ膜の流動性は良好でない。この場合、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ１０２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚よりも厚い。したがって、溝部ＴＰの側面に絶縁膜ＩＦ１０２を形成することにより、溝部ＴＰ内に空間ＳＰ１００を残して溝部ＴＰを閉塞することはできるものの、空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなるおそれがある。
【０１３４】
空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなると、絶縁膜ＩＦ１０２を形成した後、例えば絶縁膜ＩＦ１０２を研磨し、絶縁膜ＩＦ１０２の表面を平坦化する際に、絶縁膜ＩＦ１０２の表面の高さ位置が空間ＳＰ１００の閉塞位置ＣＰ１００よりも低くなり、空間ＳＰ１００が絶縁膜ＩＦ１０２の表面に露出するおそれがある。そのため、研磨用のスラリーが空間ＳＰ１００に入り込むか、その後の洗浄工程において洗浄液が空間ＳＰ１００に入り込むおそれがある。また、その後、空間ＳＰ１００に入り込んだスラリーまたは洗浄液が空間ＳＰ１００から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０１３５】
また、絶縁膜ＩＦ１０２の表面を平坦化した後の絶縁膜ＩＦ１０２の表面の高さ位置が上昇するので、絶縁膜ＩＦ１０２、絶縁膜ＩＦ１０１および絶縁膜ＨＭ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２３参照）の幅に対する深さの比であるアスペクト比が高くなる。そのため、コンタクトホールＣＨおよびプラグＰＧ（図２３参照）を形状精度よく形成できず、半導体装置の性能が低下するおそれがある。
【０１３６】
あるいは、ＢＰＳＧ膜からなる絶縁膜ＩＦ１０１を形成する場合、ＢＰＳＧ膜中からホウ素（Ｂ）またはリン（Ｐ）がｐ−型エピタキシャル層ＥＰなどに拡散するおそれがある。そのため、例えばＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、または、ｎチャネル型のＭＩＳＦＥＴＱＮの閾値電圧などが変動してトランジスタ特性が劣化するおそれがある。
【０１３７】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置の製造方法では、溝部ＴＰを形成した後、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１により、溝部ＴＰの側面を被覆する。次いで、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２により溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。次いで、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
【０１３８】
絶縁膜ＩＦ１に含まれるＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、絶縁膜ＩＦ１の表面を平坦化することができる。
【０１３９】
一方、絶縁膜ＩＦ２に含まれるＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性も、Ｏ３ＴＥＯＳ膜の段差被覆性よりも低く、かつ、絶縁膜ＩＦ２に含まれるＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性も、Ｏ３ＴＥＯＳ膜の流動性よりも低い。そのため、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。
【０１４０】
したがって、開口部ＯＰの両側面、および、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの開口端に近いほど大きくすることができる。言い換えれば、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、溝部ＴＰの上部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔よりも大きくすることができる。そして、溝部ＴＰの上部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、溝部ＴＰの底部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔よりも大きくすることができる。
【０１４１】
また、絶縁膜ＩＦ３に含まれるＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、開口部ＯＰの側面に形成される絶縁膜ＩＦ３の膜厚、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚、および、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚は、互いに略等しい。したがって、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができる。
【０１４２】
図２５は、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚と、閉塞位置との関係を示すグラフである。図２５の横軸は、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚を示し、図２５の縦軸は、閉塞位置を示す。なお、このＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚とは、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２（図２１参照）を意味する。また、図２５では、溝部ＴＰの深さＤＰＴを１５μｍとし、溝部ＴＰの幅ＷＤＴを１μｍとし、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を１００ｎｍとした場合における、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚と、閉塞位置との関係を示す。さらに、図２５の縦軸は、酸化シリコン膜からなる絶縁膜としての素子分離領域ＩＲと、ｎ＋型ドレイン領域ＮＤＬなどのｐ−型エピタキシャル層ＥＰとの界面からの、閉塞位置ＣＰの高さ位置を意味する。
【０１４３】
図２５に示すように、絶縁膜ＩＦ２の膜厚の減少、すなわち開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴ（図２１参照）の増加に伴って、閉塞位置ＣＰが下降することが分かる。これは、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴの増加に伴って、溝部ＴＰが閉塞しにくくなり、閉塞位置ＣＰが下降するためである。したがって、本実施の形態１によれば、絶縁膜ＩＦ２の膜厚を調整することにより、閉塞位置ＣＰが所望の位置まで下降するように調整した状態で、溝部ＴＰ内に容易に空間ＳＰを残すことができる。
【０１４４】
なお、絶縁膜ＩＦ２を形成せず、良好な流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１およびＩＦ３のみにより溝部ＴＰを閉塞する場合には、Ｏ３ＴＥＯＳ膜により溝部ＴＰ内が埋め込まれ、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができない。また、絶縁膜ＩＦ１およびＩＦ３を形成せず、Ｏ３ＴＥＯＳ膜の流動性よりも低い流動性を有するＰＴＥＯＳ膜などからなる絶縁膜ＩＦ２のみにより溝部ＴＰを閉塞する場合には、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することはできるものの、空間ＳＰの閉塞位置ＣＰを容易に下降させることができない。
【０１４５】
一方、本実施の形態１では、良好な流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に、Ｏ３ＴＥＯＳ膜の流動性よりも低い流動性を有するＰＴＥＯＳ膜からなる絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ３上に、ＰＴＥＯＳ膜の流動性よりも高い流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ３を形成する。これにより、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞しつつ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。
【０１４６】
このように、本実施の形態１によれば、空間ＳＰの閉塞位置ＣＰを所望の位置まで容易に下降させることができる。そのため、例えば絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する際に、絶縁膜ＩＦ３の表面の高さ位置が空間ＳＰの閉塞位置ＣＰよりも低くなることを防止または抑制することができる。また、空間ＳＰが絶縁膜ＩＦ３の表面に露出して研磨用のスラリーが空間ＳＰに入り込むこと、および、その後の洗浄工程において洗浄液が空間ＳＰに入り込むことを、防止または抑制することができる。したがって、その後、空間ＳＰに入り込んだスラリーまたは洗浄液が空間ＳＰから吹き出すことにより異物が発生することを防止または抑制し、半導体装置の形状に欠陥が発生することを防止または抑制し、半導体装置の性能を向上させることができる。
【０１４７】
また、絶縁膜ＩＦ３の表面を平坦化した後の絶縁膜ＩＦ３の表面の高さ位置が下降するので、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２３参照）の幅に対する深さの比であるアスペクト比を低くすることができる。そのため、コンタクトホールＣＨおよびプラグＰＧ（図２３参照）を形状精度よく形成することができ、半導体装置の性能を向上させることができる。
【０１４８】
あるいは、本実施の形態１では、比較例と異なり、ＢＰＳＧ膜からなる絶縁膜ＩＦ１０１を形成しないので、ＢＰＳＧ膜中からホウ素（Ｂ）またはリン（Ｐ）がｐ−型エピタキシャル層に拡散するおそれがない。したがって、例えばＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮの閾値電圧などが変動してトランジスタ特性が劣化することを、防止または抑制することができる。
【０１４９】
なお、溝部ＴＰ内に空間ＳＰを形成することにより、ＤＴＩ構造ＤＳにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和することができる。
【０１５０】
また、溝部ＴＰ内に空間ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部ＴＰ内に空間ＳＰを形成することにより、溝部ＴＰ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【０１５１】
あるいは、素子分離領域ＩＲにＤＴＩ構造ＤＳが形成されることにより、溝部ＴＰの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。
【０１５２】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、開口部と連通し、半導体基板の厚さ方向の途中まで達する溝部を形成した後、溝部内に絶縁膜を形成し、絶縁膜により、溝部内に空間を残して溝部を閉塞した。それに加えて、実施の形態２の半導体装置の製造方法では、溝部を形成した後、絶縁膜を形成する前に、開口部の側面を、溝部の側面よりも後退させる。
【０１５３】
本実施の形態２の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であり、その説明を省略する。
【０１５４】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図２６〜図３８は、実施の形態２の半導体装置の製造工程中における要部断面図である。図２６〜図３８は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
【０１５５】
なお、図２９〜図３１、図３４および図３８では、理解を簡単にするために、ＤＴＩ構造の両側にＭＩＳＦＥＴが形成される場合について示している。しかし、実施の形態１で図３に示したように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。
【０１５６】
本実施の形態２でも、実施の形態１で図７〜図１２を用いて説明した工程（図５のステップＳ１１〜ステップＳ１６）と同様の工程を行って、絶縁膜ＨＭ１および絶縁膜ＨＭ２を形成する。
【０１５７】
次に、本実施の形態２でも、実施の形態１で図１４および図１５を用いて説明した工程（図６のステップＳ１７１およびステップＳ１７２）を行って、例えば単結晶シリコン（Ｓｉ）からなる半導体基板ＳＵＢをドライエッチングすることにより、溝部ＴＰを形成する。
【０１５８】
この溝部ＴＰを形成する際に、溝部ＴＰの側面に露出した部分のシリコンがエッチングされ、図２６に示すように、溝部ＴＰの側面が開口部ＯＰの側面よりも後退することがある。このような場合、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも狭くなり、空間ＳＰの閉塞位置ＣＰ（後述する図３１参照）が上昇するおそれがある。
【０１５９】
そこで、本実施の形態２では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜ＨＭ２を除去する。また、開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１および素子分離領域ＩＲをエッチングして除去する。
【０１６０】
これにより、図２７に示すように、開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１の側面、および、開口部ＯＰの側面に露出した部分の絶縁膜としての素子分離領域ＩＲの側面を、溝部ＴＰの側面よりも後退させる。言い換えれば、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる。そのため、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも広くなる。言い換えれば、溝部ＴＰの幅ＷＤＴが開口部ＯＰの幅ＷＤＯより狭くなる。ここで、空間ＳＰの閉塞位置ＣＰは、開口部ＯＰに比べて相対的に幅が狭い溝部ＴＰにより影響を受ける。したがって、空間ＳＰの閉塞位置ＣＰ（後述する図３１参照）を下降させることができる。
【０１６１】
この開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第１変形例として、以下のような方法を行うことができる。
【０１６２】
本第１変形例では、溝部ＴＰを形成した後、例えば酸素（Ｏ２）ガスおよびトリフルオロメタン（ＣＨＦ３）ガスを含むガスを用いた等方性ドライエッチング、および、熱リン酸によるウェットエッチングの両方またはいずれか一方のみを行う。これにより、図２８に示すように、開口部ＯＰの側面に露出した部分の、窒化シリコン膜からなる絶縁膜ＨＭ１の側面を、溝部ＴＰの側面よりも後退させる。
【０１６３】
次に、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、図２７に示したように、酸化シリコン膜からなる絶縁膜ＨＭ２をエッチングして除去する。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲをエッチングすることにより、素子分離領域ＩＲの側面を溝部ＴＰの側面よりも後退させる。このとき、予め開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１の側面を溝部ＴＰの側面よりも後退させてあったことにより、絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出すことを防止または抑制することができる。
【０１６４】
本実施の形態２および本第１変形例では、次に、実施の形態１で図１８を用いて説明した工程（図６のステップＳ１７３）と同様の工程を行って、図２９に示すように、絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆する。また、実施の形態１で図２０を用いて説明した工程（図６のステップＳ１７４）と同様の工程を行って、図３０に示すように、絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。さらに、実施の形態１で図２１を用いて説明した工程（図６のステップＳ１７５）と同様の工程を行って、図３１に示すように、絶縁膜ＩＦ３を形成し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
【０１６５】
本実施の形態２および本第１変形例では、開口部ＯＰの側面が溝部ＴＰの側面よりも後退しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることができ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。
【０１６６】
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
【０１６７】
あるいは、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第２変形例として、以下のような方法を行うことができる。
【０１６８】
本第２変形例では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。このとき、酸化シリコン膜からなる絶縁膜ＨＭ２を完全に除去せず、一部を除去するように調整し、図３２に示すように、開口部ＯＰの側面に露出した部分の酸化シリコン膜からなる絶縁膜ＨＭ２の端部を、溝部ＴＰの側面よりも後退させる。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲをエッチングすることにより、素子分離領域ＩＲの側面を、溝部ＴＰの側面よりも後退させる。
【０１６９】
次に、異方性ドライエッチングを行って、後退した絶縁膜ＨＭ２の端部、および、後退した素子分離領域ＩＲの側面のいずれからも突出した部分の、窒化シリコン膜からなる絶縁膜ＨＭ１を除去する。これにより、図３３に示すように、上下から絶縁膜ＨＭ２と素子分離領域ＩＲとに挟まれていない部分の、窒化シリコン膜からなる絶縁膜ＨＭ１を除去し、絶縁膜ＨＭ１の側面を、溝部ＴＰの側面よりも後退させる。
【０１７０】
本実施の形態２の第２変形例では、次に、実施の形態１で図１８、図２０および図２１を用いて説明した工程（図６のステップＳ１７３〜ステップＳ１７５）と同様の工程を行う。これにより、図３４に示すように、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
【０１７１】
本第２変形例では、開口部ＯＰの側面が溝部ＴＰの側面よりも後退しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることができ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。
【０１７２】
ただし、本第２変形例では、絶縁膜ＨＭ１と絶縁膜ＩＦ１との間に、絶縁膜ＨＭ２が残る点で、実施の形態２と異なる。
【０１７３】
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
【０１７４】
あるいは、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第３変形例として、以下のような方法を行うことができる。
【０１７５】
本第３変形例では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜ＨＭ２を除去する。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲを除去し、図３５に示すように、素子分離領域ＩＲの側面を溝部ＴＰの側面よりも後退させる。つまり、開口部ＯＰの側面の一部を、溝部ＴＰの側面よりも後退させる。このとき、窒化シリコン膜からなる絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出す。
【０１７６】
本第３変形例では、次に、実施の形態１で図１８および図２０を用いて説明した工程（図６のステップＳ１７３およびステップＳ１７４）と同様の工程を行う。これにより、図３６に示すように、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。
【０１７７】
ただし、本実施の形態２の第３変形例では、絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔が小さくなる。
【０１７８】
次に、開口部ＯＰの側面を被覆する絶縁膜ＩＦ２を、プラズマを用いてエッチングする。好適には、例えば高周波プラズマ（Radio Frequency Plasma）などの一般的なプラズマよりも高密度の高密度プラズマ（High Density Plasma；ＨＤＰ）を用いたエッチングを行う。これにより、図３７に示すように、開口部ＯＰの開口端付近では、絶縁膜ＩＦ２、絶縁膜ＩＦ１および絶縁膜ＨＭ１がエッチングされ、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔が大きくなる。
【０１７９】
次に、実施の形態１で図２１を用いて説明した工程（図６のステップＳ１７５）と同様の工程を行って、図３８に示すように、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
【０１８０】
本第３変形例では、ＨＤＰを用いてエッチングを行って、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることにより、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。
【０１８１】
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
【０１８２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法の特徴と同様の特徴を備えている。そのため、本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法が有する効果と同様の効果を有する。
【０１８３】
それに加えて、本実施の形態２の半導体装置の製造方法では、溝部ＴＰを形成した後、絶縁膜ＩＦ１を形成する前に、少なくとも開口部ＯＰの側面の一部を、溝部ＴＰの側面よりも後退させる。これにより、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも広くなる。言い換えれば、溝部ＴＰの幅ＷＤＴが開口部ＯＰの幅ＷＤＯより狭くなる。ここで、空間ＳＰの閉塞位置ＣＰは、開口部ＯＰに比べて相対的に幅が狭い溝部ＴＰにより影響を受ける。したがって、空間ＳＰの閉塞位置ＣＰを確実に下降させることができる。
【０１８４】
このように、本実施の形態２によれば、実施の形態１に比べ、空間ＳＰの閉塞位置ＣＰを所望の位置までさらに容易に下降させることができる。そのため、例えば絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する際に、絶縁膜ＩＦ３の表面の高さ位置が空間ＳＰの閉塞位置ＣＰよりも低くなることを、より確実に防止または抑制することができる。また、空間ＳＰが絶縁膜ＩＦ３の表面に露出してスラリーが空間ＳＰに入り込むこと、および、その後の洗浄工程において洗浄液が空間ＳＰに入り込むことを、より確実に防止または抑制することができる。
【０１８５】
したがって、その後、空間ＳＰに入り込んだスラリーまたは洗浄液が空間ＳＰから吹き出すことにより異物が発生することを、より確実に防止または抑制することができるので、半導体装置の形状に欠陥が発生することを、より確実に防止または抑制し、半導体装置の性能を、より確実に向上させることができる。
【０１８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８７】
ＣＨ  コンタクトホール
ＣＨＰ  半導体チップ
ＣＰ  閉塞位置
ＤＰＴ  深さ
ＤＳ  ＤＴＩ構造
ＤＳＴ  間隔
ＥＰ  ｐ−型エピタキシャル層
ＧＥ、ＧＥＨ、ＧＥＮ、ＧＥＰ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＭ１、ＨＭ２  絶縁膜
ＨＭＡ  高耐圧ＭＯＳ領域
ＨＶ  出力ドライバ部
ＩＦ１〜ＩＦ４、ＩＦＴ  絶縁膜
ＩＬ１〜ＩＬ３  層間絶縁膜
ＩＲ  素子分離領域
ＬＧ  ロジック部
ＬＭＡ  低耐圧ＭＯＳ領域
Ｍ１〜Ｍ３  配線
ＮＢＲ  ｎ型埋め込み領域
ＮＤＨ、ＮＤＬ  ｎ＋型ドレイン領域
ＮＯＤＨ  ｎ型オフセットドレイン領域
ＮＳＨ、ＮＳＬ  ｎ＋型ソース領域
ＮＷＬ  ｎ型ウエル領域
ＯＩＦ  オフセット絶縁膜
ＯＰ  開口部
ＰＣＨ  ｐ＋型コンタクト領域
ＰＤＬ  ｐ＋型ドレイン領域
ＰＧ、ＰＧ１、ＰＧ２  プラグ
ＰＳＨ、ＰＳＬ  ｐ＋型ソース領域
ＰＷＨ、ＰＷＬ、  ｐ型ウエル領域
ＱＨ  ＬＤＭＯＳＦＥＴ
ＱＮ、ＱＰ  ＭＩＳＦＥＴ
ＲＰ  レジストパターン
ＳＩＬ  シリサイド層
ＳＰ  空間
ＳＵＢ  半導体基板
ＳＷ  サイドウォールスペーサ
ＴＨ１、ＴＨ２１、ＴＨ２２  膜厚
ＴＰ  溝部
ＷＤＯ、ＷＤＴ  幅
【図１】
2015138853.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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