(57)【要約】【課題】読み出し動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置では、メモリセルアレイは、ＲＯＭ領域と、通常記憶領域とを有する。制御回路は、ＲＯＭ領域の第１の選択メモリセルの読み出しを実行する際、第１の選択ワード線に第１の読み出し電圧を印加し、第１の非選択メモリセルに接続された第１の非選択ワード線に第１の読み出しパス電圧を印加するＲＯＭ領域読み出し動作を実行する。制御回路は、通常記憶領域の第２の選択メモリセルの読み出しを実行する際、第２の選択ワード線に第２の読み出し電圧を印加し、第１の非選択メモリセルと同一ビット数のデータが記憶された第２の非選択メモリセルに接続された第２の非選択ワード線に第２の読み出しパス電圧を印加する通常記憶領域読み出し動作を実行する。第１の読み出しパス電圧は、第２の読み出しパス電圧よりも小さい。【選択図】図６Ａ
2015176612.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリング、前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、
前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、
前記メモリセルのデータを読み出す読み出しを実行する制御回路とを備え、
前記メモリセルアレイは、データの読み出しに供されるＲＯＭ領域と、任意にデータの書き込み・消去が可能な通常記憶領域とを有し、
前記制御回路は、前記ＲＯＭ領域に設けられた第１の選択メモリセルに対してデータの読み出しを実行する際、前記第１の選択メモリセルに接続された第１の選択ワード線に対して第１の読み出し電圧を印加し、前記ＲＯＭ領域に設けられた第１の非選択メモリセルに接続された第１の非選択ワード線に対して前記第１の非選択メモリセルが保持するデータにかかわらず導通する第１の読み出しパス電圧を印加して、前記第１の選択メモリセルに設定されたしきい値電圧を読み出すＲＯＭ領域読み出し動作を実行可能に構成されているとともに、
前記制御回路は、前記通常記憶領域に設けられた第２の選択メモリセルに対してデータの読み出しを実行する際、前記第２の選択メモリセルに接続された第２の選択ワード線に対して第２の読み出し電圧を印加し、前記通常記憶領域に設けられ、前記第１の非選択メモリセルと同一ビット数のデータが記憶された第２の非選択メモリセルに接続された第２の非選択ワード線に対して前記第２の非選択メモリセルが保持するデータにかかわらず導通する第２の読み出しパス電圧を印加して、前記第２の選択メモリセルに設定されたしきい値電圧を読み出す通常記憶領域読み出し動作を実行可能に構成されており、
前記第１の読み出しパス電圧は、前記第２の読み出しパス電圧よりも小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の非選択メモリセルと同一ビット数のデータが記憶された前記第２の非選択メモリセルは、前記メモリストリングの少なくとも１つの端部に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のメモリセルを直列接続してなるメモリストリング、前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、
前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、
前記メモリセルのデータを読み出す読み出しを実行する制御回路とを備え、
前記制御回路は、前記メモリセルアレイの所定の記憶領域に設けられた選択メモリセルに接続された選択ワード線に対して第１の読み出し電圧を印加し、前記所定の記憶領域に設けられた非選択メモリセルに接続された非選択ワード線に対して前記非選択メモリセルが保持するデータにかかわらず導通する第１の読み出しパス電圧を印加して、前記選択メモリセルに設定されたしきい値電圧を読み出す第１の読み出し動作を実行可能に構成されているとともに、
前記制御回路は、前記所定の記憶領域の前記選択ワード線に対して第２の読み出し電圧を印加し、前記所定の記憶領域の前記非選択ワード線に対して前記非選択メモリセルが保持するデータにかかわらず導通する第２の読み出しパス電圧を印加して、前記選択メモリセルに設定された前記しきい値電圧を再度読み出す第２の読み出し動作を実行可能に構成されており、
前記第２の読み出しパス電圧の値は、前記第１の読み出しパス電圧の値と異なる
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第２の読み出しパス電圧は、前記第１の読み出しパス電圧よりも大きい
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルを直列接続してなるメモリストリング、前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、
前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、
前記メモリセルアレイの所定の記憶領域に設けられた選択メモリセルに接続された選択ワード線に対して読み出し電圧を印加し、前記所定の記憶領域に設けられた非選択メモリセルに接続された非選択ワード線に対して前記非選択メモリセルが保持するデータにかかわらず導通する読み出しパス電圧を印加して、前記選択メモリセルに設定されたしきい値電圧を読み出す読み出し動作を実行可能に構成された制御回路とを備え、
前記制御回路は、前記読み出しパス電圧の値をコマンドに基づいて変更可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、電荷蓄積層の電荷蓄積状態によりデータを不揮発に記憶する。
【０００３】
このＮＡＮＤ型フラッシュメモリにおいて、書き込み動作・消去動作の回数が増えるにつれメモリセルが劣化し、データを正確に記憶することができなくなる。その結果、データの読み出しの際に誤動作が生じるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３３８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、読み出し動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、前記メモリセルのデータを読み出す読み出しを実行する制御回路とを備える。前記メモリセルアレイは、データの読み出しに供されるＲＯＭ領域と、任意にデータの書き込み・消去が可能な通常記憶領域とを有する。前記制御回路は、前記ＲＯＭ領域に設けられた第１の選択メモリセルに対してデータの読み出しを実行する際、前記第１の選択メモリセルに接続された第１の選択ワード線に対して第１の読み出し電圧を印加し、前記ＲＯＭ領域に設けられた第１の非選択メモリセルに接続された第１の非選択ワード線に対して前記第１の非選択メモリセルが保持するデータにかかわらず導通する第１の読み出しパス電圧を印加して、前記第１の選択メモリセルに設定されたしきい値電圧を読み出すＲＯＭ領域読み出し動作を実行可能に構成されている。前記制御回路は、前記通常記憶領域に設けられた第２の選択メモリセルに対してデータの読み出しを実行する際、前記第２の選択メモリセルに接続された第２の選択ワード線に対して第２の読み出し電圧を印加し、前記通常記憶領域に設けられ、前記第１の非選択メモリセルと同一ビット数のデータが記憶された第２の非選択メモリセルに接続された第２の非選択ワード線に対して前記第２の非選択メモリセルが保持するデータにかかわらず導通する第２の読み出しパス電圧を印加して、前記第２の選択メモリセルに設定されたしきい値電圧を読み出す通常記憶領域読み出し動作を実行可能に構成されている。前記第１の読み出しパス電圧は、前記第２の読み出しパス電圧よりも小さい。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び周辺回路を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルのしきい値電圧分布を示す図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルのデータ記憶状態を示す図である。
【図６Ａ】第１の実施の形態に係る不揮発性半導体記憶装置のＲＯＭ領域読み出し動作時の印加電圧を説明する図である。
【図６Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の通常記憶領域読み出し動作時の印加電圧を説明する図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置のＲＯＭ領域読み出し動作時のシーケンスを説明する図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置のＲＯＭ領域読み出し動作時のシーケンスを説明する図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置のＲＯＭ領域読み出し動作時の効果を説明する図である。
【図１０】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルのしきい値電圧分布を示す図である。
【図１１】第２の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明するフローチャートである。
【図１２】第２の実施の形態に係る不揮発性半導体記憶装置の第１の通常記憶領域読み出し動作時の印加電圧を説明する図である。
【図１３】第２の実施の形態に係る不揮発性半導体記憶装置の第２の通常記憶領域読み出し動作時の印加電圧を説明する図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
まず、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びＮＡＮＤチップ１０を制御するコントローラ１１を備える。ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層と、その上にゲート間絶縁膜を介して積層された制御ゲートとを有する、浮遊ゲート型の複数のメモリセルをマトリクス状に配置して構成される。
【００１１】
このメモリセルアレイ１は、デバイスＩＤコードなどユーザが専ら読み出しを行うことができる情報を格納するＲＯＭ領域１ａと、ユーザの操作に基づいて、ユーザが任意にデータの書き込み・消去を行うことができる通常記憶領域１ｂとを有する。ＲＯＭ領域１ａには、ユーザ読み出し情報以外にデータ書き込み時、データ読み出し時など装置の制御のための各種情報が記憶されても良い。
【００１２】
メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８は制御回路を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。
【００１３】
ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ／ラッチ回路３は、１ページ分のセンスアンプ回路Ｓ／Ａとデータ保持回路ＤＬを備えている。センスアンプ／ラッチ回路３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてセンスアンプ／ラッチ回路３にロードされる。センスアンプ／ラッチ回路３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件で変更されるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１４】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、シーケンス制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１５】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書き込み状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する読み出し動作の一部は、ＮＡＮＤチップ１０側で行うようにしても良い。
【００１６】
［メモリセルアレイ］
次に、本実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びセンスアンプ／ラッチ回路３について説明する。図２は、メモリセルアレイ１及び周辺の回路を示す回路図である。図３は、メモリセルアレイ１を示す回路図である。
【００１７】
図２及び図３に示すように、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３からなるメモリストリング、その両端にそれぞれ接続されたダミートランジスタＤＴ０、ＤＴ１及びその両端に接続された選択ゲートトランジスタＳＧ０、ＳＧ１により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲート電極はそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続される。ダミートランジスタＤＴ０、ＤＴ１のゲート電極は、ダミーワード線ＤＷＬ０、ＤＷＬ１に接続される。選択ゲートトランジスタＳＧ０、ＳＧ１のゲート電極は、選択ゲート線ＳＧＳ、ＳＧＤに接続される。なお、メモリストリングにおいて、直列接続されるメモリセルＭＣの数は６４個に限定されるものではなく、また、メモリストリングの一端に接続されるダミートランジスタＤＴの数も、１つに限定されることはなく、それぞれ任意の数のメモリセルＭＣとダミートランジスタＤＴを設けることができる。
【００１８】
１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｎを配列して、メモリセルアレイ１が構成されている。ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ／ワード線ドライバ２ａにより駆動される。
【００１９】
［メモリセルのデータ記憶状態］
次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図４は、本実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルＭＣのしきい値電圧分布を示す図である。
【００２０】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データのしきい値電圧分布は、図４（ａ）のようになる。しきい値電圧が負の状態がデータ“１”（消去状態）、しきい値電圧が正の状態がデータ“０”となっている。
【００２１】
また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データのしきい値電圧分布は、図４（ｂ）のようになる。この場合、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、しきい値電圧分布Ｅは、消去動作時の一括ブロック消去によって得られる負のしきい値電圧状態である。また、各しきい値電圧分布間の電圧ＡＲ、ＢＲ、ＣＲは読み出し動作時の判定電圧である。正の各しきい値電圧分布の下限の電圧ＡＶ、ＢＶ、ＣＶは書き込みベリファイ動作時の判定電圧である。また、２値データ記憶の際の電圧Ｖｒｅａｄ１、４値データ記憶の際の電圧Ｖｒｅａｄ２は、最も高いしきい値電圧分布の上限よりも高い電圧である。この読み出しパス電圧Ｖｒｅａｄ１又はＶｒｅａｄ２は、読み出し動作又は書き込みベリファイ動作時において、非選択のワード線ＷＬに加わる電圧である。
【００２２】
［第１の実施の形態に係る読み出し動作］
次に、第１の実施の形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。通常、データ読み出し動作を実行する場合には、ＮＡＮＤストリング４内の選択メモリセルＭＣが接続されたワード線ＷＬに読み出し電圧ＡＲ、ＢＲ、ＣＲのいずれかを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬには、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ１又はＶｒｅａｄ２を印加する。このとき、ダミートランジスタＤＴ０、ＤＴ１が接続されたダミーワード線ＤＷＬ０、ＤＷＬ１にも、読み出しパス電圧Ｖｒｅａｄ１又はＶｒｅａｄ２を印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１が導通する電圧Ｖｓｇを印加する。
【００２３】
選択メモリセルＭＣを有するＮＡＮＤストリング４に接続されたビット線ＢＬに電圧Ｖｂｌを印加して、ＮＡＮＤストリング４に電流が流れるか否かをセンスアンプ／ラッチ回路３で検出して、データの判定を行う。
【００２４】
以下、本実施の形態に係る不揮発性半導体記憶装置において、ＲＯＭ領域１ａ及び通常記憶領域１ｂに設けられたメモリセルＭＣからそれぞれデータを読み出す動作について説明する。ここで、ＲＯＭ領域１ａには、２値データを記憶するメモリセルＭＣが配置される。また、通常記憶領域１ｂは、一部に２値データが記憶されるメモリセルＭＣが配置され、他の部分に４値データが記憶されるメモリセルＭＣが配置される。例えば、図５に示すように、通常記憶領域１ｂにおいて、メモリストリングの両端でダミーワード線ＤＷＬに隣接するワード線ＷＬ０、ＷＬ６３に接続されたメモリセルＭＣに２値データが記憶され、それ以外のワード線ＷＬ１〜ＷＬ６２に接続されたメモリセルＭＣに４値データが記憶される。本実施の形態に係る不揮発性半導体記憶装置においては、ＲＯＭ領域１ａと、通常記憶領域１ｂとに対して読み出し動作を実行する際に、同一のビット数のデータが記憶されるメモリセルＭＣ（例えば、２値データが記憶されるメモリセルＭＣ）に印加する読み出しパス電圧Ｖｒｅａｄ１の値を異なる値にする。以下、図６Ａ及び図６Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明する。
【００２５】
図６Ａは、本実施の形態に係る不揮発性半導体記憶装置のＲＯＭ領域読み出し動作時の印加電圧を説明する図である。図６Ｂは、本実施の形態に係る不揮発性半導体記憶装置の通常記憶領域読み出し動作時の印加電圧を説明する図である。
【００２６】
図６Ａに示すように、ＲＯＭ領域１ａのメモリセルＭＣのデータ読み出し動作を実行する場合には、ＮＡＮＤストリング４内の選択メモリセルＭＣが接続されたワード線ＷＬ（例えば、選択ワード線ＷＬ６１）に読み出し電圧Ｖｃｇｒｖ（２値データ読み出しの場合、電圧ＡＲ）を与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）には、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ１＿ｒを印加する。このとき、ダミートランジスタＤＴが接続されたダミーワード線ＤＷＬ０、ＤＷＬ１にも、読み出しパス電圧Ｖｒｅａｄ１＿ｒを印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１が導通する電圧Ｖｓｇを印加する。選択メモリセルＭＣを有するＮＡＮＤストリング４に接続されたビット線ＢＬに電圧Ｖｂｌを印加して、ＮＡＮＤストリング４に電流が流れるか否かをセンスアンプ／ラッチ回路３で検出して、データの判定を行う。
【００２７】
図６Ｂに示すように、通常記憶領域１ｂのメモリセルＭＣのデータ読み出し動作を実行する場合には、ＮＡＮＤストリング４内の選択メモリセルＭＣが接続されたワード線ＷＬ（例えば、選択ワード線ＷＬ６１）に読み出し電圧Ｖｃｇｒｖ（４値データ読み出しの場合、電圧ＡＲ、ＢＲ、ＣＲのいずれか）を与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、２値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ０、ＷＬ６３）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ１を印加する。非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、４値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ１、・・・ＷＬ６２）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ２を印加する。このとき、ダミートランジスタＤＴが接続されたダミーワード線ＤＷＬ０、ＤＷＬ１にも、読み出しパス電圧Ｖｒｅａｄ１を印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１が導通する電圧Ｖｓｇを印加する。選択メモリセルＭＣを有するＮＡＮＤストリング４に接続されたビット線ＢＬに電圧Ｖｂｌを印加して、ＮＡＮＤストリング４に電流が流れるか否かをセンスアンプ／ラッチ回路３で検出して、データの判定を行う。
【００２８】
本実施の形態に係る不揮発性半導体記憶装置においては、ＲＯＭ領域１ａの読み出し動作を実行する際に、非選択メモリセルＭＣに接続されたワード線ＷＬに印加する電圧を読み出しパス電圧Ｖｒｅａｄ１＿ｒとし、通常記憶領域１ｂの読み出し動作を実行する際に、ＲＯＭ領域１ａのメモリセルＭＣと同一ビット数のデータを記憶する非選択メモリセルＭＣに接続されたワード線ＷＬに印加する電圧を読み出しパス電圧Ｖｒｅａｄ１としている。ＲＯＭ領域１ａの読み出しパス電圧Ｖｒｅａｄ１＿ｒは、通常記憶領域１ｂの読み出しパス電圧Ｖｒｅａｄ１よりも小さい値に設定される（Ｖｒｅａｄ１＿ｒ＜Ｖｒｅａｄ１）。
【００２９】
次に、本実施の形態に係る不揮発性半導体記憶装置の、ＲＯＭ領域１ａの読み出し動作シーケンスを説明する。図７及び図８は、ＲＯＭ領域１ａの読み出し動作シーケンスを説明する図である。
【００３０】
図７に示すように、まずＩ／Ｏ端子から読み出し動作を開始するコマンドＡＡｈが供給され、次に、コマンドＡｄｄ［ＢＢｈ］が供給される。コマンドＡｄｄ［ＢＢｈ］は、アドレスＢＢｈの位置にあるパラメータＴＥＭＰＰＡＲＡ９の値を読み出して、読み出しパス電圧Ｖｒｅａｄ１＿ｒの値を読み出しパス電圧Ｖｒｅａｄ１から変更するか否かを判断するためのコマンドである。次に、コマンドＡｄｄ［ＢＢｈ］に基づいて、パラメータＴＥＭＰＰＡＲＡ９［５］と、ＴＥＭＰＰＡＲＡ９［４：０］との値を読み出す。パラメータＴＥＭＰＰＡＲＡ９［５］は、読み出しパス電圧Ｖｒｅａｄ１＿ｒの値を読み出しパス電圧Ｖｒｅａｄ１から変更するか否かを決定する情報を表し、パラメータＴＥＭＰＰＡＲＡ９［４：０］は、読み出しパス電圧Ｖｒｅａｄ１＿ｒの値を読み出しパス電圧Ｖｒｅａｄ１からどれだけ変化させるかを決定する情報を表す。
【００３１】
図８に示すように、パラメータＴＥＭＰＰＡＲＡ９［４：０］に基づいて、読み出しパス電圧Ｖｒｅａｄ１の変化値ＤＶＲＥＡＤが決定される。なお、図８においては、パラメータＴＥＭＰＰＡＲＡ９［４：０］が０１０００〜０１１１１の場合と、０００００〜００１１１の場合とで、読み出しパス電圧Ｖｒｅａｄ１の変化値ＤＶＲＥＡＤの値が重複している。この場合、パラメータＴＥＭＰＰＡＲＡ９［４：０］＝０１０００〜０１１１１を使用しないこともできるし、パラメータＴＥＭＰＰＡＲＡ９［４：０］＝０１０００〜０１１１１に他の値を割り当ててもよい。
【００３２】
次に、読み出し動作の条件を変えるためのコマンドＣＣｈと、読み出し動作時の電圧の変更値を設定するためのコマンドＤＤｈとが供給される。その後、ＲＯＭ領域１ａの読み出し動作を実行するためのコマンドＥＣｈ−４０ｈが供給される。そして、ＲＯＭ領域１ａの読み出し動作が実行される。ＲＯＭ領域１ａの読み出し動作においては、読み出しパス電圧Ｖｒｅａｄ１＿ｒの値は、通常記憶領域１ｂの同一ビット数のデータを保持するメモリセルＭＣに接続されたワード線ＷＬに印加する読み出しパス電圧Ｖｒｅａｄ１から、変化値ＤＶＲＥＡＤだけシフトさせた値となる。この変化値ＤＶＲＥＡＤは、任意に変更可能である。
【００３３】
［効果］
浮遊ゲート型のメモリセルＭＣを有する不揮発性半導体記憶装置においては、通常記憶領域１ｂは、データの書き込み・消去回数が多くなると、メモリセルＭＣが劣化し、読み出し動作時に誤ったデータが読み出される確率が大幅に増加する。一方、ＲＯＭ領域１ａは専ら読み出し動作が行われる領域であり、書き込み・消去動作が実行されないため、ＲＯＭ領域１ａのメモリセルＭＣは、通常記憶領域１ｂのメモリセルＭＣに比べて劣化しにくい。
【００３４】
通常記憶領域１ｂの読み出し動作のパラメータ（例えば、読み出しパス電圧Ｖｒｅａｄ１）は、データの書き込み・消去回数が増えて、メモリセルＭＣが劣化した状態を想定して設定される。そのため、通常記憶領域１ｂの読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１は、メモリセルＭＣが劣化していない状態を想定した場合よりも高い読み出しパス電圧の値に設定されている。
【００３５】
この通常記憶領域１ｂの読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１を、ＲＯＭ領域１ａのデータ読み出し動作に、同一ビット数のデータを記憶するメモリセルに対する読み出しパス電圧として用いると、ＲＯＭ領域１ａのメモリセルＭＣに対しては、過剰な電圧になってしまう。ユーザ読み出し情報を格納するＲＯＭ領域１ａは、データの書き込み・消去動作は行われることがない一方で、読み出し動作回数が必然的に多くなるため、ＲＯＭ領域１ａのデータ読み出し動作に通常記憶領域１ｂの読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１を用いることは望ましくない。
【００３６】
これに対し、本実施の形態に係る不揮発性半導体記憶装置においては、ＲＯＭ領域１ａと、通常記憶領域１ｂとに対して読み出し動作を実行する際に、同一ビット数のデータを記憶するメモリセルＭＣであっても、ワード線ＷＬに印加する読み出しパス電圧の値を異なる値にする。上述の実施の形態においては、ＲＯＭ領域１ａの読み出し動作を実行する際に、非選択ワード線ＷＬ０〜ＷＬ６３に読み出しパス電圧Ｖｒｅａｄ１＿ｒを印加し、通常記憶領域１ｂの読み出し動作を実行する際に、非選択ワード線ＷＬ０、ＷＬ６３に読み出しパス電圧Ｖｒｅａｄ１を印加している。ＲＯＭ領域１ａの読み出しパス電圧Ｖｒｅａｄ１＿ｒを、通常記憶領域１ｂの読み出しパス電圧Ｖｒｅａｄ１より小さくすることにより、メモリセルＭＣに与えられるストレスを減少させることができ、ＲＯＭ領域１ａの読み出し動作に起因して、ＲＯＭ領域１ａのメモリセルＭＣのデータが変化してしまうリードディスターブを抑制することができる。
【００３７】
図９は、不揮発性半導体記憶装置の読み出し動作に起因して、ＲＯＭ領域１ａのメモリセルＭＣのデータが変化してしまうリードディスターブの生じる数を示すグラフである。図９の縦軸は、ＲＯＭ領域１ａの読み出し動作に起因して、“１”データを保持していたＲＯＭ領域１ａのメモリセルＭＣのしきい値電圧が上昇して、“０”データに変化してしまうリードディスターブの生じる数（ＦＢＣ：Fail Bit Count）を示しており、図９の横軸は、ＲＯＭ領域１ａの読み出し動作時に用いる読み出しパス電圧の値を示している。
【００３８】
図９中に示す各データは、メモリセルＭＣが劣化していない状態（Fresh）、ＲＯＭ領域１ａのメモリセルＭＣに１Ｍ回読み出し動作を繰り返した状態、及び、ＲＯＭ領域１ａのメモリセルＭＣに１０Ｍ回読み出し動作を繰り返した状態にそれぞれ対応している。読み出し動作時の読み出しパス電圧の値が大きいほど、メモリセルＭＣに対して読み出し動作を繰り返した後で、ＲＯＭ領域１ａのメモリセルＭＣのデータが変化してしまうリードディスターブの数が多くなる。
【００３９】
本実施の形態に係る不揮発性半導体記憶装置において、同一ビット数のデータを保持するメモリセルＭＣに対して、ＲＯＭ領域１ａの読み出し動作では読み出しパス電圧Ｖｒｅａｄ１＿ｒを、通常記憶領域１ｂの読み出し動作では読み出しパス電圧Ｖｒｅａｄ１を用いている。ＲＯＭ領域１ａの読み出し動作において読み出しパス電圧Ｖｒｅａｄ１＿ｒを用いることにより、読み出しパス電圧Ｖｒｅａｄ１を用いる場合よりも、ＲＯＭ領域１ａのメモリセルＭＣのデータが変化してしまうリードディスターブの数が約１／２０になる。本実施の形態に係る不揮発性半導体記憶装置によれば、ＲＯＭ領域１ａのデータの読み出し動作において誤動作を抑制することができ、読み出し動作を正確に実行することができる。
【００４０】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１０乃至図１３を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００４１】
第１の実施の形態においては、ＲＯＭ領域１ａの読み出し動作時と、通常記憶領域１ｂの読み出し動作時とにおいて、読み出しパス電圧を変更していた。本実施の形態の読み出し動作は、通常記憶領域１ｂに対する複数回の読み出し動作時に読み出しパス電圧を変更する点において、第１の実施の形態と異なる。以下、図１０乃至図１３を参照して、本実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明する。
【００４２】
第２の実施の形態の読み出し動作を説明する前に、まず、図１０を参照して、メモリセルＭＣの劣化の影響について説明する。その後、図１１乃至図１３を参照して、本実施の形態の読み出し動作について説明する。
【００４３】
不揮発性半導体記憶装置において、メモリセルＭＣに書き込まれたデータが長期間アクセスされなかった場合、メモリセルＭＣの電荷蓄積層から電子が放出され、メモリセルＭＣのしきい値電圧が低くなるように変化する。図１０は、このメモリセルＭＣのしきい値電圧の変化による影響を示している。
【００４４】
図１０は、読み出し動作時のしきい値電圧分布と読み出し電圧を説明する図である。図１０に示すように、メモリセルＭＣのしきい値電圧の変化により、メモリセルＭＣのしきい値電圧分布（破線）は、書き込み時のしきい値電圧分布（実線）よりも低くなるように変化する。このとき、各しきい値電圧分布Ａ、Ｂ、Ｃの下限値は、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値を下回ることがある。この場合、本来オフ状態となる選択メモリセルＭＣが導通してしまい、選択メモリセルＭＣに対する読み出し動作を正確に行うことができなくなるおそれがある。
【００４５】
このしきい値電圧の変化に対する読み出し動作の工夫の一例について説明する。不揮発性半導体記憶装置において、メモリセルＭＣのしきい値電圧の変化による誤読み出しを防ぐため、通常の読み出し動作で用いられる読み出し電圧とは異なる読み出し電圧を用いた、別の読み出し動作を実行する。すなわち、通常の読み出し動作では読み出しエラーが多くなり正確なデータ読み出しが難しい場合には、図１０に示すように、選択ワード線ＷＬに印加する電圧を、通常時の読み出し電圧ＡＲ、ＢＲ、ＣＲから、読み出し電圧ＡＲｓ（＜ＡＲ）、ＢＲｓ（＜ＢＲ）、ＣＲｓ（＜ＣＲ）に変更して再度のデータ読み出し動作を行う。この読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓは、下裾が広がったしきい値電圧分布（図１０の破線の分布）の下限値よりも小さい値に設定される。また、読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓは、下裾が広がった各しきい値電圧分布の上限と下限との間に位置するよう設定される。このような読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓを用いることにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。
【００４６】
選択ワード線ＷＬに印加する読み出し電圧を、本来の電圧ＡＲ、ＢＲ、ＣＲから電圧ＡＲｓ、ＢＲｓ、ＣＲｓに変更して行う読み出し動作のことを、以下において「シフトリード動作」ということがある。
【００４７】
また、メモリセルＭＣのしきい値電圧の変化により、本来はオフ状態となるべき選択メモリセルＭＣが、オンに近い状態になってしまうと、読み出し動作時にセンスアンプ／ラッチ回路３が検知するビット線ＢＬの電圧状態が“Ｈ”状態から“Ｌ”状態に変化しやすくなる。これに対し、ビット線ＢＬが“Ｌ”状態に放電され難くするためにはビット線ＢＬから供給する電流の量を多くすればよい。そのため本実施の形態に係る不揮発性半導体記憶装置においては、非選択ワード線ＷＬに印加する電圧を通常の読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２から、通常の読み出し動作時よりも大きい読み出しパス電圧Ｖｒｅａｄ１’、Ｖｒｅａｄ２’へと変更する。
【００４８】
［第２の実施の形態に係る読み出し動作］
次に、本実施の形態のデータ読み出し動作の手順について、図１１乃至図１３を参照して説明する。なお、以下の説明において、データ読み出し動作が実行されるのは、通常記憶領域１ｂであるものとする。また、以下の説明では、通常記憶領域１ｂにおいて、例えばメモリストリングの両端でダミーワード線ＤＷＬに隣接するワード線ＷＬ０、ＷＬ６３に接続されたメモリセルＭＣに２値データが記憶され、ワード線ＷＬ１〜ＷＬ６２に接続されたメモリセルＭＣに４値データが記憶される。
【００４９】
まず、コントローラ１１からコマンドが入力されると、通常記憶領域１ｂに対してデータ読み出し動作が開始される（ステップＳ１）。次に、読み出し電圧Ｖｃｇｒｖ（４値データ読み出しの場合、電圧ＡＲ、ＢＲ、ＣＲのいずれか）を用いた通常の読み出し動作（第１の通常記憶領域読み出し動作）が実行される（ステップＳ２）。この通常の読み出し動作の後、読み出し動作により読み出したデータが誤り訂正が可能か否かを判断するＥＣＣチェックが行われる（ステップＳ３）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、データ読み出し動作は終了する（ステップＳ７）。
【００５０】
しかし、読み出しエラーが多く誤り訂正が不可能な場合、メモリセルＭＣのしきい値電圧に変化が生じていると判断して、第２の通常記憶領域読み出し動作に移行する（ステップＳ４）。この第２の通常記憶領域読み出し動作では、選択ワード線ＷＬに印加する電圧を、通常の読み出し電圧Ｖｃｇｒｖ（４値データ読み出しの場合、電圧ＡＲ、ＢＲ、ＣＲのいずれか）から電圧Ｖｃｇｒｖｓ（４値データ読み出しの場合、電圧ＡＲｓ、ＢＲｓ、ＣＲｓのいずれか）に変更して、シフトリード動作が実行される。この第２の通常記憶領域読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ７）。しかし、第２の通常記憶領域読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ６及びステップＳ７）。
【００５１】
図１２及び図１３は、本実施の形態に係る不揮発性半導体記憶装置の通常記憶領域読み出し動作時の印加電圧を説明する図である。
【００５２】
図１２に示すように、第１の通常記憶領域読み出し動作を実行する場合には、ＮＡＮＤストリング４内の選択メモリセルＭＣが接続されたワード線ＷＬ（例えば、選択ワード線ＷＬ６１）に読み出し電圧Ｖｃｇｒｖ（４値データ読み出しの場合、電圧ＡＲ、ＢＲ、ＣＲのいずれか）を与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、２値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ０、ＷＬ６３）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ１を印加する。非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、４値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ１、・・・ＷＬ６２）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ２を印加する。このとき、ダミートランジスタＤＴが接続されたダミーワード線ＤＷＬ０、ＤＷＬ１にも、読み出しパス電圧Ｖｒｅａｄ１を印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１が導通する電圧Ｖｓｇを印加する。選択メモリセルＭＣを有するＮＡＮＤストリング４に接続されたビット線ＢＬに電圧Ｖｂｌを印加して、ＮＡＮＤストリング４に電流が流れるか否かをセンスアンプ／ラッチ回路３で検出して、データの判定を行う。
【００５３】
図１３に示すように、第２の通常記憶領域読み出し動作を実行する場合には、ＮＡＮＤストリング４内の選択メモリセルＭＣが接続されたワード線ＷＬ（例えば、選択ワード線ＷＬ６１）に読み出し電圧Ｖｃｇｒｖｓ（４値データ読み出しの場合、電圧ＡＲｓ、ＢＲｓ、ＣＲｓのいずれか）を与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、２値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ０、ＷＬ６３）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ１’を印加する。非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・）のうち、４値データが記憶されたメモリセルＭＣに接続されたワード線（ＷＬ１、・・・ＷＬ６２）に対して、メモリセルＭＣの保持するデータにかかわらず、メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄ２’を印加する。このとき、ダミートランジスタＤＴが接続されたダミーワード線ＤＷＬ０、ＤＷＬ１にも、読み出しパス電圧Ｖｒｅａｄ１’を印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１が導通する電圧Ｖｓｇを印加する。選択メモリセルＭＣを有するＮＡＮＤストリング４に接続されたビット線ＢＬに電圧Ｖｂｌを印加して、ＮＡＮＤストリング４に電流が流れるか否かをセンスアンプ／ラッチ回路３で検出して、データの判定を行う。
【００５４】
本実施の形態に係る不揮発性半導体記憶装置においては、第１の通常記憶領域読み出し動作を実行する際に読み出しパス電圧Ｖｒｅａｄ１又はＶｒｅａｄ２とし、第２の通常記憶領域読み出し動作を実行する際に読み出しパス電圧Ｖｒｅａｄ１’又はＶｒｅａｄ２’としている。第２の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１’は、第１の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１よりも大きい値に設定される（Ｖｒｅａｄ１＜Ｖｒｅａｄ１’）。また、第２の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ２’は、第１の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ２よりも大きい値に設定される（Ｖｒｅａｄ２＜Ｖｒｅａｄ２’）。
【００５５】
なお、選択ワード線ＷＬ６１に隣接する非選択ワード線ＷＬ６２（及び図示を省略している非選択ワード線ＷＬ６０）には、その他の非選択ワード線ＷＬ０、ＷＬ１・・・よりも大きい値の読み出しパス電圧Ｖｒｅａｄ２ｋが印加されるように制御することができる（Ｖｒｅａｄ２＜Ｖｒｅａｄ２ｋ）。この読み出しパス電圧Ｖｒｅａｄ２ｋは、第１の通常記憶領域読み出し動作時と、第２の通常記憶領域読み出し動作時とで同一の値にすることができる。選択ワード線ＷＬ６１に隣接する非選択ワード線ＷＬ６２（及び図示を省略している非選択ワード線ＷＬ６０）は、隣接する選択ワード線ＷＬに読み出し電圧Ｖｃｇｒｖが印加される点において、両隣に読み出しパス電圧が印加される他の非選択ワード線ＷＬと電圧印加状態が異なる。他の非選択ワード線ＷＬに印加される読み出しパス電圧Ｖｒｅａｄ２よりも大きい読み出しパス電圧Ｖｒｅａｄ２ｋを印加することにより、隣接する選択ワード線ＷＬの読み出し電圧Ｖｃｇｒｖの干渉の影響を相殺することができる。
【００５６】
また、第１の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１及び読み出しパス電圧Ｖｒｅａｄ２、並びに第２の通常記憶領域読み出し動作時の読み出しパス電圧Ｖｒｅａｄ１’及び読み出しパス電圧Ｖｒｅａｄ２’は、上述の第１の実施の形態における読み出しパス電圧Ｖｒｅａｄ１＿ｒと同様に、コマンドに基づいて任意に変更することも可能である。第２の通常記憶領域読み出し動作時の読み出し電圧Ｖｃｇｒｖｓも同様に、コマンドに基づいて任意に変更することも可能である。
【００５７】
［効果］
本実施の形態の不揮発性半導体記憶装置では、読み出し動作の間に行われるＥＣＣチェックにより、正確にデータが読み出せたか否かを判断している。メモリセルが劣化し、正確にデータが読み出せていないと判断された場合には、シフトリード動作を実行する。このＥＣＣチェックにより、メモリセルが劣化しているか否かを判断できるため、ＥＣＣチェックに基づいて、通常記憶領域１ｂの読み出し動作のパラメータ（例えば、読み出しパス電圧Ｖｒｅａｄ１’及び読み出しパス電圧Ｖｒｅａｄ２’）を変更することが可能になる。
【００５８】
本実施の形態に係る不揮発性半導体記憶装置においては、通常記憶領域１ｂに対して通常の読み出し動作と、シフトリード動作とを実行する際に、読み出しパス電圧の値を異なる値にする。本実施の形態においては、通常の読み出し動作を実行する際に読み出しパス電圧Ｖｒｅａｄ１又は読み出しパス電圧Ｖｒｅａｄ２を印加し、シフトリード動作を実行する際に読み出しパス電圧Ｖｒｅａｄ１’又は読み出しパス電圧Ｖｒｅａｄ２’を印加している。
【００５９】
本実施の形態の不揮発性半導体記憶装置では、シフトリード動作時の読み出しパス電圧の値は、通常の読み出し動作時の読み出しパス電圧の値よりも高い値に設定されている。このシフトリード動作は、ＥＣＣチェックによりメモリセルＭＣが劣化していると判断されたときにしか実行されない。そのため、通常の読み出し動作に、非選択メモリセルＭＣに対して過剰な電圧がかかることはないため、読み出しパス電圧に起因して、メモリセルＭＣのデータが変化してしまうリードディスターブを抑制することができる。一方、シフトリード動作時にはメモリセルＭＣの劣化状態を考慮して読み出しパス電圧が設定されるため、データ読み出し動作を正確に実行することができる。本実施の形態に係る不揮発性半導体記憶装置によれば、通常記憶領域１ｂのデータの読み出し動作において誤動作を抑制することができ、読み出し動作を正確に実行することができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６１】
例えば、上述の第２の実施の形態においては、通常記憶領域１ｂの２種類の読み出し動作時に、読み出しパス電圧を異なる値にするものとして説明した。このとき、第１の実施の形態と同様に、ＲＯＭ領域１ａと、通常記憶領域１ｂとで読み出しパス電圧を異なる値とすることも可能である。上述の各実施の形態においては、メモリストリングの両端のワード線ＷＬ０、ＷＬ６３に接続されたメモリセルＭＣに２値データが記憶され、ワード線ＷＬ１〜ＷＬ６２に接続されたメモリセルＭＣに４値データが記憶されていた。２値データが記憶されるメモリセルＭＣは、メモリストリングの両端に設けられる必要はなく、メモリストリングの一端に設けられていてもよいし、或いは、２値データが記憶されるメモリセルＭＣが、メモリストリングの少なくとも一端に複数個設けられていてもよい。また、これら以外のメモリセルＭＣには、４値データよりもさらにビット数の大きい８値データなどの多値データが記憶されていてもよい。
【符号の説明】
【００６２】
１・・・メモリセルアレイ、  ２ａ・・・ロウデコーダ／ワード線ドライバ、  ２ｂ・・・カラムデコーダ、  ３・・・センスアンプ／ラッチ回路、  ４・・・ＮＡＮＤストリング、  ５ａ・・・ロウアドレスレジスタ、  ５ｂ・・・カラムアドレスレジスタ、  ６・・・ロジック制御回路、  ７・・・シーケンス制御回路、  ８・・・電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・ＮＡＮＤチップ、  １１・・・コントローラ、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＣＥＬＳＲＣ・・・共通ソース線、  ＭＣ・・・メモリセル。
【図１】
2015176612.tif 000003
【図２】
2015176612.tif 000004
【図３】
2015176612.tif 000005
【図４】
2015176612.tif 000006
【図５】
2015176612.tif 000007
【図６Ａ】
2015176612.tif 000008
【図６Ｂ】
2015176612.tif 000009
【図７】
2015176612.tif 000010
【図８】
2015176612.tif 000011
【図９】
2015176612.tif 000012
【図１０】
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【図１１】
2015176612.tif 000014
【図１２】
2015176612.tif 000015
【図１３】
2015176612.tif 000016