(57)【要約】【課題】コスト上昇を抑え、信頼性の高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、第１絶縁膜を介して接する第３電極と、前記第２電極が配置されていない前記第１半導体領域の上側に設けられ、前記第２電極に電気的に接続された第４電極と、前記第３電極に電気的に接続された第５電極と、前記第４電極と前記第５電極との間に設けられた第２絶縁膜と、を有する容量素子部と、を備える。【選択図】図１
2015176889.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、第１絶縁膜を介して接する第３電極と、
前記第２電極が配置されていない前記第１半導体領域の上側に設けられ、前記第２電極に電気的に接続された第４電極と、前記第３電極に電気的に接続された第５電極と、前記第４電極と前記第５電極との間に設けられた第２絶縁膜と、を有する容量素子部と、
を備えた半導体装置。
【請求項２】
前記第１半導体領域の上側に、前記第３電極に電気的に接続された電極パッドをさらに備えた請求項１に記載の半導体装置。
【請求項３】
前記容量素子部は、前記電極パッドの下に設けられている請求項２に記載の半導体装置。
【請求項４】
前記第４電極および第５電極は、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向と、前記第１方向および前記第２方向に対して交差する第３方向と、に広がっている請求項１または２に記載の半導体装置。
【請求項５】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、第１絶縁膜を介して接する第３電極と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
前記第５半導体領域、前記第４半導体領域、および前記第１半導体領域に、第３絶縁膜を介して接し、前記第２電極に電気的に接続された第４電極と、前記第３電極に電気的に接続された第５電極と、前記第４電極と前記第５電極との間に設けられた第２絶縁膜と、を有する容量素子部と、
を備えた半導体装置。
【請求項６】
前記第４電極は、前記第２電極に接触している請求項４に記載の半導体装置。
【請求項７】
前記第４電極は、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくともいずれか、または、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくとも２つの積層体を含む請求項１〜５のいずれか１つに記載の半導体装置。
【請求項８】
前記第５電極は、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくともいずれか、または、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくとも２つの積層体を含む請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴに代表されるスイッチング素子を、インバータ回路等の電子回路に用いた場合、スイッチング素子の動作時に、帰還容量の充電にともない、スイッチング素子のゲート電極の電位が上昇し、スイッチング素子が誤動作する場合がある。
【０００３】
この誤動作を抑えるために、スイッチング素子のオフ時にゲート電極に閾値電位よりも低い電位を供給する方法、スイッチング素子のオフ時にゲート電極とソース電極との間を低インピーダンスで短絡させる方法、ゲート電極とソース電極との間に外付けのコンデンサを接続させる方法などがある。
【０００４】
しかし、これらの方法では、専用の電子回路が別途必要になり、コストが上昇する場合がある。あるいは、ゲート電極に接続されたゲート配線の電圧降下によって、ゲート電極の電位上昇を十分に抑えらず、誤動作を防止できないという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０３−０５７２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、コスト上昇を抑え、誤動作を抑制した信頼性の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、第１絶縁膜を介して接する第３電極と、前記第２電極が配置されていない前記第１半導体領域の上側に設けられ、前記第２電極に電気的に接続された第４電極と、前記第３電極に電気的に接続された第５電極と、前記第４電極と前記第５電極との間に設けられた第２絶縁膜と、を有する容量素子部と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る半導体装置を表す模式的断面図である。
【図２】図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図３】図３は、ＭＯＳＦＥＴが組み込まれた電子回路の一例を表す回路図である。
【図４】図４（ａ）および図４（ｂ）は、ＭＯＳＦＥＴが組み込まれた電子回路の一例を表す回路図である。
【図５】図５は、第１実施形態に係る半導体装置が組み込まれた電子回路の一例を表す回路図である。
【図６】図６は、第２実施形態に係る半導体装置を表す模式的断面図である。
【図７】図７は、第２実施形態に係る半導体装置の一部を拡大させた模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に示す各実施形態は、複合させることができる。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置を表す模式的断面図である。  
図２は、第１実施形態に係る半導体装置を表す模式的平面図である。  
ここで、図１には、半導体装置の一部断面が表され、図２には、チップ状態の半導体装置１の平面が示されている。
【００１１】
図１に表す半導体装置１は、ゲート・ソース間に容量素子が内蔵された上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【００１２】
半導体装置１は、Ｚ方向に並ぶドレイン電極１０（第１電極）と、ソース電極１１（第２電極）と、を備える。ドレイン電極１０とソース電極１１との間には、ｎ形のドリフト領域２０（第１半導体領域）が設けられている。ドレイン電極１０とドリフト領域２０の間には、ｎ＋形のドレイン領域２１が設けられている。
【００１３】
ドリフト領域２０とソース電極１１との間には、ｐ形のベース領域３０（第２半導体領域）が設けられている。ベース領域３０とソース電極１１との間には、ｎ＋形のソース領域４０（第３半導体領域）が設けられている。ソース領域４０の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。ベース領域３０とソース電極１１との間には、ｐ＋形のコンタクト領域３５が設けられている。コンタクト領域３５の不純物濃度は、ベース領域３０の不純物濃度よりも高い。
【００１４】
ソース領域４０、ベース領域３０、およびドリフト領域２０には、ゲート絶縁膜５１（第１絶縁膜）を介してゲート電極５０（第３電極）が接している。ゲート電極５０は、ソース電極１１の下側に位置している。
【００１５】
ソース電極１１が配置されていないドリフト領域２０の上側には、容量素子部６０が設けられている。容量素子部６０は、電極６１（第４電極）と、電極６２（第５電極）と、電極６１と電極６２との間に設けられた絶縁膜６３（第２絶縁膜）と、を有する。電極６１は、ソース電極１１に電気的に接続されている。電極６２はゲート電極５０に電気的に接続されている。電極６１と電極６２との上下の向きは逆でもよい。
【００１６】
また、ドリフト領域２０の上側には、ソース電極１１に並び、ゲート電極５０に電気的に接続された電極パッド（ゲートパッド）５２が設けられている。例えば、電極パッド５２下には、ゲート電極５０に電気的に接続された電極６２がある。容量素子部６０は、電極パッド５２の下に設けられている。なお、電極６１を電極６２の上側に設けた場合は、電極６２と電極パッド５２とは、図示しない配線を経由して電気的に接続される。
【００１７】
なお、ｐ形のベース領域３０とｎ形のドリフト領域２０とによって、内蔵ダイオード（還流ダイオード）が形成されている。なお、還流ダイオードは、ＳＢＤ（Schottky Barrier diode）を利用してもよく、外付けダイオードでもよい。
【００１８】
容量素子部６０の一部である電極６１および電極６２は、ドレイン電極１０からソース電極１１に向かうＺ方向（第１方向）に対して交差するＸ方向（第２方向）と、Ｚ方向およびＸ方向に対して交差するＹ方向（第３方向）と、に広がっている（図２参照）。
【００１９】
図示された容量素子部６０の平面構造は、一例であり、その平面面積を適宜調整することにより、容量素子部６０の容量を高いマージン幅をもって適宜調整することができる。また、容量素子部６０を電極パッド５２の下側に配置することで、チップ面積の増大を抑制している。
【００２０】
なお、ｎ＋形、およびｎ形については、第１導電形、ｐ＋形、およびｐ形については、第２導電形と、称してもよい。ここで、ｎ＋形、ｎ形の順、およびｐ＋形、ｐ形の順に、不純物濃度が低くなることを意味している。
【００２１】
また、上述した「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
【００２２】
また、ドリフト領域２０、ドレイン領域２１、ベース領域３０、ソース領域４０、およびコンタクト領域３５のそれぞれの主成分は、例えば、炭化ケイ素（ＳｉＣ）、ケイ素（Ｓｉ）等である。電極６１は、例えば、ポリシリコンを含む。電極６２は、例えば、ポリシリコンを含む。
【００２３】
半導体装置１の半導体材が、炭化ケイ素（ＳｉＣ）を主成分とするとき、第１導電形の不純物元素としては、例えば、窒素（Ｎ）、リン（Ｐ）等が適用される。第２導電形の不純物元素としては、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）等が適用される。
【００２４】
半導体装置１の半導体材が、ケイ素（Ｓｉ）を主成分とするとき、第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
【００２５】
ゲート電極５０は、不純物元素が導入されたポリシリコン、金属等を含む。また、実施形態において、絶縁膜とは、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む絶縁膜である。但し、絶縁膜６３は、ｈｉｇｈ−ｋ材を含んでもよい。
【００２６】
半導体装置１の効果を説明する前に、スイッチング素子であるＭＯＳＦＥＴが組み込まれた電子回路の動作について説明する。
【００２７】
図３は、ＭＯＳＦＥＴが組み込まれた電子回路の一例を表す回路図である。
【００２８】
図３には、ハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴとが直列に接続されたインバータ回路の一例が表されている。図中には、ＭＯＳＦＥＴのゲートを「Ｇ」、ソースを「Ｓ」、ドレインを「Ｄ」で表している。
【００２９】
まず、ロウサイドＭＯＳＦＥＴがオフ状態であって、ハイサイドＭＯＳＦＥＴがオン状態からオフ状態に切り替わるとする。この直後には、ハイサイド側の還流ダイオード（ＦＷＤ）に還流電流がしばらく流れる。このとき、ハイサイドＭＯＳＦＥＴのソース電極（Ｓ）とドレイン電極（Ｄ）との間には、ハイサイド側の還流ダイオードＦＷＤの接合障壁を超えるＶｆが印加された状態になっている。
【００３０】
次に、ロウサイドＭＯＳＦＥＴをオン状態に切り替える。すると、ハイサイド側のソース電圧がロウサイドＭＯＳＦＥＴがオン電圧（Ｖｏｎ）まで低下する。このとき、ハイサイド側のソース・ドレイン間の電圧は、電圧（ＶＣＣ−Ｖｏｎ）まで上昇し、これに伴い、帰還容量（ＣＧＤ）の充電が起こり、ゲート電極に対して充電電流（Ｉｇ）が流れる。ここで、ゲート配線（ＧＬ）には、抵抗ＲＧｅｘがあるため、電圧降下によって、ハイサイドＭＯＳＦＥＴのゲート電極（Ｇ）の電位が上昇する。この電位がゲート電極（Ｇ）の閾値電位（Ｖｔｈ）を超えると、ハイサイドＭＯＳＦＥＴがオン状態、すなわち、誤動作をする。
【００３１】
この誤動作を回避するために、次に示す方策がある。
【００３２】
図４（ａ）および図４（ｂ）は、ＭＯＳＦＥＴが組み込まれた電子回路の一例を表す回路図である。
【００３３】
ここで、ＲＧｉｎは、ＭＯＳＦＥＴの内部抵抗を表し、Ｒｂは、内部抵抗とゲート配線（ＧＬ）との間の抵抗を表している。また、Ｒｄｒは、ゲート駆動回路内での抵抗を表している。また、電流ｉＧは、ＭＯＳＦＥＴ側からゲート駆動回路側に流れる電流である。
【００３４】
まず、図４（ａ）、（ｂ）の双方の電子回路には、ＭＯＳＦＥＴのオフ時にゲート電極（Ｇ）がマイナス電位になるように制御できるゲート駆動回路が設けられている。ゲート駆動回路は、ＭＯＳＦＥＴのオフ時にゲート電極（Ｇ）にマイナス電圧を印加しておき、ＶＧＳが閾値電位（Ｖｔｈ）を超えないように制御する。
【００３５】
しかし、ゲート電極にマイナス電圧を印加するためには、プラス電圧だけを印加する駆動に比べてゲート駆動回路のコスト上昇を招いてしまう。
【００３６】
また、ゲート電極（Ｇ）の電位上昇をより抑えるために、例えば、図４（ａ）に表すように、ハイサイドＭＯＳＦＥＴのオフ時に、ゲート電極（Ｇ）とソース電極（Ｓ）との間を低インピーダンスで短絡するミラークランプ配線を取り付ける方法がある。
【００３７】
しかし、この場合においては、ミラークランプ配線用のゲート駆動回路が必要になるため、コスト上昇を招来してしまう。また、電流ｉＧによって、ゲート配線（ＧＬ）で電圧ドロップが発生し、ＭＯＳＦＥＴのオフ時には、ゲート電極（Ｇ）の電位が上昇する場合もある。結局、図４（ａ）の構成では、ミラークランプの効果が充分に発揮できず、誤動作を防止できない場合がある。
【００３８】
また、ゲート電極（Ｇ）の電位上昇をより抑えるために、図４（ｂ）に表すように、ゲート電極（Ｇ）とソース電極（Ｓ）との間に並列に外部キャパシタ（Ｃ）を接続する方法がある。
【００３９】
しかし、この場合においては、外部キャパシタ（Ｃ）を取り付けることにより実装面積が増大してしまう。また、外部キャパシタ（コンデンサチップ）は、充分な耐熱性を備えていない場合もある。さらに、電流ｉＧによって、ゲート配線（ＧＬ）で電圧ドロップが発生し、ＭＯＳＦＥＴのオフ時には、ゲート電極（Ｇ）の電位が上昇し、誤動作を防止できない場合がある。
【００４０】
これに対して、図５は、第１実施形態に係る半導体装置が組み込まれた電子回路の一例を表す回路図である。
【００４１】
半導体装置１においては、ゲート電極５０の直近、またはソース電極１１の直近に容量素子部６０が設けられている。従って、電流ｉＧが流れ、ゲート配線に電圧ドロップが生じたとしても、ゲート電極５０の直近、またはソース電極１１の直近に設けられた容量素子部６０での電荷蓄積効果によって、ゲート電極５０の電位上昇が確実に抑えられ、誤動作を確実に防止できる。
【００４２】
また、容量素子部６０は、半導体装置１に内蔵されたものであり、外部キャパシタではない。このため、半導体装置１においては、実装面積の増大が抑制される。換言すれば、外部キャパシタを配置する領域に、別の素子を実装することが可能にあり、高密度実装が実現する。また、コスト上昇も抑えられる。
【００４３】
また、容量素子部６０は、ＭＯＳＦＥＴとともにウェーハプロセスで形成することができる。このため、電極６１、６２間に挟まれた絶縁膜６３は、例えば、ゲート絶縁膜５１程度の耐性（耐圧性。高温耐性）を有している。さらに、半導体装置１では、既存のＭＯＳＦＥＴの寸法（例えば、Ｙ方向の幅）を変えることなく、容量素子部６０を内蔵させている。すなわち、ＭＯＳＦＥＴのピッチが変わることはない。
【００４４】
（第２実施形態）  
容量素子部を配置する位置は、上述した例に限らない。
【００４５】
図６は、第２実施形態に係る半導体装置を表す模式的断面図である。  
図７は、第２実施形態に係る半導体装置の一部を拡大させた模式的断面図である。  
半導体装置２においては、上述したドリフト領域２０、ドレイン領域２１、ベース領域３０、ソース領域４０、およびコンタクト領域３５の他に、ｐ形の半導体領域３１（第４半導体領域）、ｎ＋形の半導体領域４１（第５半導体領域）、ｐ＋形の半導体領域３６が設けられている。さらに、半導体装置２では、半導体装置１のゲート電極５０の位置に、容量素子部６５が設けられている。
【００４６】
ここで、半導体領域３１は、ドリフト領域２０とソース電極１１との間に設けられている。半導体領域３１は、ウェーハプロセスによって、ベース領域３０と同時に形成される。半導体領域４１は、半導体領域３１とソース電極１１との間に設けられている。半導体領域４１の不純物濃度は、ドリフト領域２０の不純物濃度よりもが高い。半導体領域４１は、ウェーハプロセスによって、ソース領域４０と同時に形成される。
【００４７】
なお、半導体領域３６は、ウェーハプロセスによって、コンタクト領域３５と同時に形成される。また、絶縁膜５１は、ウェーハプロセスによって、ゲート絶縁膜５１と同時に形成される。
【００４８】
半導体装置２においては、半導体領域４１、半導体領域３１、およびドリフト領域２０に、絶縁膜５１を介して容量素子部６５が接している。容量素子部６５の側壁には、側壁保護膜７０が設けられている。
【００４９】
容量素子部６５は、電極６６（第４電極）と、電極６７（第５電極）と、絶縁膜６８（第２絶縁膜）と、を有する。電極６６は、ソース電極１１に電気的に接続されている。半導体装置２においては、電極６６がソース電極１１に直接、接触している。電極６７は、配線（図示しない）を介してゲート電極５０に電気的に接続されている。電極６６と電極６７との間には、絶縁膜６８が設けられている。電極６６は、例えば、ポリシリコンを含む。電極６７は、例えば、ポリシリコンを含む。絶縁膜６８は、ｈｉｇｈ−ｋ材を含んでもよい。
【００５０】
このような構造によっても、ゲート電極５０の直近、またはソース電極１１の直近に容量素子部６５が設けられ、第１実施形態と同様の効果を有する。また、半導体装置２においては、絶縁膜６８とソース電極１１との間に、ポリシリコンを含む電極６６を介在させている。これにより、電極６６がバリア層となって、ソース電極１１からの絶縁膜６８への金属拡散を防止している。すなわち、信頼性の高い半導体装置が実現する。
【００５１】
なお、半導体装置１、２においては、ドレイン領域２１とドレイン電極１０との間に、ｐ＋形のコレクタ領域を設け、ＩＧＢＴとしてもよい。
また、電極６１、６２、６６、６７、あるいはゲート電極５０のそれぞれの材料は、ポリシリコンのほか、ポリ炭化ケイ素、金属シリサイド、ポリ炭化ケイ素と金属シリサイドの積層体であってもよい。すなわち、電極６１、６２、６６、６７、あるいはゲート電極５０は、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくともいずれか、または、ポリシリコン、ポリ炭化ケイ素、金属シリサイドの少なくとも２つの積層体を含む。
【００５２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１、２  半導体装置、  １０  ドレイン電極（第１電極）、  １１  ソース電極（第２電極）、  ２０  ドリフト領域（第１半導体領域）、  ２１  ドレイン領域、  ３０  ベース領域（第２半導体領域）、  ３１  半導体領域（第４半導体領域）、  ３５  コンタクト領域、  ３６  半導体領域、  ４０  ソース領域（第３半導体領域）、  ４１  半導体領域（第５半導体領域）、  ５０  ゲート電極（第３電極）、  ５１  ゲート絶縁膜（第１絶縁膜）、  ５２  電極パッド、  ６０、６５  容量素子部、  ６１、６６  電極（第４電極）、  ６２、６７  電極（第５電極）、  ６３、６８  絶縁膜（第２絶縁膜）、  ７０  側壁保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015176889.tif 000007
【図６】
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【図７】
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