(57)【要約】      （修正有）【課題】出力端子にオーバーシュートが発生しても、入力トランジスタのゲートが破壊されることを防止できるボルテージレギュレータを提供する。【解決手段】出力トランジスタが出力する出力電圧を分圧した分圧電圧と、基準電圧回路が出力する基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、誤差増幅回路１５１の分圧電圧が入力される入力トランジスタ１１１に、カソードがソースに接続されアノードがゲートに接続されるダイオード１２１を備えた。【選択図】図１
2015138394.tif 000002
【特許請求の範囲】
【請求項１】
出力トランジスタが出力する出力電圧を分圧した分圧電圧と、基準電圧回路が出力する基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、
前記誤差増幅回路は、
ゲートに前記分圧電圧が入力される入力トランジスタと、
カソードが前記入力トランジスタのソースに接続され、アノードが前記入力トランジスタのゲートに接続された第一のダイオードと、
を備えることを特徴とするボルテージレギュレータ。
【請求項２】
前記誤差増幅回路は、カソードが前記入力トランジスタのゲートに接続され、アノードが接地端子に接続された第二のダイオードを備え、
前記第二のダイオードは、前記第一のダイオードのリーク電流を流すことによって、前記分圧電圧への前記第一のダイオードのリーク電流の影響を小さくする、
ことを特徴とする請求項１に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力にオーバーシュートが発生した時、誤差増幅回路の入力トランジスタが破壊されることを防止できるボルテージレギュレータに関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、ＰＭＯＳトランジスタ１０４、１０５、１０６、１０９、１１１、１１４、１１５、３０１と、ＮＭＯＳトランジスタ１０７、１０８、１１２、１１３、３０２、３０３と、基準電圧回路１１０と、定電流回路１０３と、抵抗１１６、１１７と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。ＰＭＯＳトランジスタ３０１は、サイズがＰＭＯＳトランジスタ１０５の０．２倍であるとする。
【０００３】
出力端子１０２にオーバーシュートが発生した時、ＰＭＯＳトランジスタ１１１のゲートに発生する電圧は、ＰＭＯＳトランジスタ１０９のゲートに供給される基準電圧回路１１０の基準電圧Ｖｒｅｆよりも大幅に大きくなる。出力端子１０２に大きなオーバーシュートが発生した場合は、通常、ＰＭＯＳトランジスタ１０９を流れる電流はＰＭＯＳトランジスタ１０５の電流に略等しい大きさになる。従って、ＰＭＯＳトランジスタ１１１を流れる電流は、ゼロに近い極めて小さな値になる。このとき、ＮＭＯＳトランジスタ３０２は、極めて少量の電流しか流せないので、ＰＭＯＳトランジスタ３０１はＰＭＯＳトランジスタ１０５の電流の０．２倍の大きさの電流を流そうとする。
【０００４】
すると今度は、直列接続されたＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２を流れる電流は極めて小さな値になる。そして、ＰＭＯＳトランジスタ３０１のドレインソース間電圧が低くなり、ＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２の主電流路の共通接続点の電圧が高くなる。その結果、ＮＭＯＳトランジスタ３０３はオン状態となる。ＮＭＯＳトランジスタ３０３がオン状態となると、ＮＭＯＳトランジスタ３０３を介して出力端子１０２からグラウンド端子１００に向かって電流が流れ、出力電圧を低下させる作用が働くことになる（例えば、特許文献１図２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８７４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のボルテージレギュレータは、出力端子１０２にオーバーシュートが発生した時、ＰＭＯＳトランジスタ１１１のゲート電圧も上昇するため、ＰＭＯＳトランジスタ１１１のゲートが破壊されるという課題があった。
【０００７】
本発明は、上記課題に鑑みてなされ、出力端子にオーバーシュートが発生しても、入力トランジスタのゲートが破壊されることを防止できるボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００８】
従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
出力トランジスタが出力する出力電圧を分圧した分圧電圧と、基準電圧回路が出力する基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、誤差増幅回路の分圧電圧が入力される入力トランジスタに、カソードがソースに接続されアノードがゲートに接続されたダイオードを備えた。
【発明の効果】
【０００９】
本発明のボルテージレギュレータは、誤差増幅回路の分圧電圧が入力される入力トランジスタに、カソードがソースに接続されアノードがゲートに接続されたダイオードを備えたので、出力端子にオーバーシュートが発生しても入力トランジスタのゲートが破壊されることを防止できる。また、電源電圧が一時的に降下しても、誤差増幅回路全体の動作点の復帰を早めることができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態のボルテージレギュレータの構成を示す回路図である。
【図２】本実施形態のボルテージレギュレータの他の例を示す回路図である。
【図３】従来のボルテージレギュレータの構成を示す回路図である。
【発明を実施するための形態】
【００１１】
図１は、本実施形態のボルテージレギュレータの回路図である。
本実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ１０４、１０５、１０６、１０９、１１１、１１４、１１５と、ＮＭＯＳトランジスタ１０７、１０８、１１２、１１３と、基準電圧回路１１０と、定電流回路１０３と、抵抗１１６、１１７と、ダイオード１２１と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。ＰＭＯＳトランジスタ１０５、１０６、１０９、１１１、１１４と、ＮＭＯＳトランジスタ１０７、１０８、１１２、１１３で誤差増幅回路１５１を構成している。
【００１２】
次に、本実施形態のボルテージレギュレータの接続について説明する。
定電流回路１０３は、一方の端子はＰＭＯＳトランジスタ１０４のゲートとドレインに接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０４のソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０５は、ゲートはＰＭＯＳトランジスタ１０４のゲートとドレインに接続され、ドレインはＰＭＯＳトランジスタ１０９のソースとＰＭＯＳトランジスタ１１１のソースに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０９は、ゲートは基準電圧回路１１０の正極に接続され、ドレインはＮＭＯＳトランジスタ１０８のゲートとドレインに接続される。基準電圧回路１１０の負極はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０８のソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０７は、ゲートはＮＭＯＳトランジスタ１０８のゲートとドレインに接続され、ドレインはＰＭＯＳトランジスタ１０６のゲートとドレインに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０６のソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１１４は、ゲートはＰＭＯＳトランジスタ１０６のゲートとドレインに接続され、ドレインはＰＭＯＳトランジスタ１１５のゲートに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１３は、ゲートはＮＭＯＳトランジスタ１１２のゲートとドレインに接続され、ドレインはＰＭＯＳトランジスタ１１５のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１２は、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１１は、ドレインはＮＭＯＳトランジスタ１１２のゲートとドレインに接続され、ゲートは抵抗１１６と１１７の接続点に接続される。抵抗１１７のもう一方の端子はグラウンド端子１００に接続され、抵抗１１６のもう一方の端子は出力端子１０２に接続される。ダイオード１２１は、カソードはＰＭＯＳトランジスタ１１１のソースに接続され、アノードはＰＭＯＳトランジスタ１１１のゲートに接続される。ＰＭＯＳトランジスタ１１５は、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。
【００１３】
次に、本実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１１６と１１７は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１５１は、入力トランジスタとして動作するＰＭＯＳトランジスタ１０９のゲートに入力される基準電圧回路１１０の基準電圧Ｖｒｅｆと、入力トランジスタとして動作するＰＭＯＳトランジスタ１１１のゲートに入力される分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１１５のゲート電圧を制御する。
【００１４】
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１５１の出力信号（ＰＭＯＳトランジスタ１１５のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１１５がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは出力電圧Ｖｏｕｔが一定になるように動作する。
【００１５】
出力端子１０２にオーバーシュートが発生した場合、出力電圧Ｖｏｕｔの上昇に伴い分圧電圧Ｖｆｂも上昇し、ダイオード１２１、ＰＭＯＳトランジスタ１０９、ＮＭＯＳトランジスタ１０８、グラウンド端子１００の経路で電流が流れる。従って、分圧電圧Ｖｆｂは、Ｖｆｂ＝Ｖｒｅｆ＋｜Ｖｔｐ｜＋Ｖｆ以下の電圧に制限される。ここで、ＰＭＯＳトランジスタ１０９、１１１の閾値をＶｔｐ、ＮＭＯＳトランジスタ１１２の閾値をＶｔｎ、ダイオード１２１の順方向電圧をＶｆとする。
【００１６】
このとき、ＰＭＯＳトランジスタ１１１のゲートソース間電圧は、ダイオード１２１の順方向電圧Ｖｆと等しくなるので、ＰＭＯＳトランジスタ１１１のゲートが破壊されることを防止することができる。また、ＰＭＯＳトランジスタ１１１のゲートドレイン間電圧は、Ｖｆｂ−Ｖｔｎ＝Ｖｒｅｆ＋｜Ｖｔｐ｜＋Ｖｆ−Ｖｔｎになる。このゲートドレイン間電圧をＰＭＯＳトランジスタ１１１のゲート酸化膜耐圧より低い電圧に設定することで、ＰＭＯＳトランジスタ１１１のゲートが破壊されることを防止することができる。
【００１７】
なお、ＰＭＯＳトランジスタ１１１のゲートソース間にダイオード１２１を設けただけなので、面積が小さくてよい。また、ダイオード１２１から抵抗１１７へリーク電流が少ないので、分圧電圧Ｖｆｂの電圧値への影響も小さい。さらに、電源電圧ＶＤＤが一時的に降下しＰＭＯＳトランジスタ１１１のソース電圧が降下した時、ダイオード１２１が順方向電流を流しＰＭＯＳトランジスタ１１１のソース電圧の降下を食い止めるため、誤差増幅回路１５１全体の動作点の復帰を早めることができる。
【００１８】
図２は、本実施形態のボルテージレギュレータの他の例を示す回路図である。図１のボルテージレギュレータとの違いは、カソードがＰＭＯＳトランジスタ１１１のゲートに接続され、アノードがグラウンド端子１００に接続されたダイオード２０１を追加した点である。その他の回路は、図１のボルテージレギュレータと同様である。
【００１９】
ダイオード２０１は、ダイオード１２１と同じ構成をしているので、リーク電流は等しい。ダイオード１２１にリーク電流が発生した時、そのリーク電流はダイオード２０１へ流れて、抵抗１１７へは流れない。従って、図１のボルテージレギュレータと比較して、分圧電圧Ｖｆｂの電圧値への影響を更に小さくできる。
【００２０】
以上説明したように、本実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ１１１のゲートソース間にダイオード１２１を設けたので、出力端子１０２にオーバーシュートが発生しても、ＰＭＯＳトランジスタ１１１のゲート酸化膜耐圧を超えることがなく、ＰＭＯＳトランジスタ１１１のゲートが破壊されることを防止することができる。
また、電源電圧ＶＤＤが一時的に降下した時、誤差増幅回路１５１全体の動作点の復帰を速めることができる。
【符号の説明】
【００２１】
１００  グラウンド端子
１０１  電源端子
１０２  出力端子
１０３  定電流回路
１１０  基準電圧回路
１５１  誤差増幅回路
【図１】
2015138394.tif 000003
【図２】
2015138394.tif 000004
【図３】
2015138394.tif 000005