(57)【要約】      （修正有）【課題】過電流状態検出時にも出力電圧−出力電流特性がきれいなフの字特性を持った過電流保護回路を備えたボルテージレギュレータを提供する。【解決手段】基準電圧と出力トランジスタの出力電圧を分圧した分圧電圧との差に応じて、出力トランジスタのゲートを制御する第一の差動増幅回路１１２と、出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路１３０とを備えたボルテージレギュレータであって、過電流保護回路は、ゲートが出力トランジスタのゲートと接続され、出力電流に応じたセンス電流を流すセンストランジスタと、出力電圧に比例した電流を発生する第一の制御回路１５０と、センス電流と第一の制御回路の電流に応じて、出力トランジスタのゲートを制御する第二の制御回路１６０とを備えている。【選択図】図１
2015064866.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と出力トランジスタの出力する出力電圧を分圧した分圧電圧との差に応じて前記出力トランジスタのゲートを制御する第一の差動増幅回路と、前記出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路と、を備えたボルテージレギュレータであって、
前記過電流保護回路は、
ゲートが前記出力トランジスタのゲートと接続され、前記出力電流に応じたセンス電流を流すセンストランジスタと、
前記出力電圧に比例した電流を発生する第一の制御回路と、
前記センス電流と前記第一の制御回路の電流に応じて前記出力トランジスタのゲートを制御する第二の制御回路と、を備えた、
ことを特徴とするボルテージレギュレータ。
【請求項２】
前記第一の制御回路は、
前記基準電圧と前記分圧電圧とを入力する第二の差動増幅回路と、
前記第二の差動増幅回路の出力に応じてドレイン電流を流す第一のＮＭＯＳトランジスタと、
前記第一のＮＭＯＳトランジスタの電流を受ける第一の抵抗と、
前記第一のＮＭＯＳトランジスタのドレイン電流をミラーし、前記第一の制御回路の電流を流すカレントミラー回路と、を備え、
前記第二の制御回路は、
前記センス電流から前記第一の制御回路の電流を引いた電流を流す第二の抵抗と、
前記第二の抵抗の電圧によってゲートが制御される第二のＮＭＯＳトランジスタと、
前記第二のＮＭＯＳトランジスタのドレイン電流を受けるインピーダンス素子と、
前記インピーダンス素子の電圧によってゲートが制御されるＰＭＯＳトランジスタと、
を備えたことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記第一の制御回路は、
前記基準電圧と前記出力電圧とを入力する第二の差動増幅回路と、
前記第二の差動増幅回路の出力に応じてドレイン電流を流す第一のＮＭＯＳトランジスタと、
前記第一のＮＭＯＳトランジスタの電流を受ける第一の抵抗と、
前記第一のＮＭＯＳトランジスタのドレイン電流をミラーし、前記第一の制御回路の電流を流すカレントミラー回路と、を備え、
前記第二の制御回路は、
前記センス電流から前記第一の制御回路の電流を引いた電流を流す第二の抵抗と、
前記第二の抵抗の電圧によってゲートが制御される第二のＮＭＯＳトランジスタと、
前記第二のＮＭＯＳトランジスタのドレイン電流を受けるインピーダンス素子と、
前記インピーダンス素子の電圧によってゲートが制御されるＰＭＯＳトランジスタと、
を備えたことを特徴とする請求項１記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの過電流保護回路に関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、基準電圧回路１１１と、差動増幅回路１１２と、過電流保護回路１３０と、ＰＭＯＳトランジスタ１１３と、抵抗１１４と、抵抗１１５と、グラウンド端子１０１と、電源端子１０２と、出力端子１０３で構成されている。過電流保護回路１３０は、ＰＭＯＳトランジスタ１３１と、ＮＭＯＳトランジスタ１３２と、差動増幅回路１３３と、抵抗１３４と、制御回路１４０で構成されている。制御回路１４０は、ＰＭＯＳトランジスタ１４１と、差動増幅回路１４２と、抵抗１４３で構成されている。
【０００３】
差動増幅回路１１２は、反転入力端子は基準電圧１１１に接続され、非反転入力端子は抵抗１１４と抵抗１１５の接続点に接続され、出力端子はＰＭＯＳトランジスタ１１３のゲートに接続される。ＰＭＯＳトランジスタ１１３は、ソースは電源端子１０２に接続され、ドレインは出力端子１０３に接続される。抵抗１１４と抵抗１１５は、出力端子１０３とグラウンド端子１０１の間に接続される。ＰＭＯＳトランジスタ１３１は、ゲートは差動増幅回路１１２の出力端子に接続され、ソースは電源端子１０２に接続され、ドレインはＮＭＯＳトランジスタ１３２のドレインに接続される。差動増幅回路１３３は、非反転入力端子は差動増幅回路１１２の非反転入力端子に接続され、反転入力端子はＮＭＯＳトランジスタ１３２のソースに接続され、出力端子はＮＭＯＳトランジスタ１３２のゲートに接続される。抵抗１３４は、ＮＭＯＳトランジスタ１３２のソースとグラウンド端子１０１の間に接続される。差動増幅回路１４２は、非反転入力端子は基準電圧１１１に接続され、反転入力端子はＮＭＯＳトランジスタ１３２のドレインに接続され、出力端子はＰＭＯＳトランジスタ１４１のゲートに接続される。抵抗１４３は、差動増幅回路１４２の反転入力端子とグラウンド端子１０１の間に接続される。ＰＭＯＳトランジスタ１４１は、ドレインは差動増幅回路１１２の出力端子に接続され、ソースは電源端子１０２に接続される。抵抗１１４と抵抗１１５は、分圧回路を構成し、出力端子１０３の出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂを出力する。
【０００４】
従来のボルテージレギュレータは、以下のように動作して過電流から回路を保護する。
出力端子１０３から所定の出力電圧Ｖｏｕｔが出力される状態では、差動増幅回路１３３の出力端子にはＨｉの電圧が出力されているので、ＮＭＯＳトランジスタ１３２はオン状態に保たれている。
【０００５】
出力端子１０３とグラウンド端子１０１が短絡すると出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍを上回る過電流状態になると、出力電流をセンスするＰＭＯＳトランジスタ１３１に流れる電流が多くなり、差動増幅回路１４２の反転入力端子の電圧が上昇する。差動増幅回路１４２の反転入力端子の電圧が基準電圧回路１１１の電圧を上回ると、差動増幅回路１４２の出力端子の電圧は徐々に低くなりＰＭＯＳトランジスタ１４１を徐々にオンさせる。こうして、ＰＭＯＳトランジスタ１１３のゲートを徐々に電源端子１０２の電圧にし、ＰＭＯＳトランジスタ１１３をオフさせている。
【０００６】
出力端子１０３とグラウンド端子１０１が短絡すると、出力電圧Ｖｏｕｔも下降し分圧電圧Ｖｆｂが下降する。分圧電圧Ｖｆｂが下降すると差動増幅回路１３３の出力電圧は徐々に低くなり、ＮＭＯＳトランジスタ１３２を徐々にオフして行く。すると、ＮＭＯＳトランジスタ１３２に流れる電流は徐々に少なくなり、抵抗１４３に流れる電流が徐々に増えて行く。すなわち、出力電圧Ｖｏｕｔの降下により差動増幅回路１４２の反転入力端子の電圧を大きくすることができる。従って、差動増幅回路１４２はＰＭＯＳトランジスタ１４１を更にオンさせ、ＰＭＯＳトランジスタ１１３をオフさせることができる。
以上説明したように、従来のボルテージレギュレータは、フの字特性の出力電圧−出力電流特性によって過電流保護をかけることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１６００８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の技術では、過電流保護回路１３０が機能し始める時に、出力電圧−出力電流特性がきれいなフの字にならないという課題があった。
図４に、従来のボルテージレギュレータの出力電圧−出力電流特性を示す。図から明らかなように、過電流保護回路１３０が機能し始める時に、最大出力電流Ｉｍが流れたまま出力電圧Ｖｏｕｔが降下する時間が生じる。このため、この期間にＰＭＯＳトランジスタ１１３はダメージを受けることになる。
【０００９】
きれいなフの字特性を得るには、差動増幅回路１３３の反転入力端子は分圧電圧Ｖｆｂにほぼ等しく、差動増幅回路１４２の反転入力端子は基準電圧Ｖｒｅｆにほぼ等しい必要があるが、過電流保護回路１３０が機能し始める時は、その条件が満たされない。過電流保護回路１３０が機能し始める時に、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆがほぼ等しいとすると、抵抗２１３は基準電圧Ｖｒｅｆに比例した電流が流れなければならないが、ＮＭＯＳトランジスタ１３２はドレイン−ソース間電圧がほぼ０で電流が流れない状態なってしまう。過電流保護回路１３０が機能し始める時は、ＮＭＯＳトランジスタ１３２のソース電位は、ＮＭＯＳトランジスタ１３２のドレイン電流と抵抗１３４に流れる電流が等しくなるように決まるので分圧電圧Ｖｆｂにならないという問題があった。
【００１０】
本発明は上記課題に鑑みてなされ、過電流保護回路が機能し始める時でも、出力電圧−出力電流特性がきれいなフの字になる過電流保護回路を備えたボルテージレギュレータを提供する。
【課題を解決するための手段】
【００１１】
本発明の過電流保護回路を備えたボルテージレギュレータは、基準電圧と出力トランジスタの出力する出力電圧を分圧した分圧電圧との差を増幅して、出力トランジスタのゲートを制御する第一の差動増幅回路と、出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路と、を備えたボルテージレギュレータであって、過電流保護回路は、出力電流をセンスするセンストランジスタと、出力電圧に比例した電流を発生する第一の制御回路と、センス電流と第一の制御回路の電流に応じて、出力トランジスタのゲートを制御する第二の制御回路と、を備える構成とした。
【発明の効果】
【００１２】
本発明の過電流保護回路を備えたボルテージレギュレータは、出力電流に比例した電流と出力電圧に比例した電流を用いることで、入出力電圧差が小さく出力電流の多い状態で、出力電圧が降下しなくても、出力電圧−出力電流特性がきれいなフの字をした過電流保護をかけることができる。
【図面の簡単な説明】
【００１３】
【図１】第一の実施形態のボルテージレギュレータを示す回路図である。
【図２】第一の実施形態のボルテージレギュレータの出力電圧−出力電流特性を示す図である。
【図３】従来のボルテージレギュレータを示す回路図である。
【図４】従来のボルテージレギュレータの出力電圧−出力電流特性を示す図である。
【図５】第一の実施形態のボルテージレギュレータの他の例を示す回路図である。
【図６】第二の実施形態のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１４】
第一の実施形態のボルテージレギュレータは、基準電圧回路１１１と、差動増幅回路１１２と、過電流保護回路１３０と、ＰＭＯＳトランジスタ１１３と、抵抗１１４と、抵抗１１５と、グラウンド端子１０１と、電源端子１０２と、出力端子１０３で構成されている。
【００１５】
過電流保護回路１３０は、ＰＭＯＳトランジスタ１３１と、制御回路１５０及び１６０と、を備えている。
制御回路１５０は、ＰＭＯＳトランジスタ１５１と、ＮＭＯＳトランジスタ１５５と、抵抗１５３及び１５４と、を備えている。
制御回路１６０は、ＮＭＯＳトランジスタ１６２と、差動増幅回路１６３と、抵抗１６４と、定電流源１６５と、ＰＭＯＳトランジスタ１６６及び１６７と、ＮＭＯＳトランジスタ１６８及び１６９と、を備えている。
【００１６】
差動増幅回路１１２は、反転入力端子は基準電圧１１１に接続され、非反転入力端子は抵抗１１４と抵抗１１５の接続点に接続され、出力端子はＰＭＯＳトランジスタ１１３及び１３１のゲートに接続される。ＰＭＯＳトランジスタ１１３は、ソースは電源端子１０２に接続され、ドレインは出力端子１０３に接続される。直列に接続された抵抗１１４及び抵抗１１５は、出力端子１０３とグラウンド端子１０１の間に接続される。ＰＭＯＳトランジスタ１３１は、ソースは電源端子１０２に接続され、ドレインは抵抗１５３とＮＭＯＳトランジスタ１５５のゲートに接続される。抵抗１１４と抵抗１１５は、分圧回路を構成し、出力端子１０３の出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂを出力する。
【００１７】
定電流源１６５は、電源端子１０２とＰＭＯＳトランジスタ１６６及び１６７のソースの間に接続される。ＰＭＯＳトランジスタ１６６のゲートとドレインは、ＮＭＯＳトランジスタ１６２のドレインとＭＯＳトランジスタ１６７のゲートに接続される。ＮＭＯＳトランジスタ１６２は、ソースは差動増幅回路１６３の反転入力端子と抵抗１６４に接続され、ゲートは差動増幅回路１６３の出力に接続される。差動増幅回路１６３の非反転入力端子は、差動増幅回路１１２の非反転入力端子に接続される。ＰＭＯＳトランジスタ１６７のドレインは、ＮＭＯＳトランジスタ１６８のドレイン及びゲートに接続される。ＮＭＯＳトランジスタ１６８は、ゲート及びドレインはＮＭＯＳトランジスタ１６９のゲートに接続され、ソースはグラウンド端子１０１に接続される。ＮＭＯＳトランジスタ１６９は、ドレインはＮＭＯＳトランジスタ１５５のゲートに接続され、ソースはグラウンド端子１０１に接続される。
【００１８】
ＰＭＯＳトランジスタ１５１は、ソースは電源端子１０２に接続され、ゲートはＮＭＯＳトランジスタ１５５のドレインに接続され、ドレインはＰＭＯＳトランジスタ１１３のゲートに接続される。抵抗１５４は、電源端子１０２とＰＭＯＳトランジスタ１５１のゲートの間に接続される。ＮＭＯＳトランジスタ１５５のソースは、グラウンド端子１０１に接続される。
【００１９】
次に、第一の実施形態のボルテージレギュレータの過電流保護回路１３０の動作について説明する。
差動増幅回路１６３は、ＮＭＯＳトランジスタ１６２のソースの電圧が分圧電圧Ｖｆｂに等しくなるように、ＮＭＯＳトランジスタ１６２のゲートの電圧を制御する。抵抗１６４には分圧電圧Ｖｆｂに比例した電流が流れる。その電流は、ＰＭＯＳトランジスタ１６６、ＰＭＯＳトランジスタ１６７、ＮＭＯＳトランジスタ１６８、ＮＭＯＳトランジスタ１６９によってミラーされる。
【００２０】
ＰＭＯＳトランジスタ１３１は、出力端子１０３に流れる出力電流Ｉｏｕｔに応じたセンス電流が流れる。抵抗１５３は、ＰＭＯＳトランジスタ１３１に流れるセンス電流からＮＭＯＳトランジスタ１６９に流れる電流、すなわち抵抗１６４に流れる電流がミラーされた電流を引いた電流が流れる。
【００２１】
出力端子１０３とグラウンド端子１０１が短絡すると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍを上回る過電流状態になると、ＰＭＯＳトランジスタ１３１に流れるセンス電流が多くなり、抵抗１５３に電圧が発生する。抵抗１５３の電圧が高くなると、ＮＭＯＳトランジスタ１５５はオンして、抵抗１５４に電流が流れ、ＰＭＯＳトランジスタ１５１を徐々にオンさせる。このようにして、ＰＭＯＳトランジスタ１１３のゲートを徐々に電源端子１０２の電圧にし、ＰＭＯＳトランジスタ１１３を徐々にオフさせて、出力電流Ｉｏｕｔを低下させる。
【００２２】
ＰＭＯＳトランジスタ１１３が徐々にオフすることで、出力電圧Ｖｏｕｔと分圧電圧Ｖｆｂが下降する。分圧電圧Ｖｆｂが下降すると、抵抗１６４の一端にかかる電圧が低下するので抵抗１６４に流れる電流は減少する。それに伴い、ＮＭＯＳトランジスタ１６９に流れる電流が減少するので、抵抗１５３に流れる電流はその分増加し、ＰＭＯＳトランジスタ１１３のゲートをよりオフする。
過電流保護回路１３０が動作した時には、以下に示す式（１）から（５）が成り立つ。
【００２３】
Ｖｔｈ（１５５）＝Ｒ（１５３）×Ｉ（１５３）・・・（１）
Ｉ（１３１）＝Ｉｏｕｔ×Ｍｉ・・・（２）
Ｉ（１５３）＝Ｉ（１３１）−Ｉ（１６９）・・・（３）
Ｉ（１６９）＝Ｉ（１６４）＝Ｖｆｂ／Ｒ（１６４）・・・（４）
Ｖｆｂ＝Ａ×Ｖｏｕｔ・・・（５）
但し、Ｖｔｈ（ｘ）はＮＭＯＳトランジスタｘの閾値、Ｒ（ｘ）は抵抗ｘの抵抗値、Ｉ（ｘ）は素子ｘに流れる電流、ＭｉはＰＭＯＳトランジスタ１３１のＰＭＯＳトランジスタ１１３に対するミラー比、Ｖｏｕｔは出力端子１０３の電圧、ＩｏｕｔはＰＭＯＳトランジスタ１１３のドレイン電流、Ｖｆｂは出力電圧Ｖｏｕｔと抵抗１１４及び抵抗１１５の抵抗値によって決まる分圧電圧、Ａは比例係数である。
【００２４】
式（１）から（５）より、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの間には、以下の式（６）が成り立つ。
Ｖｏｕｔ＝Ｒ（１６４）／Ａ［Ｍｉ×Ｉｏｕｔ−Ｖｔｈ（１５５）／Ｒ（１５３）］・・（６）
従って、出力電圧−出力電流特性はきれいなフの字特性となる。図２に、第一の実施形態のボルテージレギュレータの出力電圧−出力電流特性を示す。
【００２５】
図２から明らかなように、過電流保護回路１３０が機能し始める時に、最大出力電流Ｉｍが流れたまま出力電圧Ｖｏｕｔが降下する時間が生じなくなる。このため、ＰＭＯＳトランジスタ１１３は、ダメージを受けることがなくなる。
【００２６】
なお、過電流保護回路１３０が動作を開始する最大出力電流Ｉｍは、ＰＭＯＳトランジスタ１３１と、抵抗１５３と、抵抗１６４に流れる電流によって決まるので、抵抗１５３と抵抗１６４の値を調整することで設定可能である。
【００２７】
図５は、第一の実施形態のボルテージレギュレータの他の例を示す回路図である。図１との違いは、抵抗１５４からＰＭＯＳトランジスタ１５６に変更した点である。
ＰＭＯＳトランジスタ１５６は、ドレインとゲートがＰＭＯＳトランジスタ１５１のゲートとＮＭＯＳトランジスタ１５５のドレインに接続され、ソースが電源端子１０２に接続される。その他の回路構成及び接続は、図１の回路と同様である。
このように構成しても、図１のボルテージレギュレータと同じ効果が得られる。即ち、抵抗はインピーダンス素子であればどのように構成しても同じ効果が得られる。
【００２８】
＜第二の実施形態＞
図６は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、差動増幅回路１６３の非反転入力端子の接続を変更した点である。
差動増幅回路１６３は、非反転入力端子が出力端子１０３に接続される。その他の回路構成及び接続は、第一の実施形態と同様である。
【００２９】
次に、第二の実施形態のボルテージレギュレータの動作について説明する。
差動増幅回路１６３は、ＮＭＯＳトランジスタ１６２のソースの電圧が出力電圧Ｖｏｕｔに等しくなるように、ＮＭＯＳトランジスタ１６２のゲートの電圧を制御する。抵抗１６４には出力電圧Ｖｏｕｔに比例した電流が流れる。その電流は、ＰＭＯＳトランジスタ１６６、ＰＭＯＳトランジスタ１６７、ＮＭＯＳトランジスタ１６８、ＮＭＯＳトランジスタ１６９によってミラーされる。
【００３０】
ＰＭＯＳトランジスタ１３１は、出力端子１０３に流れる出力電流Ｉｏｕｔに応じたセンス電流が流れる。抵抗１５３は、ＰＭＯＳトランジスタ１３１に流れるセンス電流からＮＭＯＳトランジスタ１６９に流れる電流、すなわち抵抗１６４に流れる電流がミラーされた電流を引いた電流が流れる。
【００３１】
出力端子１０３とグラウンド端子１０１が短絡すると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍを上回る過電流状態になると、ＰＭＯＳトランジスタ１３１に流れるセンス電流が多くなり、抵抗１５３に電圧が発生する。抵抗１５３の電圧が高くなると、ＮＭＯＳトランジスタ１５５はオンして、抵抗１５４に電流が流れ、ＰＭＯＳトランジスタ１５１を徐々にオンさせる。このようにして、ＰＭＯＳトランジスタ１１３のゲートを徐々に電源端子１０２の電圧にし、ＰＭＯＳトランジスタ１１３を徐々にオフさせて、出力電流Ｉｏｕｔを低下させる。
【００３２】
ＰＭＯＳトランジスタ１１３が徐々にオフすることで、出力電圧Ｖｏｕｔが下降する。出力電圧Ｖｏｕｔが下降すると、抵抗１６４の一端にかかる電圧が低下するので抵抗１６４に流れる電流は減少する。それに伴い、ＮＭＯＳトランジスタ１６９に流れる電流が減少するので、抵抗１５３に流れる電流はその分増加し、ＰＭＯＳトランジスタ１１３のゲートをよりオフする。
過電流保護回路１３０が動作した時には、上記式（１）から（３）と以下に示す式（７）が成り立つ。
【００３３】
Ｉ（１６９）＝Ｉ（１６４）＝Ｖｏｕｔ／Ｒ（１６４）・・・（７）
但し、Ｖｔｈ（ｘ）はＮＭＯＳトランジスタｘの閾値、Ｒ（ｘ）は抵抗ｘの抵抗値、Ｉ（ｘ）は素子ｘに流れる電流、ＭｉはＰＭＯＳトランジスタ１３１のＰＭＯＳトランジスタ１１３に対するミラー比、Ｖｏｕｔは出力端子１０３の電圧、ＩｏｕｔはＰＭＯＳトランジスタ１１３のドレイン電流である。
【００３４】
式（１）から（３）及び（７）より、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの間には、以下の式（８）が成り立つ。
Ｖｏｕｔ＝Ｒ（１６４）／［Ｍｉ×Ｉｏｕｔ−Ｖｔｈ（１５５）／Ｒ（１５３）］・・（８）
従って、出力電圧−出力電流特性はきれいなフの字特性となる。
【００３５】
以上説明したように、本発明のボルテージレギュレータによれば、過電流保護回路１３０が機能し始める時に、最大出力電流Ｉｍが流れたまま出力電圧Ｖｏｕｔが降下する時間が生じなくなる。このため、ＰＭＯＳトランジスタ１１３は、ダメージを受けることがなくなり、安全性の高いボルテージレギュレータを提供することが出来る。
【符号の説明】
【００３６】
１０１  グラウンド端子
１０２  電源端子
１０３  出力端子
１１１  基準電圧回路
１１２，１６３  差動増幅回路
１３０  過電流保護回路
１４０、１５０、１６０  制御回路
１６５  定電流源
【図１】
2015064866.tif 000003
【図２】
2015064866.tif 000004
【図３】
2015064866.tif 000005
【図４】
2015064866.tif 000006
【図５】
2015064866.tif 000007
【図６】
2015064866.tif 000008