(57)【要約】【課題】  不揮発性半導体記憶装置の読み出し動作を高信頼性にする。【解決手段】  一つの実施形態によれば、複数のメモリストリングスは、複数のブロックのそれぞれを第１及び第２方向と直交する第３方向に貫通し、内側部に半導体ピラーが設けられ、外側部にメモリ層が設けられ、第３方向に複数のメモリセルトランジスタが積層形成されたメモリセルを有し、複数のブロックのそれぞれにＫ連（ただし、Ｋは３以上の整数）で千鳥状に配置される。複数のビット線コンタクトは、複数のメモリストリングスの上部にそれぞれ設けられる。複数のビット線は、ビット線コンタクトを介してメモリストリングスに接続され、第２方向に並設される。制御部は、隣接するＬ本（ただし、Ｌは３以上の整数）のビット線を単位として、ビット線に接続されるメモリセルのデータを順番に読み出す制御を行う。【選択図】  図２
2015176870.tif 000002
【特許請求の範囲】
【請求項１】
基板に平行な平面内において、第１方向に延在し、前記第１方向と直行する第２方向に並設され、絶縁層と導電層が交互に繰り返して積層形成された複数のブロックと、
前記複数のブロックのそれぞれを前記第１及び第２方向と直交する第３方向に貫通し、内側部に半導体ピラーが設けられ、外側部にメモリ層が設けられ、前記第３方向に複数のメモリセルトランジスタが積層形成されたメモリセルを有し、前記複数のブロックのそれぞれにＫ連（ただし、Ｋは３以上の整数）で千鳥状に配置された複数のメモリストリングスと、
前記複数のメモリストリングスの上部にそれぞれ設けられた複数のビット線コンタクトと、
前記ビット線コンタクトを介して前記メモリストリングスに接続され、前記第２方向に並設される複数のビット線と、
隣接するＬ本（ただし、Ｌは３以上の整数）のビット線を単位として、順番に前記ビット線に接続されるメモリセルのデータを読み出す制御を行う制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記Ｌ本のビット線の内、選択されたビット線に接続された前記メモリセルのデータを読み出す場合、非選択のビット線を接地電位にシールドさせることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線の一端側にセンスアンプが設けられ、前記制御部の指示に基づいて前記センスアンプが前記非選択のビット線をシールドする
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングは、前記ビット線と前記メモリセルの一端の間に第１選択トランジスタが設けられ、前記メモリセルの他端とソース線の間に第２選択トランジスタが設けられることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリであることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを縦方向に積層配置した３次元不揮発性半導体記憶装置が数多く開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−８０１６３号公報
【特許文献２】特開２００６−３０２９６０号公報
【特許文献３】特開２０１１−７１４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、読み出し動作を高信頼性にすることができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、不揮発性半導体記憶装置は、複数のブロック、複数のメモリストリングス、複数のビット線コンタクト、複数のビット線、及び制御部を含む。複数のブロックは、基板に平行な平面内において、第１方向に延在し、第１方向と直行する第２方向に並設され、絶縁層と導電層が交互に繰り返して積層形成される。複数のメモリストリングスは、複数のブロックのそれぞれを第１及び第２方向と直交する第３方向に貫通し、内側部に半導体ピラーが設けられ、外側部にメモリ層が設けられ、第３方向に複数のメモリセルトランジスタが積層形成されたメモリセルを有し、複数のブロックのそれぞれにＫ連（ただし、Ｋは３以上の整数）で千鳥状に配置される。複数のビット線コンタクトは、複数のメモリストリングスの上部にそれぞれ設けられる。複数のビット線は、ビット線コンタクトを介してメモリストリングスに接続され、第２方向に並設される。制御部は、隣接するＬ本（ただし、Ｌは３以上の整数）のビット線を単位として、ビット線に接続されるメモリセルのデータを順番に読み出す制御を行う。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るメモリセルアレイとセンスアンプを示すブロック図である。
【図２】図１の領域Ａにおけるブロックを示す模式図である。
【図３】図２のＡ−Ａ線に沿う断面図である。
【図４】図２のＢ−Ｂ線に沿う断面図である。
【図５】第１の実施形態に係るブロックの等価回路図である。
【図６】第１の実施形態に係るメモリストリングを示す回路図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【図８】第１の実施形態に係るセンスアンプとビット線ドライバを示す回路図ある。
【図９】第１の実施形態に係る４連千鳥で隣接する３本のビット線単位でデータを読み出す場合を示す模式図である。
【図１０】（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図１１】４連千鳥で隣接する２本のビット線単位でデータを読み出す第１比較例の場合を示す模式図である。
【図１２】（ａ）は第１比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は第１比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図１３】本実施形態と第１比較例でのビット線コンタクト容量を比較する図である。
【図１４】第１の実施形態に係るビット線に接続されるメモリセルのデータ読み出し動作を示すタイミングチャートである。
【図１５】図１の領域Ａにおける第１変形例のブロックを示す模式図である。
【図１６】第２変形例のメモリセルアレイを示すブロック図である。
【図１７】（ａ）は図１６の領域Ｂにおけるブロックを示す模式図であり、（ｂ）は図１６の領域Ｃにおけるブロックを示す模式図である。
【図１８】第２の実施形態に係わる４連千鳥で隣接する３本のビット線単位でデータを読み出す場合を示す模式図である。
【図１９】（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図２０】４連千鳥で隣接する２本のビット線単位でデータを読み出す第２比較例の場合を示す模式図である。
【図２１】（ａ）は第２比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は第２比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図２２】本実施形態と第２比較例でのビット線コンタクト容量を比較する図である。
【図２３】第３の実施形態に係わる４連千鳥で隣接する４本のビット線単位でデータを読み出す場合を示す模式図である。
【図２４】（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図、（ｄ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図２５】４連千鳥で隣接する２本のビット線単位でデータを読み出す第３比較例の場合を示す模式図である。
【図２６】（ａ）は第３比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、（ｂ）は第３比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。
【図２７】本実施形態と第３比較例でのビット線コンタクト容量を比較する図である。
【図２８】第３変形例の４連千鳥でのブロックを示す模式図である。
【図２９】３連千鳥で隣接する３本のビット線単位でデータを読み出す場合の第４変形例を示す模式図である。
【図３０】４連千鳥で隣接する４本のビット線単位でデータを読み出す第５変形例の場合を示す模式図である。
【図３１】図１の領域Ａにおける第６変形例のブロックを示す模式図である。
【図３２】図１の領域Ａにおける第７変形例のブロックを示す模式図である。
【発明を実施するための形態】
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。不揮発性半導体記憶装置では、メモリチップの容量、ページ長、ブロックサイズなどを考慮すると、メモリストリングスを千鳥状に配置するのが有効である。千鳥状のメモリストリングスの場合、隣接するビット線コンタクト同士の容量を介したノイズを受ける。受けるノイズの量が増加すると、読み出し動作の信頼性低下、読み出し時間の長時間化などが発生する問題点がある。
【０００８】
実施形態の不揮発性半導体記憶装置は、例えばメモリセルトランジスタが縦方向に積層形成されたメモリセルを有するメモリストリングが千鳥状に配置された３次元不揮発性半導体記憶装置である。なお、この場合に限定されることない。
【０００９】
（第１の実施形態）
まず、第１の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１はメモリセルアレイとセンスアンプを示すブロック図である。図２は図１の領域Ａにおけるブロックを示す模式図である。図３は図２のＡ−Ａ線に沿う断面図である。図４は図２のＢ−Ｂ線に沿う断面図である。本実施形態では、複数のメモリストリングスをＫ連（ただし、Ｋは３以上の整数）で千鳥状に配置され、隣接するＬ本（ただし、Ｌは３以上の整数）のビット線を単位として、ビット線に接続されるメモリセルのデータを順番に読みだしている。具体的には、Ｋの値が４であり、Ｌの値が３の場合を例にして説明する。
【００１０】
図１に示すように、メモリセルアレイ１は、ブロックＢＬＫ０乃至ＢＬＫｓを含む。ブロックＢＬＫ０乃至ＢＬＫｓは、Ｘ方向（第１方向）に延在し、Ｙ方向（第２方向）に並設される。選択ゲート線ＳＧＳ０、ワード線ＷＬ０乃至ＷＬｍ、選択ゲート線ＳＧＤ０は、ブロックＢＬＫ０に接続される。選択ゲート線ＳＧＳ１、ワード線ＷＬ０乃至ＷＬｍ、選択ゲート線ＳＧＤ１は、ブロックＢＬＫ１に接続される。選択ゲート線ＳＧＳ２、ワード線ＷＬ０乃至ＷＬｍ、選択ゲート線ＳＧＤ２は、ブロックＢＬＫ２に接続される。選択ゲート線ＳＧＳｓ、ワード線ＷＬ０乃至ＷＬｍ（ただし、ｍは２以上の整数）、選択ゲート線ＳＧＤｓは、ブロックＢＬＫｓに接続される。
【００１１】
ビット線ＢＬ０乃至ＢＬｎは、Ｙ方向（第２方向）に延在し、Ｘ方向（第１方向）に並設される。ビット線ＢＬ０乃至ＢＬｎ（ただし、ｎは２以上の整数）は、ブロックＢＬＫ０乃至ＢＬＫｓのそれぞれとセンスアンプ２の間を接続する。センスアンプ２は、ビット線ＢＬに接続されるメモリセルＭＣのデータを読みだす。
【００１２】
図２に示すように、例えば、ブロックＢＬＫ０とブロックＢＬＫ１には複数のメモリストリングスＭＳが４連で千鳥状に配置される。複数のメモリストリングスＭＳは、同一形状を有し、ビット線ＢＬにはビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１を介して接続される。ビット線コンタクトＢＬＣ０は、Ｘ方向（第１方向）に対して一方側（例えば、図中左側）に設けられる。ビット線コンタクトＢＬＣ１は、Ｘ方向（第１方向）に対して他方側（例えば、図中右側）に設けられる。なお、Ｘ方向（第１方向）に対して一方側（例えば、図中左側）、Ｘ方向（第１方向）に対して他方側（例えば、図中右側）についての表記は、実施形態では同様なので、これ以降（例えば、図中左側）、（例えば、図中右側）についての表記を省略する。
【００１３】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０（第１ビット線コンタクト）を介して、Ｙ方向（第２方向）に対して一方側（例えば、図中上側）からみて第１番目のメモリストリングＭＳ０に接続される。なお、Ｙ方向（第２方向）に対して一方側（例えば、図中上側）についての記載は、実施形態では同様なので、これ以降（例えば、図中上側）についての表記を省略する。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１（第２ビット線コンタクト）を介して、Ｙ方向（第２方向）に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０（第１ビット線コンタクト）を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１（第２ビット線コンタクト）を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。なお、ビット線ＢＬ４（第５ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【００１４】
図３に示すように、半導体層１２はシリコン基板１１の第一主面上に設けられる。半導体層１２はシリコン基板１１に対して異なる導電型を有している。ここでは、半導体層１２は、ソース線ＳＬに接続される。メモリストリングＭＳ０とメモリストリングＭＳ４は、Ｘ方向（第１方向）に互いに離間して配置される。メモリストリングＭＳ０とメモリストリングＭＳ４は、半導体層１２の第一主面上に設けられ、積層体であるブロックＢＬＫ０を図中のＺ方向（第３方向）に貫通する。
【００１５】
メモリストリングＭＳ０とメモリストリングＭＳ４の周囲には、半導体層１２上に、絶縁層１３、導電層１４、絶縁層１５、導電層１６、・・・、絶縁層１５、導電層１６、絶縁層１７、導電層１８、絶縁層１９が積層形成される。メモリストリングＭＳ０とメモリストリングＭＳ４は、内側部に半導体ピラーＳＥＬが設けられ、外側部にはメモリ層ＭＬが設けられる。メモリ層ＭＬは、例えば、電荷をトラップするＯＮＯ（酸化膜-窒化膜-酸化膜）構造からなる複数の絶縁膜から構成される。
【００１６】
メモリストリングＭＳ０とメモリストリングＭＳ４は、選択トランジスタＳＴＳ、メモリセルトランジスタが積層形成されたメモリセルＭＣ、及び選択トランジスタＳＴＤがＺ方向（第３方向）に形成される。選択トランジスタＳＴＳは、導電体層１４がゲート電極となるＭＯＮＯＳ構造を有するトランジスタである。メモリセルトランジスタは、導電体層１６がゲート電極となるＭＯＮＯＳ構造を有するトランジスタである。選択トランジスタＳＴＤは、導電体層１８がゲート電極となるＭＯＮＯＳ構造を有するトランジスタである。
【００１７】
絶縁層２０には、ビット線コンタクトＢＬ０が埋設される。メモリストリングＭＳ０は、ビット線コンタクトＢＬＣ０を介してビット線ＢＬ０に接続される。メモリストリングＭＳ４は、ビット線コンタクトＢＬＣ０を介してビット線ＢＬ４に接続される。
【００１８】
図４に示すように、絶縁層２０には、ビット線コンタクトＢＬ１が埋設される。メモリストリングＭＳ１は、ビット線コンタクトＢＬＣ１を介してビット線ＢＬ１に接続される。メモリストリングＭＳ５は、ビット線コンタクトＢＬＣ１を介してビット線ＢＬ５に接続される。
【００１９】
図５はブロックの等価回路図である。図６はメモリストリングを示す回路図である。図７は不揮発性半導体記憶装置を示すブロック図である。図８はセンスアンプとビット線ドライバを示す回路図ある。
【００２０】
図５に示すように、ブロックＢＬＫは、シリコン基板１１及び半導体層１２に平行な平面内において、Ｘ方向に延在し、Ｙ方向に並設される。
【００２１】
図６に示すように、メモリストリングＭＣは、選択トランジスタＳＴＳ、メモリセルＭＣ、及び選択トランジスタＳＴＤから構成される。選択トランジスタＳＴＳは、ゲートが選択ゲート線ＳＧＳに接続される。メモリセルトランジスタＭＣＴ０は、ゲートがワード線ＷＬ０に接続される。メモリセルトランジスタＭＣＴ１は、ゲートがワード線ＷＬ１に接続される。メモリセルトランジスタＭＣＴ２は、ゲートがワード線ＷＬ２に接続される。メモリセルトランジスタＭＣＴｍは、ゲートがワード線ＷＬｍに接続される。選択トランジスタＳＴＤは、ゲートが選択ゲート線ＳＧＤに接続される。
【００２２】
図７に示すように、不揮発性半導体記憶装置９０は、メモリセルアレイ１、センスアンプ２、ロウデコーダ、及び電圧発生回路５含む。不揮発性半導体記憶装置９０は、３次元ＮＡＮＤフラッシュメモリである。
【００２３】
メモリコントローラ１００とホスト２００は、データ及び信号の授受を行う。不揮発性半導体記憶装置９０とメモリコントローラ１００は、データ及び信号の授受を行う。メモリコントローラ１００は、不揮発性半導体記憶装置９０の動作、アドレス、及びデータを制御する種々のコマンドを生成し、不揮発性半導体記憶装置９０に出力する。
【００２４】
センスアンプ２は、ビット線ＢＬ０乃至ＢＬｎに接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。センスアンプ２は、メモリセルトランジスタＭＣＴに保持されたデータの読み出し時に、例えばビット線ＢＬの電位を検知する。
【００２５】
ロウデコーダ３は、ワード線ＷＬ０〜ＷＬｍに接続され、データの読み出し、書き込み、及び消去時に、ワード線ＷＬの選択及び駆動を実行する。
【００２６】
制御部４は、動作モードに応じてホスト２００から供給される外部制御信号及びコマンドに基づき、データの書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。これらの制御信号は、ロウデコーダ３、センスアンプ２、及び電圧発生回路５等に送信される。
【００２７】
制御部４は、メモリセルＭＣのデータを読み出すときに、隣接するＬ本のビット線ＢＬを単位として、非選択ビット線ＢＬをシールド（接地電位に設定）して選択ビット線ＢＬに接続されるメモリセルＭＣのデータを順番に読み出す制御を行う。
【００２８】
電圧発生回路６は、制御部４から送信される各種制御信号に応じて、読み出し電圧（Ｖｒｅａｄ、ＶＣＧＲ）、書き込み電圧（ＶＰＧＭ）、ベリファイ電圧（ＶＣＧＲ＿ＣＶ）、及び消去電圧（ＶＥＲＡ）を発生する。電圧発生回路６は、メモリセルアレイ１、センスアンプ２、及びロウデコーダ３の各動作に必要な電圧を発生する。
【００２９】
図８に示すように、センスアンプ２は、キャパシタＣＰ、データラッチＤＬ１、トランジスタＮＴ１乃至ＮＴ７、及びトランジスタＰＴ１を含む。高電位側電源Ｖｄｄとソース線ＳＬの間に、トランジスタＰＴ１（Ｐｃｈ  トランジスタ）、トランジスタＮＴ３（Ｎｃｈ  トランジスタ）、トランジスタＮＴ４（Ｎｃｈ  トランジスタ）、及びトランジスタＮＴ５（Ｎｃｈ  トランジスタ）が直列接続される。トランジスタＮＴ１乃至ＮＴ７、及びトランジスタＰＴ１は、全てＭＯＳＦＥＴである。
【００３０】
ここで、後述する他のトランジスタも同様である。トランジスタＮＴ５の他端が低電位側電源（接地電位）Ｖｓｓに接続されているが、低電位側電源（接地電位）Ｖｓｓよりも電圧の高いセルソース電圧ＣＥＬＳＲＣに設定される場合がある。この場合、トランジスタＮＴ５の他端は、例えば、ソース線ドライバ等を介してソース線ＳＬに接続される。
【００３１】
トランジスタＰＴ１は、ゲートが制御線ＩＮＶに接続される。トランジスタＮＴ３は、ゲートが制御線ＨＬＬに接続される。トランジスタＮＴ４は、ゲートが制御線ＸＸＬに接続される。トランジスタＮＴ５は、ゲートが制御線ＩＮＶに接続される。
【００３２】
トランジスタＮＴ１は、一端がビット線ＢＬの一端に接続され、他端がノードＮ２（トランジスタＮＴ１とトランジスタＮＴ５の間のノード）に接続され、ゲートが制御線ＢＬＣＶに接続される。制御線ＢＬＣＶが“Ｈｉｇｈ”レベルのとき、トランジスタＮＴ１はビット線ＢＬとノードＮ２の間を接続する。
【００３３】
トランジスタＮＴ２（Ｎｃｈ  トランジスタ）は、一端がノードＮ３（トランジスタＰＴ１とトランジスタＮＴ３の間のノード）に接続され、他端がノードＮ２に接続され、ゲートが制御線ＢＬＸに接続される。制御線ＢＬＸが“Ｈｉｇｈ”レベルのとき、トランジスタＮＴ２はノードＮ２とノードＮ３の間を接続する。
【００３４】
キャパシタＣＰは、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００３５】
ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、トランジスタＮＴ６（Ｎｃｈ  トランジスタ）とトランジスタＮＴ６（Ｎｃｈ  トランジスタ）が直列接続される。トランジスタＮＴ６は、ゲートが制御線ＳＴＢに接続される。トランジスタＮＴ７は、ゲートがノードＮ４に接続される。
【００３６】
データラッチＤＬ１は、インバータＩＶ１とインバータＩＶ２を含む。インバータＩＶ１は、入力側がノードＮ５に接続され、出力側がインバータＩＶ２の入力側に接続される。インバータＩＶ２は、出力側がノードＮ５に接続される。データラッチＤＬ１は、ノードＮ５のデータをラッチする。
【００３７】
制御部４の指示に基づいて、制御線ＩＮＶが“Ｈｉｇｈ”レベルのときに、非選択ビット線ＢＬがシールド（接地電位Ｖｓｓ）される。
【００３８】
次に、４連千鳥で隣接する３本のビット線単位で読み出す場合について図９乃至１４を参照して説明する。図９は本実施形態での４連千鳥で隣接する３本のビット線単位でデータを読み出す場合を示す模式図である。図１０（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、図１０（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、図１０（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図である。図１１は４連千鳥で隣接する２本のビット線単位でデータを読み出す第１比較例の場合を示す模式図である。図１２（ａ）は第１比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、図１２（ｂ）は第１比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。図１３は本実施形態と第１比較例でのビット線コンタクト容量を比較する図である。図１４はビット線のデータ読み出し動作を示すタイミングチャートである。
【００３９】
図９（ａ）及び図９（ｂ）に示すように、ビット線ＢＬ０（第１ビット線）をビット線ＢＬａ、ビット線ＢＬ１（第２ビット線）をビット線ＢＬｂ、及びビット線ＢＬ２（第３ビット線）をビット線ＢＬｃとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ３（第４ビット線）をビット線ＢＬａ、ビット線ＢＬ４（第５ビット線）をビット線ＢＬｂ、及びビット線ＢＬ５（第６ビット線）をビット線ＢＬｃとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ６（第７ビット線）をビット線ＢＬａ、ビット線ＢＬ７（第８ビット線）をビット線ＢＬｂ、及びビット線ＢＬ８（第９ビット線）をビット線ＢＬｃとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。
【００４０】
図１０（ａ）に示すように、本実施形態では、ビット線ＢＬＣａを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｂ及びＢＬｃを非選択にしてシールドした場合、メモリストリングＭＳ６とメモリストリングＭＳ９の間にビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００４１】
図１０（ｂ）に示すように、本実施形態では、ビット線ＢＬＣｂを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ及びＢＬｃを非選択にしてシールドした場合、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００４２】
図１０（ｃ）に示すように、本実施形態では、ビット線ＢＬＣｃを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ及びＢＬｂを非選択にしてシールドした場合、メモリストリングＭＳ２とメモリストリングＭＳ５の間にビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００４３】
図１１（ａ）及び図１１（ｂ）に示すように、ビット線ＢＬ０（第１ビット線）をビット線ＢＬｅｖ（偶数ビット線）、ビット線ＢＬ１（第２ビット線）をビット線ＢＬｏｄ（奇数ビット線）とし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ２（第３ビット線）をビット線ＢＬｅｖ、ビット線ＢＬ３（第４ビット線）をビット線ＢＬｏｄとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ４（第５ビット線）をビット線ＢＬｅｖ、ビット線ＢＬ５（第６ビット線）をビット線ＢＬｏｄとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ６（第７ビット線）をビット線ＢＬｅｖ、ビット線ＢＬ７（第８ビット線）をビット線ＢＬｏｄとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。ビット線ＢＬ８（第９ビット線）をビット線ＢＬｅｖ、ビット線ＢＬ９（第１０ビット線）をビット線ＢＬｏｄとし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。
【００４４】
図１２（ａ）に示すように、第１比較例では、ビット線ＢＬｅｖ（偶数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｏｄ（奇数ビット線）をシールドした場合、メモリストリングＭＳ０とメモリストリングＭＳ２の間、メモリストリングＭＳ０とメモリストリングＭＳ４の間、メモリストリングＭＳ２とメモリストリングＭＳ４の間、メモリストリングＭＳ４とメモリストリングＭＳ６の間、メモリストリングＭＳ４とメモリストリングＭＳ８の間、メモリストリングＭＳ６とメモリストリングＭＳ８の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００４５】
図１２（ｂ）に示すように、第１比較例では、ビット線ＢＬｏｄ（奇数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｅｖ（偶数ビット線）をシールドした場合、メモリストリングＭＳ１とメモリストリングＭＳ３の間、メモリストリングＭＳ３とメモリストリングＭＳ５の間、メモリストリングＭＳ３とメモリストリングＭＳ７の間、メモリストリングＭＳ５とメモリストリングＭＳ７の間、メモリストリングＭＳ７とメモリストリングＭＳ９の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００４６】
図１３に示すように、ビット線ＢＬＣａ、ビット線ＢＬＣｂ、及びビット線ＢＬＣｃを一つの読み出し単位とする場合（本実施形態のケースＡ１）、ビット線ＢＬｅｖとビット線ＢＬｏｄを一つの読み出し単位とした場合（第１比較例のケースＡ２）と比較して、ビット線コンタクト間容量を大幅に低減することができる。その結果、本実施形態では、第１比較例に比べて読み出し動作を大幅に高信頼性化することができる
具体的には、本実施形態のケースＡ１の場合、ビット線ＢＬ２、ビット線ＢＬ５、ビット線ＢＬ６、及びビット線ＢＬ９にそれぞれビット線コンタクト間容量Ｃ１が発生する。
【００４７】
一方、第１比較例のケースＡ２の場合、ビット線ＢＬ１にビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ０、ビット線ＢＬ２、ビット線ＢＬ５、ビット線ＢＬ６、及びビット線ＢＬ９にそれぞれ２倍のビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ３及びビット線ＢＬ７にそれぞれ３倍のビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ４及びビット線ＢＬ８にそれぞれ４倍のビット線コンタクト間容量Ｃ１が発生する。
【００４８】
図１４に示すように、まず、時刻Ｔ０と時刻Ｔ１の間にビット線ＢＬａに接続されるメモリセルＭＣのデータを読み出す。この期間、ビット線ＢＬｂ及びビット線ＢＬｃはシールドする。
【００４９】
次に、時刻Ｔ１と時刻Ｔ２の間にビット線ＢＬｂに接続されるメモリセルＭＣのデータを読み出す。この期間、ビット線ＢＬａ及びビット線ＢＬｃはシールドする。
【００５０】
続いて、時刻Ｔ２と時刻Ｔ３の間にビット線ＢＬｃに接続されるメモリセルＭＣのデータを読み出す。この期間、ビット線ＢＬａ及びビット線ＢＬｂはシールドする。
【００５１】
ここでは、ビット線ＢＬａに接続されるメモリセルＭＣのデータの読み出しを例にして説明する。ビット線ＢＬｂに接続されるメモリセルＭＣのデータの読み出し、ビット線ＢＬｃに接続されるメモリセルＭＣのデータの読み出しは同様なので説明を省略する。
【００５２】
時刻Ｔ０と時刻Ｔ１の間では、制御線ＩＮＶｂ（ビット線ＢＬｂに接続されるセンスアンプ２での制御線ＩＮＶ）及び制御線ＩＮＶｃ（ビット線ＢＬｃに接続されるセンスアンプ２での制御線ＩＮＶ）が“Ｈｉｇｈ”レベルに設定され、ビット線ＢＬｂ及びビット線ＢＬｃがシールドされ、シールドされるビット線ＢＬに接続されるセンスアンプ２のノードＮ２がシールドされる。一方、制御線ＩＮＶａ（ビット線ＢＬａに接続されるセンスアンプ２での制御線ＩＮＶ）が“Ｌｏｗ”レベルに設定される。
【００５３】
時刻Ｔ１１になると、制御線ＢＬＣＶａ（ビット線ＢＬａに接続されるセンスアンプ２での制御線ＢＬＣＶ）、ビット線ＢＬａに接続されるセンスアンプ２の制御線ＢＬＸ、センスアンプ２の制御線ＨＬＬ、及び選択ゲート線ＳＧＤが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。この結果、データを読み出すビット線ＢＬａが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。このとき、シールドビット線ＢＬｂでの制御線ＢＬＣＶｂ、シールドビット線ＢＬｃでの制御線ＢＬＣＶｃ）も“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００５４】
時刻Ｔ１２になると、制御線ＢＬＣＶａ乃至ＢＬＣＶｃ、制御線ＢＬＸ、及び制御線ＨＬＬが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。選択ゲート線ＳＧＳが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００５５】
時刻Ｔ１３になると、制御線ＸＸＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００５６】
時刻Ｔ１４になると、制御線ＢＬＣＶａの電圧レベルが変化し、ビット線ＢＬの電圧変化がノードＮ４に伝達される。なお、メモリセルＭＣのデータが“０”ｄａｔａの場合、ビット線ＢＬａは“Ｈｉｇｈ”レベルを維持する。メモリセルのデータが“１”ｄａｔａの場合、ビット線ＢＬａは“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。時刻Ｔ１５になると、制御線ＸＸＬが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００５７】
時刻Ｔ１６になると、制御線ＢＬＣＶａ乃至ＢＬＣＶｃが“Ｌｏｗ”レベルに変化し、図示していないが制御線ＳＴＢも“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。この結果、メモリセルのデータがセンスアンプ２で読み出される。この時点でセンスアンプ２によるビット線Ｌａに接続されるメモリセルのデータ読み出し動作が終了する。
【００５８】
時刻Ｔ１７になると、選択ゲート線ＳＧＤ及び選択ゲート線ＳＧＳが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。またビット線ＢＬａが“Ｌｏｗ”レベルとなる。
【００５９】
上述したように、本実施形態の不揮発性半導体記憶装置では、Ｘ方向に延在し、Ｙ方向に並設されるブロックＢＬＫ０乃至ＢＬＫｓがメモリセルアレイ１に設けられる。ブロックＢＬＫ０乃至ＢＬＫｓは、Ｘ方向の一端側に選択ゲート線ＳＧＳ０、ワード線ＷＬ０乃至ＷＬｍ、選択ゲート線ＳＧＤ０がそれぞれ接続され、Ｙ方向にビット線ＢＬ０乃至ＢＬｎが接続される。ブロックＢＬＫ０乃至ＢＬＫｓのそれぞれには、複数のメモリストリングスＭＳが４連で千鳥状に配置される。ビット線ＢＬ０乃至ＢＬｎは、複数のメモリストリングスＭＳとビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１を介して、それぞれ順番に接続される。制御部４は、メモリセルＭＣのデータを読み出すときに、隣接する３本のビット線ＢＬを単位として、非選択ビット線をシールドして選択ビット線に接続されるメモリセルＭＣのデータを順番に読み出す制御を行う。センスアンプ２は、制御部４の指示に基づいてメモリセルＭＣのデータを読み出す。
【００６０】
このため、隣接する偶数のビット線及び奇数のビット線を単位として、非選択ビット線をシールドして選択ビット線に接続されるメモリセルＭＣのデータを読み出す場合と比較し、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置９０でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【００６１】
なお、本実施形態では、制御部４の指示に基づいてメモリセルＭＣのデータ読み出しを行っているが、代わりにメモリコントローラ１００の指示に基づいてメモリセルＭＣのデータ読み出しを行ってもよい。本実施形態では、ビット線ＢＬがＺ方向での上側に配置され、ソース線ＳＬがＺ方向での下側に配置されたメモリストリングＭＳを有する不揮発性半導体記憶装置９０に適用しているが、ビット線ＢＬがＺ方向での最上側に配置され、ソース線ＳＬがＺ方向での上側に配置されたＵ型形状のメモリストリングを有する不揮発性半導体記憶装置に適用してもよい。
【００６２】
また、図１５に示す第１変形例のように、隣接する２つのブロックでビット線コンタクトＢＬＣ０及びＢＬＣ１の配置を変えてもよい。具体的には、図１５に示すように、ブロックＢＬＫ０及びＢＬＫ１には、複数のメモリストリングスＭＳは同一形状を有し、４連で千鳥状に配置される。
【００６３】
ブロックＢＬＫ０では、ビット線ＢＬ０（第１ビット線）がビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。
【００６４】
これに対して、ビット線ＢＬ０（第１ビット線）がビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ３に接続される。
【００６５】
また、図１６及び図１７に示す第２変形例のように、隣接する２つのブロック群でビット線コンタクトＢＬＣ０及びＢＬＣ１の配置を変えてもよい。具体的には、図１５に示すように、メモリセルアレイ１ａは、ブロック群ＧＲ１及びＧＲ２を含む。ブロック群ＧＲ１は、Ｘ方向に延在し、Ｙ方向に並設されるブロックＢＬＫ１０乃至ＢＬＫ１ｓを含む。ブロック群ＧＲ２は、Ｘ方向に延在し、Ｙ方向に並設されるブロックＢＬＫ２０乃至ＢＬＫ２ｓを含む。
【００６６】
図１７に示すように、ブロックＢＬＫ１０乃至ＢＬＫ１ｓは、それぞれ図１５に示す第１変形例のブロックＢＬＫ０と同様な配置である。ブロックＢＬＫ２０乃至ＢＬＫ２ｓは、それぞれ図１５に示す第１変形例のブロックＢＬＫ１と同様な配置である。
【００６７】
第１変形例及び第２変形例は、第１の実施形態と同様に、第１比較例よりもビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【００６８】
（第２の実施形態）
次に、第２の実施形態に係る不揮発性半導体記憶装置について図面を参照して説明する。図１８は４連千鳥で隣接する３本のビット線単位でデータを読み出す場合を示す模式図である。本実施形態は、第１の実施形態に対してビット線コンタクトの配置を変更している。
【００６９】
図１８に示すように、第１の実施形態と同様に、例えばブロックＢＬＫ０及びブロック１は、複数のメモリストリングスＭＳが４連で千鳥状に配置される。複数のメモリストリングスＭＳは、同一形状を有し、ビット線ＢＬにはビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１を介して接続される。ビット線コンタクトＢＬＣ０は、Ｘ方向（第１方向）に対して一方側に設けられる。ビット線コンタクトＢＬＣ１は、Ｘ方向（第１方向）に対して他方側に設けられる。隣接する３本のビット線単位でデータを読み出す。
【００７０】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ３に接続される。なお、ビット線ＢＬ４（第５ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【００７１】
次に、４連千鳥で隣接する３本のビット線単位で読み出す場合について図１９乃至２２を参照して説明する。図１９（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、図１９（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、図１９（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図である。図２０は４連千鳥で隣接する２本のビット線単位でデータを読み出す第２比較例の場合を示す模式図である。図２１（ａ）は第２比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、図２１（ｂ）は第２比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。図２２は本実施形態と第２比較例でのビット線コンタクト容量を比較する図である。
【００７２】
図１９（ａ）に示すように、本実施形態では、ビット線ＢＬＣａを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｂ及びＢＬｃを非選択にしてシールドした場合、メモリストリングＭＳ０とメモリストリングＭＳ３の間にビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００７３】
図１９（ｂ）に示すように、本実施形態では、ビット線ＢＬＣｂを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ及びＢＬｃを非選択にしてシールドした場合、メモリストリングＭＳ４とメモリストリングＭＳ７の間にビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００７４】
図１９（ｃ）に示すように、本実施形態では、ビット線ＢＬＣｃを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ及びＢＬｂを非選択にしてシールドした場合、メモリストリングＭＳ２とメモリストリングＭＳ５の間にビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００７５】
図２０に示すように、第２比較例では、第１の実施形態で示した第１変形例と同様な隣接するビット線ＢＬｅｖ（偶数ビット線）とビット線ＢＬｏｄ（奇数ビット線）とし、一つの読み出し単位として順番にメモリセルＭＣのデータを読み出す。第２比較例では、ビット線コンタクトＢＬＣ０及びＢＬＣ１が本実施形態（図１８参照）と同様な配置である。
【００７６】
図２１（ａ）に示すように、第２比較例では、ビット線ＢＬｅｖ（偶数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｏｄ（奇数ビット線）をシールドした場合、メモリストリングＭＳ０とメモリストリングＭＳ４の間、メモリストリングＭＳ２とメモリストリングＭＳ６の間、及びメモリストリングＭＳ４とメモリストリングＭＳ８の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００７７】
図２１（ｂ）に示すように、第２比較例では、ビット線ＢＬｏｄ（奇数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｅｖ（偶数ビット線）をシールドした場合、メモリストリングＭＳ１とメモリストリングＭＳ３の間、メモリストリングＭＳ１とメモリストリングＭＳ５の間、メモリストリングＭＳ３とメモリストリングＭＳ５の間、メモリストリングＭＳ３とメモリストリングＭＳ７の間、メモリストリングＭＳ５とメモリストリングＭＳ７の間、メモリストリングＭＳ５とメモリストリングＭＳ９の間、及びメモリストリングＭＳ７とメモリストリングＭＳ９の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００７８】
図２２に示すように、ビット線ＢＬＣａ、ビット線ＢＬＣｂ、及びビット線ＢＬＣｃを一つの読み出し単位とする場合（本実施形態のケースＢ１）、ビット線ＢＬｅｖとビット線ＢＬｏｄを一つの読み出し単位とした場合（第２比較例のケースＢ２）と比較して、ビット線コンタクト間容量を大幅に低減することができる。その結果、本実施形態では、第２比較例に比べて読み出し動作を大幅に高信頼性化することができる
具体的には、本実施形態のケースＢ１の場合、ビット線ＢＬ０、ビット線ＢＬ２乃至ＢＬ５、及びビット線ＢＬ７にそれぞれビット線コンタクト間容量Ｃ１が発生する。
【００７９】
一方、第２比較例のケースＢ２の場合、ビット線ＢＬ０、ビット線ＢＬ２、ビット線ＢＬ６、及びビット線ＢＬ８にそれぞれビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ１、及びビット線ＢＬ４にそれぞれ２倍のビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ３及びビット線ＢＬ７にそれぞれ３倍のビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ５及びビット線ＢＬ９にそれぞれ４倍のビット線コンタクト間容量Ｃ１が発生する。
【００８０】
上述したように、本実施形態の不揮発性半導体記憶装置では、ブロックＢＬＫ０乃至ＢＬＫｓのそれぞれには、複数のメモリストリングスＭＳが４連で千鳥状に配置される。ビット線ＢＬ０乃至ＢＬｎは、複数のメモリストリングスＭＳとビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１を介して、それぞれ順番に接続される。ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１の配置は、第１の実施形態とは異なる。このため、第１の実施形態と同様な効果を有する。
【００８１】
（第３の実施形態）
次に、第３の実施形態に係る不揮発性半導体記憶装置について図面を参照して説明する。図２３は４連千鳥で隣接する４本のビット線単位でデータを読み出す場合を示す模式図である。本実施形態では、隣接する４本のビット線を単位として、ビット線に接続されるメモリセルのデータを順番に読み出す。
【００８２】
図２３に示すように、隣接する４本のビット線（ＢＬａ乃至ＢＬｄ）単位でビット線ＢＬに接続されるメモリセルのデータを読み出す。例えばブロックＢＬＫ０及びブロック１は、複数のメモリストリングスＭＳが４連で千鳥状に配置される。複数のメモリストリングスＭＳは、同一形状を有し、ビット線ＢＬにはビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１を介して接続される。ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１は、Ｘ方向から見て隣接する８つのメモリストリングス単位で繰り返して配置される。隣接する４本のビット線（ＢＬａ乃至ＢＬｄ）単位でデータを読み出す。
【００８３】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ７に接続される。なお、ビット線ＢＬ８（第９ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【００８４】
次に、４連千鳥で隣接する４本のビット線単位で読み出す場合について図２４乃至２７を参照して説明する。図２４（ａ）は本実施形態でのビット線ＢＬａを読み出す場合に発生するビット線コンタクト容量を示す図、図２４（ｂ）は本実施形態でのビット線ＢＬｂを読み出す場合に発生するビット線コンタクト容量を示す図、図２４（ｃ）は本実施形態でのビット線ＢＬｃを読み出す場合に発生するビット線コンタクト容量を示す図で、図２４（ｄ）は本実施形態でのビット線ＢＬｄを読み出す場合に発生するビット線コンタクト容量を示す図である。図２０は４連千鳥で隣接する２本のビット線単位でデータを読み出す第３比較例の場合を示す模式図である。図２６（ａ）は第３比較例でのビット線ＢＬｅｖを読み出す場合に発生するビット線コンタクト容量を示す図、図２６（ｂ）は第３比較例でのビット線ＢＬｏｄを読み出す場合に発生するビット線コンタクト容量を示す図である。図２７は本実施形態と第３比較例でのビット線コンタクト容量を比較する図である。
【００８５】
図２４（ａ）に示すように、本実施形態では、ビット線ＢＬＣａを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｂ乃至ＢＬｄを非選択にしてシールドした場合、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００８６】
図２４（ｂ）に示すように、本実施形態では、ビット線ＢＬＣｂを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ、ＢＬｃ、及びＢＬｄを非選択にしてシールドした場合、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００８７】
図２４（ｃ）に示すように、本実施形態では、ビット線ＢＬＣｃを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ、ＢＬｂ、及びＢＬｄを非選択にしてシールドした場合、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００８８】
図２４（ｄ）に示すように、本実施形態では、ビット線ＢＬＣｄを選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬａ乃至ＢＬｃを非選択にしてシールドした場合、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００８９】
図２５に示すように、第３比較例ではビット線コンタクトＢＬＣ０及びＢＬＣ１が本実施形態（図２３参照）と同様な配置である。
【００９０】
図２６（ａ）に示すように、第３比較例では、ビット線ＢＬｅｖ（偶数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｏｄ（奇数ビット線）をシールドした場合、メモリストリングＭＳ０とメモリストリングＭＳ２の間、メモリストリングＭＳ２とメモリストリングＭＳ４の間、及びメモリストリングＭＳ４とメモリストリングＭＳ６の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００９１】
図２６（ｂ）に示すように、第３比較例では、ビット線ＢＬｏｄ（奇数ビット線）を選択してメモリセルＭＣのデータを読み出し、ビット線ＢＬｅｖ（偶数ビット線）をシールドした場合、メモリストリングＭＳ１とメモリストリングＭＳ３の間、メモリストリングＭＳ５とメモリストリングＭＳ５の間、及びメモリストリングＭＳ７とメモリストリングＭＳ９の間にそれぞれビット線コンタクト間容量Ｃ１が発生する。その他は、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。
【００９２】
図２７に示すように、ビット線ＢＬＣａ乃至ＢＬＣｄを一つの読み出し単位とする場合（本実施形態のケースＣ１）、ビット線ＢＬｅｖとビット線ＢＬｏｄを一つの読み出し単位とした場合（第３比較例のケースＣ２）と比較して、ビット線コンタクト間容量を大幅に低減することができる。その結果、本実施形態では、第３比較例に比べて読み出し動作を大幅に高信頼性化することができる
具体的には、本実施形態のケースＣ１の場合、ビット線コンタクト間容量Ｃ１が発生しない。
【００９３】
一方、第３比較例のケースＣ２の場合、ビット線ＢＬ０、ビット線ＢＬ２、ビット線ＢＬ６、及びビット線ＢＬ８にそれぞれビット線コンタクト間容量Ｃ１が発生する。ビット線ＢＬ２乃至ＢＬ５、及びビット線ＢＬ７にそれぞれ２倍のビット線コンタクト間容量Ｃ１が発生する。
【００９４】
上述したように、本実施形態の不揮発性半導体記憶装置では、ブロックＢＬＫ０乃至ＢＬＫｓのそれぞれには、複数のメモリストリングスＭＳが４連で千鳥状に配置される。隣接する８本のビット線ＢＬを単位として、ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１に接続する。隣接する４本のビット線を単位として、ビット線に接続されるメモリセルのデータを順番に読み出す。
【００９５】
本実施形態の不揮発性半導体記憶装置では、周囲のメモリストリングＭＳがシールドされているのでビット線コンタクト間容量Ｃ１が発生しない。したがって、第１の実施形態の不揮発性半導体記憶装置９０よりもメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【００９６】
なお、図２８に示す第３変形例のように、隣接する８本のビット線ＢＬを単位として、ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１に接続してもよい。ここでは、第３の実施形態とは、配置を変更している。
【００９７】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ７に接続される。なお、ビット線ＢＬ８（第９ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【００９８】
第３変形例及び第３の実施形態では、Ｙ方向からみてビット線コンタクト間隔Ｗ１及びビット線コンタクト間隔Ｗ２が発生する。ビット線コンタクト間隔Ｗ１は、ビット線コンタクト間隔Ｗ２よりも大きい。
【００９９】
第３変形例は、実施形態と同様に、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【０１００】
また、図２９に示す第４変形例のように、複数のメモリストリングスＭＳを３連に千鳥状に配置し、隣接する３本のビット線ＢＬを単位として、順番にビット線に接続されるメモリセルのデータを読み出してもよい。
【０１０１】
ブロックＢＬＫａには、複数のメモリストリングスＭＳが設けられる。複数のメモリストリングスＭＳは、同一形状を有し、ビット線ＢＬにはビット線コンタクトＢＬＣ０、ビット線コンタクトＢＬＣ１、或いはビット線コンタクトＢＬＣ２を介して接続される。ビット線コンタクトＢＬＣ０は、Ｘ方向（第１方向）に対して一方側に設けられる。ビット線コンタクトＢＬＣ１は、Ｘ方向（第１方向）に対して他方側に設けられる。ビット線コンタクトＢＬＣ２は、中央部に設けられる。
【０１０２】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ２を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。なお、ビット線ＢＬ３（第４ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【０１０３】
第４変形例は、実施形態と同様に、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【０１０４】
また、図３０に示す第５変形例のように、複数のメモリストリングスＭＳを５連に千鳥状に配置し、隣接する４本のビット線ＢＬを単位として、順番にビット線に接続されるメモリセルのデータを読み出してもよい。
【０１０５】
ブロックＢＬＫｂには、複数のメモリストリングスＭＳが設けられる。複数のメモリストリングスＭＳは、同一形状を有し、ビット線ＢＬにはビット線コンタクトＢＬＣ０、ビット線コンタクトＢＬＣ１、ビット線コンタクトＢＬＣ０ａ、ビット線コンタクトＢＬＣ０ｂ、或いはビット線コンタクトＢＬＣ０ｃを介して接続される。ビット線コンタクトＢＬＣ０ａは、Ｘ方向（第１方向）に対して一方側に設けられる。ビット線コンタクトＢＬＣ０ｂは、中央部に設けられる。ビット線コンタクトＢＬＣ０ｃは、Ｘ方向（第１方向）に対して他方側に設けられる。
【０１０６】
具体的には、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０ａを介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ０ｂを介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０ｃを介して、Ｙ方向に対して一方側からみて第５番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ４に接続される。なお、ビット線ＢＬ５（第６ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【０１０７】
第５変形例は、実施形態と同様に、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【０１０８】
また、図３１に示す第６変形例のように、隣接する８本のビット線ＢＬを単位として、ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１に接続する。ブロックＢＬＫ０に隣接するブロックＢＬＫ１のビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１の配置をブロックＢＬＫ０に対して変更してもよい。
【０１０９】
具体的には、ブロックＢＬＫ０では、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ７に接続される。
【０１１０】
これに対して、ブロックＢＬＫ１では、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ７に接続される。なお、ビット線ＢＬ８（第９ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【０１１１】
第６変形例は、実施形態と同様に、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【０１１２】
また、図３２に示す第７変形例のように、隣接する８本のビット線ＢＬを単位として、ビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１に接続する。ブロックＢＬＫ０に隣接するブロックＢＬＫ１のビット線コンタクトＢＬＣ０或いはビット線コンタクトＢＬＣ１の配置をブロックＢＬＫ０に対して変更してもよい。
【０１１３】
具体的には、ブロックＢＬＫ０では、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ７に接続される。
【０１１４】
これに対して、ブロックＢＬＫ１では、ビット線ＢＬ０（第１ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ０に接続される。ビット線ＢＬ１（第２ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ１に接続される。ビット線ＢＬ２（第３ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第４番目のメモリストリングＭＳ２に接続される。ビット線ＢＬ３（第４ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第２番目のメモリストリングＭＳ３に接続される。ビット線ＢＬ４（第５ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第１番目のメモリストリングＭＳ４に接続される。ビット線ＢＬ５（第６ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向に対して一方側からみて第３番目のメモリストリングＭＳ５に接続される。ビット線ＢＬ６（第７ビット線）は、ビット線コンタクトＢＬＣ０を介して、Ｙ方向に対して一方側からみて第２番目のメモリストリングＭＳ６に接続される。ビット線ＢＬ７（第８ビット線）は、ビット線コンタクトＢＬＣ１を介して、Ｙ方向（第２方向）に対して一方側からみて第４番目のメモリストリングＭＳ７に接続される。なお、ビット線ＢＬ８（第９ビット線）以降は、繰り返し同様な配置形状を有するので説明を省略する。
【０１１５】
第７変形例は、実施形態と同様に、ビット線コンタクト間容量を大幅に低減することができる。したがって、不揮発性半導体記憶装置でのメモリセルＭＣのデータ読み出し動作を大幅に高信頼性化することができる。
【０１１６】
なお、実施形態及び変形例では、３次元ＮＡＮＤフラッシュメモリに適用したが、必ずしもこれに限定されるものではない。例えば、Ｚ方向に形成されたメモリストリングがＫ連で千鳥状に配置された３次元半導体記憶装置に適用することができる。
【０１１７】
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１１８】
なお、ＮＡＮＤ型フラッシュメモリの各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０１１９】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０１２０】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０１２１】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０１２２】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１２３】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１２４】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
【０１２５】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１２６】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
【０１２７】
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
【０１２８】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
【０１２９】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１３０】
また、メモリセル間にはエアギャップを形成することができる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１３２】
本発明は、以下の吹きに記載されるような構成が考えられる。
【０１３３】
（付記１）
基板に平行な平面内において、第１方向に延在し、前記第１方向と直行する第２方向に並設され、絶縁層と導電層が交互に繰り返して積層形成された複数のブロックと、
前記複数のブロックのそれぞれを前記第１及び第２方向と直交する第３方向に貫通し、内側部に半導体ピラーが設けられ、外側部にメモリ層が設けられ、前記第３方向に複数のメモリセルトランジスタが積層形成されたメモリセルを有し、前記複数のブロックのそれぞれにＫ連（ただし、Ｋは３以上の整数）で千鳥状に配置された複数のメモリストリングスと、
前記複数のメモリストリングスの上部にそれぞれ設けられた複数のビット線コンタクトと、
前記ビット線コンタクトを介して前記メモリストリングスに接続され、前記第２方向に並設される複数のビット線と、
隣接するＬ本（ただし、Ｌは３以上の整数）のビット線を単位として、順番に前記ビット線に接続されるメモリセルのデータを読み出す制御を行う制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【０１３４】
（付記２）
前記制御部は、前記Ｌ本のビット線の内、選択されたビット線に接続された前記メモリセルのデータを読み出す場合、非選択のビット線を接地電位にシールドさせることを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１３５】
（付記３）
前記ビット線の一端側にセンスアンプが設けられ、前記制御部の指示に基づいて前記センスアンプが前記非選択のビット線をシールドする
ことを特徴とする付記１又は２に記載の不揮発性半導体記憶装置。
【０１３６】
（付記４）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至４ビット線を単位とし、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【０１３７】
（付記５）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至４ビット線を単位とし、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体
（付記６）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至４ビット線を単位とし、複数のブロックは第１ブロックと前記第１ブロックに隣接配置された第２ブロックを単位とし、
前記第１ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第２ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【０１３８】
（付記７）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至８ビット線を単位とし、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第５ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第６ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第７ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第８ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【０１３９】
（付記８）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至４ビット線を単位とし、複数のブロックから構成される第１ブロック群と複数のブロックから構成される第２ブロック群が隣接配置され、
前記第１ブロック群のブロックのそれぞれでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第２ブロック群のブロックのそれぞれでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【０１４０】
（付記９）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至８ビット線を単位とし、前記複数のブロックは第１ブロックと前記第１ブロックに隣接配置された第２ブロックを単位とし、
前記第１ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第５ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第６ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第７ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第８ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第２ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第５ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第６ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第７ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第８ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【０１４１】
（付記１０）
前記複数のメモリストリングスは同一形状を有し、前記ｎの値が４の場合、前記ビット線コンタクトは前記第１方向に対して一方側に設けられる第１ビット線コンタクトと他方側に設けられる第２ビット線コンタクトの２種類が設けられ、前記複数のビット線は第１乃至８ビット線を単位とし、前記複数のブロックは第１ブロックと前記第１ブロックに隣接配置された第２ブロックを単位とし、
前記第１ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第５ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第６ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第７ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第８ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第２ブロックでは、
前記第１ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第２ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第３ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続され、
前記第４ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第５ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第１番目のメモリストリングに接続され、
前記第６ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第３番目のメモリストリングに接続され、
前記第７ビット線は前記第１ビット線コンタクトを介して、前記第２方向に対して一方側からみて第２番目のメモリストリングに接続され、
前記第８ビット線は前記第２ビット線コンタクトを介して、前記第２方向に対して一方側からみて第４番目のメモリストリングに接続される
ことを特徴とする付記１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【符号の説明】
【０１４２】
１、１ａ  メモリセルアレイ
２  センスアンプ
３  ロウデコーダ
４  制御部
５  電圧発生回路
１１  シリコン基板
１２  半導体層
１３、１５、１７、１９、２０  絶縁層
１４、１６、１８  導電層
９０  不揮発性半導体記憶装置
１００  メモリコントローラ
２００  ホスト
ＢＬ０〜ＢＬｎ、ＢＬａ〜ＢＬｄ、ＢＬｅｖ、ＢＬｏｄ  ビット線
ＢＬＣＶ、ＢＬＣＶａ〜ＢＬＣＶｃ、ＢＬＸ、ＨＬＬ、ＩＮＶ、ＩＮＶａ〜ＩＮＶｃ、ＳＴＢ、ＸＸＬ、  制御線
ＢＬＣ０、ＢＬＣ１、ＢＬＣ２、ＢＬＣ０ａ〜ＢＬＣ０ｃ  ビット線コンタクト
ＢＬＫ０〜ＢＬＫｓ、ＢＬＫ１０〜ＢＬＫ１ｓ、ＢＬＫ２０〜ＢＬＫ２ｓ、ＢＬＫａ、ＢＬＫｂ  ブロック
Ｃ１  ビット線コンタクト間容量
ＣＰ  キャパシタ
ＤＬ１  データラッチ
ＩＶ１、ＩＶ２  インバータ
ＧＲ１、ＧＲ２  ブロック群
ＭＣ  メモリセル
ＭＣＴ０〜ＭＣＴｍ  メモリセルトランジスタ
ＭＬ  メモリ層
ＭＳ０〜ＭＳ７  メモリストリング
Ｎ１〜Ｎ５  ノード
ＮＴ１〜ＮＴ７、ＰＴ１  トランジスタ
ＳＥＬ  半導体ピラー
ＳＧＤ０〜ＳＧＤｓ、ＳＧＳ０〜ＳＧＳｓ  選択ゲート線
ＳＬ  ソース線
ＳＴＤ、ＳＴＳ  選択トランジスタ
Ｔ０〜Ｔ３、Ｔ１１〜Ｔ１７  時刻
ＶＢＬ、Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
Ｗ１、Ｗ２  ビット線コンタクト間隔
ＷＬ０〜ＷＬｍ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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