(57)【要約】【課題】画素信号の読み出し速度の高速化に伴って画質が低下することのない固体撮像素子を提供することができるようにする。【解決手段】光電変換素子と、光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの複数の画素出力線が複数の配線層に分けて配置されている。本技術は、例えば、CMOSイメージセンサに適用することができる。【選択図】図７
2015185823.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、
前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている
固体撮像素子。
【請求項２】
前記複数の画素出力線のうち、隣り合う画素出力線を異なる配線層に配置している
請求項１に記載の固体撮像素子。
【請求項３】
前記複数の画素出力線のうち、隣り合う画素出力線を、第１の配線層と第２の配線層とを交互に切り替えて配置している
請求項２に記載の固体撮像素子。
【請求項４】
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線を、前記フローティングディフュージョンの配線層と異なる配線層に配置している
請求項３に記載の固体撮像素子。
【請求項５】
前記複数の画素出力線が配置される第１の配線層と第２の配線層の間に、他の配線層が挟まる構造を有している
請求項１に記載の固体撮像素子。
【請求項６】
前記他の配線層には、シールド用の配線を配置している
請求項５に記載の固体撮像素子。
【請求項７】
電源又はグランド配線と画素出力線を、垂直方向又は水平方向に同一方向となるように第１の配線層に配置するとともに、画素出力線を配置していない第２の配線層に配置された所定の配線と直角となる方向に配置している
請求項１に記載の固体撮像素子。
【請求項８】
各画素出力線の負荷容量を揃えるために、異なる配線層に配置された画素出力線の周辺にダミー用の配線を配置している
請求項１に記載の固体撮像素子。
【請求項９】
画素出力線を配置している配線層ごとに、画素出力線の間隔が異なっている
請求項１に記載の固体撮像素子。
【請求項１０】
画素出力線を、コンタクトを介して異なる配線層の間を交互に切り替えて配線している
請求項１に記載の固体撮像素子。
【請求項１１】
前記複数の画素出力線のうち、隣り合う画素出力線の配線層が異なるように、配線の切り替えの周期を変化させる
請求項１０に記載の固体撮像素子。
【請求項１２】
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線と、前記フローティングディフュージョンの配線との間に、シールド用の配線を配置している
請求項３に記載の固体撮像素子。
【請求項１３】
光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、
前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている
固体撮像素子を搭載した撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、及び、撮像装置に関し、特に、画素信号の読み出し速度の高速化に伴って画質が低下することのない固体撮像素子を提供することができるようにした固体撮像素子、及び、撮像装置に関する。
【背景技術】
【０００２】
従来より、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、デジタルスチルカメラ等の撮像装置に広く用いられている。固体撮像素子は、光電変換素子としてのフォトダイオード(ＰＤ：Photodiode)や複数のトランジスタなどを有する画素が２次元状に複数配列された画素アレイブロックを有しており、それぞれの画素において入射光が光電変換される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−４１９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、CMOSイメージセンサなどの固体撮像素子において、各画素からの画素信号の読み出し速度の高速化の要望が強くなっている。
【０００５】
本技術はこのような状況に鑑みてなされたものであり、各画素からの画素信号の読み出し速度の高速化に伴って画質が低下することのない固体撮像素子を提供することができるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の第１の側面の固体撮像素子は、光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている固体撮像素子である。
【０００７】
前記複数の画素出力線のうち、隣り合う画素出力線を異なる配線層に配置しているようにすることができる。
【０００８】
前記複数の画素出力線のうち、隣り合う画素出力線を、第１の配線層と第２の配線層とを交互に切り替えて配置しているようにすることができる。
【０００９】
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線を、前記フローティングディフュージョンの配線層と異なる配線層に配置しているようにすることができる。
【００１０】
前記複数の画素出力線が配置される第１の配線層と第２の配線層の間に、他の配線層が挟まる構造を有しているようにすることができる。
【００１１】
前記他の配線層には、シールド用の配線を配置しているようにすることができる。
【００１２】
電源又はグランド配線と画素出力線を、垂直方向又は水平方向に同一方向となるように第１の配線層に配置するとともに、画素出力線を配置していない第２の配線層に配置された所定の配線と直角となる方向に配置しているようにすることができる。
【００１３】
各画素出力線の負荷容量を揃えるために、異なる配線層に配置された画素出力線の周辺にダミー用の配線を配置しているようにすることができる。
【００１４】
画素出力線を配置している配線層ごとに、画素出力線の間隔が異なっているようにすることができる。
【００１５】
画素出力線を、コンタクトを介して異なる配線層の間を交互に切り替えて配線しているようにすることができる。
【００１６】
前記複数の画素出力線のうち、隣り合う画素出力線の配線層が異なるように、配線の切り替えの周期を変化させるようにすることができる。
【００１７】
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線と、前記フローティングディフュージョンの配線との間に、シールド用の配線を配置しているようにすることができる。
【００１８】
本技術の第１の側面の固体撮像素子においては、光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置される。
【００１９】
本技術の第２の側面の撮像装置は、光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている固体撮像素子を搭載した撮像装置である。
【００２０】
本技術の第２の側面の撮像装置においては、光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている固体撮像素子が搭載される。
【発明の効果】
【００２１】
本技術の第１の側面及び第２の側面によれば、画素信号の読み出し速度の高速化に伴って画質が低下することのない固体撮像素子を提供することができる。
【００２２】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２３】
【図１】１列あたりに複数の画素出力線を設けた画素構造において配線密度が増加することで生じる影響を説明する図である。
【図２】本技術を適用したCMOSイメージセンサの構成例を示す図である。
【図３】画素及び周辺回路部の詳細な構成例を示す図である。
【図４】各画素からの読み出し動作を説明するタイミングチャートである。
【図５】１列あたりに２本の画素出力線を設けた画素構造を示す図である。
【図６】１列あたりに４本の画素出力線を設けた画素構造を示す図である。
【図７】第１の実施の形態の画素の配線構造を示す断面図である。
【図８】第２の実施の形態の画素の配線構造を示す断面図である。
【図９】第３の実施の形態の画素の配線構造を示す断面図である。
【図１０】第４の実施の形態の画素の配線構造を示す断面図である。
【図１１】第５の実施の形態の画素の配線構造を示す断面図である。
【図１２】第６の実施の形態の画素の配線構造を示す斜視図である。
【図１３】第７の実施の形態の画素の配線構造を示す斜視図である。
【図１４】第８の実施の形態の画素の配線構造を示す断面図である。
【図１５】本技術を適用した電子機器の構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら本技術の実施の形態について説明する。ただし、説明は以下の順序で行うものとする。
【００２５】
１．配線密度が増加することで生じる影響
２．システム構成
３．画素の配線構造
（１）第１の実施の形態：基本の配線構造
（２）第２の実施の形態：ダミー用配線を用いた配線構造
（３）第３の実施の形態：画素出力線の間隔を調整した配線構造
（４）第４の実施の形態：シールド用配線を用いた配線構造
（５）第５の実施の形態：シールド用の配線層を用いた配線構造
（６）第６の実施の形態：配線層を一定の間隔で交互に切り替える配線構造
（７）第７の実施の形態：配線構造を組み替えてから画素出力線を配置した配線構造
（８）第８の実施の形態：複数の画素出力線を複数の配線層に配置した配線構造
４．電子機器の構成
【００２６】
＜１．配線密度が増加することで生じる影響＞
【００２７】
図１には、画素アレイブロックにおけるＮ行目とＮ＋１行目の画素２０の構成を図示している。図１Ａに示すように、各画素２０においては、光電変換素子２１において光電変換されて蓄積された電荷は、転送用トランジスタ２２を介して浮遊拡散領域であるフローティングディフュージョン(ＦＤ：Floating Diffusion)２６に転送される。
【００２８】
そして、フローティングディフュージョン２６に蓄積されている電荷は、増幅用トランジスタ２４によって、そのレベルに応じた画素信号に変換され、選択用トランジスタ２５によって選択された画素信号が、画素出力線４２を介して出力される。なお、各画素２０には、増幅用トランジスタ２４のゲート電極電位をリセットするためのリセット用トランジスタ２３が設けられている。
【００２９】
ここで、各画素２０において、選択用トランジスタ２５に接続される画素出力線４２の数を増やすことで、画素信号を読み出す速度を高速化することができる。図１Ｂの構成では、各列の画素２０に対して画素出力線４２を２本ずつ設け、例えば、Ｎ行目の画素２０における選択用トランジスタ２５は、画素出力線４２−１に接続され、Ｎ＋１行目の画素２０における選択用トランジスタ２５は、画素出力線４２−２に接続されるようにしている。これにより、図１Ｂの構成では、図１Ａの画素出力線４２が１本である場合と比べて、画素信号を倍速で読み出すことが可能となる。
【００３０】
また、図１Ｃの構成では、各列の画素２０に対して画素出力線４２を４本ずつ設けて、各行の画素２０における選択用トランジスタ２５を、画素出力線４２−１乃至４２−４のいずれかに接続されるようにしている。これにより、図１Ｃの構成では、図１Ｂの画素出力線４２を２本ずつ設けた構成と比べて、さらに高速に画素信号を読み出すことが可能となる。
【００３１】
ところで、図１に示すように、１列あたりに複数の画素出力線４２を設けることで、画素信号の読み出し速度を高速化することができるが、１列あたりに複数の画素出力線４２を設けることで、配線密度が増加して様々な影響が出てくる。特に、セルの小型化が進んだ場合には、レイアウト的な制限が大きくなる上に、仮にレイアウトは可能であっても特性面での影響が出てきてしまう。
【００３２】
すなわち、各画素出力線４２の間の距離が近くなることで、配線の寄生容量が増えて、RC遅延が大きくなってしまう。また、例えば、図１Ｃに示すように、４本の画素出力線４２−１乃至４２−４を並べた場合、画素出力線４２−２，４２−３は、他の画素出力線４２に挟まれていることから、画素出力線４２−１，４２−４に対して寄生容量が大きくなる。さらに、複数の画素出力線４２の間で寄生容量の差が生じることで、出力特性に差分が発生し、横筋などの画質低下を引き起こす要因となる。
【００３３】
また、例えば、図１Ｂの「Ａ」や図１Ｃの「Ｂ」で示すように、配線間がカップリングすることで、電気的混色が発生する場合がある。さらに、配線密度が上がることで、他のノードとのカップリング容量が上がってしまう。また、例えば、図１Ｂに示すように、複数の画素出力線４２を設けることで、配線間の距離を十分に離すことができず、フローティングディフュージョン２６と画素出力線４２−１のカップリング容量Ｃが増えてしまい、電気的混色が悪化する要因となる。
【００３４】
さらに、フローティングディフュージョン２６と画素出力線４２の間のカップリング容量が、画素出力線４２との物理的な距離によって変化することで、画質の低下を招く可能性がある。例えば、図１Ｂに示すように、Ｎ＋１行目の画素２０におけるフローティングディフュージョン２６と画素出力線４２−１のカップリング容量Ｃと、Ｎ行目の画素２０におけるフローティングディフュージョン２６と画素出力線４２−２のカップリング容量Ｄとを比べれば、画素出力線４２−１のほうが、物理的に距離が近いので、カップリング容量Ｃのほうが大きくなって、この混色量の差分が画面上の横筋などの画質低下として表れる可能性がある。
【００３５】
そこで、本技術を適用したCMOSイメージセンサにおいては、上述したような、１列あたりに複数の画素出力線を設けた画素構造において配線密度が増加することで生じる影響を回避することができるようにしている。以下、本技術を適用したCMOSイメージセンサについて説明する。
【００３６】
＜２．システム構成＞
【００３７】
（CMOSイメージセンサの構成例）
図２は、本技術を適用したCMOSイメージセンサの構成例を示す図である。
【００３８】
図２のCMOSイメージセンサ１００は、画素アレイブロック１１１、垂直駆動回路１１２、シャッタ駆動回路１１３、CDS回路１１４、水平駆動回路１１５、AGC１１６、A/D回路１１７、及び、タイミングジェネレータ１１８から構成される。
【００３９】
画素アレイブロック１１１には、光電変換素子や複数のトランジスタを有する画素が２次元状に複数配列されている。また、画素アレイブロック１１１には、各画素を駆動するための複数の信号配線や各画素からの出力信号線などが接続されている。
【００４０】
垂直駆動回路１１２は、行制御線１４１を介して、画素からの読み出し行を選択するための信号を画素アレイブロック１１１に供給する。
【００４１】
シャッタ駆動回路１１３は、垂直駆動回路１１２と同様に画素を行選択するもので、垂直駆動回路１１２との間隔を調節することにより、光電変換素子への露光時間（蓄積時間）を調節することができる。垂直駆動回路１１２で選択された行から読み出された信号は、列ごとに設けられた画素出力線１４２を介して１列又は複数列ごとに配置されたCDS回路１１４に入力される。
【００４２】
CDS(Correlated Double Sampling)回路１１４は、画素出力線１４２を介して各画素からリセットレベルと信号レベルを受け取り、両者の差を取ることにより、画素ごとの固定パターンノイズを除去する。
【００４３】
水平駆動回路１１５は、CDS処理され、各列に保存されている信号を順番に選択するもので、選択された列の信号は、水平信号線１４３を介して後段のAGC(Auto Gain Controller)１１６に受け渡され、適当なゲインをかけた後、A/D(Analog/Digital)回路１１７でアナログ信号からデジタル信号に変換される。このようにして得られた信号が、CMOSイメージセンサ１００の外部に出力される。
【００４４】
なお、垂直駆動回路１１２、シャッタ駆動回路１１３、CDS回路１１４、水平駆動回路１１５、AGC１１６、及び、A/D回路１１７等の各ブロックは、タイミングジェネレータ１１８の内部で発生された信号によって駆動される。
【００４５】
以上のCMOSイメージセンサ１００の構成は、CMOSイメージセンサの一例であり、例えば、A/D回路を外部に有する構成や各列に有する構成、CDS回路を１つだけ有する構成などの他の構成を採用することもできる。
【００４６】
（画素及び周辺回路部の構成例）
図３は、図２のCMOSイメージセンサ１００における画素及び周辺回路部の詳細な構成例を示す図である。
【００４７】
図３に示すように、各画素２２０は、１つの光電変換素子２２１に対して、転送用トランジスタ２２２、リセット用トランジスタ２２３、増幅用トランジスタ２２４、及び、選択用トランジスタ２２５の４つのトランジスタを能動素子として有している。
【００４８】
光電変換素子２２１は、入射光をその光量に応じた量の電荷に光電変換するフォトダイオードである。転送用トランジスタ２２２は、光電変換素子２２１で光電変換された信号電荷を、フローティングディフュージョン２２６を介して増幅用トランジスタ２２４のゲート電極部に転送する。転送用トランジスタ２２２のゲートは、そのゲート電位を制御するための転送信号配線２５１に接続されている。
【００４９】
リセット用トランジスタ２２３は、増幅用トランジスタ２２４のゲート電極部をリセットする。リセット用トランジスタ２２３のゲートは、そのゲート電位を制御するためのリセット信号配線２５２に接続されている。なお、リセット用トランジスタ２２３と増幅用トランジスタ２２４のドレインはともに、電源電位供給線２５４に接続されている。
【００５０】
選択用トランジスタ２２５は、画素出力線１４２に接続され、出力画素を選択する。選択用トランジスタ２２５のゲートは、そのゲート電位を制御するための選択信号配線２５３に接続されている。
【００５１】
トランジスタ２２７は、画素出力線１４２に定電流を供給するためのトランジスタであり、選択された画素の増幅用トランジスタ２２４に定電流を供給して、増幅用トランジスタ２２４をソースフォロアとして動作させ、増幅用トランジスタ２２４のゲート電位と、ある一定の電圧差を持つ電位が、画素出力線１４２に表れるようになっている。なお、定電位供給線２６１は、トランジスタ２２７がある一定の電流を供給するような飽和領域動作をするように、そのゲートに一定の電位を供給する。
【００５２】
垂直駆動回路１１２は、垂直選択回路２１１と、各行ごとに設けられる行選択用AND素子２１２、行選択用AND素子２１３、及び、行選択用AND素子２１４から構成される。
【００５３】
行選択用AND素子２１２の一方の入力端には、各行の転送信号配線２５１に転送信号TRGを供給する信号端子２４１が接続され、他方の入力端には、垂直選択回路２１１からの出力が接続されている。また、行選択用AND素子２１２の出力端は、転送信号配線２５１に接続されている。
【００５４】
行選択用AND素子２１３の一方の入力端には、各行のリセット信号配線２５２にリセット信号RSTを供給する信号端子２４２に接続され、他方の入力端には、垂直選択回路２１１からの出力が接続されている。また、行選択用AND素子２１３の出力端は、リセット信号配線２５２に接続されている
【００５５】
行選択用AND素子２１４の一方の入力端には、各行の選択信号配線２５３に選択信号SELを供給する信号端子２４３に接続され、他方の入力端には、垂直選択回路２１１からの出力が接続されている。また、行選択用AND素子２１４の出力端は、選択信号配線２５３に接続されている。
【００５６】
画素アレイブロック１１１に２次元状に配列された各画素及びその周辺回路部は、このような構成を有しているため、垂直選択回路２１１により選択された行の各信号配線にのみ、各駆動信号が供給される。各画素からの読み出し動作は、図４のタイミングチャートに示すようにして行われる。
【００５７】
図４は、各画素からの読み出し動作を説明するタイミングチャートである。なお、図４のタイミングチャートにおいて、時間の方向は、図中の左側から右側に向かう方向とされる。また、選択信号SELは、選択信号配線２５３を介して選択用トランジスタ２２５のゲートに入力されるパルス駆動信号である。リセット信号RSTは、リセット信号配線２５２を介してリセット用トランジスタ２２３のゲートに入力されるパルス駆動信号である。転送信号TRGは、転送信号配線２５１を介して転送用トランジスタ２２２に入力されるパルス駆動信号である。
【００５８】
図４に示すように、時刻t1乃至t6においては、選択信号SELがHレベルとなって、選択用トランジスタ２２５が導通状態となる。また、時刻t2において、リセット信号RSTがHレベルとなって、リセット用トランジスタ２２３が導通状態となる。これにより、増幅用トランジスタ２２４のゲート電極部をリセットする。その後、時刻t3において、リセット信号RSTをLレベルとして、リセット用トランジスタ２２３を非導通とした後に、各画素のリセットレベルに対応した電圧を、後段のCDS回路１１４に読み出しておく。
【００５９】
次に、時刻t4において、転送信号TRGをHレベルとして、転送用トランジスタ２２２を導通状態として、光電変換素子２２１に蓄積された電荷を、増幅用トランジスタ２２４のゲート電極部に転送する。時刻t5において、電荷の転送が終了すると、転送信号TRGをLレベルとして、転送用トランジスタ２２２を非導通状態とした後に、蓄積されていた電荷量に応じた信号レベルの電圧を、後段のCDS回路１１４に読み出す。
【００６０】
CDS回路１１４においては、先に読み出しておいたリセットレベルと、信号レベルとの差をとって、画素ごとの読み出しトランジスタのVthのバラツキ等により発生する固定的なパターンノイズをキャンセルする。CDS回路１１４に蓄積された信号は、列選択回路２８１によって選択されると、水平信号線１４３を介してAGC１１６等の後段の回路に読み出されて処理される。
【００６１】
（１列あたりに複数の画素出力線を設けた画素構造）
図５は、１列あたりに２本の画素出力線を設けた画素構造を示す図である。
【００６２】
図５の画素構造では、列ごとに２本の画素出力線１４２−１と画素出力線１４２−２が設けられている。Ｎ行目、Ｎ＋２行目、Ｎ＋４行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５は、画素出力線１４２−１に接続されている。一方、Ｎ＋１行目、Ｎ＋３行目、Ｎ＋５行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５は、画素出力線１４２−２に接続されている。
【００６３】
画素出力線１４２−１は、CDS回路１１４−１に接続されており、列選択回路２８１−１によって駆動され、水平信号線１４３−１を経由して読み出しが行われる。一方、画素出力線１４２−２は、CDS回路１１４−２に接続されており、列選択回路２８１−２によって駆動され、水平信号線１４３−２を経由して読み出しが行われる。
【００６４】
このように、読み出し経路を分けた構成で、２行からの読み出しを同時並列で行うことで、画素信号の読み出し速度を高速化することができる。
【００６５】
また、図６に示すように、列ごとに４本の画素出力線１４２−１乃至１４２−４を設けるようにしてもよい。図６の画素構造では、例えば、Ｎ行目、Ｎ＋４行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５を画素出力線１４２−１に接続し、Ｎ＋１行目、Ｎ＋５行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５を画素出力線１４２−２に接続している。
【００６６】
さらに、図６の画素構造では、Ｎ＋２行目、Ｎ＋６行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５を画素出力線１４２−３に接続し、Ｎ＋３行目、Ｎ＋７行目、・・・に設けられた各画素２２０の選択用トランジスタ２２５を画素出力線１４２−４に接続して、それぞれ別のCDS回路１１４に接続し、さらにそれぞれ別の列選択回路２８１によって駆動されるようにしている。これにより、４行からの読み出しが同時並行で行われ、画素信号の読み出し速度をさらに高速化することができる。
【００６７】
＜３．画素の配線構造＞
【００６８】
ところで、上述したように、１列あたりに複数の画素出力線１４２を設けることで、例えば画素出力線１４２を２本設けた場合には倍速で読み出すことができるなど、画素信号の読み出し速度の高速化を実現することができるが、配線密度が増加するため、例えば寄生容量の増加や画面上の横筋などの様々な影響が生じてしまう。そこで、本技術では、複数の画素出力線１４２が配置される配線層を分けるようにすることで、画素出力線間や他のノードとの距離を離して寄生容量を減らすとともに、ノードごとの微少な容量差による画面上の横筋といった固体撮像素子ならではの影響を回避できるようにする。
【００６９】
以下、複数の画素出力線１４２が複数の配線層に分けて配置された画素の配線構造について、第１の実施の形態乃至第８の実施の形態により説明する。
【００７０】
（１）第１の実施の形態
図７は、第１の実施の形態の画素の配線構造を示す断面図である。なお、図７の断面図においては、並列に配置された４本の画素出力線１４２−１乃至１４２−４に対して、その左側にフローティングディフュージョン２２６の配線（以下、「ＦＤ配線２２６」という。）を示しているが、説明の簡略化のため、その他の配線については省略している。ＦＤ配線２２６以外を省略している点は、後述する他の図でも同様とされる。
【００７１】
図７Ａには、４本の画素出力線１４２−１乃至１４２−４のすべてが１つの配線層（第１の配線層）に配置されている配線構造を、比較のために図示している。図７Ａの配線構造を採用した場合、ＦＤ配線２２６と画素出力線１４２−１の間隔や、画素出力線１４２−１乃至１４２−４ごとの間隔が狭くなることで、配線の寄生容量が増加してRC遅延が大きくなったり、配線間のカップリングの問題が生じたりすることは先に述べたとおりである。
【００７２】
そこで、本技術では、図７Ｂに示すように、画素出力線１４２−１乃至１４２−４が複数の配線層（第１の配線層、第２の配線層）に分けて配置されるようにする。すなわち、図７Ｂの配線構造では、ＦＤ配線２２６に対して、その右側に４本の画素出力線１４２が並列に配置される場合において、４本の画素出力線１４２のうち、画素出力線１４２−２と画素出力線１４２−４が第１の配線層に配置され、画素出力線１４２−１と画素出力線１４２−３が第２の配線層に配置されるようにする。
【００７３】
図７Ｂの配線構造を採用することで、画素出力線１４２−１乃至１４２−４が、第１の配線層と第２の配線層とで交互に配置されて、各画素出力線１４２の間の距離が離れるため、寄生容量を抑えることができる。また、図７Ｂの配線構造では、ＦＤ配線２２６に対して、最も近い位置に配置される画素出力線１４２−１を、ＦＤ配線２２６が配置される第１の配線層と異なる第２の配線層に配置しているため、カップリング容量を抑えることができる。これにより、画素出力線１４２−２乃至１４２−４とフローティングディフュージョン２２６とのカップリング容量に対して、画素出力線１４２−１とフローティングディフュージョン２２６とのカップリング容量だけが大きくなることによる、画素ごとに信号出力に差が生じることを抑制することができる。
【００７４】
なお、図７Ｂの配線構造では、ＦＤ配線２２６と、画素出力線１４２−２と画素出力線１４２−４が同一の第１の配線層に配置される例を示したが、例えば、画素出力線１４２−２と画素出力線１４２−４を第３の配線層（不図示）に配置するなど、ＦＤ配線２２６と、画素出力線１４２−２，１４２−４が、別の配線層に配置されるようにしてもよい。
【００７５】
以上のように、第１の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置するとともに、ＦＤ配線２２６に最も近い位置に配置される画素出力線１４２−１を、ＦＤ配線２２６と異なる配線層に配置することで、配線密度が増加することで生じる影響を回避することができる。
【００７６】
（２）第２の実施の形態
図８は、第２の実施の形態の画素の配線構造を示す断面図である。
【００７７】
図８の配線構造では、図７Ｂの配線構造と同様に、複数の画素出力線１４２のうち、画素出力線１４２−２と画素出力線１４２−４が第１の配線層に配置され、画素出力線１４２−１と画素出力線１４２−３が第２の配線層に配置されている。また、ＦＤ配線２２６は、第１の配線層に配置されている。
【００７８】
また、図８の配線構造では、４本の画素出力線１４２に対してダミー用配線３１１−１乃至３１１−３が配置されている。すなわち、異なる配線層に配置された画素出力線１４２−１乃至１４２−４の周辺に、ダミー用配線３１１−１乃至３１１−３を配置することで、各画素出力線１４２の負荷容量が揃うようにしている。
【００７９】
例えば、画素出力線１４２−１の左側にダミー用配線３１１−１、画素出力線１４２−３の右側にダミー用配線３１１−２、画素出力線１４２−４の右側にダミー用配線３１１−３をそれぞれ配置することで、他の画素出力線１４２に挟まれている画素出力線１４２と、両端に配置された画素出力線１４２との負荷容量が揃うようにしている。なお、ダミー用配線３１１には、フローティングの配線のほか、例えば、電源やグランド、駆動信号用の配線などを用いることができる。
【００８０】
以上のように、第２の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置して、さらに、複数の画素出力線１４２の周辺にダミー用配線３１１を配置して各画素出力線１４２の負荷容量を揃えることで、配線密度が増加することで生じる影響を回避することができる。また、第２の実施の形態では、ＦＤ配線２２６と、それに最も近い位置に配置される画素出力線１４２−１を異なる配線層に配置することができる。
【００８１】
（３）第３の実施の形態
図９は、第３の実施の形態の画素の配線構造を示す断面図である。
【００８２】
図９の配線構造では、図７Ｂの配線構造と同様に、複数の画素出力線１４２のうち、画素出力線１４２−２と画素出力線１４２−４が第１の配線層に配置され、画素出力線１４２−１と画素出力線１４２−３が第２の配線層に配置されている。また、ＦＤ配線２２６は、第１の配線層に配置されている。
【００８３】
ただし、図９の配線構造では、第２の配線層に配置される画素出力線１４２−１と画素出力線１４２−３との間隔が、第１の配線層に配置される画素出力線１４２−２と画素出力線１４２−４との間隔に比べて狭められている。すなわち、第２の配線層の下位の階層となる第１の配線層では、電源の取り出しなどに用いられる分配線のレイアウトが込み合うことが多く、寄生容量が増えることが知られており、上位の階層となる第２の配線層に配置される画素出力線１４２−１と画素出力線１４２−３との間隔を狭くして、それらの画素出力線１４２に寄与するトータルの寄生容量を、下位の階層となる第１の配線層における寄生容量と揃えられるようにしている。
【００８４】
以上のように、第３の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置して、さらに、上位の配線層（第２の配線層）に配置される画素出力線１４２−１と画素出力線１４２−３との間隔を狭くして、下位の配線層（第１の配線層）と寄生容量を揃えることで、配線密度が増加することで生じる影響を回避することができる。また、第３の実施の形態においては、ＦＤ配線２２６と、それに最も近い位置に配置される画素出力線１４２−１を異なる配線層に配置することができる。
【００８５】
（４）第４の実施の形態
図１０は、第４の実施の形態の画素の配線構造を示す断面図である。
【００８６】
図１０の配線構造では、図７Ｂの配線構造と同様に、複数の画素出力線１４２が複数の配線層に分けて配置されているが、ＦＤ配線２２６と、ＦＤ配線２２６に最も近い位置に配置される画素出力線１４２が同一の配線層に配置されている。すなわち、第１の配線層に配置されるＦＤ配線２２６に対して、画素出力線１４２−１と画素出力線１４２−３が第１の配線層に配置され、画素出力線１４２−２と画素出力線１４２−４が第２の配線層に配置されている。
【００８７】
また、図１０の配線構造では、第１の配線層において、ＦＤ配線２２６と、画素出力線１４２−１との間に、シールド用配線３２１が配置されている。すなわち、シールド用配線３２１を、ＦＤ配線２２６と画素出力線１４２−１との間に配置することで、フローティングディフュージョン２２６と画素出力線１４２−１のカップリングを低減することができる。
【００８８】
以上のように、第４の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置するとともに、ＦＤ配線２２６と、それに最も近い位置に配置される画素出力線１４２−１を同一の配線層に配置し、さらに、ＦＤ配線２２６と画素出力線１４２−１の間に、シールド用配線３２１を配置してそれらの配線のカップリングを低減することで、配線密度が増加することで生じる影響を回避することができる。
【００８９】
（５）第５の実施の形態
図１１は、第５の実施の形態の画素の配線構造を示す断面図である。
【００９０】
図１１の配線構造では、図７Ｂの配線構造と同様に、複数の画素出力線１４２が複数の配線層に分けて配置されているが、ＦＤ配線２２６と、画素出力線１４２−２と、画素出力線１４２−４が配置される第１の配線層と、画素出力線１４２−１と画素出力線１４２−３が配置される第３の配線層との間に、他の配線層（第２の配線層）が設けられている。
【００９１】
すなわち、画素出力線１４２−１と画素出力線１４２−３を、ＦＤ配線２２６と、画素出力線１４２−２と、画素出力線１４２−４が配置される第１の配線層の上位の階層となる第２の配線層に配置せずに、さらに上位の階層となる第３の階層に配置されるようにしている。これにより、図１１の配線構造では、他の配線層（第２の配線層）によって物理的に、画素出力線１４２−１及び画素出力線１４２−３と、画素出力線１４２−２及び画素出力線１４２−４とのカップリングや、画素出力線１４２−１及び画素出力線１４２−３と、フローティングディフュージョン２２６とのカップリングを抑えることができる。
【００９２】
また、図１１の配線構造においては、他の配線層（第２の配線層）に、シールド用配線３３１を配置することができる。
【００９３】
以上のように、第５の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層（第１の配線層、第２の配線層）に分けて配置して、さらに、下位の配線層（第１の配線層）と上位の配線層（第３の配線層）との間に、他の配線層（第２の配線層）を設けることで、配線密度が増加することで生じる影響を回避することができる。また、第５の実施の形態においては、ＦＤ配線２２６と、それに最も近い位置に配置される画素出力線１４２−１を異なる配線層に配置することができる。
【００９４】
（６）第６の実施の形態
図１２は、第６の実施の形態の画素の配線構造を示す斜視図である。
【００９５】
図１２の配線構造においては、図７Ｂの配線構造では１本の画素出力線１４２をそれぞれ異なる配線層を用いて単層で配線していたのに対して、第１の配線層と第２の配線層の２つの配線層を、コンタクト３４１を介して一定の間隔で交互に切り替えながら配線している。さらに、このような第１の配線層と第２の配線層の切り替えを、隣り合う画素出力線１４２が反対の周期で行うようにする。
【００９６】
具体的には、図１２の配線構造では、画素出力線１４２−１と画素出力線１４２−２の切り替え周期の例が示されているが、一方の画素出力線１４２−１が第１の配線層となっている場合には、他方の画素出力線１４２−２が第２の配線層となっている。また、一方の画素出力線１４２−１がコンタクト３４１−１を介して第２の配線層となった場合には、他方の画素出力線１４２−２がコンタクト３４１−２を介して第１の配線層となっている。
【００９７】
このような図１２の配線構造によって、隣り合う画素出力線１４２の配線層が極力同じにならないようにすることで、図７Ｂの配線構造と同様に、画素出力線１４２の間の寄生容量を抑えることができる。また、図７Ｂの配線構造においては１本の画素出力線１４２をそれぞれ異なる配線層を用いて単層で引いていたため、画素出力線１４２の間に特性差が生じる恐れがあるのに対し、図１２の配線構造では階層間の差による特性差を抑えることができる。
【００９８】
なお、画素出力線１４２を、コンタクト３４１を介して異なる配線層の間を交互に切り替える周期は、例えば、１画素単位や２画素単位、４画素単位など、画素のレイアウトや共有単位に応じて最適化な周期を採用することができる。
【００９９】
以上のように、第６の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置するに際して、画素出力線１４２ごとに、配置される配線層を、コンタクト３４１を介して一定の間隔で交互に切り替えることで、配線密度が増加することで生じる影響を回避することができる。
【０１００】
（７）第７の実施の形態
図１３は、第７の実施の形態の画素の配線構造を示す斜視図である。
【０１０１】
上述した実施の形態の画素の配線構造では、元々使用していない配線層に画素出力線１４２を配置するため、その先の配線層に元々余裕があるか、余裕がない場合には新たに配線層自体を追加するなど、配線の構成に工夫を加える必要がある。
【０１０２】
図１３Ａには、４本の画素出力線１４２−１乃至１４２−４のすべてが１つの配線層（第１の配線層）に配置されている場合の配線構造が、比較のために図示されている。図１３Ａの配線構造では、第１の配線層に、垂直方向の画素出力線１４２−１乃至１４２−４が配置され、第２の配線層に、例えば水平方向の駆動配線３５１−１，３５１−２などが配置され、第３の配線層に、電源用の幅広電源配線３５２−１，３５２−２が格子状に配置されている。なお、実際の画素の配線構造では、これらの配線以外にも多数の配線が存在するが、ここでは、説明の簡略化のため、それらの配線は省略している。
【０１０３】
これに対して、本技術では、図１３Ｂに示すように、４本の画素出力線１４２のうち、画素出力線１４２−２と画素出力線１４２−４が第１の配線層に配置され、画素出力線１４２−１と画素出力線１４２−３が第３の配線層に配置されるようにする。さらに、図１３Ｂの配線構造では、図１３Ａの配線構造の第３の配線層で格子状に配置されていた電源用の幅広電源配線３５２のうち、水平方向の幅広電源配線３５２−１が第２の配線層に、垂直方向の幅広電源配線３５２−２が第３の配線層に、それぞれ分けて配置されている。
【０１０４】
すなわち、図１３Ｂの配線構造では、電源又はグランド配線（例えば幅広電源配線３５２−２）と画素出力線１４２（例えば、画素出力線１４２−１，１４２−３）を、垂直方向又は水平方向に同一方向となるように第３の配線層に配置するとともに、画素出力線１４２を配置していない第２の配線層に配置された所定の配線（例えば、駆動配線３５１−１，３５１−２，幅広電源配線３５２−１）と直角となる方向に配置している
【０１０５】
このように、配線構造を組み替えることで、新たな配線層を増やすことなく、複数の画素出力線１４２を、複数の配線層に分けて配置することが可能となる。
【０１０６】
以上のように、第７の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、配線構造を組み替えてから、複数の画素出力線１４２を複数の配線層に分けて配置することで、配線密度が増加することで生じる影響を回避することができる。
【０１０７】
（８）第８の実施の形態
図１４は、第８の実施の形態の画素の配線構造を示す断面図である。
【０１０８】
図１４の配線構造では、図７Ｂの配線構造と同様に、複数の画素出力線１４２が複数の配線層に分けて配置されている。すなわち、図１４の配線構造では、第１の配線層に、ＦＤ配線２２６と、画素出力線１４２−１乃至１４２−４が配置され、第２の配線層に、画素出力線１４２−５乃至１４２−８が配置されている。この配線構造の場合、各画素出力線１４２あたりの寄生容量の低減や、フローティングディフュージョン２２６とのカップリング容量の低減を行うことはできないが、２階層を用いて配線を行っているため、１階層のみを用いた場合と比べて、配置可能な画素出力線１４２の本数を２倍に増やすことができる。
【０１０９】
以上のように、第８の実施の形態においては、１列あたりに複数の画素出力線１４２を設けた画素構造において、複数の画素出力線１４２を複数の配線層に分けて配置することで、配置できる画素出力線１４２の本数を増加させることができる。
【０１１０】
なお、上述した第１の実施の形態乃至第８の実施の形態における配線構造は一例であって、例えば、画素出力線１４２等の配線本数、画素出力線１４２等の配線間の間隔、配線層の階層数、配線や配線層等の組み合わせ、画素構造などは任意の構成を採用することができる。また、第１の実施の形態乃至第８の実施の形態のうちの少なくとも２つの実施の形態を組み合わせた構成を採用してもよい。
【０１１１】
本技術によれば、並列読み出しによる高速化を目的として１列あたりに複数の画素出力線１４２を有する画素構造において、画素出力線１４２を複数の配線層に分けて配置することで、配線レイアウトの自由度が上がり、さらに、画素出力線１４２の本数を増やして画素信号の読み出し速度を高速化することができる。また、本技術によれば、縦方向に距離を離すことで、画素出力線１４２の１本あたりの寄生容量、カップリング容量を抑え、さらに電気的混色を抑えることもできる。さらに、本技術によれば、フローティングディフュージョン２２６等の他のノードとの間のカップリング容量が抑えられ、混色制御、さらには画素２２０ごとにカップリング容量、すなわち、混色量が異なることで発生する画面上で横筋として見られるような画質の劣化を抑制することが可能となる。
【０１１２】
＜４．電子機器の構成＞
【０１１３】
図１５は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
【０１１４】
図１５の撮像装置５００は、レンズ群などからなる光学部５０１、上述した画素２２０の各構成が採用される固体撮像素子５０２、及び、カメラ信号処理回路であるDSP(Digital Signal Processor)回路５０３を備える。また、撮像装置５００は、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８も備える。DSP回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８は、バスライン５０９を介して相互に接続されている。
【０１１５】
光学部５０１は、被写体からの入射光（像光）を取り込んで固体撮像素子５０２の撮像面上に結像する。固体撮像素子５０２は、光学部５０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子５０２として、上述した実施の形態に係るCMOSイメージセンサ１００等の固体撮像素子を用いることができる。
【０１１６】
表示部５０５は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子５０２で撮像された動画又は静止画を表示する。記録部５０６は、固体撮像素子５０２で撮像された動画又は静止画を、半導体メモリ等の記録媒体に記録する。
【０１１７】
操作部５０７は、ユーザによる操作の下に、撮像装置５００が持つ様々な機能について操作指令を発する。電源部５０８は、DSP回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、及び、操作部５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１８】
固体撮像素子５０２として、上述した実施の形態に係るCMOSイメージセンサ１００を用いることで、１列あたりに複数の画素出力線１４２を設けることによって配線密度が増加することで生じる影響を回避しつつ、画素信号の読み出し速度の高速化を実現することができる。
【０１１９】
また、上述した実施の形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１２０】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２１】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２２】
また、本技術は、以下のような構成をとることができる。
【０１２３】
（１）
光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、
前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている
固体撮像素子。
（２）
前記複数の画素出力線のうち、隣り合う画素出力線を異なる配線層に配置している
（１）に記載の固体撮像素子。
（３）
前記複数の画素出力線のうち、隣り合う画素出力線を、第１の配線層と第２の配線層とを交互に切り替えて配置している
（２）に記載の固体撮像素子。
（４）
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線を、前記フローティングディフュージョンの配線層と異なる配線層に配置している
（３）に記載の固体撮像素子。
（５）
前記複数の画素出力線が配置される第１の配線層と第２の配線層の間に、他の配線層が挟まる構造を有している
（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（６）
前記他の配線層には、シールド用の配線を配置している
（５）に記載の固体撮像素子。
（７）
電源又はグランド配線と画素出力線を、垂直方向又は水平方向に同一方向となるように第１の配線層に配置するとともに、画素出力線を配置していない第２の配線層に配置された所定の配線と直角となる方向に配置している
（１）乃至（６）のいずれか一項に記載の固体撮像素子。
（８）
各画素出力線の負荷容量を揃えるために、異なる配線層に配置された画素出力線の周辺にダミー用の配線を配置している
（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（９）
画素出力線を配置している配線層ごとに、画素出力線の間隔が異なっている
（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（１０）
画素出力線を、コンタクトを介して異なる配線層の間を交互に切り替えて配線している
（１）に記載の固体撮像素子。
（１１）
前記複数の画素出力線のうち、隣り合う画素出力線の配線層が異なるように、配線の切り替えの周期を変化させる
（１０）に記載の固体撮像素子。
（１２）
前記複数の画素出力線のうち、フローティングディフュージョンの配線に最も近い位置に配置される画素出力線と、前記フローティングディフュージョンの配線との間に、シールド用の配線を配置している
（３）に記載の固体撮像素子。
（１３）
光電変換素子と、前記光電変換素子からの信号の読み出しに用いる複数のトランジスタと、各トランジスタを駆動するための配線からなる画素を２次元状に複数配列した画素アレイブロックを有し、
前記画素アレイブロックにおいて、２次元状に配列された複数の画素の１列ごとに複数の画素出力線が設けられ、各画素からの前記複数の画素出力線が複数の配線層に分けて配置されている
固体撮像素子を搭載した撮像装置。
【符号の説明】
【０１２４】
１００  CMOSイメージセンサ，  １１１  画素アレイブロック，  １１２  垂直駆動回路，  １１４  CDS回路，  １１５  水平駆動回路，  １４２，１４２−１乃至１４２−８  画素出力線，  ２２０  画素，  ２２１  光電変換素子，  ２２２  転送用トランジスタ，  ２２３  リセット用トランジスタ，  ２２４  増幅用トランジスタ，  ２２５  選択用トランジスタ，  ２２６  フローティングディフュージョン，  ３１１−１乃至３１１−３  ダミー用配線，  ３２１  シールド用配線，  ３３１  シールド用配線，  ３４１−１，３４１−２  コンタクト，  ５００  撮像装置，  ５０２  固体撮像素子
【図１】
2015185823.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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