(57)【要約】      （修正有）【課題】接合ＦＥＴのオン抵抗を低減する。【解決手段】接合型電界効果トランジスタのゲート領域ＧＲが、低濃度ゲート領域ＬＧＲと、低濃度ゲート領域ＬＧＲよりも不純物濃度の高い高濃度ゲート領域ＨＧＲを有しており、高濃度ゲート領域ＨＧＲは、低濃度ゲート領域ＬＧＲに内包されている。【選択図】図２
2015138919.tif 000002
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタを含み、
前記接合型電界効果トランジスタは、
（ａ）電流通路となる第１導電型のチャネル領域、
（ｂ）前記第１導電型とは反対の第２導電型の一対のゲート領域であって、前記チャネル領域を挟むように形成された前記一対のゲート領域、
を備える、半導体装置であって、
前記一対のゲート領域のそれぞれは、
（ｂ１）低濃度ゲート領域、
（ｂ２）前記低濃度ゲート領域よりも不純物濃度の高い高濃度ゲート領域、
を有し、
前記高濃度ゲート領域は、前記低濃度ゲート領域に内包されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高濃度ゲート領域は、前記チャネル領域と接していない、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記チャネル領域と前記高濃度ゲート領域の間に前記低濃度ゲート領域の一部が介在する、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高濃度ゲート領域の底面は、前記低濃度ゲート領域の底面よりも浅い位置に形成されている、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記高濃度ゲート領域上にシリサイド層が形成されている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記チャネル領域は、炭化シリコンに第１導電型不純物を導入することにより形成された半導体領域から形成され、
前記一対のゲート領域のそれぞれは、炭化シリコンに第２導電型不純物を導入することにより形成された半導体領域から形成されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記低濃度ゲート領域と前記チャネル領域との間には、第１導電型のカウンタドープ領域が形成されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記接合型電界効果トランジスタは、
半導体基板、
前記半導体基板上に形成されたエピタキシャル層、
前記エピタキシャル層の表面に形成されたソース領域、
前記ソース領域の下層に形成された前記チャネル領域、
前記ソース領域を挟むように前記エピタキシャル層に形成された一対の溝、
前記一対の溝の底部下に形成された前記一対のゲート領域、
を有する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記一対の溝のそれぞれの側面にも前記低濃度ゲート領域が形成されている、半導体装置。
【請求項１０】
接合型電界効果トランジスタを含み、
前記接合型電界効果トランジスタは、
第１導電型の半導体基板、
前記半導体基板上に形成された前記第１導電型のエピタキシャル層、
前記エピタキシャル層の表面に形成された前記第１導電型のソース領域、
前記ソース領域の下層に形成された前記第１導電型のチャネル領域、
前記ソース領域を挟むように前記エピタキシャル層に形成された一対の溝、
前記一対の溝の底部下に形成された一対のゲート領域であって、前記第１導電型とは反対の第２導電型の前記一対のゲート領域、
を備え、
前記一対のゲート領域のそれぞれは、
低濃度ゲート領域、
前記低濃度ゲート領域よりも不純物濃度の高い高濃度ゲート領域、
を有し、
前記高濃度ゲート領域は、前記低濃度ゲート領域に内包されている、半導体装置の製造方法であって、
（ａ）主面上に前記エピタキシャル層が形成された前記半導体基板を用意する工程、
（ｂ）前記エピタキシャル層の表面に前記ソース領域を形成する工程、
（ｃ）前記ソース領域を貫通する前記一対の溝を形成する工程、
（ｄ）前記一対の溝の底部下に前記一対のゲート領域を形成する工程、
を備え、
前記（ｄ）工程は、
（ｄ１）前記一対の溝のそれぞれの底部下に前記低濃度ゲート領域を形成する工程、
（ｄ２）前記一対の溝のそれぞれの底部下の領域で、かつ、前記低濃度ゲート領域の形成領域よりも狭い領域に前記高濃度ゲート領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記（ｄ１）工程は、イオン注入法を使用し、
前記（ｄ２）工程は、イオン注入法を使用する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ２）工程は、前記（ｄ１）工程後、前記一対の溝のそれぞれの側面にサイドウォールスペーサを形成し、その後、前記一対の溝のそれぞれの底部下に、前記高濃度ゲート領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ２）工程は、前記（ｄ１）工程後、前記低濃度ゲート領域の形成領域よりも狭い領域を開口するマスク膜を形成し、前記マスク膜をマスクにして、前記一対の溝のそれぞれの底部下に、前記高濃度ゲート領域を形成する、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ１）工程で使用されるイオン注入法は、斜めイオン注入法であり、
前記（ｄ２）工程で使用されるイオン注入法は、垂直イオン注入法である、半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、第１マスク膜から開口する領域に前記一対の溝を形成し、
前記（ｄ１）工程は、前記第１マスク膜を残存させた状態で実施し、
前記（ｄ２）工程は、前記（ｄ１）工程後、前記第１マスク膜上から前記一対の溝のそれぞれの内壁にわたる絶縁膜を形成し、その後、内壁に前記絶縁膜を形成した前記一対の溝のそれぞれの底部下に、前記高濃度ゲート領域を形成する、半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
（ｅ）前記（ｃ）工程と前記（ｄ）工程の間に、前記一対の溝のそれぞれの底部下に第１導電型不純物を導入することにより、カウンタドープ領域を形成する工程を有し、
前記（ｄ１）工程は、前記（ｅ）工程後、前記一対の溝のそれぞれの側面にオフセットスペーサを形成し、その後、前記一対の溝のそれぞれの底部下に、前記低濃度ゲート領域を形成し、
前記（ｄ２）工程は、前記（ｄ１）工程後、前記一対の溝のそれぞれの側面に、さらに前記オフセットスペーサを覆うようにサイドウォールスペーサを形成し、その後、前記一対の溝のそれぞれの底部下に、前記高濃度ゲート領域を形成する、半導体装置の製造方法。
【請求項１７】
請求項１０に記載の半導体装置の製造方法において、
さらに、前記高濃度ゲート領域と接するシリサイド層を形成する工程を有する、半導体装置の製造方法。
【請求項１８】
請求項１０に記載の半導体装置の製造方法において、
前記半導体基板および前記エピタキシャル層は、炭化シリコンを主成分とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、接合型電界効果トランジスタ（接合ＦＥＴ（Junction Field Effect Transistor））を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−１４７４０５号公報（特許文献１）には、ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術が記載されている。具体的には、炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域とチャネル形成領域との間のｐｎ接合近傍に、ゲート領域に導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１４７４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、接合ＦＥＴの性能向上を図る観点から、オン抵抗を低減することが望まれているが、現状の接合ＦＥＴにおいては、オン抵抗を低減する観点から改善の余地が存在する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における半導体装置では、接合型電界効果トランジスタのゲート領域が、低濃度ゲート領域と、低濃度ゲート領域よりも不純物濃度の高い高濃度ゲート領域を有しており、高濃度ゲート領域は、低濃度ゲート領域に内包されている。
【０００７】
また、一実施の形態における半導体装置の製造方法は、一対の溝の底部下に一対のゲート領域を形成する工程を備え、この工程は、一対の溝のそれぞれの底部下に低濃度ゲート領域を形成する工程と、一対の溝のそれぞれの底部下の領域で、かつ、低濃度ゲート領域の形成領域よりも狭い領域に高濃度ゲート領域を形成する工程とを有する。
【発明の効果】
【０００８】
一実施の形態によれば、接合ＦＥＴの性能向上を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】関連技術における接合ＦＥＴの模式的なデバイス構造を示す断面図である。
【図２】実施の形態１における接合ＦＥＴの構成を示す断面図である。
【図３】実施の形態１における接合ＦＥＴを拡大して示す模式図である。
【図４】実施の形態１における接合ＦＥＴのオフ状態を示す図である。
【図５】オフ特性の向上を実現する接合ＦＥＴのオフ状態を示す図である。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態４における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
＜関連技術の説明＞
パワー半導体素子の１つであるパワーＭＯＳＦＥＴの分野では、シリコン基板（Ｓｉ基板）を用いたＳｉパワーＭＯＳＦＥＴが主流である。ところが、炭化シリコン基板（ＳｉＣ基板）を用いたＳｉＣパワーＭＯＳＦＥＴは、ＳｉパワーＭＯＳＦＥＴと比較して、高耐圧化および低損失化が可能である利点を有している。なぜなら、炭化シリコンは、シリコンに比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなり、この結果、エピタキシャル層（ドリフト層）を薄くしても耐圧を確保することができるからである。つまり、ＳｉＣパワーＭＯＳＦＥＴは、エピタキシャル層を薄くしても絶縁破壊耐圧を確保することができるとともに、エピタキシャル層が薄くなることから、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を低減できる利点を有している。このため、例えば、省電力または環境配慮型のインバータ技術の分野において、ＳｉＣパワーＭＯＳＦＥＴに注目が集まっている。
【００１６】
ところが、ＳｉＣパワーＭＯＳＦＥＴでは、良好なゲート絶縁膜を形成することが難しいため、信頼性を向上する観点から改善の余地が存在することが知られている。このことから、ＳｉＣパワーＭＯＳＦＥＴとして、ゲート絶縁膜を使用しない接合ＦＥＴに注目が集まっている。以下では、この接合ＦＥＴの一構成例について説明する。
【００１７】
図１は、関連技術における接合ＦＥＴの模式的なデバイス構造を示す断面図である。図１において、関連技術における接合ＦＥＴは、例えば、炭化シリコンに窒素（Ｎ）に代表されるｎ型不純物を導入したエピタキシャル層ＥＰＩを有しており、このエピタキシャル層ＥＰＩの表面にソース領域ＳＲが形成されている。このソース領域ＳＲも炭化シリコンに窒素を導入したｎ型半導体領域から形成されている。そして、ソース領域ＳＲの下層がチャネル領域ＣＨとなり、かつ、ソース領域ＳＲを挟むエピタキシャル層ＥＰＩの表面に一対の溝ＤＩＴが形成されている。さらに、一対の溝ＤＩＴのそれぞれの底面下にはゲート領域ＧＲが形成されている。したがって、関連技術における接合ＦＥＴでは、チャネル領域ＣＨを挟むように一対のゲート領域ＧＲが形成されていることになる。
【００１８】
このゲート領域ＧＲは、不純物濃度の低い低濃度ゲート領域ＬＧＲと、この低濃度ゲート領域ＬＧＲよりも不純物濃度の高い高濃度ゲート領域ＨＧＲから形成されており、低濃度ゲート領域ＬＧＲ上に高濃度ゲート領域ＨＧＲが配置されている。そして、関連技術における接合ＦＥＴでは、低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲの両方の領域がチャネル領域ＣＨと直接接触している。
【００１９】
低濃度ゲート領域ＬＧＲは、炭化シリコンにアルミニウム（Ａｌ）に代表されるｐ型不純物が導入されたｐ型半導体領域から形成され、高濃度ゲート領域ＨＧＲも、炭化シリコンにｐ型不純物が導入されたｐ型半導体領域から形成されている。ここで、高濃度ゲート領域ＨＧＲは、例えば、ゲート領域ＧＲの表面に形成されるシリサイド層（図示せず）との間で良好なオーミックコンタクトを取るために形成されている。
【００２０】
関連技術における接合ＦＥＴは、上記のように構成されており、以下にその動作について簡単に説明する。図１において、接合ＦＥＴをオン動作させる際は、ソース領域ＳＲとゲート領域ＧＲとの間の電位差が０Ｖになるようにする。この場合、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層ＤＰＬの延びが小さいので、チャネル領域ＣＨの大部分の領域は空乏化しない。このことから、チャネル領域ＣＨを挟むソース領域ＳＲとドレイン領域（エピタキシャル層ＥＰＩ）との間に、ドレイン領域の電位が高くなるような電位差を印加すると、ドレイン領域から空乏化していないチャネル領域ＣＨを通ってソース領域ＳＲに電流が流れる。このようにして、接合ＦＥＴがオン動作することになる。
【００２１】
一方、図１において、接合ＦＥＴをオフ動作させる際は、ソース領域ＳＲとゲート領域ＧＲとの間の電位差が負になるようにする。すなわち、ソース領域ＳＲに対して低い電圧をゲート領域ＧＲに印加する。この場合、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合には逆バイアスが印加されることになる。この結果、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層ＤＰＬの延びが大きくなるので、チャネル領域ＣＨを挟む一対のゲート領域ＧＲのそれぞれから延びる空乏層ＤＰＬが繋がって、チャネル領域ＣＨ全体が空乏化する。空乏化したチャネル領域ＣＨは絶縁領域として機能することから、ドレイン領域とソース領域ＳＲの間に電位差が生じていても、空乏化したチャネル領域ＣＨによって電流が流れなくなる。このようにして、接合ＦＥＴがオフ動作することになる。以上のことから、接合ＦＥＴでは、ゲート領域ＧＲに印加する電位を制御して、チャネル領域ＣＨに延びる空乏層ＤＰＬを調整することにより、オン／オフ動作させることができることがわかる。
【００２２】
ここで、本発明者が検討したところ、上述した関連技術における接合ＦＥＴには、オン抵抗を低減する観点から改善の余地が存在することが明らかとなったので、以下では、関連技術に存在する改善の余地について説明する。
【００２３】
＜関連技術に存在する改善の余地＞
図１において、関連技術における接合ＦＥＴでは、低濃度ゲート領域ＬＧＲだけでなく、高濃度ゲート領域ＨＧＲもチャネル領域ＣＨと直接接触するように形成されている。この場合、接合ＦＥＴのオン状態においても、高濃度ゲート領域ＨＧＲと接しているチャネル領域ＣＨでは、チャネル領域ＣＨ側に空乏層ＤＰＬが延びることになる。
【００２４】
以下にこの理由について説明する。例えば、ｐｎ接合では、ｐ型半導体領域とｎ型半導体領域とが接触することになる。ｐ型半導体領域は、正孔を多数キャリアとする半導体領域であり、ｎ型半導体領域は、電子を多数キャリアとする半導体領域である。したがって、ｐ型半導体領域とｎ型半導体領域とが接触するｐｎ接合では、例えば、正孔に着目すると、ｐ型半導体領域には、多数の正孔が存在するのに対し、ｎ型半導体領域では、正孔は少数キャリアであるため、少数の正孔しか存在しないことになる。このことは、ｐ型半導体領域の正孔濃度と、ｎ型半導体領域の正孔濃度が著しく相違することを意味し、このｐ型半導体領域の正孔濃度とｎ型半導体領域の正孔濃度の濃度差に起因して、ｐｎ接合では、ｐ型半導体領域からｎ型半導体領域に向かって正孔電流（拡散電流）が流れようとする。そして、ｎ型半導体領域に流れ込んだ正孔は、ｎ型半導体領域内の多数キャリアである電子と対消滅することにより、ｎ型半導体領域にキャリアがほとんど存在しない空乏層ＤＰＬが形成される。このｎ型半導体領域に形成される空乏層ＤＰＬでは、多数キャリアである電子が、ｐ型半導体領域から流れ込む正孔との対消滅によってほとんど存在しない一方、ドナーに起因した正電荷が固定電荷として取り残された状態で存在する。このため、空乏層ＤＰＬでは、ドナーに起因した正電荷による空乏層電界によって、ｐ型半導体領域からの正孔電流の注入が抑制されるようになる。そして、最終的に、ｐ型半導体領域の正孔濃度とｎ型半導体領域の正孔濃度の濃度差に起因した正孔電流の流入が、空乏層ＤＰＬに存在するドナーに起因した正電荷による空乏層電界とバランスするように空乏層ＤＰＬが延びることにより、正孔電流の流入が停止することになる。
【００２５】
以上のことから、ｐ型半導体領域の正孔濃度とｎ型半導体領域の正孔濃度の濃度差が大きいほど、正孔電流（拡散電流）の流入を阻止するための空乏層電界が大きくなる必要があり、このことは、空乏層が延びることを意味している。したがって、図１に示すように、低濃度ゲート領域ＬＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅よりも、高濃度ゲート領域ＨＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅が大きくなる。この結果、図１に示す関連技術における接合ＦＥＴでは、高濃度ゲート領域ＨＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅が大きくなることから、チャネル領域ＣＨのうちの高濃度ゲート領域ＨＧＲと接している領域近傍での電流通路が狭くなる。このことは、接合ＦＥＴにおけるオン抵抗が大きくなることを意味している。このことから、関連技術における接合ＦＥＴでは、高濃度ゲート領域ＨＧＲがチャネル領域ＣＨと直接接触していることに起因して、接合ＦＥＴのオン抵抗が大きくなるという改善の余地が存在することがわかる。
【００２６】
そこで、本実施の形態１では、上述した関連技術に存在する改善の余地に対する工夫を施している。具体的に、本実施の形態１では、接合ＦＥＴのオン抵抗を低減する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明することにする。
【００２７】
＜実施の形態１における接合ＦＥＴの構成＞
図２は、本実施の形態１における接合ＦＥＴの構成を示す断面図である。図２において、本実施の形態１における接合ＦＥＴは、例えば、炭化シリコンを主成分とする半導体基板１Ｓを有し、この半導体基板１Ｓの主面（上面）上に、例えば、炭化シリコンに窒素（Ｎ）に代表されるｎ型不純物を導入したエピタキシャル層ＥＰＩが形成されている。すなわち、エピタキシャル層ＥＰＩも炭化シリコンを主成分として形成されている。
【００２８】
ここで、「主成分」とは、部材（層）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「炭化シリコンを主成分とする半導体基板１Ｓ」とは、半導体基板１Ｓの材料が炭化シリコンを最も多く含んでいることを意味している。同様に、「炭化シリコンを主成分とするエピタキシャル層ＥＰＩ」とは、エピタキシャル層ＥＰＩの材料が炭化シリコンを最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、半導体基板１Ｓやエピタキシャル層ＥＰＩが基本的に炭化シリコンから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【００２９】
次に、エピタキシャル層ＥＰＩには、ｎ型半導体領域から構成されるチャネル領域ＣＨが形成されている。つまり、チャネル領域ＣＨは、炭化シリコンに窒素（Ｎ）などのｎ型不純物（ドナー）を導入したｎ型半導体領域から構成されている。そして、チャネル領域ＣＨを挟むようにゲート領域ＧＲが形成されている。このゲート領域ＧＲは、例えば、炭化シリコンにアルミニウムに代表されるｐ型不純物（アクセプタ）を導入したｐ型半導体領域から構成される。
【００３０】
さらに、本実施の形態１では、ゲート領域ＧＲとチャネル領域ＣＨとの間に、炭化シリコンに窒素に代表されるｎ型不純物を導入したｎ型半導体領域から構成されるカウンタドープ領域ＣＮＲが形成されている。このカウンタドープ領域ＣＮＲは、ゲート領域ＧＲとチャネル領域ＣＨとの間で形成されるｐｎ接合を急峻にする機能を有し、チャネル領域ＣＨよりも不純物濃度の高いｎ型半導体領域から構成されている。
【００３１】
ゲート領域ＧＲは、低濃度ゲート領域ＬＧＲと、低濃度ゲート領域ＬＧＲよりも不純物濃度の高い高濃度ゲート領域ＨＧＲから構成されており、高濃度ゲート領域ＨＧＲは、低濃度ゲート領域ＬＧＲに内包されている。したがって、本実施の形態１において、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨと直接接触していないことになる。言い換えれば、チャネル領域ＣＨと高濃度ゲート領域ＨＧＲの間に低濃度ゲート領域ＬＧＲの一部が介在しているということもできる。また、高濃度ゲート領域ＨＧＲは、低濃度ゲート領域ＬＧＲに内包されていることから、高濃度ゲート領域ＨＧＲの底面は、低濃度ゲート領域ＬＧＲの底面よりも浅い位置に形成されていることになる。
【００３２】
そして、高濃度ゲート領域ＨＧＲ上にはシリサイド層ＳＬが形成されており、シリサイド層ＳＬと直接接触するように高濃度ゲート領域ＨＧＲを形成することにより、ゲート領域ＧＲとシリサイド層ＳＬとのオーミック接触を確保することができる。このシリサイド層ＳＬは、ゲート領域ＧＲの低抵抗化のために設けられている。
【００３３】
一方、チャネル領域ＣＨ上には、例えば、炭化シリコンに窒素が導入されたｎ型半導体領域からなるソース領域ＳＲが形成されており、このソース領域ＳＲの表層にも低抵抗化のためのシリサイド層ＳＬが形成されている。このとき、ソース領域ＳＲの表層に形成されているシリサイド層ＳＬと、高濃度ゲート領域ＨＧＲ上に形成されているシリサイド層ＳＬとが電気的に接続されることを防止するために絶縁膜ＩＦ１が形成されている。
【００３４】
続いて、ゲート領域ＧＲの上方は、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬで覆われている一方、この層間絶縁膜ＩＬを貫通する開口部が形成されており、この開口部が複数のソース領域ＳＲのそれぞれに達している。そして、これらの複数の開口部のそれぞれを埋め込むように、例えば、ソース電極ＳＥが形成されている。すなわち、複数のソース領域ＳＲは、ソース電極ＳＥによって互いに接続される。このソース電極ＳＥは、例えば、チタン膜と窒化チタン膜の積層膜からなるバリア導体膜と、バリア導体膜上に形成されたアルミニウム膜から構成される。なお、半導体基板１Ｓの裏面（下面）には、例えば、チタン膜とニッケル膜と金膜からなるドレイン電極ＤＥが形成されている。
【００３５】
以上のように構成されている接合ＦＥＴでは、チャネル領域ＣＨを電流通路として、ドレイン電極ＤＥからソース電極ＳＥに電流が流れるように構成され、チャネル領域ＣＨを挟む一対のゲート領域ＧＲに印加する電圧を制御することにより、電流通路であるチャネル領域ＣＨの導通／非導通が制御される。
【００３６】
すなわち、接合ＦＥＴをオン動作させる際は、ソース電極ＳＥとゲート領域ＧＲとの間の電位差が０Ｖになるようにする。この場合、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層の延びが小さいので、チャネル領域ＣＨの大部分の領域は空乏化しない。このことから、チャネル領域ＣＨを挟むソース電極ＳＥとドレイン電極ＤＥとの間に、ドレイン領域の電位が高くなるような電位差を印加すると、ドレイン領域から空乏化していないチャネル領域ＣＨを通ってソース領域ＳＲに電流が流れる。このようにして、接合ＦＥＴがオン動作することになる。
【００３７】
一方、接合ＦＥＴをオフ動作させる際は、ソース電極ＳＥとゲート領域ＧＲとの間の電位差が負になるようにする。すなわち、ソース電極ＳＥに対して低い電圧をゲート領域ＧＲに印加する。この場合、ソース領域ＳＲとゲート領域ＧＲの境界領域に形成されているｐｎ接合には逆バイアスが印加されることになる。この結果、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層の延びが大きくなるので、チャネル領域ＣＨを挟む一対のゲート領域ＧＲのそれぞれから延びる空乏層が繋がって、チャネル領域ＣＨ全体が空乏化する。空乏化したチャネル領域ＣＨは絶縁領域として機能することから、ドレイン電極ＤＥとソース電極ＳＥの間に電位差が生じていても、空乏化したチャネル領域ＣＨによって電流が流れなくなる。このようにして、接合ＦＥＴがオフ動作することになる。
【００３８】
続いて、図２に示すように、接合ＦＥＴが形成されている接合ＦＥＴ形成領域の外側には、ゲート引き出し領域ＧＰＲが形成されている。具体的には、エピタキシャル層ＥＰＩ内に電界集中を緩和するウェルＷＬが形成されており、このウェルＷＬと接するようにゲート引き出し領域ＧＰＲが形成されている。ゲート引き出し領域ＧＰＲは、低濃度ゲート引き出し領域ＬＧＰＲと、高濃度ゲート引き出し領域ＨＧＰＲから構成されており、高濃度ゲート引き出し領域ＨＧＰＲは、低濃度ゲート引き出し領域ＬＧＰＲに内包されている。そして、高濃度ゲート引き出し領域ＨＧＰＲ上には、シリサイド層ＳＬが形成されており、このシリサイド層ＳＬを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、高濃度ゲート引き出し領域ＨＧＰＲ上に形成されているシリサイド層ＳＬに達する開口部が形成されており、この開口部を埋め込むようにゲート引き出し電極ＧＰＥが形成されている。したがって、ゲート引き出し領域ＧＰＲは、ゲート引き出し電極ＧＰＥと電気的に接続されていることになる。
【００３９】
次に、ゲート引き出し領域ＧＰＲの外側には、ガードリングＧＵＲが形成されている。具体的には、エピタキシャル層ＥＰＩを覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、エピタキシャル層ＥＰＩに達する開口部が形成されている。そして、この開口部を埋め込むようにガードリングＧＵＲが形成されている。さらに、ソース電極ＳＥとゲート引き出し電極ＧＰＥとガードリングＧＵＲとを覆うように、例えば、ポリイミド樹脂膜からなる表面保護膜ＰＡＳが形成されている。以上のようにして、本実施の形態１における半導体装置が構成されていることになる。
【００４０】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴について説明する。図３は、本実施の形態１における接合ＦＥＴを拡大して示す模式図である。図３において、エピタキシャル層ＥＰＩに形成されたチャネル領域ＣＨ上にソース領域ＳＲが形成されており、このソース領域ＳＲを挟むように、エピタキシャル層ＥＰＩに一対の溝ＤＩＴが形成されている。そして、一対の溝ＤＩＴのそれぞれの底部下にゲート領域ＧＲが形成されている。このゲート領域ＧＲは、低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲから構成されている。このようにして、チャネル領域ＣＨを挟むように一対のゲート領域ＧＲが形成されているが、さらに、チャネル領域ＣＨとゲート領域ＧＲの間には、カウンタドープ領域ＣＮＲが形成されている。以上のようにして、本実施の形態１における接合ＦＥＴが構成されている。
【００４１】
ここで、本実施の形態１の第１特徴点は、図３に示すように、ゲート領域ＧＲにおいて、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されている点にある。これにより、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないことになる。この結果、接合ＦＥＴのオン状態においても、高濃度ゲート領域ＨＧＲと接していないチャネル領域ＣＨでは、チャネル領域ＣＨ側に空乏層ＤＰＬが延びることを抑制することができる。なぜなら、ゲート領域ＧＲ（ｐ型半導体領域）の正孔濃度とチャネル領域ＣＨ（ｎ型半導体領域）の正孔濃度の濃度差が大きいほど、正孔電流（拡散電流）の流入を阻止するための空乏層電界が大きくなる必要があり、このことは、空乏層ＤＰＬが延びることを意味しているからである。つまり、ゲート領域ＧＲ（ｐ型半導体領域）の正孔濃度とチャネル領域ＣＨ（ｎ型半導体領域）の正孔濃度の濃度差が小さくなれば、正孔電流（拡散電流）の流入を阻止するための空乏層電界は小さくてよく、このことは、空乏層ＤＰＬの延びが抑制されることになるのである。
【００４２】
この点に関し、例えば、図１に示す関連技術では、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されておらず、高濃度ゲート領域ＨＧＲがチャネル領域ＣＨと直接接触するように構成されている。この場合、低濃度ゲート領域ＬＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅よりも、高濃度ゲート領域ＨＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅が大きくなる。この結果、図１に示す関連技術における接合ＦＥＴでは、高濃度ゲート領域ＨＧＲと接しているチャネル領域ＣＨに延びる空乏層ＤＰＬの幅が大きくなることから、チャネル領域ＣＨのうちの高濃度ゲート領域ＨＧＲと接している領域近傍での電流通路が狭くなる。このことは、接合ＦＥＴにおけるオン抵抗が大きくなることを意味している。このことから、関連技術における接合ＦＥＴでは、高濃度ゲート領域ＨＧＲがチャネル領域ＣＨと直接接触していることに起因して、接合ＦＥＴのオン抵抗が大きくなってしまうのである。
【００４３】
これに対し、本実施の形態１における接合ＦＥＴでは、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないように構成されている。この場合、ゲート領域ＧＲとチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）とのすべての境界領域において、低濃度ゲート領域ＬＧＲとチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）とが接触することになる。言い換えれば、本実施の形態１における接合ＦＥＴでは、ゲート領域ＧＲとチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）との境界領域において、高濃度ゲート領域ＨＧＲとチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）が接触することを回避することができる。したがって、高濃度ゲート領域ＨＧＲがチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触していない本実施の形態１における接合ＦＥＴによれば、高濃度ゲート領域ＨＧＲがチャネル領域ＣＨと直接接触するように構成されている関連技術に比べて、ゲート領域ＧＲ（ｐ型半導体領域）の正孔濃度とチャネル領域ＣＨ（ｎ型半導体領域）の正孔濃度の濃度差が小さくなる。このことから、本実施の形態１における接合ＦＥＴは、関連技術における接合ＦＥＴよりも、正孔電流（拡散電流）の流入を阻止するための空乏層電界が大きくならず、この結果、ゲート領域ＧＲとチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）との境界領域において、チャネル領域ＣＨ側への空乏層ＤＰＬの延びが抑制されるのである。このように図３に示す本実施の形態１における接合ＦＥＴでは、チャネル領域ＣＨ側に延びる空乏層ＤＰＬの幅が抑制されることから、空乏層ＤＰＬの延びによって、チャネル領域ＣＨの電流通路が狭くなることを抑制することができる。このことは、本実施の形態１における接合ＦＥＴによれば、関連技術における接合ＦＥＴに比べて、オン抵抗を低減することができることを意味している。このことから、本実施の形態１では、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないという第１特徴点により、オン抵抗を低減することができ、これによって、本実施の形態１における接合ＦＥＴの性能向上を図ることができるのである。
【００４４】
次に、本実施の形態１における第２特徴点について説明する。図４は、本実施の形態１における接合ＦＥＴのオフ状態を示す図である。図４において、ソース領域ＳＲに対して低い電圧をゲート領域ＧＲに印加する。この場合、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）とゲート領域ＧＲの境界領域に形成されているｐｎ接合には逆バイアスが印加されることになる。この結果、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層ＤＰＬの延びが大きくなるので、チャネル領域ＣＨを挟む一対のゲート領域ＧＲのそれぞれから延びる空乏層ＤＰＬが繋がって、チャネル領域ＣＨ全体が空乏化する。図４では、空乏化した領域（空乏層ＤＰＬ）にドットを付している。この空乏化したチャネル領域ＣＨは絶縁領域として機能することから、ドレイン領域とソース領域ＳＲの間に電位差が生じていても、空乏化したチャネル領域ＣＨによって電流が流れなくなる。このようにして、接合ＦＥＴのオフ状態が実現される。
【００４５】
このとき、ソース領域ＳＲとドレイン領域の間において、空乏化したチャネル領域ＣＨの上下方向（エピタキシャル層ＥＰＩの厚さ方向）の長さが長いほど接合ＦＥＴのオフ特性が良好となる。すなわち、空乏層ＤＰＬの上下方向の長さが長いほど、ソース領域ＳＲとドレイン領域との間を流れるリーク電流を低減することができるため、オフ特性に優れた接合ＦＥＴを実現できる。そこで、本実施の形態１では、図４に示す接合ＦＥＴよりもさらにオフ特性に優れた接合ＦＥＴを実現する工夫を施している。
【００４６】
以下に、この点について説明する。図５は、オフ特性の向上を実現する接合ＦＥＴのオフ状態を示す図である。図５において、本実施の形態１における第２特徴点は、一対の溝ＤＩＴのそれぞれの側面にも低濃度ゲート領域ＬＧＲが形成されている点にある。例えば、図５に示す接合ＦＥＴにおいて、ソース領域ＳＲに対して低い電圧をゲート領域ＧＲに印加して接合ＦＥＴをオフ状態にする。この場合、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）とゲート領域ＧＲの境界領域に形成されているｐｎ接合には逆バイアスが印加されることになる。この結果、チャネル領域ＣＨとゲート領域ＧＲの境界領域に形成されているｐｎ接合からの空乏層ＤＰＬの延びが大きくなるので、チャネル領域ＣＨを挟む一対のゲート領域ＧＲのそれぞれから延びる空乏層ＤＰＬが繋がって、チャネル領域ＣＨ全体が空乏化する。図５では、空乏化した領域（空乏層ＤＰＬ）にドットを付している。
【００４７】
さらに、図５に示す接合ＦＥＴでは、溝ＤＩＴの側面にも低濃度ゲート領域ＬＧＲが形成されているため、この溝ＤＩＴの側面に形成されている低濃度ゲート領域ＬＧＲからチャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）に向かって空乏層ＤＰＬが形成される。したがって、図５に示す接合ＦＥＴでは、図４に示す接合ＦＥＴよりも、空乏層ＤＰＬの上下方向の長さが長くなる。この結果、図５に示す接合ＦＥＴによれば、図４に示す接合ＦＥＴよりも、ソース領域ＳＲとドレイン領域との間を流れるリーク電流をさらに低減することができる。つまり、溝ＤＩＴの側面にも低濃度ゲート領域ＬＧＲを形成するという本実施の形態１における第２特徴点によれば、接合ＦＥＴのオフ特性を向上できるという顕著な効果を得ることができる。
【００４８】
＜実施の形態１における接合ＦＥＴの製造方法＞
本実施の形態１における接合ＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００４９】
まず、図６に示すように、例えば、主面（表面）上にエピタキシャル層ＥＰＩが形成された半導体基板１Ｓを用意する。半導体基板１Ｓは、例えば、炭化シリコンを主成分とする材料から構成されており、エピタキシャル層ＥＰＩは、例えば、窒素に代表されるｎ型不純物を炭化シリコンに導入したｎ型半導体層から構成されている。
【００５０】
次に、図７に示すように、エピタキシャル層ＥＰＩの表面にソース領域ＳＲを形成する。具体的には、エピタキシャル層ＥＰＩの表面に、例えば、酸化シリコン膜からなるハードマスク膜ＨＭ１を形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ１をパターニングする。ハードマスク膜ＨＭ１のパターニングは、ソース形成領域を露出するように行なわれる。そして、パターニングしたハードマスク膜ＨＭ１をマスクにしたイオン注入法により、ｎ型半導体領域であるソース領域ＳＲを形成する。ソース領域ＳＲは、例えば、イオン注入法によって、窒素をエピタキシャル層ＥＰＩの表層部分に導入することにより形成される。
【００５１】
続いて、パターニングしたハードマスク膜ＨＭ１を除去した後、図８に示すように、エピタキシャル層ＥＰＩの表面に、例えば、酸化シリコン膜からなるハードマスク膜ＨＭ２を形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ２をパターニングする。ハードマスク膜ＨＭ２のパターニングは、溝形成領域を露出するように行なわれる。そして、図９に示すように、パターニングしたハードマスク膜ＨＭ２をマスクにしたエッチング技術により、エピタキシャル層ＥＰＩに複数の溝ＤＩＴを形成する。これらの溝ＤＩＴのそれぞれの深さは、ソース領域ＳＲの深さよりも深くなるように形成される。すなわち、一体的に形成されているソース領域ＳＲを貫通するように複数の溝ＤＩＴが形成され、これらの複数の溝ＤＩＴのそれぞれによって、一体的に形成されているソース領域ＳＲは、複数のソース領域ＳＲに分離される。この結果、ソース領域ＳＲを挟むように溝ＤＩＴが形成されることになる。そして、ソース領域ＳＲの下層であって、一対の溝ＤＩＴで挟まれたエピタキシャル層ＥＰＩの領域がチャネル領域ＣＨとなる。
【００５２】
次に、図１０に示すように、パターニングしたハードマスク膜ＨＭ２をマスクにしたイオン注入法（例えば、垂直イオン注入法）により、溝ＤＩＴの底部下に、ｎ型半導体領域であるカウンタドープ領域ＣＮＲを形成する。カウンタドープ領域ＣＮＲは、例えば、窒素に代表されるｎ型不純物をエピタキシャル層ＥＰＩ内に導入することにより形成される。このとき、カウンタドープ領域ＣＮＲは、溝ＤＩＴの底部下だけでなく、溝ＤＩＴの側面にも形成される。
【００５３】
その後、図１１に示すように、パターニングしたハードマスク膜ＨＭ２を覆うように、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングを施すことにより、ハードマスク膜ＨＭ２および溝ＤＩＴの側面にオフセットスペーサＯＳを形成する。そして、側面にオフセットスペーサＯＳを形成したハードマスク膜ＨＭ２をマスクにしたイオン注入法（例えば、垂直イオン注入法）により、ｐ型半導体領域である低濃度ゲート領域ＬＧＲおよび低濃度ゲート引き出し領域ＬＧＰＲを形成する。低濃度ゲート領域ＬＧＲおよび低濃度ゲート引き出し領域ＬＧＰＲは、例えば、アルミニウムに代表されるｐ型不純物をエピタキシャル層ＥＰＩ内に導入することにより形成される。
【００５４】
このとき、ハードマスク膜ＨＭ２の側面にオフセットスペーサＯＳが形成されているため、低濃度ゲート領域ＬＧＲの幅は、カウンタドープ領域ＣＮＲの幅よりも狭くなる。この結果、チャネル領域ＣＨと低濃度ゲート領域ＬＧＲの間にカウンタドープ領域ＣＮＲが介在することになり、これによって、低濃度ゲート領域ＬＧＲとチャネル領域ＣＨとの境界領域に形成されるｐｎ接合の濃度プロファイルを急峻にすることができる。なお、低濃度ゲート領域ＬＧＲも、溝ＤＩＴの低部下だけでなく、溝の側面にも形成される。
【００５５】
続いて、図１２に示すように、側面にオフセットスペーサＯＳを形成したハードマスク膜ＨＭ２を覆うように、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングを施すことにより、ハードマスク膜ＨＭ２および溝ＤＩＴの側面にサイドウォールスペーサＳＷを形成する。そして、側面にオフセットスペーサＯＳとサイドウォールスペーサＳＷを形成したハードマスク膜ＨＭ２をマスクにしたイオン注入法（例えば、垂直イオン注入法）により、ｐ型半導体領域である高濃度ゲート領域ＨＧＲおよび高濃度ゲート引き出し領域ＨＧＰＲを形成する。高濃度ゲート領域ＨＧＲおよび高濃度ゲート引き出し領域ＨＧＰＲは、例えば、アルミニウムに代表されるｐ型不純物をエピタキシャル層ＥＰＩ内に導入することにより形成される。なお、高濃度ゲート領域ＨＧＲの不純物濃度は、低濃度ゲート領域ＬＧＲの不純物濃度よりも高い。同様に、高濃度ゲート引き出し領域ＨＧＰＲの不純物濃度は、低濃度ゲート引き出し領域ＬＧＰＲの不純物濃度よりも高い。このようにして、低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲからなるゲート領域ＧＲと、低濃度ゲート引き出し領域ＬＧＰＲと高濃度ゲート引き出し領域ＨＧＰＲからなるゲート引き出し領域ＧＰＲを形成することができる。
【００５６】
ここで、ハードマスク膜ＨＭ２の側面にサイドウォールスペーサＳＷが形成されているため、高濃度ゲート領域ＨＧＲの幅は、低濃度ゲート領域ＬＧＲの幅よりも狭くなる。このことから、高濃度ゲート領域ＨＧＲは、低濃度ゲート領域ＬＧＲに内包されるように形成されることになる。これにより、本実施の形態１における接合ＦＥＴの製造方法では、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないという第１特徴点の構成が実現されることになる。
【００５７】
本実施の形態１における接合ＦＥＴの製造方法では、ハードマスク膜ＨＭ２の側面にサイドウォールスペーサＳＷを形成して、このサイドウォールスペーサＳＷに自己整合するように高濃度ゲート領域ＨＧＲを形成している。このことから、本実施の形態１によれば、マスクの合わせ精度を必要とせずに低濃度ゲート領域ＬＧＲに内包される高濃度ゲート領域ＨＧＲを形成することができる。したがって、マスクの合わせ精度に起因するマージンを確保する必要がなく、接合ＦＥＴの高密度化を実現できる利点が得られる。
【００５８】
このように本実施の形態１における接合ＦＥＴの製造方法では、まず、パターニングしたハードマスク膜ＨＭ２をマスクにしたエッチング技術により、ソース領域ＳＲに整合した溝ＤＩＴを形成し、かつ、このハードマスク膜ＨＭ２をマスクにしたイオン注入法により、カウンタドープ領域ＣＮＲを形成している。そして、ハードマスク膜ＨＭ２の側面にオフセットスペーサＯＳを形成した状態でのイオン注入法により、低濃度ゲート領域ＬＧＲを形成している。さらに、オフセットスペーサＯＳを形成したハードマスク膜ＨＭ２の側面にサイドウォールスペーサＳＷを形成した状態でのイオン注入法により、高濃度ゲート領域ＨＧＲを形成している。このため、基本的に同一のハードマスク膜ＨＭ２を利用して、溝ＤＩＴとカウンタドープ領域ＣＮＲと低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲが形成される。このことから、ソース領域ＳＲに自己整合して、溝ＤＩＴとカウンタドープ領域ＣＮＲと低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲとを形成することができる。すなわち、本実施の形態１における接合ＦＥＴの方法によれば、溝ＤＩＴとカウンタドープ領域ＣＮＲと低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲとを別々のマスクを用いて形成していないため、別々のマスクを使用する場合の合わせずれを考慮したマージンを確保する必要がなく、互いに隣接する接合ＦＥＴを高密度に配置することができる。つまり、本実施の形態１における接合ＦＥＴの製造方法によれば、接合ＦＥＴの高密度化に対応しながら、高濃度ゲート領域ＨＧＲを低濃度ゲート領域ＬＧＲに内包するという第１特徴点の構成を実現することができる。
【００５９】
次に、側面にオフセットスペーサＯＳとサイドウォールスペーサＳＷを形成したハードマスク膜ＨＭ２を除去した後、図１３に示すように、エピタキシャル層ＥＰＩの表面に、例えば、酸化シリコン膜からなるハードマスク膜ＨＭ３を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ３をパターニングする。ハードマスク膜ＨＭ３のパターニングは、ウェル形成領域を露出するように行なわれる。そして、パターニングしたハードマスク膜ＨＭ３をマスクにしたイオン注入法により、ゲート引き出し領域ＧＰＲに接するウェルＷＬを形成する。このウェルＷＬは、例えば、アルミニウムに代表されるｐ型不純物を炭化シリコンに導入したｐ型半導体領域から構成される。
【００６０】
続いて、パターニングしたハードマスク膜ＨＭ３を除去した後、図１４に示すように、高濃度ゲート領域ＨＧＲ上にシリサイド層ＳＬを形成し、かつ、高濃度ゲート引き出し領域ＨＧＰＲ上にシリサイド層ＳＬを形成する。同様に、ゲート引き出し領域ＧＰＲの外側に存在するガードリング形成領域にもシリサイド層ＳＬを形成する。さらに、ソース領域ＳＲにもシリサイド層ＳＬを形成する。具体的には、エピタキシャル層ＥＰＩの表面に、例えば、酸化シリコン膜からなる絶縁膜ＩＦ１を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦ１をパターニングする。絶縁膜ＩＦ１のパターニングは、シリサイド層形成領域を露出するように行なわれる。すなわち、ソース領域ＳＲ上と、高濃度ゲート領域ＨＧＲ上と、高濃度ゲート引き出し領域ＨＧＰＲ上と、ガードリング形成領域上は、絶縁膜ＩＦ１から露出することになる。その後、パターニングした絶縁膜ＩＦ１を覆うように、例えば、スパッタリング法を使用することにより、ニッケル（Ｎｉ）膜を形成する。これにより、ソース領域ＳＲ上と、高濃度ゲート領域ＨＧＲ上と、高濃度ゲート引き出し領域ＨＧＰＲ上と、ガードリング形成領域上には、ニッケル膜が直接接触することになる。そして、シリサイド化のためのアニール（熱処理）を施すことにより、シリサイド層ＳＬを形成する。このようにして、高濃度ゲート領域ＨＧＲ上にシリサイド層ＳＬを形成し、かつ、高濃度ゲート引き出し領域ＨＧＰＲ上にシリサイド層ＳＬを形成することができる。同様に、ガードリング形成領域にもシリサイド層ＳＬを形成することができる。さらに、ソース領域ＳＲにもシリサイド層ＳＬを形成することができる。
【００６１】
次に、図１５に示すように、エピタキシャル層ＥＰＩ上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬをパターニングする。層間絶縁膜ＩＬのパターニングは、ソース領域ＳＲを開口し、かつ、高濃度ゲート引き出し領域ＨＧＰＲ上に形成されているシリサイド層ＳＬの一部を開口し、かつ、ガードリング形成領域に形成されているシリサイド層ＳＬの一部を開口するように行なわれる。
【００６２】
その後、図１６に示すように、パターニングした層間絶縁膜ＩＬを覆うように、例えば、スパッタリング法を使用することにより、チタン膜と窒化チタン膜からなるバリア導体膜を形成し、このバリア導体膜上にアルミニウム膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、バリア導体膜とアルミニウム膜からなる積層膜をパターニングすることにより、ソース領域ＳＲと電気的に接続されるソース電極ＳＥを形成する。同様に、ゲート引き出し領域ＧＰＲと電気的に接続されるゲート引き出し電極ＧＰＥを形成するとともに、ガードリング形成領域に形成されているシリサイド層ＳＬと電気的に接続されるガードリングＧＵＲを形成する。
【００６３】
続いて、図１７に示すように、ソース電極ＳＥとゲート引き出し電極ＧＰＥとガードリングＧＵＲを覆うように、例えば、ポリイミド樹脂膜からなる表面保護膜ＰＡＳを形成する。以上のようにして、本実施の形態１における接合ＦＥＴを製造することができる。
【００６４】
（実施の形態２）
前記実施の形態１では、ハードマスク膜ＨＭ２の側面にオフセットスペーサＯＳを形成して低濃度ゲート領域ＬＧＲを形成し、さらに、オフセットスペーサＯＳの外側にサイドウォールスペーサＳＷを形成して高濃度ゲート領域ＨＧＲを形成する例について説明した。本実施の形態２では、別々のハードマスク膜を使用して、低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲを形成する例について説明する。
【００６５】
まず、図１８に示すように、溝ＤＩＴを形成したエピタキシャル層ＥＰＩ上にハードマスク膜ＨＭ４を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ４をパターニングする。ハードマスク膜ＨＭ４のパターニングは、図１０に示すハードマスク膜ＨＭ２の開口部よりも狭い開口部を有するように行なわれる。その後、パターニングしたハードマスク膜ＨＭ４をマスクとしたイオン注入法により、低濃度ゲート領域ＬＧＲおよび低濃度ゲート引き出し領域ＬＧＰＲを形成する。このとき、図１０に示すハードマスク膜ＨＭ２の開口部よりも、図１８に示すハードマスク膜ＨＭ４の開口部の方が狭いため、図１８に示すように、低濃度ゲート領域ＬＧＲの幅は、カウンタドープ領域ＣＮＲの幅よりも狭くなるように形成される。
【００６６】
続いて、図１９に示すように、低濃度ゲート領域ＬＧＲの形成領域よりも狭い領域を開口するハードマスク膜ＨＭ５を形成し、このハードマスク膜ＨＭ５をマスクにして、一対の溝ＤＩＴのそれぞれの底部下に、高濃度ゲート領域ＨＧＲおよび高濃度ゲート引き出し領域ＨＧＰＲを形成する。具体的には、溝ＤＩＴを形成したエピタキシャル層ＥＰＩ上にハードマスク膜ＨＭ５を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ５をパターニングする。ハードマスク膜ＨＭ５のパターニングは、図１８に示すハードマスク膜ＨＭ４の開口部よりも狭い開口部を有するように行なわれる。その後、パターニングしたハードマスク膜ＨＭ５をマスクとしたイオン注入法により、高濃度ゲート領域ＨＧＲおよび高濃度ゲート引き出し領域ＨＧＰＲを形成する。このようにして、本実施の形態２における接合ＦＥＴの製造方法においても、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないという第１特徴点の構成が実現されることになる。その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における接合ＦＥＴを製造することができる。
【００６７】
（実施の形態３）
本実施の形態３では、イオン注入法による注入角度を変えて低濃度ゲート領域ＬＧＲと高濃度ゲート領域ＨＧＲとを形成する例について説明する。
【００６８】
まず、図２０に示すように、溝ＤＩＴを形成する際に使用したハードマスク膜ＨＭ２をそのままマスクに使用した垂直イオン注入法により、高濃度ゲート領域ＨＧＲを形成する。その後、図２１に示すように、ハードマスク膜ＨＭ２をそのままマスクに使用した斜めイオン注入法により、低濃度ゲート領域ＬＧＲを形成する。このようにして、本実施の形態３における接合ＦＥＴの製造方法においても、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないという第１特徴点の構成を実現することができる。その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態３における接合ＦＥＴを製造することができる。ここで、本実施の形態３では、垂直イオン注入法により、高濃度ゲート領域ＨＧＲを形成した後に、斜めイオン注入法により、低濃度ゲート領域ＬＧＲを形成する例について説明しているが、本実施の形態３の技術的思想は、これに限らず、例えば、斜めイオン注入法により、低濃度ゲート領域ＬＧＲを形成した後に、垂直イオン注入法により、高濃度ゲート領域ＨＧＲを形成するように構成してもよい。
【００６９】
なお、本実施の形態３における接合ＦＥＴの製造方法の前記実施の形態１と対比した利点としては、オフセットスペーサＯＳやサイドウォールスペーサＳＷを形成しなくても第１特徴点を実現することができる点を挙げることができる。同様に、本実施の形態３における接合ＦＥＴの製造方法の前記実施の形態２と対比した利点としては、複数の異なるハードマスク膜を形成しなくても第１特徴点を実現することができる点を挙げることができる。すなわち、本実施の形態３における接合ＦＥＴの製造方法によれば、前記実施の形態１や前記実施の形態２に比べて、簡略化した工程で、第１特徴点および第２特徴点の構成を実現できるという利点が得られる。
【００７０】
（実施の形態４）
本実施の形態４では、絶縁膜を堆積した状態でのイオン注入法により、高濃度ゲート領域ＨＧＲを形成する例について説明する。
【００７１】
まず、図２２に示すように、溝ＤＩＴを形成する際に使用したハードマスク膜ＨＭ２をそのままマスクに使用したイオン注入法（例えば、垂直イオン注入法）により、低濃度ゲート領域ＬＧＲを形成する。
【００７２】
その後、図２３に示すように、溝ＤＩＴを形成したエピタキシャル層ＥＰＩ上に絶縁膜ＩＦ２を形成する。そして、この絶縁膜ＩＦ２を形成した状態のままでイオン注入法（例えば、垂直イオン注入法）を実施することにより、高濃度ゲート領域ＨＧＲを形成する。すなわち、ハードマスク膜ＨＭ２上から一対の溝ＤＩＴのそれぞれの内壁にわたる絶縁膜ＩＦ２を形成し、その後、内壁に絶縁膜ＩＦ２を形成した一対の溝ＤＩＴのそれぞれの底部下に、高濃度ゲート領域ＨＧＲを形成する。このとき、図２３に示すように、溝ＤＩＴの側面近傍では、絶縁膜ＩＦ２の実効的な膜厚が厚くなる結果、この溝ＤＩＴの側面近傍の領域ではイオン注入が行なわれない。これにより、本実施の形態４における接合ＦＥＴの製造方法においても、高濃度ゲート領域ＨＧＲが低濃度ゲート領域ＬＧＲに内包されており、高濃度ゲート領域ＨＧＲは、チャネル領域ＣＨ（カウンタドープ領域ＣＮＲ）と直接接触しないという第１特徴点の構成を実現することができる。その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態４における接合ＦＥＴを製造することができる。
【００７３】
本実施の形態４における接合ＦＥＴの製造方法によれば、堆積した絶縁膜ＩＦ２に対して異方性エッチングを施すことによりサイドウォールスペーサＳＷを形成する工程を省略することができるため、前記実施の形態１に比べて、簡略化した工程で、第１特徴点および第２特徴点の構成を実現できるという利点が得られる。
【００７４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７５】
前記実施の形態では、炭化シリコンを主成分とする接合ＦＥＴを例に挙げて説明したが、本明細書で説明している新規な技術的思想は、これに限らず、例えば、シリコンを主成分とする接合ＦＥＴにも幅広く適用することができる。
【符号の説明】
【００７６】
１Ｓ  半導体基板
ＣＨ  チャネル領域
ＣＮＲ  カウンタドープ領域
ＤＥ  ドレイン電極
ＤＩＴ  溝
ＤＰＬ  空乏層
ＥＰＩ  エピタキシャル層
ＧＰＥ  ゲート引き出し電極
ＧＰＲ  ゲート引き出し領域
ＧＲ  ゲート領域
ＧＵＲ  ガードリング
ＨＧＰＲ  高濃度ゲート引き出し領域
ＨＧＲ  高濃度ゲート領域
ＨＭ１  ハードマスク膜
ＨＭ２  ハードマスク膜
ＨＭ３  ハードマスク膜
ＨＭ４  ハードマスク膜
ＨＭ５  ハードマスク膜
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＩＬ  層間絶縁膜
ＬＧＰＲ  低濃度ゲート引き出し領域
ＬＧＲ  低濃度ゲート領域
ＯＳ  オフセットスペーサ
ＰＡＳ  表面保護膜
ＳＥ  ソース電極
ＳＬ  シリサイド層
ＳＲ  ソース領域
ＳＷ  サイドウォールスペーサ
ＷＬ  ウェル
【図１】
2015138919.tif 000003
【図２】
2015138919.tif 000004
【図３】
2015138919.tif 000005
【図４】
2015138919.tif 000006
【図５】
2015138919.tif 000007
【図６】
2015138919.tif 000008
【図７】
2015138919.tif 000009
【図８】
2015138919.tif 000010
【図９】
2015138919.tif 000011
【図１０】
2015138919.tif 000012
【図１１】
2015138919.tif 000013
【図１２】
2015138919.tif 000014
【図１３】
2015138919.tif 000015
【図１４】
2015138919.tif 000016
【図１５】
2015138919.tif 000017
【図１６】
2015138919.tif 000018
【図１７】
2015138919.tif 000019
【図１８】
2015138919.tif 000020
【図１９】
2015138919.tif 000021
【図２０】
2015138919.tif 000022
【図２１】
2015138919.tif 000023
【図２２】
2015138919.tif 000024
【図２３】
2015138919.tif 000025