(57)【要約】【課題】隣接ビット線とのカップリングノイズによるビット線の電位変動を抑制する。【解決手段】半導体記憶装置１は、複数のビット線のいずれかと接続可能なメモリセルを縦横に配置したメモリセルアレイと、複数のビット線同士のカップリングノイズを抑制するキャパシタンスを有し、複数のビット線のうち少なくとも一つに付加される容量と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のビット線のいずれかと接続可能なメモリセルを縦横に配置したメモリセルアレイと、
前記複数のビット線同士のカップリングノイズを抑制するキャパシタンスを有し、前記複数のビット線のうち少なくとも一つに付加される容量と、を備える半導体記憶装置。
【請求項２】
前記容量は、前記メモリセルにデータを記憶するためにセルトランジスタのドレインまたはソースに接続されるビット線以外のビット線に付加される請求項１に記載の半導体記憶装置。
【請求項３】
前記容量は、前記複数のビット線に交差する方向に延びフローティング状態の導電層に前記複数のビット線のうち少なくとも一つを接続するコンタクトを用いて形成される請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数のビット線は、各メモリセルに対して設けられる奇数本のビット線であり、
前記容量は、前記奇数本のビット線のうち、中央に配置されるビット線に付加される請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
各メモリセルに記憶されたデータを前記奇数本のビット線を介して読み出す読出し回路を備え、
前記中央に配置されるビット線が当該メモリセルのセルトランジスタのドレインまたはソースに接続されたときに、前記奇数本のビット線のうち前記中央に配置されるビット線以外のビット線の電位にかかわらず、前記読み出し回路から読み出されるデータが一意に定まるように、各メモリセルにデータが記憶される請求項４に記載の半導体記憶装置。
【請求項６】
前記複数のビット線のうち少なくとも一つのビット線の電位が下がり始めてから下がり切る前までの所定期間、当該ビット線の電位を上昇させる電位保持回路を備える請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記複数のビット線のうち２本のビット線の一方の電位が他方の電位よりも下がると、前記一方のビット線の電位を引き上げる電位上昇回路を備える請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項８】
前記メモリセルは、マスクＲＯＭ（Read Only Memory）セルである請求項１乃至７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、多値データを記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
マスクＲＯＭの動作速度は、セルトランジスタのゲート幅に依存することが知られている。１個のセルトランジスタに接続されるビット線の数を増やすほど、ゲート幅が広くなるため、動作速度の向上が図れる。そこで、例えば、１個のセルトランジスタに３本のビット線を接続して、各ビット線をセルトランジスタに接続するか否かで４値のデータを記憶するようにしたマスクＲＯＭが提案されている。
【０００３】
しかしながら、一つのセルトランジスタに複数のビット線を接続すると、複数のビット線間のカップリングノイズの影響を受けて隣接ビット線の電位が変化してしまう。特に、最近のマスクＲＯＭは、低電圧で駆動しており、隣接ビット線の電位変動により、次段回路の動作閾値を超えてしまうおそれがあり、誤動作の要因になりうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−６９８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、隣接ビット線とのカップリングノイズによるビット線の電位変動を抑制可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、複数のビット線のいずれかと接続可能なメモリセルを縦横に配置したメモリセルアレイと、
前記複数のビット線同士のカップリングノイズを抑制するキャパシタンスを有し、前記複数のビット線のうち少なくとも一つに付加される容量と、を備える半導体記憶装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態による半導体記憶装置１の要部を示すブロック図。
【図２】ビアコンタクト９の一例を示すレイアウトパターン図。
【図３】メモリセル６に記憶されるデータＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃと読出し回路４の出力データＯｕｔ０、Ｏｕｔ１との論理を示す真理値表の図。
【図４】（ａ）〜（ｃ）はメモリセルのビアコンタクトの接続位置を示す図。
【図５】カップリングノイズを説明する図。
【図６】第２の実施形態の真理値表の図。
【図７】第２の実施形態による半導体記憶装置１の要部の回路図。
【図８】メタル第３層内の導電層２１とビット線ＢＬ＿Ｂとをビアコンタクト９で接続したものをカップリングノイズ対策用の容量５とする例を示す図。
【図９】第４の実施形態による半導体記憶装置１の要部の回路図。
【図１０】（ａ）と（ｂ）は第５の実施形態による半導体記憶装置１の要部の回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体記憶装置内の特徴的な構成および動作を中心に説明するが、半導体記憶装置には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【０００９】
（第１の実施形態）
図１は第１の実施形態による半導体記憶装置１の要部を示すブロック図であり、マスクＲＯＭの概略構成を示している。図１の半導体記憶装置１は、メモリセルアレイ２と、カラム選択トランジスタ３と、読出し回路４と、カップリングノイズ対策用の容量５とを備えている。
【００１０】
メモリセルアレイ２は、ロウ方向に配置される複数のワード線ＷＬｎ（例えばＷＬ０〜ＷＬ１２７）と、カラム方向に配置される複数のビット線ＢＬと、ロウ方向およびカラム方向に配置される複数のメモリセル６とを有する。
【００１１】
各メモリセル６は、セルトランジスタ７と、３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃとを有する。セルトランジスタ７のドレイン（ソースの場合もありうる）に左端のビット線ＢＬ＿Ａを接続するか、中央のビット線ＢＬ＿Ｂを接続するか、右端のビット線ＢＬ＿Ｃを接続するか、３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃのいずれも接続しないかにより、４値のデータを各メモリセル６に記憶することができる。
【００１２】
セルトランジスタ７のドレインと３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃとは互いに上下別の層に形成されているため、ビアコンタクト９を介して接続されることになる。
【００１３】
図２はビアコンタクト９の一例を示すレイアウトパターン図である。図２では、縦（カラム）方向に３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃが配置され、横（ロウ）方向にワード線ＷＬｎと、メタル第１層と同一レイヤに形成されるトランジスタのドレイン配線層８とが配置されている。ワード線ＷＬｎおよびメタル第１層の下方には拡散層が形成されるアクティブ領域１０が配置されている。メモリセル６に特定のデータを記憶するためのビアコンタクト９は、いずれかのビット線とドレイン配線層８とを接続するものである。また、アクティブ領域１０とドレイン配線層８とはビアコンタクト１１で接続されている。なお、ワード線ＷＬｎは、メタル第１層とアクティブ領域１０の間に配置されるポリシリコン層で形成される。また、ビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃは、メタル第２層と同一レイヤに形成される。
【００１４】
なお、各メモリセル６に設けられるビット線の本数は３本に限定されない。ビット線の本数を増やすほど、セルトランジスタ７のゲート幅は広がるため、高速読出しが可能となる。ただし、ビット線の本数が増えると、読出し回路４の構成が複雑になり、メモリセル６から読み出したデータが読出し回路４を通過するのに要する信号伝搬遅延時間が長くなるおそれがある。
【００１５】
メモリセルアレイ２と読出し回路４との間には、カラム選択トランジスタ３が設けられており、メモリセルアレイ２内のデータは、カラム単位（例えば１バイト）で読み出される。
【００１６】
読出し回路４は、各メモリセル６から読み出した４値のデータを２ビットの出力データＯｕｔ０、Ｏｕｔ１に変換する。本実施形態の読出し回路４は、３つのインバータ１１〜１３と、３つのＰＭＯＳトランジスタ１４〜１６と、２つのＮＯＲゲート１７，１８とを有する。各インバータ１１〜１３は、対応するビット線の電位を反転する。各ＰＭＯＳトランジスタ１４〜１６は、対応するインバータ１１〜１３の出力がロウレベルのときにそのインバータの入力論理を保持する動作を行う。右端のビット線ＢＬ＿Ｃに対応するインバータ１３の出力は、２つのＮＯＲゲート１７，１８に入力される。左端のビット線ＢＬ＿Ａに対応するインバータ１１の出力は左側のＮＯＲゲート１７に入力され、中央のビット線ＢＬ＿Ｂに対応するインバータ１２の出力は右側のＮＯＲゲート１８に入力される。
【００１７】
図３はメモリセル６に記憶されるデータＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃと読出し回路４の出力データＯｕｔ０、Ｏｕｔ１との論理を示す真理値表である。メモリセル６に記憶されるデータが１のビット線についてはセルトランジスタ７のドレインと接続されず、０のビット線についてはセルトランジスタ７のドレインと接続される。
【００１８】
例えば、メモリセル６に記憶されるデータＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃが（０１１）の場合は、図４（ａ）のように、ビット線ＢＬ＿Ａのみがセルトランジスタ７のドレインに接続され、（１０１）の場合は、図４（ｂ）のように、ビット線ＢＬ＿Ｂのみがセルトランジスタ７のドレインに接続され、（１１０）の場合は、図４（ｃ）のように、ビット線ＢＬ＿Ｃのみがセルトランジスタ７のドレインに接続される。
【００１９】
読出し回路４は、図３の真理値表の出力データＯｕｔ０、Ｏｕｔ１を出力するような論理演算を行う回路であり、読出し回路４内の具体的な回路構成は図１に示したものに限定されない。また、読出し回路４の出力データＯｕｔ０、Ｏｕｔ１の論理も図３の真理値表に限定されない。読出し回路４の具体的な回路構成は、メモリセル６に記憶される４値のデータと、２ビットの出力データのビット列との対応関係により変わりうる。
【００２０】
ただし、図１の回路では、ＮＯＲゲート１７，１８を用いることで、ゲート段数を削減して、信号伝搬時間の短縮を図っており、できるだけゲート段数を減らすような回路を組むのが望ましい。
【００２１】
図１の回路は、セルトランジスタ７のドレインを左端のビット線ＢＬ＿Ａに接続し、中央のビット線ＢＬ＿Ｂと右端のビット線ＢＬ＿Ｃにそれぞれ容量５を接続する例を示している。これらの容量５は、複数のビット線間のカップリングノイズを抑制するためのものであり、以下では、カップリングノイズ対策用の容量５と呼ぶ。
【００２２】
図５はカップリングノイズを説明する図である。図５では簡略化のために隣接する２本の配線間のカップリングノイズを示している。図５では、これら２本の配線ｂ１、ｂ２の間のカップリング容量をＣ２とし、各ビット線ｂ１、ｂ２と接地ノードとの間の容量をＣ１、Ｃ３としている。これら容量Ｃ１、Ｃ３は、カップリング容量Ｃ２以外のすべての容量であり、配線容量なども含んでいる。
【００２３】
図５の配線ｂ１の電位が急激に下がって電位Ｖ１になったとすると、隣接する配線ｂ２の電位もΔＶｘだけ下がる。このΔＶｘは、Ｖ１×Ｃ２／（Ｃ２＋Ｃ３）で表される。（Ｃ２＋Ｃ３）は、配線ｂ２が有する全容量である。上述した式からわかるように、隣接するビット線ｂ１とのカップリングノイズによる配線ｂ２の電位変動分ΔＶｘは、カップリング容量Ｃ２を配線ｂ２の全容量（Ｃ２＋Ｃ３）で割った値に依存する。これはすなわち、配線ｂ２の全容量（Ｃ２＋Ｃ３）を増やせば、電位変動分ΔＶｘが小さくなることを意味する。
【００２４】
そこで、本実施形態では、カップリングノイズの影響を受けると思われるビット線に対して、カップリングノイズ対策用の容量５を付加して、このビット線の電位変動を抑制する。この容量５は、カップリングノイズを抑制するのに十分なキャパシタンスを有する。
【００２５】
カップリングノイズ対策用の容量５は、物理的なキャパシタをビット線に接続してもよいし、ビット線と他の導電層とをビアコンタクトで接続したときに形成される寄生容量や配線容量などでもよいし、メモリセルと同形状のレイアウトをダミーとして配置し、メモリセルと同様にビアコンタクトで接続して形成される寄生容量や配線容量などを使用してもよい。また、メモリセル６にデータを記憶するために、特定のビット線とセルトランジスタ７のドレインとをビアコンタクト９で接続した場合には、このビアコンタクト９による寄生容量や配線容量などがカップリングノイズ対策用の容量５としても機能する。よって、特定のデータを記憶するためにセルトランジスタ７のドレインにビアコンタクト９を接続したビット線については、別個のカップリングノイズ対策用の容量５を形成しなくてもよい。
【００２６】
また、カラム方向すなわちビット線方向に隣接するメモリセル６について、ビット線にカップリングノイズ対策用の容量５を付加したり、あるいは特定のデータを記憶するために特定のビット線にビアコンタクト９を接続した場合は、そのビット線については、新たにカップリングノイズ対策用の容量５を形成しなくてもよい場合がある。そのビット線がカップリングノイズの影響を受けるおそれは少ないと考えられるためである。
【００２７】
このように、第１の実施形態では、カップリングノイズの影響を受けると思われるビット線にカップリングノイズ対策用の容量５を付加するため、このビット線に隣接するビット線の電位が大きく下がったとしても、それに引きづられて電位が下がるおそれがなくなり、カップリングノイズを抑制できる。
【００２８】
（第２の実施形態）
上述した第１の実施形態では、カップリングノイズ対策用の容量５を付加するビット線の種類を特定していなかったが、以下に説明する第２の実施形態では、奇数本のビット線のうち中央のビット線ＢＬ＿Ｂのみに、カップリングノイズ対策用の容量５を付加するものである。
【００２９】
例えば、各メモリセル６に３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃが配置されている場合、中央のビット線ＢＬ＿Ｂがハイレベルからロウレベルになるときに、出力データＯｕｔ０、Ｏｕｔ１の論理状態が両側の２本のビット線の電位レベルには依存しないようにすれば、中央のビット線ＢＬ＿Ｂがハイレベルからロウレベルになって、それに引きづられてその両側のビット線の電位が変動したとしても、出力データＯｕｔ０、Ｏｕｔ１との論理状態は一意に決まるため、出力データＯｕｔ０、Ｏｕｔ１の論理が変化することはなく、実用上の問題は起きない。よって、両側のビット線にカップリングノイズ対策用の容量５を付加する必要はない。この場合、中央のビット線ＢＬ＿Ｂのみにカップリングノイズ対策用の容量５を付加すればよいため、容量を付加する個数を削減でき、製造が容易になる。
【００３０】
中央のビット線ＢＬ＿Ｂがハイレベルからロウレベルになるときに、出力データＯｕｔ０、Ｏｕｔ１との論理状態が両側の２本のビット線の電位レベルには依存しないようにするには、メモリセル６に記憶されるデータと読出し回路４から読み出される出力データとの関係を示す真理値表を例えば図６のようにすることが考えられる。
【００３１】
図６の真理値表は、図３の真理値表と比べて、読出し回路４の出力データＯｕｔ０、Ｏｕｔ１の論理が一部異なっている。図６では、メモリセル６に記憶されたデータＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃが（１０１）のときに出力データＯｕｔ０、Ｏｕｔ１が００になり、（１１０）のときに１０になるようにしている。すなわち、図６の真理値表によれば、中央のビット線ＢＬ＿Ｂがロウレベルのときは、その両側のビット線ＢＬ＿Ａ、ＢＬ＿Ｃの電位レベルによらず、読出しデータＯｕｔ０、Ｏｕｔ１は００になる。すなわち、中央のビット線ＢＬ＿Ｂの電位がロウレベルになると、読出しデータＯｕｔ０、Ｏｕｔ１が一意に決定される。このため、ビット線ＢＬ＿Ｂの電位がハイレベルからロウレベルに下がり、それに引きづられてビット線ＢＬ＿Ａ、ＢＬ＿Ｃの電位が下がったとして、読出しデータＯｕｔ０、Ｏｕｔ１の論理が変化するおそれはなく、誤動作を防止できる。例えば、図３の真理値表に従って動作する図１の読出し回路４の場合、中央のビット線ＢＬ＿Ｂの電位がロウレベルのときに、カップリングノイズによりビット線ＢＬ＿Ａの電位がロウレベルに引きづられると、読出しデータＯｕｔ０の論理は本来のハイレベルからロウレベルに変化してしまう。図６の真理値表では、そのようなことは起こりえない。
【００３２】
図７は第２の実施形態による半導体記憶装置１の要部の回路図である。図７の読出し回路４の回路構成は、図６の真理値表に従った論理演算を行う。図７の読出し回路４を図１の読出し回路４と比較すればわかるように、ＮＯＲゲート１７，１８の入力側の結線が一部変更されている。図７の読出し回路４においても、ＮＯＲゲート１７，１８を利用することで、ゲート段数を削減している。
【００３３】
第２の実施形態では、上述したように、中央のビット線ＢＬ＿Ｂの電位が変化した場合のカップリングノイズの影響で両側のビット線の電位が変化しても、読出しデータＯｕｔ０、Ｏｕｔ１の論理には影響が及ばないが、中央のビット線ＢＬ＿Ｂについては、第１の実施形態と同様に、カップリングノイズ対策用の容量５を付加する必要がある。この容量は、第１の実施形態と同様に、物理的なキャパシタをビット線ＢＬ＿Ｂに接続してもよいし、他の導電層とビアコンタクトで接続して寄生容量や配線容量等を増大させてもよい。
【００３４】
なお、メモリセル６に設けられるビット線の数は３本に限定されない。本実施形態では、中央のビット線ＢＬ＿Ｂのみにカップリングノイズ対策用の容量５を付加する点に特徴があるため、メモリセル６に設けられるビット線の総数は奇数本であればよい。
【００３５】
このように、第２の実施形態では、奇数本のビット線のうち中央のビット線ＢＬ＿Ｂの電位がハイレベルからロウレベルに変化したときに、その他のビット線の電位が変化したとしても、読出し回路４の出力データに影響を与えないように、読出し回路４内の論理を設定するため、中央のビット線ＢＬ＿Ｂのみにカップリングノイズ対策用の容量５を付加するだけでよくなり、カップリングノイズ対策を容易に行うことができる。
【００３６】
（第３の実施形態）
以下に説明する第３の実施形態は、カップリングノイズ対策用の容量５の形成箇所に特徴を持たせたものである。
【００３７】
上述した第１および第２の実施形態では、カップリングノイズ対策用の容量５の形成箇所を特に限定していなかったが、この容量５を形成しても、メモリセル６の面積ができるだけ広がらないようにするのが望ましい。
【００３８】
図８はメタル第３層（いわゆるＭ３層）に設けられるフローティング状態の導電層２１とビット線ＢＬ＿Ｂとをビアコンタクト９で接続したものをカップリングノイズ対策用の容量５とする例を示している。これら導電層２１、ビット線ＢＬ＿Ｂおよびビアコンタクト９による寄生容量や配線容量にて容量５が形成される。メタル第３層には、ワード線の裏打ち層２０が設けられており、ワード線の裏打ち層２０の合間に上述した導電層２１を設ける。これにより、メモリセル６の面積を広げることなく、カップリングノイズ対策用の容量５を形成できる。
【００３９】
なお、メタル第３層以外の層に、フローティング状態の導電層２１を形成する空き領域があれば、この空き領域内に導電層２１を形成して、ビアコンタクト９でビット線と接続してもよい。
【００４０】
このように、第３の実施形態では、カップリングノイズ対策用の容量５を形成するためのフローティング状態の導電層２１を、メタル第３層などの空き領域に形成するため、この導電層２１とビット線とをビアコンタクト９で接続することで、容易にカップリングノイズ対策用の容量５を形成できる。また、このビアコンタクト９は、メモリセル６単位で、必要に応じて、所望のビット線と導電層２１とを接続するものであり、カップリングノイズ対策用の容量５を形成する場所の自由度が広がる。
【００４１】
（第４の実施形態）
以下に説明する第４の実施形態は、第１〜第３の実施形態のいずれかと組み合わせて実施可能なものであり、隣接するビット線とのカップリングノイズの影響で、電位レベルが変動したビット線の電位を、強制的に元に戻す制御を行うものである。
【００４２】
図９は第４の実施形態による半導体記憶装置１の要部の回路図である。図９の半導体記憶装置１は、メモリセル６内に設けられる複数のビット線の少なくとも一つに接続される電位保持回路２２を備えている。
【００４３】
電位保持回路２２は、対応するビット線の電位が下がり始めてから下がり切る前までの所定期間、このビット線の電位を引き上げる動作を行う。電位保持回路２２は、ビット線の電位を反転するインバータ２３と、インバータ２３の出力に応じてビット線の電位を保持する動作を行うＰＭＯＳトランジスタ２４とを有する。
【００４４】
例えば、電位保持回路２２の接続されたビット線の電位が、隣接するビット線とのカップリングノイズの影響で、下がり始めたとする。この場合、インバータ２３の出力は、まだロウレベルであることから、ＰＭＯＳトランジスタ２４はよりオン状態となるため、ビット線の電位を持ち上げるように動作する。一方、このビット線の電位が完全にロウレベルになった場合は、インバータ２３の出力はハイレベルになり、ＰＭＯＳトランジスタ２４はオフし、電位保持回路２２によるビット線の電位保持動作は行われない。このように、電位保持回路２２は、カップリングノイズの影響でビット線の電位が一時的に下がり始めてから、下がり切る前までの所定期間だけ、電位保持動作を行う。
【００４５】
図９の電位保持回路２２は、すべてのビット線に別個に設けてもよいし、第２の実施形態で説明したように、中央のビット線ＢＬ＿Ｂのみについてカップリングノイズ対策を行えばよい場合には、中央のビット線ＢＬ＿Ｂのみに電位保持回路２２を接続すればよい。
【００４６】
図９の電位保持回路２２は、メモリセル６とカラム選択トランジスタ３との間のビット線に接続されているが、カラム選択トランジスタ３と読出し回路４との間のビット線に電位保持回路２２を接続してもよい。
【００４７】
このように、第４の実施形態では、隣接ビット線とのカップリングノイズの影響で、ビット線の電位が下がり始めると、その電位を持ち上げる電位保持回路２２を設けるため、カップリングノイズの影響を最小限に留めることができる。
【００４８】
なお、電位保持回路２２は、上述した第１〜第３の実施形態で説明したカップリングノイズ対策用の容量５と合わせて設けてもよいし、この容量５をビット線に付加せずに、電位保持回路２２のみをビット線に付加してもよい。
【００４９】
（第５の実施形態）
以下に説明する第５の実施形態は、第４の実施形態の電位保持回路２２の代わりに、あるいは、電位保持回路２２とともに、メモリセル６内の少なくとも一つのビット線に接続されるものである。
【００５０】
図１０（ａ）は第５の実施形態による半導体記憶装置１の要部の回路図である。図１０（ａ）の半導体記憶装置１は、メモリセル６内に設けられる複数のビット線の少なくとも一つに接続される電位上昇回路２５を備えている。
【００５１】
電位上昇回路２５は、隣接するビット線の電位が下がると、目的とするビット線の電位を持ち上げるＰＭＯＳトランジスタ２６を有する。図１０（ａ）の例では、３本のビット線ＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃがあり、中央のビット線ＢＬ＿Ｂが電位を持ち上げるべきビット線である。ＰＭＯＳトランジスタ２６は２個設けられており、一つのＰＭＯＳトランジスタ２６のゲートは左端のビット線ＢＬ＿Ａに接続され、ドレインは中央のビット線ＢＬ＿Ｂに接続されている。もう一つのＰＭＯＳトランジスタ２６のゲートは右端のビット線ＢＬ＿Ｃに接続され、ドレインは中央のビット線ＢＬ＿Ｂに接続されている。
【００５２】
このように、２つのＰＭＯＳトランジスタ２６を設けることで、両端のビット線の少なくとも一方の電位が下がると、電位が下がったビット線にゲートが接続されるＰＭＯＳトランジスタ２６はオンする方向に動作し、中央のビット線ＢＬ＿Ｂの電位を持ち上げる動作が行われる。
【００５３】
図１０（ａ）の電位上昇回路２５によれば、両端のビット線の少なくとも一方の電位が下がった場合には、中央のビット線ＢＬ＿Ｂの電位を持ち上げる動作が行われるが、逆に、読出し動作により中央のビット線ＢＬ＿Ｂの電位が下がった場合、カップリングノイズの影響により、両端のビット線の電位も下がり、電位上昇回路２５により中央のビット線ＢＬ＿Ｂの電位を上げることになりかねない。そこで、図１０（ｂ）に示すように、ＰＭＯＳトランジスタ２６のソースと電源電圧ノードとを導通するか遮断するかを切り替える切替回路２７を設けて、両端のビット線よりも中央のビット線ＢＬ＿Ｂの電位が下がった場合は、切替回路２７を遮断して、ＰＭＯＳトランジスタ２６がオンしないようにしてもよい。切替回路２７が遮断すると、ＰＭＯＳトランジスタ２６のソース電位が不定となり、ＰＭＯＳトランジスタ２６がオンすることはない。
【００５４】
このように、第５の実施形態では、隣接ビット線とのカップリングノイズの影響で電位が下がる可能性のあるビット線と隣接ビット線との間に電位上昇回路２５を接続するため、隣接ビット線の電位が下がると、目的とするビット線の電位を上昇させることができ、カップリングノイズの影響を抑制できる。
【００５５】
電位上昇回路２５は、上述した第１〜第４の実施形態と任意に組み合わせて実施することができる。また、第１〜第４の実施形態は適用せずに、第５の実施形態の電圧上昇回路のみをビット線に接続してもよい。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１  半導体記憶装置、２  メモリセルアレイ、３  カラム選択トランジスタ、４  読出し回路、５  カップリングノイズ対策用の容量、６  メモリセル、７  セルトランジスタ、９  ビアコンタクト、２１  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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