(57)【要約】【課題】プロセッサをリスタートしても、プロセッサにブリッジを介して接続されたデバイスの動作に影響を与えずに、デバイスのリセットを制御できるようにする。【解決手段】プロセッサ３１と、プロセッサ３１に接続されたブリッジ３３−１（３３−２）と、ブリッジ３３−１（３３−２）に接続され、かつ、ブリッジ３３−１（３３−２）のリセット信号出力端子には未接続のデバイス３４−１（３４−２）と、プロセッサ３１に対するリセットの種類に応じて、デバイス３４−１（３４−２）のリセットを制御するコントローラ３５と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
ネットワークを伝送される伝送信号を処理する処理ユニットと、
前記処理ユニットの制御を行なう制御ユニットと、を備え、
前記制御ユニットは、
プロセッサと、
前記プロセッサに接続されたブリッジと、
前記ブリッジに接続され、かつ、前記ブリッジのリセット信号出力端子には未接続のデバイスと、
前記プロセッサに対するリセットの種類に応じて、前記デバイスのリセットを制御するコントローラと、
を備えた、伝送装置。
【請求項２】
前記コントローラは、
前記プロセッサに対する前記リセットが、前記制御ユニットの電源投入に応じて前記プロセッサが起動される時の第１のリセットであるか、前記電源投入後に前記プロセッサが再起動される時の第２のリセットであるか、を示すフラグ情報を保持する記憶部を備え、
前記フラグ情報が前記第１のリセットを示す場合に、前記デバイスに対する設定を実施し、前記フラグ情報が前記第２のリセットを示す場合に、前記デバイスに対する設定を実施しない、請求項１に記載の伝送装置。
【請求項３】
前記プロセッサは、
前記ブリッジと前記デバイスとの間のバスを用いた新規の通信を停止してから、所定時間経過後に、前記コントローラに対して前記プロセッサのリセットを要求する、請求項１又は２に記載の伝送装置。
【請求項４】
前記デバイスは、前記処理ユニットへ前記伝送信号の経路情報を転送するスイッチデバイスである、請求項１〜３のいずれか１項に記載の伝送装置。
【請求項５】
前記デバイスは、前記処理ユニットへクロック信号を供給するクロック生成デバイスである、請求項１〜４のいずれか１項に記載の伝送装置。
【請求項６】
プロセッサと、
前記プロセッサに接続されたブリッジと、
前記ブリッジに接続され、かつ、前記ブリッジのリセット信号出力端子には未接続のデバイスと、
前記プロセッサに対するリセットの種類に応じて、前記デバイスのリセットを制御するコントローラと、
を備えた、制御ユニット。
【請求項７】
前記コントローラは、
前記プロセッサに対する前記リセットが、前記制御ユニットの電源投入に応じて前記プロセッサが起動される時の第１のリセットであるか、前記電源投入後に前記プロセッサが再起動される時の第２のリセットであるか、を示すフラグ情報を保持する記憶部を備え、
前記フラグ情報が前記第１のリセットを示す場合に、前記デバイスに対する設定を実施し、前記フラグ情報が前記第２のリセットを示す場合に、前記デバイスに対する設定を実施しない、請求項６に記載の制御ユニット。
【請求項８】
前記プロセッサは、
前記ブリッジと前記デバイスとの間のバスを用いた新規の通信を停止してから、所定時間経過後に、前記コントローラに対して前記プロセッサのリセットを要求する、請求項６又は７に記載の制御ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置および制御ユニットに関する。
【背景技術】
【０００２】
ＰＣＩ（Peripheral Component Interconnect）バスシステムの従来技術として、下記の特許文献１や特許文献２に記載された技術が知られている。
【０００３】
特許文献１及び２には、ＰＣＩバスに、複数のデバイスと、ＣＰＵに接続されたブリッジ（ホストブリッジ、あるいは、バスブリッジ）と、が接続されたバスシステムが記載されている。
【０００４】
特許文献１は、複数のデバイスのいずれかに異常が生じた場合に、ホストブリッジが、正常動作しているデバイスに対する影響がなるべく小さくなるようにしながら、異常デバイスの再立ち上げを迅速に行なうことを記載している。
【０００５】
特許文献２は、バスブリッジと複数のデバイスのそれぞれとの間に専用のリセット信号線を設け、バスブリッジが、複数のデバイスに対して選択的にリセット信号を与えることを記載している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１２２３３７号公報
【特許文献２】特開２０００−２５９５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び２には、例えばＣＰＵの再起動（リスタート）に伴ってＣＰＵとブリッジとの間のリンクがダウンした場合の動作について何ら検討、言及されていない。
【０００８】
本発明の目的の１つは、プロセッサをリスタートしても、プロセッサにブリッジを介して接続されたデバイスの動作に影響を与えずに、デバイスのリセットを制御できるようにすることにある。
【課題を解決するための手段】
【０００９】
伝送装置の一態様は、ネットワークを伝送される伝送信号を処理する処理ユニットと、前記処理ユニットの制御を行なう制御ユニットと、を備え、前記制御ユニットは、プロセッサと、前記プロセッサに接続されたブリッジと、前記ブリッジに接続され、かつ、前記ブリッジのリセット信号出力端子には未接続のデバイスと、前記プロセッサに対するリセットの種類に応じて、前記デバイスのリセットを制御するコントローラと、を備える。
【発明の効果】
【００１０】
プロセッサをリスタートしても、プロセッサにブリッジを介して接続されたデバイスの動作に影響を与えずに、デバイスのリセットを制御できる。
【図面の簡単な説明】
【００１１】
【図１】ＰＣＩｅ−ＰＣＩブリッジを用いた処理カードの構成例を示すブロック図である。
【図２】ＰＣＩでＣＰＵとＰＣＩデバイスとを接続した処理カードの構成例を示すブロック図である。
【図３】イーサネット伝送装置の構成例を示すブロック図である。
【図４】ＳＯＮＥＴ伝送装置の構成例を示すブロック図である。
【図５】図４に例示するＳＯＮＥＴ伝送装置に搭載される処理カードの構成例を示すブロック図である。
【図６】図５に例示する処理カードの動作例を説明するシーケンス図である。
【図７】図５に例示する処理カードの動作例を説明するシーケンス図である。
【図８】図５に例示する処理カードの動作例を説明するシーケンス図である。
【図９】図５に例示する処理カードの動作例を説明するフローチャートである。
【図１０】図５に例示する処理カードの変形例を示すブロック図である。
【図１１】図５に例示する処理カードの変形例を示すブロック図である。
【図１２】図５に例示する処理カードの変形例を示すブロック図である。
【図１３】図５に例示する処理カードの変形例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。なお、以下の実施形態で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
【００１３】
テクノロジの進歩により、デバイス間の接続はパラレルインタフェースからシリアルインタフェースへと移行しつつある。しかし、移行のタイミングは、デバイスベンダによってまちまちで、同時期に移行が実施されるとは限らない。
【００１４】
例えば、ＰＣＩで接続したＣＰＵとＰＣＩデバイスとを組み込んだ製品を考える。ＣＰＵのベンダが、ＰＣＩエクスプレス（以下「ＰＣＩｅ」と表記する。）はサポートするが、ＰＣＩはサポートしないＣＰＵをリリースしたとする。
【００１５】
この場合、デバイスの入手性やコストを考慮して、ＣＰＵはＰＣＩｅをサポートするＣＰＵに変更（交換）しても、既存のＰＣＩデバイスは継続使用できるように、ＰＣＩｅ−ＰＣＩブリッジを追加する、という製品の再設計が行なわれることがある。
【００１６】
この際に、部品の追加又は変更の前後で、製品の動作を一致させることが求められる。汎用部品で製品を構成する場合、自社開発のＬＳＩとは異なり、仕様が決まっているＬＳＩを組み合わせるため、動作を一致させるための仕組みが必要になることがある。その仕組みとしては、ハードウェアの追加や、ソフトウェアによる差分の吸収、または両方の組み合わせがある。
【００１７】
ＰＣＩによる接続と、ＰＣＩｅ−ＰＣＩブリッジを経由した接続と、の差分の１つに、ＰＣＩデバイスに対するリセット処理がある。ＰＣＩｅ−ＰＣＩブリッジが、リセット信号を出力する条件には幾つかあるが、その中にＰＣＩｅのリンクダウンがある。
【００１８】
ＰＣＩｅのリンクダウンが発生すると、ＰＣＩｅ−ＰＣＩブリッジは、ＰＣＩのリセット信号出力をアサートし、ＰＣＩデバイスのリセットを行なう。なお、ＰＣＩｅのリンクダウン検出に応じてＰＣＩデバイスをリセットする処理については、例えば、参考文献“PCI ExpressTM to PCI/PCI-X Bridge Specification Revision 1.0 (July 14, 2013)”の第7.1.3章に規定されている。
【００１９】
当該参考文献において、ＰＣＩｅ−ＰＣＩブリッジに接続されたＰＣＩｅは、「プライマリインタフェース」に相当し、ＰＣＩｅ−ＰＣＩブリッジに接続されたＰＣＩデバイスは、「セカンダリインタフェース」に相当する。
【００２０】
ここで、ＰＣＩｅのリンクダウンは、ＰＣＩｅの障害等に限らず、ＰＣＩｅに接続されたＣＰＵのリスタートでも発生することがある。そのため、ＣＰＵのリスタートに応じて、ＰＣＩデバイスにリセット信号が入力される。
【００２１】
ＰＣＩデバイスにリセット信号が入力されると、ＰＣＩデバイスに対して再設定が行なわれるまでの間、ＰＣＩデバイスによる処理が停止する。そのため、ＰＣＩデバイスがシステムとして重要な処理を担当している場合、当該システムが提供するサービスが停止することになる。
【００２２】
図１に、ＰＣＩｅ−ＰＣＩブリッジを用いた処理カードの構成例を示す。なお、「カード」は、「ボード」と称してもよいし、「装置」あるいは「ユニット」と称してもよい。また、図１に例示するようにＰＣＩｅ−ＰＣＩブリッジを用いた構成を「ブリッジ構成」と称することがある。
【００２３】
図１に示す処理カード１００は、例示的に、ＣＰＵ１０１、メモリ１０２、ＰＣＩｅ−ＰＣＩブリッジ（ＬＳＩ）１０３、及び、ＰＣＩデバイス１０４を備える。
【００２４】
ＰＣＩｅ−ＰＣＩブリッジ（以下「ブリッジ」と略称することがある。）１０３は、ＰＣＩｅバスによってＣＰＵ１０１に接続され、ＰＣＩバスによってＰＣＩデバイス１０４に接続される。
【００２５】
また、ＣＰＵ１０１とブリッジ１０３との間には、ＣＰＵ１０１からブリッジ１０３に対してリセット信号ＲＳＴ２を入力するためのリセット信号線が設けられる。また、ブリッジ１０３とＰＣＩデバイス１０４との間には、ブリッジ１０３からＰＣＩデバイス１０４に対してリセット信号ＲＳＴ１を入力するためのリセット信号線が設けられる。
【００２６】
かかる構成では、ブリッジ１０３が、ＰＣＩｅバスのリンクダウンを検出すると、リセット信号ＲＳＴ１をアサートし、ＰＣＩデバイス１０４にリセット信号ＲＳＴ１を入力することで、ＰＣＩデバイスのリセットを実行する。その後、ブリッジ１０３が自身のリセットを実行する。
【００２７】
ブリッジ１０３はリセットせずにＰＣＩデバイス１０４をリセットする場合には、ＣＰＵ１０１がブリッジ１０３内のレジスタ（図示省略）に記憶された値を制御することで、リセット信号ＲＳＴ１をアサートする。
【００２８】
ブリッジ１０３のリセットは、ＣＰＵ１０１からのリセット信号ＲＳＴ２のアサートや、ＣＰＵ１０１内のレジスタ値の制御、ＰＣＩｅバスのリンクダウン等によって実施される。いずれの場合も、リセット信号ＲＳＴ１がアサートされるため、ＰＣＩデバイス１０４のリセットが生じる。
【００２９】
なお、ＰＣＩでＣＰＵとＰＣＩデバイスとを接続した構成では、ＣＰＵのリスタートは、ＰＣＩデバイスの直接のリセット要因にはならない。図２に、ＰＣＩでＣＰＵとＰＣＩデバイスとを接続した処理カードの構成例を示す。
【００３０】
図２に示す処理カード２００は、例示的に、ＣＰＵ２０１と、メモリ２０２と、ＰＣＩバスによってＣＰＵ２０１に接続されたＰＣＩデバイス２０４と、を備える。また、ＣＰＵ２０１とＰＣＩデバイス２０４との間には、ＣＰＵ２０１からＰＣＩデバイス２０４に対してリセット信号ＲＳＴを入力するためのリセット信号線が設けられる。
【００３１】
かかる構成において、ＣＰＵ２０１のリスタートがＰＣＩデバイス２０４のリセット要因になるか否かは設計依存である。例えば、ＣＰＵ２０１のリセットに応じてリセット信号ＲＳＴがアサートされる設計であれば、ＣＰＵ２０１のリセットはＰＣＩデバイス２０４のリセット要因となるが、そうでなければリセット要因にはならない場合もある。
【００３２】
ここで、図１に例示した処理カード１００において、ＰＣＩデバイス１０４が、同期デジタルハイアラーキ（ＳＤＨ）／同期光ネットワーク（ＳＯＮＥＴ）やイーサネット（登録商標）等の通信網において伝送される信号を処理するデバイスであることがある。また、ＰＣＩデバイス１０４が、伝送信号の経路設定情報を中継処理するデバイスや、クロック信号を分配処理するデバイス等であることもある。
【００３３】
ＰＣＩデバイス１０４がこれらのデバイスのいずれかに相当する場合に、処理カード１００に対するソフトウェアアップデート等に伴ってＣＰＵ１０１がリスタートされると、ブリッジ１０３にてＰＣＩｅバスのリンクダウンが検出される。
【００３４】
ＰＣＩｅバスのリンクダウンが検出されると、ブリッジ１０３は、例えば既述の参考文献に記載された仕様に従って、ＰＣＩデバイス１０４に対してリセット信号ＲＳＴ１を入力してＰＣＩデバイス１０４をリセットする。
【００３５】
そのため、ＣＰＵ１０１がリスタートされてからＰＣＩデバイス１０４に対する再設定が実施されるまで、イーサネットやＳＤＨ／ＳＯＮＥＴ等の伝送装置が正常に動作せず、通信サービスが停止してしまうことになる。なお、イーサネットやＳＤＨ／ＳＯＮＥＴ等の伝送装置の構成例については、図３及び図４により後述する。
【００３６】
そこで、本実施形態では、ブリッジ構成の処理カードにおいて、ＣＰＵがリスタートされても、ブリッジに接続されたＰＣＩデバイスが強制的にリセットされてしまうことを回避する。また、当該回避によってＰＣＩデバイスのリセットが必要な時にリセットができなくなることを回避するために、処理カードの起動状態に応じて、ＰＣＩデバイスのリセットを制御できるようにする。
【００３７】
これにより、例えば、ＳＤＨ／ＳＯＮＥＴやイーサネット等の伝送装置に用いられる、ブリッジ構成の処理カードに対して、ソフトウェアアップデート等に伴うＣＰＵのリスタートを実施しても、伝送装置の信号処理に影響を与えないようにすることができる。
【００３８】
（イーサネット伝送装置の構成例）
図３は、イーサネット伝送装置の構成例を示すブロック図である。図３に例示するイーサネット伝送装置１Ａは、複数の処理カードを搭載可能なラックマウント構造を有する伝送装置の一例である。
【００３９】
当該イーサネット伝送装置１Ａは、搭載可能な複数の処理カードの一例として、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３と、スイッチカード１１Ａ−２と、プロトコル処理カード１１Ａ−４と、装置監視・制御カード１１Ａ−５と、を備える。
【００４０】
イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３は、それぞれ、イーサネットとの通信を可能にする通信インタフェースを提供する。例えば、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３は、それぞれ、イーサネットへのイーサネットフレーム信号の送信処理と、イーサネットからのイーサネットフレーム信号の受信処理と、を実施する。
【００４１】
スイッチカード１１Ａ−２は、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３のそれぞれと接続され、各カード１１Ａ−１及び１１Ａ−３との間で送受信されるイーサネットフレーム信号の内部的な転送経路を制御（スイッチング）する。
【００４２】
プロトコル処理カード１１Ａ−４は、各イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３と、スイッチカード１１Ａ−２とに対する、経路設定や監視等を、装置監視・制御カード１１Ａ−５と連携して実施する。
【００４３】
装置監視・制御カード１１Ａ−５は、イーサネット伝送装置１Ａ全体の動作を監視及び制御する。
【００４４】
上述した各カード１１Ａ−１〜１１Ａ−５のそれぞれは、例示的に、ブリッジ構成を具備し、それぞれの機能を実現するためのソフトウェア（あるいは、プログラム）の実行に用いられる、ＣＰＵ２１Ａ及びメモリ２２Ａを備える。ＣＰＵ２１Ａは、演算能力を備えたプロセッサの一例であり、例示的に、ＰＣＩｅはサポートするが、ＰＣＩはサポートしないＣＰＵの一例である。
【００４５】
ＣＰＵ２１ＡがＰＣＩをサポートしないため、各カード１１Ａ−１〜１１Ａ−５は、ＰＩＣデバイスが使用できるよう、ＰＣＩｅ−ＰＣＩブリッジ２３Ａを備える。ブリッジ２３Ａは、例示的に、ＬＳＩを用いて構成されてよい。
【００４６】
ブリッジ２３Ａは、ＣＰＵ２１ＡにＰＣＩｅバスによって接続され、かつ、ＰＣＩバスによってＰＣＩデバイスに接続される。各カード１１Ａ−１〜１１Ａ−５は、ブリッジ２３Ａに接続されるＰＣＩデバイスとして、それぞれが提供する機能に応じたデバイスを備える。なお、各カード１１Ａ−１〜１１Ａ−５に備えられるＰＣＩデバイスは、１つの場合もあるし、複数の場合もある。
【００４７】
例えば、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３は、それぞれ、ブリッジ２３Ａに接続されるＰＣＩデバイスの一例として、主信号に相当するイーサネットフレーム信号を処理する主信号処理回路２４Ａ−２及び２４Ａ−４を備える。主信号処理回路２４Ａ−２及び２４Ａ−４は、それぞれ、ＬＳＩを用いて構成されてよい。
【００４８】
また、スイッチカード１１Ａ−２は、ブリッジ２３Ａに接続されるＰＣＩデバイスの一例として、主信号のスイッチングを行なう主信号処理スイッチ（ＳＷ）２４Ａ−３を備える。
【００４９】
更に、装置監視・制御カード１１Ａ−５は、ブリッジ２３Ａに接続されるＰＣＩデバイスの一例として、スイッチ回路２４Ａ−１を備える。スイッチ回路２４Ａ−１は、ＬＳＩを用いて構成されてよい。スイッチ回路２４Ａ−１は、他のカード１１Ａ−１〜１１Ａ−４におけるブリッジ２３Ａのそれぞれと接続され、各カード１１Ａ−１〜１１Ａ−５間の通信を可能にする。当該通信のプロトコルには、イーサネット等を適用してよい。なお、スイッチ回路２４Ａ−１は、プロトコル処理カード１１Ａ−４のブリッジ２３Ａに接続されたＰＣＩデバイスの一例でもある。
【００５０】
各カード１１Ａ−１〜１１Ａ−５間の通信の一例として、以下が挙げられる。
例えば、装置監視・制御カード１１Ａ−５は、他のカード１１Ａ−１〜１１Ａ−４へ、ソフトウェアのアップデートに用いられるデータを転送することができる。
【００５１】
また、プロトコル処理カード１１Ａ−４は、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３と、スイッチカード１１Ａ−２とに対して、経路設定情報を転送することができる。
【００５２】
更に、イーサネットインタフェースカード１１Ａ−１及び１１Ａ−３、並びに、スイッチカード１１Ａ−２は、プロトコル処理カード１１Ａ−４に対して、経路設定情報を生成するために使用するデータ（例えば、ポートのエラー情報等）を転送することができる。
【００５３】
また、装置監視・制御カード１１Ａ−５以外の各カード１１Ａ−１〜１１Ａ−４は、それぞれ、装置監視・制御カード１１Ａ−５に対して、カード状態を示す情報（例えば、故障情報等）を転送することができる。
【００５４】
以上のような構成を有するイーサネット伝送装置１Ａの運用中に、例えば、装置監視・制御カード１１Ａ−５のソフトウェアアップデートのためにＣＰＵ２１Ａをリスタートすることを想定する。この場合、既述のＰＣＩｅ仕様によると、ＣＰＵ２１Ａのリスタートに応じて、ブリッジ２３ＡがＰＣＩｅのリンクダウンを検出するため、スイッチ回路２４Ａ−１をリセットしてしまう。その結果、各カード１１Ａ−１〜１１Ａ−５間の通信を中継（転送）するスイッチ回路２４Ａ−１が正常動作しなくなるため、各カード１１Ａ−１〜１１Ａ−５間の通信が断絶し、経路情報の保守等が不能になる。
【００５５】
（ＳＯＮＥＴ伝送装置の構成例）
図４は、ＳＯＮＥＴ伝送装置の構成例を示すブロック図である。図４に例示するＳＯＮＥＴ伝送装置１Ｂは、複数の処理カードを搭載可能なラックマウント構造を有する伝送装置の一例であり、図３に例示したイーサネット伝送装置１Ａと同様の構成を有する。
【００５６】
例えば、ＳＯＮＥＴ伝送装置１Ｂは、搭載可能な複数の処理カードの一例として、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３と、スイッチカード１１Ｂ−２と、プロトコル処理カード１１Ｂ−４と、装置監視・制御カード１１Ｂ−５と、を備える。
【００５７】
ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３は、それぞれ、ＳＯＮＥＴとの通信を可能にする通信インタフェースを提供する。例えば、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３は、それぞれ、ＳＯＮＥＴへの同期フレーム信号の送信処理と、ＳＯＮＥＴからの同期フレーム信号の受信処理と、を実施する。
【００５８】
スイッチカード１１Ｂ−２は、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３のそれぞれと接続され、各カード１１Ｂ−１及び１１Ｂ−３との間で送受信される同期フレーム信号の内部的な転送経路を制御（スイッチング）する。
【００５９】
プロトコル処理カード１１Ｂ−４は、各ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３と、スイッチカード１１Ｂ−２とに対する、経路設定や監視等を、装置監視・制御カード１１Ｂ−５と連携して実施する。
【００６０】
装置監視・制御カード１１Ｂ−５は、ＳＯＮＥＴ伝送装置１Ｂ全体の動作を監視及び制御する。
【００６１】
上述した各カード１１Ｂ−１〜１１Ｂ−５のそれぞれは、例示的に、ブリッジ構成を具備し、それぞれの機能を実現するためのソフトウェア（あるいは、プログラム）の実行に用いられる、ＣＰＵ２１Ｂ及びメモリ２２Ｂを備える。ＣＰＵ２１Ｂは、演算能力を備えたプロセッサの一例であり、例示的に、ＰＣＩｅはサポートするが、ＰＣＩはサポートしないＣＰＵの一例である。
【００６２】
ＣＰＵ２１ＢがＰＣＩをサポートしないため、各カード１１Ｂ−１〜１１Ｂ−４は、ＰＩＣデバイスが使用できるよう、ＰＣＩｅ−ＰＣＩブリッジ２３Ｂを備える。また、装置監視・制御カード１１Ｂ−５は、例示的に、複数（例えば、２つ）のＰＣＩデバイスに対応して複数のブリッジ２３Ｂ−１及び２３Ｂ−２を備える。なお、ブリッジ２３Ｂ−１及び２３Ｂ−２を区別しない場合には、単に「ブリッジ２３Ｂ」と略称することがある。ブリッジ２３Ｂのそれぞれは、例示的に、ＬＳＩを用いて構成されてよい。
【００６３】
ブリッジ２３Ｂは、ＣＰＵ２１ＢにＰＣＩｅバスによって接続され、かつ、ＰＣＩバスによってＰＣＩデバイスに接続される。各カード１１Ｂ−１〜１１Ｂ−５は、ブリッジ２３Ｂに接続されるＰＣＩデバイスとして、それぞれが提供する機能に応じたデバイスを備える。
【００６４】
例えば、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３は、それぞれ、ブリッジ２３Ｂに接続されるＰＣＩデバイスの一例として、主信号に相当する同期フレーム信号を処理する主信号処理回路２４Ｂ−２及び２４Ｂ−４を備える。主信号処理回路２４Ｂ−２及び２４Ｂ−４は、それぞれ、ＬＳＩを用いて構成されてよい。
【００６５】
また、スイッチカード１１Ｂ−２は、ブリッジ２３Ｂに接続されるＰＣＩデバイスの一例として、主信号のスイッチングを行なう主信号処理スイッチ（ＳＷ）２４Ｂ−３を備える。
【００６６】
更に、装置監視・制御カード１１Ｂ−５は、ブリッジ２３Ｂに接続されるＰＣＩデバイスの一例として、スイッチ回路２４Ｂ−１と、ＳＯＮＥＴクロック生成回路２４Ｂ−５と、を備える。スイッチ回路２４Ｂ−１及びＳＯＮＥＴクロック生成回路２４Ｂ−５は、それぞれＬＳＩを用いて構成されてよい。
【００６７】
スイッチ回路２４Ｂ−１は、他のカード１１Ｂ−１〜１１Ｂ−４におけるブリッジ２３Ｂのそれぞれと接続され、各カード１１Ｂ−１〜１１Ｂ−５間の通信を可能にする。当該通信のプロトコルには、イーサネット等を適用してよい。なお、スイッチ回路２４Ｂ−１は、プロトコル処理カード１１Ｂ−４のブリッジ２３Ｂに接続されたＰＣＩデバイスの一例でもある。
【００６８】
ＳＯＮＥＴクロック生成回路２４Ｂ−５は、例示的に、各ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３のブリッジ２３Ｂに接続され、主信号処理回路２４Ｂ−２及び２４Ｂ−４での同期フレーム信号の処理に用いるクロック信号を供給（分配）する。
【００６９】
各カード１１Ｂ−１〜１１Ｂ−５間の通信の一例として、以下が挙げられる。
例えば、装置監視・制御用カード１１Ｂ−５は、他のカード１１Ｂ−１〜１１Ｂ−４へ、ソフトウェアのアップデートに用いられるデータを転送することができる。
【００７０】
また、プロトコル処理カード１１Ｂ−４は、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３と、スイッチカード１１Ｂ−２とに対して、経路設定情報を転送することができる。
【００７１】
更に、ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−３、並びに、スイッチカード１１Ｂ−２は、プロトコル処理カード１１Ｂ−４に対して、経路設定情報を生成するために使用するデータ（例えば、ポートのエラー情報等）を転送することができる。
【００７２】
また、装置監視・制御カード１１Ｂ−５以外の各カード１１Ｂ−１〜１１Ｂ−４は、それぞれ、装置監視・制御カード１１Ｂ−５に対して、カード状態を示す情報（例えば、故障情報等）を転送することができる。
【００７３】
以上のような構成を有するＳＯＮＥＴ伝送装置１Ｂの運用中に、例えば、装置監視・制御カード１１Ｂ−５のソフトウェアアップデートのためにＣＰＵ２１Ｂをリスタートすることを想定する。この場合、既述のＰＣＩｅ仕様によると、ＣＰＵ２１Ｂのリスタートに応じて、ブリッジ２３Ｂ−１及び２３Ｂ−２のそれぞれがＰＣＩｅのリンクダウンを検出するため、スイッチ回路２４Ｂ−１及びＳＯＮＥＴクロック生成回路２４Ｂ−５をリセットしてしまう。
【００７４】
その結果、各カード１１Ｂ−１〜１１Ｂ−５間の通信を中継（転送）するスイッチ回路２４Ｂ−１が正常動作しなくなるため、各カード１１Ｂ−１〜１１Ｂ−５間の通信が断絶し、経路情報の保守等が不能になる。また、各ＳＯＮＥＴインタフェースカード１１Ｂ−１及び１１Ｂ−２にクロック信号を供給するＳＯＮＥＴクロック生成回路２４Ｂ−５が正常動作しなくなるため、主信号処理回路２４Ｂ−１及び２４Ｂ−４へのクロック信号の供給が断絶する。そのため、主信号処理が正常に行なわれず、ＳＯＮＥＴの通信サービスが停止してしまう。
【００７５】
以上のように、図３及び図４に例示した伝送装置１Ａ及び１Ｂに搭載される各カード１１Ａ−１〜１１Ａ−５及び１１Ｂ−１〜１１Ｂ−５にブリッジ構成が採用される場合、ＰＣＩｅ仕様に従ったＰＣＩデバイスのリセットによって、主信号処理に影響が生じ得る。
【００７６】
そこで、本実施形態では、伝送装置１Ａ及び１Ｂに搭載されるカードの構成例として、図５に示すブリッジ構成を採用する。図５は、ＳＯＮＥＴ伝送装置１Ｂに搭載される処理カード３０の構成例を示すブロック図であり、当該処理カード３０は、例示的に、図４に例示した装置監視・制御カード１１Ｂ−５に相当する。
【００７７】
図５に示す処理カード３０は、例示的に、ＣＰＵ３１、メモリ３２、ＰＣＩｅ−ＰＣＩブリッジ３３−１及び３３−２、スイッチ回路３４−１、ＳＯＮＥＴクロック生成回路３４−２、リセット制御回路３５、並びに、ブートデバイス３６を備える。ＣＰＵ３１、リセット制御回路３５、及び、ブートデバイス３６は、例示的に、バス３７によって相互通信可能に接続されてよい。
【００７８】
リセット制御回路３５には、ＣＰＬＤ（Complex Programmable Logic Device）を用いてよい。ＣＰＬＤは、ユーザが定める仕様に応じて内部動作を変更可能なデバイスの一例である。ＣＰＬＤを用いたリセット制御回路３５は、ユニット制御・監視用ＣＰＬＤ３５と称してもよい。
【００７９】
図４に例示した構成との関係において、ＣＰＵ３１は、プロセッサの一例であるＣＰＵ２１Ｂに相当し、メモリ３２は、メモリ２２Ｂに相当し、ブリッジ３３−１及び３３−２は、それぞれ、ブリッジ２３Ｂ−１及び２３Ｂ−２に相当する。また、ＰＣＩデバイスの一例であるスイッチ回路３４−１及びＳＯＮＥＴクロック生成回路３４−２は、それぞれ、スイッチ回路２４Ｂ−１及びＳＯＮＥＴクロック生成回路２４Ｂ−５に相当する。なお、ブリッジ３３−１及び３３−２を区別しない場合には、「ブリッジ３３」と表記することがある。同様に、ＰＣＩデバイス３４−１及び３４−２を区別しない場合には、「ＰＣＩデバイス３４」と表記することがある。
【００８０】
ブリッジ３３−１は、ＰＣＩｅバスＰＣＩｅ１によってＣＰＵ３１と接続され、ＰＣＩバスＰＣＩ１によってＰＣＩデバイスの一例であるスイッチ回路３４−１と接続される。同様に、ブリッジ３３−２は、ＰＣＩｅバスＰＣＩｅ２によってＣＰＵ３１と接続され、ＰＣＩバスＰＣＩ２によってＰＣＩデバイスの一例であるＳＯＮＥＴクロック生成回路３４−２と接続される。
【００８１】
ＣＰＬＤ３５は、ＣＰＵ３１、ブリッジ３３−１及び３３−２、並びに、スイッチ回路３４−１及びＳＯＮＥＴクロック生成回路３４−２のリセットを個別選択的に制御する回路の一例である。
【００８２】
例示的に、ＣＰＬＤ３５は、それぞれバス３７に接続されたリセット回路３５１及びレジスタ３５２を備える。リセット回路３５１からＣＰＵ３１、ブリッジ３３−１及び３３−２、並びに、スイッチ回路３４−１及びＳＯＮＥＴクロック生成回路３４−２に対して、リセット信号が個別選択的に与えることが可能である。
【００８３】
例えば、リセット回路３５１は、ＣＰＵ３１をリセットする場合には、リセット信号ＲＳＴ０をアサートし、ＣＰＵ３１に備えられたリセット信号入力端子（図示省略）にリセット信号ＲＳＴ０を入力する。ＣＰＵ３１のリセットは、例示的に、処理カード３０に電源が供給されている状態で、ＣＰＵ３１をリスタートする場合等に実施される。
【００８４】
また、リセット回路３５１は、スイッチ回路３４−１をリセットする場合には、リセット信号ＲＳＴ１をアサートし、スイッチ回路３４−１に備えられたリセット信号入力端子（図示省略）にリセット信号ＲＳＴ１を入力する。
【００８５】
同様に、リセット回路３５１は、ＳＯＮＥＴクロック生成回路３４−２をリセットする場合には、リセット信号ＲＳＴ２をアサートし、ＳＯＮＥＴクロック生成回路３４−２に備えられたリセット信号入力端子（図示省略）にリセット信号ＲＳＴ２を入力する。
【００８６】
別言すると、スイッチ回路３４−１及びＳＯＮＥＴクロック生成回路３４−２のリセットは、ブリッジ３３−１及び３３−２とは別に設けたリセット回路３５１によって制御される。更に別言すると、ブリッジ３３−１及び３３−２のＰＣＩバスＰＣＩ１及びＰＣＩ２側に備えられたリセット信号出力端子は、ＰＣＩデバイス３４−１及び３４−２に備えられたリセット信号入力端子とは未接続である。
【００８７】
したがって、例えばＣＰＵ３１のリスタートに伴ってＰＣＩｅバスＰＣＩｅ１のリンクダウンがブリッジ３３−１で検出されてリセット信号がアサートされても、当該リセット信号はＰＣＩデバイス３４−１には入力されない。
【００８８】
同様に、ＣＰＵ３１のリスタートに伴ってＰＣＩｅバスＰＣＩｅ２のリンクダウンがブリッジ３３−２で検出されてリセット信号がアサートされても、当該リセット信号はＰＣＩデバイス３４−２には入力されない。
【００８９】
別言すると、ブリッジ３３とＰＣＩデバイス３４との間にはリセット信号線は設けられず、代替的に、ＣＰＬＤ３５のリセット回路３５１とＰＣＩデバイス３４との間に、リセット信号線が設けられる。
【００９０】
したがって、ＰＣＩデバイス３４は、ブリッジ３３によってはリセットされず、代替的に、リセット回路３５１によって、ＰＣＩデバイス３４に対するリセットの要否に応じてリセットされる。
【００９１】
また、リセット回路３５１は、ブリッジ３３をリセットする場合には、リセット信号ＲＳＴ３又はＲＳＴ４をアサートし、ブリッジ３３のリセット信号入力端子（図示省略）にリセット信号ＲＳＴ３又はＲＳＴ４を入力する。
【００９２】
なお、上述したリセット信号ＲＳＴ０〜ＲＳＴ４が伝送されるリセット信号線を、それぞれ、リセット信号線ＲＳＴ０〜ＲＳＴ４と表記することがある。
【００９３】
レジスタ３５２は、記憶部の一例であり、処理カード３０の起動状態を示す情報を保持する。レジスタ３５２に保持された情報は、バス３７を通じてＣＰＵ３１が参照可能である。レジスタ３５２に保持された情報を例えばＣＰＵ３１上で動作するソフトウェアが参照することで、ソフトウェアの処理を変更可能である。
【００９４】
例示的に、レジスタ３５２は、処理カード３０の電源投入時にはデフォルト値（初期値と称してもよい。例えば、０）を保持し、後にソフトウェアによって値を変更する。例えば、ソフトウェアがＰＣＩデバイス３４に対する設定を実施すると、設定済みであることを示す値（例えば、１）にレジスタ３５２の値が変更される。ソフトウェアは、レジスタ３５２の値を参照することで、ＰＣＩデバイス３４に対する設定の要否を判断する。
【００９５】
例えば、ソフトウェアは、レジスタ３５２に保持された値がデフォルト値であれば、処理カード３０に電源が投入されたと判断し、ＰＣＩデバイス３４に対する設定を実施する。
【００９６】
一方、処理カード３０に電力が供給されている状態でＣＰＵ３１がリスタートされる時には、ＰＣＩデバイス３４に対する設定が実施済みであり、レジスタ３５２の値がデフォルト値から変更されている。そのため、ソフトウェアは、ＰＣＩデバイス３４に対する再設定は不要であると判断し、ＰＣＩデバイス３４に対する再設定を実施しない。
【００９７】
別言すると、レジスタ３５２に保持されるレジスタ値は、ＣＰＵ３１に対するリセットの種類を示す情報の一例である。更に別言すると、当該レジスタ値は、処理カード３０の電源投入に応じてＣＰＵ３１が起動される時のリセットであるか、電源投入後にＣＰＵ３１が再起動される時のリセットであるか、を示すフラグ情報の一例である。したがって、ＣＰＬＤ３５は、ＣＰＵ３１に対するリセットの種類に応じて、ＰＣＩデバイス３４のリセットを制御するコントローラの一例であると捉えてよい。
【００９８】
このように、ＣＰＵ３１のリスタート時には、ＰＣＩデバイス３４に対する再設定が抑止されるので、ＰＣＩデバイス３４の動作状態は変更されない。
【００９９】
したがって、例えば、処理カード３０に対するソフトウェアアップデートに伴ってＣＰＵ３１がリスタートされても、ＰＣＩデバイス３４は、その影響を受けずに正常な動作を継続することができる。
【０１００】
よって、例えば、スイッチ回路３４−１によるＳＯＮＥＴの経路情報の転送処理や、ＳＯＮＥＴクロック生成回路３４−２によるクロック分配処理等を正常に継続することができる。
【０１０１】
なお、図５に例示するブートデバイス３６は、処理カード３０の電源投入時やＣＰＵ３１のリセットに応じてＣＰＵ３１が参照して実行するソフトウェア（ブートプログラムと称してもよい）を記憶する。ブートプログラムの記憶されたアドレスを「リセットベクタ」と称してもよい。
【０１０２】
（動作例）
次に、図６〜図８を参照して、上述した処理カード３０の動作例について説明する。
まず、図６は、処理カード３０に電力が供給されている状態でＣＰＵ３１をリスタートした時の動作例を説明するフローチャートである。
【０１０３】
ＣＰＬＤ３５のリセット回路３５１が出力するリセット信号ＲＳＴ０がアサートされると、当該リセット信号ＲＳＴ０がＣＰＵ３１に入力される（処理Ｐ１１及びＰ１２）。
【０１０４】
ＣＰＵ３１にリセット信号ＲＳＴ０が入力されると、ＣＰＵ３１に内蔵のＰＣＩｅコントローラ（図示省略）にリセット信号が入力され、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２のリンクがダウンする。
【０１０５】
すると、ブリッジ３３−１及び３３−２のそれぞれにおいてＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２のリンクダウンが検出される（処理Ｐ１３−１及びＰ１３−２）。当該リンクダウンの検出に応じ、ブリッジ３３−１及び３３−２は、それぞれ、既述の仕様に従いＰＣＩデバイス３４−１及び３４−２側へのリセット信号をアサートする（処理Ｐ１４−１及びＰ１４−２）。
【０１０６】
しかし、既述のようにブリッジ３３−１及び３３−２のＰＣＩバスＰＣＩ１及びＰＣＩ２側へのリセット信号出力端子は、ＰＣＩデバイス３４−１及び３４−２には未接続であるため、当該リセット信号はＰＣＩデバイス３４−１及び３４−２には入力されない。したがって、ＰＣＩデバイス３４−１及び３４−２の動作に影響しない。
【０１０７】
その後、ブリッジ３３−１及び３３−２は、それぞれ、自律的にリセット（自己リセット）を行ない（処理Ｐ１５−１及びＰ１５−２）、再起動する（処理Ｐ１６−１及びＰ１６−２）。
【０１０８】
一方、ＣＰＵ３１は、ＣＰＬＤ３５のリセット回路３５１が出力するリセット信号ＲＳＴ０がデアサート（解除）されることで起動（リスタート）する（処理Ｐ１７及びＰ１８）。ＣＰＵ３１は、リスタートすると、ブートデバイス３６のリセットベクタを参照してブートプログラムを実行してソフトウェア処理を開始し、例えば、内蔵の周辺デバイス制御用のコントローラの設定を行なう（処理Ｐ１９）。
【０１０９】
ＰＣＩｅコントローラの設定に応じて、ブリッジ３３−１及び３３−２は、それぞれ、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２のリンクアップを検出する（処理Ｐ２０−１及びＰ２０−２）。これにより、ＣＰＵ３１は、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２を通じてブリッジ３３−１及び３３−２の内部レジスタ（図示省略）へのアクセスが可能になる。
【０１１０】
ＣＰＵ３１は、ブリッジ３３−１及び３３−２の設定情報をそれぞれＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２を通じてブリッジ３３−１及び３３−２へ転送する（処理Ｐ２１−１及びＰ２１−２）。ブリッジ３３−１及び３３−２は、それぞれ、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２から受信した設定情報を内部レジスタに記憶、反映する（処理Ｐ２２−１及びＰ２２−２）。これにより、ブリッジ３３−１及び３３−２は、それぞれ、ＰＣＩデバイス３４−１及び３４−２に対する設定を中継できるようになる。
【０１１１】
ＣＰＵ３１は、ＣＰＬＤ３５のレジスタ３５２に保持された値（以下「レジスタ値」と称することがある。）を読み出し（処理Ｐ２３及びＰ２４）、読み出した値がデフォルト値（例えば、０）であるか否かをチェックする（処理Ｐ２５）。
【０１１２】
チェックの結果、読み出したレジスタ値がデフォルト値の場合（処理Ｐ２５でＹｅｓの場合）、ＣＰＵ３１は、電源投入によるＣＰＵ３１のリスタートであり、ＰＣＩデバイス３４−１及び３４−２に対する設定が未だ実施されていない状態であると判定する。
【０１１３】
そのため、ＣＰＵ３１は、ＰＣＩデバイス３４−１及び３４−２のそれぞれに対する設定を実施する。
【０１１４】
例えば、ＣＰＵ３１は、スイッチ回路３４−１の設定情報をＰＣＩｅバスＰＣＩｅ１経由でブリッジ３３−１に送信し、ブリッジ３３−１は、受信した設定情報をＰＣＩバスＰＣＩ１経由でスイッチ回路３４−１に転送（中継）する（処理Ｐ２６−１及びＰ２７−１）。スイッチ回路３４−１は、ＰＣＩバスＰＣＩ１から設定情報を受信すると、当該設定情報を内部レジスタ（図示省略）に記憶、反映する（処理Ｐ２８−１）。
【０１１５】
同様に、ＣＰＵ３１は、ＳＯＮＥＴクロック生成回路３４−２の設定情報をＰＣＩｅバスＰＣＩｅ２経由でブリッジ３３−２に送信する（処理Ｐ２６−２）。ブリッジ３３−２は、受信した設定情報をＰＣＩバスＰＣＩ２経由でＳＯＮＥＴクロック生成回路に転送（中継）する（処理Ｐ２７−２）。ＳＯＮＥＴクロック生成回路３４−２は、ＰＣＩバスＰＣＩ２から設定情報を受信すると、当該設定情報を内部レジスタ（図示省略）に記憶、反映する（処理Ｐ２８−２）。
【０１１６】
なお、ＰＣＩデバイス３４−１及び３４−２に対する設定の順序は不問である。図６には、ＳＯＮＥＴクロック生成回路３４−２よりもスイッチ回路３４−１に対する設定を先に実施する例を示しているが、その実施順序は逆でも構わない。また、ＰＣＩデバイス３４−１及び３４−２に対する設定は、並列的に実施されても構わない。
【０１１７】
ＰＣＩデバイス３４−１及び３４−２に対する設定が完了すると、ＣＰＵ３１は、ＣＰＬＤ３５のレジスタ値をデフォルト値から設定完了を示す値（例えば、１）に変更する（処理Ｐ２９及びＰ３０）。
【０１１８】
そのため、その後に、例えば処理カード３０に対するソフトウェアアップデートに伴ってＣＰＵ３１がリスタートされると、処理Ｐ２３〜Ｐ２５において、ＣＰＵ３１は、読み出したレジスタ値がデフォルト値でないと判定することになる（処理Ｐ２５のＮｏルート）。
【０１１９】
したがって、ＰＣＩデバイス３４に対する再設定は実施されない。これにより、ＰＣＩデバイス３４の設定が済んでいる状態で、ＣＰＵ３１のリスタートが発生した際にＰＣＩデバイス３４の設定が上書きされて変更されることを抑止できる。
【０１２０】
次に、図５に例示した個別のリセット信号線ＲＳＴ１〜ＲＳＴ４が使用される際の処理カード３０の動作例について説明する。リセット信号線ＲＳＴ１〜ＲＳＴ４は、例示的に、以下に例示するいずれかのエラーが生じた場合に、エラー回復を目的としたリセット及び再起動に用いられる。
（１）ブリッジ３３及びＰＣＩデバイス３４のいずれかに故障等に起因するエラーが生じた場合
（２）ＣＰＵ３１とブリッジ３３との間の通信エラー（ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２のいずれかにエラー）が生じた場合
（３）ブリッジ３３とＰＣＩデバイス３４との間の通信エラー（ＰＣＩバスＰＣＩ１及びＰＣＩ２のいずれかにエラー）が生じた場合
【０１２１】
図７に、ＣＰＵ３１がブリッジ３３−１及び３３−２に対してアクセス確認を実施する動作例を示す。
【０１２２】
図７に例示するように、ＣＰＵ３１は、周期的に、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２経由でブリッジ３３−１及び３３−２の内部レジスタからレジスタ値を読み出し、期待値と一致するか否かを確認する（処理Ｐ４１−１、Ｐ４２−１及びＰ４１−２）。
【０１２３】
確認の結果、例えば、ブリッジ３３−２に何らかのエラーが発生し、ＣＰＵ３１が、レジスタ値の読み出し要求に対する応答をブリッジ３３−２から所定時間内に受信できず、タイムアウトを検出したとする（処理Ｐ４３）。
【０１２４】
この場合、ＣＰＵ３１は、ブリッジ３３−２にエラーが発生していると判定し、ＣＰＬＤ３５のリセット回路３５１に対して、ブリッジ３３−２のリセット要求を行なう（処理Ｐ４４）。
【０１２５】
ＣＰＵ３１からブリッジ３３−２のリセット要求を受信したリセット回路３５１は、リセット信号ＲＳＴ４をアサート（出力）してからデアサート（解除）することで、ブリッジ３３−２を再起動させる（処理Ｐ４５〜Ｐ４８）。
【０１２６】
ＣＰＵ３１は、ＰＣＩｅバスＰＣＩｅ２のリンクアップを検出後（処理Ｐ４９）、ブリッジ３３−２の設定情報をＰＣＩｅバスＰＣＩｅ２経由でブリッジ３３−２に送信する（処理Ｐ５０）。ブリッジ３３−２は、ＣＰＵ３１からＰＣＩｅバスＰＣＩｅ２経由で受信した設定情報を内部レジスタに記憶、反映する（処理Ｐ５１）。
【０１２７】
設定完了後、再び、ＣＰＵ３１は、周期的に、ＰＣＩｅバスＰＣＩｅ１及びＰＣＩｅ２経由でブリッジ３３−１及び３３−２の内部レジスタからレジスタ値を読み出し、期待値と一致するか否かを確認する。
【０１２８】
なお、ブリッジ３３−１にエラーが発生した場合についての処理も上記と同様である。例えば、ＣＰＵ３１が、レジスタ値の読み出し要求に対する応答をブリッジ３３−１から所定時間内に受信できず、タイムアウトを検出すると、リセット回路３５１に対して、ブリッジ３３−１のリセット要求を行なう。
【０１２９】
これにより、リセット回路３５１は、リセット信号ＲＳＴ３（図５参照）をアサート（出力）してからデアサート（解除）することで、ブリッジ３３−１を再起動させる。そして、ＣＰＵ３１は、ＰＣＩｅバスＰＣＩｅ１のリンクアップを検出後、ブリッジ３３−１の設定情報をＰＣＩｅバスＰＣＩｅ１経由でブリッジ３３−１に送信し、ブリッジ３３−２は、受信した設定情報を内部レジスタに記憶、反映する。
【０１３０】
次に、図８に、ＣＰＵ３１がブリッジ３３−１及び３３−２経由でＰＣＩデバイス３４−１及び３４−２に対してアクセス確認を実施する動作例を示す。
【０１３１】
図８に例示するように、ＣＰＵ３１は、ブリッジ３３−１及び３３−２経由で、ＰＣＩバスＰＣＩ１及びＰＣＩ２に接続されたＰＣＩデバイス３４−１及び３４−２から期待したレジスタ値が読み出せるか否かを周期的に確認する。
【０１３２】
例えば、ＣＰＵ３１は、レジスタ値の読み出し要求をＰＣＩバスＰＣＩｅ１及びＰＣＩｅ２経由でブリッジ３３−１及び３３−２へ送信する（処理Ｐ６１−１及び６１−２）。ブリッジ３３−１及び３３−２は、当該読み出し要求を受信すると、読み出し要求をＰＣＩバスＰＣＩ１及びＰＣＩ２経由でＰＣＩデバイス３４−１及び３４−２に転送（中継）する（処理Ｐ６２−１及びＰ６２−２）。
【０１３３】
ＰＣＩデバイス３４−１（及び３４−２）は、ブリッジ３３−１及び３３−２から読み出し要求を受信すると、正常であれば、内部レジスタの値を読み出してブリッジ３３−１及び３３−２経由でＣＰＵ３１に応答する（処理Ｐ６３−１及びＰ６４−１）。
【０１３４】
しかし、例えば、ＰＣＩデバイス（ＳＯＮＥＴクロック生成回路）３４−２に何らかのエラーが発生しており、ブリッジ３３−２が所定時間内にレジスタ値の応答を受信できなかったとする。この場合、ブリッジ３３−２は、ＰＣＩデバイス３４−２にエラーが発生していると判定し、ＰＣＩｅバスＰＣＩｅ２経由でＣＰＵ３１にエラー通知を行なう（処理Ｐ６５）。
【０１３５】
ＣＰＵ３１は、ブリッジ３３−２からエラー通知を受信することによりＰＣＩデバイス３４−２のエラーを検出する（処理Ｐ６６）。当該エラー検出に応じて、ＣＰＵ３１は、ＣＰＬＤ３５のリセット回路３５１に対してＳＯＮＥＴクロック生成回路３４−２のリセット要求を行なう（処理Ｐ６７）。
【０１３６】
リセット回路３５１は、リセット信号ＲＳＴ２をアサート（出力）してからデアサート（解除）することで、ＳＯＮＥＴクロック生成回路３４−２を再起動させる（処理Ｐ６８〜Ｐ７１）。
【０１３７】
再起動後、ＣＰＵ３１は、ＳＯＮＥＴクロック生成回路３４−２の設定情報をＰＣＩｅバスＰＣＩｅ２経由でブリッジ３３−２に送信する（処理Ｐ７２）。ブリッジ３３−２は、ＣＰＵ３１から受信した設定情報をＰＣＩバスＰＣＩ２経由でＳＯＮＥＴクロック生成回路３４−２に転送（中継）する（処理Ｐ７３）。ＳＯＮＥＴクロック生成回路３４−２は、ブリッジ３３−２から受信した設定情報を内部レジスタに記憶、反映する（処理Ｐ７４）。
【０１３８】
ＳＯＮＥＴクロック生成回路３４−２の設定完了後、再び、ＣＰＵ３１は、周期的に、ブリッジ３３−１及び３３−２経由でＰＣＩデバイス３４−１及び３４−２から期待するレジスタ値を読み出せるか否かを確認する。
【０１３９】
なお、スイッチ回路３４−１にエラーが発生した場合についての処理も上記と同様である。例えば、ＣＰＵ３１が、レジスタ値の読み出し要求に対する応答としてブリッジ３３−１からエラー通知を受信すると、リセット回路３５１に対して、スイッチ回路３４−１のリセット要求を行なう。
【０１４０】
これにより、リセット回路３５１は、リセット信号ＲＳＴ１（図５参照）をアサート（出力）してからデアサート（解除）することで、スイッチ回路３４−１を再起動させ、スイッチ回路３４−１の設定を実施する。
【０１４１】
（ＰＣＩバスのスタック抑止処理）
ＣＰＵ３１は、リセット回路３５１に対してリセット信号ＲＳＴ０のアサートを要求する際、ＰＣＩバスＰＣＩ１及びＰＣＩ２を用いた新規の通信は停止（制限）し、ＰＣＩバスＰＣＩ１及びＰＣＩ２で既に行なわれている通信の完了を待機するようにしてよい。
【０１４２】
図９に、その動作例を示す。図９に例示するように、ＣＰＵ３１は、リセット要求の発生を検出すると（処理Ｐ８１）、ＰＣＩバスＰＣＩ１及びＰＣＩ２を用いた新規の通信を停止する（処理Ｐ８２）。そして、ＣＰＵ３１は、例示的に、所定時間の経過を待つことにより、既にＰＣＩバスＰＣＩ１及びＰＣＩ２で行なわれている通信が完了するのを待機する（処理Ｐ８３）。その後、ＣＰＵ３１は、リセット回路３５１に対してリセット信号ＲＳＴ０のアサートを要求し（処理Ｐ８４）、これにより、ＣＰＵ３１がリセット回路３５１によってリセットされる（処理Ｐ８５）。
【０１４３】
このような処理により、ＰＣＩバスＰＣＩ１及びＰＣＩ２を用いて通信が行なわれている時にＣＰＵ３１がリスタートしてブリッジ３３が再起動することでＰＣＩバスＰＣＩ１（ＰＣＩ２）がスタックしてしまうことを抑止できる。したがって、ＣＰＵ３１のリスタート後にＰＣＩデバイス３４との通信が不能になることを抑止できる。
【０１４４】
なお、図５〜図９により上述した構成及び動作は、図４に例示した装置監視・制御カード１１Ｂ−５に着目した構成及び動作に相当するが、図４に例示した他のカード１１Ｂ−１〜１１Ｂ−４に対して図５〜図９により上述した構成及び動作を適用してもよい。また、図５〜図９により上述した構成及び動作は、図３に例示したイーサネット伝送装置１Ａに搭載されるカード１１Ａ−１〜１１Ａ−５のいずれかに適用することも可能である。これらの点は、以下の変形例においても同様である。
（変形例）
図１０〜図１３は、それぞれ、図５に例示したブリッジ構成の処理カード３０の変形例を示すブロック図である。図１０に例示する処理カード３０は、図５に例示した構成に比して、ブリッジ３３−１及び３３−２に対するリセット信号ＲＳＴ３及びＲＳＴ４が、ＣＰＬＤ３５（リセット回路３５１）ではなくＣＰＵ３１から出力される点が異なる。このような構成によっても、既述の実施形態と同様の作用効果を奏することができる。
【０１４５】
また、図１１に例示する処理カード３０は、図１０に例示した構成に比して、リセット信号ＲＳＴ３及びＲＳＴ４に加え、ＰＣＩデバイス３４−１及び３４−２に対するリセット信号ＲＳＴ１及びＲＳＴ２もＣＰＵ３１から出力される点が異なる。別言すると、５つのリセット信号ＲＳＴ０〜ＲＳＴ４のうち、ＣＰＵ３１に対するリセット信号ＲＳＴ０のみをリセット回路３５１からＣＰＵ３１に与えるようにしてよい。このような構成によっても、既述の実施形態と同様の作用効果を奏することができる。
【０１４６】
更に、図１２に例示するように、図１１に例示したＣＰＬＤ３５におけるレジスタ３５２は、バス３７に接続された不揮発性メモリ３８に代替されてよい。別言すると、処理カード３０の起動状態を示す情報は、ＣＰＵ３１がリスタートしても情報の保持が維持される記憶領域に記憶されればよく、不揮発性メモリ３８は、そのような記憶領域の一例である。
【０１４７】
また、図１３に例示するように、既述のクロック回路３５１を含むＣＰＬＤ３５の機能は、ＣＰＵ３１に組み込まれて構わない。別言すると、クロック回路３５１を含むＣＰＬＤ３５の機能は、ＣＰＵ３１によって実行されるソフトウェアによって実現されて構わない。このような構成によっても、既述の実施形態と同様の作用効果を奏することができる。
【０１４８】
以上のように、上述した実施形態によれば、ＣＰＵ３１をリスタートしてもブリッジ３３からＰＣＩデバイス３４にリセット信号が入力されないので、ＰＣＩデバイス３４の処理に影響を与えることがない。したがって、ＰＣＩデバイス３４での処理に応じて信号処理を実施するインタフェースカード等の処理にも影響を与えることがない。
【０１４９】
また、処理カード３０に対する電源投入後のＣＰＵ３１のリスタートによってはＰＣＩデバイス３４に対する再設定は実施されないので、ＣＰＵ３１のリスタート前後でＰＣＩデバイス３４での処理は変更されない。したがって、インタフェースカードにおける信号処理等を正常に継続することができる。
【符号の説明】
【０１５０】
１Ａ  イーサネット伝送装置
１１Ａ−１，１１Ａ−３  イーサネットインタフェースカード
１１Ａ−２  スイッチカード
１１Ａ−４  プロトコル処理カード
１１Ａ−５  装置監視・制御カード
１Ｂ  ＳＯＮＥＴ伝送装置
１１Ｂ−１，１１Ｂ−３  ＳＯＮＥＴインタフェースカード
１１Ｂ−２  スイッチカード
１１Ｂ−４  プロトコル処理カード
１１Ｂ−５  装置監視・制御カード
２１Ａ，２１Ｂ  ＣＰＵ
２２Ａ，２２Ｂ  メモリ
２３Ａ，２３Ｂ，２３Ｂ−１，２３Ｂ−２  ＰＣＩｅ−ＰＣＩブリッジ
２４Ａ−１，２４Ｂ−１  スイッチ回路
２４Ａ−２，２４Ｂ−２，２４Ａ−４，２４Ｂ−４  主信号処理回路
２４Ａ−３，２４Ｂ−３  主信号処理スイッチ（ＳＷ）
３０  処理カード
３１  ＣＰＵ
３２  メモリ
３３−１，３３−２  ＰＣＩｅ−ＰＣＩブリッジ
３４−１  スイッチ回路（ＰＣＩデバイス）
３４−２  ＳＯＮＥＴクロック生成回路（ＰＣＩデバイス）
３５  リセット制御回路
３５１  リセット回路
３５２  レジスタ
３６  ブートデバイス
３７  バス
３８  不揮発性メモリ
【図１】
2015153075.tif 000003
【図２】
2015153075.tif 000004
【図３】
2015153075.tif 000005
【図４】
2015153075.tif 000006
【図５】
2015153075.tif 000007
【図６】
2015153075.tif 000008
【図７】
2015153075.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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