(57)【要約】【課題】クロックツリーにおけるクロック劣化を効率的に防止すること。【解決手段】クロックツリーの上流側からクロック信号を入力される第１入力端子と、クロックツリーの下流側へクロック信号を出力する第１出力端子と、クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、前記第１入力端子に入力されるクロック信号に所定の論理演算を行って前記第１出力端子へ出力する論理回路と、前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、を備える、クロックツリーの単位セル回路。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロックツリーの上流側からクロック信号を入力される第１入力端子と、
クロックツリーの下流側へクロック信号を出力する第１出力端子と、
クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、
クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、
前記第１入力端子に入力されるクロック信号に所定の論理演算を行って前記第１出力端子へ出力する論理回路と、
前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、
を備える、クロックツリーの単位セル回路。
【請求項２】
クロックツリーの後段側に接続される第２出力端子と、
クロックツリーの前段側に接続される第３出力端子と、
前記第２入力端子に入力されたスタンバイ信号を遅延させて前記第２出力端子に出力する第１遅延回路と、
前記第３入力端子に入力されたスタンバイ信号を遅延させて前記第３出力端子に出力する第２遅延回路と、
を更に備える、請求項１に記載のクロックツリーの単位セル回路。
【請求項３】
前記第１遅延回路の出力遅延時間は、前記論理回路の出力遅延時間よりも大きい、請求項１に記載のクロックツリーの単位セル回路。
【請求項４】
前記論理回路は、ＮＡＮＤ回路である、請求項１に記載のクロックツリーの単位セル回路。
【請求項５】
前記ＮＡＮＤ回路は、第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、及び第２ＰＭＯＳトランジスタを有し、
第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、この順で定電圧源とグランドの間をカスコード接続し、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力端子に接続され、
前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインの接続ノードは、前記第１出力端子に接続され、
前記第２ＰＭＯＳトランジスタは、定電圧源と第１出力端子の間をドレイン−ソースで接続し、
前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタは、前記制御回路の出力する制御信号をゲートに入力される、請求項４に記載のクロックツリーの単位セル回路。
【請求項６】
前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタよりもサイズが大きい、請求項５に記載のクロックツリーの単位セル回路。
【請求項７】
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタよりもサイズが小さい、請求項５に記載のクロックツリーの単位セル回路。
【請求項８】
前記スタンバイ信号は、負論理の信号であり、
前記第１入力端子に入力されるクロック信号は、スタンバイ時、正論理に固定される、請求項５に記載のクロックツリーの単位セル回路。
【請求項９】
前記論理回路は、ＮＯＲ回路である、請求項１に記載のクロックツリーの単位セル回路。
【請求項１０】
前記ＮＯＲ回路は、第３ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、及び第４ＰＭＯＳトランジスタを有し、
第４ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、この順で定電圧源とグランドの間をカスコード接続し、
前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのゲートは、前記第１入力端子に接続され、
前記第３ＰＭＯＳトランジスタのドレインと前記第３ＮＭＯＳトランジスタのドレインの接続ノードは、前記第１出力端子に接続され、
前記第４ＮＭＯＳトランジスタは、第１出力端子とグランドの間をドレイン−ソースで接続し、
前記第４ＮＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタは、前記制御回路の出力する制御信号をゲートに入力される、請求項９に記載のクロックツリーの単位セル回路。
【請求項１１】
前記第４ＰＭＯＳトランジスタは、前記第３ＰＭＯＳトランジスタよりもサイズが大きい、請求項１０に記載のクロックツリーの単位セル回路。
【請求項１２】
前記第４ＮＭＯＳトランジスタは、前記第３ＮＭＯＳトランジスタよりもサイズが小さい、請求項１０に記載のクロックツリーの単位セル回路。
【請求項１３】
前記スタンバイ信号は、正論理の信号であり、
前記第１入力端子に入力されるクロック信号は、スタンバイ時、負論理に固定される、請求項１０に記載のクロックツリーの単位セル回路。
【請求項１４】
クロックツリーの上流側からクロック信号を入力される第１入力端子と、
クロックツリーの下流側へクロック信号を出力する第１出力端子と、
クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、
前記第２入力端子に入力されたスタンバイ信号を、クロックツリーの下流側へ出力する第２出力端子と、
クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、
前記第３出力端子に入力されたスタンバイ信号を、クロックツリーの上流側へ出力する第３出力端子と、
前記第１入力端子に入力されるクロック信号に所定の論理演算を行って生成したクロック信号を第１出力端子へ出力する論理回路と、
前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、
を有する回路を備えたクロックツリーであり、
各前記回路は、前記第１出力端子を下流側の前記回路の前記第１入力端子に接続され、前記第２出力端子を下流側の前記回路の前記第２入力端子に接続され、前記第３入力端子を下流側の前記回路の前記第３出力端子に接続され、
最終段の前記回路の前記第２出力端子は、当該最終段の前記回路の第３入力端子に接続されている、クロックツリー。
【請求項１５】
分岐点を有するクロックツリーであって、
分岐点の直上流の前記回路の第３入力端子と、分岐点の直下流の複数の前記回路の第３出力端子との間は、ウェイト回路を介して接続されており、
前記ウェイト回路は、分岐点の直下流の複数の前記回路の全ての第３出力端子からスタンバイ信号を入力されると、分岐点の直上流の前記回路の第３入力端子へスタンバイ信号を出力する、請求項１４に記載のクロックツリー。
【請求項１６】
前記クロックツリーの偶数段目を構成する前記回路が出力するクロック信号を出力とする、請求項１４に記載のクロックツリー。
【請求項１７】
請求項１４に記載のクロックツリーが複数の半導体装置に跨って形成されている、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、クロックツリーの単位セル回路、クロックツリー、及び、装置に関する。
【背景技術】
【０００２】
従来、半導体回路において、複数のインバータを縦続接続したクロックツリーが広く用いられている。このようなクロックツリーでは、各インバータが一定の出力遅延時間を持ってクロック信号を順次後段へと伝搬させており、複数のインバータ間に形成される複数の接続点のいずれか適切な接続点を伝搬されるクロック信号が、他の回路へ供給されるクロック信号となる。
【０００３】
しかしながら、クロックツリーにクロック信号が供給されていない期間は、奇数段のインバータと偶数段のインバータとで異なる論理状態が持続するため、奇数段のインバータと偶数段のインバータとでトランジスタ劣化の度合いに違いが生じる。このため、クロックツリーへのクロック信号の供給が再開されたときに、奇数段のインバータと偶数段のインバータとで出力遅延時間に違いが発生する。
【０００４】
その結果、クロックツリーを通過するクロック信号のデューティ比が変化（悪化）する可能性がある。さらには、トランジスタ劣化が大きかったり、クロックツリーが長かったり、クロック周波数が高かったりすると、デューティ比が大きく崩れてクロック信号自体が消失するおそれもある。
【０００５】
このような問題点に鑑みて、特許文献１には、インバータの代わりにＮＡＮＤを用いたクロックツリーが開示されている。
【０００６】
特許文献１の技術では、スタンバイ時にＮＡＮＤにスタンバイ信号を入力する構成としてあり、クロック信号を入力されるＭＯＳにスタンバイ時に反転層が形成されないメリットがある。このため、いわゆるＮＢＴＩ（Negative Bias Temperature Instability）やＰＢＴＩ（Positive Bias Temperature Instability ）と呼ばれるトランジスタ劣化を防止することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３３０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１に記載の技術は、スタンバイ信号が全ＮＡＮＤに同時に入力されるとみなせる場合には有効である。しかしながら、クロックツリー長が長く（例えば、１０ｍｍ程度）、信号伝搬遅延が発生する場合には、各ＮＡＮＤをスタンバイからリリースするタイミングのばらつきに起因してクロック信号にグリッチが生じる。また、スタンバイ信号印可時にも、同様にグリッチが生じる場合がある。このようなグリッチが後段の記憶回路（Ｄ−Ｆｌｉｐ  Ｆｌｏｐ等）のクロック入力に印可されると、回路の誤動作につながる。
【０００９】
後段の記憶回路のスタンバイ期間をクロックツリーのスタンバイ期間より広く設定することで誤動作を防ぐことは可能だが、その場合には後段の記憶回路のリセット期間にしかクロックツリーをスタンバイできなくなるため、劣化防止動作の効果が限定される。またシーケンサが必要になるため回路規模も増加する。
【００１０】
本技術は、前記課題に鑑みてなされたもので、クロックツリーにおけるクロック劣化を効率的に防止することができるクロックツリーの単位セル回路、クロックツリー、及び、装置の提供を目的とする。
【課題を解決するための手段】
【００１１】
本技術の態様の１つは、クロックツリーの上流側からクロック信号を入力される第１入力端子と、クロックツリーの下流側へクロック信号を出力する第１出力端子と、クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、前記第１入力端子に入力されるクロック信号に所定の論理演算を行って前記第１出力端子へ出力する論理回路と、前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、
を備える、クロックツリーの単位セル回路である。
【００１２】
本技術の他の態様は、クロックツリーの上流側からクロック信号を入力される第１入力端子と、クロックツリーの下流側へクロック信号を出力する第１出力端子と、クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、前記第２入力端子に入力されたスタンバイ信号を、クロックツリーの下流側へ出力する第２出力端子と、クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、前記第３有力端子に入力されたスタンバイ信号を、クロックツリーの上流側へ出力する第３出力端子と、前記第１入力端子に入力されるクロック信号に所定の論理演算を行って生成したクロック信号を第１出力端子へ出力する論理回路と、前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、を有する回路を備えたクロックツリーであり、各前記回路は、前記第１出力端子を下流側の前記回路の前記第１入力端子に接続され、前記第２出力端子を下流側の前記回路の前記第２入力端子に接続され、前記第３入力端子を下流側の前記回路の前記第３出力端子に接続され、最終段の前記回路の前記第２出力端子は、当該最終段の前記回路の第３入力端子に接続されている、クロックツリーである。
【００１３】
本技術の他の態様は、上述したクロックツリーが複数の半導体装置に跨って形成されている装置である。
【００１４】
以上説明したクロックツリーの単位セル回路、クロックツリー、又は、装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００１５】
本技術によれば、クロックツリーにおけるクロック劣化を効率的に防止することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るクロックツリーの概略構成を説明する図である。
【図２】駆動回路の構成を説明する図である。
【図３】駆動回路の具体的な構成の一例を説明する図である。
【図４】駆動回路の具体的な構成の一例を説明する図である。
【図５】論理回路をＮＡＮＤ回路で構成した実施形態を説明する図である。
【図６】論理回路をＮＯＲ回路で構成した実施形態を説明する図である。
【図７】クロックツリーを構成する複数の駆動回路でパワーゲート素子を共通化した実施形態を説明する図である。
【図８】疑似差動化された駆動回路に係る実施形態を説明する図である。
【図９】図８に示す駆動回路で構成されたクロックツリーを説明する図である。
【図１０】途中に分岐を有するクロックツリーでのスタンバイ信号伝搬に係る実施形態を説明する図である。
【図１１】複数の半導体装置に跨って形成されたクロックツリーを説明する図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しつつ、本技術を説明する。
【００１８】
（１）第１の実施形態：
図１は、本実施形態に係るクロックツリーＴの概略構成を説明する図である。
【００１９】
本実施形態に係るクロックツリーＴは、各種の半導体装置全般に適用可能であり、特に高速処理が必要な用途のＬＳＩ（Large Scale Integrated Circuit）に適用すると好適である。より具体的には、画像処理ＬＳＩ、画像撮像ＬＳＩ、通信用ＬＳＩ、データ処理ＬＳＩ等が例示される。更に具体的には、ビデオカメラ、デジタルカメラ、テレビ、ゲーム機器、医療装置、パーソナルコンピュータ、自動車、航空機等が例示される。
【００２０】
図１に示すクロックツリーＴは、各々クロック信号の伝搬に出力遅延時間を有する複数の駆動回路１００＿１〜１００ｎ（ｎは自然数）を縦続接続した構成である。各駆動回路は、クロック信号の入力から出力までに一定の出力遅延時間Δｔ０を有している。
【００２１】
クロックツリーＴの初段の駆動回路１００＿１には、外部のクロック信号生成部１１０からクロック信号Ｃｌｋが供給される。なお、クロックツリーＴの初段に入力されるクロック信号Ｃｌｋは、スタンバイ時、正論理Ｈ（論理回路１０を後述するＮＡＮＤ回路で構成した場合）又は負論理Ｌ（論理回路１０を後述するＮＯＲ回路で構成した場合）に固定される。なお、ここで言う「スタンバイ時」には、後述するスタンバイ移行期間も含んだ、外部の制御部１２０がクロックツリーＴにスタンバイ信号ＳＴＢを入力している期間を指すものとする。
【００２２】
このため、初段の駆動回路１００＿１が出力するクロック信号の論理状態は、外部の制御部１２０がクロックツリーＴにスタンバイ信号ＳＴＢの入力を開始してから駆動回路１００＿１が実際にスタンバイ状態に移行するまでの間（以下、「スタンバイ移行期間」と記載する。）、負論理Ｌとなる。また、２段目の駆動回路１００＿２が出力するクロック信号の論理状態は、スタンバイ移行期間中、正論理Ｈとなる。すなわち、スタンバイ移行期間中、クロックツリーＴの奇数段目の出力は負論理Ｌになり、クロックツリーＴの偶数段目の出力は正論理Ｈになる。
【００２３】
駆動回路１００＿１に供給されたクロック信号Ｃｌｋは、縦続接続された複数の駆動回路１００＿１〜１００＿ｎを順次に伝搬されていき、最終段の駆動回路１００＿ｎから外部へ出力される。むろん、クロック信号の外部への出力は複数の駆動回路１００＿１〜１００＿ｎの接続ノードから行ってもよい。
【００２４】
クロックツリーＴは、スタンバイ信号ＳＴＢの伝搬路として、縦続接続された複数の駆動回路１００＿１〜１００＿ｎの内部配線を数珠つなぎして形成される第１伝搬路Ｌ１及び第２伝搬路Ｌ２を有している。なお以下では第１伝搬路Ｌ１を往路と呼び、第２伝搬路Ｌ２を復路と呼ぶ場合もある。
【００２５】
第１伝搬路Ｌ１は、スタンバイ信号ＳＴＢをクロックツリーＴの上流から下流に向かって（駆動回路１００＿１，１００＿２，・・・，１００＿ｎの順に）伝搬する伝搬路である。第２伝搬路Ｌ２は、スタンバイ信号ＳＴＢをクロックツリーＴの下流から上流に向かって（駆動回路１００＿ｎ，・・・，１００＿２，１００＿１の順に）伝搬する伝搬路である。第１伝搬路Ｌ１と第２伝搬路Ｌ２は、クロックツリーＴの最終段で折返し部Ｌ３によって接続されている。
【００２６】
第１伝搬路Ｌ１の始端には適宜のタイミングで、クロックツリーＴ外部の制御部１２０から、スタンバイ信号ＳＴＢが供給される。このスタンバイ信号ＳＴＢは、クロックツリーＴの上流から下流へ向かって第１伝搬路Ｌ１を伝搬されて最終段の駆動回路１００＿ｎに到達し、折返し部Ｌ３を介して第２伝搬路Ｌ２の終端へ入力され、クロックツリーＴの下流から上流に向かって第２伝搬路Ｌ２を伝搬されて第２伝搬路Ｌ２の始端に戻ってくる。
【００２７】
このとき、スタンバイ制御回路２０は、第１伝搬路Ｌ１と第２伝搬路Ｌ２共にスタンバイ信号ＳＴＢが入力されて初めて制御信号Ｃｔｌの論理状態を、スタンバイ状態を指示する論理状態に変化させる。従って、スタンバイ信号ＳＴＢが第２伝搬路Ｌ２を伝搬していく順番で、各駆動回路の論理回路１０はスタンバイ状態に制御されていく。このため、グリッチが乗ったクロック信号ＣｌｋがクロックツリーＴの外部へ出力される事を防止できる。
【００２８】
一方、スタンバイ制御回路２０は、第１伝搬路Ｌ１と第２伝搬路Ｌ２の少なくとも一方にスタンバイ信号ＳＴＢが入力されなくなると、制御信号Ｃｔｌの論理状態を、スタンバイ状態を解除する論理状態に変化させる。従って、スタンバイ信号ＳＴＢが第１伝搬路Ｌ１を伝搬していく順番で、各駆動回路の論理回路１０のスタンバイが解除されていく。このため、クロックツリーＴの外部にシーケンサ等の制御部を設けることなく、外部へ出力されるクロック信号Ｃｌｋにグリッチを生じなくなる。
【００２９】
なお、図１には、複数の駆動回路１００＿１〜１００＿ｎを一列に配列したクロックツリーＴを例示してあるが、クロックツリーＴの構成はこれに限らず、等長配線、等負荷配線であれば、Ｈ−ツリーモデル、バイナリーツリーモデル、ファンアウトバランスツリーモデル、フィッシュボーンモデル、等、各種の態様を取ることができる。
【００３０】
［駆動回路の構成］ 
図２は、クロックツリーＴを構成する単位セル回路としての駆動回路１００の構成を説明する図である。
【００３１】
同図に示す駆動回路１００は、主として、論理回路１０及びスタンバイ制御回路２０を備えており、入出力端子として、クロック信号Ｃｌｋが入力される第１入力端子Ｉｎ１、クロック信号Ｃｌｋを出力する第１出力端子Ｏｕｔ１、スタンバイ信号ＳＴＢを入力される第２入力端子Ｉｎ２、スタンバイ信号ＳＴＢを出力する第２出力端子Ｏｕｔ２、スタンバイ信号を入力される第３入力端子Ｉｎ３、及び、スタンバイ信号を出力する第３出力端子Ｏｕｔ３を備えている。
【００３２】
［論理回路］ 
論理回路１０は、一方の入力端子が第１入力端子Ｉｎ１に接続され、他方の入力端子がスタンバイ制御回路２０に接続され、出力端子が第１出力端子Ｏｕｔ１に接続されている。本実施形態においては、スタンバイ制御回路２０に接続される入力端子が、論理回路１０の出力制御端子に相当する。
【００３３】
論理回路１０は、第１入力端子Ｉｎ１から入力されるクロック信号Ｃｌｋに対して所定の論理演算を行った信号を第１出力端子Ｏｕｔ１から出力する。後述する実施形態では、論理演算の一例として論理反転した場合を説明する。なお、本明細書では、特に必要がある場合を除いて、論理反転したクロック信号も同じＣｌｋの符号を用いて説明する。
【００３４】
論理回路１０は、スタンバイ制御回路２０から制御信号Ｃｔｌが入力されると、スタンバイ時に第１入力端子Ｉｎ１に入力される信号と同じ論理状態（正論理Ｈ又は負論理Ｌ）の信号を、第１出力端子Ｏｕｔ１から出力する。すなわち、制御信号Ｃｔｌ入力時には、論理回路１０において、第１入力端子Ｉｎ１に接続された入力端子と出力端子との間で、論理状態が一致する。
【００３５】
［スタンバイ制御回路］ 
スタンバイ制御回路２０は、第２入力端子Ｉｎ２にスタンバイ信号ＳＴＢを入力され、且つ、第３入力端子Ｉｎ３にスタンバイ信号ＳＴＢを入力されている間、論理回路１０にスタンバイを指示する。具体的には、論理回路１０へ入力する制御信号Ｃｔｌを、スタンバイを指示する論理状態とする。
【００３６】
一方、スタンバイ制御回路２０は、第２入力端子Ｉｎ２と第３入力端子Ｉｎ３の何れか一方でもスタンバイ信号ＳＴＢを入力されていない場合は、スタンバイ制御回路２０は、論理回路１０にスタンバイを指示しない。具体的には、論理回路１０へ入力する制御信号Ｃｔｌを、スタンバイを指示しない論理状態とする。
【００３７】
また、スタンバイ制御回路２０は、第２入力端子Ｉｎ２から入力されるスタンバイ信号ＳＴＢを所定時間Δｔ１だけ遅延させて第２出力端子Ｏｕｔ２へ出力し、第３入力端子Ｉｎ３から入力されるスタンバイ信号ＳＴＢを所定時間Δｔ２だけ遅延させて第３出力端子Ｏｕｔ３から出力する。
【００３８】
これにより、第２入力端子Ｉｎ２から入力されるスタンバイ信号ＳＴＢは、当該駆動回路１００への入力からΔｔ１遅れで後段へ出力され、第３入力端子Ｉｎ３から入力されるスタンバイ信号ＳＴＢは、当該駆動回路１００への入力からΔｔ２遅れで前段へ出力される。
【００３９】
なお、出力遅延時間Δｔ１は、出力遅延時間Δｔ２よりも大きく設定することが好ましい。また、出力遅延時間Δｔ１は、上述した駆動回路１００がクロック信号について有する出力遅延時間Δｔ０（論理回路１０が持つ出力遅延時間Δｔ０）よりも大きく設定されている。これにより、各駆動回路は、入力されるクロック信号Ｃｌｋの論理状態の固定を解除した後に、スタンバイが解除されることになり、クロック信号Ｃｌｋにグリッチが乗ることを防止できる。
【００４０】
［ＮＡＮＤの場合］ 
図３は、駆動回路１００の具体的な構成の一例を説明する図である。なお、図３に示す駆動回路１００では、上述したクロック信号生成部１１０は、制御部１２０がスタンバイ信号ＳＴＢのクロックツリーＴへの入力を開始するタイミングに合わせて、クロック信号Ｃｌｋを正論理Ｈに固定する。
【００４１】
同図において、論理回路１０はＮＡＮＤ回路１１で構成されている。スタンバイ制御回路２０は、ＮＡＮＤ回路１１へ入力する制御信号Ｃｔｌとして、ＮＡＮＤ回路１１にスタンバイを指示しない場合は正論理Ｈを出力し、ＮＡＮＤ回路１１にスタンバイを指示する場合は負論理Ｌを出力する。
【００４２】
このため、ＮＡＮＤ回路１１は、スタンバイ制御回路２０から正論理Ｈが入力されている間は、入力されたクロック信号Ｃｌｋを論理反転した信号を出力する。このとき、入力されるクロック信号Ｃｌｋの論理状態が正論理Ｈに固定されているため、ＮＡＮＤ回路１１は負論理Ｌを出力する。
【００４３】
一方、ＮＡＮＤ回路１１は、スタンバイ制御回路２０から負論理Ｌが入力されている間は、入力されたクロック信号Ｃｌｋと同じ論理状態の信号を出力する。このとき、入力されるクロック信号Ｃｌｋの論理状態が正論理Ｈに固定されているため、ＮＡＮＤ回路１１は正論理Ｈを出力する。
【００４４】
［ＮＯＲの場合］ 
図４は、駆動回路１００の具体的な構成の一例を説明する図である。なお、図４に示す駆動回路１００では、クロック信号生成部１１０は、制御部１２０がスタンバイ信号ＳＴＢのクロックツリーＴへの入力を開始するタイミングに合わせて、クロック信号Ｃｌｋを負論理Ｌに固定する。
【００４５】
同図において、論理回路１０はＮＯＲ回路１２で構成されている。スタンバイ制御回路２０は、ＮＯＲ回路１２へ入力する制御信号Ｃｔｌとして、ＮＯＲ回路１２にスタンバイを指示しない場合は負論理Ｌを出力し、ＮＯＲ回路１２にスタンバイを指示する場合は正論理Ｈを出力する。
【００４６】
このため、ＮＯＲ回路１２は、スタンバイ制御回路２０から負論理Ｌが入力されている間は、入力されたクロック信号Ｃｌｋを論理反転した信号を出力する。このとき、入力されるクロック信号Ｃｌｋの論理状態が負論理Ｌに固定されているため、ＮＯＲ回路１２は正論理Ｈを出力する。
【００４７】
一方、ＮＯＲ回路１２は、スタンバイ制御回路２０から正論理Ｈが入力されている間は、入力されたクロック信号Ｃｌｋの論理状態と同じ論理状態の信号を出力する。このとき、入力されるクロック信号の論理状態が負論理Ｌに固定されているため、ＮＯＲ回路１２は負論理Ｌを出力することになる。
【００４８】
［ＡＮＤ回路、インバータ］ 
図３，図４に示すスタンバイ制御回路２０は、出力遅延時間Δｔ１を持つ第１遅延回路としての遅延回路２１、出力遅延時間Δｔ２を持つ第２遅延回路としての遅延回路２２、及び、論理回路２３を備えている。遅延回路２１，２２は、例えば直列接続された２つのインバータで構成することができる。
【００４９】
遅延回路２１は、第２入力端子Ｉｎ２と第２出力端子Ｏｕｔ２とを接続する経路上に配設されている。遅延回路２１は、第２入力端子Ｉｎ２から入力されるスタンバイ信号ＳＴＢを出力遅延時間Δｔ１だけ遅延して第２出力端子Ｏｕｔ２へ出力する。
【００５０】
遅延回路２２は、第３入力端子Ｉｎ３と第３出力端子Ｏｕｔ３とを接続する経路上に配設されている。遅延回路２２は、第３入力端子Ｉｎ３から入力されるスタンバイ信号ＳＴＢを出力遅延時間Δｔ２だけ遅延して第３出力端子Ｏｕｔ３から出力する。
【００５１】
論理回路２３は、一方の入力端子が、第２入力端子Ｉｎ２と第２出力端子Ｏｕｔ２との間を接続する経路に接続され、他方の入力端子が、第３入力端子Ｉｎ３と第３出力端子Ｏｕｔ３との間を接続する経路に接続され、出力端子が、論理回路１０の一方の入力端子に接続されている。
【００５２】
なお、図３，図４に示す例では、論理回路２３の各入力端子は遅延回路よりも前段寄りの位置で第１伝搬路Ｌ１や第２伝搬路Ｌ２に接続されているが、論理回路２３の各入力端子の第１伝搬路や第２伝搬路との接続位置はこれに限るものではなく、遅延回路よりも後段寄りの位置で接続されても構わない。
【００５３】
［論理回路２３はＯＲ回路］
上述した論理回路１０が図３に示すようにＮＡＮＤ回路１１で構成されている場合、論理回路２３はＯＲ回路で構成される。このとき、スタンバイ状態を指示するスタンバイ信号ＳＴＢは負論理Ｌで構成されるため、第１伝搬路Ｌ１と第２伝搬路Ｌ２は、スタンバイ信号ＳＴＢを伝搬しているときのみ正論理Ｈになり、スタンバイ信号ＳＴＢを伝搬していないときは正論理Ｈに維持される。
【００５４】
論理回路２３をＯＲ回路で構成したとき、第２入力端子Ｉｎ２と第３入力端子Ｉｎ３に入力される信号の論理状態の少なくとも一方が負論理Ｌでない場合は、ＯＲ回路の出力端子から論理回路１０の入力端子へ正論理Ｈが出力される。
【００５５】
一方、第２入力端子Ｉｎ２と第３入力端子Ｉｎ３に入力される信号の論理状態が双方とも負論理Ｌの場合は（駆動回路１００内の第１伝搬路Ｌ１と第２伝搬路Ｌ２が共に負論理Ｌ）、ＯＲ回路の出力端子から論理回路１０の入力端子へ負論理Ｌが出力される。
【００５６】
このとき、ＮＡＮＤ回路１１の出力が正論理Ｈになり、第１入力端子Ｉｎ１と第１出力端子Ｏｕｔ１の論理状態が同じ正論理Ｈに維持される。これにより、クロックツリーＴを構成する各駆動回路が同じ論理状態を取ることになる。よって、クロックツリーＴを構成する奇数段の駆動回路と偶数段の駆動回路との間で異なるトランジスタ劣化が発生することを防止できる。
【００５７】
［論理回路２３をＡＮＤで構成］ 
上述した論理回路１０が図４に示すようにＮＯＲ回路１２で構成されている場合、論理回路２３はＡＮＤ回路で構成される。このとき、スタンバイ状態を指示するスタンバイ信号ＳＴＢは正論理Ｈで構成されるため、第１伝搬路Ｌ１と第２伝搬路Ｌ２は、スタンバイ信号ＳＴＢを伝搬しているときのみ正論理Ｈとなり、スタンバイ信号ＳＴＢを伝搬していないときは負論理Ｌに維持される。
【００５８】
論理回路２３をＡＮＤ回路で構成したとき、第２入力端子Ｉｎ２と第３入力端子Ｉｎ３に入力される信号の論理状態の少なくとも一方が正論理Ｈでない場合は、ＡＮＤ回路の出力端子から論理回路１０の入力端子へ負論理Ｌが出力される。
【００５９】
一方、第２入力端子Ｉｎ２と第３入力端子Ｉｎ３に入力される信号の論理状態が双方とも正論理Ｈの場合は（駆動回路１００の第１伝搬路Ｌ１と第２伝搬路Ｌ２が共に正論理Ｈ）、ＡＮＤ回路の出力端子から論理回路１０の入力端子へ正論理Ｈが出力される。
【００６０】
このとき、ＮＯＲ回路１２の出力が負論理Ｌになり、第１入力端子Ｉｎ１と第１出力端子Ｏｕｔ１の論理状態が同じ負論理Ｌに維持される。これにより、クロックツリーＴを構成する各駆動回路が同じ論理状態を取ることになる。よって、クロックツリーＴを構成する奇数段の駆動回路と偶数段の駆動回路との間で異なるトランジスタ劣化が発生することを防止できる。
【００６１】
［クロック取りだし用のＮＡＮＤ］ 
その他、駆動回路１００は、クロック取り出し用の論理回路３０及び第４出力端子Ｏｕｔ４を備えている。論理回路３０は、上述した論理回路１０と同じ論理回路であり、各入力端子が論理回路１０の各入力端子にそれぞれ接続され、出力端子が第４出力端子Ｏｕｔ４に接続される。
【００６２】
これにより、第４出力端子Ｏｕｔ４に、上述した第１出力端子Ｏｕｔ１と同じ論理状態のクロックが出力される。この第４出力端子Ｏｕｔ４は、クロックツリーＴからクロックを供給される対象回路と必要に応じて接続され、当該対象回路へクロック信号を供給することができる。
【００６３】
なお、上述したクロック取りだし用の論理回路３０及び第４出力端子Ｏｕｔ４は、クロックツリーＴを構成する全ての駆動回路１００に設けてもよいが、より好ましくは、スタンバイ状態とスタンバイ解除状態とで論理が反転しない配線に設ける。
【００６４】
例えば、スタンバイ状態で、クロックツリーＴの初段を構成する駆動回路１００へ入力されるクロック信号が正論理Ｈの場合、偶数段目の駆動回路１００の出力はスタンバイ解除状態とスタンバイ設定状態とで論理状態が正論理Ｈで変わらない。
【００６５】
従って、取り出したクロック信号を状態保持回路（ＤＦＦ等）に入力する場合、偶数段目の駆動回路１００が出力するクロック信号を用いることで、状態保持回路にクロックツリーをスタンバイ状態に変化させることによる状態変化が全く発生せずに済む。このため、従来技術に比べて、クロックツリースタンバイが可能な期間が大幅に広がる。すなわち、設定の自由度が向上する。
【００６６】
（２）第２の実施形態：
図５は、論理回路を具体的なＮＡＮＤ回路で構成した実施形態を説明する図である。
【００６７】
同図に示す駆動回路２００は、ＮＡＮＤ回路２１０とスタンバイ制御回路２２０を備えている。なお、スタンバイ制御回路２２０は、上述したスタンバイ制御回路２０と同様の構成のため以下では詳細な説明を省略する。
【００６８】
ＮＡＮＤ回路２１０は、第１ＮＭＯＳトランジスタとしてのＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＭＮ１、第２ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタとしてのＰＭＯＳ（Positive channel Metal Oxide Semiconductor ）トランジスタＭＰ１、及び、第２ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＭＰ２を備えている。
【００６９】
ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２は、この並び順で、所定の定電圧源とグランドの間をカスコード接続している。
【００７０】
ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のゲートは、第１入力端子Ｉｎ１に接続され、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレインの接続ノードは、第１出力端子Ｏｕｔ１に接続されている。このため、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１は、第１入力端子Ｉｎ１から入力される信号を第１出力端子Ｏｕｔ１へ反転出力するインバータとして機能する。
【００７１】
ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ１のソースとグランドの間を接続しており、ゲートには、スタンバイ制御回路２２０から制御信号Ｃｔｌが入力されている。ＮＭＯＳトランジスタＭＮ２は、制御信号Ｃｔｌが正論理ＨのときはオンしてＮＭＯＳトランジスタＭＮ１のソースとグランドの間のオン抵抗となり、制御信号Ｃｔｌが負論理ＬのときはオフしてＮＭＯＳトランジスタＭＮ１のソースをグランドから切断する。
【００７２】
ＰＭＯＳトランジスタＭＰ２は、所定の定電圧源と第１出力端子Ｏｕｔ１の間をドレイン−ソースで接続しており、ゲートには、スタンバイ制御回路２２０から制御信号Ｃｔｌが入力されている。ＰＭＯＳトランジスタＭＰ２は、制御信号Ｃｔｌが正論理Ｈのときはオフして第１出力端子Ｏｕｔ１を定電圧源から切断するため寄生容量となり、制御信号Ｃｔｌが負論理Ｌのときはオンして第１出力端子Ｏｕｔ１を定電圧源の電圧にプルアップする。
【００７３】
スタンバイ解除中は、スタンバイ制御回路２２０の出力する制御信号Ｃｔｌが正論理Ｈになるため、ＮＭＯＳトランジスタＭＮ２はフルオンし、ＰＭＯＳトランジスタＭＰ２はオフする。このため、第１入力端子Ｉｎ１に入力されるクロック信号Ｃｌｋを反転した信号が第１出力端子Ｏｕｔ１から出力される。
【００７４】
スタンバイ中は、スタンバイ制御回路２２０の出力する制御信号Ｃｔｌが負論理Ｌになり、第１入力端子Ｉｎ１に入力されるクロック信号Ｃｌｋの論理が正論理Ｈに固定されるため、ＮＭＯＳトランジスタＭＮ２はオフし、ＰＭＯＳトランジスタＭＰ２はオンする。このため、第１出力端子Ｏｕｔ１からは正論理Ｈが出力される。
【００７５】
このように、スタンバイ中は、ＰＭＯＳトランジスタＭＰ１のソース、ドレイン、ゲートの何れもが正論理Ｈの等電位状態になり、ＰＭＯＳトランジスタＭＰ１は、素子にバイアス（電界）がかからない状態、すなわちチャネルが形成されない状態となる。このため、ＰＭＯＳトランジスタＭＰ１は、スタンバイ中にＮＢＴＩが発生せず、ＮＢＴＩによるトランジスタ劣化が発生しない。
【００７６】
ところで、ＮＭＯＳトランジスタＭＮ２は、スタンバイ解除中、上述したようにＮＭＯＳトランジスタＭＮ１とグランドの間でオン抵抗として機能するため、そのオン抵抗はＮＭＯＳトランジスタＭＮ１のオン抵抗に比べて無視できる程度に小さいことが望ましい。すなわち、ＮＭＯＳトランジスタＭＮ２のサイズは、少なくともＮＭＯＳトランジスタＭＮ１やＰＭＯＳトランジスタＭＰ１に比べて大きくすることが望ましい。
【００７７】
このようにトランジスタサイズを調整することにより、ＮＭＯＳトランジスタＭＮ２をＮＭＯＳトランジスタＭＮ１やＰＭＯＳトランジスタＭＰ１にカスコード接続したことによるクロック信号Ｃｌｋの遷移時間の増加を防止できる。
【００７８】
一方、ＰＭＯＳトランジスタＭＰ２は、スタンバイ解除中、上述したように所定の定電圧源と第１出力端子Ｏｕｔ１との間で寄生容量として機能するため、その容量はできる限り小さいことが望ましい。すなわち、ＰＭＯＳトランジスタＭＰ２のサイズは、少なくともＰＭＯＳトランジスタＭＰ１やＮＭＯＳトランジスタＭＮ１に比べて小さくすることが望ましい。
【００７９】
（３）第３の実施形態：
図６は、論理回路をＮＯＲ回路で構成した実施形態を説明する図である。
【００８０】
同図に示す駆動回路３００は、ＮＯＲ回路３１０とスタンバイ制御回路３２０を備えている。なお、スタンバイ制御回路３２０は、上述したスタンバイ制御回路２０と同様の構成のため以下では詳細な説明を省略する。
【００８１】
ＮＯＲ回路３１０は、第３ＮＭＯＳトランジスタとしてのＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＭＮ３、第４ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭＮ４、第３ＰＭＯＳトランジスタとしてのＰＭＯＳ（Positive channel Metal Oxide Semiconductor ）トランジスタＭＰ３、及び、第４ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタＭＰ４を備えている。
【００８２】
ＰＭＯＳトランジスタＭＰ４、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３は、所定の定電圧源とグランドの間を、この順でカスコード接続している。
【００８３】
ＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ３のゲートは、第１入力端子Ｉｎ１に接続され、ＮＭＯＳトランジスタＭＮ３のドレインとＰＭＯＳトランジスタＭＰ３のドレインの接続ノードは、第１出力端子Ｏｕｔ１に接続されている。このため、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３は、第１入力端子Ｉｎ１から入力される信号を第１出力端子Ｏｕｔ１へ反転出力するインバータとして機能する。
【００８４】
ＰＭＯＳトランジスタＭＰ４は、所定の定電圧源とＰＭＯＳトランジスタＭＰ３のドレインとの間を接続しており、ゲートには、スタンバイ制御回路３２０から制御信号Ｃｔｌが入力されている。ＰＭＯＳトランジスタＭＰ４は、制御信号Ｃｔｌが負論理Ｌのときはオンして所定の定電圧源とＰＭＯＳトランジスタＭＰ３のドレインとの間のオン抵抗となり、制御信号Ｃｔｌが正論理ＨのときはオフしてＰＭＯＳトランジスタＭＰ３を所定の定電圧源から切断する。
【００８５】
ＮＭＯＳトランジスタＭＮ４は、第１出力端子Ｏｕｔ１とグランドの間を接続しており、ゲートには、スタンバイ制御回路３２０から制御信号Ｃｔｌが入力されている。ＮＭＯＳトランジスタＭＮ４は、制御信号Ｃｔｌが負論理Ｌのときはオフして第１出力端子Ｏｕｔ１をグランドから切断し、制御信号Ｃｔｌが正論理Ｈのときはオンして第１出力端子Ｏｕｔ１をグランドにプルダウンするため寄生容量として機能する。
【００８６】
スタンバイ解除中は、スタンバイ制御回路３２０の出力する制御信号Ｃｔｌが負論理Ｌになるため、ＰＭＯＳトランジスタＭＰ４はフルオンし、ＮＭＯＳトランジスタＭＮ４はオフする。このため、第１入力端子Ｉｎ１に入力されるクロック信号Ｃｌｋを反転した信号が第１出力端子Ｏｕｔ１から出力される。
【００８７】
スタンバイ中は、スタンバイ制御回路３２０の出力する制御信号Ｃｔｌが正論理Ｈになり、第１入力端子Ｉｎ１に入力されるクロック信号Ｃｌｋの論理が負論理Ｌに固定されるため、ＰＭＯＳトランジスタＭＰ４はオフし、ＮＭＯＳトランジスタＭＮ４はオンする。このため、第１出力端子Ｏｕｔ１からは負論理Ｌが出力される。
【００８８】
このように、スタンバイ中は、ＮＭＯＳトランジスタＭＮ３のソース、ドレイン、ゲートの何れもが負論理Ｌの等電位状態になり、ＮＭＯＳトランジスタＭＮ３は、素子にバイアス（電界）がかからない状態、すなわちチャネルが形成されない状態となる。このため、ＮＭＯＳトランジスタＭＮ３は、スタンバイ中にＰＢＴＩが発生せず、ＰＢＴＩによるトランジスタ劣化が発生しない。
【００８９】
ところで、ＰＭＯＳトランジスタＭＰ４は、スタンバイ解除中、上述したように所定の定電圧源とＰＭＯＳトランジスタＭＰ３のドレインの間でオン抵抗として機能するため、そのオン抵抗はＰＭＯＳトランジスタＭＰ３のオン抵抗に比べて無視できる程度に小さいことが望ましい。すなわち、ＰＭＯＳトランジスタＭＰ４のサイズは、少なくともＰＭＯＳトランジスタＭＰ３やＮＭＯＳトランジスタＭＮ３に比べて大きくすることが望ましい。
【００９０】
このようにトランジスタサイズを調整することにより、ＰＭＯＳトランジスタＭＰ４をＰＭＯＳトランジスタＭＰ３やＮＭＯＳトランジスタＭＮ３にカスコード接続したことによるクロック信号Ｃｌｋの遷移時間の増加を防止できる。
【００９１】
一方、ＮＭＯＳトランジスタＭＮ４は、スタンバイ解除中、上述したように第１出力端子Ｏｕｔ１とグランドの間で寄生容量として機能するため、その容量はできる限り小さいことが望ましい。すなわち、ＮＭＯＳトランジスタＭＮ４のサイズは、少なくともＮＭＯＳトランジスタＭＮ３やＰＭＯＳトランジスタＭＰ３に比べて小さくすることが望ましい。
【００９２】
（４）第４の実施形態：
図７は、クロックツリーＴを構成する複数の駆動回路でパワーゲート素子を共通化した本実施形態を説明する図である。
【００９３】
同図に示す駆動回路４００は、論理回路４１０とスタンバイ制御回路４２０を備えている。なお、スタンバイ制御回路４２０は、上述したスタンバイ制御回路２０と同様の構成のため、以下では詳細な説明を省略する。
【００９４】
論理回路４１０は、上述した論理回路１０と同様の構成を複数備えており、その複数の論理回路１０のパワーゲート部、すなわちＮＭＯＳトランジスタＭＮ２を複数の論理回路１０で共通化した構成となっている。以下では、共通化されたＮＭＯＳトランジスタＭＮ２をパワーゲート部４１１とし、各論理回路１０の残りの部分をインバータ部４１２＿１，４１２＿２，・・・、４１２＿ｎとする。
【００９５】
すなわち、パワーゲート部４１１がオンしているときは、各インバータ部４１２＿１，４１２＿２，・・・、４１２＿ｎの低電位側端は、パワーゲート部４１１のオン抵抗を介してグランドに接続される、いわば共通仮想グランドとなる。このようにパワーゲート部４１１を共通化することにより、パワーゲート部４１１の回路面積を削減することが可能となる。
【００９６】
なお、クロックツリーＴを構成する複数の駆動回路のうち、信号遷移するのは数個に過ぎず、その他多くの駆動回路では信号遷移しない。そして、論理回路内のインバータは、信号遷移時のみ電流を供給する必要が有り、非信号遷移時は電流を供給する必要が無い。従って、ｎ個の駆動回路を有するクロックツリーＴであっても、同時に電流供給する素子の数だけのパワーゲートサイズがあれば、他の実施形態と同様の信号伝搬遅延性能を実現できる。
【００９７】
なお、図７には、上述したＮＡＮＤ回路で構成した論理回路のパワーゲート素子を共通化した場合の回路を例示してあるが、上述したＮＯＲ回路で構成した論理回路についても、同様にパワーゲート素子（図６に示すＰＭＯＳトランジスタＭＰ４）を共通化することができることは言うまでもない。
【００９８】
（５）第５の実施形態：
図８は、疑似差動化された駆動回路に係る実施形態を説明する図である。
【００９９】
同図に示す駆動回路５００は、上述した駆動回路１００を差動化したものであり、論理回路群５１０とスタンバイ制御回路５２０を備えている。なお、スタンバイ制御回路５２０は、上述したスタンバイ制御回路２０と同様の構成のため、以下では詳細な説明を省略する。
【０１００】
駆動回路５００は疑似差動化されており、正逆一対のクロック信号を入力とし、正逆一対のクロック信号を出力する。このため、クロック信号の入出力端子として、上述した第１入力端子Ｉｎ１と第１出力端子Ｏｕｔ１に代えて、正相クロック信号Ｃｌｋが入力される第１正相入力端子Ｉｎ１１、逆相クロック信号ｘＣｌｋが入力される第１逆相入力端子Ｉｎ１２、正相クロック信号Ｃｌｋを出力する第１正相出力端子Ｏｕｔ１１、及び、逆相クロック信号ｘＣｌｋを出力する第１逆相出力端子Ｏｕｔ１２を備えている。
【０１０１】
論理回路群５１０は、論理回路５１１〜５１４を備えている。
【０１０２】
論理回路５１１は、一方の入力端子が第１正相入力端子Ｉｎ１１に接続され、他方の入力端子がスタンバイ制御回路５２０に接続され、出力端子が第１逆相出力端子Ｏｕｔ１２に接続されている。このため、論理回路５１１は、第１正相入力端子Ｉｎ１１から入力される正相クロック信号Ｃｌｋを論理反転した信号（逆相クロック信号ｘＣｌｋ）を第１逆相出力端子Ｏｕｔ１２へ出力する。
【０１０３】
論理回路５１２は、一方の入力端子が第１逆相入力端子Ｉｎ１２に接続され、他方の入力端子がスタンバイ制御回路５２０に接続され、出力端子が第１正相出力端子Ｏｕｔ１１に接続されている。このため、論理回路５１２は、第１逆相入力端子Ｉｎ１２から入力される逆相クロック信号ｘＣｌｋを論理反転した信号（正相クロック信号Ｃｌｋ）を第１正相出力端子Ｏｕｔ１１へ出力する。
【０１０４】
論理回路５１３は、一方の入力端子が論理回路５１１の出力端子に接続され、他方の入力端子がスタンバイ制御回路５２０に接続され、出力端子が第１正相出力端子Ｏｕｔ１１に接続されている。すなわち、論理回路５１３は、論理回路５１１が出力する信号（逆相クロック信号ｘＣｌｋ）を更に論理反転させた信号（正相クロック信号Ｃｌｋ）を第１正相出力端子Ｏｕｔ１１へ出力する。すなわち、論理回路５１２と論理回路５１３は同相のクロック信号を出力する。
【０１０５】
論理回路５１４は、一方の入力端子が論理回路５１２の出力端子に接続され、他方の入力端子がスタンバイ制御回路５２０に接続され、出力端子が第１逆相出力端子Ｏｕｔ１２に接続されている。すなわち、論理回路５１４は、論理回路５１２が出力する信号（正相クロック信号Ｃｌｋ）を更に論理反転させた信号（逆相クロック信号ｘＣｌｋ）を第１逆相出力端子Ｏｕｔ１２へ出力する。すなわち、論理回路５１１と論理回路５１４は同相のクロック信号を出力する。
【０１０６】
図９は、図８に示す駆動回路５００で構成されたクロックツリーＴを説明する図である。同図に示すクロックツリーＴは、複数の駆動回路５００の縦続接続により形成される２本のクロック伝搬路Ｌｃ１，Ｌｃ２を有し、一方のクロック伝搬路Ｌｃ１の初段には正相クロック信号Ｃｌｋを入力され、他方のクロック伝搬路Ｌｃ２の初段には逆相クロック信号ｘＣｌｋが入力され、これらクロック信号は、駆動回路を１つ通過する毎に正相／逆相が反転しつつ後段へ伝搬されていく。
【０１０７】
ここで、スタンバイ時、クロックツリーＴの初段に入力されるクロック信号は、正相クロック信号Ｃｌｋは正論理Ｈに固定され、逆相クロック信号ｘＣｌｋは負論理Ｌに固定される。従って、クロック伝搬路Ｌｃ１については、偶数段の駆動回路５００の出力がスタンバイ状態とスタンバイ解除状態とで論理が反転しないことになり、状態保持回路（ＤＦＦ等）への入力に適したクロック信号となる。一方、クロック伝搬路Ｌｃ２については、奇数段の駆動回路５００の出力がスタンバイ状態とスタンバイ解除状態とで論理が反転しないことになり、状態保持回路（ＤＦＦ等）への入力に適したクロック信号となる。
【０１０８】
以上のように、駆動回路５００内の論理回路を疑似差動化することによりクロックツリーＴ内を伝搬するクロック信号の耐ノイズ性能を高めることができる。
【０１０９】
なお、本実施形態に係る駆動回路５００についても、上述した第４の実施形態と同様に、パワーゲート素子を複数の駆動回路５００の間で共通化してもよい。すなわち、駆動回路５００を構成する論理回路毎に、複数の駆動回路５００の間でパワーゲート素子を共通化してもよい。このようにパワーゲート素子を共通化することにより、パワーゲート素子の回路面積を削減することが可能となる。
【０１１０】
（６）第６の実施形態：
図１０は、途中に分岐を有するクロックツリーＴ’でのスタンバイ信号伝搬に係る実施形態を説明する図である。
【０１１１】
同図に示すクロックツリーＴ’は、複数の駆動回路６００をそれぞれ縦続接続して構成された駆動回路群Ｄ０，Ｄ１〜Ｄｍ（ｍは自然数）、及び、ウェイト回路６１０を有している。以下では、各駆動回路の入出力端子の符号は、上述した第１の実施形態に係る駆動回路１００の符号を用いて説明する。
【０１１２】
クロックツリーＴ’は、複数の駆動回路６００を縦続接続して構成された駆動回路群Ｄ０の最終段から、複数の駆動回路６００をそれぞれ縦続接続して構成された駆動回路群Ｄ１〜Ｄｍへ分岐しており、分岐点の直上流の駆動回路５００の第３入力端子Ｉｎ３と、分岐点の直下流の駆動回路６００の第３出力端子Ｏｕｔ３との間は、ウェイト回路６１０を介して接続されている。
【０１１３】
駆動回路群Ｄ０の初段に入力されるクロック信号Ｃｌｋは、駆動回路群Ｄ０内のクロック信号伝搬路を後段側へ順次伝搬された後、駆動回路群Ｄ１〜Ｄｍの初段にそれぞれ入力される。駆動回路群Ｄ１〜Ｄｍの初段に入力されたクロック信号Ｃｌｋは、駆動回路群Ｄ１〜Ｄｍ内を後段側へそれぞれ順次伝搬された後、駆動回路群Ｄ１〜Ｄｍの最終段からそれぞれ出力される。
【０１１４】
一方、駆動回路群Ｄ０の初段に入力されるスタンバイ信号ＳＴＢは、駆動回路群Ｄ０内に形成される第１伝搬路Ｌ１を後段側へ順次伝搬された後、駆動回路群Ｄ１〜Ｄｍ内に形成される第１伝搬路Ｌ１１〜Ｌ１ｍの初段にそれぞれ入力される。すなわち、第１伝搬路Ｌ１は、駆動回路群Ｄ０と駆動回路群Ｄ１〜Ｄｍ内の間でｍ本に分岐して、第１伝搬路Ｌ１１〜Ｌ１ｍに接続される。
【０１１５】
駆動回路群Ｄ１〜Ｄｍの初段に入力されたスタンバイ信号ＳＴＢは、第１伝搬路Ｌ１１〜Ｌ１ｍをそれぞれ後段側へ順次伝搬されて最終段で折り返され、駆動回路群Ｄ１〜Ｄｍ内に形成される第２伝搬路Ｌ２１〜Ｌ２ｍの最終段へそれぞれ入力され、第２伝搬路Ｌ２１〜Ｌ２ｍを初段側へ順次伝搬され、第２伝搬路Ｌ２１〜Ｌ２ｍの初段からウェイト回路６１０へ入力される。
【０１１６】
ウェイト回路６１０は、駆動回路群Ｄ１〜Ｄｍの全てからスタンバイ信号ＳＴＢが入力されるまで待ってから、スタンバイ信号ＳＴＢを駆動回路群Ｄ０内に形成される第２伝搬路Ｌ２の最終段に入力する。
【０１１７】
すなわち、分岐後のクロックツリーの全ての戻りパス（駆動回路群Ｄ１〜Ｄｍ）からスタンバイ信号ＳＴＢが戻るまでは、分岐前のクロックツリーへスタンバイ信号ＳＴＢを出力せず、全ての戻りパスからスタンバイ信号が戻ってきてから、分岐前のクロックツリー（駆動回路群Ｄ０）へスタンバイ信号ＳＴＢを出力する。
【０１１８】
このようなウェイト回路６１０は、例えば、スタンバイ信号を負論理Ｌで構成されている場合、ＯＲ回路で構成することができ、スタンバイ信号ＳＴＢが正論理Ｈで構成されている場合、ＡＮＤ回路で構成することができる。
【０１１９】
このように、クロックツリーＴ’の分岐箇所にウェイト回路６１０を設けることにより、分岐後のクロックツリーの中で最も伝搬が遅いパスに自動的に合わせて、分岐前のクロックツリーのスタンバイを設定することができる。このため、グリッチが乗ったクロック信号ＣｌｋがクロックツリーＴの外部へ出力される事を防止できる。
【０１２０】
（７）第７の実施形態：
図１１は、複数の半導体装置Ｃ１，Ｃ２に跨って形成されたクロックツリーを説明する図である。
【０１２１】
同図に示す装置７００は、半導体装置Ｃ１、半導体装置Ｃ２、及び、上述した何れかの実施形態と同様の複数の駆動回路を縦続接続して形成されたクロックツリーＴを備えている。このクロックツリーＴは、半導体装置Ｃ１内に形成されたクロックツリーＴ１と半導体装置Ｃ２内に形成されたクロックツリーＴ２とにより構成される。
【０１２２】
すなわち、クロック信号Ｃｌｋは、半導体装置Ｃ１内のクロックツリーＴ１内を初段から最終段に向かって順次伝搬され、半導体装置Ｃ１から半導体装置Ｃ２へ入力され、半導体装置Ｃ２内のクロックツリーＴ２内を初段から最終段に向かって順次伝搬されていくことになる。
【０１２３】
一方、スタンバイ信号ＳＴＢは、半導体装置Ｃ１内のクロックツリーＴ１内に形成された第１伝搬路Ｌ１Ｃ１を初段から最終段に向かって順次伝搬され、半導体装置Ｃ１から半導体装置Ｃ２へ入力され、半導体装置Ｃ２内のクロックツリーＴ２内に形成された第１伝搬路Ｌ１Ｃ２を初段から最終段に向かって順次伝搬されていく。第１伝搬路Ｌ１Ｃ２の最終段に到達したスタンバイ信号ＳＴＢは折り返されて、半導体装置Ｃ２内のクロックツリーＴ２内に形成された第２伝搬路Ｌ２Ｃ２の最終段に入力され、第２伝搬路Ｌ２Ｃ２を最終段から初段に向かって順次伝搬され、半導体装置Ｃ２から半導体装置Ｃ１へ入力され、半導体装置Ｃ１内のクロックツリーＴ１内に形成された第２伝搬路Ｌ２Ｃ１を最終段から初段に向かって順次伝搬されていく。
【０１２４】
このように複数の半導体装置Ｃ１，Ｃ２の間に跨るように形成されたクロックツリーＴであっても、グリッチが乗ったクロック信号ＣｌｋがクロックツリーＴの外部へ出力される事を防止できる。
【０１２５】
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１２６】
そして、本技術は、以下のような構成を取ることができる。
【０１２７】
（ａ）
クロックツリーの上流側からクロック信号を入力される第１入力端子と、
クロックツリーの下流側へクロック信号を出力する第１出力端子と、
クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、
クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、
前記第１入力端子に入力されるクロック信号に所定の論理演算を行って前記第１出力端子へ出力する論理回路と、
前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、
を備える、クロックツリーの単位セル回路。
【０１２８】
（ｂ）
クロックツリーの後段側に接続される第２出力端子と、
クロックツリーの前段側に接続される第３出力端子と、
前記第２入力端子に入力されたスタンバイ信号を遅延させて前記第２出力端子に出力する第１遅延回路と、
前記第３入力端子に入力されたスタンバイ信号を遅延させて前記第３出力端子に出力する第２遅延回路と、
を更に備える、前記（ａ）に記載のクロックツリーの単位セル回路。
【０１２９】
（ｃ）
前記第１遅延回路の出力遅延時間は、前記論理回路の出力遅延時間よりも大きい、前記（ａ）又は前記（ｂ）に記載のクロックツリーの単位セル回路。
【０１３０】
（ｄ）
前記論理回路は、ＮＡＮＤ回路である、前記（ａ）〜前記（ｃ）の何れか１つに記載のクロックツリーの単位セル回路。
【０１３１】
（ｅ）
前記ＮＡＮＤ回路は、第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、及び第２ＰＭＯＳトランジスタを有し、
第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、この順で定電圧源とグランドの間をカスコード接続し、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力端子に接続され、
前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインの接続ノードは、前記第１出力端子に接続され、
前記第２ＰＭＯＳトランジスタは、定電圧源と第１出力端子の間をドレイン−ソースで接続し、
前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタは、前記制御回路の出力する制御信号をゲートに入力される、前記（ｄ）に記載のクロックツリーの単位セル回路。
【０１３２】
（ｆ）
前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタよりもサイズが大きい、前記（ｅ）に記載のクロックツリーの単位セル回路。
【０１３３】
（ｇ）
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタよりもサイズが小さい、前記（ｅ）又は前記（ｆ）に記載のクロックツリーの単位セル回路。
【０１３４】
（ｈ）
前記スタンバイ信号は、負論理の信号であり、
前記第１入力端子に入力されるクロック信号は、スタンバイ時、正論理に固定される、前記（ｅ）〜前記（ｇ）の何れか１つに記載のクロックツリーの単位セル回路。
【０１３５】
（ｉ）
前記論理回路は、ＮＯＲ回路である、前記（ａ）〜前記（ｃ）の何れか１つに記載のクロックツリーの単位セル回路。
【０１３６】
（ｊ）
前記ＮＯＲ回路は、第３ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、及び第４ＰＭＯＳトランジスタを有し、
第４ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、この順で定電圧源とグランドの間をカスコード接続し、
前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのゲートは、前記第１入力端子に接続され、
前記第３ＰＭＯＳトランジスタのドレインと前記第３ＮＭＯＳトランジスタのドレインの接続ノードは、前記第１出力端子に接続され、
前記第４ＮＭＯＳトランジスタは、第１出力端子とグランドの間をドレイン−ソースで接続し、
前記第４ＮＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタは、前記制御回路の出力する制御信号をゲートに入力される、前記（ｉ）に記載のクロックツリーの単位セル回路。
【０１３７】
（ｋ）
前記第４ＰＭＯＳトランジスタは、前記第３ＰＭＯＳトランジスタよりもサイズが大きい、前記（ｊ）に記載のクロックツリーの単位セル回路。
【０１３８】
（ｌ）
前記第４ＮＭＯＳトランジスタは、前記第３ＮＭＯＳトランジスタよりもサイズが小さい、前記（ｊ）又は前記（ｋ）に記載のクロックツリーの単位セル回路。
【０１３９】
（ｍ）
前記スタンバイ信号は、正論理の信号であり、
前記第１入力端子に入力されるクロック信号は、スタンバイ時、負論理に固定される、前記（ｊ）〜前記（ｌ）の何れか１つに記載のクロックツリーの単位セル回路。
【０１４０】
（ｎ）
クロックツリーの上流側からクロック信号を入力される第１入力端子と、
クロックツリーの下流側へクロック信号を出力する第１出力端子と、
クロックツリーの上流側からスタンバイ信号を入力される第２入力端子と、
前記第２入力端子に入力されたスタンバイ信号を、クロックツリーの下流側へ出力する第２出力端子と、
クロックツリーの下流側からスタンバイ信号を入力される第３入力端子と、
前記第３出力端子に入力されたスタンバイ信号を、クロックツリーの上流側へ出力する第３出力端子と、
前記第１入力端子に入力されるクロック信号に所定の論理演算を行って生成したクロック信号を第１出力端子へ出力する論理回路と、
前記第２入力端子、前記第３入力端子、及び、前記論理回路の出力制御端子に接続された制御回路と、
を有する回路を備えたクロックツリーであり、
各前記回路は、前記第１出力端子を下流側の前記回路の前記第１入力端子に接続され、前記第２出力端子を下流側の前記回路の前記第２入力端子に接続され、前記第３入力端子を下流側の前記回路の前記第３出力端子に接続され、
最終段の前記回路の前記第２出力端子は、当該最終段の前記回路の第３入力端子に接続されている、クロックツリー。
【０１４１】
（ｏ）
分岐点を有するクロックツリーであって、
分岐点の直上流の前記回路の第３入力端子と、分岐点の直下流の複数の前記回路の第３出力端子との間は、ウェイト回路を介して接続されており、
前記ウェイト回路は、分岐点の直下流の複数の前記回路の全ての第３出力端子からスタンバイ信号を入力されると、分岐点の直上流の前記回路の第３入力端子へスタンバイ信号を出力する、前記（ｎ）に記載のクロックツリー。
【０１４２】
（ｐ）
前記クロックツリーの偶数段目を構成する前記回路が出力するクロック信号を出力とする、前記（ｎ）又は前記（ｏ）に記載のクロックツリー。
【０１４３】
（ｑ）
前記（ｎ）〜前記（ｏ）の何れか１つに記載のクロックツリーが複数の半導体装置に跨って形成されている、装置。
【符号の説明】
【０１４４】
１０…論理回路、１１…ＮＡＮＤ回路、１２…ＮＯＲ回路、２０…スタンバイ制御回路、２１…遅延回路、２２…遅延回路、２３…論理回路、３０…論理回路、１００…駆動回路、１１０…クロック信号生成部、１２０…制御部、２００…駆動回路、２１０…ＮＡＮＤ回路、２２０…スタンバイ制御回路、３００…駆動回路、３１０…ＮＯＲ回路、３２０…スタンバイ制御回路、４００…駆動回路、４１０…論理回路、４１１…パワーゲート部、４１２＿１〜４１２＿ｎ…インバータ部、４２０…スタンバイ制御回路、５００…駆動回路、５１０…論理回路群、５１１〜５１４…論理回路、５２０…スタンバイ制御回路、６００…駆動回路、６１０…ウェイト回路、７００…装置、Ｃ１…半導体装置、Ｃ２…半導体装置、Ｄ０…駆動回路群、Ｄ１〜Ｄｍ…駆動回路群、Ｉｎ１…第１入力端子、Ｉｎ２…第２入力端子、Ｉｎ３…第３入力端子、Ｉｎ１１…第１正相入力端子、Ｉｎ１２…第１逆相入力端子、Ｌ１…第１伝搬路、Ｌ２…第２伝搬路、Ｌ３…折返し部、Ｌｃ１…クロック伝搬路、Ｌｃ２…クロック伝搬路、Ｌ１Ｃ１…第１伝搬路、Ｌ１Ｃ２…第１伝搬路、Ｌ２Ｃ１…第２伝搬路、Ｌ２Ｃ２…第２伝搬路、Ｌ１１〜Ｌ１ｍ…第１伝搬路、Ｌ２１〜Ｌ２ｍ…第２伝搬路、ＭＮ１…ＮＭＯＳトランジスタ、ＭＮ２…ＮＭＯＳトランジスタ、ＭＮ３…ＮＭＯＳトランジスタ、ＭＮ４…ＮＭＯＳトランジスタ、ＭＰ１…ＰＭＯＳトランジスタ、ＭＰ２…ＰＭＯＳトランジスタ、ＭＰ３…ＰＭＯＳトランジスタ、ＭＰ４…ＰＭＯＳトランジスタ、Ｏｕｔ１…第１出力端子、Ｏｕｔ２…第２出力端子、Ｏｕｔ３…第３出力端子、Ｏｕｔ１１…第１正相出力端子、Ｏｕｔ１２…第１逆相出力端子、Ｔ…クロックツリー、Ｔ’…クロックツリー、Ｔ１…クロックツリー、Ｔ２…クロックツリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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