(57)【要約】【課題】従来技術に比較してテスト時間を短縮可能なスキャンチェーン回路を提供する。【解決手段】互いに縦続接続される複数のスキャンフリップフロップ１１〜１３を備え、クロック信号ＣＬＯＣＫをクロック信号ＣＬＯＣＫの１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第１の遅延素子２１と、制御信号ＳＨＩＦＴＥＮに基づいて、スキャンシフト動作時において、遅延素子２１からの遅延クロック信号及びクロック信号ＣＬＯＣＫのうち１つのクロック信号を選択してスキャンフリップフロップ１２に出力するセレクタ２２とを備え、スキャンフリップフロップ１２は、スキャンシフト動作時においてセレクタ２２によって選択されたクロック信号ＣＬＫ２に同期して、スキャンフリップフロップ１１からのテストデータを取り込んだ後出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のスキャンフリップフロップを含み、互いに縦続接続される複数のスキャンフリップフロップを備え、
上記第１及び第２のスキャンフリップフロップはそれぞれ、スキャンシフト動作時において、入力されるクロック信号に同期して、入力されるテストデータを取り込んだ後出力するスキャンチェーン回路であって、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第１の遅延素子と、
入力される第１の制御信号に基づいて、上記スキャンシフト動作時において、上記第１の遅延素子からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第２のスキャンフリップフロップに出力する第１のセレクタとを備え、
上記第２のスキャンフリップフロップは、上記スキャンシフト動作時において上記第１のセレクタによって選択されたクロック信号に同期して、上記第１のスキャンフリップフロップからのテストデータを取り込んだ後出力することを特徴とするスキャンチェーン回路。
【請求項２】
上記第１のセレクタは、上記第１の制御信号に基づいて、上記スキャンシフト動作時において上記遅延クロック信号を選択して上記第２のスキャンフリップフロップに出力することを特徴とする請求項１記載のスキャンチェーン回路。
【請求項３】
上記複数のスキャンフリップフロップは、上記スキャンシフト動作において、上記第２のスキャンフリップフロップからのテストデータを取り込んだ後出力する第３のスキャンフリップフロップを含み、
上記スキャンチェーン回路は、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第２の遅延素子と、
入力される第２の制御信号に基づいて、上記スキャンシフト動作時において、上記第２の遅延素子からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第３のスキャンフリップフロップに出力する第２のセレクタとを備え、
上記第３のスキャンフリップフロップは、上記スキャンシフト動作時において上記第２のセレクタにより選択されたクロック信号に同期して、上記第２のスキャンフリップフロップからのテストデータを取り込んだ後出力することを特徴とする請求項１又は２記載のスキャンチェーン回路。
【請求項４】
上記第１及び第２の制御信号は互いに同一の制御信号であることを特徴とする請求項３記載のスキャンチェーン回路。
【請求項５】
上記複数のスキャンフリップフロップは、互いに縦続接続される第４、第５及び第６のスキャンフリップフロップをさらに備え、
上記第４、第５及び第６のスキャンフリップフロップはそれぞれ、上記スキャンシフト動作時において、前段のスキャンフリップフロップからのテストデータを取り込んだ後出力し、
上記第１のセレクタは、上記選択したクロック信号を上記第５のスキャンフリップフロップに出力し、
上記第２のセレクタは、上記選択したクロック信号を上記第６のスキャンフリップフロップに出力することを特徴とする請求項３又は４記載のスキャンチェーン回路。
【請求項６】
上記第３のスキャンフリップフロップは、上記スキャンシフト動作時において、上記取り込んだテストデータを上記第４のスキャンフリップフロップに出力することを特徴とする請求項５記載のスキャンチェーン回路。
【請求項７】
上記第１及び第２の遅延素子は、上記各スキャンフリップフロップのセットアップ時間以上の上記遅延期間を有することを特徴とする請求項３〜６のうちのいずれか１つに記載のスキャンチェーン回路。
【請求項８】
上記スキャンチェーン回路は、上記第１のスキャンフリップフロップからの出力信号と、第３の制御信号に基づいて所定の論理演算を行い、上記論理演算の結果の信号を上記第２のスキャンフリップフロップに出力する論理ゲートを有することを特徴とする請求項１〜７のうちのいずれか１つに記載のスキャンチェーン回路。
【請求項９】
上記第３の制御信号は、上記複数のスキャンフリップフロップのうちの１つのスキャンフリップフロップからの出力信号であることを特徴とする請求項８記載のスキャンチェーン回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載のスキャンチェーン回路を備えることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばスキャンパステストなどのテスト容易化手法に係るスキャンチェーン回路と、それを備えた集積回路装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）などの集積回路装置の電気的特性、機能或いは性能が所定の規格を満たすか否かを確認して、製造工程の不良品等を識別するテスト方法の一つに、スキャンパステストが知られている。従来のスキャンパステストは、ＬＳＩ内のテスト対象回路におけるフリップフロップ（以下、ＦＦという。）をシフトレジスタ状に接続したスキャンチェーン回路を用いる。スキャンパステストでは、スキャンシフト動作によってスキャンチェーン回路を構成するスキャンＦＦにテストデータを設定する。
【０００３】
従来のスキャンシフト動作においては、スキャンチェーン回路の外部入力から任意のテストパタンのテストデータが各スキャンＦＦにシリアルに入力されて設定されるが、通常、テストに使用するクロック信号に同期して行われる。このとき、テスト対象回路内の全てのスキャンＦＦにテストデータを設定するために、スキャンチェーン回路のスキャンＦＦ数(或いはテストパタン長)の分の期間を必要とする。近年の大規模ＬＳＩ等の集積回路装置においてはテストパタン長が大きくなり、結果テスト時間が長くなってしまっているため、スキャンパステストのテスト時間短縮を目的とした技術が提案されている。
【０００４】
特許文献１は、一部のスキャンＦＦのデータ入出力間にセレクタを用意しておき、幾つかのテストパタンでのテスト後にセレクタを切り替えて一部のスキャンＦＦをバイパスさせることにより、スキャンシフト動作の期間を低減するという提案がなされている。
【０００５】
特許文献２は、複数のスキャンチェーン回路を並列に接続することにより、これらを１つのスキャンチェーン回路としてシリアルに接続する場合に比べ、テスト時間を短縮する技術が提案されている。
【０００６】
一方、特許文献３ではスキャンシフト動作のときのピーク消費電力を低減する目的で、多相クロックを生成して、位相の早いものから順にスキャンチェーン回路の後端にあるスキャンＦＦに順に供給するスキャンチェーン回路構成を提案している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、バイパスされるスキャンＦＦからのデータに基づいて論理演算を行うロジックコーンにおける故障の大部分が検出可能となってからセレクタを切り替えるために、テスト時間を費やしてしまう。また、回路の設計段階で効果的なセレクタの追加箇所を選定する必要があり、複雑なロジックを形成している論理回路においては、一部のスキャンＦＦをバイパスするために他のスキャンＦＦのロジックコーンに対する制御性を悪化させることにもなっていた。
【０００８】
また、特許文献２では、並列に接続されたスキャンチェーン回路におけるスキャンシフト動作により各スキャンＦＦにテストパタンを設定するため、各スキャンチェーン回路に対して独立した値をスキャンＦＦに設定できない。そのため、スキャンパステストにおける制御性が悪化することで故障検出率の低下やテストパタン短縮効果の低下を招き、制御性を維持してスキャンパステストのテスト時間を短縮できなかった。
【０００９】
一方、特許文献３では、確かにスキャンシフト動作時のクロックによる同時スイッチングが解消されてピーク消費電力の低減にはなり得るが、スキャンシフト動作に要するクロック数に変化はないため、テスト時間を短縮する効果は奏しない。
【００１０】
本発明の目的は、従来技術に比較してテスト時間を短縮可能なスキャンチェーン回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るスキャンチェーン回路は、
第１及び第２のスキャンフリップフロップを含み、互いに縦続接続される複数のスキャンフリップフロップを備え、
上記第１及び第２のスキャンフリップフロップはそれぞれ、スキャンシフト動作時において、入力されるクロック信号に同期して、入力されるテストデータを取り込んだ後出力するスキャンチェーン回路であって、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第１の遅延素子と、
入力される第１の制御信号に基づいて、上記スキャンシフト動作時において、上記第１の遅延素子からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第２のスキャンフリップフロップに出力する第１のセレクタとを備え、
上記第２のスキャンフリップフロップは、上記スキャンシフト動作時において上記第１のセレクタによって選択されたクロック信号に同期して、上記第１のスキャンフリップフロップからのテストデータを取り込んだ後出力することを特徴とする。
【発明の効果】
【００１２】
本発明に係るスキャンチェーン回路によれば、従来技術に比較してテスト時間を短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る集積回路装置の構成を示す回路図である。
【図２】図１のスキャンフリップフロップ（ＦＦ）１１の内部構成を示す回路図である。
【図３】図１のスキャンチェーン回路２の第１のスキャンシフト動作を示すタイミングチャートである。
【図４】図１のスキャンチェーン回路２の第２のスキャンシフト動作を示すタイミングチャートである。
【図５】第１の実施形態の変形例に係るスキャンチェーン回路２Ａの構成を示す回路図である。
【図６】本発明の第２の実施形態に係るスキャンチェーン回路２Ｂの構成を示す回路図である。
【図７】図６のスキャンチェーン回路２Ｂの第３のスキャンシフト動作を示すタイミングチャートである。
【図８】本発明の第３の実施形態に係るスキャンチェーン回路２Ｃの構成を示す回路図である。
【図９】第３の実施形態の変形例に係るスキャンチェーン回路２Ｄの構成を示す回路図である。
【図１０】本発明の第４の実施形態に係るスキャンチェーン回路２Ｅの構成を示す回路図である。
【図１１】第４の実施形態の変形例１に係るスキャンチェーン回路２Ｆの構成を示す回路図である。
【図１２】第４の実施形態の変形例２に係るスキャンチェーン回路２Ｇの構成を示す回路図である。
【発明を実施するための形態】
【００１４】
図１は、本発明の第１の実施形態に係る集積回路装置の構成を示す回路図である。図１において、例えばＬＳＩで構成される集積回路装置は、論理回路１とスキャンチェーン回路２とを備え、テスタ装置３によってスキャンパステストをされる。スキャンチェーン回路２はスキャンフリップフロップ（ＦＦ）１１〜１３と、バッファアンプ２０と、遅延素子２１，２２とを備えて構成される。論理回路１は、例えば複数の論理ゲートで構成され、スキャンチェーン回路２からの信号ＬＯＧ１〜Ｎ（Ｎ＝３，４，…）に基づいて論理演算を行い、演算結果の信号ＬＯＧＩＣ１〜ＬＯＧＩＣＮをスキャンチェーン回路２に出力する。信号ＬＯＧＩＣ１〜ＬＯＧＩＣ３はそれぞれスキャンＦＦ１１〜１３に入力される。テスタ装置３は、イネーブル信号ＳＣＡＮＥＮと、入力信号ＳＣＡＮＩＮと、クロック信号ＣＬＯＣＫと、制御信号ＳＨＩＦＴＥＮをスキャンチェーン回路２に出力してテストデータを設定する。テスタ装置３は、スキャンチェーン回路２からの出力信号ＳＣＡＮＯＵＴを読み出すことにより、論理回路１のテストを行う。
【００１５】
図１において、イネーブル信号ＳＣＡＮＥＮは、スキャンチェーン回路２のスキャンシフト動作を制御する信号であり、スキャンＦＦ１１〜１３に入力される。イネーブル信号ＳＣＡＮＥＮがハイレベルのとき、スキャンチェーン回路２のスキャンシフト機能を有効化する一方、ロウレベルのとき、スキャンチェーン回路２のスキャンシフト機能を無効化する。入力信号ＳＣＡＮＩＮは、スキャンチェーン回路２にスキャンパステストのための所定のテストデータを設定する信号であり、スキャンＦＦ１１に入力される。クロック信号ＣＬＯＣＫは、バッファアンプ２０を介してスキャンＦＦ１１と、セレクタ２２，２４の各入力端子Ａと、遅延素子２１とに入力される。遅延素子２１は、クロック信号ＣＬＯＣＫを、クロック信号ＣＬＯＣＫの周期の１／８期間遅延させた後、遅延クロック信号をセレクタ２２の入力端子Ｂと遅延素子２３に出力する。遅延素子２３は、遅延素子２１からのクロック信号ＣＬＯＣＫを、クロック信号ＣＬＯＣＫの周期の１／８期間遅延させた後、遅延クロック信号をセレクタ２４の入力端子Ｂに出力する。制御信号ＳＨＩＦＴＥＮは、セレクタ２２，２３に入力され、セレクタ２２，２３の入力信号の選択的な切り替えを制御する。
【００１６】
スキャンＦＦ１１はイネーブル信号ＳＣＡＮＥＮに基づいて、テスタ装置３からの入力信号ＳＣＡＮＩＮ又は論理回路１からの信号ＬＯＧＩＣ１を選択する。スキャンＦＦ１１は、上記選択した信号をクロック信号ＣＬＯＣＫの立ち上がりから１周期の間保持して、保持した信号ＳＣＡＮＣＨＮ１をスキャンＦＦ１２に出力する。セレクタ２２は、制御信号ＳＨＩＦＴＥＮがロウレベルのとき、バッファアンプ２０からのクロック信号ＣＬＯＣＫを選択し、ハイレベルのとき遅延素子２１からのクロック信号ＣＬＯＣＫを選択して、選択したクロック信号ＣＬＫ２をスキャンＦＦ１２に出力する。
【００１７】
以下同様にして、スキャンＦＦ１２はクロック信号ＣＬＫ２に同期して、スキャンＦＦ１１と同様に信号ＳＣＡＮＣＨＮ１又は論理回路１からの信号ＬＯＧＩＣ２を選択して、選択した信号ＳＣＡＮＣＨＮ２を保持してスキャンＦＦ１３に出力する。セレクタ２４は、セレクタ２２と同様に制御信号ＳＨＩＦＴＥＮがロウレベルのとき、バッファアンプ２０からのクロック信号ＣＬＯＣＫを選択し、制御信号ＳＨＩＦＴＥＮがハイレベルのとき遅延素子２３からのクロック信号ＣＬＯＣＫを選択する。セレクタ２４は選択したクロック信号ＣＬＫ３をスキャンＦＦ１３に出力する。スキャンＦＦ１３はクロック信号ＣＬＫ３に同期して、スキャンＦＦ１１，１２と同様に信号ＳＣＡＮＣＨＮ２又は論理回路１からの信号ＬＯＧＩＣ３を選択して、選択した信号を保持して出力信号ＳＣＡＮＯＵＴとして出力する。また、スキャンＦＦ１１〜１３は上記保持した信号をそれぞれ信号ＬＯＧ１〜ＬＯＧ３として論理回路１に出力する。
【００１８】
図２は、図１のスキャンＦＦ１１の内部構成を示す回路図である。図２において、スキャンＦＦ１１はセレクタ３１と、ＦＦ３２とを備えて構成される。セレクタ３１はイネーブル信号ＳＣＡＮＥＮがハイレベルのとき、入力信号ＳＣＡＮＩＮを選択し、ロウレベルのとき、信号ＬＯＧＩＣ１を選択して、選択した信号をＦＦ３２に出力する。ＦＦ３２は、上記選択した信号をクロック信号ＣＬＯＣＫの立ち上がりから１周期の間保持して、保持した信号ＳＣＡＮＣＨＮ１を図１のスキャンＦＦ１２に出力する。なお、スキャンＦＦ１２，１３は、図２のスキャンＦＦ１１と同様に構成される。
【００１９】
以上のように構成されたスキャンチェーン回路２において、イネーブル信号ＳＣＡＮＥＮによって有効化されるスキャンシフト機能により、以下に示すように制御信号ＳＨＩＦＴＥＮに基づく２つのスキャンシフト動作を行うことができる。これについて、図３及び図４を参照して説明する。
【００２０】
図３は、図１のスキャンチェーン回路２の第１のスキャンシフト動作を示すタイミングチャートである。図３において、イネーブル信号ＳＣＡＮＥＮはハイレベルであり、制御信号ＳＨＩＦＴＥＮはロウレベルである。時刻ｔ１において、クロック信号ＣＬＫが立ち上がり、入力信号ＳＣＡＮＩＮのテストデータｄａｔａ１が図１のスキャンＦＦ１１に入力される。すると、スキャンＦＦ１１はテストデータｄａｔａ１を取り込み、時刻ｔ１からクロック信号ＣＬＯＣＫの１周期経過後の時刻ｔ２までの期間Ｔ１に亘ってテストデータｄａｔａ１を保持し、信号ＳＣＡＮＣＨＮ１として図１のスキャンＦＦ１２に出力する。次いで時刻ｔ２において、スキャンＦＦ１２はクロック信号ＣＬＫの立ち上がりとともにテストデータｄａｔａ１を取り込んで、時刻ｔ３まで保持して、信号ＳＣＡＮＣＨＮ２をスキャンＦＦ１３に出力する。一方、スキャンＦＦ１１は入力信号ＳＣＡＮＩＮから新たなテストデータｄａｔａ２を取り込んで保持する。以下同様に、入力信号ＳＣＡＮＩＮのテストデータｄａｔａ１〜ｄａｔａ４が、各スキャンＦＦ１１〜１３に設定され、クロック信号ＣＬＫの立ち上がり毎に次段のスキャンＦＦ１１〜１３にシフトされる。
【００２１】
図３の第１のスキャンシフト動作において、テストデータが互いに縦続接続されたスキャンＦＦ１１〜１３に順次取り込まれて設定される。テストデータを全てのスキャンＦＦ１１〜１３に設定し終了したあと、イネーブル信号ＳＣＡＮＥＮをロウレベルにすることで論理回路１からの信号ＬＯＧＩＣ１〜３を取り込み、これによって各スキャンＦＦ１１〜１３の前段のロジックコーンのテスト結果を得る。さらに、イネーブル信号ＳＣＡＮＥＮを再度ハイレベルにしてスキャンシフト動作をさせて、出力信号ＳＣＡＮＯＵＴにて測定することで、このテスト結果のデータをスキャンチェーン回路外部から観測する。なお、通常このように出力信号ＳＣＡＮＯＵＴにて測定すると同時に、入力信号ＳＣＡＮＩＮを入力させて、各スキャンＦＦ１１〜１３に次のテストデータを設定する。クロック信号ＣＬＫの立ち上がり毎に次段のスキャンＦＦ１１〜１３にシフトされるため、全てのスキャンＦＦ１１〜１３にテストデータを設定するには、全てのスキャンＦＦ１１〜１３の個数と同じ３個のクロック信号ＣＬＫが立ち上がる期間が必要となる。
【００２２】
図４は、図１のスキャンチェーン回路２の第２のスキャンシフト動作を示すタイミングチャートである。図４において、イネーブル信号ＳＣＡＮＥＮはハイレベルであり、制御信号ＳＨＩＦＴＥＮもハイレベルである。時刻ｔ５において、図１のスキャンＦＦ１１は図３の時刻ｔ１と同様に、入力信号ＳＣＡＮＩＮのテストデータｄａｔａ１を取り込み、クロック信号ＣＬＯＣＫの１周期の期間Ｔ１に亘ってテストデータｄａｔａ１を保持してスキャンＦＦ１２に出力する。一方、スキャンＦＦ１２は時刻ｔ５からクロック信号ＣＬＯＣＫの１／８周期経過後のクロック信号ＣＬＫ２の立ち上がりの時刻ｔ７において、テストデータｄａｔａ１を取り込んで保持して、信号ＳＣＡＮＣＨＮ２をスキャンＦＦ１３に出力する。次いで、スキャンＦＦ１３は、時刻ｔ７からクロック信号ＣＬＯＣＫの１／８周期経過後のクロック信号ＣＬＫ３の立ち上がりの時刻ｔ９において、テストデータｄａｔａ１を取り込んで保持して、出力信号ＳＣＡＮＯＵＴを出力する。
【００２３】
図４の第２のスキャンシフト動作において、クロック信号ＣＬＯＣＫの１周期が経過する前に順次クロック信号ＣＬＫ２，ＣＬＫ３が立ち上がるため、クロック信号ＣＬＯＣＫの１周期以内にテストデータを全てのスキャンＦＦ１１〜１３に設定できる。ここで、期間Ｔ２は時刻ｔ７のクロック信号ＣＬＫ２の立ち上がりにおけるスキャンＦＦ１２への入力信号の変化を禁止する期間であり、期間Ｔ３は時刻ｔ９のクロック信号ＣＬＫ３の立ち上がりにおけるスキャンＦＦ１３への入力信号の変化を禁止する期間である。期間Ｔ２，Ｔ３はクロック信号の１／８周期よりも短い。遅延素子２１の遅延時間は、信号ＳＣＡＮＣＨＮ１がＦＦのセル自体の遅延及びスキャンＦＦ１１からスキャンＦＦ１２への出力により、クロック信号ＣＬＯＣＫの立ち上りからテストデータｄａｔａ１で安定するまでの安定化期間よりも大きい。時刻ｔ６において、スキャンＦＦ１１からの信号ＳＣＡＮＣＨＮ１が安定化するとともに期間Ｔ２が開始しており、遅延素子２１の遅延時間は期間Ｔ２と、信号ＳＣＡＮＣＨＮ１の安定化期間との総和に等しい。図１の遅延素子２３の遅延期間も同様であり、遅延素子２１，２３の遅延期間が期間Ｔ２，Ｔ３よりも大きく設定されていることにより、スキャンＦＦ１２，１３にテストデータｄａｔａ１が確実に入力される。
【００２４】
以上のように構成された第１の実施形態に係るスキャンチェーン回路２によれば、
スキャンフリップフロップ１１，１２を含み、互いに縦続接続される複数のスキャンフリップフロップ１１〜１３を備え、
上記スキャンフリップフロップ１１，１２はそれぞれ、スキャンシフト動作時において、入力されるクロック信号に同期して、入力されるテストデータを取り込んだ後出力するスキャンチェーン回路であって、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する遅延素子２１と、
入力される制御信号ＳＨＩＦＴＥＮに基づいて、上記スキャンシフト動作時において、上記遅延素子２１からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第２のスキャンフリップフロップ１２に出力するセレクタ２２とを備え、
上記第２のスキャンフリップフロップ１２は、上記スキャンシフト動作時において上記セレクタ２２によって選択されたクロック信号ＣＬＫ２に同期して、上記スキャンフリップフロップ１１からのテストデータを取り込んだ後出力することを特徴とする。
【００２５】
これにより、図４の第２のスキャンシフト動作を行うことで、テストデータをスキャンＦＦ１１〜１３に短期間で設定でき、テスト時間を短縮できる。さらに、セレクタ２２，２４とスキャンＦＦ１１〜１３とを別の信号ＳＣＡＮＥＮ，ＳＨＩＦＴＥＮで制御することにより、第１又は第２のスキャンシフト動作中に制御信号ＳＨＩＦＴＥＮを切り替えることで、ロジックコーンの制御性を向上できる。
【００２６】
第１の実施形態の変形例．
図５は、第１の実施形態の変形例に係るスキャンチェーン回路２Ａの構成を示す回路図である。第１の実施形態の変形例に係るスキャンチェーン回路２Ａは、第１の実施形態に係るスキャンチェーン回路２に比較して、セレクタ２２，２４に代えてセレクタ２２Ａ，２４Ａを備えたことを特徴とする。この相違点について、以下説明する。なお、第１の実施形態の変形例に係るスキャンチェーン回路２Ａは、第１の実施形態に係るスキャンチェーン回路２と同様に、図１の論理回路１及びテスタ装置３に接続される。また、他の実施形態においても同様に、図１の論理回路１及びテスタ装置３が接続される。
【００２７】
図５において、セレクタ２２Ａ，２４Ａはそれぞれイネーブル信号ＳＣＡＮＥＮがロウレベルのとき、バッファアンプ２０からのクロック信号ＣＬＯＣＫを選択し、ハイレベルのとき、遅延素子２１，２３を介して遅延した遅延クロック信号を選択する。セレクタ２２Ａ，２４Ａは、それぞれセレクタ２２，２４と同様に、上記選択した各クロック信号ＣＬＫ２，ＣＬＫ３を各スキャンＦＦ１２，１３に出力する。
【００２８】
以上のように構成された第１の実施形態の変形例に係るスキャンチェーン回路２Ａによれば、図４と同様の第２のスキャンシフト動作を行うことで、テストデータをスキャンＦＦ１１〜１３に短期間で設定でき、テスト時間を短縮できる。さらに、セレクタ２２，２４とスキャンＦＦ１１〜１３とを同一の信号ＳＣＡＮＥＮによって制御することで、テスト容易化のための付加回路を簡単に構成することができる。
【００２９】
第２の実施形態．
図６は、第２の実施形態に係るスキャンチェーン回路２Ｂの構成を示す回路図である。第２の実施形態に係るスキャンチェーン回路２Ｂは、第１の実施形態に係るスキャンチェーン回路２に比較して、セレクタ２４に代えてセレクタ２４Ｂを備えたことを特徴とする。この相違点について、以下説明する。
【００３０】
図６において、セレクタ２４Ｂは制御信号ＳＨＩＦＴＥＮ２がロウレベルのとき、バッファアンプ２０からのクロック信号ＣＬＯＣＫを選択し、制御信号ＳＨＩＦＴＥＮ２がハイレベルのとき、遅延素子２３からの遅延したクロック信号ＣＬＯＣＫを選択する。セレクタ２４Ｂは、上記選択したクロック信号ＣＬＫ３をスキャンＦＦ１３に出力する。
【００３１】
以上のように構成されたスキャンチェーン回路２Ｂにおいて、図３及び図４と同様の第１及び第２のスキャンシフト動作ができることに加えて、以下に示すように二つの制御信号ＳＨＩＦＴＥＮ，ＳＨＩＦＴＥＮ２に基づく第３のスキャン動作を行うことができる。
【００３２】
図７は、図６のスキャンチェーン回路２Ｂの第３のスキャンシフト動作を示すタイミングチャートである。図７において、イネーブル信号ＳＣＡＮＥＮ、制御信号ＳＨＩＦＴＥＮはハイレベルであり、制御信号ＳＨＩＦＴＥＮ２も当初はハイレベルに設定される。時刻ｔ５において、制御信号ＳＨＩＦＴＥＮ２はハイレベルであり、図４の第２のスキャンシフト動作と同様に、テストデータｄａｔａ１が全てのスキャンＦＦ１１〜１３にクロック信号ＣＬＯＣＫの１周期の間に設定される。次いで、時刻ｔ１０においても制御信号ＳＨＩＦＴＥＮ２はハイレベルであり、図４の第２のスキャンシフト動作と同様に、テストデータｄａｔａ２が全てのスキャンＦＦ１１〜１３に設定される。一方、時刻ｔ１２に到る前の時刻ｔ１１において、制御信号ＳＨＩＦＴＥＮ２がロウレベルに設定される。すると、図６のセレクタ２４Ｂはクロック信号ＣＬＫ３を切り替え、クロック信号ＣＬＫ３はクロック信号ＣＬＯＣＫに同期する。これにより、時刻ｔ１２以降でクロック信号ＣＬＫ２がハイレベルの期間Ｔ４において、クロック信号ＣＬＫ３の立ち上がりが生じないこととなる。すると、時刻ｔ１２以降、スキャンＦＦ１１，１２は図４の第２のスキャンシフト動作と同様に、新たなテストデータｄａｔａ３を取り込んで保持するが、スキャンＦＦ１３はテストデータｄａｔａ２を保持し続ける。このように、セレクタ２４ＢによってスキャンＦＦ１３へのテストデータの設定を制御することができる。
【００３３】
以上のように構成された第２の実施形態に係るスキャンチェーン回路２Ｂによれば、第２及び第３のスキャンシフト動作を行うことで、テストデータをスキャンＦＦ１１〜１３に短期間で設定でき、テスト時間を短縮できる。また、スキャンチェーン回路２Ｂは、２つの制御信号ＳＨＩＦＴＥＮ，ＳＨＩＦＴＥＮ２に基づく第３のスキャンシフト動作を行うことで、ロジックコーンの制御性を向上できる。
【００３４】
第３の実施形態．
図８は、本発明の第３の実施形態に係るスキャンチェーン回路２Ｃの構成を示す回路図である。第３の実施形態に係るスキャンチェーン回路２Ｃは、第１の実施形態に係るスキャンチェーン回路２Ｃに比較して、スキャンＦＦ４１〜４３をさらに備えたことを特徴とする。この相違点について、以下説明する。
【００３５】
図８において、スキャンＦＦ４１は、バッファアンプ２０に接続され、スキャンＦＦ１１と同様にクロック信号ＣＬＯＣＫに同期して動作する。スキャンＦＦ４１は、スキャンＦＦ１３からの信号ＳＣＡＮＣＨＮ３又は図１の論理回路１からの信号ＬＯＧＩＣ４を信号ＳＣＡＮＣＨＮ４として保持して、スキャンＦＦ４２に出力する。遅延素子２１，２３とセレクタ２２，２４によって構成される内部クロック生成回路４０は、クロック信号ＣＬＫ２，ＣＬＫ３をそれぞれスキャンＦＦ１２，１３に出力するとともに、それぞれスキャンＦＦ４２，４３にも出力する。スキャンＦＦ４２はスキャンＦＦ１３に縦続接続され、スキャンＦＦ４２，４３はそれぞれスキャンＦＦ１２，１３と同様に動作する。
【００３６】
以上のように構成された第３の実施形態に係るスキャンチェーン回路２Ｃによれば、内部クロック生成回路４０により、スキャンＦＦ１１〜１３とスキャンＦＦ４１〜４３に供給されるクロック信号が共通化される。これにより、テスト容易化のために追加する回路構成を削減できる。
【００３７】
第３の実施形態の変形例．
図９は、第３の実施形態の変形例に係るスキャンチェーン回路２Ｄの構成を示す回路図である。第３の実施形態の変形例に係るスキャンチェーン回路２Ｄは、第３の実施形態に係るスキャンチェーン回路２Ｃに比較して、スキャンＦＦ４３に代えてスキャンＦＦ４３Ｄを備え、スキャンＦＦ４４と内部クロック生成回路４０Ｄをさらに備えることを特徴とする。この相違点について、以下説明する。
【００３８】
図９において、内部クロック生成回路４０Ｄは遅延素子４５とセレクタ４６とを備えて構成される。セレクタ４６は、セレクタ２２，２４と同様にして、バッファアンプ２０からのクロック信号ＣＬＯＣＫ又は遅延素子２１，４５を介して遅延した遅延クロック信号を選択し、選択したクロック信号ＣＬＫ４をスキャンＦＦ４３Ｄに出力する。スキャンＦＦ４３Ｄは、クロック信号ＣＬＫ４に同期して、イネーブル信号ＳＣＡＮＥＮに基づいて信号ＳＣＡＮＣＨＮ５又は図１の論理回路１からの信号ＬＯＧＩＣ５を選択し、選択した信号ＳＣＡＮＣＨＮ６ＤをスキャンＦＦ４４に出力する。スキャンＦＦ４４は、セレクタ２４の出力端子に接続され、クロック信号ＣＬＫ３に同期して図８のスキャンＦＦ４３と同様に動作する。
【００３９】
以上のように構成された第３の実施形態の変形例に係るスキャンチェーン回路２Ｄによれば、内部クロック生成回路４０によって共通化されたクロック信号を供給でき、テスト容易化のために追加する回路構成を削減することができる。さらに、内部クロック生成回路４０Ｄによって、共通化されたクロック信号とは別のクロック信号ＣＬＫ４に同期したスキャンＦＦ４３Ｄを用いることができる。なお、遅延素子４５は、例えばクロック信号ＣＬＯＣＫの３／１６周期遅延させてセレクタ４６に出力する。遅延素子４５の遅延期間はスキャンＦＦ４３Ｄのセットアップ時間と信号ＳＣＡＮＣＨＮ５の安定化期間との総和以上でかつ遅延素子２３の遅延期間から信号ＳＣＡＮＣＨＮ６Ｄの安定化期間とスキャンＦＦ４４のセットアップ時間との総和を引いた期間未満でよい。
【００４０】
第４の実施形態．
図１０は、本発明の第４の実施形態に係るスキャンチェーン回路２Ｅの構成を示す回路図である。第４の実施形態に係るスキャンチェーン回路２Ｅは、第１の実施形態に係るスキャンチェーン回路２に比較して、ＸＯＲ（排他的論理和）ゲート５１をさらに備えたことを特徴とする。この相違点について、以下説明する。
【００４１】
図１０において、ＸＯＲゲート５１はスキャンＦＦ１１とスキャンＦＦ１２との間に接続される。ＸＯＲゲート５１は、図１のテスタ装置３からの制御信号ＤＡＴＡＣＮＴＬとスキャンＦＦ１１の出力信号に基づいてＸＯＲ（排他的論理和）演算を行い、演算結果の信号を信号ＳＣＡＮＣＨＮ１としてスキャンＦＦ１２に出力する。制御信号ＤＡＴＡＣＮＴＬを、第１又は第２のスキャンシフト動作中に変更することにより、スキャンＦＦ１１とスキャンＦＦ１２に設定されるテストデータを変更できる。以上のように構成されたスキャンチェーン回路２Ｅによれば、ＸＯＲゲート５１により、外部からの制御信号ＤＡＴＡＣＮＴＬを用いてスキャンＦＦ１１からスキャンＦＦ１２へ取り込ませるテストデータを変更でき、スキャンパステストの制御性を向上できる。
【００４２】
第４の実施形態の変形例１．
図１１は、第４の実施形態の変形例１に係るスキャンチェーン回路２Ｆの構成を示す回路図である。第４の実施形態の変形例１に係るスキャンチェーン回路２Ｆは、第４の実施形態に係るスキャンチェーン回路２Ｅに比較して、スキャンＦＦ５０，５１と、ＸＯＲゲート５３とをさらに備えたことを特徴とする。この相違点について、以下説明する。
【００４３】
図１１において、スキャンＦＦ５０はスキャンＦＦ１１と同様に動作し、イネーブル信号ＳＣＡＮＥＮに基づいて信号ＳＣＡＮＣＨＮ５０又は図１の論理回路１からの信号ＬＯＧＩＣ５０を選択して、選択した信号をＸＯＲゲート５１に出力する。ＸＯＲゲート５１は、スキャンＦＦ５０，１１の出力信号に基づいてＸＯＲ演算を行い、演算結果の信号を信号ＳＣＡＮＣＨＮ１としてスキャンＦＦ１２に出力する。スキャンＦＦ５２は、スキャンＦＦ１２と同様に動作し、イネーブル信号ＳＣＡＮＥＮに基づいて信号ＳＣＡＮＣＨＮ５２又は図１の論理回路１からの信号ＬＯＧＩＣ５２を選択し、選択した信号をＸＯＲゲート５３に出力する。ＸＯＲゲート５３は、ＸＯＲゲート５１と同様にして、スキャンＦＦ１２とスキャンＦＦ１３との間に接続され、スキャンＦＦ５０，１２の出力信号に基づいてＸＯＲ演算を行い、演算結果の信号を信号ＳＣＡＮＣＨＮ２としてスキャンＦＦ１３に出力する。
【００４４】
以上のように構成された第４の実施形態の変形例１に係るスキャンチェーン回路２Ｆによれば、ＸＯＲゲート５１，５３によりスキャンＦＦ１１，１２からスキャンＦＦ１２，１３に取り込むテストデータを変更でき、スキャンパステストの制御性を向上できる。また、制御信号ＤＡＴＡＣＮＴＬに代えてスキャンＦＦ５０，５２からＸＯＲゲート５１，５３に出力する構成により、スキャンＦＦ５０，５２からテストデータの設定を制御することで、この制御のための外部端子追加を削除することができる。
【００４５】
第４の実施形態の変形例２．
図１２は、第４の実施形態の変形例２に係るスキャンチェーン回路２Ｇの構成を示す回路図である。第４の実施形態の変形例２は、第４の実施形態の変形例１に比較して、ＸＯＲゲート５３に代えてＯＲゲート５４と、ＡＮＤゲート５５とを備えたことを特徴とする。この相違点について、以下説明する。
【００４６】
図１２において、ＯＲゲート５４はスキャンＦＦ５０，５２の出力信号に基づいて、ＯＲ（論理和）演算を行い、演算結果の信号をＡＮＤゲート５５に出力する。ＡＮＤゲート５５は、図１１のＸＯＲゲート５３と同様にスキャンＦＦ１２とスキャンＦＦ１３との間に接続される。ＡＮＤゲート５５は、ＯＲゲート５４とスキャンＦＦ１２の出力信号に基づいてＡＮＤ（論理積）演算を行い、演算結果の信号を信号ＳＣＡＮＣＨＮ２としてスキャンＦＦ１３に出力する。
【００４７】
以上のように構成された第４の実施形態の変形例２に係るスキャンチェーン回路２Ｇによれば、スキャンＦＦ１１，１２からスキャンＦＦ１２，１３に取り込むテストデータを変更でき、スキャンパステストの制御性を向上できる。また、スキャンＦＦ５０，５２からＸＯＲゲート５１，５３に出力する構成により、外部からの制御信号ＤＡＴＡＣＮＴＬではなくスキャンＦＦ５０，５２からテストデータの設定を制御することで、この制御のための外部端子追加を削除することができる。スキャンＦＦ１２，１３間にＯＲゲート５４とＡＮＤゲート５５の複数の論理ゲートを接続する構成により、テストデータの設定の制御性を向上できる。
【００４８】
変形例．
第１の実施形態に係るスキャンチェーン回路２を、３個のスキャンＦＦ１１〜１３を縦続に接続して構成したが、本発明はこれに限らず、複数Ｎ個のスキャンＦＦをシフトレジスタ状に接続して構成されてもよい。第２〜第４の実施形態に係るスキャンチェーン回路も同様に、複数Ｎ個のスキャンＦＦをシフトレジスタ状に接続して構成されてもよい。なお、複数Ｎ個のスキャンＦＦの少なくとも一個以上にセレクタを介して遅延されたクロック信号が供給されればよい。
【００４９】
第１の実施形態に係るスキャンチェーン回路２において、遅延素子２１，２３は、クロック信号ＣＬＯＣＫの１／８周期の遅延期間を有する遅延素子であったが、本発明はこれに限らず他の遅延期間を有してもよい。他の遅延期間は、スキャンＦＦ１２，１３のセットアップ時間以上でかつクロック信号ＣＬＯＣＫの１周期未満であればよい。
【００５０】
第３の実施形態及びその変形例に係るスキャンチェーン回路２Ｃ，２Ｄにおいて、スキャンＦＦ１３はスキャンＦＦ４１に接続され、スキャンシフト動作時に取り込んだテストデータをスキャンＦＦ４１に出力していたが、本発明はこれに限らない。他のスキャンＦＦがスキャンＦＦ１３とスキャンＦＦ４１の間に接続されてもよい。
【００５１】
第４の実施形態及びその変形例に係るスキャンチェーン回路２Ｅ，２Ｆ，２Ｇは、ＸＯＲゲート５１，５３、ＯＲゲート５４，ＡＮＤゲート５５を備えて構成されたが、本発明はこれに限らず、他の論理ゲートを備えて構成されてもよい。スキャンチェーン回路２Ｇは、スキャンＦＦ１２，１３間にＯＲゲート５４とＡＮＤゲート５５の二つの論理ゲートを接続していたが、これに代えて、スキャンＦＦ１２，１３間に複数の論理ゲートが接続してもよい。さらに、スキャンチェーン回路の他のスキャンＦＦ間に複数の論理ゲートが接続してもよい。
【００５２】
実施形態のまとめ．
本発明の第１の態様に係るスキャンチェーン回路は、
第１及び第２のスキャンフリップフロップを含み、互いに縦続接続される複数のスキャンフリップフロップを備え、
上記第１及び第２のスキャンフリップフロップはそれぞれ、スキャンシフト動作時において、入力されるクロック信号に同期して、入力されるテストデータを取り込んだ後出力するスキャンチェーン回路であって、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第１の遅延素子と、
入力される第１の制御信号に基づいて、上記スキャンシフト動作時において、上記第１の遅延素子からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第２のスキャンフリップフロップに出力する第１のセレクタとを備え、
上記第２のスキャンフリップフロップは、上記スキャンシフト動作時において上記第１のセレクタによって選択されたクロック信号に同期して、上記第１のスキャンフリップフロップからのテストデータを取り込んだ後出力することを特徴とする。
【００５３】
本発明の第２の態様に係るスキャンチェーン回路は、本発明の第１の態様に係るスキャンチェーン回路において、
上記第１のセレクタは、上記第１の制御信号に基づいて、上記スキャンシフト動作時において上記遅延クロック信号を選択して上記第２のスキャンフリップフロップに出力することを特徴とする。
【００５４】
本発明の第３の態様に係るスキャンチェーン回路は、本発明の第１又は第２の態様に係るスキャンチェーン回路において、
上記複数のスキャンフリップフロップは、上記スキャンシフト動作において、上記第２のスキャンフリップフロップからのテストデータを取り込んだ後出力する第３のスキャンフリップフロップを含み、
上記スキャンチェーン回路は、
上記クロック信号を上記クロック信号の１周期未満の遅延期間だけ遅延させ、遅延クロック信号を出力する第２の遅延素子と、
入力される第２の制御信号に基づいて、上記スキャンシフト動作時において、上記第２の遅延素子からの遅延クロック信号及び上記クロック信号のうち１つのクロック信号を選択して上記第３のスキャンフリップフロップに出力する第２のセレクタとを備え、
上記第３のスキャンフリップフロップは、上記スキャンシフト動作時において上記第２のセレクタにより選択されたクロック信号に同期して、上記第２のスキャンフリップフロップからのテストデータを取り込んだ後出力することを特徴とする。
【００５５】
本発明の第４の態様に係るスキャンチェーン回路は、本発明の第３の態様に係るスキャンチェーン回路において、
上記第１及び第２の制御信号は互いに同一の制御信号であることを特徴とする。
【００５６】
本発明の第５の態様に係るスキャンチェーン回路は、本発明の第３又は第４の態様に係るスキャンチェーン回路において、
上記複数のスキャンフリップフロップは、互いに縦続接続される第４、第５及び第６のスキャンフリップフロップをさらに備え、
上記第４、第５及び第６のスキャンフリップフロップはそれぞれ、上記スキャンシフト動作時において、前段のスキャンフリップフロップからのテストデータを取り込んだ後出力し、
上記第１のセレクタは、上記選択したクロック信号を上記第５のスキャンフリップフロップに出力し、
上記第２のセレクタは、上記選択したクロック信号を上記第６のスキャンフリップフロップに出力することを特徴とする。
【００５７】
本発明の第６の態様に係るスキャンチェーン回路は、本発明の第５の態様に係るスキャンチェーン回路において、
上記第３のスキャンフリップフロップは、上記スキャンシフト動作時において、上記取り込んだテストデータを上記第４のスキャンフリップフロップに出力することを特徴とする。
【００５８】
本発明の第７の態様に係るスキャンチェーン回路は、本発明の第３乃至第６の態様に係るスキャンチェーン回路において、
上記第１及び第２の遅延素子は、上記各スキャンフリップフロップのセットアップ時間以上の上記遅延期間を有することを特徴とする。
【００５９】
本発明の第８の態様に係るスキャンチェーン回路は、本発明の第１乃至第７の態様に係るスキャンチェーン回路において、
上記スキャンチェーン回路は、上記第１のスキャンフリップフロップからの出力信号と、第３の制御信号に基づいて所定の論理演算を行い、上記論理演算の結果の信号を上記第２のスキャンフリップフロップに出力する論理ゲートを有することを特徴とする。
【００６０】
本発明の第９の態様に係るスキャンチェーン回路は、本発明の第８の態様に係るスキャンチェーン回路において、
上記第３の制御信号は、上記複数のスキャンフリップフロップのうちの１つのスキャンフリップフロップからの出力信号であることを特徴とする。
【００６１】
本発明の第１０の態様に係る集積回路装置は、本発明の第１乃至第９の態様に係るスキャンチェーン回路を備えることを特徴とする。
【符号の説明】
【００６２】
１…論理回路、
２，２Ａ〜２Ｇ…スキャンチェーン回路、
３…テスタ装置、
２０…バッファアンプ、
１１，１２，１３…スキャンＦＦ、
２１，２３…遅延素子、
２２，２２Ａ，２４，２４Ａ，２４Ｂ，３１…セレクタ、
３２…ＦＦ、
４０，４０Ｄ…内部クロック生成回路、
４１，４２，４３，４３Ｄ，４４…スキャンＦＦ、
４５…遅延素子、
４６…セレクタ、
５０，５２…スキャンＦＦ、
５１，５３…ＸＯＲゲート、
５４…ＯＲゲート、
５５…ＡＮＤゲート。
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】特開２００４−０７７３５６号公報
【特許文献２】特許第４４３７７１９号公報
【特許文献３】特開２００６−１０５８９１号公報
【図１】
2015137911.tif 000003
【図２】
2015137911.tif 000004
【図３】
2015137911.tif 000005
【図４】
2015137911.tif 000006
【図５】
2015137911.tif 000007
【図６】
2015137911.tif 000008
【図７】
2015137911.tif 000009
【図８】
2015137911.tif 000010
【図９】
2015137911.tif 000011
【図１０】
2015137911.tif 000012
【図１１】
2015137911.tif 000013
【図１２】
2015137911.tif 000014