(57)【要約】【課題】半導体装置の素子領域の表面と終端領域の裏面の間で生じる絶縁破壊を抑制し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現することが可能な半導体装置を提供する。【解決手段】素子領域のトレンチ内に形成されたゲート電極埋め込み部と接続され、トレンチ側壁上端から半導体基板上方に引き上げるゲート配線層と、ゲート配線層を絶縁するトレンチ側壁上端角部の酸化膜を増速酸化するトレンチ側壁上端角部半導体層を備えるトレンチ型ＭＯＳＦＥＴ半導体装置において、終端領域のガードリングトレンチ側壁のアバランシェにより発生するホールと電子の走行経路に形成されるピンチ領域を低減するように、トレンチ側壁上端角部半導体層の形状と配置を構成する。【選択図】図１
2015153988.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上に形成され、ＭＯＳＦＥＴの主通電経路となる素子領域において、ドレインとして機能する第１導電型のエピタキシャル半導体層と、
前記第１導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第２導電型のベース半導体層と、
前記第２導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第１導電型のソース半導体層と、
前記素子領域において、前記第１導電型のソース半導体層の表面から前記第１導電型のソース半導体層と前記第２導電型のベース半導体層の内部を貫通して前記第１導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能するゲート電極埋め込み部と、
前記ＭＯＳＦＥＴのガードリングのための終端領域において、前記第２導電型のベース半導体層の内部を貫通して前記第１導電型の第１半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設されるガードリング電極埋め込み部と、
前記ゲート電極埋め込み部のうち、選択された一部の前記ゲート電極埋め込み部の一端と接続され、且つ前記ストライプ形状のトレンチの一端から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられると共に、前記ゲート電極埋め込み部のうち、前記選択されなかった一部の前記ゲート電極埋め込み部の他端と接続され、且つ前記ストライプ形状のトレンチの他端から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられるゲート配線層と、
前記ストライプ形状のトレンチの側壁の上端角部で、前記ゲート配線層が前記半導体基板の上方に引き上げられる前記ストライプ形状のトレンチの一端又は他端に隣接して設けられる第１導電型のトレンチ側壁上端角部半導体層を備え、該トレンチ側壁上端角部半導体層のうち、前記ストライプ形状のトレンチの一端に隣接して設けられた前記トレンチ側壁上端角部半導体層は、前記ストライプ形状の各トレンチの一端にそれぞれ独立に形成されていることを特徴とする半導体装置。
【請求項２】
前記ストライプ形状のトレンチの一端で前記ゲート配線層と接続されるゲート電極埋め込み部と前記ストライプ形状のトレンチの一端と反対側の他端で前記ゲート配線層と接続されるゲート電極埋め込み部が互いに交互に配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板の上に形成され、ＭＯＳＦＥＴの主通電経路となる素子領域において、ドレインとして機能する第１導電型のエピタキシャル半導体層と、
前記第１導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第２導電型のベース半導体層と、
前記第２導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第１導電型のソース半導体層と、
前記素子領域において、前記第１導電型のソース半導体層の表面から前記第１導電型のソース半導体層と前記第２導電型のベース半導体層の内部を貫通して前記第１導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能するゲート電極埋め込み部と、
ガードリングのための終端領域において、前記第２導電型のベース半導体層の内部を貫通して前記第１導電型の第１半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設されるガードリング電極埋め込み部と、
前記ゲート電極埋め込み部の両端の間に位置する中央部と接続され、前記ストライプ形状のトレンチの両端の間に位置する中央部から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられるゲート配線層と、
前記ストライプ形状のトレンチの側壁の上端角部で、前記ゲート配線層が前記半導体基板の上方に引き上げられる前記ストライプ形状のトレンチの中央部の周辺に設けられる第１導電型のトレンチ側壁上端角部半導体層を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に低オン抵抗を維持しつつ、高耐圧で且つ高破壊耐量を有するトレンチ型ＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）半導体装置に関する。
【背景技術】
【０００２】
近年、大電流、高耐圧用機器にトレンチ型ＭＯＳＦＥＴ半導体装置が使用される。このようなトレンチ型ＭＯＳＦＥＴ半導体装置には、低電圧駆動、低オン抵抗、及び低スイッチング損失等の性能の向上が強く求められている。なかでも、低オン抵抗については、低消費電流化の観点から性能の向上が特に要求されている。
トレンチ型ＭＯＳＦＥＴ半導体装置において、オン抵抗を支配する主な要因となるのは、第１導電型のエピタキシャル層に形成される第２導電型のベース拡散層のチャネル部の抵抗と、第１導電型エピタキシャル層に設けられるドリフト領域の抵抗とである。
他方、トレンチ型ＭＯＳＦＥＴ半導体装置のソース・ドレイン間の耐圧は、第１導電型エピタキシャル層と第２導電型ベース層の主接合における電界強度により決定される。このため、ソース・ドレイン間の耐圧は、ドリフト領域となる第１導電型エピタキシャル層の濃度に大きく依存ずる。
これらのことから、オン抵抗とソース・ドレイン間の耐圧の間に２律背反の関係が存在する。
【０００３】
エピタキシャル濃度を高くしてオン抵抗を下げ、且つ、一定以上の耐圧を確保するために、トレンチ型ＭＯＳＦＥＴ半導体装置においてガードリング構造を用いることが提案されている。ガードリング構造では、ＭＯＳＦＥＴトレンチが設けられた素子領域と隣接する終端領域に終端トレンチが設けられる。素子領域の主接合に生じた空乏層がＭＯＳＦＥＴトレンチの底部を越えて隣接する終端領域まで伸び、主接合部の電界強度が緩和され、一定以上の耐圧を確保することが可能となる。（特許文献１及び特許文献２参照）
【０００４】
トレンチ型ＭＯＳＦＥＴ半導体装置の信頼性を向上するためには、特にゲート酸化膜の信頼性を向上することが重要となり、このために、トレンチ内側壁上端角部において酸化膜の耐圧を確保することが必要となる。トレンチ内側壁上端角部において酸化膜の耐圧を確保する方法として、トレンチをエッチングした後に、ケミカルドライエッチング（ＣＤＥ）を行って、トレンチ上部形状を鈍角にする方法、あるいは、トレンチをエッチングした後に、水素雰囲気で高温熱処理することにより、トレンチ上部形状を丸くすることにより、トレンチ上部角におけるゲート酸化膜の膜厚が薄くなることを防止する方法等がある。（特許文献３参照）
【０００５】
また、砒素又は燐等の不純物をトレンチ上端角部に予めイオン注入しておき、ゲート酸化時の増速酸化を利用して、トレンチ上端角部のゲート酸化膜の膜厚が薄くなることを防止する方法が提案されている。この方法では、イオン注入工程をソース形成工程と兼ねることにより、特別な追加工程なしに高い酸化膜耐圧を得ることが可能になる。（特許文献４及び特許文献５参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−２８３７５４号公報
【特許文献２】特開２０１３−０６９８６６号公報
【特許文献３】特開２００５−１４２２６５号公報
【特許文献４】特開昭６３−１３３６６４号公報
【特許文献５】特開平０７−２４９７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
オン抵抗とソース・ドレイン間の耐圧の間に２律背反の関係を解決するために、発明者は、トレンチ型のガードリング構造による耐圧向上とトレンチ側壁上端角部の増速酸化によるゲート酸化膜の信頼性の向上を同時に図る半導体装置について検討した。検討対象とされた半導体装置の１例の平面図を図５に、図５の断面Ａ−Ａ’を図６に、図５の断面Ｂ−Ｂ’を図７に示す。
検討対象とされた半導体装置では、素子領域において半導体基板に積層されたエピタキシャル半導体層、ベース半導体層、及びソース半導体層にトレンチが形成され、トレンチ内に酸化膜を介してゲート電極が形成される。そして、該半導体装置は、トレンチ型ＭＯＳＦＥＴ半導体装置として動作する。素子領域を取り囲む終端領域には、電界を緩和するための終端ガードリングトレンチが設けられる。
また、検討対象とされた半導体装置では、素子領域のトレンチ内に形成されたゲート電極埋め込み部と接続され、トレンチの両端からトレンチ側壁上端角部の酸化膜を介して半導体基板上方に引き上げるゲート配線層と、該トレンチ側壁上端角部の酸化膜を増速酸化するためにトレンチ側壁上端角部半導体層が形成される。検討対象とされた半導体装置は、耐圧の向上と低オン抵抗化を共に達成することが期待された。
しかしながら、発明者は、該半導体装置では、素子領域の表面と終端領域の裏面の間で絶縁破壊が発生し、更に耐圧性能を向上することが困難であることを見出した。
【０００８】
本発明は、半導体装置の素子領域の表面と終端領域の裏面の間で生じる絶縁破壊を抑制し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を同時に実現することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板と、
前記半導体基板の上に形成され、ＭＯＳＦＥＴの主通電経路となる素子領域において、ドレインとして機能する第１導電型のエピタキシャル半導体層と、前記第１導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第２導電型のベース半導体層と、前記第２導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第１導電型のソース半導体層と、前記素子領域において、前記第１導電型のソース半導体層の表面から前記第１導電型のソース半導体層と前記第２導電型のベース半導体層の内部を貫通して前記第１導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能するゲート電極埋め込み部と、前記ＭＯＳＦＥＴのガードリングのための終端領域において、前記第２導電型のベース半導体層の内部を貫通して前記第１導電型の第１半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設されるガードリング電極埋め込み部と、前記ゲート電極埋め込み部のうち、選択された一部の前記ゲート電極埋め込み部の一端と接続され、且つ前記ストライプ形状のトレンチの一端から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられると共に、前記ゲート電極埋め込み部のうち、前記選択されなかった一部の前記ゲート電極埋め込み部の他端と接続され、且つ前記ストライプ形状のトレンチの他端から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられるゲート配線層と、前記ストライプ形状のトレンチの側壁の上端角部で、前記ゲート配線層が前記半導体基板の上方に引き上げられる前記ストライプ形状のトレンチの一端又は他端に隣接して設けられる第１導電型のトレンチ側壁上端角部半導体層を備え、該トレンチ側壁上端角部半導体層のうち、前記ストライプ形状のトレンチの一端に隣接して設けられた前記トレンチ側壁上端角部半導体層は、前記ストライプ形状の各トレンチの一端にそれぞれ独立に形成されていることを特徴とする。
【００１０】
本発明の半導体装置は、前記ストライプ形状のトレンチの一端で前記ゲート配線層と接続されるゲート電極埋め込み部と前記ストライプ形状のトレンチの一端と反対側の他端で前記ゲート配線層と接続されるゲート電極埋め込み部が互いに交互に配置されることを特徴としても良い。
【００１１】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の上に形成され、ＭＯＳＦＥＴの主通電経路となる素子領域において、ドレインとして機能する第１導電型のエピタキシャル半導体層と、前記第１導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第２導電型のベース半導体層と、前記第２導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第１導電型のソース半導体層と、前記素子領域において、前記第１導電型のソース半導体層の表面から前記第１導電型のソース半導体層と前記第２導電型のベース半導体層の内部を貫通して前記第１導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能するゲート電極埋め込み部と、ガードリングのための終端領域において、前記第２導電型のベース半導体層の内部を貫通して前記第１導電型の第１半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設されるガードリング電極埋め込み部と、前記ゲート電極埋め込み部の両端の間に位置する中央部と接続され、前記ストライプ形状のトレンチの両端の間に位置する中央部から半導体基板の上方にトレンチ側壁上端角部の酸化膜上に引き上げられるゲート配線層と、前記ストライプ形状のトレンチの側壁の上端角部で、前記ゲート配線層が前記半導体基板の上方に引き上げられる前記ストライプ形状のトレンチの中央部の周辺に設けられる第１導電型のトレンチ側壁上端角部半導体層を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置は、ＭＯＳＦＥＴの素子領域のトレンチ内に形成されたゲート電極埋め込み部と接続され、トレンチ側壁上端から半導体基板上方に引き上げるゲート配線層と、ゲート配線層の引き上げ箇所を絶縁するトレンチ側壁上端角部の酸化膜と、トレンチ側壁上端角部半導体層を備える。本発明の半導体装置において、終端領域のガードリングトレンチ側壁のアバランシェにより発生するホールと電子の走行経路に形成されるピンチ領域を低減するようにトレンチ側壁上端角部半導体層の形状と配置を定めることにより、半導体装置の素子領域と終端領域の間で生じる絶縁破壊を抑制し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に図示される第１の実施形態に係る半導体装置のＡ−Ａ’断面を示す断面図である。
【図３】第２の実施形態に係る半導体装置を示す断面図である。
【図４】第３の実施形態に係る半導体装置を示す平面図である。
【図５】検討例に係る半導体装置を示す平面図である。
【図６】図５に図示される検討例に係る半導体装置のＡ−Ａ’断面を示す断面図である。
【図７】図５に図示される検討例に係る半導体装置のＢ−Ｂ’断面を示す断面図である。
【図８】半導体装置の絶縁破壊のメカニズムを説明する図である。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体装置（以下「ＭＯＳＦＥＴ半導体装置」又は「ＭＯＳＦＥＴ」とも記載する）を図面に基づいて説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置５１の半導体層の表面の配置を示す部分模式平面図であり、図２は、図１のＡ−Ａ’断面を示す断面図である。
【００１５】
第１の実施形態に係る半導体装置５１は、半導体装置の中央部に位置しＭＯＳＦＥＴ半導体装置の主通電経路となる素子領域９０と、半導体装置の中央部に位置する主通電経路を囲んで電界を緩和する終端領域９２を有する。
【００１６】
また、第１の実施形態に係る半導体装置５１は、第１導電型の半導体基板１と、第１導電型の半導体基板１の上に形成され、ＭＯＳＦＥＴの主通電経路となる素子領域９０において、ドレインとして機能する第１導電型のエピタキシャル半導体層２と、第１導電型のエピタキシャル半導体層２の表面から内部に形成され、素子領域９０においてベースとして機能する第２導電型のベース半導体層３と、第２導電型のベース半導体層３の表面から内部に形成され、素子領域９０においてソースとして機能する第１導電型のソース半導体層４を有する。第１の実施形態に係る半導体装置５１では、第１導電型の半導体基板１の裏面にドレイン電極が形成される。
【００１７】
素子領域９０において、第１導電型のソース半導体層４の表面から第１導電型のソース半導体層４と第２導電型のベース半導体層３の内部を貫通して第１導電型のエピタキシャル半導体層２に達するストライプ形状のトレンチ５が形成される。このストライプ形状のトレンチ５の内部にゲート酸化膜６を介して、半導体装置５１のゲートとして機能するゲート電極埋め込み部８ａが埋め込まれる。図１に示すように、第１導電型のソース半導体層４とストライプ形状のトレンチ５は、直角に交差するように配置される。
【００１８】
ガードリングのための終端領域９２において、第２導電型のベース半導体層３の内部を貫通して第１導電型のエピタキシャル半導体層２に達するストライプ形状の終端トレンチ５が形成される。このストライプ形状の終端トレンチ５の内部に酸化膜を介してガードリング電極９が埋め込まれる。
【００１９】
図１に示す第１の実施形態に係る半導体装置では、素子領域に６本のトレンチ５と終端領域に４本のトレンチが図示されている。これらのトレンチ５の数量は例示であり、図示されているトレンチ５の数量に限定されるものではない。
【００２０】
第１の実施形態に係る半導体装置５１は、半導体基板１とエピタキシャル半導体層２の表面にフィールド酸化膜７を介して形成されたゲート配線層８ｂを有する。ゲート配線層８ｂは、ゲート電極埋め込み部８ａとゲート電極端子部８ｃと接続され、ゲート電極２０を構成する。
そして、ゲート配線層８ｂは、ゲート電極埋め込み部８ａの一端と接続され、且つ前記ストライプ形状のトレンチ５の一端から半導体基板の上方にトレンチ側壁上端角部の酸化膜４３を介して引き上げられる。
また、ゲート配線層８ｂは、ゲート電極埋め込み部８ａの一端と接続されないゲート電極埋め込み部８ａの一端と反対側の図示されない他端と接続され、且つストライプ形状のトレンチの他端から半導体基板の上方にトレンチ側壁上端角部の酸化膜を介して引き上げられる。
【００２１】
すなわち、ゲート電極埋め込み部８ａは、図１又は図２に図示されるストライプ形状のトレンチ５の右側の一端、又はストライプ形状のトレンチ５の図示されない左側の他端のいずれか一方でゲート配線層８ｂと接続されて半導体基板の上方に引き上げられる。
ゲート電極埋め込み部８ａは、図１又は図２のストライプ形状のトレンチの右側に図示されるストライプ形状のトレンチ５の一端又は他端で交互にゲート配線層８ｂと接続されて半導体基板の上方に引き上げられても良い。
【００２２】
なお、トレンチ側壁上端角部の酸化膜とは、ストライプ形状のトレンチ５の上端角部を覆う酸化膜４３を言う。
また、第１の実施形態に係る半導体装置では、１例として、ゲート電極埋め込み部とゲート配線は、ポリシリコンで形成され、ゲート電極端子部は、アルミニウムで形成される。
【００２３】
なお、第１の実施形態に係る半導体装置５１の終端領域９２においては、素子領域９０のゲート電極埋め込み部８ａと同様に、ガードリング電極埋め込み部９は、ゲート配線８ｂにより引上げられてゲート電極端子部８ｃと接続され、ゲート電極２０と等電位となる。
【００２４】
第１の実施形態に係る半導体装置５１において、第１導電型のトレンチ側壁上端角部半導体層４１が、ストライプ形状のトレンチ５の側壁の上端角部で、ゲート配線層が半導体基板の上方に引き上げられるストライプ形状のトレンチ５の一端又は他端に隣接して設けられる。第１導電型のトレンチ側壁上端角部半導体層４１は、その半導体層４１の上に上述のトレンチ側壁上端角部の酸化膜４３を形成する際に、増速酸化によりストライプ形状のトレンチの一端又は他端でストライプ形状のトレンチ５の側壁上端角部の酸化膜４３の膜厚を増加させる。
ゲート電極埋め込み部８ａが、ストライプ形状のトレンチ５の一端又は他端で交互にゲート配線層８ｂと接続されて半導体基板の上方に引き上げられる場合には、第１導電型のトレンチ側壁上端角部半導体層４１も、ストライプ形状のトレンチ５の一端又は他端に隣接して一端と他端で交互に設けられる。
【００２５】
第１導電型のトレンチ側壁上端角部半導体層４１の不純物ドーピングは、イオン注入又は熱拡散により行われる。第１導電型のトレンチ側壁上端角部半導体層４１の上に形成されるトレンチの側壁上端角部の酸化膜の膜厚は、トレンチの側壁上端角部の酸化膜の絶縁耐圧を律速する。トレンチ側壁上端角部半導体層４１に不純物をドーピングすると、不純物をドーピングしていない箇所と比較してトレンチ側壁上端角部半導体層４１の上に形成される酸化膜４３の膜厚が厚くなり、これによって絶縁耐圧が高くなり信頼性も向上する。
【００２６】
第１導電型のトレンチ側壁上端角部半導体層４１は、第２導電型のベース半導体層３の表面から内部に第１導電型ソース半導体層４を形成する工程と同一工程で形成されても良い。この場合、第１導電型のトレンチ側壁上端角部半導体層４１と第１導電型ソース半導体層４を、同一の不純物濃度及び同一深さに形成することが可能になる。
例えば、砒素（Ａｓ）を４〜５×Ｅ１５ｃｍ−３でイオン注入しソース半導体層４とトレンチ側壁上端角部半導体層４１を形成し、トレンチ側壁上端角部半導体層４１の上に８００〜８５０℃の温度でＨ２／Ｏ２ガスのウエット酸化によりゲート酸化膜を作成する場合、イオン注入されたトレンチ側壁上端角部半導体層４１の上に形成された酸化膜４３の膜厚は、砒素イオンが注入されていない箇所と比較して約２〜２．５倍となる。
【００２７】
［ガードリング構造とトレンチ側壁上端角部半導体層を備える半導体装置の絶縁破壊］
本発明は、図５〜図７に示される半導体装置におけるＥＳＤ（Electro-Static-Discharge）絶縁破壊を検討する過程でなされたものである。図５〜図７に示される半導体装置は、トレンチ型のガードリング構造による耐圧向上とトレンチ側壁上端角部の増速酸化によるゲート酸化膜の耐圧と信頼性の向上を同時に図るものである。
【００２８】
図８を参照しながら、検討例のトレンチ型ＭＯＳＦＥＴ半導体装置１５１の素子領域１９０と終端領域１９２における絶縁破壊について説明する。現象の理解を容易にするために、第１導電型をＮ型とし、第２導電型をＰ型とする場合を例として説明する。
図８に示されるトレンチ型ＭＯＳＦＥＴ半導体装置において、ドレイン端子Ｄにドレイン電圧を印加すると、ドレインとして機能するＮ型エピタキシャル半導体層１０２とベースとして機能するＰ型ベース半導体層１０３の主接合部の間で空乏層が発生する。この空乏層は、素子領域１９０のトレンチ１０５の底部を越えて、終端ガードリングトレンチ１０５まで広がり、素子領域１９０と終端ガードリング領域１９２の間の電界を緩和する。
他方、終端ガードリングトレンチ１０５隣接する領域で電界強度が大きくなる。これにより、終端ガードリングトレンチ１０５の側壁の電界強度の強い領域でアバランシェが発生し、電子・ホール対が生じる。電子・ホール対の電子は、ドレインとして機能するＮ型エピタキシャル半導体層１０２からＮ型半導体基板１０１の側に移動する。他方、ホールは、グランド電位にあるソース電極の側に移動する。（図８の領域Ａ参照）
【００２９】
検討例に係るトレンチ型ＭＯＳＦＥＴ半導体装置１５１では、素子領域１９０のトレンチ側壁上端角部の酸化膜の膜厚を厚くするために、Ｎ＋型ソース半導体層１０４と同時に不純物イオン注入又は不純物拡散によりＮ＋型トレンチ側壁上端角部半導体層１４１が形成される。このＮ＋型トレンチ側壁上端角部半導体層１４１の下にあるＰ型ベース半導体層１０３は、Ｎ型エピタキシャル半導体層１０２との間でピンチ構造を形成するので、その抵抗が高くなり、ホールが蓄積する。
【００３０】
このため、ホールが走行するＰ型ベース半導体層１０３の電位がグランド電位に対して高くなり、Ｐ型ベース半導体層１０３とＮ＋型ソース半導体層１０４の間の順電位が低下する。これにより、ドレインとして機能するＮ型エピタキシャル半導体層１０２とＰ型ベース半導体層１０３とＮ＋型ソース半導体層１０４の間で寄生ＮＰＮトランジスタが形成され、この寄生ＮＰＮトランジスタが動作することによりスナップバック現象が起こり絶縁破壊が生じると考えることができる。（図８の領域Ｃ参照）
【００３１】
特に、検討例のトレンチ型ＭＯＳＦＥＴ半導体装置においては、素子領域のトレンチ側壁上端角部の酸化膜の膜厚を厚くするために、Ｎ＋型ソース半導体層１０４と同時に不純物イオン注入又は不純物拡散によりＮ＋型トレンチ側壁上端角部半導体層１４１が形成されると、素子領域１９０のコンタクト１１０までのバルク抵抗が高くなり、ベース半導体層１０３の電位が上昇して、スナップバック現象が起こりやすくなり、絶縁耐量が低下する。
【００３２】
［第１の実施形態に係る半導体装置と検討例に係る半導体装置の比較］
第１の実施形態に係る半導体装置と検討例に係る半導体装置を比較する。
図５及び図６に示すように、検討例に係る半導体装置１５１においては、互いに並んで配置されるストライプ形状のトレンチ１０５のゲート電極埋め込み部１０８ａは、ストライプ形状のトレンチ１０５の両端でゲート配線１０８ｂによりゲート電極１２０のゲート電極端子部１０８ｃと接続される。
Ｎ＋型トレンチ側壁上端角部半導体層１４１が、ストライプ形状のトレンチ１０５の側壁の両端の上端角部でゲート配線１０８ｂの引き上げ箇所に隣接して設けられる。
したがって、Ｎ＋型のトレンチ側壁上端角部半導体層１４１が設けられる領域の面積が大きくなる。このＮ＋型トレンチ側壁上端角部半導体層１４１の下にあるＰ型ベース半導体層１０３は、Ｎ型エピタキシャル半導体層１０２との間でピンチ構造を形成するので、その抵抗が高くなり、ホールが蓄積し、Ｐ型ベース半導体層１１２の電位が高くなる。これにより、Ｎ型エピタキシャル半導体層１０２とＰ型ベース半導体層１０３とＮ＋型ソース半導体層１０４の間で形成される寄生ＮＰＮトランジスタが動作することによりスナップバック現象が起こり絶縁破壊が生じる
【００３３】
検討例の半導体装置を第１導電型をＮ型とし、第２導電型をＰ型とする例について記載したので、検討例の半導体装置と第１の実施形態に係る半導体装置を比較する以下の記載でも、第１の実施形態に係る半導体装置を、第１導電型をＮ型とし、第２導電型をＰ型とする例について記載する。
【００３４】
第１の実施形態に係る半導体装置５１においては、トレンチ５の側壁上端角部の酸化膜の膜厚を増加させるために、Ｎ＋型トレンチ側壁上端角部半導体層４１が、ストライプ形状のトレンチ５の側壁の上端角部で、ゲート配線層８ｂが半導体基板の上方に引き上げられるストライプ形状のトレンチ５の一端又は他端のどちらか一方に隣接して設けられる。
また、ゲート電極埋め込み部８ａが、ストライプ形状のトレンチ５の一端又は他端で交互にゲート配線層８ｂと接続されて半導体基板の上方に引き上げられる場合には、Ｎ＋型トレンチ側壁上端角部半導体層４１も、ストライプ形状のトレンチ５の一端又は他端のどちらか一方に隣接して交互に設けられる。
【００３５】
すなわち、第１の実施形態に係る半導体装置５１においては、Ｎ＋型トレンチ側壁上端角部半導体層４１が、ストライプ形状のトレンチ５の片側に設けられる。終端領域９２のトレンチ端から素子領域９０のベースコンタクト半導体層１２に至る線上には、Ｎ＋型トレンチ側壁上端角部半導体層４１が存在しない領域が設けられる。
このように、第１の実施形態に係る半導体装置５１においては、検討例の半導体装置１５１のＮ＋型トレンチ側壁上端角部半導体層１４１と比較して、Ｎ＋型トレンチ側壁上端角部半導体層４１の面積を小さくすることができるので、ゲート配線引上げ部のピンチ構造領域を小さくし、スナップバック現象を抑制して絶縁耐圧を向上することができる。
【００３６】
上述のように、第１の実施形態に係る半導体装置５１においては、Ｎ＋型トレンチ側壁上端角部半導体層４１が設けられる領域の面積が小さくなる。主接合である素子領域９０のトレンチ５から延びる空乏層は終端領域９２のトレンチ５に達し、素子領域９０のトレンチと終端領域９２のトレンチ５の間の電界は、緩和される。これにより、終端トレンチ５の側壁での電界が高くなる。このため、終端トレンチ５の側壁でアバランシェが生じ、電子・ホール対が発生する。Ｎ＋型トレンチ側壁上端角部半導体層４１が設けられる領域の面積を小さくして寄生ピンチ領域を小さくする。これによりアバランシェにより発生したホールがグランド電位であるベースコンタクト層１２に素早く吸収され、ベース半導体層３の電位が、グランド電位に対して高くなることが防止される。これにより、スナップバック現象の発生が抑制され、絶縁耐圧が向上する。
【００３７】
［第１の実施形態に係る発明の効果］
本発明の第１の実施形態に係る半導体装置において、ストライプ形状のトレンチの一端又は他端のいずれか一方でゲート配線をゲート電極埋め込み部と接続して半導体基板上方に引き上げることに対応して、トレンチ側壁上端角部の酸化膜を増速酸化するトレンチ側壁上端角部半導体層もストライプ形状のトレンチの一端又は他端のいずれか一方に配置する。これにより、トレンチ側壁上端角部半導体層の面積を低減することが可能になり、トレンチ側壁上端角部半導体層の下部に形成されるピンチ領域を低減し、寄生トランジスタの動作を抑制する。したがって、第１の実施形態に係る半導体装置において、半導体装置の素子領域と終端領域の間で生じる絶縁破壊を防止し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現することが可能になる。
【００３８】
［第２の実施形態］
図３を参照して、第２の実施形態に係る半導体装置５２について説明する。第２の実施形態に係る半導体装置５２においては、終端領域９２のトレンチ内に埋め込まれたガードリング電極埋め込み部９は、半導体表面に引き上げてゲート電極２０と接続されない。これにより、ガードリング電極埋め込み部９は、ゲート電極２０に対して電気的にフローティング状態とされる。これにより、ガードリング電極埋め込み部９が埋め込まれた終端領域９２に隣接して第１導電型のトレンチ上端角部半導体層を設置することを省くことが可能になり、終端領域９２においてピンチ構造が生じることを防止することができる。
【００３９】
図３に示すように、第２の実施形態に係る半導体装置５２のゲート電極２０において、ゲート電極端子部８ｃは、終端領域９２のトレンチ５の上の絶縁膜７、１４を跨いで形成され、ゲート電極端子部８ｃは、コンタクトホール１１を介してゲート配線８ｂによりゲート電極埋め込み部８ａと接続されるようにしても良い。
【００４０】
本発明の第２の実施形態によりトランジスタの絶縁破壊耐量の高い半導体装置が得られる。また、本発明の第２の実施形態と第１の実施形態を組み合わせることによりトランジスタの絶縁破壊耐量の更に高い半導体装置が得られる。
【００４１】
［第３の実施形態］
図４を参照して、第３の実施形態に係る半導体装置５３について説明する。第３の実施形態に係る半導体装置５３は、第１の実施形態及び第２の実施形態に係る半導体装置と同様な製造過程を経て作成される。しかしながら、第３の実施形態に係る半導体装置５３は、素子領域９０においてストライプ形状のトレンチ５内のゲート電極埋め込み部８の引き上げをストライプ形状のトレンチ５の両端の間の中央部でおこなわれる構成を有する点で第１の実施形態及び第２の実施形態に係る半導体装置と相違する。
【００４２】
第３の実施形態に係る半導体装置５３では、ストライプ形状のトレンチ５の中央のゲート電極埋め込み部８ａの引き上げ箇所の周囲に第１導電型のトレンチ側壁上端角部半導体層４１が設けられて、トレンチ側壁上端角部の酸化膜の膜厚を厚く形成する。このことにより、ストライプ形状のトレンチ５の端部には、第１導電型のトレンチ側壁上端角部半導体層４１が形成されないので、ベースコンタクト半導体層１２と終端領域９２のトレンチ側壁の間にピンチ構造が生じることを防止してベース抵抗を低減することが可能になる。
【００４３】
これにより、第３の実施形態に係る半導体装置は、スナップバック現象が発生し難い構造となり、トランジスタの破壊耐量が高くなることにより、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現することが可能になる。
【符号の説明】
【００４４】
１、１０１：半導体基板
２、１０２：エピタキシャル半導体層
３、１０３：ベース半導体層
４、１０４：ソース半導体層
５、１０５：トレンチ溝
６、１０６：ゲート酸化膜
７、１０７：フィールド酸化膜
８ａ、１０８ａ：ゲート電極埋め込み部
８ｂ、１０８ｂ：ゲート配線
８ｃ、１０８ｃ：ゲート電極端子部
９、１０９：ガードリング電極埋め込み部
１０、１１０：コンタクトホール
１１、１１１：コンタクトホール
１２、１１２：ベースコンタクト半導体層
１４、１１４：絶縁膜
２０、１２０：ゲート電極
２１、１２１：電極
３０、１３０：ドレイン電極
４１、１４１：トレンチ側壁上端角部半導体層
４２、１４２：終端領域半導体層
４３、１４３：トレンチ側壁上端角部の酸化膜
５１、５２、５３、１５１：半導体装置
９０、１９０：素子領域
９２、１９２：終端領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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