(57)【要約】【課題】半導体装置において、コンタクト抵抗を増加させることなく電極を形成し、かつ、工程の増加や製造コストの増加を抑制する。【解決手段】半導体層上に第１の電極と第２の電極とを備える半導体装置の製造方法は、（Ａ）第１の電極が形成された半導体層を用意する工程と、（Ｂ）第１の電極と、第２の電極が形成される領域とを、第１の電極と第２の電極の材料である第２の電極材料とが接触するように、第２の電極材料で纏めて同時に覆う工程と、（Ｃ）第２の電極材料に覆われた第１の電極上を覆う第１のマスクパターンと、第２の電極が形成される領域上を覆う第２のマスクパターンと、を同時に形成する工程と、（Ｄ）第１のマスクパターン及び第２のマスクパターンから露出した第２の電極材料をエッチングすることにより、第２の電極を形成する工程と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層上に第１の電極と第２の電極とを備える半導体装置の製造方法であって、
（Ａ）前記第１の電極が形成された半導体層を用意する工程と、
（Ｂ）前記第１の電極と、前記第２の電極が形成される領域とを、前記第１の電極と前記第２の電極の材料である第２の電極材料とが接触するように、前記第２の電極材料で纏めて同時に覆う工程と、
（Ｃ）前記第２の電極材料に覆われた前記第１の電極上の少なくとも一部を覆う第１のマスクパターンと、前記第２の電極が形成される領域上を覆う第２のマスクパターンと、を同時に形成する工程と、
（Ｄ）前記第１のマスクパターン及び前記第２のマスクパターンから露出した前記第２の電極材料をエッチングすることにより、前記第２の電極を形成する工程と、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１の電極と前記第２の電極とは、同じ金属材料を含む、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記同じ金属材料は、アルミニウム（Ａｌ）である、半導体装置の製造方法。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
前記半導体層として、窒化ガリウム（ＧａＮ）系の半導体層を用いる、半導体装置の製造方法。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
前記半導体装置はトランジスタであり、
前記第１の電極はソース電極及びドレイン電極の少なくとも一方であり、
前記第２の電極はゲート電極である、半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法により製造された、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１の電極上の前記第２の電極材料は、前記第１の電極よりも広い範囲を覆う、半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、
前記第２の電極材料は、前記第１の電極の端部が露出するように前記第１の電極上を覆っており、
前記第１の電極の端部は、保護膜を介して前記半導体層上に形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ｎ型III族窒化物半導体層に電極を良好にオーミック接触させる技術として、シリコン（Ｓｉ）ドープ窒化ガリウム（ＧａＮ）層に、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含有する合金からなる電極や、ＴｉとＡｌとが積層された多層膜からなる電極を形成する技術が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２２１１０３号公報
【特許文献２】特開２０１０−１９２６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、電極を良好にオーミック接触させるために、電極をＡｌを含む構造にしてエッチングを行うと、エッチングにより電極が損傷するという問題が生じる場合がある。例えば、本願発明者らは、ｎ型III族窒化物半導体層にソース電極又はドレイン電極の少なくとも一方を形成した後に、それらの電極上に直接接触するようにＡｌ系のゲート電極材料をウエハ全面に蒸着させ、その後、フォトレジストによるパターニングを行い、蒸着させたゲート電極材料をドライエッチングにより加工して、微細なゲートパターンを形成することを考えた。しかし、この方法では、ゲートパターン形成工程におけるドライエッチング時において、ソース電極又はドレイン電極が削れることにより、コンタクト抵抗が増加する。この問題に対しては、例えば、ソース電極又はドレイン電極上に保護電極や保護絶縁膜を形成した後、ゲート電極材料を全面に蒸着し、ドライエッチングによるパターニングを行うことで回避することが可能である。しかし、この方法では、半導体装置の製造工程が増加するという問題や、製造コストが増加するという問題が生じる。そのため、半導体装置において、コンタクト抵抗を増加させることなく電極を形成し、かつ、工程の増加や製造コストの増加を抑制する技術が望まれていた。そのほか、半導体装置においては、更なる微細化や、耐久性の向上などが望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、半導体層上に第１の電極と第２の電極とを備える半導体装置の製造方法が提供される。この製造方法は、（Ａ）前記第１の電極が形成された半導体層を用意する工程と；（Ｂ）前記第１の電極と、前記第２の電極が形成される領域とを、前記第１の電極と前記第２の電極の材料である第２の電極材料とが接触するように、前記第２の電極材料で纏めて同時に覆う工程と；（Ｃ）前記第２の電極材料に覆われた前記第１の電極上の少なくとも一部を覆う第１のマスクパターンと、前記第２の電極が形成される領域上を覆う第２のマスクパターンと、を同時に形成する工程と；（Ｄ）前記第１のマスクパターン及び前記第２のマスクパターンから露出した前記第２の電極材料をエッチングすることにより、前記第２の電極を形成する工程と；を備える。この形態の製造方法によれば、工程（Ｃ）において、第１の電極上を覆う第１のマスクパターンと、第２の電極が形成される領域上を覆う第２のマスクパターンと、が形成されるので、工程（Ｄ）において、第１の電極がエッチングにより損傷することを抑制することができる。そのため、第１の電極のコンタクト抵抗を増加させることなく半導体装置を製造することができる。さらに、第１の電極上の少なくとも一部が第２の電極材料により覆われるので、第１の電極が形成された半導体層の上の電極を厚く形成することができ、その結果、第１の電極が形成された半導体層から、第１の電極上の配線電極のためのコンタクトホールまでの抵抗を低減することができる。また、第１のマスクパターンと第２のマスクパターンとが同時に形成されるので、製造工程の増加や製造コストを増加させることなく、電気的特性の向上した半導体装置を製造することができる。
【０００７】
（２）上記形態の半導体装置の製造方法において、前記第１の電極と前記第２の電極とは、同じ金属材料を含んでもよい。この形態の製造方法によれば、工程（Ｃ）において、第１の電極上と、第２の電極が形成される領域上と、を覆うマスクパターンが形成されるので、第１の電極と第２の電極とが同じ金属材料を含んで構成されていても、工程（Ｄ）において、第１の電極がエッチングにより損傷することを抑制することができる。
【０００８】
（３）上記形態の半導体装置の製造方法において、前記同じ金属材料は、アルミニウム（Ａｌ）であってもよい。この形態の製造方法によれば、第１の電極と第２の電極とが同じ金属材料であるアルミニウム（Ａｌ）を含んで構成されていても、工程（Ｄ）において、第１の電極がエッチングにより損傷することを抑制することができる。
【０００９】
（４）上記形態の半導体装置の製造方法において、前記半導体層として、窒化ガリウム（ＧａＮ）系の半導体層を用いてもよい。この形態の半導体装置の製造方法によれば、製造工程の増加や製造コストを増加させることなく、ＧａＮ系の半導体装置の電気的特性を向上させることができる。
【００１０】
（５）上記形態の半導体装置の製造方法において、前記半導体装置はトランジスタであり；前記第１の電極はソース電極及びドレイン電極の少なくとも一方であり；前記第２の電極はゲート電極であってもよい。この形態の製造方法によれば、工程（Ｃ）において、ソース電極及びドレイン電極の少なくとも一方を覆う第１のマスクパターンと、ゲート電極が形成される領域上を覆う第２のマスクパターンと、が形成されるので、工程（Ｄ）において、ソース電極及びドレイン電極の少なくとも一方がエッチングにより損傷することを抑制することができる。そのため、ソース電極及びドレイン電極の少なくとも一方のコンタクト抵抗を増加させることなく半導体装置を製造することができる。さらに、ソース電極及びドレイン電極上の少なくとも一部がゲート電極材料により覆われるので、ソース電極及びドレイン電極の少なくとも一方が形成された半導体層の上の電極を厚く形成することができ、その結果、ソース電極及びドレイン電極の少なくとも一方が形成された半導体層から、ソース電極及びドレイン電極の少なくとも一方上の配線電極のためのコンタクトホールまでの抵抗を低減することができる。また、第１のマスクパターンと第２のマスクパターンとが同時に形成されるので、製造工程の増加や製造コストを増加させることなく、電気的特性の向上したトランジスタを製造することができる。
【００１１】
（６）本発明の他の形態によれば、上記形態の半導体装置の方法により製造された半導体装置が提供される。この形態の半導体装置によれば、第１の電極のコンタクト抵抗の増加を抑制し、電気的特性を向上させることができる。
【００１２】
（７）上記形態の半導体装置において、前記第１の電極上の前記第２の電極材料は、前記第１の電極よりも広い範囲を覆ってもよい。この形態の半導体装置であれば、第１の電極上の第２の電極材料は、第１の電極よりも広い範囲を覆うので、エッチングにより半導体層が損傷することを抑制することができる。また、エッチングにより第１の電極が損傷することを確実に抑制することができる。
【００１３】
（８）上記形態の半導体装置において、前記第２の電極材料は、前記第１の電極の端部が露出するように前記第１の電極上を覆っており；前記第１の電極の端部は、保護膜を介して前記半導体層上に形成されていてもよい。この形態の半導体装置によれば、第２の電極材料は、第１の電極の端部が露出するように第１の電極上を覆うので、エッチングによって第１の電極における第１の電極と第２の電極材料とが積層された領域が損傷することを抑制するとともに、半導体装置をより微細化することができる。また、露出した第１の電極の端部は、保護膜を介して半導体層上に形成されているので、エッチングにより半導体層が損傷することを抑制することができる。
【００１４】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１５】
本発明は、上述した半導体装置の製造方法や、半導体装置以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１６】
本発明によれば、工程（Ｃ）において、第１の電極上を覆う第１のマスクパターンと、第２の電極が形成される領域上を覆う第２のマスクパターンと、が形成されるので、工程（Ｄ）において、第１の電極がエッチングにより損傷することを抑制することができる。そのため、第１の電極のコンタクト抵抗を増加させることなく半導体装置を製造することができる。さらに、第１の電極上の少なくとも一部が第２の電極材料により覆われるので、第１の電極が形成された半導体層の上の電極を厚く形成することができ、その結果、第１の電極が形成された半導体層から、第１の電極上の配線電極のためのコンタクトホールまでの抵抗を低減することができる。また、第１のマスクパターンと第２のマスクパターンとが同時に形成されるので、製造工程の増加や製造コストを増加させることなく、電気的特性の向上した半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態における半導体装置の構成を模式的に示す図である。
【図２】半導体装置の製造方法を示すフローチャートである。
【図３】積層体を示す図である。
【図４】リセスが形成された、製造過程における半導体装置を示す図である。
【図５】リセス及びトレンチが形成された、製造過程における半導体装置を示す図である。
【図６】絶縁膜が形成された、製造過程における半導体装置を示す図である。
【図７】第１の電極が形成された、製造過程における半導体装置を示す図である。
【図８】ゲート電極材料が堆積された、製造過程における半導体装置を示す図である。
【図９】マスクパターンが形成された、製造過程における半導体装置を示す図である。
【図１０】ゲート電極が形成された、製造過程における半導体装置を示す図である。
【図１１】本実施形態の製造方法によって製造された半導体装置を示す図である。
【図１２】第１の電極上の配線電極のためのコンタクトホールが形成された箇所が異なる半導体装置を示す図である。
【図１３】製造過程における評価試験用の半導体装置を示す図である。
【図１４】ドライエッチングが行われた評価試験用の半導体装置を示す図である。
【図１５】コンタクト抵抗を評価した結果を示す図である。
【図１６】オン抵抗を評価した結果を示す図である。
【図１７】第１実施形態の第１変形例における半導体装置の構成を模式的に示す図である。
【図１８】第１実施形態の第２変形例における半導体装置の構成を模式的に示す図である。
【図１９】第１実施形態の第３変形例における半導体装置の構成を模式的に示す図である。
【図２０】第２実施形態における半導体装置の構成を模式的に示す図である。
【図２１】第２実施形態の第１変形例における半導体装置の構成を模式的に示す図である。
【図２２】第２の実施形態の第２変形例における半導体装置の構成を模式的に示す図である。
【図２３】第２実施形態の第３変形例における半導体装置の構成を模式的に示す図である。
【発明を実施するための形態】
【００１８】
Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１８の構成を模式的に示す図である。図１には、本実施形態における半導体装置１８の断面の一部を簡略化して示している。なお、図１は、半導体装置１８の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。図１には、二重波線を用いて、本実施形態における半導体装置１８の領域（ａ）と領域（ｂ）との間が省略された様子を示している。このことは、以降の図についても同様である。
【００１９】
本実施形態における半導体装置１８は、ＧａＮ系のトレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置１８は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００２０】
半導体装置１８は、基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、リセス２２０と、トレンチ２５０と、絶縁膜２６０と、ゲート電極２７５と、ボディ電極２３０と、ソース電極２４０と、ゲート電極材料２７０と、を備える。半導体装置１８は、ＮＰＮ型の半導体装置であり、Ｎ型半導体の第１半導体層１２０と、Ｐ型半導体の第２半導体層１３０と、Ｎ型半導体の第３半導体層１４０とが順に積層された構造を有する。
【００２１】
本実施形態において、ボディ電極２３０とソース電極２４０とが積層された構造は、本願の「第１の電極（以下、第１の電極２４５とも呼ぶ）」に相当し、ゲート電極２７５は、本願の「第２の電極」に相当する。また、ゲート電極材料２７０は、本願の「第２の電極材料」に相当する。なお、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１１」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。半導体装置１０が備えるそれぞれの構成の表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。
【００２２】
半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてＳｉを含有する。本実施形態では、基板１１０の全域におけるシリコンの平均濃度は、１．０・１０18ｃｍ-3である。
【００２３】
第１半導体層１２０は、基板１１０の上面に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてＳｉを含有する。本実施形態では、第１半導体層１２０の全域におけるシリコンの平均濃度は、１．０・１０16ｃｍ-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、１０μｍ（マイクロメートル）である。
【００２４】
第２半導体層１３０は、第１半導体層１２０の上面に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるマグネシウムの平均濃度は、１．０・１０18ｃｍ-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。
【００２５】
第３半導体層１４０は、第２半導体層１３０の上面に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の半導体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてＳｉを含有する。本実施形態では、第３半導体層１４０の全域におけるシリコンの平均濃度は、３．０・１０18ｃｍ-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、０．３μｍである。
【００２６】
トレンチ２５０は、積層体１１をドライエッチングすることによって、第３半導体層１４０の上面から第２半導体層１３０を貫通して第１半導体層１２０にまで到達するように形成されている。リセス２２０は、積層体１１をドライエッチングすることによって、第３半導体層１４０の上面から第２半導体層１３０に到達するように形成されている。なお、トレンチ２５０及びリセス２２０の側面は、第１半導体層１２０や第２半導体層１３０、第３半導体層１４０に対して垂直であることを要せず、側面は傾斜して形成されていてもよい。
【００２７】
絶縁膜２６０は、トレンチ２５０と、第１の電極２４５が形成される領域以外の第３半導体層１４０の上面と、を連続的に覆うように形成された膜である。本実施形態では、絶縁膜２６０は、酸化シリコン（ＳｉＯ2）により形成されている。
【００２８】
ゲート電極２７５は、絶縁膜２６０を介して、トレンチ２５０と、トレンチ２５０周縁の第３半導体層１４０上面と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２７５は、Ａｌにより形成されている。なお、図１には、ゲート電極の一部がＹ方向に延長されている例を示しているが、ゲート電極の一部はＸ方向（＋Ｘ方向又は−Ｘ方向）に延長されていてもよい。この延長された部分には、配線電極３３０（図１１参照）のためのコンタクトホール３３１が形成される。
【００２９】
ボディ電極２３０は、第２半導体層１３０に接触するようにリセス２２０に形成された電極である。ボディ電極２３０は、モリブデン（Ｍｏ）からなる層とパラジウム（Ｐｄ）からなる層を積層した後、熱処理することによって形成されており、Ｐｄからなる層が下方（第２半導体層１３０側）に位置する構造を有する。
【００３０】
ソース電極２４０は、第３半導体層１４０とボディ電極２３０とを覆うように形成された電極である。ソース電極２４０は、Ａｌからなる層とＴｉからなる層を積層した後、熱処理することによって形成されており、Ｔｉからなる層が下方（第３半導体層１４０側）に位置する構造を有する。ボディ電極２３０とソース電極２４０とからなる第１の電極２４５の上面は、ゲート電極２７５と同じ材料により構成されたゲート電極材料２７０により覆われている。本実施形態において、第１の電極２４５上のゲート電極材料２７０は、第１の電極２４５よりも広い範囲を覆っている。具体的には、ゲート電極材料２７０は、図１に示すように、第１の電極２４５上と、第１の電極２４５周縁の絶縁膜２６０を介した第３半導体層１４０上とを連続的に覆っている。
【００３１】
Ａ２．半導体装置の製造方法：
図２は、第１実施形態における半導体装置の製造方法を示すフローチャートである。図３は、積層体１１を示す図である。半導体装置を製造するには、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された積層体１１が用意される（ステップＳ１０）。積層体１１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。
【００３２】
次に、積層体１１に対して、ドライエッチングを行うことによって、図４に示すようにリセス２２０が形成され、さらに、図５に示すようにトレンチ２５０が形成される（ステップＳ２０）。本実施形態では、ステップＳ２０では、塩素系ガス（例えばＢＣｌ3とＣｌ2の混合ガス）を用いたドライエッチングが行われる。さらに、ステップＳ２０では、ドライエッチングが行われた後、ドライエッチングによるダメージの回復及びアクセプタ活性化のための熱処理が行われる。図４は、リセス２２０が形成された、製造過程における半導体装置１２を示す図である。図５は、リセス２２０及びトレンチ２５０が形成された、製造過程における半導体装置１３を示す図である。
【００３３】
次に、リセス２２０及びトレンチ２５０が形成された、製造過程における半導体装置１３に対し、図６に示すように、リセス２２０とトレンチ２５０と第３半導体層１４０上面とを覆うように絶縁膜２６０が形成される（ステップＳ３０）。図６は、絶縁膜２６０が形成された、製造過程における半導体装置１４を示す図である。
【００３４】
次に、図７に示すように、第１の電極２４５が形成される（ステップＳ４０）。具体的には、まず、半導体層上に第１の電極２４５を形成するための領域における絶縁膜２６０が除去された後、第２半導体層１３０に接続するようにリセス２２０にボディ電極２３０が形成され（ステップＳ４２）、さらに、第３半導体層１４０に接続するようにソース電極２４０が形成される（ステップＳ４４）。なお、ステップＳ４４では、コンタクト抵抗低減のための熱処理が行われる。この熱処理は、ステップＳ４２とステップＳ４４においてそれぞれ行われてもよい。すなわち、ボディ電極２３０の形成後にボディ電極２３０のための熱処理が行われ、ソース電極２４０の形成後にソース電極２４０のための熱処理が行われてもよい。
【００３５】
図７は、第１の電極２４５が形成された、製造過程における半導体装置１５を示す図である。なお、図７において、ソース電極２４０と第３半導体層１４０上に形成された絶縁膜２６０とは接しているが、ソース電極２４０と絶縁膜２６０とは接していなくともよい。
【００３６】
第１の電極２４５が形成されると、第１の電極２４５が形成された製造過程における半導体装置１５の上面全体に、図８に示すように、スパッタ法により第２の電極材料であるゲート電極材料２７０が堆積される（ステップＳ５０）。すなわち、ステップＳ５０が行われることにより、ゲート電極材料２７０が、第１の電極２４５上と、ゲート電極２７５が形成される領域上とに、それらの領域以外の領域も含めて纏めて同時に堆積される。図８は、ゲート電極材料２７０が堆積された製造過程における半導体装置１６を示す図である。なお、本明細書において「同時」とは、「同じ工程によって」といった意味であり、時間が完全に一致するとは限らない。本実施形態では、ゲート電極材料２７０が、第１の電極２４５上と、ゲート電極２７５が形成される領域上とに、纏めて同時に堆積されているが、ゲート電極材料２７０は、第１の電極２４５上と、ゲート電極２７５が形成される領域上とに、別々に堆積されてもよい。
【００３７】
次に、図９に示すように、第１の電極２４５上と、第２の電極であるゲート電極２７５が形成される領域上とに、フォトレジストによるマスクパターン３１１、３１２が同時に形成される（ステップＳ６０）。本実施形態において、第１の電極２４５上に形成されるマスクパターン３１１は、第１の電極よりも広い範囲を覆っている。第１の電極２４５上に形成されるマスクパターン３１１は本願の「第１のマスクパターン」に相当し、ゲート電極２７５が形成される領域上に形成されるマスクパターン３１２は本願の「第２のマスクパターン」に相当する。図９は、マスクパターン３１１、３１２が形成された製造過程における半導体装置１７を示す図である。
【００３８】
マスクパターン３１１、３１２が形成されると、塩素系ガスを用いたドライエッチングにより、マスクパターン３１１、３１２で覆われた領域以外のゲート電極材料２７０がエッチングされる（ステップＳ７０）。ゲート電極材料２７０がエッチングされた後、マスクパターン３１１、３１２が除去される（ステップＳ８０）。こうすることにより、ゲート電極２７５が形成される。
【００３９】
図１０は、ゲート電極２７５が形成された、製造過程における半導体装置１８を示す図である。ドライエッチングが行われ、マスクパターン３１１、３１２が除去されると、図１０に示すように、第１の電極２４５上及び第１の電極２４５周縁の絶縁膜２６０を介した第３半導体層１４０上には、ゲート電極材料２７０が残された状態となる。
【００４０】
次に、ゲート電極２７５が形成された、製造過程における半導体装置１８に対し、図１１に示すように、例えばＳｉＯ2により形成された層間絶縁膜３２０が堆積され、コンタクトホール３３１が形成された後、配線電極３３０が形成される（ステップＳ９０）。コンタクトホール３３１は、ソース電極２４０の上面の層間絶縁膜３２０の一部と、ゲート電極２７５の上面の層間絶縁膜３２０の一部と、が除去されることにより形成される。配線電極３３０は、コンタクトホール３３１内のボディ電極２３０及びソース電極２４０上と、コンタクトホール３３１内のゲート電極２７５上と、コンタクトホール３３１の側壁と、層間絶縁膜３２０上の一部と、に形成される。その後、基板１１０の下面にドレイン電極２１０が形成され、コンタクト抵抗低減のための熱処理が行われて、半導体装置１０が製造される。なお、本実施形態において、ドレイン電極２１０は、Ｔｉからなる層とＡｌからなる層を積層した後熱処理することによって形成され、Ｔｉからなる層が上方（基板１１０の下面側）に位置する構造を有する。図１１は、本実施形態の製造方法によって製造された、半導体装置１０を示す図である。
【００４１】
なお、図１１に示すゲート電極２７５上の配線電極３３０のためのコンタクトホール３３１は、トレンチ２５０上から横方向にオフセットされて形成されている。これに対し、ゲート電極２７５上の配線電極３３０のためのコンタクトホール３３１は、トレンチ２５０の真上に形成されてもよい。また、図１１に示す第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１は、第１の電極２４５の真上（図１１では、第１の電極２４５を介したリセス２２０の真上）に形成されている。これに対し、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１は、第１の電極２４５の真上からオフセットされて形成されてもよい。
【００４２】
図１２は、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１が形成された箇所が、上述の半導体装置１０（図１１）と異なる半導体装置２０を示す図である。半導体装置２０では、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１が、第１の電極２４５上の真上からオフセットされて形成されている。また、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１とゲート（図１２では、ゲートトレンチ２５０の形成された箇所）との距離Ｌ１は、第１の電極２４５とゲートとの距離Ｌ２よりも大きい。上述の製造方法により、このような半導体装置２０が形成されてもよい。なお、図１２には、第１の電極２４５が形成され、ゲートトレンチ２５０にゲート電極２７５が形成された領域（Ａ）と、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１が形成された領域（Ｂ）と、ゲート電極２７５上の配線電極３３０のためのコンタクトホール３３１が形成された領域（Ｃ）と、が示されており、領域（Ａ）と領域（Ｂ）、領域（Ｂ）と領域（Ｃ）との間はそれぞれ省略されている。また、領域（Ａ）、（Ｂ）、（Ｃ）には、それぞれの領域に対応するＸＹＺ軸が示されている。図１２に示すように、領域（Ｂ）、（Ｃ）において配線電極３３０は、＋Ｘ方向に引き出されていてもよく、−Ｘ方向に引き出されていてもよい。
【００４３】
Ａ３．評価試験：
次に、上述の方法によって製造された半導体装置のオン抵抗と、ソース電極２４０部分のコンタクト抵抗とを評価するための試験を行った。評価には、比較のために、上述の製造方法のうち、マスクパターンの形成工程（図２、ステップＳ６０）を異ならせて製造された、評価試験用の半導体装置を用意した。
【００４４】
図１３は、製造過程における評価試験用の半導体装置２７を示す図である。上述した実施形態の半導体装置の製造では、第１のマスクパターン３１１と第２のマスクパターン３１２とを同時に形成したが、評価試験用の半導体装置の製造では、まず、図１３に示すように、第２の電極であるゲート電極２７５が形成される領域のみを覆うマスクパターン３１２を形成した。
【００４５】
次に、上述の製造方法と同様に、製造過程における評価試験用の半導体装置２７に対し、ドライエッチング（図２、ステップＳ７０）を行った。その後、図１４に示すように、ドライエッチングを行った半導体装置２７からマスクパターン３１２を除去した（図２、ステップＳ８０）。このようにして、評価試験用の半導体装置２８を用意した。図１４は、ドライエッチングが行われ、マスクパターン３１２が除去された評価試験用の半導体装置２８を示す図である。半導体装置２８は、ゲート電極２７５が形成される領域のみを覆うマスクパターン３１２が形成され、ソース電極２４０上にマスクパターン３１１が形成されない状態でドライエッチングが行われることによって形成されている。そのため、図１４に示すように、ドライエッチングにより、ソース電極２４０及びボディ電極２３０の一部が損傷している。
【００４６】
図１５は、ソース電極２４０部分のコンタクト抵抗（接触抵抗）を評価した結果を示す図である。図１５には、本実施形態の方法によって製造された、コンタクト抵抗評価試験用の素子（以下、サンプル１）と、第１の電極２４５上にマスクパターン３１１を形成せずに作製された、コンタクト抵抗評価試験用の素子（以下、サンプル２）との接触抵抗が示されている。図１５に示すように、サンプル１のソース電極２４０部分の接触抵抗の平均値は、４．８×１０-6（Ω・ｃｍ2）であったのに対し、サンプル２のソース電極部分の接触抵抗の平均値は２．９×１０-4（Ω・ｃｍ2）と高い値を示した。また、サンプル２における接触抵抗の値のばらつきは、サンプル１における接触抵抗の値のばらつきに比べて大きかった。
【００４７】
図１６は、オン抵抗を評価した結果を示す図である。図１６には、本実施形態の方法によって製造された半導体装置１８に配線電極を形成した素子、すなわち本実施形態の半導体装置１０（以下、サンプル３）と、マスクパターンの形成工程（図２、ステップＳ６０）を異ならせて製造された評価試験用の半導体装置２８に配線電極を形成した素子（以下、サンプル４）と、をそれぞれ用いて測定されたオン抵抗が、サンプル３を用いて測定されたオン抵抗を１とした場合における相対比として示されている。図１６に示すように、サンプル４のオン抵抗は、サンプル３のオン抵抗の約１．５〜４倍の値であった。また、図１６に示すように、サンプル４のオン抵抗の値には、ばらつきがあった。
【００４８】
Ａ４．効果：
Ａ４−１．効果１：
以上で説明した第１実施形態によれば、半導体装置の製造において、第１の電極２４５上と、ゲート電極２７５（第２の電極）が形成される領域上と、を覆うマスクパターン３１１，３１２が形成される。よって、ゲート電極２７５を形成するためのエッチングにおいて、第１の電極２４５が損傷することを抑制することができる。そのため、本実施形態のように、第１の電極２４５と第２の電極２７５とが同じ材料（Ａｌ）を含む場合であっても、第１の電極２４５のコンタクト抵抗を増加させることなく半導体装置を製造することができる。
【００４９】
Ａ４−２．効果２：
さらに、第１の電極２４５上がゲート電極材料２７０（第２の電極材料）により覆われるので、第１の電極２４５が形成された半導体層上の電極を、厚く形成することができ、その結果、第１の電極２４５が形成された半導体層から、第１の電極２４５上に形成された配線電極３３０のためのコンタクトホール３３１までの抵抗を低減することができる。また、図１２に示したように、第１の電極２４５上の配線電極３３０のためのコンタクトホール３３１とゲートとの距離Ｌ１が、第１の電極２４５が形成された半導体層とゲートとの距離Ｌ２よりも大きい場合には、第１の電極２４５が形成された半導体層から、第１の電極２４５上に形成された配線電極３３０のためのコンタクトホール３３１までの抵抗を、より低減することができる。
【００５０】
Ａ４−３．効果３：
さらに、本実施形態の製造方法によれば、ゲート電極材料２７０が、第１の電極２４５よりも広い範囲、すなわち、第１の電極２４５上と第１の電極２４５周縁の絶縁膜２６０を介した半導体層（半導体装置）上とを一体的に覆うので、エッチングにより半導体層が損傷することを抑制することができる。また、ゲート電極材料２７０が第１の電極２４５上のすべてを覆っているので、第１の電極２４５が損傷することを確実に抑制することができる。
【００５１】
Ａ４−４．効果４：
また、本実施形態の製造方法では、第１の電極２４５上と、ゲート電極２７５（第２の電極）が形成される領域上とに、マスクパターン３１１、３１２を同時に形成し、その後、エッチングを行った後に、これらのマスクパターン３１１、３１２を除去する。そのため、第１の電極２４５を保護するために、第１の電極２４５上にマスクパターン３１１ではなく保護膜（絶縁膜）を形成する方法よりも、図２のステップＳ９０において配線電極３３０を形成するためのコンタクトホールを容易に形成することができる。第１の電極２４５上に保護膜を形成すると、配線電極３３０の形成に先立って、その保護膜（絶縁膜）上に、層間絶縁膜３２０（図９）が堆積されることになり、コンタクトホールを形成するために、保護膜と、堆積された層間絶縁膜３２０とをエッチングしなければならないのに対して、本実施形態では、第２のマスクパターン３１２を除去する際に、同時に、第１の電極２４５上の第１のマスクパターン３１１も除去されるので、コンタクトホール形成時に層間絶縁膜３２０だけをエッチングすればよいためである。よって、本実施形態によれば、コンタクトホールを容易に形成することができるので、製造工程を短縮化することが可能になる。
【００５２】
Ａ５．第１実施形態の第１変形例：
図１７は、第１実施形態の第１変形例における半導体装置１９の構成を模式的に示す図である。図１７に示す半導体装置１９は、上述の実施形態の半導体装置の製造方法（図２）により製造され、ステップＳ８０においてマスクパターンが除去された半導体装置である。半導体装置１９と上述の実施形態の半導体装置１８とで異なる点は、第１の電極２４５のソース電極２４０の端部２４７が、ゲート電極材料２７０に覆われておらず露出している点と、端部２４７が絶縁膜２６０を介して第３半導体層１４０上に形成されている点である。このような半導体装置１９であっても、上述の実施形態の効果１、２、４と同様の効果を奏する。また、ソース電極２４０の端部２４７が露出していても、第１の電極２４５のその他の領域は、ゲート電極材料２７０により覆われているので、エッチングによって第１の電極２４５におけるボディ電極２３０とソース電極２４０とが積層している領域が損傷することを抑制することができる。さらに、第１の電極２４５とゲート電極材料２７０との積層構造を上述の実施形態と比較して小さくすることができるので、半導体装置の微細化を図ることができる。また、露出したソース電極２４０の端部２４７は、絶縁膜２６０を介して第３半導体層１４０上に形成されているので、エッチングにより半導体層（第３半導体層１４０）が損傷することを抑制することができる。
【００５３】
Ａ６．第１実施形態の第２変形例：
図１８は、第１実施形態の第２変形例における半導体装置３０の構成を模式的に示す図である。図１８に示す半導体装置３０は、上述の実施形態の半導体装置の製造方法（図２）により製造され、ステップＳ８０においてマスクパターンが除去された半導体装置である。半導体装置３０と上述の実施形態の半導体装置１０とで異なる点は、ソース電極２４０上に形成されたゲート電極材料２７０の端面２７９と、ソース電極２４０との端面２４９とが揃っている点である。このような半導体装置３０であっても、上述の実施形態と同様の効果を奏する。また、第１の電極２４５とゲート電極材料２７０との積層構造を、上述の実施形態と比較して小さくすることができるので、半導体装置の微細化を図ることができる。
【００５４】
Ａ７．第１実施形態の第３変形例：
図１９は、第１実施形態の第３変形例における半導体装置４０の構成を模式的に示す図である。図１９に示す半導体装置４０は、上述の実施形態の半導体装置の製造方法（図２）により製造され、ステップＳ８０においてマスクパターンが除去された半導体装置である。半導体装置４０と上述の実施形態の半導体装置１０とで異なる点は、ソース電極２４０の端部２４７が、ゲート電極材料２７０に覆われておらず露出している点である。このような半導体装置であっても、上述の実施形態の効果１、２、４と同様の効果を奏する。また、ソース電極２４０の端部２４７が露出していても、ソース電極２４０のその他の領域はゲート電極材料２７０により覆われているので、エッチングによって第１の電極２４５におけるボディ電極２３０とソース電極２４０とが積層している領域が損傷することを抑制することができる。さらに、第１の電極２４５とゲート電極材料２７０との積層構造を、上述の実施形態と比較して小さくすることができるので、半導体装置の微細化を図ることができる。
【００５５】
Ａ８．第１実施形態の第４変形例：
上述の実施形態では、第１の電極２４５は、Ａｌからなる層とＴｉからなる層を積層した後、熱処理することによって形成されており、Ｔｉからなる層が下方（第３半導体層１４０側）に位置する構造を有するソース電極２４０を備えている。これに対し、ソース電極２４０の積層構造は、Ｔｉに代えて窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）などを用いて形成されてもよい。また、ソース電極２４０の積層構造は、上述の実施形態のＡｌに代えて、Ａｌを９０％以上含んだＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉＴａなどを用いて形成されてもよい。さらに、これらの積層構造、例えばＶ／ＡｌＳｉ／Ｔｉなどの３層以上の積層構造であってもよい。また、上述の実施形態では、ゲート電極２７５及びゲート電極材料２７０は、Ａｌにより形成されている。これに対し、ゲート電極２７５及びゲート電極材料２７０は、上述の実施形態のＡｌに代えて、Ａｌを９０％以上含んだＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉＴａなどを用いて形成されてもよい。また、上述の実施形態のＡｌに代えてＮｉを用いてもよい。さらに、上記Ａｌ、又はＡｌＳｉ又はＮｉと、Ｔｉ、ＴｉＮ、Ｖ、Ｈｆ、Ｚｒなどとの積層構造、例えば、ＴｉＮ／ＡｌＳｉ／ＴｉＮなどの積層構造であってもよい。このような構造であっても、上述の実施形態と同様の効果を奏する。
【００５６】
Ａ９．第１実施形態の第５変形例：
上述の実施形態において、第１の電極２４５と第２の電極（ゲート電極２７５）及びゲート電極材料２７０とは、同じエッチングガスもしくはウェットエッチング液に対して反応性の高い材料により構成されていてもよい。例えば、第１の電極２４５と第２の電極（ゲート電極２７５）及びゲート電極材料２７０とは、塩素系ガスとフッ酸系ウェットエッチングに対して反応性の高い、Ａｌ、ＡｌＳｉ、その他Ａｌを９０％以上含んだＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉＴａや、Ｔｉ、ＴｉＮ、Ｖ、Ｈｆ、Ｚｒなどにより構成されていてもよい。また、塩素系ガスと塩酸系のウェットエッチングに対して、反応性の高いＡｌ、ＡｌＳｉ、その他Ａｌを９０％以上含んだＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＳｉＴａや、Ｎｉ、Ｔｉ、ＴｉＮ、Ｖ、Ｈｆ、Ｚｒなどにより構成されていてもよい。このような構造であれば、上述の実施形態の効果をより向上させることができる。
【００５７】
Ｂ．第２実施形態：
Ｂ１．半導体装置の構成：
上述の第１実施形態では、縦型ＭＯＳＦＥＴの構成について説明した。これに対して、第２実施形態では、横型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）の構成について説明する。
【００５８】
図２０は、第２実施形態における半導体装置５０の構成を模式的に示す図である。半導体装置５０は、リセス構造を有したＧａＮ系半導体からなるＭＩＳＦＥＴである。
【００５９】
半導体装置５０は、基板１１２と、バッファ層１２２と、キャリア走行層１３２と、障壁層１４２と、ソース電極２４２と、ドレイン電極２１２と、リセス２５２と、絶縁膜２６２と、ゲート電極２７２と、ゲート電極材料２７４と、を備える。半導体装置５０は、基板１１２と、バッファ層１２２と、キャリア走行層１３２と、障壁層１４２とが順に積層された構造を有する。
【００６０】
本実施形態において、ソース電極２４２及びドレイン電極２１２は、それぞれ本願の「第１の電極」に相当する。ゲート電極材料２７４は本願の「第２の電極材料」に相当する。なお、基板１１２と、バッファ層１２２と、キャリア走行層１３２と、障壁層１４２とが順に積層された構造を、「積層体」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。半導体装置１０が備えるそれぞれの構成の表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。
【００６１】
半導体装置５０の基板１１２は、ＸＹ平面に沿って広がる板状をなす。基板１１２はＳｉにより構成されている。バッファ層１２２は、基板１１２の上面に積層された状態で形成されている。バッファ層１２２は、薄いアンドープＡｌＮ層の上に厚いアンドープＧａＮ層が積層された多層の窒化物半導体層である。キャリア走行層１３２は、アンドープＧａＮにより構成されている。障壁層１４２は、キャリア走行層１３２よりも禁制帯幅の広い窒化物半導体層よりなり、キャリア走行層１３２に対してキャリアを供給する層である。障壁層１４２は、アンドープＡｌ0.25Ｇａ0.75Ｎにより構成されている。キャリア走行層１３２と障壁層１４２とのヘテロ接合界面には、正の分極電荷の影響によって、キャリア走行層１３２の側に２次元電子ガスが発生する。
【００６２】
なお、本実施形態では、障壁層１４２は、１層のアンドープ層ＡｌＧａＮにより形成されているが、他の実施の形態では、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮなどの多層からなる窒化物半導体層で形成してもよい。また、障壁層１４２は、ドーピングされたＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮなどの１層よりなる窒化物半導体層、Ａｌ組成やドーピング濃度の異なる複数のＡｌＧａＮ層を含んでなる多層ＡｌＧａＮ層など、１層又は多層のアンドープもしくはドーピングされた層からなる他の半導体層を用いてもよい。また、キャリア走行層１３２と障壁層１４２とは、それぞれ１層だけであるが、障壁層１４２の上に、さらに単数又は複数のキャリア走行層／障壁層対を設けてもよい。
【００６３】
リセス２５２は、ドライエッチングによって、障壁層１４２の上面からキャリア走行層１３２の部分的深さまで掘り込むことによって形成されている。リセス２５２の深さは、ゲート電極２７２にゲート電圧を印加していない状態において、ソース電極２４２とドレイン電極２１２の間の電流を抑制してノーマリーオフを実現するために、ソース電極２４２とゲート電極２７２の間の２次元電子ガスとゲート・ドレイン間の２次元電子ガスとがゲート電圧の印加なしの状態で、十分に分離されるように形成されている。なお、リセス２５２の側面は、キャリア走行層１３２及び障壁層１４２に対して垂直であることを要せず、側面は傾斜して形成されていてもよい。
【００６４】
絶縁膜２６２は、リセス２５２と、ソース電極２４２及びドレイン電極２１２の形成される領域以外の障壁層１４２の上面と、を連続的に覆う用に形成された膜である。本実施形態では、絶縁膜２６２は、ＳｉＯ2により形成されている。
【００６５】
ゲート電極２７２は、絶縁膜２６２を介してリセス２５２とリセス２５２周縁の障壁層１４２上面と、を連続的に覆う用に形成された電極である。本実施形態では、ゲート電極２７２は、Ａｌにより形成されている。
【００６６】
ソース電極２４２及びドレイン電極２１２は、図２０に示すように、障壁層１４２に接触するように形成されている。ソース電極２４２及びドレイン電極２１２は、Ａｌからなる層とＴｉからなる層を積層した後、熱処理することによって形成されており、Ｔｉからなる層が下方（障壁層１４２側）に位置する構造を有する。ソース電極２４２及びドレイン電極２１２は、障壁層１４２を介したトンネル電流機構によって、キャリア走行層１３２にオーミック接触している。
【００６７】
ソース電極２４２の上面とドレイン電極２１２の上面とは、ゲート電極２７２と同じ材料により構成されたゲート電極材料２７４により覆われている。本実施形態において、ソース電極２４２上のゲート電極材料２７４は、ソース電極２４２よりも広い範囲を覆っている。ドレイン電極２１２上のゲート電極材料２７４もまた、ドレイン電極２１２よりも広い範囲を覆っている。具体的には、図２０に示すように、ゲート電極材料２７４は、ソース電極２４２の上面とソース電極２４２周縁の絶縁膜２６２を介した障壁層１４２上とを連続的に覆っている。また、ゲート電極材料２７４は、ドレイン電極２１２の上面とドレイン電極２１２周縁の絶縁膜２６２を介した障壁層１４２上とを連続的に覆っている。
【００６８】
Ｂ２．半導体装置の製造方法：
本実施形態における半導体装置の製造方法と上述の第１実施形態における半導体装置の製造方法とで異なる点は、第１実施形態のステップＳ２０（図２）においては、リセス２２０及びトレンチ２５０を形成したのに対し、本実施形態においては、リセス２５２を形成する点である。また、第１実施形態のステップＳ４０（図２）においては、第１の電極としてボディ電極２３０及びソース電極２４０を形成したのに対し、本実施形態においては、第１の電極としてソース電極２４２及びドレイン電極２１２を形成する点である。なお、ソース電極２４２とドレイン電極２１２とは同時に形成してもよく、別々に形成してもよい。本実施形態における半導体装置の製造方法のその他の点については、上述の第１実施形態の製造方法と同様である。
【００６９】
すなわち、本実施形態においても、第２の電極材料であるゲート電極材料２７４が半導体層の全面に堆積され（図２、ステップＳ５０）、第１の電極であるソース電極２４２とドレイン電極２１２とを覆う第１のマスクパターン３１１と、ゲート電極２７２が形成される領域を覆う第２のマスクパターン３１２とが同時に形成される（図２、ステップＳ６０）。その後、塩素系ガスを用いたドライエッチングにより、マスクパターン３１１、３１２で覆われた領域以外の部分のゲート電極材料２７４がエッチングされ（図２、ステップＳ７０）、マスクパターン３１１、３１２が除去されて（図２、ステップＳ８０）、ゲート電極２７２が形成される。なお、図２０に示す半導体装置は、ステップＳ８０においてゲート電極２７２が形成された半導体装置５０である。
【００７０】
Ｂ３．効果：
以上で説明した第２実施形態によれば、上述の第１実施形態と同様の効果を奏する。
【００７１】
Ｂ４．第２実施形態の第１変形例：
図２１は、第２実施形態の第１変形例における半導体装置６０の構成を模式的に示す図である。図２１に示す半導体装置６０は、ＡｌＧａＮ／ＧａＮ系半導体からなる横型のＭＩＳＨＦＥＴ（Metal-Insulator-Semiconductor Heterostructure Field-Effect Transistor）である。図２１に示す半導体装置６０は、ゲート電極２７２がリセス２５２に形成されない点を除いて、上述の第２実施形態の半導体装置と同様の方法により製造され、第１のマスクパターン３１１及び第２のマスクパターン３１２が除去された半導体装置である。このような半導体装置であっても、上述の実施形態と同様の効果を奏する。
【００７２】
Ｂ５．第２実施形態の第２変形例：
図２２は、第２の実施形態の第２変形例における半導体装置７０の構成を模式的に示す図である。図２２に示す半導体装置７０は、ＡｌＧａＮ／ＧａＮ系半導体からなる横型のＨＦＥＴ（Heterostructure Field-Effect Transistor）である。図２２に示す半導体装置７０は、障壁層１４２に接触するようにゲート電極２７２が形成される点を除いて、上述の第２実施形態の半導体装置と同様の方法により製造され、第１のマスクパターン３１１及び第２のマスクパターン３１２が除去された半導体装置である。このような半導体装置であっても、上述の実施形態と同様の効果を奏する。
【００７３】
Ｂ６．第２実施形態の第３変形例：
図２３は、第２実施形態の第３変形例における半導体装置８０の構成を模式的に示す図である。図２３に示す半導体装置８０は、ＧａＮ系半導体からなる横型のＭＩＳＦＥＴである。半導体装置８０は、基板１１３と、バッファ層１２３と、ｐ−ＧａＮ層１３３と、ソース電極２４２と、ドレイン電極２１２と、絶縁膜２６２と、ゲート電極２７２と、ゲート電極材料２７４と、を備える。
【００７４】
基板１１３はＳｉにより構成されている。バッファ層１２３は、基板１１２の上面に積層された状態で形成されている。バッファ層１２３は、薄いアンドープＡｌＮ層の上に厚いアンドープＧａＮ層が積層された多層の窒化物半導体層である。ｐ−ＧａＮ層１３３内には、高濃度のｎ+ＧａＮ領域２８０と、低濃度のｎ-ＧａＮ領域２９０とが、イオン注入によって形成されている。なお、ｎ+ＧａＮ領域２８０とｎ-ＧａＮ領域２９０とは、イオン注入に限らず、不純物拡散や選択再成長など他の方法によって形成されてもよい。
【００７５】
図２３に示す半導体装置８０もまた、上述の第２実施形態の半導体装置と同様の方法により製造され、第１のマスクパターン３１１及び第２のマスクパターン３１２が除去された半導体装置である。このような半導体装置であっても、上述の実施形態と同様の効果を奏する。
【００７６】
Ｂ７．第２実施形態の第４変形例：
上述の第２実施形態において、ソース電極２４２上のゲート電極材料２７４は、ソース電極２４２よりも広い範囲を覆っている。また、ドレイン電極２１２上のゲート電極材料２７４は、ドレイン電極２１２よりも広い範囲を覆っている。これに対し、ソース電極２４２の端部とドレイン電極２１２の端部の少なくとも一方は、上述の第１実施形態の第１変形例のように、ゲート電極材料２７４により覆われず露出し、かつ、端部が絶縁膜２６２を介して障壁層１４２上に形成されていてもよい。このような半導体装置であっても、上述の第１実施形態の第１変形例と同様の効果を奏する。
【００７７】
Ｂ８．第２実施形態の第５変形例：
上述の第２実施形態において、ソース電極２４２上のゲート電極材料２７４は、ソース電極２４２よりも広い範囲を覆っている。また、ドレイン電極２１２上のゲート電極材料２７４は、ドレイン電極２１２よりも広い範囲を覆っている。これに対し、ソース電極２４２の端面とドレイン電極２１２の端面の少なくとも一方は、上述の第１実施形態の第２変形例のように、ゲート電極材料２７４の端面と揃っていてもよい。このような半導体装置であっても、上述の第１実施形態の第２変形例と同様の効果を奏する。
【００７８】
Ｂ９．第２実施形態の第６変形例：
上述の第２実施形態において、ソース電極２４２上のゲート電極材料２７４は、ソース電極２４２よりも広い範囲を覆っている。また、ドレイン電極２１２上のゲート電極材料２７４は、ドレイン電極２１２よりも広い範囲を覆っている。これに対し、ソース電極２４２の端部とドレイン電極２１２の端部の少なくとも一方は、上述の第１実施形態の第３変形例のように、ゲート電極材料２７４により覆われず露出していてもよい。このような半導体装置であっても、上述の第１実施形態の第３変形例と同様の効果を奏する。
【００７９】
Ｂ１０．第２実施形態の第７変形例：
上述の実施形態では、第１の電極（ソース電極２４２及びドレイン電極２１２）は、Ａｌからなる層とＴｉからなる層を積層した後、熱処理することによって形成されており、Ｔｉからなる層が下方に位置する構造を有する。これに対し、第１の電極（ソース電極２４２及びドレイン電極２１２）の積層構造は、第１実施形態の第４変形例のような構造であってもよい。また、第１の電極と第２の電極（ゲート電極）及びゲート電極材料とは、上述の第１実施形態の第５変形例のように、同じエッチングガスもしくはウェットエッチング液に対して反応性の高い材料により構成されていてもよい。
【００８０】
Ｃ．他の変形例：
Ｃ１．変形例１：
上述の種々の実施形態及び変形例では、ステップＳ８０におけるドライエッチングにおいて、塩素系のガスであるＢＣｌ3とＣｌ2の混合ガスが用いられている。これに対し、ドライエッチングは、例えば、塩素系ガスであるＢＣｌ3やＣｌ2、ＣＣｌ4、ＳｉＣｌ4のうちいずれか一つのガスを用いてもよく、ＢＣｌ3とＣｌ2の混合ガス以外の塩素系のガス同士の混合ガスでもよく、塩素系ガスと他のガス（例えばアルゴンガス）との混合ガスを用いてもよい。
【００８１】
Ｃ２．変形例２：
上述の種々の実施形態では、絶縁膜２６０、２６２は、ＳｉＯ2により形成されている。これに対し、絶縁膜２６０、２６２は、酸化アルミニウム（Ａｌ2Ｏ3）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）といった他の材料により形成されているとしてもよい。また、絶縁膜２６０、２６２は複数層構成であるとしてもよい。例えば、ＳｉＯ2の上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2構成をはじめ、ＨｆＯ2／ＳｉＯ2構成、Ａｌ2Ｏ3／ＳｉＯ2構成、ＳｉＯ2／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ2を設け、さらにその上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2／ＳｉＮ構成をはじめ、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2構成といった３層構成であるとしてもよい。
【００８２】
Ｃ３．変形例３：
上述の種々の実施形態及び変形例における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主としてＧａＮにより構成されているとしている。これに対し、各半導体層は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）といった他の材料により構成されていてもよい。
【００８３】
Ｃ４．変形例４：
上述の種々の実施形態及び変形例における半導体装置は、パワーデバイスに限らず、マイクロ波帯などの通信用の高周波デバイスや、ロジックＩＣ用の高速デバイスなど他のデバイスに用いられてもよい。
【００８４】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００８５】
１０、１２、１３、１４、１５、１６、１７、１８、１９、２０、３０、４０、５０、６０、７０、８０…半導体装置
２７、２８…評価試験用の半導体装置
１１…積層体
１１０、１１２、１１３…基板
１２０…第１半導体層
１２２、１２３…バッファ層
１３０…第２半導体層
１３２…キャリア走行層
１３３…ｐ−ＧａＮ層
１４０…第３半導体層
１４２…障壁層
２１０、２１２…ドレイン電極
２２０、２５２…リセス
２３０…ボディ電極
２４０、２４２…ソース電極
２４５…第１の電極
２４７…第１の電極の端部
２４９…第１の電極の端面
２５０…トレンチ
２６０、２６２…絶縁膜
２７０、２７４…ゲート電極材料
２７２、２７５…ゲート電極
２７９…ゲート電極材料の端面
２８０…ｎ+ＧａＮ領域
２９０…ｎ-ＧａＮ領域
３１１…第１のマスクパターン
３１２…第２のマスクパターン
３２０…層間絶縁膜
３３０…配線電極
３３１…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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