(57)【要約】【課題】  電流補償回路において、被補償回路の高周波特性を維持しつつ、設計容易性、低消費電力及び小面積を実現する。【解決手段】  被補償トランジスタのゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン及び該ソース及びバックゲートのうち少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成し、該生成した所定の補償電流を前記被補償トランジスタのゲートに供給するように構成された少なくとも１つの電流増幅回路と、を備える電流補償回路。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被補償トランジスタのゲート漏れ電流を補償する電流補償回路であって、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成し、該生成した所定の補償電流を前記被補償トランジスタのゲートに供給するように構成された少なくとも１つの電流増幅回路と、
を備える電流補償回路。
【請求項２】
前記電流増幅回路は、電源を共通にする第２のトランジスタ及び第３のトランジスタを含み、
前記第１のトランジスタによって生成される前記基準電流に基づいて決定される前記第２のトランジスタのゲートの電位に基づいて、前記第３のトランジスタから前記所定の補償電流を供給する、請求項１記載の電流補償回路。
【請求項３】
前記第３のトランジスタと前記被補償トランジスタとの間に設けられた第１の抵抗をさらに備える、請求項２記載の電流補償回路。
【請求項４】
前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタをさらに備え、
前記第４のトランジスタのゲートに、前記被補償トランジスタのゲートの電位と略等しい電位が与えられる、
請求項２記載の電流補償回路。
【請求項５】
前記第１のトランジスタと前記第４のトランジスタとの間に設けられた第２の抵抗をさらに備える、請求項４記載の電流補償回路。
【請求項６】
複数の前記電流増幅回路がカスコード構造により構成される、請求項１又は２記載の電流補償回路。
【請求項７】
前記第２のトランジスタのサイズと前記第３のトランジスタのサイズとの比は、前記所定の補償電流の大きさに基づいて決定される、請求項２記載の電流補償回路。
【請求項８】
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、
前記第２のトランジスタ及び前記第３のトランジスタは、ＰＭＯＳトランジスタである、
請求項２記載の電流補償回路。
【請求項９】
前記第１のトランジスタは、ＰＭＯＳトランジスタであり、
前記第２のトランジスタ及び前記第３のトランジスタは、ＮＭＯＳトランジスタである、
請求項２記載の電流補償回路。
【請求項１０】
被補償ＮＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のＮＭＯＳトランジスタと、
ソースが電源線に接続され、ドレイン及びゲートが前記第１のＮＭＯＳトランジスタのゲートに接続された第１のＰＭＯＳトランジスタと、
ソースが前記電源線に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＮＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタを流れる電流を基準電流として引き抜き、
前記第２のＰＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＮＭＯＳトランジスタのゲートに供給する、
電流補償回路。
【請求項１１】
被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のＰＭＯＳトランジスタと、
ソースが接地線に接続され、ドレイン及びゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第１のＮＭＯＳトランジスタと、
ソースが前記接地線に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＰＭＯＳトランジスタのゲートに接続された第２のＮＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタに基準電流を供給し、
前記第２のＮＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＰＭＯＳトランジスタのゲートに供給する、
電流補償回路。
【請求項１２】
バイアス線にゲート接続された被補償ＮＭＯＳトランジスタ及び被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、
前記バイアス線に接続され、前記被補償ＮＭＯＳトランジスタのゲート漏れ電流を補償する第１の電流補償回路ブロックと、
前記バイアス線に接続され、前記被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する第２の電流補償回路ブロックと、を備え、
前記第１の電流補償回路ブロックは、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のＮＭＯＳトランジスタと、
ソースが電源線に接続され、ドレイン及びゲートが前記第１のＮＭＯＳトランジスタのゲートに接続された第１のＰＭＯＳトランジスタと、
ソースが前記電源線に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続され、ソースが前記被補償ＮＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタが、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを流れる電流を基準電流として引き抜き、
前記第２のＰＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＮＭＯＳトランジスタのゲートに供給し、
前記第２の電流補償回路ブロックは、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第３のＰＭＯＳトランジスタと、
ソースが接地線に接続され、ドレイン及びゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第２のＮＭＯＳトランジスタと、
ソースが前記接地線に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＰＭＯＳトランジスタのゲートに接続された第３のＮＭＯＳトランジスタと、を備え、
前記第３のＰＭＯＳトランジスタが、前記第２のＮＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタに基準電流を供給し、
前記第３のＮＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＰＭＯＳトランジスタのゲートに供給する、
電流補償回路。
【請求項１３】
第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタを有するカスコードアンプにおけるゲート漏れ電流を補償する電流補償回路であって、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより補償電流を生成し、該生成した補償電流を前記被補償トランジスタのゲートに供給する、電流増幅回路と、
を備える電流補償回路。
【請求項１４】
前記電流増幅回路は、電源を共通にする第２のトランジスタ及び第３のトランジスタをさらに含み、
前記第１のトランジスタによって生成される基準電流に基づいて決定される前記第２のトランジスタのゲートに接続されたノードの電位に基づいて、前記第３のトランジスタから前記補償電流を供給する、
請求項１３記載の電流補償回路。
【請求項１５】
前記第３のトランジスタと前記被補償トランジスタとの間に設けられた第１の抵抗をさらに備える、請求項１４記載の電流補償回路。
【請求項１６】
前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタと、
前記第１のトランジスタと前記第４のトランジスタとの間に設けられた第２の抵抗と、をさらに備え、
前記第４のトランジスタのゲートに、前記被補償トランジスタのゲートの電位と略等しい電位が与えられる、
請求項１４又は１５記載の電流補償回路。
【請求項１７】
電流補償回路を備えたカスコードアンプであって、
第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタを備え、
前記電流補償回路は、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより補償電流を生成し、該生成した補償電流を前記被補償トランジスタのゲートに供給する電流増幅回路と、を備える、
カスコードアンプ。
【請求項１８】
電流補償回路を備えたカスコードアンプであって、
第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタと、前記第１のバイアス線に接続された被補償ＭＯＳ構造素子と、を備え、
前記電流補償回路は、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより第２の補償電流を生成し、該生成した第２の補償電流を前記被補償ＭＯＳ構造素子のゲートに供給する電流増幅回路と、を備える、
カスコードアンプ。
【請求項１９】
差動増幅回路におけるゲート漏れ電流を補償する電流補償回路であって、
前記差動増幅回路は、
第１のバイアス線の電位に基づいて出力電流を生成する第１の被補償トランジスタと、
前記第１の被補償トランジスタに接続され、相補の関係にある一対の第２のバイアス線の電位に基づいて前記第１の被補償トランジスタにより生成された前記出力電流が流れるように構成された一対の第２の被補償トランジスタと、を備え、
前記電流補償回路は、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記第１の被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより一対の第２の補償電流を生成し、該生成した第２の補償電流を前記第２の被補償トランジスタのゲートに供給する、電流増幅回路と、
を備える電流補償回路。
【請求項２０】
前記電流増幅回路は、電源を共通にする第２のトランジスタ、第３のトランジスタ及び一対の第４のトランジスタを含み、
前記第１のトランジスタによって生成される基準電流に基づいて決定される前記第２のトランジスタのゲートに接続されたノードの電位に基づいて、前記第３のトランジスタから前記第１の補償電流を供給し、
前記第１のトランジスタによって生成される基準電流に基づいて決定される前記ノードの電位に基づいて、前記一対の第４のトランジスタから前記一対の第２の補償電流を供給する、
請求項１９記載の電流補償回路。
【請求項２１】
前記一対の第４のトランジスタと前記一対の第１の被補償トランジスタとの間にそれぞれ設けられた一対の第１の抵抗をさらに備える、請求項２０記載の電流補償回路。
【請求項２２】
前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第５のトランジスタと、
前記第１のトランジスタと前記第５のトランジスタとの間に設けられた第２の抵抗と、をさらに備え、
前記第５のトランジスタのゲートに、前記第１のトランジスタのゲートの電位と略等しい電位が与えられる、
請求項２０又は２１記載の電流補償回路。
【請求項２３】
電流補償回路を備えた差動増幅回路であって、
第１のバイアス線の電位に基づいて出力電流を生成する第１の被補償トランジスタと、
前記第１の被補償トランジスタに接続され、相補の関係にある一対の第２のバイアス線の電位に基づいて前記第１の被補償トランジスタにより生成された前記出力電流が流れるように構成された一対の第２の被補償トランジスタと、を備え、
前記電流補償回路は、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記第１の被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより一対の第２の補償電流を生成し、該生成した第２の補償電流を前記一対の第２の被補償トランジスタのゲートに供給する、電流増幅回路と、を備える、
差動増幅回路。
【請求項２４】
被補償回路におけるゲート漏れ電流を補償する電流補償回路であって、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成する電流増幅回路と、を備え、
前記被補償回路は、ループフィルタを構成するための被補償ＭＯＳ構造素子と、電圧制御発振器を構成するための容量可変形のＭＯＳ容量素子とを備え、
前記電流増幅回路は、前記生成した所定の補償電流を、前記被補償回路における前記被補償ＭＯＳ容量素子のゲートに供給するように構成される、
電流補償回路。
【請求項２５】
前記電流増幅回路は、
電源を共通にする第２のトランジスタ及び第３のトランジスタを含み、
前記第１のトランジスタによって生成される前記基準電流に基づいて決定される前記第２のトランジスタのゲートの電位に基づいて、前記第３のトランジスタから前記所定の補償電流を供給する、
請求項２４記載の電流補償回路。
【請求項２６】
前記電流補償回路は、前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタをさらに備え、
前記第４のトランジスタのゲートに、前記被補償ＭＯＳ構造素子のゲートの電位と略等しい電位が与えられる、
請求項２５記載の電流補償回路。
【請求項２７】
前記ループフィルタは、ラグリードフィルタ及びローパスフィルタを有し、
前記被補償ＭＯＳ構造素子は、前記ラグリードフィルタ及び前記ローパスフィルタの少なくとも一方を構成するＭＯＳトランジスタであり、
前記被補償ＭＯＳ容量素子は、ＭＯＳトランジスタである、
請求項２４乃至２６のいずれかに記載の電流補償回路。
【請求項２８】
ゲート漏れ電流を補償する複数の電流補償回路を備えるアナログデジタルコンバータであって、
シリアル形式のアナログ信号をパラレル形式のデジタル信号に変換するための複数の入力コンパレータと、
前記複数の入力コンパレータのそれぞれに分圧されたバイアス信号のそれぞれを入力する分圧回路と、を備え、
前記複数の電流補償回路のそれぞれは、
ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、
前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成し、該生成した所定の補償電流を、対応する入力コンパレータにおける被補償トランジスタのゲートに供給するように構成される、
アナログデジタルコンバータ。
【請求項２９】
前記複数の入力コンパレータのうちの第１の入力コンパレータ群のそれぞれは、Ｎチャネルゲート入力コンパレータであり、
前記複数の入力コンパレータのうちの第２の入力コンパレータ群のそれぞれは、Ｐチャネルゲート入力コンパレータである、
請求項２８記載のアナログデジタルコンバータ。
【請求項３０】
前記複数の入力コンパレータはレイルツーレイル入力コンパレータである、請求項２８記載のアナログデジタルコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流補償回路に関し、特に、ゲート漏れ電流を補償する電流補償回路に関する。
【背景技術】
【０００２】
情報化が進む現代社会において、コンピュータの存在は必要不可欠であり、コンピュータに搭載される半導体集積回路はさらなる高性能化を求められている。半導体集積回路の高性能化を実現するために、従来よりも小さいチップ面積で多くの機能を実現することが必要とされ、従って、半導体集積回路を構成するＭＯＳトランジスタの微細化が必要である。このような背景から、現在半導体集積回路の製造技術の向上が進められ、半導体集積回路を構成するＭＯＳトランジスタの微細化が進められている。
【０００３】
このような半導体製造技術の向上によるＭＯＳトランジスタの微細化の進行は、半導体集積回路の設計工程において、これまで想定し得なかった新たな問題をもたらしている。即ち、ＭＯＳトランジスタにおけるゲート酸化膜は、絶縁体で構成され電流を流さない特性を有しているが、量子トンネル効果によってＭＯＳトランジスタにおけるゲート酸化膜とシリコン基板との間には、実際には僅かに電流が流れている。かかる電流は、ゲート漏れ電流と呼ばれる。従来の半導体集積回路の設計工程において、ゲート漏れ電流は、影響の小さいパラメータであったが、昨今のＭＯＳトランジスタの微細化に伴って、指数関数的に増大し、その影響が無視できなくなってきた。
【０００４】
このようなゲート漏れ電流の増大は、半導体集積回路においてＭＯＳトランジスタのゲート電圧を変動させるため、半導体集積回路において、意図しない特性変動や誤動作を招き、また、消費電力の増大をもたらす。ＭＯＳトランジスタの微細化に伴うゲート漏れ電流の増大による半導体集積回路に与える諸影響を緩和するため、ゲート漏れ電流によって失われた電流を補償する技術が知られている。
【０００５】
例えば、特許文献１は、ゲート漏れ電流による影響を軽減させることができ、さらに、高周波ノイズに対する耐性を向上させることができるカレントミラー回路を開示する。即ち、特許文献１は、ミラー元となる第１のＭＯＳトランジスタと、ミラー先となる第２のＭＯＳトランジスタのゲートと、第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのゲートとの間に、この順序で直列に接続された第４、第２、第１および第３の抵抗と、第１の抵抗及び第３の抵抗の間のノード、並びに、第２の抵抗及び第４の抵抗の間のノードを入力とし、第１および第２の抵抗の間のノードを出力とする差動増幅回路とを備える、カレントミラー回路を開示する。ここで、該カレントミラー回路における第３の抵抗は第１の抵抗よりも大きい抵抗値に設定され、第４の抵抗は第２の抵抗よりも大きい抵抗値に設定され、第３の抵抗は第４の抵抗よりも大きい抵抗値に設定される。
【０００６】
また、特許文献２は、入力電流を受ける入力段と、出力電流を供給する出力段と、該入力段と該出力段との間に接続され、第１の電流源と第２の電流源とをそれぞれ受け、該入力段と該出力段のゲート漏れ電流に左右されない入力電流の関数としての入力段と出力段用のバイアス電圧を確立する一対の相補型ソースフォロアと、を備えるカレントミラー回路を開示する。
【０００７】
さらに、特許文献３は、電流源から供給される参照電流に応答して、複数の定電流を生成するカレントミラー回路と、該カレントミラー回路を構成する複数のトランジスタのゲート漏れ電流を補償する補償電流を生成する電流補償回路とを備え、該カレントミラー回路は、該参照電流を受けるノードを有し、該電流補償回路は、該ノードを介して該補償電流を該カレントミラー回路に供給する、ゲート漏れ電流補償回路を開示する。さらに、該電流補償回路は、該カレントミラー回路を構成する複数のトランジスタのゲート面積の和に実質的に等しい面積のゲートを有する補償素子を含み、該補償素子のゲートに印加される所定電位に応答して該補償電流を生成し、該補償電流を該ノードに出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−０９００５６号公報
【特許文献２】特開２００９−５３４００４号公報
【特許文献３】特開２００６−１４０２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記従来の特許文献１及び２に開示されるようなカレントミラー回路は、いずれも負帰還回路が付加されることによって、ゲート漏れ電流によって失われた電流を補償していた。しかしながら、負帰還回路は、十分なチップ面積及び消費電力を必要とするため、結果として、電流補償回路のチップ面積及び消費電力が増大してしまうという問題があった。
【００１０】
また、特許文献３に開示されるようなゲート漏れ電流補償回路では、補償トランジスタの面積を電流補償の対象であるトランジスタの面積の合計と一致させる必要があり、また、補償対象であるＭＯＳトランジスタのゲートの数に比例して回路規模が増大することから、該電流補償回路のチップ面積を削減することは困難であった。また、該電流補償回路は、補償対象であるカレントミラー回路における基準電流を供給する電流源の近傍に接続されるため、ゲートに接続される配線が抵抗を有している場合、該抵抗による電圧降下を補償することができないという問題もあった。さらに、該電流補償回路は、配線を介してカレントミラー回路のゲートに直接接続されるため、電流補償回路を構成する補償トランジスタが有する容量とゲートに接続される配線が有する抵抗とが、ローパスフィルタを構成することによって、カレントミラー回路の高周波特性を劣化させてしまうという問題もあった。
【００１１】
そこで、本発明は、ＭＯＳトランジスタの微細化に伴うゲート漏れ電流を効果的に補償する電流補償回路を提供することを目的とする。
【００１２】
より具体的には、本発明は、チップ面積の増大を抑えつつ、低消費電力を実現する電流補償回路を提供することを目的とする。
【００１３】
また、本発明は、ゲート配線の抵抗による電圧降下を補償することを可能にする電流補償回路を提供することを目的とする。
【００１４】
さらに、本発明は、補償対象である回路（被補償回路）の高周波特性を劣化させることのない電流補償回路を提供することを目的とする。
【００１５】
さらにまた、本発明は、ＭＯＳトランジスタを用いた半導体集積回路の設計を容易にする電流補償回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１７】
即ち、ある観点に従う本発明は、被補償トランジスタのゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成し、該生成した所定の補償電流を前記被補償トランジスタのゲートに供給するように構成された少なくとも１つの電流増幅回路と、を備える電流補償回路である。
【００１８】
ここで、前記電流増幅回路は、電源を共通にする第２のトランジスタ及び第３のトランジスタを含み、前記第１のトランジスタによって生成される前記基準電流に基づいて決定される前記第２のトランジスタのゲートの電位に基づいて、前記第３のトランジスタから前記所定の補償電流を供給しても良い。
【００１９】
さらに、前記電流補償回路は、前記第３のトランジスタと前記被補償トランジスタとの間に設けられた第１の抵抗をさらに備えても良い。
【００２０】
また、前記電流補償回路は、前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタをさらに備え、前記第４のトランジスタのゲートに、前記被補償トランジスタのゲートの電位と略等しい電位が与えられても良い。
【００２１】
さらに、前記電流補償回路は、前記第１のトランジスタと前記第４のトランジスタとの間に設けられた第２の抵抗をさらに備えても良い。
【００２２】
また、前記電流補償回路は、複数の前記電流増幅回路がカスコード構造により構成されても良い。
【００２３】
また、前記第２のトランジスタのサイズと前記第３のトランジスタのサイズとの比は、前記所定の補償電流の大きさに基づいて決定されても良い。
【００２４】
また、前記第１のトランジスタは、ＮＭＯＳトランジスタであり、前記第２のトランジスタ及び前記第３のトランジスタは、ＰＭＯＳトランジスタであっても良い。
【００２５】
また、前記第１のトランジスタは、ＰＭＯＳトランジスタであり、前記第２のトランジスタ及び前記第３のトランジスタは、ＮＭＯＳトランジスタであっても良い。
【００２６】
さらに、別の観点に従う本発明は、被補償ＮＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のＮＭＯＳトランジスタと、ソースが電源線に接続され、ドレイン及びゲートが前記第１のＮＭＯＳトランジスタのゲートに接続された第１のＰＭＯＳトランジスタと、ソースが前記電源線に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＮＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、を備え、前記第１のＮＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタを流れる電流を基準電流として引き抜き、前記第２のＰＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＮＭＯＳトランジスタのゲートに供給する、電流補償回路である。
【００２７】
さらに、別の観点に従う本発明は、被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうち少なくとも何れか一つとの間の電位差に基づいて基準電流を生成するための第１のＰＭＯＳトランジスタと、ソースが接地線に接続され、ドレイン及びゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第１のＮＭＯＳトランジスタと、ソースが前記接地線に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＰＭＯＳトランジスタのゲートに接続された第２のＮＭＯＳトランジスタと、を備え、前記第１のＰＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタに基準電流を供給し、前記第２のＮＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＰＭＯＳトランジスタのゲートに供給する、電流補償回路である。
【００２８】
さらに、別の観点に従う本発明は、バイアス線にゲート接続された被補償ＮＭＯＳトランジスタ及び被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する電流補償回路であって、前記バイアス線に接続され、前記被補償ＮＭＯＳトランジスタのゲート漏れ電流を補償する第１の電流補償回路ブロックと、前記バイアス線に接続され、前記被補償ＰＭＯＳトランジスタのゲート漏れ電流を補償する第２の電流補償回路ブロックと、を備え、前記第１の電流補償回路ブロックは、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のＮＭＯＳトランジスタと、ソースが電源線に接続され、ドレイン及びゲートが前記第１のＮＭＯＳトランジスタのゲートに接続された第１のＰＭＯＳトランジスタと、ソースが前記電源線に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続され、ソースが前記被補償ＮＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、を備え、前記第１のＮＭＯＳトランジスタが、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを流れる電流を基準電流として引き抜き、前記第２のＰＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＮＭＯＳトランジスタのゲートに供給し、前記第２の電流補償回路ブロックは、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第３のＰＭＯＳトランジスタと、ソースが接地線に接続され、ドレイン及びゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第２のＮＭＯＳトランジスタと、ソースが前記接地線に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記被補償ＰＭＯＳトランジスタのゲートに接続された第３のＮＭＯＳトランジスタと、を備え、前記第３のＰＭＯＳトランジスタが、前記第２のＮＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタに基準電流を供給し、前記第３のＮＭＯＳトランジスタは、前記基準電流に基づいて所定の補償電流を生成し、該生成した所定の補償電流を前記被補償ＰＭＯＳトランジスタのゲートに供給する、電流補償回路である。
【００２９】
さらに、別の観点に従う本発明は、第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタを有するカスコードアンプにおけるゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうち少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより補償電流を生成し、該生成した補償電流を前記被補償トランジスタのゲートに供給する電流増幅回路と、を備える電流補償回路である。
【００３０】
ここで、前記電流増幅回路は、電源を共通にする第２のトランジスタ及び第３のトランジスタをさらに含み、前記第１のトランジスタによって生成される基準電流に基づいて決定される前記第２のトランジスタのゲートに接続されたノードの電位に基づいて、前記第３のトランジスタから前記補償電流を供給しても良い。
【００３１】
さらに、前記電流補償回路は、前記第３のトランジスタと前記被補償トランジスタとの間に設けられた第１の抵抗をさらに備えても良い。
【００３２】
さらに、前記電流補償回路は、前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタと、前記第１のトランジスタと前記第４のトランジスタとの間に設けられた第２の抵抗と、をさらに備え、前記第４のトランジスタのゲートに、前記被補償トランジスタのゲートの電位と略等しい電位が与えられても良い。
【００３３】
さらに、別の観点に従う本発明は、電流補償回路を備えたカスコードアンプであって、第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタを備え、前記電流補償回路は、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうち少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより補償電流を生成し、該生成した補償電流を前記被補償トランジスタのゲートに供給する電流増幅回路と、を備える、カスコードアンプである。
【００３４】
さらに、別の観点に従う本発明は、電流補償回路を備えたカスコードアンプであって、第１のバイアス線の電位に基づいて出力電流を生成する被補償トランジスタと、前記第１のバイアス線に接続された被補償ＭＯＳ構造素子と、を備え、前記電流補償回路は、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうち少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより第２の補償電流を生成し、該生成した第２の補償電流を前記被補償ＭＯＳ構造素子のゲートに供給する電流増幅回路と、を備える、カスコードアンプである。
【００３５】
さらに、別の観点に従う本発明は、差動増幅回路におけるゲート漏れ電流を補償する電流補償回路であって、前記差動増幅回路は、第１のバイアス線の電位に基づいて出力電流を生成する第１の被補償トランジスタと、前記第１の被補償トランジスタに接続され、相補の関係にある一対の第２のバイアス線の電位に基づいて前記第１の被補償トランジスタにより生成された前記出力電流が流れるように構成された一対の第２の被補償トランジスタと、を備え、前記電流補償回路は、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記第１の被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより一対の第２の補償電流を生成し、該生成した第２の補償電流を前記第２の被補償トランジスタのゲートに供給する、電流増幅回路と、を備える電流補償回路である。
【００３６】
ここで、前記電流増幅回路は、電源を共通にする第２のトランジスタ、第３のトランジスタ及び一対の第４のトランジスタを含み、前記第１のトランジスタによって生成される基準電流に基づいて決定される前記第２のトランジスタのゲートに接続されたノードの電位に基づいて、前記第３のトランジスタから前記第１の補償電流を供給し、前記第１のトランジスタによって生成される基準電流に基づいて決定される前記ノードの電位に基づいて、前記一対の第４のトランジスタから前記一対の第２の補償電流を供給しても良い。
【００３７】
さらに、前記電流補償回路は、前記一対の第４のトランジスタと前記一対の第１の被補償トランジスタとの間にそれぞれ設けられた一対の第１の抵抗をさらに備えても良い。
【００３８】
さらに、また、前記電流補償回路は、前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第５のトランジスタと、前記第１のトランジスタと前記第５のトランジスタとの間に設けられた第２の抵抗と、をさらに備え、前記第５のトランジスタのゲートに、前記第１のトランジスタのゲートの電位と略等しい電位が与えられても良い。
【００３９】
さらに、別の観点に従う本発明は、電流補償回路を備えた差動増幅回路であって、第１のバイアス線の電位に基づいて出力電流を生成する第１の被補償トランジスタと、前記第１の被補償トランジスタに接続され、相補の関係にある一対の第２のバイアス線の電位に基づいて前記第１の被補償トランジスタにより生成された前記出力電流が流れるように構成された一対の第２の被補償トランジスタと、を備え、前記電流補償回路は、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を第１の倍率で増幅することにより第１の補償電流を生成し、該生成した第１の補償電流を前記第１の被補償トランジスタのゲートに供給するとともに、前記基準電流を第２の倍率で増幅することにより一対の第２の補償電流を生成し、該生成した第２の補償電流を前記一対の第２の被補償トランジスタのゲートに供給する、電流増幅回路と、を備える、差動増幅回路である。
【００４０】
さらに、別の観点に従う本発明は、被補償回路におけるゲート漏れ電流を補償する電流補償回路であって、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成する電流増幅回路と、を備え、前記被補償回路は、ループフィルタを構成するための被補償ＭＯＳ構造素子と、電圧制御発振器を構成するための容量可変形のＭＯＳ容量素子とを備え、前記電流増幅回路は、前記生成した所定の補償電流を、前記被補償回路における前記被補償ＭＯＳ容量素子のゲートに供給するように構成される、電流補償回路である。
【００４１】
ここで、前記電流増幅回路は、電源を共通にする第２のトランジスタ及び第３のトランジスタを含み、前記第１のトランジスタによって生成される前記基準電流に基づいて決定される前記第２のトランジスタのゲートの電位に基づいて、前記第３のトランジスタから前記所定の補償電流を供給しても良い。
【００４２】
さらに、前記電流補償回路は、前記第１のトランジスタと前記第２のトランジスタとの間に設けられた第４のトランジスタをさらに備え、前記第４のトランジスタのゲートに、前記被補償ＭＯＳ構造素子のゲートの電位と略等しい電位が与えられても良い。
【００４３】
さらに、また、前記ループフィルタは、ラグリードフィルタ及びローパスフィルタを有し、前記被補償ＭＯＳ構造素子は、前記ラグリードフィルタ及び前記ローパスフィルタの少なくとも一方を構成するＭＯＳトランジスタであり、前記被補償ＭＯＳ容量素子は、ＭＯＳトランジスタであっても良い。
【００４４】
さらに、別の観点に従う本発明は、ゲート漏れ電流を補償する複数の電流補償回路を備えるアナログデジタルコンバータであって、シリアル形式のアナログ信号をパラレル形式のデジタル信号に変換するための複数の入力コンパレータと、前記複数の入力コンパレータのそれぞれに分圧されたバイアス信号のそれぞれを入力する分圧回路と、を備え、前記複数の電流補償回路のそれぞれは、ドレイン及びソースが短絡され、ゲートと、該ドレイン、該ソース及びバックゲートのうちの少なくとも一つとの間の電位差に基づいて基準電流を生成するための第１のトランジスタと、前記第１のトランジスタによって生成される前記基準電流を所定の倍率で増幅することにより所定の補償電流を生成し、該生成した所定の補償電流を、対応する入力コンパレータにおける被補償トランジスタのゲートに供給するように構成される、アナログデジタルコンバータである。
【００４５】
ここで、前記複数の入力コンパレータのうちの第１の入力コンパレータ群のそれぞれは、Ｎチャネルゲート入力コンパレータであり、前記複数の入力コンパレータのうちの第２の入力コンパレータ群のそれぞれは、Ｐチャネルゲート入力コンパレータであっても良い。
【００４６】
また、前記複数の入力コンパレータはレイルツーレイル入力コンパレータであっても良い。
【発明の効果】
【００４７】
本発明によれば、ゲート漏れ電流補償回路は、ＭＯＳトランジスタの微細化に伴うゲート漏れ電流を効果的に補償することができるようになる。
【００４８】
より具体的には、本発明によれば、ゲート漏れ電流補償回路は、チップ面積の増大を抑えつつ、低消費電力を実現することができるようになる。
【００４９】
また、本発明によれば、ゲート漏れ電流補償回路は、ゲート配線の抵抗による電圧降下を補償することができるようになる。
【００５０】
さらに、本発明によれば、ゲート漏れ電流補償回路は、補償対象である回路（被補償回路）の高周波特性の劣化を防止することができるようになる。
【００５１】
さらにまた、本発明によれば、ゲート漏れ電流補償回路は、ＭＯＳトランジスタを用いた半導体集積回路における設計容易性を実現することができるようになる。
【００５２】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。
【図２】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図３】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図４】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図５】本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。
【図６】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図７】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図８】本発明の一実施形態に係る電流補償回路を含む回路構成の他の例を示す図である。
【図９】本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。
【図１０】本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の一例を示す図である。
【図１１】本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の他の例を示す図である。
【図１２】本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の他の例を示す図である。
【図１３】本発明の一実施形態に係る電流補償回路を差動増幅回路に適用した回路構成の一例を示す図である。
【図１４】本発明の一実施形態に係る電流補償回路を差動増幅回路に適用した回路構成の他の例を示す図である。
【図１５】本発明の一実施形態に係る電流補償回路をチャージポンプ回路、ループフィルタ回路及び電圧制御発振回路によって構成される被補償回路に適用した回路構成の一例を示す図である。
【図１６】本発明の一実施形態に係る電流補償回路をチャージポンプ回路、ループフィルタ回路及び電圧制御発振回路によって構成される被補償回路に適用した回路構成の他の例を示す図である。
【図１７】本発明の一実施形態に係る電流補償回路をＡＤコンバータに適用した回路構成の一例を示す図である。
【図１８】本発明の一実施形態に係る電流補償回路をＡＤコンバータに電流補償回路を適用した回路構成の他の例を示す図である。
【発明を実施するための形態】
【００５４】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００５５】
［第１の実施形態］
図１は、本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。同図に示すように、電流補償回路１は、被補償回路２に接続され、被補償回路２において発生するゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰを生成し、該電流を被補償回路２に供給する。電流補償回路１は、例えば、トランジスタＴＲ１、ＴＲ２及びＴＲ３を含んで構成される。
【００５６】
トランジスタＴＲ１は、電流源として機能し、電流補償回路１が被補償回路２に対して電流を供給するにあたって基準となる基準電流ＩＲＥＦを生成する。トランジスタＴＲ１は、例えば、ＮＭＯＳトランジスタを含んで構成され、トランジスタＴＲ１のドレイン及びソースは接地線ＧＮＤに接続され、そのゲートは基準信号線Ｗ＿ＩＲＥＦを介してトランジスタＴＲ２のドレインに接続されるとともに、基準信号線Ｗ＿ＩＲＥＦの分岐線上のノードａを介してトランジスタＴＲ２及びＴＲ３のそれぞれのゲートに接続される。これにより、トランジスタＴＲ１は、自身のゲートと、ドレイン、ソース及びバックゲートとの間の電位差によって該ゲートから該ドレイン、該ソース及び該バックゲートを介して接地線ＧＮＤに流れるゲート漏れ電流を基準電流ＩＲＥＦとして生成し、その結果、トランジスタＴＲ２及びＴＲ３を流れる電流が基準電流ＩＲＥＦとして引き抜かれることになる。なお、本稿において、ＮＭＯＳトランジスタのバックゲートには、典型的には、ソースと同じ電位が供給されるが、これに限られるものではなく、必要な電位が供給されて良い。
【００５７】
トランジスタＴＲ２は、電流電圧変換素子として機能し、トランジスタＴＲ１によって引き抜かれる基準電流ＩＲＥＦに基づいて、ノードａの電位を決定する。トランジスタＴＲ２は、例えば、ＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２のソースは電源線ＶＤＤに接続され、ドレインは基準信号線Ｗ＿ＩＲＥＦ及びノードａを介して自身のゲート及びトランジスタＴＲ３のゲートに接続される。
【００５８】
また、トランジスタＴＲ２においては、自身のソースとバックゲートからゲートを介してノードａに流れるゲート漏れ電流が存在する。即ち、トランジスタＴＲ２のドレインとソースとの間を流れる電流の電流量は、基準電流ＩＲＥＦからゲート漏れ電流が差し引かれた量となるため、ゲート漏れ電流が大きい場合、ゲート漏れ電流は電流補償回路１の精度に対して顕著な影響を及ぼす可能性がある。従って、トランジスタＴＲ２は、該ゲート漏れ電流が基準電流ＩＲＥＦに対して十分に小さくなるように設計される。
【００５９】
トランジスタＴＲ３は、電圧電流変換素子として機能し、ノードａの電位に基づいて、補償電流ＩＣＯＭＰを生成する。トランジスタＴＲ３は、例えば、ＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ３のソースは電源線ＶＤＤに接続される一方、ドレインは補償信号線Ｗ＿ＩＣＯＭＰに接続され、また、ゲートは、上述したように、ノードａを介して基準信号線Ｗ＿ＩＲＥＦに接続される。トランジスタＴＲ３においても、自身のソース及びバックゲートからゲートを介してノードａに流れるゲート漏れ電流が存在する。トランジスタＴＲ３は、該ゲート漏れ電流が基準電流ＩＲＥＦに対して十分に小さくなるように設計される。
【００６０】
かかるトランジスタＴＲ２及びＴＲ３は、電流増幅回路を構成し、トランジスタＴＲ１により生成された基準電流ＩＲＥＦに対して、その電流量を所望の倍率で増幅し、該増幅した電流を補償電流ＩＣＯＭＰとして、被補償回路２に出力する。所望の倍率は、例えば、後述する被補償回路２が必要とする補償電流ＩＣＯＭＰの電流量と、トランジスタＴＲ１が引き抜く基準電流ＩＲＥＦの電流量とに基づいて、トランジスタＴＲ２とＴＲ３との（ゲート幅／ゲート長）の比率を調整することによって決定される。従って、トランジスタＴＲ３のゲートサイズは、基準電流ＩＲＥＦと、被補償回路２が必要とする補償電流ＩＣＯＭＰと、トランジスタＴＲ２のゲートサイズとによって決定される。
【００６１】
被補償回路２は、ゲート漏れ電流による損失が補償されるべきＭＯＳ構造素子（以下、「被補償ＭＯＳ構造素子」と称することもある。）を含んで構成される回路である。ＭＯＳ構造素子は例えば、トランジスタ（以下、「被補償トランジスタ」と称することもある。）ＴＲ２００や、ＭＯＳ容量素子である。被補償回路２は、少なくとも１つ以上のＭＯＳ構造素子を含んでいるものであれば適合し、例えば、カレントミラー回路や、差動増幅回路、チャージポンプ回路、ＡＤコンバータといった回路であり得る。
【００６２】
トランジスタＴＲ２００は、例えばＮＭＯＳトランジスタを含んで構成される。トランジスタＴＲ２００は、例えば、電源スイッチや電圧電流変換素子として機能し得る。トランジスタＴＲ２００のドレイン及びソースは、それぞれ回路における他のコンポーネントに接続され、また、ゲートは、バイアス線Ｗ＿ＶＢと電流補償回路１における補償信号線Ｗ＿ＩＣＯＭＰとに接続される。トランジスタＴＲ２００は、バイアス線Ｗ＿ＶＢの電位に基づいて、自身のオン／オフを制御し、また、自身のドレインとソースとの間に流れる電流を制御する。
【００６３】
以上のように構成された電流補償回路１を含む回路において、トランジスタＴＲ２００のゲートからソース及びバックゲートに向かって流れるゲート漏れ電流ＩＬＥＡＫが存在し得る。しかしながら、電流補償回路１は、ゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰをトランジスタＴＲ２００のゲートに供給することにより、被補償回路２の誤作動や特性変動を防止することができる。
【００６４】
即ち、電流補償回路１は、基準電流ＩＲＥＦを所望の倍率で増幅することによって、トランジスタＴＲ２００で発生するゲート漏れ電流ＩＬＥＡＫと同じ電流量である補償電流ＩＣＯＭＰを、バイアス線Ｗ＿ＶＢを介してトランジスタＴＲ２００のゲートに供給することにより、トランジスタＴＲ２００のゲートの電位が維持される。従って、ゲート漏れ電流ＩＬＥＡＫの影響によるゲートの電位の意図しない降下を防止でき、被補償回路２の誤動作や特性変動を防止することができる。
【００６５】
また、電流補償回路１における基準電流ＩＲＥＦに要求される電流量は非常に少ないため、該基準電流ＩＲＥＦを生成するトランジスタＴＲ１は大きなチップ面積を必要としない。また、トランジスタＴＲ２及びＴＲ３は、該基準電流ＩＲＥＦの増幅を行えるだけの能力があれば十分であり、同様に、大きなチップ面積を必要としない。さらに、電流補償回路１において消費される電力は、基準電流ＩＲＥＦと補償電流ＩＣＯＭＰとによる消費のみであり非常に少ない。さらにまた、電流補償回路１は、少ないコンポーネントで構成されるため、設計が容易である。
【００６６】
なお、本例においては、電流補償回路１は、一個のトランジスタＴＲ３及び補償信号線Ｗ＿ＩＣＯＭＰを有しているが、これに限られるものではなく、複数個のトランジスタＴＲ３（０）乃至ＴＲ３（Ｎ）及び補償信号線Ｗ＿ＩＣＯＭＰ（０）乃至Ｗ＿ＩＣＯＭＰ（Ｎ）を有しても良い。また、その場合、トランジスタＴＲ３（０）乃至ＴＲ（Ｎ）のそれぞれは、そのゲートサイズが異なるものであっても良い。
【００６７】
従って、電流補償回路１は、複数個のトランジスタＴＲ３（０）乃至ＴＲ３（Ｎ）のサイズをそれぞれ最適に調整することで、特性が異なる複数個の被補償回路２（０）乃至２（Ｎ）に対する電流補償を実現する。即ち、電流補償回路１は、電流補償を行う対象の数が増えても、トランジスタＴＲ３及び補償信号線Ｗ＿ＩＣＯＭＰを追加するだけで対応することができるため、斯かる場合においても少ないチップ面積で電流補償を実現することができる。
【００６８】
図２は、本発明の一実施形態に係る電流補償回路の構成の他の例を示す図である。同図に示すように、電流補償回路１Ａは、本実施形態に係る電流補償回路１に対して、補償信号線Ｗ＿ＩＣＯＭＰ上に抵抗Ｒ１が付加された構成となっている。
【００６９】
抵抗Ｒ１は、例えばポリシリコン抵抗や拡散抵抗であり、被補償回路２のトランジスタＴＲ２００のゲートに入力される信号の高周波特性の劣化を抑制する。抵抗Ｒ１は、補償信号線Ｗ＿ＩＣＯＭＰにおいて、トランジスタＴＲ３とバイアス線Ｗ＿ＶＢとの間に設けられる。抵抗Ｒ１は、バイアス線Ｗ＿ＶＢに接続されるコンポーネントによってもたらされる寄生容量の増大による影響を緩和し、被補償回路２のトランジスタＴＲ２００に入力される信号の高周波特性の劣化を抑制する。
【００７０】
なお、電流補償回路１ＡにおけるトランジスタＴＲ１、ＴＲ２及びＴＲ３と、被補償回路２とのそれぞれの機能及び構成に関しては、前記実施形態と同じであるため、説明を省略する。
【００７１】
図３は、本発明の一実施形態に係る電流補償回路の構成の他の例を示す図である。同図に示すように、電流補償回路１Ｂは、本実施形態に係る電流補償回路１に対して、基準信号線Ｗ＿ＩＲＥＦ上にトランジスタＴＲ４及び抵抗Ｒ２が付加された構成となっている。トランジスタＴＲ１、ＴＲ２及びＴＲ３、並びに被補償回路２のそれぞれの機能及び構成は、上記実施形態と同じであるため、説明を省略する。
【００７２】
トランジスタＴＲ４は、例えばネイティブＮＭＯＳトランジスタを含んで構成され、トランジスタＴＲ４は、基準信号線Ｗ＿ＩＲＥＦの電位をバイアス線Ｗ＿ＶＢの電位に近づけることで、被補償回路２に対する電流補償の精度を向上させる。トランジスタＴＲ４のドレインは、トランジスタＴＲ２のドレインと、ノードａを介してトランジスタＴＲ２及びＴＲ３のゲートに接続され、ソースは抵抗Ｒ２に接続され、ゲートはバイアス線Ｗ＿ＶＢに等しいか又は非常に近い電位を有するバイアス線Ｗ＿ＶＢＢに接続される。
【００７３】
具体的には、トランジスタＴＲ４は、非ネイティブのＭＯＳトランジスタのしきい値電圧（例えば７００ｍＶ程度）に比較して、低いしきい値電圧（例えば５０ｍＶ程度）を有しており、トランジスタＴＲ４のゲートとソースとの間の電位差は、そのしきい値電圧に調整される。このとき、トランジスタＴＲ４のゲートに接続されるバイアス線Ｗ＿ＶＢＢの電位は、被補償回路２におけるバイアス線Ｗ＿ＶＢに等しいか又は非常に近い電位となるため、基準信号線Ｗ＿ＩＲＥＦの電位は、バイアス線Ｗ＿ＶＢの電位からトランジスタＴＲ４が有するしきい値電圧分だけ低い電位となる。即ち、基準信号線Ｗ＿ＩＲＥＦの電位は、バイアス線Ｗ＿ＶＢの電位に非常に近い電位となる。トランジスタＴＲ４は、ドレインとソースとの間に流れる電流が微小電流である可能性が高いことと、トランジスタＴＲ４自身のゲート漏れ電流による影響を排除する必要があることから、可能な限り小さなサイズが選択される。
【００７４】
従って、電流補償回路１Ｂは、バイアス線Ｗ＿ＶＢＢの電位をバイアス線Ｗ＿ＶＢの電位に近づけることで、被補償回路２に対して、より精度の高い電流補償を実現する。例えば、トランジスタＴＲ４は、バイアス線Ｗ＿ＶＢＢの電位の変動に基づいて、トランジスタＴＲ１のゲートの電位を変動させる。このとき、トランジスタＴＲ１は、変動された該ゲートの電位に基づいて基準電流ＩＲＥＦを生成し、ノードａを介してトランジスタＴＲ２及びＴＲ３に出力する。そして、トランジスタＴＲ２及びＴＲ３は、変動した基準電流ＩＲＥＦに基づいて補償電流ＩＣＯＭＰを生成し、被補償回路２に出力する。従って、電流補償回路１Ｂは、被補償回路２のバイアス線Ｗ＿ＶＢの電位の変動に応じた補償電流ＩＣＯＭＰを、被補償回路２に供給することができる。
【００７５】
また、トランジスタＴＲ４は、上述したように、ネイティブのＭＯＳトランジスタであり、かつ、ドレインとソースとの間に流れる電流が基準電流ＩＲＥＦであることから、ほぼ１未満の利得を有する。従って、トランジスタＴＲ４は、電流補償回路１Ｂと被補償回路２とで構成される回路構成が正帰還となり発振することを防止することができる。
【００７６】
また、抵抗Ｒ２は、例えばポリシリコン抵抗や拡散抵抗であり、電流補償回路１Ｂ及び被補償回路２とで構成される回路構成が正帰還となり発振することをさらに防止する役割を担う。抵抗Ｒ２は、電流補償回路１Ｂ及び被補償回路２で構成される回路構成が正帰還となり発振する可能性が十分に低いと判断される場合、省略することができる。
【００７７】
図４は、本発明の一実施形態に係る電流補償回路の構成の他の例を示す図である。同図に示すように、電流補償回路１Ｃは、本実施形態に係る電流補償回路１において、トランジスタＴＲ２及びＴＲ３で構成される電流増幅回路に、トランジスタＴＲ５及びＴＲ６で構成されるカスコード構造が付加された構成となっている。電流補償回路１ＣにおけるトランジスタＴＲ１、ＴＲ２及びＴＲ３と、被補償回路２とのそれぞれの機能及び構成に関しては、前記実施形態と同じであるため、説明を省略する。
【００７８】
トランジスタＴＲ５及びＴＲ６は、電流電圧変換素子として機能し、トランジスタＴＲ１に引き抜かれる基準電流ＩＲＥＦに基づいて、トランジスタＴＲ２及びＴＲ３のそれぞれのドレインの電位を電源線ＶＤＤの電位によらずに等しくなるように調整する。トランジスタＴＲ５は、例えば、ＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ５のソースはトランジスタＴＲ２のドレインと、ノードａを介してトランジスタＴＲ２及びＴＲ３のゲートとに接続され、ドレインは基準信号線Ｗ＿ＩＲＥＦと、ノードｂを介して自身及びトランジスタＴＲ６のゲートとに接続される。トランジスタＴＲ５は、基準電流ＩＲＥＦに基づいて、ノードｂの電位を決定するため、上述した変形例に係る電流補償回路１Ｂのように、ノードｂの電位をバイアス線Ｗ＿ＶＢの電位に調整することで、被補償回路２に対する電流補償の精度を向上させることができる。
【００７９】
トランジスタＴＲ６は、例えば、ＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ６のソースはトランジスタＴＲ３のドレインに接続される一方、ドレインは補償信号線Ｗ＿ＩＣＯＭＰに接続され、また、ゲートは上述したように、ノードｂを介して基準信号線Ｗ＿ＩＲＥＦに接続される。
【００８０】
上述したように、電流補償回路１Ｃは、トランジスタＴＲ５及びＴＲ６でカスコード構造を構成し、ＴＲ２及びＴＲ３のドレインの電位を電源線ＶＤＤの電位によらずに等しくなるように調整することによって、電源線ＶＤＤの電位の変動に対する動作の安定性を実現している。また、トランジスタＴＲ５によって、ノードａの電位を、バイアス線Ｗ＿ＶＢの電位に調整することで、被補償回路２に対して高精度な電流補償を実現する。
【００８１】
なお、上述した電流補償回路１Ａ乃至１Ｃにおいては、その構成は単独で実現されるのみに限られず、電流補償回路１Ａ乃至１Ｃの他の構成と同時に実現されても良い。
【００８２】
［第２の実施形態］
図５は、本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。同図に示すように、電流補償回路１Ｄは、被補償回路２Ａに接続される。電流補償回路１Ｄは、被補償回路２Ａにおいて発生するゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰを生成し、該電流を被補償回路２Ａから引き抜く。電流補償回路１Ｄは、例えば、トランジスタＴＲ１１、ＴＲ１２及びＴＲ１３を含んで構成される。
【００８３】
トランジスタＴＲ１１は、電流源として機能し、電流補償回路１Ｄが被補償回路２Ａに対して電流を供給するにあたって基準となる基準電流ＩＲＥＦを生成する。トランジスタＴＲ１１は、例えば、ＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ１１のドレイン及びソースは電源線ＶＤＤに接続され、そのゲートは基準信号線Ｗ＿ＩＲＥＦを介してトランジスタＴＲ１２のドレインに接続されるとともに、基準信号線Ｗ＿ＩＲＥＦの分岐線上のノードｃを介してトランジスタＴＲ１２及びＴＲ１３のそれぞれのゲートに接続される。これにより、トランジスタＴＲ１１は、自身のドレイン、ソース及びバックゲートとゲートとの間の電位差によって電源線ＶＤＤから該ドレイン、該ソース及び該バックゲートを介して該ゲートに流れるゲート漏れ電流に基づいて基準電流ＩＲＥＦを生成し、該電流をトランジスタＴＲ１２及びＴＲ１３に供給する。
【００８４】
トランジスタＴＲ１２は、電流電圧変換素子として機能し、トランジスタＴＲ１１から供給される基準電流ＩＲＥＦに基づいて、ノードｃの電位を決定する。トランジスタＴＲ１２は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ１２のソースは接地線ＧＮＤに接続され、ドレインは基準信号線Ｗ＿ＩＲＥＦ及びノードｃに接続され、ゲートはノードｃに接続される。なお、上記第１の実施形態と同様に、トランジスタＴＲ２のゲートサイズは、自身において発生するゲート漏れ電流の影響を無視できる程度に、トランジスタＴＲ１１に対して小さく決定される。
【００８５】
トランジスタＴＲ１３は、電圧電流変換素子として機能し、ノードｃの電位に基づいて、補償電流ＩＣＯＭＰを生成し、補償信号線Ｗ＿ＩＣＯＭＰを介して該電流を被補償回路２Ａから引き抜く。トランジスタＴＲ１３は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ１３のソースは接地線ＧＮＤに接続される一方、ドレインは補償信号線Ｗ＿ＩＣＯＭＰに接続され、また、ゲートは上述したように、ノードｃを介して基準信号線Ｗ＿ＩＲＥＦに接続される。なお、上記第１の実施形態と同様に、トランジスタＴＲ１３のゲートサイズは、基準電流ＩＲＥＦと、被補償回路２Ａが必要とする補償電流ＩＣＯＭＰと、トランジスタＴＲ１２のゲートサイズとによって決定される。
【００８６】
かかるトランジスタＴＲ１２及びＴＲ１３は、電流増幅回路を構成し、トランジスタＴＲ１１により生成された基準電流ＩＲＥＦに対して、その電流量を所望の倍率で増幅し、該増幅した電流を補償電流ＩＣＯＭＰとして、被補償回路２Ａに出力する。上述した所望の倍率は、例えば、後述する被補償回路２Ａが必要とする補償電流ＩＣＯＭＰの電流量と、トランジスタＴＲ１１が供給する基準電流ＩＲＥＦの電流量とに基づいて、トランジスタＴＲ１２とＴＲ１３との（ゲート幅／ゲート長）の比率を調整することによって決定される。
【００８７】
被補償回路２Ａは、ゲート漏れ電流による損失が補償されるべきＭＯＳ構造素子を含んで構成される回路である。ＭＯＳ構造素子は、例えば、トランジスタＴＲ２０１やＭＯＳ容量素子である。被補償回路２Ａは、少なくとも１つ以上のＭＯＳ構造素子を含んでいるものであれば適合し、例えば、カレントミラー回路や、差動増幅回路、チャージポンプ回路、ＡＤコンバータといった回路であり得る。
【００８８】
トランジスタＴＲ２０１は、例えばＰＭＯＳトランジスタを含んで構成される。トランジスタＴＲ２０１は、例えば、電源スイッチや電圧電流変換素子として機能し得る。トランジスタＴＲ２０１のドレイン及びソースは、それぞれ被補償回路における他のコンポーネントに接続され、また、ゲートは、バイアス線Ｗ＿ＶＢと電流補償回路１Ｄにおける補償信号線Ｗ＿ＩＣＯＭＰとに接続される。トランジスタＴＲ２０１は、バイアス線Ｗ＿ＶＢの電位に基づいて、自身のオン／オフを制御し、また、自身のドレインとソースとの間に流れる電流を制御する。
【００８９】
以上のように構成された電流補償回路１Ｄを含む回路において、トランジスタＴＲ２０１のソース及びバックゲートからゲートに向かって流れるゲート漏れ電流ＩＬＥＡＫが存在し得る。電流補償回路１Ｄは、ゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰをトランジスタＴＲ２０１のゲートから引き抜くことにより、該ゲートの電位を維持することができ、従って、被補償回路２の誤作動や特性変動を防止することができる。
【００９０】
図６は、本発明の一実施形態に係る電流補償回路の他の例を示す図である。同図に示すように、電流補償回路１Ｅは、本実施形態に係る電流補償回路１Ｄに対して、補償信号線Ｗ＿ＩＣＯＭＰ上に抵抗Ｒ１１が付加された構成となっている。
【００９１】
抵抗Ｒ１１は、例えばポリシリコン抵抗や拡散抵抗であり、抵抗Ｒ１１は、補償信号線Ｗ＿ＩＣＯＭＰにおいて、トランジスタＴＲ１３と、バイアス線Ｗ＿ＶＢとの間に設けられる。抵抗Ｒ１１は、被補償回路２ＡのトランジスタＴＲ２００のゲートに入力される信号の高周波特性の劣化を抑制する。
【００９２】
なお、抵抗Ｒ１１の機能の詳細は、上述した第１の実施形態と同様であるため、説明を省略する。また、電流補償回路１ＤにおけるトランジスタＴＲ１１、ＴＲ１２及びＴＲ１３と、被補償回路２とのそれぞれの機能及び構成に関しては、上述した第２の実施形態と同じであるため、説明を省略する。
【００９３】
図７は、本発明の一実施形態に係る電流補償回路の他の例を示す図である。同図に示すように、電流補償回路１Ｆは、本実施形態に係る電流補償回路１Ｄに対して、基準信号線Ｗ＿ＩＲＥＦ上にトランジスタＴＲ１４及び抵抗Ｒ１２が付加された構成となっている。
【００９４】
トランジスタＴＲ１４は、例えばネイティブＰＭＯＳトランジスタを含んで構成され、トランジスタＴＲ１４は基準信号線Ｗ＿ＩＲＥＦの電位をバイアス線Ｗ＿ＶＢの電位に近づけることで、被補償回路２Ａに対する電流補償の精度を向上させる。トランジスタＴＲ１４は基準信号線Ｗ＿ＩＲＥＦ上に設けられ、トランジスタＴＲ１４のドレインは、トランジスタＴＲ１２のドレインと、ノードｃを介してトランジスタＴＲ１２及びＴＲ１３のゲートに接続され、ソースは抵抗Ｒ１２に接続され、ゲートはバイアス線Ｗ＿ＶＢに等しいか又は非常に近い電位を有するバイアス線Ｗ＿ＶＢＢに接続される。なお、トランジスタＴＲ１４は、可能な限り小さなサイズが選択される。
【００９５】
また、トランジスタＴＲ１４は、バイアス線Ｗ＿ＶＢＢの電位の変動に基づいてトランジスタＴＲ１１のゲートの電位を変動させるため、トランジスタＴＲ１１は、バイアス線Ｗ＿ＶＢＢに基づいて電位基準電流ＩＲＥＦを生成する。即ち、トランジスタＴＲ１２及びＴＲ１３は、バイアス線Ｗ＿ＶＢＢの電位に基づいて補償電流ＩＣＯＭＰを生成し、被補償回路２Ａに出力する。従って、電流補償回路１Ｆは、バイアス線Ｗ＿ＶＢの電位の変動に基づいて補償電流ＩＣＯＭＰを変動させることによって、被補償回路２Ａに対してより高精度な電流補償を実現することができる。
【００９６】
また、トランジスタＴＲ１４は、上述したように、ネイティブのＭＯＳトランジスタであり、かつ、ドレインとソースとの間に流れる電流が基準電流ＩＲＥＦであることから、ほぼ１未満の利得を有する。従って、トランジスタＴＲ１４は、電流補償回路１Ｆと被補償回路２Ａとで構成される回路構成が正帰還となり発振することを防止することができる。
【００９７】
抵抗Ｒ１２は、例えばポリシリコン抵抗や拡散抵抗であり、電流補償回路１Ｆ及び被補償回路２Ａで構成される回路構成が正帰還となり発振することをさらに防止する役割を担う。抵抗Ｒ１２は、電流補償回路１Ｆ及び被補償回路２Ａで構成される回路構成が正帰還となり発振する可能性が十分に低いと判断される場合、省略することができる。
【００９８】
なお、電流補償回路１ＦにおけるトランジスタＴＲ１１、ＴＲ１２及びＴＲ１３と、被補償回路２Ａとのそれぞれの機能及び構成に関しては、上述した第２の実施形態と同じであるため、説明を省略する。
【００９９】
図８は、本発明の一実施形態に係る電流補償回路の構成の他の例を示す図である。同図に示すように、電流補償回路１Ｇは、本実施形態に係る電流補償回路１Ｄにおいて、トランジスタＴＲ１２及びＴＲ１３で構成される電流増幅回路に、トランジスタＴＲ１５及びＴＲ１６で構成されるカスコード構造が付加された構成となっている。電流補償回路１ＧにおけるトランジスタＴＲ１１、ＴＲ１２及びＴＲ１３と、被補償回路２Ａとのそれぞれの機能及び構成に関しては、上述した第２の実施形態と同じであるため、説明を省略する。
【０１００】
トランジスタＴＲ１５及びＴＲ１６は、電流電圧変換素子として機能し、トランジスタＴＲ１１から供給される基準電流ＩＲＥＦに基づいて、トランジスタＴＲ１２及びＴＲ１３のそれぞれのドレインの電位を電源線ＶＤＤの電位によらず等しくなるように調整する。トランジスタＴＲ１５は、例えば、ＮＭＯＳトランジスタを含んで構成され、トランジスタＴＲ１５のソースはトランジスタＴＲ１２のドレインと、ノードｃを介してトランジスタＴＲ１２及びＴＲ１３のゲートとに接続され、ドレインは基準信号線Ｗ＿ＩＲＥＦと、ノードｄを介して自身及びトランジスタＴＲ１６のゲートとに接続される。また、トランジスタＴＲ１６は、例えば、ＮＭＯＳトランジスタを含んで構成され、トランジスタＴＲ１６のソースはトランジスタＴＲ１３のドレインに接続される一方、ドレインは補償信号線Ｗ＿ＩＣＯＭＰに接続され、また、ゲートは上述したように、ノードｄを介して基準信号線Ｗ＿ＩＲＥＦに接続される。
【０１０１】
なお、上述した電流補償回路１Ｄ乃至１Ｇにおいては、その構成は単独で実現されるのみに限られず、電流補償回路１Ｄ乃至１Ｇの他の構成と同時に実現されても良い。
【０１０２】
［第３の実施形態］
図９は、本発明の一実施形態に係る電流補償回路を含む回路構成の一例を示す図である。
【０１０３】
同図に示すように、電流補償回路ブロック１Ｈは、トランジスタＴＲ１乃至ＴＲ４と、抵抗Ｒ１乃至Ｒ２とを含んで構成され、被補償回路２ＢにおけるトランジスタＴＲ２００のゲート漏れ電流ＩＬＥＡＫＮに対して電流補償を行う。具体的には、電流補償回路ブロック１Ｈは、上述した第１の実施形態に係る電流補償回路１Ａ乃至１Ｂの両方の構成が電流補償回路１に付加されることで構成され、補償信号線Ｗ＿ＩＣＯＭＰを介して、被補償回路２Ｂと電流補償回路１Ｉとに接続される。このような構成により、電流補償回路ブロック１Ｈは、被補償回路２Ｂに補償電流ＩＣＯＭＰＮを供給することによって、被補償回路２Ｂに入力される信号の高周波特性の劣化を防ぎつつ、バイアス線Ｗ＿ＶＢＢの電位をバイアス線Ｗ＿ＶＢの電位に近づけ被補償回路２ＢのトランジスタＴＲ２００に対する高精度な電流補償を実現する。
【０１０４】
また、電流補償回路１Ｉは、トランジスタＴＲ１１乃至ＴＲ１４と、抵抗Ｒ１１乃至Ｒ１２とを含んで構成され、被補償回路２ＢにおけるトランジスタＴＲ２０１のゲート漏れ電流ＩＬＥＡＫＰに対して電流補償を行う。具体的には、電流補償回路１Ｉは、［第２の実施形態］に係る電流補償回路１Ｅ乃至１Ｆの両方の構成が電流補償回路１Ｄに付加されることで構成され、補償信号線Ｗ＿ＩＣＯＭＰを介して被補償回路２Ｂと電流補償回路ブロック１Ｈとに接続される。このような構成により、電流補償回路１Ｉは、被補償回路２Ｂから補償電流ＩＣＯＭＰＰを引き抜くことによって、被補償回路２Ｂに入力される信号の高周波特性の劣化を防ぎつつ、バイアス線Ｗ＿ＶＢＢの電位をバイアス線Ｗ＿ＶＢの電位に近づけ被補償回路２ＢのトランジスタＴＲ２０１に対する高精度な電流補償を実現する。
【０１０５】
また、同図で示すように被補償回路２Ｂは、ＭＯＳ構造素子を含んで構成される。ＭＯＳ構造素子は、例えば、トランジスタＴＲ２００及び２０１や、ＭＯＳ容量素子である。被補償回路２Ｂは、例えば、カレントミラー回路や、差動増幅回路や、チャージポンプ回路や、ＡＤコンバータなど、少なくとも一つ以上のＭＯＳ構造素子を含んで構成される回路であり得る。
【０１０６】
トランジスタＴＲ２００及びＴＲ２０１は、上述したように、そのドレイン及びソースは、それぞれ被補償回路における他のコンポーネントに接続され、またゲートはバイアス線Ｗ＿ＶＢ、電流補償回路１における補償信号線Ｗ＿ＩＣＯＭＰ及びトランジスタＴＲ２０１のゲートに接続される。従って、被補償回路２Ｂは、トランジスタＴＲ２００及びＴＲ２０１のゲート同士が接続されるように構成される。
【０１０７】
電流補償回路ブロック１Ｈ及び１Ｉで構成される回路構成は、電流補償回路ブロック１Ｈ及び１Ｉが補償電流ＩＣＯＭＰを被補償回路２Ｂに対して供給することによって、被補償回路２ＢにおけるトランジスタＴＲ２００及びＴＲ２０１の両方のゲート漏れ電流を、補償することができる。
【０１０８】
なお、本例においては、被補償回路２Ｂにおいて発生するゲート漏れ電流に対する電流補償は、電流補償回路ブロック１Ｈ及び１Ｉによって行われたが、これに限られるものではなく、上述した電流補償回路１乃至１Ｇの何れによって行われても良いし、以降において述べる電流補償回路１における種々の変形例によって行われても良い。また、電流補償回路ブロック１Ｈ及び１Ｉと、被補償回路２Ｂとにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第１の実施形態又は第２の実施形態と同じであるため、その説明を省略する。
【０１０９】
［第４の実施形態］
図１０は、本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の一例を示す図である。同図に示すように、電流補償回路１Ａは、カスコードアンプ２０に接続される。電流補償回路１Ａは、カスコードアンプ２０において発生するゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰを生成し、該電流を、カスコードアンプ２０に供給する。電流補償回路１Ａの機能及び構成の詳細に関しては、上述した第１の実施形態と同じであるため、説明を省略する。
【０１１０】
また、カスコードアンプ２０は、入力信号ＩＮを受け、該信号の電位の変動を増幅して、出力信号ＯＵＴを生成し出力する。また、カスコードアンプ２０は、自身が有する特定のトランジスタにおいて発生するゲート漏れ電流ＩＬＥＡＫが、電流補償回路１Ａによって補償されるように、電流補償回路１Ａに接続される。カスコードアンプ２０は、例えば、電流源Ｉ２１１と、トランジスタＴＲ２１１、ＴＲ２１２及びＴＲ２１３と、抵抗Ｒ２１１及びＲ２１２と、キャパシタＣ２１１とを含んで構成される。また、カスコードアンプ２０において、電流源Ｉ２１１とトランジスタＴＲ２１１とを接続する配線上にノードｅが設けられる。
【０１１１】
電流源Ｉ２１１は、例えばＭＯＳトランジスタであり、カスコードアンプ２０における参照電流ＩＣＡＳを生成し、該電流をトランジスタＴＲ２１１及びバイアス線Ｗ＿ＶＢに供給する。電流源Ｉ２１１は、ノードｅを介してトランジスタＴＲ２１１のドレイン及びゲートと、抵抗Ｒ２１１の一端とに接続される。
【０１１２】
トランジスタＴＲ２１１は、電流電圧変換素子として機能し、電流源Ｉ２１１から供給される参照電流ＩＣＡＳに基づいて、ノードｅの電位を調整する。トランジスタＴＲ２１１は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１１のソースは接地線ＧＮＤに接続され、ドレインはノードｅを介して電流源Ｉ２１１と、自身のゲートと、抵抗Ｒ２１１の一端とに接続される。なお、トランジスタＴＲ２１１においては、自身のゲートからソース及びバックゲートに向かってゲート漏れ電流が流れるため、該ゲート漏れ電流による影響が無視できるように、トランジスタＴＲ２１１のゲートサイズが小さく決定されるか、又は、参照電流ＩＣＡＳの電流量が大きく決定される。
【０１１３】
トランジスタＴＲ２１２は、電圧電流変換素子として機能し、自身のゲートの電位に基づいて、出力電流ＩＯＵＴを生成し、該電流をトランジスタＴＲ２１３及び抵抗Ｒ２１２に供給する。トランジスタＴＲ２１２は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１２のソースは接地線ＧＮＤに接続される一方、ゲートはバイアス線Ｗ＿ＶＢを介して抵抗Ｒ２１１の他端と、補償信号線Ｗ＿ＩＣＯＭＰと、入力信号線Ｗ＿ＩＮを介してキャパシタＣ２１１とに接続され、また、ドレインはトランジスタＴＲ２１３のソースに接続される。また、トランジスタＴＲ２１２においては、自身のゲートからドレインに向かってゲート漏れ電流ＩＬＥＡＫが流れる。
【０１１４】
トランジスタＴＲ２１３は、トランジスタＴＲ２１２に対してカスコード接続されることで、トランジスタＴＲ２１２のドレインの電位を一定に保持する。トランジスタＴＲ２１３は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１３のドレインは抵抗Ｒ２１２及び出力信号線Ｗ＿ＯＵＴに接続される一方、ゲートは電源線ＶＤＤに接続され、ソースは上述したようにトランジスタＴＲ２１２のドレインに接続される。
【０１１５】
抵抗Ｒ２１１は、例えばポリシリコン抵抗や拡散抵抗であり、トランジスタＴＲ２１１及び電流源Ｉ２１１によってバイアス線Ｗ＿ＶＢにもたらされる寄生容量を含めたインピーダンスの低下による影響を緩和し、入力信号ＩＮの高周波特性の劣化を抑制する。抵抗Ｒ２１１は、バイアス線Ｗ＿ＶＢ上に設けられ、その一端は上述したように、トランジスタＴＲ２１１のゲートと、ノードｅを介して電流源Ｉ２１１とトランジスタＴＲ２１１のドレインとに接続され、他端は、補償電流線Ｗ＿ＩＣＯＭＰと、入力信号線Ｗ＿ＩＮを介してキャパシタＣ２１１と、トランジスタＴＲ２１２のゲートとに接続される。
【０１１６】
抵抗Ｒ２１２は、例えばポリシリコン抵抗や拡散抵抗であり、出力信号線Ｗ＿ＯＵＴの電位を調整する。抵抗Ｒ２１２は、その一端は電源線ＶＤＤに接続され、他端は上述したように、出力信号線Ｗ＿ＯＵＴと、トランジスタＴＲ２１３のドレインとに接続される。抵抗Ｒ２１２は、トランジスタＴＲ２１２によって供給される電流ＩＯＵＴに基づいて、出力線Ｗ＿ＯＵＴの電位を調整する。
【０１１７】
キャパシタＣ２１１は、入力信号ＩＮの直流成分を除去し、該信号をバイアス線Ｗ＿ＶＢに供給する。キャパシタＣ２１１は、例えばセラミックコンデンサや容量セルであり、入力信号線Ｗ＿ＩＮ上に設けられ、上述したように、バイアス線Ｗ＿ＶＢを介して抵抗Ｒ２１１と、補償信号線Ｗ＿ＩＣＯＭＰと、トランジスタＴＲ２１２のゲートとに接続される。
【０１１８】
カスコードアンプ２０は、電流源Ｉ２１１が供給する参照電流ＩＣＡＳを、トランジスタＴＲ２１１及びＴＲ２１２によって所定の倍率で増幅することで出力電流ＩＯＵＴを生成する。そして、カスコードアンプ２０は、トランジスタＴＲ２１２及び２１３と、抵抗Ｒ２１２とによって、出力電流ＩＯＵＴを、所定の電位に変換することによって、出力線Ｗ＿ＯＵＴに所定のバイアスを与える。また、カスコードアンプ２０は、斯かる構成において、トランジスタＴＲ２１２のゲートに入力される入力信号ＩＮの電位の変動を、所定の倍率で増幅することで出力信号ＯＵＴを生成し、該信号を出力信号線Ｗ＿ＯＵＴから外部に出力する。
【０１１９】
抵抗Ｒ２１１は、上述したように、入力信号ＩＮの高周波特性の劣化を抑制するために必要であるが、トランジスタＴＲ２１２におけるゲート漏れ電流ＩＬＥＡＫによる抵抗Ｒ２１１における電圧降下によって、バイアス線Ｗ＿ＶＢの電位を低下させる働きがある。このため、電流補償回路１Ａは、カスコードアンプ２０において発生するゲート漏れ電流ＩＬＥＡＫと同じ電流量をもつ補償電流ＩＣＯＭＰを、バイアス線Ｗ＿ＶＢに供給することで、斯かる電位の降下を防止する。
【０１２０】
なお、本例においては、カスコードアンプ２０において発生するゲート漏れ電流ＩＬＥＡＫを補償する手段として、電流補償回路１Ａが適用されているが、これに限られるものではなく、例えば、上述した第１の実施形態に示される電流補償回路１乃至１Ｃや、以降において述べる電流補償回路１における種々の変形例の何れも適用可能である。
【０１２１】
図１１は、本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の他の例を示す図である。同図に示される構成は、上述した図１０に示される構成において、電流補償回路１Ａに代えて電流補償回路ブロック１Ｈが設けられるように構成される。
【０１２２】
電流補償回路ブロック１Ｈは上述したように、基準信号線Ｗ＿ＩＲＥＦの電位をバイアス線Ｗ＿ＶＢの電位に近づけることで、カスコードアンプ２０に対して高精度な電流補償を実現する。ここで、バイアス線Ｗ＿ＶＢＢの電位は、図示しないバイアス回路によって生成されても良いし、バイアス線Ｗ＿ＶＢＢとノードｅとが接続されることによって、生成されても良い。
【０１２３】
斯かる電流補償回路ブロック１Ｈと、カスコードアンプ２０とを含んだ構成は、カスコードアンプ２０におけるノードｅの電位が、電流補償回路１Ｈに入力されることで、カスコードアンプ２０に対する高精度な電流補償を実現する。
【０１２４】
図１２は、本発明の一実施形態に係る電流補償回路をカスコードアンプに適用した回路構成の他の例を示す図である。同図に示される構成は、上述した図１０に示される構成において、電流補償回路１Ａに代えて電流補償回路１Ｊが設けられ、またカスコードアンプ２０に代えてカスコードアンプ２０Ａが設けられるように構成される。
【０１２５】
同図に示すように、カスコードアンプ２０Ａは、カスコードアンプ２０に対して、抵抗Ｒ２１３と、トランジスタＴＲ２１４とが付加された構成となっている。カスコードアンプ２０Ａのバイアス線Ｗ＿ＶＢ上においては、トランジスタＴＲ２１１と抵抗Ｒ２１１との間にノードｆが、抵抗Ｒ２１１とトランジスタＴＲ２１２との間にはノードｇが設けられる。
【０１２６】
トランジスタＴＲ２１４は、キャパシタとして機能し、バイアス線Ｗ＿ＶＢにおいて、後述する抵抗Ｒ２１３とローパスフィルタを構成することで、電流源Ｉ２１１及びトランジスタＴＲ２１１から入力される高周波ノイズを除去する。トランジスタＴＲ２１４は、例えばＮＭＯＳトランジスタを含んで構成され、そのドレイン及びソースは接地線ＧＮＤに接続され、ゲートはバイアス線Ｗ＿ＶＢ上のノードｆに接続される。また、トランジスタＴＲ２１４においては、自身のゲートとドレイン、ソース及びバックゲートとの間の電位差によって、該ゲートから該ドレイン、該ソース及び該バックゲートを介して接地線ＧＮＤに、ゲート漏れ電流ＩＬＥＡＫ（１）が流れる。
【０１２７】
抵抗Ｒ２１３は、例えばポリシリコン抵抗や拡散抵抗であり、バイアス線Ｗ＿ＶＢにおいて、トランジスタＴＲ２１４とローパスフィルタを構成することで、電流源Ｉ２１１及びトランジスタＴＲ２１１から入力される高周波ノイズを除去する。抵抗Ｒ２１３は、その一端はトランジスタＴＲ２１１のゲートと、ノードｅを介して電流源Ｉ２１１及びトランジスタＴＲ２１１のドレインとに接続され、他端は補償信号線Ｗ＿ＩＣＯＭＰ（１）と、ノードｆを介してトランジスタＴＲ２１４のゲート及び抵抗Ｒ２１１の一端とに接続される。
【０１２８】
また、同図に示すように、電流補償回路１Ｊは、電流補償回路１Ａにおいて、補償信号線Ｗ＿ＩＣＯＭＰ（１）上に設けられる抵抗Ｒ１（１）が取り除かれた構成となっている。これは、カスコードアンプ２０Ａにおいては、ノードｆとトランジスタＴＲ２１２との間に抵抗Ｒ２１１が設けられることで、ノードｆに接続される寄生容量がノードｇの電位に与える影響が微小となるためである。電流補償回路１Ｊにおいて、補償信号線Ｗ＿ＩＣＯＭＰ（１）はカスコードアンプ２０Ａにおけるノードｆに接続され、補償信号線Ｗ＿ＩＣＯＭＰ（２）はカスコードアンプ２０Ａにおけるノードｇに接続される。
【０１２９】
トランジスタＴＲ３（１）は、補償信号線Ｗ＿ＩＣＯＭＰ（１）を介して、補償電流ＩＣＯＭＰ（１）をバイアス線Ｗ＿ＶＢにおけるノードｆに供給する。トランジスタＴＲ３（１）は、本変形例において付加されたトランジスタＴＲ２１４において発生するゲート漏れ電流ＩＬＥＡＫ（１）を補償する。
【０１３０】
トランジスタＴＲ３（２）は、補償信号線Ｗ＿ＩＣＯＭＰ（２）を介して、補償電流ＩＣＯＭＰ（２）をバイアス線Ｗ＿ＶＢにおけるノードｇに供給する。トランジスタＴＲ３（２）は、上述したトランジスタＴＲ２１２において発生するゲート漏れ電流ＩＬＥＡＫ（２）を補償する。
【０１３１】
従って、電流補償回路１Ｊは、カスコードアンプ２０Ａにおいて発生する、トランジスタＴＲ２１２及びＴＲ２１４におけるゲート漏れ電流ＩＬＥＡＫ（１）乃至（２）に対して、それぞれ電流補償を実現することができる。
【０１３２】
［第５の実施形態］
図１３は、本発明の一実施形態に係る電流補償回路を差動増幅回路に適用した回路構成の一例を示す図である。同図に示すように、本実施形態に係る構成は、差動増幅回路２１に対して電流補償回路１Ｊが接続されるように構成される。
【０１３３】
電流補償回路１Ｊは、差動増幅回路２１に接続される。電流補償回路１Ｊは、補償電流ＩＣＯＭＰ（１）乃至（３）を、差動増幅回路２１に供給することで、該回路において発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（３）を補償する。電流補償回路１Ｊにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第４の実施形態と同じであるため、説明を省略する。
【０１３４】
差動増幅回路２１は、例えば電流モード論理回路（ＣＭＬ：Current Mode Logic）として構成され、一対の差動入力信号ＩＮＰ及びＩＮＮを受け、該信号の電位差を増幅して、差動出力信号ＯＵＴＰ及びＯＵＴＮを生成し出力する。また、差動増幅回路２１においては、該回路が有する各トランジスタにおいて発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（３）は、電流補償回路１Ｊが供給する補償電流ＩＣＯＭＰ（１）乃至（３）によって補償される。差動増幅回路２１は、例えば、電流源Ｉ２１２及びＩ２１３と、トランジスタＴＲ２１５、ＴＲ２１６、ＴＲ２１７、ＴＲ２１８、ＴＲ２１９及びＴＲ２２０と、抵抗Ｒ２１４、Ｒ２１５、Ｒ２１６及びＲ２１７と、キャパシタＣ２１２及びＣ２１３とを含んで構成される。また、差動増幅回路２１においては、電流源Ｉ２１２と、トランジスタＴＲ２１７のドレインとを接続する配線上にノードｈが設けられる。また、該回路においては、トランジスタＴＲ２１９のゲートと、抵抗Ｒ２１４と、補償信号線ＩＣＯＭＰ（３）と、キャパシタＣ２１２との間にノードｉが設けられる。また、該回路においては、トランジスタＴＲ２２０のゲートと、抵抗Ｒ２１５と、補償信号線ＩＣＯＭＰ（２）と、キャパシタＣ２１３との間にノードｊが設けられる。
【０１３５】
電流源Ｉ２１２は、例えばＭＯＳトランジスタであり、差動増幅回路２１における参照電流ＩＡＭＰ１を生成し、該電流をトランジスタＴＲ２１５及びＴＲ２１７と、バイアス線Ｗ＿ＶＢ１とに供給する。また、電流源Ｉ２１２は、ノードｈを介して、トランジスタＴＲ２１７のドレインと、バイアス線Ｗ＿ＶＢ１を介してトランジスタＴＲ２１５のゲート、補償信号線Ｗ＿ＩＣＯＭＰ（１）及びトランジスタＴＲ２１６のゲートとに接続される。
【０１３６】
トランジスタＴＲ２１５は、電流電圧変換素子として機能し、電流源Ｉ２１２から供給される参照電流ＩＡＭＰ１に基づいて、バイアス線Ｗ＿ＶＢ１の電位を調整する。トランジスタＴＲ２１５は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１５のソースは接地線ＧＮＤに接続される一方、ドレインはトランジスタＴＲ２１７のソースに接続され、また、ゲートは上述したように、バイアス線Ｗ＿ＶＢ１を介して補償信号線Ｗ＿ＩＣＯＭＰ（１）と、トランジスタＴＲ２１６のゲートと、ノードｈを介して電流源Ｉ２１２と、トランジスタＴＲ２１７のドレインとに接続される。なお、トランジスタＴＲ２１５においては、自身のゲートからドレインに向かってゲート漏れ電流が流れるため、トランジスタＴＲ２１５のゲートサイズは、該ゲート漏れ電流による影響が無視できる程度に小さく決定される。
【０１３７】
トランジスタＴＲ２１６は、電流源として機能し、バイアス線Ｗ＿ＶＢ１の電位に基づいて、出力電流ＩＯＵＴを生成し、該電流をトランジスタＴＲ２１９及びＴＲ２２０に供給する。トランジスタＴＲ２１６は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１６のソースは接地線ＧＮＤに接続される一方、ドレインはトランジスタＴＲ２１９及びＴＲ２２０のソースに接続され、また、ゲートは上述したように、バイアス線Ｗ＿ＶＢ１を介してトランジスタＴＲ２１５のゲートと、補償信号線ＩＣＯＭＰ（１）と、ノードｈを介して電流源Ｉ２１２と、トランジスタＴＲ２１７のドレインとに接続される。また、トランジスタＴＲ２１６においては、自身のドレインとゲートとの間の電位差によって、該ゲートから該ドレインに向かってゲート漏れ電流ＩＬＥＡＫ（１）が流れる。該電流は出力電流ＩＯＵＴの減少を招き、出力電流ＩＯＵＴの減少は、出力線Ｗ＿ＯＵＴＰ及びＷ＿ＯＵＴＮの電流能力及び電位に影響を与える。従って、ゲート漏れ電流ＩＬＥＡＫ（１）が差動増幅回路２１にもたらす影響は、可能な限り排除されることが望ましい。
【０１３８】
トランジスタＴＲ２１７は、トランジスタＴＲ２１５に対してカスコード接続されることで、トランジスタＴＲ２１５のドレインの電位をＴＲ２１６のドレインの電位とほぼ同じになるように一定に保持する。トランジスタＴＲ２１７は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１７のソースはトランジスタＴＲ２１５のドレインに接続される一方、ゲートはバイアス線Ｗ＿ＶＢ２を介して電流源Ｉ２１３と、トランジスタＴＲ２１８のドレイン及びゲートと、抵抗Ｒ２１４及びＲ２１５のそれぞれ一端とに接続され、また、ドレインは上述したように、ノードｈを介して電流源Ｉ２１２と、バイアス線Ｗ＿ＶＢ１を介してトランジスタＴＲ２１５のゲート、補償信号線ＩＣＯＭＰ（１）及びトランジスタＴＲ２１６のゲートに接続される。なお、トランジスタＴＲ２１７においては、自身のゲートからソース及びバックゲートに向かってゲート漏れ電流が流れるため、トランジスタＴＲ２１７のゲートサイズは、該ゲート漏れ電流による影響が無視できる程度に小さく決定される。
【０１３９】
電流源Ｉ２１３は、例えばＭＯＳトランジスタであり、参照電流ＩＡＭＰ２を生成し、該電流をトランジスタＴＲ２１７及びＴＲ２１８と、バイアス線Ｗ＿ＶＢ２とに供給する。電流源Ｉ２１３は上述したように、トランジスタＴＲ２１８のドレイン及びゲートと、バイアス線Ｗ＿ＶＢ２を介してトランジスタＴＲ２１７のゲートと、抵抗Ｒ２１４及びＲ２１５のそれぞれ一端とに接続される。
【０１４０】
トランジスタＴＲ２１８は、電流電圧変換素子として機能し、電流源Ｉ２１３から供給される参照電流ＩＡＭＰ２に基づいて、バイアス線Ｗ＿ＶＢ２の電位を調整する。トランジスタＴＲ２１８は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２１８のソースは接地線ＧＮＤに接続され、ドレインは自身のゲートと、電流源Ｉ２１３と、バイアス線Ｗ＿ＶＢ２を介してトランジスタＴＲ２１７のゲートと、抵抗Ｒ２１４及びＲ２１５のそれぞれの一端とに接続される。
【０１４１】
トランジスタＴＲ２１９は、電圧電流変換素子として機能し、自身のゲートの電位に基づいて、出力電流ＩＯＵＴＰを生成し、該電流を抵抗Ｒ２１６及び出力線Ｗ＿ＯＵＴＰに供給する。トランジスタＴＲ２１９は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、そのソースは上述したようにトランジスタＴＲ２１６のドレインと、トランジスタＴＲ２２０のソースとに接続される一方、ゲートはノードｉを介して抵抗Ｒ２１４の他端と、補償信号線ＩＣＯＭＰ（３）と、入力信号線Ｗ＿ＩＮＰを介してキャパシタ２１２とに接続され、また、ドレインは抵抗Ｒ２１６と出力信号線Ｗ＿ＯＵＴＰとに接続される。また、トランジスタＴＲ２１９においては、自身のゲートからソース及びバックゲートに向かってゲート漏れ電流ＩＬＥＡＫ（３）が流れる。該電流に関しては、後述する。
【０１４２】
また、トランジスタＴＲ２１９は、入力信号線Ｗ＿ＩＮＰから差動入力信号ＩＮＰを受け、該信号の電位の変動を増幅することで差動出力信号ＯＵＴＰを生成し、該信号を出力線Ｗ＿ＯＵＴＰに出力する。
【０１４３】
トランジスタＴＲ２２０は、電圧電流変換素子として機能し、自身のゲートの電位に基づいて、出力電流ＩＯＵＴＮを生成し、該電流を抵抗Ｒ２１７及び出力線Ｗ＿ＯＵＴＮに供給する。トランジスタＴＲ２２０は、例えば、ＮＭＯＳトランジスタを含んで構成される。この場合、そのソースは上述したように、トランジスタＴＲ２１６のドレインと、トランジスタＴＲ２１９のソースとに接続される一方、ゲートはノードｊを介して抵抗Ｒ２１５の他端と、補償信号線ＩＣＯＭＰ（２）と、入力信号線Ｗ＿ＩＮＰを介してキャパシタ２１３とに接続され、また、ドレインは抵抗Ｒ２１７と出力信号線Ｗ＿ＯＵＴＮとに接続される。また、トランジスタＴＲ２２０においては、自身のゲートからソース及びバックゲートに向かってゲート漏れ電流ＩＬＥＡＫ（２）が流れる。該電流に関しては、後述する。
【０１４４】
また、トランジスタＴＲ２２０は、入力信号線Ｗ＿ＩＮＮから差動入力信号ＩＮＮを受け、該信号の電位の変動を増幅することで差動出力信号ＯＵＴＮを生成し、該信号を出力線Ｗ＿ＯＵＴＮに出力する。
【０１４５】
抵抗Ｒ２１４は、例えばポリシリコン抵抗や拡散抵抗であり、トランジスタＴＲ２１７及びＴＲ２１８と電流源Ｉ２１３によってバイアス線Ｗ＿ＶＢ２にもたらされる寄生容量を含めたインピーダンスの低下による影響を緩和することによって、差動入力信号ＩＮＰの高周波特性の劣化を抑制する。抵抗Ｒ２１４は、その一端は上述したように、電流源Ｉ２１３と、トランジスタＴＲ２１７及びＴＲ２１８のゲートと、トランジスタＴＲ２１８のドレインと、抵抗Ｒ２１５の一端とに接続され、他端は上述したように、ノードｉを介してトランジスタＴＲ２１９のゲートと、補償信号線ＩＣＯＭＰ（３）と、入力信号線Ｗ＿ＩＮＰを介してキャパシタＣ２１２とに接続される。
【０１４６】
抵抗Ｒ２１５は、例えばポリシリコン抵抗や拡散抵抗であり、トランジスタＴＲ２１７及びＴＲ２１８と電流源Ｉ２１３によってバイアス線Ｗ＿ＶＢ２にもたらされる寄生容量を含めたインピーダンスの低下による影響を緩和することによって、差動入力信号ＩＮＮの高周波特性の劣化を抑制する。抵抗Ｒ２１５は、その一端は上述したように、電流源Ｉ２１３と、トランジスタＴＲ２１７及びＴＲ２１８のゲートと、トランジスタＴＲ２１８のドレインと、抵抗Ｒ２１４の一端とに接続され、他端は上述したように、ノードｊを介してトランジスタＴＲ２２０のゲートと、補償信号線ＩＣＯＭＰ（２）と、入力信号線Ｗ＿ＩＮＮを介してキャパシタＣ２１３とに接続される。
【０１４７】
抵抗Ｒ２１６は、例えばポリシリコン抵抗や拡散抵抗であり、出力信号線Ｗ＿ＯＵＴＰの電位を調整する。抵抗Ｒ２１６は、その一端は電源線ＶＤＤに接続され、他端は上述したように、出力信号線Ｗ＿ＯＵＴＰと、トランジスタＴＲ２１９のドレインとに接続される。抵抗Ｒ２１６は、トランジスタＴＲ２１９によって供給される電流ＩＯＵＴＰに基づいて、出力線Ｗ＿ＯＵＴＰの電位を調整する。
【０１４８】
抵抗Ｒ２１７は、例えばポリシリコン抵抗や拡散抵抗であり、出力信号線Ｗ＿ＯＵＴＮの電位を調整する。抵抗Ｒ２１７は、その一端は電源線ＶＤＤに接続され、他端は上述したように、出力信号線Ｗ＿ＯＵＴＮと、トランジスタＴＲ２２０のドレインとに接続される。抵抗Ｒ２１７は、トランジスタＴＲ２２０によって供給される電流ＩＯＵＴＮに基づいて、出力線Ｗ＿ＯＵＴＮの電位を調整する。
【０１４９】
キャパシタＣ２１２は、差動入力信号ＩＮＰの直流成分を除去し、該信号をトランジスタＴＲ２１９のゲートに供給する。キャパシタＣ２１２は、例えばセラミックコンデンサや容量セルであり、入力信号線Ｗ＿ＩＮＰ上に設けられ、上述したように、抵抗Ｒ２１４の他端と、ノードｉを介して補償信号線Ｗ＿ＩＣＯＭＰ（３）と、トランジスタＴＲ２１９のゲートとに接続される。
【０１５０】
キャパシタＣ２１３は、差動入力信号ＩＮＮの直流成分を除去し、該信号をトランジスタＴＲ２２０のゲートに供給する。キャパシタＣ２１３は、例えばセラミックコンデンサや容量セルであり、入力信号線Ｗ＿ＩＮＮ上に設けられ、上述したように、ノードｊを介して抵抗Ｒ２１５の他端と、補償信号線Ｗ＿ＩＣＯＭＰ（２）と、トランジスタＴＲ２２０のゲートとに接続される。
【０１５１】
差動増幅回路２１は、電流源Ｉ２１２が供給する基準電流ＩＡＭＰ１を、トランジスタＴＲ２１５及びＴＲ２１６によって所定の倍率で増幅することで出力電流ＩＯＵＴを生成し、該電流をトランジスタＴＲ２１９及びＴＲ２２０によって分流することによって、出力電流ＯＵＴＰ及びＯＵＴＮを生成する。そして、差動増幅回路２１は、該電流をそれぞれ抵抗Ｒ２１６及びＲ２１７によって電位に変換することによって、出力線Ｗ＿ＯＵＴＰ及びＷ＿ＯＵＴＮに所定の電位を与える。また、差動増幅回路２１は、斯かる構成において、トランジスタＴＲ２１９及びＴＲ２２０のゲートに入力される差動入力信号ＩＮＰ及びＩＮＮの電位差の変動を、所定の倍率で増幅することによって、差動出力信号ＯＵＴＰ及びＯＵＴＮを生成し、該信号を出力信号線Ｗ＿ＯＵＴＰ及びＷ＿ＯＵＴＮから外部に出力する。
【０１５２】
抵抗Ｒ２１４及びＲ２１５は、上述したように、差動入力信号ＩＮＰ及びＩＮＮの高周波特性の劣化を抑制するために必要であるが、トランジスタＴＲ２１９及びＴＲ２２０におけるゲート漏れ電流ＩＬＥＡＫ（２）乃至（３）による抵抗Ｒ２１４及びＲ２１５における電圧降下によって、ノードｉ及びｊの電位を低下させる働きがある。また、同様に、バイアス線Ｗ＿ＶＢ１上に設けられる図示しない配線抵抗は、トランジスタＴＲ２１６におけるゲート漏れ電流ＩＬＥＡＫ（１）による該抵抗における電圧降下によってバイアス線Ｗ＿ＶＢ１の電位を低下させることによって、上述したように出力電流ＩＯＵＴを減少させる働きがある。このため、電流補償回路１Ｊは、差動増幅回路２１において発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（３）と同じ電流量をもつ補償電流ＩＣＯＭＰ（１）乃至（３）を、それぞれノードｉ及びｊと、バイアス線Ｗ＿ＶＢ１とに供給することで、斯かる電位の降下と出力電流ＩＯＵＴの減少とを防止する。
【０１５３】
なお、本例においては、差動増幅回路２１において発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（３）を補償する手段として、電流補償回路１Ｊが適用されているが、これに限られるものではなく、例えば、上述した実施形態における、電流補償回路１乃至１Ｃや、電流補償回路ブロック１Ｈや、以降において述べる電流補償回路１における種々の変形例の何れも適用可能である。
【０１５４】
図１４は、本発明の一実施形態に係る電流補償回路を差動増幅回路に適用した回路構成の他の例を示す図である。同図に示される構成は、上述した図１３に示される構成において、電流補償回路１Ｊに代えて電流補償回路１Ｋが設けられるように構成される。
【０１５５】
電流補償回路１Ｋは上述した第１の実施形態において述べたように、基準信号線Ｗ＿ＩＲＥＦの電位をバイアス線Ｗ＿ＶＢ２の電位に近づけることで、差動増幅回路２１に対して高精度な電流補償を実現する。ここで、バイアス線Ｗ＿ＶＢＢの電位は、図示しないバイアス回路によって生成されても良いし、バイアス線Ｗ＿ＶＢＢとバイアス線Ｗ＿ＶＢ２とが接続されることによって、生成されても良い。
【０１５６】
［第６の実施形態］
図１５は、本発明の一実施形態に係る電流補償回路をチャージポンプ回路、ループフィルタ回路及び電圧制御発振回路によって構成される被補償回路に適用した回路構成の一例を示す図である。同図に示すように、本実施形態に係る被補償回路は、ループフィルタ回路２３及び電圧制御発振回路２４に対して、電流補償回路１Ａが接続されるように構成される。
【０１５７】
電流補償回路１Ａは、ループフィルタ回路２３及び電圧制御発振回路２４に接続され得る。電流補償回路１Ａは、ループフィルタ回路２３及び電圧制御発振回路２４において発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（４）と同じ電流量をもつ補償電流ＩＣＯＭＰ（１）乃至（２）を生成し、該電流を、ループフィルタ回路２３及び電圧制御発振回路２４に供給する。電流補償回路１Ａにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第１の実施形態と同じであるため、説明を省略する。
【０１５８】
チャージポンプ回路２２は、図示しない回路装置（例えば位相検出器）から供給される一対の信号ＵＰ及びＤＮに基づいて電流を生成し、チャージポンプ出力信号ＣＰＯＵＴとして、バイアス線Ｗ＿ＶＢを介して、該信号をループフィルタ回路２３に出力する。チャージポンプ回路２２は、例えばトランジスタＴＲ２２１、ＴＲ２２２、ＴＲ２２３及びＴＲ２２４を含んで構成される。
【０１５９】
トランジスタＴＲ２２１は、電圧電流変換素子として機能し、自身のゲートに入力されるバイアス線Ｗ＿ＶＢ３の電位に基づいて、出力電流ＩＣＰＰを生成し、該電流をトランジスタＴＲ２２２及びバイアス線Ｗ＿ＶＢに供給する。トランジスタＴＲ２２１は、例えばＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２１のソースは電源線ＶＤＤに接続される一方、ゲートはバイアス線Ｗ＿ＶＢ３に接続され、また、ドレインはトランジスタＴＲ２２２のソースに接続される。
【０１６０】
トランジスタＴＲ２２２は、電源スイッチとして機能し、自身のゲートに入力される信号ＵＰに基づいて、電源線ＶＤＤからバイアス線Ｗ＿ＶＢへの電流の供給のオン／オフを切り替える。トランジスタＴＲ２２２は、例えばＰＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２２のソースは上述したようにトランジスタＴＲ２２１のドレインに接続される一方、ゲートは信号線Ｗ＿ＵＰに接続され、また、ドレインはトランジスタＴＲ２２３のドレインと、後述するノードｋを介してループフィルタ回路２３における抵抗Ｒ２１８及びＲ２１９の一端と、補償信号線Ｗ＿ＩＣＯＭＰ（１）と、トランジスタＴＲ２２６のゲートとに接続される。
【０１６１】
トランジスタＴＲ２２３は、電源スイッチとして機能し、自身のゲートに入力される信号ＤＮに基づいて、バイアス線Ｗ＿ＶＢから接地線ＶＤＤへの電流の引き抜きのオン／オフを切り替える。トランジスタＴＲ２２３は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２３のソースはトランジスタＴＲ２２４のドレインに接続される一方、ゲートは信号線Ｗ＿ＤＮに接続され、また、ドレインは上述したように、トランジスタＴＲ２２２のドレインと、後述するノードｋを介してループフィルタ回路２３における抵抗Ｒ２１８及びＲ２１９の一端と、補償信号線Ｗ＿ＩＣＯＭＰ（１）と、トランジスタＴＲ２２６のゲートとに接続される。
【０１６２】
トランジスタＴＲ２２４は、電圧電流変換素子として機能し、自身のゲートに入力されるバイアス線Ｗ＿ＶＢ４の電位に基づいて、出力電流ＩＣＰＮを生成し、その結果、トランジスタＴＲ２２３及びバイアス線Ｗ＿ＶＢに流れる電流が出力電流ＩＣＰＮとして引き抜かれることになる。トランジスタＴＲ２２４は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２４のソースは接地線ＧＮＤに接続される一方、ゲートはバイアス線Ｗ＿ＶＢ４に接続され、また、ドレインは上述したように、トランジスタＴＲ２２３のソースに接続される。
【０１６３】
以上のように構成される、チャージポンプ回路２２は、信号ＵＰ及びＤＮに基づいて、出力電流ＩＣＰＰ及びＩＣＰＮをバイアス線Ｗ＿ＶＢに供給することによって、チャージポンプ出力信号ＣＰＯＵＴを生成しバイアス線Ｗ＿ＶＢを介して該信号をループフィルタ回路２３に出力する。
【０１６４】
ループフィルタ回路２３は、チャージポンプ回路２２から出力されるチャージポンプ信号ＣＰＯＵＴに対して、所定の伝達関数に従って電流電圧変換を行い、高周波ノイズ除去したのちに、該信号を、電圧制御発振回路２４に出力する。ループフィルタ回路２３は、トランジスタＴＲ２２５、２２６及び２２７と、抵抗Ｒ２１８及びＲ２１９とを含んで構成される。本例では、トランジスタＴＲ２２５乃至ＴＲ２２７が、そのリーク漏れ電流の損失が補償されるべきトランジスタである。また、本例のループフィルタ回路２３において、バイアス線Ｗ＿ＶＢ上の抵抗Ｒ２１９の一端で補償信号線Ｗ＿ＩＣＯＭＰ（１）を接続するノードをノードｋとし、他端で補償信号線Ｗ＿ＩＣＯＭＰ（２）を接続するノードをノードｌとする。なお、本実施形態においては、リーク漏れ電流の損失が補償されるべき対象として、トランジスタＴＲ２２５乃至ＴＲ２２７が適用されているが、これに限られるものではなく、例えばＭＯＳ容量素子であっても良い。
【０１６５】
トランジスタＴＲ２２５、ＴＲ２２６及び抵抗Ｒ２１８は、バイアス線Ｗ＿ＶＢにおいて、ラグリードフィルタを構成する。即ち、トランジスタＴＲ２２５はキャパシタとして機能し、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２５のドレイン及びソースは接地線ＧＮＤに接続され、ゲートは抵抗Ｒ２１８の一端に接続される。また、トランジスタＴＲ２２６は、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２６のドレイン及びソースは接地線ＧＮＤに接続され、ゲートは、抵抗Ｒ２１８の他端及びノードｋに接続される。さらに、抵抗Ｒ２１８は、例えばポリシリコン抵抗や拡散抵抗であり、その一端は、上述したように、トランジスタＴＲ２２５のゲートと接続され、他端は、ノードｋに接続される。
【０１６６】
このように構成されたラグリードフィルタは、トランジスタＴＲ２２１乃至ＴＲ２２４によってノードｋに入力されるチャージポンプ信号ＣＰＯＵＴに対して、所定の伝達関数に従って電流電圧変換を行うように機能する。
【０１６７】
なお、トランジスタＴＲ２２５及びＴＲ２２６においては、自身のゲートとドレイン、ソース及びバックゲートとの間の電位差によって、該ゲートから該ドレイン、該ソース及び該バックゲートを介して接地線ＧＮＤに、ゲート漏れ電流ＩＬＥＡＫ（１）乃至（２）が流れる。該電流に関しては後述する。
【０１６８】
トランジスタＴＲ２２７及び抵抗Ｒ２１９は、バイアス線Ｗ＿ＶＢにおいて、ローパスフィルタを構成する。即ち、トランジスタＴＲ２２７はキャパシタとして機能し、例えばＮＭＯＳトランジスタを含んで構成される。この場合、トランジスタＴＲ２２７のドレイン及びソースは接地線ＧＮＤに接続され、ゲートはノードｌを介して抵抗Ｒ２１９の他端と接続される。また、抵抗Ｒ２１９は、例えばポリシリコン抵抗や拡散抵抗である。抵抗２１９は、ノードｌを介して、電圧制御発振回路２４におけるトランジスタＴＲ２２８に接続される。
【０１６９】
このように構成されたローパスフィルタは、トランジスタＴＲ２２１乃至ＴＲ２２４によってノードｋに入力されるチャージポンプ信号ＣＰＯＵＴにおける高周波ノイズを除去する。
【０１７０】
なお、トランジスタＴＲ２２７においては、自身のゲートと、ドレイン、ソース及びバックゲートとの間の電位差によって、該ゲートから該ドレイン、該ソース及び該バックゲートを介して接地線ＧＮＤに、ゲート漏れ電流ＩＬＥＡＫ（３）が流れる。該電流に関しては後述する。
【０１７１】
上述したように、ループフィルタ回路２３は、チャージポンプ回路２２から出力されるチャージポンプ出力信号に対して、トランジスタＴＲ２２５、ＴＲ２２６及び抵抗Ｒ２１８で構成されるラグリードフィルタによって所定の伝達関数に従って電流電圧変換を行う。さらに、ループフィルタ回路２３は、トランジスタＴＲ２２７及び抵抗Ｒ２１９で構成されるローパスフィルタによって、該信号が有する高周波ノイズを除去した上で、該信号を電圧制御発振回路２４に出力する。
【０１７２】
電圧制御発振回路２４は、ループフィルタ回路２３から出力されるチャージポンプ出力信号ＣＰＯＵＴを受け、該信号の電位に応じた周波数で発振することによって、出力クロックを生成し出力する回路である。電圧制御発振回路２４は、例えば、トランジスタＴＲ２２８を含んで構成される。トランジスタＴＲ２２８は、例えばＮＭＯＳトランジスタを含んで構成される可変キャパシタである。トランジスタＴＲ２２８は、自身に入力される信号電位に応じてその容量を変動させることによって、電圧制御発振回路２４が出力する信号の発振周波数を変動させる。本例では、トランジスタＴＲ２２８が、そのリーク漏れ電流の損失が補償されるべきトランジスタである。トランジスタＴＲ２２８のドレイン及びソースはバイアス線Ｗ＿ＶＢ５に接続され、また、ゲートは、電圧制御発振回路２４における他のコンポーネントと、ノードｌを介してチャージポンプ回路２２における補償信号線Ｗ＿ＩＣＯＭＰ（１）と、抵抗Ｒ２１９の他端と、トランジスタＴＲ２２７のゲートとに接続される。バイアス線Ｗ＿ＶＢ５の電位は、例えば、電圧制御発振回路２４における図示しないバイアス回路によって生成される。なお、本実施形態においては、リーク漏れ電流の損失が補償されるべき対象として、トランジスタＴＲ２２８が適用されているが、これに限られるものではなく、例えばＭＯＳ容量素子の一例であるＭＯＳバラクタであっても良い。また、トランジスタＴＲ２２８においては、自身のゲートと、ドレイン、ソース及びバックゲートとの間の電位差によって、該ゲートから該ドレイン、該ソース及び該バックゲートに向かってゲート漏れ電流ＩＬＥＡＫ（４）が流れる。該電流に関しては後述する。
【０１７３】
上述したように、被補償回路における、ループフィルタ回路２３及び電圧制御発振回路２４において、トランジスタＴＲ２２５、ＴＲ２２６、ＴＲ２２７及びＴＲ２２８のゲートからドレイン、ソース及びバックゲートに向かって流れるゲート漏れ電流ＩＬＥＡＫ（１）乃至（４）が存在し得る。しかしながら、電流補償回路１Ａは、ゲート漏れ電流ＩＬＥＡＫ（１）及びＩＬＥＡＫ（２）の電流量の合計と同じ電流量をもつ補償電流ＩＣＯＭＰ（１）をトランジスタＴＲ２２５及びＴＲ２２６に供給し、さらに、ゲート漏れ電流ＩＬＥＡＫ（３）及びＩＬＥＡＫ（４）の電流量の合計と同じ電流量をもつ補償電流ＩＣＯＭＰ（２）をトランジスタＴＲ２２７及びＴＲ２２８に供給することによって、該トランジスタに対して電流補償を行うことができる。従って、電流補償回路１Ａは、ループフィルタ回路２３における、トランジスタＴＲ２２５、ＴＲ２２６及び抵抗Ｒ２１８で構成されるラグリードフィルタと、トランジスタＴＲ２２７及び抵抗Ｒ２１９で構成されるローパスフィルタと、電圧制御発振回路２４との誤作動や特性変動を防止することができる。
【０１７４】
なお、本例においては、被補償回路における、ループフィルタ回路２３及び電圧制御発振回路２４において発生するゲート漏れ電流ＩＬＥＡＫ（１）乃至（４）を補償する手段として、電流補償回路１Ａが適用されているが、これに限られるものではなく、例えば、上述した実施形態における、電流補償回路１乃至１Ｃや、電流補償回路ブロック１Ｈや、電流補償回路１Ｊ乃至Ｋの何れも適用可能である。
【０１７５】
図１６は、本発明の一実施形態に係る電流補償回路をチャージポンプ回路、ループフィルタ回路及び電圧制御発振回路によって構成される被補償回路に適用した回路構成の他の例を示す図である。
【０１７６】
電流補償回路ブロック１Ｈは上述したように、基準信号線Ｗ＿ＩＲＥＦの電位をバイアス線Ｗ＿ＶＢの電位に近づけることで、チャージポンプ回路２２、ループフィルタ回路２３及び電圧制御発振回路２４で構成される被補償回路に対して高精度な電流補償を実現する。ここで、バイアス線Ｗ＿ＶＢＢの電位は、図示しないバイアス回路によって生成されても良いし、バイアス線Ｗ＿ＶＢＢとノードｋとが接続されることによって、生成されても良い。
【０１７７】
電流補償回路ブロック１Ｈと、被補償回路とを含んだ構成は、ループフィルタ回路２３におけるノードｋの電位が、電流補償回路１Ｈに入力されることで、被補償回路に対する高精度な電流補償を実現する。
【０１７８】
［第７の実施形態］
図１７は、本発明の一実施形態に係る電流補償回路をＡＤコンバータに適用した回路構成の一例を示す図である。同図に示すように、本実施形態では、１つのアナログ−デジタルコンバータ（ＡＤコンバータ）２５に対して、Ｍ個の電流補償回路１Ｂと、（Ｎ−Ｍ）個の電流補償回路１Ｆとが接続される。ここで、Ｎは例えば、ＡＤコンバータ２５が出力するパラレルのデジタル信号のビット数に対応する値である。
【０１７９】
電流補償回路１Ｂは、後述するＡＤコンバータ２５におけるＮチャネルゲート入力コンパレータ２０１において発生する図示しないゲート漏れ電流ＩＬＥＡＫ（１）乃至（Ｍ）のそれぞれと同じ電流量をもつ補償電流ＩＣＯＭＰ（１）乃至（Ｍ）をそれぞれ生成し、該補償電流ＩＣＯＭＰ（１）乃至（Ｍ）を、ＡＤコンバータ２５に供給する。また、電流補償回路１Ｂは、後述するＡＤコンバータ２５における分圧回路２００からバイアス線Ｗ＿ＶＢＢの電位を得る。電流補償回路１Ｂにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第１の実施形態と同じであるため、説明を省略する。
【０１８０】
電流補償回路１Ｆは、後述するＡＤコンバータ２５におけるＰチャネルゲート入力コンパレータ２０２において発生する図示しないゲート漏れ電流ＩＬＥＡＫ（Ｍ）乃至（Ｎ）のそれぞれと同じ電流量をもつ補償電流ＩＣＯＭＰ（Ｍ）乃至（Ｎ）をそれぞれ生成し、該補償電流ＩＣＯＭＰ（Ｍ）乃至（Ｎ）を、ＡＤコンバータ２５に供給する。また、電流補償回路１Ｆは、後述するＡＤコンバータ２５における分圧回路２００からバイアス線Ｗ＿ＶＢＢの電位を得る。電流補償回路１Ｆにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第２の実施形態と同じであるため、説明を省略する。
【０１８１】
ＡＤコンバータ２５は、例えば、分圧回路２００と、Ｎチャネルゲート入力コンパレータ２０１と、Ｐチャネルゲート入力コンパレータ２０２とを含んで構成され、シリアルのアナログ信号ＡＩＮをパラレルのデジタル信号ＤＯＵＴ（１）乃至（Ｎ）に変換する。また、ＡＤコンバータ２５は、Ｎチャネルゲート入力コンパレータ２０１と、Ｐチャネルゲート入力コンパレータ２０２において発生する図示しないゲート漏れ電流ＩＬＥＡＫを、電流補償回路１Ｂ及び１Ｆから供給される補償電流ＩＣＯＭＰによって補償する。
【０１８２】
分圧回路２００は、例えば複数の抵抗Ｒ２２０及びＲ２２１を含んで構成される。分圧回路２００は、バイアス信号ＶＢを生成し、該信号をＮチャネルゲート入力コンパレータ及びＰチャネル入力コンパレータの非反転入力端子“＋”に出力する。また、分圧回路２００は、バイアス線Ｗ＿ＶＢＢの電位を生成し、該信号を電流補償回路１Ｂ及び１Ｆに出力する。さらに、分圧回路２００は、電流補償回路１Ｂ及び１Ｆから補償電流ＩＣＯＭＰを受け、補償信号線Ｗ＿ＩＣＯＭＰを介して、Ｎチャネルゲート入力コンパレータ２０１及びＰチャネルゲート入力コンパレータ２０２の非反転入力端子“＋”に供給する。
【０１８３】
抵抗Ｒ２２０は、例えばポリシリコン抵抗や拡散抵抗である。抵抗Ｒ２２０（１）乃至（Ｎ＋１）は、電源線ＶＲＥＦと接地線ＧＮＤとを結ぶ信号線上において直列に接続される。具体的には、抵抗Ｒ２２０（１）乃至（Ｎ＋１）のそれぞれの間のノードには、対応するバイアス線Ｗ＿ＶＢＢが接続される。
【０１８４】
抵抗Ｒ２２０（１）乃至（Ｎ＋１）は、電源線ＶＲＥＦの電位を分圧することによって、バイアス線Ｗ＿ＶＢＢ（１）乃至（Ｎ）の電位を生成する。バイアス線Ｗ＿ＶＢＢ（１）乃至（Ｍ）の電位はそれぞれ電流補償回路１Ｂ（１）乃至（Ｍ）に、バイアス線Ｗ＿ＶＢＢ（Ｍ＋１）乃至（Ｎ）の電位はそれぞれ電流補償回路１Ｆ（１）乃至（Ｎ―Ｍ）に供給される。
【０１８５】
抵抗Ｒ２２１は、例えばポリシリコン抵抗や拡散抵抗である。抵抗Ｒ２２１は、抵抗Ｒ２２０が設けられている信号線とは別の、電源線ＶＲＥＦと接地線ＧＮＤとを結ぶ信号線上において直列に接続される。具体的には、抵抗Ｒ２２１（１）乃至（Ｎ＋１）のそれぞれの間のノードには、対応する補償信号線Ｗ＿ＩＣＯＰＭが接続される。
【０１８６】
抵抗Ｒ２２１（１）乃至（Ｎ＋１）は、電源線ＶＲＥＦの電位を分圧することによって、バイアス信号ＶＢ（１）乃至（Ｎ）を生成する。バイアス信号ＶＢ（１）乃至（Ｍ）は、それぞれＮチャネルゲート入力コンパレータ２０１（１）乃至（Ｍ）の非反転入力端子“＋”に、バイアス信号ＶＢ（Ｍ＋１）乃至（Ｎ）はそれぞれＰチャネルゲート入力コンパレータ２０２（１）乃至（Ｎ―Ｍ）の非反転入力端子“＋”に、補償信号線Ｗ＿ＩＣＯＭＰ（１）乃至（Ｎ）を介して、出力される。
【０１８７】
Ｎチャネルゲート入力コンパレータ２０１は、例えばＮＭＯＳトランジスタ（図示せず）を含んで構成される。Ｎチャネルゲート入力コンパレータ２０１は、反転入力端子“−”に入力されるアナログ入力信号ＡＩＮの電位と、非反転入力端子“＋”に入力されるバイアス信号ＶＢの電位とを比較し、該比較結果に基づいてデジタル出力信号ＤＯＵＴを生成し出力する。また、Ｎチャネルゲート入力コンパレータ２０１においては、図示しないＮＭＯＳトランジスタにおいて、そのゲートからソース及びバックゲートに向かってゲート漏れ電流ＩＬＥＡＫが流れる。
【０１８８】
Ｐチャネルゲート入力コンパレータ２０２は、例えばＰＭＯＳトランジスタ（図示せず）を含んで構成される。Ｐチャネルゲート入力コンパレータ２０２は、反転入力端子“−”に入力されるアナログ入力信号ＡＩＮの電位と、非反転入力端子“＋”に入力されるバイアス信号ＶＢの電位とを比較し、該比較結果に基づいてデジタル出力信号ＤＯＵＴを生成し出力する。また、Ｐチャネルゲート入力コンパレータ２０２においては、図示しないＰＭＯＳトランジスタにおいて、そのソース及びバックゲートからゲートに向かってゲート漏れ電流ＩＬＥＡＫが流れる。
【０１８９】
上述したような、電流補償回路１Ｂ及び１ＦとＡＤコンバータ２５とを含んだ構成においては、電流補償回路１Ｂ及び１ＦがＡＤコンバータ２５に対して補償電流ＩＣＯＭＰを供給することによって、ＡＤコンバータ２５における、Ｎチャネルゲート入力コンパレータ２０１及びＰチャネルゲート入力コンパレータ２０２のゲート漏れ電流ＩＬＥＡＫに起因する、アナログ−デジタル特性の劣化を防止することができる。
【０１９０】
なお、本例においては、ＡＤコンバータ２５において発生するゲート漏れ電流ＩＬＥＡＫを補償する手段として、電流補償回路１Ｂ及び１Ｆが適用されているが、これに限られるものではなく、例えば、上述した実施形態における、電流補償回路１乃至１Ｋの何れも適用可能である。
【０１９１】
図１８は、本発明の一実施形態に係る電流補償回路をＡＤコンバータに適用した回路構成の他の例を示す図である。同図に示すように、本実施形態では、ＡＤコンバータ２５に対して、Ｎ個の電流補償回路ブロック１Ｈ及び１Ｉが接続される。
【０１９２】
電流補償回路ブロック１Ｈは後述するＡＤコンバータ２５Ａにおけるレイルツーレイル入力コンパレータ２０３において発生する図示しないゲート漏れ電流ＩＬＥＡＫＮ（１）乃至（Ｎ）のそれぞれと同じ電流量をもつ補償電流ＩＣＯＭＰ（１）乃至（Ｎ）をそれぞれ生成し、該補償電流ＩＣＯＭＰ（１）乃至（Ｎ）を、ＡＤコンバータ２５Ａに供給する。また、電流補償回路ブロック１Ｈは、後述するＡＤコンバータ２５Ａにおける分圧回路２００からバイアス線Ｗ＿ＶＢＢの電位を得る。電流補償回路ブロック１Ｈにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第１の実施形態と同じであるため、説明を省略する。
【０１９３】
電流補償回路ブロック１Ｈは後述するＡＤコンバータ２５Ａにおけるレイルツーレイル入力コンパレータ２０３において発生する図示しないゲート漏れ電流ＩＬＥＡＫＰ（１）乃至（Ｎ）のそれぞれと同じ電流量をもつ補償電流ＩＣＯＭＰ（１）乃至（Ｎ）をそれぞれ生成し、該補償電流ＩＣＯＭＰ（１）乃至（Ｎ）を、ＡＤコンバータ２５Ａに供給する。また、電流補償回路１Ｉは、後述するＡＤコンバータ２５Ａにおける分圧回路２００からバイアス線Ｗ＿ＶＢＢの電位を得る。電流補償回路ブロック１Ｈにおける各コンポーネントの機能及び構成の詳細に関しては、上述した第１の実施形態と同じであるため、説明を省略する。
【０１９４】
ＡＤコンバータ２５Ａは、例えばアナログ−デジタルコンバータであり、例えば、分圧回路２００と、レイルツーレイル入力コンパレータ２０３とを含んで構成され、シリアルのアナログ信号ＡＩＮをパラレルのデジタル信号ＤＯＵＴ（１）乃至（Ｎ）に変換する。また、ＡＤコンバータ２５Ａは、レイルツーレイル入力コンパレータ２０３において発生する図示しないゲート漏れ電流ＩＬＥＡＫＮ及びＩＬＥＡＫＰを、電流補償回路ブロック１Ｈ及び１Ｉから供給される補償電流ＩＣＯＭＰによって補償する。
【０１９５】
分圧回路２００は、例えば複数の抵抗Ｒ２２０及びＲ２２１を含んで構成される。分圧回路２００は、バイアス信号ＶＢを生成し、該信号をレイルツーレイル入力コンパレータの非反転入力端子“＋”に出力する。また、分圧回路２００は、バイアス線Ｗ＿ＶＢＢの電位を生成し、該信号を電流補償回路ブロック１Ｈ及び１Ｉに出力する。さらに、分圧回路２００は、電流補償回路ブロック１Ｈ及び１Ｉから補償電流ＩＣＯＭＰを受け、補償信号線Ｗ＿ＩＣＯＭＰを介して、レイルツーレイル入力コンパレータ２０３の非反転入力端子“＋”に供給する。
【０１９６】
抵抗Ｒ２２０は、例えばポリシリコン抵抗や拡散抵抗である。抵抗Ｒ２２０（１）乃至（Ｎ＋１）は、電源線ＶＲＥＦの電位を分圧することによって、バイアス線Ｗ＿ＶＢＢ（１）乃至（Ｎ）の電位を生成する。該電位は、それぞれ電流補償回路ブロック１Ｈ（１）乃至（Ｎ）及び１Ｉ（１）乃至（Ｎ）に供給される。抵抗Ｒ２２０の構成に関しては、上述した第７の実施形態と同じであるため、その説明を省略する。
【０１９７】
抵抗Ｒ２２１は、例えばポリシリコン抵抗や拡散抵抗である。抵抗Ｒ２２１（１）乃至（Ｎ＋１）は、電源線ＶＲＥＦの電位を分圧することによって、バイアス信号ＶＢ（１）乃至（Ｎ）を生成する。該信号は、それぞれレイルツーレイツ入力コンパレータ２０３（１）乃至（Ｎ）の非反転入力端子“＋”に、補償信号線Ｗ＿ＩＣＯＭＰ（１）乃至（Ｎ）を介して、出力される。抵抗Ｒ２２１の構成に関しては、上述した第７の実施形態と同じであるため、その説明を省略する。
【０１９８】
レイルツーレイル入力コンパレータ２０３は、上述した第３の実施形態における被補償回路２Ｂの構成の一例であり、例えば少なくとも一つのＰＭＯＳトランジスタとＮＭＯＳトランジスタ（図示せず）とを含んで構成される。該トランジスタのゲートは、互いのゲートと、非反転入力端子“＋”とに接続され、ドレイン及びソースは、該コンパレータにおける他のコンポーネントに接続される。レイルツーレイル入力コンパレータは、反転入力端子“−”に入力されるアナログ入力信号ＡＩＮの電位と、非反転入力端子“＋”に入力されるバイアス信号ＶＢの電位とを比較し、該比較結果に基づいてデジタル出力信号ＤＯＵＴを生成し出力する。また、レイルツーレイル入力コンパレータ２０３は、被補償回路２Ｂと同様に、該ＮＭＯＳトランジスタにおいて、そのゲートからソース及びバックゲートに向かってゲート漏れ電流ＩＬＥＡＫＮが流れ、該ＰＭＯＳトランジスタにおいて、そのソース及びバックゲートからゲートに向かってゲート漏れ電流ＩＬＥＡＫＰが流れる。
【０１９９】
上述したような電流補償回路ブロック１Ｈ及び１ＩとＡＤコンバータ２５Ａとを含んだ構成においては、電流補償回路ブロック１Ｈ及び１Ｉは、ＡＤコンバータ２５Ａに対して補償電流ＩＣＯＭＰを供給することで、ＡＤコンバータ２５Ａにおける、レイツーレイル入力コンパレータ２０３のゲート漏れ電流ＩＬＥＡＫＮ及びＩＬＥＡＫＰに起因する、アナログ−デジタル特性の劣化を防止することができる。
【０２００】
なお、本例においては、ＡＤコンバータ２５Ａにおいて発生するゲート漏れ電流ＩＬＥＡＫを補償する手段として、電流補償回路ブロック１Ｈ及び１Ｉが適用されているが、これに限られるものではなく、例えば、上述した実施形態における、電流補償回路１乃至１Ｋの何れも適用可能である。
【０２０１】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０２０２】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０２０３】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０２０４】
本発明は、半導体集積回路の分野に広く利用することができる。
【符号の説明】
【０２０５】
１…電流補償回路
２…被補償回路
２０…カスコードアンプ
２１…差動増幅回路
２２…チャージポンプ回路
２３…ループフィルタ回路
２４…電圧制御発振回路
２５…ＡＤコンバータ
２００…分圧回路
２０１…Ｎチャネルゲート入力コンパレータ
２０２…Ｐチャネルゲート入力コンパレータ
２０３…レイルツーレイル入力コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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