(57)【要約】      （修正有）【課題】チップ面積の増加を抑制することのできる半導体記憶装置を提供する。【解決手段】複数の第１配線、第１配線に交差するように延びる複数の第２配線、及び第１配線と第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイＭＡ０〜ＭＡ７と、第１配線を選択するための第１選択トランジスタを含む第１選択トランジスタ層ＢＨＵと、第２配線を選択するための第２選択トランジスタを含む第２選択トランジスタ層ＷＨＵと、基板上に設けられ、メモリセルに印加する電圧を制御する周辺回路を含む周辺回路層ＰＣＬとを備える。第１選択トランジスタ層ＢＨＵは、基板に垂直な方向において、メモリセルアレイＭＡ０〜ＭＡ７より下層に形成されている。第２選択トランジスタ層ＷＨＵは、基板に垂直な方向において、メモリセルアレイＭＡ０〜ＭＡ７より上層に形成されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、
前記第１配線を選択するための第１選択トランジスタを含む第１選択トランジスタ層と、
前記第２配線を選択するための第２選択トランジスタを含む第２選択トランジスタ層と、
前記基板上に設けられ、前記メモリセルに印加する電圧を制御する周辺回路を含む周辺回路層とを備え、
前記第１選択トランジスタ層は、前記基板に垂直な方向において、前記メモリセルアレイより下層に形成されており、
前記第２選択トランジスタ層は、前記基板に垂直な方向において、前記メモリセルアレイより上層に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１選択トランジスタと、前記第２選択トランジスタとは、異なる構造を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２選択トランジスタは、バックゲート型のトランジスタである
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２選択トランジスタのチャネル領域は、ＩｎＧａＺｎＯにより形成されている
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイと前記第１選択トランジスタ層との間に前記第１配線と前記第１選択トランジスタとを接続する配線が設けられる第１配線層と、
前記メモリセルアレイと前記第２選択トランジスタ層との間に前記第２配線と前記第２選択トランジスタとを接続する配線が設けられる第２配線層とをさらに備える
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
このような高密度メモリセルアレイでは、メモリセルアレイに含まれるビット線及びワード線を選択するための選択トランジスタが多く必要になる。そのため、ビット線及びワード線を選択するための選択トランジスタを配置する領域も増加し、全体のチップ面積が増加してしまうおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−６５３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施の形態は、チップ面積の増加を抑制することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第１配線を選択するための第１選択トランジスタを含む第１選択トランジスタ層と、前記第２配線を選択するための第２選択トランジスタを含む第２選択トランジスタ層と、前記基板上に設けられ、前記メモリセルに印加する電圧を制御する周辺回路を含む周辺回路層とを備える。前記第１選択トランジスタ層は、前記基板に垂直な方向において、前記メモリセルアレイより下層に形成されている。前記第２選択トランジスタ層は、前記基板に垂直な方向において、前記メモリセルアレイより上層に形成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１及びその周辺回路の回路図である。
【図５】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の別の構成例を示す。
【図６】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の別の構成例を示す。
【図７】第１の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す斜視図である。
【図８】第１の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【図９】第１の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【図１０】比較例の半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【図１１】比較例の半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【図１２】第２の実施の形態に係る半導体記憶装置の選択トランジスタの構成を示す断面図である。
【図１３】第２の実施の形態に係る半導体記憶装置の選択トランジスタの構成を示す断面図である。
【図１４】他の例の半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【図１５】他の例の半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてビット線ＢＬ０〜ＢＬ２が、図示しない基板の表面に平行なＸ方向に配設される。ビット線ＢＬと交差するように複数本の第２の配線としてワード線ＷＬ０〜ＷＬ２が、図示しない基板の表面に平行なＹ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。この電極ＥＬ２に用いられる金属元素のイオンが、可変抵抗素子ＶＲ中に移動して、伝導フィラメントを形成する。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
【００１４】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
【００１５】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端は、ビット線選択トランジスタＱＢｉ（ｉ＝０〜２）を介して、カラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端は、ワード線選択トランジスタＱＷｉ（ｉ＝０〜２）を介して、ロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。ビット線選択トランジスタＱＢｉ（ｉ＝０〜２）のゲート電極には、各ビット線ＢＬを選択するビット線選択信号ＢＳｉ（ｉ＝０〜２）が供給されている。ワード線選択トランジスタＱＷｉ（ｉ＝０〜２）のゲート電極には、各ワード線ＷＬを選択するワード線選択信号ＷＳｉ（ｉ＝０〜２）が供給されている。
【００１６】
このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
【００１７】
［積層メモリセルアレイの例］
また、図５に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図６は、図５のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ビット線ＢＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ワード線ＷＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ビット線ＢＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。
【００１８】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群ＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、メモリセル群ＭＡＴ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００１９】
［積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成］
次に、本実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路の構成について説明する。図７は、積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成を示す斜視図である。
【００２０】
本実施の形態では、メモリセルアレイ１は、図５及び図６を用いて説明した積層メモリセルアレイとして構成されているものとする。図７に示すように、本実施の形態では、セルアレイ層ＭＡ０〜ＭＡ７の８つのセルアレイ層が設けられている。図８においては、容易に理解しやすいように、セルアレイ層ＭＡ０〜ＭＡ７がそれぞれ分離されて図示されているが、各セルアレイ層ＭＡ０〜ＭＡ７は、図５及び図６を用いて説明したように、ビット線ＢＬ又はワード線ＷＬを介して積層されている。
【００２１】
セルアレイ層ＭＡ０〜ＭＡ７のＺ方向の下層には、配線層ＢＬＬと、ビット線選択トランジスタＱＢが形成されるビット線選択トランジスタ層ＢＨＵとが設けられている。セルアレイ層ＭＡ０〜ＭＡ７のＺ方向の上層には、配線層ＷＬＬと、ワード線選択トランジスタＱＷが形成されるワード線選択トランジスタ層ＷＨＵとが設けられている。
【００２２】
ビット線選択トランジスタＱＢが形成されるビット線選択トランジスタ層ＢＨＵの下層には、半導体基板上に形成されたカラム系周辺回路２ａ及びロウ系周辺回路３ａを含む周辺回路層ＰＣＬが設けられている。
【００２３】
次に、このように形成された積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬを接続する配線について説明する。図８は、図７に示す積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬのＸ方向に沿う断面図である。図９は、図７に示す積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬのＹ方向に沿う断面図である。
【００２４】
図８に示すように、Ｘ方向に沿う断面では、ビット線ＢＬから配線層ＢＬＬを介して、ビット線選択トランジスタ層ＢＨＵへと接続するための配線Ｌ１が形成されている。セルアレイ層ＭＡに設けられたビット線ＢＬは、それぞれ独立に、配線層ＢＬＬに設けられる配線Ｌ１へと接続される。配線層ＢＬＬの配線Ｌ１は、ビット線選択トランジスタ層ＢＨＵに設けられるビット線選択トランジスタＱＢ（図示略）へと接続される。ビット線選択トランジスタ層ＢＨＵに設けられるビット線選択トランジスタＱＢのゲート電極又はドレイン電極の一方（例えば本実施の形態の場合では、ドレイン電極）は、配線Ｌ２を介して、周辺回路層ＰＣＬへと接続される。
【００２５】
また、図８に示すように、Ｘ方向に沿う断面では、ワード線選択トランジスタ層ＷＨＵに設けられるワード線選択トランジスタＱＷ（図示略）のゲート電極又はドレイン電極の一方（例えば本実施の形態の場合では、ドレイン電極）から、周辺回路層ＰＣＬへと接続される配線Ｌ３も形成されている。
【００２６】
図９に示すように、Ｙ方向に沿う断面では、ワード線ＷＬから配線層ＷＬＬを介して、ワード線選択トランジスタ層ＷＨＵへと接続するための配線Ｌ４が形成されている。セルアレイ層ＭＡ０、ＭＡ３、ＭＡ４、ＭＡ７に設けられたワード線ＷＬは、共通に、配線層ＷＬＬに設けられる配線Ｌ４へと接続される。また、セルアレイ層ＭＡ１、ＭＡ２、ＭＡ５、ＭＡ６に設けられたワード線ＷＬは、共通に、配線層ＷＬＬに設けられる配線Ｌ４へと接続される。配線層ＷＬＬの配線Ｌ４は、ワード線選択トランジスタ層ＷＨＵに設けられるワード線選択トランジスタＱＷ（図示略）へと接続される。ワード線選択トランジスタ層ＷＨＵに設けられるワード線選択トランジスタＱＷのゲート電極又はドレイン電極の一方（例えば本実施の形態の場合では、ゲート電極）は、配線Ｌ３を介して、周辺回路層ＰＣＬへと接続される。
【００２７】
また、図９に示すように、Ｙ方向に沿う断面では、ビット線選択トランジスタ層ＢＨＵに設けられるビット線選択トランジスタＱＢ（図示略）のゲート電極又はドレイン電極の一方（例えば本実施の形態の場合では、ゲート電極）から、周辺回路層ＰＣＬへと接続される配線Ｌ２も形成されている。
【００２８】
［効果］
このように構成された本実施の形態に係る積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の効果について、比較例を参照して説明する。図１０及び図１１は、比較例に係る半導体記憶装置の構成を示す断面図である。図１０及び図１１は、図８及び図９に対応する断面を示している。
【００２９】
図１０及び図１１に示すように、比較例の半導体記憶装置は、配線層ＷＬＬ及びワード線選択トランジスタ層ＷＨＵも積層メモリセルアレイのＺ方向の下層に設けられている点において、上述の実施の形態と異なる。
【００３０】
比較例の半導体記憶装置のように、配線層ＷＬＬ及びワード線選択トランジスタ層ＷＨＵも積層メモリセルアレイ１のＺ方向の下層に設けられていると、ワード線ＷＬから配線層ＷＬＬへとつながる配線Ｌ４と、ビット線選択トランジスタ層ＢＨＵから周辺回路層ＰＣＬへとつながる配線Ｌ２とが交差してしまう（図１１参照）。この場合、適切に配線を接続することができない。
【００３１】
一方、本実施の形態に係る積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬの構成によれば、各配線Ｌ１〜Ｌ４は交差することなく周辺回路層ＰＣＬに接続することができる。この構成により、周辺回路層ＰＣＬにはビット線選択トランジスタＱＢ及びワード線選択トランジスタＱＷを形成する必要がなくなり、周辺回路層ＰＣＬの面積を縮小することができる。その結果、半導体記憶装置全体としてのチップ面積の増加を抑制することができる。
【００３２】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１２及び図１３を参照して説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の半導体記憶装置は、ビット線選択トランジスタＱＢとワード線選択トランジスタＱＷとを、異なる構造のトランジスタで形成する。以下、図１２及び図１３を参照して、本実施の形態に係る半導体記憶装置の構成を説明する。
【００３３】
［選択トランジスタの構成］
本実施の形態でも、ワード線選択トランジスタ層ＷＨＵは、積層メモリセルアレイ１の上層に設けられており、ビット線選択トランジスタ層ＢＨＵは、積層メモリセルアレイ１の下層に設けられている。ワード線選択トランジスタＱＷ及びビット線選択トランジスタＱＢは、このワード線選択トランジスタ層ＷＨＵ及びビット線選択トランジスタ層ＢＨＵの内部にそれぞれ形成される。本実施の形態では、積層メモリセルアレイ１の上下に基づいて、ワード線選択トランジスタＱＷとビット線選択トランジスタＱＢとを、異なる構造のトランジスタで形成する。
【００３４】
図１２は、本実施の形態に係る半導体記憶装置のワード線選択トランジスタＱＷの構成を示す断面図である。図１３は、本実施の形態に係る半導体記憶装置のビット線選択トランジスタＱＢの構成を示す断面図である。
【００３５】
図１２に示すように、ワード線選択トランジスタＱＷはバックゲート型のトランジスタとして形成されている。図１２に示すように、ガラス基板１１上にトランジスタ用の下面コーティング１２が形成されている。下面コーティング１２上にゲート電極１３が形成されている。このゲート電極１３を覆うように例えばシリコン酸化膜からなるゲート絶縁膜１４が形成されている。このゲート絶縁膜１４上には、アモルファス状のインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の酸化物（ＩｎＧａＺｎＯ）からなるチャネル領域１７が形成されている。このチャネル領域１７の両側にソース／ドレイン金属層１５、１６が形成されている。また、チャネル領域１７上には、トランジスタ作成時のエッチングストッパ膜１８が形成されており、このエッチングストッパ膜１８を用いたエッチングにより、ソース／ドレイン金属層１５、１６が分離されている。
【００３６】
図１３に示すように、ビット線選択トランジスタＱＢは通常のＭＯＳＦＥＴとして形成されている。図１３に示すように、シリコン基板２１のチャネル領域２３上に不純物を拡散することによりソース／ドレイン拡散層２２が形成されている。隣接した二つのソース／ドレイン拡散層２２の間のチャネル領域２３上には、ゲート絶縁膜２４及び側壁絶縁膜２７を介してゲート電極２５が形成されている。このソース／ドレイン拡散層２２、ゲート絶縁膜２４、側壁絶縁膜２７、ゲート電極２５によりビット線選択トランジスタＱＢが構成される。ゲート電極２５、ソース／ドレイン拡散層２２の上面には、電気抵抗を低減させるためのシリサイド層２６が形成されている。
【００３７】
［効果］
本実施の形態に係る半導体記憶装置でも、周辺回路層ＰＣＬにはビット線選択トランジスタＱＢ及びワード線選択トランジスタＱＷを形成する必要がなくなり、周辺回路層ＰＣＬの面積を縮小することができる。その結果、半導体記憶装置全体としてのチップ面積の増加を抑制することができる。
【００３８】
また、本実施の形態の半導体記憶装置によれば、積層メモリセルアレイ１及び配線層ＷＬＬの上層に形成されるワード線選択トランジスタＱＷをバックゲート型のトランジスタとしている。配線層ＷＬＬの上に通常のＭＯＳＦＥＴを形成した場合、トランジスタが配線層ＷＬＬからの電位の影響により基板バイアス効果を受ける可能性があり、その結果駆動電流が減少するおそれがある。しかし、配線層ＷＬＬの上層に形成されるワード線選択トランジスタＱＷをバックゲート型のトランジスタとした場合、チャネル領域１７の下にゲート電極１３が存在するため、基板バイアス効果を受けることがない。その結果、ワード線選択トランジスタＱＷを介して、正確な電圧がワード線ＷＬへと印加される。
【００３９】
そして、積層メモリセルアレイ１及び配線層ＷＬＬの上層に形成されるワード線選択トランジスタＱＷを形成する際には、積層メモリセルアレイ１や、その他の構成に悪影響を与えないために、低温プロセスで製造する必要がある。ＩｎＧａＺｎＯは、プロセス温度が３５０℃程度であり、ポリシリコンのプロセス温度（６００℃）より低い。ワード線選択トランジスタＱＷを、ＩｎＧａＺｎＯを用いたバックゲート型トランジスタとすれば、ワード線選択トランジスタＱＷを低温プロセスで製造することが可能になる。そのため、ワード線選択トランジスタＱＷの製造工程における、積層メモリセルアレイ１や、その他の構成に対する悪影響を低減できる。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４１】
例えば、上述の実施の形態では、積層メモリセルアレイ１のＺ方向の上層に配線層ＷＬＬ及びワード線選択トランジスタ層ＷＨＵを形成し、積層メモリセルアレイ１のＺ方向の下層に配線層ＢＬＬ及びビット線選択トランジスタ層ＢＨＵを形成していた。この配線層ＷＬＬ及びワード線選択トランジスタ層ＷＨＵと、配線層ＢＬＬ及びビット線選択トランジスタ層ＢＨＵとの上下関係は入れ替えることが可能である。
【００４２】
図１４は、他の例の積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬのＸ方向に沿う断面図である。図１５は、他の例の積層メモリセルアレイ１、選択トランジスタ層ＢＨＵ、ＷＨＵ及び周辺回路層ＰＣＬのＹ方向に沿う断面図である。
【００４３】
図１４及び図１５に示すように、セルアレイ層ＭＡ０〜ＭＡ７のＺ方向の上層には、配線層ＢＬＬと、ビット線選択トランジスタＱＢが形成されるビット線選択トランジスタ層ＢＨＵとが設けられている。セルアレイ層ＭＡ０〜ＭＡ７のＺ方向の下層には、配線層ＷＬＬと、ワード線選択トランジスタＱＷが形成されるワード線選択トランジスタ層ＷＨＵとが設けられている。
【００４４】
このような構成によっても、各配線Ｌ１〜Ｌ４は交差することなく周辺回路層ＰＣＬに接続することができる。この構成により、周辺回路層ＰＣＬにはビット線選択トランジスタＱＢ及びワード線選択トランジスタＱＷを形成する必要がなくなり、周辺回路層ＰＣＬの面積を縮小することができる。その結果、半導体記憶装置全体としてのチップ面積の増加を抑制することができる。
【符号の説明】
【００４５】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＥＬ・・・電極。
【図１】
2015153974.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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