(57)【要約】【課題】より小型化を図ることができる。【解決手段】固体撮像素子は、半導体基板の裏面側から照射される光により光電変換を行う光電変換膜を備える。また、画素ごとに、半導体基板の裏面において光電変換膜に接するように電荷蓄積層が形成され、電荷蓄積層から半導体基板の表面の近傍まで延在するように転送経路部が形成され、半導体基板の裏面側の近傍に、転送経路部から電荷転送ゲートを介してメモリ部が配置される。そして、光電変換膜は、半導体基板の裏面に高遮光性の材料を積層して形成される。本技術は、例えば、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサに適用できる。【選択図】図２
2015153962.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がアレイ状に配置される半導体基板と、
前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
を備え、
前記画素ごとに、
前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
を有し、
前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
固体撮像素子。
【請求項２】
前記転送経路部は、前記電荷蓄積層から前記半導体基板の前記第２の面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記半導体基板を平面的に見たときに、前記転送経路部は前記電荷蓄積層よりも小面積に形成される
請求項１に記載の固体撮像素子。
【請求項４】
前記画素ごとに、前記半導体基板の前記第２の面側の近傍に、前記転送経路部から電荷転送ゲートを介して配置され、前記電荷蓄積層から転送された前記電荷が前記画素から読み出されるまで前記電荷を保持するメモリ部をさらに有する
請求項１に記載の固体撮像素子。
【請求項５】
前記画素ごとに、前記半導体基板の前記第１の面に、前記転送経路部から排出ゲートを介して、前記転送経路部に対して前記メモリ部が形成されている側とは異なる側に配置されるオーバーフロードレインをさらに有する
請求項４に記載の固体撮像素子。
【請求項６】
前記画素を駆動する駆動回路をさらに備え、
前記駆動回路は、複数の前記画素それぞれが有する前記排出ゲートを略同一のタイミングで駆動させ、前記電荷蓄積層に蓄積されている電荷を一斉に前記オーバーフロードレインに排出する
請求項５に記載の固体撮像素子。
【請求項７】
前記転送経路部から前記メモリ部に電荷を転送する前記電荷転送ゲートのカットオフ電位よりも、前記転送経路部から前記オーバーフロードレインに電荷を排出する前記排出ゲートのカットオフ電位が低く形成される
請求項５に記載の固体撮像素子。
【請求項８】
前記光電変換膜は、前記半導体基板と格子整合した化合物により形成される膜である
請求項１に記載の固体撮像素子。
【請求項９】
前記光電変換膜は、シリサイドにより形成される膜である
請求項１に記載の固体撮像素子。
【請求項１０】
前記光電変換膜は、有機物により形成される膜である
請求項１に記載の固体撮像素子。
【請求項１１】
前記半導体基板および前記光電変換膜の間に、不純物の拡散を抑制するバッファ層をさらに備える
請求項１に記載の固体撮像素子。
【請求項１２】
前記電荷蓄積層および前記メモリ部の間に、前記電荷蓄積層および前記メモリ部を構成する不純物とは異なる不純物濃度の濃いピニング層が形成される
請求項５に記載の固体撮像素子。
【請求項１３】
前記電荷蓄積層および前記ピニング層は、前記半導体基板を構成するシリコン基板に形成され、
前記メモリ部は、前記シリコン基板の表面に対してシリコンをエピタキシャル成長させることによって形成されるエピタキシャル層に形成される
請求項１２に記載の固体撮像素子。
【請求項１４】
前記メモリ部は、前記半導体基板の表面近傍から前記ピニング層に接するまで延伸して形成される
請求項１２に記載の固体撮像素子。
【請求項１５】
前記メモリ部から電荷を読み出すための電極が、前記メモリ部の側面に接するように前記半導体基板の表面から内部に向かって延伸して形成される
請求項５に記載の固体撮像素子。
【請求項１６】
前記メモリ部の側面を覆うように前記ピニング層の一部が前記半導体基板の表面側に向かって延伸するように形成される
請求項１２に記載の固体撮像素子。
【請求項１７】
前記ピニング層の一部が前記メモリ部および前記転送経路部を分離するように形成される
請求項１６に記載の固体撮像素子。
【請求項１８】
前記画素は、前記メモリ部を有する面内に形成される素子の中で前記メモリ部が最大面積を有するレイアウトで構成される
請求項５に記載の固体撮像素子。
【請求項１９】
複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、
前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する
固体撮像素子の製造方法において、
前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、
前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、
前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、
前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成する
ステップを含む製造方法。
【請求項２０】
複数の画素がアレイ状に配置される半導体基板と、
前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
を備え、
前記画素ごとに、
前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
を有し、
前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より小型化を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
【０００３】
また、近年では、半導体基板に対してトランジスタや配線層などが積層される表面に対して反対側の面となる裏面側からＰＤに光を照射する裏面照射型のCMOSイメージセンサが多く利用されている。
【０００４】
一般的に、CMOSイメージセンサでは、画素の行ごとに順次、ＰＤからＦＤ（Floating Diffusion：フローティングディフュージョン）部に電荷を転送するローリングシャッタ方式により画像が撮像される。これに対し、近年、全ての画素から一斉に、ＰＤからＦＤ部に電荷を転送するグローバルシャッタ方式により画像を撮像することができるCMOSイメージセンサの開発が進められている。
【０００５】
また、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサにおいて、半導体基板上に光電変換部と遮光性を兼ねた新規膜材料（例としてCIGS:CuInGaS2)を積層する構造が開発されている。この構造では、光電変換膜側表面に、光電変換膜にて発生した電荷を貯める電荷蓄積部を形成し、半導体基板の配線層側表面にはメモリ部および信号処理トランジスタを形成することによって、面積効率を向上させることが行われている。そして、例えば、電荷蓄積部からメモリ部に電荷を転送するのに、縦型のトランジスタが利用される（特許文献１参照）。
【０００６】
ところで、このような縦型のトランジスタを１つ用いる構成でグローバルシャッタ動作を実現することは可能であるが、メモリ部の電荷を順次読出し後に、ＦＤ部およびメモリ部を介してグローバルリセットを行う構成となっている。この構成によって、フレームレートが低下することになる。一方、フレームレートを向上させるためには、２つの縦型トランジスタを備える必要があることより、CMOSイメージセンサの面積効率が低下することになる。さらに、電荷蓄積部が飽和時、電荷を逃がすパスを配線層側電源、もしくは隣接画素へ作成する必要があり、飽和電荷量がばらついたり、面積効率が低下したりするといったことが懸念される。
【０００７】
また、特許文献２には、半導体基板内におけるＺ軸方向の上主面側にフォトダイオードが設けられ、半導体基板内におけるＺ軸方向の下主面側に蓄積ダイオードが設けられた固体撮像装置が開示されている。また、特許文献３には、読出し回路やｎ型不純物領域などへ入射する入射光を遮光するように光電変換膜が形成された固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１３／０８８９８３号パンフレット
【特許文献２】特開２０１２−２０４５２４号公報
【特許文献３】特開２０１２−４４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサにおいて、特許文献２または３に開示されている構成を適用した場合には、メモリ部を完全に遮光することは困難であった。そのため、表面側に形成されたメモリ部を遮光するために埋め込み遮光膜を形成したり、裏面側に部分的に遮光膜を形成したりすることが必要となる。このように遮光膜を形成した場合には、固体撮像素子の厚みが増加することになる。従って、固体撮像素子を小型化するために、遮光膜を形成することなくメモリ部を遮光することが求められていた。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、より小型化を図ることができるようにするものである。
【課題を解決するための手段】
【００１１】
本開示の一側面の固体撮像素子は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有し、前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される。
【００１２】
本開示の一側面の製造方法は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する固体撮像素子の製造方法において、前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成するステップを含む。
【００１３】
本開示の一側面の電子機器は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有し、前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される固体撮像素子を備える。
【００１４】
本開示の一側面においては、固体撮像素子は、複数の画素がアレイ状に配置される半導体基板と、半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備える。また、画素ごとに、半導体基板の第１の面において光電変換膜に接するように形成され、光電変換膜で発生した電荷を蓄積する電荷蓄積層と、電荷蓄積層から半導体基板の第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する。そして、光電変換膜は、半導体基板の第１の面に高遮光性の材料を積層して形成される。
【発明の効果】
【００１５】
本開示の一側面によれば、より小型化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】固体撮像素子の第１の構成例を示す図である。
【図３】固体撮像素子の製造方法について説明する図である。
【図４】固体撮像素子の製造方法について説明する図である。
【図５】半導体基板のポテンシャルについて説明する。
【図６】固体撮像素子の第２の構成例を示す図である。
【図７】固体撮像素子の製造方法について説明する図である。
【図８】固体撮像素子の第３の構成例を示す図である。
【図９】固体撮像素子の第４の構成例を示す図である。
【図１０】固体撮像素子の第５の構成例を示す図である。
【図１１】固体撮像素子の第６の構成例を示す図である。
【図１２】固体撮像素子の第７の構成例を示す図である。
【図１３】固体撮像素子の第８の構成例を示す図である。
【図１４】画素の平面的な構成例を示す図である。
【図１５】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【００１９】
図１において、固体撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備えて構成される。また、画素領域１２に配置される複数の画素１８は、ＰＤ２１、メモリ転送トランジスタ２２、メモリ部２３、転送トランジスタ２４、ＦＤ部２５、増幅トランジスタ２６、選択トランジスタ２７、リセットトランジスタ２８、および排出トランジスタ２９を備えて構成される。
【００２０】
画素領域１２には、複数の画素１８がアレイ状に配置されており、それぞれの画素１８は、水平信号線を介して垂直駆動回路１３に接続されるとともに、垂直信号線を介してカラム信号処理回路１４に接続される。複数の画素１８は、図示しない光学系を介して照射される光の光量に応じた画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００２１】
垂直駆動回路１３は、画素領域１２に配置される複数の画素１８の行ごとに、それぞれの画素１８を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線を介して画素１８に供給する。カラム信号処理回路１４は、複数の画素１８から垂直信号線を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画像信号のアナログディジタル変換を行うとともにリセットノイズを除去する。
【００２２】
水平駆動回路１５は、画素領域１２に配置される複数の画素１８の列ごとに、カラム信号処理回路１４から画素信号を出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４から供給される画素信号を増幅し、後段の画像処理回路に出力する。
【００２３】
制御回路１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２４】
ＰＤ２１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子がメモリ転送トランジスタ２２および排出トランジスタ２９に接続されている。
【００２５】
メモリ転送トランジスタ２２は、垂直駆動回路１３から供給されるメモリ転送信号に従って駆動し、メモリ転送トランジスタ２２がオンになると、ＰＤ２１に蓄積されている電荷がメモリ部２３に転送される。例えば、ＰＤ２１からメモリ部２３への電荷の転送は、画素領域１２が有する全ての画素１８で略同一のタイミングで行われ、全ての画素１８で電荷が一斉に転送される。
【００２６】
メモリ部２３は、ＰＤ２１から転送された電荷を、カラム信号処理回路１４に読み出すタイミングとなるまで保持する。
【００２７】
転送トランジスタ２４は、垂直駆動回路１３から供給される転送信号に従って駆動し、転送トランジスタ２４がオンになると、メモリ部２３に蓄積されている電荷がＦＤ部２５に転送される。例えば、メモリ部２３からＦＤ部２５への電荷の転送は、画素領域１２が有する複数の画素１８の列ごとに順次行われる。
【００２８】
ＦＤ部２５は、増幅トランジスタ２６のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、メモリ部２３から転送される電荷を蓄積する。
【００２９】
増幅トランジスタ２６は、ＦＤ部２５に蓄積されている電荷に応じたレベル（即ち、ＦＤ部２５の電位）の画素信号を、選択トランジスタ２７を介して垂直信号線に出力する。つまり、ＦＤ部２５が増幅トランジスタ２６のゲート電極に接続される構成により、ＦＤ部２５および増幅トランジスタ２６は、ＰＤ２１において発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【００３０】
選択トランジスタ２７は、垂直駆動回路１３から供給される選択信号に従って駆動し、選択トランジスタ２７がオンになると、増幅トランジスタ２６から出力される画素信号が垂直信号線に出力可能な状態となる。
【００３１】
リセットトランジスタ２８は、垂直駆動回路１３から供給されるリセット信号に従って駆動し、リセットトランジスタ２８がオンになると、ＦＤ部２５に蓄積されている電荷が電源配線ＶＤＤに排出されて、ＦＤ部２５がリセットされる。
【００３２】
排出トランジスタ２９は、垂直駆動回路１３から供給される排出信号に従って駆動し、排出トランジスタ２９がオンになると、ＰＤ２１に溜まっている電荷が電源配線ＶＤＤに排出される。例えば、ＰＤ２１から電源配線ＶＤＤへの電荷の転送は、画素領域１２が有する全ての画素１８で略同一のタイミングで行われ、全ての画素１８で電荷が一斉に排出される。また、排出トランジスタ２９は、ＰＤ２１の飽和電荷量よりも多い電荷が光電変換により発生した場合には、ＰＤ２１から電源配線ＶＤＤに電荷を溢れ出させるオーバーフローゲートとして機能する。
【００３３】
次に、図２は、固体撮像素子１１の第１の構成例を示す図である。
【００３４】
図２には、固体撮像素子１１が有する１つの画素１８に対応する部分における断面的な構成例が示されている。
【００３５】
図２に示すように、固体撮像素子１１は、半導体基板３１に光電変換膜３２が積層されて構成される。また、半導体基板３１の内部には、画素１８ごとに、電荷蓄積層３３、転送経路部３４、メモリ部３５、ＦＤ部３６、およびオーバーフロードレイン３７が形成される。また、半導体基板３１の表面には、画素１８ごとに、ゲート電極３８乃至４１が、図示しない絶縁層を介して積層される。なお、本実施の形態においては、固体撮像素子１１について、メモリ転送トランジスタ２２などの能動素子が積層される面（図２において下側を向く面：第２の面）を表面と称し、その反対側の面（図２の上側を向く面：第１の面）を裏面と称する。
【００３６】
半導体基板３１は、例えば、高純度シリコンの単結晶が薄くスライスされたシリコンウェハである。
【００３７】
光電変換膜３２は、半導体基板３１の裏面に対して積層され、半導体基板３１を構成するシリコンよりも遮光性が高い化合物により形成されており、固体撮像素子１１の裏面から照射される光により光電変換を行う。例えば、光電変換膜３２は、複数の画素１８それぞれに応じた領域にある部分が、各画素１８のＰＤ２１（図１）に対応し、画素１８ごとの受光量に応じて電荷を発生する。また、光電変換膜３２は、固体撮像素子１１の裏面側から照射された光が、メモリ部３５まで到達することがないような材質および厚みで形成される。例えば、光電変換膜３２を形成する材料としては、半導体基板３１と格子整合した化合物や、シリサイド、有機物などを用いることができる。
【００３８】
電荷蓄積層３３は、半導体基板３１の裏面において光電変換膜３２に接するように形成されるＮ型領域であり、光電変換膜３２における光電変換により発生した電荷を蓄積する。
【００３９】
転送経路部３４は、電荷蓄積層３３から連続して半導体基板３１の表面側に向かって、半導体基板３１の表面近傍まで延在するように形成されるＮ型領域である。転送経路部３４は、電荷蓄積層３３に蓄積されている電荷をメモリ部３５に転送する経路となり、電荷の転送を補助するために、半導体基板３１の表面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される。
【００４０】
メモリ部３５は、半導体基板３１の表面側近傍に、転送経路部３４からメモリ転送トランジスタ２２（図１）を介して形成されるＮ型領域であり、図１のメモリ部２３に対応し、電荷蓄積層３３から転送経路部３４を介して転送される電荷を蓄積する。また、メモリ部３５は、例えば、電荷蓄積層３３よりもポテンシャルが深く形成され、メモリ部３５の飽和電荷量が、電荷蓄積層３３の飽和電荷量と同等、または、電荷蓄積層３３の飽和電荷量よりも大きくなるように形成される。これにより、メモリ部３５は、電荷蓄積層３３に蓄積されている全ての電荷を保持することができる。
【００４１】
ＦＤ部３６は、半導体基板３１の表面に接するように形成される不純物濃度の濃いＮ型領域（浮遊拡散領域）であり、図１のＦＤ部２５に対応し、メモリ部３５から転送された電荷を一時的に保持する。
【００４２】
オーバーフロードレイン３７は、半導体基板３１の表面に接するように、転送経路部３４から排出トランジスタ２９（図１）を介して形成される不純物濃度の濃いＮ型領域であり、図示しない電源電圧ＶＤＤに接続されている。また、オーバーフロードレイン３７は、転送経路部３４に対してメモリ部３５が形成される側とは異なる側（図２の例では反対側）に配置される。
【００４３】
ゲート電極３８は、転送経路部３４およびメモリ部３５の間の領域を含みメモリ部３５の略全面を覆うように半導体基板３１の表面に積層され、図１のメモリ転送トランジスタ２２を構成する。即ち、ゲート電極３８に所定の電圧が印加されると、転送経路部３４およびメモリ部３５の間の領域、並びに、メモリ部３５のポテンシャルが低くなり、電荷蓄積層３３に蓄積されている電荷が転送経路部３４を介してメモリ部３５に転送される。
【００４４】
ゲート電極３９は、メモリ部３５およびＦＤ部３６の間の領域を覆うように半導体基板３１の表面に積層され、図１の転送トランジスタ２４を構成する。即ち、ゲート電極３９に所定の電圧が印加されることによって、メモリ部３５およびＦＤ部３６の間の領域のポテンシャルが低くなり、メモリ部３５に蓄積されている電荷がＦＤ部３６に転送される。
【００４５】
ゲート電極４０は、図１の増幅トランジスタ２６を構成し、ＦＤ部３６に電荷が蓄積されると、その電荷に応じた電位がゲート電極４０に印加されることによって、光電変換膜３２で発生した電荷のレベルに応じた画素信号に変換される。
【００４６】
ゲート電極４１は、転送経路部３４およびオーバーフロードレイン３７の間の領域を覆うように半導体基板３１の表面に積層され、図１の排出トランジスタ２９を構成する。即ち、ゲート電極４１に所定の電圧が印加されると、転送経路部３４およびオーバーフロードレイン３７の間の領域のポテンシャルが低くなる。これにより、電荷蓄積層３３に蓄積されている電荷がオーバーフロードレイン３７を介して図示しない電源電圧ＶＤＤ（図１参照）に排出される。例えば、図１の垂直駆動回路１３は、画素領域１２に配置される複数の画素１８において排出トランジスタ２９を略同一のタイミングで駆動させ、電荷蓄積層３３に蓄積されている電荷を一斉にオーバーフロードレイン３７に排出させる。また、図５を参照して後述するように、ＰＤ２１の飽和電荷量よりも多い電荷が光電変換により発生した場合には、転送経路部３４からオーバーフロードレイン３７に電荷がオーバーフローする。
【００４７】
このように、固体撮像素子１１は、半導体基板３１の裏面側に、半導体基板３１を構成するシリコンよりも遮光性が高い化合物により形成される光電変換膜３２を積層して構成される。従って、固体撮像素子１１は、メモリ部３５を遮光するためだけの遮光膜を作成する必要がなくなることより、固体撮像素子１１の薄膜化および小型化を図ることができる。
【００４８】
また、固体撮像素子１１は、電荷蓄積層３３からメモリ部３５への電荷の転送に、例えば、縦型のトランジスタを利用するのではなく、電荷蓄積層３３から固体撮像素子１１の表面近傍まで形成される転送経路部３４を利用するように構成される。このとき、転送経路部３４は、半導体基板３１の表面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成されているので、電荷の転送を、より確実に行うことができる。
【００４９】
さらに、固体撮像素子１１は、転送経路部３４に対してメモリ転送トランジスタ２２および排出トランジスタ２９を配置して構成される。これにより、固体撮像素子１１は、電荷蓄積層３３から電荷を取り出す経路が転送経路部３４の１つだけである構成であっても、全ての画素１８で略同一のタイミングで、電荷蓄積層３３からメモリ部３５への電荷の転送を行うことができるとともに、電荷蓄積層３３からオーバーフロードレイン３７への電荷の排出を行うことができる。
【００５０】
これにより、固体撮像素子１１では、フレームレートを低下することなく、画像を撮像することができる。
【００５１】
例えば、上述の特許文献１に開示されている構成のように、縦型のトランジスタを利用してグローバルシャッタ方式を実現する場合、ＦＤ部およびメモリ部を介して電荷蓄積部をリセットする構成になる。従来、メモリ部に電荷を一斉に転送した後、次の露光が開示される構成となっており、その構成では、順次読み出しの終了後に電荷蓄積部を一斉にリセットして露光を行うことになるため、フレームレートが低下することになる。そのため、フレームレートの低下を回避するためには、電荷蓄積部をリセットするための縦型のトランジスタが必要となってしまい、このような構成では、面積効率が低下することになる。
【００５２】
また、縦型のトランジスタを利用する構成では、電荷蓄積部から電荷をオーバーフローさせるための経路（オーバーフローパス）を、縦型のトランジスタとは別に設ける必要がある。例えば、表面側に設けられた電源配線にオーバーフローパスを形成する構成では、ばらつきによって飽和電荷量が変動することがあり、隣接する他の画素へオーバーフローパスを形成する構成では、面積効率が低下してしまう。
【００５３】
これに対し、固体撮像素子１１では、転送経路部３４を利用することによって、電荷蓄積層３３からメモリ部３５への電荷転送を全ての画素１８で略同一のタイミングで行うことができ、電荷蓄積層３３からオーバーフロードレイン３７への電荷排出を全ての画素１８で略同一のタイミングで行うことができるので、フレームレートの低下を回避することができる。さらに、固体撮像素子１１では、転送経路部３４からオーバーフロードレイン３７に電荷をオーバーフローさせることができるので、上述したような飽和電荷量の変動や面積効率の低下が発生することを回避することができる。
【００５４】
次に、図３および図４を参照して、固体撮像素子１１の製造方法について説明する。なお、図３では、半導体基板３１の表面側が上側を向いて図示されており、光電変換膜３２が積層される半導体基板３１の裏面側が下側を向いて図示されている。
【００５５】
まず、第１の工程において、図３の上側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、半導体基板３１の裏面近傍に、即ち、光電変換膜３２が積層される側に、電荷蓄積層３３を形成する。
【００５６】
次に、第２の工程において、図３の中央に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、電荷蓄積層３３から半導体基板３１の表面に向かって延在するような転送経路部３４を形成する。このとき、半導体基板３１の表面側に近づくに従ってポテンシャルが深くなるようにDose量が調整される。また、転送経路部３４は、半導体基板３１を平面的に見たときに、できるだけ小面積となるように形成される。つまり、半導体基板３１の表面側には、半導体基板３１の表面に形成される各種のトランジスタなどが形成されるため、転送経路部３４を小面積とすることにより、面積効率を向上させることができる。
【００５７】
次に、第３の工程において、図３の下側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、メモリ部３５を形成する。なお、図示するように、メモリ部３５は、電荷蓄積層３３よりも面積が狭く形成されるが、電荷蓄積層３３よりもポテンシャルが深くなるように形成することで、電荷蓄積層３３と同等以上の飽和電荷量とすることができる。
【００５８】
次に、第４の工程において、図４の上側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、ＦＤ部３６およびオーバーフロードレイン３７を形成する。さらに、半導体基板３１の表面に対して図示しない絶縁膜を介して、ゲート電極３８乃至４１を形成し、ＦＤ部３６およびゲート電極４０を接続する配線を形成する。
【００５９】
次に、第５の工程において、図４の中央に示すように、半導体基板３１を反転させ、電荷蓄積層３３が露出するまで、半導体基板３１を裏面側からCMP(Chemical Mechanical  Polishing)により研磨して薄膜化を行う。
【００６０】
そして、第６の工程において、図４の下側に示すように、固体撮像素子１１の裏面に対して、高い遮光性を持つ材料を成膜することにより光電変換膜３２を形成する。光電変換膜３２を形成するための材料としては、例えば、GaAs / InPや、CuInGaS / CuInGaSe / AgInGaSe2、FeS2 / Cu2S / SnS2 / BaSi2、GaP、InGaPなどを用いることができる。また、光電変換膜３２を形成するための材料として、シリサイド系材料や有機材料などを用いてもよい。また、光電変換膜３２は、半導体基板３１を構成するシリコンと格子整合を持たせることで、半導体基板３１との間の界面での白傷の発生を防止することができ、このような材料として、例えば、CuInGaSを用いることが好ましい。
【００６１】
以上のような工程により、固体撮像素子１１を製造することができる。
【００６２】
次に、図５を参照して、固体撮像素子１１の半導体基板３１におけるポテンシャルについて説明する。
【００６３】
図５には、固体撮像素子１１の下側に、転送経路部３４、メモリ部３５、ＦＤ部３６、およびオーバーフロードレイン３７を通る平面におけるポテンシャルが示されている。
【００６４】
図５に示すように、転送経路部３４とメモリ部３５との間におけるメモリ転送トランジスタ２２の第１のカットオフ電位よりも、転送経路部３４とオーバーフロードレイン３７との間における排出トランジスタ２９の第２のカットオフ電位が低くなるように、即ち、ポテンシャルが深くなるように形成されている。これにより、固体撮像素子１１は、電荷蓄積層３３が飽和した場合には、転送経路部３４からオーバーフロードレイン３７へ電荷が溢れ出る方向を限定することができる。
【００６５】
例えば、メモリ部３５において電荷を保持している間に、電荷蓄積層３３からメモリ部３５に電荷がオーバーフローした場合には、メモリ部３５が保持している電荷量が変化してしまうため、画質に悪影響を及ぼすことが懸念される。これに対し、固体撮像素子１１では、オーバーフロードレイン３７に電荷がオーバーフローするように構成することによって、このような画質に悪影響を及ぼすようなことを回避することができる。
【００６６】
次に、図６は、固体撮像素子１１の第２の構成例を示す図である。
【００６７】
図６には、図２と同様に、固体撮像素子１１Ａが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図６において、図２の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００６８】
図６に示すように、固体撮像素子１１Ａは、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成され、シリコン基板５１の裏面に対してバッファ層５４を介して光電変換膜３２が積層される。さらに、固体撮像素子１１Ａは、電荷蓄積層３３に接するようにシリコン基板５２にピニング層５５が形成されるとともに、メモリ部３５に接するようにエピタキシャル層５３にＰ型領域５６が形成されている点で、図２の固体撮像素子１１と異なる構成とされる。
【００６９】
半導体基板５１は、シリコン基板５２の表面に対してシリコンをエピタキシャル成長させることによってエピタキシャル層５３が形成される構成とされる。例えば、電荷蓄積層３３およびピニング層５５が形成されたシリコン基板５２に対してエピタキシャル層５３を形成して、エピタキシャル層５３にメモリ部３５およびＰ型領域５６を形成することによって、Ｐ型領域５６とメモリ部３５との間に急峻なＰ型プロファイルを形成することができる。これにより、メモリ部３５の飽和電荷量を増加させることができる。Ｐ型領域５６は、メモリ部３５の裏面側に接するように形成される不純物濃度の濃い領域である。
【００７０】
バッファ層５４を、光電変換膜３２と半導体基板５１との間に設けることによって、光電変換膜３２から半導体基板５１への不純物の拡散を抑制することができる。これにより、例えば、電荷蓄積層３３の飽和電荷量の低下を抑制することができる。
【００７１】
ピニング層５５は、例えば、半導体基板５１の表面に接するように形成される不純物濃度の濃いＰ型領域であり、Ｐ型のピニング層５５およびＮ型の電荷蓄積層３３により、いわゆるHAD（Hole Accumulation Diode）構造を構成することができる。これにより、固体撮像素子１１Ａの感度を改善することができるとともに、低ノイズ化を実現することができる。
【００７２】
次に、図７を参照して、固体撮像素子１１Ａの製造方法について説明する。なお、図７では、半導体基板５１の表面側が上側を向いて図示されており、光電変換膜３２が積層される半導体基板５１の裏面側が下側を向いて図示されている。
【００７３】
まず、第１１の工程において、図７の上側に示すように、シリコン基板５２に対してＮ型の不純物をイオン注入することにより、シリコン基板５２の裏面近傍に、即ち、光電変換膜３２が積層される側に、電荷蓄積層３３を形成する。さらに、シリコン基板５２に対してＰ型の不純物をイオン注入することにより、シリコン基板５２の表面に接するようにピニング層５５を形成する。
【００７４】
次に、第１２の工程において、図７の中央に示すように、シリコン基板５２の表面に対してシリコンをエピタキシャル成長させることによってエピタキシャル層５３を形成して、半導体基板５１が構成される。さらに、メモリ部３５にＰ型の不純物をイオン注入することによってＰ型領域５６を形成し、半導体基板５１に対してＮ型の不純物をイオン注入することにより、電荷蓄積層３３から半導体基板５１の表面に向かって延在するような転送経路部３４を形成するとともに、エピタキシャル層５３にメモリ部３５を形成する。
【００７５】
次に、第１３の工程において、図７の下側に示すように、半導体基板５１に対してＮ型の不純物をイオン注入することにより、ＦＤ部３６およびオーバーフロードレイン３７を形成する。さらに、半導体基板５１の表面に対して図示しない絶縁膜を介して、ゲート電極３８乃至４１を形成し、ＦＤ部３６およびゲート電極４０を接続する配線を形成する。
【００７６】
その後、図４の第５の工程と同様に、半導体基板５１を反転させ、電荷蓄積層３３が露出するまで、半導体基板５１を裏面側からCMP(Chemical Mechanical  Polishing)により研磨して薄膜化を行う。そして、半導体基板５１を裏面に対してバッファ層５４を積層し、さらに光電変換膜３２を形成する。
【００７７】
これにより、図６に示したような固体撮像素子１１Ａを製造することができる。
【００７８】
次に、図８は、固体撮像素子１１の第３の構成例を示す図である。
【００７９】
図８には、図２と同様に、固体撮像素子１１Ｂが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図８において、図２の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８０】
図８に示すように、固体撮像素子１１Ｂは、電荷蓄積層３３の表面側に接するようにピニング層５５が形成されるとともに、メモリ部３５Ｂが、半導体基板３１の表面近傍からピニング層５５に接するまで延伸するように形成されている点で、図２の固体撮像素子１１と異なる構成とされる。ここで、ピニング層５５は、図６の固体撮像素子１１Ａと同様に、Ｐ型の不純物濃度の濃い領域である。
【００８１】
このように構成される固体撮像素子１１Ｂでは、メモリ部３５Ｂをピニング層５５に接するまで延伸させることにより、図２の固体撮像素子１１よりも、メモリ部３５Ｂの体積を増加させることができる。これにより、メモリ部３５Ｂの側壁における容量を確保することができ、メモリ部３５Ｂの飽和電荷量Ｑｓの増加を図ることができる。なお、例えば、従来の固体撮像素子では、メモリ部の体積を増加させることがスミアを発生させる要因となっていたが、固体撮像素子１１Ｂでは、光電変換膜３２により遮光することができるため、スミアを発生させることなくメモリ部３５Ｂの体積を増加させることができる。
【００８２】
次に、図９は、固体撮像素子１１の第４の構成例を示す図である。
【００８３】
図９には、図８と同様に、固体撮像素子１１Ｃが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図９において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８４】
図９に示すように、固体撮像素子１１Ｃは、メモリ部３５Ｃがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｃは、転送経路部３４に替えて、縦型ゲート電極３８Ｃおよび４１Ｃが設けられている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
【００８５】
即ち、固体撮像素子１１Ｃでは、縦型ゲート電極３８Ｃおよび４１Ｃが、半導体基板３１の表面から電荷蓄積層３３に達するまで、半導体基板３１を掘り込んで形成されており、いわゆる縦型トランジスタ構造とされている。このような縦型トランジスタ構造を採用することにより、転送経路部３４を設けることなく、電荷蓄積層３３からメモリ部３５Ｃへの電荷の転送、および、電荷蓄積層３３からオーバーフロードレイン３７への電荷の排出を行うことができる。
【００８６】
次に、図１０は、固体撮像素子１１の第５の構成例を示す図である。
【００８７】
図１０には、図８と同様に、固体撮像素子１１Ｄが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１０において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８８】
図１０に示すように、固体撮像素子１１Ｄは、メモリ部３５Ｄがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｃは、ゲート電極３９Ｄが縦型トランジスタ構造とされている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
【００８９】
即ち、固体撮像素子１１Ｄでは、ゲート電極３９Ｄが、メモリ部３５Ｄの側面に接するように半導体基板３１の表面から内部に延伸するように形成されており、この延伸した部分を介してＦＤ部３６に転送する電荷をメモリ部３５Ｄから読み出すことができる。これにより、メモリ部３５Ｄのポテンシャルが深くなるように形成しても、確実に、ＦＤ部３６に電荷を転送することができる。従って、固体撮像素子１１Ｄは、メモリ部３５Ｄのポテンシャルを深く形成して、メモリ部３５Ｄの飽和電荷量Ｑｓを増加することができる。
【００９０】
次に、図１１は、固体撮像素子１１の第６の構成例を示す図である。
【００９１】
図１１には、図８と同様に、固体撮像素子１１Ｅが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１１において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００９２】
図１１に示すように、固体撮像素子１１Ｅは、メモリ部３５Ｅがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｅは、図６に示した固体撮像素子１１Ａのように、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
【００９３】
即ち、固体撮像素子１１Ｅは、電荷蓄積層３３およびピニング層５５が形成されたシリコン基板５２に対してエピタキシャル層５３を形成して、ピニング層５５に接するようにエピタキシャル層５３にメモリ部３５Ｅを形成することによって、ピニング層５５とメモリ部３５Ｅとの間に急峻なＰ型プロファイルを形成することができる。これにより、メモリ部３５Ｅの底面における容量を強化することができ、メモリ部３５Ｅの飽和電荷量Ｑｓを増加させることができる。
【００９４】
次に、図１２は、固体撮像素子１１の第７の構成例を示す図である。
【００９５】
図１２には、図８と同様に、固体撮像素子１１Ｆが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１２において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００９６】
図１２に示すように、固体撮像素子１１Ｆは、メモリ部３５Ｆがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｆは、図１１に示した固体撮像素子１１Ｅのように、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成されているとともに、エピタキシャル層５３が厚膜化されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
【００９７】
このように構成される固体撮像素子１１Ｆでは、図１１の固体撮像素子１１Ｅと同様に、ピニング層５５とメモリ部３５Ｆとの間に急峻なＰ型プロファイルを形成することによりメモリ部３５Ｆの飽和電荷量Ｑｓを増加させることができるのに加えて、エピタキシャル層５３を厚膜化するのに伴ってメモリ部３５Ｆの延伸量が増加することによって飽和電荷量Ｑｓの増加を図ることができる。
【００９８】
次に、図１３は、固体撮像素子１１の第８の構成例を示す図である。
【００９９】
図１３には、図８と同様に、固体撮像素子１１Ｇが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１３において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１００】
図１３に示すように、固体撮像素子１１Ｇは、メモリ部３５Ｇがピニング層５５Ｇに接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｇは、メモリ部３５Ｇの側面を覆うように、ピニング層５５Ｇの一部が半導体基板３１の表面側に向かって延伸するように形成されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
【０１０１】
このように構成される固体撮像素子１１Ｇでは、不純物濃度の濃いＰ型のピニング層５５Ｇの一部分をメモリ部３５Ｇの側壁に延伸して形成することによって、メモリ部３５Ｇの側壁における容量を強化することができ、メモリ部３５Ｇの飽和電荷量Ｑｓを増加させることができる。さらに、ピニング層５５Ｇは、その一部分がメモリ部３５Ｇおよび転送経路部３４を分離するように形成されることによって、メモリ部３５Ｇおよび転送経路部３４を分離する分離部としての機能を備えることができる。
【０１０２】
図１４を参照して、画素１８の平面的な構成例について説明する。
【０１０３】
図１４には、固体撮像素子１１を表面側から見た画素１８の構成例が示されており、図示されている一点鎖線に沿った断面が、断面的な構成例を説明した上述の各図に示されている。また、図１４では、ゲート電極３８によって隠れるメモリ部３５が二点鎖線で示されており、画素１８は、メモリ部３５を有する面内に形成される素子の中でメモリ部３５が最大面積を有するようなレイアウトとなるように構成される。これにより、メモリ部３５の飽和電荷量Ｑｓの増加を図ることができる。
【０１０４】
なお、図１４では、１つの画素１８が示されているが、例えば、固体撮像素子１１は、隣接する複数の画素１８（例えば、４つの画素１８）で、ＦＤ部３６およびオーバーフロードレイン３７を共通して利用するような画素共有構造を採用することができる。さらに、固体撮像素子１１は、隣接する複数の画素１８で、オーバーフロードレイン３７、および、画素トランジスタ（例えば、図１の増幅トランジスタ２６）のドレイン電源を共有する構造としてもよい。このような画素共有構造によって、共通して利用する素子が占有する面積を削減することができ、メモリ部３５の大面積化を図ることができる。
【０１０５】
また、図１４に示すように、固体撮像素子１１は、ＦＤ部３６およびオーバーフロードレイン３７を互いに対角となる位置に配置することで、カップリングを回避することができる。または、図示しないが、固体撮像素子１１は、ＦＤ部３６およびオーバーフロードレイン３７を画素境界の同一の一辺に配置し、その一辺に対向する他辺に画素トランジスタを配置する構成を採用することができる。
【０１０６】
なお、上述したような各実施の形態の固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１０７】
図１５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１０８】
図１５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１０９】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【０１１０】
撮像素子１０３としては、上述した各実施の形態または変形例の固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【０１１１】
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【０１１２】
このように構成されている撮像装置１０１では、上述した各実施の形態または変形例の固体撮像素子１１を適用することによって、例えば、高フレームレートで画像を撮像することができる。
【０１１３】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素がアレイ状に配置される半導体基板と、
前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
を備え、
前記画素ごとに、
前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
を有し、
前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
固体撮像素子。
（２）
前記転送経路部は、前記電荷蓄積層から前記半導体基板の前記第２の面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される
上記（１）に記載の固体撮像素子。
（３）
前記半導体基板を平面的に見たときに、前記転送経路部は前記電荷蓄積層よりも小面積に形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記画素ごとに、前記半導体基板の前記第２の面側の近傍に、前記転送経路部から電荷転送ゲートを介して配置され、前記電荷蓄積層から転送された前記電荷が前記画素から読み出されるまで前記電荷を保持するメモリ部をさらに有する
上記（１）から（３）までのいずれかに固体撮像素子。
（５）
前記画素ごとに、前記半導体基板の前記第１の面に、前記転送経路部から排出ゲートを介して、前記転送経路部に対して前記メモリ部が形成されている側とは異なる側に配置されるオーバーフロードレインをさらに有する
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記画素を駆動する駆動回路をさらに備え、
前記駆動回路は、複数の前記画素それぞれが有する前記排出ゲートを略同一のタイミングで駆動させ、前記電荷蓄積層に蓄積されている電荷を一斉に前記オーバーフロードレインに排出する
上記（５）に記載の固体撮像素子。
（７）
前記転送経路部から前記メモリ部に電荷を転送する前記電荷転送ゲートのカットオフ電位よりも、前記転送経路部から前記オーバーフロードレインに電荷を排出する前記排出ゲートのカットオフ電位が低く形成される
上記（５）または（６）に記載の固体撮像素子。
（８）
前記光電変換膜は、前記半導体基板と格子整合した化合物により形成される膜である
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記光電変換膜は、シリサイドにより形成される膜である
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記光電変換膜は、有機物により形成される膜である
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
前記半導体基板および前記光電変換膜の間に、不純物の拡散を抑制するバッファ層をさらに備える
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記電荷蓄積層および前記メモリ部の間に、前記電荷蓄積層および前記メモリ部を構成する不純物とは異なる不純物濃度の濃いピニング層が形成される
上記（５）に記載の固体撮像素子。
（１３）
前記電荷蓄積層および前記ピニング層は、前記半導体基板を構成するシリコン基板に形成され、
前記メモリ部は、前記シリコン基板の表面に対してシリコンをエピタキシャル成長させることによって形成されるエピタキシャル層に形成される
上記（１２）に記載の固体撮像素子。
（１４）
前記メモリ部は、前記半導体基板の表面近傍から前記ピニング層に接するまで延伸して形成される
上記（１２）または（１３）に記載の固体撮像素子。
（１５）
前記メモリ部から電荷を読み出すための電極が、前記メモリ部の側面に接するように前記半導体基板の表面から内部に向かって延伸して形成される
上記（５）から（１４）までのいずれかに記載の固体撮像素子。
（１６）
前記メモリ部の側面を覆うように前記ピニング層の一部が前記半導体基板の表面側に向かって延伸するように形成される
上記（１２）から（１５）までのいずれかに記載の固体撮像素子。
（１７）
前記ピニング層の一部が前記メモリ部および前記転送経路部を分離するように形成される
上記（１６）に記載の固体撮像素子。
（１８）
前記画素は、前記メモリ部を有する面内に形成される素子の中で前記メモリ部が最大面積を有するレイアウトで構成される
上記（５）から（１７）までのいずれかに記載の固体撮像素子。
（１９）
複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、
前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する
固体撮像素子の製造方法において、
前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、
前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、
前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、
前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成する
ステップを含む製造方法。
（２０）
複数の画素がアレイ状に配置される半導体基板と、
前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
を備え、
前記画素ごとに、
前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
を有し、
前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
固体撮像素子を備える電子機器。
【０１１４】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１１５】
１１  固体撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １５  水平駆動回路，  １６  出力回路，  １７  制御回路，  １８  画素，  ２１  ＰＤ，  ２２  メモリ転送トランジスタ，  ２３  メモリ部，  ２４  転送トランジスタ，  ２５  ＦＤ部，  ２６  増幅トランジスタ，  ２７  選択トランジスタ，  ２８  リセットトランジスタ，  ２９  排出トランジスタ，  ３１  半導体基板，  ３２  光電変換膜，  ３３  電荷蓄積層，  ３４  転送経路部，  ３５  メモリ部，  ３６  ＦＤ部，  ３７  オーバーフロードレイン，  ３８乃至４１  ゲート電極，  ５１  半導体基板，  ５２  シリコン基板，  ５３  エピタキシャル層，  ５４  バッファ層，  ５５  ピニング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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