(57)【要約】      （修正有）【課題】ΔΣＡ／Ｄ変換器に係り、ゲインエラー補正を行う補正回路の回路規模を低減する。【解決手段】ΔΣＡ／Ｄ変換器１０は、１サンプリングごとに、アナログ入力信号をΔΣ変調した第１所定ビット数のビットデータを出力するΔΣ変調器１４と、ΔΣ変調器から出力されるビットデータに対して第２所定ビット数の補正データでゲインエラー補正を行う補正回路１６と、補正回路から出力される第２所定ビット数のデータにフィルタリング処理を施すことにより、上記第１所定ビット数に比して多い第３所定ビット数のデータをＡ／Ｄ変換出力として出力するフィルタ１８と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
１サンプリングごとに、アナログ入力信号をΔΣ変調した第１所定ビット数のビットデータを出力するΔΣ変調器と、
前記ΔΣ変調器から出力される前記ビットデータに対して第２所定ビット数の補正データでゲインエラー補正を行う補正回路と、
前記補正回路から出力される前記第２所定ビット数のデータにフィルタリング処理を施すことにより、前記第１所定ビット数に比して多い第３所定ビット数のデータをＡ／Ｄ変換出力として出力するフィルタと、
を備えることを特徴とするΔΣＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣＡ／Ｄ変換器に係り、特に、ΔΣ変調器とフィルタとを備えるΔΣＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来、高分解能のＡ／Ｄ変換器が知られている（例えば、特許文献１参照）。Ａ／Ｄ変換器は、入力されるアナログ入力信号をデジタル信号に変換して出力する回路である。上記した特許文献１記載のＡ／Ｄ変換器の後段には、乗算器が設けられている。この乗算器は、Ａ／Ｄ変換器の出力データに所定ビット数のゲインエラー補正係数を乗算することによりゲインエラー補正を行う補正回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２９５１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ａ／Ｄ変換器では、要求される精度が高いほど出力データのビット数が増加する。この点、多ビットの出力データを出力するＡ／Ｄ変換器の後段に、所定ビット数のゲインエラー補正係数でゲインエラー補正を行う補正回路を設けるものとすると、その補正回路において、Ａ／Ｄ変換器からの多ビットの出力データと所定ビット数のゲインエラー補正係数との乗算（すなわち、多ビットデータ同士の乗算）を行うことが必要となるので、その補正回路の回路規模が増大してしまう。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、ゲインエラー補正を行う補正回路の回路規模を低減することが可能なΔΣＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、１サンプリングごとに、アナログ入力信号をΔΣ変調した第１所定ビット数のビットデータを出力するΔΣ変調器と、前記ΔΣ変調器から出力される前記ビットデータに対して第２所定ビット数の補正データでゲインエラー補正を行う補正回路と、前記補正回路から出力される前記第２所定ビット数のデータにフィルタリング処理を施すことにより、前記第１所定ビット数に比して多い第３所定ビット数のデータをＡ／Ｄ変換出力として出力するフィルタと、を備えるΔΣＡ／Ｄ変換器により達成される。
【発明の効果】
【０００７】
本発明によれば、ゲインエラー補正を行う補正回路の回路規模を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例であるΔΣＡ／Ｄ変換器の構成図である。
【図２】本実施例のΔΣＡ／Ｄ変換器が備える補正回路の構成図である。
【図３】ΔΣ変換器のゲインエラーを説明するための図である。
【図４】ΔΣ変換器のオフセットを説明するための図である。
【図５】本発明の変形例であるΔΣＡ／Ｄ変換器が備える補正回路及びフィルタの一部の構成図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて、本発明に係るΔΣＡ／Ｄ変換器の具体的な実施の形態について説明する。
【００１０】
図１は、本発明の一実施例であるΔΣＡ／Ｄ変換器１０を備える変換装置１２の構成図を示す。図２は、本実施例のΔΣＡ／Ｄ変換器１０が備えるゲインエラー補正回路の構成図を示す。図３は、ΔΣＡ／Ｄ変換器１０のゲインエラーを説明するための図を示す。また、図４は、ΔΣＡ／Ｄ変換器１０のオフセットを説明するための図を示す。
【００１１】
本実施例の変換装置１２は、ΔΣＡ／Ｄ変換器１０を用いて、入力されるアナログ入力信号をデジタルデータに変換して出力するアナログ−デジタル変換装置である。変換装置１２は、例えば車載エレクトロニクス制御に用いられるセンサ検知やモータ／ソレノイド電流検出，負荷短絡／オープン検出などに適用される。図１に示す如く、変換装置１２は、ΔΣＡ／Ｄ変換器１０を備えている。ΔΣＡ／Ｄ変換器１０は、ΔΣ変調器１４と、ゲインエラー補正回路１６と、デジタルフィルタ１８と、を備えている。
【００１２】
ΔΣ変調器１４には、アナログ入力信号としてアナログ入力電圧Ｖｉｎが入力される。ΔΣ変調器１４は、１サンプリングごとに、入力されるアナログ入力電圧ＶｉｎをΔΣ変調した所定ビット数のデータを出力する回路である。具体的には、ΔΣ変調器１４は、所定時間ごとに、入力されるアナログ入力電圧Ｖｉｎを積分し、その積分値を所定閾値と比較することで１ビット又は数ビットの所定ビット数で量子化して、デジタルデータに変換する回路である。尚、以下、本実施例では、ΔΣ変調器１４の出力するデジタルデータは、１ビットで構成されるものとする。ΔΣ変調器１４は、１サンプリングごとに変化し得る１ビットのデジタルデータ（ビットデータ）を出力する。
【００１３】
ΔΣ変調器１４の出力には、ゲインエラー補正回路１６の入力が接続されている。ΔΣ変調器１４の出力する１ビットのビットデータは、ゲインエラー補正回路１６に入力される。ゲインエラー補正回路１６は、図３に示す如く、ΔΣＡ／Ｄ変換器１０（具体的には、ΔΣ変調器１４）におけるアナログ入力電圧Ｖｉｎに対する入出力特性の傾きのズレ（誤差）であるゲインエラーを補正する回路である。ゲインエラー補正回路１６は、入力されるΔΣ変調器１４からの１ビットのビットデータに対して所定ビット数の補正データでゲインエラー補正を行う。
【００１４】
ゲインエラー補正回路１６における補正データは、例えば１５ビットのデータであるゲインエラー補正係数であって、予め所定値に維持される。尚、以下、本実施例では、ゲインエラー補正係数は、１５ビットで構成されるものとし、例えば図２に示す如く"１０１１１０１０１１００１１０"のデータ列である。
【００１５】
ゲインエラー補正回路１６は、図２に示す如く、ゲインエラー補正係数のビット数に合わせて複数（本実施例では、１５個）のＡＮＤ回路１６−ｍ（但し、ｍは１〜ｎの自然数である。また、ｎはゲインエラー補正係数のビット数と同じ値である。）を有している。ＡＮＤ回路１６−１〜１６−１５には、ゲインエラー補正係数の各ビットのデータが入力される。また、すべてのＡＮＤ回路１６−１〜１６−１５には、ΔΣ変調器１４から出力される１ビットのビットデータが入力される。
【００１６】
ＡＮＤ回路１６−１〜１６−１５はそれぞれ、入力されるゲインエラー補正係数の当該ビットのデータとΔΣ変調器１４からの１ビットのビットデータとの論理積演算（ＡＮＤ演算）を行う回路である。各ＡＮＤ回路１６−１〜１６−１５におけるＡＮＤ演算は、１ビットのデータ同士の乗算と等価である。ゲインエラー補正回路１６は、各ＡＮＤ回路１６−１〜１６−１５の演算結果を一つに纏めた１５ビットのデータを出力する。ゲインエラー補正回路１６は、１サンプリングごとに変化し得る１５ビットのデータを出力する。
【００１７】
ゲインエラー補正回路１６の出力には、デジタルフィルタ１８の入力が接続されている。ゲインエラー補正回路１６の出力する１５ビットのデータは、デジタルフィルタ１８に入力される。デジタルフィルタ１８は、入力されるゲインエラー補正回路１６からの１５ビットのデータにフィルタリング処理を施すことでノイズを除去する回路である。デジタルフィルタ１８は、ゲインエラー補正回路１６からの１５ビットのデータにフィルタリング処理を施して得られたデータをΔΣＡ／Ｄ変換器１０のデジタルデータとして出力する。デジタルフィルタ１８の出力するデジタルデータは、ΔΣ変調器１４の出力するビットデータのビット数（１ビット）に比して多く更にはゲインエラー補正回路１６の出力するデータのビット数（１５ビット）に比して多いビット数（以下では、１６ビットとする。）で構成される。
【００１８】
変換装置１２は、また、加算器２０を備えている。加算器２０の入力には、ΔΣＡ／Ｄ変換器１０の出力が接続されている。ΔΣＡ／Ｄ変換器１０の出力するデジタルデータは、加算器２０に入力される。加算器２０は、図４に示す如く、ΔΣＡ／Ｄ変換器１０におけるアナログ入力電圧Ｖｉｎに対するＡ／Ｄ変換の結果の一定量のズレ（誤差）であるオフセットを補正する回路である。加算器２０は、入力されるΔΣＡ／Ｄ変換器１０からの１６ビットのデータに対して所定のオフセット補正係数を加算するオフセット補正を行う。加算器２０は、オフセット補正して得られたデータを変換装置１２の最終的なＡ／Ｄ変換出力として出力する。
【００１９】
このように、本実施例のΔΣＡ／Ｄ変換器１０においては、ΔΣ変調器１４が１サンプリングごとにアナログ入力電圧ＶｉｎをΔΣ変調して出力する１ビットのビットデータに対して、１５個のＡＮＤ回路１６−１〜１６−１５からなるゲインエラー補正回路１６を用いてゲインエラー補正を行い、そのうえで、ゲインエラー補正回路１６が出力する１５ビットのデータに対して、デジタルフィルタ１８を用いてフィルタリング処理を行う。
【００２０】
ΔΣ変調器が出力するビットデータに対してデジタルフィルタを用いてフィルタリング処理を行った後に、そのフィルタリング処理後のデータに対してゲインエラー補正を行う構成（以下、対比構成と称す。）では、デジタルフィルタが出力する多ビットのデータに対してゲインエラー補正を行うことが必要であり、結果として、多ビットのデータ同士を乗算する乗算器を設けることが必要であるので、ゲインエラー補正回路の回路規模が増大する。
【００２１】
これに対して、本実施例の構成においては、ゲインエラー補正回路１６によるゲインエラー補正が、ΔΣ変調器１４が出力する１ビットのビットデータに対して行われるだけである従って、本実施例によれば、上記の対比構成と異なり、多ビットのデータ同士を乗算する乗算器を設けることは不要であり、広大な回路面積を占めるかかる乗算器を削減することが可能である。このため、本実施例のΔΣＡ／Ｄ変換器１０によれば、ゲインエラー補正を行うゲインエラー補正回路１６の回路規模を、上記の対比構成のものに比べて低減することができる。
【００２２】
本実施例の如くゲインエラー補正回路１６によるゲインエラー補正がΔΣ変調器１４が出力する１ビットのビットデータに対して行われるものであっても、上記の対比構成のものと同様に、ΔΣＡ／Ｄ変換器１０における入出力特性の傾きのズレは適切に解消される。従って、本実施例によれば、ゲインエラー補正回路１６の回路規模を低減しつつそのゲインエラー補正回路１６によるゲインエラー補正を適切に行うことができる。
【００２３】
尚、上記の実施例においては、ΔΣ変調器１４が特許請求の範囲に記載した「ΔΣ変調器」に、ゲインエラー補正回路１６が特許請求の範囲に記載した「補正回路」に、デジタルフィルタ１８が特許請求の範囲に記載した「フィルタ」に、それぞれ相当している。
【００２４】
上記の実施例においては、ΔΣ変調器１４の出力するデジタルデータが１ビットで構成されるものとした。しかし、本発明はこれに限定されるものではなく、ΔΣ変調器１４の出力するデジタルデータが、ゲインエラー補正係数のビット数（本実施例では１５ビット）に比して少ないビット数で構成されるものであればよく、例えば２ビットや３ビットで構成されるものとしてもよい。
【００２５】
また、上記の実施例においては、ゲインエラー補正を行うゲインエラー補正回路１６を、複数のＡＮＤ回路１６−１〜１６−１５からなるものとした。しかし、本発明はこれに限定されるものではなく、ゲインエラー補正回路１６を、ＡＮＤ回路以外のＮＡＮＤ回路やその他の論理動作を行う論理回路に置き換えたものからなるものであってもよい。ＡＮＤ回路やＮＡＮＤ回路は、一般的に、複合ゲート等を用いて後段の他の論理回路と容易に一体化して簡単化を図ることが可能であるので、ゲインエラー補正回路１６に対して上記の置き換えを行うことにより、回路規模の更なる低減を図ることができる。
【００２６】
例えば、ゲインエラー補正回路１６が、複数のＡＮＤ回路１６−ｍからなり、かつ、デジタルフィルタ１８が、ゲインエラー補正回路１６に接続する入力側に１つのＡＮＤ回路３０と２つのＮＯＲ回路３２，３４とからなる半加算器３６を有する図５（Ａ）に示す如き構成では、そのゲインエラー補正回路１６のＡＮＤ回路１６−ｍ及びそのデジタルフィルタ１８の半加算器３６に代えて、図５（Ｂ）に示す如く、１つのＡＮＤ回路４０と１つのＮＯＲ回路４２とが接続した機能を有する複合ゲートＡＮＤ−ＮＯＲ４４と、３入力ＡＮＤ回路４６と、ＮＯＲ回路４８と、を用いることで、ゲインエラー補正回路１６のＡＮＤ回路１６−ｍとデジタルフィルタ１８の半加算器３６とを一体化することとしてもよい。かかる構成においては、論理演算を行う素子数を低減することができるので、回路規模の更なる低減を図ることができる。
【００２７】
更に、上記の実施例においては、ゲインエラー補正回路１６の出力するデータにフィルタリング処理を施すフィルタを、デジタル演算を行うデジタルフィルタ１８を用いることとした。しかし、本発明はこれに限定されるものではなく、例えばアナログ演算を行うフィルタを用いることとしてもよい。
【符号の説明】
【００２８】
１０  ΔΣＡ／Ｄ変換器
１２  変換装置
１４  ΔΣ変調器
１６  ゲインエラー補正回路
１８  デジタルフィルタ
２０  加算器
【図１】
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【図２】
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【図３】
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【図４】
2015185933.tif 000006
【図５】
2015185933.tif 000007