(57)【要約】【課題】本発明の実施形態は、ＳＯＡ耐量が向上された半導体装置及びその製造方法を提供する。【解決手段】  実施形態によれば、半導体領域と第１ウェル領域と第２ウェル領域とソース領域とドレイン領域とチャネル領域とゲート電極とゲート絶縁膜とソース電極とドレイン電極とを含む半導体装置が提供される。第１ウェル領域は、半導体領域の上に設けられ、第１導電形である。第２ウェル領域は、半導体領域の上に設けられ深さ方向と交差する方向において第１ウェル領域と並び、第２導電形である。ソース領域は、第１ウェル領域の上に設けられ、第２導電形である。ドレイン領域は、第２ウェル領域の上に設けられ、第２導電形である。半導体領域は、第１ウェル領域の下の第１位置と、第２ウェル領域の下の第２位置と、第１ウェル領域の下において、第１位置と第２位置との間の第３位置と、を有する。第３位置における第２導電形の不純物濃度は、第１位置における第２導電形の不純物濃度よりも高い。【選択図】図１
2015141996.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域の上に設けられた第１導電形の第１ウェル領域と、
前記半導体領域の上に設けられ前記第１ウェル領域から前記半導体領域へ向かう深さ方向と交差する方向において前記第１ウェル領域と並ぶ第２導電形の第２ウェル領域と、
前記第１ウェル領域の上に設けられた前記第２導電形のソース領域と、
前記第２ウェル領域の上に設けられた前記第２導電形のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられた中間領域と、
前記中間領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を備え、
前記半導体領域は、
前記第１ウェル領域の下の第１位置と、
前記第２ウェル領域の下の第２位置と、
前記第１ウェル領域の下において、前記第１位置と前記第２位置との間の第３位置と、
を有し、
前記第３位置における前記第２導電形の不純物濃度は、前記第１位置における前記第２導電形の不純物濃度よりも高い半導体装置。
【請求項２】
前記第１ウェル領域は、前記第２ウェル領域の側の端部を有し、
前記第３位置は、前記端部の下に位置する請求項１記載の半導体装置。
【請求項３】
前記第１位置及び前記第３位置は、前記第１ウェル領域と接する請求項１または２に記載の半導体装置。
【請求項４】
前記第１位置は、前記ソース領域の下に位置し、
前記第３位置は、前記ゲート電極の下に位置する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記中間領域は、前記ゲート絶縁膜と接する第１面を有し、
前記第２位置上方の前記第２ウェル領域の下面と、前記第１面と、の間の前記深さ方向に沿った第１距離は、前記第１位置上方の前記第１ウェル領域の下面と、前記第１面と、の間の前記深さ方向に沿った第２距離よりも長い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１距離と前記第２距離との差は、０．１マイクロメートル以上０．５マイクロメートル以下である請求項５記載の半導体装置。
【請求項７】
前記中間領域は、前記ゲート絶縁膜と接する第１面を有し、
前記第１ウェル領域の前記第１導電形の不純物の前記深さ方向に沿った分布は、第１ピークを含む複数のピークを有し、
前記第１ピークの位置と前記第１面との間の前記深さ方向に沿った距離は、前記複数のピークのそれぞれの位置と前記第１面との間の前記深さ方向に沿った距離よりも長く、
前記第２ウェル領域の前記第２導電形の不純物の前記深さ方向に沿った分布は、第２ピークを有し、
前記第２ピークの位置と前記第１面との間の前記深さ方向に沿った距離は、前記第１ピークの位置と前記第１面との間の前記深さ方向に沿った前記距離よりも長い請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第２ピークの位置と前記第１面との間の前記深さ方向に沿った前記距離と、前記第１ピークの位置と前記第１面との間の前記深さ方向に沿った前記距離と、の差は、０．１マイクロメートル以上０．５マイクロメートル以下である請求項７記載の半導体装置。
【請求項９】
前記第２ウェル領域の前記第２導電形の不純物の前記深さ方向における前記分布は、第３ピークを有し、
前記第３ピークの位置と前記第１面との間の前記深さ方向に沿った距離は、前記第１ピークの位置と前記第１面との間の前記深さ方向に沿った前記距離よりも短い請求項７または８記載の半導体装置。
【請求項１０】
前記ソース領域と前記ドレイン領域との間に設けられ、前記ドレイン領域と接する絶縁分離膜をさらに備えた請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第２ウェル領域は、第１部分と、前記第１部分と前記第１ウェル領域との間に設けられた第２部分と、を含み、
前記第２部分における前記第２導電形の不純物濃度は、前記第１部分における前記第２導電形の不純物濃度よりも低い請求項１〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記半導体領域は、前記第１導電形である請求項１〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記半導体領域は、前記第２導電形である請求項１〜１１のいずれか１つに記載の半導体装置。
【請求項１４】
前記第１導電形はｐ形であり、前記第２導電形はｎ形である請求項１〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
前記第１導電形はｎ形であり、前記第２導電形はｐ形である請求項１〜１４のいずれか１つに記載の半導体装置。
【請求項１６】
半導体領域と、前記半導体領域の上に設けられた第１導電形の第１ウェル領域と、前記半導体領域の上に設けられ前記第１ウェル領域から前記半導体領域へ向かう深さ方向と交差する方向において前記第１ウェル領域と並ぶ第２導電形の第２ウェル領域と、前記第１ウェル領域の上に設けられた前記第２導電形のソース領域と、前記第２ウェル領域の上に設けられた前記第２導電形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられた中間領域と、前記中間領域の上に設けられたゲート電極と、前記中間領域と前記ゲート電極との間に設けられたゲート絶縁膜と、前記ソース領域と電気的に接続されたソース電極と、前記ドレイン領域と電気的に接続されたドレイン電極と、を含み、前記半導体領域は、前記第１ウェル領域の下の第１位置と、前記第２ウェル領域の下の第２位置と、前記第１ウェル領域の下において、前記第１位置と前記第２位置との間の第３位置と、を有し、前記第３位置における前記第２導電形の不純物濃度は、前記第１位置における前記第２導電形の不純物濃度よりも高い半導体装置の製造方法であって、
第１イオン注入工程を含む複数のイオン注入工程を含み、前記第１ウェル領域を形成する第１ウェル形成工程と、
第２イオン注入工程を含み、前記第２ウェル領域を形成する第２ウェル形成工程と、
を含み、
前記第１イオン注入工程の投影飛程は、第１注入距離であり、
前記第２イオン注入工程の投影飛程は、第２注入距離であり、
前記第１注入距離は、前記複数のイオン注入工程のそれぞれにおける投影飛程よりも長く、
前記第２注入距離よりも短い半導体装置の製造方法。
【請求項１７】
前記第１注入距離と前記第２注入距離との差は、０．１マイクロメートル以上０．５マイクロメートル以下である請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第２ウェル形成工程は、投影飛程が第３注入距離である第３イオン注入工程をさらに含み、
前記第１注入距離は、前記第３注入距離よりも長い請求項１６または１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、高耐圧のＭＯＳ（Metal Oxide Semiconductor）トランジスタとして、ＭＯＳトランジスタのチャネル領域を二重拡散で形成するＤＭＯＳ（Double Diffused MOS）トランジスタなどの半導体装置がある。このような半導体装置において、破壊耐量、信頼性などのＳＯＡ（Safety Operating Area）耐量を向上させることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ＳＯＡ耐量が向上された半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体領域と、第１ウェル領域と、第２ウェル領域と、ソース領域と、ドレイン領域と、中間領域と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を含む半導体装置が提供される。前記第１ウェル領域は、前記半導体領域の上に設けられ、第１導電形である。前記第２ウェル領域は、前記半導体領域の上に設けられ前記第１ウェル領域から前記半導体領域へ向かう深さ方向と交差する方向において前記第１ウェル領域と並び、第２導電形である。前記ソース領域は、前記第１ウェル領域の上に設けられ、前記第２導電形である。前記ドレイン領域は、前記第２ウェル領域の上に設けられ、前記第２導電形である。前記中間領域は、前記ソース領域と前記ドレイン領域との間に設けられる。前記ゲート電極は、前記中間領域の上に設けられる。前記ゲート絶縁膜は、前記中間領域と前記ゲート電極との間に設けられる。前記ソース電極は、前記ソース領域と電気的に接続される。前記ドレイン電極は、前記ドレイン領域と電気的に接続される。前記半導体領域は、前記第１ウェル領域の下の第１位置と、前記第２ウェル領域の下の第２位置と、前記第１ウェル領域の下において、前記第１位置と前記第２位置との間の第３位置と、を有する。前記第３位置における前記第２導電形の不純物濃度は、前記第１位置における前記第２導電形の不純物濃度よりも高い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式的断面図である。
【図２】実施形態に係る半導体装置の不純物分布を例示するグラフ図である。
【図３】実施形態に係る半導体装置の特性を示す模式的断面図である。
【図４】図４（ａ）及び図４（ｂ）は、参考例の半導体装置を示す模式的断面図である。
【図５】実施形態に係る半導体装置を示す模式的断面図である。
【図６】図６（ａ）及び図６（ｂ）は、実施形態に係る半導体装置を例示する模式的断面図である。
【図７】実施形態に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
以下の実施形態では、第１導電形をｐ形、第２導電形をｎ形として説明する。第１導電形をｎ形、第２導電形をｐ形としても実施可能である。
【０００９】
（第１の実施形態）  
実施形態は、半導体装置に係る。実施形態に係る半導体装置は、例えば、ＤＭＯＳ、ＬＤＭＯＳ（Lateral DMOS）、ＤＥＭＯＳ（Drain Extended MOS）、ＥＤＭＯＳ（Extended Drain MOS）などを含む。
【００１０】
図１は、実施形態に係る半導体装置を例示する模式的断面図である。  
図１に表したように、実施形態に係る半導体装置１００は、半導体領域１０と、第１ウェル領域１５と、第２ウェル領域２０と、ソース領域２５と、ドレイン領域２６と、チャネル領域２７と、ゲート絶縁膜２８と、ソース電極３０と、ドレイン電極３１と、ゲート電極３２と、を含む。この例では、半導体装置１００は、絶縁分離膜３５をさらに含む。この例では、半導体装置１００は、ｎ形チャネルのＤＭＯＳである。
【００１１】
半導体領域１０には、例えば、シリコン（Ｓｉ）基板が用いられる。この例では、半導体領域１０には、例えばｐ形シリコン（Ｓｉ）が用いられる。半導体領域１０には、ｎ形シリコンを用いてもよい。
【００１２】
例えば、基板の上にエピタキシャル層を設ける。半導体領域１０は、基板の上に設けられたエピタキシャル層であっても良い。この例では、半導体領域１０は、ｐ形エピタキシャル層である。実施形態において、半導体領域１０に、ｎ形エピタキシャル層を用いても良い。  
実施形態において、エピタキシャル層を設けなくても良い。この場合には、半導体領域１０には、基板が用いられる。基板に、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６及びチャネル領域２７などが直接形成される。
【００１３】
以下に説明する半導体領域１０、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６及びチャネル領域２７は、例えば、Ｓｉである。実施形態は、シリコンに限らず、例えば、炭化シリコンまたは窒化ガリウムなどであってもよい。
【００１４】
半導体領域１０の上に、第１ウェル領域１５が設けられる。第１ウェル領域１５は、ｐ形である。第１ウェル領域１５におけるｐ形不純物濃度は、半導体領域１０におけるｐ形不純物濃度よりも高い。ｐ形不純物には、例えば、ボロン（Ｂ）が用いられる。
【００１５】
半導体領域１０の上に、第２ウェル領域２０が設けられる。第２ウェル領域２０は、ｎ形である。ｎ形不純物には、例えば、リン（Ｐ）または砒素（Ａｓ）が用いられる。
【００１６】
第１ウェル領域１５の上にソース領域２５が設けられる。ソース領域２５は、ｎ型である。ソース領域２５の上に、ソース電極３０が設けられる。ソース電極３０は、ソース領域２５と電気的に接続される。
【００１７】
第２ウェル領域２０の上にドレイン領域２６が設けられる。ドレイン領域２６は、ｎ型である。例えば、ドレイン領域２６の上にドレイン電極３１が設けられる。ドレイン電極３１は、ドレイン領域２６と電気的に接続される。
【００１８】
ソース領域２５におけるｎ形不純物濃度は、例えば、第２ウェル領域２０におけるｎ形不純物濃度よりも高い。ドレイン領域２６におけるｎ形不純物濃度は、例えば、第２ウェル領域２０におけるｎ形不純物濃度よりも高い。
【００１９】
ソース領域２５とドレイン領域２６との間にチャネル領域２７（中間領域）が設けられる。チャネル領域２７の上にゲート電極３２が設けられる。ゲート電極３２とチャネル領域２７との間にゲート絶縁膜２８が設けられる。
【００２０】
例えば、ゲート電極３２には、ポリシリコンが用いられる。ゲート絶縁膜２８には、酸化シリコン、または、酸窒化シリコンが用いられる。
【００２１】
この例では、第２ウェル領域２０と半導体領域１０との境界、及び、第１ウェル領域１５と第２ウェル領域２０との境界、に対応する位置にｐｎ接合の境界Ｊ１が形成されている。
【００２２】
半導体領域１０からゲート電極３２へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向に対して垂直で、Ｚ軸方向に対して垂直な方向をＹ軸方向とする。例えば、Ｘ軸方向は、第１ウェル領域１５から第２ウェル領域２０へ向かう方向である。
【００２３】
この例では、第２ウェル領域２０の上に絶縁分離膜３５が設けられる。絶縁分離膜３５は、ドレイン領域２６とチャネル領域２７との間に配置される。例えば、絶縁分離膜３５は、ドレイン領域２６と接している。
【００２４】
絶縁分離膜３５は、例えばＳＴＩ（Shallow Trench Isolation）構造を有する。絶縁分離膜３５の深さは、ドレイン領域２６の深さよりも深い。絶縁分離膜３５には、例えば、酸化シリコンが用いられる。
【００２５】
第２ウェル領域２０は、第１部分２１と第２部分２２とを含んでもよい。第２部分２２は、第１部分２１と第１ウェル領域１５との間に設けられる。例えば、第１部分２１は、ドレイン領域２６の下に設けられる。例えば、第２部分２２は、絶縁分離膜３５の下に設けられる。例えば、第２部分２２におけるｎ形不純物濃度は、第１部分２１におけるｎ形不純物濃度よりも低い。
【００２６】
第２部分２２は、例えば、ＤＭＯＳにおけるＲｅｓｕｒｆ（Ｄｒｉｆｔ）領域である。例えば、絶縁分離膜３５の下面は、第２部分２２と接する。絶縁分離膜３５のチャネル領域２７側の端部は、第２部分２２と接する。
【００２７】
チャネル領域２７は、上面２７ｕ（第１面）を有する。上面２７ｕは、チャネル領域２７のゲート絶縁膜２８側の面である。例えば、上面２７ｕは、ゲート絶縁膜２８と接する。第２ウェル領域２０は、半導体領域１０側に設けられた下面２０ｓを有する。第１部分２１は、半導体領域１０側に設けられた下面２１ｓを有する。第２部分２２は、半導体領域１０側に設けられた下面２２ｓを有する。第１ウェル領域１５は、半導体領域１０側に設けられた下面１５ｓ（底部）を有する。半導体領域１０は、第１ウェル領域１５及び第２ウェル領域２０とは反対側の端１０ｓを有する。
【００２８】
例えば、第２ウェル領域２０の深さＬ２０（第１距離、上面２７ｕのＺ軸方向に沿った位置と下面２０ｓのＺ軸方向に沿った位置との間の距離）は、第１ウェル領域１５の深さＬ１５（第２距離、上面２７ｕのＺ軸方向に沿った位置と下面１５ｓのＺ軸方向に沿った位置との間の距離）よりも深い。  
例えば、第２部分２２の深さＬ２２（上面２７ｕのＺ軸方向に沿った位置と、下面２２ｓのＺ軸方向に沿った位置との差）は、第１ウェル領域１５の深さＬ１５よりも深い。
【００２９】
第２ウェル領域２０の第２領域１０ｂ側の端（例えば、下面２０ｓ、すなわち、第２位置上方の第２ウェル領域２０の下面）と、上面２７ｕとの間のＺ軸方向に沿った距離は、第１距離（深さＬ２０または深さＬ２２）である。第１ウェル領域１５の第１領域１０ａ側の端（例えば、下面１５ｓ、すなわち、第１位置上方の第１ウェル領域１５の下面）と、上面２７ｕとの間のＺ軸方向に沿った長さは、第２距離（深さＬ１５）である。第１距離は、第２距離よりも長い。
【００３０】
例えば、第２ウェル領域２０の深さＬ２２（第２部分２２の深さ）と、第１ウェル領域１５の深さＬ１５との差は、０．１マイクロメートル（μｍ）以上０．５マイクロメートル以下である。第１距離と第２距離との差は、０．１μｍ以上０．５μｍ以下である。
【００３１】
すなわち、半導体領域１０は、第１領域１０ａ（第１位置）と、第２領域１０ｂ（第２位置）と、第３領域１０ｃ（第３位置）と、を含む。第２領域１０ｂは、第１方向（例えば、Ｘ軸方向）において第１領域１０ａと並ぶ。第３領域１０ｃは、第１領域１０ａと第２領域１０ｂとの間に設けられる。第１ウェル領域１５は、第１領域１０ａ及び第３領域１０ｃの上に設けられる。第１ウェル領域１５は、第２方向（深さ方向、この例ではＺ軸方向）において、第１領域１０ａ及び第３領域１０ｃと並ぶ。第２方向は、第１方向と交差する。第２ウェル領域２０は、第２領域１０ｂの上に設けられ、第２方向において第２領域１０ｂと並ぶ。  
すなわち、第１領域１０ａ及び第３領域１０ｃは、第１ウェル領域１５の下に位置する。第２領域１０ｂは、第２ウェル領域２０の下に位置する。
【００３２】
第３領域１０ｃの少なくとも一部は、例えば、第１ウェル領域１５の第２ウェル領域２０側の端部の下に設けられる。例えば、第１領域１０ａは、第１ウェル領域１５と接する。例えば、第３領域１０ｃは、第１ウェル領域１５と接する。例えば、第１領域１０ａは、ソース領域２５の下に設けられる。第３領域１０ｃの少なくとも一部は、ゲート電極３２の下に設けられる。  
例えば、第３位置は、第１ウェル領域１５の第２ウェル領域２０側の端部の下に位置する。例えば、第１位置は、ソース領域２５の下に位置し、第３位置は、ゲート電極３２の下に設けられる。
【００３３】
例えば、第２ウェル領域２０の第２部分２２は、上側部２２ａと下側部２２ｂとを含む。上側部２２ａと、半導体領域１０との間に下側部２２ｂが配置される。上側部２２ａは、第１ウェル領域１５側の端部２２ａｅを含む。下側部２２ｂは、第１ウェル領域１５側の端部２２ｂｅを含む。
【００３４】
例えば、端部２２ａｅのＸ軸方向に沿った位置よりも、端部２２ｂｅのＸ軸方向に沿った位置は、ソース領域２５のＸ軸方向に沿った位置に近い。すなわち、境界Ｊ１は、第１ウェル領域１５の下側にもぐりこむような形状となっている。第２部分２２の形状は、第１ウェル領域１５の下側にもぐりこむような形状となっている。これにより、第３領域１０ｃにおけるｎ形不純物濃度が、第１領域１０ａにおけるｎ形不純物濃度よりも高い。
【００３５】
図２は、実施形態に係る半導体装置の不純物分布を例示するグラフ図である。  
図２の縦軸は、半導体装置１００における不純物濃度Ｑｄである。図２の横軸は、Ｚ軸方向に沿った深さＤｚである。深さＤｚ＝０は、上面２７ｕのＺ軸方向に沿った位置である。深さＤｚが大きくなる方向は、ゲート電極３２から半導体領域１０へ向かう方向に対応する。
【００３６】
図２は、第１ウェル領域１５におけるｐ形不純物濃度の分布Ｑｄｐと、第２ウェル領域２０におけるｎ形不純物濃度の分布Ｑｄｎと、を示している。ｐ形不純物濃度の分布Ｑｄｐは、図１のＡ１−Ａ２線に沿った分布である。ｎ形不純物濃度の分布Ｑｄｎは、図１のＢ１−Ｂ２線に沿った分布である。
【００３７】
図２に表したように、分布Ｑｄｐ及び分布Ｑｄｎは、少なくとも１以上の極大値を有する。例えば、第１ウェル領域１５及び第２ウェル領域２０は、複数のイオン注入工程によって形成される。複数の極大値のそれぞれは、複数のイオン注入工程のそれぞれと対応する。例えば、分布Ｑｄｐ及び分布Ｑｄｎは、複数のピーク（極大値）を有する。
【００３８】
この例では、分布Ｑｄｐは、第１〜第４極大値Ｍ１〜Ｍ４を有する。第４極大値Ｍ４の深さＤｚは、第１〜第３極大値Ｍ１〜Ｍ３の深さＤｚよりも浅い。
【００３９】
第１極大値Ｍ１（第１ピークＰ１）の深さＤｚ（第１深さＤｚ１）は、複数のピーク（第２〜第４極大値Ｍ２〜Ｍ４）のそれぞれにおける深さＤｚよりも深い。第１極大値Ｍ１における不純物濃度Ｑｄは、例えば、１×１０１６／立方センチメートル（ｃｍ３）以上１×１０１９／ｃｍ３以下である。
【００４０】
この例では、分布Ｑｄｎは、第５〜第８極大値Ｍ５〜Ｍ８を有する。第５極大値Ｍ５（第２ピークＰ２）の深さＤｚ（第２深さＤｚ２）は、第６〜第８極大値Ｍ６〜Ｍ８のそれぞれにおける深さＤｚよりも深い。第５極大値Ｍ５における不純物濃度Ｑｄは、例えば、１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下である。
【００４１】
分布Ｑｄｎが有する極大値のうち最も深い位置の極大値（この例では、第５極大値Ｍ５）は、分布Ｑｄｐが有する極大値のうち最も深い位置の極大値（この例では、第１極大値Ｍ１）よりも深い。分布Ｑｄｎは、第１ピークＰ１（第１極大値Ｍ１）の第１深さＤｚ１よりも深い第２深さＤｚ２の第２ピークＰ２（第５極大値Ｍ５）を有する。すなわち、第２ウェル領域２０の深さは、第１ウェル領域１５の深さよりも深い。例えば、第１深さＤｚ１と第２深さＤｚ２との差は、０．１μｍ以上０．５μｍ以下である。
【００４２】
分布Ｑｄｎは、例えば、第３深さＤｚ３の第３ピークＰ３（第６極大値Ｍ６）を有する。第１深さＤｚ１は、第３深さＤｚ３よりも深い。  
すなわち、分布Ｑｄｐは、Ｚ軸方向の第１ピーク位置（第１深さＤｚ１）の第１ピークＰ１を含む複数のピークを有する。第１ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離は、複数のピーク（第２〜第４極大値Ｍ２〜Ｍ４）のＺ軸方向に沿ったそれぞれの位置と上面２７ｕとの間のＺ軸方向に沿った距離よりも長い。分布Ｑｄｎは、Ｚ軸方向の第２ピーク位置（第２深さＤｚ２）の第２ピークＰ２を有する。第２ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離は、第１ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離よりも長い。  
前記第２ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離と、第１ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離との差は、０．１μｍ以上０．５μｍ以下である。  
分布Ｑｄｎは、Ｚ軸方向の第３ピーク位置（第３深さＤｚ３）の第３ピークＰ３を有する。第３ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離は、第１ピーク位置と上面２７ｕとの間のＺ軸方向に沿った距離よりも短い。
【００４３】
例えば、半導体装置１００には、ｎｐｎバイポーラトランジスタが寄生している。例えば、ドレイン領域２６がコレクタ、ソース領域２５がエミッタ、チャネル領域２７がベースとして機能する。
【００４４】
例えば、ＤＭＯＳなどの半導体装置においては、ＢＶｄｓｓ（耐圧）とＲｏｎＡ（単位面積当たりのｏｎ抵抗）との最適化を実施し特性の向上を図っている。一方、ＳＯＡ耐量やＥＳＤ（Electrical Static Destruction）耐量も向上させることが望まれる。
【００４５】
例えば、ベースとして機能するチャネル領域２７の電位が増大し、寄生バイポーラトランジスタがオンし、電流が増大する。これにより、ＥＳＤによる不良が引き起こされる。寄生しているｎｐｎバイポーラトランジスタ（寄生トランジスタ）の動作を抑制する。これにより、ＥＳＤ耐量を向上させることができる。
【００４６】
例えば、ベース電流を小さくする、または、ベース抵抗を小さくする。これにより、ベースとして機能するチャネル領域２７の電位の増大が抑制される。これにより、寄生トランジスタの動作が抑制され、ＥＳＤ耐量を向上させることができる。
【００４７】
例えば、ベース電流に着目する。ベース電流は、ドレイン―ソース間を流れる電流によるものではない場合がある。例えば、ベース電流は、電界集中などによって発生したインパクトイオンによる電流である。
【００４８】
ドレイン電極３１を介して、第２ウェル領域２０にサージ電圧が印加され、第２ウェル領域２０とチャネル領域２７との界面で、強電界が発生する。この強電界によってインパクトイオンが発生する。発生したインパクトイオンは、さらにインパクトイオンを増大させながら、チャネル領域２７へ注入される。これにより、ベースの電位が上昇し、寄生トランジスタが動作し、ＥＳＤによる不良が生じる。
【００４９】
ＤＭＯＳなどの半導体装置中では、電界が集中している箇所においてインパクトイオンが発生する。例えば、電界が集中する箇所は、ドリフト層（例えば、第２ウェル領域２０の第２部分２２）と、チャネル領域２７の拡散層と、の接合界面である。発生したインパクトイオンは、等電位線に垂直な方向に進行する。インパクトイオンは、進行中に他のイオンと衝突し、なだれ増幅を起こし、増大する。
【００５０】
インパクトイオンの発生及び増大を抑制する。これにより、ベース電流が小さくなり、ベース電位の上昇が抑制される。寄生トランジスタの動作が抑制され、ＥＳＤ耐量を向上させることができる。
【００５１】
半導体装置１００においては、例えば、第２ウェル領域２０の深さは、第１ウェル領域１５の深さよりも深い。これにより、電界集中箇所が表面に対して深い場所となる。  
半導体装置１００においては、第３領域１０ｃにおけるｎ形不純物濃度は、第１領域１０ａにおけるｎ形不純物濃度よりも高い。これにより、電界が集中する深い場所において、例えば、等電位線は、縦方向（Ｚ軸方向）に沿う。これにより、発生したインパクトイオンは、ドレイン−ソース間の電流経路であるチャネル領域２７へ向かい難い。すなわち、ソース−ドレイン間の電流によって生じるなだれ増大を抑制することができる。  
第２ウェル領域２０が第１ウェル領域１５よりも浅いような不純物濃度分布の場合には、例えば、電界集中箇所は、絶縁分離膜３５付近のチャネル領域２７に位置する。この場合には、チャネル領域２７においてインパクトイオンが発生しやすい。なだれ増幅が生じやすい。これに対して、実施形態に係る半導体装置１００においては、不純物濃度の分布を図２のようにすることで、電界集中箇所は、例えば第２ウェル領域２０の底部付近に位置する。これにより、発生したインパクトイオンは、表面のチャネル領域２７に流れ込みにくい。
【００５２】
実施形態においては、発生したインパクトイオンは、サブまたはバックゲートに向かって流れやすい。発生したインパクトイオンを、効率的に抜くことができる。
【００５３】
実施形態によれば、不純物のプロファイルを調整することで、寄生トランジスタの動作を抑制することができる。これにより、インパクトイオンの発生及び増大が抑制され、ＳＯＡ耐量及びＥＳＤ耐量を向上させることができる。
【００５４】
図３は、実施形態に係る半導体装置の特性を例示する模式的断面図である。  
図３は、半導体装置１００における、電界集中箇所及びインパクトイオンの流れを模式的に示している。図３は、例えば、ドレイン電極３１に高電圧（サージ電圧）のパルスを与えるシミュレーションによって得られる。半導体装置１００の電極に印加される電圧の条件は、例えば、ＥＳＤ耐量の試験に対応する条件である。
【００５５】
半導体装置１００において、電界の極大値は、第２ウェル領域２０の端部２２ｂｅ付近の領域Ｒ１（電界集中箇所）において生じる。図３に表したように、領域Ｒ１は、チャネル領域２７よりも下側に位置する。
【００５６】
半導体装置１００においては、第３領域１０ｃにおけるｎ形不純物濃度が、第１領域１０ａにおけるｎ形不純物濃度よりも高い。これにより、第２部分２２の形状は、第１ウェル領域１５の下側にもぐりこむような形状となっている。このため、電界集中箇所を、表面側（チャネル領域２７付近）から界面底部へ誘導できる。
【００５７】
ＤＭＯＳの通常動作時には、電流は、例えば、チャネル領域２７を流れる。本実施形態においては、電界が集中する箇所は、ＤＭＯＳの通常動作時に電流が流れる経路よりも深い。これにより、インパクトイオンの発生及び増大を抑制することができる。
【００５８】
例えば、インパクトイオン化率は、電界の大きい箇所において、高い。半導体装置１００においては、領域Ｒ１においてインパクトイオン化率が高い。インパクトイオンが発生しやすい領域は、ＤＭＯＳの通常動作時に電流が流れる経路よりも深い領域である。半導体装置１００においては、インパクトイオンが主電流経路でない場所で発生する。これにより、インパクトイオンの増幅を抑制することができる。
【００５９】
例えば、サージ電圧によってインパクトイオンが発生する。インパクトイオンの発生に伴い、インパクトイオン電流が発生する。インパクトイオン電流は、電界が集中する箇所（領域Ｒ１）において、大きい。半導体装置１００においては、ＤＭＯＳの通常動作時に電流が流れる経路におけるインパクトイオン電流は、比較的小さい。領域Ｒ１において生じたインパクトイオン電流は、第１ウェル領域１５を通り、例えば、ソース領域２５へ向かって流れる（図３中の矢印の経路）。
【００６０】
実施形態に係る半導体装置１００においては、第３領域１０ｃのｎ形不純物濃度は、第１領域１０ａのｎ形不純物濃度よりも高い。第２ウェル領域２０の形状は、第１ウェル領域１５の下側にもぐりこむような形状となっている。これにより、電界が集中する深い領域において、等電位線が縦縞になっている。チャネル領域２７の下の深い領域で発生したインパクトイオンは、表面のチャネル領域に流れ込み難い。
【００６１】
このように、半導体装置１００においては、最大電界強度を、ソース−ドレイン間の電流経路とは異なる箇所とすることができる。発生したインパクトイオンは、チャネルを介した電流経路の領域を通らない。これにより、電流によるインパクトイオンの発生を抑制することができる。寄生トランジスタの動作が抑制され、信頼性及びＥＳＤ耐量を向上させることができる。
【００６２】
図４（ａ）及び図４（ｂ）は、参考例の半導体装置を例示する模式的断面図である。  
図４（ａ）及び図４（ｂ）に表した半導体装置１９０においても、半導体領域１０、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６、チャネル領域２７、ゲート絶縁膜２８、ソース電極３０、ドレイン電極３１、ゲート電極３２及び絶縁分離膜３５が設けられる。
【００６３】
半導体装置１９０においては、第１領域１０ａにおけるｎ形不純物濃度と、第３領域１０ｃにおけるｎ形不純物濃度は、同程度である。
【００６４】
図４（ａ）に表したように、例えば、第１ウェル領域１５の深さは、第２ウェル領域２０の深さよりも深い。第２ウェル領域２０の形状は、第１ウェル領域１５の下側にもぐりこむような形状ではない。
【００６５】
図４（ｂ）は、参考例の半導体装置の特性を例示する模式的断面図である。図４（ｂ）は、半導体装置１９０における、電界集中箇所及びインパクトイオンによる電流を模式的に示している。図４（ｂ）は、図３と同様に、半導体装置１９０のドレイン電極３１に高電圧（サージ電圧）のパルスを与えるシミュレーションによって得られる。
【００６６】
半導体装置１９０においては、電界の極大値は、絶縁分離膜３５のソース領域２５側の端部の領域Ｒ２において生じる。領域Ｒ２において、電界が大きい。図４（ｂ）に表したように、電界の大きい領域Ｒ２は、チャネル領域２７の付近に位置する。
【００６７】
例えば、領域Ｒ２において、インパクトイオンが発生する。インパクトイオンに伴い、インパクトイオン電流が発生する。インパクトイオン電流は、ＤＭＯＳの通常動作時に電流が流れる経路（チャネル領域２７）を通り、ソース領域２５へ向かって流れる（図４（ｂ）中の矢印の経路）。このような参考例の半導体装置においては、インパクトイオンの増幅を抑制することが難しい。
【００６８】
例えば、電界の大きい箇所を、チャネル領域２７の下側の深い位置に形成した別の参考例の半導体装置がある。
【００６９】
参考例の半導体装置においても、半導体領域１０、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６、チャネル領域２７、ゲート絶縁膜２８、ソース電極３０、ドレイン電極３１、ゲート電極３２及び絶縁分離膜３５が設けられる。第１領域１０ａ及び第３領域１０ｃのｎ形不純物濃度が同程度である。
【００７０】
この参考例の半導体装置においては、第２ウェル領域２０の形状は、第１ウェル領域１５の下側にもぐりこむような形状ではない。
【００７１】
このような参考例の半導体装置においては、インパクトイオン電流は、チャネル領域２７の下側の深い位置において発生する。しかし、発生したインパクトイオン電流は、例えば、チャネル領域２７へ向かって流れてしまう場合がある。インパクトイオン電流の流れる経路と、ソース−ドレイン間の電流経路（ＤＭＯＳの通常動作時に電流が流れる経路）と、を分離することが出来ない。信頼性やＥＳＤ耐量の劣化を招いてしまう場合がある。
【００７２】
これに対して、実施形態に係る半導体装置１００においては、電界が集中する深い領域Ｒ１において、等電位線がＺ軸方向に沿っている。これにより、電界の大きい箇所において発生したインパクトイオン電流は、表面のチャネル領域に流れ込みにくい。インパクトイオンの発生が抑制され、寄生トランジスタの動作が抑制され、信頼性及びＥＳＤ耐量を向上させることができる。
【００７３】
図５は、実施形態に係る半導体装置の変形例を例示する模式的断面図である。  
図５に表したように、半導体装置１０１においても、半導体領域１０、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６、チャネル領域２７、ゲート絶縁膜２８、ソース電極３０、ドレイン電極３１及びゲート電極３２が設けられる。これらについては、半導体装置１００において説明した構成を適用することができる。半導体装置１０１の構成は、半導体装置１００において絶縁分離膜３５を省略した構成に相当する。
【００７４】
半導体装置１０１においても、第１領域１０ａにおけるｎ形不純物濃度よりも、第３領域１０ｃにおけるｎ形不純物濃度の方が高い。これにより、インパクトイオンの発生が抑制され、寄生トランジスタの動作が抑制され、信頼性及びＥＳＤ耐量を向上させることができる。
【００７５】
図６（ａ）及び図６（ｂ）は、実施形態に係る半導体装置の変形例を例示する模式的断面図である。  
図６（ａ）に表した半導体装置１０２、及び、図６（ｂ）に表した半導体装置１０３においても、第１ウェル領域１５、第２ウェル領域２０、ソース領域２５、ドレイン領域２６、チャネル領域２７、ゲート絶縁膜２８、ソース電極３０、ドレイン電極３１、ゲート電極３２が設けられる。これらについては、半導体装置１００において説明した構成を適用することができる。
【００７６】
半導体装置１０２及び半導体装置１０３は、半導体領域１０を含む。この例では、半導体領域１０には、ｎ形エピタキシャル層が用いられている。基板４０の上に半導体領域１０（ｎ型エピタキシャル層）が設けられている。
【００７７】
半導体装置１０２は、さらに絶縁分離膜３５を含む。絶縁分離膜３５は、ドレイン領域２６とチャネル領域２７との間に配置される。
【００７８】
半導体装置１０２の構成は、半導体装置１００において半導体領域１０をｎ形エピタキシャル層で置き換えた構成に相当する。半導体装置１０３は、半導体装置１０２において、絶縁分離膜３５を省略した構成に相当する。
【００７９】
半導体装置１０２及び半導体装置１０３において、境界Ｊ２は、ｐｎ接合境界である。
【００８０】
半導体装置１０２及び半導体装置１０３においても、第１領域１０ａにおけるｎ形不純物濃度よりも、第３領域１０ｃにおけるｎ形不純物濃度の方が高い。これにより、インパクトイオンの発生が抑制され、寄生トランジスタの動作が抑制され、信頼性及びＥＳＤ耐量を向上させることができる。
【００８１】
図７は、実施形態に係る半導体装置の製造方法を例示するフローチャートである。  
図７に例示した半導体装置１００の製造方法においては、例えば、第１ウェル領域１５を形成し（ステップＳ１）、第２ウェル領域２０を形成し（ステップＳ２）、絶縁分離膜３５を形成し（ステップＳ３）、ゲート絶縁膜２８を形成し（ステップＳ４）、ゲート電極３２を形成し（ステップＳ５）、ソース領域２５及びドレイン領域２６を形成し（ステップＳ６）、ソース電極３０及びドレイン電極３１を形成する（ステップＳ７）。これにより、半導体装置１００が製造される。
【００８２】
例えば、ステップＳ１（第１ウェル形成工程）は、第１イオン注入工程を含む複数のイオン注入工程を含む。第１ウェル形成工程において、ｐ形不純物が注入される。例えば、ステップＳ２（第２ウェル形成工程）は、第２イオン注入工程を含む複数のイオン注入工程を含む。第２ウェル形成工程において、ｎ形不純物が注入される。図２で例示した極大値のそれぞれは、例えば、複数のイオン注入工程のそれぞれと対応する。
【００８３】
第１イオン注入工程の投影飛程（Projected Range:Rp）は、第１注入距離である。第１注入距離は、第１ウェル形成工程の複数のイオン注入工程のそれぞれにおける投影飛程よりも長い。例えば、第１イオン注入工程は、第１極大値Ｍ１と対応する。第１注入距離は、第１深さＤｚ１と対応する。
【００８４】
第２イオン注入工程の投影飛程は、第２注入距離である。例えば、第２イオン注入工程は、第５極大値Ｍ５と対応する。第２注入距離は、第２深さＤｚ２と対応する。第１注入距離は、第２注入距離よりも短い。
【００８５】
第２ウェル形成工程は、例えば、第３イオン注入工程を含む。第３イオン注入工程の投影飛程は、第３注入距離である。例えば、第３イオン注入工程は、第６極大値Ｍ６と対応する。第３注入距離は、第３深さＤｚ３と対応する。第１注入距離は、第３注入距離よりも長い。
【００８６】
このようなイオン注入工程によって、図２に例示した不純物濃度の分布を実現することができる。これにより、インパクトイオンの発生及び増大が抑制され、ＳＯＡ耐量が向上した半導体装置を提供することができる。
【００８７】
実施形態によれば、ＳＯＡ耐量が向上された半導体装置を提供できる。
【００８８】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００８９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体領域、第１ウェル領域、第２ウェル領域、ソース領域、ドレイン領域、チャネル領域、ゲート電極、ゲート絶縁膜、ドレイン領域、ソース電極、第１領域、第２領域及び第３領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９０】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００９１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１０…半導体領域、  １０ａ〜１０ｃ…第１〜第３領域（位置）、  １０ｓ…端、  １５…第１ウェル領域、  １５ｓ…下面、  ２０…第２ウェル領域、  ２０ｓ…下面、  ２１〜２２…第１〜第２部分、  ２１ｓ…下面、  ２２ａ…上側部、  ２２ａｅ…端部、  ２２ｂ…下側部、  ２２ｂｅ…端部、  ２２ｓ…下面、  ２５…ソース領域、  ２６…ドレイン領域、  ２７…チャネル領域（中間領域）、  ２７ｕ…上面、  ２８…ゲート絶縁膜、  ３０…ソース電極、  ３１…ドレイン電極、  ３２…ゲート電極、  ３５…絶縁分離膜、  ４０…基板、  １００〜１０３、１９０…半導体装置、  Ｄｚ…深さ、  Ｄｚ１〜Ｄｚ３…第１〜第３深さ、  Ｊ１、Ｊ２…境界、  Ｍ１〜Ｍ８…第１〜第８極大値、  Ｐ１〜Ｐ３…第１〜第３ピーク、  Ｑｄ…不純物濃度、  Ｑｄｎ、Ｑｄｐ…分布、  Ｒ１、Ｒ２…領域、  Ｓ１〜Ｓ７…ステップ
【図１】
2015141996.tif 000003
【図２】
2015141996.tif 000004
【図３】
2015141996.tif 000005
【図４】
2015141996.tif 000006
【図５】
2015141996.tif 000007
【図６】
2015141996.tif 000008
【図７】
2015141996.tif 000009