(57)【要約】【課題】負荷短絡等によって発生し得る破壊を軽微なものに抑制する。【解決手段】複合型半導体装置１は、互いに直列接続されたノーマリオン型のＦＥＴＱ１及びノーマリオフ型のＦＥＴＱ２を備え、ＦＥＴＱ２のオン、オフを通じてノーマリオフ型ＦＥＴの動作を実現する。ＦＥＴＱ１の最大ドレイン電流Ｉｄｍａｘ１と、ＦＥＴＱ２の最大ドレイン電流Ｉｄｍａｘ２は、“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”の関係を満たす。【選択図】図１
2015138837.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備え、前記第２ＦＥＴのオン、オフを通じてノーマリオフ型ＦＥＴの動作を実現する複合型半導体装置において、
前記第１ＦＥＴの最大ドレイン電流であるＩｄｍａｘ１と、前記第２ＦＥＴの最大ドレイン電流であるＩｄｍａｘ２が、
Ｉｄｍａｘ１＜Ｉｄｍａｘ２
の関係を満たす
ことを特徴とする複合型半導体装置。
【請求項２】
電力消費に対する前記第１ＦＥＴの破壊耐量は、前記第２ＦＥＴのそれよりも小さい
ことを特徴とする請求項１に記載の複合型半導体装置。
【請求項３】
前記第１及び第２ＦＥＴの最大ドレイン電流の仕様における代表値Ｉｄｍａｘ１［ｔｙｐ］及びＩｄｍａｘ２［ｔｙｐ］が、
Ｉｄｍａｘ２［ｔｙｐ］＜Ｉｄｍａｘ１［ｔｙｐ］×４
の関係を満たす
ことを特徴とする請求項１又は２に記載の複合型半導体装置。
【請求項４】
前記第１ＦＥＴの最大ドレイン電流は、前記第１ＦＥＴのゲート−ソース間電圧を０Ｖにした状態において、前記第１ＦＥＴのドレイン−ソース間電圧をピンチオフ発生開始時の電圧よりも大きな所定電圧に設定したときの前記第１ＦＥＴのドレイン電流であり、
前記第２ＦＥＴの最大ドレイン電流は、前記第２ＦＥＴのゲート−ソース間電圧を前記第２ＦＥＴのドレイン−ソース間電圧以上にした状態において、前記第２ＦＥＴのドレイン−ソース間電圧をピンチオフ発生開始時の電圧に設定したときの前記第２ＦＥＴのドレイン電流である
ことを特徴とする請求項１〜３の何れかに記載の複合型半導体装置。
【請求項５】
前記第１及び第２ＦＥＴは、共通のパッケージ内に実装される
ことを特徴とする請求項１〜４の何れかに記載の複合型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合型半導体装置に関する。
【背景技術】
【０００２】
シリコン半導体から成るパワー素子を超える性能を持つことが期待されるワイドギャップ半導体の中でも、窒化ガリウム半導体系ＦＥＴのような二次元電子ガスを用いたＨＦＥＴ（hetero FET）が注目され、特に、ＨＦＥＴにおけるノーマリオン型ＦＥＴは、高絶縁耐圧、高温動作及びヘテロ接合による低オン抵抗を比較的容易に実現できるとして利用価値が高い。但し、パワーデバイスとしては、安全面からノーマリオフ型の動作が強く要望される。このため、ノーマリオン型ＦＥＴとノーマリオフ型ＦＥＴをカスケード接続することで、全体としてノーマリオフ型半導体スイッチを実現する複合型半導体装置が提案されている（下記特許文献１及び２参照）。カスケード構成では周知の如くミラー効果が抑制されるため、ノーマリオン型ＦＥＴの高速動作が損なわれない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１５８１８５号公報
【特許文献２】特開２００６−３２４８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パワーデバイスを含む電源回路やインバータ回路では、過度の負荷や誤動作等により負荷短絡状態が発生することがある。シャント抵抗等を用いて過電流が検出されたとき、ノーマリオフ型ＦＥＴを高速に遮断できれば負荷短絡による複合型半導体装置の破壊を抑制できる。しかしながら、過電流検出速度（過電流検出回路の応答速度）を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まってシステム全体の誤動作を招きやすくなるため、過電流検出速度をあまり上げることはできない。
【０００５】
故に、上述のカスコード構成を有する複合型半導体装置でも、実用上は、或る程度の時間の負荷短絡に耐えることが求められ、仮に複合型半導体装置が破壊されたとしても、安全面から、なるだけ軽微な破壊で留めることが望まれる。特に、ノーマリオン型ＦＥＴはノーマリオフ型ＦＥＴと比べて破壊されやすい（耐量が少ない）ことが多いため、負荷短絡等でノーマリオン型ＦＥＴが破壊されたとしても、ノーマリオン型ＦＥＴの破壊をなるだけ軽微なもので留めることが望まれる。
【０００６】
そこで本発明は、負荷短絡等によって発生し得る破壊の軽度化に寄与する複合型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る複合型半導体装置は、互いに直列接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備え、前記第２ＦＥＴのオン、オフを通じてノーマリオフ型ＦＥＴの動作を実現する複合型半導体装置において、前記第１ＦＥＴの最大ドレイン電流であるＩｄｍａｘ１と、前記第２ＦＥＴの最大ドレイン電流であるＩｄｍａｘ２が、Ｉｄｍａｘ１＜Ｉｄｍａｘ２、の関係を満たすことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、負荷短絡等によって発生し得る破壊の軽度化に寄与する複合型半導体装置を提供することが可能である。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る複合型半導体装置の内部及び周辺の回路図である。
【図２】本発明の第１実施形態に係り、複合型半導体装置内の各ＦＥＴのＶｄｓ−Ｉｄ特性を示す図である。
【図３】負荷短絡によりＧａＮＦＥＴ又はＳｉＭＯＳＦＥＴが軽度破壊に至ったときにおける、ＧａＮＦＥＴ、ＳｉＭＯＳＦＥＴでの消費電力を示す図である。
【図４】本発明の第１実施形態と対比するための参考構成におけるＶｄｓ−Ｉｄ特性を示す図である。
【図５】本発明の第３実施形態に係り、複合型半導体装置内の各ＦＥＴのＶｄｓ−Ｉｄ特性を示す図である。
【図６】本発明の第４実施形態に係る複合型半導体装置の上面図及び側面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００１１】
＜第１実施形態＞
本発明の第１実施形態を説明する。図１に、第１実施形態に係る複合型半導体装置（複合型スイッチング素子）１の内部及び周辺の回路図を示す。複合型半導体装置１は、互いに直列に接続された電界効果トランジスタ（以下、ＦＥＴという）Ｑ１及びＱ２と、ドレイン端子Ｔｄ、ソース端子Ｔｓ及びゲート端子Ｔｇを備える。ＦＥＴＱ１及びＱ２は共にＮチャンネル型のＦＥＴである。ドレイン端子Ｔｄには電圧源２が接続され、ゲート端子Ｔｇには制御回路３が接続され、ソース端子Ｔｓには負荷４が接続される。
【００１２】
ドレイン端子ＴｄはＦＥＴＱ１のドレインに接続され、ソース端子ＴｓはＦＥＴＱ２のソースに接続され、ゲート端子ＴｇはＦＥＴＱ２のゲートに接続される。ＦＥＴＱ１のソースとＦＥＴＱ２のドレインは共通接続される。ＦＥＴＱ１のゲートは抵抗を介してＦＥＴＱ２のソースに接続される。但し、ＦＥＴＱ１のゲートを、抵抗を介することなく、ＦＥＴＱ２のソースに直接接続してもよい。このように、ＦＥＴＱ１及びＱ２はカスコード接続されている（カスコード構成にて接続されている）。即ち、複合型半導体装置１は、ソース接地ＦＥＴとしてのＦＥＴＱ２に対しゲート接地ＦＥＴとしてのＦＥＴＱ１を積み上げた構成を持つ。
【００１３】
ＦＥＴＱ１は、ＧａＮＦＥＴ（Gallium Nitride-Field Effect Transistor）、即ち窒化ガリウム半導体にて形成されたノーマリオン型のＦＥＴである。ノーマリオン型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）であってもオンとなる。従って、ＦＥＴＱ１は、ＦＥＴＱ１へのゲート電圧が、ゼロ又は負の電圧値を有する所定の閾電圧ＶTHQ1以上であればオンとなり、閾電圧ＶTHQ1より低ければオフとなる。
【００１４】
ＦＥＴＱ２は、ＳｉＭＯＳＦＥＴ（Si-Metal Oxide Semiconductor Field Effect Transistor）、即ちシリコン半導体にて形成された絶縁ゲート型ＦＥＴであって、ノーマリオフ型のＦＥＴである。ノーマリオフ型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）であるときオフとなる。従って、ＦＥＴＱ２は、ＦＥＴＱ１と同様、ＦＥＴＱ２へのゲート電圧が閾電圧ＶTHQ2以上であればオンとなり、閾電圧ＶTHQ2より低ければオフとなるが、ＶTHQ2は正である。尚、ＦＥＴＱ２には、ソースからドレインに向かう方向を順方向とする寄生ダイオードが内蔵されている。
【００１５】
任意のＦＥＴにおいて、ゲート電圧とは、当該ＦＥＴのソース電位を基準とするゲート電位を指す。任意のＦＥＴにおいて、オンとは、当該ＦＥＴのドレイン及びソース間が導通状態になることを指し、オフとは、当該ＦＥＴのドレイン及びソース間が遮断状態になることを指す。以下では、ＦＥＴＱ１をＧａＮＦＥＴＱ１又は単にＧａＮＦＥＴと表記することもあるし、ＦＥＴＱ２をＳｉＭＯＳＦＥＴＱ２又は単にＳｉＭＯＳＦＥＴと表記することもある。
【００１６】
電圧源２は、グランドを基準とした直流の電源電圧ＶＤＤをドレイン端子Ｔｄに印加する（ＶＤＤ＞０）。制御回路３は、ゲート端子Ｔｇを介してＦＥＴＱ２にゲート電圧を供給し、ＦＥＴＱ２のゲート電圧を制御することでＦＥＴＱ２のオン、オフを制御する。ＦＥＴＱ２がオンであるとき、ＦＥＴＱ１のゲート電圧が略０Ｖ（ボルト）になるため、ＦＥＴＱ１もオンとなる。ＦＥＴＱ２がオフとなると、ＦＥＴＱ２のドレイン電位が上昇し、その上昇を通じてＦＥＴＱ１のゲート電圧が閾電圧ＶTHQ1より低くなるとＦＥＴＱ１もオフする。結局、１つのスイッチング素子として機能する複合型半導体装置１において、ドレイン端子Ｔｄ及びソース端子Ｔｓ間は、ＦＥＴＱ２がオンならオンとなり（導通状態となり）、ＦＥＴＱ２がオフならオフとなり（遮断状態となる）。つまり、複合型半導体装置１は、１つのノーマリオフ型のＦＥＴの動作を実現する。
【００１７】
ドレイン端子Ｔｄからソース端子Ｔｓに流れる電流をＩｄにて表す。Ｉｄは、複合型半導体装置１を１つのノーマリオフ型のＦＥＴと捉えたときのドレイン電流に相当し、ＦＥＴＱ１のドレイン電流及びＦＥＴＱ２のドレイン電流と一致する。ドレイン電流Ｉｄはソース端子Ｔｓを介して負荷４に供給され、グランドに流れこむ。負荷４は任意であり、装置１を用いてインバータ回路を形成する場合においては、インバータ回路のアームが負荷４に含まれ得る。制御回路３は、ＦＥＴＱ２を交互にオン、オフするスイッチング制御を行うこともできるが、以下では、特に記述無き限り、ＦＥＴＱ２をオンさせるためのゲート電圧がＦＥＴＱ２に供給されている状態を考える。
【００１８】
ここで、ＦＥＴＱ１の最大ドレイン電流をＩｄｍａｘ１にて表し、ＦＥＴＱ２の最大ドレイン電流をＩｄｍａｘ２にて表す。ＦＥＴＱ１、Ｑ２の最大ドレイン電流は、それぞれ、飽和領域におけるＦＥＴＱ１、Ｑ２のドレイン電流であって、ＦＥＴＱ１、Ｑ２に流れうるドレイン電流の最大値を指す。
【００１９】
ＦＥＴＱ１はノーマリオン型のＦＥＴであるので、Ｉｄｍａｘ１は、ＦＥＴＱ１のゲート電圧が０Ｖである状態での、ＦＥＴＱ１の最大ドレイン電流と解して良い。一方、ＦＥＴＱ２はノーマリオフ型のＦＥＴであるので、Ｉｄｍａｘ２は、ＦＥＴＱ２のゲート電圧をＦＥＴＱ２のドレイン−ソース間電圧以上にした状態での、ＦＥＴＱ２の最大ドレイン電流と解して良い。尚、本明細書において、最大ドレイン電流などのＦＥＴの特性を示す各物理量は、ＦＥＴＱ１及びＱ２の周囲温度が任意且つ所定の共通温度（ＦＥＴＱ１及びＱ２に対して共通の温度であって例えば２５℃）であるときの物理量であるとする。
【００２０】
複合型半導体装置１では、下記不等式（１）を満たすようにＦＥＴＱ１及びＱ２が形成される。
Ｉｄｍａｘ１＜Ｉｄｍａｘ２            ・・・（１）
【００２１】
式（１）を成立させる意義について説明する。図２（ａ）及び（ｂ）の夫々において、曲線３００ＧａＮは、ＧａＮＦＥＴＱ１のＶｄｓとドレイン電流との関係を示し、曲線３００Ｓｉは、ＳｉＭＯＳＦＥＴＱ１のＶｄｓとドレイン電流との関係を示している。但し、曲線３００ＧａＮ及び３００Ｓｉは、ＦＥＴＱ１及びＱ２が正常であるときの上記関係を示している。ＦＥＴＱ１及びＱ２が正常であるとは、ＦＥＴＱ１及びＱ２に故障（後述の軽度破壊及び重度破壊を含む）が発生していない状態を指す。Ｖｄｓは、ドレイン及びソース間電圧を表す。
【００２２】
ＦＥＴＱ１及びＱ２が正常である状況において、負荷４が短絡したとき、ＦＥＴＱ１は十分に飽和し、ドレイン電流ＩｄはＩｄｍａｘ１で律速されて（ドレイン電流Ｉｄの増大がＩｄｍａｘ１までで制限されて）Ｉｄｍａｘ１と一致するようになる。以下では、負荷４が短絡すること（即ち、ソース端子Ｔｓが０Ｖのグランドの電位となること）を負荷短絡と表現する。
【００２３】
負荷短絡はドレイン電流Ｉｄが過電流となる要因の１つである。制御回路３は、ドレイン電流Ｉｄが流れる経路に直列に挿入されたシャント抵抗（不図示）又はパルストランス（不図示）を用いてドレイン電流Ｉｄの電流値を検出し、検出電流値に基づき過電流対応処理を行うことができる。過電流対応処理において、制御回路３は、検出電流値が所定の過電流判定閾値ＩLIM以上になっているとき、装置１に過電流が発生していると判断して、ドレイン電流Ｉｄの流れる経路を遮断する。当該遮断は、ＦＥＴＱ２のオフ、又は、ドレイン電流Ｉｄが流れる経路に直列に挿入されたスイッチ（ＦＥＴＱ２以外の半導体スイッチング素子又は機械式リレー）のオフにより実現される。過電流の発生有無の検出速度（過電流検出回路の応答速度）を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まり、システム全体の誤動作を招く。故に、ドレイン電流Ｉｄの電流値が実際に過電流判定閾値ＩLIM以上になってから所定の過電流検出応答時間が経過したタイミングで過電流の発生が検出されるように、制御回路３は形成されている。過電流判定閾値ＩLIMは、少なくともＩｄｍａｘ２よりは小さい。
【００２４】
一方、負荷短絡による過電流の発生によりＦＥＴＱ１又はＱ２が破壊するおそれがある。ＦＥＴＱ１又はＱ２の破壊は、破壊状態が比較的軽い軽度破壊と、破壊状態が比較的重い重度破壊とに大別される。正常なＦＥＴ（Ｑ１又はＱ２）にて大きな電力が消費されたとき、まず、当該ＦＥＴは軽度破壊に至り、その後に重度破壊に至る。
【００２５】
ＦＥＴＱ１が軽度破壊に至ったとき、ＦＥＴＱ１のドレイン及びソース間は単なる抵抗体として機能し、その抵抗体の抵抗値は正常なＦＥＴＱ１のオン抵抗よりも低い。ＦＥＴＱ２についても同様である。図２（ａ）の破線線分３１０ＧａＮは、ＦＥＴＱ１が軽度破壊しているときの、ＦＥＴＱ１のＶｄｓとドレイン電流との関係を示す。図２（ｂ）の破線線分３１０Ｓｉは、ＦＥＴＱ２が軽度破壊しているときの、ＦＥＴＱ２のＶｄｓとドレイン電流との関係を示す。軽度破壊はＦＥＴのドレイン及びソース間が疑似的に短絡したような症状を呈するため、軽度破壊を疑似短絡故障と呼ぶこともできる。
【００２６】
ＦＥＴＱ１の重度破壊とは、ＦＥＴＱ１が焼損するような破壊を指す（逆に考えれば、軽度破壊では、未だＦＥＴＱ１に焼損は起こっていない）。ＦＥＴＱ２についても同様である。
【００２７】
負荷短絡の発生によってＦＥＴＱ１が軽度破壊に至ると、ＦＥＴＱ１及びＱ２が正常である状態に比べてドレイン電流Ｉｄが増大するが、ドレイン電流Ｉｄの増大はＩｄｍａｘ２までで制限される（図２（ａ）参照）。
【００２８】
今、負荷短絡が発生してＧａＮＦＥＴに軽度破壊が発生する一方でＳｉＭＯＳＦＥＴが正常に保たれている状態を、便宜上、状態α１と呼ぶ。図２（ａ）の点３０２は、状態α１におけるＧａＮＦＥＴの動作点を表している。状態α１では、ＧａＮＦＥＴのドレイン及びソース間に電圧ΔＶGaNが加わる一方で、ＳｉＭＯＳＦＥＴのドレイン及びソース間に電圧（ＶＤＤ−ΔＶGaN）が加わり、且つ、Ｉｄ＝Ｉｄｍａｘ２、となる。従って、図３に示す如く、状態α１において、ＧａＮＦＥＴでの消費電力ＰGaN1は“ΔＶGaN×Ｉｄｍａｘ２”となり、ＳｉＭＯＳＦＥＴでの消費電力ＰSi1は“（ＶＤＤ−ΔＶGaN）×Ｉｄｍａｘ２”となる。
【００２９】
他方、負荷短絡が発生してＳｉＭＯＳＦＥＴに軽度破壊が発生する一方でＧａＮＦＥＴが正常に保たれている状態を、便宜上、状態α２と呼ぶ。図２（ｂ）の点３０４は、状態α２におけるＳｉＭＯＳＦＥＴの動作点を表している。ＳｉＭＯＳＦＥＴの軽度破壊によってドレイン電流Ｉｄが増大するかもしれないが、ドレイン電流Ｉｄの増大はＩｄｍａｘ１までで制限される（図２（ｂ）参照）。状態α２では、ＳｉＭＯＳＦＥＴのドレイン及びソース間に電圧ΔＶSiが加わる一方で、ＧａＮＦＥＴのドレイン及びソース間に電圧（ＶＤＤ−ΔＶSi）が加わり、且つ、Ｉｄ＝Ｉｄｍａｘ１、となる。従って、図３に示す如く、状態α２において、ＧａＮＦＥＴでの消費電力ＰGaN2は“（ＶＤＤ−ΔＶSi）×Ｉｄｍａｘ１”となり、ＳｉＭＯＳＦＥＴでの消費電力ＰSi2は“ΔＶSi×Ｉｄｍａｘ１”となる。
【００３０】
状態α１において、ＧａＮＦＥＴには大きな電流Ｉｄｍａｘ２が流れはするもののＧａＮＦＥＴに加わる電圧ΔＶGaNが小さいため、ＧａＮＦＥＴの破壊が軽微で収まる（ＧａＮＦＥＴの破壊が軽度破壊から重度破壊に進行することが抑制される）。状態α２におけるＳｉＭＯＳＦＥＴにも同様のことが言える。
【００３１】
また、状態α１において、ＧａＮＦＥＴのドレイン及びソース間の抵抗値は、“ＶＤＤ／Ｉｄｍａｘ２”に対して十分に小さく、“（ＶＤＤ−ΔＶGaN）＞＞ΔＶGaN”又は“（ＶＤＤ−ΔＶGaN）＞ΔＶGaN”となるので、少なくとも下記式（２）が成立する。状態α２において、ＳｉＭＯＳＦＥＴのドレイン及びソース間の抵抗値は、“ＶＤＤ／Ｉｄｍａｘ１”に対して十分に小さく、“（ＶＤＤ−ΔＶSi）＞＞ΔＶSi” 又は“（ＶＤＤ−ΔＶSi）＞ΔＶSi”となるので、少なくとも下記式（３）が成立する。
ＰGaN1＜ＰSi1＝（ＶＤＤ−ΔＶGaN）×Ｉｄｍａｘ２        ・・・（２）
ＰSi2＜ＰGaN2＝（ＶＤＤ−ΔＶSi）×Ｉｄｍａｘ１        ・・・（３）
【００３２】
簡単化のため、電圧ΔＶGaN及びΔＶSiが電源電圧ＶＤＤに対して十分に微小であると仮定して、“ΔＶGaN＝ΔＶSi＝ΔＶ”とおくと、式（２）及び（３）は、下記式（２ａ）及び（３ａ）へと変形される。
ＰGaN1＜ＰSi1＝（ＶＤＤ−ΔＶ）×Ｉｄｍａｘ２        ・・・（２ａ）
ＰSi2＜ＰGaN2＝（ＶＤＤ−ΔＶ）×Ｉｄｍａｘ１        ・・・（３ａ）
【００３３】
ここで、ＦＥＴの特性上、ＧａＮＦＥＴの方がＳｉＭＯＳＦＥＴよりも破壊しやすいという事実がある。つまり、ＧａＮＦＥＴの電力破壊耐量は、ＳｉＭＯＳＦＥＴの電力破壊耐量よりも小さい。ＧａＮＦＥＴの電力破壊耐量とは、ＧａＮＦＥＴで発生する電力消費に対するＧａＮＦＥＴの破壊耐量であり、一定時間、ＧａＮＦＥＴに一定電力を消費させ続けたときにＧａＮＦＥＴが破壊（軽度破壊）に至らずに済む場合における、上記一定電力の上限値を指す。ＳｉＭＯＳＦＥＴの電力破壊耐量についても同様である。
【００３４】
ＧａＮＦＥＴが軽度破壊して状態α１になった後、仮にＳｉＭＯＳＦＥＴもが破壊すると、ＧａＮＦＥＴでの消費電力が増大してＧａＮＦＥＴの破壊状態が重度化する可能性が高い（ＳｉＭＯＳＦＥＴの破壊状態も重度化する可能性が高い）。従って、ＧａＮＦＥＴが軽度破壊したとき、ＧａＮＦＥＴの破壊進行を抑えるためには、ＳｉＭＯＳＦＥＴに、一定時間、電力ＰSi1（＝（ＶＤＤ−ΔＶ）×Ｉｄｍａｘ２）の消費に対して破壊せずに耐えてもらう必要（以下、第１の必要性という）がある。
【００３５】
これと類似して、ＳｉＭＯＳＦＥＴが軽度破壊して状態α２になった後、仮にＧａＮＦＥＴもが破壊した場合においても、ＧａＮＦＥＴの破壊状態が重度化する可能性が高い（ＳｉＭＯＳＦＥＴの破壊状態も重度化する可能性が高い）。従って、ＳｉＭＯＳＦＥＴが軽度破壊したとき、ＧａＮＦＥＴの破壊を抑えるためには、ＧａＮＦＥＴに、一定時間、電力ＰGaN2（＝（ＶＤＤ−ΔＶ）×Ｉｄｍａｘ１）の消費に対して破壊せずに耐えてもらう必要（以下、第２の必要性という）がある。
【００３６】
電力破壊耐量はＧａＮＦＥＴの方がＳｉＭＯＳＦＥＴよりも小さいのであるから、第１の必要性と第２の必要性を満たすにあたり、“ＰSi1＞ＰGaN2”、即ち、“Ｉｄｍａｘ２＞Ｉｄｍａｘ１”とした方が有利である。より大きな電力破壊耐量を持つＳｉＭＯＳＦＥＴにより大きな電力ＰSi1（＝（ＶＤＤ−ΔＶ）×Ｉｄｍａｘ２）に対する耐性を求めた方が装置１全体の耐量設計に無駄が少ないからである。負荷短絡が発生してＧａＮＦＥＴに軽度破壊が発生したとしても、ＳｉＭＯＳＦＥＴが破壊せずに正常状態を保っている間に、過電流対応処理にてドレイン電流Ｉｄを遮断すれば、ＧａＮＦＥＴの破壊（装置１の破壊）を軽微なものに留めることができる。従って、上述の過電流検出応答時間分、電力ＰSi1がＳｉＭＯＳＦＥＴにて消費された場合でもＳｉＭＯＳＦＥＴが正常に保たれるよう、ＳｉＭＯＳＦＥＴの電力破壊耐量を設計しておけばよい。
【００３７】
また、本実施形態の構成とは異なるが、図４を参照して“Ｉｄｍａｘ１＞Ｉｄｍａｘ２”にした参考構成を考える。参考構成（図４）において、曲線３２０ＧａＮは、ＧａＮＦＥＴＱ１のＶｄｓとドレイン電流との関係を示し、曲線３２０Ｓｉは、ＳｉＭＯＳＦＥＴＱ２のＶｄｓとドレイン電流との関係を示している。但し、曲線３２０ＧａＮ及び３２０Ｓｉは、ＦＥＴＱ１及びＱ２が正常であるときの上記関係を示している。参考構成（図４）において、破線線分３３０Ｓｉは、ＳｉＭＯＳＦＥＴが軽度破壊しているときの、ＳｉＭＯＳＦＥＴのＶｄｓとドレイン電流との関係を示いている。
【００３８】
参考構成において、ＦＥＴＱ１及びＱ２が正常であるときには、ドレイン電流ＩｄがＩｄｍａｘ２までで制限されるためＧａＮＦＥＴの破壊抑制には有効である。しかしながら、負荷短絡が発生して仮にＳｉＭＯＳＦＥＴが破壊されると、Ｉｄｍａｘ２よりも大きな電流Ｉｄｍａｘ１がＧａＮＦＥＴに流れ且つ電源電圧ＶＤＤの殆どがＧａＮＦＥＴに加わるためＧａＮＦＥＴが短時間で重度破壊に至りやすい（図２（ａ）及び（ｂ）のＩｄｍａｘ２と図４のＩｄｍａｘ２が互いに同じ電流値を持つと仮定）。また、参考構成（図４）では、線形領域におけるＳｉＭＯＳＦＥＴのオン抵抗がＧａＮＦＥＴよりも相当に大きくなるため、装置１全体の低オン抵抗化が実現困難である。これに対し、“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”とすれば、図２（ａ）及び（ｂ）に示す如く、ＳｉＭＯＳＦＥＴのオン抵抗をＧａＮＦＥＴと同程度にすることも可能である。つまり、ＧａＮＦＥＴが有する低オン抵抗のメリットを、装置１において発揮することができる。
【００３９】
上述の如く、本実施形態では“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”とすることにより、ＧａＮＦＥＴが有する低オン抵抗のメリットを生かしつつ、負荷短絡時に発生し得るＧａＮＦＥＴの破壊を軽微なものに留めることが可能である（従って、安全性及び信頼性が向上する）。特に例えば、複合型半導体装置１をインバータ回路に適用した場合において、アーム短絡発生時のＧａＮＦＥＴの破壊軽度化に有益である。複合型半導体装置１では、ＧａＮＦＥＴが破壊してもＳｉＭＯＳＦＥＴが破壊に至るまでは装置１全体として負荷短絡に耐えるので、ＧａＮＦＥＴ単体の場合よりも負荷短絡で完全破壊（重度破壊を含む）に至るまでの時間の余裕度が向上する。故に、過電流保護回路の高速化も不要となる。
【００４０】
＜第２実施形態＞
本発明の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２〜第４実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第１実施形態の記載が第２〜第４実施形態にも適用される。
【００４１】
“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”を満たすべきＩｄｍａｘ１及びＩｄｍａｘ２は、ＦＥＴＱ１の実際の最大ドレイン電流Ｉｄｍａｘ１［ｒｅａｌ］及びＦＥＴＱ２の実際の最大ドレイン電流Ｉｄｍａｘ２［ｒｅａｌ］であるべきである。一方、実際の最大ドレイン電流と最大ドレイン電流の設計値との間には誤差がある。
【００４２】
今、ＦＥＴＱ１、Ｑ２の最大ドレイン電流の設計値（設計上の目標値）、即ち、ＦＥＴＱ１、Ｑ２の最大ドレイン電流の仕様における代表値（typical value）を、夫々、Ｉｄｍａｘ１［ｔｙｐ］、Ｉｄｍａｘ２［ｔｙｐ］と表記する。尚、第１実施形態におけるＩｄｍａｘ１及びＩｄｍａｘ２は、Ｉｄｍａｘ１［ｒｅａｌ］及びＩｄｍａｘ２［ｒｅａｌ］を示すべきであるが、Ｉｄｍａｘ１［ｔｙｐ］及びＩｄｍａｘ２［ｔｙｐ］であると考えることも可能である。
【００４３】
そして、ＦＥＴＱ１及びＱ２の夫々において、最大ドレイン電流の実際の値が最大ドレイン電流の設計値から最大で±３０％だけばらつくものとする。そうすると、ＦＥＴＱ１における最大ドレイン電流の実際の値の最小値Ｉｄｍａｘ１［ｍｉｎ］及び最大値Ｉｄｍａｘ１［ｍａｘ］は、
Ｉｄｍａｘ１［ｍｉｎ］＝Ｉｄｍａｘ１［ｔｙｐ］×０．７、
Ｉｄｍａｘ１［ｍａｘ］＝Ｉｄｍａｘ１［ｔｙｐ］×１．３、
にて表される。同様に、ＦＥＴＱ２における最大ドレイン電流の実際の値の最小値Ｉｄｍａｘ２［ｍｉｎ］及び最大値Ｉｄｍａｘ２［ｍａｘ］は、
Ｉｄｍａｘ２［ｍｉｎ］＝Ｉｄｍａｘ２［ｔｙｐ］×０．７、
Ｉｄｍａｘ２［ｍａｘ］＝Ｉｄｍａｘ２［ｔｙｐ］×１．３、
にて表される。
【００４４】
ところで、負荷短絡によってＧａＮＦＥＴが軽度破壊したときにおいて、Ｉｄｍａｘ２が不必要に大きければ、破壊が更に進行しやすい。故に、“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”の条件下でＧａＮＦＥＴの破壊軽減を実現するためには、Ｉｄｍａｘ２をあまり高くしない方が良い。“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”の条件下でＩｄｍａｘ２の上限をＩｄｍａｘ１との関係において定めるべく、Ｉｄｍａｘ１［ｒｅａｌ］に対するＩｄｍａｘ２［ｒｅａｌ］の比の最大値Ｑを求める。Ｉｄｍａｘ１［ｒｅａｌ］に対するＩｄｍａｘ２［ｒｅａｌ］の比は、（Ｉｄｍａｘ１［ｒｅａｌ］，Ｉｄｍａｘ２［ｒｅａｌ］）＝（Ｉｄｍａｘ１［ｍｉｎ］，Ｉｄｍａｘ２［ｍａｘ］）のときに最大化されるため、比の最大値Ｑは下記式（４）を満たす。式（４）を変形することで式（５）が得られる。
Ｑ＝Ｉｄｍａｘ２［ｍａｘ］／Ｉｄｍａｘ１［ｍｉｎ］            ・・・（４）
Ｑ＝（Ｉｄｍａｘ２［ｔｙｐ］×１．３）／（Ｉｄｍａｘ１［ｔｙｐ］×０．７）
・・・（５）
【００４５】
他方、ＦＥＴＱ１及びＦＥＴＱ２の特性ばらつきを含めて“Ｉｄｍａｘ１［ｒｅａｌ］＜Ｉｄｍａｘ２［ｒｅａｌ］”を満たすためには、式（６）を満たすことが必要である。
Ｉｄｍａｘ１［ｍａｘ］＜Ｉｄｍａｘ２［ｍｉｎ］        ・・・（６）
【００４６】
式（６）を変形すると、
“Ｉｄｍａｘ１［ｔｙｐ］×１．３＜Ｉｄｍａｘ２［ｔｙｐ］×０．７”、つまり、下記式（７）が得られる。
Ｉｄｍａｘ２［ｔｙｐ］＞Ｉｄｍａｘ１［ｔｙｐ］×１．３÷０．７  ・・・（７）
【００４７】
式（７）を式（５）に適用すると、
Ｑ＞（Ｉｄｍａｘ１［ｔｙｐ］×１．３÷０．７）×１．３）／（Ｉｄｍａｘ１［ｔｙｐ］×０．７）
となり、これを変形すると、式（８）が成立する。
Ｑ＞（１．３÷０．７×１．３）／０．７≒３．４５      ・・・（８）
【００４８】
Ｑ≒３．４５は、“Ｉｄｍａｘ１［ｒｅａｌ］＜Ｉｄｍａｘ２［ｒｅａｌ］”を満たす条件下における上記比の最大値である。“Ｑ≒３．４５”に対し、更に、余裕を見て上記比の最大値を４とみなす。従って、式（９）を満たすように、ＦＥＴＱ１及びＱ２の最大ドレイン電流を設計しておけば、ＦＥＴＱ１及びＱ２の実際の最大ドレイン電流が各設定値からばらついても“Ｉｄｍａｘ１［ｒｅａｌ］＜Ｉｄｍａｘ２［ｒｅａｌ］”を満たすことが可能であり、また、Ｉｄｍａｘ２が不必要に大きくなることも無い。
Ｉｄｍａｘ２［ｔｙｐ］＜Ｉｄｍａｘ１［ｔｙｐ］×４    ・・・（９）
【００４９】
＜第３実施形態＞
本発明の第３実施形態を説明する。尚、以下の説明文におけるＩｄｍａｘ１及びＩｄｍａｘ２は、Ｉｄｍａｘ１［ｔｙｐ］及びＩｄｍａｘ２［ｔｙｐ］を指すと解される。
【００５０】
最大ドレイン電流Ｉｄｍａｘ１は、ＦＥＴＱ１がオンとなる所定のゲート電圧Ｖｇ１をＦＥＴＱ１のゲート電圧として印加した状態で、ＦＥＴＱ１のドレイン−ソース間電圧をＦＥＴＱ１が十分に飽和する所定電圧Ｖｄｓ１に設定したときのＦＥＴＱ１のドレイン電流であって良い。これに対応する特性の例を図５の実線曲線３５０ＧａＮにて示す。ゲート電圧Ｖｇ１は、通常、０Ｖ（ボルト）である。所定電圧Ｖｄｓ１は、ＦＥＴＱ１にてピンチオフが発生開始する際のドレイン−ソース間電圧よりも大きい。
【００５１】
一方、最大ドレイン電流Ｉｄｍａｘ２は、ＦＥＴＱ２がオンとなる所定のゲート電圧Ｖｇ２をＦＥＴＱ２のゲート電圧として印加した状態で、ＦＥＴＱ２のドレイン−ソース間電圧をＦＥＴＱ２が飽和を開始する所定電圧Ｖｄｓ２に設定したときのＦＥＴＱ２のドレイン電流であって良い。これに対応する特性の例を図５の実線曲線３５０Ｓｉにて示す。ここで、ゲート電圧（ゲート−ソース間電圧）Ｖｇ２は、ドレイン−ソース間電圧Ｖｄｓ２以上であると良い。ＦＥＴＱ２のドレイン−ソース間電圧Ｖｄｓ２は、ＦＥＴＱ２の線形領域及び飽和領域間の境界に対応するドレイン−ソース間電圧であり、ＦＥＴＱ２のドレイン−ソース間電圧を電圧Ｖｄｓ２まで上げたときに、ちょうど、ＦＥＴＱ２にてピンチオフが発生し始める。
【００５２】
具体的な数値として、例えば、最大ドレイン電流Ｉｄｍａｘ１に対応するゲート電圧Ｖｇ１、ドレイン−ソース間電圧Ｖｄｓ１は、夫々、０Ｖ（ボルト）、２０Ｖであり、且つ、最大ドレイン電流Ｉｄｍａｘ２に対応するドレイン−ソース間電圧Ｖｄｓ２は１０Ｖであり、且つ、最大ドレイン電流Ｉｄｍａｘ２に対応するゲート電圧Ｖｇ２は１０Ｖ以上である。
【００５３】
＜第４実施形態＞
本発明の第４実施形態を説明する。第１〜第３実施形態で述べたＦＥＴＱ１及びＱ２を共通のパッケージ内に実装した場合における複合型半導体装置１の具体的構造を、図６（ａ）及び（ｂ）に示す。図６（ａ）及び（ｂ）は、第４実施形態に係る複合型半導体装置１の上面図及び側面図である。但し、図６（ａ）及び（ｂ）では、実際は不透明である、モールド用樹脂材によるパッケージＭＯＬＤが透明であると仮定している。図６（ａ）では、パッケージＭＯＬＤの外周を破線にて表している。図６（ｂ）は、図６（ａ）の右側から装置１を見たときの側面図である。尚、図６（ａ）及び（ｂ）の構成では、Ｓｉ基板がＦＥＴＱ２のソースを形成している。
【００５４】
ワイヤ１０１〜１０４を用いて、端子Ｔｄ、Ｔｓ及びＴｇ並びにＦＥＴＱ１及びＱ２が第１実施形態で述べた接続方法で接続されている（図１参照）。ＦＥＴＱ１及びＱ２の全体と端子Ｔｄ、Ｔｓ及びＴｇの各一部がモールド用樹脂材にて取り囲まれると共にモールド用樹脂材にて互いに物理的に結合され、端子Ｔｄ、Ｔｓ及びＴｇの各残部がモールド用樹脂材から突出している。このモールド用樹脂材はＦＥＴＱ１及びＱ２を収容するパッケージＭＯＬＤとして機能し、結果、ＦＥＴＱ１及びＱ２が共通のパッケージＭＯＬＤ内に実装されることになる。パッケージＭＯＬＤは、ＪＥＤＥＣ（Joint Electron Device Engineering Council）やＪＥＩＴＡ（Japan Electronics and Information Technology Industries Association）などの規格にて定められた所謂ＴＯ（Transistor outline）タイプのパッケージであって良い。
【００５５】
ＦＥＴＱ１及びＱ２が共通のパッケージ（即ち同一のパッケージ）内に実装されている場合においては、各ＦＥＴでの被害が相互に大きな影響を与え合うため、第１〜第３実施形態で述べた技術が特に有益となる。
【００５６】
尚、上述の各実施形態では、ノーマリオン型のＦＥＴＱ１をＧａＮＦＥＴにて形成することを前提としているが、ノーマリオン型のＦＥＴＱ１は、ＧａＮＦＥＴ以外のＦＥＴ、例えば、ＳｉＣＦＥＴ（シリコンカーバイドにて形成されたＦＥＴ）であっても良い。また、ノーマリオフ型のＦＥＴＱ２もＳｉＭＯＳＦＥＴに限定されない。ノーマリオフ型のＦＥＴＱ２は、ショットキーゲート型ＦＥＴであっても良い。また、ＦＥＴＱ１及びＱ２はＰチャンネル型のＦＥＴであっても構わない（但し、この場合、電源電圧ＶＤＤを基準としたゲート駆動が必要になる）。
【００５７】
＜本発明の考察＞
本発明について考察する。
【００５８】
本発明の一側面に係る複合型半導体装置は、互いに直列接続されたノーマリオン型の第１ＦＥＴ（Ｑ１）及びノーマリオフ型の第２ＦＥＴ（Ｑ２）を備え、前記第２ＦＥＴのオン、オフを通じてノーマリオフ型ＦＥＴの動作を実現する複合型半導体装置（１）において、前記第１ＦＥＴの最大ドレイン電流であるＩｄｍａｘ１と、前記第２ＦＥＴの最大ドレイン電流であるＩｄｍａｘ２が、Ｉｄｍａｘ１＜Ｉｄｍａｘ２、の関係を満たすことを特徴とする。
【００５９】
負荷短絡により第１ＦＥＴが破壊して第１ＦＥＴが微小抵抗として機能するようになる第１ケースでは、Ｉｄｍａｘ２に比例する電力が第２ＦＥＴにて消費される。この電力の消費に第２ＦＥＴが耐えるように第２ＦＥＴを形成しておけば、複合型半導体装置の全体的な破壊から免れることができる。
負荷短絡により第２ＦＥＴが破壊して第２ＦＥＴが微小抵抗として機能するようになる第２ケースでは、Ｉｄｍａｘ１に比例する電力が第１ＦＥＴにて消費される。この電力の消費に第１ＦＥＴが耐えるように第１ＦＥＴを形成しておけば、複合型半導体装置の全体的な破壊から免れることができる。
第１ケースでは、微小抵抗と化した第１ＦＥＴでの電力消費は多くないので第１ＦＥＴの破壊が重度化することを回避できる。第２ケースでは、“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”とすることで、第１ＦＥＴに加わる電力が、相対的に小さいＩｄｍａｘ１に比例する電力となるため第１ＦＥＴが破壊されにくい。
更に、“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”とすることで、ノーマリオフ型の第２ＦＥＴのオン抵抗を低く抑えやすいので、複合型半導体装置の全体の低オン抵抗化が実現しやすい（ノーマリオン型の第１ＦＥＴが持つ低オン抵抗のメリットを複合型半導体装置において発揮できるようになる）。
つまり、上記構成によれば、ノーマリオン型の第１ＦＥＴにおける有益な特性（例えば低オン抵抗）のメリットを享受しながらも、負荷短絡等によって発生し得る第１ＦＥＴの破壊を軽微なものに留めやすくなる。
【００６０】
具体的には例えば、電力消費に対する前記第１ＦＥＴの破壊耐量は、前記第２ＦＥＴのそれよりも小さい。
【００６１】
“Ｉｄｍａｘ１＜Ｉｄｍａｘ２”であるとき、第１ケースでは、Ｉｄｍａｘ２に比例する相対的に大きな電力が第２ＦＥＴにて消費される一方、第２ケースでは、Ｉｄｍａｘ１に比例する相対的に小さな電力が第１ＦＥＴにて消費される。双方のケースにおいて複合型半導体装置の全体的な破壊から免れるためには、第２ＦＥＴの破壊耐量を第１ＦＥＴより大きく（第１ＦＥＴの破壊耐量を第２ＦＥＴよりも小さく）しておく方が装置全体の耐量設計に無駄が少ない。また、ノーマリオン型のＦＥＴはノーマリオフ型のＦＥＴよりも破壊されやすいという特性にも符合する。
【００６２】
また具体的には例えば、前記第１及び第２ＦＥＴの最大ドレイン電流の仕様における代表値Ｉｄｍａｘ１［ｔｙｐ］及びＩｄｍａｘ２［ｔｙｐ］が、Ｉｄｍａｘ２［ｔｙｐ］＜Ｉｄｍａｘ１［ｔｙｐ］×４、の関係を満たすと良い。
【００６３】
これにより、最大ドレイン電流のばらつきを考慮しつつ、第２ＦＥＴの最大ドレイン電流を低めに抑えることが可能となる。第２ＦＥＴの最大ドレイン電流の低下は、第１ＦＥＴの破壊重度化の抑制に役立つ。
【００６４】
また具体的には例えば、前記第１ＦＥＴの最大ドレイン電流は、前記第１ＦＥＴのゲート−ソース間電圧を０Ｖにした状態において、前記第１ＦＥＴのドレイン−ソース間電圧をピンチオフ発生開始時の電圧よりも大きな所定電圧に設定したときの前記第１ＦＥＴのドレイン電流であり、前記第２ＦＥＴの最大ドレイン電流は、前記第２ＦＥＴのゲート−ソース間電圧を前記第２ＦＥＴのドレイン−ソース間電圧以上にした状態において、前記第２ＦＥＴのドレイン−ソース間電圧をピンチオフ発生開始時の電圧に設定したときの前記第２ＦＥＴのドレイン電流であって良い。
【００６５】
また具体的には例えば、前記第１及び第２ＦＥＴは、共通のパッケージ内に実装されてもよい。
【００６６】
第１及び第２ＦＥＴが共通のパッケージ（即ち同一のパッケージ）内に実装されている場合においては、各ＦＥＴでの被害が相互に大きな影響を与え合うため、上述のような構成が特に有益となる。
【００６７】
また具体的には例えば、前記第１ＦＥＴは、窒化ガリウム半導体にて形成されると良い。
【００６８】
また具体的には例えば、前記第２ＦＥＴは、絶縁ゲート型ＦＥＴ又はショットキーゲート型ＦＥＴにて形成されると良い。
【符号の説明】
【００６９】
１  複合型半導体装置
Ｑ１  ノーマリオン型のＦＥＴ（ＧａＮＦＥＴ）
Ｑ２  ノーマリオフ型のＦＥＴ（ＳｉＭＯＳＦＥＴ）
Ｔｄ  ドレイン端子
Ｔｓ  ソース端子
Ｔｇ  ゲート端子
【図１】
2015138837.tif 000003
【図２】
2015138837.tif 000004
【図３】
2015138837.tif 000005
【図４】
2015138837.tif 000006
【図５】
2015138837.tif 000007
【図６】
2015138837.tif 000008