(57)【要約】【課題】プロセスシュリンクが進展した半導体集積回路のレシーバ回路で、電圧が比較的高い差動信号を受信可能にするための技術を提供する。【解決手段】レシーバ回路２０が、差動信号を外部デバイスから受け取る外部接続端子３１、３２と、外部接続端子３１に電気的に接続されたゲートを有する差動入力トランジスタ２５と、外部接続端子３２に電気的に接続されたゲートを有する差動入力トランジスタ２６と、外部接続端子３１と接地線４６の間に接続され、外部接続端子３１の電圧ＶＩＮ１に応答して動作するスイッチ４１と、外部接続端子３２と接地線４６の間に接続され、外部接続端子３２の電圧ＶＩＮ２に応答して動作するスイッチ４３とを備えている。【選択図】図５
2015185940.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を外部デバイスから受け取る第１外部接続端子及び第２外部接続端子と、
前記第１外部接続端子に電気的に接続されたゲートを有する第１差動入力トランジスタと、
前記第２外部接続端子に電気的に接続されたゲートを有する第２差動入力トランジスタと、
前記第１外部接続端子と接地線の間に接続され、前記第１外部接続端子の電圧に応答して動作する第１スイッチと、
前記第２外部接続端子と前記接地線の間に接続され、前記第２外部接続端子の電圧に応答して動作する第２スイッチ
とを備える
レシーバ回路。
【請求項２】
請求項１に記載のレシーバ回路であって、
更に、
前記第１外部接続端子と前記第１差動入力トランジスタのゲートの間に接続された第１保護抵抗と、
前記第１外部接続端子と前記第１保護抵抗とを接続する第１信号線と、
前記第２外部接続端子と前記第２差動入力トランジスタのゲートの間に接続された第２保護抵抗と、
前記第２外部接続端子と前記第２保護抵抗とを接続する第２信号線と、
前記第１スイッチに第１制御信号を供給する第１コンパレータと、
前記第２スイッチに第２制御信号を供給する第２コンパレータ
とを具備し、
前記第１コンパレータは、前記第１信号線に接続された第１入力と、基準電圧が供給される第２入力とを有し、前記第１信号線の電圧が前記基準電圧よりも高い場合、前記第１スイッチをオンするように前記第１制御信号を出力し、
前記第２コンパレータは、前記第２信号線に接続された第３入力と、前記基準電圧が供給される第４入力とを有し、前記第２信号線の電圧が前記基準電圧よりも高い場合、前記第２スイッチをオンするように前記第２制御信号を出力する
レシーバ回路。
【請求項３】
請求項２に記載のレシーバ回路であって、
前記第１スイッチがオンされると、前記第１信号線と前記接地線との間で前記第１保護抵抗を通過しない電流経路が形成され、
前記第２スイッチがオンされると、前記第２信号線と前記接地線との間で前記第２保護抵抗を通過しない電流経路が形成される
レシーバ回路。
【請求項４】
請求項２又は３に記載のレシーバ回路であって、
前記差動信号は、特定の規格に従って前記レシーバ回路に伝送され、
前記基準電圧は、前記規格で規定された前記差動信号のコモン電圧の許容最大値と前記差動信号の片側振幅の許容最大値の絶対値の和よりも高く、前記第１差動入力トランジスタ及び前記第２差動入力トランジスタの耐圧よりも低い
レシーバ回路。
【請求項５】
請求項１に記載のレシーバ回路であって、
更に、
前記第１外部接続端子と前記第１差動入力トランジスタのゲートの間に接続された第１保護抵抗と、
前記第２外部接続端子と前記第２差動入力トランジスタのゲートの間に接続された第２保護抵抗と、
前記第１外部接続端子と前記第１保護抵抗とを接続する第１信号線と、
前記第２外部接続端子と前記第２保護抵抗とを接続する第２信号線と、
前記第１保護抵抗と前記第１差動入力トランジスタのゲートとを接続する第３信号線と、
前記第２保護抵抗と前記第２差動入力トランジスタのゲートとを接続する第４信号線と、
前記第１スイッチに第１制御信号を供給する第１コンパレータと、
前記第２スイッチに第２制御信号を供給する第２コンパレータ
とを具備し、
前記第１スイッチは、前記第３信号線と前記接地線の間に接続され、
前記第２スイッチは、前記第４信号線と前記接地線の間に接続され、
前記第１コンパレータは、前記第１信号線に接続された第１入力と、基準電圧が供給される第２入力とを有し、前記第１信号線の電圧が前記基準電圧よりも高い場合、前記第１スイッチをオンするように前記第１制御信号を出力し、
前記第２コンパレータは、前記第２信号線に接続された第３入力と、前記基準電圧が供給される第４入力とを有し、前記第２信号線の電圧が前記基準電圧よりも高い場合、前記第２スイッチをオンするように前記第２制御信号を出力する
レシーバ回路。
【請求項６】
請求項１に記載のレシーバ回路であって、
更に、
前記第１外部接続端子と前記第１差動入力トランジスタのゲートの間に接続された第１保護抵抗と、
前記第２外部接続端子と前記第２差動入力トランジスタのゲートの間に接続された第２保護抵抗と、
前記第１外部接続端子と前記第１保護抵抗とを接続する第１信号線と、
前記第２外部接続端子と前記第２保護抵抗とを接続する第２信号線と、
前記第１保護抵抗と前記第１差動入力トランジスタのゲートとを接続する第３信号線と、
前記第２保護抵抗と前記第２差動入力トランジスタのゲートとを接続する第４信号線と、
前記第１スイッチに第１制御信号を供給する第１コンパレータと、
前記第２スイッチに第２制御信号を供給する第２コンパレータ
とを具備し、
前記第１スイッチは、前記第１信号線と前記接地線の間に接続され、
前記第２スイッチは、前記第２信号線と前記接地線の間に接続され、
前記第１コンパレータは、前記第３信号線に接続された第１入力と、基準電圧が供給される第２入力とを有し、前記第３信号線の電圧が前記基準電圧よりも高い場合、前記第１スイッチをオンするように前記第１制御信号を出力し、
前記第２コンパレータは、前記第４信号線に接続された第３入力と、前記基準電圧が供給される第４入力とを有し、前記第４信号線の電圧が前記基準電圧よりも高い場合、前記第２スイッチをオンするように前記第２制御信号を出力する
レシーバ回路。
【請求項７】
請求項１に記載のレシーバ回路であって、
更に、
前記第１外部接続端子と前記第１差動入力トランジスタのゲートの間に接続された第１保護抵抗と、
前記第２外部接続端子と前記第２差動入力トランジスタのゲートの間に接続された第２保護抵抗と、
前記第１外部接続端子と前記第１保護抵抗とを接続する第１信号線と、
前記第２外部接続端子と前記第２保護抵抗とを接続する第２信号線と、
前記第１保護抵抗と前記第１差動入力トランジスタのゲートとを接続する第３信号線と、
前記第２保護抵抗と前記第２差動入力トランジスタのゲートとを接続する第４信号線と、
前記第１スイッチに第１制御信号を供給する第１コンパレータと、
前記第２スイッチに第２制御信号を供給する第２コンパレータ
とを具備し、
前記第１スイッチは、前記第３信号線と前記接地線の間に接続され、
前記第２スイッチは、前記第４信号線と前記接地線の間に接続され、
前記第１コンパレータは、前記第３信号線に接続された第１入力と、基準電圧が供給される第２入力とを有し、前記第３信号線の電圧が前記基準電圧よりも高い場合、前記第１スイッチをオンするように前記第１制御信号を出力し、
前記第２コンパレータは、前記第４信号線に接続された第３入力と、前記基準電圧が供給される第４入力とを有し、前記第４信号線の電圧が前記基準電圧よりも高い場合、前記第２スイッチをオンするように前記第２制御信号を出力する
レシーバ回路。
【請求項８】
表示パネルのソース線を駆動する表示パネルドライバであって、
レシーバ回路と、
ソース線を駆動するソース駆動回路と、
前記ソース駆動回路を制御するロジック回路
とを具備し、
前記レシーバ回路は、
差動信号を外部デバイスから受け取る第１外部接続端子及び第２外部接続端子と、
前記第１外部接続端子に電気的に接続されたゲートを有する第１差動入力トランジスタと、
前記第２外部接続端子に電気的に接続されたゲートを有する第２差動入力トランジスタと、
前記第１外部接続端子と接地線の間に接続され、前記第１外部接続端子の電圧に応答してオンする第１スイッチと、
前記第２外部接続端子と前記接地線の間に接続され、前記第２外部接続端子の電圧に応答してオンする第２スイッチ
とを備え、
前記第１差動入力トランジスタと前記第２差動入力トランジスタの耐圧は、前記ロジック回路に集積化されたトランジスタの耐圧と同一である
表示パネルドライバ。
【請求項９】
表示パネルと、
前記表示パネルのソース線を駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバが、
レシーバ回路と、
ソース線を駆動するソース駆動回路と、
前記ソース駆動回路を制御するロジック回路
とを備え、
前記レシーバ回路は、
差動信号を外部デバイスから受け取る第１外部接続端子及び第２外部接続端子と、
前記第１外部接続端子に電気的に接続されたゲートを有する第１差動入力トランジスタと、
前記第２外部接続端子に電気的に接続されたゲートを有する第２差動入力トランジスタと、
前記第１外部接続端子と接地線の間に接続され、前記第１外部接続端子の電圧に応答してオンする第１スイッチと、
前記第２外部接続端子と前記接地線の間に接続され、前記第２外部接続端子の電圧に応答してオンする第２スイッチ
とを備え、
前記第１差動入力トランジスタと前記第２差動入力トランジスタの耐圧は、前記ロジック回路に集積化されたトランジスタの耐圧と同一である
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レシーバ回路、表示パネルドライバ及び表示装置に関し、特に、外部から差動信号を受け取る差動インターフェースに用いられるレシーバ回路、及び、それを用いた表示パネルドライバ及び表示装置に関する。
【背景技術】
【０００２】
近年、コンパクトな実装及びコスト競争力の増大の観点から、半導体集積回路のプロセスシュリンクがますます進んでいる。例えば、液晶表示パネルを駆動する液晶ドライバにおいては、液晶表示装置の狭額縁化（即ち、外装（ベゼル）のスリム化）及び液晶ドライバのコストの低減のためにチップサイズの低減が要求されており、そのためには、プロセスシュリンクが重要である。
【０００３】
プロセスシュリンクは、電源電圧の低下とトランジスタの耐圧低下とをもたらすので、プロセスシュリンクが進展した半導体集積回路は、低い電源電圧で動作するように設計される。このような状況は、外部デバイスから差動信号を受け取るレシーバ回路についてもあてはまる。例えば、近年、携帯機器の用途で広く使用されるインターフェースであるＭＩＰＩ−ＤＳＩ（mobile industry processor interface display serial interface）は、差動信号のコモンレベルが低く（０．２Ｖ程度）、ＭＩＰＩ−ＤＳＩに対応するトランスミッタ回路及びレシーバ回路は、低い電源電圧で動作するように設計される。これは、近年のプロセスシュリンクの進展とも適合している。加えて、トランスミッタ回路及びレシーバ回路が低い電源電圧で動作する場合には、トランスミッタ回路及びレシーバ回路のトランジスタとして、内部ロジック回路で用いられるトランジスタ（コアトランジスタと呼ぶことがある）と同一のトランジスタを用いることができる。これは、コストの面でも有利である。
【０００４】
その一方で、外部デバイスと通信を行うインターフェースにおいては、外部デバイスの設計が古いために、比較的高い電圧の差動信号を受け取ることが要求される場合がある。例えば、比較的古いインターフェースであるＬＶＤＳ（low voltage differential signaling）も、依然として広く用いられる。ＬＶＤＳは、比較的に古いプロセスで製造されるデバイスに適用されることを前提としているため、ＬＶＤＳに対応したデバイスから送られてくる差動信号のコモンレベルは比較的高い。ＬＶＤＳに対応したデバイスの電源電圧は、最も典型的には３．３Ｖであり、該デバイスから送られてくる差動信号のコモンレベルは、最も典型的には１．２５Ｖである。
【０００５】
比較的古い設計のトランスミッタ回路から送られてくる差動信号を、プロセスシュリンクが進展した半導体集積回路のレシーバ回路で受信する場合には、レシーバ回路で用いられるトランジスタの耐圧が問題になり得る。例えば、ＬＶＤＳの仕様は、差動信号のコモンレベルが最大１．３７５Ｖと比較的高く、更にノイズが印加されてもレシーバ回路のトランジスタが破壊されないことを要求している。しかしながら、プロセスシュリンクが進展した半導体集積回路では、コアトランジスタをレシーバ回路に用いると、このような要求を満たせない場合がある。
【０００６】
このような問題に対応する一つのアプローチは、高耐圧トランジスタ（詳細には、コアトランジスタよりも高い耐圧を有するトランジスタ）をレシーバ回路に用いることである。しかしながら、レシーバ回路に専用の高耐圧トランジスタを半導体集積回路に集積化することは、コストの増大の要因になり得るため好ましくない。その代わりに、他の用途で用いられている高耐圧トランジスタ（例えば、アナログ回路で用いられている高耐圧トランジスタ）を用いれば、コストの増大は抑制できるが、動作速度が制約される場合がある。例えば、液晶ドライバにおいては、ソース駆動回路は、６Ｖの電源電圧で動作可能なトランジスタを備えており、ソース駆動回路で用いられるトランジスタをレシーバ回路で用いれば、コストの増大は抑制できる。しかしながら、ソース駆動回路で用いられるトランジスタは高速動作が難しいので、ソース駆動回路で用いられるトランジスタをレシーバ回路に用いる場合には、レシーバ回路の仕様（例えば、動作周波数の上限や電源電圧の下限）に制約を課すことが必要になる。
【０００７】
プロセスシュリンクが進展した半導体集積回路のレシーバ回路で、電圧が高い差動信号を受信可能にするための技術の提供が望まれる。
【０００８】
なお、ＬＶＤＳのレシーバ回路は、例えば、特開２０１０−２０６３００号公報に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２０６３００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的の一つは、プロセスシュリンクが進展した半導体集積回路のレシーバ回路で、電圧が比較的高い差動信号を受信可能にするための技術を提供することである。
【００１１】
本発明の他の目的、課題及び新規な特徴は、下記の記載から容易に理解されるであろう。
【課題を解決するための手段】
【００１２】
本発明の一の観点では、レシーバ回路が、差動信号を外部デバイスから受け取る第１外部接続端子及び第２外部接続端子と、第１外部接続端子に電気的に接続されたゲートを有する第１差動入力トランジスタと、第２外部接続端子に電気的に接続されたゲートを有する第２差動入力トランジスタと、第１外部接続端子と接地線の間に接続され、第１外部接続端子の電圧に応答して動作する第１スイッチと、第２外部接続端子と接地線の間に接続され、第２外部接続端子の電圧に応答して動作する第２スイッチとを備えている。
【００１３】
このようなレシーバ回路は、表示装置において表示パネルを駆動する表示パネルドライバに好適に適用される。
【発明の効果】
【００１４】
本発明によれば、プロセスシュリンクが進展した半導体集積回路のレシーバ回路で、電圧が比較的高い差動信号を受信可能にするための技術を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】液晶表示装置において液晶表示パネルを駆動する液晶ドライバの構成の一例を概略的に示すブロック図である。
【図２】ＬＶＤＳに準拠してデータ通信を行うように構成されたトランスミッタ回路とレシーバ回路の構成の一例を示す回路図である。
【図３Ａ】差動入力トランジスタとしてコアトランジスタが用いられる場合にコアトランジスタの耐圧が満たすべき要求を示す図である。
【図３Ｂ】プロセスシュリンクによってコアトランジスタの耐圧が低下したときのコアトランジスタの耐圧とノイズ電圧規定との関係を示す図である。
【図４】本発明の一実施形態における液晶表示装置の構成を示すブロック図である。
【図５】本実施形態における液晶ドライバのレシーバ回路の構成の一例を示す回路図である。
【図６】本実施形態のレシーバ回路に集積化されているコンパレータの構成の一例を示す回路図である。
【図７】本実施形態における、伝送線の信号線の最大電圧ＶＩＮ＿ＭＡＸ、コンパレータ基準電圧、コアトランジスタの耐圧、及び、ノイズ電圧規定の間の関係を示すグラフである。
【図８】本実施形態における液晶ドライバのレシーバ回路の構成の変形例を示す回路図である。
【図９】本実施形態における液晶ドライバのレシーバ回路の構成の他の変形例を示す回路図である。
【図１０】本実施形態における液晶ドライバのレシーバ回路の構成の更に他の変形例を示す回路図である。
【発明を実施するための形態】
【００１６】
以下では、まず、本発明の技術的意義の理解を容易にするために、プロセスシュリンクが進展した半導体集積回路に集積化されたレシーバ回路に生じ得る問題について、液晶表示装置において液晶表示パネルを駆動する液晶ドライバを例として挙げながら説明する。
【００１７】
図１は、液晶表示装置１００において液晶表示パネル１０１を駆動する液晶ドライバ１０２の構成の一例を概略的に示すブロック図である。図１の液晶ドライバ１０２は、インターフェース回路１１１と、コアロジック回路１１２と、ソース駆動回路１１３と、ゲート駆動回路１１４とを備えている。
【００１８】
インターフェース回路１１１は、ホスト１０３と通信を行うための回路であり、レシーバ回路１２０を備えている。レシーバ回路１２０は、ホスト１０３のトランスミッタ回路１５１と伝送路１０４を介して接続されている。
【００１９】
ソース駆動回路１１３は、液晶表示パネル１０１のソース線（信号線、データ線とも呼ばれる）を駆動し、ゲート駆動回路１１４は、液晶表示パネル１０１のゲート線（走査線、ディジット線とも呼ばれる）を駆動する。コアロジック回路１１２は、ソース駆動回路１１３及びゲート駆動回路１１４の制御（例えば、タイミング制御）を行う。
【００２０】
コアロジック回路１１２は、高速に動作することが求められる。このため、コアロジック回路１１２に集積化されるトランジスタとしては、比較的に耐圧が低いトランジスタが用いられる。コアロジック回路に集積化されるトランジスタを、以下では、コアトランジスタと呼ぶことがある。その一方で、ソース駆動回路１１３は、比較的に高い電源電圧（例えば、６Ｖ）で動作することが求められる。このため、ソース駆動回路１１３に集積化されるトランジスタとしては、中程度の耐圧を有するトランジスタ（以下では、「中耐圧トランジスタ」ということがある）が用いられる。ゲート駆動回路１１４は、更に高い電源電圧（例えば、３０Ｖ）で動作することが求められ、このため、ゲート駆動回路１１４に集積化されるトランジスタとしては、高い耐圧を有するトランジスタ（以下では、「高耐圧トランジスタ」ということがある）が用いられる。
【００２１】
液晶ドライバ１０２への画像データ（液晶表示パネル１０１の各画素の各副画素の階調を示すデータ）の供給は、ホスト１０３のトランスミッタ回路１５１からインターフェース回路１１１のレシーバ回路１２０に伝送路１０４を介して一対の差動信号を伝送することによって行われる。ソース駆動回路１１３は、該差動信号によって画像データに応答して液晶表示パネル１０１のソース線を駆動する。
【００２２】
図２は、ホスト１０３のトランスミッタ回路１５１と、液晶ドライバ１０２のレシーバ回路１２０の構成の一例を示す回路図である。図２の回路構成では、トランスミッタ回路１５１とレシーバ回路１２０とが、ＬＶＤＳに準拠してデータ転送を行うように構成されている。トランスミッタ回路１５１は、定電流源１５２と、ＮＭＯＳトランジスタ１５３〜１５６とを備えている。定電流源１５２は、電源電圧が供給された電源線１５７からノードＮ１５１に一定の電流を供給する。ＮＭＯＳトランジスタ１５３、１５４は、ノードＮ１５１と接地線１５８の間に直列に接続されており、伝送路１０４の一方の信号線を駆動する。ＮＭＯＳトランジスタ１５５、１５６は、ノードＮ１５１と接地線１５８の間に直列に接続されており、伝送路１０４の他方の信号線を駆動する。
【００２３】
一方、レシーバ回路１２０は、終端抵抗１２１と、保護抵抗１２２、１２３と、定電流源１２４と、差動入力トランジスタ１２５、１２６とを備えている。終端抵抗１２１は、伝送路１０４の一方の信号線に接続された外部接続端子１３１と、伝送路１０４の他方の信号線に接続された外部接続端子１３２との間に接続されている。保護抵抗１２２は、外部接続端子１３１と差動入力トランジスタ１２５のゲートの間に接続され、保護抵抗１２３は、外部接続端子１３２と差動入力トランジスタ１２６のゲートの間に接続されている。差動入力トランジスタ１２５、１２６のドレインは、差動入力トランジスタ１２５、１２６のそれぞれを流れる電流からレシーバ回路１２０に送られたデータを識別する回路（図示されない）に接続される。
【００２４】
差動入力トランジスタ１２５、１２６は、高速に動作することが要求される。このため、最も典型的には、差動入力トランジスタ１２５、１２６としては、コアロジック回路１１２に集積化されるトランジスタ（コアトランジスタ）が用いられる。
【００２５】
差動入力トランジスタ１２５、１２６としてコアトランジスタが用いられる場合、コアトランジスタの耐圧が、差動信号の伝送が準拠している通信規格、図２の例では、ＬＶＤＳに適合している必要がある。図３Ａは、差動入力トランジスタ１２５、１２６としてコアトランジスタが用いられる場合にコアトランジスタの耐圧が満たすべき要求を示すグラフである。ＬＶＤＳでは、差動信号のコモン電圧の許容最大値が規定されている。図３Ａでは、コモン電圧の典型値が、“コモン電圧（Typical）”と図示されており、コモン電圧の許容最大値が、“コモン電圧（Max）”と図示されている。この場合、伝送路１０４の２本の信号線の最高電圧ＶＩＮ＿ＭＡＸは、コモン電圧の許容最大値と、差動信号の片側振幅の許容最大値Ｖｄｉｆｆの絶対値の和になる。
【００２６】
ただし、差動入力トランジスタ１２５、１２６は、イレギュラーなノイズが印加されたときにも破壊されないことが要求される。ＬＶＤＳの仕様は、ノイズ電圧規定を含んでおり、ノイズ電圧規定で指定された電圧（該電圧は、伝送路１０４の信号線の最高電圧ＶＩＮ＿ＭＡＸよりも高い）以下の電圧が印加されても、差動入力トランジスタ１２５、１２６が破壊されないことが要求される。
【００２７】
上記のような構成の液晶ドライバ１０２に対してプロセスシュリンクを行う場合、コアロジック回路１１２に集積化されるコアトランジスタの耐圧が低下する。コアトランジスタの耐圧の低下の程度によっては、図３Ｂに図示されているように、コアトランジスタの耐圧がノイズ電圧規定で指定された電圧よりも低くなることがある。この場合、ノイズなどの原因により過電圧が差動入力トランジスタ１２５、１２６に印加されたときに差動入力トランジスタ１２５、１２６が破壊されないように、何らかの対策を行う必要性が生じる。
【００２８】
考え得る一つの対策は、差動入力トランジスタ１２５、１２６として、コアトランジスタより高い耐圧を有するトランジスタを用いることである。例えば、ソース駆動回路１１３に集積化されている中耐圧トランジスタを差動入力トランジスタ１２５、１２６として用いることで、差動入力トランジスタ１２５、１２６の耐圧の問題は回避できる。しかしながら、ソース駆動回路１１３で用いられる中耐圧トランジスタは高速動作が難しいので、中耐圧トランジスタを差動入力トランジスタ１２５、１２６として用いる場合には、レシーバ回路の仕様（例えば、動作周波数の上限や電源電圧の下限）に制約を課すことが必要になる。
【００２９】
一方、差動入力トランジスタ１２５、１２６として専用に設計されたトランジスタを用いれば、耐圧の問題と動作速度の問題の両方を解決可能である。しかしながら、このようなアプローチは、コストの増大の要因になり得るため好ましくない。
【００３０】
以下に述べられる本発明の実施形態では、コストを低減しながらプロセスシュリンクに伴う差動入力トランジスタの耐圧の問題を解決するための技術が提供される。
【００３１】
図４は、本発明の一実施形態における液晶表示装置１０の構成を示すブロック図である。液晶表示装置１０は、液晶表示パネル１と液晶ドライバ２とを備えている。液晶ドライバ２は、液晶表示パネル１を駆動する表示パネルドライバである。
【００３２】
液晶ドライバ２は、インターフェース回路１１と、コアロジック回路１２と、ソース駆動回路１３と、ゲート駆動回路１４とを備えている。インターフェース回路１１は、ホスト３と通信を行うための回路であり、レシーバ回路２０を備えている。レシーバ回路２０は、ホスト３のトランスミッタ回路５１と伝送路４を介して接続されている。ホスト３のトランスミッタ回路５１は、例えば、図２に図示されたトランスミッタ回路１５１と同様の構成を有している。ソース駆動回路１３は、液晶表示パネル１のソース線を駆動し、ゲート駆動回路１４は、液晶表示パネル１のゲート線を駆動する。コアロジック回路１２は、ソース駆動回路１３及びゲート駆動回路１４の制御（例えば、タイミング制御）を行う。
【００３３】
コアロジック回路１２は、高速に動作することが求められる。このため、コアロジック回路１２に集積化されるトランジスタとしては、比較的に耐圧が低いコアトランジスタが用いられる。その一方で、ソース駆動回路１３は、比較的に高い電源電圧（例えば、６Ｖ）で動作することが求められる。このため、ソース駆動回路１３に集積化されるトランジスタとしては、中耐圧トランジスタ（コアトランジスタよりも耐圧が高いトランジスタ）が用いられる。ゲート駆動回路１４は、更に高い電源電圧（例えば、３０Ｖ）で動作することが求められ、このため、ゲート駆動回路１４に集積化されるトランジスタとしては、高耐圧トランジスタ（中耐圧トランジスタよりも耐圧が高いトランジスタ）が用いられる。
【００３４】
ゲート駆動回路１４の代わりに、ゲート線を駆動するゲートドライバＩＣ、又は、液晶表示パネル１に集積化されてゲート線を駆動するＧＩＰ回路（gate in panel）を制御する制御信号を生成するパネルインタフェース回路が用いられてもよい。この場合、該パネルインタフェース回路に集積化されるトランジスタとしても、高耐圧トランジスタが用いられる。
【００３５】
液晶ドライバ２への画像データ（液晶表示パネル１の各画素の各副画素の階調を示すデータ）の供給は、ホスト３のトランスミッタ回路５１からインターフェース回路１１のレシーバ回路２０に伝送路４を介して一対の差動信号を伝送することによって行われる。ソース駆動回路１３は、該差動信号によって画像データに応答して液晶表示パネル１のソース線を駆動する。
【００３６】
図５は、液晶ドライバ２のレシーバ回路２０の構成の一例を示す回路図である。図５の回路構成では、レシーバ回路２０が、ＬＶＤＳに準拠する差動信号を、伝送路４を介してトランスミッタ回路５１から受信するように構成されている。
【００３７】
レシーバ回路２０は、終端抵抗２１と、保護抵抗２２、２３と、定電流源２４と、差動入力トランジスタ２５、２６と、過電圧保護回路２７とを備えている。終端抵抗２１は、伝送路４の一方の信号線に接続された外部接続端子３１と、伝送路４の他方の信号線に接続された外部接続端子３２との間に接続されている。保護抵抗２２は、外部接続端子３１と差動入力トランジスタ２５のゲートの間に接続され、保護抵抗２３は、外部接続端子３２と差動入力トランジスタ２６のゲートの間に接続されている。
【００３８】
詳細には、保護抵抗２２は、その一端が、信号線３４を介して外部接続端子３１に接続され、他端が信号線３６を介して差動入力トランジスタ２５のゲートに接続されている。同様に、保護抵抗２３は、その一端が、信号線３５を介して外部接続端子３２に接続され、他端が信号線３７を介して差動入力トランジスタ２６のゲートに接続されている。終端抵抗２１は、信号線３４、３５の間に接続されている。
【００３９】
定電流源２４は、電源電圧が供給される電源線３３とノードＮ１の間に接続されており、ノードＮ１に、一定の電流を供給する。
【００４０】
差動入力トランジスタ２５、２６は、そのソースがノードＮ１に共通に接続されており、トランスミッタ回路５１から差動信号を受け取る差動トランジスタ対を構成している。本実施形態では、差動入力トランジスタ２５、２６として、ＰＭＯＳトランジスタが用いられる。トランスミッタ回路５１から送信された一対の差動信号の一方が、保護抵抗２２を介して差動入力トランジスタ２５のゲートに入力され、該差動信号の他方が、保護抵抗２３を介して差動入力トランジスタ２６のゲートに入力される。差動入力トランジスタ２５、２６のドレインは、差動入力トランジスタ２５、２６のそれぞれを流れる電流からレシーバ回路２０に送られたデータを識別する回路（図示されない）に接続される。
【００４１】
差動入力トランジスタ２５、２６としては、コアロジック回路１２に集積化されるコアトランジスタが用いられる。上述の議論から理解されるように、差動入力トランジスタ２５、２６としてコアトランジスタを用いることは、コストを低減しながら高速動作の要求を満足するために有用である。
【００４２】
なお、差動入力トランジスタ２５、２６としては、ＮＭＯＳトランジスタを用いてもよい。この場合、定電流源２４は、ノードＮ１（即ち、差動入力トランジスタ２５、２６の共通接続ソース）から一定の電流を引き出すように構成される。
【００４３】
過電圧保護回路２７は、差動入力トランジスタ２５、２６を過電圧（例えば、ノイズ）から保護するための回路である。上述のように、差動入力トランジスタ２５、２６としてコアトランジスタを用いる場合には、プロセスシュリンクにより差動入力トランジスタ２５、２６の耐圧の不足の問題が発生することがある。過電圧保護回路２７は、差動入力トランジスタ２５、２６の耐圧の不足の問題に対応するためのものである。
【００４４】
より具体的には、本実施形態では、過電圧保護回路２７は、スイッチ４１と、コンパレータ４２と、スイッチ４３と、コンパレータ４４と、基準電圧生成回路４５とを備えている。
【００４５】
スイッチ４１は、外部接続端子３１と接地線４６の間に接続されており、外部接続端子３１を接地線４６に電気的に接続する経路を提供するためのものである。本実施形態では、スイッチ４１の一方の端子が信号線３４に接続され、他方の端子が接地線４６に接続されており、スイッチ４１は、該２つの端子を電気的に接続し、又は切り離すように構成されている。より具体的には、本実施形態では、スイッチ４１として、ソースが接地線４６に接続され、ドレインが信号線３４に接続され、ゲートがコンパレータ４２の出力に接続されたＮＭＯＳトランジスタが使用される。後述されるように、スイッチ４１の動作は、コンパレータ４２により、外部接続端子３１の電圧ＶＩＮ１に応答して制御される。
【００４６】
コンパレータ４２は、外部接続端子３１の電圧ＶＩＮ１（即ち、信号線３４の電圧）と基準電圧生成回路４５によって生成される基準電圧ＶＲＥＦとを比較してスイッチ４１を制御する制御信号（第１制御信号）を生成する。詳細には、コンパレータ４２は、非反転入力が信号線３４に接続されており、反転入力に基準電圧生成回路４５によって生成される基準電圧ＶＲＥＦが入力される。コンパレータ４２は、外部接続端子３１の電圧ＶＩＮ１が基準電圧ＶＲＥＦより高い場合、スイッチ４１をオンするように制御信号を生成し、そうでない場合、スイッチ４１をオフするように制御信号を生成する。スイッチ４１としてＮＭＯＳトランジスタが用いられる本実施形態では、コンパレータ４２は、外部接続端子３１の電圧ＶＩＮ１が基準電圧ＶＲＥＦより高い場合、スイッチ４１に供給される制御信号をＨｉｇｈレベルに設定し、そうでない場合、制御信号をＬｏｗレベルに設定する。
【００４７】
スイッチ４３は、外部接続端子３２と接地線４６の間に接続されており、外部接続端子３２を接地線４６に電気的に接続する経路を提供するためのものである。本実施形態では、スイッチ４３の一方の端子が信号線３５に接続され、他方の端子が接地線４６に接続されており、スイッチ４１は、該２つの端子を電気的に接続し、又は切り離すように構成されている。本実施形態では、スイッチ４３として、ソースが接地線４６に接続され、ドレインが信号線３５に接続され、ゲートがコンパレータ４４の出力に接続されたＮＭＯＳトランジスタが使用される。後述されるように、スイッチ４３の動作は、コンパレータ４４により、外部接続端子３２の電圧ＶＩＮ２に応答して制御される。
【００４８】
コンパレータ４４は、外部接続端子３２の電圧ＶＩＮ２（即ち、信号線３５の電圧）と基準電圧生成回路４５によって生成される基準電圧ＶＲＥＦとを比較してスイッチ４３を制御する制御信号（第２制御信号）を生成する。詳細には、コンパレータ４４は、非反転入力が信号線３５に接続されており、反転入力に基準電圧生成回路４５によって生成される基準電圧ＶＲＥＦが入力される。コンパレータ４４は、外部接続端子３２の電圧ＶＩＮ２が基準電圧ＶＲＥＦより高い場合、スイッチ４３をオンするように制御信号を生成し、そうでない場合、スイッチ４３をオフするように制御信号を生成する。スイッチ４３としてＮＭＯＳトランジスタが用いられる本実施形態では、コンパレータ４４は、外部接続端子３２の電圧ＶＩＮ２が基準電圧ＶＲＥＦより高い場合、スイッチ４３に供給される制御信号をＨｉｇｈレベルに設定し、そうでない場合、制御信号をＬｏｗレベルに設定する。
【００４９】
図５に戻り、基準電圧生成回路４５は、基準電圧ＶＲＥＦをコンパレータ４２、４４の反転入力に供給する。後述されるように、基準電圧ＶＲＥＦを適正な電圧範囲に設定することで、差動入力トランジスタ２５、２６が過電圧から保護される。
【００５０】
図６は、コンパレータ４２、４４の構成の一例を示す回路図である。図６の回路構成では、コンパレータ４２、４４が、それぞれ、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、定電流源Ｉ１と、インバータＩＶ１、ＩＶ２とを備えている。
【００５１】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、差動トランジスタ対を構成しており、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、定電流源Ｉ１に共通に接続されている。定電流源Ｉ１は、一定の電流をＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースから引き出すように動作する。ＮＭＯＳトランジスタＭＮ１のゲートは、非反転入力ＩＮ＋に接続され、ＮＭＯＳトランジスタＭＮ２のゲートは、反転入力ＩＮ−に接続される。
【００５２】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ＮＭＯＳトランジスタＭＮ１を流れる電流に対応する電流を生成するカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのソースが電源電圧ＶＤＤが供給される電源線４７に共通に接続されており、そのゲートがＰＭＯＳトランジスタＭＰ１のドレインに共通に接続されている。
【００５３】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ＮＭＯＳトランジスタＭＮ２を流れる電流に対応する電流を生成するカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ３のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、そのソースが電源線４７に共通に接続されており、そのゲートは、ＰＭＯＳトランジスタＭＰ３のドレインに共通に接続されている。
【００５４】
ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、もう一つのカレントミラーを構成している。ＮＭＯＳトランジスタＭＮ３のドレインは、ＰＭＯＳトランジスタＭＰ２のドレインに接続され、ＮＭＯＳトランジスタＭＮ４のドレインは、ＰＭＯＳトランジスタＭＰ４のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、そのソースが接地線４８に共通に接続されており、そのゲートは、ＮＭＯＳトランジスタＭＮ３のドレインに共通に接続されている。
【００５５】
インバータＩＶ１、ＩＶ２は、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とが接続された接続ノードの電圧に応答して、出力端子ＯＵＴを駆動する。インバータＩＶ１は、その入力がＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とが接続された接続ノードに接続されている。インバータＩＶ２は、その入力がインバータＩＶ１の出力に接続され、その出力が出力端子ＯＵＴに接続されている。
【００５６】
このような構成のコンパレータ４２、４４は、非反転入力ＩＮ＋に入力される電圧（即ち、外部接続端子３１又は３２の電圧ＶＩＮ１又はＶＩＮ２）が反転入力ＩＮ−に入力される電圧（即ち、基準電圧ＶＲＥＦ）よりも高いと、出力端子ＯＵＴをＨｉｇｈレベルに設定し、そうでない場合、出力端子ＯＵＴをＬｏｗレベルに設定する。
【００５７】
図７は、基準電圧生成回路４５によって生成される基準電圧ＶＲＥＦの好適な電圧範囲を示す図である。図７では、コモン電圧の典型値が、“コモン電圧（Typical）”と図示されており、コモン電圧の許容最大値が、“コモン電圧（Max）”と図示されている。この場合、伝送路４の２本の信号線の最高電圧ＶＩＮ＿ＭＡＸは、コモン電圧の許容最大値と、差動信号の片側振幅の許容最大値Ｖｄｉｆｆの絶対値の和になる。基準電圧ＶＲＥＦは、最高電圧ＶＩＮ＿ＭＡＸよりも高く、コアトランジスタの耐圧（即ち、差動入力トランジスタ２５、２６の耐圧）よりも低い電圧範囲に設定される。基準電圧ＶＲＥＦをこのような電圧範囲に設定することにより、差動入力トランジスタ２５、２６の耐圧が十分に高くない場合でも（より具体的には、ノイズ電圧規定に指定された電圧よりも低い場合でも）、過電圧の入力による差動入力トランジスタ２５、２６の破壊を防ぐことができる。
【００５８】
本実施形態のレシーバ回路２０は、下記のように動作する。
【００５９】
液晶ドライバ２が通常の動作を行っている場合には、ＬＶＤＳに準拠した差動信号が、伝送路４を介して外部接続端子３１、３２に供給される。この場合、外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２は、通常、伝送路４の２本の信号線の最高電圧ＶＩＮ＿ＭＡＸよりも低いので、外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２はいずれも基準電圧ＶＲＥＦよりも低い。よって、スイッチ４１、４３は、いずれもオフされる。
【００６０】
例えば、液晶ドライバ２の電源投入時や動作時のノイズにより、外部接続端子３１に過電圧が印加されたとする。この場合、外部接続端子３１の電圧ＶＩＮ１が基準電圧ＶＲＥＦより高くなると、コンパレータ４２から出力される制御信号がＨｉｇｈレベルになり、スイッチ４１がオンされる。これにより、外部接続端子３１の電圧ＶＩＮ１が引き下げられ、差動入力トランジスタ２５のゲートに過電圧が印加されることが防がれる。
【００６１】
外部接続端子３２に過電圧が印加された場合も同様に、外部接続端子３２の電圧ＶＩＮ２が基準電圧ＶＲＥＦより高くなると、コンパレータ４４から出力される制御信号がＨｉｇｈレベルになり、スイッチ４３がオンされる。これにより、外部接続端子３２の電圧ＶＩＮ２が引き下げられ、差動入力トランジスタ２６のゲートに過電圧が印加されることが防がれる。
【００６２】
このように、本実施形態のレシーバ回路２０によれば、基準電圧ＶＲＥＦを最高電圧ＶＩＮ＿ＭＡＸよりも高く、差動入力トランジスタ２５、２６の耐圧よりも低く設定することで、通常動作には影響せずに、過電圧の印加による差動入力トランジスタ２５、２６の破壊を防ぐことができる。
【００６３】
本実施形態のレシーバ回路２０は、ノイズ電圧規定に指定される電圧が、コアトランジスタの耐圧よりも高い場合に特に有用である。図７を再度に参照して、プロセスシュリンクが行われると、コアトランジスタの耐圧がノイズ電圧規定に指定される電圧よりも低くなることがある。しかしながら、本実施形態のレシーバ回路２０の構成によれば、コアトランジスタの耐圧がノイズ電圧規定に指定される電圧よりも低い場合でも、差動入力トランジスタ２５、２６としてコアトランジスタを用いることができる。これは、コストを低減しながら高速動作の要求を満足するために有用である。
【００６４】
なお、図５に図示されている本実施形態のレシーバ回路２０の構成では、保護抵抗２２が外部接続端子３１と差動入力トランジスタ２５のゲートの間に接続され、保護抵抗２３が外部接続端子３２と差動入力トランジスタ２６のゲートの間に接続されているが、保護抵抗２２、２３は、必ずしも設けなくてもよい。ただし、差動入力トランジスタ２５、２６の保護の観点からは、保護抵抗２２、２３が設けられることが好ましい。
【００６５】
また、図５に図示されている構成では、スイッチ４１が（外部接続端子３１と保護抵抗２２とを接続する）信号線３４と接地線４６の間に接続されているが、スイッチ４１は、（保護抵抗２２と差動入力トランジスタ２５のゲートとを接続する）信号線３６と接地線４６の間に接続されてもよい。同様に、図５に図示されている構成では、スイッチ４３が信号線３５と接地線４６の間に接続されているが、スイッチ４３は、信号線３７と接地線４６の間に接続されてもよい。
【００６６】
図８は、スイッチ４１が信号線３６と接地線４６の間に接続され、スイッチ４３が信号線３７と接地線４６の間に接続された構成を図示している。このような構成でも、外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２が基準電圧ＶＲＥＦよりも高い場合にそれぞれスイッチ４１、４３をオンすることで、差動入力トランジスタ２５、２６を保護することができる。
【００６７】
ただし、図８の構成では、スイッチ４１がオンしたときの差動入力トランジスタ２５のゲートの電圧は、外部接続端子３１の電圧ＶＩＮ１が保護抵抗２２とスイッチ４１のオン抵抗とによって電圧分割された電圧になり、スイッチ４３がオンしたときの差動入力トランジスタ２６のゲートの電圧は、外部接続端子３２の電圧ＶＩＮ２が保護抵抗２３とスイッチ４３のオン抵抗とによって電圧分割された電圧になる。これは、過電圧が印加されてスイッチ４１、４３がオンしても差動入力トランジスタ２５、２６のゲートにある程度の電圧が印加されることを意味している。過電圧が印加されたときに差動入力トランジスタ２５、２６のゲートに印加される電圧を低減するという観点では、図５に図示されているように、スイッチ４１が信号線３４と接地線４６の間に接続され、スイッチ４３が信号線３５と接地線４６の間に接続されることが好ましい。
【００６８】
また、図９、図１０に図示されているように、コンパレータ４２が、（外部接続端子３１の電圧ＶＩＮ１ではなく）差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’と基準電圧ＶＲＥＦを比較し、コンパレータ４４が、（外部接続端子３２の電圧ＶＩＮ２ではなく）差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’と基準電圧ＶＲＥＦを比較してもよい。ここで、図９は、図５の構成を、コンパレータ４２が差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’と基準電圧ＶＲＥＦを比較し、コンパレータ４４が差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’と基準電圧ＶＲＥＦを比較するように変更した場合のレシーバ回路２０の構成を図示している。また、図１０は、図８の構成を、コンパレータ４２が差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’と基準電圧ＶＲＥＦを比較し、コンパレータ４４が差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’と基準電圧ＶＲＥＦを比較するように変更した場合のレシーバ回路２０の構成を図示している。この場合、コンパレータ４２の非反転入力が信号線３６に接続され、コンパレータ４４の非反転入力が信号線３７に接続される。
【００６９】
図９、図１０の構成では、コンパレータ４２は、差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’（即ち、信号線３６の電圧）が基準電圧ＶＲＥＦよりも高い場合にスイッチ４１をオンする。差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’は、外部接続端子３１に過電圧が印加されたときに外部接続端子３１の電圧ＶＩＮ１に対応して変化するから、差動入力トランジスタ２５のゲートの電圧ＶＩＮ１’に応答してスイッチ４１をオンオフする動作は、外部接続端子３１の電圧ＶＩＮ１に応答してスイッチ４１をオンオフする動作と同様の技術的意義を有する。
【００７０】
また、図９、図１０の構成では、コンパレータ４４は、差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’ （即ち、信号線３７の電圧）が基準電圧ＶＲＥＦよりも高い場合にスイッチ４３をオンする。差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’は、外部接続端子３２に過電圧が印加されたときに外部接続端子３２の電圧ＶＩＮ２に対応して変化するから、差動入力トランジスタ２６のゲートの電圧ＶＩＮ２’に応答してスイッチ４３をオンオフする動作は、外部接続端子３２の電圧ＶＩＮ２に応答してスイッチ４３をオンオフする動作と同様の技術的意義を有する。
【００７１】
ただし、保護抵抗２２、２３の作用により、差動入力トランジスタ２５、２６のゲートの電圧ＶＩＮ１’、ＶＩＮ２’は、外部接続端子３１、３２に過電圧が印加されたときに外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２よりも遅れて上昇する。これは、図５のように、コンパレータ４２、４４が外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２（即ち、信号線３４、３５の電圧）と基準電圧ＶＲＥＦとを比較する構成の方が、過電圧が印加されたときに速やかにスイッチ４１、４３をオンすることができることを意味している。過電圧が印加されたときに速やかにスイッチ４１、４３をオンすることは、差動入力トランジスタ２５、２６を保護するという観点では、図５に図示されている、コンパレータ４２、４４が外部接続端子３１、３２の電圧ＶＩＮ１、ＶＩＮ２と基準電圧ＶＲＥＦとを比較する構成の方が好ましい。
【００７２】
以上には、本発明の様々な実施形態が具体的に説明されているが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。特に、上記では、本発明のレシーバ回路が、液晶表示装置において液晶表示パネルを駆動する液晶ドライバに適用されている実施形態が記述されているが、他の表示装置において表示パネル（例えば、ＯＬＥＤ（organic light emitting diode）表示パネルやプラズマ表示パネル）を駆動する表示パネルドライバに適用可能である。
【００７３】
また、本発明のレシーバ回路は、表示装置に搭載される半導体集積回路のみならず、他の様々な半導体集積回路にも適用可能である。更に、本発明のレシーバ回路は、ＬＶＤＳに準拠したデータ通信を行う半導体集積回路に限定されず、外部から差動信号を受け取る半導体集積回路一般に適用可能である。
【符号の説明】
【００７４】
１        ：液晶表示パネル
２        ：液晶ドライバ
３        ：ホスト
４        ：伝送路
１０      ：液晶表示装置
１１      ：インターフェース回路
１２      ：コアロジック回路
１３      ：ソース駆動回路
１４      ：ゲート駆動回路
２０      ：レシーバ回路
２１      ：終端抵抗
２２、２３：保護抵抗
２４      ：定電流源
２５、２６：差動入力トランジスタ
２７      ：過電圧保護回路
３１、３２：外部接続端子
３３      ：電源線
３４、３５、３６、３７：信号線
４１      ：スイッチ
４２      ：コンパレータ
４３      ：スイッチ
４４      ：コンパレータ
４５      ：基準電圧生成回路
４６      ：接地線
４７      ：電源線
４８      ：接地線
５１      ：トランスミッタ回路
１００    ：液晶表示装置
１０１    ：液晶表示パネル
１０２    ：液晶ドライバ
１０３    ：ホスト
１０４    ：伝送路
１１１    ：インターフェース回路
１１２    ：コアロジック回路
１１３    ：ソース駆動回路
１１４    ：ゲート駆動回路
１２０    ：レシーバ回路
１２１    ：終端抵抗
１２２、１２３    ：保護抵抗
１２４    ：定電流源
１２５、１２６：差動入力トランジスタ
１３１、１３２：外部接続端子
１５１    ：トランスミッタ回路
１５２    ：定電流源
１５３、１５４、１５５、１５６：ＮＭＯＳトランジスタ
１５７    ：電源線
１５８    ：接地線
Ｉ１      ：定電流源
ＩＶ１、ＩＶ２：インバータ
ＭＮ１〜ＭＮ４：ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４：ＰＭＯＳトランジスタ
【図１】
2015185940.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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