(57)【要約】【課題】金属半導体接合を用いた電界効果トランジスタの新規な構造を提供する。【解決手段】基板１０１上に設けられ、ゲート電極としても機能する配線１０２ａと、配線１０２ａ上に設けられ、配線１０２ａと略同形状で、ゲート絶縁膜としても機能する絶縁膜１０３ａと、絶縁膜１０３ａ上に設けられた酸化物半導体等よりなる半導体層１０４ａと、半導体層１０４ａ上に設けられた厚さが、絶縁膜１０３ａの厚さと半導体層１０４ａの厚さの和の５倍以上もしくは１００ｎｍ以上の酸化物絶縁層１０５と、酸化物絶縁層１０５に設けられた開口部を通して、半導体層に接続する配線１０７ａ、１０７ｂとを有する電界効果トランジスタ。【選択図】図１
2015195399.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１の導電膜を形成し、
前記第１の導電膜上に第１の絶縁膜を形成し、
前記第１の絶縁膜と前記第１の導電膜をエッチングし、第１の絶縁層と第１の導電層を形成し、
前記第１の絶縁層と前記第１の導電層は、概ね等しい形状であり、
前記第１の絶縁層に接して半導体層を形成し、
前記半導体層は、前記第１の絶縁層の外周の内側に設けられており、
前記半導体層上に第２の絶縁層を形成し、
前記第２の絶縁層に、前記半導体層に達する開口部を設け、
前記開口部を覆って第２の導電層を形成することを特徴とする電子機器の作製方法。
【請求項２】
基板上に第１の導電膜を形成し、
前記第１の導電膜上に第１の絶縁膜を形成し、
前記第１の絶縁層に接して半導体膜を形成し、
前記半導体膜と、前記第１の絶縁膜と、前記第１の導電膜をエッチングし、半導体層と、第１の絶縁層と、第１の導電層を形成し、
前記第１の絶縁層と前記第１の導電層は、概ね等しい形状であり、
前記半導体層上に第２の絶縁層を形成し、
前記第２の絶縁層に、前記半導体層に達する開口部を設け、
前記開口部を覆って第２の導電層を形成することを特徴とする電子機器の作製方法。
【請求項３】
請求項２において、
前記半導体層は、前記第１の絶縁層の外周の内側に設けられていることを特徴とする電子機器の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２の絶縁層を２００℃以上の温度で加熱する工程を有することを特徴とする電子機器の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２の絶縁膜はスパッタリング法により形成された酸化物であることを特徴とする電子機器の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第２の導電層は、前記半導体層の表面に接していることを特徴とする電子機器の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第２の絶縁層を加熱する工程を有することにより、前記第２の絶縁層から前記半導体層へ酸素が拡散することを特徴とする電子機器の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第１の導電膜と前記第１の絶縁膜は、大気に曝されることなく連続的に成膜されることを特徴とする電子機器の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）に関する。
【背景技術】
【０００２】
電界効果トランジスタ（以下、ＦＥＴという）とは、半導体にソース、ドレインという領
域を設けて、ソースとドレイン間に電圧をかけた状態で、絶縁膜あるいはショットキーバ
リヤを介してゲートという領域より半導体に電圧をかけ、半導体の状態を制御することに
より、ソースとドレイン間に流れる電流を制御するものである。用いられる半導体として
は、珪素やゲルマニウム等の元素やガリウムヒ素、インジウムリン、窒化ガリウム、硫化
亜鉛、カドミウムテルル等の化合物等が挙げられる。
【０００３】
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いた
ＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦ
ＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大
きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワ
ーデバイス等に応用することが議論されている。
【０００４】
ところで、このように亜鉛もしくはインジウムを有する酸化物半導体においては、これま
で、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのよ
うなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるよう
に、Ｎ型あるいはＩ型（本明細書では、ドナーに由来するキャリアの濃度が１０１２／ｃ
ｍ３以下の半導体をＩ型という）の酸化物半導体に金属電極を接触させた金属半導体接合
によって、ソース、ドレインを形成している。
【０００５】
なお、チャネル長が十分に大きなＦＥＴではドナー濃度はキャリア濃度とほぼ一致するが
、チャネル長が小さな（例えば、チャネル長が０．２μｍ以下）ＦＥＴでは、ドナー濃度
は必ずしもキャリア濃度（あるいは電子濃度）と一致しない。以下、本明細書では、チャ
ネル長が十分に大きなＦＥＴについて議論するものとする。
【０００６】
ＰＮ接合型のＦＥＴとは異なり、金属半導体接合によってソース、ドレインを形成したＦ
ＥＴでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソースとドレインの間
に電流（オフ電流）が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、Ｉ
型とすることにより、オフ電流を低減することが望まれた。
【０００７】
図４（Ａ）乃至（Ｃ）に従来の酸化物半導体を用いたボトムゲート型ＦＥＴの作製工程断
面の例を示す。図４（Ａ）乃至（Ｃ）は、図４（Ｄ）のＡ−Ｂでの断面である。まず、基
板２０１上に導電層を成膜し、これを所望の形状にエッチングして、ゲート電極としても
機能する配線２０２ａ、２０２ｂを形成する。配線２０２ａ、２０２ｂは、回路における
配線（例えば、アクティブマトリクス型表示装置のスキャン線）としても使用される。
【０００８】
そして、配線２０２ａ、２０２ｂを覆って、ゲート絶縁膜としても機能する絶縁膜２０３
を形成する。さらに、酸化物半導体層を成膜して、これを所望の形状にエッチングして、
半導体層２０４ａ、２０４ｂを得る（図４（Ａ））。この段階を上面から観たのが図４（
Ｄ）である。
【０００９】
次に、半導体層２０４ａ、２０４ｂに接する別の導電層を形成して、これを所望の形状に
エッチングして、その一部が半導体層２０４ａ、２０４ｂのソース、ドレインともなる配
線２０５ａ、２０５ｂを得る（図４（Ｂ））。
【００１０】
配線２０５ａ、２０５ｂをそのまま回路における配線（例えば、アクティブマトリクス型
表示装置のデータ線）としても使用することは可能であるが、その場合、配線２０２ａ、
２０２ｂと配線２０５ａ、２０５ｂとの間には、絶縁膜２０３しかないので、配線間の寄
生容量が高くなる。
【００１１】
特に、金属半導体接合を用いたＦＥＴにおいては、ゲート絶縁膜を厚くするとしきい値が
マイナスにシフト（Ｎチャネル型の場合）し、ノーマリーオンとなるため、絶縁膜２０３
の厚さは１００ｎｍ以下とすることが求められる。そのため、配線２０２ａ、２０２ｂと
配線２０５ａ、２０５ｂとの間の寄生容量はさらに高くなる。
【００１２】
そのため、通常は、図４（Ｃ）に示すように、さらに平坦化絶縁層２０６を形成し、これ
に、配線２０５ａ、２０５ｂに達する開口部を形成し、この開口部を通じて、配線２０５
ａ、２０５ｂに接続する配線２０７ａ、２０７ｂを別に設け、これを例えば、アクティブ
マトリクス型表示装置のデータ線として用いる。
【００１３】
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘され
ている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが
求められる。また、酸化物半導体のみならず、それに接する絶縁膜にも水素が混入しない
ことの必要性も指摘されている（特許文献３参照）。
【００１４】
そのためには、絶縁膜２０３を形成する方法として、水素を含有する原料を用いざるを得
ないＣＶＤ法（プラズマＣＶＤ法や減圧ＣＶＤ法等）ではなく、水素をほとんど含有しな
い材料を使用できるスパッタリング法を用いることが望ましいと考えられる。
【００１５】
しかしながら、スパッタリング法では、ステップカバレージが十分な絶縁膜が得られない
ため、特に段差部においての絶縁性を十分に保つことができない。このため、段差部に配
線あるいは半導体層が重なって設けられると、リーク電流が増大するという問題がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【特許文献３】特開２００９−２２４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、特性の安定したＦＥＴの作製方法を提供することを課題とする。そして、その
ような目的に適した構造を有する新規のＦＥＴを提供することを課題とする。
【００１８】
図４に示される方法では、いくつかの過程において、水素を含有する物質（水や水酸化合
物、水素化合物等）が取り残される可能性があった。そして、図４に示される方法では、
本発明者はそのようにして取り残された水素がその後の工程において除去されない、ある
いは、除去できないことが問題であろうと推測した。
【００１９】
例えば、絶縁膜２０３をプラズマＣＶＤ法により形成した場合には、多量の水素が膜中に
残存する。これらの水素を十分に低い濃度にまで低下させるには、相当の高温で処理する
必要があったが、基板２０１や配線２０２ａ、２０２ｂの耐熱性が十分でない場合には適
用できない方法である。
【００２０】
一方で水素濃度を十分に低下させることのできるスパッタリング法で絶縁膜２０３を形成
した場合には、上記のようなステップカバレージの問題から耐圧が十分でないという別の
問題がある。
【００２１】
本発明の一態様では、絶縁膜２０３に相当する絶縁膜をプラズマＣＶＤ法で成膜しても十
分に水素濃度を低減できるＦＥＴの作製方法あるいはＦＥＴの構造を提供する。
【００２２】
また、本発明の一態様では、絶縁膜２０３に相当する絶縁膜をスパッタリング法で成膜し
ても耐圧が十分であるＦＥＴの作製方法あるいはＦＥＴの構造を提供する。
【００２３】
また、本発明の一態様では、ＦＥＴを有する新規の半導体装置を提供することを課題とす
る。また、本発明の一態様では、ＦＥＴを有する新規の半導体装置の駆動方法を提供する
ことを課題とする。さらに、本発明の一態様では、ＦＥＴを有する新規の半導体装置の作
製方法を提供することを課題とする。
【００２４】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はない。また、これら以外の課題は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００２５】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。なお
、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通常の
当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等によ
り定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好
ましい。
【００２６】
まず、本明細書で「配線」とは必ずしも線状のものを意味しない。膜状のものや棒状のも
のも配線と称することがある。例えば、コンタクトプラグのような形状のものも配線の範
疇に含めることがある。また、コンタクトプラグとそれに接する導電性薄膜を合わせて配
線と称することもある。
【００２７】
また、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配
置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に
示すために用いられる場合が多い。
【００２８】
ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、
他の方向を含むことが可能である。例えば、Ｘの上にＹ、と明示される場合は、ＹがＸの
上にあることに限定されない。図に示される物体は反転、又は１８０°回転することが可
能なので、ＹがＸの下にあることを含むことが可能である。
【００２９】
このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むこと
が可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転すること
が可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」
、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は
「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈する
ことが可能である。
【００３０】
また、「上に」「下に」という表現は、間に何らかの空間や物体の存在を否定するもので
はない。例えば、「Ａの上にＢを設ける」という記載においては、ＡとＢの間に、他の物
体Ｃが存在することも含まれる。
【００３１】
また、「概ね等しい」とは、製造誤差程度の相違、または、実質的に影響を及ぼさない程
度の相違を有する場合も含むものとする。一例としては、概ね等しいとは、双方の差が、
１０％未満、より望ましくは５％未満の場合を言うものとする。同様に「略同形状」とは
実質的に影響を及ぼさない程度の相違を有する場合も含むものとする。
【００３２】
なお、本明細書等において、明示的に単数として記載されているものについては、単数で
あることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に
、明示的に複数として記載されているものについては、複数であることが望ましい。ただ
し、これに限定されず、単数であることも可能である。
【００３３】
本発明の一態様は、基板と、前記基板上に設けられた第１の配線と、前記第１の配線上に
設けられ、前記第１の配線と略同形状の絶縁膜と、前記絶縁膜上に設けられた半導体層と
、前記半導体層上に設けられた酸化物絶縁層と、前記酸化物絶縁層に設けられた開口部を
通して、前記半導体層に接続する第２の配線とを有する電界効果トランジスタである。
【００３４】
また、本発明の一態様は、基板上に第１の導電層を形成する工程と、前記第１の導電層上
に絶縁膜を形成する工程と、前記絶縁膜を所定の形状に加工する工程と、前記絶縁膜の形
状と略同形状となるように前記第１の導電層を加工する工程と、前記絶縁膜上に半導体層
を形成する工程と、前記半導体層上に酸化物絶縁層を形成する工程と前記酸化物絶縁層に
、前記半導体層に達する開口部を設ける工程と、前記酸化物絶縁層を覆って第２の導電層
を形成する工程とを有することを特徴とする電界効果トランジスタの作製方法である。
【００３５】
上記において半導体層は各種の半導体よりなる。例えば、酸化物半導体、硫化物半導体、
セレン化合物半導体、テルル化合物半導体等の各種化合物半導体やその混合物、化合物を
用いてもよい。また、半導体層は、インジウムと亜鉛、もしくはインジウムとガリウムを
含むことが好ましい。例えば、見かけの組成比がＩｎａＧａｂＺｎｃＯｄで表される酸化
物半導体を用いてもよい。ここで、０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、ａ＋ｂ＋ｃ＝
１である。
【００３６】
また酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及
びランタノイドから選ばれた一種以上の元素を含有してもよい。例えば、四元系金属の酸
化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩ
ｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系酸化物半導体、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化
物半導体、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物半導体
、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−
Ｓｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇｄ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系
酸化物半導体、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物半
導体、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物半導体、Ｉ
ｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化
物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や
、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−
Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化
物半導体に例えばＳｉＯ２を含ませてもよい。
【００３７】
また、酸化物絶縁層の厚さは、前記絶縁膜の厚さと前記半導体層の厚さの和の５倍以上と
するとよい。あるいは酸化物絶縁層の厚さは、１００ｎｍ以上としてもよい。また、酸化
物絶縁層はスパッタリング法で形成されることが望ましい。
【００３８】
さらに半導体層の外周は、絶縁膜の外周の内側になるように設けるとよい。また、開口部
は、半導体層と重なるように設けるとよい。
【００３９】
なお、上記課題を解決するためには、上記以外の態様も可能である。本明細書等において
は、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体
例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理
解される。したがって、ある一つの実施の形態において述べる図または文章において、少
なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
【００４０】
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した場合についても、発明の一態様
として開示されているものであり、発明の一態様を構成することが可能である。
【発明の効果】
【００４１】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一つを解決できる。
すなわち、絶縁膜はＣＶＤ法、スパッタリング法のいずれでも形成することができる。本
発明の一態様によれば、段差部に半導体層や配線を重なって設けることを可能な限り避け
られるので、段差部のステップカバレージに起因する絶縁不良を抑制できる。
【００４２】
また、本発明の一態様によれば、絶縁膜がＣＶＤ法で形成されたものであっても、２００
℃以上の熱処理により、その上に設けられる酸化物絶縁層から酸素が拡散することにより
、絶縁膜中に存在する水素を酸化して水として固定し、あるいは、絶縁膜から放出するこ
とができる。この作用により、絶縁膜中の水素濃度を十分に低下させることができる。
【００４３】
なお、本発明で扱うＦＥＴにおいては、絶縁膜の厚さは１００ｎｍ以下、典型的には、５
ｎｍ以上５０ｎｍ以下であるので、絶縁膜中の水素濃度を正確に知ることはできない。そ
こで、水素濃度が十分に低下したかどうかは、ゲート熱バイアスストレス試験（ＢＴ試験
）をおこなって間接的に判断する。本明細書では、ＢＴ試験（１５０℃、１時間、ゲート
バイアス＋２ＭＶ／ｃｍあるいは−２ＭＶ／ｃｍ）で、しきい値の変動が０．１ボルト以
下であれば、水素濃度が十分に低下したと判断する。このように十分に水素濃度が低下し
たと推測される絶縁膜を有するＦＥＴの特性は極めて安定する。
【００４４】
なお、本発明の効果は以上に限られるわけではない。本明細書の他の部分において記載さ
れている効果も対応する本発明の態様の効果として扱うことができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の電界効果トランジスタの作製工程の一例を示す図である。
【図２】本発明の電界効果トランジスタの作製工程の一例を示す図である。
【図３】本発明の電界効果トランジスタの例を示す図である。
【図４】従来の電界効果トランジスタの作製工程を示す図である。
【図５】本発明の電界効果トランジスタを用いた半導体装置の一例を示す図である。
【図６】本発明の電界効果トランジスタを用いた半導体装置の一例を示す図である。
【図７】本発明の電界効果トランジスタの作製工程の一例を示す図である。
【発明を実施するための形態】
【００４６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
【００４７】
（実施の形態１）
図１（Ａ）乃至（Ｄ）に、本発明の一態様のＦＥＴの作製工程断面図を、また、図２（Ａ
）および（Ｂ）に、本発明の一態様のＦＥＴの作製工程上面図を示す。図１（Ａ）乃至（
Ｄ）は図２（Ａ）および（Ｂ）のＡ−Ｂにおける断面図である。
【００４８】
まず、基板１０１上に、導電層と絶縁膜を形成する。導電層と絶縁膜は、どのような成膜
方法も適用できるが、スパッタリング法、ＣＶＤ法、レーザーアブレーション法等の、雰
囲気が十分に管理された状態でおこなわれる成膜方法で、かつ、導電層の成膜後に、導電
層が大気に曝されることなく、絶縁膜が成膜されることが望まれる。
【００４９】
導電層としては各種の材料を用いることができる。例えば、導電層として、タングステン
、モリブデン、白金、クロム等の各種金属あるいはそれらの窒化物、さらにはｐ型珪素等
の半導体、酸化インジウム等の酸化物等を用いるとよい。特にＦＥＴをノーマリーオフと
するのであれば、その後に形成する半導体層の電子親和力を考慮して、仕事関数が電子親
和力以上のものを用いるとよい。また、導電層は多層構造としてもよい。その場合には、
最上層を、半導体層の電子親和力を考慮した材料とし、その他の層をより導電性あるいは
耐熱性の優れた材料で構成するとよい。導電層の厚さは、配線として用いる場合の抵抗を
考慮して決定されるとよい。典型的には１００ｎｍ以上５００ｎｍ以下とすればよい。
【００５０】
また、絶縁膜も各種の材料を用いることができる。例えば、酸化珪素、酸化窒化珪素、窒
化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化アルミニウム
等を用いればよい。絶縁膜の厚さおよび誘電率はＦＥＴの特性を決定する。一般的には、
高誘電率かつ薄い絶縁膜を用いると、ＦＥＴのしきい値は正となる。しかし、過剰に薄い
とリーク電流も甚大となり、また、絶縁耐圧も低下する。典型的には５ｎｍ以上５０ｎｍ
以下とすればよい。
【００５１】
なお、導電層の成膜に際しては、雰囲気中の水素濃度を十分に低下させ、導電層中への水
素、水素化合物、水酸化物の混入を極力、抑制する必要がある。多くの場合、導電層は配
線として用いられるので、抵抗を下げるため比較的厚く（１００ｎｍ以上）形成される。
このような厚い層に高濃度の水素等が含まれていると、その後の処理においても導電層か
ら半導体層への水素の拡散を十分に阻止できないからである。
【００５２】
多くの金属は水素を吸収する性質がある。したがって、導電層に金属や合金を用いる場合
は、成膜時および成膜後に導電層が水素あるいは水素イオン等に曝されないことが好まし
い。また、導電層中の水素濃度は１×１０１８／ｃｍ３以下、好ましくは、１×１０１６
／ｃｍ３以下となるようにするとよい。
【００５３】
導電層を大気に曝すことなく、絶縁膜を形成することも導電層への水素等の吸着を防止す
る上で効果がある。例えば、図４（Ａ）に示す従来の方法では、導電層を形成後、大気中
でフォトリソグラフィー法によるパターン形成をおこない、さらには、導電層をエッチン
グした後に、再度、大気中で処理（例えば、レジストの剥離）等をおこなう。あるいは、
レジストを減圧下でアッシングにより除去することもある。
【００５４】
これらの過程において、大気中あるいは溶液中水分が導電層と化合し、水酸化物として、
導電層に混入することもある。あるいは、酸性あるいはアルカリ性の溶液に接した導電層
が電気化学反応で水素を発生し、これを吸収することもある。さらには、アッシングの際
にレジストが分解した水素を含む物質（水を含む）が、導電層に混入し、あるいは導電層
と化合することもある。このような現象は、特に導電層として、各種金属や合金を用いる
場合には顕著である。
【００５５】
このようにして形成される水酸化物や吸蔵された水素は比較的安定していて、２００℃程
度の加熱処理では分解や放出されることはない。しかし、電気的な作用やスパッタリング
現象により分解あるいは放出されることがある。すなわち、導電層の形成後に、絶縁膜を
プラズマＣＶＤ法やスパッタリング法で成膜する際に、導電層中に水酸化物や吸蔵された
水素が含まれていると、成膜雰囲気に水素が放出され、形成される絶縁膜中に水素が含ま
れたり、導電層から絶縁膜に水素が移動することがある。そして、このように絶縁膜に水
素が含まれると、ＦＥＴの特性に悪影響をおよぼすこととなる。
【００５６】
従来、珪素半導体等では導電層中の水酸化物等や吸蔵された水素の影響は全くなかったた
めに、このような問題は、これまで考慮されることはなかった。また、酸化物半導体にお
いて水素がドナーとなることは知られていたが、導電層中に含まれる水素等については何
ら考慮されていない。しかしながら、特に酸化物半導体および硫化物半導体においては、
微量の水素であっても、ＦＥＴの特性や信頼性に大きな影響を与える可能性があるので、
本発明人は、導電層中の水素等も無視できないことに気がついた。
【００５７】
したがって、導電層は可能な限り大気や溶液に曝されないことが望まれる。導電層を大気
に曝すことなく、連続的に絶縁膜を形成すると、導電層と水分その他の水素を含む物質が
化合することや水素の吸蔵を抑制できる。
【００５８】
さて、絶縁膜を形成した後、絶縁膜をエッチングし、引き続き、導電層をエッチングする
。この工程は、絶縁膜上に形成したレジストマスク等を用いて、絶縁膜と導電層をエッチ
ングしてもよいし、レジストマスクを用いて絶縁膜をエッチングした後、レジストマスク
を剥離し、エッチングによって形成された絶縁膜１０３ａ、１０３ｂをマスクとして、導
電層をエッチングしてもよい。エッチングされた導電層は、配線１０２ａ、１０２ｂとな
る。
【００５９】
このような工程を経ることより、絶縁膜１０３ａは配線１０２ａと略同形状となり、また
、絶縁膜１０３ｂは配線１０２ｂと略同形状となる。なお、エッチングは、ウェットエッ
チングでもドライエッチングでもよい。この段階を図１（Ａ）に示す。
【００６０】
次に半導体層を形成する。半導体層は、どのような成膜方法も適用できるが、スパッタリ
ング法、ＣＶＤ法、レーザーアブレーション法等の、雰囲気が十分に管理された状態でお
こなわれる成膜方法で成膜されることが望まれる。また、半導体層中の水素濃度を低下さ
せるため、基板を２００℃以上に加熱して成膜してもよい。
【００６１】
半導体層の厚さはＦＥＴの特性を決定する。一般的には、薄い半導体層を用いると、ＦＥ
Ｔのしきい値は正となる。しかし、過剰に薄いと特性のばらつきが大きくなる。典型的に
は５ｎｍ以上５０ｎｍとすればよい。
【００６２】
そして、これをエッチングして、絶縁膜１０３ａ、１０３ｂ上に、半導体層１０４ａ、１
０４ｂをそれぞれ形成する。この段階を図１（Ｂ）および図２（Ａ）に示す。図２（Ａ）
に明らかなように、半導体層１０４ａ、１０４ｂは、絶縁膜１０３ａ、１０３ｂの端部と
重ならないように形成する。
【００６３】
すなわち、半導体層１０４ａの外周は絶縁膜１０３ａの外周の内側にあるように、また、
半導体層１０４ｂの外周は絶縁膜１０３ｂの外周の内側にあるようにする。このような構
造により、配線１０２ａ、１０２ｂの段差部と半導体層１０４ａ、１０４ｂが重ならない
ので、段差部での耐圧低下の問題を排除できる。
【００６４】
例えば、酸化物半導体を用いて半導体層を形成する際には、多くの場合、スパッタリング
法が用いられる。これは、半導体層中への水素等の混入を十分に低減できる可能性がある
ことに加え、ＣＶＤ法で作製するには、原料となるガスの入手が困難であるためである。
しかしながら、スパッタリング法では、厚さ５０ｎｍ以下の酸化物半導体層を、図４（Ａ
）に示すように凹凸のある絶縁膜２０３表面に均一に形成することは困難である。
【００６５】
これに対し、本実施の形態に示すように、半導体層１０４ａ、１０４ｂが配線１０２ａ、
１０２ｂの段差部と重ならない構造であれば、半導体層は平面上に均一に形成できればよ
いので、スパッタリング法で半導体層を形成する上でも問題が生じない。半導体層の平坦
性に関しては、平坦であるほど好ましいことは言うまでもないが、半導体層１０４ａ、１
０４ｂの厚さの二乗平均平方根（ＲＭＳ）が１０ｎｍ以下の平坦性を有するとよい。
【００６６】
その後、酸化物絶縁層１０５を半導体層１０４ａ、１０４ｂに接して形成する。酸化物絶
縁層１０５としては、例えば、スパッタリング法による酸化珪素等を用いればよい。好ま
しくは、酸化物絶縁層１０５が２００℃以上の加熱で内包している酸素を放出して、酸化
する作用を有するとよい。この段階を図１（Ｃ）に示す。
【００６７】
スパッタリング法により室温で形成された酸化珪素層は、単位体積中に１％乃至１０％、
典型的には３％乃至７％の過剰な酸素を含有している。これらの酸素は加熱と共に層外に
放出されることが、昇温脱離ガス分析（ＴＤＳ）法により確認されている。また、このよ
うな酸化珪素層上に酸化物半導体層を形成して加熱すると、酸素の放出量が減少すること
が同じくＴＤＳ法により確認されている。
【００６８】
なお、ここではスパッタリング法により室温で形成された酸化珪素層を酸化物絶縁層１０
５として用いることについて述べたが、酸化物絶縁層１０５として用いられ得るものは、
これに限らない。
【００６９】
したがって、スパッタリング法により形成された酸化珪素よりなる酸化物絶縁層１０５は
加熱処理により、隣接する半導体層１０４ａ、１０４ｂや絶縁膜１０３ａ、１０３ｂを酸
化する。その結果、これらに含まれている水素を固定し、あるいは除去することができる
。すなわち、酸化物絶縁層１０５を形成後、２００℃以上で加熱するとよい。
【００７０】
なお、上記の酸化作用を適切におこなうには酸化物絶縁層１０５の厚さも重要である。半
導体層１０４ａ、１０４ｂや絶縁膜１０３ａ、１０３ｂよりも過剰に薄いと、十分な酸化
がおこなえず、これらに水素が残存してしまう。そのため、酸化物絶縁層１０５の厚さは
、半導体層１０４ａの厚さと絶縁膜１０３ａの厚さの和の５倍以上であることが好ましい
。
【００７１】
さらに、酸化物絶縁層１０５は層間絶縁物としての側面も有する。また、半導体層１０４
ａ、１０４ｂに外部から水素等が侵入するのを防止するための保護膜としての側面も有す
る。それらの目的のためには酸化物絶縁層１０５の厚さは１００ｎｍ以上であることが好
ましい。
【００７２】
その後、平坦化絶縁層１０６を形成する。平坦化絶縁層は設けなくてもよい。また、その
他の絶縁層を設けてもよい。そして、平坦化絶縁層１０６、酸化物絶縁層１０５に半導体
層１０４ａ、１０４ｂに達する開口部を設ける。開口部は、絶縁膜１０３ａ、１０３ｂと
重なるように設ける。好ましくは、開口部は、その外周が絶縁膜１０３ａ、１０３ｂの外
周から、２００ｎｍ以上、より好ましくは、１μｍ以上離れるように設ける。
【００７３】
開口部の形成にはウェットエッチング法、ドライエッチング法いずれをも用いることがで
きる。なお、いずれの場合においても、エッチングに際して、半導体層１０４ａ、１０４
ｂに化学的な影響を与え、開口部周辺の１０４ａ、１０４ｂの特性に影響を与えることが
ある。
【００７４】
例えば、半導体層１０４ａ、１０４ｂとして酸化物半導体を用い、ドライエッチング法で
開口部を形成した場合には、プラズマの作用により、開口部周辺の酸化物半導体に酸素欠
損が生じ、ｎ型化することがある。
【００７５】
さらに、導電層を形成し、これを所望の形状にエッチングして配線１０７ａ、１０７ｂを
形成する。導電層としては、各種の金属や合金、窒化物等を用いることができる。特に、
半導体層１０４ａ、１０４ｂと接する部分においてはオーミックコンタクトが形成される
ことが望ましい。そのためには、仕事関数が、半導体層の電子親和力以下の材料を用いる
ことが好ましい。また、導電層は単層である必要はなく、多層構造としてもよい。
【００７６】
例えば、５ｎｍ以上１００ｎｍ以下のインジウム酸化物等のｎ型の酸化物半導体を堆積し
て、半導体層１０４ａ、１０４ｂと接する構造とし、その上に、２０ｎｍ以上１００ｎｍ
以下のチタン（あるいは窒化チタン）と、１００ｎｍ以上３００ｎｍ以下のアルミニウム
（あるいはアルミニウム合金）を堆積する構造としてもよい。
【００７７】
配線１０７ａ、１０７ｂは、半導体層１０４ａ、１０４ｂと接する部分においてＦＥＴの
ソース、ドレインとして機能する。この段階を図１（Ｄ）および図２（Ｂ）に示す。なお
、配線１０７ａ、１０７ｂを形成した後、３００℃以上の高温の処理をおこなう場合には
、配線１０７ａ、１０７ｂを構成する元素が、半導体層１０４ａ、１０４ｂに拡散し、そ
の特性に悪影響を及ぼすことがある。
【００７８】
したがって、配線１０７ａ、１０７ｂを形成した後は、そのような高温での処理を避ける
ことが好ましい。一方で、配線１０７ａ、１０７ｂはＦＥＴ作製の最終段階で形成される
ので、その後に高温での処理が必要となることはほとんど無い。
【００７９】
図１（Ｄ）にＬで示される長さがＦＥＴのチャネル長となる。また、開口部を上記の条件
で設けることで、図２（Ｂ）に示されるように、配線１０７ａ、１０７ｂ、１０７ｃが半
導体層１０４ａ、１０４ｂと接する部分は半導体層１０４ａ、１０４ｂの端部（外周部）
と重ならない。このような構造により、段差部での耐圧低下の問題を排除できる。
【００８０】
なお、半導体層１０４ａ、１０４ｂの端部（外周部）の特性は好ましいものでないことが
多い。これらの領域は、しばしば導電性が他の部分よりも高くなり、従来のＦＥＴにおい
ては、リーク電流の要因となり得た。それは、従来のＦＥＴにおいては、半導体層の端部
とソースおよびドレイン（として機能する配線や電極）が接しているためである。
【００８１】
しかしながら、図２（Ｂ）に示されるＦＥＴにおいては、ソースやドレインとして機能す
る配線１０７ａ、１０７ｂ、１０７ｃは上述の通り、半導体層１０４ａ、１０４ｂの端部
と重ならないので、仮に、半導体層１０４ａ、１０４ｂの端部の導電性が高くとも、配線
１０７ａと１０７ｂの間、あるいは配線１０７ｂと１０７ｃ間にリーク電流は流れない。
そのため、オフ電流の十分に低いＦＥＴを得ることができる。
【００８２】
また、半導体層１０４ａ、１０４ｂの外周が、絶縁膜１０３ａ、１０３ｂの外周の内側に
あるということは、半導体層１０４ａ、１０４ｂは、図１（Ｄ）から明らかなように、平
坦に形成されるということである。例えば、図４（Ｃ）の半導体層２０４ａ、２０４ｂの
ように、半導体層に凹凸があるとＦＥＴの特性は凹凸の影響を受ける。そのような凹凸を
有する素子を均一に形成することは困難なため、ＦＥＴ特性のばらつきの原因となる。
【００８３】
例えば、図４（Ｃ）においては、配線２０５ａ、２０５ｂが半導体層２０４ａおよび配線
２０２ａに対して左右対称に設けられているが、全ての素子をこのような形状に形成する
ことは困難である。マスクあわせの際の誤差のため、配線２０５ａ、２０５ｂが、図の右
側（あるいは左側）に少しだけ平行移動しても、配線２０５ａ、２０５ｂと半導体層２０
４ａの湾曲している部分との位置関係が異なり、ＦＥＴとしての特性が変動することがあ
る。すなわち、ＦＥＴの特性のばらつきが生じる。
【００８４】
特に半導体層が何らかの結晶成分を含んでいる場合にはばらつきが大きくなる傾向がある
。それは、半導体層の平面部分と局面部分とで結晶の方位や大きさ等に大きな差違がある
ためである。そのような結晶成分は、酸化亜鉛では、室温でスパッタリング法により形成
した場合でも生じる。また、インジウムガリウム亜鉛系酸化物半導体においても、組成に
よって差はあるが、一般に４００℃以上の熱処理をおこなうと生じる。
【００８５】
これに対し、平坦な面上に、均一に平面状の半導体層を形成することは容易である。そし
て、マスクあわせの際の誤差のため、図１（Ｄ）の配線１０７ａ、１０７ｂが、図の右側
（あるいは左側）に少しだけ平行移動しても、半導体層１０４ａおよび配線１０２ａに対
する位置関係は変わらない。すなわち、ＦＥＴの特性のばらつきは限定的となる。
【００８６】
したがって、本実施の形態で示したＦＥＴは図４に示される従来のＦＥＴに比べて特性の
ばらつきが少ない。このようなＦＥＴは、しきい値ばらつきの小さいことが要求される回
路に用いるのに好適である。
【００８７】
例えば、アクティブマトリクス型有機エレクトロルミネッセンス表示装置では、表示のむ
らをなくすために、駆動トランジスタのしきい値のばらつきが小さいことが望まれる。ま
た、抵抗損失を減らすため、駆動トランジスタの電界効果移動度の高いＦＥＴが望まれる
。そのような目的には、図１（Ｄ）に示す構成を有し、酸化物半導体を半導体層に用いて
作製したＦＥＴが好適である。そのようなＦＥＴは、例えば、１０ｃｍ２／Ｖｓ以上、好
ましくは、３０ｃｍ２／Ｖｓ以上の電界効果移動度が得られる。
【００８８】
なお、本実施の形態で示した作製工程では、必要なマスク合わせの回数は４回であり、図
４に示す従来の方法（５回のマスクあわせが必要）よりも少ない。そのため、ミスアライ
メントによる不良の確率を低減でき、歩留まりを向上させる上で効果がある。
【００８９】
また、多階調マスクを用いてさらにマスクあわせの回数を減らすこともできる。例えば、
配線１０２ａ、１０２ｂ、絶縁膜１０３ａ、１０３ｂのパターン形成（図１（Ａ））と、
半導体層１０４ａ、１０４ｂのパターン形成（図１（Ｂ））を、３階調（透過、不透過、
半透過）の１枚のマスクを用いておこなうこともできる。
【００９０】
その場合には、導電層と絶縁膜と半導体層を連続して形成した後、マスクあわせをおこな
うとよい。その結果、さらにマスクあわせの回数を１回減らすことができる。加えて、絶
縁膜を大気に曝すことなく、その上に半導体層を成膜することで、絶縁膜と半導体層との
間の界面を清浄に保つことができる。
【００９１】
（実施の形態２）
本実施の形態では、実施の形態１で示したものとは異なる構造を有するＦＥＴの例を説明
する。図３（Ａ）および図３（Ｂ）に示すＦＥＴは、基板１０１上に、ゲート電極として
機能する配線１０２ａ、１０２ｂと、配線１０２ａの上に設けられ、配線１０２ａと略同
形状でゲート絶縁膜として機能する絶縁膜１０３ａと、配線１０２ｂの上に設けられ、配
線１０２ｂと略同形状でゲート絶縁膜として機能する絶縁膜１０３ｂと、絶縁膜１０３ａ
の上に設けられ、その外周が絶縁膜１０３ａの外周よりも内側にある半導体層１０４ａと
、絶縁膜１０３ｂの上に設けられ、その外周が絶縁膜１０３ｂの外周よりも内側にある半
導体層１０４ｂと、酸化物絶縁層１０５と、平坦化絶縁層１０６と、酸化物絶縁層１０５
と平坦化絶縁層１０６に設けられた開口部を通して半導体層１０４ａに接する配線１０７
ａと、酸化物絶縁層１０５と平坦化絶縁層１０６に設けられた開口部を通して半導体層１
０４ｂに接する配線１０７ｂとを有する点で、図１（Ｄ）に示すＦＥＴと同じである。
【００９２】
図１（Ｄ）に示すＦＥＴと図３（Ａ）および図３（Ｂ）に示すＦＥＴとの相違点は半導体
層１０４ａと酸化物絶縁層１０５の間あるいは半導体層１０４ｂと酸化物絶縁層１０５の
間に絶縁膜１０８（図３（Ａ））あるいは絶縁膜１０８ａと絶縁膜１０８ｂ（図３（Ｂ）
）が設けられるか否かである。
【００９３】
また、図３（Ａ）に示すＦＥＴと図３（Ｂ）に示すＦＥＴの相違は、絶縁膜１０８、１０
８ａ、１０８ｂが半導体層と略同形状であるか否かである。図３（Ａ）に示すＦＥＴの絶
縁膜１０８は、半導体層１０４ａあるいは半導体層１０４ｂのいずれとも異なる形状であ
る。一方、図３（Ｂ）に示すＦＥＴの絶縁膜１０８ａは半導体層１０４ａと、また、絶縁
膜１０８ｂは半導体層１０４ｂと略同形状である。
【００９４】
図３（Ａ）に示すＦＥＴを作製するには、図１（Ｂ）に示される状態の後に、絶縁膜１０
８を形成すればよい。絶縁膜１０８を形成するには、どのような成膜方法も適用できるが
、スパッタリング法、ＣＶＤ法、レーザーアブレーション法等の、雰囲気が十分に管理さ
れた状態でおこなわれる成膜方法で成膜されることが望まれる。
【００９５】
絶縁膜１０８は、各種の材料を用いて形成することができる。例えば、酸化珪素、酸化窒
化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ア
ルミニウム等を用いればよい。絶縁膜１０８の電子親和力やバンドギャップは半導体層１
０４ａ、１０４ｂに用いる半導体のキャリアの分布に影響を及ぼし、絶縁膜１０８がキャ
リアを引き寄せたり遠ざけたりする。
【００９６】
その結果、ＦＥＴのバックチャネル側のリーク電流に影響を及ぼすこともある。適切な材
料で絶縁膜１０８を形成することで、ＦＥＴの特性を好ましいものとできる。一例として
は、インジウムガリウム亜鉛系酸化物半導体を半導体層１０４ａ、１０４ｂに用いるので
あれば、酸化アルミニウムを用いるとよりオフ電流を低減できる。もちろん、それ以外の
理由のために絶縁膜１０８を設けてもよい。
【００９７】
また、絶縁膜１０８の厚さは５ｎｍ以上５０ｎｍ以下とすればよい。また、可能であれば
、水素濃度は、１×１０２０／ｃｍ３以下、好ましくは、１×１０１８／ｃｍ３以下とな
るようにするとよい。このような条件であれば、その後に形成される酸化物絶縁層１０５
から酸素が供給されることにより、これらの水素は固定され、あるいは膜外に放出される
。
【００９８】
絶縁膜１０８の水素濃度が１×１０２０／ｃｍ３より高く、厚さが上記の範囲を超えると
、酸化物絶縁層１０５による酸化作用が十分におこわなれず、半導体層１０４ａ、１０４
ｂや絶縁膜１０３ａ、１０３ｂに残留する水素によってＦＥＴの特性が悪化するおそれが
ある。同様の理由により、半導体層１０４ａ、１０４ｂと酸化物絶縁層１０５の間には、
その他の材料（特に導電性材料）を設けないことが好ましい。
【００９９】
絶縁膜１０８を形成した後は、実施の形態１に示した方法にしたがって、酸化物絶縁層１
０５を形成すればよい。その後の作製工程は、実施の形態１で示した方法を用いればよい
。
【０１００】
図３（Ｂ）に示すＦＥＴを作製するには、図１（Ａ）に示される状態の後に、半導体層を
形成し、引き続いて、絶縁膜を形成すればよい。その際、半導体層を形成後に、大気に曝
さない状態で絶縁膜を形成することが好ましい。すなわち、十分に水素濃度、水蒸気濃度
、水素化物濃度、水酸化物濃度が低い状態で、連続的に半導体層の上に絶縁膜を形成する
と、半導体層中の水素濃度を低減でき、また、半導体層と絶縁層の界面を清浄に保てる。
絶縁膜の形成方法、材料、厚さ等は上記を参考にすればよい。
【０１０１】
絶縁膜を形成した後、絶縁膜をエッチングし、引き続き、半導体層をエッチングする。こ
の工程は、絶縁膜上に形成したレジストマスク等を用いて、絶縁膜と半導体層をエッチン
グしてもよいし、レジストマスクを用いて絶縁膜をエッチングした後、レジストマスクを
剥離し、エッチングによって形成された絶縁膜１０８ａ、１０８ｂをマスクとして、半導
体層をエッチングしてもよい。エッチングされた半導体層は半導体層１０４ａ、１０４ｂ
となる。
【０１０２】
このような工程を経ることより、絶縁膜１０８ａは半導体層１０４ａと略同形状となり、
また、絶縁膜１０８ｂは半導体層１０４ｂと略同形状となる。なお、エッチングは、ウェ
ットエッチングでもドライエッチングでもよい。その後は、実施の形態１に示した方法に
したがって、酸化物絶縁層１０５を形成すればよい。その後の作製工程は、実施の形態１
で示した方法を用いればよい。
【０１０３】
なお、図３（Ｂ）に示されるＦＥＴの作製において、多階調マスクを用いる場合には、導
電層と絶縁膜と半導体層と、さらにその上に絶縁膜を連続して形成した後、マスクあわせ
をおこなうとよい。その結果、さらにマスクあわせの回数を１回減らすことができる。加
えて、絶縁膜を大気に曝すことなく、その上に半導体層を成膜することで、半導体層を挟
む上下の絶縁膜との間の界面を清浄に保つことができる。
【０１０４】
（実施の形態３）
本実施の形態では、実施の形態１および２とは異なる構造を有するＦＥＴと、それをアク
ティブマトリクス回路に用いた例を説明する。アクティブマトリクス回路は、図５（Ａ）
に示される単位回路をマトリクス状に配置したものであり、図５（Ａ）の回路は液晶表示
装置のように、階調を電圧で制御する表示装置に用いられる。なお、図５（Ａ）の回路以
外に、一部のエレクトロルミネッセンス表示装置のように、階調を電流で制御する表示装
置に用いられるアクティブマトリクス回路もある。
【０１０５】
図５（Ａ）に示す回路は、スイッチング素子としてのＦＥＴ３０１と、互いに対向した第
１電極および第２電極よりなる表示素子３０２と、互いに対向した第１電極および第２電
極よりなる保持容量３０３と、ＦＥＴ３０１を選択するための信号を伝送するスキャン線
３０４と、表示素子３０２に印加する信号を伝送するデータ線３０５と、保持容量の第２
電極に電位を与えるための容量線３０６と、ＦＥＴ３０１のドレインと表示素子３０２の
第１電極と保持容量３０３の第１電極を接続するための配線３０７とを有する。
【０１０６】
このような単位回路をマトリクス状に配置すると、スキャン線３０４とデータ線３０５、
およびスキャン線３０４と容量線３０６は多くの交差する部分を有する。例えば、スキャ
ン線３０４と容量線３０６は図５の３０８で示される部分で交差することとなる。このよ
うな交差する部分では寄生容量が生じ、寄生容量が大きいと信号が遅延する。そのため、
寄生容量は小さいことが望まれる。
【０１０７】
図５（Ａ）に示す回路を、実際に配線等で形成した例の上面図を図５（Ｂ）に示す。ここ
では、主要な配線および半導体層のみを示し、絶縁膜等は省略してある。符号は図５（Ａ
）で用いたものと同じである。また、図５（Ｂ）において、Ｃ−Ｄ間の断面を模式的に示
したものを図６に示す。以下、このような回路の作製工程を説明する。
【０１０８】
まず、図６（Ａ）に示されるように、基板４０１上に導電層と絶縁膜を形成し、これを選
択的にエッチングして、スキャン線３０４と、スキャン線３０４と略同一形状の絶縁膜４
０２を形成する。導電層や絶縁膜の材料や厚さ、成膜方法等は他の実施の形態に示したも
のを用いればよい。
【０１０９】
さらに、半導体層を形成する。本実施の形態では、半導体層を形成した後、半導体層を大
気に曝すことなく、引き続き酸化物絶縁層を形成する。このようにすることで、半導体層
と酸化物絶縁層の界面を清浄に保つことができる。半導体層や酸化物絶縁層の材料や厚さ
、成膜方法等は他の実施の形態に示したものを用いればよい。
【０１１０】
そして、半導体層および酸化物絶縁層を選択的にエッチングする。その際には、酸化物絶
縁層上に形成したレジストマスク等を用いて、酸化物絶縁層と半導体層をエッチングして
もよいし、レジストマスクを用いて酸化物絶縁層をエッチングした後、レジストマスクを
剥離し、エッチングによって形成された酸化物絶縁層４０４をマスクとして、半導体層を
エッチングしてもよい。エッチングされた半導体層は半導体層４０３となる。このような
エッチング方法により、酸化物絶縁層４０４は半導体層４０３と略同形状となる。
【０１１１】
なお、これらの工程を多階調マスクを用いておこなうこともできる。例えば、３階調のマ
スクを用いて、スキャン線３０４と絶縁膜４０２のパターン形成と、半導体層４０３と酸
化物絶縁層４０４のパターン形成を１回でおこなうことができる。その際には、導電層、
絶縁膜、半導体層、酸化物絶縁層を連続的に成膜し、その後、３階調マスクを用いて、パ
ターン形成すればよい。
【０１１２】
このように多階調マスクを用いると、マスク合わせの回数が１回少なくなるのみならず、
絶縁膜４０２と半導体層４０３との界面が大気にさらされることがなく、界面状態を清浄
に保てるので、ＦＥＴの特性や信頼性を改善できる。
【０１１３】
その後、有機樹脂材料等を用いて平坦化絶縁層４０５を形成し、これと酸化物絶縁層４０
４に半導体層４０３に達する開口部を設ける。そして、導電層を成膜して、これを選択的
にエッチングして、データ線３０５および容量線３０６、配線３０７を形成する。
【０１１４】
さらに、データ線３０５および容量線３０６、配線３０７上に厚さ６０ｎｍ以上１μｍ以
下の絶縁膜４０６を形成する。絶縁膜４０６としては、絶縁膜４０２に用いられるものか
ら選べばよい。特にステップカバレージに優れた成膜方法を採用することが望ましく、プ
ラズマＣＶＤ法を用いることが好ましい。例えば、プラズマＣＶＤ法による窒化珪素膜を
用いることができる。その後、絶縁膜４０６に開口部４０７を設ける。絶縁膜４０６の上
にさらに、有機樹脂材料等によって平坦化絶縁層を形成してもよい。
【０１１５】
図示しないが、この後、表示素子の電極を形成する。容量線３０６の一部は、表示素子の
電極と対向して、絶縁膜４０６を誘電体とする容量（すなわち保持容量３０３）となる。
すなわち、表示素子の電極が保持容量３０３の第１電極、容量線３０６の一部が保持容量
３０３の第２電極となる。また、表示素子の電極の他の部分は表示素子３０２の第１電極
となる。さらに、表示素子の電極は開口部４０７で配線３０７と接続する。
【０１１６】
図６（Ｂ）から明らかなように、スキャン線３０４と容量線３０６の交差する部分３０８
には、十分な厚さの絶縁層が存在するため寄生容量を低減することができる。
【０１１７】
ところで、図６（Ｂ）からわかるように、半導体層４０３はその端部において有機樹脂の
ような水素を含有する平坦化絶縁層４０５と接触する。したがって、半導体層４０３に、
例えば、各種酸化物半導体を用いた場合には、その部分での半導体特性が著しく劣化し、
典型的には導電率が極めて高くなっている可能性がある。このような領域は端部から約１
μｍ程度あると考えられる。
【０１１８】
しかしながら、データ線３０５および配線３０７が半導体層４０３と接する部分（すなわ
ち、酸化物絶縁層４０４および平坦化絶縁層４０５への開口部）を、そのような半導体特
性が劣化していると推定される場所を避けて設けることで、ＦＥＴの特性を劣化させるこ
とを免れ得る。
【０１１９】
（実施の形態４）
本実施の形態では、ＦＥＴの信頼性を高めることのできる作製方法について図７を用いて
説明する。なお、本実施の形態で説明するＦＥＴの半導体層や配線を上方から見た様子は
図２に示されるものと同様であり、図２の一点鎖線Ａ−Ｂで示される部分の断面の模式図
を図７に示す。また、主たる構造も他の実施の形態と同じなので、それらを参照すればよ
い。
【０１２０】
基板１０１上に導電層を形成する。さらに導電層の上に絶縁膜を形成する。さらに絶縁膜
の上に半導体層を形成する。さらに半導体層の上に酸化物絶縁層を形成する。これらの成
膜に際しては、基板１０１を大気に触れさせることなく、連続的におこなうとよい。すな
わち、これらの成膜装置が互いに連結しており、基板１０１を大気に取り出さずとも、各
成膜装置間を移動できる構成とする。あるいは、１つの成膜装置で複数種類の成膜をおこ
なえる装置を用いてもよいし、それらを組み合わせてもよい。
【０１２１】
また、上記絶縁膜と酸化物絶縁層を同種のもの、例えば、スパッタリング法によって形成
される酸化珪素とするのであれば、同じ装置を使用してもよい。また、これらの成膜に際
しては、水素や水素を含む化合物が十分に低減された雰囲気や原料を用いておこなうこと
が好ましい。
【０１２２】
上記のような措置を取ることにより、絶縁膜や半導体層を大気成分の汚染から守ることが
でき、作製されるＦＥＴの信頼性を高める上で顕著な効果がある。
【０１２３】
導電層、絶縁膜、半導体層、酸化物絶縁層の材料や厚さ等は実施の形態１を参照すればよ
い。特に、これらの成膜をすべてスパッタリング法でおこなうことが好ましい。これらの
成膜は段差等のない平坦面上への成膜であるので、段差被覆性に問題がある真空蒸着法や
スパッタリング法を用いることも可能である。
【０１２４】
そして、これらの積層膜を選択的にエッチングして、配線１０２ａ、１０２ｂ、絶縁膜１
０３ａ、１０３ｂ、半導体層１０４ｃ、１０４ｄ、酸化物絶縁層１０５ｃ、１０５ｄを形
成する。当然のことながら、配線１０２ａ、絶縁膜１０３ａ、半導体層１０４ｃ、酸化物
絶縁層１０５ｃは略同形状となり、また、配線１０２ｂ、絶縁膜１０３ｂ、半導体層１０
４ｄ、酸化物絶縁層１０５ｄも略同形状となる（図７（Ａ）参照）。
【０１２５】
配線１０２ａ、１０２ｂはゲート電極としても機能し、また、絶縁膜１０３ａ、１０３ｂ
はゲート絶縁膜としても機能する。
【０１２６】
次に、半導体層１０４ｃ、１０４ｄ、酸化物絶縁層１０５ｃ、１０５ｄを選択的にエッチ
ングして、半導体層１０４ａ、１０４ｂ、酸化物絶縁層１０５ａ、１０５ｂを形成する。
当然のことながら、半導体層１０４ａと酸化物絶縁層１０５ａは略同形状となり、半導体
層１０４ｂ、酸化物絶縁層１０５ｂも略同形状となる。このエッチングで、半導体層１０
４ａ、１０４ｂは島状に形成される（図７（Ｂ）参照）。
【０１２７】
この状態に対応する上面図は、図２（Ａ）に示される。なお、図２（Ａ）では酸化物絶縁
層１０５ａ、１０５ｂは表示されていない。また、酸化物絶縁層１０５ａ、１０５ｂは図
１の酸化物絶縁層１０５に相当するものであり、半導体層１０４ａ、１０４ｂに酸素を供
給する役目を果たす。
【０１２８】
なお、図７（Ａ）の工程と図７（Ｂ）の工程を多階調マスクを用いておこなえば、フォト
リソグラフィー工程を１つ削減できる。
【０１２９】
実施の形態１と異なり、本実施の形態では半導体層１０４ａ、１０４ｂを大気に触れさせ
ることなく、その上に酸化物絶縁層１０５ａ、１０５ｂを形成できるので、半導体層１０
４ａ、１０４ｂが大気成分により汚染される可能性を著しく低減できる。
【０１３０】
また、図３（Ｂ）に示されるＦＥＴと比較すると、半導体層１０４ａ、１０４ｂと酸化物
絶縁層１０５ａ、１０５ｂの間に絶縁膜が存在しないため、酸化物絶縁層１０５ａ、１０
５ｂから半導体層１０４ａ、１０４ｂへの酸素の供給が容易におこなえる。
【０１３１】
次に、第１の保護絶縁層１０６ａを形成する。第１の保護絶縁層１０６ａは、実施の形態
２の絶縁膜１０８と同様な材料で形成できるが、段差被覆性の優れた方法で成膜されるこ
とが好ましい。本実施の形態では第１の保護絶縁層１０６ａの厚さに上限はない。本実施
の形態では、第１の保護絶縁層１０６ａは外部からの半導体層１０４ａ、１０４ｂへの水
素の侵入を阻む目的で設けられる。そのため、好ましくは１００ｎｍ以上の厚さであると
よい。
【０１３２】
その後、平坦な表面を有する第２の保護絶縁層１０６ｂを形成し、これにコンタクトホー
ルを設けて、配線１０７ａ、１０７ｂを形成する（図７（Ｃ）参照）。配線１０７ａ、１
０７ｂはＦＥＴのソース電極やドレイン電極に相当する。この状態に対応する上面図は、
図２（Ｂ）に示される。
【０１３３】
（実施の形態５）
本実施の形態では、実施の形態１乃至４に示したＦＥＴを用いた電子機器について説明す
る。これらのＦＥＴは、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再
生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。
【符号の説明】
【０１３４】
１０１    基板
１０２ａ    配線
１０２ｂ    配線
１０３ａ    絶縁膜
１０３ｂ    絶縁膜
１０４ａ    半導体層
１０４ｂ    半導体層
１０４ｃ    半導体層
１０４ｄ    半導体層
１０５    酸化物絶縁層
１０５ａ    酸化物絶縁層
１０５ｂ    酸化物絶縁層
１０５ｃ    酸化物絶縁層
１０５ｄ    酸化物絶縁層
１０６    平坦化絶縁層
１０６ａ    第１の保護絶縁層
１０６ｂ    第２の保護絶縁層
１０７ａ    配線
１０７ｂ    配線
１０８    絶縁膜
１０８ａ    絶縁膜
１０８ｂ    絶縁膜
２０１    基板
２０２ａ    配線
２０２ｂ    配線
２０３    絶縁膜
２０４ａ    半導体層
２０４ｂ    半導体層
２０５ａ    配線
２０５ｂ    配線
２０６    平坦化絶縁層
２０７ａ    配線
２０７ｂ    配線
３０１    ＦＥＴ
３０２    表示素子
３０３    保持容量
３０４    スキャン線
３０５    データ線
３０６    容量線
３０７    配線
３０８    配線の交差する部分
４０１    基板
４０２    絶縁膜
４０３    半導体層
４０４    酸化物絶縁層
４０５    平坦化絶縁層
４０６    絶縁膜
４０７    開口部
５０１    基板
５０２ａ    配線
５０２ｂ    配線
５０３ａ    絶縁膜
５０３ｂ    絶縁膜
５０４ａ    半導体層
５０４ｂ    半導体層
５０５ａ    酸化物絶縁層
５０５ｂ    酸化物絶縁層
５０６ａ    第１の保護絶縁層
５０６ｂ    第２の保護絶縁層
５０７ａ    配線
５０７ｂ    配線
５０７ｃ    配線
５０７ｄ    配線
５０８    隔壁
５０９    発光材料層
５１０    透明導電膜
５１１    配線交差部
５１２    容量素子
【図１】
2015195399.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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