(57)【要約】【課題】ＬＳＩチップ由来の伝導ノイズを抑制しつつ半導体モジュールや電子機器を小型化、薄型化する。【解決手段】電源配線１０、グランド配線２０及び膜１４０は、インターポーザ９０の表面９１と平行な方向に伸展する。電源配線１０及びグランド配線２０は、表面９１上に、それぞれ一方及び他方の末端１３，１４，２３，２４並びに側端１２，２２を有する。一方の末端１３，２３は、それぞれインターポーザ９０の裏面と導通接続する。他方の末端１４，２４は、それぞれパッド７１，７２と接し、又は一体になっている。パッド７１，７２は、それぞれボンディングワイヤ５１，５２と接する。側端１２，２２は、それぞれ一方及び他方の末端１３，１４，２３，２４の間に位置し、かつ互いに対向する。膜１４０は、誘電体及び／又は磁性体からなり、電源配線１０とグランド配線２０との間に位置し、かつこれらの側端１２，２２と接する。【選択図】図１
2015185780.tif 000002
【特許請求の範囲】
【請求項１】
インターポーザと、
前記インターポーザ上のＬＳＩチップと、
前記インターポーザ及び前記ＬＳＩチップを導通接続するボンディングワイヤと、を備え、
前記インターポーザは、表面、電源配線、グランド配線、信号配線、パッド及び膜を有し、
前記表面は前記ＬＳＩチップに面し、
前記電源配線、前記グランド配線、前記信号配線、前記パッド及び前記膜は、前記表面に接し、
前記電源配線、前記グランド配線及び前記膜は、前記表面と平行な方向に伸展し、
前記電源配線及び前記グランド配線は、前記表面上に、それぞれ一方及び他方の末端並びに側端を有し、
前記一方の末端は、それぞれ前記インターポーザの裏面と導通接続し、
前記他方の末端は、それぞれパッドと接し、又は一体になっており、
前記パッドは、それぞれ前記ボンディングワイヤと接し、
前記側端は、それぞれ前記一方及び前記他方の末端の間に位置し、かつ互いに対向し、
前記膜は、誘電体及び／又は磁性体からなり、前記電源配線と前記グランド配線との間に位置し、かつこれらの前記側端と接する、
半導体モジュール。
【請求項２】
前記膜は、一方及び／又は他方の端面を有し
前記一方の端面は、前記電源配線及び前記グランド配線それぞれの前記側端に接し、かつこれらの前記一方の末端側に位置し、
前記他方の端面は、前記電源配線及び前記グランド配線それぞれの前記側端に接し、かつこれらの前記他方の末端側に位置し、
前記一方及び前記他方の端面は、それぞれ凸部及び凹部を有し、
前記一方の端面の前記凸部は、前記一方の末端側に突出し、
前記一方の端面の前記凹部は、前記他方の末端側に陥凹し、
前記他方の端面の前記凸部は、前記他方の末端側に突出し、
前記他方の端面の前記凹部は、前記一方の末端側に陥凹する、
請求項１に記載の半導体モジュール。
【請求項３】
前記膜は、前記一方及び前記他方の端面を有する、
請求項２に記載の半導体モジュール。
【請求項４】
前記側端は、それぞれ対向部を有し、
前記対向部は、互いに対向し、かつ実質的に平行であり、
前記膜は、前記電源配線及び前記グランド配線それぞれの前記対向部の間に位置し、かつこれらの前記対向部と接する、
請求項１〜３のいずれかに記載の半導体モジュール。
【請求項５】
前記インターポーザを前記表面側から上面視すると、
前記電源配線の占める領域と、前記膜の占める領域とは互いに接しかつ分離し、
前記グランド配線の占める領域と、前記膜の占める領域とは互いに接しかつ分離している、
請求項１〜４のいずれかに記載の半導体モジュール。
【請求項６】
前記膜は、誘電体からなり、
前記誘電体は、強誘電体である、
請求項１〜５のいずれかに記載の半導体モジュール。
【請求項７】
前記信号配線は、前記膜と離間している、
請求項１〜６のいずれかに記載の半導体モジュール。
【請求項８】
前記膜の厚みは前記電源配線及び前記グランド配線の厚み以下である、
請求項１〜７のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュールに関し、特にＬＳＩチップ及びインターポーザを備えるものに関する。
【背景技術】
【０００２】
大規模集積回路（Large Scale Integration, LSI）から伝導電磁ノイズが発生する。かかる電磁ノイズはしばしば高周波電磁ノイズである。かかる電磁ノイズはＬＳＩから電源−グランド配線を伝わって外部に伝搬する。
【０００３】
ＬＳＩが実装されたプリント配線基板においては、ＬＳＩの動作に伴いその電源−グランド配線を伝わって上記電磁ノイズが外部に伝搬し得る。さらにかかる電磁ノイズが配線基板内部に流れ込むことがある。このとき、配線基板から意図しない電磁放射ノイズが発生し得る。
【０００４】
上述の通りＬＳＩは強いノイズを発生する。したがって、ＬＳＩの周辺の集積回路にも、プリント基板の電源系を通じて電磁ノイズが混入し得る。ここで電源系とは電源−グランド層を含む。このように電磁ノイズが集積回路に混入すると、電子機器が誤動作し得る。
【０００５】
従来から、配線基板におけるこのような電磁ノイズの抑制手法が知られている。特許文献１においては、プリント基板中のビアの周囲に高誘電体材料あるいは磁性材料を埋設する。特許文献２においては、プリント基板中の電源配線の直下に誘電体を埋設する。
【０００６】
各特許文献に記載の手法はいずれもプリント基板内に伝搬したノイズの減衰に有効である。しかしながら、これらの手法はプリント基板に誘電体又はフェライトを実装するものである。このため、プリント基板に実装されたＬＳＩチップから、そのプリント基板へのノイズの伝搬を遮ることが出来ない。
【０００７】
ノイズの遮断とは別の観点から、実装面上の導体間に誘電体を設ける技術思想が、提案されている。特許文献３には、絶縁基板を介してＬＳＩチップ等の半導体素子を実装基板に実装する手法が開示されている。ここで絶縁基板の外面には比誘電率の高い誘電体が配置される。
【０００８】
特許文献３において、誘電体は外面の電極パッドのうち電源電極用のものと接地電極用のものとの間に位置する。電極パッドには、半導体素子と絶縁基板を接続するため、導体バンプが搭載される。本手法により、半導体素子におけるスイッチングノイズの発生を抑制することができる。
【０００９】
次に、図９を用いて、上記の公知技術に係る課題を解決するための、発明者らの着想を紹介する。以下の記載は、発明者らの着想が公知の技術であることを示すものではない。
【００１０】
図９においてチップキャパシタ８０のようなチップ型のキャパシタを配線基板に実装する。ＬＳＩチップ６０の動作に伴い高周波ノイズがＬＳＩチップ６０より漏れ出す。具体的には高周波ノイズはＬＳＩチップ６０中の電源−グランド配線及びボンディングワイヤ５０中を伝搬する。
【００１１】
さらに図９に示すように、高周波ノイズは配線基板中の電源配線１０及びグランド配線２０に到達する。ここで電源配線１０は配線基板中の電源層である。またグランド配線２０は配線基板中のグランド層である。配線基板はさらに信号配線３０を有する。図中では信号配線３０とパッド７０も表されている。
【００１２】
一方、図９に示すように、電源配線１０とグランド配線２０との間に実装されているチップキャパシタ８０は、インピーダンスの不連続部を形成している。このためチップキャパシタ８０が高周波ノイズを反射する。また、チップキャパシタ８０は、高周波を損失する効果を有する。このためチップキャパシタ８０は電磁ノイズを吸収する。
【００１３】
したがって、電磁ノイズは、図９に示すビア４０を通じて配線基板内部の電源層、又はグランド層に漏洩しにくい。このため、上述した電磁ノイズにまつわる電磁放射ノイズや誤動作等の問題を回避することが可能である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−２９４７６９号公報
【特許文献２】特開平１１−３３０６４７号公報
【特許文献３】特開２００７−１４９９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図９に示すチップキャパシタ８０をインターポーザに実装する場合、多数個のキャパシタの実装が必要である。このため、実装されたキャパシタの占有面積や厚みによって、半導体モジュールや電子機器の小型化、薄型化が妨げられる。
【００１６】
本発明は上記事情に鑑みてなされたものである。すなわち本発明は、配線基板にチップキャパシタを実装せずとも、伝導電磁ノイズをＬＳＩ近傍領域で反射することを課題とする。さらに本発明は上記電磁放射ノイズの発生、及び上記電子機器の誤動作を防止することを課題とする。本発明はＬＳＩチップからプリント基板へのノイズの伝播を抑制しつつ半導体モジュールや電子機器を小型化、薄型化することを目的としている。
【課題を解決するための手段】
【００１７】
本発明の半導体モジュールは、インターポーザと、前記インターポーザ上のＬＳＩチップと、前記インターポーザ及び前記ＬＳＩチップを導通接続するボンディングワイヤと、を備える。
【００１８】
前記インターポーザは、表面、電源配線、グランド配線、信号配線、パッド及び膜を有する。前記表面は前記ＬＳＩチップに面する。前記電源配線、前記グランド配線、前記信号配線、前記パッド及び前記膜は、前記表面に接する。前記電源配線、前記グランド配線及び前記膜は、前記表面と平行な方向に伸展する。
【００１９】
前記電源配線及び前記グランド配線は、前記表面上に、それぞれ一方及び他方の末端並びに側端を有する。前記一方の末端は、それぞれ前記インターポーザの裏面と導通接続する。前記他方の末端は、それぞれパッドと接し、又は一体になっている。前記パッドは、それぞれ前記ボンディングワイヤと接する。
【００２０】
前記側端は、それぞれ前記一方及び前記他方の末端の間に位置し、かつ互いに対向する。前記膜は、誘電体及び／又は磁性体からなり、前記電源配線と前記グランド配線との間に位置し、かつこれらの前記側端と接する。
【発明の効果】
【００２１】
本発明はＬＳＩチップからプリント基板へのノイズの伝播を抑制しつつ半導体モジュールや電子機器を小型化、薄型化することを目的としている。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態にかかる半導体モジュールの上面図である。
【図２】第１実施形態にかかる半導体モジュールの側面図である。
【図３】第１実施形態にかかるインターポーザの上面図である。
【図４】第１実施形態にかかるインターポーザの底面図である。
【図５】第１実施形態にかかる配線と膜のパターン図である。
【図６】第２実施形態にかかる配線と膜のパターン図である。
【図７】課題に係る半導体モジュールの上面図である。
【発明を実施するための形態】
【００２３】
次に、本発明の実施形態について図面を参照して詳細に説明する。各実施形態において同等の構成要素には同一の符号を付し、重複する説明を省略する。
【００２４】
［第１実施形態の概要］
図１は、本実施形態の半導体モジュール５５の上面図である。半導体モジュール５５はインターポーザ９０と、ＬＳＩチップ６０と、ボンディングワイヤ５１，５２とを備える。ＬＳＩチップ６０はインターポーザ９０上に位置する。ボンディングワイヤ５１，５２はインターポーザ９０及びＬＳＩチップ６０を導通接続する。
【００２５】
図１に示すインターポーザ９０は、表面９１、電源配線１０、グランド配線２０、信号配線３０、パッド７１，７２，７３及び膜１４０を有する。表面９１はＬＳＩチップ６０に面する。電源配線１０、グランド配線２０、信号配線３０、パッド７１，７２及び膜１４０は表面９１に接し、かつ表面９１と平行な方向に伸展している。
【００２６】
図１に示す電源配線１０及びグランド配線２０は、表面９１上に、一方及び他方の末端並びに側端を有する。一例として、電源配線１０は、一方の末端１３、他方の末端１４、及び側端１１，１２を有する。またグランド配線２０は、一方の末端２３、他方の末端２４、及び側端２１，２２を有する。
【００２７】
側端１２は側端１１よりもグランド配線に近い。側端１１は側端１２よりも信号配線３０に近い。側端１１は、電源配線１０に対して、側端１２の反対側に位置する。側端２２は側端２１よりも電源配線１０に近い。
【００２８】
膜１４０は、電源配線１０とグランド配線２０との間に位置する。このとき電源配線１０とグランド配線２０との間に、他の電源配線、グランド配線、及び信号配線が位置しないことが好ましい。
【００２９】
側端１１，１２，２１，２２は、それぞれ一方の末端１３，２３及び他方の末端１４，２４の間に位置する。一例において膜１４０は側端１２と接し、さらに側端２２と接する。
【００３０】
一方の末端１３，２３は、それぞれインターポーザ９０の裏面と導通接続する。他方の末端１４，２４は、それぞれパッド７１，７２と接している、又は一体になっている。パッド７１，７２は、それぞれボンディングワイヤ５１，５２と接している。図１には信号配線３０と導通接続するボンディングワイヤ５３とパッド７３とも同様に示されている。
【００３１】
膜１４０は誘電体及び／又は磁性体からなる。インターポーザ９０を表面９１側から上面視すると、電源配線１０の占める領域と膜１４０の占める領域とは互いに接しかつ分離している。さらにグランド配線２０の占める領域と膜１４０の占める領域とは互いに接しかつ分離している。
【００３２】
図１に示すインターポーザ９０には、電磁ノイズを反射させる対策として膜１４０が施されている。側端１２，２２及び膜１４０はキャパシタを形成する。キャパシタは伝導ノイズを反射・吸収する。ここで伝導ノイズとは、電源配線１０及び／又はグランド配線２０を伝搬するノイズである。
【００３３】
図１中で、上記の通りキャパシタがいわゆる寄生容量として形成される。したがって、図１に示すインターポーザ９０は電源−グランド間を伝わる電磁ノイズを反射する。このため、ＬＳＩチップ６０から外部に伝搬するノイズの、プリント基板への漏洩を抑えることが出来る。
【００３４】
［第１実施形態の詳細］
図２は本実施形態の配線基板１０５を表す側面図である。プリント基板１１０の有する表（おもて）面１１１上に半田ボール１００が位置する。プリント基板１１０はプリント配線基板である。
【００３５】
図２に示すように、半田ボール１００はプリント基板１１０とインターポーザ９０との間にある。すなわちプリント基板１１０の上に半田ボール１００を介して半導体モジュール５５が実装されている。インターポーザ９０は基板形状を有する。
【００３６】
図２中、インターポーザ９０の上にはＬＳＩチップ６０が位置する。インターポーザ９０のＬＳＩチップ６０側の表（おもて）面９１は、ＬＳＩチップ６０のインターポーザ９０側の裏面６２と接する。インターポーザ９０中、表面９１の反対側に裏面９２が位置する。裏面９２と表面１１１とは互いに対向する。裏面９２は半田ボール１００と接する。
【００３７】
図２に示すように、表面１１１上にインターポーザ９０を介してＬＳＩチップ６０が実装されている。インターポーザ９０はＬＳＩチップ６０を実装するための構造体、すなわちインターポーザ基板である。ＬＳＩチップ６０とプリント基板１１０との間に、図１に示す膜１４０を備えるインターポーザ９０が介在する。
【００３８】
図２に示すようにボンディングワイヤ５０はＬＳＩチップ６０とインターポーザ９０との間を電気的に接続している。ボンディングワイヤ５０の一方端は表面９１に接し、特に表面９１上のパッド７０（図３、後述）に接する。ボンディングワイヤ５０の例は、ボンディングワイヤ５１，５２，５３である（図１）。ボンディングワイヤ５０の他方端は、ＬＳＩチップ６０の、インターポーザ９０とは反対側の表（おもて）面６１に接する。
【００３９】
図３は本実施形態のインターポーザ基板の一例を示す上面図である。図３は表面９１の詳細を表す。インターポーザ９０は一例として平面サイズが８．２ｍｍ角の平板状とすることが出来る。インターポーザ９０は一例として二層構造である。
【００４０】
図３はインターポーザ９０の有する表面９１を示す。表面９１は、実装エリア９３、配線１２０、ワイヤボンディング用のパッド７０を有する。実装エリア９３上にＬＳＩチップ６０（図１）が実装される。実装エリア９３はパッド７０を有する。
【００４１】
図３に示すパッド７０は配線１２０と一繋がりに成形されていてもよい。表面９１にはビア４０が到達している。配線１２０はビア４０を介して裏面９２（図２）と導通接続する。
【００４２】
図４は本実施形態のインターポーザ基板の一例を示す底面図である。図４はインターポーザ９０のプリント基板１１０側の裏面９２を表す。裏面９２にはビア４０が到達している。裏面９２は配線１２５及び半田ボール用パッド１３０を有する。半田ボール用パッド１３０は配線１２５と一繋がりに成形されていてもよい。
【００４３】
図５は表面９１（図３）の詳細である。上述の通り、電源配線１０及びグランド配線２０の側端はそれぞれ膜と接する（図１）。電源配線１０、グランド配線２０、信号配線３０は、図３に示す配線１２０に相当する。図５中のパッド７１，７２，７３は、図３に示すパッド７０に相当する。図５中のビア４１，４２，４３は、図３に示すビア４０に相当する。
【００４４】
図５にはインターポーザ９０中の電源配線１０及びグランド配線２０が表されている。インターポーザ９０は図２に示すようにＬＳＩチップ６０とプリント基板１１０との間に介在する。
【００４５】
図５に図示していないＬＳＩチップ６０はワイヤボンディング用のパッド７１，７２と導通接続する。ビア４１，４２はそれぞれ電源配線１０，グランド配線２０と接する。プリント基板はビア４１，４２を通じて電源配線１０及びグランド配線２０とそれぞれ導通接続する。
【００４６】
図５に示すように電源配線１０に隣接して誘電体（強誘電体）からなる膜１４０が形成されている。膜１４０の一部又は全部を磁性体からなる膜に置き換えてもよい。膜１４０の構成として、誘電体膜（強誘電体膜）及び磁性膜（磁性薄膜）はいずれか一方を選択してもよい。本実施形態において強誘電体とは、特に外部電場を印加しない状態でも自発分極を持つ誘電体のうち、特にその分極の向きを外部電場の印加だけで変えることができる誘電体をいう。本実施形態の強誘電体は一例において、比誘電率が１０よりも高い。
【００４７】
図５に示すように、信号配線３０の末端３３はビア４３と接する。電源配線１０の末端１３はビア４１と接する。グランド配線２０の末端２３はビア４２と接する。信号配線３０の末端３４はパッド７３と接する。電源配線１０の末端１４はパッド７１と接する。グランド配線２０の末端２４はパッド７２と接する。
【００４８】
図５に示すように、一例において電源配線１０はグランド配線２０と信号配線３０との間に位置する。このとき、パッド７１はパッド７２とパッド７３との間に位置する。このとき、ビア４１はビア４２とビア４３との間に位置する。
【００４９】
図５に示すように、一例において、ビア４３，４１及び４２を図中の上側に、パッド７３，７１及び７２を図中の下側にして、各配線を図中の上下方向に並べることが出来る。このとき、信号配線３０、電源配線１０、及びグランド配線２０は図中の左側からこの順に並ぶ。このとき、パッド７３，７１及び７２は、左右方向に列を成してもよい。このとき、ビア４３，４１及び４２は左上方向から右下方向に列を成してもよい。
【００５０】
図５に示すように電源配線１０、グランド配線２０及び信号配線３０は表面９１上で所定の幅と線路長とを有する。各配線において線路長とはそれぞれ末端１３，２３，３３から、末端１４，２４，３４までの長さをいう。幅は線路長と直交する方向の長さをいう。
【００５１】
図５に示すように各配線の線路長は幅よりも大きいことが好ましい。電源配線１０はグランド配線２０よりも長い線路長を有することが好ましく、信号配線３０は電源配線１０よりも長い線路長を有することが好ましい。
【００５２】
図５に示すように、各配線はそれぞれ曲線状又は折れ線状であってもよい。一例において、信号配線３０は湾曲していてもよい。このとき、信号配線３０の中で、電源配線１０から遠い側の側端３１は凸部３５を有してもよい。このとき、信号配線３０の中で、電源配線１０に近い側の側端３２は凹部３６を有していてもよい。信号配線３０の中で凸部３５と凹部３６は対向してもよい。
【００５３】
図５に示すように、一例において、電源配線１０は湾曲していてもよい。このとき、電源配線１０の中で、信号配線３０に近い側の側端１１は凸部１５を有してもよい。このとき、電源配線１０の中で、信号配線３０から遠い側の側端１２は凹部１６を有していてもよい。電源配線１０の中で凸部１５と凹部１６は対向してもよい。
【００５４】
図５に示すように、一例において、グランド配線２０は湾曲していてもよい。このとき、グランド配線２０の中で、電源配線１０から遠い側の側端２１は凸部２５を有してもよい。このとき、グランド配線２０の中で、電源配線１０に近い側の側端２２は凹部２６を有していてもよい。グランド配線２０の中で凸部２５と凹部２６は対向してもよい。
【００５５】
一例において、図５に示す凹部３６及び凸部１５は互いに対向している。また凹部１６及び末端２３は互いに対向している。
【００５６】
図５とは異なる一例において、信号配線３０、電源配線１０、及びグランド配線２０は図５とは線対称な形状及び配置をとってもよい。このとき、パッド７３，７１及び７２は、左右方向に列を成してもよい。このとき、ビア４３，４１及び４２は右上方向から左下方向に列を成してもよい。
【００５７】
図２に示す表面９１側からインターポーザ９０を上面視したとき、図５に示す膜１４０は電源配線１０と重なっていないことが好ましい。また膜１４０はグランド配線２０、信号配線３０と重なっていないことが好ましい。
【００５８】
一例において、図５に示す膜１４０の厚みは電源配線１０及びグランド配線２０、それぞれの厚み以下であることが好ましい。膜１４０の最大厚みは電源配線１０及びグランド配線２０、それぞれの最大厚み以下であることが好ましい。
【００５９】
一例において、図５に示す膜１４０の平均厚みは電源配線１０及びグランド配線２０、それぞれの平均厚み以下であることが好ましい。一例において、膜１４０の最大厚みは電源配線１０及びグランド配線２０、それぞれの平均厚み以下であることが好ましい。
【００６０】
図５に示す、膜１４０はめっき法により形成できる。この際、例えば所望のパターン形状を得るためのマスクを用いてもよい。膜１４０のパターン形状は表面９１上において、実質的に多角形でもよい。
【００６１】
一例として、図５に示す膜１４０は辺１４１，１４２，１４３，１４４を有する。辺１４１は側端１２と接する。辺１４２は辺１４１と反対側にあり、側端２２と接する。辺１４３は末端１３側にあり、辺１４１，１４２と接する。辺１４４は末端１４側にあり、辺１４１，１４２と接する。辺１４３と辺１４４とは実質的に平行である。
【００６２】
図５に示す辺１４１は凹部１６を避けて膜１４０と接してもよい。辺１４２は凹部２６を避けて膜１４０と接してもよい。かかる場合、側端１２，２２は、それぞれ対向部１８，２８を有する。対向部１８，２８はそれぞれ凹部１６，２８とは別の位置にあってもよい。対向部１８，２８は互いに対向する。対向部１８，２８は実質的に平行である。
【００６３】
図５に示す辺１４１が対向部１８と接し、かつ辺１４２が対向部２８と接するのが好ましい。このとき、膜１４０は対向部１８，２８の間に位置する。一例において、膜１４０は対向部１８，２８の間の表面９１を完全に覆う。
【００６４】
図５に示す対向部１８，２８及び膜１４０はキャパシタを形成する。対向部１８，２８の長さ及び間隔は自由に設計できる。電源配線１０及びグランド配線２０の形状を変更することで、対向部１８，２８の長さ及び間隔を調整できる。
【００６５】
図５に示す対向部１８，２８を適切に設計することで所望の特性インピーダンスを得ることが出来る。キャパシタは伝導ノイズを反射・吸収する。ここで伝導ノイズとは、電源配線１０及び／又はグランド配線を伝搬するノイズである。
【００６６】
図５に示す膜１４０は、ＬＳＩチップ６０より発生し、電源−グランド配線に伝わる、伝導ノイズを反射する、又は吸収する。このためインターポーザ９０はプリント基板１１０へのノイズの漏洩を抑えることが出来る。
【００６７】
また、図５に示すように、膜１４０は信号配線３０上には存在しないことが好ましい。信号配線３０は膜１４０と離間していることが好ましい。膜１４０は信号配線から３０から遠い側において、電源配線１０に隣接することが好ましい。電源配線１０は膜１４０と信号配線３０との間に位置することが好ましい。
【００６８】
図５に示すように、膜１４０と信号配線３０との位置関係を上述の通り設計することで、信号配線３０内を伝播する信号の減衰を防ぐことが出来る。また、かかる設計により、信号配線３０における特性インピーダンスの不連続によって生じる信号の反射も防ぐことができる。
【００６９】
図５に示すような膜１４０と他の配線の位置関係により、背景技術で説明したようなチップキャパシタを用いずともノイズのプリント基板１１０への漏洩を抑えることが出来る。ここでいうノイズは特にＬＳＩチップ６０から電源−グランド配線を伝わって外部に伝搬する伝導電磁ノイズである。
【００７０】
また図５に示すインターポーザ９０を備える本実施形態の配線基板１０５（図２）は、チップキャパシタを実装せずとも、伝導電磁ノイズをＬＳＩチップ６０の近傍領域で反射することが出来る。他の観点から見ると、本実施形態の配線基板は伝導電磁ノイズの伝搬を抑制することが出来る。
【００７１】
本実施形態では上述の通り表面９１（図３）の一部又は全部において、チップキャパシタを用いない。このため、背景技術で紹介した手法に比べ、本実施形態の手法により提供される半導体モジュール及びこれを搭載する電子機器は、より小型かつ薄型である。
【００７２】
他の観点から見ると、図５に詳細を示したインターポーザ９０により電源−グランド配線でノイズを反射・吸収させることが可能となる。したがって、図２に示すインターポーザ９０は、ＬＳＩチップ６０からプリント基板１１０へのノイズの漏洩を抑えることが出来る。
【００７３】
また上述の特許文献３に記載の手法では、電極パッド間に誘電体を配置する。しかしながら電極パッドと導体バンプの密着を確保するため、電極パッドは所定の大きさを確保せざるを得ない。
【００７４】
一方で、図３に代表されるように、ＬＳＩチップ６０（図１）の高密度化に伴い、インターポーザ９０の実装エリア９３におけるパッド７０も高密度化している。したがって近接するパッド７０間に誘電体を配置しても、所望の特性インピーダンスを得られない可能性がある。
【００７５】
これに対し、本実施形態の膜１４０の形状（図５）は、実装エリア９３（図３）内のパッド７０の配置に制限されない。したがって、膜１４０及び配線から所望の特性インピーダンスを得ることができる。
【００７６】
本実施形態の配線基板（図２）によれば、ＬＳＩに対する入出力信号の品質を劣化させることなく、ＬＳＩの電源系からプリント基板電源系へ伝播するノイズを抑えることができる。上記作用効果により、本実施形態の配線基板は、プリント基板で発生し得る電磁放射ノイズや伝導電磁ノイズによる機器の誤動作を防止することが可能である。
【００７７】
本実施形態の半導体モジュールはさらに、伝導ノイズに起因する電磁放射ノイズの発生、及び上記電子機器の誤動作を防止する。また、実装された強誘電体膜又は磁性膜の占有面積や厚みは小さいにもかかわらず、伝導ノイズを効率的に反射・吸収する。このため、半導体モジュールや電子機器を小型化、薄型化することができる。
【００７８】
このため本実施形態では、通信品質の劣化を抑制しつつ、効果的にノイズを低減する、又は除去することができる。または、かかる特徴を有する半導体モジュール又は電子機器を提供することが出来る。
【００７９】
［第２実施形態］
図６を用いて、第１実施形態と異なる点を説明する。図６は本実施形態にかかるインターポーザの備える配線及び膜１７０を示す。膜１７０は両配線の長手方向で膜の存在範囲が徐々に変化する領域１７５及び／又は１７６を有する。
【００８０】
図６に示す膜１７０は、膜１４０（図１）と同様に形成できる。膜１７０は表面９１（図１）に接し、かつ表面９１と平行な方向に伸展している。一例として、膜１７０は辺１４１，１４２を有する。
【００８１】
膜１７０は辺１４３に代えて端面１７３を有してもよい。膜１７０は辺１４４に代えて端面１７４を有してもよい。端面１７３は末端１３，２３側にあり、辺１４１，１４２と接する。端面１７４は末端１４，２４側にあり、辺１４１，１４２と接する。膜１７０は端面１７３及び／又は１７４を有することが好ましい。
【００８２】
図６に示す領域１７５は、末端１３，２３側に位置する。領域１７６は、末端１４，２４側に位置する。領域１７５，１７６はそれぞれ端面１７３，１７４を有する。端面１７３，１７４はそれぞれ凹凸を呈する。
【００８３】
端面１７３はその凹凸中に凸部１７１と凹部１７２とを有する。凸部１７１は末端１３，２３側に向かって突出し、凹部１７２は末端１４，２４側に向かって陥凹している。端面１７４はその凹凸中に凸部１７７と凹部１７８とを有する。凸部１７７は末端１４，２４側に向かって突出し、凹部１７８は末端１３，２３側に向かって陥凹している。
【００８４】
一例として、図６に示す端面１７３，１７４の凹凸は、複数の三角形が辺１４１側から辺１４２側に向かって並んだ形状でもよい。三角形は末端１３，２３側又は末端１４，２４側に頂点を有する。変形例として頂点に繋がる三角形の辺は、三角形の内側又は外側に向かって張り出す曲線に置き換えてもよい。
【００８５】
図６に示す膜１７０は、ＬＳＩチップ６０（図１）の電源−グランド配線に生ずる伝導ノイズを表面９１（図１）にて反射・吸収する。このため膜１７０はプリント基板１１０（図２）へのノイズ漏洩を抑えることが出来る。
【００８６】
図６に示す膜１７０は上述の領域１７５，１７６を有する。このため当該領域で電源配線１０及びグランド配線２０の特性インピーダンスが、電源配線１０の伸展方向に沿って漸進的に、連続的に、又は段階的に変化する。
【００８７】
このため、図６に示す膜１７０はノイズの反射・吸収帯域を広帯域化することができる。すなわち、本実施形態のモジュールは、伝搬を抑制したいノイズの周波数が一周波数でなく、ある幅を持っている場合に特に効果的である。また第１実施形態で得られた他の作用効果は本実施形態でも得ることが出来る。
【実施例１】
【００８８】
以下に、図３，４に表すインターポーザ９０となる基板の作成方法を示す。図３に示す配線１２０中、図５に示す電源配線１０とグランド配線２０を形成する。図３に示す各配線１２０は、それぞれＬＳＩチップ６０のデジタル回路ブロックにある電源用の導体路と、グランド用の導体路に導通接続させる。
【００８９】
図３に示す配線１２０中、図５に示す電源配線１０に隣接して、図５に示す膜１４０をフェライト膜で形成する。膜１４０の形成前に表面９１（図３）にマスクを用いてレジスト剤を塗布する。
【００９０】
マスクは図５に示す膜１４０を形成すべき領域に配置する。レジスト剤は膜１４０を形成しない領域に塗布する。レジスト剤は硬化しレジストになる。レジストを用いて図４に示す形状と、３μｍの厚さを有する膜１４０をフェライトめっき膜として形成する。膜１４０の形成後にレジストをアセトンで除去する。
【００９１】
図４に示す膜１４０は磁性膜となるので、ＬＳＩチップ６０の電源−グランド配線より生ずる伝導ノイズをインターポーザ９０にて反射・吸収する。このため、膜１４０はプリント基板へのノイズ漏洩を抑えることが出来る。
【実施例２】
【００９２】
実施例１との相違点を中心に説明する。本実施例では表面９１（図３）上のグランド配線２０（図４）に隣接して強誘電体膜を形成する。印刷用の原料として、ＢａＴｉＯ３系微粒子材料とエポキシ樹脂とを用いる。かかる微粒子材料は強誘電体粒子である。
【００９３】
次に原料を混合撹拌してペーストを得る。ペーストは強誘電体粒子を６０体積％含有する。このようにしてペースト状の強誘電体材料を得る。なお強誘電体微粒子材料はＢａＴｉＯ３系に限定されない。強誘電体微粒子材料はＳｒＴｉＯ３系であってもよい。
【００９４】
次に表面９１にスクリーン印刷用のマスクを設置する。マスクには強誘電体膜が図５に示す膜１４０の形状となるように穴が設けられている。ペーストを用いて表面９１にスクリーン印刷する。印刷後、所定の乾燥工程等を実施し、厚さ１０μｍの強誘電体膜を得る。
【００９５】
図５に示す膜１４０は強誘電体膜となるので、上述の通り、ＬＳＩチップ６０の電源−グランド配線より生ずる伝導ノイズをインターポーザ９０にて反射・吸収する。このため、膜１４０はプリント基板へのノイズ漏洩を抑えることが出来る。
【００９６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。磁性膜は、磁性微粒子材料をペースト状にして印刷して形成してもよい。磁性微粒子材料はフェライト系に限定されない。磁性微粒子材料はＣｏＦｅ−Ｂ系、Ｆｅ−Ｂ系でもよい。
【符号の説明】
【００９７】
１０  電源配線                          １２  側端
１３，１４  末端                        ２０  グランド配線
２２  側端                        ２３，２３  末端
３０  信号配線                          ４０，４１，４２  ビア
５０，５１，５２  ボンディングワイヤ    ５５  半導体モジュール
６０  ＬＳＩチップ                      ７０，７１，７２  パッド
９０  インターポーザ                    ９１  表（おもて）面
９２  裏面                              １２０  配線
１４０  膜                              １７０  膜
１７１  凸部                            １７２  凹部
１７３，１７４  端面                    １７５，１７６  領域
１７７  凸部                            １７８  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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