(57)【要約】【課題】画素回路をより小型化できる発光装置、及びそのような発光装置を備えた電子機器を提供する。【解決手段】本発明の発光装置の一つの態様は、第１トランジスターを含む複数のトランジスターと、第１トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、複数のトランジスターのうち少なくとも一つは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１トランジスターを含む複数のトランジスターと、前記第１トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、
前記複数のトランジスターのうち少なくとも一つは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする発光装置。
【請求項２】
前記複数のトランジスターは、前記第１トランジスターのゲートと前記第１トランジスターのゲートに信号を入力する信号線との間に設けられた選択トランジスターを含み、
前記選択トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項１に記載の発光装置。
【請求項３】
前記複数のトランジスターは、前記第１トランジスターのゲートと前記第１トランジスターの一方の電流端との間に設けられた補償トランジスターを含み、
前記補償トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項１または２に記載の発光装置。
【請求項４】
前記複数のトランジスターは、前記第１トランジスターと前記発光素子との間に設けられた発光制御トランジスターを含み、
前記発光制御トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項１から３のいずれか一項に記載の発光装置。
【請求項５】
前記複数のトランジスターは、前記発光素子に所定のリセット電位を給電するリセットトランジスターを含み、
前記リセットトランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項１から４のいずれか一項に記載の発光装置。
【請求項６】
前記第１トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項１から５のいずれか一項に記載の発光装置。
【請求項７】
前記画素回路は、特性補償回路を有している、請求項６に記載の発光装置。
【請求項８】
前記配線は、前記複数のトランジスターと異なる層に設けられている、請求項１から７のいずれか一項に記載の発光装置。
【請求項９】
前記配線は、前記複数のトランジスターのうち少なくとも二つと平面視において重なる、請求項８に記載の発光装置。
【請求項１０】
第１トランジスターを含む複数のトランジスターと、前記第１トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、
前記複数のトランジスターは、前記第１トランジスターと前記発光素子との間に設けられた第２トランジスターを含み、
前記第２トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする発光装置。
【請求項１１】
前記ゲート電極における配線が接続されている位置は、前記ゲート電極を挟む一対の電流端のうち高電位となる側の電流端寄りである、請求項１から１０のいずれか一項に記載の発光装置。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセンス素子である、請求項１から１１のいずれか一項に記載の発光装置。
【請求項１３】
請求項１から１２のいずれか一項に記載の発光装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置、及び電子機器に関する。
【背景技術】
【０００２】
従来から、電子機器の表示装置として、複数の有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ，以下、ＥＬと略記する）素子がマトリクス状に配置された発光装置が用いられている（例えば、特許文献１）。
特許文献１では、有機ＥＬを駆動するための回路として、複数のトランジスターを備えた画素回路が記載されている。
【０００３】
しかし、上記のような発光装置では、トランジスターのゲート電極とゲート配線とが同層で形成されていたため、トランジスターと平面視で重ならないように配線を設ける必要があり、画素回路の小型化が困難になっていた。
【０００４】
この問題に対して、ゲート電極と配線とを分け、それぞれ別の層に設ける構成が提案されている（例えば、特許文献２）。
このような構成によれば、トランジスターと平面視で重なる位置に配線を設けることが可能であるため、ゲート電極層が配線を兼ねる場合に比べて、画素回路を小型化できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４８２１６号公報
【特許文献２】特開２０１３−１１３８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記のような構成においては、ゲート電極と配線とは、ゲート電極におけるチャネル領域よりも外側に設けられた接続配線用の部分（コンタクトパッド部）において接続されるため、ゲート電極をチャネル領域よりも大きく形成する必要があった。したがって、画素回路の小型化に限界があるという問題があった。
【０００７】
本発明の一つの態様は、上記問題点に鑑みて成されたものであって、画素回路をより小型化できる発光装置、及びそのような発光装置を備えた電子機器を提供することを目的の一つとする。
【課題を解決するための手段】
【０００８】
本発明の発光装置の一つの態様は、第１トランジスターを含む複数のトランジスターと、前記第１トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、前記複数のトランジスターのうち少なくとも一つは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする。
【０００９】
本発明の発光装置の一つの態様によれば、複数のトランジスターのうち少なくとも一つは、チャネル領域と平面視で重なる位置においてゲート電極に配線が接続されるため、ゲート電極においてチャネル領域よりも外側に接続配線用のコンタクトパッド部を設ける必要がない。そのため、ゲート電極をチャネル領域とほぼ同等の大きさとできる。これにより、本発明の発光装置の一つの態様によれば、画素回路をより小型化できる発光装置が得られる。
【００１０】
前記複数のトランジスターは、前記第１トランジスターのゲートと前記第１トランジスターのゲートに信号を入力する信号線との間に設けられた選択トランジスターを含み、前記選択トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている構成としてもよい。
この構成によれば、選択トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
【００１１】
前記複数のトランジスターは、前記第１トランジスターのゲートと前記第１トランジスターの一方の電流端との間に設けられた補償トランジスターを含み、前記補償トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている構成としてもよい。
この構成によれば、補償トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
【００１２】
前記複数のトランジスターは、前記第１トランジスターと前記発光素子との間に設けられた発光制御トランジスターを含み、前記発光制御トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている構成としてもよい。
この構成によれば、発光制御トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
【００１３】
前記複数のトランジスターは、前記発光素子に所定のリセット電位を給電するリセットトランジスターを含み、前記リセットトランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている構成としてもよい。
この構成によれば、リセットトランジスターを小型化することができ、結果として、画素回路を小型化することができる。
【００１４】
前記第１トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている構成としてもよい。
この構成によれば、第１トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
【００１５】
前記画素回路は、特性補償回路を有している構成としてもよい。
この構成によれば、発光素子に電流を供給する第１トランジスターの閾値電圧のばらつきを抑制することができるため、発光素子に供給される電流を安定化できる。
【００１６】
前記配線は、前記複数のトランジスターと異なる層に設けられている構成としてもよい。
この構成によれば、チャネル領域と平面視で重なる位置において、ゲート電極に配線を接続することが容易である。
【００１７】
前記配線は、前記複数のトランジスターのうち少なくとも二つと平面視において重なる構成としてもよい。
この構成によれば、画素回路をより小型化できる。
【００１８】
本発明の発光装置の一つの態様は、第１トランジスターを含む複数のトランジスターと、前記第１トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、前記複数のトランジスターは、前記第１トランジスターと前記発光素子との間に設けられた第２トランジスターを含み、前記第２トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする。
【００１９】
本発明の発光装置の一つの態様によれば、第２トランジスターが、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されているため、第２トランジスターのゲート電極に接続配線用のコンタクトパッド部を設ける必要がなく、ゲート電極を小さくできる。したがって、本発明の発光装置の一つの態様によれば、画素回路をより小型化できる発光装置が得られる。
【００２０】
前記ゲート電極における配線が接続されている位置は、前記ゲート電極を挟む一対の電流端のうち高電位となる側の電流端寄りである構成としてもよい。
この構成によれば、トランジスターの閾値電圧のばらつきを抑制できる。
【００２１】
前記発光素子は、有機エレクトロルミネッセンス素子である構成としてもよい。
この構成によれば、電子機器の表示装置として用いることができる。
【００２２】
本発明の電子機器の一つの態様は、上記の発光装置を備えることを特徴とする。
本発明の電子機器の一つの態様によれば、上記の発光装置を備えているため、電子機器をより小型化できる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態の発光装置を示す平面図である。
【図２】第１実施形態の画素回路を示す回路図である。
【図３】第１実施形態の画素回路を示す平面図である。
【図４】第１実施形態の画素回路を示す図であって、図３におけるIV−IV断面図である。
【図５】第１実施形態の画素回路を示す平面図である。
【図６】第１実施形態の画素回路を示す平面図である。
【図７】第１実施形態の画素回路を示す平面図である。
【図８】第１実施形態の画素回路を示す平面図である。
【図９】第１実施形態の画素回路を示す平面図である。
【図１０】第１実施形態の画素回路を示す平面図である。
【図１１】第１実施形態の画素回路を示す平面図である。
【図１２】第１実施形態の画素回路を示す平面図である。
【図１３】第１実施形態における中継電極の形成方法の手順を示す断面図である。
【図１４】第１実施形態の効果を説明するための説明図である。
【図１５】コンタクトホールの配置位置について説明するための説明図である。
【図１６】第１実施形態の他の一例を示す平面図である。
【図１７】第２実施形態の画素回路を示す回路図である。
【図１８】第２実施形態の画素回路を示す平面図である。
【図１９】第２実施形態の画素回路を示す平面図である。
【図２０】第３実施形態の画素回路を示す回路図である。
【図２１】第３実施形態の画素回路を示す平面図である。
【図２２】第３実施形態の画素回路を示す平面図である。
【図２３】本実施形態の電子機器の一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図を参照しながら、本発明の実施形態に係る発光装置及び電子機器について説明する。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
【００２５】
［発光装置］
【００２６】
（第１実施形態）
図１は、本実施形態の発光装置１００を示す平面図である。
本実施形態の発光装置１００は、図１に示すように、有機ＥＬ材料を利用した発光素子を半導体基板１０上に形成した有機ＥＬ装置である。発光装置１００は、例えば、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）である。半導体基板１０は、シリコン等の半導体材料で形成された板状部材であり、複数の発光素子が形成される基材として利用される。
【００２７】
図１に示すように、半導体基板１０の表面には、表示領域１１と周辺領域１２と実装領域１３とが設けられている。表示領域１１は、複数の画素回路Ｐが配列された矩形状の領域である。表示領域１１には、Ｘ方向に延在する複数の走査線（配線）２２と、各走査線２２に対応してＸ方向に延在する複数の制御線（配線）２４と、Ｘ方向と交差するＹ方向に延在する複数の信号線２６と、が形成される。画素回路Ｐは、複数の走査線２２と複数の信号線２６との各交差に対応した領域である。したがって、複数の画素回路Ｐは、Ｘ方向およびＹ方向にわたってマトリクス状に配列される。
【００２８】
周辺領域１２は、表示領域１１を囲む矩形枠状の領域である。駆動回路３０は、周辺領域１２に設けられている。駆動回路３０は、表示領域１１内の各画素回路Ｐを駆動する回路である。駆動回路３０は、２つの走査線駆動回路３２と信号線駆動回路３４とを含んでいる。発光装置１００は、駆動回路３０が半導体基板１０の表面に直接形成されたトランジスター等の能動素子で構成される回路内蔵型の表示装置である。なお、画像表示に直接寄与しないダミー画素が周辺領域１２内に形成されていてもよい。
【００２９】
実装領域１３は、周辺領域１２を挟んで表示領域１１とは反対側（すなわち周辺領域１２の外側）の領域に設けられている。実装領域１３には、複数の実装端子３８が配列されている。制御信号や電源電位は、制御回路や電源回路等の各種の外部回路（図示せず）から実装端子３８に供給される。外部回路は、例えば実装領域１３に接合された可撓性の配線基板（図示せず）に実装される。
【００３０】
図２は、表示領域１１内の１つの画素回路Ｐ１１を示す回路図である。
図２に示すように、画素回路Ｐは、発光素子４５、駆動トランジスター（第１トランジスター）ＴＤＲ、選択トランジスターＴ１、発光制御トランジスター（第２トランジスター）Ｔ２、補償トランジスターＴ３、リセットトランジスターＴ４、及び容量素子Ｃを備える。なお、第１実施形態では、画素回路Ｐ１１のトランジスターＴＤＲ，Ｔ１〜Ｔ４をＰチャネル型のトランジスターで構成するが、Ｎチャネル型のトランジスターで構成することも可能である。この画素回路Ｐ２１は、例えば、特開２０１３−０８８６１１号公報の図１３乃至図１７及びその説明に示す駆動方法のように動作させることが可能である。
【００３１】
発光素子４５は、有機ＥＬ材料の発光層を含む発光機能層４５０を画素電極（陽極）４５１と共通電極（陰極）４５２との間に介在させた電気光学素子である。画素電極４５１は画素回路Ｐ毎に個別に形成され、共通電極４５２は複数の画素回路Ｐにわたって連続して形成される。図２に示すように、発光素子４５は、第１電源導電体４１と第２電源導電体４２とを結ぶ電流経路上に配置される。第１電源導電体４１は、高電位側の電源電位ＶＥＬが供給される電源配線である。第２電源導電体４２は、低電位側の電源電位ＶＣＴが供給される電源配線である。
【００３２】
駆動トランジスターＴＤＲは、第１電源導電体４１と第２電源導電体４２とを結ぶ電流経路上で発光素子４５に対して直列に接続されている。具体的には、駆動トランジスターＴＤＲの一対の電流端のうちの一方（ソース）は、第１電源導電体４１に接続されている。駆動トランジスターＴＤＲの一対の電流端のうちの他方（ドレイン）は、発光素子４５の画素電極４５１と接続されている。駆動トランジスターＴＤＲは、自身のゲート−ソース間の電圧に応じた電流量に相当する駆動電流を生成する。
【００３３】
図２に示す選択トランジスターＴ１は、信号線２６と駆動トランジスターＴＤＲのゲートとの導通状態（導通／非導通）を制御するスイッチとして機能する。選択トランジスターＴ１のゲートは走査線２２に接続されている。選択トランジスターＴ１のソースは、信号線２６に接続されている。選択トランジスターＴ１のドレインは、駆動トランジスターＴＤＲのゲートと、発光制御トランジスターＴ２のドレインと、後述する容量素子Ｃの第１電極Ｃ１と接続されている。
【００３４】
なお、後述する特性補償における動作においては、選択トランジスターＴ１に流れる電流の向きが逆転するため、選択トランジスターＴ１におけるソースとドレインとの関係は逆となるが、本明細書における実施形態においては、駆動トランジスターのゲートに発光素子の諧調レベルに応じた電位を書き込む期間において、選択トランジスターに流れる電流の向きにおけるソースとドレインとの関係で説明する。
【００３５】
発光制御トランジスターＴ２は、駆動トランジスターＴＤＲと発光素子４５との間に直列に接続されている。具体的には、発光制御トランジスターＴ２のソースは、駆動トランジスターＴＤＲのドレインと接続され、発光制御トランジスターＴ２のドレインは、発光素子４５の画素電極４５１と接続されている。発光制御トランジスターＴ２のゲートは、制御線２４に接続されている。
【００３６】
発光制御トランジスターＴ２は、制御線２４を介して走査線駆動回路３２（図１参照）からゲートに入力される制御信号によって、オン／オフが制御される。発光制御トランジスターＴ２オン状態に制御された状態では、駆動電流が駆動トランジスターＴＤＲから発光制御トランジスターＴ２を経由して発光素子４５に供給される。このとき、発光素子４５は、駆動電流の電流量に応じた輝度で発光する。発光制御トランジスターＴ２がオフ状態に制御された状態では、発光素子４５に対する駆動電流の供給が遮断される。このとき、発光素子４５は消灯する。
【００３７】
容量素子Ｃは、第１電極Ｃ１と第２電極Ｃ２との間に誘電体を介在させた静電容量である。第１電極Ｃ１は、駆動トランジスターＴＤＲのゲートに接続されている。第２電極Ｃ２は、第１電源導電体４１（駆動トランジスターＴＤＲのソース）に接続されている。したがって、容量素子Ｃは、駆動トランジスターＴＤＲのゲート−ソース間の電圧を保持する。
【００３８】
補償トランジスターＴ３は、駆動トランジスターＴＤＲの閾値電圧のばらつきに起因した発光素子４５へ供給される電流値のばらつきを補償するためのトランジスターである。補償トランジスターＴ３のソースは、駆動トランジスターＴＤＲのドレイン及び発光制御トランジスターＴ２のソースと接続されている。補償トランジスターＴ３のドレインは、駆動トランジスターＴＤＲのゲートと接続されている。補償トランジスターＴ３のゲートには、制御線（配線）２３が接続されている。補償トランジスターＴ３は、制御線２３からの制御信号によってオン／オフが制御される。
【００３９】
補償トランジスターＴ３、駆動トランジスターＴＤＲ及び選択トランジスターＴ１がオン状態となると、駆動トランジスターＴＤＲのソース−ドレインに流れる電流が、補償トランジスターＴ３、選択トランジスターＴ１を介して、信号線２６へと流れる。ここで、本実施形態においては、信号線２６には容量素子Ｃｐの第１容量電極Ｃｐ１が接続されている。これにより、駆動トランジスターＴＤＲのゲートから容量素子Ｃｐの第１容量電極Ｃｐ１までの電位は、駆動トランジスターＴＤＲのソース−ゲート間の電圧が閾値電圧に向けて上昇する。理想的には、駆動トランジスター１５１のゲートから容量素子Ｃｐの第１容量電極Ｃｐ１までの電位は、駆動トランジスター１５１のソース−ゲート間の電圧が閾値電圧に到達し、駆動トランジスター１５１のソース−ドレインに流れる電流は流れなくなる。補償トランジスター１５３がオフの状態となると、この駆動トランジスター１５１のソース−ゲート間の電圧が容量素子Ｃに保存される。
【００４０】
そして、補償トランジスターＴ３がオフの状態において、容量素子Ｃｐの第２容量電極Ｃｐ２に発光素子４５の階調レベルに応じた信号が入力されると、駆動トランジスターＴＤＲのゲートから第１容量電極Ｃｐ１までの電位が、階調レベルに応じて上方にシフトする。これにより、駆動トランジスターＴＤＲのソース−ゲート間の電圧値が、閾値電圧に、階調レベルに応じた分の電圧が加えられた値となる。すなわち、駆動トランジスターＴＤＲのソース−ゲート間の電圧が、閾値電圧が補償された値となる。そのため、駆動トランジスターＴＤＲの閾値電圧の値によらず、発光素子４５に対して、諧調レベルに応じた電流を安定して供給できる。
【００４１】
以上に説明したようにして、駆動トランジスターＴＤＲの閾値電圧特性が補償される。すなわち、画素回路Ｐ１１は、補償トランジスターＴ３及び容量素子Ｃｐ等によって構成される特性補償回路を有している。
【００４２】
リセットトランジスターＴ４は、発光素子４５の電位をリセットするためのトランジスターである。リセットトランジスターＴ４のソースは、発光制御トランジスターＴ２のドレイン及び発光素子４５の画素電極４５１に接続されている。リセットトランジスターＴ４のドレインは、第３電源導電体２７に接続されている。第３電源導電体２７は、発光素子４５がリセットされる電位（リセット電位）が供給される電源配線である。リセットトランジスターＴ４のゲートは、制御線（配線）２５に接続されている。リセットトランジスターＴ４は、制御線２５からの制御信号によってオン／オフが制御される。
【００４３】
発光素子４５を初期化する期間においては、リセットトランジスターＴ４がオン状態となり、発光制御トランジスターＴ２がオフ状態となる。これにより、発光素子４５は、リセットトランジスターＴ４を介して、第３電源導電体２７と接続され、発光素子４５の電位は、第３電源導電体２７の電位にリセットされる。
【００４４】
発光素子４５には寄生容量が生じる場合があり、寄生容量が生じると、この寄生容量によって発光素子４５の画素電極４５１と共通電極４５２との間の電圧が保持される。そのため、例えば、発光素子４５を高輝度状態から低輝度状態へと転じるような場合においては、寄生容量に高輝度状態における高電圧が保持されてしまうため、発光素子４５に過剰な電流が流れ、発光素子４５を低輝度状態にすることが困難となる。
これに対して、リセットトランジスターＴ４によって上記のようにして発光素子４５の電位をリセットすることにより、発光素子４５を高輝度状態から低輝度状態に転じることが容易となる。
【００４５】
図１に示す信号線駆動回路３４は、外部回路から供給される画像信号を、画素回路Ｐ毎に指定する階調に応じた階調電位（データ信号）として、書込期間（水平走査期間）毎に複数の信号線２６に対して並列に供給する。他方、走査線駆動回路３２は、複数の走査線２２の各々に走査信号を供給することにより、複数の走査線２２の各々を書込期間毎に順次選択する。走査線駆動回路３２が選択した走査線２２に対応する画素回路Ｐの選択トランジスターＴ１は、オン状態に遷移する。このとき、各画素回路Ｐの駆動トランジスターＴＤＲのゲートに、信号線２６と選択トランジスターＴ１とを経由して階調電位が供給され、階調電位に応じた電圧が容量素子Ｃに保持される。
【００４６】
他方、書込期間での走査線２２の選択が終了すると、走査線駆動回路３２は、各制御線２４に制御信号を供給することにより、当該制御線２４に対応する画素回路Ｐの発光制御トランジスターＴ２をオン状態に制御する。したがって、直前の書込期間で容量素子Ｃに保持された電圧に応じた駆動電流は、駆動トランジスターＴＤＲから発光制御トランジスターＴ２を経由して発光素子４５に供給される。以上のように、発光素子４５が階調電位に応じた輝度で発光することで、画像信号が指定する任意の画像が表示領域１１に表示される。
【００４７】
次に、画素回路Ｐ１１の具体的な構成について説明する。
図３は、画素回路Ｐ１１を模式的に示す平面図である。図４は、図３におけるIV−IV断面図である。図５から図１２は、図４における各層を平面視した場合を示す平面図である。図５から図１２においては、各要素の視覚的な把握を容易化する観点から、図４と共通する各要素には図４と同様のハッチングが便宜的に付加されている。
【００４８】
本実施形態においては、各トランジスターは、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
本実施形態の各トランジスターＴＤＲ，Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図４に示すように、半導体基板１０の表面に形成されている。より詳細には、各トランジスターＴＤＲ，Ｔ１，Ｔ２，Ｔ３，Ｔ４は、半導体基板１０のうちＮ型の基体１６の表面に形成されたＰ型のウェル１７を利用して形成されている。なお、発光制御トランジスターＴ２及びリセットトランジスターＴ４については、図４において図示を省略している。
【００４９】
駆動トランジスターＴＤＲは、図３に示すように、素子部ＥＤＲと、ゲート電極ＧＤＲと、を備える。素子部ＥＤＲには、ソース領域ＡＳＤＲと、ドレイン領域ＡＤＤＲと、チャネル領域ＡＣＤＲと、が形成されている。
【００５０】
選択トランジスターＴ１は、素子部Ｅ１と、ゲート電極Ｇ１と、を備える。素子部Ｅ１には、ソース領域ＡＳ１と、ドレイン領域ＡＤ１と、チャネル領域ＡＣ１とが形成されている。
【００５１】
発光制御トランジスターＴ２は、素子部Ｅ２と、ゲート電極Ｇ２と、を備える。素子部Ｅ２には、ソース領域ＡＳ２と、ドレイン領域ＡＤ２と、チャネル領域ＡＣ２とが形成されている。
【００５２】
補償トランジスターＴ３は、素子部Ｅ３と、ゲート電極Ｇ３と、を備える。素子部Ｅ３には、ソース領域ＡＳ３と、ドレイン領域ＡＤ３と、チャネル領域ＡＣ３とが形成されている。本実施形態においては、補償トランジスターＴ３のドレイン領域ＡＤ３は、選択トランジスターＴ１のドレイン領域ＡＤ１としても機能する。
【００５３】
リセットトランジスターＴ４は、素子部Ｅ４と、ゲート電極Ｇ４と、を備える。素子部Ｅ４には、ソース領域ＡＳ４と、ドレイン領域ＡＤ４と、チャネル領域ＡＣ４とが形成されている。
【００５４】
なお、本実施形態においては、各トランジスターの構成は同様であるため、以下の説明においては、代表して駆動トランジスターＴＤＲについてのみ説明する場合がある。
【００５５】
素子部ＥＤＲ，Ｅ１，Ｅ３は、図３及び図４に示すように、半導体基板１０のウェル１７に形成されている。図４においては図示を省略するが、発光制御トランジスターＴ２及びリセットトランジスターＴ４の素子部Ｅ２，Ｅ４についても同様である。
【００５６】
本実施形態においては、図３及び図４に示すように、選択トランジスターＴ１の素子部Ｅ１と、補償トランジスターＴ３の素子部Ｅ３とは、それぞれのドレイン領域ＡＤ１と、ドレイン領域ＡＤ３とが共通である。また、図４に示すように、駆動トランジスターＴＤＲの素子部ＥＤＲと、選択トランジスターＴ１及び補償トランジスターＴ３の素子部Ｅ１，Ｅ３とは、半導体基板１０のウェル１７に形成された溝部（トレンチ）１０Ａにより相互に分離された島状に形成されている。図４においては、図示を省略するが、発光制御トランジスターＴ２及びリセットトランジスターＴ４の素子部Ｅ２，Ｅ４についても同様に相互に分離された島状に形成されている。
【００５７】
各素子部を画定する溝部１０Ａは、半導体基板１０の表面に形成されたウェル１７を部分的に除去した領域である。
図４に例示された溝部１０Ａの深さＤＴは、半導体基板１０（ウェル１７）の表面と溝部１０Ａの底面との距離である。溝部１０Ａの深さＤＴは、例えば３００ｎｍ以上かつ１０００ｎｍ以下の範囲内の寸法（例えば数百ｎｍ程度）に設定される。図４から理解される通り、溝部１０Ａの深さＤＴはウェル１７の厚さＤＷを下回る（ＤＴ＜ＤＷ）。したがって、溝部１０Ａの底面はウェル１７で構成される。
【００５８】
溝部１０Ａの内側（すなわち各素子部の相互間）には、素子分離部５４が形成されている。素子分離部５４は、各トランジスターを電気的に絶縁（素子分離）するための要素として機能する。すなわち、本実施形態においては、各トランジスターを電気的に分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離部５４が形成される。具体的には、素子分離部５４は、駆動トランジスターＴＤＲと、選択トランジスターＴ１補償トランジスターＴ３と、図示は省略するが、発光制御トランジスターＴ２と、リセットトランジスターＴ４とを分離する。
【００５９】
図４に示すように、本実施形態における素子分離部５４の厚さ（溝部１０Ａの深さ）ＤＴは、ソース領域ＡＳＤＲ及びドレイン領域ＡＤＤＲの厚さＤＦを上回る。したがって、素子分離部５４の厚さＤＴがソース領域ＡＳＤＲまたはドレイン領域ＡＤＤＲの厚さＤＦを下回る構成と比較して、相互に隣り合う各トランジスターのソース領域及びドレイン領域の間での電流のリークが抑制される（各トランジスターを確実に分離できる）という利点がある。
【００６０】
本実施形態では、図３及び図５に示すように、各素子部は、平面視（ＸＹ面視）でＹ方向に延在する帯状に形成されている。
駆動トランジスターＴＤＲの素子部ＥＤＲと、リセットトランジスターＴ４の素子部Ｅ４とは、長さ方向がＹ方向となるように配置され、Ｙ方向と平行な仮想直線Ｋ１に沿って並んで設けられている。
【００６１】
選択トランジスターＴ１の素子部Ｅ１及び補償トランジスターＴ３の素子部Ｅ３と、発光制御トランジスターＴ２の素子部Ｅ２と、は、長さ方向がＹ方向となるように配置され、Ｙ方向と平行な仮想直線Ｋ２に沿って並んで設けられている。
仮想直線Ｋ１と仮想直線Ｋ２とは、Ｘ方向に並んで設けられている。すなわち、本実施形態の画素回路Ｐ１１における５つのトランジスターの素子部は、２列に並んで設けられている。
【００６２】
なお、本実施形態において、トランジスターにおける素子部の長さ方向とは、後述するソース領域とドレイン領域とが並ぶ方向である。
【００６３】
ソース領域ＡＳＤＲ及びドレイン領域ＡＤＤＲは、図３及び図４に示すように、駆動トランジスターＴＤＲの素子部ＥＤＲのうち平面視でゲート電極を挟む各位置に形成された領域である。ソース領域ＡＳＤＲ及びドレイン領域ＡＤＤＲは、Ｐ型のウェル１７に対して逆導電型（すなわちＮ型）の不純物のイオンが導入及び拡散された所定の厚さの領域である。
【００６４】
素子部ＥＤＲが形成された半導体基板１０（ウェル１７）の面上には、絶縁層５０が形成されている。絶縁層５０は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成され、絶縁膜５２と素子分離部５４とを含んで構成される。絶縁膜５２は、絶縁層５０のうち各素子部の面上に位置する部分であり、各トランジスターのゲート絶縁膜として機能する。
【００６５】
ゲート電極ＧＤＲは、図４及び図６に示すように、絶縁層５０の面上に形成されている。すなわち、素子部ＥＤＲとゲート電極ＧＤＲとは絶縁膜５２（絶縁層５０）を挟んで対向する。素子部ＥＤＲにおけるソース領域ＡＳＤＲとドレイン領域ＡＤＤＲとに挟まれた領域のうち、ゲート電極ＧＤＲと平面視で重なる部分が、チャネル領域ＡＣＤＲとなる。
【００６６】
図５及び図６に示すように、駆動トランジスターＴＤＲのチャネル幅ＷＤＲは、選択トランジスターＴ１のチャネル幅Ｗ１及び補償トランジスターＴ３のチャネル幅Ｗ２を上回る。本実施形態においては、選択トランジスターＴ１のチャネル幅Ｗ１と補償トランジスターＴ３のチャネル幅Ｗ２とは、ほぼ等しい。駆動トランジスターＴＤＲのチャネル幅ＷＤＲは、例えば、５００ｎｍである。
【００６７】
駆動トランジスターＴＤＲのゲート電極ＧＤＲは、図３に示すように、中継電極ＱＡ３を介して、選択トランジスターＴ１のドレイン領域ＡＤ１と電気的に接続されている。本実施形態においては、中継電極（配線）ＱＡ３は、コンタクトホールＨＡ８を介して、駆動トランジスターＴＤＲのゲート電極ＧＤＲと電気的に接続されている。本実施形態においては、コンタクトホールＨＡ８は、チャネル領域ＡＣＤＲと平面視で重なる位置に設けられている。言い換えると、駆動トランジスターＴＤＲは、チャネル領域ＡＣＤＲと平面視で重なる位置において、ゲート電極ＧＤＲが中継電極ＱＡ３と接続されている。
【００６８】
選択トランジスターＴ１のゲート電極Ｇ１は、コンタクトホールＨＡ１を介して、走査線２２と電気的に接続されている。走査線２２は、駆動トランジスターＴＤＲ及び選択トランジスターＴ１の上方を通過するように、Ｘ方向に延在して設けられている。言い換えると、走査線２２は、駆動トランジスターＴＤＲ及び選択トランジスターＴ１と平面視において重なるように設けられている。
【００６９】
コンタクトホールＨＡ１は、チャネル領域ＡＣ１と平面視で重なる位置に設けられている。言い換えると、選択トランジスターＴ１は、チャネル領域ＡＣ１と平面視で重なる位置において、ゲート電極Ｇ１が走査線２２と接続されている。コンタクトホールＨＡ１は、ゲート電極Ｇ１におけるソース領域ＡＳ１寄り（＋Ｙ寄り）の位置に設けられている。
【００７０】
発光制御トランジスターＴ２のゲート電極Ｇ２は、コンタクトホールＨ２を介して、制御線２４と電気的に接続されている。制御線２４は、発光制御トランジスターＴ２及びリセットトランジスターＴ４の上方を通過するように、Ｘ方向に延在して設けられている。言い換えると、制御線２４は、発光制御トランジスターＴ２及びリセットトランジスターＴ４と平面視において重なるように設けられている。
【００７１】
コンタクトホールＨ２は、チャネル領域ＡＣ２と平面視で重なる位置に設けられている。言い換えると、発光制御トランジスターＴ２は、チャネル領域ＡＣ２と平面視で重なる位置において、ゲート電極Ｇ２が制御線２４と接続されている。コンタクトホールＨ２は、ゲート電極Ｇ２におけるソース領域ＡＳ２寄り（＋Ｙ寄り）の位置に設けられている。
【００７２】
補償トランジスターＴ３のゲート電極Ｇ３は、コンタクトホールＨＡ２を介して、制御線２３と電気的に接続されている。制御線２３は、駆動トランジスターＴＤＲ及び補償トランジスターＴ３の上方を通過するように、Ｘ方向に延在して設けられている。言い換えると、制御線２３は、駆動トランジスターＴＤＲ及び補償トランジスターＴ３と平面視において重なるように設けられている。
【００７３】
コンタクトホールＨＡ２は、チャネル領域ＡＣ３と平面視で重なる位置に設けられている。言い換えると、補償トランジスターＴ３は、チャネル領域ＡＣ３と平面視で重なる位置において、ゲート電極Ｇ３が制御線２３と接続されている。コンタクトホールＨＡ２は、ゲート電極Ｇ３におけるソース領域ＡＳ３寄り（−Ｙ寄り）の位置に設けられている。
【００７４】
リセットトランジスターＴ４のゲート電極Ｇ４は、コンタクトホールＨ４を介して、制御線２５と電気的に接続されている。制御線２５は、発光制御トランジスターＴ２及びリセットトランジスターＴ４の上方を通過するように、Ｘ方向に延在して設けられている。言い換えると、制御線２５は、発光制御トランジスターＴ２及びリセットトランジスターＴ４と平面視において重なるように設けられている。
【００７５】
コンタクトホールＨ４は、チャネル領域ＡＣ４と平面視で重なる位置に設けられている。言い換えると、リセットトランジスターＴ４は、チャネル領域ＡＣ４と平面視で重なる位置において、ゲート電極Ｇ４が制御線２５と接続されている。コンタクトホールＨ４は、ゲート電極Ｇ４におけるソース領域ＡＳ４寄り（−Ｙ寄り）の位置に設けられている。
【００７６】
以上に説明した各トランジスターのゲート電極が形成された絶縁層５０の面上には、図４に例示される通り、複数の絶縁層Ｌ（ＬＡ〜ＬＦ）と複数の配線層Ｗ（ＷＡ〜ＷＦ）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。また、各配線層Ｗは、アルミニウムや銀等を含有する低抵抗な導電材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。
【００７７】
以下、多層配線層について詳細に説明する。
なお、本実施形態においては、多層配線層の説明として、図３におけるIV−IV断面、すなわち、駆動トランジスターＴＤＲ、選択トランジスターＴ１、及び補償トランジスターＴ３の断面を示す図４を参照して説明する。
【００７８】
図４の絶縁層ＬＡは、各トランジスターのゲート電極が形成された絶縁層５０（絶縁膜５２）の面上に形成される。図４及び図７に示すように、絶縁層ＬＡの面上には、走査線２２及び制御線２３と複数の中継電極ＱＡ（ＱＡ１〜ＱＡ４）とを含む導体パターンが同層（配線層ＷＡ）から形成される。上述したように、走査線２２は、絶縁層ＬＡを貫通するコンタクトホールＨＡ１を介して選択トランジスターＴ１のゲート電極Ｇ１に導通し、制御線２３は、絶縁層ＬＡを貫通するコンタクトホールＨＡ２を介して補償トランジスターＴ３のゲート電極Ｇ３に導通する。
【００７９】
中継電極ＱＡ１は、絶縁層ＬＡと絶縁層５０とを貫通するコンタクトホールＨＡ３を介して駆動トランジスターＴＤＲのソース領域ＡＳＤＲに導通する。中継電極ＱＡ２は、図４及び図７から理解される通り、絶縁層ＬＡと絶縁層５０とを貫通するコンタクトホールＨＡ４を介して駆動トランジスターＴＤＲのドレイン領域ＡＤＤＲに導通するとともに、絶縁層ＬＡと絶縁層５０とを貫通するコンタクトホールＨＡ５を介して補償トランジスターＴ３のソース領域ＡＳ３に導通する。これにより、駆動トランジスターＴＤＲのドレイン領域ＡＤＤＲと、補償トランジスターＴ３のソース領域ＡＳ３とが接続される。
【００８０】
中継電極ＱＡ３は、絶縁層ＬＡと絶縁層５０とを貫通するコンタクトホールＨＡ６を介して選択トランジスターＴ１のドレイン領域ＡＤ１及び補償トランジスターＴ３のドレイン領域ＡＤ３に導通するとともに、絶縁層ＬＡを貫通するコンタクトホールＨＡ８を介して駆動トランジスターＴＤＲのゲート電極ＧＤＲに導通する。すなわち、駆動トランジスターＴＤＲのゲート電極ＧＤＲが、選択トランジスターＴ１のドレイン領域ＡＤ１及び補償トランジスターＴ３のドレイン領域ＡＤ３と接続される。
【００８１】
中継電極ＱＡ４は、絶縁層ＬＡ及び絶縁層５０を貫通するコンタクトホールＨＡ７を介して選択トランジスターＴ１のソース領域ＡＳ１に導通する。
【００８２】
図４の絶縁層ＬＢは、配線層ＷＡが形成された絶縁層ＬＡの面上に形成される。図４及び図８に示すように、絶縁層ＬＢの面上には、信号線２６と第３電源導電体２７と複数の中継電極ＱＢ（ＱＢ１〜ＱＢ３）とを含む導体パターンが同層（配線層ＷＢ）から形成される。なお、図８においては、第３電源導電体２７の図示を省略している。
【００８３】
図８から理解される通り、信号線２６は、Ｙ方向に延在する直線状に形成され、絶縁層ＬＢを貫通するコンタクトホールＨＢ１を介して配線層ＷＡの中継電極ＱＡ４に導通する。すなわち、図４及び図８から理解される通り、信号線２６は、中継電極ＱＡ４を介して選択トランジスターＴ１のソース領域ＡＳ１に導通する。また、中継電極ＱＢ１は、絶縁層ＬＢを貫通するコンタクトホールＨＢ２を介して配線層ＷＡの中継電極ＱＡ１に導通する。中継電極ＱＢ２は、絶縁層ＬＢを貫通するコンタクトホールＨＢ２を介して配線層ＷＡの中継電極ＱＡ３（駆動トランジスターＴＤＲのゲート電極ＧＤＲ）に導通する。中継電極ＱＢ３は、絶縁層ＬＢを貫通するコンタクトホールＨＢ３を介して配線層ＷＡの中継電極ＱＡ２に導通する。
【００８４】
図４の絶縁層ＬＣは、配線層ＷＢが形成された絶縁層ＬＢの面上に形成される。図４及び図９に例示される通り、絶縁層ＬＣの面上には、第１導電層６１と中継電極ＱＣ１とを含む導体パターンが同層（配線層ＷＣ）から形成される。第１導電層６１は、表示領域１１の全体にわたり連続に形成されて図２の第１電源導電体４１を構成する。具体的には、第１導電層６１は、高位側の電源電位ＶＥＬが供給される実装端子３８（図１参照）に電気的に接続されるとともに、図４及び図９から理解される通り、絶縁層ＬＣを貫通するコンタクトホールＨＣ１を介して配線層ＷＢの中継電極ＱＢ１に導通する。すなわち、実装端子３８に供給される電源電位ＶＥＬは、第１導電層６１と中継電極ＱＢ１と中継電極ＱＡ１とを介して駆動トランジスターＴＤＲのソース領域ＡＳＤＲに到達する。
【００８５】
図９に例示される通り、第１導電層６１には画素回路Ｐ毎に開口部７１が形成される。中継電極ＱＣ１は開口部７１の内側に形成される。中継電極ＱＣ１は、絶縁層ＬＣを貫通するコンタクトホールＨＣ２を介して配線層ＷＢの中継電極ＱＢ２に導通する。
【００８６】
図４の絶縁層ＬＤは、配線層ＷＣが形成された絶縁層ＬＣの面上に形成される。図４及び図１０に示すように、絶縁層ＬＤの面上には、容量素子Ｃの第１電極Ｃ１を含む導体パターンが同層（配線層ＷＤ）から形成されている。第１電極Ｃ１は、図１０から理解される通り、画素回路Ｐ毎に個別に形成され、絶縁層ＬＤを貫通するコンタクトホールＨＤ１を介して配線層ＷＣの中継電極ＱＣ１に導通する。これにより、容量素子Ｃの第１電極Ｃ１は、中継電極ＱＣ１と中継電極ＱＢ２と中継電極ＱＡ３とを介して、駆動トランジスターＴＤＲのゲート電極ＧＤＲ、選択トランジスターＴ１のドレイン領域ＡＤ１、及び補償トランジスターＴ３のドレイン領域ＡＤ３に電気的に接続される。
【００８７】
図４及び図１０に示すように、中継電極ＱＤ１は、絶縁層ＬＤを貫通するコンタクトホールＨＤ２を介して配線層ＷＣの第１導電層６１に導通する。
【００８８】
図４では、絶縁層ＬＤを第１層ＬＤ１及び第２層ＬＤ２の積層とした構成が例示されている。第１層ＬＤ１の面上（第１層ＬＤ１と第２層ＬＤ２との間）には補助電極６２が形成されている。絶縁層ＬＤ（第２層ＬＤ２）の面上に形成された第１電極Ｃ１は、第２層ＬＤ２を貫通する複数のコンタクトホールを介して補助電極６２に導通する。補助電極６２は、容量素子Ｃの容量値を増加させるための補助的な電極である。なお、補助電極６２を省略した構成（絶縁層ＬＤを単層で形成した構成）も採用され得る。
【００８９】
図４の絶縁層ＬＥは、配線層ＷＤが形成された絶縁層ＬＤの面上に形成される。図４及び図１１に示すように、絶縁層ＬＥの面上には、第２導電層６３を含む導体パターンが同層（配線層ＷＥ）から形成される。配線層ＷＥは、銀やアルミニウムを含有する光反射性の導電材料で形成される。
【００９０】
第２導電層６３は、第１導電層６１と同様に表示領域１１の全体にわたって連続に形成され、絶縁層ＬＥを貫通するコンタクトホールＨＥ１を介して配線層ＷＤの中継電極ＱＤ１に導通する。すなわち、第２導電層６３は、中継電極ＱＤ１を介して第１導電層６１（図９参照）に電気的に接続される。したがって、第２導電層６３には第１導電層６１と同様に高位側の電源電位ＶＥＬが供給される。以上の説明から理解される通り、第２導電層６３は、第１導電層６１とともに図２の第１電源導電体４１を構成する。
【００９１】
図４では、絶縁層ＬＥを第１層ＬＥ１及び第２層ＬＥ２の積層とした構成が例示されている。第１層ＬＥ１の面上（第１層ＬＥ１と第２層ＬＥ２との間）には補助電極６４が形成される。絶縁層ＬＥ（第２層ＬＥ２）の面上に形成された第２導電層６３は、第２層ＬＥ２を貫通する複数のコンタクトホールを介して補助電極６４に導通する。補助電極６４は、補助電極６２と同様に、容量素子Ｃの静電容量を増加させるための補助的な電極である。なお、補助電極６４を省略した構成（絶縁層ＬＥを単層で形成した構成）も採用され得る。
【００９２】
以上の説明から理解される通り、第１導電層６１と第１電極Ｃ１（補助電極６２）との間に絶縁層ＬＤを介在させた容量と、第２導電層６３（補助電極６４）と第１電極Ｃ１との間に絶縁層ＬＥを介在させた容量とが、図２を参照して前述した容量素子Ｃとして機能する。以上の説明から理解される通り、第１導電層６１及び第２導電層６３は、電源電位ＶＥＬを供給する第１電源導電体４１、及び第１電極Ｃ１との間で容量素子Ｃを形成する第２電極Ｃ２として機能する。
【００９３】
図４の絶縁層ＬＦは、配線層ＷＥが形成された絶縁層ＬＥの面上に形成される。絶縁層ＬＦの面上には、図示しない導体パターン（配線層ＷＦ）が形成される。配線層ＷＦは、例えば遮光性の導電材料（例えば窒化チタン）で形成される。
【００９４】
図４に例示される通り、配線層ＷＦが形成された絶縁層ＬＦの面上には光路調整層６６が形成される。光路調整層６６は、各画素回路Ｐの共振構造の共振波長を規定する光透過性の膜体であり、珪素化合物（典型的には窒化珪素や酸化珪素）等の光透過性の絶縁材料で形成される。光路調整層６６の面上には画素電極４５１が画素回路Ｐ毎に個別に形成される。画素電極４５１は、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の光透過性の導電材料で形成される。
【００９５】
図１２に示すように、画素電極４５１は、発光素子４５の陽極として機能する略矩形状の電極である。図４から図１２においては図示を省略するが、絶縁層ＬＡ〜ＬＦ及び光路調整層６６には各層を貫通するコンタクトホールが形成され、各層のコンタクトホールには中継電極が形成されている。これにより、画素電極４５１は、発光制御トランジスターＴ２のドレイン領域ＡＤ２と電気的に接続されている。
【００９６】
画素電極４５１が形成された光路調整層６６の面上には、図４に示すように、半導体基板１０の全域にわたり画素定義層６８が形成される。画素定義層６８は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。画素定義層６８には、画素電極４５１に対応する開口部６９が形成される。図１２には、画素定義層６８の開口部６９の内周縁が破線で併記されている。
【００９７】
図４に例示される通り、画素電極４５１と画素定義層６８とが形成された光路調整層６６の面上には発光機能層４５０が形成される。発光機能層４５０は、表示領域１１の全域に形成されて複数の画素回路Ｐにわたって連続して設けられている。本実施形態の発光機能層４５０は、有機ＥＬ材料で形成された発光層を含んで構成され、電流の供給により白色光を放射する。白色光は、青色の波長域と緑色の波長域と赤色の波長域とにわたるスペクトルを有する光であり、可視光の波長域内に少なくとも２個のピークが観測される。なお、発光層に供給される電子や正孔の輸送層または注入層を発光機能層４５０に含ませることも可能である。
【００９８】
図４に示すように、発光機能層４５０の面上には、発光素子４５の陰極として機能する共通電極４５２が形成される。共通電極４５２は、複数の画素回路Ｐにわたって連続するように半導体基板１０の全域に形成され、電源電位ＶＣＴが供給される実装端子３８に電気的に接続される。なお、実際には、外気や水分の侵入を防止する光透過性の封止層が、共通電極４５２を被覆するように半導体基板１０の全域に形成されるが、図４では図示を省略した。
【００９９】
図４に示すように、発光機能層４５０のうち画素定義層６８の開口部６９の内側にて画素電極４５１と共通電極４５２とに挟まれた領域（発光領域）が発光する。すなわち、画素定義層６８の開口部６９の内側で画素電極４５１と発光機能層４５０と共通電極４５２とが積層された部分が発光素子４５として機能する。以上の説明から理解される通り、画素定義層６８は、各画素回路Ｐの発光素子４５の平面形状やサイズを規定する。本実施形態の発光装置１００は、例えば、発光素子４５が非常に高精細に配置されたマイクロディスプレイである。例えば１個の発光素子４５の面積（画素定義層６８の１個の開口部６９の面積）は４０μｍ2以下に設定され、Ｘ方向に相互に隣り合う各発光素子４５の間隔は１.５μｍ以下に設定される。
【０１００】
共通電極４５２は、表面に到達した光の一部を透過するとともに残りを反射する性質（半透過反射性）の半透過反射層として機能する。例えば銀やマグネシウムを含有する合金等の光反射性の導電材料を充分に薄い膜厚に形成することで半透過反射性を有する共通電極４５２が形成される。発光機能層４５０から放射される白色光は、第２導電層６３（第１電源導電体４１）と共通電極４５２との間で往復し、特定の共振波長の成分が選択的に増幅されたうえで共通電極４５２を透過して観察側（半導体基板１０とは反対側）に射出される。すなわち、反射層として機能する第２導電層６３と半透過反射層として機能する共通電極４５２との間で発光機能層４５０からの射出光を共振させる共振構造が形成される。
【０１０１】
前述の光路調整層６６は、共振構造の共振波長（表示色）を各画素回路Ｐの表示色毎に個別に設定するための要素である。具体的には、共振構造を構成する第２導電層６３と共通電極４５２との間の光路長（光学的距離）を光路調整層６６の膜厚に応じて適宜に調整することで各画素回路Ｐの射出光の共振波長が表示色毎に設定される。
以上が本実施形態の発光装置１００の具体的な構造である。
【０１０２】
次に、本実施形態における各トランジスターのゲート電極、ソース領域及びドレイン領域と電気的に接続される中継電極の形成方法について説明する。
図１３（Ａ）〜（Ｅ）は、本実施形態のトランジスターと接続される中継電極の形成方法の手順について示す断面図である。
【０１０３】
まず、図１３（Ａ）に示すように、トランジスターＴのゲート電極Ｇ側の上面にゲート電極Ｇを覆う絶縁層ＬＡを形成する。
次に、図１３（Ｂ）に示すように、絶縁層ＬＡの上面ＬＡａに、パターニングＰＴ１が形成されたレジスト層Ｒ１を形成する。パターニングＰＴ１は、ドレイン領域ＡＤ及びソース領域ＡＳ上に形成するコンタクトホールの位置に対応した位置のレジストが除去されることで形成されている。
【０１０４】
レジスト層Ｒ１の形成方法は、特に限定されず、絶縁層ＬＡの上面ＬＡａにレジストを塗布した後に、露光・現像することによってパターニングＰＴ１を形成することによって形成してもよいし、スクリーン印刷法等を用いて、絶縁層ＬＡの上面ＬＡａに直接パターニングＰＴ１が形成されたレジスト層Ｒ１を形成してもよい。
【０１０５】
次に、レジスト層Ｒ１をマスクとして用いて、絶縁層ＬＡ及び絶縁膜５２をエッチングする。エッチング方法としては、特に限定されず、例えば、ドライエッチングを用いてもよいし、ウエットエッチングを用いてもよい。
これにより、絶縁層ＬＡ及び絶縁膜５２を積層方向（図示上下方向）にドレイン領域ＡＤまで貫通するコンタクトホールＨＤと、絶縁層ＬＡ及び絶縁膜５２を積層方向にソース領域ＡＳまで貫通するコンタクトホールＨＳとが形成される。コンタクトホールＨＤ，ＨＳを形成した後、レジスト層Ｒ１を除去する。
【０１０６】
次に、図１３（Ｃ）に示すように、絶縁層ＬＡの上面ＬＡａに、パターニングＰＴ２が形成されたレジスト層Ｒ２を形成する。パターニングＰＴ２は、ゲート電極Ｇ上に形成するコンタクトホールの位置に対応した位置のレジストが除去されることで形成されている。レジスト層Ｒ２の形成方法は、上記説明したレジスト層Ｒ１と同様の方法を選択できる。
【０１０７】
次に、レジスト層Ｒ２をマスクとして用いて、絶縁層ＬＡをエッチングする。エッチング方法としては、上記と同様に特に限定されず、例えば、ドライエッチングを用いてもよいし、ウエットエッチングを用いてもよい。
これにより、絶縁膜５２を積層方向にゲート電極Ｇまで貫通するコンタクトホールＨＧが形成される。コンタクトホールＨＧが形成された後、レジスト層Ｒ２を除去する。
【０１０８】
次に、図１３（Ｄ）に示すように、コンタクトホールＨＧ，ＨＤ，ＨＳ内に、アルミニウムや銀等を含有する低抵抗な導電材料を付着させる。導電材料を付着させる方法としては、特に限定されず、例えば、蒸着法や、スパッタ法等を選択できる。
そして、当該導電材料及び絶縁層ＬＡの表面を研磨して、ゲート電極Ｇと電気的に接続されたプラグＰＧ、ドレイン領域ＡＤと電気的に接続されたプラグＰＤ、及びソース領域ＡＳと電気的に接続されたプラグＰＳが形成される。
【０１０９】
次に、図１３（Ｅ）に示すように、絶縁層ＬＡの上面ＬＡａに、導電材料を成膜して、同層からなるコンタクトパッドＱＧａ，ＱＤａ，ＱＳａを形成する。
コンタクトパッドＱＧａ，ＱＤａ，ＱＳａを形成する方法としては、特に限定されず、絶縁層ＬＡの上面ＬＡａに導電材料を塗布した後にエッチングしてパターニングする方法であってもよいし、スクリーン印刷法等を用いて絶縁層ＬＡの上面ＬＡａに直接形成する方法であってもよい。
コンタクトパッドＱＧａは、プラグＰＧを介して、ゲート電極Ｇと電気的に接続されている。コンタクトパッドＱＤａは、プラグＰＤを介して、ドレイン領域ＡＤと電気的に接続されている。コンタクトパッドＱＳａは、プラグＰＳを介して、ソース領域ＡＳと電気的に接続されている。
【０１１０】
以上により、ゲート電極Ｇと電気的に接続された中継電極ＱＧ、ドレイン領域ＡＤと電気的に接続された中継電極ＱＤ、及びソース領域ＡＳと電気的に接続された中継電極ＱＳが形成される。
【０１１１】
本実施形態によれば、各トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極と各配線とが接続されるため、画素回路Ｐ１１を小型化できる。以下、詳細に説明する。
【０１１２】
図１４（Ａ）は、ゲート電極に配線接続用のコンタクトパッド部が設けられた比較例のトランジスターＴ１０を示す平面図である。トランジスターＴ１０は、図１４（Ａ）に示すように、ゲート電極Ｇ１０と、ドレイン領域ＡＤ１０と、ソース領域ＡＳ１０と、を備えている。
ゲート電極Ｇ１０には、チャネル領域ＡＣ１０より外側に突出するコンタクトパッド部ＧＰ１０が設けられている。このようなトランジスターＴ１０では、配線と接続するためのコンタクトホールＨ１０は、コンタクトパッド部ＧＰ１０上に設けられる。言い換えると、コンタクトホールＨ１０は、チャネル領域ＡＣ１０と平面視において重ならない位置に設けられる。
【０１１３】
トランジスターＴ１０では、コンタクトパッド部ＧＰ１０が設けられているため、ゲート電極Ｇ１０の大きさは、チャネル領域ＡＣ１０に比べて大きくなり、その結果、トランジスター全体の幅が大きくなってしまうという問題があった。そのため、複数のトランジスターを配置して構成される画素回路の小型化には限界があった。
【０１１４】
一方、図１４（Ｂ）は、本実施形態のトランジスターＴ５を示す平面図である。トランジスターＴ５は、図１４（Ｂ）に示すように、ゲート電極Ｇ５と、ドレイン領域ＡＤ５と、ソース領域ＡＳ５と、を備えている。
上記の問題に対して、本実施形態のトランジスターＴ５によれば、ゲート電極Ｇ５と配線とが、チャネル領域ＡＣ５と平面視で重なる位置において接続される。言い換えると、ゲート電極Ｇ５と配線とを接続するコンタクトホールＨ５がチャネル領域ＡＣ５と平面視で重なる位置に設けられる。そのため、ゲート電極Ｇ５に配線接続用のコンタクトパッド部を設ける必要がなく、ゲート電極Ｇ５の平面視における大きさをチャネル領域ＡＣ５とほぼ同じ大きさにすることができる。これにより、図１４（Ａ），（Ｂ）に示すように、比較例のトランジスターＴ１０に比べて、本実施形態のトランジスターＴ５においては、幅方向（Ｘ方向）の長さを小さくできる。したがって、本実施形態によれば、画素回路をより小型化できる発光装置が得られる。
【０１１５】
本実施形態の効果について、さらに図３を参照しつつ具体的に説明する。
本実施形態によれば、図３に示す駆動トランジスターＴＤＲ及びリセットトランジスターＴ４と、選択トランジスターＴ１、発光制御トランジスターＴ２、及び補償トランジスターＴ３との距離、すなわち、仮想直線Ｋ１と仮想直線Ｋ２との距離Ｄ１を、コンタクトホールがチャネル領域と平面視で重ならない位置に設けられる場合に比べて、小さくすることができる。また、信号線２６及び第３電源導電体２７をより各トランジスターに近い位置に形成することができる。したがって、本実施形態によれば、画素回路Ｐ１１の幅（Ｘ方向長さ）Ｄ２をより小さくでき、画素回路を小型化できる。
【０１１６】
また、本実施形態によれば、画素回路Ｐ１１には、駆動トランジスターＴＤＲの閾値電圧のばらつきに起因した発光素子４５への供給電流のばらつきを補償するための補償回路が組み込まれている。そのため、諧調レベルに応じた電流を発光素子４５に安定して供給できる。これにより、チャネルと平面視で重なる位置において、ゲート電極と配線とが接続されるコンタクトが形成されることによって、駆動トランジスターＴＤＲの閾値電圧がばらついてしまうような場合であっても、発光素子４５の輝度がばらつくことを抑制できる。
【０１１７】
また、トランジスターのチャネル領域においては、ソース領域とドレイン領域とのうち電位が高い側の領域に近い方がゲート電極によって生じる電界が小さい。これは、電位が高い側の領域とゲート電極との間の電圧の方が、電位が低い側の領域とゲート電極との間の電圧よりも大きくなるためである。これにより、ゲート電極と配線とを接続するコンタクトホールを、ソース領域とドレイン領域とのうち電位が高い側の領域に近く、すなわち、電界の影響が小さい位置に設けることで、チャネル領域と平面視で重なる位置にコンタクトホールを設けた場合であっても、トランジスターの閾値電圧のばらつきに与える影響を小さくできる。
【０１１８】
図１５（Ａ）は、Ｐチャネル型のトランジスターにおけるコンタクトホールの設置位置を示す平面図である。図１５（Ｂ）は、Ｎチャネル型のトランジスターにおけるコンタクトホールの設置位置を示す平面図である。
図１５（Ａ）に示すように、Ｐチャネル型のトランジスターにおいて、チャネル領域ＡＣと平面視で重なる位置におけるゲート電極Ｇ上にコンタクトホールＨを設ける場合には、コンタクトホールＨは、ソース領域ＡＳ寄りに設けることが好ましい。Ｐチャネル型のトランジスターにおいては、キャリアが正孔となるため、ソース領域ＡＳが高電位側となり、ドレイン領域ＡＤが低電位側となるためである。
【０１１９】
一方、図１５（Ｂ）に示すように、Ｎチャネル型のトランジスターにおいて、チャネル領域ＡＣと平面視で重なる位置におけるゲート電極Ｇ上にコンタクトホールＨを設ける場合には、コンタクトホールＨは、ドレイン領域ＡＤ寄りに設けることが好ましい。Ｎチャネル型のトランジスターにおいては、キャリアが電子となるため、ドレイン領域ＡＤが高電位側となり、ソース領域ＡＳが低電位側となるためである。
【０１２０】
本実施形態によれば、図３に示すように、選択トランジスターＴ１、発光制御トランジスターＴ２、補償トランジスターＴ３、及びリセットトランジスターＴ４におけるゲート電極と各配線との接続位置は、ゲート電極上におけるソース領域寄りとなっている。
本実施形態においては、トランジスターがＰチャネル型であるため、ソース領域寄りにコンタクトホールを設けることでトランジスターの閾値電圧のばらつきを抑制できる。
【０１２１】
また、本実施形態においては、図１３（Ｂ），（Ｃ）に示すように、絶縁層ＬＡの上面ＬＡａからドレイン領域ＡＤ及びソース領域ＡＳまでの深さＤＳと、絶縁層ＬＡの上面ＬＡａからゲート電極Ｇまでの深さＤＧとは異なる。具体的には、絶縁層ＬＡの上面ＬＡａからドレイン領域ＡＤ及びソース領域ＡＳまでの深さＤＳは、絶縁層ＬＡの上面ＬＡａからゲート電極Ｇまでの深さＤＧよりも大きい。そのため、仮にドレイン領域ＡＤ及びソース領域ＡＳのコンタクトホールＨＳ，ＨＳと、ゲート電極ＧのコンタクトホールＨＧと、を一度のエッチングで形成したとすると、ゲート電極Ｇにダメージが生じる虞があった。
【０１２２】
これに対して、本実施形態によれば、ドレイン領域ＡＤ及びソース領域ＡＳのコンタクトホールと、ゲート電極Ｇのコンタクトホールとは、別工程で形成される。そのため、それぞれの形成するコンタクトホールの深さに応じたエッチング方法を選択でき、ゲート電極Ｇにダメージが生じることを抑制できる。
【０１２３】
また、本実施形態によれば、トランジスターと接続される各配線は、トランジスター上に積層された多層配線層に設けられているため、配線をトランジスターと平面視で重なるように配置することができ、画素回路を小型化できる。また、これにより、本実施形態によれば、チャネル領域と平面視で重なる位置にコンタクトホールを形成することが容易である。
【０１２４】
なお、本実施形態においては、以下の構成を採用することもできる。
【０１２５】
上記説明した実施形態においては、画素回路Ｐ１１に含まれるすべてのトランジスターが、チャネル領域と平面視において重なる位置において、ゲート電極と各配線とが接続されている構成としたが、これに限られない。
本実施形態においては、例えば、図１６に示す画素回路Ｐ１２のように、一部のトランジスターのみにおいて、チャネル領域と平面視において重なる位置で、ゲート電極と配線とが接続されている構成としてもよい。
【０１２６】
図１６に示す画素回路Ｐ１２においては、選択トランジスターＴ１、発光制御トランジスターＴ２、及び補償トランジスターＴ３において、チャネル領域と平面視で重なる位置で、ゲート電極と配線とが接続されている。一方、駆動トランジスターＴＤＲａにおいては、ゲート電極ＧＤＲａにコンタクトパッド部ＧＰ１１が設けられ、コンタクトパッド部ＧＰ１１にコンタクトホールＨＡ８が設けられている。リセットトランジスターＴ４ａにおいては、ゲート電極Ｇ４ａにコンタクトパッド部ＧＰ１２が設けられ、コンタクトパッド部ＧＰ１２にコンタクトホールＨ４が設けられている。
【０１２７】
本実施形態のように、５つのトランジスターを２列に並べて配置するような場合においては、いずれか一方の列に設けられたトランジスターにおいて、チャネル領域と平面視で重なる位置で、ゲート電極と配線とを接続することにより、その列の幅を小さくできるため、画素回路Ｐ１２の幅Ｄ３を小さくすることができる。本実施形態においては、選択トランジスターＴ１、発光制御トランジスターＴ２、及び補償トランジスターＴ３からなる列、すなわち、仮想直線Ｋ２に沿うトランジスターの列の幅を小さくすることができる。
【０１２８】
また、本実施形態においては、駆動トランジスター及びリセットトランジスターにおいて、チャネル領域と平面視で重なる位置で、ゲート電極と配線とが接続され、選択トランジスター、発光制御トランジスター、及び補償トランジスターにおいて、コンタクトパッド部においてゲート電極と配線とが接続されているような構成としてもよい。この場合においては、駆動トランジスター及びリセットトランジスターからなる列、すなわち仮想直線Ｋ１に沿うトランジスターの列の幅を小さくできるため、画素回路の幅を小さくすることができる。
【０１２９】
（第２実施形態）
第２実施形態は、第１実施形態に比べて、補償トランジスター及びリセットトランジスターが設けられていない点において異なる。
なお、上記実施形態と同様の構成については、適宜同一の符号を付す等によって説明を省略する場合がある。
【０１３０】
図１７は、本実施形態の画素回路Ｐ２１を示す回路図である。図１８及び図１９は、本実施形態の画素回路Ｐ２１を模式的に示す平面図である。図１８においては、配線及びコンタクトホールの図示を省略している。
【０１３１】
本実施形態の画素回路Ｐ２１は、図１７に示すように、駆動トランジスター（第１トランジスター）ＴＤＲ１と、選択トランジスターＴ１１と、発光制御トランジスターＴ２と、容量素子Ｃと、を備える。
駆動トランジスターＴＤＲ１及び選択トランジスターＴ１１は、第１実施形態の駆動トランジスターＴＤＲ及び選択トランジスターＴ１と同様の機能を有する。
【０１３２】
駆動トランジスターＴＤＲ１は、ソースが第１電源導電体４１に接続され、ドレインが発光制御トランジスターＴ２のソースと接続され、ゲートが、選択トランジスターのドレイン及び容量素子Ｃの第１電極Ｃ１と接続されている。
選択トランジスターＴ１１は、ソースが信号線２６に接続され、ドレインが駆動トランジスターＴＤＲ１のゲート及び容量素子Ｃの第１電極Ｃ１と接続されている。
【０１３３】
発光制御トランジスターＴ２は、駆動トランジスターＴＤＲ１と発光素子４５との間に設けられている。発光制御トランジスターＴ２は、ソースが駆動トランジスターＴＤＲ１のドレインに接続され、ドレインが発光素子４５の画素電極４５１に接続され、ゲートが制御線２４に接続されている。
【０１３４】
本実施形態においては、図１８に示すように、各トランジスターＴＤＲ１，Ｔ１１，Ｔ２は、Ｙ方向に延在する素子部ＥＤＲ１，Ｅ１１，Ｅ２と、ゲート電極ＧＤＲ１，Ｇ１１，Ｇ２と、を備えている。駆動トランジスターＴＤＲ１の素子部ＥＤＲ１、選択トランジスターＴ１１の素子部Ｅ１１、及び発光制御トランジスターＴ２の素子部Ｅ２は、それぞれ、長さ方向がＹ方向となるように配置されている。
【０１３５】
選択トランジスターＴ１１及び発光制御トランジスターＴ２は、駆動トランジスターＴＤＲ１の一方側（＋Ｘ側）に長さ方向（Ｙ方向）に並んで設けられている。すなわち、駆動トランジスターＴＤＲ１と、選択トランジスターＴ１１及び発光制御トランジスターＴ２と、は２列になるように配置されている。
【０１３６】
駆動トランジスターＴＤＲ１のゲート電極ＧＤＲ１は、選択トランジスターＴ１１側（＋Ｘ側）に突出するコンタクトパッド部ＧＰ２１を有している。コンタクトパッド部ＧＰ２１は、平面視において、駆動トランジスターＴＤＲ１のチャネル領域ＡＣＤＲ１と重ならない位置に設けられている。
【０１３７】
選択トランジスターＴ１１は、駆動トランジスターＴＤＲ１側（−Ｘ側）に突出するコンタクトパッド部ＧＰ２２を有している。コンタクトパッド部ＧＰ２２は、平面視において、選択トランジスターＴ１１のチャネル領域ＡＣ１１と重ならない位置に設けられている。
【０１３８】
図１８及び図１９に示すように、駆動トランジスターＴＤＲ１のゲート電極ＧＤＲ１は、コンタクトパッド部ＧＰ２１において、コンタクトホールＨ２１を介して、中継電極（配線）Ｑ２１と接続されている。選択トランジスターＴ１１のゲート電極Ｇ１１は、コンタクトパッド部ＧＰ２２において、コンタクトホールＨ２２を介して、走査線２２と接続されている。発光制御トランジスターＴ２は、チャネル領域ＡＣ２と平面視で重なる位置において、ゲート電極Ｇ２が制御線２４と、コンタクトホールＨ２３を介して接続されている。
【０１３９】
本実施形態によれば、発光制御トランジスターＴ２において、チャネル領域ＡＣ２と平面視において重なる位置で、ゲート電極Ｇ２と制御線２４とが接続されているため、第１実施形態と同様にして、画素回路Ｐ２１をより小型化することができる。
【０１４０】
なお、本実施形態においては、駆動トランジスターＴＤＲ１と選択トランジスターＴ１１とのうち、いずれか一方、もしくは両方において、チャネル領域と平面視において重なる位置で、ゲート電極が各配線と接続される構成としてもよい。
【０１４１】
（第３実施形態）
第３実施形態は、第１実施形態に対して、リセットトランジスターが設けられていない点において異なる。
なお、上記実施形態と同様の構成については、適宜同一の符号を付す等によって説明を省略する場合がある。
【０１４２】
図２０は、本実施形態の画素回路Ｐ３１を示す回路図である。図２１及び図２２は、本実施形態の画素回路Ｐ３１を模式的に示す平面図である。図２１においては、配線及びコンタクトホールの図示を省略している。
【０１４３】
本実施形態の画素回路Ｐ３１は、図２０に示すように、駆動トランジスターＴＤＲと、選択トランジスターＴ１２と、発光制御トランジスターＴ２と、補償トランジスターＴ３２と、容量素子Ｃと、を備える。
選択トランジスターＴ１２及び補償トランジスターＴ３２は、第１実施形態の選択トランジスターＴ１及び補償トランジスターＴ３と同様の機能を有する。
【０１４４】
各トランジスターの接続は、リセットトランジスターが設けられていない点を除いて、第１実施形態において図２に示した回路図と同様である。
【０１４５】
本実施形態においては、図２１に示すように、各トランジスターＴＤＲ，Ｔ１２，Ｔ２，Ｔ３２は、Ｙ方向に延在する素子部ＥＤＲ，Ｅ１２，Ｅ２，Ｅ３２と、ゲート電極ＧＤＲ，Ｇ１２，Ｇ２，Ｇ３２と、を備えている。駆動トランジスターＴＤＲの素子部ＥＤＲ、選択トランジスターＴ１２の素子部Ｅ１２、発光制御トランジスターＴ２の素子部Ｅ２、及び補償トランジスターＴ３２の素子部Ｅ３２は、それぞれ、長さ方向がＹ方向となるように配置されている。
【０１４６】
選択トランジスターＴ１２及び補償トランジスターＴ３２は、駆動トランジスターＴＤＲの一方側（＋Ｘ側）に長さ方向（Ｙ方向）に並んで設けられている。すなわち、駆動トランジスターＴＤＲ１と、選択トランジスターＴ１１及び発光制御トランジスターＴ２と、は２列になるように配置されている。
【０１４７】
発光制御トランジスターＴ２は、駆動トランジスターＴＤＲ、選択トランジスターＴ１２、及び補償トランジスターＴ３２よりも図示上側（−Ｙ側）に設けられており、幅方向（Ｘ方向）において、駆動トランジスターＴＤＲと、選択トランジスターＴ１２及び補償トランジスターＴ３２との間に設けられている。
【０１４８】
図２１及び図２２に示すように、駆動トランジスターＴＤＲのゲート電極ＧＤＲは、チャネル領域ＡＣＤＲと平面視で重なる位置において、ゲート電極ＧＤＲが中継電極（配線）Ｑ３１と、コンタクトホールＨ３１を介して接続されている。選択トランジスターＴ１２は、チャネル領域ＡＣ１２と平面視で重なる位置において、ゲート電極Ｇ１２が走査線２２と、コンタクトホールＨ３２を介して接続されている。発光制御トランジスターＴ２は、チャネル領域ＡＣ２と平面視で重なる位置において、ゲート電極Ｇ２が制御線２４と、コンタクトホールＨ３３を介して接続されている。補償トランジスターＴ３２は、チャネル領域ＡＣ３２と平面視で重なる位置において、ゲート電極Ｇ３２が制御線２３と、コンタクトホールＨ３４を介して接続されている。
【０１４９】
本実施形態によれば、各トランジスターにおいて、チャネル領域と平面視において重なる位置で、ゲート電極と各配線とが接続されているため、第１実施形態と同様にして、画素回路Ｐ３１の幅Ｄ４をより小さくすることができる。
【０１５０】
なお、本実施形態においては、各トランジスターの一部において、ゲート電極に配線接続用のコンタクトパッド部が設けられる構成としてもよい。言い換えると、本実施形態においては、各トランジスターの一部において、チャネル領域と平面視で重ならない位置で、ゲート電極が各配線と接続される構成としてもよい。
【０１５１】
［電子機器］
上述の各実施形態に例示した発光装置１００は、各種の電子機器の表示装置として好適に利用される。
図２３は、電子機器の一例として、第１実施形態の発光装置１００を利用した頭部装着型の表示装置９０（ＨＭＤ：Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）を示す概略構成図である。
【０１５２】
表示装置９０は、人間の頭部に装着可能な電子機器であり、使用者の左眼に重なる透過部（レンズ）９２Ｌと、使用者の右眼に重なる透過部９２Ｌと、左眼用の発光装置１００Ｌ及びハーフミラー９４Ｌと、右眼用の発光装置１００Ｒ及びハーフミラー９４Ｒと、を備える。発光装置１００Ｌと発光装置１００Ｒとは、射出光が相互に反対の方向に進行するように配置される。左眼用のハーフミラー９４Ｌは、透過部９２Ｌの透過光を使用者の左眼側に透過させるとともに、発光装置１００Ｌからの射出光を使用者の左眼側に反射させる。同様に、右眼用のハーフミラー９４Ｒは、透過部９２Ｒの透過光を使用者の右眼側に透過させるとともに、発光装置１００Ｒからの射出光を使用者の右眼側に反射させる。
【０１５３】
したがって、使用者は、透過部９２Ｌ及び透過部９２Ｒを介して観察される像と、各発光装置１００Ｌ，１００Ｒによる表示画像と、を重畳した画像を知覚する。また、相互に視差が付与された立体視画像（左眼用画像および右眼用画像）を発光装置１００Ｌと発光装置１００Ｒとに表示させることで、使用者に表示画像の立体感を知覚させることが可能である。
【０１５４】
なお、各実施形態の発光装置が適用される電子機器は、図２３の表示装置９０に限定されない。例えば、ビデオカメラやスチルカメラ等の撮像装置に利用される電子式ビューファインダー（ＥＶＦ：Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）にも本実施形態の発光装置が好適に利用される。また、携帯電話機、携帯情報端末（スマートフォン）、テレビやパーソナルコンピューター等のモニター、カーナビゲーション装置等の各種の電子機器に本実施形態の発光装置を採用することが可能である。
【０１５５】
また、上記説明した電子機器の例では、発光装置として第１実施形態の発光装置１００を用いたが、これに限られず、第２実施形態及び第３実施形態のいずれかの発光装置を用いてもよいことは言うまでもない。
【０１５６】
第１実施形態から第３実施形態におけるトランジスターにおいて、チャネル領域はゲート電極と同一の領域に形成され、所謂セルフアライン構造であった。しかしながら、ソース領域又は／及びドレイン領域の一部がゲート電極と重なるように構成してもよいし、ゲート電極とソース領域又は／及びドレイン領域との間にスペースがあってもよい。
【０１５７】
第１実施形態から第３実施形態におけるトランジスターは、ソース領域と、ゲート電極と、ドレイン領域と、チャネル領域とを有していた。このソース領域又は／及びドレイン領域を低不純物濃度領域と高不純物領域の２種類の不純物領域で構成してもよい。すなわち、第１実施形態から第３実施形態におけるトランジスターは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有してもよい。ＬＤＤ構造により、ホットキャリアの発生を抑えることができる。さらに、低不純物濃度領域がゲート電極と平面視重なるように構成してもよい。
【０１５８】
ここで、複数のトランジスターのうち少なくとも一つは、ソース領域又は／及びドレイン領域の少なくとも一部と平面視で重なる位置において、ゲート電極に配線が接続されていてもよい。
【０１５９】
第１実施形態の画素回路Ｐ１１や第３実施形態の画素回路Ｐ３１は、特開２０１３−０８８６１１号公報の図１３乃至図１７及びその説明に示す駆動方法のように動作させてもよいし、適宜変形可能である。
【０１６０】
また、第１実施形態の画素回路Ｐ１１や第３実施形態の画素回路Ｐ３１を所謂電流プログラム方式で駆動してもよい。この場合、信号線２６に接続した容量素子Ｃｐは省略される。図２０の選択トランジスターＴ１２及び補償トランジスターＴ３２をオン状態、発光制御トランジスターＴ２をオフ状態とし、階調レベルに応じた信号電流を信号線２６に流して、駆動トランジスターＴＤＲのソース−ゲート間電圧を信号電流に応じた電圧にしてプログラミングを行い、図２０の選択トランジスターＴ１２及び補償トランジスターＴ３２をオフ状態、発光制御トランジスターＴ２をオン状態として、駆動トランジスターＴＤＲのソース−ゲート間電圧に応じた電流を駆動トランジスターＴＤＲから発光素子４５に供給するようにしてもよい。
【０１６１】
また、図１７の画素回路Ｐ２１は、特開２０１３−０８８６１１号公報の図４乃至図１０及びその説明に示す駆動方法のように動作させてもよい。
【０１６２】
また、上記第１実施形態から第３実施形態の発光装置における各種電極、配線、トランジスター、容量素子、絶縁膜等の構成材料、形状、配置、寸法や膜厚等の具体的な記載は一例に過ぎず、適宜変更が可能である。
【符号の説明】
【０１６３】
２２…走査線（配線）、２３，２４，２５…制御線（配線）、２６…信号線、９０…表示装置（電子機器）、１００，１００Ｌ，１００Ｒ…発光装置、ＡＣ，ＡＣ１，ＡＣ２，ＡＣ３，ＡＣ４，ＡＣ１０，ＡＣ１１，ＡＣ１２，ＡＣ３２，ＡＣＤＲ，ＡＣＤＲ１…チャネル領域、Ｇ，Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ４ａ，Ｇ１０，Ｇ１１，Ｇ１２，Ｇ３２，ＧＤＲ，ＧＤＲ１，ＧＤＲａ…ゲート電極、Ｐ，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ３１…画素回路、Ｑ２１，Ｑ３１，ＱＡ３…中継電極（配線）、Ｔ１，Ｔ１１，Ｔ１２…選択トランジスター、Ｔ２…発光制御トランジスター（第２トランジスター）、Ｔ３，Ｔ３２…補償トランジスター、Ｔ４，Ｔ４ａ…リセットトランジスター、ＴＤＲ，ＴＤＲ１…駆動トランジスター（第１トランジスター）
【図１】
2015138154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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