(57)【要約】【課題】本発明は、素子領域の半導体素子の一部と同時にＦＬＲを形成しつつ、耐圧の低下が抑制された半導体装置及び半導体装置の製造方法を提供する。【解決手段】素子領域と素子領域の周囲に配置された外周領域とが主面に定義され、素子領域よりも外周領域が低いように主面に段差が設けられた第１導電型の半導体基体と、素子領域に形成された半導体素子と、外周領域において半導体基体の上部に素子領域の周囲を囲んで配置された第２導電型の外周半導体領域とを備え、外周半導体領域の膜厚方向の濃度プロファイルが、半導体素子に含まれる第２導電型のいずれかの半導体領域の底面から上面に達しない一定の深さまでの膜厚方向の濃度プロファイルと一致している。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子領域と前記素子領域の周囲に配置された外周領域とが主面に定義され、前記素子領域よりも前記外周領域が低いように前記主面に段差が設けられた第１導電型の半導体基体と、
前記素子領域に形成された半導体素子と、
前記外周領域において前記半導体基体の上部に前記素子領域の周囲を囲んで配置された第２導電型の外周半導体領域と
を備え、
前記外周半導体領域の膜厚方向の濃度プロファイルが、前記半導体素子に含まれる第２導電型のいずれかの半導体領域の底面から上面に達しない一定の深さまでの膜厚方向の濃度プロファイルと一致していることを特徴とする半導体装置。
【請求項２】
前記半導体領域の不純物濃度が、表面で低く且つ深い位置で高い分布であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置の前記半導体領域の底面の位置と前記外周半導体領域の底面の位置とが同一平面レベルであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体装置の前記半導体領域の底面の位置よりも、前記外周半導体領域の底面の位置が膜厚方向に深いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体素子がベース領域を有するトランジスタであり、前記外周半導体領域の膜厚方向の濃度プロファイルが、前記ベース領域の底面から上面に達しない一定の深さまでの膜厚方向の濃度プロファイルと一致していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
素子領域と前記素子領域の周囲に配置された外周領域とが主面に定義された第１導電型の半導体基体を準備するステップと、
前記半導体基体の前記外周領域の上部の一部を除去し、前記半導体基体の主面を前記素子領域よりも前記外周領域において低くするステップと、
前記外周領域の前記半導体基体上にマスク層を形成するステップと、
前記素子領域に半導体素子を形成する一連の製造工程のいずれかにおいて、前記半導体素子の半導体領域に第２導電型の不純物をイオン注入するのと同時に、前記外周領域において前記素子領域の周囲を囲んで配置された外周半導体領域に前記マスク層を介してイオン注入するステップと
を含み、
第２導電型の前記外周半導体領域を前記半導体基体の前記外周領域の上部に形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体領域を、表面の不純物濃度が低く且つ深い位置での不純物濃度が高い濃度分布で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記外周領域のうちの、前記半導体領域の不純物濃度の高い領域に対応する領域が残るように、前記外周領域の上部が除去されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置の前記半導体領域の底面の位置と前記外周半導体領域の底面の位置とが同一平面レベルであるように前記マスク層の膜厚を設定することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置の前記半導体領域の底面の位置よりも前記外周半導体領域の底面の位置が膜厚方向に深くなるように前記マスク層の膜厚を設定することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子がベース領域を有するトランジスタであり、前記外周半導体領域を形成するためのイオン注入と前記ベース領域を形成するためのイオン注入を同時に行うことを特徴とする請求項６乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧向上のためのＦＬＲが形成される半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の外周領域に電界緩和リング（ＦＬＲ：Field Limiting Ring）を配置する構造が採用されている。ＦＬＲによって素子領域の周囲に発生する電界集中を緩和して、半導体装置の耐圧向上が図られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４９２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造における工程数を削減するために、素子領域に半導体素子を形成する工程のいずれかにおいて、半導体素子の一部とＦＬＲを同時に形成することが有効である。しかしながら、この工程によって形成される半導体領域の表面濃度が低い場合には、ＦＬＲの表面濃度が耐圧を確保するために必要な濃度に足りず、半導体装置の耐圧が低下するという問題があった。
【０００５】
上記問題点に鑑み、本発明は、素子領域の半導体素子の一部と同時にＦＬＲを形成しつつ、耐圧の低下が抑制された半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（ア）素子領域と素子領域の周囲に配置された外周領域とが主面に定義され、素子領域よりも外周領域が低いように主面に段差が設けられた第１導電型の半導体基体と、（イ）素子領域に形成された半導体素子と、（ウ）外周領域において半導体基体の上部に素子領域の周囲を囲んで配置された第２導電型の外周半導体領域とを備え、外周半導体領域の膜厚方向の濃度プロファイルが、半導体素子に含まれる第２導電型のいずれかの半導体領域の底面から上面に達しない一定の深さまでの膜厚方向の濃度プロファイルと一致していることを特徴とする半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（ア）素子領域と素子領域の周囲に配置された外周領域とが主面に定義された第１導電型の半導体基体を準備するステップと、（イ）半導体基体の外周領域の上部の一部を除去し、半導体基体の主面を素子領域よりも外周領域において低くするステップと、（ウ）外周領域の半導体基体上にマスク層を形成するステップと、（エ）素子領域に半導体素子を形成する一連の製造工程のいずれかにおいて、半導体素子の半導体領域に第２導電型の不純物をイオン注入するのと同時に、外周領域において素子領域の周囲を囲んで配置された外周半導体領域にマスク層を介してイオン注入するステップとを含み、第２導電型の外周半導体領域を半導体基体の外周領域の上部に形成する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、素子領域の半導体素子の一部と同時にＦＬＲを形成しつつ、耐圧の低下が抑制された半導体装置及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。
【図９】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。
【図１０】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その９）。
【図１１】本発明の実施形態に係る半導体装置の濃度プロファイルを示すグラフである。
【図１２】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１３】本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施形態に係る半導体装置１は、図１に示すように、素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２が主面に定義された第１導電型の半導体基体１０と、素子領域１０１に形成された半導体素子１１０と、外周領域１０２において半導体基体１０の上部に素子領域１０１の周囲を囲んで配置された複数の第２導電型の外周半導体領域２０とを備える。図１に示したように、半導体基体１０の主面には、素子領域１０１の上面よりも外周領域１０２の上面が低くなるように、素子領域１０１と外周領域１０２との境界で段差が設けられている。このため、半導体基体１０の膜厚は、素子領域１０１よりも外周領域１０２で薄く形成されている。
【００１３】
半導体基体１０は、半導体基板１１及び半導体基板１１上に配置された半導体層１２を有する。半導体基板１１は、例えばシリコン（Ｓｉ）基板やシリコンカーバイト（ＳｉＣ）基板などである。半導体基体１０は、例えば第１導電型の半導体基板１１上に第１導電型の半導体層１２がエピタキシャル成長された構造である。図１に示した半導体装置１では、素子領域１０１よりも外周領域１０２において半導体層１２が薄く形成されている。
【００１４】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。即ち、半導体基体１０が、高濃度ｎ型の半導体基板１１上に低濃度ｎ型の半導体層１２が形成された構造とする。
【００１５】
外周領域１０２では、複数のｐ型の外周半導体領域２０が、互いに離間して素子領域１０１の周囲を多重に囲んで、半導体層１２の上部の一部に選択的に形成されている。半導体装置１では、外周領域１０２に形成され電気的にフローティング状態である外周半導体領域２０がＦＬＲとして機能する。
【００１６】
半導体装置１では、外周半導体領域２０の膜厚方向の濃度プロファイル（以下において、「ＦＬＲ濃度プロファイル」という。）が、半導体素子１１０に含まれる第２導電型のいずれかの半導体領域の底面から上面に達しない一定の深さまでの膜厚方向の濃度プロファイル（以下において、「素子濃度プロファイル」という。）と一致している。この詳細は、半導体装置１の製造方法において後述する。
【００１７】
図１に示した半導体装置１では、素子領域１０１にＭＯＳ電界効果トランジスタ（ＦＥＴ）である半導体素子１１０が形成されている。半導体素子１１０の構造について、以下に説明する。
【００１８】
半導体素子１１０は、半導体層１２の上部の一部に形成されたｐ型のベース領域１１１と、ベース領域１１１の上部に形成されたｎ型のソース領域１１２とを有する。
【００１９】
隣接するベース領域１１１内にそれぞれ形成されたソース領域１１２の間で、半導体層１２上にゲート絶縁膜１１４が配置されている。そして、ゲート絶縁膜１１４を介した半導体層１２の上方にゲート電極１１５が配置されている。
【００２０】
また、ゲート電極１１５の上面には層間絶縁膜１１６が配置され、層間絶縁膜１１６上にベース領域１１１及びソース領域１１２と電気的に接続するソース電極１１７が配置されている。ベース領域１１１とソース領域１１２は、ソース領域１１２を貫通するｐ型のコンタクト領域１１３を介して確実にオーミック接続される。なお、ソース領域１１２とコンタクト領域１１３の上面にはシリサイド膜１２１が形成されている。
【００２１】
一方、半導体層１２と接する面に対向する半導体基板１１の面（半導体基体１０の裏面）には、ドレイン電極１１８が配置されている。なお、半導体基体１０とドレイン電極１１８間にシリサイド膜１２２が形成されている。
【００２２】
半導体装置１では、外周半導体領域２０のＦＬＲ濃度プロファイルが、ベース領域１１１の底面から一定の深さまでの素子濃度プロファイルと一致する。これは、後述するように、ベース領域１１１の形成時に外周半導体領域２０を同時に形成しているためである。より具体的には、ベース領域１１１の不純物が高濃度な領域において、外周半導体領域２０の濃度プロファイルとベース領域１１１の濃度プロファイルは一致する。
【００２３】
以下に、半導体装置１の製造方法の例を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の形成方法により実現可能であることは勿論である。
【００２４】
先ず、図２に示すような、半導体基板１１上に半導体層１２をエピタキシャル成長させた半導体基体１０を準備する。
【００２５】
次いで、例えばフォトリソグラフィ技術とエッチング技術を用いて、半導体層１２の外周領域１０２に対応する領域の上面の一部をエッチング除去する。即ち、半導体層１２の素子領域１０１の上面を膜厚３μｍ程度のフォトレジスト膜などで保護した状態で、四フッ化炭素（ＣＦ4）ガスや六フッ化硫黄（ＳＦ6）ガスなどを使用したドライエッチングによって外周領域１０２の上部をエッチング除去する。これにより、図３に示したように、半導体基体１０の主面を素子領域１０１よりも外周領域１０２において低くする。外周領域１０２のエッチングされる深さＤは、例えば６００ｎｍ程度である。
【００２６】
図４に示すように、外周領域１０２の半導体基体１０上に、マスク層２００を形成する。マスク層２００には、絶縁膜などを採用可能である。例えば、化学気相成長（ＣＶＤ）法などによって形成される酸化シリコン膜をマスク層２００に使用する。マスク層２００の膜厚は、例えば６００ｎｍ程度である。
【００２７】
その後、ベース領域１１１を形成する領域にｐ型不純物を注入して、図５に示すようにベース形成領域１１１ａを形成する。例えば、膜厚２μｍ程度のフォトレジスト膜をパターニングして、注入マスク２０１を形成する。「イオン注入マスク」は、イオン注入しない領域を覆うマスクである。そして、注入マスク２０１を用いて、アルミニウム（Ａｌ）イオンを注入する。イオン注入条件は、例えばイオン注入エネルギーが２８０〜７００ＫｅＶ、注入ドーズ量が８Ｅ１３ｃｍ-2である。このとき、図５に示すように、ベース形成領域１１１ａの形成と同時に、外周半導体領域２０を形成する領域に外周形成領域２０ａを形成する。
【００２８】
なお、ここでのイオン注入は、例えばイオン注入エネルギー及び注入ドーズ量を変化させながらの段階的なイオン注入によって行われる。そして、ベース形成領域１１１ａの表面の不純物濃度が低く、深い位置での不純物濃度を高く設定する。外周領域１０２では、素子領域１０１において低い不純物濃度の表面付近を形成する不純物イオンはマスク層２００に吸収され、半導体層１２に注入されない。このため、外周領域１０２の表面の不純物濃度は高くなる。
【００２９】
上記のように、半導体装置１では、素子領域１０１の表面の不純物濃度を低くしつつ、外周領域１０２の表面の不純物濃度を高くできる。ただし、同一のイオン注入工程によってベース形成領域１１１ａと外周半導体領域２０が形成される。このため、ベース形成領域１１１ａにおける上面よりも深い領域での濃度プロファイルは、ベース形成領域１１１ａと外周半導体領域２０とで一致する。
【００３０】
マスク層２００を除去した後、ソース領域１１２を形成する領域にｎ型不純物を注入して、図６に示すようにソース形成領域１１２ａを形成する。例えば、イオン注入エネルギーが７０〜２００ＫｅＶ、注入ドーズ量が１．０５Ｅ１５ｃｍ-2のイオン注入条件で、リン（Ｐ）イオンを段階的に注入する。更に、図６に示すように、コンタクト領域１１３を形成する領域にｐ型不純物を注入してコンタクト形成領域１１３ａを形成する。例えば、イオン注入エネルギーが７０〜１５０ＫｅＶ、注入ドーズ量が２．５Ｅ１５ｃｍ-2のイオン注入条件で、Ａｌイオンを段階的に注入する。ソース形成領域１１２ａ及びコンタクト形成領域１１３ａのイオン注入時の注入マスクには、膜厚１．３μｍ程度のフォトレジスト膜などを採用可能である。
【００３１】
なお、ベース形成領域１１１ａ、ソース形成領域１１２ａ及びコンタクト形成領域１１３ａの形成には、酸化膜などの絶縁膜を注入マスクとして使用し、高温でイオン注入を行ってもよい。
【００３２】
ベース形成領域１１１ａ、ソース形成領域１１２ａ及びコンタクト形成領域１１３ａにイオン注入を行った後、レジスト膜などのカーボン層（図示略）を全面に形成し、１６００℃〜１８００℃程度の温度で２分〜１０分の活性化アニールを行う。これにより、ベース領域１１１、ソース領域１１２及びコンタクト領域１１３が形成される。同時に、外周半導体領域２０が形成される。
【００３３】
カーボン層を酸素（Ｏ2）アッシングなどによって除去した後、熱酸化法やＣＶＤ法などによって、全面にゲート絶縁膜１１４を形成する。次いで、ゲート絶縁膜１１４上にポリシリコン膜を全面に堆積し、リン（Ｐ）やボロン（Ｂ）を注入する。そして、ポリシリコン膜をパターニングして、図７に示すように所定の位置にゲート電極１１５を形成する。
【００３４】
その後、ＣＶＤ法などによって膜厚８００ｎｍ程度の酸化シリコン膜を層間絶縁膜１１６として全面に形成する。そして、層間絶縁膜１１６の一部をエッチング除去して、図８に示すようにソース領域１１２及びコンタクト領域１１３の上方に開口部３００を形成する。例えば、膜厚３μｍ程度のフォトレジスト膜をエッチングマスクに使用して、ＣＦ4ガスや三フッ化メタン（ＣＨＦ3）ガスなどを使用したドライエッチングによって、開口部３００を形成する。開口部３００では、ゲート絶縁膜１１４も除去される。なお、外周領域１０２にゲート絶縁膜１１４が残っていても問題ない。
【００３５】
次に、図９に示すように、開口部３００に露出した半導体基体１０の表面にシリサイド膜１２１を形成し、半導体基体１０の裏面にシリサイド膜１２２を形成する。例えば、膜厚５０ｎｍ〜１００ｎｍのニッケル（Ｎｉ）膜を形成し、９５０℃、２分間の条件でコンタクトアニールを行う。その後、蒸着法やスパッタなどによってチタン（Ｔｉ）／Ａｌの積層体などの金属膜を表面に形成する。そして、膜厚３μｍ程度のフォトレジスト膜をエッチングマスクに使用して金属膜をパターニングし、図１０に示したようにソース電極１１７などの表面電極を形成する。表面電極のうちソース領域１１２に接している領域がソース電極に、コンタクト領域１１３に接している領域がボディ電極に、それぞれ相当する。このとき、図示を省略するが、層間絶縁膜１１６の一部をエッチング除去してゲート電極１１５とのコンタクト領域を開口しておき、ゲート電極１１５と接続する表面電極も形成する。
【００３６】
その後、半導体基体１０の裏面上のシリサイド膜１２２上に、蒸着法やスパッタなどによってチタン（Ｔｉ）／Ｎｉ／Ａｌの積層体などのドレイン電極１１８を形成する。以上により、半導体装置１が完成する。
【００３７】
上記の製造方法では、マスク層２００が酸化シリコン膜などの絶縁膜である例を示した。ただし、マスク層２００は、半導体基体１０にイオン注入される不純物の量を抑制できる膜であれば、任意の材料の膜を採用可能である。例えば窒化シリコン膜などの他の絶縁膜であってもよいし、フォトレジスト膜などの樹脂膜などであってもよい。
【００３８】
また、上記では外周領域１０２のエッチングされる深さＤが６００ｎｍである場合を示した。しかし、外周領域１０２のエッチングされる深さＤは、外周半導体領域２０を同時に形成する半導体領域の濃度プロファイルに応じて、任意に設定される。つまり、半導体領域の不純物濃度の高い領域に相当する深さの外周領域１０２の領域が残るように、外周領域１０２の上部の除去される領域が設定される。例えば、半導体素子１１０のベース領域の濃度プロファイルが表面から４００ｎｍ〜７００ｎｍの深さで高濃度である場合には、エッチングされる深さＤを４００ｎｍ〜７００ｎｍのいずれにしてもよい。
【００３９】
以上に説明したように、半導体装置１の外周半導体領域２０は、半導体素子１１０のベース領域１１１と同時に形成される。しかし、既に述べたように、ベース領域１１１の表面付近の不純物濃度の低い領域を形成するイオン注入は、外周領域１０２ではマスク層２００によって抑制され、半導体基体１０には低い不純物濃度のイオン注入は行われない。このため、外周半導体領域２０の膜厚方向のＦＬＲ濃度プロファイルは、ベース領域１１１の底面から一定の深さまでの膜厚方向の不純物濃度の高い素子濃度プロファイルと一致する。図１１に、ベース領域１１１の不純物濃度と外周半導体領域２０の濃度プロファイルの例を示す。図１１の横軸は、素子領域１０１における半導体基体１０の主面からの距離である。
【００４０】
図１１において、範囲ｃがベース領域１１１の表面付近の不純物濃度である。また、図１１の範囲ｄが、マスク層２００の膜厚が６００ｎｍの場合での外周半導体領域２０の上面付近の不純物濃度である。図１１に示したように、外周半導体領域２０の深い領域から表面にかけての濃度プロファイルは、ベース領域１１１の底面から範囲ｄまでの素子濃度プロファイルと重なる。即ち、ベース領域１１１の底面から深さＤまでの素子濃度プロファイルと外周半導体領域２０のＦＬＲ濃度プロファイルが一致する。
【００４１】
以上に説明したように、半導体装置１では、ベース領域１１１と外周半導体領域２０は同一のイオン注入工程によって形成される。しかし、外周領域１０２へのイオン注入は、マスク層２００を介して行われる。このため、素子領域１０１の表面の不純物濃度が低い場合にも、外周領域１０２の表面濃度が高くなる。例えば、ベース領域１１１の表面の不純物濃度が１Ｅ１６〜５Ｅ１７ｃｍ-3である場合に、外周半導体領域２０の不純物濃度を１Ｅ１８ｃｍ-3程度に設定できる。
【００４２】
ところで、上記の製造方法では、ベース領域１１１を形成するイオン注入工程を、外周半導体領域２０を形成するためのイオン注入工程に使用する例を説明した。しかし、半導体素子１１０の製造工程に含まれるその他のイオン注入工程を、外周半導体領域２０の形成に使用してもよい。即ち、半導体素子１１０の製造工程に含まれるｐ型不純物のイオン注入工程のいずれかにおいて、外周半導体領域２０を同時に形成することができる。
【００４３】
したがって、半導体素子１１０に含まれるｐ型のいずれかの半導体領域の底面から一定の深さまでの膜厚方向の素子濃度プロファイルが、外周半導体領域２０の膜厚方向のＦＬＲ濃度プロファイルと一致する。ただし、外周半導体領域２０が同時に形成される半導体素子１１０の半導体領域は、外周半導体領域２０に要求される濃度プロファイルと同等の濃度プロファイルを有する。
【００４４】
以上に説明したように、本発明の実施形態に係る半導体装置１では、半導体基体１０の外周領域１０２の表面が、素子領域１０１の表面よりも低く形成される。そして、半導体基体１０へのイオン注入を抑制するマスク層２００を外周領域１０２上に形成した状態で半導体基体１０の全面にイオン注入を行い、半導体素子１１０の所定の領域（例えばベース領域１１１）と同時にＦＬＲを形成する。これにより、半導体装置１の製造工程の増大を抑制しつつ、ＦＬＲを形成できる。このとき、素子領域１０１表面の低濃度領域を形成するイオン注入が、外周領域１０２では外周領域１０２上部のエッチングした領域に配置したマスク層２００によって抑制される。その結果、素子領域１０１の表面濃度が低く、且つ、ＦＬＲの濃度が高くなる。
【００４５】
このように、半導体装置１では、ベース領域１１１の表面濃度を下げつつ、ベース領域１１１と同時に形成する外周半導体領域２０の表面濃度を高く維持できる。したがって、ベース領域１１１の表面濃度を下げて半導体装置１のしきい値電圧を低下させながら、半導体装置１の耐圧の低下を抑制できる。
【００４６】
ところで、ＳｉＣ基板を使用したＭＯＳＦＥＴは、ゲート酸化膜の界面準位の影響により、Ｓｉ基板を使用したＭＯＳＦＥＴと比べてしきい値電圧が高い。したがって、耐圧を低下させずにしきい値電圧を下げられる半導体装置１は、ＳｉＣ基板の場合に特に有効である。
【００４７】
＜変形例＞
上記では、外周半導体領域２０と同時に形成される半導体領域であるベース領域１１１の底面の位置と、外周半導体領域２０の底面の位置が同一平面レベルにある例を示した。即ち、ベース領域１１１の厚さよりも外周半導体領域２０の膜さが薄い。しかし、マスク層２００の膜厚を薄くするなどして、外周半導体領域２０を図１に示した半導体装置１よりも深く形成してもよい。
【００４８】
即ち、例えば図１２に示すように、マスク層２００を半導体層１２のエッチングされた量よりも薄く形成する。例えば、エッチングされた深さＤが６００ｎｍである場合に、マスク層２００の膜厚を３００ｎｍ〜５００ｎｍ程度にする。その結果、図１３に示すように、外周半導体領域２０の底面の位置を、ベース領域１１１の底面の位置よりも深くできる。
【００４９】
即ち、マスク層２００の膜厚を薄くすることによって、ベース領域１１１のより表面に近い領域まで、外周半導体領域２０の濃度プロファイルが一致する。図１１に示した範囲ｅが、マスク層２００の膜厚が３００ｎｍ程度である場合の外周半導体領域２０の上面付近の不純物濃度である。また、図１１に示した範囲ｆが、マスク層２００の膜厚が５００ｎｍ程度である場合の外周半導体領域２０の上面付近の不純物濃度である。
【００５０】
上記のように、外周半導体領域２０の高濃度の領域を厚くすることによって、半導体装置１の耐圧をより向上させることができる。ただし、素子濃度プロファイルの高濃度の領域の膜厚に合わせて外周半導体領域２０の深さを設定することはもちろんである。
【００５１】
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５２】
例えば、上記では半導体素子１１０がプレーナ構造のＭＯＳＦＥＴである場合を例示的に説明した。しかし、半導体素子１１０が他の構造、例えばトレンチゲート構造のＭＯＳＦＥＴなどであってもよい。つまり、ＦＬＲによって耐圧が向上される種々の半導体素子について、本発明は適用可能である。
【００５３】
また、上記では半導体基体１０がｎ型であり、外周半導体領域２０がｐ型である場合を示したが、半導体基体１０がｐ型であり、外周半導体領域２０がｎ型であってもよい。
【００５４】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５５】
１…半導体装置
１０…半導体基体
１１…半導体基板
１２…半導体層
２０…外周半導体領域
１０１…素子領域
１０２…外周領域
１１０…半導体素子
１１１…ベース領域
１１２…ソース領域
１１３…コンタクト領域
１１４…ゲート絶縁膜
１１５…ゲート電極
１１６…層間絶縁膜
１１７…ソース電極
１１８…ドレイン電極
２００…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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