(57)【要約】【課題】圧縮応力が蓄積されたＧａＮを有する半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＧａＮ層と、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）層と、を持つ。前記ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）層は、前記ＧａＮ層に接して前記ＧａＮ層の上に設けられ、Ｃを含む。【選択図】図１
2015176936.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ層と、
前記ＧａＮ層に接して前記ＧａＮ層の上に設けられ、Ｃを有するＡｌｘＧａ１−ＸＮ（０≦Ｘ＜１）層と、
を備える半導体装置。
【請求項２】
ＧａＮ層と、
前記ＧａＮ層に接して前記ＧａＮ層の上に設けられたＡｌＮ層と、
前記ＡｌＮ層に接して前記ＡｌＮ層の上に設けられた前記ＡｌｘＧａ１−ＸＮ（０≦Ｘ＜１）層と、を備える半導体装置。
【請求項３】
前記ＧａＮ層は、濃度が５×１０１７cm−３未満のＣ、ＯおよびＳｉの少なくともいずれかを有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＧａＮ層の転位密度は、２×１０９cm−２未満であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。  
【請求項５】
前記ＧａＮ層の膜厚は１００ｎｍ以上２μｍ以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ＡｌｘＧａ１−ＸＮ層の膜厚は５００ｎｍ以上１０μｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
ＡｌＮを含むバッファ層と、
前記バッファ層に接して前記バッファ層の上に設けられたＧａＮ層と、
前記ＧａＮ層の上に設けられ、Ｃを有する第１のＡｌｘＧａ１−ｘＮ（０≦Ｘ＜１）層と、
前記第１のＡｌｘＧａ１−ＸＮ（０≦Ｘ＜１）の上に設けられたｉ−ＧａＮ層と、
前記ｉ−ＧａＮ層の上に設けられた第２のＡｌｘＧａ１−ｘＮ層と、
前記第２のＡｌｘＧａ１−ｘＮ層の上に互いに離隔して設けられた第１および第２の電極と、
前記第２のＡｌｘＧａ１−ｘＮ層の上で前記第１および第２の電極の間に設けられた制御電極と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
Ｓｉ基板上にＧａＮを成長させる場合、ＳｉとＧａＮの格子定数差（約１７％）と熱膨張係数差（約５６%）によりＧａＮ層に引っ張りの応力が発生してしまい、良質なクラックフリーのＧａＮ系窒化物半導体エピタキシャル膜を得ることが難しくなるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２３８９９号公報
【非特許文献】
【０００４】
【非特許文献１】Ｓ．  Ｋａｔｏ．，  ｅｔ．ａｌ，  “Ｃ−ｄｏｐｅｄ  ＧａＮ  ｂｕｆｆｅｒ  ｌａｙｅｒｓ  ｗｉｔｈ  ｈｉｇｈ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅｓ  ｆｏｒ  ｈｉｇｈｐｏｗｅｒ  ｏｐｅｒａｔｉｏｎ  ＡｌＧａＮ／ＧａＮ  ＨＦＥＴｓ  ｏｎ  ４−ｉｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ  ｂｙ  ＭＯＶＰＥ”，  Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ，  ２９８，  （２００７），  ８３１−８３４．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、圧縮応力が蓄積されたＧａＮを有する半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ＧａＮ層と、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）層と、を持つ。前記ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）層は、前記ＧａＮ層に接して前記ＧａＮ層の上に設けられ、Ｃを含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態１による半導体装置を示す略示断面図の一例。
【図２】参考例における圧縮応力の蓄積を模式的に示す図の一例。
【図３】図1に示す半導体装置における圧縮応力の蓄積を模式的に示す図の一例。
【図４】図1に示す半導体装置の一変形例を示す略示断面図の一例。
【図５】実施形態２による半導体装置の概略構造を示す略示断面図の一例。
【発明を実施するための形態】
【０００８】
以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【０００９】
添付の図面は、それぞれ発明の説明とその理解を促すためのものであり、各図における形状や寸法、比などは実際の装置と異なる箇所がある点に留意されたい。これらの相違点は、当業者であれば以下の説明と公知の技術を参酌して適宜に設計変更することができる。
【００１０】
本願明細書において、「積層」は、互いに接して重ねられる場合の他、間に他の層が介挿されて重ねられる場合をも含む。また、「上に設けられる」とは、直接接して設けられる場合の他、間に他の層が介挿されて設けられる場合をも含む。さらに、「主面」は、基板または層の表面のうち、素子が形成される表面をいう。
【００１１】
（１）実施形態１
図１は、実施形態１による半導体装置を示す略示断面図の一例である。本実施形態の半導体装置は、基板Ｓと、バッファ層１０と、ｕ−ＧａＮ層１１と、Ｃ−ＡｌｘＧａ１−ＸＮ層１３と、ｉ−ＧａＮ層１４と、ＡｌｘＧａ１−ｘＮ層１５と、を含む。
【００１２】
基板Ｓは、本実施形態において、（１１１）面からなるＳｉ基板である。Ｓｉ基板の膜厚は、例えば５００μｍ以上２ｍｍ以内であり、より望ましくは７００μｍ以上、１.５ｍｍ以内である。また、基板Ｓは薄層Ｓｉが主面に積層された基体であってもよい。薄層Ｓｉが積層された基体を用いる場合は、薄層Ｓｉの膜厚は例えば５ｎｍ以上５００ｎｍである。
【００１３】
バッファ層１０は、基板Ｓの上に基板Ｓに接して設けられたＡｌＮ層１０１と、ＡｌＮ層１０１の上にＡｌＮ層１０１に接して設けられたＡｌｙＧａＮ１−ｙ層（０＜ｙ＜１）１０２とを含む。ＡｌＮ層１０１は、例えば５０ｎｍ以上５００ｎｍ以下であり、望ましくは１００ｎｍ以上３００ｎｍ以下である。ＡｌｙＧａ１−ｙＮ層（０＜ｙ＜１）１０２は、例えば１００ｎｍ以上１０００ｎｍであり、複数のＡｌ組成を有する層を積層させてもよい。複数のＡｌ組成を有する層を積層させる場合、例えば、ＡｌｙＧａ１−ｙＮ層（０.３＜ｙ＜０．７）とＡｌｚＧａ１−ｚＮ層（０.０５＜ｚ＜０．３）とがこの順で積層された積層構造でもよい。ただし、半導体装置の総膜厚や半導体装置の設計によってはＡｌｙＧａ１−ｙＮ層（０＜ｙ＜１）１０２は存在しなくてもよい。
【００１４】
Ｃ−ＡｌｘＧａ１−ｘＮ層１３は、バッファ層１０の上に設けられＣを含むＡｌｘＧａ１−ｘＮ層（０≦Ｘ＜１）である。Ｃ−ＡｌｘＧａ１−ｘＮ層１３は、例えば５００ｎｍ以上で１０μｍ以下の層厚となり、例えばＣの濃度は５×１０１７cm−３以上５×１０１９cm−３以下である。より望ましい実施例としては、例えばＡｌｘＧａ１−ｘＮ層（Ｘ＝０）においては、添加される炭素[Ｃ]濃度は１×１０１８cm−３以上１×１０１９cm−３以下であり、膜厚は０．５μｍ以上５μｍ以下、例えばＡｌｘＧａ１−ｘＮ層（Ｘ＝０．０３）においては、添加される炭素[Ｃ]濃度は８×１０１７cm−３以上５×１０１８cm−３以下であり、膜厚は０．５μｍ以上３μｍ以下である。本実施形態において、Ｃ−ＡｌｘＧａ１−ｘＮ層１３は、例えば第１のＡｌｘＧａ１−ｘＮ層に対応する。
【００１５】
意図的に不純物が添加されないように形成されたＵｎｄｏｐｅｄ−ＧａＮ（以下、単に「ｕ−ＧａＮ」という）層１１は、バッファ層１０とＣ−ＡｌｘＧａ１−ｘＮ層１３との間に介挿するように設けられる。ｕ−ＧａＮ層１１は、意図的に不純物が添加されないように形成されたＧａＮ層であり、その膜厚は例えば１００ｎｍ以上２μｍ以下、より望ましくは２００ｎｍ以上１μｍ以下である。ｕ−ＧａＮ層１１の不純物濃度は、炭素[Ｃ]、酸素[Ｏ]およびシリコン[Ｓｉ]のいずれもが５×１０１７cm−３未満となっている。バッファ層１０中に含まれる転位密度は１×１０１０cm−２以上であるが、ｕ−ＧａＮ層１１を介挿することにより、上層に積層される窒化物半導体層の貫通転位密度は２×１０９cm−２未満の窒化物半導体結晶を得ることができるようになる。また、本半導体装置中にｕ−ＧａＮ層１１が介挿されない場合、上層に積層される窒化物半導体層の貫通転位密度は２×１０９cm−２以上となる。
【００１６】
ｉ−ＧａＮ層１４は、Ｃ−ＡｌｘＧａ１−ｘＮ層１３の上に設けられる。ｉ−ＧａＮ層１４は、ｕ−ＧａＮ層１１よりもさらに不純物濃度が低いことが望ましい。ｉ−ＧａＮ層１４の膜厚は例えば０．５μｍ以上３μｍ以下であり、ｉ−ＧａＮ層１４の不純物濃度は、炭素[Ｃ]、酸素[Ｏ]およびシリコン[Ｓｉ]のいずれもが３×１０１７cm−３未満である。
【００１７】
ＡｌｘＧａ１−ｘＮ層１５は、ｉ−ＧａＮ層１４の上に形成され、ノンドープまたはｎ型のＡｌｘＧａ１−ｘＮ（０＜Ｘ≦１）を含む。ｉ−ＧａＮ層１４内のｉ−ＧａＮ層１４とＡｌｘＧａＮ層１５との界面付近には二次元電子系３０ｅが発生する。これにより、ｉ−ＧａＮ層１４はチャネルとして機能する。本実施形態において、ＡｌｘＧａ１−ｘＮ層１５は、例えば第２のＡｌｘＧａ１−ｘＮ層に対応する。
【００１８】
本実施形態では、基板Ｓと上に厚い膜厚で窒化物半導体層を積層させることでＧａＮ−ｏｎ−Ｓｉエピタキシャル基板を用いた１０００Ｖ以上の耐圧を有する半導体装置を実現する。
【００１９】
前述したようにＧａＮ中にＣまたはＡｌを添加することは耐圧を向上させる上で重要であるが、原子半径が小さい不純物であるＣ添加量の増加やＡｌ混晶比の増加によってＧａＮの格子定数が小さくなり、バッファ層１０上に積層される窒化物半導体層の圧縮応力の蓄積に影響を及ぼす。すなわち、図２の参考例に示すとおり、十分な圧縮応力の蓄積が行われず、クラックフリーで良質、且つ積層膜厚の厚いＧａＮ系窒化物半導体エピタキシャル膜を得ることが難しい。逆に、ＣまたはＡｌをＧａＮ中に添加しなければ、圧縮応力の蓄積は行いやすいが、十分な耐圧を得ることが難しいという問題があった。
【００２０】
そこで、本実施形態では、バッファ層１０とＣ−ＡｌｘＧａ１−ｘＮ層１３との間に応力制御層としてアンドープのＧａＮ層１１を設けることとした。
【００２１】
本実施形態による半導体装置における圧縮応力の蓄積を図３に模式的に示す。図３に示すように、不純物濃度が低く高品質なｕ−ＧａＮ層１１は、不純物濃度が高いＣ−ＡｌｘＧａ１−ｘＮ層１３に比べて成長中に蓄積することができる圧縮応力が大きいために、その後のＣ−ＡｌｘＧａ１−ｘＮ層１３およびｉ−ＧａＮ層１４を積層しても十分な圧縮応力を窒化物半導体層中に蓄積させたまま結晶成長を終えることができる。Ｃ−ＡｌｘＧａ１−ｘＮ層１３で成長中に蓄積される圧縮応力の大きさをＳＣ１，ｕ−ＧａＮ層１１で成長中に蓄積される圧縮応力の大きさをＳＣ２とすると、同じ積層膜厚あたりでＳＣ２＞ＳＣ１の関係が成り立つ。つまり、ｕ―ＧａＮ層１１によりウェーハの応力を制御することが可能になり、窒化物半導体層を厚膜成長させた場合でも、仕上がり段階で良好な表面平坦性を有し、上に凸形状、且つクラックフリーのウェーハを得ることができ、さらには、ＧａＮ−ｏｎ−Ｓｉエピタキシャル基板を用いた１０００Ｖ以上の耐圧を有する半導体装置が実現される。
【００２２】
また、Ｃ−ＡｌｘＧａ１−ｘＮ層１３自身の原子半径が小さいことによる圧縮応力蓄積低下の影響以外にも、バッファ層１０上にｕ−ＧａＮ層１１を介挿させない場合のＣ−ＡｌｘＧａ１−ｘＮ層１３は、高濃度の不純物を含むため表面が平坦な膜になりにくい。すなわち、窒化物半導体の成長モードが３次元になりやすいということからも、圧縮応力の蓄積に対して効果が薄いため、ｕ−ＧａＮ層１１を介挿させることは効果的である。
【００２３】
ｕ−ＧａＮ層１１を介挿させることにより、窒化物半導体層は表面が平坦な膜になりやすい、すなわち圧縮応力の蓄積が促進されることから、Ｃ−ＡｌｘＧａ１−ｘＮ層１３中には原子半径の小さな不純物に限らず、Ｆｅ、Ｍｇ、Ｚｎなどの遷移金属が、例えば１×１０１８cm−２程度含まれていてもよい。
【００２４】
図４は、図1に示す半導体装置の一変形例を示す略示断面図の一例である。図１との対比により明らかなように、本変形例の半導体装置は、ｕ−ＧａＮ層１１とＣ−ＡｌＸＧａ１−ｘＮ層１３との間に介挿するように設けられたＡｌＮ層１２をさらに含む。ＡｌＮ層１２を介挿することにより、意図して格子定数差を作ることでＣ−ＡｌｘＧａ１−ｘＮ層１３に圧縮応力が蓄積されやすくなる。これにより、ｕ−ＧａＮ層１１をさらに薄くすることが可能である。本例では、ｕ−ＧａＮ層１１の膜厚は例えば５０ｎｍ以上３００ｎｍ以下であり、ＡｌＮ層１２の膜厚は、例えば５ｎｍ以上５０ｎｍ以下である。
【００２５】
（２）実施形態２
図５は、実施形態２による半導体装置の概略構造を示す略示断面図の一例である。
【００２６】
図１との対比により明らかなように、本実施形態の半導体装置は、図１に示す半導体装置に電極３１乃至３３をさらに設けることにより、横型ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を実現したものである。
【００２７】
具体的には、図５に示す半導体装置は、基板Ｓ、バッファ層１０、ｕ−ＧａＮ層１１、Ｃ−ＡｌｘＧａ１−ｘＮ層１３、ｉ−ＧａＮ層１４、およびＡｌｘＧａＮ層１５がこの順で積層された半導体装置に加え、ソース（またはドレイン）電極３１、ドレイン（またはソース）電極３２およびゲート電極３３を含む。バッファ層１０は、ＡｌＮ層１０１と、ＡｌＮ層１０１の上にＡｌＮ層１０１に接して設けられたＡｌＧａＮ層１０２とを含む。
【００２８】
ソース（またはドレイン）電極３１、および、ドレイン（またはソース）電極３２は、バリア層１５の上に互いに離隔して設けられ、それぞれバリア層１５にオーミック接合されるように形成される。本実施形態において、ソース（またはドレイン）電極３１、および、ドレイン（またはソース）電極３２は、例えば第１および第２の電極にそれぞれ対応する。
【００２９】
ゲート電極３３は、ソース（またはドレイン）電極３１、および、ドレイン（またはソース）電極３２に挟まれるようにバリア層１５の上に形成される。本実施形態において、ゲート電極３３は例えば制御電極に対応する。
【００３０】
図５では、図示しないが、これらの電極３１〜３３間のバリア層１５上の領域に絶縁膜を成膜してもよい。また、ゲート電極３３とバリア層１５との間にゲート絶縁膜（図示せず）を介挿してもよい。
【００３１】
上述した少なくとも一つの実施形態による半導体装置によれば、圧縮応力が蓄積されたＧａＮを有する半導体装置を含むので、高耐圧で頑強な半導体装置が提供される。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。
【００３３】
例えば、上述の実施形態では、バッファ層１０としてＡｌＮ層１０１およびＡｌＧａＮ層１０の積層体を用いたが、バッファ層１０に代えて超格子構造の多層膜を使用してもよい。ここで、「超格子構造」とは、例えば膜厚５ｎｍのＡｌＮ層と膜厚２０ｎｍのＧａＮ層とを１ペアとして、これを２０ペア交互に積層した構造をいう。
【００３４】
これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３５】
１０…バッファ層、１１…ｕ−ＧａＮ層、１２…ＡｌＮ層、１３…Ｃ−ＡｌｘＧａ１−ＸＮ層、１４…ｉ−ＧａＮ層、１５…ＡｌｘＧａＮ層、３１…ソース（ドレイン）電極、３２…ドレイン（ソース）電極、３３…ゲート電極、Ｓ…基板。
【図１】
2015176936.tif 000003
【図２】
2015176936.tif 000004
【図３】
2015176936.tif 000005
【図４】
2015176936.tif 000006
【図５】
2015176936.tif 000007