(57)【要約】【課題】消費電流が少なく、且つ、比較的簡素な回路構成を有するレイテンシカウンタを備えた半導体装置を提供する。【解決手段】内部クロック信号ＰＣＬＫに同期して終端制御信号ＯＤＴｉを遅延させる第１及び第２のカウンタ回路が直列に接続されてなり、第１のカウンタ回路１１１〜１１４は、内部クロック信号ＰＣＬＫに同期して終端制御信号ＯＤＴｉの遅延量を８クロックサイクルで切り替え、第２のカウンタ回路１２０は、内部クロック信号ＰＣＬＫに同期して終端制御信号ＯＤＴｉの遅延量を１クロックサイクルで切り替える。本発明によれば、消費電流が少なく、且つ、比較的簡素な回路構成を有するレイテンシカウンタを備えた半導体装置を提供することが可能となる。【選択図】図７
2015185200.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に同期して制御信号を遅延させる第１及び第２のカウンタ回路が直列に接続されてなり、
前記第１のカウンタ回路は、前記第１のクロック信号に同期して前記制御信号の遅延量を第１のピッチで切り替え、
前記第２のカウンタ回路は、前記第１のクロック信号に同期して前記制御信号の遅延量を前記第１のピッチよりも小さい第２のピッチで切り替えることを特徴とする半導体装置。
【請求項２】
前記第１のピッチは、前記第２のカウンタ回路による前記制御信号の最大遅延量よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のピッチは前記第１のクロック信号のＮサイクルであり、前記第２のピッチは前記第１のクロック信号の周期のＭサイクル（但し、Ｍ＜Ｎ）であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のピッチは、前記第１のクロック信号の１クロックサイクルであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のカウンタ回路は、前記第１のクロック信号のＮサイクルの遅延量を有する複数のＦＩＦＯ回路を含むことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１のカウンタ回路は、前記制御信号が通過する前記複数のＦＩＦＯ回路の数を切り替えるセレクタをさらに含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＦＩＦＯ回路は、周期が前記第１のクロック信号のＮ倍であり互いに位相の異なる複数の第２のクロック信号に同期して、前記制御信号をそれぞれ前記第１のクロック信号のＮサイクル分遅延させることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ＦＩＦＯ回路は、前記複数の第２のクロック信号の対応するものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の対応するものに同期して取り込んだ前記制御信号を出力する複数の第１のラッチ回路を有することを特徴とする請求項７に記載の半導体装置。
【請求項９】
同じＦＩＦＯ回路に含まれる前記複数の第１のラッチ回路は、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を出力し、
同じＦＩＦＯ回路に供給される前記複数の第２のクロック信号のうち、前記制御信号の取り込みに用いる前記複数の第２のクロック信号と、前記制御信号の出力に用いる前記複数の第２のクロック信号との関係が固定的であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
同じＦＩＦＯ回路に含まれる前記複数の第１のラッチ回路のそれぞれは、前記複数の第２のクロック信号のうち同じものに同期して前記制御信号の取り込み及び出力を行うことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２のカウンタ回路は、前記複数の第２のクロック信号の対応するものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の対応するものに同期して取り込んだ前記制御信号を出力する複数の第２のラッチ回路を有し、
前記複数の第２のラッチ回路は、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を出力し、
前記第２のカウンタ回路に供給される前記複数の第２のクロック信号のうち、前記制御信号の取り込みに用いる前記複数の第２のクロック信号と、前記制御信号の出力に用いる前記複数の第２のクロック信号との関係が可変であることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１のクロック信号を分周することにより前記複数の第２のクロック信号を生成する第１及び第２の分周回路をさらに備え、
前記第２のカウンタ回路に供給される前記複数の第２のクロック信号のうち、前記制御信号の取り込みに用いる前記複数の第２のクロック信号は前記第１の分周回路によって生成され、
前記第２のカウンタ回路に供給される前記複数の第２のクロック信号のうち、前記制御信号の出力に用いる前記複数の第２のクロック信号は前記第２の分周回路によって生成されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２のカウンタ回路は、前記第１のクロック信号に同期してシフト動作を行う、段数が可変であるシフトレジスタを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のカウンタ回路は、前記第１のクロック信号のＮサイクルの遅延量を有する複数の第１のＦＩＦＯ回路と、前記第１のクロック信号のＰサイクル（但し、Ｍ＜Ｐ＜Ｎ）の遅延量を有する第２のＦＩＦＯ回路とを含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１のカウンタ回路は、前記制御信号が通過する前記第１及び第２のＦＩＦＯ回路の数を切り替えるセレクタをさらに含み、
前記セレクタは、前記第２のカウンタ回路によって構成される前記シフトレジスタの段数が第１の値である場合には前記制御信号が前記第２のＦＩＦＯ回路をバイパスするよう切り替え、前記シフトレジスタの段数が前記第１の値よりも大きい第２の値である場合には前記制御信号が前記第２のＦＩＦＯ回路を通過するよう切り替えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のクロック信号を分周することにより前記複数の第２のクロック信号を生成する分周回路をさらに備え、
前記制御信号が前記第１及び第２のＦＩＦＯ回路の全てをバイパスする場合、前記分周回路が非活性化されることを特徴とする請求項５乃至１０及び１３に記載の半導体装置。
【請求項１７】
前記制御信号は、終端制御信号であることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
制御信号をラッチする複数の第１のラッチ回路をそれぞれ含む複数のＦＩＦＯ回路からなる第１のカウンタ回路と、
前記制御信号が通過する前記ＦＩＦＯ回路の数を切り替えるセレクタと、
前記第１のカウンタ回路とは別個に設けられ、第１のクロック信号に同期して前記制御信号の遅延量を切り替える第２のカウンタ回路と、
前記第１のクロック信号を分周することによって互いに位相の異なる複数の第２のクロック信号を生成する分周回路と、を備え、
同じＦＩＦＯ回路に含まれる前記複数の第１のラッチ回路は、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を出力し、
前記複数の第１のラッチ回路のそれぞれは、前記複数の第２のクロック信号のうち同じものに同期して前記制御信号の取り込み及び出力を行うことを特徴とする半導体装置。
【請求項１９】
前記第２のカウンタ回路は、前記制御信号をラッチする複数の第２のラッチ回路を含み、
前記複数の第２のラッチ回路は、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を出力し、
前記複数の第２のラッチ回路に供給される前記複数の第２のクロック信号のうち、前記制御信号の取り込みに用いる前記複数の第２のクロック信号と、前記制御信号の出力に用いる前記複数の第２のクロック信号との関係が可変であることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２のカウンタ回路は、前記第１のクロック信号に同期してシフト動作を行う、段数が可変であるシフトレジスタを含むことを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、制御信号のレイテンシをカウントするレイテンシカウンタを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、クロック信号に同期した動作を行うシンクロナス型が一般的であり、使用するクロック信号の周波数を高めることによって動作速度の向上が図られている。しかしながら、センス動作などバックエンド回路における動作はあくまでアナログ動作であり、クロック信号の周波数に比例して高速化することは困難である。このため、外部からコマンドが投入された後、実際にリードデータの出力やＯＤＴ（On Die Termination）動作を実行するまでのクロックサイクル数は、クロック信号の周波数が高くなるにつれて増大する傾向にある。このようなクロックサイクル数は、一般的にレイテンシと呼ばれている。
【０００３】
レイテンシをカウントするためのレイテンシカウンタとしては、特許文献１，２に記載された回路が知られている。特許文献１に記載されたレイテンシカウンタは、段数が可変であるシフトレジスタを用いている。また、特許文献２に記載されたレイテンシカウンタは、いわゆるポイントシフト型ＦＩＦＯ回路を用いている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０６０３７２号公報
【特許文献２】特開２００８−０４７２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、シフトレジスタを用いたレイテンシカウンタは、レイテンシ数に比例して消費電流が増大する。これに対し、ポイントシフト型ＦＩＦＯ回路を用いたレイテンシカウンタは、シフトレジスタを用いたレイテンシカウンタよりも消費電流を低減することができるが、選択可能なレイテンシの種類が多いと回路構成が複雑化するという問題があった。このため、消費電流が少なく、且つ、比較的簡素な回路構成を有するレイテンシカウンタを備えた半導体装置が望まれている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１のクロック信号に同期して制御信号を遅延させる第１及び第２のカウンタ回路が直列に接続されてなり、前記第１のカウンタ回路は、前記第１のクロック信号に同期して前記制御信号の遅延量を第１のピッチで切り替え、前記第２のカウンタ回路は、前記第１のクロック信号に同期して前記制御信号の遅延量を前記第１のピッチよりも小さい第２のピッチで切り替えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、制御信号をラッチする複数の第１のラッチ回路をそれぞれ含む複数のＦＩＦＯ回路からなる第１のカウンタ回路と、前記制御信号が通過する前記ＦＩＦＯ回路の数を切り替えるセレクタと、前記第１のカウンタ回路とは別個に設けられ、第１のクロック信号に同期して前記制御信号の遅延量を切り替える第２のカウンタ回路と、前記第１のクロック信号を分周することによって互いに位相の異なる複数の第２のクロック信号を生成する分周回路と、を備え、同じＦＩＦＯ回路に含まれる前記複数の第１のラッチ回路は、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を取り込み、前記複数の第２のクロック信号の互いに異なるものに同期して前記制御信号を出力し、前記複数の第１のラッチ回路のそれぞれは、前記複数の第２のクロック信号のうち同じものに同期して前記制御信号の取り込み及び出力を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、消費電流が少なく、且つ、比較的簡素な回路構成を有するレイテンシカウンタを備えた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】終端制御信号ＯＤＴに関連する部分を抜き出して示すブロック図である。
【図３】終端制御信号ＯＤＴに基づく終端動作を説明するためのタイミング図であり、ＯＤＴレイテンシが５クロックサイクルに設定されている場合を示している。
【図４】終端制御信号ＯＤＴに基づく終端動作を説明するためのタイミング図であり、ＯＤＴレイテンシが１０クロックサイクルに設定されている場合を示している。
【図５】プロトタイプによるレイテンシカウンタ１００Ｘの回路図である。
【図６】レイテンシカウンタ１００Ｘの動作を説明するためのタイミング図であり、シフト量を３クロックサイクルに設定した場合を示している。
【図７】第１の実施形態によるレイテンシカウンタ１００ａの回路図である。
【図８】シフト量デコーダ１４０の構成を示すブロック図である。
【図９】分周回路１５１の回路図である。
【図１０】分周回路１５１の動作を説明するためのタイミング図である。
【図１１】ＦＩＦＯ回路１１１の回路図である。
【図１２】ラッチ回路ＬＡＴ０の回路図である。
【図１３】ＦＩＦＯ回路１１１の動作を説明するためのタイミング図である。
【図１４】ＦＩＦＯ回路１２０の回路図である。
【図１５】ラッチ回路ＬＡＴ３２の回路図である。
【図１６】出力ポインタ生成回路１６０の回路図である。
【図１７】クロックセレクタＣＳ０の回路図である。
【図１８】出力ポインタ生成回路１６０の動作を説明するためのタイミング図である。
【図１９】ＦＩＦＯ回路１２０の動作を説明するためのタイミング図である。
【図２０】第２の実施形態によるレイテンシカウンタ１００ｂの回路図である。
【図２１】分周回路１５２の回路図である。
【図２２】第３の実施形態によるレイテンシカウンタ１００ｃの回路図である。
【図２３】シフト回路１２１の回路図である。
【図２４】第４の実施形態によるレイテンシカウンタ１００ｄの回路図である。
【図２５】ＦＩＦＯ回路１１５及び合成回路１７０の回路図である。
【図２６】シフト回路１２２の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１３】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５にはメインアンプや検証回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
【００１４】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１５】
ストローブ端子２２，２３は、それぞれストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータＤＱは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータＤＱが出力される。
【００１６】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。
【００１７】
ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。また、ＤＬＬ回路４１には、ＯＤＴ端子３３を介して終端制御信号ＯＤＴも供給される。
【００１８】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１９】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。
【００２０】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２１】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２２】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２３】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端制御信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端制御信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端制御信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２４】
以上が本実施形態による半導体装置１０の全体構造である。以下、終端制御信号ＯＤＴを遅延させるレイテンシカウンタに着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２５】
図２は、終端制御信号ＯＤＴに関連する部分を抜き出して示すブロック図である。
【００２６】
図２に示すように、ＤＬＬ回路４１には、２つのディレイライン７１，７２及びこれらを制御するＤＬＬ制御回路７３が含まれている。ディレイライン７１は、クロックレシーバ８１を介して出力される内部クロック信号ＰＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する。一方、ディレイライン７２は、ＯＤＴレシーバ８２及びラッチ回路８３を介して出力される終端制御信号ＯＤＴを遅延させることによって終端制御信号ＯＤＴｉを生成する。
【００２７】
内部クロック信号ＬＣＬＫ及び終端制御信号ＯＤＴｉは、いずれもデータ入出力回路１７に供給される。データ入出力回路１７は、終端制御信号ＯＤＴｉのレイテンシをカウントするレイテンシカウンタ１００を備えている。レイテンシカウンタ１００は、あらかじめ設定されたレイテンシ分だけ終端制御信号ＯＤＴｉを遅延させ、これを終端制御信号ＯＤＴｆとして出力する。レイテンシの設定は、モードレジスタ４２から供給されるアディティブレイテンシＡＬ及びライトレイテンシＣＷＬと、ＤＬＬ制御回路７３から供給されるロック値ＮＴによって決まる。具体的には、レイテンシカウンタ１００の遅延量であるクロック信号のカウント数をＳとすると、
Ｓ＝ＡＬ＋ＣＷＬ−ＮＴ−２
で定義される。
【００２８】
レイテンシカウンタ１００から出力される終端制御信号ＯＤＴｆは、ＯＤＴドライバ８４に供給される。ＯＤＴドライバ８４は、データ入出力端子２１及びストローブ端子２２，２３を終端抵抗器として機能させるためのドライバであり、出力用の内部クロック信号ＬＣＬＫに同期して動作する。ＯＤＴドライバ８４は、リードデータＤＱやストローブ信号ＤＱＳＴ，ＤＱＳＢの出力に用いるドライバと共用であっても構わないし、これらのドライバとは別個に設けても構わない。
【００２９】
図３及び図４は、終端制御信号ＯＤＴに基づく終端動作を説明するためのタイミング図であり、図３はＯＤＴレイテンシが５クロックサイクルに設定されている場合を示し、図４はＯＤＴレイテンシが１０クロックサイクルに設定されている場合を示している。
【００３０】
図３及び図４に示すように、終端制御信号ＯＤＴがハイレベルに変化すると、外部クロック信号ＣＫの次の立ち上がりエッジを基準として、ＯＤＴレイテンシのカウントが行われる。図３及び図４に示す例では、いずれも外部クロック信号ＣＫのエッジ＃２の直前に終端制御信号ＯＤＴがハイレベルに変化していることから、ＯＤＴレイテンシが５クロックサイクルに設定されている場合は外部クロック信号ＣＫのエッジ＃７に同期して終端動作が開始され、ＯＤＴレイテンシが１０クロックサイクルに設定されている場合は外部クロック信号ＣＫのエッジ＃１２に同期して終端動作が開始される。
【００３１】
ここで、ＯＤＴレイテンシのうち、最後の２クロックサイクルは図２に示したＯＤＴドライバ８４による同期期間であり、残りの遅延量（シフト期間）がレイテンシカウンタ１００によって定義される。したがって、図３に示す例ではシフト期間が３クロックサイクルであり、図４に示す例ではシフト期間が８クロックサイクルである。
【００３２】
ここで、本発明の実施形態によるレイテンシカウンタについて説明する前に、本発明者らが発明を完成するに至る課程で検討したプロトタイプによるレイテンシカウンタについて説明する。
【００３３】
図５は、プロトタイプによるレイテンシカウンタ１００Ｘの回路図である。
【００３４】
図５に示すプロトタイプによるレイテンシカウンタ１００Ｘは、縦続接続された４０個のフリップフロップ回路ＦＦ０〜ＦＦ３９からなるシフトレジスタＳＬと、シフトレジスタＳＬに終端制御信号ＯＤＴｉを供給するセレクタＳＥＬとを備えている。セレクタＳＥＬは、アディティブレイテンシＡＬ、ライトレイテンシＣＷＬ及びロック値ＮＴに基づき、終端制御信号ＯＤＴｉをフリップフロップ回路ＦＦ０〜ＦＦ３９のいずれかの入力ノードＳ０〜Ｓ３９に供給する。これにより、終端制御信号ＯＤＴｉが通過するシフトレジスタＳＬの段数が可変となるため、任意のレイテンシをカウントすることができる。ここで、シフトレジスタＳＬに４０個のフリップフロップ回路ＦＦ０〜ＦＦ３９を用いているのは、規格上、設定可能なＯＤＴレイテンシの最大値に対応するためである。
【００３５】
図６は、レイテンシカウンタ１００Ｘの動作を説明するためのタイミング図であり、シフト量を３クロックサイクルに設定した場合を示している。
【００３６】
図６に示すように、レイテンシカウンタ１００Ｘによるシフト量を３クロックサイクルに設定する場合、セレクタＳＥＬは、終端制御信号ＯＤＴｉをフリップフロップ回路ＦＦ３７に供給する。これにより、終端制御信号ＯＤＴｉは、３個のフリップフロップ回路ＦＦ３７〜ＦＦ３９を通過し、終端制御信号ＯＤＴｆとして出力される。つまり、外部クロック信号ＣＫのエッジ＃４に同期した終端制御信号ＯＤＴｉは外部クロック信号ＣＫのエッジ＃７に同期した終端制御信号ＯＤＴｆとして出力され、外部クロック信号ＣＫのエッジ＃１２に同期した終端制御信号ＯＤＴｉは外部クロック信号ＣＫのエッジ＃１５に同期した終端制御信号ＯＤＴｆとして出力される。
【００３７】
このような構成を有するレイテンシカウンタ１００Ｘを用いた場合、ＯＤＴレイテンシの値が小さい場合には大きな問題はないが、ＯＤＴレイテンシの値が大きくなるにつれて使用するフリップフロップ回路の数が増えるため、これに比例して消費電流が増大する。
【００３８】
以下に説明する本発明の実施形態によるレイテンシカウンタは、このような問題が解消され、比較的簡素な回路構成によって低消費電流を実現している。
【００３９】
図７は、第１の実施形態によるレイテンシカウンタ１００ａの回路図である。
【００４０】
図７に示すように、第１の実施形態によるレイテンシカウンタ１００ａは、第１のカウンタ回路を構成する４個のＦＩＦＯ回路１１１〜１１４と、第２のカウンタ回路を構成するＦＩＦＯ回路１２０を備え、これらが直列に接続された構成を有している。いずれのＦＩＦＯ回路１１１〜１１４，１２０もいわゆるポイントシフト型のＦＩＦＯ回路であるが、ＦＩＦＯ回路１１１〜１１４に関しては入力ポインタと出力ポインタの関係が固定的であり、ＦＩＦＯ回路１２０に関しては入力ポインタと出力ポインタの関係が可変である。
【００４１】
ＦＩＦＯ回路１１１〜１１４，１２０は、セレクタ１３１〜１３４を介して直列に接続されている。セレクタ１３１は、選択信号ＳＥＬＵ３２に基づき、終端制御信号ＯＤＴｉ及びＦＩＦＯ回路１１１の出力信号のいずれか一方をＦＩＦＯ回路１１２に供給する。また、セレクタ１３２は、選択信号ＳＥＬＵ２４に基づき、終端制御信号ＯＤＴｉ及びＦＩＦＯ回路１１２の出力信号のいずれか一方をＦＩＦＯ回路１１３に供給する。さらに、セレクタ１３３は、選択信号ＳＥＬＵ１６に基づき、終端制御信号ＯＤＴｉ及びＦＩＦＯ回路１１３の出力信号のいずれか一方をＦＩＦＯ回路１１４に供給する。そして、セレクタ１３４は、選択信号ＳＥＬＵ８に基づき、終端制御信号ＯＤＴｉ及びＦＩＦＯ回路１１４の出力信号のいずれか一方をＦＩＦＯ回路１２０に供給する。
【００４２】
具体的には、セレクタ１３１〜１３４に入力される選択信号がハイレベルである場合には入力ノードａが選択され、ローレベルである場合には入力ノードｂが選択される。
【００４３】
かかる構成により、選択信号ＳＥＬＵ８がローレベルである場合には、ＦＩＦＯ回路１１１〜１１４が全てバイパスされ、終端制御信号ＯＤＴｉはＦＩＦＯ回路１２０に直接入力される。また、選択信号ＳＥＬＵ８がハイレベル、選択信号ＳＥＬＵ１６がローレベルである場合には、ＦＩＦＯ回路１１１〜１１３がバイパスされ、終端制御信号ＯＤＴｉはＦＩＦＯ１１４を通過した後、ＦＩＦＯ回路１２０に入力される。選択信号ＳＥＬＵ８，１６がハイレベル、選択信号ＳＥＬＵ２４がローレベルである場合には、ＦＩＦＯ回路１１１，１１２がバイパスされ、終端制御信号ＯＤＴｉはＦＩＦＯ１１３，１１４を通過した後、ＦＩＦＯ回路１２０に入力される。選択信号ＳＥＬＵ８，１６，２４がハイレベル、選択信号ＳＥＬＵ３２がローレベルである場合には、ＦＩＦＯ回路１１１がバイパスされ、終端制御信号ＯＤＴｉはＦＩＦＯ１１２〜１１４を通過した後、ＦＩＦＯ回路１２０に入力される。そして、選択信号ＳＥＬＵ８，１６，２４，３２が全てハイレベルである場合には、終端制御信号ＯＤＴｉは全てのＦＩＦＯ１１１〜１１４を通過した後、ＦＩＦＯ回路１２０に入力される。
【００４４】
上記の選択信号ＳＥＬＵ８，１６，２４，３２は、シフト量デコーダ１４０によって生成される。
【００４５】
図８は、シフト量デコーダ１４０の構成を示すブロック図である。
【００４６】
図８に示すように、シフト量デコーダ１４０は、加算器１４１、減算器１４２及びデコーダ１４３を備えている。加算器１４１は、アディティブレイテンシＡＬとライトレイテンシＣＷＬを加算する回路であり、その出力値は減算器１４２に供給される。減算器１４２は、加算器１４１の出力値からロック値ＮＴを減じる回路であり、その出力値はデコーダ１４３に供給される。デコーダ１４３は、減算器１４２の出力値を２進数から８進数に変換し、その上位桁に応じて選択信号ＳＥＬＵ３２，３４，１６，８を生成し、その下位桁に応じて選択信号ＳＥＬ０〜ＳＥＬ７を生成する。
【００４７】
具体的には、減算器１４２の出力値の上位桁の値が「０」であれば選択信号ＳＥＬＵ３２，２４，１６，８を全てローレベルとし、「１」であれば選択信号ＳＥＬＵ３２，２４，１６をローレベル、選択信号ＳＥＬＵ８をハイレベルとし、「２」であれば選択信号ＳＥＬＵ３２，３４をローレベル、選択信号ＳＥＬＵ１６，８をハイレベルとし、「３」であれば選択信号ＳＥＬＵ３２をローレベル、選択信号ＳＥＬＵ２４，１６，８をハイレベルとし、「４」であれば選択信号ＳＥＬＵ３２，２４，１６，８を全てローレベルとする。これにより、減算器１４２の上位桁に応じ、終端制御信号ＯＤＴｉが通過するＦＩＦＯ回路１１１〜１１４の数が選択されることになる。
【００４８】
また、デコーダ１４３は、減算器１４２の下位桁の値に応じて、選択信号ＳＥＬ０〜ＳＥＬ７のいずれか１つをハイレベルとする。例えば、減算器１４２の下位桁の値が「１」であれば選択信号ＳＥＬ１をハイレベルとし、減算器１４２の下位桁の値が「７」であれば選択信号ＳＥＬ７をハイレベルとする。選択信号ＳＥＬ０〜ＳＥＬ７は、図７に示す出力ポインタ生成回路１６０に供給される。後述するように、出力ポインタ生成回路１６０は、選択信号ＳＥＬ０〜ＳＥＬ７及び入力ポインタＩＰに基づいて出力ポインタＯＰを生成する回路である。
【００４９】
図７に示すように、ＦＩＦＯ回路１１１〜１１４，１２０は、いずれも８個のラッチ回路を有している。上述の通り、ＦＩＦＯ回路１１１〜１１４，１２０はポイントシフト型のＦＩＦＯ回路であり、入力ポインタの活性化に応答して終端制御信号ＯＤＴｉをラッチするとともに、ラッチした終端制御信号ＯＤＴｉを出力ポインタの活性化に応答して出力する。入力ポインタＩＰは、第１のクロック信号である内部クロック信号ＰＣＬＫを分周する分周回路１５１によって生成される。
【００５０】
図９は、分周回路１５１の回路図である。
【００５１】
図９に示すように、分周回路１５１は循環接続された８個のフリップフロップ回路ＦＦ１０〜ＦＦ１７によって構成されている。フリップフロップ回路ＦＦ１０〜ＦＦ１７の出力信号は、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７として用いられる。ポインタ信号ＩＰ０〜ＩＰ７は、複数の第２のクロック信号である。
【００５２】
これらフリップフロップ回路ＦＦ１０〜ＦＦ１７は内部クロック信号ＰＣＬＫに同期してラッチ動作を行う。所定のフリップフロップ回路ＦＦ１０のセットノードには、電源投入時に一時的にハイレベルとなるパワーオン信号ＰＯＮが供給される。他のフリップフロップ回路ＦＦ１１〜ＦＦ１７のセットノードは、接地レベルに固定されている。
【００５３】
したがって、電源投入されるとフリップフロップ回路ＦＦ１０にハイレベルのデータがラッチされ、その後、内部クロック信号ＰＣＬＫのクロッキングに同期してハイレベルのデータがフリップフロップ回路ＦＦ１０〜ＦＦ１７内を循環する。これにより、図１０に示すように、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７は、内部クロック信号ＰＣＬＫに同期して順次活性化することになる。各ポインタ信号ＩＰ０〜ＩＰ７の活性化周期は、内部クロック信号ＰＣＬＫの８クロックサイクルである。
【００５４】
図１１は、ＦＩＦＯ回路１１１の回路図である。
【００５５】
図１１に示すように、ＦＩＦＯ回路１１１は、並列接続された８個のラッチ回路ＬＡＴ０〜ＬＡＴ７によって構成されている。これら８個のラッチ回路ＬＡＴ０〜ＬＡＴ７の入力ノードは共通接続されて終端制御信号ＯＤＴｉ（ｉｎ）が入力され、８個のラッチ回路ＬＡＴ０〜ＬＡＴ７の出力ノードは共通接続されて終端制御信号ＯＤＴｉ（ｏｕｔ）を出力する。ラッチ回路ＬＡＴ０〜ＬＡＴ７の出力ノードには、出力信号のレベルを保持するレベルキーパＬＫ１が接続されている。
【００５６】
ラッチ回路ＬＡＴ０〜ＬＡＴ７には、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７がそれぞれ供給される。ＦＩＦＯ回路１１１においては、入力ポインタＩＰは出力ポインタを兼用する。
【００５７】
図１２は、ラッチ回路ＬＡＴ０の回路図である。
【００５８】
図１２に示すように、ラッチ回路ＬＡＴ０は、循環接続されたインバータ回路ＩＶ１，ＩＶ２からなる入力ラッチ部Ｌｉと、循環接続されたインバータ回路ＩＶ３，ＩＶ４からなる出力ラッチ部Ｌｏを備える。また、入力ノードＮｉと入力ラッチ部Ｌｉとの間にはインバータ回路ＩＶ５が挿入され、入力ラッチ部Ｌｉと出力ラッチ部Ｌｏとの間にはインバータ回路ＩＶ６が挿入され、出力ラッチ部Ｌｏと出力ノードＮｏの間にはインバータ回路ＩＶ７が挿入されている。
【００５９】
ここで、インバータ回路ＩＶ２，ＩＶ５〜ＩＶ７はトライステート型であり、ポインタ信号ＩＰ０がハイレベルである場合にはインバータ回路ＩＶ５，ＩＶ７が活性化され、ポインタ信号ＩＰ０がローレベルである場合にはインバータ回路ＩＶ２，ＩＶ６が活性化される。したがって、ラッチ回路ＬＡＴ０は、ポインタ信号ＩＰ０がハイレベルである場合に入力ノードＮｉに供給された終端制御信号ＯＤＴｉを入力ラッチ部Ｌｉにラッチし、ポインタ信号ＩＰ０がローレベルに変化すると、入力ラッチ部Ｌｉにラッチした終端制御信号ＯＤＴｉを出力ラッチ部Ｌｏに転送する。そして、再びポインタ信号ＩＰ０がハイレベルに変化すると、出力ラッチ部Ｌｏにラッチした終端制御信号ＯＤＴｉを出力ノードＮｏから出力する。このように、ポインタ信号ＩＰ０が入力ポインタであり、且つ、出力ポインタとして用いられるため、ポインタ信号ＩＰ０を終端制御信号ＯＤＴｉの一周期だけ遅延させることができる。
【００６０】
ＦＩＦＯ回路１１１に含まれる他のラッチ回路ＬＡＴ１〜ＬＡＴ７についても、ポインタ信号ＩＰ０の代わりにそれぞれポインタ信号ＩＰ１〜ＩＰ７が用いられる他は、図１２に示したラッチ回路ＬＡＴ０と同じ回路構成を有している。
【００６１】
図１３は、ＦＩＦＯ回路１１１の動作を説明するためのタイミング図である。
【００６２】
図１３に示す例では、ポインタ信号ＩＰ２，ＩＰ４に同期して、ＦＩＦＯ回路１１１に終端制御信号ＯＤＴｉ（ｉｎ）が入力されている。この場合、ポインタ信号ＩＰ２に同期した終端制御信号ＯＤＴｉはラッチ回路ＬＡＴ２にラッチされ、ポインタ信号ＩＰ４に同期した終端制御信号ＯＤＴｉはラッチ回路ＬＡＴ４にラッチされる。
【００６３】
そして、ラッチ回路ＬＡＴ２，ＬＡＴ４にラッチされた終端制御信号ＯＤＴｉは、次に活性化するポインタ信号ＩＰ２，ＩＰ４に同期して出力される。これにより、ＦＩＦＯ回路１１１には、どのタイミングで終端制御信号ＯＤＴｉ（ｉｎ）が入力された場合であっても、必ず内部クロック信号ＰＣＬＫの８クロックサイクル分の遅延が与えられた後、終端制御信号ＯＤＴｉ（ｏｕｔ）として出力されることになる。
【００６４】
他のＦＩＦＯ回路１１２〜１１４の回路構成及び動作についても、上述したＦＩＦＯ回路１１１と同じである。したがって、１つのＦＩＦＯ回路１１４を通過させれば、終端制御信号ＯＤＴｉに８クロックサイクル分の遅延を与えることができ、２つのＦＩＦＯ回路１１３，１１４を通過させれば、終端制御信号ＯＤＴｉに１６クロックサイクル分の遅延を与えることができ、３つのＦＩＦＯ回路１１２〜１１４を通過させれば、終端制御信号ＯＤＴｉに２４クロックサイクル分の遅延を与えることができ、４つのＦＩＦＯ回路１１１〜１１４を通過させれば、終端制御信号ＯＤＴｉに３２クロックサイクル分の遅延を与えることができる。
【００６５】
このように、第１のカウンタ回路を構成するＦＩＦＯ回路１１１〜１１４は、終端制御信号ＯＤＴｉの遅延量を８クロックサイクルピッチで切り替えることができ、最大で３２クロックサイクルの遅延を終端制御信号ＯＤＴｉに与えることができる。そして、ＦＩＦＯ回路１１１〜１１４は、シフトレジスタを用いた一般的なカウンタではなく、ポイントシフト型ＦＩＦＯ回路によって構成されていることから、消費電流を低減することができる。しかも、ＦＩＦＯ回路１１１〜１１４においては、入力ポインタと出力ポインタが兼用されていることから、必要なＯＤＴレイテンシに応じて出力ポインタを生成する必要がなく、回路構成が複雑化することもない。
【００６６】
図１４は、ＦＩＦＯ回路１２０の回路図である。
【００６７】
図１４に示すように、ＦＩＦＯ回路１２０は、並列接続された８個のラッチ回路ＬＡＴ３２〜ＬＡＴ３９によって構成されている。これら８個のラッチ回路ＬＡＴ３２〜ＬＡＴ３９の入力ノードは共通接続されて終端制御信号ＯＤＴｉが入力され、８個のラッチ回路ＬＡＴ３２〜ＬＡＴ３９の出力ノードは共通接続されて終端制御信号ＯＤＴｆを出力する。ラッチ回路ＬＡＴ３２〜ＬＡＴ３９の出力ノードには、出力信号のレベルを保持するレベルキーパＬＫ２が接続されている。
【００６８】
また、ラッチ回路ＬＡＴ３２〜ＬＡＴ３９には、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７と、出力ポインタＯＰを構成するポインタ信号ＯＰ０〜ＯＰ７がそれぞれ供給される。
【００６９】
図１５は、ラッチ回路ＬＡＴ３２の回路図である。
【００７０】
図１５に示すように、ラッチ回路ＬＡＴ３２は、循環接続されたインバータ回路ＩＶ８，ＩＶ９からなるラッチ部Ｌを備える。また、入力ノードＮｉとラッチ部Ｌとの間にはインバータ回路ＩＶ１０が挿入され、ラッチ部Ｌと出力ノードＮｏの間にはインバータ回路ＩＶ１１が挿入されている。
【００７１】
ここで、インバータ回路ＩＶ９〜ＩＶ１１はトライステート型である。インバータ回路ＩＶ９はポインタ信号ＩＰ０がローレベルである場合に活性化され、ハイレベルである場合に非活性化される。インバータ回路ＩＶ１０はポインタ信号ＩＰ０がハイレベルである場合に活性化され、ローレベルである場合に非活性化される。インバータ回路ＩＶ１１はポインタ信号ＯＰ０がハイレベルである場合に活性化され、ローレベルである場合に非活性化される。
【００７２】
かかる構成により、ラッチ回路ＬＡＴ３２は、ポインタ信号ＩＰ０がハイレベルである場合に入力ノードＮｉに供給された終端制御信号ＯＤＴｉをラッチするとともに、ラッチした終端制御信号ＯＤＴｉをポインタ信号ＯＰ０がハイレベルである場合に出力ノードＮｏから出力する。このため、ポインタ信号ＩＰ０とポインタ信号ＯＰ０の位相差分だけ終端制御信号ＯＤＴｉを遅延させ、終端制御信号ＯＤＴｆとして出力することができる。
【００７３】
ＦＩＦＯ回路１２０に含まれる他のラッチ回路ＬＡＴ３３〜ＬＡＴ３９についても、入力ポインタＩＰとしてポインタ信号ＩＰ０の代わりにそれぞれポインタ信号ＩＰ１〜ＩＰ７が用いられ、出力ポインタＯＰとしてポインタ信号ＯＰ０の代わりにそれぞれポインタ信号ＯＰ１〜ＯＰ７が用いられる他は、図１５に示したラッチ回路ＬＡＴ３２と同じ回路構成を有している。
【００７４】
出力ポインタＯＰを構成するポインタ信号ＯＰ０〜ＯＰ７は、出力ポインタ生成回路１６０によって生成される。
【００７５】
図１６は、出力ポインタ生成回路１６０の回路図である。
【００７６】
図１６に示すように、出力ポインタ生成回路１６０は、８個のクロックセレクタＣＳ０〜ＣＳ７によって構成される。各クロックセレクタＣＳ０〜ＣＳ７には、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７と選択信号ＳＥＬ０〜ＳＥＬ７が入力され、これらに基づいてそれぞれポインタ信号ＯＰ０〜ＯＰ７を出力する。
【００７７】
ここで、図１６に示すポインタ信号ＩＰ０〜ＩＰ７と選択信号ＳＥＬ０〜ＳＥＬ７は、それぞれ対応する順序で表示している。つまり、クロックセレクタＣＳ０においてはポインタ信号ＩＰ０〜ＩＰ７と選択信号ＳＥＬ０〜ＳＥＬ７がそれぞれ対応する一方、クロックセレクタＣＳ１においてはポインタ信号ＩＰ０〜ＩＰ７と選択信号ＳＥＬ１〜ＳＥＬ７，ＳＥＬ０がそれぞれ対応する。このように、各クロックセレクタＣＳ０〜ＣＳ７には互いに同じ信号群が入力されるものの、ポインタ信号と選択信号の対応関係が互いに相違している。
【００７８】
図１７は、クロックセレクタＣＳ０の回路図である。
【００７９】
図１７に示すように、クロックセレクタＣＳ０は、ポインタ信号ＩＰｉ（ｉ＝０〜７）と選択信号ＳＥＬｉを受ける８個のＮＡＮＤゲート回路Ｇ０〜Ｇ７を備えている。これらＮＡＮＤゲート回路Ｇ０〜Ｇ７の出力信号は、ＮＡＮＤゲート回路Ｇ８，Ｇ９を介してＯＲゲート回路Ｇ１０に供給される。かかる構成により、ＮＡＮＤゲート回路Ｇ０〜Ｇ７のいずれかにおいて２つの入力が両方ともハイレベルになると、ポインタ信号ＯＰ０がハイレベルとなる。例えば、選択信号ＳＥＬ３がハイレベルである場合は、ＮＡＮＤゲート回路Ｇ３が選択されるため、ポインタ信号ＩＰ３に連動してポインタ信号ＯＰ０がハイレベルとなる。
【００８０】
他のクロックセレクタＣＳ１〜ＣＳ７についても、ＮＡＮＤゲート回路Ｇ０〜Ｇ７に入力される選択信号ＳＥＬ０〜ＳＥＬ７の順序が異なる他は、図１７に示したクロックセレクタＣＳ０と同じ回路構成を有している。一般化すると、クロックセレクタＣＳｉにおいては、ポインタ信号ＩＰｉと選択信号ＳＥＬｉ＋１が同じＮＡＮＤゲート回路に入力される。
【００８１】
かかる構成により、出力ポインタ生成回路１６０は、選択信号ＳＥＬ０〜ＳＥＬ７のいずれがハイレベルであるかによって、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７と、出力ポインタＯＰを構成するポインタ信号ＯＰ０〜ＯＰ７との対応関係を切り替えることができる。
【００８２】
図１８は、出力ポインタ生成回路１６０の動作を説明するためのタイミング図である。
【００８３】
図１８に示す例では、選択信号ＳＥＬ３がハイレベルに活性化しており、このため入力ポインタＩＰを構成するポインタＩＰ３が活性化すると、出力ポインタＯＰを構成するポインタＯＰ０が活性化する。これにより、入力ポインタＩＰと出力ポインタＯＰの差分は３クロックサイクルとなる。
【００８４】
図１９は、ＦＩＦＯ回路１２０の動作を説明するためのタイミング図である。
【００８５】
図１９に示す例においても選択信号ＳＥＬ３がハイレベルに活性化しており、入力ポインタＩＰと出力ポインタＯＰの差分は３クロックサイクルである。また、ＦＩＦＯ回路１２０に入力される終端制御信号ＯＤＴｉは、内部クロック信号ＰＣＬＫのエッジ＃０〜＃３に同期した期間においてローレベル、内部クロック信号ＰＣＬＫのエッジ＃４〜＃７に同期した期間においてハイレベルであり、このパターンが８クロックサイクルごとに繰り返されている。
【００８６】
この場合、内部クロック信号ＰＣＬＫのエッジ＃４〜＃７に同期した終端制御信号ＯＤＴｉは、それぞれポインタ信号ＩＰ４〜ＩＰ７に同期してラッチ回路ＬＡＴ３６〜ＬＡＴ３９にラッチされる。そして、ラッチ回路ＬＡＴ３６〜ＬＡＴ３９にラッチされた終端制御信号ＯＤＴｉは、３クロックサイクルが経過した後、終端制御信号ＯＤＴｆとして出力される。これにより、入力ポインタＩＰと出力ポインタＯＰの差分である３クロックサイクルの遅延が終端制御信号ＯＤＴｉに与えられ、これによって終端制御信号ＯＤＴｆを生成することができる。
【００８７】
ＦＩＦＯ回路１２０による遅延量は、選択信号ＳＥＬ０〜ＳＥＬ７に応じ、０〜７クロックサイクルの範囲において１クロックサイクルピッチで切り替えることができる。このように、第２のカウンタ回路を構成するＦＩＦＯ回路１２０についても、シフトレジスタを用いた一般的なカウンタではなく、ポイントシフト型ＦＩＦＯ回路によって構成されていることから、消費電流を低減することができる。また、終端制御信号ＯＤＴについては、図１９に示した例のように、８クロックサイクルで繰り返し同じパターンが入力されることがあり、この場合には、８個のラッチ回路ＬＡＴ３２〜ＬＡＴ３９のラッチデータが変化しない。このため、所定のパターンを持った終端制御信号ＯＤＴが繰り返し入力される場合であっても、ラッチデータの変化に伴う充放電電流が発生せず、消費電流を削減することが可能となる。
【００８８】
以上が第１の実施形態によるレイテンシカウンタ１００ａの回路構成及びその動作である。このように、本実施形態によるレイテンシカウンタ１００ａは、遅延量の切り替えピッチが８クロックサイクルである第１のカウンタ回路（ＦＩＦＯ回路１１１〜１１４）と、遅延量の切り替えピッチが１クロックサイクルである第２のカウンタ回路（ＦＩＦＯ回路１２０）とが直列に接続された構成を有しているため、レイテンシの設定可能範囲を１クロックサイクル単位で幅広く確保することができる。具体的には、レイテンシを０〜４０の範囲において１クロックサイクル単位で任意に設定することができる。
【００８９】
そして、第１のカウンタ回路は、８クロックサイクルの遅延を有する４つのＦＩＦＯ回路１１１〜１１４によって構成され、使用しないＦＩＦＯ回路１１１〜１１４についてはバイパスされることから、消費電流を抑制することが可能となる。しかも、ＦＩＦＯ回路１１１〜１１４，１２０はポイントシフト型のＦＩＦＯ回路であることから、シフトレジスタを用いた場合と比べて消費電流を低減することが可能となる。
【００９０】
次に、本発明の第２の実施形態について説明する。
【００９１】
図２０は、第２の実施形態によるレイテンシカウンタ１００ｂの回路図である。
【００９２】
図２０に示すように、第２の実施形態によるレイテンシカウンタ１００ｂは、出力ポインタ生成回路１６０が削除される代わりに、分周回路１５２が追加される点において、図７に示した第１の実施形態によるレイテンシカウンタ１００ａと相違している。その他の点については第１の実施形態によるレイテンシカウンタ１００ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９３】
図２１は、分周回路１５２の回路図である。
【００９４】
図２１に示すように、分周回路１５２は８個のフリップフロップ回路ＦＦ２０〜ＦＦ２７によって構成され、その出力信号は出力ポインタＯＰを構成するポインタ信号ＯＰ０〜ＯＰ７として用いられる。
【００９５】
これらフリップフロップ回路ＦＦ２０〜ＦＦ２７は内部クロック信号ＰＣＬＫに同期してラッチ動作を行う。各フリップフロップ回路ＦＦ２０〜ＦＦ２７の入力ノードには、クロックセレクタＣＳ０〜ＣＳ７の出力信号がそれぞれ供給される。クロックセレクタＣＳ０〜ＣＳ７の回路構成及びその機能については、図１６及び図１７を用いて説明したとおりである。
【００９６】
このような構成を有する分周回路１５２を用いれば、ポインタ信号ＯＰ０〜ＯＰ７が変化するタイミングが内部クロック信号ＰＣＬＫに同期するため、入力ポインタＩＰを構成するポインタ信号ＩＰ０〜ＩＰ７と、出力ポインタＯＰを構成するポインタ信号ＯＰ０〜ＯＰ７とのスキューを低減することが可能となる。
【００９７】
これにより、第１の実施形態に比べて、より高速なクロック信号を使用した場合であっても、正しくレイテンシのカウントを行うことが可能となる。
【００９８】
次に、本発明の第３の実施形態について説明する。
【００９９】
図２２は、第３の実施形態によるレイテンシカウンタ１００ｃの回路図である。
【０１００】
図２２に示すように、第３の実施形態によるレイテンシカウンタ１００ｂは、ＦＩＦＯ回路１２０の代わりにシフト回路１２１が用いられる点において、図７に示した第１の実施形態によるレイテンシカウンタ１００ａと相違している。これに伴い、出力ポインタ生成回路１６０は削除されている。さらに、本実施形態においては、分周回路１５１に選択信号ＳＥＬＵ８が入力されており、これがローレベルである場合には分周回路１５１の動作が停止する。その他の点については第１の実施形態によるレイテンシカウンタ１００ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０１】
図２３は、シフト回路１２１の回路図である。
【０１０２】
図２３に示すように、シフト回路１２１は、縦続接続された８個のフリップフロップ回路ＦＦ３２〜ＦＦ３９からなるシフトレジスタＳＬと、シフトレジスタＳＬに終端制御信号ＯＤＴｉを供給するセレクタＳＥＬとを備えている。セレクタＳＥＬは、選択信号ＳＥＬ０〜ＳＥＬ７に基づき、終端制御信号ＯＤＴｉをフリップフロップ回路ＦＦ３２〜ＦＦ３９のいずれかの入力ノードＳ３２〜Ｓ３９に供給する。これにより、終端制御信号ＯＤＴｉが通過するシフトレジスタＳＬの段数が可変となるため、任意のレイテンシをカウントすることができる。
【０１０３】
かかる構成により、シフト回路１２１による遅延量は、０〜７クロックサイクルの範囲において、１クロックサイクルピッチで切り替えることができる。但し、シフト回路１２１はシフトレジスタを用いているため、使用するフリップフロップ回路の段数（シフト量）が増えるにつれて消費電流も増大する。
【０１０４】
しかしながら、本実施形態では、選択信号ＳＥＬＵ８がローレベルである場合、つまり、レイテンシカウンタ１００ｃによるレイテンシのカウント数が７以下である場合には、分周回路１５１の動作が停止するため、分周回路１５１による消費電流を削減することができる。
【０１０５】
次に、本発明の第４の実施形態について説明する。
【０１０６】
図２４は、第４の実施形態によるレイテンシカウンタ１００ｄの回路図である。
【０１０７】
図２４に示すように、第４の実施形態によるレイテンシカウンタ１００ｂは、ＦＩＦＯ回路１２０の代わりにシフト回路１２２が用いられるとともに、第１のカウンタ回路にＦＩＦＯ回路１１５及びこれを制御する合成回路１７０が追加され、さらに、セレクタ１３５及びこれを制御するＮＯＲゲート回路Ｇ１１が追加されている点において、図７に示した第１の実施形態によるレイテンシカウンタ１００ａと相違している。その他の点については第１の実施形態によるレイテンシカウンタ１００ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０８】
ＦＩＦＯ回路１１５は、セレクタ１３４から出力される終端制御信号ＯＤＴｉに４クロックサイクルの遅延を与える。ＦＩＦＯ回路１１５から出力される終端制御信号ＯＤＴｉは、セレクタ１３５を介してシフト回路１２２に供給される。
【０１０９】
図２５は、ＦＩＦＯ回路１１５及び合成回路１７０の回路図である。
【０１１０】
図２５に示すように、ＦＩＦＯ回路１１５は、並列接続された４個のラッチ回路ＬＡＴ３２〜ＬＡＴ３５によって構成されている。これら４個のラッチ回路ＬＡＴ３２〜ＬＡＴ３５の入力ノードは共通接続されて終端制御信号ＯＤＴｉ（ｉｎ）が入力され、４個のラッチ回路ＬＡＴ３２〜ＬＡＴ３５の出力ノードは共通接続されて終端制御信号ＯＤＴｉ（ｏｕｔ）を出力する。ラッチ回路ＬＡＴ３２〜ＬＡＴ３５の出力ノードには、出力信号のレベルを保持するレベルキーパＬＫ３が接続されている。
【０１１１】
また、ラッチ回路ＬＡＴ３２〜ＬＡＴ３５には、入力ポインタＩＰに基づき生成されたポインタ信号ＩＰ０４，ＩＰ１５，ＩＰ２６，ＩＰ３７がそれぞれ供給される。ＦＩＦＯ回路１１５においても、入力ポインタと出力ポインタは兼用である。ポインタ信号ＩＰ０４，ＩＰ１５，ＩＰ２６，ＩＰ３７は、図２５に示す合成回路１７０によって生成される。合成回路１７０は、ポインタ信号ＩＰ０とＩＰ４、ＩＰ１とＩＰ５、ＩＰ２とＩＰ６、ＩＰ３とＩＰ７を合成するＯＲゲート回路からなる。これにより、ポインタ信号ＩＰ０４，ＩＰ１５，ＩＰ２６及びＩＰ３７は、互いに異なる位相を有し、且つ、４クロックサイクルごとに活性化することになる。
【０１１２】
かかる構成により、ＦＩＦＯ回路１１５は、セレクタ１３４から出力される終端制御信号ＯＤＴｉに４クロックサイクルの遅延を与えることができる。
【０１１３】
図２６は、シフト回路１２２の回路図である。
【０１１４】
図２６に示すように、シフト回路１２２は、縦続接続された４個のフリップフロップ回路ＦＦ３６〜ＦＦ３９からなるシフトレジスタＳＬと、シフトレジスタＳＬに終端制御信号ＯＤＴｉを供給するセレクタＳＥＬとを備えている。セレクタＳＥＬは、選択信号ＳＥＬ０〜ＳＥＬ７に基づき、終端制御信号ＯＤＴｉをフリップフロップ回路ＦＦ３６〜ＦＦ３９のいずれかの入力ノードＳ３６〜Ｓ３９に供給する。これにより、終端制御信号ＯＤＴｉが通過するシフトレジスタＳＬの段数が可変となるため、任意のレイテンシをカウントすることができる。
【０１１５】
かかる構成により、シフト回路１２２による遅延量は、０〜３クロックサイクルの範囲において、１クロックサイクルピッチで切り替えることができる。シフト回路１２２はシフトレジスタＳＬを用いているため、使用するフリップフロップ回路の段数（シフト量）が増えるにつれて消費電流も増大するが、本実施形態において使用するシフト回路１２２は、使用するフリップフロップ回路の段数が最大で４段であることから、消費電流がそれほど増大することはない。
【０１１６】
図２４に示すように、本実施形態においては選択信号ＳＥＬ０〜ＳＥＬ３がＮＯＲゲート回路Ｇ１１に入力され、その出力信号によってセレクタ１３５が制御される。セレクタ１３５は、ＮＯＲゲート回路Ｇ１１の出力信号がハイレベルであれば入力ノードａを選択し、ローレベルである場合には入力ノードｂを選択する。
【０１１７】
これにより、図８に示した減算器１４２の下位桁の値が「０」〜「３」のいずれかである場合には、セレクタ１３５は入力ノードｂを選択するため、ＦＩＦＯ回路１１５はバイパスされる。一方、減算器１４２の下位桁の値が「４」〜「７」のいずれかである場合には、セレクタ１３５は入力ノードａを選択するため、終端制御信号ＯＤＴｉはＦＩＦＯ回路１１５を通過する。
【０１１８】
例えば、レイテンシカウンタ１００ｄによるレイテンシのカウント数が「１５」であれば、終端制御信号ＯＤＴｉは、ＦＩＦＯ回路１１４，１１５を通過することによって１２クロックサイクル（＝８＋４）の遅延が与えられた後、シフト回路１２２によって３クロックサイクルの遅延が追加される。このように、本実施形態においては、ＦＩＦＯ回路１１５を用いることにより、シフト回路１２２を構成するシフトレジスタの段数が削減されていることから、シフトレジスタによって発生する消費電流を抑えることが可能となる。
【０１１９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２０】
例えば、上記実施形態では、終端制御信号ＯＤＴｉを遅延させるレイテンシカウンタを例に説明したが。本発明の適用対象がこれに限定されるものではなく、クロック信号に同期して任意の制御信号を遅延させる半導体装置に広く適用することが可能である。
【０１２１】
また、第１のカウンタ回路と第２のカウンタ回路の接続順序については上記の実施形態に限定されず、逆であっても構わない。
【符号の説明】
【０１２２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１７      データ入出力回路
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１    電源端子
３２      データマスク端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５０      ロウコントロール回路
５１      アドレスバッファ
５２      リフレッシュカウンタ
６０      カラムコントロール回路
６１      アドレスバッファ
６２      バーストカウンタ
７１，７２    ディレイライン
７３      ＤＬＬ制御回路
８１      クロックレシーバ
８２      ＯＤＴレシーバ
８３      ラッチ回路
８４      ＯＤＴドライバ
１００，１００ａ〜１００ｄ，１００Ｘ    レイテンシカウンタ
１１１〜１１５，１２０    ＦＩＦＯ回路
１２１，１２２    シフト回路
１３１〜１３５    セレクタ
１４０    シフト量デコーダ
１４１    加算器
１４２    減算器
１４３    デコーダ
１５１，１５２    分周回路
１６０    出力ポインタ生成回路
１７０    合成回路
ＢＬ      ビット線
ＣＳ０〜ＣＳ７    クロックセレクタ
ＦＦ０〜ＦＦ３９    フリップフロップ回路
Ｇ０〜Ｇ１１    ゲート回路
ＩＶ１〜ＩＶ１１    インバータ回路
Ｌ        ラッチ部
ＬＡＴ０〜ＬＡＴ７，ＬＡＴ３２〜ＬＡＴ３９    ラッチ回路
Ｌｉ      入力ラッチ部
ＬＫ１〜ＬＫ３    レベルキーパ
Ｌｏ      出力ラッチ部
ＭＣ      メモリセル
Ｎｉ      入力ノード
Ｎｏ      出力ノード
Ｓ０〜Ｓ３９    入力ノード
ＳＡ      センスアンプ
ＳＥＬ    セレクタ
ＳＬ      シフトレジスタ
ＷＬ      ワード線
【図１】
2015185200.tif 000003
【図２】
2015185200.tif 000004
【図３】
2015185200.tif 000005
【図４】
2015185200.tif 000006
【図５】
2015185200.tif 000007
【図６】
2015185200.tif 000008
【図７】
2015185200.tif 000009
【図８】
2015185200.tif 000010
【図９】
2015185200.tif 000011
【図１０】
2015185200.tif 000012
【図１１】
2015185200.tif 000013
【図１２】
2015185200.tif 000014
【図１３】
2015185200.tif 000015
【図１４】
2015185200.tif 000016
【図１５】
2015185200.tif 000017
【図１６】
2015185200.tif 000018
【図１７】
2015185200.tif 000019
【図１８】
2015185200.tif 000020
【図１９】
2015185200.tif 000021
【図２０】
2015185200.tif 000022
【図２１】
2015185200.tif 000023
【図２２】
2015185200.tif 000024
【図２３】
2015185200.tif 000025
【図２４】
2015185200.tif 000026
【図２５】
2015185200.tif 000027
【図２６】
2015185200.tif 000028