(57)【要約】【課題】低周波発振と高周波発振とを共に抑制することができる高周波半導体装置を提供すること。【解決手段】実施形態に係る高周波半導体装置は、並列に配置された複数のユニットＦＥＴ、入力分配・整合回路、出力合成・整合回路、および低周波発振抑制回路、を具備する。前記入力分配・整合回路は、前記複数のユニットＦＥＴに接続され、かつ複数に分割された出力端部、および入力端部、を有し、前記入力端部の中心軸に対して左右対称形状である。前記出力合成・整合回路は、前記複数のユニットＦＥＴに接続され、かつ複数に分割された入力端部、および出力端部、を有し、前記出力端部の中心軸に対して左右対称形状である。前記低周波発振抑制回路は、前記入力分配・整合回路の前記入力端部および前記出力合成・整合回路の前記出力端部、のうち、少なくともいずれか一方に接続される。【選択図】図３
2015195274.tif 000002
【特許請求の範囲】
【請求項１】
並列に配置された複数のユニットＦＥＴと、
これらのユニットＦＥＴに接続され、かつ複数に分割された出力端部、および入力端部、を有し、前記入力端部の中心軸に対して左右対称形状である入力分配・整合回路と、
前記複数のユニットＦＥＴに接続され、かつ複数に分割された入力端部、および出力端部、を有し、前記出力端部の中心軸に対して左右対称形状である出力合成・整合回路と、
前記入力分配・整合回路の前記入力端部および前記出力合成・整合回路の前記出力端部、のうち、少なくともいずれか一方に接続される低周波発振抑制回路と、
を具備する高周波半導体装置。
【請求項２】
前記低周波発振抑制回路を複数有し、
これらの低周波発振抑制回路は、前記入力分配・整合回路の前記入力端部および前記出力合成・整合回路の前記出力端部に接続される請求項１に記載の高周波半導体装置。
【請求項３】
前記低周波発振抑制回路は、ワイヤー、チップキャパシタ、およびチップ抵抗が直列に接続されたものである請求項１または２に記載の高周波半導体装置。
【請求項４】
前記入力分配・整合回路の前記複数に分割された出力端部の間、および前記出力合成・整合回路の前記複数に分割された入力端部の間、にはそれぞれ、抵抗体が設けられている請求項１乃至３のいずれかに記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置に関する。
【背景技術】
【０００２】
例えば複数の電界効果トランジスタ（ＦＥＴ）が並列に配列された従来の高周波半導体装置において、複数のユニットＦＥＴの入力側には入力分配・整合回路が配置されており、複数のユニットＦＥＴの出力側には出力合成・整合回路が配置されている。このような従来の高周波半導体装置は高い周波数から低い周波数まで利得をもつので、様々な周波数で発振する可能性がある。
【０００３】
そこで、従来の高周波半導体装置において、例えばＧＨｚオーダーの高周波発振を抑制するために、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部は、いくつかのユニットＦＥＴごとに分割されており、分割されたこれらの出力端部間および入力端部間には、分割された出力端部間および分割された入力端部を接続する抵抗（いわゆるアイソレーション抵抗、もしくはバランス抵抗と呼ばれる）が設けられている。
【０００４】
さらに、従来の高周波半導体装置において、並列に配列された複数のユニットＦＥＴのうち、両側に配置されるユニットＦＥＴにはそれぞれ、この高周波半導体装置に生ずる例えばＭＨｚオーダーの低周波発振を抑制するために、インダクタＬ、抵抗Ｒ、キャパシタＣが直列に接続された低周波発振抑制回路が接続されている。
【０００５】
しかし、上述の従来の高周波半導体装置は、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部をそれぞれ分割し、分割された出力端部間および分割された入力端部をアイソレーション抵抗で接続しているため、並列に配列された複数のユニットＦＥＴのうち中央近傍に配置されるユニットＦＥＴと、低周波発振抑制回路と、の間には、アイソレーション抵抗が複数設けられることなる。従って、中央近傍に配置されるユニットＦＥＴと低周波発振抑制回路との間には抵抗が介在し、中央近傍に配置されるユニットＦＥＴからみて、低周波発振抑制回路は、実質的に接続されていない状態となる。これにより、少なくとも両端部に配置されるユニットＦＥＴには低周波発振抑制回路が作用するものの、それより内側のユニットＦＥＴほど低周波発振抑制回路が作用し難くなり、中央近傍に配置されるユニットＦＥＴには低周波発振抑制回路が作用せず、低周波発振を抑制することが困難となる、という問題がある。
【０００６】
この問題を解消するために、複数のユニットＦＥＴを、分割されない一つの出力端部を有する入力分配・整合回路、および分割されない一つの入力端部を有する出力合成・整合回路、に共通に接続させると、高周波発振を抑制することが困難となる、という問題がある。
【０００７】
すなわち、従来の高周波半導体装置においては、低周波発振と高周波発振とを共に抑制することは困難であるという問題がある。
【０００８】
なお、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部をそれぞれ分割し、分岐したユニットＦＥＴごとにそれぞれ低周波発振抑制回路を接続すれば、低周波発振と高周波発振とを共に抑制することは可能であるが、高周波半導体装置が極めて大型化するため、現実的な解決手段とはならない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−２５４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施形態は、低周波発振と高周波発振とを共に抑制することができる高周波半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
実施形態に係る高周波半導体装置は、並列に配置された複数のユニットＦＥＴ、入力分配・整合回路、出力合成・整合回路、および低周波発振抑制回路、を具備する。前記入力分配・整合回路は、入力端部、および前記複数のユニットＦＥＴに接続され、かつ複数に分割された出力端部、を有し、前記入力端部の中心軸に対して左右対称形状である。前記出力合成・整合回路は、出力端部、および前記複数のユニットＦＥＴに接続され、かつ複数に分割された入力端部、を有し、前記出力端部の中心軸に対して左右対称形状である。前記低周波発振抑制回路は、前記入力分配・整合回路の前記入力端部および前記出力合成・整合回路の前記出力端部、のうち、少なくともいずれか一方に接続される。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る高周波半導体装置を模式的に示す斜視図である。
【図２】実施形態に係る高周波半導体装置を模式的に示す上面図である。
【図３】実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。
【図４】実施形態に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す上面図である。
【図５】低周波発振抑制回路の構成を示す斜視図である。
【図６】第１の変形例に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。
【図７】第２の変形例に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。
【発明を実施するための形態】
【００１３】
図１は、実施形態に係る高周波半導体装置を模式的に示す斜視図であり、図２は、実施形態に係る高周波半導体装置を模式的に示す上面図である。図１および図２に示すように、実施形態に係る高周波半導体装置１０において、高周波半導体パッケージ１１内には、高周波電力増幅器として、例えば複数の電界効果トランジスタ（ユニットＦＥＴ）が並列に配列されたＦＥＴチップ１２が複数、並列に配置されている。そして、複数のＦＥＴチップ１２の入力側には入力分配・整合回路１３が設けられており、複数のＦＥＴチップ１２の出力側には出力合成・整合回路１４が設けられている。
【００１４】
入力分配・整合回路１３の入力端部は、高周波半導体パッケージ１１が有する、入力リード線１５に接続された入力パターン１６と、パッケージ１１の内部において接続導体１７によって接続されている。入力分配・整合回路１３の分割された複数の出力端部は、複数のＦＥＴチップ１２と、接続導体１８によって接続されている。
【００１５】
同様に、出力合成・整合回路１４の出力端部は、高周波半導体パッケージ１１が有する、出力リード線１９に接続された出力パターン２０と、パッケージ１１の内部において接続導体２１によって接続されている。出力合成・整合回路１４の分割された複数の入力端部は、複数のＦＥＴチップ１２と、接続導体２２によって接続されている。
【００１６】
図３は、実施形態に係る高周波半導体装置１０の高周波半導体パッケージ１１内の構成を模式的に示す上面図である。また、図４は、実施形態に係る高周波半導体装置１０の高周波半導体パッケージ１１内の一部構成を拡大して示す上面図である。図３に示すように、ＦＥＴチップ１２は、複数のユニットＦＥＴ２３が例えば半導体基板２４上に並列に配列形成されたものである。
【００１７】
図３および図４に示すように、ＦＥＴチップ１２の入力側に設けられる入力分配・整合回路１３は、絶縁基板２５の表面上に分配線路２６が形成された分配回路５１、および複数のＦＥＴチップ１２内に設けられるいくつかのユニットＦＥＴ２３ごとに分割され、並列に配列される複数のキャパシタ２７、を有する。
【００１８】
分配回路５１の分配線路２６は、入力側から出力側に向かって２分岐を繰り返すマイクロストリップ線路であり、入力端部の中心軸Ｏｉｎを中心に左右対称な形状となっている。なお、本実施形態において、分配線路２６の入力端部とは、図３および図４において示されるように、入力側の端部から分岐直前に至る領域Ｒｉｎを意味する。
【００１９】
また、分配線路２６の出力端部は複数に分割されており、分割された複数の出力端部間には抵抗体２８が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、分割された複数の出力端部の各々に入力される高周波の位相が異なり、これによって出力端部間において電圧差が生じても、この電圧差を吸収することができる。
【００２０】
なお、抵抗体２８の長さ等は限定されず、分配線路２６の分割された複数の出力端部間が抵抗体２８によって接続されていればよい。
【００２１】
複数のキャパシタ２７は、誘電体基板２９の表面上に列状に配列形成された複数の上部電極３０、および誘電体基板２９の裏面上に一様に形成された下部電極（図示せず）、によって構成されたものである。
【００２２】
また、誘電体基板２９の表面上において、複数の上部電極３０は互いに離間して配列されており、互いに離間した複数の上部電極３０の間には抵抗体３１が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、互いに離間する複数の上部電極３０の各々に入力される高周波の位相が異なり、これによって上部電極３０間において電圧差が生じても、この電圧差を吸収することができる。
【００２３】
なお、抵抗体３１の長さ等についても限定されず、上部電極３０間が抵抗体３１によって接続されていればよい。
【００２４】
このような複数のキャパシタ２７と、上述の分配線路２６とは、分配線路２６の分割された複数の出力端部と、複数のキャパシタ２７の複数の上部電極３０と、が複数の接続導体３２によって接続されることによって、電気的に接続されている。
【００２５】
以上に説明した入力分配・整合回路１３は、分配線路２６の入力端部Ｒｉｎが入力分配・整合回路１３の入力端部となり、列状に配列された複数のキャパシタ２７の上部電極３０が入力分配・整合回路１３の分割された複数の出力端部となるものである。従って、入力分配・整合回路１３の入力端部となる分配線路２６の入力端部Ｒｉｎは、入力リード線１５に接続された入力パターン１６と、接続導体１７によって接続される（図２）。そして、入力分配・整合回路１３の分岐された複数の出力端部となる複数のキャパシタ２７の複数の上部電極３０は、複数のＦＥＴチップ１２（複数のユニットＦＥＴ２３のゲート端子）と、接続導体１８によって接続される（図２および図３）。
【００２６】
図３および図４に示すように、このような入力分配・整合回路１３の入力端部、すなわち分配線路２６の入力端部Ｒｉｎには、低周波発振抑制回路３３として、インダクタＬ、キャパシタＣ、および抵抗Ｒ、が直列に接続されている。低周波発振抑制回路３３は、インダクタＬのインダクタンスおよびキャパシタＣのキャパシタンスを調整することによって選択される周波数帯の発振を抵抗Ｒにおいて減衰させるものであり、インダクタＬおよびキャパシタＣは、例えばＭＨｚオーダーの周波数帯のｅｖｅｎモード発振（低周波発振）を抑制することができるように選定されている。
【００２７】
ここで図５に示すように、低周波発振抑制回路３３のインダクタＬは、所定のインダクタンスを有するワイヤー３４、キャパシタＣは、チップキャパシタ３５、抵抗Ｒは、チップ抵抗３６、によって構成される。例えばこのような低周波発振回路３３は、図３および図４に示すように、ワイヤー３４の一端が分配線路２６の入力端部Ｒｉｎの中心軸Ｏｉｎ上において分配線路２６の入力端部Ｒｉｎに接続されるように設けられている。
【００２８】
このように低周波発振抑制回路３３を設けた場合、図４において点線Ｌで示すように、低周波発振抑制回路３３からＦＥＴチップ１２内の各々のユニットＦＥＴ２３までの距離を実質的に全て等しくすることができるとともに、抵抗が介在しない。したがって、低周波発振抑制回路３３は、全てのユニットＦＥＴ２３に対して等しく作用する。
【００２９】
図３を参照する。ＦＥＴチップ１２の出力側に設けられる出力合成・整合回路１４は、絶縁基板３７の表面上に合流線路３８が形成された合流回路５２、および複数のＦＥＴチップ１２内に設けられるいくつかのユニットＦＥＴ２３ごとに分割され、並列に配列される複数のキャパシタ３９、を有する。
【００３０】
合流線路３８は、入力側から出力側に向かってマイクロストリップ線路を２本ずつ合流させることを繰り返すマイクロストリップ線路であり、出力端部の中心軸Ｏｏｕｔを中心に左右対称な形状となっている。なお、本実施形態において、合流線路３８の出力端部とは、出力側の端部から分岐直前に至る領域Ｒｏｕｔを意味する。
【００３１】
また、合流線路３８の入力端部は複数に分割されており、分割された複数の入力端部間には抵抗体４０が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、分岐された複数の入力端部の各々に入力される高周波の位相が異なり、これによって入力端部間において電圧差が生じても、この電圧差を吸収することができる。
【００３２】
なお、抵抗体４０の長さ等は限定されず、合流線路３８の分岐されている複数の入力端部間が抵抗体４０によって接続されていればよい。
【００３３】
複数のキャパシタ３９は、入力分配・整合回路１３の複数のキャパシタ２７と同様の構成であり、誘電体基板４１の表面上に列状に配列形成された複数の上部電極４２、および誘電体基板４１の裏面上に一様に形成された下部電極（図示せず）、によって構成されたものである。
【００３４】
また、誘電体基板４１の表面上において、複数の上部電極４２は互いに離間して配列されており、互いに離間した複数の上部電極４２の間には抵抗体４３が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、互いに離間する複数の上部電極４３の各々に入力される高周波の位相が異なり、これによって上部電極４２間において電圧差が生じても、この電圧差を吸収することができる。
【００３５】
なお、抵抗体４３の長さ等についても限定されず、上部電極４２間が抵抗体４３によって接続されていればよい。
【００３６】
このような複数のキャパシタ３９と、上述の合流線路３８とは、複数のキャパシタ３９の複数の上部電極４２と、合流線路３８の分割されている複数の入力端部と、が複数の接続導体４４によって接続されることによって、電気的に接続されている。
【００３７】
以上に説明した出力合成・整合回路１４は、複数のキャパシタ３９の上部電極４２が出力合成・整合回路１４の分割された複数の入力端部となり、合流線路３８の出力端部Ｒｏｕｔが出力合成・整合回路１４の出力端部となるものである。従って、出力合成・整合回路１４の出力端部となる合流線路３８の出力端部Ｒｏｕｔは、出力リード１９に接続された出力パターン２０と、接続導体２１によって接続される（図２）。そして、出力合成・整合回路１４の分割された複数の入力端部となる複数のキャパシタ３９の上部電極４２は、複数のＦＥＴチップ１２（複数のユニットＦＥＴ２３のドレイン端子）と、接続導体２２によって接続される（図２および図３）。
【００３８】
なお、以上の説明において、接続導体１７、１８、２１、２２、３２、４４は、例えば金等からなるワイヤーであり、抵抗体２８、３１、４０、４３は、例えばタンタルナイトライド、またはニクロム等からなるものである。
【００３９】
以上に説明したように、本実施形態に係る高周波半導体装置１０によれば、入力分配・整合回路１３の出力端部が複数に分割されているとともに、出力合成・整合回路１４の入力端部が複数に分割されている。そして、分割された複数の出力端部間、および分割された複数の入力端部間には、抵抗体３１、４３が設けられている。従って、高周波発振を抑制することができる。
【００４０】
さらに、低周波発振抑制回路３３は、インダクタＬとなるワイヤー３４の一端が分配線路２６の入力端部Ｒｉｎの中心軸Ｏｉｎ上において分配線路２６の入力端部Ｒｉｎに接続されるように設けられている。したがって、低周波発振抑制回路３３と複数のＦＥＴ２３との距離を全て等しくすることができる。この結果、全てのユニットＦＥＴ２３に対して低周波発振抑制回路３３を等しく作用させることができ、低周波発振を抑制することができる。
【００４１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４２】
例えば、低周波発振抑制回路の数および接続される位置は、上述の実施形態に限定されない。図６は、第１の変形例に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。図６に示すように、低周波発振抑制回路３３は、入力分配・整合回路１３に接続される他、さらに、他の低周波発振抑制回路４５を出力合成・整合回路１４に接続してもよい。なお、この際、他の低周波発振抑制回路４５は、インダクタＬとなるワイヤー４６の一端が合流線路３８の出力端部Ｒｏｕｔの中心軸Ｏｏｕｔ上において合流線路３８の出力端部Ｒｏｕｔに接続されるように設けられる。
【００４３】
図７は、第２の変形例に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。図７に示すように、出力合成・整合回路１４のみに低周波発振抑制回路４５を設け、入力分配・整合回路１３に接続される低周波発振抑制回路３３を省略してもよい。
【００４４】
また、低周波発振抑制回路３３、４５を構成するキャパシタおよび抵抗は、必ずしもチップキャパシタおよびチップ抵抗でなくてもよい。
【符号の説明】
【００４５】
１０・・・高周波半導体装置
１１・・・高周波半導体パッケージ
１２・・・電界効果トランジスタ（ＦＥＴ）チップ
１３・・・入力分配・整合回路
１４・・・出力合成・整合回路
１５・・・入力リード
１６・・・入力パターン
１７、１８、２１、２２、３２、４４・・・接続導体
１９・・・出力リード
２０・・・出力パターン
２３・・・ユニットＦＥＴ
２４・・・半導体基板
２５、３７・・・絶縁基板
２６・・・分配線路
２７、３９・・・キャパシタ
２８、３１、４０、４３・・・抵抗体
２９、４１・・・誘電体基板
３０、４２・・・上部電極
３３、４５・・・低周波発振抑制回路
３４、４６・・・ワイヤー
３５・・・チップキャパシタ
３６・・・チップ抵抗
３８・・・合流線路
５１・・・分配回路
５２・・・合流回路
【図１】
2015195274.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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