(57)【要約】【課題】基板層数の増加を抑えつつ所望の伝送線路特性を確保できる半導体装置の提供。【解決手段】実施形態の半導体装置では、配線基板上の第２中継端子群に配線パターンで接続されている第１中継端子群に対し電気的に接続された第１、第２のメモリチップ上のメモリ側第１バス端子群と、第２中継端子群に電気的に接続されたコントローラ側第１バス端子群とは、ビット番号が増加する方向を互いに逆向きにして配列されている。配線基板上の第３中継端子群に電気的に接続された第１、第２のメモリチップ上のメモリ側第２バス端子群と、第３中継端子群に電気的に接続されたコントローラ側第２バス端子群とは、ビット番号が増加する方向を互いに同じ向きにして配列されている。第１のメモリチップは配線基板上に設けられ、第２のメモリチップは第１のメモリチップ上に設けられ、コントローラチップは第２のメモリチップ上に設けられている。【選択図】図１
2015176880.tif 000002
【特許請求の範囲】
【請求項１】
第１の辺部と、前記第１の辺部と対向する第２の辺部と、前記第１の辺部側にそれぞれ配列された第１中継端子群及び第２中継端子群と、前記第１中継端子群と前記第２中継端子群とを接続する配線パターンと、前記第２の辺部側に配列された第３中継端子群と、を有する矩形状の配線基板と、
前記第１の辺部側に配置される第３の辺部と、前記第３の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第１中継端子群に電気的に接続されたメモリ側第１バス端子群と、を有する矩形状の第１のメモリチップと、
前記第２の辺部側に配置される第４の辺部と、前記第４の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたメモリ側第２バス端子群と、を有する矩形状の第２のメモリチップと、
前記第１の辺部側に配置される第５の辺部と、前記第５の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第２中継端子群に電気的に接続されたコントローラ側第１バス端子群と、前記第２の辺部側に配置される第６の辺部と、前記第６の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたコントローラ側第２バス端子群と、を有する矩形状のコントローラチップと、を備え、
前記メモリ側第１バス端子群と前記コントローラ側第１バス端子群とは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を互いに逆向きにして配列され、
前記メモリ側第２バス端子群と前記コントローラ側第２バス端子群とは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を互いに同じ向きにして配列され、
前記第１のメモリチップは前記配線基板上に設けられ、
前記第２のメモリチップは前記第１のメモリチップ上に設けられ、
前記コントローラチップは前記第２のメモリチップ上に設けられている、半導体装置。
【請求項２】
前記コントローラ側第１バス端子群と前記コントローラ側第２バス端子群とのうちの少なくとも一方の端子群に対応するビット番号の並び順を、論理的に反転させる論理反転部、
をさらに備えた請求項１記載の半導体装置。
【請求項３】
第１の辺部と、前記第１の辺部と対向する第２の辺部と、前記第１の辺部側にそれぞれ配列された第１中継端子群及び第２中継端子群と、前記第１中継端子群と前記第２中継端子群とを接続する第１の配線パターンと、前記第２の辺部側にそれぞれ配列された第３中継端子群及び第４中継端子群と、前記第３中継端子群と前記第４中継端子群とを接続する第２の配線パターンと、を有する矩形状の配線基板と、
前記第１の辺部側に配置される第３の辺部と、前記第３の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第１中継端子群に電気的に接続されたメモリ側第１バス端子群と、を有する矩形状の第１のメモリチップと、
前記第２の辺部側に配置される第４の辺部と、前記第４の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたメモリ側第２バス端子群と、を有する矩形状の第２のメモリチップと、
前記第１の辺部側に配置される第５の辺部と、前記第５の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第２中継端子群に電気的に接続されたコントローラ側第１バス端子群と、前記第２の辺部側に配置される第６の辺部と、前記第６の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第４中継端子群に電気的に接続されたコントローラ側第２バス端子群と、を有する矩形状のコントローラチップと、
前記コントローラ側第１バス端子群と前記コントローラ側第２バス端子群とのうちの少なくとも一方の端子群に対応するビット番号の並び順を、論理的に反転させる論理反転部と、を備え、
前記メモリ側第１バス端子群と前記コントローラ側第１バス端子群との第１の組、及び前記メモリ側第２バス端子群と前記コントローラ側第２バス端子群との第２の組、を対象として、前記第１及び第２の組の全ての端子群は、ビット番号順に配列され、前記第１の組の端子群同士及び前記第２の組の端子群同士は、ぞれぞれ、ビット番号が増加する方向を互いに同じ向きにして配列され、
前記コントローラチップは前記配線基板上に設けられ、
前記第１のメモリチップは前記コントローラチップ上に設けられ、
前記第２のメモリチップは前記第１のメモリチップ上に設けられている、半導体装置。
【請求項４】
第１の辺部と、前記第１の辺部と対向する第２の辺部と、前記第１の辺部側にそれぞれ配列された第１中継端子群及び第２中継端子群と、前記第１中継端子群と前記第２中継端子群とを接続する第１の配線パターンと、前記第２の辺部側にそれぞれ配列された第３中継端子群及び第４中継端子群と、前記第３中継端子群と前記第４中継端子群とを接続する第２の配線パターンと、を有する矩形状の配線基板と、
前記第１の辺部側に配置される第３の辺部と、前記第３の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第１中継端子群に電気的に接続されたメモリ側第１バス端子群と、を有する矩形状の第１のメモリチップと、
前記第２の辺部側に配置される第４の辺部と、前記第４の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたメモリ側第２バス端子群と、を有する矩形状の第２のメモリチップと、
前記第１の辺部側に配置される第５の辺部と、前記第５の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第２中継端子群に電気的に接続されたコントローラ側第１バス端子群と、前記第２の辺部側に配置される第６の辺部と、前記第６の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第４中継端子群に電気的に接続されたコントローラ側第２バス端子群と、を有する矩形状のコントローラチップと、
前記コントローラ側第１バス端子群と前記コントローラ側第２バス端子群とのうちの少なくとも一方の端子群に対応するビット番号の並び順を、論理的に反転させる論理反転部と、を備え、
前記メモリ側第１バス端子群と前記コントローラ側第１バス端子群との第１の組、及び前記メモリ側第２バス端子群と前記コントローラ側第２バス端子群との第２の組、を対象として、前記第１及び第２の組の全ての端子群は、ビット番号順に配列され、前記第１の組の端子群同士及び前記第２の組の端子群同士は、それぞれ、ビット番号が増加する方向を互いに逆向きにして配列され、
前記コントローラチップと前記第１のメモリチップとは前記配線基板上に設けられ、
前記第２のメモリチップは前記第１のメモリチップ上に設けられている、半導体装置。
【請求項５】
前記第２のメモリチップは、前記第１のメモリチップを前記配線基板の表面に沿った方向に１８０度回転させた状態のものが適用されている、
請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１及び第２のメモリチップは、前記配線基板上にそれぞれ複数個ずつ搭載されている、
請求項１ないし５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリチップとこのメモリチップの動作を制御するコントローラチップとを配線基板上に搭載した半導体装置が知られている。この種の半導体装置は、例えば一種類のコントローラチップと、端子の配列などが違う様々な仕様のメモリチップと、を適宜組み合わせたものを選択的に用いることへのニーズがある。
【０００３】
ところで、このような要求を満足させようとする場合、メモリチップにおける端子の配列の違いが要因となって、メモリチップとコントローラチップとの端子間の接続構造が複雑になるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／０１１４３２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
具体的には、上述したメモリチップとコントローラチップとの端子間を、配線基板を介して三次元的に配線（立体配線）する必要性などが増大し、この結果、配線基板の層数の増加を余儀なくされる可能性がある。さらに、配線基板上の異なる層の配線同士が、三次元的に交差する状況などが増えることも想定され、このような場合、伝送線路特性の悪化が懸念される。
【０００６】
そこで、本発明が解決しようとする課題は、メモリチップとコントローラチップとの合理的な接続によって、基板層数の増加を抑えつつ所望の伝送線路特性を確保できる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施の形態の半導体装置は、配線基板、第１及び第２のメモリチップ、並びにコントローラチップを備えている。配線基板は、矩形状に構成されており、第１の辺部と、前記第１の辺部と対向する第２の辺部と、前記第１の辺部側にそれぞれ配列された第１中継端子群及び第２中継端子群と、前記第１中継端子群と前記第２中継端子群とを接続する配線パターンと、前記第２の辺部側に配列された第３中継端子群と、を有する。第１のメモリチップは、矩形状に構成されており、前記第１の辺部側に配置される第３の辺部と、前記第３の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第１中継端子群に電気的に接続されたメモリ側第１バス端子群と、を有する。第２のメモリチップは、矩形状に構成されており、前記第２の辺部側に配置される第４の辺部と、前記第４の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたメモリ側第２バス端子群と、を有する。コントローラチップは、矩形状に構成されており、前記第１の辺部側に配置される第５の辺部と、前記第５の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第２中継端子群に電気的に接続されたコントローラ側第１バス端子群と、前記第２の辺部側に配置される第６の辺部と、前記第６の辺部に沿って配列されていると共に、ボンディングワイヤを介して前記第３中継端子群に電気的に接続されたコントローラ側第２バス端子群と、を有する。さらに、前記メモリ側第１バス端子群と前記コントローラ側第１バス端子群とは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を互いに逆向きにして配列されている。また、前記メモリ側第２バス端子群と前記コントローラ側第２バス端子群とは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を互いに同じ向きにして配列されている。さらに、第１のメモリチップは、配線基板上に設けられている。また、第２のメモリチップは、第１のメモリチップ上に設けられている。さらに、コントローラチップは、第２のメモリチップ上に設けられている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を平面方向から透視した状態を示す図。
【図２】図１の半導体装置が備える配線基板の配線パターンおよびコントローラチップの端子群のレイアウトを示す図。
【図３】図１の半導体装置を矢視Ａ方向から透視した状態を示す矢視図。
【図４】図１の半導体装置が備えるメモリチップの構成を示す平面図。
【図５】比較例１の半導体装置を平面方向から透視した状態を示す図。
【図６】第２の実施形態に係る半導体装置を平面方向から透視した状態を示す図。
【図７】図６の半導体装置が備える論理反転部によるビット並びの入れ替え有り／無しのイメージを示す図。
【図８】第３の実施形態に係る半導体装置を平面方向から透視した状態を示す図。
【図９】図８の半導体装置が備える配線基板の配線パターンのレイアウトを示す図。
【図１０】図８の半導体装置を矢視Ｂ方向から透視した状態を示す矢視図。
【図１１】比較例２の半導体装置を平面方向から透視した状態を示す図。
【図１２】図１１の半導体装置が備える配線基板の配線パターンのレイアウトを示す図。
【図１３】第４の実施形態に係る半導体装置を平面方向から透視した状態を示す図。
【図１４】図１３の半導体装置が備える配線基板の配線パターンのレイアウトを示す図。
【図１５】図１３の半導体装置を矢視Ｃ方向から透視した状態を示す矢視図。
【図１６】比較例３の半導体装置を平面方向から透視した状態を示す図。
【図１７】図１６の半導体装置が備える配線基板の配線パターンのレイアウトを示す図。
【発明を実施するための形態】
【０００９】
以下、実施の形態を図面に基づき説明する。
＜第１の実施の形態＞
図１〜図３に示すように、本実施形態の半導体装置３０は、配線基板２６と、メモリチップ２１、２２（第１のメモリチップ）と、メモリチップ２３、２４（第２のメモリチップ）と、コントローラチップ２５と、封止樹脂層２８と、半田ボール２７と、を備えた例えばＦＢＧＡ（Fine pitch Ball Grid Array）などの半導体パッケージである。
【００１０】
図１、図２に示すように、配線基板２６は、配線パターンＴ１（第１の配線パターン）を含む複数の配線パターンが、表層や内層に形成された矩形状（長方形）のプリント配線板である。配線基板２６は、互いに対向する一対の短辺の他、一対の長辺として、辺部２６ａ（第１の辺部）と、この辺部２６ａと対向する辺部（第２の辺部）２６ｂと、を有する。配線基板２６の一方の主面（チップの搭載面）には、第１中継端子群７ｄ…３ｄ…０ｄ、第２中継端子群０ｅ…３ｅ…７ｅ、第３中継端子群８ｄ…１１ｄ…１５ｄ、がそれぞれ形成されている。
【００１１】
第１中継端子群７ｄ…３ｄ…０ｄ及び第２中継端子群０ｅ…３ｅ…７ｅは、配線基板２６の辺部２６ａ側にそれぞれ配列されている。複数の配線パターンＴ１は、図２に示すように、第１中継端子群７ｄ…３ｄ…０ｄと第２中継端子群０ｅ…３ｅ…７ｅとを電気的に接続する。第３中継端子群８ｄ…１１ｄ…１５ｄは、配線基板２６の辺部２６ｂ側に配列されている。また、図３に示すように、配線基板２６の他方の主面（チップの非搭載面）には、上述した半田ボール２７が外部接続端子として設けられている。
【００１２】
図１、図３、図４に示すように、メモリチップ２１、２２、２３、２４は、それぞれ矩形状（長方形）の不揮発性半導体記憶素子であって、例えばＮＡＮＤ型のフラッシュメモリチップである。メモリチップ２１、２２は、互いに対向する一対の短辺と、辺部２１ａ、２２ａ（第３の辺部）を含む互いに対向する一対の長辺と、を有する。一方、メモリチップ２３、２４は、互いに対向する一対の短辺と、辺部２３ａ、２４ａ（第４の辺部）を含む互いに対向する一対の長辺と、を有する。
【００１３】
これらのメモリチップ２１、２２、２３、２４は、図３に示すように、配線基板２６の一方の主面側に、それぞれ図示しない絶縁性樹脂を介して順に積層された状態で実装されている。つまり、第１のメモリチップとしてのメモリチップ２１、２２、及び第２のメモリチップとしてのメモリチップ２３、２４は、配線基板２６上にそれぞれ複数個ずつ（本実施形態では２個ずつ）搭載されている。また、図１、図３に示すように、メモリチップ２１、２２は、それらの辺部２１ａ、２２ａに沿って、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、及び７ｃ…３ｃ…０ｃがそれぞれ配列されている。一方、メモリチップ２３、２４は、それらの辺部２３ａ、２４ａに沿って、メモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、及び８ｃ…（１１ｃ）…１５ｃがそれぞれ配列されている。
【００１４】
また、図１に示すように、メモリチップ２１、２２の辺部２１ａ、２２ａは、配線基板２６の辺部２６ａ側にそれぞれ配置されている。一方、メモリチップ２３、２４の辺部２３ａ、２４ａは、配線基板２６の辺部２６ｂ側にそれぞれ配置されている。ここで、図３に示すように、第１のメモリチップとしてのメモリチップ２１、２２と、第２のメモリチップとしてのメモリチップ２３、２４とは、互いに同一の構造（ただしチップの非搭載面を下とした場合におけるメモリチップ２１〜２４の厚さを除く）のメモリチップである。すなわち、図１に示すように、第２のメモリチップとしてのメモリチップ２３、２４は、第１のメモリチップとしてのメモリチップ２１、２２を、配線基板２６の表面に沿った方向に１８０度回転させた状態のものが適用されている。
【００１５】
このようにして配置されたメモリチップ２１、２２のメモリ側第１バス端子群７ｂ…３ｂ…０ｂ及び７ｃ…３ｃ…０ｃは、図１、図３に示すように、それぞれ、ボンディングワイヤＷを介して第１中継端子群７ｄ…３ｄ…０ｄに電気的に接続されている。一方、メモリチップ２３、２４のメモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、及び８ｃ…（１１ｃ）…１５ｃは、図１、図３に示すように、それぞれ、ボンディングワイヤＷを介して第３中継端子群８ｄ…１１ｄ…１５ｄに電気的に接続されている。
【００１６】
図１〜図３に示すように、コントローラチップ２５は、メモリチップ２１、２２、２３、２４の動作をそれぞれ制御する矩形状（長方形）の半導体制御素子である。コントローラチップ２５は、互いに対向する一対の長辺の他、一対の短辺として、辺部２５ａ（第５の辺部）と、この辺部２５ａと対向する辺部（第６の辺部）２５ｂと、を有する。コントローラチップ２５は、図３に示すように、メモリチップ２４の上部に図示しない絶縁性樹脂を介して積層された状態で実装されている。また、図１、図２に示すように、コントローラチップ２５の辺部２５ａ、２５ｂは、それぞれ、配線基板２６の辺部２６ａ、２６ｂ側に配置されている。より詳細には、コントローラチップ２５は、配線基板２６の厚さ方向（平面方向）からみて、メモリチップ２４上の一方の短辺（図１中の左）側に偏在した位置に搭載されている。
【００１７】
さらに、図１〜図３に示すように、コントローラチップ２５は、コントローラ側第１バス端子群０ａ…３ａ…７ａ及びコントローラ側第２バス端子群８ａ…１１ａ…１５ａを備えている。コントローラ側第１バス端子群０ａ…３ａ…７ａは、辺部２５ａに沿って配列されていると共に、ボンディングワイヤＷを介して第２中継端子群０ｅ…３ｅ…７ｅに電気的に接続されている。一方、コントローラ側第２バス端子群８ａ…１１ａ…１５ａは、辺部２５ｂに沿って配列されていると共に、ボンディングワイヤＷを介して第３中継端子群８ｄ…１１ｄ…１５ｄに電気的に接続されている。
【００１８】
上述したボンディングワイヤＷは、例えば金、銀、銅などを材料として用いる。また、コントローラチップ２５及びメモリチップ２１、２２、２３、２４に形成された上記各端子群は、例えばアルミニウムなどを材料として用いる。さらに、図３に示すように、封止樹脂層２８は、ボンディングワイヤＷと共にメモリチップ（第１のメモリチップ）２１、２２と、メモリチップ（第２のメモリチップ）２３、２４と、コントローラチップ２５と、を配線基板２６上で封止する。
【００１９】
また、図１に示すように、本実施形態の半導体装置３０では、Ｉ／Ｏ（データ入出力）バスのＩ／Ｏ端子番号が０番〜１５番に関するポートとなるコントローラ側第１バス端子群０ａ…３ａ…７ａ、コントローラ側第２バス端子群８ａ…１１ａ…１５ａ、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃ、メモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、８ｃ…１５ｃといったデータ入出力端子（Ｉ／Ｏ端子）を主に例示している。ただし、本実施形態の半導体装置３０は、このようなＩ／Ｏバス以外の他のバスのポートとなる例えばリードイネーブル端子、ライトイネーブル端子、コマンドラッチイネーブル端子、アドレスラッチイネーブル端子なども、コントローラチップ２５及びメモリチップ２１、２２、２３、２４に設けられている。
【００２０】
ここで、本実施形態の半導体装置３０におけるコントローラチップ２５とメモリチップ２１、２２、２３、２４との合理的な接続構造について説明する。図１に示すように、半導体装置３０におけるＩ／Ｏバスのビット番号０番（Ｉ／Ｏ０番）〜ビット番号７番（Ｉ／Ｏ７番）に関するポートとなるメモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと、コントローラ側第１バス端子群０ａ…３ａ…７ａとは、それぞれビット番号順に配列されていると共に、ビット番号の増加する方向（下位のビット番号から上位のビット番号へと向かう方向）を、互いに逆向き（正反対の向き）にして配列されている。
【００２１】
さらに、図１に示すように、半導体装置３０におけるＩ／Ｏバスのビット番号８番（Ｉ／Ｏ８番）〜ビット番号１５番（Ｉ／Ｏ１５番）に関するポートとなるメモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、８ｃ…（１１ｃ）…１５ｃとコントローラ側第２バス端子群８ａ…１１ａ…１５ａとは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を、互いに同じ向き（同一方向）にして配列されている。
【００２２】
このような並びでコントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を配列させることで、図１、図２に示すように、配線基板２６の厚さ方向（平面方向）からみて、複数のボンディングワイヤＷ同士や複数の配線パターンＴ１同士を交差（クロス）させることなく、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間を電気的に接続することが可能となる。
【００２３】
これに対して、図５に示すように、比較例１の半導体装置４０は、コントローラチップ２５に代えて、コントローラチップ４５を備えている。コントローラチップ４５は、コントローラ側第１バス端子群及びコントローラ側第２バス端子群におけるビット番号が増加する方向が、コントローラチップ２５とは、正反対に配列されている。つまり、比較例１における半導体装置４０のメモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと、コントローラ側第１バス端子群７ａ…３ａ…０ａとは、ビット番号が増加する方向を、互いに同じ向きにして配列されている。
【００２４】
さらに、図５に示すように、比較例１における半導体装置４０のメモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、８ｃ…（１１ｃ）…１５ｃとコントローラ側第２バス端子群１５ａ…１１ａ…８ａとは、ビット番号が増加する方向を、互いに逆向きにして配列されている。この結果、図５に示すように、配線基板２６の厚さ方向（平面方向）からみて、複数のボンディングワイヤＷ同士及び複数の配線パターンＴ１同士が交差する状態で、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間が電気的に接続されることになる。
【００２５】
このため、比較例１の半導体装置４０は、複数の配線パターンＴ１同士を配線基板２６内で三次元的に配線（立体配線）する必要があるので、基板層数の増加を招き、これに伴い、製造コストの増加や製品サイズの増大などが懸念される。さらに、この際、配線基板２６における異なる層の配線同士が三次元的に交差するため、伝送線路特性（伝送線路の特性インピーダンス）などの悪化が懸念される。
【００２６】
一方、本実施形態の半導体装置３０によれば、図１、図２に示すように、コントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を適切な並びで配列させることで、当該コントローラチップとメモリチップとを合理的に接続することができ、これにより基板層数の増加を抑えつつ所望の伝送線路特性を確保することができる。
【００２７】
＜第２の実施の形態＞
次に、第２の実施形態を図６、図７に基づき説明する。なお、図６において、図１〜図４に示した第１の実施形態中の構成要素と同一の構成要素については、同一の符号を付与し重複する説明を省略する。
【００２８】
第２の実施形態の半導体装置５０は、第１の実施形態の半導体装置３０が備えていた図１に示すメモリチップ２１、２２（第１のメモリチップ）及びメモリチップ２３、２４（第２のメモリチップ）に代えて、図６に示すように、メモリチップ４１、４２（第１のメモリチップ）及びメモリチップ４３、４４（第２のメモリチップ）を備えている。また、本実施形態の半導体装置５０は、図６、図７に示すように、論理反転部として機能するレジスタ５５をさらに備えている。
【００２９】
図６に示すように、第２のメモリチップとしてのメモリチップ４３、４４は、第１のメモリチップとしてのメモリチップ４１、４２を、配線基板２６の表面に沿った方向に１８０度回転させた状態のものが適用されている。ここで、メモリチップ４１、４２、４３、４４は、図６に示すように、メモリ側第１バス端子群０ｂ…３ｂ…７ｂ、０ｃ…３ｃ…７ｃ及びメモリ側第２バス端子群１５ｂ…１１ｂ…８ｂ、１５ｃ…（１１ｃ）…８ｃにおけるビット番号が増加する方向が、図１に示すメモリチップ２１、２２、２３、２４とは、正反対に配列されている。
【００３０】
このため、第１の実施形態において、図５に示したように、配線基板２６の厚さ方向（平面方向）からみて、複数のボンディングワイヤＷ同士及び複数の配線パターンＴ１同士が交差する状態で、コントローラチップ２５とメモリチップ４１、４２、４３、４４との端子間が接続されることが懸念される。
【００３１】
そこで、レジスタ５５は、図６、図７に示すように、コントローラチップ２５におけるコントローラ側第１バス端子群とコントローラ側第２バス端子群とのうちの少なくとも一方の端子群に対応するビット番号の並び順を、論理的に反転させる。本実施形態では、レジスタ５５は、例えば、所定の外部信号をコントローラチップ２５側へ出力することなどによって、図６に示すように、コントローラ側第１バス端子群とコントローラ側第２バス端子群との両方についてビット番号の並び順を、論理的に反転（並び順を、図１に示した０ａ…３ａ…７ａ及び８ａ…１１ａ…１５ａから、図６に示すように７ａ…３ａ…０ａ及び１５ａ…１１ａ…８ａへ反転）させる。
【００３２】
なお、レジスタ５５は、コントローラチップ２５自体に搭載されていてもよいし、図６に示すように、コントローラチップ２５とは個別の素子として構成されていてもよい。また、図６では、ビット番号の並び順の反転を視覚的にわかりやすくするために、コントローラ側第１バス端子群及びコントローラ側第２バス端子群との図６中での符号の並びを、図１中での符号の並びと、正反対にして図示している。さらに、図６では、配線基板２６の第１中継端子群０ｄ…３ｄ…７ｄと第２中継端子群７ｅ…３ｅ…０ｅとの間を電気的に接続する複数の配線パターンＴ１同士が交差（クロス）していないことを模式的に点線で図示している。
【００３３】
このように本実施形態の半導体装置５０においても、Ｉ／Ｏバスのビット番号０番（Ｉ／Ｏ０番）〜ビット番号７番（Ｉ／Ｏ７番）に関するポートとなるメモリ側第１バス端子群０ｂ…３ｂ…７ｂ、０ｃ…３ｃ…７ｃと、コントローラ側第１バス端子群７ａ…３ａ…０ａとは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を、互いに逆向きにして配列されている。さらに、Ｉ／Ｏバスのビット番号８番（Ｉ／Ｏ８番）〜ビット番号１５番（Ｉ／Ｏ１５番）に関するポートとなるメモリ側第２バス端子群１５ｂ…１１ｂ…８ｂ、１５ｃ…（１１ｃ）…８ｃとコントローラ側第２バス端子群１５ａ…１１ａ…８ａとは、それぞれビット番号順に配列されていると共に、ビット番号が増加する方向を、互いに同じ向きにして配列されている。
【００３４】
したがって、本実施形態の半導体装置５０によれば、レジスタ５５によるビット番号の並び順の反転機能を活用しつつ、コントローラチップ２５側とメモリチップ４１、４２、４３、４４側との各端子群を適宜配列させることで、図６に示すように、複数のボンディングワイヤＷ同士や複数の配線パターンＴ１同士を交差させることなく、コントローラチップ２５とメモリチップ４１、４２、４３、４４との端子間を電気的に接続することが可能となる。これにより、配線基板２６の基板層数の増加を抑えることができると共に良好な伝送線路特性を得ることができる。
【００３５】
＜第３の実施の形態＞
次に、第３の実施形態を図８〜図１０（及び比較例２を示す図１１、図１２）に基づき説明する。なお、図８〜図１０において、図１〜図４に示した第１の実施形態中の構成要素と同一の構成要素については、同一の符号を付与し重複する説明を省略する。
【００３６】
第３の実施形態の半導体装置７０は、第１の実施形態の半導体装置３０が備えていた配線基板２６に代えて、図８〜図１０に示すように、配線基板７６を備えている。また、半導体装置７０は、第２の実施形態と同様にレジスタ５５を備えている。
【００３７】
図８、図９に示すように、配線基板７６は、配線パターンＴ１（第１の配線パターン）及び配線パターンＴ２（第２の配線パターン）を含む複数の配線パターンが、表層や内層に形成された矩形状のプリント配線板である。配線基板７６の一方の主面（チップの搭載面）には、第１中継端子群７ｄ…３ｄ…０ｄ、第２中継端子群７ｅ…３ｅ…０ｅ、第３中継端子群８ｄ…１１ｄ…１５ｄ、第４中継端子群８ｅ…１１ｅ…１５ｅ、がそれぞれ形成されている。
【００３８】
図８、図９に示すように、第１中継端子群７ｄ…３ｄ…０ｄ及び第２中継端子群７ｅ…３ｅ…０ｅは、配線基板７６の辺部７６ａ（第１の辺部）側にそれぞれ配列されている。複数の配線パターンＴ１は、第１中継端子群７ｄ…３ｄ…０ｄと第２中継端子群７ｅ…３ｅ…０ｅとを電気的に接続する。一方、第３中継端子群８ｄ…１１ｄ…１５ｄ及び第４中継端子群８ｅ…１１ｅ…１５ｅは、配線基板７６の辺部７６ｂ（第２の辺部）側にそれぞれ配列されている。複数の配線パターンＴ２は、第３中継端子群８ｄ…１１ｄ…１５ｄと第４中継端子群８ｅ…１１ｅ…１５ｅとを電気的に接続する。
【００３９】
図１０に示すように、コントローラチップ２５は、配線基板７６の一方の主面の直上に搭載されている。また、図８、図９に示すように、コントローラチップ２５は、配線基板２６の厚さ方向（平面方向）からみて、配線基板７６の中央部分に搭載されている。さらに、コントローラチップ２５のコントローラ側第１バス端子群７ａ…３ａ…０ａは、ボンディングワイヤＷを介して第２中継端子群７ｅ…３ｅ…０ｅと電気的に接続されている。一方、コントローラチップ２５のコントローラ側第２バス端子群８ａ…１１ａ…１５ａは、ボンディングワイヤＷを介して第４中継端子群８ｅ…１１ｅ…１５ｅと電気的に接続されている。
【００４０】
このようにして接続されたコントローラチップ２５は、図１０に示すように、封止樹脂層７７によって、ボンディングワイヤＷと共に配線基板７６上で封止されている。一方、メモリチップ２１、２２、２３、２４は、封止樹脂層７７上部に順に搭載されている。これらのメモリチップ２１、２２、２３、２４は、図１０に示すように、コントローラチップ２５を封止する封止樹脂層７７及びメモリチップ接続用のボンディングワイヤＷと共に、封止樹脂層７８によって、配線基板７６上で封止されている。
【００４１】
ここで、本実施形態では、レジスタ５５は、図８、図９に示すように、コントローラチップ２５におけるコントローラ側第１バス端子群についてのビット番号の並び順を論理的に反転（並び順を、０ａ…３ａ…７ａから、図８、図９に示すように７ａ…３ａ…０ａへ反転）させる。
【００４２】
さらに、本実施形態の半導体装置７０では、図８に示すように、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと第２中継端子群７ｅ…３ｅ…０ｅに電気的に接続されたコントローラ側第１バス端子群７ａ…３ａ…０ａとの第１の組、及びメモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、８ｃ…１１ｃ…１５ｃと第４中継端子群８ｅ…１１ｅ…１５ｅに電気的に接続されたコントローラ側第２バス端子群８ａ…１１ａ…１５ａとの第２の組を対象として、前記第１及び第２の組の全ての端子群は、ビット番号順に配列され、さらに、第１の組の端子群同士及び第２の組の端子群同士は、それぞれ、ビット番号が増加する方向を互いに同じ向きにして配列されている。
【００４３】
このような並びでコントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を配列させつつ、レジスタ５５によるビット番号の並び順の反転を活用することで、図８、図９に示すように、配線基板７６の厚さ方向（平面方向）からみて、複数のボンディングワイヤＷ同士や複数の配線パターンＴ１又はＴ２同士を交差（クロス）させることなく、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間を合理的に接続することができる。
【００４４】
これに対して、図１１、図１２に示すように、レジスタ５５を備えていない比較例２の半導体装置８０では、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと第２中継端子群０ｅ…３ｅ…７ｅに電気的に接続されたコントローラ側第１バス端子群０ａ…３ａ…７ａとの第１の組は、本実施形態の図８に示した半導体装置７０とは異なり、ビット番号が増加する方向を、互いに逆向きにして配列されている。一方、メモリ側第２バス端子群１５ｂ…１１ｂ…８ｂ、１５ｃ…１１ｃ…８ｃと第４中継端子群８ｅ…１１ｅ…１５ｅに電気的に接続されたコントローラ側第２バス端子群８ａ…１１ａ…１５ａとの第２の組は、ビット番号が増加する方向を、互いに同じ向きにして配列されている。
【００４５】
この結果、図１２に模式的に示すように、配線基板７６の厚さ方向（平面方向）からみて、複数の配線パターンＴ１同士が交差（クロス）する状態で、コントローラチップ２５とメモリチップ２１、２２（第１のメモリチップ）との端子間が接続される事態を招く。このため、比較例２の半導体装置８０は、複数の配線パターンＴ１同士を配線基板７６内で立体配線する必要があるので、基板層数の増加や伝送線路特性の悪化が懸念される。
【００４６】
一方、本実施形態の半導体装置７０では、図８、図９に示すように、レジスタ５５によるビット番号の並び順の反転機能を活用しつつ、コントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を適切な並びで配列させることで、ボンディングワイヤＷ同士や配線パターンＴ１又はＴ２同士を交差させることなく、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間を電気的に接続することができる。つまり、本実施形態の半導体装置７０によれば、コントローラチップ２５をメモリチップ２４の上に配置する第１及び第２の実施形態のレイアウトとは異なり、コントローラチップ２５を配線基板７６の直上に配置する当該第３の実施形態のレイアウトにおいても、基板層数の増加を抑えつつ所望の伝送線路特性を確保することが可能となる。
【００４７】
＜第４の実施の形態＞
次に、第４の実施形態を図１３〜図１５（及び比較例３を示す図１６、図１７）に基づき説明する。なお、図１３〜図１５において、図８〜図１０に示した第３の実施形態中の構成要素と同一の構成要素については、同一の符号を付与し重複する説明を省略する。
【００４８】
第４の実施形態の半導体装置９０は、第３の実施形態の半導体装置７０が備えていた配線基板７６に代えて、図１３、図１４に示すように、配線基板９６を備えている。また、半導体装置９０は、第３の実施形態と同様にレジスタ５５を備えている。
【００４９】
図１３、図１４に示すように、複数の配線パターンＴ１によって互いに電気的に接続された第１中継端子群７ｄ…３ｄ…０ｄ及び第２中継端子群０ｅ…３ｅ…７ｅは、配線基板９６の辺部９６ａ（第１の辺部）側にそれぞれ配列されている。一方、複数の配線パターンＴ２によって互いに電気的に接続された第３中継端子群８ｄ…１１ｄ…１５ｄ及び第４中継端子群１５ｅ…１１ｅ…８ｅは、配線基板９６の辺部９６ｂ（第２の辺部）側にそれぞれ配列されている。
【００５０】
メモリチップ２１、２２、２３、２４は、図１５に示すように、配線基板９６の一方の主面（チップの搭載面）上に順に積層されている。一方、コントローラチップ２５は、単体で、配線基板９６の一方の主面（チップの搭載面）上に搭載されている。より具体的には、コントローラチップ２５は、配線基板９６の基板表面に沿った方向において、メモリチップ２１、２２、２３、２４と並ぶ位置、つまり、図１３に示すように、配線基板９６の厚さ方向（平面方向）からみて、配線基板９６上の一方の短辺（図１３中の左）側に偏在した位置に配置されている。
【００５１】
これらメモリチップ２１、２２、２３、２４及びコントローラチップ２５は、図１５に示すように、ボンディングワイヤＷと共に、封止樹脂層９８によって、配線基板９６上で封止されている。
【００５２】
ここで、本実施形態では、レジスタ５５は、図１３、図１４に示すように、コントローラチップ２５におけるコントローラ側第２バス端子群についてのビット番号の並び順を論理的に反転（並び順を、８ａ…１１ａ…１５ａから、図１３、図１４に示すように１５ａ…１１ａ…８ａへ反転）させる。
【００５３】
さらに、本実施形態の半導体装置９０では、図１３に示すように、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと第２中継端子群０ｅ…３ｅ…７ｅに電気的に接続されたコントローラ側第１バス端子群０ａ…３ａ…７ａとの第１の組、及びメモリ側第２バス端子群８ｂ…１１ｂ…１５ｂ、８ｃ…１１ｃ…１５ｃと第４中継端子群１５ｅ…１１ｅ…８ｅに電気的に接続されたコントローラ側第２バス端子群１５ａ…１１ａ…８ａとの第２の組を対象として、前記第１及び第２の組の全ての端子群は、ビット番号順に配列され、さらに、第１の組の端子群同士及び第２の組の端子群同士は、それぞれ、ビット番号が増加する方向を互いに逆向きにして配列されている。
【００５４】
図１３に示すように、コントローラチップ２５とメモリチップ２１、２２、２３、２４とを配線基板９６上に並べて配置する場合においても、コントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を適切な並びで配列させ、かつレジスタ５５によるビット番号の並び順の反転を活用することで、図１３、図１４に示すように、配線基板９６の厚さ方向からみて、複数のボンディングワイヤＷ同士や複数の配線パターンＴ１又はＴ２同士を交差させることなく、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間を電気的に接続することが可能となる。
【００５５】
これに対して、図１６、図１７に示すように、レジスタ５５を備えていない比較例３の半導体装置６０では、メモリ側第１バス端子群７ｂ…３ｂ…０ｂ、７ｃ…３ｃ…０ｃと第２中継端子群０ｅ…３ｅ…７ｅに電気的に接続されたコントローラ側第１バス端子群０ａ…３ａ…７ａとの第１の組は、ビット番号が増加する方向を、互いに逆向きにして配列されている。一方、メモリ側第２バス端子群１５ｂ…１１ｂ…８ｂ、１５ｃ…１１ｃ…８ｃと第４中継端子群８ｅ…１１ｅ…１５ｅに電気的に接続されたコントローラ側第２バス端子群８ａ…１１ａ…１５ａとの第２の組は、本実施形態の図１３に示した半導体装置９０とは異なり、ビット番号が増加する方向を、互いに同じ向きにして配列されている。
【００５６】
このため、図１７に模式的に示すように、配線基板９６の厚さ方向（平面方向）からみて、複数の配線パターンＴ２同士が交差する状態で、コントローラチップ２５とメモリチップ２３、２４（第２のメモリチップ）との端子間が接続される結果を招く。したがって、比較例３の半導体装置６０は、複数の配線パターンＴ２同士を配線基板９６内で立体配線する必要性が生じ、基板層数の増加や伝送線路特性の悪化を余儀なくされる。
【００５７】
これに対して、本実施形態の半導体装置９０では、図１３、図１４に示すように、レジスタ５５によるビット番号の並び順の反転機能を活用しつつ、コントローラチップ２５側とメモリチップ２１、２２、２３、２４側との各端子群を適切な並びで配列させることで、ボンディングワイヤＷ同士や配線パターンＴ１又はＴ２同士を交差させることなく、コントローラチップ２５とメモリチップ２１、２２、２３、２４との端子間を電気的に接続することができる。つまり、本実施形態の半導体装置９０によれば、コントローラチップ２５をメモリチップ２４の上に配置する第１及び第２の実施形態のレイアウトとは異なり、コントローラチップ２５とメモリチップ２１、２２、２３、２４とを配線基板９６上に並べて配置する当該第４の実施形態のレイアウトにおいても、配線基板９６の基板層数の増加を抑制でき、しかも良好な伝送線路特性を得ることが可能となる。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形例は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５９】
例えば、上述した第１〜第４の実施形態では、第１のメモリチップ（メモリチップ２１、２２）と第２のメモリチップ（メモリチップ２３、２４）とをそれぞれ２個ずつ搭載した半導体装置を例示したが、これに代えて、第１のメモリチップと第２のメモリチップとを４個ずつ搭載した半導体装置を他の実施の形態として適用してもよいし、さらには、第１のメモリチップと第２のメモリチップとを１つずつ搭載した半導体装置をさらにその他の実施の形態として適用することも可能である。
【符号の説明】
【００６０】
０ａ…３ａ…７ａ，…コントローラ側第１バス端子群、０ｂ…３ｂ…７ｂ，０ｃ…３ｃ…７ｃ，…メモリ側第１バス端子群、０ｄ…３ｄ…７ｄ，…第１中継端子群、０ｅ…３ｅ…７ｅ，…第２中継端子群、８ａ…１１ａ…１５ａ，…コントローラ側第２バス端子群、８ｂ…１１ｂ…１５ｂ，８ｃ…１１ｃ…１５ｃ，…メモリ側第２バス端子群、８ｄ…１１ｄ…１５ｄ，…第３中継端子群、８ｅ…１１ｅ…１５ｅ，…第４中継端子群、２１，２２，４１，４２…メモリチップ（第１のメモリチップ）、２１ａ，２２ａ…辺部（第３の辺部）、２３，２４，４３，４４…メモリチップ（第２のメモリチップ）、２３ａ，２４ａ…辺部（第４の辺部）、２５…コントローラチップ、２５ａ…辺部（第５の辺部）、２５ｂ…辺部（第６の辺部）、２６，７６，９６…配線基板、２６ａ，７６ａ，９６ａ…辺部（第１の辺部）、２６ｂ，７６ｂ，９６ｂ…辺部（第２の辺部）、３０，５０，７０，９０…半導体装置、５５…レジスタ、Ｔ１…配線パターン（第１の配線パターン）、Ｔ２…配線パターン（第２の配線パターン）、Ｗ…ボンディングワイヤ。
【図１】
2015176880.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2015176880.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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