(57)【要約】      （修正有）【課題】トレンチの底部の幅を確保し、かつ、トレンチの形状を良好に維持することができる半導体装置を提供する。【解決手段】半導体装置１００は、基板１０の表面上方に設けられた少なくとも１つの第１の絶縁膜８１と複数の第１の導電膜９０，９１とからなる第１の積層構造ＳＴ１を備える。連結部５０は、第１の積層構造内に設けられ複数の第１の導電膜９０，９１を電気的に接続する。第２の積層構造ＳＴ２は、第１の積層構造上に設けられた複数の第２の絶縁膜８２と複数の第２の導電膜９２とからなる。半導体柱４０は、第２の積層構造ＳＴ２を貫通して第１の積層構造ＳＴ１に達し、かつ、第１および第２の積層構造から絶縁されている。【選択図】図１
2015138834.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面上方に設けられた少なくとも１つの第１の絶縁膜と複数の第１の導電膜とからなる第１の積層構造と、
前記第１の積層構造内に設けられ前記複数の第１の導電膜を電気的に接続する連結部と、
前記第１の積層構造上に設けられた複数の第２の絶縁膜と複数の第２の導電膜とからなる第２の積層構造と、
前記第２の積層構造を貫通して前記第１の積層構造に達し、かつ、前記第１および第２の積層構造から絶縁された半導体柱とを備えた半導体装置。
【請求項２】
前記第１および前記第２の導電膜は、前記半導体柱に電流を流すためのゲート電極として機能することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電膜は、それぞれ複数のメモリセルのゲート電極であり、
前記第１の導電膜は、前記複数のメモリセルを選択する第１の選択部のゲート電極を形成し、
前記第２の積層構造上に前記複数のメモリセルを選択する第２の選択部をさらに備え、
前記複数のメモリセルは、前記第１および第２の選択部によって選択可能であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚よりも薄いことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記連結部は、炭素を含有したポリシリコンまたはタングステンで形成されていることを特徴とする請求項１から請求項４のいずれか一項に記載に半導体装置。
【請求項６】
前記第１の導電膜の材料は、ポリシリコンまたはアモルファスシリコンであり、
前記第２の導電膜の材料は、シリサイドであることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
基板の表面上方に少なくとも１つの第１の絶縁膜と複数の第１の導電膜とからなる第１の積層構造を形成し、
前記第１の積層構造を貫通して前記複数の第１の導電膜を電気的に接続する連結部を形成し、
前記第１の積層構造上に複数の第２の絶縁膜と複数の第２の導電膜とからなる第２の積層構造を形成し、
前記第２の積層構造を貫通して前記第１の積層構造に達するトレンチを形成し、
前記トレンチ内に前記第１および第２の積層構造から絶縁された半導体柱を形成することを具備した半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚よりも薄いことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ（以下単にメモリともいう）の大容量化および低コスト化のために、三次元セル積層技術を用いた三次元型メモリが開発されている。三次元型メモリは、メモリセルの制御電極と絶縁膜とを交互に積み重ねた積層構造と、該積層構造を貫通するシリコン柱とを備える。シリコン柱は、積層構造を貫通し、バックゲート（片方の選択ゲート）まで到達するトレンチ（以下、メモリホールともいう）内に形成される。
【０００３】
このような三次元型メモリでは、多数の制御電極および多数の絶縁膜を積層するので、メモリホールのアスペクト比が非常に高くなる。通常、バックゲートはポリシリコンで形成されており、メモリホールはポリシリコンの途中まで到達させる必要がある。ポリシリコンのエッチングのためにはＣＦ系ガスが頻繁に用いられる。
【０００４】
しかし、ＣＦ系ガスは炭素を含有しているため、ＣＦ系の堆積物がメモリホールの底部側面（ポリシリコンの側面）に付着してしまう。この場合、メモリホールの底部の幅（径）が狭くなり、メモリホールを設計通りに形成することが困難となる。従って、従来からメモリホールの形成においては、オーバーエッチング時間を長くし、それにより、メモリホールの底部の幅を或る程度広くしていた。しかし、オーバーエッチング時間を長くすると、メモリホールの側面がテーパー形状になり易くなる。また、過剰なオーバーエッチング、あるいは、ＣＦ系以外のエッチングガスの使用は、メモリホールの上部側面にボーイング（bowing）を生じさせる。さらに、過剰なオーバーエッチング、あるいは、ＣＦ系以外のエッチングガスの使用は、マスク材料を大きく目減りさせてしまう。従って、メモリホールの底部の幅を確保することとメモリホールの形状を良好に維持することとを両立させることは困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８４８７３６５号明細書（特開２０１１−２４９５５９号公報）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トレンチの底部の幅を確保し、かつ、トレンチの形状を良好に維持することができる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、基板の表面上方に設けられた少なくとも１つの第１の絶縁膜と複数の第１の導電膜とからなる第１の積層構造を備える。連結部は、第１の積層構造内に設けられ複数の第１の導電膜を電気的に接続する。第２の積層構造は、第１の積層構造上に設けられた複数の第２の絶縁膜と複数の第２の導電膜とからなる。半導体柱は、第２の積層構造を貫通して第１の積層構造に達し、かつ、第１および第２の積層構造から絶縁されている。
【図面の簡単な説明】
【０００８】
【図１】本実施形態による三次元型ＮＡＮＤフラッシュメモリ１００の構成の一例を示す断面図。
【図２】図１に示すメモリ１００の構成の一例を示す概略平面図。
【図３】本実施形態によるメモリ１００の製造方法の一例を示す断面図。
【図４】図３に続く、メモリ１００の製造方法を示す断面図。
【図５】図４に続く、メモリ１００の製造方法を示す断面図。
【図６】図５に続く、メモリ１００の製造方法を示す断面図。
【図７】図６に続く、メモリ１００の製造方法を示す断面図。
【図８（Ａ）】犠牲層９５のレイアウトパターンを示す図。
【図８（Ｂ）】犠牲層９５およびＢＧ連結部５０のレイアウトを示す図。
【図８（Ｃ）】空洞ＨＬ、メモリホールＭＨおよび絶縁膜６０のレイアウトを示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１０】
図１は、本実施形態による三次元型ＮＡＮＤフラッシュメモリ１００（以下、単にメモリ１００ともいう）の構成の一例を示す断面図である。メモリ１００は、基板１０と、絶縁膜２０と、バックゲート部ＢＧと、メモリセルＭＣと、選択ゲート部ＳＧと、電荷蓄積層３０と、シリコン柱（ボディ部）４０と、ＢＧ連結部５０と、絶縁膜６０と、ＳＧ連結部７０とを備えている。
【００１１】
基板１０は、例えば、シリコン基板等の半導体基板である。基板１０の表面には、バックゲート部ＢＧ、メモリセルＭＣおよび選択ゲート部ＳＧを制御する周辺回路等（図示せず）が設けられている。絶縁膜２０は、周辺回路を被覆する層間絶縁膜であり、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜である。
【００１２】
第１の選択部としてのバックゲート部ＢＧは、第１の積層構造ＳＴ１を含む。第１の積層構造ＳＴ１は、複数の第１の絶縁膜８１と複数の第１の導電膜９０、９１とを交互に積層することによって形成されている。第１の導電膜９０、９１は、絶縁膜２０上に設けられ、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコンを用いて形成されている。第１の絶縁膜８１は、第１の導電膜９０と第１の導電膜９１との間、あるいは、第１の導電膜９０間に設けられ、例えば、シリコン酸化膜等の酸化膜を用いて形成されている。尚、本実施形態において、第１の絶縁膜８１および第１の導電膜９１はそれぞれ複数ずつ設けられている。しかし、第１の絶縁膜８１は１層だけ設けられていてもよい。この場合、第１の絶縁膜８１は、第１の導電膜９０と第１の導電膜９１との間に設けられる。
【００１３】
ＢＧ連結部５０は、互いに隣接する２つのシリコン柱４０の間の第１の積層構造ＳＴ１内に設けられ、複数の第１の導電膜９０、９１を電気的に接続する。ＢＧ連結部５０は、第１の導電膜９０、９１および第１の絶縁膜８１の積層方向に延伸している。ＢＧ連結部５０は、例えば、炭素を含有したポリシリコンまたはタングステン等の導電性材料を用いて形成されている。一方、ＢＧ連結部５０は、電荷蓄積層３０を介してシリコン柱結合部ＣＮＴに面しており、シリコン柱結合部ＣＮＴからは絶縁されている。第１の積層構造ＳＴ１内の第１の導電膜９０、９１は、ＢＧ連結部５０により電気的接続されることによってバックゲートＢＧの単一ゲート電極として機能することができる。
【００１４】
メモリセルＭＣは、バックゲート部ＢＧ上に設けられた第２の積層構造ＳＴ２を含む。第２の積層構造ＳＴ２は、複数の第２の絶縁膜８２と複数の第２の導電膜９２とを交互に積層することにより形成される。第２の導電膜９２は、例えば、ホウ素を含有するドープドポリシリコンまたは金属シリサイドを用いて形成されている。第２の導電膜９２が金属シリサイドで形成されている場合、第２の導電膜９２は、低抵抗になり、かつ、第１の導電膜９１（例えば、ポリシリコン）と異なることが容易に分かる。第２の絶縁膜８２は、複数の第２の導電膜９２の層間に設けられ、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。各層の第２の導電膜９２は、第２の絶縁膜８２によって絶縁されており、各メモリセルＭＣのゲート電極として機能する。
【００１５】
第２の選択部としての選択ゲート部ＳＧは、メモリセルＭＣ上に設けられた第３の積層構造ＳＴ３を含む。第３の積層構造ＳＴ３は、複数の第３の絶縁膜８３と複数の第３の導電膜９３とを交互に積層することによって形成されている。第３の導電膜９３は、例えば、ホウ素を含有するドープドポリシリコンまたはアモルファスシリコンを用いて形成されている。第３の絶縁膜８３は、第３の導電膜９３間に設けられ、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。
【００１６】
ＳＧ連結部７０は、第３の積層構造ＳＴ３内に設けられ、複数の第３の導電膜９３を電気的に接続する。ＳＧ連結部７０は、第３の絶縁膜８３および第３の導電膜９３の積層方向に延伸している。ＳＧ連結部７０は、例えば、炭素を含有したポリシリコンまたはタングステン等の導電性材料を用いて形成されている。第３の積層構造ＳＴ３内の第３の導電膜９３は、ＳＧ連結部７０により電気的接続され、選択ゲート部ＳＧのゲート電極として機能することができる。
【００１７】
本実施形態において、第３の絶縁膜８３および第３の導電膜９３はそれぞれ複数ずつ設けられている。しかし、第３の絶縁膜８３および第３の導電膜９３は単一の導電材料で設けられていてもよい。この場合、第３の絶縁膜８３および第３の導電膜９３は、例えば、ホウ素を含有するドープトポリシリコン等の導電性材料を用いて形成される。
【００１８】
選択ゲート部ＳＧ、メモリセルＭＣおよびバックゲート部ＢＧには、メモリホールＭＨが形成されている。メモリホールＭＨは、第３および第２の積層構造ＳＴ３、ＳＴ２を貫通し、第１の積層構造ＳＴ１の導電膜９０の途中まで形成されている。
【００１９】
電荷蓄積層３０は、メモリホールＭＨの内面を被覆するように形成されている。電荷蓄積層３０は、例えば、シリコン窒化膜等を含む絶縁膜であり、例えば、ＯＮＯ膜、ＮＯＮＯＮ膜等の積層絶縁膜で形成されている。ＯＮＯ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜である。ＮＯＮＯＮ膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜の積層膜である。勿論、電荷蓄積層３０は、電荷をトラップすることができる材料を含む限りにおいて、他の構成を有する絶縁膜であってもよい。電荷蓄積層３０の窒化膜は、シリコン柱（ボディ部）４０からの電荷（例えば、電子）を蓄積する機能を有する。電荷蓄積層３０の窒化膜が電荷を蓄積しあるいは放出することによってメモリセルＭＣは論理データを記憶することができる。
【００２０】
シリコン柱４０は、メモリホールＭＨ内に設けられており、電荷蓄積層３０によって第１〜第３の積層構造ＳＴ１〜ＳＴ３から絶縁されている。互いに隣接する２つのシリコン柱４０は、メモリホールＭＨの底部にある第１の導電膜９０内に設けられたシリコン柱結合部ＣＮＴによって電気的に接続されている。シリコン柱結合部ＣＮＴおよびシリコン柱４０は同時に形成され、同じ材料（例えば、ドープドポリシリコン）で形成されている。シリコン柱結合部ＣＮＴは、電荷蓄積層３０を介して第１の導電膜９０および連結部５０に面しており、第１の導電膜９０および連結部５０から絶縁されている。
【００２１】
絶縁膜６０は、互いに隣接する２つのシリコン柱４０の間の第２の積層構造ＳＴ２中に設けられている。絶縁膜６０は、第２の積層構造ＳＴ２を、第２の絶縁膜８２および第２の導電膜９２の積層方向に貫通するように設けられている。これにより、第２の積層構造ＳＴ２は、互いに隣接する２つのシリコン柱４０のそれぞれに対応するように分離される。絶縁膜６０によって分離された第２の積層構造ＳＴ２は、互いに電気的に絶縁された状態となり、互いに異なるメモリセルＭＣの制御電極として機能する。即ち、互いに隣接する２つのシリコン柱４０に対応するメモリセルＭＣは、絶縁膜６０によって分離されている。
【００２２】
図２は、図１に示すメモリ１００の構成の一例を示す概略平面図である。互いに隣接する２つのシリコン柱４０は、メモリホールＭＨの底部においてシリコン柱結合部ＣＮＴによって電気的に接続されている。また、互いに隣接する２つのシリコン柱４０の間には、ＢＧ連結部５０、絶縁膜６０およびＳＧ連結部７０が設けられている。
【００２３】
シリコン柱４０は、それぞれ異なるビット線ＢＬに接続されている。第２の積層構造ＳＴ２の各導電層９２は、それぞれ異なる制御電極（ワード線）として機能する。メモリ１００は、選択ゲート部ＳＧおよびバックゲート部ＢＧによって選択された一連のメモリセルＭＣの群（以下、メモリストリングともいう）に電流を流す。これにより、センスアンプ（図示せず）が制御電極によって選択されたメモリセルＭＣの導通状態をビット線ＢＬを介して検出することができる。また、センスアンプまたはライトドライバ（図示せず）は、電荷蓄積層３０に電荷を蓄積することによってデータを書き込み、あるいは、電荷蓄積層３０から電荷を放出させることによってデータを消去することができる。
【００２４】
本実施形態によるメモリ１００は、メモリセルＭＣだけでなく、バックゲート部ＢＧのゲート電極も絶縁膜８１と導電膜９１との積層構造を有する。
【００２５】
もし、バックゲート部ＢＧのゲート電極が単一のポリシリコン層で形成されている場合、上述の通り、ＣＦ系ガスによるエッチングにより、ＣＦ系堆積物（炭素含有堆積物）がメモリホールの底部側面（ポリシリコンの側面）に付着してしまう。この場合、堆積物がマスクとなって、メモリホールの底部の幅（径）が狭くなり、メモリホールを設計通りに形成することが困難となる。
【００２６】
これに対し、本実施形態によれば、バックゲート部ＢＧのゲート電極は、絶縁膜８１と導電膜９１との積層構造を有する。絶縁膜８１は、例えば、シリコン酸化膜等の酸化膜で形成されている。これにより、メモリホールＭＨを形成する際に、バックゲート部ＢＧのゲート電極（メモリホールＭＨの底部）においても、絶縁膜８１と導電膜９１とを交互にエッチングする。従って、導電膜９１（例えば、ポリシリコン）をエッチングするときにはＣＦ系の堆積物が発生するものの、絶縁膜８１（例えば、シリコン酸化膜）をエッチングするときには酸素が供給される。これにより、導電膜９１のエッチングにおいて発生した堆積物は、絶縁膜８１のエッチング時に酸化され、減少または消滅する。
【００２７】
メモリホールＭＨの底部の堆積物が減少または消滅すると、メモリホールの底部の幅（径）のエッチングが進み、メモリホールは設計値に近くなる。このため、過剰なオーバーエッチングが不要となるので、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。さらに、ＣＦ系以外のエッチングガスを使用する必要も無い。その結果、本実施形態は、メモリホールＭＨの底部の幅を確保することとメモリホールの形状を良好に維持することとを両立させることが容易となる。
【００２８】
ここで、第１の絶縁膜８１は、メモリホールＭＨの形成時において酸素を供給するために設けられている。従って、第１の絶縁膜８１の膜厚は、酸素を供給するために十分な厚みであれば足り、第２の絶縁膜８２の膜厚よりも薄くてもよい。逆に、第１の絶縁膜８１の膜厚が第２の絶縁膜８２の膜厚と同等以上である場合、メモリホールＭＨが深くなる。即ち、メモリホールＭＨのアスペクト比がさらに大きくなる。このため、第１の絶縁膜８１の膜厚は、酸素を供給することができれば、可及的に薄い方が好ましい。
【００２９】
次に、本実施形態によるメモリ１００の製造方法を説明する。
図３（Ａ）〜図７（Ｃ）は、本実施形態によるメモリ１００の製造方法の一例を示す断面図である。まず、基板１０上に周辺回路等(図示せず)を形成する。次に、図３（Ａ）に示すように、周辺回路を被覆するように絶縁膜２０を形成する。絶縁膜２０は、例えば、シリコン酸化膜（ＴＥＯＳ（Tetraethoxysilane）膜）またはシリコン窒化膜等の絶縁膜でよい。
【００３０】
次に、絶縁膜２０上に第１の導電膜９０の材料を堆積する。次に、リソグラフィ技術およびエッチング技術を用いて、図３（Ｂ）に示すように第１の導電膜９０をシリコン柱結合部ＣＮＴのレアウトパターンに加工する。第１の導電膜９０は、例えば、ホウ素を含有するドープドポリシリコンでよい。
【００３１】
次に、シリコン柱結合部ＣＮＴの形成領域に犠牲層９５を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて犠牲層９５を平坦化する。これにより、図３（Ｃ）に示す構造が得られる。犠牲層９５は、例えば、ノンドープドポリシリコンを用いて形成されている。尚、図８（Ａ）は、犠牲層９５のレイアウトパターン（即ち、シリコン柱結合部ＣＮＴのレイアウトパターン）を示す図である。
【００３２】
次に、図４（Ａ）に示すように、第１の絶縁膜８１および第１の導電膜９１を所望の数だけ積層する。これにより、第１の積層構造ＳＴ１が形成される。第１の絶縁膜８１は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第１の導電膜９１は、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコン等の導電材料を用いて形成される。第１の積層構造ＳＴ１は、後に、バックゲート部ＢＧのゲート電極となる。
【００３３】
次に、リソグラフィ技術およびエッチング技術を用いて、図４（Ｂ）に示すようにＢＧ連結部５０の形成領域にトレンチＴＲ１を形成する。トレンチＴＲ１のエッチングは、トレンチＴＲ１が犠牲層９５に達したときに停止させる。
【００３４】
次に、ＢＧ連結部５０の材料をトレンチＴＲ１内に堆積し、ＣＭＰ法等を用いて第１の積層構造ＳＴ１が露出されるまでＢＧ連結部５０を研磨する。これにより、図４（Ｃ）に示すように第１の積層構造ＳＴ１を貫通して複数の第１の導電膜９１を電気的に接続するＢＧ連結部５０が形成される。ＢＧ連結部５０の材料は、上述の通り、例えば、炭素を含有するポリシリコンまたはタングステンでよい。尚、図８（Ｂ）は、犠牲層９５およびＢＧ連結部５０のレイアウトを示す図である。
【００３５】
次に、図５（Ａ）に示すように、第１の積層構造ＳＴ１およびＢＧ連結部５０上に第２の絶縁膜８２および第２の導電膜９２を所望の数だけ積層する。これにより、第２の積層構造ＳＴ２が形成される。上述の通り、第２の導電膜９２はメモリホールＭＨの形成時に酸素を供給するために設けられているので、第２の導電膜９２の膜厚は、第１の導電膜９１の膜厚よりも薄くてよい。第２の絶縁膜８２は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第２の導電膜９２は、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコン等の導電材料を用いて形成される。第２の積層構造ＳＴ２は、後に、メモリセルＭＣの制御電極となる。
【００３６】
次に、図５（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて第２の積層構造ＳＴ２を貫通し、ＢＧ連結部５０に達するトレンチ（スリット）ＴＲ２を形成する。このとき、ＢＧ連結部５０は、炭素を含有したポリシリコンまたはタングステンを用いて形成されているため、エッチングストッパとして機能し得る。また、第２の導電膜９２は、トレンチＴＲ２を介してシリサイド化されてもよい。
【００３７】
次に、図５（Ｃ）に示すように、トレンチＴＲ２内に絶縁膜６０の材料を堆積し、ＣＭＰ法等を用いて第２の積層構造ＳＴ２の表面が露出されるまで研磨する。これにより、絶縁膜６０が形成される。絶縁膜６０は、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜でよい。
【００３８】
次に、図６（Ａ）に示すように、第２の積層構造ＳＴ２および絶縁膜６０上に第３の絶縁膜８３および第３の導電膜９３を所望の数だけ積層する。これにより、第３の積層構造ＳＴ３が形成される。第３の絶縁膜８３は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第３の導電膜９３は、例えば、ホウ素を含有するドープドアモルファスシリコンまたはドープドポリシリコン等の導電材料を用いて形成される。第３の積層構造ＳＴ３は、後に、選択ゲート部ＳＧのゲート電極となる。
【００３９】
次に、図６（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて、第３の積層構造ＳＴ３および第２の積層構造ＳＴ２を貫通して第１の積層構造に達するメモリホール（トレンチ）ＭＨを形成する。エッチング技術は、例えば、ＲＩＥ（Reactive Ion Etching)法等の異方性エッチングを用いればよい。メモリホールＭＨは、第１の積層構造ＳＴ１の下に設けられた犠牲層９５まで達するように形成される。
【００４０】
このとき、上述の通り、メモリホールＭＨの底部（バックゲート部ＢＧのゲート電極部分）は、絶縁膜８１と導電膜９１との積層構造（第１の積層構造ＳＴ１）を有する。これにより、メモリホールＭＨを形成する際に、絶縁膜８１と導電膜９１とを交互にエッチングする。従って、導電膜９１（例えば、ポリシリコン）をエッチングするときにはＣＦ系の堆積物が発生するものの、絶縁膜８１（例えば、シリコン酸化膜）をエッチングするときには酸素が供給される。これにより、導電膜９１のエッチングにおいて発生した堆積物は、絶縁膜８１のエッチング時に酸化され、減少または消滅する。
【００４１】
メモリホールＭＨの底部の堆積物が減少または消滅すると、メモリホールの底部の幅（径）のエッチングが進み、メモリホールは設計値に近くなる。このため、過剰なオーバーエッチングが不要となるので、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。
【００４２】
次に、図６（Ｃ）に示すように、ウェットエッチングまたはＣＤＥ（Chemical Dry Etching）法等の等方性エッチングを用いて、犠牲層９５を除去する。これにより、メモリホールＭＨの底部に空洞ＨＬが形成される。尚、図８（Ｃ）は、空洞ＨＬ、メモリホールＭＨおよび絶縁膜６０のレイアウトを示す図である。
【００４３】
次に、図７（Ａ）に示すように、メモリホールＭＨの内面に電荷蓄積層３０を形成する。電荷蓄積層３０は、例えば、ＯＮＯ膜、ＮＯＮＯＮ膜等の積層絶縁膜で形成されている。尚、電荷蓄積層３０は、空洞ＨＬの内面にも形成される。また、電荷蓄積層３０がＯＮＯ膜であり、第２の導電膜９２がシリサイドである場合、ＮＯＭＯＳ構造が形成される。
【００４４】
次に、メモリホールＭＨおよび空洞ＨＬ内にシリコン柱４０の材料を堆積する。これにより、図７（Ａ）に示すように、シリコン柱結合部ＣＮＴおよびシリコン柱４０が形成される。シリコン柱４０の材料は、例えば、ドープドポリシリコンまたはドープドアモルファスシリコン等の導電性材料でよい。シリコン柱結合部ＣＮＴは、ＢＧ連結部５０の下に形成され、互いに隣接するシリコン柱４０を電気的に接続する。シリコン柱４０およびシリコン柱結合部ＣＮＴは、電荷蓄積層３０によって第１〜第３の積層構造ＳＴ１〜ＳＴ３から絶縁されている。
【００４５】
次に、図７（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて、第３の積層構造ＳＴ３を貫通して絶縁膜６０に達するトレンチＴＲ３を形成する。トレンチＴＲ３は、第３の絶縁膜８３および第３の導電膜９３の積層方向に形成される。
【００４６】
次に、図７（Ｃ）に示すように、トレンチＴＲ３内にＳＧ連結部７０の材料を堆積し、ＣＭＰ法等を用いて第３の積層構造ＳＴ３の表面が露出されるまで研磨する。これにより、ＳＧ連結部７０が形成される。ＳＧ連結部７０は、例えば、炭素を含有したドープドポリシリコン、ドープドアモルファスシリコンまたはタングステン等の導電性材料を用いて形成され、第３の積層構造ＳＴ３内の第３の導電膜９３を電気的に接続する。これにより、第３の積層構造ＳＴ３は、選択ゲート部ＳＧのゲート電極として機能することが可能となる。
【００４７】
その後、層間絶縁膜、コンタクトプラグ、配線等（図示せず）を形成することによってメモリ１００が完成する。
【００４８】
本実施形態によれば、バックゲート部ＢＧのゲート電極は、絶縁膜８１と導電膜９１との積層構造（第１の積層構造ＳＴ１）を有する。これにより、メモリホールＭＨを形成する際に、絶縁膜８１と導電膜９１とを交互にエッチングする。従って、導電膜９１のエッチングにおいて発生した堆積物（炭素含有堆積物）は、絶縁膜８１のエッチング時に酸化され、減少または消滅する。その結果、過剰なオーバーエッチングを抑制しつつ、メモリホールを所望の形状に形成することができる。従って、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５０】
１００…メモリ、１０…基板、２０…絶縁膜、ＢＧ…バックゲート部、ＭＣ…メモリセル、ＳＧ…選択ゲート部、３０…電荷蓄積層、４０…シリコン柱（ボディ部）、５０…連結部、６０…絶縁膜、７０…ＳＧ連結部、ＳＴ１〜ＳＴ３…第１〜第３の積層構造、８１〜８３…第１〜第３の絶縁膜、９１〜９３…第１〜第３の導電膜、ＭＨ…メモリホール
【図１】
2015138834.tif 000003
【図２】
2015138834.tif 000004
【図３】
2015138834.tif 000005
【図４】
2015138834.tif 000006
【図５】
2015138834.tif 000007
【図６】
2015138834.tif 000008
【図７】
2015138834.tif 000009
【図８（Ａ）】
2015138834.tif 000010
【図８（Ｂ）】
2015138834.tif 000011
【図８（Ｃ）】
2015138834.tif 000012