(57)【要約】【課題】現在のＬＳＩにおいては、比較的不規則なロジック領域と比較的規則的な部分が多いメモリ領域が混在している場合が多い。このようなロジック＆メモリ混載チップでは、メモリ領域の周辺部に、プロセス起因の揺らぎ現象を軽減するために、相当の面積を占有する端部ダミーパターンを配置している。しかし、このようなレイアウトでは、メモリ領域の増加に伴って、その占有面積が予想外に増加してしまうという問題がある。【解決手段】本願発明の概要は、設計データの内のメモリセル領域を含むメモリセル含有領域に対して、局所パターンデータ密度に基づく局所密度補正量を付加することにより、プリバイアスデータを生成し、これに対して、モデルベースＯＰＣ処理により、マスクデータを生成して作成した光学マスクを用いて、紫外線露光光により縮小投影露光するものである。【選択図】図２６
2015176103.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データの内のメモリセル領域を含むメモリセル含有領域に対して、エッチング補正量および局所パターンデータ密度に基づく局所密度補正量を付加することにより、プリバイアスデータを生成する工程；
（ａ２）前記プリバイアスデータに対して、モデルベースＯＰＣ処理を施すことにより、前記マスクデータを生成する工程。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記マスクパターンを前記半導体ウエハの第１の主面上のフォトレジスト膜に転写することにより、前記フォトレジスト膜をパターニングする工程；
（ｃ２）パターニングされた前記フォトレジスト膜を用いて、前記第１の主面に対して、エッチング処理を実施することにより、素子分離絶縁膜埋め込み溝を形成する工程。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、前記紫外線露光光の波長は、１９３ｎｍである。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、前記縮小投影露光は、液浸露光である。
【請求項５】
請求項４に記載の半導体集積回路装置の製造方法において、前記メモリセル含有領域は、ＳＲＡＭセル含有領域である。
【請求項６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データの内のメモリセル領域を含むメモリセル含有領域に対して、エッチングモデルを含むモデルベースＯＰＣ処理を施すことにより、中間図形データを生成する工程；
（ａ２）前記中間図形データに対して、局所パターンデータ密度に基づく局所密度補正量を付加することにより、前記マスクデータを生成する工程。
【請求項７】
請求項６に記載の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記マスクパターンを前記半導体ウエハの第１の主面上のフォトレジスト膜に転写することにより、前記フォトレジスト膜をパターニングする工程；
（ｃ２）パターニングされた前記フォトレジスト膜を用いて、前記第１の主面に対して、エッチング処理を実施することにより、素子分離絶縁膜埋め込み溝を形成する工程。
【請求項８】
請求項７に記載の半導体集積回路装置の製造方法において、前記紫外線露光光の波長は、１９３ｎｍである。
【請求項９】
請求項８に記載の半導体集積回路装置の製造方法において、前記縮小投影露光は、液浸露光である。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法において、前記メモリセル含有領域は、ＳＲＡＭセル含有領域である。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）の製造方法に関し、たとえば、フォトリソグラフィに適用することができるものである。
【背景技術】
【０００２】
日本特開２００７−２１９２０８号公報（特許文献１）または、これに対応する米国特許第７６８９９６８号公報（特許文献２）は、通常の光露光におけるモデルベースＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）に関するものである。そこでは、２次元モデルベースＯＰＣによる補正計算に於いて、サンプリング地点の周辺におけるパターンエッジの２次元分布を考慮した重み付けを行う。そして、その重み付けをサンプリング地点に対して反応生成物が影響を及ぼし得る領域への重み付けを大きく、それ以外の領域への重み付けを小さくなるようにする。これによって、設計パターンに対して、ＯＰＣとＰＰＣ（Ｐｒｏｃｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）とを併せて行うようにする技術が開示されている。
【０００３】
日本特開２００８−２９９１２８号公報（特許文献３）または、これに対応する米国特許第８１２２３８５号公報（特許文献４）は、通常の光露光におけるモデルベースＯＰＣに関するものである。そこでは、光学像強度シミュレータを用いて、マスクパターン毎に適切なマスク補正を行うモデルベースＯＰＣにおいて、マスクパターンをサブ領域に分割し、各サブ領域内のパターンの内容に応じて、光学像強度シミュレーションのモデルを変更する。そして、マスクパターンの最小寸法が露光波長付近で設定されている所定の閾値を下回る場合に、その領域を高精度のモデルで計算し、それ以外の領域を高速のモデルで計算する技術が開示されている。
【０００４】
日本特開２０１３−６２４３３号公報（特許文献５）または、これに対応する米国特許公開２０１３−６３７０７号公報（特許文献６）は、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）リソグラフィに関するものである。そこには、ＥＵＶリソグラフィ用マスクの作成に於いて、フレアの低減のために、マスク起因のフレア量を評価し、それに基づいて、マスクにダミーパターンを付与し、マスクにダミーパターンが付与されたレイアウトパターンに関して、フレア補正及び近接効果補正を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２１９２０８号公報
【特許文献２】米国特許第７６８９９６８号公報
【特許文献３】特開２００８−２９９１２８号公報
【特許文献４】米国特許第８１２２３８５号公報
【特許文献５】特開２０１３−６２４３３号公報
【特許文献６】米国特許公開２０１３−６３７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
現在のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）においては、比較的不規則なロジック領域と比較的規則的な部分が多いメモリ領域が混在している場合が多い。このようなロジック＆メモリ混載チップでは、メモリ領域（より正確には、メモリセル領域）の周辺部に、プロセス起因の揺らぎ現象を軽減するために、相当の面積を占有する端部ダミーパターンを配置している。
【０００７】
しかし、このようなレイアウトでは、メモリ領域の増加に伴って、その占有面積が予想外に増加してしまうという問題がある。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一実施の形態の概要は、設計データの内のメモリセル領域を含むメモリセル含有領域に対して、局所パターンデータ密度に基づく局所密度補正量を付加することにより、プリバイアスデータを生成し、これに対して、モデルベースＯＰＣ処理により、マスクデータを生成して作成した光学マスクを用いて、紫外線露光光により縮小投影露光するものである。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、前記本願の一実施の形態によれば、メモリ領域の占有面積を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスチップの一例を説明するためのチップ上面全体図である。
【図２】図１のＳＲＡＭ領域ＳＲ（メモリ領域）内のＳＲＡＭメモリセルＭＣの一例を示す回路図である。
【図３】図２に対応するデバイス模式平面図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法に使用する露光装置の一例を説明するための液浸縮小投影露光装置の全体模式断面図である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（露光工程）におけるデバイス断面図である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（現像工程）におけるデバイス断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（エッチング工程）におけるデバイス断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータ作成工程を説明するためのフロー図である。
【図９】図８の初期設計データＳＤの内部構造の一例を説明するためのデータ構造図である。
【図１０】図３の層合成工程１０１を説明するためのデータ構造図（メモリセル合成層）である。
【図１１】図３の層合成工程１０１を説明するためのデータ構造図（ＯＰＣ非対象合成層）である。
【図１２】図３の層合成工程１０１を説明するためのデータ構造図（非メモリセル合成層）である。
【図１３】図１のＳＲＡＭ領域コーナ部切り出し部Ｒ１に対応する具体的なＳＲＡＭ領域ＳＲ（メモリ領域）のレイアウトの一例を示すデバイス平面図である。
【図１４】図１３のＳＲＡＭセル領域コーナ部切り出し部Ｒ２のフィールド層（アクティブ領域又は、その反転パターンとしてのシャロートレンチまたはＳＴＩ絶縁膜すなわちフィールド絶縁膜）に対応するデバイス平面図である。
【図１５】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（設計データ時点）である。
【図１６】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング補正量付加時点）である。
【図１７】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（局所密度補正量付加時点）である。
【図１８】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（マスクデータ生成時点）である。
【図１９】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング前図形予測時点）である。
【図２０】図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング後図形予測時点）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に使用するＯＰＣソフトウエア等の作成工程を説明するためのフロー図である。
【図２２】図２１の局所密度補正テーブル作成工程１１５を説明するためのＳＲＡＭセル領域ＳＲＣ（メモリセル領域）および、その周辺部の簡略化した平面図である。
【図２３】図２２で説明した局所密度データの取得の説明のためのデータ密度等の説明図である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に関する変形例を説明するためのフロー図である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程（変形例）に使用するＯＰＣソフトウエア等の作成工程を説明するためのフロー図である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのフロー図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データの内のメモリセル領域を含むメモリセル含有領域に対して、エッチング補正量および局所パターンデータ密度に基づく局所密度補正量を付加することにより、プリバイアスデータを生成する工程；
（ａ２）前記プリバイアスデータに対して、モデルベースＯＰＣ処理を施すことにより、前記マスクデータを生成する工程。
【００１６】
２．前記項１に記載の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記マスクパターンを前記半導体ウエハの第１の主面上のフォトレジスト膜に転写することにより、前記フォトレジスト膜をパターニングする工程；
（ｃ２）パターニングされた前記フォトレジスト膜を用いて、前記第１の主面に対して、エッチング処理を実施することにより、素子分離絶縁膜埋め込み溝を形成する工程。
【００１７】
３．前記項１または２に記載の半導体集積回路装置の製造方法において、前記紫外線露光光の波長は、１９３ｎｍである。
【００１８】
４．前記項１から３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記縮小投影露光は、液浸露光である。
【００１９】
５．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記メモリセル含有領域は、ＳＲＡＭセル含有領域である。
【００２０】
６．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データの内のメモリセル領域を含むメモリセル含有領域に対して、エッチングモデルを含むモデルベースＯＰＣ処理を施すことにより、中間図形データを生成する工程；
（ａ２）前記中間図形データに対して、局所パターンデータ密度に基づく局所密度補正量を付加することにより、前記マスクデータを生成する工程。
【００２１】
７．前記項６に記載の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記マスクパターンを前記半導体ウエハの第１の主面上のフォトレジスト膜に転写することにより、前記フォトレジスト膜をパターニングする工程；
（ｃ２）パターニングされた前記フォトレジスト膜を用いて、前記第１の主面に対して、エッチング処理を実施することにより、素子分離絶縁膜埋め込み溝を形成する工程。
【００２２】
８．前記項６または７に記載の半導体集積回路装置の製造方法において、前記紫外線露光光の波長は、１９３ｎｍである。
【００２３】
９．前記項６から８のいずれか一つに記載の半導体集積回路装置の製造方法において、前記縮小投影露光は、液浸露光である。
【００２４】
１０．前記項６から９のいずれか一つに記載の半導体集積回路装置の製造方法において、前記メモリセル含有領域は、ＳＲＡＭセル含有領域である。
【００２５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２６】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００２８】
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
【００２９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３０】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００３３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３４】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３５】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００３６】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００３７】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００３８】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００３９】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４０】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
６．本願に於いて、「リソグラフィターゲット（Ｌｉｔｈｏｇｒａｐｈｙ  Ｔａｒｇｅｔ）」とは、ウエハ上に結像する図形の像の狙いとする図形形状（寸法を含む）であり、エッチング後に設計のデバイス形状（寸法を含む）になるものであり、基本的に現像後のレジスト形状に対応する。
【００４２】
また、本願に於いて、レジスト膜のパターニングの後の下地のエッチング工程に関して、「パターニングされたレジスト膜を用いる」とは、レジスト膜を直接用いて、下地のエッチングを行うほか、レジスト膜によって、一旦、ハードマスク膜をパターニングして、そのパターニングされたハードマスク膜を用いて、下地のエッチングを行うことを含むものとする。
【００４３】
更に、本願に於いては、混乱のないときは、設計データ等に対する処理、同処理工程および、その処理によって生成したデータに同一の参照番号を用いることがある。また、同様に、混乱のないときは、物理的回路＆デバイスとそれに対応するデータに対して、同一の名称を用いることがある。なお、本願に於いて、「初期設計データ」等といっても、未完成の設計データを意味するものではなく、設計データとしては、完成しているが、設計データからマスクデータを生成するプロセスにおいて「初期データ」という意味である。
【００４４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４６】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００４７】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスチップの一例の説明（主に図１から図３）
このセクションで説明するチップ内の回路レイアウトは、一例であり、メモリ領域（埋め込みメモリ領域）として、ＳＲＡＭ領域（埋め込みＳＲＡＭ領域）を例にとり、具体的に説明するが、メモリ領域としては、ＳＲＡＭ領域のほか、ＤＲＡＭ領域、フラッシュメモリ領域等の不揮発性メモリ領域、または、これらの集合領域であってもよい。
【００４８】
このセクションの平面図に於いては、表示を簡潔にするために、実際のデバイスで（設計上又はプロセス上で）出現する細かい凹凸等を原則として、表示しないこととする。
【００４９】
図１は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスチップの一例を説明するためのチップ上面全体図である。図２は図１のＳＲＡＭ領域ＳＲ（メモリ領域）内のＳＲＡＭメモリセルＭＣの一例を示す回路図である。図３は図２に対応するデバイス模式平面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスチップの一例を説明する。
【００５０】
まず、対象デバイスチップの一例のチップ上面レイアウトの概要を図１に示す。図１に示すように、半導体チップ２の表面１ａ（第１の主面）には、たとえば、ＣＭＩＳ論理回路等で構成されたロジック領域ＬＲが設けられている。また、半導体チップ２の表面１ａの他の領域には、メモリ領域として、たとえば、ＳＲＡＭ領域ＳＲ（メモリ領域）が設けられている。半導体チップ２の表面１ａの更に他の領域には、たとえば、比較的デバイス寸法の大きい回路等から構成されたＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）非対象領域ＮＣ、すなわち、ＯＰＣの対象とされない領域が設けられている。ここで、ロジック領域ＬＲおよびＳＲＡＭ領域ＳＲは、この例では、ＯＰＣ対象領域、すなわち、ＯＰＣの対象とされる領域である。ＳＲＡＭ領域ＳＲ（メモリ領域）内には、たとえば、メモリセルＭＣがマトリクス状に配置されたＳＲＡＭセル領域ＳＲＣ（メモリセル領域）、ＳＲＡＭセル領域ＳＲＣの制御及び、これと外部との信号のやり取りを制御するＳＲＡＭ周辺回路領域ＳＲＰが設けられている。
【００５１】
次に、図１のメモリセルＭＣの回路図の一例を図２に示す。図２に示すように、メモリセルＭＣの主要部は、たとえば、ドライバトランジスタＱ１，Ｑ２（たとえばＮチャネル型ＭＩＳＦＥＴ）、負荷トランジスタＱ３，Ｑ４（たとえばＰチャネル型ＭＩＳＦＥＴ）等から構成されている。このメモリセルＭＣの主要部は、転送トランジスタＱ５，Ｑ６（たとえばＮチャネル型ＭＩＳＦＥＴ）を介して、たとえば、それぞれの対応するデータ線ＤＬ，ＤＬＢと電気的に接続されるようになっている。また、転送トランジスタＱ５，Ｑ６のゲートは、対応するワード線ＷＬによって制御されている。また、メモリセルＭＣの主要部の上端は、たとえば、電源Ｖｄｄに接続されるようになっており、メモリセルＭＣの主要部の下端は、接地Ｖｓｓに接続されるようになっている。
【００５２】
次に、図２のメモリセルＭＣの平面レイアウトの一例を図３に示す。図３に示すように、メモリセルＭＣ内の半導体基板の表面１ａには、複数のアクティブ領域ＡＲが設けられており、その他の部分は、フィールド領域ＦＲであり、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域の埋め込み酸化シリコン系絶縁膜で覆われている。各アクティブ領域ＡＲを、たとえば、ポリシリコン膜等で構成されたゲート電極膜ＧＦが横断して、ドライバトランジスタＱ１，Ｑ２、負荷トランジスタＱ３，Ｑ４、転送トランジスタＱ５，Ｑ６等を構成している。
【００５３】
メモリセルＭＣ内の素子間は、たとえば、主に、第１層銅埋め込み配線等から構成された素子間メタル配線ＭＷによって、コンタクト領域ＣＲ等を介して接続されている。一方、電源及び接地は、たとえば、主に、第２層銅埋め込み配線等から構成された電源配線Ｖｄｄおよび接地配線Ｖｓｓによって供給されている。
【００５４】
また、データ線ＤＬ，ＤＬＢは、たとえば、主に、第２層銅埋め込み配線等から構成されている。一方、ワード線ＷＬは、たとえば、主に、第３層銅埋め込み配線等から構成されており、たとえば、ビア接続領域ＴＲを介して、対応するゲート電極膜ＧＦと接続されている。
【００５５】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法に使用する露光装置の一例の説明（主に図４）
このセクションでは、縮小投影露光装置の一例として、ステップ＆スキャン方式等の縮小投影露光装置（たとえば、４：１縮小）を簡素化して、その構造を模式的に表示し、液浸露光方式について、説明する。しかし、ウエハの全体の露光方式は、ステップ＆スキャン方式に限らず、ステップ露光方式でもよく、ウエハと投影光学系との間の媒体は、液体に限らず、気体であってもよい。また、縮小率は、４：１縮小以外であっても良い。液浸露光方式は、非液浸露光方式と比較して、ほぼ液浸用液体６３（図４）を代えるだけで、解像度の向上が図れるメリットを有する。
【００５６】
また、露光光としては、ＡｒＦエキシマレーザからの１９３ｎｍ単色光（以下、帯域としては、主に紫外線領域）によるもの（いわゆるＡｒＦ露光）を例にとり具体的に説明するが、その他の光源からの異なる波長の単色光または非単色光（主に紫外線領域）であってもよい。ＡｒＦエキシマレーザからの１９３ｎｍ単色光による紫外線露光は、商業的に最も利用しやすいというメリットを有する。これは、光源、露光装置、その他のリソグラフィ関連プロセス装置、フォトレジスト材料、その他プロセス材料、マスク等も多様に供給されているからである。
【００５７】
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法に使用する露光装置の一例を説明するための液浸縮小投影露光装置の全体模式断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法に使用する露光装置の一例を説明する。
【００５８】
縮小投影露光装置の一例である、ステップ＆スキャン方式の液浸露光装置の模式断面図を図４に示す。図４に示すように、たとえば、ＡｒＦエキシマレーザ等の露光光源６１からの露光光５７は、光軸５６に沿って光源光学系６２を介して、光学マスク５９を透過し、露光光学系５８（投影光学系）に入り、液浸用液体６３を介して、ウエハステージ５１上に設置されたウエハ１の表面１ａ（第１の主面）上に投影される。
【００５９】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例の説明（主に図５から図７）
このセクションでは、一例として、シャロートレンチ加工工程を例にとり、具体的に説明するが、他の工程でも良いことは、言うまでもない。また、レジストプロセスとしては、説明を簡略にするために、単層レジストを例にとり、説明するが、２層レジストプロセス、３層レジストプロセス等の多層レジストプロセスでもよいことは言うまでもない。
【００６０】
また、露光プロセスは、説明を簡略にするために、単一露光プロセスを例にとり、説明するが、同様に、多重露光プロセスでもよいことは言うまでもない。
【００６１】
更に、エッチングについても、説明を簡略にするために、単一回のレジストパターニングと単一回のエッチング工程から構成されたリソグラフィ単位工程を例にとり、説明するが、多数回のレジストパターニングと多数回のエッチング工程から構成されたリソグラフィ単位工程を有するもの（いわゆる多重エッチングプロセス）でもよいことは言うまでもない。
【００６２】
このセクションおよび前セクションの説明は、本願の前記一実施の形態の半導体集積回路装置の製造方法に関するリソグラフィプロセスの説明であるとともに、変形例を含むその他の実施の形態に関するリソグラフィプロセスの説明でもある。
【００６３】
図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（露光工程）におけるデバイス断面図である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（現像工程）におけるデバイス断面図である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明するための図３のＸ−Ｘ’断面に対応する製造プロセス中（エッチング工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるリソグラフィプロセスの一例を説明する。
【００６４】
以下において、図３のＸ−Ｘ’断面に対応する部分の図４の露光装置等によるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程におけるトレンチパターニング工程に関するリソグラフィプロセス（Ｌｉｔｈｏｇｒａｐｈｙ  Ｐｒｏｃｅｓｓ）の一例を説明する。まず、露光工程の断面模式図を図５に示す。図５に示すように、半導体ウエハ１の表面１ａ（第１の主面）、すなわち、裏面１ｂの反対の面には、たとえば、下から順に、酸化シリコン膜３および窒化シリコン膜４を介して、フォトレジスト膜５（たとえば、ポジ型化学増幅型フォトレジスト膜）が設けられている。
【００６５】
半導体ウエハ１の上方には、投影レンズ等を有する露光光学系５８（縮小投影光学系）があり、投影レンズ５８とフォトレジスト膜５の間は、たとえば、水等の液浸用液体６３で満たされている。先に説明したように、露光光５７は、たとえば、石英マスク基板６０の下面にクロム膜等の遮蔽膜５４等から構成されたマスクパターンを有し、同下面がペリクル膜５５で、カバーされた光学マスク５９を透過し、縮小投影光学系５８で、たとえば、四分の一に縮小され、液浸用液体６３を介して、フォトレジスト膜５上に投影露光される。投影露光の方式としては、他の方式でもよいが、この例に於いては、局所的には、たとえば、スキャンニング露光であり、大域的には、たとえば、ステップ＆スキャン露光等が適用される。
【００６６】
次に、図６に示すように、フォトレジスト膜５が現像されて、レジスト膜パターンが形成される（レジスト膜のパターニングが完成）。次に、パターニングされたレジスト膜５（レジスト膜パターン）をエッチングマスクとして、たとえば、ドライエッチングにより、窒化シリコン膜４および酸化シリコン膜３のパターニングを実行することにより、ハードマスク膜のパターニングを行う。その後、不要になったレジスト膜５を、たとえば、アッシング等により除去する。
【００６７】
次に、図７に示すように、たとえば、ハードマスク膜（窒化シリコン膜４等）をエッチングマスクとして、異方性ドライエッチング（たとえば、ハロゲン系ガス雰囲気）により、シャロートレンチ６（素子分離絶縁膜埋め込み溝）が形成される。
【００６８】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等による埋め込みシリコン酸化膜の埋め込み、およびＣＭＰ（Ｃｈｅｍｉｃａｌ  めちゃにかｌＰｏｌｉｓｈｉｎｇ）等による平坦化等により、フィールド酸化膜の埋め込みが行われる。
【００６９】
以上のように、前記一実施の形態は、フィールド層等の光リソグラフィによる形成のように、最小寸法、すなわち、ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）における密集繰り返しパターン（規則性パターン）と、その外部の比較的疎な非規則性パターンが比較的近接して混在するデバイス層に、適用して特に有効である。それは、レジストのパターニングとその後の下層のエッチングの特性が、デバイスの可能な最小寸法を決定するからである。
【００７０】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータ作成工程の説明（主に図８から図２０）
このセクションでは、初期の設計データからマスクデータに至るデバイスデータの推移の一例を説明するが、混乱を避けるために、元の設計データに変更を加えたものは、別の設計データとする取り扱いとしたが、変更した部分に関して、元の設計データを更新したとしてもよいことは、言うまでもない。また、以下での説明は、そのような、順次更新するデータの処理を実質的に包含しているものである。
【００７１】
図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータ作成工程を説明するためのフロー図である。図９は図８の初期設計データＳＤの内部構造の一例を説明するためのデータ構造図である。図１０は図３の層合成工程１０１を説明するためのデータ構造図（メモリセル合成層）である。図１１は図３の層合成工程１０１を説明するためのデータ構造図（ＯＰＣ非対象合成層）である。図１２は図３の層合成工程１０１を説明するためのデータ構造図（非メモリセル合成層）である。図１３は図１のＳＲＡＭ領域コーナ部切り出し部Ｒ１に対応する具体的なＳＲＡＭ領域ＳＲ（メモリ領域）のレイアウトの一例を示すデバイス平面図である。図１４は図１３のＳＲＡＭセル領域コーナ部切り出し部Ｒ２のフィールド層（アクティブ領域又は、その反転パターンとしてのシャロートレンチまたはＳＴＩ絶縁膜すなわちフィールド絶縁膜）に対応するデバイス平面図である。図１５は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（設計データ時点）である。図１６は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング補正量付加時点）である。図１７は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（局所密度補正量付加時点）である。図１８は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（マスクデータ生成時点）である。図１９は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング前図形予測時点）である。図２０は図８の設計データからマスクデータに至る過程を説明するための図１４の（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応または密接に関係する図形（図形データを含む）の変遷を示す各ステップにおける図形平面図（エッチング後図形予測時点）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータ作成工程を説明する。
【００７２】
まず、図８により、初期設計データＳＤからマスクデータＭＤに至る過程の概要を説明する。図８に示すように、初期設計データＳＤに対して、層合成処理１０１を実行し、ＯＰＣ処理に適合したデータ構造とする。具体的には、ＯＰＣ処理がしやすいように、複数のデータ群に再構成し、それらを後の処理対象である設計データＤＤとする。このようにするのは、規則的なパターンの部分とそうでないパターンの部分に、異なるＯＰＣ処理等をしたいというニーズがあるからである。また、時間をかけて、わざわざ、ＯＰＣ処理等をする必要のない部分、または、自動でＯＰＣ処理等をされては困る部分等もあるからである。
【００７３】
次に、この設計データＤＤに対して、マスクデータ生成処理１０２を施し、マスクデータＭＤを得る。マスクデータ生成処理１０２は、各種のバイアス処理、それらによるプリバイアスデータの生成、プリバイアスデータに対するＯＰＣ処理等から構成されている。このように、各種バイアス処理とＯＰＣ処理を分けるのは、全てのモデル、すなわち、露光モデル、レジストモデル、エッチングモデル、局所密度揺らぎモデル等の各種モデルを一括してモデルベースＯＰＣに取り込んで、計算することも可能であるが、非常に長い時間を要する問題があるからである。この例では、露光モデルおよびレジストモデルを中心に、モデルベースＯＰＣを実行し、エッチングシフト量、局所密度揺らぎによるシフト量等は、事前のバイアス処理により、簡易に処理している。このようにすることにより、モデルベースＯＰＣの計算時間を商業ベースに乗りやすい程度の低減することができるメリットを有する。これは、局所密度揺らぎによるシフト量をモデルベースＯＰＣに取り込もうとすると、計算対象領域が一気に広がる結果、演算時間が桁違いに長くなるからである。
【００７４】
次に、図８の初期設計データＳＤおよび層合成処理１０１の具体的一例を図９から図１２に基づいて説明する。
【００７５】
まず、初期設計データＳＤのデータ構造の一例を図９に示す。図９に示すように、初期設計データＳＤは、階層構造を有しており、たとえば、デバイス構造等に関係するデバイスデータパーツＰａ、領域の指定に関係する領域指定データパーツＰｄ等に大別されている。
【００７６】
デバイスデータパーツＰａは、たとえば、シャロートレンチパターン（リソグラフィ工程としては、その加工用のハードマスクパターンの反転パターン）等に対応するフィールドデータ層Ｌ１，ゲート電極パターン等に対応するゲートデータ層Ｌ２，Ｐウエルその他の不純物ドープ領域に対応するイオン注入データ層Ｌ３等を有する。
【００７７】
一方、領域指定データパーツＰｄは、たとえば、ＯＰＣ処理をすることが不適切か、又は、その必要がない領域を指定するためのＯＰＣ非対象領域指定データ層Ｌ３０，たとえば、埋め込みＳＲＡＭ領域のメモリセル領域等を指定するためのメモリセル領域指定データ層Ｌ２０等を有する。
【００７８】
次に、メモリセルＯＰＣ対象合成層Ｌ１２０の生成の一例（層合成）を図１０に示す。図１０に示すように、たとえば、フィールドデータ層Ｌ１とメモリセル領域指定データ層Ｌ２０の論理積（重なっている部分のみを取り出す操作）を取ることによって、メモリセルＯＰＣ対象合成層Ｌ１２０を生成する。
【００７９】
次に、ＯＰＣ非対象合成層Ｌ１３０の生成の一例（層合成）を図１１に示す。図１１に示すように、上と同様に、たとえば、フィールドデータ層Ｌ１とＯＰＣ非対象領域指定データ層Ｌ３０の論理積を取ることによって、ＯＰＣ非対象合成層Ｌ１３０を生成する。
【００８０】
次に、非メモリセルＯＰＣ対象合成層Ｌ１００の生成の一例（層合成）を図１２に示す。図１２に示すように、上と同様に、たとえば、フィールドデータ層Ｌ１からＯＰＣ非対象領域指定データ層Ｌ３０およびメモリセル領域指定データ層Ｌ２０を差し引くことによって、非メモリセルＯＰＣ対象合成層Ｌ１００を生成する。これは、すなわち、フィールドデータ層Ｌ１からメモリセルＯＰＣ対象合成層Ｌ１２０とＯＰＣ非対象合成層Ｌ１３０を除外した領域を抽出する操作と等価である。これは、メモリセル領域のような領域と、そうでない領域に対して、別種のＯＰＣ処理を施す場合に有効な方法である。従って、メモリセル領域のような領域と、そうでない領域（すなわち、非メモリセル領域）に対して、同一のＯＰＣ処理を施す場合には、このような処理は不要である。ただし、その場合でも、ＯＰＣ非対象合成層Ｌ１３０の生成処理は必要である。これは、必要のない部分にまで、ＯＰＣ処理をすると、その分処理時間が延びるからである。しかし、全ての領域にＯＰＣ処理を施す場合には、ＯＰＣ非対象合成層Ｌ１３０の生成処理も不要である。
【００８１】
ここで、メモリセル領域とその他の領域等の関係を明確にするために、メモリ領域とその周辺の構造の具体的一例を挙げて簡単に説明する。図１のＳＲＡＭ領域コーナ部切り出し部Ｒ１の拡大平面図を図１３に示す。図１３に示すように、この例に於いては、ＳＲＡＭ領域ＳＲ（メモリ領域）内に、たとえば、複数の（場合によっては単数でもよい）ＳＲＡＭセル領域ＳＲＣ（メモリセル領域）が配置されている。そして、メモリセル領域ＳＲＣの間または、その周辺近傍には、たとえば、複数の（場合によっては単数でもよい）ＳＲＡＭ周辺回路領域ＳＲＰ（メモリ周辺回路領域）が配置されている。
【００８２】
ここで、メモリセル含有領域１０（ＳＲＡＭセル含有領域）は、メモリセル領域ＳＲＣを含有する領域、すなわち、メモリセル領域ＳＲＣを内包し、それよりも若干広い領域を含む（メモリセル領域ＳＲＣの周辺近傍を含む）か、または、複数又は単数のメモリセル領域ＳＲＣと実質的に一致する領域である。
【００８３】
なお、メモリセル含有領域１０がＳＲＡＭセル含有領域であるときは、特に、チップ面積の低減に有効である。これは、現在のロジック系ＬＳＩチップ等（ロジック系、マイクロコンピュータ系、システム系その他）においては、埋め込みＳＲＡＭ領域の占める面積が、ますます、チップ面積の大半を占めるようになってきているからである。
【００８４】
次に、図１３のＳＲＡＭセル領域コーナ部切り出し部Ｒ２のアクティブ領域（ＭＩＳＦＥＴの要部が形成される領域）の図形形状（フィールド絶縁膜パターンの反転パターン）の具体的一例を図１４（平面レイアウト図）に示す。図１４に示すように、メモリセル含有領域１０内の各種の図形は、全て、初期設計データＳＤ（形状的には、基本的に設計データＤＤと同じ）に対応するアクティブ領域である（図３のアクティブ領域ＡＲに対応）。これらの図形から、メモリセル領域一部切り出し部Ｒ５，Ｒ６，Ｒ７のそれぞれ属するアクティブ領域ＡＲ１、ＡＲ２、ＡＲ３（ハッチングを付しているもの）を抽出して、それらの変化により、図８の設計データＤＤからマスクデータＭＤに至る過程並びに、ウエハ上でのパターン形状との関係等を以下、図１５から図２０に基づいて説明する。
【００８５】
まず、図８および図１４の設計データＤＤにおけるアクティブ領域ＡＲ１、ＡＲ２、ＡＲ３の形状（輪郭形状）を図１５に示す。図１５に示すように、アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３の輪郭形状は、設計データＤＤに対応しているので、図１４のものと同一である。
【００８６】
次に、図３のマスクデータ生成処理１０２の内、エッチングバイアス処理のみを施した状態を模式的に図１６に示す。実際には、この例では、エッチングバイアスと局所密度に基づくバイアス処理は一括して行うので、特に必要でないときは、個々の段階で出力することはないが、ここでは、説明のために図示する。図１６に示すように、点線は、設計データのアクティブ領域ＡＲ１、ＡＲ２、ＡＲ３の輪郭形状であり、実線の付加図形はエッチング補正部分ＢＥ１、ＢＥ２である。これらの付加図形は、わかりやすいように、設計データのアクティブ領域ＡＲ１、ＡＲ２、ＡＲ３の輪郭と別に表示したものである。
【００８７】
次に、図１６に示したデータに、更に、局所密度バイアス処理を施した状態を模式的に図１７に示す。図１７に示すように、斜線をつけた実線の付加図形は局所密度補正部分ＢＣ１、ＢＣ２である。これらの付加図形は、わかりやすいように、設計データのアクティブ領域ＡＲ１、ＡＲ２、ＡＲ３の輪郭およびエッチング補正部分ＢＥ１、ＢＥ２の図形と別々に表示したものである。これからわかるように、局所密度揺らぎの大きいメモリセル含有領域１０の端部近傍にあるメモリセル領域一部切り出し部Ｒ５，Ｒ６では、局所密度補正部分ＢＣ１、ＢＣ２が存在するが、局所密度揺らぎの影響をほとんど受けないメモリセル含有領域１０の内部領域にあるメモリセル領域一部切り出し部Ｒ７では、局所密度補正部分ＢＣ１、ＢＣ２に対応する図形が存在しない。これは、この部分では、特に補正図形を付加する必要がないくらい、局所密度揺らぎの影響が小さいからである。この点は、内部領域でも、端部と同様に補正図形が存在するエッチングバイアスとの相違点である。
【００８８】
次に、図１７に示したデータ（プリバイアスデータ）に、更に、マスクデータ生成処理１０２の内のＯＰＣ処理を施して生成したマスクデータＭＤ等を図１８に示す。図１８に示すように、ＯＰＣ処理に於いては、たとえば、露光した際に、ウエハ上に結像する図形の像がリソグラフィターゲット図形ＬＴ１、ＬＴ２，ＬＴ３に対応するように、逆計算がなされて、マスクパターン図形ＭＰ１、ＭＰ２，ＭＰ３（具体的には、この例ではクロムパターン）に対応するマスクデータＭＤが生成されている。
【００８９】
次に、このマスクデータＭＤに基づいて、作成されたマスクパターンを有する光学マスクによって、露光されたレジストパターン、すなわちエッチング前ウエハ上予測図形ＷＰＲ１、ＷＰＲ２、ＷＰＲ３（実線）を、リソグラフィターゲット図形ＬＴ１、ＬＴ２，ＬＴ３（破線）とともに、図１９に示す。図１９に示すように、後のエッチング工程で大きく削られるメモリセル含有領域１０の端部近傍にあるメモリセル領域一部切り出し部Ｒ５では、エッチング前ウエハ上予測図形ＷＰＲ１は、比較的幅広になるようにされている。
【００９０】
更に、エッチング後ウエハ上予測図形ＷＰＦ１、ＷＰＦ２、ＷＰＦ３（実線）を、（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３（点線）とともに、図２０に示す。図２０に示すように、各メモリセル領域一部切り出し部Ｒ５，Ｒ６，Ｒ７のエッチング後ウエハ上予測図形ＷＰＦ１、ＷＰＦ２、ＷＰＦ３は、いずれも、それぞれの（設計データの）アクティブ領域ＡＲ１、ＡＲ２、ＡＲ３に対応して、等幅になるようにされている。
【００９１】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に使用するＯＰＣソフトウエア等の作成工程の説明（主に図２１から図２３）
このセクションでは、ＯＰＣソフトウエア等として、基本的なモデルベースＯＰＣソフトウエア、エッチング補正ソフトウエアおよび局所密度補正ソフトウエアを統合した統合ＯＰＣソフトウエアを例に取り具体的に説明するが、ソフトウエアの構成としては、個々に分割されたものでも、適宜、統合したものでもよいことは言うまでもない。
【００９２】
図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に使用するＯＰＣソフトウエア等の作成工程を説明するためのフロー図である。図２２は図２１の局所密度補正テーブル作成工程１１５を説明するためのＳＲＡＭセル領域ＳＲＣ（メモリセル領域）および、その周辺部の簡略化した平面図である。図２３は図２２で説明した局所密度データの取得の説明のためのデータ密度等の説明図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に使用するＯＰＣソフトウエア等の作成工程を説明する。
【００９３】
ＯＰＣソフトウエア等の一例である統合ＯＰＣソフトウエアの作成過程の概要を図２１に示す。図２１に示すように、先ず、半導体集積回路装置の製造プロセスを決定する（プロセス決定工程１１１）。次に、たとえば、露光＆レジストモデル及びエッチング補正量等を決定するためのＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を作成する（エッチング補正量等決定のためのＴＥＧ作成工程１１２）。次に、たとえば、このＴＥＧ等により、露光＆レジストデータ及びエッチングデータを取得する（露光およびエッチングデータ取得工程１１３）。次に、たとえば、取得した露光＆レジストデータから露光＆レジストモデルを作成する（モデル作成工程１１４）。次に、たとえば、取得したエッチングデータからエッチング補正テーブルを作成する（エッチング補正テーブル作成工程１１６）。次に、たとえば、取得した露光＆レジストデータ及びエッチングデータから、局所密度補正テーブルを作成する（局所密度補正テーブル作成工程１１５）。次に、たとえば、露光＆レジストモデル、エッチング補正テーブルおよび局所密度補正テーブルを統合ソフトウエア（検証前統合ソフトウエア）に組み込む（各種テーブル組み込み工程１１７）。次に、たとえば、検証前統合ソフトウエアに対して、各種の検証を実施する（検証工程１１８）。
【００９４】
この検証の一つとして、たとえば、検証前統合ソフトウエアによって検証マスクを作成して、それを用いて、露光及びエッチングを実行して、露光及びエッチングの評価を実行する（露光及びエッチング評価工程１１８ｒ）。この検証の他の一つとして、たとえば、検証前統合ソフトウエアが生成したマスクデータを用いて、シミュレーションを実行する（シミュレーション検証工程１１８ｓ）。この検証の更に他の一つとして、たとえば、検証前統合ソフトウエアの全体としての動作を検証する（ソフトウエア検証工程１１８ｐ）。
【００９５】
これらの検証が完了し、必要なパラメータ等の修正が完了し、バグ等が取り除かれた後、最終的な統合ソフトウエアをアウトプットして（統合ＯＰＣソフトウエア完成工程１１９）、実際のマスクデータの生成に使用する。
【００９６】
ここで、図２２及び図２３により、局所補正密度補正テーブル作成に関して、データ密度について、簡単に説明する。図８の設計データＤＤ上のＳＲＡＭセル領域ＳＲＣ（メモリセル領域）及びその周辺のＳＲＡＭ領域ＳＲ（メモリ領域）に対応するレイアウト平面図を図２２に示す。図２２（たとえば、図１３と対応）に示すように、ＳＲＡＭ領域ＳＲ（メモリ領域）内のＳＲＡＭセル領域ＳＲＣ（メモリセル領域）および、その外部周辺近傍をカバーするように、メモリセル含有領域１０を設定したとする。このとき、メモリセル含有領域１０内のデータ密度は、たとえば、正方形領域（矩形領域でも、円形領域でも、その他の形状の領域でもよい）を局所データ密度サンプリング領域ＳＡとして、以下のように定義できる。
【００９７】
すなわち、図２３に示すように、データ密度は、設計データＤＤ上で、局所データ密度サンプリング領域ＳＡ内に於いて、デバイスパターンＤＰが占める面積を局所データ密度サンプリング領域ＳＡの面積で割ったものである。言い換えると、局所データ密度サンプリング領域ＳＡ内に於いて、デバイスパターンＤＰが占める面積をデバイスパターンＤＰが占める面積とデバイスパターンのない部分ＳＰの面積の和で割ったものである。
【００９８】
そして、データ密度の分布は、たとえば、局所データ密度サンプリング領域ＳＡを、たとえば、メモリセル含有領域１０内に於いて、Ｘ＆Ｙ方向に少しずつずらせて（単位シフト量）、演算することによって、取得する。局所データ密度サンプリング領域ＳＡの一辺の長さの好適な値は、たとえば、４０ｎｍ世代を例に取ると、数マイクロメートル程度（具体的には、たとえば、３マイクロメートル程度）を例示することができる。単位シフト量の好適な値は、たとえば、百数十ｎｍ程度（具体的には、たとえば、１５０ｎｍ程度）を例示することができる。
【００９９】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に関する変形例の説明（主に図２４）
このセクションで説明する初期設計データからマスクデータへの流れは、セクション４に於いて、図８を中心に説明したものの変形例であり、基本的な部分は同一であるので、その説明（セクション４における説明）のほとんどはほぼそのまま、本セクションの説明となる。従って、以下の説明では、原則として異なる部分のみを説明する。
【０１００】
図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に関する変形例を説明するためのフロー図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程に関する変形例を説明する。
【０１０１】
図８の例と図２４の例を比較すると、マスクデータ生成処理工程１０２のみが異なる。すなわち、図８の例では、設計データＤＤに対して、エッチング補正量および局所密度補正量の両方を付加した後、モデルベースＯＰＣ処理をして、マスクデータＭＤを生成していた。一方、図２４の例では、設計データＤＤに対して、先ず始めに、エッチングモデルを含むモデルベースＯＰＣ処理をして、一旦、中間図形データを生成し、その中間図形データに対して、局所密度補正量を付加することにより、マスクデータＭＤを生成する。
【０１０２】
このやり方は、エッチングバイアス補正のない（すでにモデルベースＯＰＣ処理に組み込まれているため）マスクデータ生成処理工程１０２にも適用できるメリットを有する。
【０１０３】
７．本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程（変形例）に使用するＯＰＣソフトウエア等の作成工程の説明（主に図２５）
このセクションで説明する統合ＯＰＣソフトウエア等の作成工程は、セクション５で図２１を中心に説明したものの変形例であり、基本的な部分は同一であるので、その説明（セクション５における説明）のほとんどはほぼそのまま、本セクションの説明となる。従って、以下の説明では、原則として異なる部分のみを説明する。
【０１０４】
図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程（変形例）に使用するＯＰＣソフトウエア等の作成工程を説明するためのフロー図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における前記マスクデータ作成工程（変形例）に使用するＯＰＣソフトウエア等の作成工程を説明する。
【０１０５】
ＯＰＣソフトウエア等の一例である統合ＯＰＣソフトウエアの作成過程の概要を図２５に示す。図２５に示すように、先ず、半導体集積回路装置の製造プロセスを決定する（プロセス決定工程１１１）。次に、たとえば、露光＆レジストモデル及び局所密度補正量等を決定するためのＴＥＧを作成する（局所密度補正量等決定のためのＴＥＧ作成工程１１２）。次に、たとえば、このＴＥＧ等により、露光＆レジストデータ及びエッチングデータを取得する（露光およびエッチングデータ取得工程１１３）。次に、たとえば、取得した露光＆レジストデータおよびエッチングデータから露光＆レジスト及びエッチングモデルを作成する（モデル作成工程１１４）。次に、たとえば、取得した露光＆レジストデータ及びエッチングデータから、局所密度補正テーブルを作成する（局所密度補正テーブル作成工程１１５）。次に、たとえば、露光＆レジストおよびエッチングモデルおよび局所密度補正テーブルを統合ソフトウエア（検証前統合ソフトウエア）に組み込む（各種テーブル組み込み工程１１７）。次に、たとえば、検証前統合ソフトウエアに対して、各種の検証を実施する（検証工程１１８）。
【０１０６】
この検証の一つとして、たとえば、検証前統合ソフトウエアによって検証マスクを作成して、それを用いて、露光及びエッチングを実行して、露光及びエッチングの評価を実行する（露光及びエッチング評価工程１１８ｒ）。この検証の他の一つとして、たとえば、検証前統合ソフトウエアが生成したマスクデータを用いて、シミュレーションを実行する（シミュレーション検証工程１１８ｓ）。この検証の更に他の一つとして、たとえば、検証前統合ソフトウエアの全体としての動作を検証する（ソフトウエア検証工程１１８ｐ）。
【０１０７】
これらの検証が完了し、バグ当が取り除かれた後、最終的な統合ソフトウエアをアウトプットして（統合ＯＰＣソフトウエア完成工程１１９）、実際のマスクデータの生成に使用する。
【０１０８】
８．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６）
図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのフロー図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１０９】
（１）技術課題等に関する補足的説明並びに考察：
先に説明したように、現在のＬＳＩにおいては、比較的不規則なロジック領域と比較的規則的な部分が多いメモリ領域が混在している場合が多い。このようなロジック＆メモリ混載チップでは、メモリ領域（特にメモリセル領域）の周辺部に、プロセス起因の揺らぎ現象を軽減するために、相当の面積を占有する端部ダミーパターンを配置している。
【０１１０】
しかし、このようなレイアウトでは、メモリ領域の増加に伴って、その占有面積が予想外に増加してしまうという問題がある。
【０１１１】
（２）本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインの説明（主に図２６により、図４等を参照）：
これに対して、本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインは、図２６に示すように、設計データＤＤに基づいて、マスクデータＭＤを生成するに当たり、以下のような処理を行うものである。
【０１１２】
すなわち、設計データＤＤのうち、メモリセル領域ＳＲＣを含むメモリセル含有領域１０に対して、まず、エッチング補正量および局所パターンデータ密度に基づく局所密度補正量を付加する（エッチング補正量＆局所密度補正量付加工程１０５）ことにより、プリバイアスデータ１０６を生成する。
【０１１３】
次に、このプリバイアスデータ１０６に対して、モデルベースＯＰＣ処理１０７を実行することにより、マスクデータＭＤを生成する。
【０１１４】
そして、このマスクデータＭＤに基づいて、マスクパターンを有する光学マスク５９（例えば、図４）を準備する（光学マスク作成工程１０３）。
【０１１５】
次に、この光学マスク５９を用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ１上に集積回路パターンを形成する（ウエハ上への集積回路パターン形成工程１０４）ものである。
【０１１６】
このようにすることにより、たとえば、メモリ領域の占有面積を低減することができる。
【０１１７】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１８】
例えば、前記実施の形態では、相互接続配線として、主に、銅埋め込み配線を用いたものを例にとり、具体的に説明したが、相互接続配線としては、銅埋め込み配線のほか、銀その他の埋め込み配線でも良く、また、必要に応じて、アルミニウム配線等の非埋め込み配線でもよいことは言うまでもない。
【符号の説明】
【０１１９】
１  半導体ウエハ
１ａ  ウエハまたはチップの表面（第１の主面）
１ｂ  ウエハまたはチップの裏面
２  チップ領域（半導体チップ）
３  酸化シリコン膜
４  窒化シリコン膜
５  フォトレジスト膜
６  シャロートレンチ（素子分離絶縁膜埋め込み溝）
１０  メモリセル含有領域（ＳＲＡＭセル含有領域）
５１  ウエハステージ
５４  マスク上の遮蔽膜
５５  ペリクル膜
５６  光軸
５７  露光光
５８  露光光学系（投影光学系）
５９  光学マスク
６０  石英マスク基板
６１  光源
６２  光源光学系
６３  液浸用液体
１０１  層合成工程
１０２  マスクデータ生成処理工程
１０３  光学マスク作成工程
１０４  ウエハ上への集積回路パターン形成工程
１０５  エッチング補正量＆局所密度補正量付加工程
１０６  プリバイアスデータ生成工程
１０７  モデルベースＯＰＣ処理工程
１１１  プロセス決定工程
１１２  エッチング補正量等決定のためのＴＥＧ作成工程
１１３  露光およびエッチングデータ取得工程
１１４  モデル作成工程
１１５  局所密度補正テーブル作成工程
１１６  エッチング補正テーブル作成工程
１１７  各種テーブル組み込み工程
１１８  検証工程
１１８ｐ  ソフトウエア検証工程
１１８ｒ  露光及びエッチング評価工程
１１８ｓ  シミュレーション検証工程
１１９  統合ＯＰＣソフトウエア完成工程
１２０  出力図形補正量付加工程
ＡＲ  アクティブ領域
ＡＲ１、ＡＲ２、ＡＲ３  （設計データの）アクティブ領域
ＢＣ１、ＢＣ２、ＢＣ３  局所密度補正部分
ＢＥ１、ＢＥ２  エッチング補正部分
ＣＲ  コンタクト領域
ＤＤ  設計データ
ＤＬ，ＤＬＢ  データ線
ＤＰ  デバイスパターン
ＦＲ  フィールド領域
ＧＦ  ゲート電極膜
Ｌ1  フィールドデータ層
Ｌ２  ゲートデータ層
Ｌ３  イオン注入データ層
Ｌ２０  メモリセル領域指定データ層
Ｌ３０  ＯＰＣ非対象領域指定データ層
Ｌ１００  非メモリセルＯＰＣ対象合成層
Ｌ１２０  メモリセルＯＰＣ対象合成層
Ｌ１３０  ＯＰＣ非対象合成層
ＬＲ  ロジック領域
ＬＴ１、ＬＴ２，ＬＴ３  リソグラフィターゲット図形
Ｍ  局所データ密度サンプリング領域の面積
ＭＣ  メモリセル
ＭＤ  マスクデータ
ＭＰ１、ＭＰ２，ＭＰ３  マスクパターン図形
ＭＷ  素子間メタル配線
ＮＣ  ＯＰＣ非対象領域
Ｐａ  デバイスデータパーツ
Ｐｄ  領域指定データパーツ
Ｑ１，Ｑ２  ドライバトランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｑ３，Ｑ４  負荷トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｑ５，Ｑ６  転送トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｒ１  ＳＲＡＭ領域コーナ部切り出し部
Ｒ２  ＳＲＡＭセル領域コーナ部切り出し部
Ｒ５，Ｒ６，Ｒ７  メモリセル領域一部切り出し部
ＳＡ  局所データ密度サンプリング領域
ＳＤ  初期設計データ
ＳＲ  ＳＲＡＭ領域（メモリ領域）
ＳＲＣ  ＳＲＡＭセル領域（メモリセル領域）
ＳＲＰ  ＳＲＡＭ周辺回路領域（メモリ周辺回路領域）
ＳＰ  デバイスパターンのない部分
ＴＲ  ビア接続領域
ＷＬ  ワード線
ＷＰＦ１、ＷＰＦ２、ＷＰＦ３  エッチング後ウエハ上予測図形
ＷＰＲ１、ＷＰＲ２、ＷＰＲ３  エッチング前ウエハ上予測図形
Ｖｄｄ  電源（電源配線）
Ｖｓｓ  接地（接地配線）
【図１】
2015176103.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015176103.tif 000015
【図１４】
2015176103.tif 000016
【図１５】
2015176103.tif 000017
【図１６】
2015176103.tif 000018
【図１７】
2015176103.tif 000019
【図１８】
2015176103.tif 000020
【図１９】
2015176103.tif 000021
【図２０】
2015176103.tif 000022
【図２１】
2015176103.tif 000023
【図２２】
2015176103.tif 000024
【図２３】
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【図２４】
2015176103.tif 000026
【図２５】
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【図２６】
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