(57)【要約】      （修正有）【課題】オーバーヘッド時間を短くできる記憶装置と、当該記憶装置を用いた半導体装置を提供する。【解決手段】電源電圧の供給によりデータＤが保持される第１回路と、第２回路と、を有する。第２回路は、データに対応した第１電位と、第１配線に供給される第２電位のいずれか一方を選択する第３回路と、チャネル形成領域が酸化物半導体膜に設けられる第１トランジスタと、第１トランジスタを介して供給される、第３回路により選択された第１電位または第２電位を、保持する容量素子と、容量素子に保持される電位に従って、第３電位を供給することができる第２配線と、第１回路との間の導通状態を制御する第２トランジスタと、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１回路と、第２回路と、を有する記憶装置であって、
前記第１回路は、データを保持することができる機能を有し、
前記第２回路は、第３回路と、第１トランジスタと、第２トランジスタと、容量素子と、を有し、
前記第３回路は、第１電位、または、第２電位のいずれか一方を選択することができる機能を有し、
前記第１電位は、前記データに対応した電位であり、
第１配線は、前記第２電位を供給することができる機能を有し、
第２配線は、第３電位を供給することができる機能を有し、
前記第１トランジスタのチャネル形成領域は、酸化物半導体膜に設けられ、
前記容量素子は、前記第１トランジスタを介して供給される、前記第３回路により選択された前記第１電位または前記第２電位を、保持することができる機能を有し、
前記第２トランジスタは、前記容量素子に保持される電位に従って、前記第２配線と、前記第１回路との間の導通状態を制御することができる機能を有する記憶装置。
【請求項２】
第１回路と、第２回路と、を有する記憶装置であって、
前記第１回路は、データを保持することができる機能を有し、
前記第２回路は、第３回路と、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量素子と、を有し、
前記第３回路は、第１電位、または、第２電位のいずれか一方を選択することができる機能を有し、
前記第１電位は、前記データに対応した電位であり、
第１配線は、前記第２電位を供給することができる機能を有し、
第２配線は、第３電位を供給することができる機能を有し、
前記第１トランジスタのチャネル形成領域は、酸化物半導体膜に設けられ、
前記容量素子は、前記第１トランジスタを介して供給される、前記第３回路により選択された前記第１電位または前記第２電位を、保持することができる機能を有し、
前記第２トランジスタは、前記容量素子に保持される電位に従って導通状態が定められることができる機能を有し、
前記第３トランジスタは、前記第２トランジスタと直列接続で電気的に接続され、
前記第３トランジスタ、及び、前記第２トランジスタは、前記第２配線と、前記第１回路との間の導通状態を制御することができる機能を有する記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１回路は、電源電圧の供給により、データを保持することができる機能を有する記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の記憶装置と、
パワーコントローラ、パワースイッチ、または、バスインターフェースと、
を有する半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか１項に記載の記憶装置、または、請求項５に記載の半導体装置と、
表示装置、または、スピーカーと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体装置の低消費電力化の技術開発が進められており、電源供給の不要な期間において、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）及びメモリなどのパワードメインに対する電源電圧の供給を停止する、パワーゲーティングと呼ばれる技術が注目されている。下記の特許文献１には、ＣＰＵ及びメモリに対する電源電圧の供給を停止することが可能なマイクロコンピュータについて記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置は、パワーゲーティング時において、電源の供給が再開されてから、パワードメインが通常の動作を開始するまでの時間（以下、オーバーヘッド時間とも言う）が短い方が、半導体装置を用いた各種電子機器を高速動作させることができるので望ましい。また、オーバーヘッド時間が短いほど、時間的に粒度の細かいパワーゲーティングを行うことができる。
【０００５】
上述したような技術的背景のもと、本発明の一態様は、オーバーヘッド時間を短くできる記憶装置と、当該記憶装置を用いた半導体装置の提供を、課題の一つとする。または、本発明の一態様は、ノードの電位をリセットすることができる半導体装置の提供を、課題の一つとする。または、本発明の一態様は、リーク電流の影響を低減した半導体装置の提供を、課題の一つとする。または、本発明の一態様は、保持時間の長い半導体装置の提供を、課題の一つとする。または、本発明の一態様は、新規な半導体装置の提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る記憶装置は、データを保持することができる第１回路と、第２回路と、を有し、上記第２回路は、上記データに対応した第１電位と、第１配線によって供給される第２電位のいずれか一方を選択する第３回路と、チャネル形成領域が酸化物半導体膜に設けられる第１トランジスタと、上記第１トランジスタを介して供給される、上記第３回路により選択された上記第１電位または上記第２電位を、保持することができる機能を有する容量素子と、上記容量素子に保持される電位に従って、第３電位を供給することができる第２配線と、上記第１回路との間の導通状態を制御する第２トランジスタと、を有する。
【０００７】
本発明の一態様に係る記憶装置は、データを保持することができる第１回路と、第２回路と、を有し、上記第２回路は、上記データに対応した第１電位と、第１配線によって供給される第２電位のいずれか一方を選択する第３回路と、チャネル形成領域が酸化物半導体膜に設けられる第１トランジスタと、上記第１トランジスタを介して供給される、上記第３回路により選択された上記第１電位または上記第２電位を、保持することができる機能を有する容量素子と、上記容量素子に保持される電位に従って導通状態が定まる第２トランジスタと、上記第２トランジスタと直列に接続され、なおかつ、上記第２トランジスタと共に、第３電位を供給することができる第２配線と、上記第１回路との間の導通状態を制御する第３トランジスタと、を有する記憶装置。
【０００８】
本発明の一態様に係る記憶装置は、上記第１回路は、電源電圧の供給により、データを保持することができる機能を有していても良い。
【０００９】
本発明の一態様に係る上記記憶装置は、上記酸化物半導体膜が、Ｉｎ、Ｇａ、及びＺｎを含んでいても良い。
【００１０】
本発明の一態様に係る半導体装置は、上記記憶装置を用いている。
【発明の効果】
【００１１】
本発明の一態様により、オーバーヘッド時間を短くできる半導体装置を提供することができる。または、本発明の一態様により、ノードの電位をリセットすることができる半導体装置を提供することができる。または、本発明の一態様により、リーク電流の影響を低減した半導体装置を提供することができる。または、本発明の一態様により、保持時間の長い半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００１２】
【図１】記憶装置の構成例。
【図２】記憶装置の構成例。
【図３】記憶装置の構成例。
【図４】タイミングチャート。
【図５】記憶装置の構成例。
【図６】半導体装置の構成を示す図。
【図７】記憶装置の断面構造を示す図。
【図８】トランジスタの構造を示す図。
【図９】トランジスタの構造を示す図。
【図１０】チップとモジュールの図。
【図１１】電子機器の図。
【図１２】記憶装置における、データの退避に要する時間の温度依存性を計算した結果を示す図。
【図１３】記憶装置における、データの復帰に要する時間の温度依存性を計算した結果を示す図。
【図１４】記憶装置における、データが保持される時間の温度依存性を計算した結果を示す図。
【図１５】半導体装置の構成を示す図。
【図１６】半導体装置のマスクのレイアウトを示す図。
【図１７】半導体装置の消費電流のシミュレーション結果を示すグラフ。
【図１８】クロックゲーティングとパワーゲーティングの消費電流のシミュレーション結果を示すグラフ。
【図１９】パワーゲーティングにおける電位のタイミングチャートと消費電流の変化を示す図。
【図２０】各種配線に流れる電流により消費されたエネルギー（ｐＪ）の計算結果を示すグラフ。
【図２１】記憶装置の構成例。
【図２２】記憶装置の構成例。
【図２３】記憶装置の構成例。
【図２４】記憶装置の構成例。
【図２５】試作されたチップの写真。
【図２６】トランジスタのゲート電圧Ｖｇに対するドレイン電流Ｉｄの値を測定した結果を示す図。
【図２７】試作されたチップの、パワーゲーティング時における動作の流れを模式的に示す図。
【図２８】試作されたチップのブロック図と、ＯＳＦＦ及びキャッシュが有するメモリセルにそれぞれ設けられたデータ保持回路の回路図。
【図２９】試作されたチップの、各種電位の波形を示す図。
【図３０】試作されたチップに要する電力を、測定した結果を示す図。
【図３１】キャッシュのメモリセルのレイアウトを示す図。
【図３２】試作されたチップに要する電力を、測定した結果を示す図。
【図３３】試作されたチップに要する電力を、測定した結果を示す図。
【図３４】シミュレーションによって得られたキャッシュのメモリセルの動作波形を示す図。
【図３５】試作されたチップのブロック図。
【発明を実施するための形態】
【００１３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、パワーゲーティングを行うことができる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、その他の半導体表示装置が、その範疇に含まれる。
【００１５】
なお、本明細書において接続とは電気的な接続を意味しており、少なくとも動作時には、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している回路構成とは、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して電気的に接続している回路構成も、その範疇に含む。
【００１６】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００１７】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００１８】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００２０】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００２１】
〈記憶装置の構成例〉
本発明の一態様に係る記憶装置の構成例を、図１に示す。図１に示す記憶装置１０は、第１記憶回路１１と、第２記憶回路１２とを有する。
【００２２】
記憶装置１０には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、本発明の一態様に係る記憶装置１０の構成例について説明するものとする。
【００２３】
第１記憶回路１１は、記憶装置１０に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、第１記憶回路１１からは、保持されているデータを含む信号Ｑが出力される。
【００２４】
第２記憶回路１２は、第１記憶回路１１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的に、第２記憶回路１２は、選択回路１３と、トランジスタ１４と、容量素子１５と、トランジスタ１６とを有する。
【００２５】
選択回路１３は、第１記憶回路１１に保持されているデータに対応した電位と、配線１７によって供給される電位のいずれか一方を選択する機能を有する。配線１７によって供給される電位は、電位Ｖ１と同じ高さであっても良いし、電位Ｖ２と同じ高さであっても良い。
【００２６】
トランジスタ１４は、選択回路１３によって選択された電位の、容量素子１５への供給を制御する機能を有する。具体的には、トランジスタ１４がオンになると、選択された電位に見合った量の電荷が容量素子１５において蓄積されることで、上記電位が容量素子１５に供給される。また、トランジスタ１４がオフになると、容量素子１５に蓄積された上記電荷が保持されることで、上記電位が容量素子１５において保持される。
【００２７】
選択回路１３によって、配線１７によって供給される電位が選択された場合、容量素子１５に蓄積されている電荷量が所定の値になるため、容量素子１５に保持されている電位を初期化することができる。また、選択回路１３によって、第１記憶回路１１に保持されているデータに対応した上記電位が選択された場合、容量素子１５において上記電位が保持されることで、第１記憶回路１１に保持されているデータは第２記憶回路１２に退避される。
【００２８】
そして、第２記憶回路１２では、記憶装置１０への電源電圧の供給が停止された後でも、容量素子１５においてデータに対応した電位が保持されている限りにおいて、当該データを保持することができる。第２記憶回路１２においてデータが保持される期間は、第２記憶回路１２が有するトランジスタ１４のオフ電流と、容量素子１５が有する容量値と、トランジスタ１６のゲート絶縁膜を介したリーク電流等によって定まる。
【００２９】
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
【００３０】
遮断状態（非導通状態、オフ状態、ともいう）とは、ｎチャネル型トランジスタの場合、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタの場合、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがトランジスタのしきい値電圧Ｖｔｈよりも低いときのドレイン電流をいう。
【００３１】
ドレイン電流は、オフ状態において一定の値を取るわけではなく、Ｖｇｓに依存する。例えば、ｎチャネル型のトランジスタでは、ＶｇｓをＶｔｈより低くしてゆくと、Ｓ値（サブスレッショルドスイング値）等の特性に従ってドレイン電流は小さくなる。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。トランジスタのオフ電流という場合、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、Ｓ値等の特性を考慮したうえでしきい値電圧Ｖｔｈよりも十分低いＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【００３２】
データが保持される期間を長く確保するためには、トランジスタ１４は、オフ電流が小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流が著しく小さいので、トランジスタ１４に用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタをトランジスタ１４に用いることで、記憶装置１０に電源電圧が供給されてない期間でも、第２記憶回路１２において、容量素子１５に保持されている電荷がリークするのを防ぎ、データが保持される期間を長く確保することができる。
【００３３】
また、トランジスタ１６は、容量素子１５において保持されている、データに対応した電位に従って、配線１８と第１記憶回路１１との間の導通状態を制御する機能を有する。具体的に、トランジスタ１６は、データに対応した電位がトランジスタ１６のゲート（ノードＮＤで示す）に与えられることで、オンまたはオフの導通状態が定められる。そして、トランジスタ１６がオンのとき、配線１８の電位は第１記憶回路１１に与えられる。逆に、トランジスタ１６がオフのとき、配線１８の電位は第１記憶回路１１に与えられず、配線１８と第１記憶回路１１とは電気的に分離される。すなわち、データに対応した電位によって、トランジスタ１６の導通状態が定められ、当該導通状態に従って、第１記憶回路１１に配線１８の電位が与えられるか否かが定められる。上記動作により、第２記憶回路１２のデータが、第１記憶回路１１に書き戻される。
【００３４】
そして、本発明の一態様では、上述したように、選択回路１３によって、配線１７によって供給される電位と、第１記憶回路１１に保持されているデータに対応した電位のいずれか一方を選択し、選択された電位を容量素子１５に供給することができる。よって、本発明の一態様にかかる記憶装置１０では、第１記憶回路１１に保持されているデータを第２記憶回路１２に退避させる前に、配線１７によって供給される電位を選択し、当該電位を容量素子１５に供給することで、ノードＮＤの電位を初期化することができる。そして、ノードＮＤの電位を初期化した後に、第１記憶回路１１に保持されているデータに対応した電位を選択し、当該電位を容量素子１５に供給することができる。
【００３５】
本発明の一態様にかかる記憶装置では、上述したように、第２記憶回路１２にデータを退避させる前に、ノードＮＤの電位を初期化することで、第２記憶回路１２へのデータの書き込みを高速に行うことができる。
【００３６】
まず、電源電圧が大きい場合、すなわち、電位Ｖ１と電位Ｖ２の電位差が大きい場合において、ノードＮＤの電位を初期化するとデータの書き込みを高速に行うことができる理由について説明する。トランジスタ１６のソースに対するゲートの電圧であるゲート電圧が、閾値電圧に等しくなるときのノードＮＤの電位を電位Ｖ０とすると、電位Ｖ０は、電位Ｖ１と電位Ｖ２の間に存在し、トランジスタ１６の導通状態は、ノードＮＤが電位Ｖ０になったときを境に切り替わる。電位Ｖ０は、電位Ｖ２と電位Ｖ１の間にあるが、電位Ｖ２と電位Ｖ０の電位差と、電位Ｖ０と電位Ｖ１の電位差は、必ずしも同じであるとは限らない。よって、例えば、電位Ｖ２と電位Ｖ０の電位差の方が、電位Ｖ０と電位Ｖ１の電位差よりも大きい場合、電位Ｖ２が保持されているノードＮＤに電位Ｖ１を与える方が、電位Ｖ１が保持されているノードＮＤに電位Ｖ２を与えるよりも、ノードＮＤが電位Ｖ０に達するまでの時間を長く要するため、トランジスタ１６の導通状態の切り替わりが遅くなってしまう。特に、電源電圧が小さく、電位Ｖ１と電位Ｖ２の電位差が小さい場合は、電位Ｖ２と電位Ｖ０の電位差と、電位Ｖ０と電位Ｖ１の電位差の間には、大きな差が生じにくいので、トランジスタ１６の導通状態の切り替わりの速度（または、切り替わりに要する時間）にさほど大きな違いがみられにくい。しかし、電源電圧が大きい場合は、上記速度に大きな違いが見られやすい。然るに、本発明の一態様にかかる記憶装置１０では、第２記憶回路１２において、データが反映された電位Ｖ２または電位Ｖ１をノードＮＤに供給するまえに、配線１７から、例えば電位Ｖ１をノードＮＤに与えることで、ノードＮＤの電位を初期化することができる。上記構成により、電位Ｖ２と電位Ｖ０の電位差の方が、電位Ｖ０と電位Ｖ１の電位差よりも大きい場合でも、電位Ｖ１を事前にノードＮＤに与えておくことで、ノードＮＤに電位Ｖ１を与えるのに要する時間を短く抑えることができる。よって、第２記憶回路１２へのデータの書き込みを高速に行うことができる。または、データの書き込みを短時間で行うことができる。
【００３７】
電源電圧が小さい場合は、上述した通り、電位Ｖ０と、電位Ｖ１及び電位Ｖ２との関係に第２記憶回路１２へのデータの書き込み速度（または、データの書き込み時間）が左右されにくい代わりに、トランジスタ１４のゲート電圧の変化によるオン電流の変化が、上記速度に与える影響の方が大きくなる。電源電圧が小さい場合、すなわち、電位Ｖ１と電位Ｖ２の電位差が小さい場合において、ノードＮＤの電位を初期化するとデータの書き込みを高速に行うことができる理由について説明する。
【００３８】
データに対応した電位がトランジスタ１４を介してノードＮＤに与えられる際、トランジスタ１４のソース及びドレインの一方には、データに対応した電位が与えられる。また、トランジスタ１４のソース及びドレインの他方はノードＮＤに接続されている。よって、トランジスタ１４がｎチャネル型である場合、ノードＮＤの電位がデータに対応した電位よりも低いと、トランジスタ１４のゲート電圧は、ゲートの電位とノードＮＤの電位とにより定められる。そのため、時間の経過に伴ってノードＮＤの電位が上昇してくると、トランジスタ１４のゲート電圧が小さくなるため、オン電流が低下する。したがって、ノードＮＤの電位の上昇速度が、時間の経過に伴って低下してしまう。つまり、第２記憶回路１２へのデータの書き込み時間は長くなる。一方、ノードＮＤの電位がデータに対応した電位よりも高いと、トランジスタ１４のゲート電圧は、ゲートの電位とデータに対応した電位とにより定められる。よって、上記２つの電位が変化しない限り、トランジスタ１４のゲート電圧が変化することがないので、ノードＮＤの電位の上昇速度が時間の経過に伴い減速することがない。したがって、トランジスタ１４がｎチャネル型である場合は、ノードＮＤの電位がデータに対応した電位よりも高くなるように、ノードＮＤの電位を初期化することで、第２記憶回路１２へのデータの書き込み速度を高めることができる。逆に、トランジスタ１４がｐチャネル型である場合は、ノードＮＤの電位がデータに対応した電位よりも低くなるように、ノードＮＤの電位を初期化することで、第２記憶回路１２へのデータの書き込み速度を高めることができる。
【００３９】
本発明の一態様に係る記憶装置を用いた半導体装置では、第２記憶回路１２へのデータの書き込み速度を高めることで、時間的に粒度の細かいパワーゲーティングを行うことができる。
【００４０】
なお、第２記憶回路１２にデータを退避させる前に行うノードＮＤの電位の初期化は、電位Ｖ１をノードＮＤに与えることで行っても良いし、電位Ｖ２をノードＮＤに与えることで行っても良い。第２記憶回路１２へのデータの書き込みを高速に行うことができる電位を適宜選択し、当該電位を用いてノードＮＤの電位を初期化することが望ましい。
【００４１】
また、オフ電流の著しく小さいトランジスタ１４により容量素子１５の電荷が保持される第２記憶回路１２では、データの書き込みに要する電力は容量素子１５の電荷量によって定まる。よって、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを用いた場合に比べて、データの退避により消費されるオーバーヘッド電力を小さく抑えることができる。そのため、記憶装置１０では、ＭＲＡＭを用いる場合よりＢＥＴ（Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ）を短くすることができ、半導体装置の消費電力を抑えることができる。
【００４２】
つまり、第２記憶回路１２において、データの書き込みに要するエネルギーは、容量素子１５への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。よって、データの書き込み期間中に電流が流れ続けるＭＲＡＭなどを用いた場合に比べて、第２記憶回路１２は、データの退避により消費されるエネルギーを小さくすることができる。そのため、記憶装置１０では、ＭＲＡＭなどを用いる場合と比較して、ＢＥＴを短くすることができる。その結果、消費されるエネルギーを低減できるパワーゲーティングを行う機会が増加し、半導体装置の消費電力を低減することができる。
【００４３】
したがって、本発明の一態様に係る記憶装置を用いた半導体装置では、時間的に粒度の細かいパワーゲーティングにより得られる低消費電力化の効果も大きくなる。
【００４４】
なお、容量素子１５は、トランジスタ１６のゲート容量を利用することなどにより、省略することも可能である。その場合の例を、図２２に示す。なお、容量素子１５の一方の端子は、トランジスタ１６のゲートに接続されているが、容量素子１５の他方の端子は、様々な配線に接続することが可能である。例えば、図２３に示すように、配線１８と接続することも可能である。
【００４５】
〈記憶装置の具体的な構成例１〉
次いで、図１に示した記憶装置１０の、より具体的な構成の一例を図２に示す。図２では、記憶装置１０において、選択回路１３が、ｐチャネル型のトランジスタ１９と、ｎチャネル型のトランジスタ２０とを有する場合を例示している。
【００４６】
トランジスタ１９は、トランジスタ１４がオンであるときに、容量素子１５への、配線１７の電位の供給を制御する機能を有する。トランジスタ２０は、トランジスタ１４がオンであるときに、第１記憶回路１１に保持されているデータに対応した電位の、容量素子１５への供給を制御する機能を有する。
【００４７】
具体的に、図２では、トランジスタ１９のゲートとトランジスタ２０のゲートが接続されている。そして、トランジスタ１９のゲート及びトランジスタ２０のゲートに与えられる信号ＯＳＣの電位に従って、トランジスタ１９の導通状態と、トランジスタ２０の導通状態が定められる。トランジスタ１９は、ソース及びドレインの一方が配線１７に接続されており、ソース及びドレインの他方が、トランジスタ１４のソース及びドレインの一方に接続されている。トランジスタ２０は、ソース及びドレインの一方が第１記憶回路１１に接続されており、ソース及びドレインの他方が、トランジスタ１４のソース及びドレインの一方に接続されている。
【００４８】
また、トランジスタ１４のゲートには信号ＯＳＧが与えられており、トランジスタ１４の導通状態は、信号ＯＳＧの電位に従って定められる。
【００４９】
トランジスタ１９及びトランジスタ２０は、一方がオンであるとき、他方はオフとなる。よって、信号ＯＳＧの電位に従ってトランジスタ１４がオンになっているとき、選択回路１３は、トランジスタ１９を介して配線１７の電位を容量素子１５に供給するか、或いは、トランジスタ２０を介して、第１記憶回路１１に保持されているデータに対応した電位を容量素子１５に供給することができる。
【００５０】
なお、図２では、トランジスタ１９のゲートとトランジスタ２０のゲートが接続されている場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。図２１に示すように、信号ＯＳＣ１、信号ＯＳＣ２を用いることによって、別々に制御してもよい。その場合、トランジスタ１９とトランジスタ２０とは、同じ極性でもよいし、異なる極性でもよい。
【００５１】
〈記憶装置の具体的な構成例２〉
次いで、図１に示した記憶装置１０の、より具体的な構成の一例を図３に示す。ただし、図１では、トランジスタ１６がｎチャネル型である場合を例示しているが、図３では、トランジスタ１６がｐチャネル型である場合を例示している。
【００５２】
また、図３では、図２に示す記憶装置１０と同様に、選択回路１３が、ｐチャネル型のトランジスタ１９と、ｎチャネル型のトランジスタ２０とを有する場合を例示している。
【００５３】
そして、図３では、第２記憶回路１２が、第１記憶回路１１と、トランジスタ１６との間に、スイッチとしての機能を有する、ｐチャネル型のトランジスタ２１を有する場合を例示している。トランジスタ２１のゲートには、インバータ２２を介して信号ＯＳＲが入力されており、トランジスタ２１は信号ＯＳＲの電位に従って導通状態が定められる。
【００５４】
また、図３では、第１記憶回路１１が順序回路で構成されている。具体的に、第１記憶回路１１は、インバータ２３乃至インバータ２６と、トランスミッションゲート２７乃至トランスミッションゲート３１と、ＮＡＮＤ３２及びＮＡＮＤ３３とを有する。
【００５５】
トランスミッションゲート２７及びトランスミッションゲート３０には信号ＣＬＫが供給されている。そして、トランスミッションゲート２７及びトランスミッションゲート３０は、信号ＣＬＫの電位がローレベルのときに、論理値を変更させることなく、入力された信号を出力し、信号ＣＬＫの電位がハイレベルのときに、出力がハイインピーダンスとなる。また、トランスミッションゲート２８及びトランスミッションゲート２９には信号ＣＬＫが供給されている。そして、トランスミッションゲート２８及びトランスミッションゲート２９は、信号ＣＬＫの電位がハイレベルのときに、論理値を変更させることなく、入力された信号を出力し、信号ＣＬＫの電位がローレベルのときに、出力がハイインピーダンスとなる。トランスミッションゲート３１には信号ＯＳＲが供給されている。そして、トランスミッションゲート３１は、信号ＯＳＲの電位がローレベルのときに、論理値を変更させることなく、入力された信号を出力し、信号ＯＳＲの電位がハイレベルのときに、出力がハイインピーダンスとなる。
【００５６】
第１記憶回路１１に供給された信号Ｄは、インバータ２３を介してトランスミッションゲート２７に供給される。トランスミッションゲート２７から出力された信号は、インバータ２４を介してトランスミッションゲート２８、及びトランスミッションゲート３１に供給される。トランスミッションゲート３１から出力された信号は、ＮＡＮＤ３２の第１端子（ノードＮＤ２で示す）に入力される。ＮＡＮＤ３２の第２端子には、信号Ｒｅｓｅｔが入力される。ＮＡＮＤ３２から出力された信号は、トランスミッションゲート２９に入力される。トランスミッションゲート２９から出力された信号は、インバータ２４を介してトランスミッションゲート２８、及びトランスミッションゲート３１に供給される。
【００５７】
トランスミッションゲート２８から出力された信号は、ＮＡＮＤ３３の第２端子に入力される。ＮＡＮＤ３３の第１端子には、信号Ｒｅｓｅｔが入力される。ＮＡＮＤ３３から出力された信号は、インバータ２６を介して、信号Ｑとして第１記憶回路１１から出力される。また、ＮＡＮＤ３３から出力された信号は、インバータ２５を介してトランスミッションゲート３０に入力される。トランスミッションゲート３０から出力された信号は、ＮＡＮＤ３３の第２端子に入力される。
【００５８】
なお、ＮＡＮＤ３３から出力された信号は、第１記憶回路１１において保持されているデータに対応した電位を有する。当該信号の電位は、第２記憶回路１２に供給される。第２記憶回路１２では、トランジスタ１４及びトランジスタ２０がオンであるとき、トランジスタ１４及びトランジスタ２０を介して上記信号の電位が容量素子１５に供給されることで、上記データが保持される。トランジスタ１６は、そのゲート（ノードＮＤ１として示す）に与えられた上記信号の電位に従って、導通状態が定められる。そして、トランジスタ１６及びトランジスタ２１がオンであるとき、トランジスタ１６及びトランジスタ２１を介して、配線１８の電位が第１記憶回路１１に供給される。第１記憶回路１１では、配線１８の電位が、ノードＮＤ２に与えられることで、上記データが書き戻される。
【００５９】
ノードＮＤ１に上記信号の電位が与えられる、という場合、ノードＮＤ１の電位は必ずしも上記信号の電位と一致する必要はない。ノードＮＤ１の電位は、ノードＮＤ１に上記信号の電位が与えられた場合と、同じデータが保持されている限り、どうのような値でもよい。例えば、書き戻しを行う際に、ノードＮＤ１の電位に従って定められるトランジスタ１６の導通状態（オンまたはオフ）が、ゲート信号に上記信号の電位が与えられた場合に定められるトランジスタ１６の導通状態（オンまたはオフ）と同じであれば良い。ノードＮＤ１に電位Ｖ１が与えられる、ノードＮＤ１に電位Ｖ２が保持される、などという場合も、同様である。
【００６０】
トランジスタ２１のゲートには、インバータ２２を介して信号ＯＳＲが入力される構成を示したが、信号ＯＳＲの値を反転させることで、インバータ２２を設けない構成としても良い。
【００６１】
〈記憶装置の動作例〉
次いで、図４に、図３に示す記憶装置１０の動作の一例を示すタイミングチャートを例示する。なお、図４では、配線１７及び配線１８に電位Ｖ２が与えられる場合のタイミングチャートを例示している。
【００６２】
期間ｔ１では、記憶装置１０に、電位Ｖ１と電位Ｖ２の電位差に相当する電源電圧が供給されている。そして、信号ＣＬＫは、周期的に繰り返されるハイレベルの電位とローレベルの電位とを有する。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はハイレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ１では、第１記憶回路１１が順序回路として通常の動作を行う。そして、ノードＮＤ１には、トランジスタ１９及びトランジスタ１４を介して、配線１７から電位Ｖ２が与えられる。また、ノードＮＤ２には、信号Ｄに含まれるデータに対応した電位Ｖ１または電位Ｖ２が与えられる。
【００６３】
期間ｔ２乃至期間ｔ５では、第１記憶回路１１から第２記憶回路１２へのデータの退避が行われる。
【００６４】
具体的に、期間ｔ２では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はハイレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ２では、第１記憶回路１１において、ノードＮＤ２が電位Ｖ１または電位Ｖ２のいずれかに固定される。そして、ノードＮＤ１には、トランジスタ１９及びトランジスタ１４を介して、配線１７から電位Ｖ２が与えられる。
【００６５】
期間ｔ３では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はハイレベル、信号ＯＳＣの電位はハイレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ３では、ＮＡＮＤ３３から出力される信号の電位Ｖ１または電位Ｖ２が、トランジスタ２０及びトランジスタ１４を介してノードＮＤ１に与えられる。
【００６６】
期間ｔ４では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はハイレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ４では、トランジスタ１４がオフになることで、期間ｔ３においてノードＮＤ１に与えられた電位Ｖ１または電位Ｖ２が、保持される。
【００６７】
期間ｔ５では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ローレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はハイレベルからローレベルに変化し、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ５では、期間ｔ４と同様に、ノードＮＤ１において電位Ｖ１または電位Ｖ２が保持される。
【００６８】
本明細書において、データの退避（バックアップ、または、ストアとも呼ぶ）とは、第１記憶回路１１のデータを第２記憶回路１２に書き込む動作を表す。また、単に退避と言った場合には、データの退避を表す場合と、データの退避を行い、電源を遮断する直前の状態となるまでの一連の動作を表す場合がある。なお、いずれの退避であるかは、文脈から読み取ることができる場合がある。単に、退避と記載されている場合は、電源を遮断する直前の状態となるまでの一連の動作を表す場合がある。期間ｔ２は、信号ＣＬＫを固定することで記憶装置１０の動作を止めている期間で、退避の前の準備期間である。従って、期間ｔ２は、退避に含めない場合がある。
【００６９】
期間ｔ６では、記憶装置１０への電源電圧の供給が停止される。具体的には、期間ｔ１乃至期間ｔ５において電位Ｖ２が与えられていた端子または配線に、電位Ｖ１が与えられる。そして、信号ＣＬＫは、ローレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はローレベル、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。期間ｔ６では、期間ｔ４及びｔ５と同様に、ノードＮＤ１において電位Ｖ１または電位Ｖ２が保持される。
【００７０】
期間ｔ７乃至期間ｔ１０では、電源電圧の供給と、第２記憶回路１２から第１記憶回路１１へのデータの復帰が行われる。
【００７１】
具体的に、期間ｔ７では、記憶装置１０への電源電圧の供給が再開される。そして、信号ＣＬＫは、ローレベルの電位に固定されたままである。また、信号Ｒｅｓｅｔの電位はローレベル、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。
【００７２】
期間ｔ８では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はローレベル、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。よって、ノードＮＤ２に電位Ｖ１が与えられる。
【００７３】
期間ｔ９では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はローレベルからハイレベルに変化し、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。
【００７４】
期間ｔ１０では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、ハイレベルの電位に固定される。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はローレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はハイレベルである。よって、ノードＮＤ１に保持されている電位から配線１８の電位を差し引いた値がトランジスタ１６の閾値電圧よりも低くなるような場合、トランジスタ１６はオンであるため、トランジスタ２１を介して配線１８の電位Ｖ２が、第１記憶回路１１のノードＮＤ２に与えられる。また、ノードＮＤ１に保持されている電位から配線１８の電位を差し引いた値がトランジスタ１６の閾値電圧よりも高くなるような場合、トランジスタ１６はオフであるため、第１記憶回路１１のノードＮＤ２は、電位Ｖ１を保持する。上記動作により、ノードＮＤ２にデータに対応した電位が書き戻されることとなる。
【００７５】
本明細書において、復帰（リカバリー、または、リストアとも呼ぶ）とは、電源遮断状態からの復帰を表す場合と、データの復帰を表す場合がある。電源遮断状態からの復帰は、電源電圧の供給とデータの復帰を含み、電源遮断状態から、通常の動作に入る直前までの一連の動作を表す場合がある。なお、いずれの復帰であるかは、文脈から読み取ることができる場合がある。単に、復帰と記載されている場合は、電源遮断状態からの復帰を表す場合がある。
【００７６】
期間ｔ１１では、記憶装置１０に電源電圧が供給されている。そして、信号ＣＬＫは、周期的に繰り返されるハイレベルの電位とローレベルの電位とを有する。また、信号Ｒｅｓｅｔの電位はハイレベル、信号ＯＳＧの電位はハイレベル、信号ＯＳＣの電位はローレベル、信号ＯＳＲの電位はローレベルである。よって、期間ｔ１１では、第１記憶回路１１が順序回路として通常の動作を行う。そして、ノードＮＤ１には、トランジスタ１９及びトランジスタ１４を介して、配線１７から電位Ｖ２が与えられる。また、ノードＮＤ２には、信号Ｄに含まれるデータに対応した電位Ｖ１または電位Ｖ２が与えられる。
【００７７】
〈記憶装置への電源電圧の供給について〉
次いで、図５（Ａ）に、複数の記憶装置１０を有する記憶装置４０の構成を、一例として示す。図５（Ａ）に示す記憶装置４０は、スイッチ４１と、記憶装置１０を複数有する。スイッチ４１を介して配線４２に与えられた電位Ｖ２が、各記憶装置１０に供給される。また、各記憶装置１０には、配線４３を介して電位Ｖ１が与えられる。
【００７８】
図５（Ａ）では、スイッチ４１として一のトランジスタを用いている場合を例示している。そして、スイッチ４１は信号ＳｉｇＡによりオンとオフの選択、すなわちスイッチングが制御される。スイッチ４１により、各記憶装置１０への、電位Ｖ２の供給を制御することができる。
【００７９】
図５（Ｂ）に示す記憶装置は、スイッチ４４と、記憶装置１０を複数有する。スイッチ４４を介して配線４３に与えられた電位Ｖ１が、各記憶装置１０に供給される。また、各記憶装置１０には、配線４２を介して電位Ｖ２が与えられる。
【００８０】
図５（Ｂ）では、スイッチ４４として一のトランジスタを用いている場合を例示している。そして、スイッチ４４は信号ＳｉｇＡによりスイッチングが制御される。スイッチ４４により、各記憶装置１０への、電位Ｖ１の供給を制御することができる。
【００８１】
〈半導体装置の構成例〉
次いで、本発明の一態様に係る記憶装置を用いた、半導体装置の構成を一例として図６に示す。図６に示す半導体装置３００は、ＣＰＵコア３０１、パワーコントローラ３０２、パワースイッチ３０３、キャッシュ３０４、バスインターフェース３０５、及びデバッグインターフェース３０６を有する。さらに、ＣＰＵコア３０１は、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。本発明の一態様にかかる記憶装置は、パイプラインレジスタ３０９、パイプラインレジスタ３１０、レジスタファイル３１２や、その他の回路に含まれるレジスタ、フリップフロップ等に用いることができる。
【００８２】
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御する。制御装置３０７は、入力されたアプリケーションなどのプログラムに含まれる命令をデコードする機能を有する。
【００８３】
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【００８４】
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプラインレジスタ３０９は、命令を一時的に記憶する機能を有するレジスタである。なお、図６では図示していないが、半導体装置３００には、キャッシュ３０４の動作を制御するキャッシュコントローラが設けられている。
【００８５】
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、キャッシュ３０４から読み出されたデータ、或いはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。
【００８６】
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、或いはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
【００８７】
バスインターフェース３０５は、半導体装置３００と半導体装置の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令を半導体装置３００に入力するための信号の経路としての機能を有する。バスインターフェース３０５とデバッグインターフェース３０６には、それぞれにレジスタが付設されている。
【００８８】
パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が一律に制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。
【００８９】
上記構成を有する半導体装置３００における、パワーゲーティングの動作の流れについて、一例を挙げて説明する。
【００９０】
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の信号を送る。次いで、半導体装置３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしても良い。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、ＣＰＵコア３０１における命令の実行が再開される。
【００９１】
〈記憶装置の断面構造の例〉
図７に、記憶装置の断面構造の一例を示す。図７では、図３に示したトランジスタ１４、容量素子１５、トランジスタ１６及びトランジスタ２１の断面構造を、一例として示す。
【００９２】
なお、図７では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４と、容量素子１５とが、単結晶のシリコン基板にチャネル形成領域を有する、ｐチャネル型のトランジスタ２１、及びｐチャネル型のトランジスタ１６上に形成されている場合を例示している。
【００９３】
トランジスタ１６及びトランジスタ２１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１６及びトランジスタ２１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１４はトランジスタ１６及びトランジスタ２１上に積層されていなくとも良く、全てのトランジスタは、同一の層に形成されていても良い。
【００９４】
シリコンの薄膜を用いてトランジスタ１６及びトランジスタ２１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【００９５】
トランジスタ１６及びトランジスタ２１が形成される半導体基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図７では、単結晶シリコン基板を半導体基板４００として用いる場合を例示している。
【００９６】
また、トランジスタ１６及びトランジスタ２１は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図７では、トレンチ分離法を用いてトランジスタ１６及びトランジスタ２１を電気的に分離する場合を例示している。具体的に、図７では、半導体基板４００にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域４０１により、トランジスタ１６及びトランジスタ２１を素子分離させる場合を例示している。
【００９７】
なお、トランジスタ１６において、ゲート絶縁膜を介してゲート電極からソース電極またはドレイン電極に電荷がリークしにくいほど、第２記憶回路においてデータの保持期間を長く確保することができる。例えば、トランジスタ１６のゲート絶縁膜が酸化珪素膜である場合、当該酸化珪素膜の膜厚は、好ましくは５ｎｍ以上１５ｎｍ以下、より好ましくは５ｎｍ以上８ｎｍ以下とする。ただし、本発明の実施形態の一態様は、これに限定されない。
【００９８】
または、トランジスタ１６のゲート絶縁膜は、第１記憶回路１１、第２記憶回路１２、及び／又は、選択回路１３が有するトランジスタのゲート絶縁膜よりも厚いことが好ましい。これにより、第１記憶回路１１では、高速動作させ、一方、トランジスタ１６では、リーク電流を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。
【００９９】
例えば、トランジスタ１６だけでなく、第２記憶回路１２が有するトランジスタや、選択回路１３が有するトランジスタが有するゲート絶縁膜も、第１記憶回路１１が有するトランジスタのゲート絶縁膜よりも厚くてもよい。第２記憶回路１２や選択回路１３は、必ずしも、高速に動作させる必要がないため、トランジスタ１６と同程度の厚さのゲート絶縁膜とすることにより、製造しやすくできる場合がある。
【０１００】
または、例えば、図２４に示すように、容量素子１５とトランジスタ１６のゲートとの間に、トランジスタ１４Ａを配置してもよい。また、トランジスタ１４Ａとして、トランジスタ１４と同様な種類のトランジスタを用いてもよい。これにより、容量素子１５の電荷を保持する時間を長くすることが出来る。
【０１０１】
トランジスタ１６及びトランジスタ２１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、絶縁膜４１１上には、上記開口部において、トランジスタ１６及びトランジスタ２１のソースまたはドレインにそれぞれ接続されている複数の導電膜と、トランジスタ１６のゲート４２８に接続されている導電膜４２９が設けられている。
【０１０２】
絶縁膜４１１上には絶縁膜４１４が設けられている。そして、絶縁膜４１４上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４１５が設けられている。絶縁膜４１５は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１０３】
絶縁膜４１５上には絶縁膜４１６が設けられており、絶縁膜４１６上にはトランジスタ１４が設けられている。
【０１０４】
トランジスタ１４は、絶縁膜４１６上の酸化物半導体膜４２０と、酸化物半導体膜４２０に接続され、ソースまたはドレインとしての機能を有する導電膜４２１及び導電膜４２２と、酸化物半導体膜４２０、導電膜４２１及び導電膜４２２上の絶縁膜４２３と、絶縁膜４２３を間に挟んで酸化物半導体膜４２０と重なる導電膜４２４と、を有する。そして、絶縁膜４１４乃至絶縁膜４１６には開口部が設けられており、導電膜４２２は、上記開口部において、ゲート４２８に接続されている、絶縁膜４１１上の導電膜４２９に接続されている。
【０１０５】
また、導電膜４２２上には絶縁膜４２７が設けられており、絶縁膜４２７上には、導電膜４２２と重なる導電膜４２５が設けられている。導電膜４２２と、絶縁膜４２７と、導電膜４２５とが重なり合う部分が、容量素子１５として機能する。
【０１０６】
トランジスタ１４、容量素子１５上には、絶縁膜４２６が設けられている。
【０１０７】
〈記憶装置のトランジスタについて〉
本発明の一態様に係る記憶装置では、図１に示すトランジスタ１４のオフ電流が小さいと、データの保持期間を長くすることができる。そのため、トランジスタ１４として、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いることが望ましい。
【０１０８】
図８に、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４の構成を、一例として示す。図８（Ａ）には、トランジスタ１４の上面図を示す。なお、図８（Ａ）では、トランジスタ１４のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図８（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図８（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図８（Ｃ）に示す。
【０１０９】
図８に示すように、トランジスタ１４は、絶縁膜８１上において順に積層された酸化物半導体膜８２ａ及び酸化物半導体膜８２ｂと、酸化物半導体膜８２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、酸化物半導体膜８２ｂ、導電膜８３及び導電膜８４上の酸化物半導体膜８２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ上に位置する絶縁膜８５と、ゲート電極としての機能を有し、なおかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導電膜８６とを有する。
【０１１０】
また、トランジスタ１４の、具体的な構成の別の一例を、図９に示す。図９（Ａ）には、トランジスタ１４の上面図を示す。なお、図９（Ａ）では、トランジスタ１４のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図９（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図９（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図９（Ｃ）に示す。
【０１１１】
図９に示すように、トランジスタ１４は、絶縁膜８１上において順に積層された酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと、酸化物半導体膜８２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ、導電膜８３及び導電膜８４上に位置する絶縁膜８５と、ゲート電極としての機能を有し、なおかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導電膜８６とを有する。
【０１１２】
なお、図８及び図９では、積層された酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃを用いるトランジスタ１４の構成を例示している。トランジスタ１４が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０１１３】
酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃが順に積層されている半導体膜をトランジスタ１４が有する場合、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１１４】
上記構成の半導体膜をトランジスタ１４が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜８２ｂにチャネル領域が形成される。即ち、酸化物半導体膜８２ｂと絶縁膜８５との間に酸化物半導体膜８２ｃが設けられていることによって、絶縁膜８５と離隔している酸化物半導体膜８２ｂに、チャネル領域を形成することができる。
【０１１５】
また、酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体膜８２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１４の電界効果移動度が高くなる。
【０１１６】
また、酸化物半導体膜８２ｃとして酸化ガリウムを用いる場合、酸化物半導体膜８２ｂ中のＩｎが絶縁膜８５に拡散するのを防ぐことができるので、トランジスタ１４のリーク電流を低減することができる。
【０１１７】
また、酸化物半導体膜８２ｂと酸化物半導体膜８２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１４の閾値電圧が変動してしまう。しかし、酸化物半導体膜８２ａは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体膜８２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１４の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１１８】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１１９】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１２０】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜８２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜８２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜８２ｂとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０１２１】
具体的に、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０１２２】
なお、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜８２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１２３】
３層構造の半導体膜において、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜８２ｂが結晶質であることにより、トランジスタ１４に安定した電気的特性を付与することができるため、酸化物半導体膜８２ｂは結晶質であることが好ましい。
【０１２４】
なお、チャネル形成領域とは、トランジスタ１４の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１２５】
例えば、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１２６】
また、酸化物半導体膜８２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜８２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１２７】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１２８】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１２９】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体膜としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１３０】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３２】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１３３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１３４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１３５】
また、トランジスタ１４において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ１４の移動度及びオン電流を高めることができ、それにより、トランジスタ１４を用いた記憶装置の高速動作を実現することができる。
【０１３６】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１３７】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ１４に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜８２ｂにまで達していることが、トランジスタ１４の移動度及びオン電流を高め、記憶装置の高速動作を実現する上で好ましい。
【０１３８】
絶縁膜８１は、加熱により上記酸素の一部を酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜８１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１３９】
絶縁膜８１は、加熱により上記酸素の一部を酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜８１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１４０】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１４１】
なお、図８及び図９に示すトランジスタ１４は、チャネル領域が形成される酸化物半導体膜８２ｂの端部のうち、導電膜８３及び導電膜８４とは重ならない端部、言い換えると、導電膜８３及び導電膜８４が位置する領域とは異なる領域に位置する端部と、導電膜８６とが、重なる構成を有する。酸化物半導体膜８２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図８及び図９に示すトランジスタ１４では、導電膜８３及び導電膜８４とは重ならない酸化物半導体膜８２ｂの端部と、導電膜８６とが重なるため、導電膜８６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜８２ｂの端部を介して導電膜８３と導電膜８４の間に流れる電流を、導電膜８６に与える電位によって制御することができる。このようなトランジスタ１４の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０１４２】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１４がオフとなるような電位を導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１４では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜８２ｂの端部における導電膜８３と導電膜８４の間の長さが短くなっても、トランジスタ１４のオフ電流を小さく抑えることができる。よって、トランジスタ１４は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０１４３】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１４がオンとなるような電位を導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１４の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜８２ｂの端部と、導電膜８６とが重なることで、酸化物半導体膜８２ｂにおいてキャリアの流れる領域が、絶縁膜８５に近い酸化物半導体膜８２ｂの界面近傍のみでなく、酸化物半導体膜８２ｂの広い範囲においてキャリアが流れるため、トランジスタ１４におけるキャリアの移動量が増加する。この結果、トランジスタ１４のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０１４４】
以下では、酸化物半導体膜の構造について説明する。
【０１４５】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１４６】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１４７】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１４８】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４９】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５０】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１５１】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５２】
断面の高分解能ＴＥＭ観察および平面の高分解能ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１５３】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１５４】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５５】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５６】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５７】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１５８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６１】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１６２】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１６３】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１６４】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１６５】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
【０１６６】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１６７】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１６８】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、記憶装置の信頼性を高めることができる。
【０１６９】
〈チップの構成〉
図１０（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０１７０】
図１０（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていても良いが、各端子７５２の一部が露出した状態で封止されるようにする。
【０１７１】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１０（Ｂ）に示す。
【０１７２】
図１０（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０１７３】
〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。
【０１７４】
図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る記憶装置または半導体装置は、携帯型ゲーム機が有する各種集積回路に用いることができる。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１７５】
図１１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。本発明の一態様に係る記憶装置または半導体装置は、携帯情報端末が有する各種集積回路に用いることができる。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０１７６】
図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に係る記憶装置または半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いることができる。
【０１７７】
図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様に係る記憶装置または半導体装置は、電気冷凍冷蔵庫が有する各種集積回路に用いることができる。
【０１７８】
図１１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。本発明の一態様に係る記憶装置または半導体装置は、ビデオカメラが有する各種集積回路に用いることができる。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０１７９】
図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様に係る記憶装置または半導体装置は、普通自動車が有する各種集積回路に用いることができる。
【実施例１】
【０１８０】
〈温度依存性について〉
次いで、本発明の一態様にかかる記憶装置の、各種動作速度の温度依存性を計算により求めた結果について述べる。
【０１８１】
動作速度の温度依存性の計算は、図３に示す記憶装置１０を用いて行った。具体的には、第１記憶回路１１から第２記憶回路１２へのデータの退避に要する時間（データ退避時間）の温度依存性と、第２記憶回路１２から第１記憶回路１１へのデータの復帰に要する時間（データ復帰時間）の温度依存性と、第２記憶回路１２においてデータが保持される時間（保持時間）の温度依存性とを計算した。
【０１８２】
計算では、温度を−４０℃、２７℃、１２５℃であるもの仮定した。計算には回路シミュレーションソフト  Ｇａｔｅｗａｙ（Ｓｉｌｖａｃｏ社製）を用いた。
【０１８３】
図１２は、計算により求められた、温度とデータ退避時間の関係を表すグラフを示す。また、表１に、計算により求められた、温度に対するデータ退避時間を示す。
【０１８４】
【表１】
2015195331.tif 000003
【０１８５】
また、図１３は、計算により求められた、温度とデータ復帰時間の関係を表すグラフを示す。また、表２に、計算により求められた、温度に対するデータ復帰時間を示す。
【０１８６】
【表２】
2015195331.tif 000004
【０１８７】
また、図１４は、計算により求められた、温度と保持時間の関係を表すグラフを示す。また、表３に、計算により求められた、温度に対する保持時間を示す。
【０１８８】
【表３】
2015195331.tif 000005
【０１８９】
図１２及び表１から、温度が高いほどデータ退避時間が短くなる傾向にあることが分かった。また、図１３及び表２から、データ復帰時間には温度依存性が見られないことが分かった。また、図１４及び表３から、保持時間は温度が高いほど短くなる傾向にあるが、温度依存性は小さいことが分かった。
【０１９０】
〈半導体装置の消費電力について〉
次いで、設計された半導体装置の構成と、シミュレーションにより得られた当該半導体装置の消費電力について説明する。
【０１９１】
図１５に、設計された半導体装置の構成をブロック図で示す。図１５に示す半導体装置（ｍ０＿ｔｏｐ）は、ＣＰＵと、パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）と、クロックゲーティングモジュール（ｇａｔｉｎｇ＿ｈｃｌｋ）と、アイソレータモジュール（ｉｓｏｌａｔｏｒ＿ｍｏｄｕｌｅ）とを有していた。ＣＰＵは、各種命令を実行するためのＣＰＵコア（ＣＰＵ＿ＣＯＲＥ）を有していた。そして、ＣＰＵコア（ＣＰＵ＿ＣＯＲＥ）には、図３に示した記憶装置１０を有するメモリ（ＯＳＦＦ）が用いられている。パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）は、パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）に入力された各種信号を処理するためのパワーマネージメントユニットコア（ｐｍｕ＿ｃｏｒｅ）を有していた。
【０１９２】
パワースイッチ（ＰＳＷ）とレベルシフタ（Ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）は、半導体装置（ｍ０＿ｔｏｐ）の外部に別途設けた。
【０１９３】
テストベンチ（ｔｅｓｔ  ｂｅｎｃｈ）は、半導体装置（ｍ０＿ｔｏｐ）の動作を制御する機能を有する。具体的に、テストベンチ（ｔｅｓｔ  ｂｅｎｃｈ）は、ＲＡＭと、ＢＵＳ  ＳＬＡＶＥ等を有し、各種の命令を半導体装置（ｍ０＿ｔｏｐ）に送る機能等を有する。
【０１９４】
テストベンチ（ｔｅｓｔ  ｂｅｎｃｈ）は、信号ＳＥＴＴＩＮＧをパワーマネージメントユニットコアに送る機能を有する。信号ＳＥＴＴＩＮＧは、例えば、パワーゲーティングの動作タイミングを設定する機能を有する。パワーマネージメントユニットコアは、信号Ｐｏｗｅｒ＿ｓｗｉｔｃｈを出力する機能を有する。信号Ｐｏｗｅｒ＿ｓｗｉｔｃｈは、バッファを介して、パワースイッチ（ＰＳＷ）に入力される。当該バッファには電位ＰＳＷ＿ＶＤＤ２が与えられる。信号Ｐｏｗｅｒ＿ｓｗｉｔｃｈは、パワースイッチ（ＰＳＷ）を制御する機能を有する。パワーマネージメントユニットコアは、信号ＯＳＧを出力する機能を有する。信号ＯＳＧはレベルシフタを介して、メモリ（ＯＳＦＦ）に入力される。当該レベルシフタには電位ＣＯＲＥ＿ＯＳＶＤＤと電位ＣＯＲＥ＿ＯＳＶＳＳとが入力される。ＣＰＵコアは、信号ＳＬＥＥＰＩＮＧをパワーマネージメントユニットコアに送る機能を有する。信号ＳＬＥＥＰＩＮＧは、ＣＰＵコアが休止状態であるかどうかを示す信号である。
【０１９５】
図１６（Ａ）に、半導体装置（ｍ０＿ｔｏｐ）の設計に用いられたマスクのレイアウトを示す。また、比較例として、メモリ（ＯＳＦＦ）において、図３に示す第２記憶回路１２を有さない点において半導体装置（ｍ０＿ｔｏｐ）と構成が異なる半導体装置５００の、設計に用いられたマスクのレイアウトを、図１６（Ｂ）に示す。図１６（Ａ）に示す半導体装置（ｍ０＿ｔｏｐ）は、サイズが２７７．７７μｍ×２７４．１６μｍ、スタンダードセル密度が６３．７１４％であった。また、図１６（Ｂ）に示す比較例の半導体装置５００は、サイズが２６２．９５μｍ×２５９．３４μｍ、スタンダードセル密度が６５．１９０％であった。
【０１９６】
表４に、半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００の詳細な仕様を示す。なお、表４に示す仕様において、半導体装置（ｍ０＿ｔｏｐ）に供給される電源電圧２．５Ｖは、メモリ（ＯＳＦＦ）に供給される。具体的に、電源電圧２．５Ｖは、図３に示す信号ＯＳＧに用いられる。
【０１９７】
【表４】
2015195331.tif 000006
【０１９８】
図１６（Ａ）及び図１６（Ｂ）から、半導体装置（ｍ０＿ｔｏｐ）のマスクのレイアウト面積は、半導体装置５００のマスクのレイアウト面積の１１１．１％に相当し、面積的なオーバーヘッドが１１．１％であることが分かった。
【０１９９】
半導体装置（ｍ０＿ｔｏｐ）は、第２記憶回路１２を有する点において半導体装置５００と異なっており、第２記憶回路１２の追加により、半導体装置５００より大きくなる。しかし、図１６（Ａ）と図１６（Ｂ）から、半導体装置（ｍ０＿ｔｏｐ）は、半導体装置５００からの面積の増大は小さく抑えられていることが分かった。
【０２００】
次いで、半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００をパワーゲーティングすることなく通常動作させたときの、消費電流の測定結果について説明する。消費電流は、室温（２７℃）下において、電源電圧が１．１Ｖ、クロック信号ＨＣＬＫの周波数が５０ＭＨｚで、半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００とをそれぞれ動作させた状態で測定した。なお、電源電圧は、図１５において、電位ＣＯＲＥ＿ＶＤＤと電位ＣＯＲＥ＿ＯＳＶＳＳの電位差に相当する。
【０２０１】
図１７（Ａ）に、電位ＣＯＲＥ＿ＶＤＤが与えられている配線に流れる電流をシミュレーションにより求め、上記電流の値から算出された、半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００の消費電流を示す。計算には回路シミュレーションソフト  Ｎａｎｏｓｉｍ（Ｓｙｎｏｐｓｙｓ社製）を用いた。電位ＣＯＲＥ＿ＶＤＤは、パワースイッチＰＳＷを介してＣＰＵに供給される電位であるため、図１７（Ａ）に示す消費電流には、パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）、クロックゲーティングモジュール（ｇａｔｉｎｇ＿ｈｃｌｋ）、アイソレータモジュール（ｉｓｏｌａｔｏｒ  ｍｏｄｕｌｅ）における消費電流は含まれない。
【０２０２】
また、図１７（Ｂ）に、半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００の、全てのパワードメインの消費電流を示す。
【０２０３】
図１７（Ａ）における半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００の消費電流の比較と、図１７（Ｂ）における半導体装置（ｍ０＿ｔｏｐ）と半導体装置５００の消費電流の比較とから、通常の動作時では、半導体装置（ｍ０＿ｔｏｐ）の方が半導体装置５００よりも、消費電流が平均して６％程度高いが、その差は小さく抑えられていることが分かった。
【０２０４】
また、図１７（Ａ）における半導体装置（ｍ０＿ｔｏｐ）と図１７（Ｂ）における半導体装置（ｍ０＿ｔｏｐ）の消費電流の比較から、パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）、クロックゲーティングモジュール（ｇａｔｉｎｇ＿ｈｃｌｋ）、アイソレータモジュール（ｉｓｏｌａｔｏｒ  ｍｏｄｕｌｅ）における消費電流は、とても小さいことが分かった。図１７（Ａ）における半導体装置５００と図１７（Ｂ）における半導体装置５００の消費電流の比較からも同様に、パワーマネージメントユニット（ｐｍｕ＿ｔｏｐ）、クロックゲーティングモジュール（ｇａｔｉｎｇ＿ｈｃｌｋ）、アイソレータモジュール（ｉｓｏｌａｔｏｒ  ｍｏｄｕｌｅ）における消費電流は、とても小さいことが分かった。
【０２０５】
次いで、半導体装置（ｍ０＿ｔｏｐ）において、クロックゲーティング（ＣＧ）を行った場合の消費電流と、パワーゲーティング（ＰＧ）を行った場合の消費電流を、それぞれシミュレーションにより求めた結果について説明する。計算には回路シミュレーションソフト  Ｎａｎｏｓｉｍ（Ｓｙｎｏｐｓｙｓ社製）を用いた。図１８に、消費電流のシミュレーション結果を示す。なお、シミュレーションは、クロック信号ＨＣＬＫの周波数が５０ＭＨｚであると仮定して行った。そして、電源供給時には、１．２１Ｖの電源電圧が半導体装置（ｍ０＿ｔｏｐ）に供給されたと仮定して計算した。また、基板温度が１２５℃であることを想定し、シリコンを用いたトランジスタ（ＳｉＦＥＴ）は、ｐチャネル型のトランジスタの閾値電圧がプラスシフトし、ｎチャネル型のトランジスタの閾値電圧がマイナスシフトし、共にノーマリオンであるものと仮定して消費電流を計算した。
【０２０６】
具体的に、消費電流の測定は、電位ＣＯＲＥ＿ＶＤＤの与えられる配線と、電位ＴＯＰ＿ＶＤＤ２の与えられる配線と、電位ＰＭＵ＿ＶＤＤ２の与えられる配線と、電位ＣＯＲＥ＿ＯＳＶＤＤの与えられる配線において、それぞれ行った。図１８に各配線における消費電流の測定値を示す。図１８から、電位ＴＯＰ＿ＶＤＤ２の与えられる配線と、電位ＰＭＵ＿ＶＤＤ２の与えられる配線と、電位ＣＯＲＥ＿ＯＳＶＤＤの与えられる配線とでは、クロックゲーティング（ＣＧ）を行った場合の消費電流とパワーゲーティング（ＰＧ）を行った場合の消費電流とで大きな差が見られなかった。しかし、電位ＣＯＲＥ＿ＶＤＤの与えられる配線では、クロックゲーティング（ＣＧ）を行った場合の消費電流よりも、パワーゲーティング（ＰＧ）を行った場合の消費電流の方が、大幅に削減できていることが分かった。すなわち、本発明の一態様では、パワーゲーティングを行うことで、リーク電流を大幅に削減できることが分かった。
【０２０７】
次いで、半導体装置（ｍ０＿ｔｏｐ）において、パワーゲーティング（ＰＧ）を行った場合の、詳細な消費エネルギーの内訳を、シミュレーションにより求めた結果について説明する。計算には回路シミュレーションソフト  Ｎａｎｏｓｉｍ（Ｓｙｎｏｐｓｙｓ社製）を用いた。まず、パワーゲーティング（ＰＧ）における、各種電位のタイミングチャートと、各種電位を供給することができる配線の消費電流の変化とを、図１９に示す。そして、図１９に示したパワーゲーティング（ＰＧ）を行ったときの、期間ｔ１−１、期間ｔ１−２、期間ｔ１−３、期間ｔ２−１、期間ｔ２−２、期間ｔ２−３における、各種配線に流れる電流により消費されたエネルギー（ｐＪ）の計算結果を図２０にグラフで示す。また、計算により得られた具体的な消費エネルギー（ｐＪ）の値を、表５に示す。
【０２０８】
【表５】
2015195331.tif 000007
【実施例２】
【０２０９】
本実施例では、チャネル長６０ｎｍの、Ｉｎ−Ｇａ−Ｚｎ酸化物膜であるＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタ（ＯＳＦＥＴ）を用いたキャッシュと、ＯＳＦＥＴを用いた第２記憶回路１２を有するフリップフロップ（ＯＳＦＦ）を有するＣＰＵコアと、を搭載したチップを試作した。
【０２１０】
試作したチップの写真を図２５に、仕様を表６に示す。試作したチップは、ＡＲＭ社製のＣｏｒｔｅｘ−Ｍ０（登録商標）を用いたＣＰＵコア（ＣＰＵ＿ＣＯＲＥ）と、４ＫＢのキャッシュ（Ｃａｃｈｅ）と、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）と、パワーマネージメントユニット（ＰＭＵ）を有していた。キャッシュには、ＯＳＦＥＴを用いたデータ保持回路が、実装されていた。これにより、キャッシュは、パワーゲーティング時にデータの退避が可能になる。
【０２１１】
【表６】
2015195331.tif 000008
【０２１２】
試作したチップの構成について、図３５を用いて、さらに詳細に説明する。図３５に試作したチップのブロックを示す。試作したチップは、ＡＲＭ社製のＣｏｒｔｅｘ−Ｍ０（登録商標）を用いたＣＰＵコア（ＣＰＵ＿ＣＯＲＥ）と、４ＫＢのキャッシュ（Ｃａｃｈｅ）と、パワーマネージメントユニット（ＰＭＵ）と、クロック制御回路（Ｃｌｏｃｋ  ｃｏｎｔｒｏｌｌｅｒ）と、アイソレータ（Ｉｓｏｌａｔｏｒ  ｆｏｒ  ｏｕｔｐｕｔ）と、パワースイッチ（Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）と、レベルシフタ（ＬＳ）と、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）と、を有していた。キャッシュおよびＣＰＵコアには、パワーゲーティング時にデータの退避が可能になる、ＯＳＦＥＴを用いたデータ保持回路が、実装されていた。
【０２１３】
パワースイッチは、パワーマネージメントユニットから入力される制御信号（ＰＧ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌｓ）によって、電源電圧の供給を制御する。ＣＰＵコアへの電源電圧の供給を制御するパワースイッチと、キャッシュへの電源電圧の供給を制御するパワースイッチと、バスインターフェースへの電源電圧の供給を制御するパワースイッチと、が設けられている。レベルシフタは、ＯＳＦＥＴを制御する信号のレベルをシフトする。ＳｉＦＥＴで構成される論理回路部に供給される電源電圧（１．８Ｖ）よりも、ＯＳＦＥＴに供給される電源電圧（２．５Ｖ）が高いために、レベルシフタを設けている。ＣＰＵコアに入力される制御信号の一部と、キャッシュに入力される制御信号の一部と、はレベルシフタに入力される。ＣＰＵコアは、休止状態であるかどうかを示す信号（ＳＬＥＥＰＩＮＧ）を出力する。ＰＭＵには当該信号（ＳＬＥＥＰＩＮＧ）が入力される。外部から入力されるクロック信号（Ｃｌｏｃｋ）は、クロック制御回路と、ＰＭＵに入力される。クロック制御回路が出力するクロック信号（Ｇａｔｅｄ  ｃｌｏｃｋ）は、ＣＰＵコア、キャッシュ、及びバスインターフェースに入力される。アイソレータは、内部のバスインターフェースと、外部出力（Ｅｘｔｅｒｎａｌ）の間に設けられる。アイソレータは、例えば、パワーゲーティング時に外部出力として所定の値を出力し、不定とならないようにする。
【０２１４】
また、ＯＳＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの値を測定した結果を、図２６に示す。測定に用いたＯＳＦＥＴは、ゲート電極、ソース電極、及びドレイン電極が、ゲート絶縁膜を間に挟んでＣＡＡＣ−ＯＳ膜上に位置するトップゲート型であり、チャネル長Ｌが６０ｎｍ、チャネル幅Ｗが４０ｎｍ、ゲート絶縁膜が１０ｎｍであった。測定は、ソースとドレイン間の電圧Ｖｄを１．８Ｖに設定して行った。図２６に示すように、ＯＳＦＥＴは、スイッチとして良好な特性を示しており、オフ電流は測定限界以下となった。
【０２１５】
図２７に、図２５に示すチップの、パワーゲーティング時における動作の流れを模式的に示す。ＣＰＵコアからのＳＬＥＥＰＩＮＧ信号に従って、ＰＭＵが起動する。そして、ＰＭＵからＯＳＦＦまたはキャッシュが有するメモリセルに、データの退避を行うよう信号が送られる。また、チップの外部から送られてくる割り込み（Ｉｎｔｅｒｒｕｐｔ）信号に従って、ＰＭＵからＯＳＦＦまたはキャッシュが有するメモリセルに、データの復帰を行うよう信号が送られる。
【０２１６】
次いで、図２８に試作されたチップのブロック図と、ＯＳＦＦ及びキャッシュが有するメモリセルにそれぞれ設けられたデータ保持回路（Ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｂｌｏｃｋ）の回路図とを示す。なお、試作されたチップでは、ＯＳＦＥＴのチャネル長を６０ｎｍ、ＳｉＦＥＴのチャネル長を１８０ｎｍとした。
【０２１７】
データ保持回路は、ＯＳＦＦとキャッシュが有するメモリセルのビット毎に実装されており、容量に書き込まれたデータをＯＳＦＥＴによって保持する回路とした。データ保持回路とパワースイッチ（ＰＳＷ）は、ＰＭＵによってスイッチングが制御されている。ＯＳＦＥＴをオンにするためにゲートに供給する電位は、ＯＳＦＥＴの閾値電圧分、レベルシフトさせた電位を用いた。
【０２１８】
図２９に、試作したチップを３０ＭＨｚで動作させ、パワーゲーティングさせたときの、各種電位の波形を示す。データの退避を行い、電源を遮断する直前の状態となるまでに、キャッシュとＣＰＵコアの両方において、ＯＳＦＥＴをオンにしてデータを書き込む時間（１００ｎｓ）が必要となる。また、図２９に示すように、電源遮断状態からの復帰には、ＣＰＵコアは、電源電圧が安定化する時間と、データを復帰させる時間（３３ｎｓ、３０ＭＨｚの１ｃｌｋに相当）、キャッシュは、ＯＳＦＥＴをオンにしてデータを復帰させる時間（１００ｎｓ）と、電源電圧が安定化する時間を、それぞれ要した。よって、電源遮断状態からの復帰は、クロック信号（Ｃｌｏｃｋ）の１０サイクル分の時間で実行が可能であることが分かった。
【０２１９】
なお、キャッシュのデータを別の不揮発メモリに退避させる場合は、例えば、退避させるデータのワード数分に対応する数の、クロック信号のサイクル分の時間を要する。よって、試作したチップでは、データを別の不揮発メモリに退避させる場合に比べて、圧倒的に短時間でパワーゲーティングが行えると言える。
【０２２０】
図３０に、試作されたチップに要する電力を、測定した結果を示す。縦軸は消費電力（ｍＷ）を示す。また、横軸はチップの動作方法を示している。具体的に、クロックゲーティングやパワーゲーティングを行うことなく待機状態とする動作方法（Ｓｔａｎｄｂｙ）と、クロックゲーティングを行う動作方法（Ｃｌｏｃｋ  ｇａｔｉｎｇ）と、ＣＰＵコアにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０）と、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０  ａｎｄ  ＳＲＡＭ）を用いて、電流値を測定した。ただし、クロックゲーティングを行う動作方法（Ｃｌｏｃｋ  ｇａｔｉｎｇ）と、ＣＰＵコアにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０）と、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０  ａｎｄ  ＳＲＡＭ）については、１００ｍｓの動作状態（Ａｃｔｉｖｅ）と、１００ｍｓの休止状態（Ｓｌｅｅｐ）とを繰り返して動作させた場合（Ｃａｓｅ１）と、１００ｍｓの動作状態（Ａｃｔｉｖｅ）と、６０ｓの休止状態（Ｓｌｅｅｐ）とを繰り返して動作させた場合（Ｃａｓｅ２）と、に分けて消費電力を測定した。
【０２２１】
図３０から、センサ用途を想定したＣａｓｅ２の場合、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０  ａｎｄ  ＳＲＡＭ）は、クロックゲーティングを行う動作方法（Ｃｌｏｃｋ  ｇａｔｉｎｇ）に比べて、電源線の間に流れるリーク電流を９９％以上削減できており、キャッシュとＣＰＵコアにおけるパワーゲーティングが、電力の削減に対する寄与が大きいことが分かった。また、試作したチップでは、電源電圧が供給されていない期間において２４時間以上データが保持されることが確認できており、この保持時間からＯＳＦＥＴのオフ電流はＳｉＦＥＴに比べて７桁以上低いことが分かった。よって、ＯＳＦＥＴが、データ保持回路に用いるのに適していることが、確認された。
【０２２２】
図３２に、試作されたチップに要する電力について、上記とは異なる条件で測定した結果を示す。縦軸は消費電力（ｍＷ）を示す。また、横軸はチップの動作方法を示している。横軸は、図３０で説明したチップの動作方法を参照することができる。クロックゲーティングを行う動作方法（Ｃｌｏｃｋ  ｇａｔｉｎｇ）と、ＣＰＵコアにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０）と、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０  ａｎｄ  ＳＲＡＭ）については、１ｓの期間中２０ｍｓを動作状態とする動作を繰り返した場合（Ｃａｓｅ３、２０ｍｓ  ａｃｔｉｖｉｔｙ  ｒａｔｅ  ｉｎ  １  ｓｅｃ  ｄｕｔｙ  ｃｙｃｌｅ）と、３ｓの期間中５０ｍｓを動作状態とする動作を繰り返した場合（Ｃａｓｅ４、５０ｍｓ  ａｃｔｉｖｉｔｙ  ｒａｔｅ  ｉｎ  ３  ｓｅｃ  ｄｕｔｙ  ｃｙｃｌｅ）と、に分けて消費電力を測定した。Ｃａｓｅ３やＣａｓｅ４は、Ｃａｓｅ２よりも頻繁にデータにアクセスするセンサ用途を想定した測定条件である。
【０２２３】
図３２から、Ｃａｓｅ３やＣａｓｅ４の場合、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法（Ｐｏｗｅｒ  ｇａｔｉｎｇ  ｗｉｔｈ  Ｍ０  ａｎｄ  ＳＲＡＭ）は、クロックゲーティングを行う動作方法（Ｃｌｏｃｋ  ｇａｔｉｎｇ）に比べて、電源線の間に流れるリーク電流を９０％以上削減できていた。数秒に一度、休止状態となるような用途においても、キャッシュとＣＰＵコアにおけるパワーゲーティングが、電力の削減に対する寄与が大きいことが分かった。
【０２２４】
図３３に、試作されたチップに要する電力について、図３０および図３２に示した結果とは異なる条件で測定した結果を示す。動作状態と休止状態とを繰り返して動作させた場合の消費電力を測定した。休止状態として、クロックゲーティングを行う動作方法と、パワーゲーティングを行う動作方法と、に分けて消費電力を測定した。縦軸は消費電力（ｍＷ）を示す。横軸は休止時間（Ｓｌｅｅｐ  ｔｉｍｅ）を示す。動作時間を４ｍｓと固定し、休止時間（Ｓｌｅｅｐ  ｔｉｍｅ）を変化させた。実線と鎖線は、それぞれ、クロックゲーティングを行う動作方法においてキャッシュで消費される電力（ｃａｃｈｅ＿ＶＤＤ（ＣＧ））とＣＰＵコアで消費される電力（ＣＰＵ＿ＣＯＲＥ＿ＶＤＤ（ＣＧ））である。点線と一点鎖線は、それぞれ、パワーゲーティングを行う動作方法においてキャッシュで消費される電力（ｃａｃｈｅ＿ＶＤＤ（ＰＧ））とＣＰＵコアで消費される電力（ＣＰＵ＿ＣＯＲＥ＿ＶＤＤ（ＰＧ））である。
【０２２５】
図３３から、休止時間（Ｓｌｅｅｐ  ｔｉｍｅ）が１００ｍｓ以上の場合、ＣＰＵコア及びキャッシュにおいてパワーゲーティングを行う動作方法は、クロックゲーティングを行う動作方法に比べて、電源線の間に流れるリーク電流を７０％以上削減できている。また、４００ｍｓ以上の場合、９０％以上削減できていた。このように休止状態となる頻度が高い場合においても、キャッシュとＣＰＵコアにおけるパワーゲーティングが、電力の削減に対する寄与が大きいことが分かった。
【０２２６】
試作したチップの評価結果を、表７に示す。試作したテクノロジー（Ｆａｂｒｉｃａｔｉｏｎ  ｔｅｃｈｎｏｌｏｇｙ）は、チャネル長が６０ｎｍのＯＳＦＥＴとチャネル長が１８０ｎｍのＳｉＦＥＴとが組み合わされたものである。クロック周波数（Ｃｌｏｃｋ  Ｆｒｅｑｕｅｎｃｙ）は３０ＭＨｚであった。キャッシュに用いたＳＲＡＭセルの面積オーバーヘッド（Ａｒｅａ  ｏｖｅｒｈｅａｄ  ｏｆ  ＳＲＡＭ  ｃｅｌｌ）は０％であった。退避時間（Ｂａｃｋｕｐ  ｔｉｍｅ）は１００ｎｓであった。復帰時間（Ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）は１０クロックサイクル（１０  ｃｌｏｃｋ  ｃｙｃｌｅ）であった。これは、データ復帰時間の１００ｎｓを含む（ｉｎｃｌｕｄｉｎｇ  ｄａｔａ  ｒｅｓｔｏｒａｔｉｏｎ  ｔｉｍｅ（１００ｎｓ））。データ保持時間（Ｄａｔａ  ｒｅｔｅｎｔｉｏｎ）は２４時間以上（ｍｏｒｅ  ｔｈａｎ  ２４ｈ）であった。リーク電流の低減（Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ  ｒｅｄｕｃｔｉｏｎ）は９９％以上（ｍｏｒｅ  ｔｈａｎ  ９９％）であった。
【０２２７】
【表７】
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【０２２８】
試作したチップでは、チャネル長が６０ｎｍのＯＳＦＥＴとチャネル長が１８０ｎｍのＳｉＦＥＴとが組み合わされていたが、チャネル長が６０ｎｍのＯＳＦＥＴが、さらに微細化されたＳｉＦＥＴと組み合わせても、面積の増加を抑えることができる。これを示すために、チャネル長が６０ｎｍのＯＳＦＥＴとチャネル長が４５ｎｍのＳｉＦＥＴとを組み合わせたキャッシュのメモリセルのレイアウトを作成した。図３１に、上記キャッシュのメモリセルのレイアウトを示す。データ保持回路を構成する２個のＯＳＦＥＴと容量素子とは、ＳｉＦＥＴ上に積層できることから、４５ｎｍルールでレイアウトしたＳｉＦＥＴのＳＲＡＭ上に、データ保持回路を設けても面積の増加は見られなかった。
【０２２９】
また、上記キャッシュのメモリセルの動作性能を、シミュレーションを用いて算出した結果を、表８に示す。シミュレーションは、ローパワーの４５ｎｍのＳｉＦＥＴをモデルとして用い、電源電圧を１．１Ｖとした。シミュレーションの結果、データの読み出し時間（Ｒｅａｄ  ｔｉｍｅ）と書き込み期間（Ｗｒｉｔｅ  ｔｉｍｅ）への影響は数ｐｓ程度であった。よって、数百ＭＨｚ以上での使用を想定しても動作周波数への影響はほぼ見られないと言える。したがって、チャネル長が６０ｎｍのＯＳＦＥＴを用いたデータ保持回路を、チャネル長が４５ｎｍのＳｉＦＥＴを用いたＳＲＡＭと組み合わせても、キャッシュのメモリセル面積と性能に影響がほぼ与えられないことが分かった。
【０２３０】
具体的には、４５ｎｍルールでレイアウトしたＳｉＦＥＴのＳＲＡＭ上に、チャネル長が６０ｎｍのＯＳＦＥＴを用いたデータ保持回路を設けた場合のキャッシュのメモリセルの読み出し時間は、２６５ｐｓであった。データ保持回路を設けない場合のキャッシュのメモリセルの読み出し時間は、２６３ｐｓであった。データ保持回路を設けたことによる読み出し時間の増加は２ｐｓであり、０．８％であった。また、データ保持回路を設けた場合のキャッシュのメモリセルの書き込み時間は、７３ｐｓであった。データ保持回路を設けない場合のキャッシュのメモリセルの書き込み時間は、６４ｐｓであった。データ保持回路を設けたことによる書き込み時間の増加は９ｐｓであり、１４％であった。
【０２３１】
図３４には、上記キャッシュのメモリセルのシミュレーションによる動作波形を示す。図３４（Ａ）は、読み出し波形である。データ保持回路を設けた場合と設けない場合のキャッシュのメモリセルに接続されるビット線の電位（図中、いずれもＢｉｔ  ｌｉｎｅで表す）と、ワード線の電位（図中のＷｏｒｄ  ｌｉｎｅ）と、を示す。両ビット線の電位は、ほぼ重なっていることがわかった。図３４（Ｂ）は、書き込み波形である。データ保持回路を設けた場合と設けない場合のＳＲＡＭを構成するインバータループの２つのノードの電位（図中、いずれもＩＮＶ  ｌｏｏｐ  ｎｅｔ１及びＩＮＶ  ｌｏｏｐ  ｎｅｔ２で表す）を示す。それぞれのノードの電位は、ほぼ重なっていることがわかった。したがって、チャネル長が６０ｎｍのＯＳＦＥＴを用いたデータ保持回路を、チャネル長が４５ｎｍのＳｉＦＥＴを用いたＳＲＡＭと組み合わせても、キャッシュ性能に影響がほぼ与えられないことが分かった。
【０２３２】
【表８】
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【符号の説明】
【０２３３】
１０    記憶装置
１１    第１記憶回路
１２    第２記憶回路
１３    選択回路
１４    トランジスタ
１５    容量素子
１６    トランジスタ
１７    配線
１８    配線
１９    トランジスタ
２０    トランジスタ
２１    トランジスタ
２２    インバータ
２３    インバータ
２４    インバータ
２５    インバータ
２６    インバータ
２７    トランスミッションゲート
２８    トランスミッションゲート
２９    トランスミッションゲート
３０    トランスミッションゲート
３１    トランスミッションゲート
３２    ＮＡＮＤ
３３    ＮＡＮＤ
４０    記憶装置
４１    スイッチ
４２    配線
４３    配線
４４    スイッチ
８１    絶縁膜
８２ａ    酸化物半導体膜
８２ｂ    酸化物半導体膜
８２ｃ    酸化物半導体膜
８３    導電膜
８４    導電膜
８５    絶縁膜
８６    導電膜
３００    半導体装置
３０１    ＣＰＵコア
３０２    パワーコントローラ
３０３    パワースイッチ
３０４    キャッシュ
３０５    バスインターフェース
３０６    デバッグインターフェース
３０７    制御装置
３０８    ＰＣ
３０９    パイプラインレジスタ
３１０    パイプラインレジスタ
３１１    ＡＬＵ
３１２    レジスタファイル
４００    半導体基板
４０１    素子分離領域
４１１    絶縁膜
４１４    絶縁膜
４１５    絶縁膜
４１６    絶縁膜
４２０    酸化物半導体膜
４２１    導電膜
４２２    導電膜
４２３    絶縁膜
４２４    導電膜
４２５    導電膜
４２６    絶縁膜
４２７    絶縁膜
５００    半導体装置
７５０    インターポーザ
７５１    チップ
７５２    端子
７５３    モールド樹脂
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
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【図２】
2015195331.tif 000012
【図３】
2015195331.tif 000013
【図４】
2015195331.tif 000014
【図５】
2015195331.tif 000015
【図６】
2015195331.tif 000016
【図７】
2015195331.tif 000017
【図８】
2015195331.tif 000018
【図９】
2015195331.tif 000019
【図１０】
2015195331.tif 000020
【図１１】
2015195331.tif 000021
【図１２】
2015195331.tif 000022
【図１３】
2015195331.tif 000023
【図１４】
2015195331.tif 000024
【図１５】
2015195331.tif 000025
【図１７】
2015195331.tif 000026
【図１８】
2015195331.tif 000027
【図１９】
2015195331.tif 000028
【図２０】
2015195331.tif 000029
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2015195331.tif 000038
【図３２】
2015195331.tif 000039
【図３３】
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【図３４】
2015195331.tif 000041
【図３５】
2015195331.tif 000042
【図１６】
2015195331.tif 000043
【図２５】
2015195331.tif 000044
【図３１】
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