(57)【要約】【課題】隣接するトレンチ間の間隔のうちの最も狭くなる部分の幅を把握できる半導体装置の製造方法を提供する。【解決手段】半導体ウェハ２０の素子用領域２１ａに複数の素子用トレンチ４を形成すると共に、テスト用領域２１ｂに素子用トレンチ４を形成する工程と同じ工程で複数のテスト用トレンチ３１〜３５を形成する。また、素子用トレンチ４およびテスト用トレンチ３１〜３５に電極６を埋め込む。そして、テスト用トレンチ３１〜３５を形成する工程では、隣接するテスト用トレンチ３１〜３５の開口部側の間隔を互いに異ならせつつ、かつそのうちの一部の間隔を隣接する素子用トレンチ３１〜３５の開口部の間隔より狭くし、電極６を埋め込む工程の後、隣接するテスト用トレンチ３１〜３５に埋め込まれた電極６が電気的に接続されているか否かを検査することにより、隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅を推測する。【選択図】図４
2015138884.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）と、
前記半導体基板に形成された複数の素子用トレンチ（４）と、
前記素子用トレンチに埋め込まれた電極（６）と、を備え、
前記複数の素子用トレンチは、開口部よりも底部側において、前記開口部よりも幅が広くなる部分を有する形状とされ、
隣接する前記素子用トレンチの間隔は、前記底部側に前記開口部よりも狭くされた部分を有する半導体装置の製造方法において、
素子用領域（２１ａ）とテスト用領域（２１ｂ）とを有する半導体ウェハ（２０）を用意する工程と、
前記半導体ウェハの素子用領域に前記複数の素子用トレンチを形成すると同時に、前記テスト用領域に複数のテスト用トレンチ（３１〜３５）を形成する工程と、
前記素子用トレンチおよび前記テスト用トレンチに前記電極を埋め込む工程と、を行い、
前記テスト用トレンチを形成する工程では、隣接する前記テスト用トレンチの開口部側の間隔を互いに異ならせつつ、かつそのうちの一部の間隔を隣接する前記素子用トレンチの開口部の間隔より狭くし、
前記電極を埋め込む工程の後、前記テスト用領域において、隣接する前記テスト用トレンチに埋め込まれた前記電極が電気的に接続されているか否かを検査することにより、電気的に接続されている前記電極が埋め込まれている隣接する前記テスト用トレンチの開口部側の間隔と、電気的に接続されていない前記電極が埋め込まれている隣接する前記テスト用トレンチの開口部側の間隔とに基づいて、隣接する前記素子用トレンチの間隔のうちの最も狭くなる部分の幅を推測することを特徴とする半導体装置の製造方法。
【請求項２】
前記テスト用トレンチを形成する工程では、所定方向に前記複数のテスト用トレンチを延設し、前記所定方向と直交する方向における隣接する前記テスト用トレンチ間の開口部側の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記テスト用トレンチを形成する工程では、前記テスト用トレンチの１つを所定方向に延設すると共に、残りの前記テスト用トレンチを当該所定方向と直交する方向に延設し、前記所定方向に延設した前記テスト用トレンチの開口部と前記直交する方向に延設した前記テスト用トレンチの開口部との間の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記テスト用トレンチを形成する工程では、前記テスト用トレンチの１つを円環状に形成すると共に、残りの前記テスト用トレンチを前記円環に沿った周方向に形成し、円環状に形成した前記テスト用トレンチの開口部と周方向に沿った前記テスト用トレンチの開口部との間の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記テスト用トレンチを形成する工程では、所定間隔離間した一対のテスト用トレンチを複数形成し、前記一対のテスト用トレンチの開口部の間のそれぞれの幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、開口部よりも底部側において、開口部よりも幅が広くなる部分を有する形状とされたトレンチを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、この種のトレンチが形成された半導体装置として、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）を備える半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、コレクタ層の上にＮ−型のドリフト層が形成され、ドリフト層の表層部にＰ型のベース層が形成されている。そして、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチが所定方向に延設されている。これら複数のトレンチは、開口部よりも底部側において、開口部よりも幅が広くなる部分を有するいわゆる壺形状とされている。つまり、隣接するトレンチの間隔は、底部側に開口部よりも狭くされた部分を有している。なお、トレンチにおける幅とは、言い換えると、トレンチにおける対向する側壁の間隔のことである。
【０００４】
そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。また、ベース層およびエミッタ層上にはベース層およびエミッタ層と電気的に接続されるエミッタ電極が形成され、コレクタ層の裏面には当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
【０００５】
このような半導体装置では、隣接するトレンチの間隔が開口部側の間隔で一定とされている場合と比較して、ドリフト層に流れ込んだ正孔が隣接するトレンチの間を通過してベース層内に抜けにくくなり、ドリフト層内に多くの正孔を蓄積することができる。これにより、ドリフト層に注入される電子の供給量を増加させることができ、オン電圧の低減を図ることができる。
【０００６】
上記半導体装置は次のように製造される。まず、コレクタ層の上にバッファ層、ドリフト層、ベース層が順に形成された半導体基板を用意する。続いて、反応性イオンエッチング（以下、単にＲＩＥという）等の異方性エッチングを行うことにより、ベース層に第１トレンチを形成する。
【０００７】
そして、第１トレンチの底面に対して再びＲＩＥ等の異方性エッチングを行って第１トレンチと連通する第２トレンチを形成する。次に、この第２トレンチに対して等方性エッチングを行う。これにより、開口部よりも底部側に、開口部よりも幅が広くなる部分を有する壺形状のトレンチが第１、第２トレンチによって構成される。その後は、ゲート絶縁膜、ゲート電極等を適宜形成することにより、上記半導体装置が製造される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−８００７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このような半導体装置では、隣接するトレンチの間隔のうちの最も狭くなる部分の幅が半導体装置の特性（オン電圧）に大きく影響するため、この部分の幅を把握することが好ましい。しかしながら、開口部よりも底部側において、開口部よりも幅が広くなる部分を有するトレンチは、半導体基板の表面（トレンチの開口部側）からトレンチの形状を観察することができない。つまり、半導体基板の表面から隣接するトレンチ間の間隔のうちの最も狭くなる部分の幅を把握することができない。
【００１０】
なお、このような問題は、上記壺形状のトレンチを有するＩＧＢＴが形成された半導体装置のみに発生する問題ではない。すなわち、開口部よりも底部側に、開口部よりも広い幅を有するトレンチが形成された半導体装置において同様に発生する。
【００１１】
本発明は上記点に鑑みて、隣接するトレンチ間の間隔のうちの最も狭くなる部分の幅を把握できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）と、半導体基板に形成された複数の素子用トレンチ（４）と、素子用トレンチに埋め込まれた電極（６）と、を備え、複数の素子用トレンチは、開口部よりも底部側において、開口部よりも幅が広くなる部分を有する形状とされ、隣接する素子用トレンチの間隔は、底部側に開口部よりも狭くされた部分を有する半導体装置の製造方法において、以下の点を特徴としている。
【００１３】
すなわち、素子用領域（２１ａ）とテスト用領域（２１ｂ）とを有する半導体ウェハ（２０）を用意する工程と、半導体ウェハの素子用領域に複数の素子用トレンチを形成すると同時に、テスト用領域に複数のテスト用トレンチ（３１〜３５）を形成する工程と、素子用トレンチおよびテスト用トレンチに電極を埋め込む工程と、を行い、テスト用トレンチを形成する工程では、隣接するテスト用トレンチの開口部側の間隔を互いに異ならせつつ、かつそのうちの一部の間隔を隣接する素子用トレンチの開口部の間隔より狭くし、電極を埋め込む工程の後、テスト用領域において、隣接するテスト用トレンチに埋め込まれた電極が電気的に接続されているか否かを検査することにより、電気的に接続されている電極が埋め込まれている隣接するテスト用トレンチの開口部側の間隔と、電気的に接続されていない電極が埋め込まれている隣接するテスト用トレンチの開口部側の間隔とに基づいて、隣接する素子用トレンチの間隔のうちの最も狭くなる部分の幅を推測することを特徴としている。
【００１４】
このように、テスト用領域にテスト用トレンチを形成すると共に、テスト用トレンチに電極を埋め込み、隣接するテスト用トレンチに埋め込まれた電極が電気的に接続されているか否かを検査することにより、隣接する素子用トレンチのうちの最も狭くなる部分の幅を推測することができる。
【００１５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図２（ｂ）の工程を行った後の平面模式図である。
【図６】図４（ｃ）の工程を行った後の平面模式図である。
【図７】本発明の第２実施形態におけるテスト用領域の平面模式図である。
【図８】本発明の第２実施形態の変形例におけるテスト用領域の平面模式図である。
【図９】本発明の第３実施形態におけるテスト用領域の平面模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。まず、本発明の半導体装置の製造方法を適用して製造された半導体装置の構成について説明する。なお、本実施形態では、ＩＧＢＴが形成された半導体装置を例に挙げて説明する。
【００１９】
図１に示されるように、半導体装置は、Ｎ−型のドリフト層２を有する半導体基板１を備えている。そして、ドリフト層２の表面側（表層部）にはＰ型のベース層３が形成されている。また、半導体基板１の主表面１ａに対する法線方向に沿って形成され、ベース層３を貫通してドリフト層２に達する複数の素子用トレンチ４が所定方向（図１中紙面垂直方向）にストライプ状に延設されている。
【００２０】
各素子用トレンチ４は、ベース層３内に形成された第１素子用トレンチ４ａと、当該第１素子用トレンチ４ａと連通し、ベース層３とドリフト層２との界面付近からドリフト層２に達する第２素子用トレンチ４ｂとによって構成されている。具体的には、第１素子用トレンチ４ａは、半導体基板１の主表面１ａに対する法線方向に沿って形成された断面矩形状とされている。つまり、第１素子用トレンチ４ａは、幅が一定とされている。また、第２素子用トレンチ４ｂは、図１中の断面において、幅が第１素子用トレンチ４ａの幅より広くなる部分を有する略楕円形状とされている。すなわち、素子用トレンチ４は図１中の断面においていわゆる壺形状とされている。
【００２１】
なお、素子用トレンチ４の幅とは、言い換えると、素子用トレンチ４における対向する側壁の間隔（図１中紙面左右方向の幅）のことである。また、本実施形態の第２素子用トレンチ４ｂは、深さ方向（半導体基板１の主表面１ａに対する垂直方向）において、中心部分の幅が最も広くなる楕円形状とされている。
【００２２】
そして、隣接する素子用トレンチ４は、隣接する第２素子用トレンチ４ｂのうちの最も狭くなる部分の間隔（図１中Ａ）が隣接する第１素子用トレンチ４ａの間隔（図１中Ｂ）より狭くされている。本実施形態では、第２素子用トレンチ４ｂは、深さ方向の中心部分の幅が最も広くされているため、隣接する第２素子用トレンチ４ｂのうちの最も狭くなる部分の間隔とは、隣接する第２素子用トレンチ４ｂの深さ方向における中心部分の間隔のことである。
【００２３】
各素子用トレンチ４の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜５が形成されており、ゲート絶縁膜５上にはドープトＰｏｌｙ−Ｓｉ等の導電性材料からなるゲート電極６が形成されている。
【００２４】
そして、ベース層３の表層部のうちの第１素子用トレンチ４ａの側部にはＮ＋型のエミッタ層７が形成されている。また、ベース層３の表層部のうち、隣接する第１素子用トレンチ４ａの間であって、エミッタ層７を挟んで第１素子用トレンチ４ａと反対側であり、隣接する第２素子用トレンチ４ｂの間に位置するドリフト層２と対向する部分には、ベース層３よりも高濃度とされたＰ＋型のコンタクト層８が形成されている。言い換えると、ベース層３の表層部のうちの第２素子用トレンチ４ｂの間に位置するドリフト層２の直上には、コンタクト層８が形成されている。このコンタクト層８は、本実施形態では、エミッタ層７よりも深い位置まで形成されている。
【００２５】
半導体基板１の主表面１ａ上には、層間絶縁膜９が形成されていると共に、エミッタ電極１０が形成されている。そして、このエミッタ電極１０は、層間絶縁膜９に形成されたコンタクトホール９ａを介してエミッタ層７およびコンタクト層８と電気的に接続されている。
【００２６】
また、ドリフト層２の裏面側（半導体基板１の主表面１ａ側と反対側）には、コレクタ層１１が形成されていると共に、コレクタ層１１上に当該コレクタ層１１と電気的に接続されるコレクタ電極１２が形成されている。また、ドリフト層２とコレクタ層１１との間には、Ｎ＋型のバッファ層１３が形成されている。このバッファ層１３は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。
【００２７】
以上が本実施形態の半導体装置の構成である。次に、このような半導体装置の作動について簡単に説明する。
【００２８】
上記半導体装置では、ゲート電極６に所定電圧が印加されると、ベース層３のうちの素子用トレンチ４と接する部分にＮ型となる反転層が形成される。そして、エミッタ層７から反転層を介して電子がドリフト層２に供給されると共にコレクタ層１１から正孔がドリフト層２に供給され、伝導度変調によりドリフト層２の抵抗値が低下してオン状態となる。
【００２９】
このとき、隣接する第２素子用トレンチ４ｂのうちの最も狭くなる部分の間隔（図１中Ａ）が隣接する第１素子用トレンチ４ａの間隔（図１中Ｂ）より狭くされている。このため、隣接する素子用トレンチ４の間隔が隣接する第１素子用トレンチ４ａの間隔（図１中Ｂ）で一定である場合と比較して、ドリフト層２に供給された正孔がベース層３を介して抜け難くなる。したがって、ドリフト層２に多量の正孔を蓄積させることができ、これによってドリフト層２に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
【００３０】
次に、上記半導体装置の製造方法について図２〜図６を参照して説明する。
【００３１】
まず、図２（ａ）に示されるように、コレクタ層１１、バッファ層１３、ドリフト層２、ベース層３が順に形成され、素子用領域２１ａおよびテスト用領域２１ｂを有する半導体ウェハ２０を用意する。
【００３２】
なお、素子用領域２１ａとは、上記図１に示すＩＧＢＴが形成される領域である。また、テスト用領域２１ｂとは、素子用領域２１ａに形成される素子用トレンチ４の形状を推測するためのテスト用トレンチ３１〜３５が形成される領域であり、本実施形態では、半導体ウェハ２０をチップ単位に分割する際に用いられるダイシングライン等が利用される。
【００３３】
そして、半導体ウェハ２０の主表面２０ａ上（ベース層３上）に、シリコン酸化膜等で構成されるエッチングマスク１４を化学気相成長（以下、単にＣＶＤという）法等で形成した後、当該エッチングマスク１４をパターニングする。
【００３４】
続いて、図２（ｂ）および図５に示されるように、エッチングマスク１４を用いてＲＩＥ等の異方性エッチングを行う。これにより、素子用領域２１ａに素子用トレンチ４の開口部側の部分を構成する第１素子用トレンチ４ａを形成する。また、テスト用領域２１ｂにテスト用トレンチ３１〜３５の開口部側の部分を構成する第１テスト用トレンチ３１ａ〜３５ａを形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等により、形成した第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａの壁面のダメージを除去する工程を行う。
【００３５】
ここで、本実施形態の第１テスト用トレンチ３１ａ〜３５ａ（テスト用トレンチ３１〜３５）の形状について説明する。第１テスト用トレンチ３１ａ〜３５ａは、それぞれ開口部の幅が第１素子用トレンチ４ａと等しくされている。また、第１テスト用トレンチ３１ａ〜３５ａは、第１素子用トレンチ４ａと同じ工程で形成されるため、同じ断面形状とされている。
【００３６】
そして、第１テスト用トレンチ３１ａ〜３５ａは、第１素子用トレンチ４ａと同じ方向に延設されている。また、第１テスト用トレンチ３１ａ〜３５ａは、延設方向（長手方向）の幅が等しくされているが、平面形状において長手方向における端部が交互に突出するように形成されている。
【００３７】
そして、隣接する第１テスト用トレンチ３１ａ〜３５ａは、間隔が互いに異なるように形成されている。具体的には、隣接する第１テスト用トレンチ３１ａと第１テスト用トレンチ３２ａとの間隔がａとされ、隣接する第１テスト用トレンチ３２ａと第１テスト用トレンチ３３ａとの間隔がｂとされている。また、隣接する第１テスト用トレンチ３３ａと第１テスト用トレンチ３４ａとの間隔がｃとされ、隣接する第１テスト用トレンチ３４ａと第１テスト用トレンチ３５ａとの間隔がｄとされている。
【００３８】
本実施形態では、隣接する第１テスト用トレンチ３１ａ〜３５ａの間隔ａ〜ｄは、素子用領域２１ａ側（図２（ｂ）および図５中紙面左側）から次第に広くされている。また、本実施形態では、隣接する第１テスト用トレンチ３３ａと第１テスト用トレンチ３４ａとの間隔ｃは、隣接する素子用トレンチ４の開口部側の間隔Ｂと等しくされている。
【００３９】
次に、図２（ｃ）に示されるように、第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａの壁面にゲート絶縁膜５の一部を構成する絶縁膜５ａを熱酸化により形成する。なお、絶縁膜５ａは、本実施形態では、熱酸化により形成した熱酸化膜であるが、例えば、ＣＶＤ法等で形成した酸化膜等であってもよい。
【００４０】
その後、図３（ａ）に示されるように、後述の図４（ａ）の工程において、第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａの壁面が熱酸化されることを抑制する酸素不透過性の保護膜１５を形成する。本実施形態では、ＳｉＮ膜等を第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａの壁面が覆われるようにＣＶＤ法により形成する。すなわち、図３（ａ）の工程が終了した後では、第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａの壁面には絶縁膜５ａおよび保護膜１５が順に積層されている。
【００４１】
続いて、図３（ｂ）に示されるように、ＲＩＥ等の異方性エッチングを行う。これにより、第１素子用トレンチ４ａおよび第１テスト用トレンチ３１ａ〜３５ａのうちの側壁に配置された保護膜１５を残しつつ、底面に配置された保護膜１５および絶縁膜５ａを選択的に除去する。
【００４２】
その後、保護膜１５をエッチングマスクとして、第１素子用トレンチ４ａの底面に対して再びＲＩＥ等の異方性エッチングを行うことにより、第１素子用トレンチ４ａと連通してドリフト層２に達する第２素子用トレンチ４ｂを形成する。同様に、保護膜１５をエッチングマスクとして、第１テスト用トレンチ３１ａ〜３５ａの底面に対して再びＲＩＥ等の異方性エッチングを行うことにより、第１テスト用トレンチ３１ａ〜３５ａと連通してドリフト層２に達する第２テスト用トレンチ３１ｂ〜３５ｂを形成する。
【００４３】
なお、第２テスト用トレンチ３１ｂ〜３５ｂは、第２素子用トレンチ４ｂと同じ工程で形成されるため、同じ断面形状とされている。また、図３（ｂ）の工程では、第１素子用トレンチ４ａおよび第２テスト用トレンチ３１ｂ〜３５ｂの壁面に配置された保護膜１５をエッチングマスクとして異方性エッチングを行っている。このため、この工程の後では、まだ第２素子用トレンチ４ｂおよび第２テスト用トレンチ３１ｂ〜３５ｂの幅は第１素子用トレンチ４ａの幅より狭くなっている。
【００４４】
次に、図３（ｃ）に示されるように、保護膜１５をエッチングマスクとして、第２素子用トレンチ４ｂおよび第２テスト用トレンチ３１ｂ〜３５ｂを等方性エッチングする。これにより、素子用領域２１ａでは、第２素子用トレンチ４ｂの中心部分の幅が第１素子用トレンチ４ａの幅よりも広くなり、上記壺形状の素子用トレンチ４が形成される。
【００４５】
一方、テスト用領域２１ｂにおいては、上記のように、隣接する第１テスト用トレンチ３１ａ〜３５ａの間隔が互いに異なるように形成されている。具体的には、隣接する第１テスト用トレンチ３１ａと第１テスト用トレンチ３２ａとの間隔ａおよび隣接する第１テスト用トレンチ３２ａと第１テスト用トレンチ３３ａとの間隔ｂは、隣接する素子用トレンチ４の開口部側の間隔Ｂより狭くされている。
【００４６】
このため、第２テスト用トレンチ３１ｂ〜３５ｂを等方性エッチングすると、第２テスト用トレンチ同士が連通する場合がある。図３（ｃ）では、第２テスト用トレンチ３１ｂと第２テスト用トレンチ３２ｂ、および第２テスト用トレンチ３２ｂと第２テスト用トレンチ３３ｂが連通した場合を図示している。
【００４７】
ここで、本実施形態では、隣接する第１テスト用トレンチ３１ａ〜３５ａの一部を故意に連通させることを特徴点としている。すなわち、上記図２（ｂ）の工程では、図３（ｃ）の工程を行う際、隣接するテスト用トレンチ３１〜３５（第２テスト用トレンチ３１ｂ〜３５ｂ）の一部が連通するように、第１テスト用トレンチ３１ａ〜３５ａの間隔が決定されている。
【００４８】
続いて、図４（ａ）に示されるように、第２素子用トレンチ４ｂおよび第２テスト用トレンチ３１ｂ〜３５ｂの壁面に、第１素子用トレンチ４ａの壁面に形成した絶縁膜５ａより厚い絶縁膜５ｂを形成する。本実施形態では、第１素子用トレンチ４ａおよび第２テスト用トレンチ３１ｂ〜３５ｂには酸素不透過性の保護膜１５が配置されており、第１素子用トレンチ４ａの壁面には熱酸化膜が形成されない。このため、例えば、１１５０℃で加熱時間を適宜調節してウェット酸化を行うことにより、絶縁膜５ａより厚い絶縁膜５ｂを形成する。これにより、第１素子用トレンチ４ａに形成された絶縁膜５ａおよび第２素子用トレンチ４ｂに形成された絶縁膜５ｂにてゲート絶縁膜５が形成される。
【００４９】
次に、図４（ｂ）に示されるように、保護膜１５を除去する。その後、図４（ｃ）に示されるように、従来の一般的な半導体装置の製造プロセスを行い、ゲート電極７を構成するドープトＰｏｌｙ−Ｓｉ等の導電性材料を埋め込んだり、エミッタ層７、コンタクト層８、層間絶縁膜９、エミッタ電極１０、コレクタ電極１２を形成する。
【００５０】
なお、図４（ｃ）では、エミッタ層７およびコンタクト層８を省略して示してある。また、テスト用領域２１ｂにおいては、少なくともゲート電極７を形成すればよい。
【００５１】
そして、テスト用領域２１ｂにおいては、図６に示されるように、テスト用トレンチ３１〜３５に埋め込まれたゲート電極６と電気的に接続される電極４１〜４５を形成する。本実施形態では、テスト用トレンチ３１〜３５は、平面形状において、長手方向における端部が交互に突出するように形成されているため、突出している側の端部にそれぞれ電極４１〜４５を形成する。このように、テスト用トレンチ３１〜３５の端部を交互に突出するように形成することにより、電極４１〜４５を形成する際の自由度を向上できる。
【００５２】
続いて、テスト用トレンチ３１〜３５に埋め込まれたゲート電極６同士が電気的に接続されているか否かを検査することにより、隣接する素子用トレンチ４のうちの最も狭くなる部分の間隔を推測する。
【００５３】
本実施形態では、図４（ｃ）に示されるように、隣接するテスト用トレンチ３１とテスト用トレンチ３２、および隣接するテスト用トレンチ３２とテスト用トレンチ３３とが互いに連通している。このため、テスト用トレンチ３１、３２に埋め込まれたゲート電極６を介して電極４１と電極４２が電気的に接続され、テスト用トレンチ３２、３３に埋め込まれたゲート電極６を介して電極４２と電極４３が電気的に接続される。
【００５４】
一方、隣接するテスト用トレンチ３３とテスト用トレンチ３４、および隣接するテスト用トレンチ３４とテスト用トレンチ３５とは互いに連通していない。このため、電極４３と電極４４、および電極４４と電極４５とは電気的に接続されない。
【００５５】
ここで、本実施形態では、上記半導体装置の製造工程を行う前に、隣接するテスト用トレンチ３１〜３５をそれぞれ故意に連通させた後、素子用トレンチ４が露出するように半導体装置をへき開して隣接する素子用トレンチ４のうちの最も狭くなる部分の幅を調査している。これは、形成するトレンチの密度等により、同じウェハにトレンチ形成工程（エッチング工程）を行ってもトレンチの形状（エッチング状態）が変化するためである。
【００５６】
具体的には、電極４１、４２が電気的に接続される場合、電極４２、４３が電気的に接続される場合、電極４３、４４が電気的に接続される場合、電極４４、４５が電気的に接続される場合において、それぞれの隣接する素子用トレンチ４のうちの最も狭くなる部分の幅を調査している。すなわち、隣接するテスト用トレンチ３１〜３５の開口部側の各間隔ａ〜ｄについて、電極４１〜４５が電気的に接続された場合の隣接する素子用トレンチ４のうちの最も狭くなる部分の幅を調査している。
【００５７】
なお、この調査工程は、上記半導体装置を行う前に一度行うのみでよい。すなわち、隣接するテスト用トレンチ３１〜３５の開口部側の各間隔ａ〜ｄと、各電極４１〜４５が電気的に接続された場合の隣接する素子用トレンチ４のうちの最も狭くなる部分の幅との関係を把握した後は、行う必要はない。
【００５８】
本実施形態では、電極４２と電極４３とが電気的に接続され、電極４３と電極４４とが電気的に接続されていない。このため、隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅は、予め調査した結果に基づき、隣接するテスト用トレンチ３２、３３が連通したときの隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅と、隣接するテスト用トレンチ３３、３４が連通したときの隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅の間であると推測することができる。
【００５９】
以上説明したように、本実施形態では、テスト用領域２１ｂに、テスト用トレンチ３１〜３５を形成し、テスト用トレンチ３１〜３５に埋め込まれたゲート電極６が電気的に接続されているか否かを検査することにより、隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅を推測することができる。
【００６０】
また、本実施形態では、隣接するテスト用トレンチ３１〜３５を故意に連通させた後、素子用トレンチ４が露出するように半導体装置をへき開して隣接する素子用トレンチ４における間隔のうちの最も狭くなる部分の幅を調査している。このため、隣接するテスト用トレンチ３１〜３５の間隔と隣接する素子用トレンチ４の間隔とを調査した後は、各製造工程において半導体装置をへき開しなくても隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅を推測することができ、製造工程の大幅な簡略化を図ることができる。
【００６１】
すなわち、隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅を把握するために次のようにすることも考えられる。すなわち、まず、複数の半導体装置を製造した後に、素子用トレンチ４が露出するように半導体装置の１つをへき開する。そして、へき開した半導体装置の断面観察を行うことによって隣接する素子用トレンチ４の間隔のうちの最も狭い部分の幅を測定し、測定結果に基づいて他の半導体装置における隣接する素子用トレンチ４の間隔のうちの最も狭い部分の幅を推測する方法も考えられる。
【００６２】
しかしながら、このような方法では、半導体装置を製造する毎に、測定（推測）のためのへき開専用の半導体装置（半導体ウェハ）を用意しなければならず、製造工程が増加する。これに対し、本実施形態では、隣接するテスト用トレンチ３１〜３５の間隔と隣接する素子用トレンチ４の間隔とを調査した後は、各製造工程において半導体装置をへき開しなくても隣接する素子用トレンチ４の間隔のうちの最も狭くなる部分の幅を推測することができる。このため、製造工程の大幅な簡略化を図ることができる。
【００６３】
なお、本実施形態では、テスト用領域２１ｂにテスト用トレンチ３１〜３５を形成する例について説明したが、開口部側の間隔が互いに異なるさらに多くのテスト用トレンチを形成してもよい。
【００６４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してテスト用領域２１ｂに形成するテスト用トレンチ３１〜３５の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６５】
本実施形態では、図７に示されるように、素子用トレンチ４の延設方向と直交する方向にテスト用トレンチ３１を延設する。また、テスト用トレンチ３２〜３５を素子用トレンチ４と同じ方向に延設する。そして、テスト用トレンチ３１の開口部とテスト用トレンチ３２〜３５との開口部との間の幅を互いに異ならせる。つまり、本実施形態では、テスト用トレンチ３１の開口部とテスト用トレンチ３２〜３５との開口部との間の幅が本発明の隣接するテスト用トレンチの開口部側の間隔に相当している。
【００６６】
なお、本実施形態では、隣接するテスト用トレンチ３１とテスト用トレンチ３２との間隔がａとされ、隣接するテスト用トレンチ３１とテスト用トレンチ３３との間隔がｂとされている。そして、隣接するテスト用トレンチ３１とテスト用トレンチ３４との間隔がｃとされ、隣接するテスト用トレンチ３１とテスト用トレンチ３５との間隔がｄとされている。また、図７は、上記図４（ｃ）の工程の後のテスト用領域２１ｂにおける平面模式図である。
【００６７】
これによれば、テスト用トレンチ３１〜３５に埋め込まれたゲート電極６同士が電気的に接続されているか否かを検査する際、電極４１と電極４２〜４５のいずれかとの間の導通を検査すればよい。つまり、電極４１を共通の電極とすることができる。したがって、検査工程の簡略化を図ることができる。
【００６８】
（第２実施形態の変形例）
上記第２実施形態のように、検査工程において、電極４１を共通の電極とする場合には、図８に示されるように、テスト用トレンチ３１〜３５を形成してもよい。すなわち、円環状にテスト用トレンチ３１を形成する。また、テスト用トレンチ３２〜３５を円環に沿った周方向に形成する。そして、テスト用トレンチ３１の開口部とテスト用トレンチ３２〜３５との開口部との間の幅を互いに異ならせる。つまり、この場合は、テスト用トレンチ３１の開口部とテスト用トレンチ３２〜３５との開口部との間の幅が本発明の隣接するテスト用トレンチの開口部側の間隔に相当している。
【００６９】
このようにしても、円環状のテスト用トレンチ３１に埋め込まれたゲート電極６と電気的に接続される電極４１を共通の電極とできるため、上記第２実施形態と同様の効果を得ることができる。
【００７０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してテスト用領域２１ｂに形成するテスト用トレンチ３１〜３４の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００７１】
本実施形態では、図９に示されるように、所定間隔だけ離間した一対のテスト用トレンチ３１〜３４を形成する。そして、各対のテスト用トレンチ３１〜３４における開口部の間の幅を異ならせる。つまり、本実施形態では、一対のテスト用トレンチ３１〜３４の開口部の間の幅が本発明の隣接するテスト用トレンチの開口部側の間隔に相当している。
【００７２】
そして、このようにテスト用トレンチ３１〜３４を形成した場合には、各対の電極４１〜４４が電気的に接続されているか否かを行うことにより、ゲート電極６同士が電気的に接続されているか否かを検査する。
【００７３】
なお、本実施形態では、一対のテスト用トレンチ３１の間隔がａとされ、一対のテスト用トレンチ３２の間隔がｂとされている。そして、一対のテスト用トレンチ３３の間隔がｃとされ、一対のテスト用トレンチ３４の間隔がｄとされている。また、図９は、上記図４（ｃ）の工程の後のテスト用領域２１ｂにおける平面模式図である。
【００７４】
このようなテスト用トレンチ３１〜３４を形成しても、上記第１実施形態と同様の効果を得ることができる。
【００７５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７６】
例えば、上記各実施形態では、ＩＧＢＴが形成された半導体装置を例に挙げたが、コレクタ層１１を有しない半導体装置に本発明を適用することができる。また、上記各実施形態において、素子用領域２１ａ内にテスト用領域２１ｂが組み込まれていてもよい。すなわち、半導体ウェハ２０をチップ単位に分割したとき、テスト用領域２１ｂがチップ内に残るようにしてもよい。
【００７７】
また、本発明は、上記壺形状の素子用トレンチ４を有する半導体装置の製造方法に限定されるものではなく、開口部よりも底部側において、開口部の幅よりも広い幅を有するトレンチが形成された半導体装置の製造方法に適用することができる。例えば、開口部の幅よりも底面の幅が広くされたテーパ状のトレンチを有する半導体装置の製造方法に適用することができる。
【符号の説明】
【００７８】
１          半導体基板
４          素子用トレンチ
６          電極
２０        半導体ウェハ
２１ａ      素子用領域
２１ｂ      テスト用領域
３１〜３５  テスト用トレンチ
【図１】
2015138884.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015138884.tif 000009
【図８】
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【図９】
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