(57)【要約】      （修正有）【課題】低消費電力、且つ回路パターンレイアウトの制約の少ない、入力信号振幅検出機能を備えた受信増幅器を提供する。【解決手段】制御電圧（ＶＧＣ）に応じた増幅率で入力信号を増幅して出力する増幅部１と、増幅部１によって増幅された信号（ＳＭ）の振幅を検出し、その振幅に応じた検出電圧（ＶＡ）を生成する振幅検出回路１４と、振幅検出回路によって生成された検出電圧と基準電圧（ＶＲＥＦ）との差が小さくなるように、制御電圧を生成する利得制御部２と、振幅検出回路によって生成される検出電圧と利得制御部によって生成される制御電圧とを重みづけして加算する加算器３とを有する。【選択図】図１
2015185971.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた増幅率で入力信号を増幅して出力する増幅部と、
前記増幅部によって増幅された信号の振幅を検出し、その振幅に応じた検出電圧を生成する振幅検出部と、
前記振幅検出部によって生成された前記検出電圧と参照電圧との差が小さくなるように、前記制御電圧を生成する利得制御部と、
前記振幅検出部によって生成される前記検出電圧と前記利得制御部によって生成される前記制御電圧とを重みづけして加算する加算器と、を有する
ことを特徴とする増幅器。
【請求項２】
請求項１に記載の増幅器において、
前記増幅部は、
前記入力信号を増幅する第１増幅回路と、
前記第１増幅回路によって増幅された信号を増幅する第２増幅回路と、を含み、
前記第１増幅回路および前記第２増幅回路は、前記制御電圧に基づいて夫々の増幅率が変更される
ことを特徴とする増幅器。
【請求項３】
請求項１または２に記載の増幅器において、
前記加算器は、前記検出電圧を第１増幅率で増幅するとともに前記制御電圧を第２増幅率で増幅し、増幅した夫々の電圧を加算して出力し、
前記第１増幅率と前記第２増幅率とは、前記入力信号に対する前記差動信号の変化率が一定となるように設定される
ことを特徴とする増幅器。
【請求項４】
請求項３に記載の増幅器において、
前記加算器は、
前記検出電圧を第１増幅率で増幅するとともに前記制御電圧を第２増幅率で増幅し、増幅した夫々の電圧を加算して差動信号として出力する加算回路と、
前記加算回路から出力された前記差動信号をシングルエンド信号に変換して出力する出力回路と、を有する
ことを特徴とする増幅器。
【請求項５】
請求項４に記載の増幅器において、
前記加算回路は、
差動入力回路を構成し、ベース電極に前記制御電圧を入力する第１トランジスタおよび第２トランジスタと、
一端が前記第１トランジスタのエミッタ電極に接続される第１抵抗と、
一端が前記第２トランジスタのエミッタ電極に接続され、他端が前記第１抵抗の他端に接続される第２抵抗と、
第１固定電圧が供給される第１固定電圧ノードと、前記第１抵抗と第２抵抗との接続ノードとの間に接続される第１電流源と、
差動入力回路を構成し、ベース電極に前記検出電圧を入力する第３トランジスタおよび第４トランジスタと、
一端が前記第３トランジスタのエミッタ電極に接続される第３抵抗と、
一端が前記第４トランジスタのエミッタ電極に接続され、他端が前記第３抵抗の他端に接続される第４抵抗と、
前記第１固定電圧ノードと、前記第３抵抗と前記第４抵抗との接続ノードとの間に接続される第２電流源と、
前記第１トランジスタのコレクタ電流と前記第３トランジスタのコレクタ電流とに基づいて第１電圧信号を生成するとともに、前記第２トランジスタのコレクタ電流と前記第４トランジスタのコレクタ電流とに基づいて第２電圧信号を生成する抵抗回路と、を有し、
前記出力回路は、前記第１電圧信号と前記第２電圧信号とを入力し、前記第１電圧信号と前記第２電圧信号との差に基づいて前記シングルエンド信号を生成する
ことを特徴とする増幅器。
【請求項６】
請求項５に記載の増幅器において、
前記抵抗回路は、
一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタのコレクタ電極と第３トランジスタのコレクタ電極とに共通に接続される第５抵抗と、
一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極と第４トランジスタのコレクタ電極とに共通に接続される第６抵抗と、を含み、
前記出力回路は、前記第５抵抗の他端の電圧を前記第１電圧信号として入力し、前記第６抵抗の他端の電圧を前記第２電圧信号として入力する
ことを特徴とする増幅器。
【請求項７】
請求項５に記載の増幅器において、
前記抵抗回路は、
一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタのコレクタ電極に接続される第５抵抗と、
一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極に接続される第６抵抗と、
一端が前記第５抵抗の他端に接続され、他端が前記第３トランジスタのコレクタ電極に接続される第７抵抗と、
一端が前記第６抵抗の他端に接続され、他端が前記第４トランジスタのコレクタ電極に接続される第８抵抗とを含み、
前記出力回路は、前記第７抵抗の他端の電圧を前記第１電圧信号として入力し、前記第８抵抗の他端の電圧を前記第２電圧信号として入力する
ことを特徴する増幅器。
【請求項８】
請求項５に記載の増幅器において、
前記抵抗回路は、
一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第３トランジスタのコレクタ電極に接続される第５抵抗と、
一端が前記第２固定電圧ノードに接続され、他端が前記第４トランジスタのコレクタ電極に接続される第６抵抗と、
一端が前記第５抵抗の他端に接続され、他端が前記第１トランジスタのコレクタ電極に接続される第７抵抗と、
一端が前記第６抵抗の他端に接続され、他端が前記第２トランジスタのコレクタ電極に接続される第８抵抗と、を含み、
前記出力回路は、前記第７抵抗の他端の電圧を前記第１電圧信号として入力し、前記第８抵抗の他端の電圧を前記第２電圧信号として入力する
ことを特徴する増幅器。
【請求項９】
請求項５に記載の増幅器において、
前記抵抗回路は、
一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタおよび第３トランジスタのコレクタ電極に共通に接続される第５抵抗と、
一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極に接続される第６抵抗と、
一端が前記第２固定電圧ノードに接続され、他端が前記第４トランジスタのコレクタ電極に接続される第７抵抗とを含み、
前記出力回路は、前記第５抵抗の他端の電圧を前記第１電圧信号として入力し、前記第７抵抗の他端の電圧を前記第２電圧信号として入力する
ことを特徴する増幅器。
【請求項１０】
請求項４乃至９の何れか一項に記載の増幅器において、
前記出力回路は、
コレクタ電極に電源電圧ノードから電流が供給され、前記加算回路から出力された一対の差動信号の一方をベース電極に入力する第５トランジスタと、
コレクタ電極に前記電源電圧ノードから電流が供給され、前記一対の差動信号の他方をベース電極に入力する第６トランジスタと、
一端が前記第５トランジスタのエミッタ電極に接続される第９抵抗と、
一端が前記第６トランジスタのエミッタ電極に接続される第１０抵抗と、
コレクタ電極とベース電極とが前記第９抵抗の他端に共通に接続される第７トランジスタと、
ベース電極が前記第７トランジスタのベース電極に接続され、コレクタ電極が前記第１０抵抗の他端に接続される第８トランジスタと、
一端が前記第７トランジスタのエミッタ電極に接続され、他端が前記第１固定電圧ノードに接続される第１１抵抗と、
一端が前記第８トランジスタのエミッタ電極に接続され、他端が前記第１固定電圧ノードに接続される第１２抵抗と、
ベース電極に前記第８トランジスタのコレクタ電圧を入力する第９トランジスタと、
前記第９トランジスタのエミッタ電極と前記第１固定電圧ノードとの間に接続される負荷素子と、を有する
ことを特徴とする増幅器。
【請求項１１】
請求項１０に記載の増幅器において、
前記第１０抵抗は、前記第９抵抗の抵抗値と前記第１１抵抗の抵抗値との加算値に相当する抵抗値を有する
ことを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関し、特に、光通信システムや無線通信システム等の受信装置に搭載される増幅器に関する。
【背景技術】
【０００２】
一般に、光通信システムや無線通信システム等の受信装置には、受信した信号を増幅する増幅器（以下、「受信増幅器」とも称する。）が設けられている。例えば、光通信システムにおける受信装置には、伝送路（光ファイバ）から送られた光信号を光−電流変換するフォトダイオード（ＰＤ：Ｐｈｏｔｏｄｉｏｄｅ）に加えて、そのフォトダイオードから出力される電流信号を電圧信号へ変換するとともに、その電圧信号を後段の回路（例えば、アナログ・デジタル変換器およびデジタルシグナルプロセッサ等）が動作可能な電圧振幅まで線形増幅する受信増幅器（トランスインピーダンス増幅回路（ＴＩＡ：Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ））とが設けられている。
同様に、無線通信システムにおける受信装置には、アンテナで受信した高周波信号を増幅し、その信号を後段の回路が動作可能な電圧振幅まで線形増幅する受信増幅器（低雑音増幅回路（ＬＮＡ：Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ））が設けられている。
【０００３】
受信装置に搭載された受信増幅器には、上記の機能に加えて、入力した受信信号の振幅を検出して出力する機能（以下、「入力信号振幅検出機能」と称する。）を備えたものがある。例えば、入力信号振幅検出機能を備えた受信増幅器の従来構成が、非特許文献１および非特許文献２に開示されている。
【０００４】
図１２に、非特許文献１に代表される従来の入力信号振幅検出機能を備えた受信増幅器の構成を示す。同図に示される受信増幅器５００は、入力段の増幅回路５１、中間段の増幅回路５２、出力段の増幅回路５３、振幅検出回路５４、５６、加算器５５、および利得制御用の増幅回路５７を備える。
【０００５】
入力段の増幅回路５１はトランスインピーダンスコア回路であり、入力端子５９に供給された光信号に基づく電流信号（受信信号）ＳＩＮを所定のトランスインピーダンス利得で線形増幅し、出力する。中間段の増幅回路５２は、増幅回路５７から供給された利得制御電圧に応じた利得で増幅回路５１の出力信号を線形増幅して出力する。出力段の増幅回路５３は、中間段の増幅回路５２の出力信号を所定の利得で線形増幅し、出力端子５７に出力する。振幅検出回路５４は、中間段の増幅回路５２の出力信号の振幅を検出し、その振幅の大きさに応じた電圧を出力する。加算器５５は、振幅検出回路５４から出力された電圧と、振幅参照電圧ＶＲＥＦとの差に応じた電圧を出力する。利得制御用の増幅回路５７は、加算器５５の出力電圧を増幅し、中間段の増幅回路５２の利得を制御するための利得制御電圧を出力する。振幅検出回路５６は、入力段の増幅回路５１の出力信号の振幅を検出し、その振幅に応じた信号を入力信号振幅検出端子５８に出力する。
【０００６】
上記振幅検出回路５６の具体的な回路構成としては、例えば非特許文献３に開示がある。また、振幅検出回路５４、加算器５５、および利得制御用の増幅回路５７の具体的な回路構成としては、例えば特許文献１に開示がある。
【０００７】
上記の受信増幅器５００によれば、中間段の増幅回路５２の出力振幅は、受信信号の振幅の大きさに依存せず、振幅参照電圧ＶＲＥＦによって定まる一定の値に制御される。また、振幅検出回路５６が、入力段の増幅回路５１によって一定の利得で増幅された受信信号の振幅に応じた電圧を生成するので、図１３に示すように、入力信号振幅検出端子から出力される入力信号振幅検出電圧は受信信号の振幅の大きさに依存した電圧となる。
【０００８】
すなわち、上記受信増幅器５００によれば、受信信号（光信号に基づく電流量）によらず振幅が略一定となる出力信号を生成することができ、且つ、受信信号の大きさを検出することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−５３７２号公報
【非特許文献】
【００１０】
【非特許文献１】H. Fukuyama, et al., “Two-channel InP HBT Differential Automatic-gain-controlled Transimpedance Amplifier IC for 43-Gbit/s DQPSK Photoreceiver”, IEEE “Compound Semiconductor IC Symposium 2008”, H. 2, pp. 145-148, Oct. 2008、Fig. 4
【非特許文献２】Y. Na, et al., “A Design of 13dBm IIP3 DVB-S.2 RF Receiver with Auto Calibration Technique", "Asia-Pacific Microwave Conference, 2008", A1-20, Dec. 2008、 Figure 2
【非特許文献３】Robert G. Meyer, “Low-Power Monolithic RF Peak Detector Analysis”, IEEE, “IEEE JOURNAL OF SOLID-STATE CIRCUITS”, VOL. 30, NO. 1, JANUARY 1995
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１２に示した受信増幅器５００では、以下に示すような欠点がある。
一つ目の欠点は、受信増幅器５００全体の消費電力が大きいことである。例えば、各振幅検出回路５４、５６は、高速で変化する信号が入力されるので、大きな入力帯域が要求される。そのため、振幅検出回路５４、５６を構成するトランジスタには、高速化の観点から大きなバイアス電流を与える必要があり、振幅検出回路５４、５６の消費電力が大きくなる傾向がある。その結果、受信増幅器５００全体として消費電力が大きくなるという問題がある。
【００１２】
二つ目の欠点は、受信増幅器５００の回路パターンレイアウトの制約である。例えば、上述したように、振幅検出回路５４、５６に高速で変化する信号を入力するため、中間段の増幅回路５２と振幅検出回路５４とを接続する信号線路や、入力段の増幅回路５１と振幅検出回路５６とを接続する信号線路には、大きな帯域が要求される。
【００１３】
信号線路の帯域を大きくするには、信号線路のインダクタンス値や容量値を小さくする必要があるため、線路長を短くするための素子配置や線路の特性インピーダンスの調整等が要求され、回路パターンレイアウトが制約されてしまう。
【００１４】
更に、本願発明者らの検討によれば、受信増幅器の入力ダイナミックレンジを大きくするために、受信増幅器５００の構成に加えて入力段の増幅回路５１の利得も制御する機構を更に設けた場合、入力信号振幅検出電圧が温度や電源電圧等の変動の影響を受け易くなるという問題がある。
【００１５】
例えば、従来の受信増幅器５００の構成では、入力信号振幅検出電圧に受信信号の振幅のみに依存して単調増加または単調減少する特性を持たせるために、入力段の増幅回路５１を線形動作させ、且つ利得を一定とすることが望ましい。しかしながら、一般的な増幅回路は線形に増幅することができる入力振幅には上限があるため、入力段の増幅回路５１を一般的な増幅回路で構成した場合、入力する受信信号の信号振幅の上限に制約が生じる。そこで、上記のように中間段の増幅回路５２のみならず入力段の増幅回路５１の利得も制御する機構を更に追加し、信号振幅の大きい受信信号が入力された場合に入力段の増幅回路５１の利得を低下させるように制御すれば、受信増幅器５００の入力ダイナミックレンジを大きくすることができる。
【００１６】
しかしながら、この構成では、２つの増幅回路５１、５２の利得を制御するため、温度や電源電圧に起因して増幅回路５１、５２の特性が変動した場合に、２つの増幅器の利得配分にも変動が生じる。上記のように入力段の増幅回路５１の出力振幅に基づいて入力信号振幅を検出する構成では、２つの増幅回路５１、５２の利得配分が変化すると、受信信号の振幅が一定に保たれている状態あっても、入力信号振幅検出電圧が変動してしまう。
【００１７】
すなわち、入力ダイナミックレンジを大きくするために、受信増幅器５００に入力段の増幅回路５１の利得を制御する機構を追加した場合、入力信号振幅検出電圧が温度や電源電圧等の変動の影響を受け易くなってしまうという問題がある。
【００１８】
本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、受信増幅器において、低消費電力化を図ることにある。
【００１９】
また、本発明の別の目的は、回路パターンレイアウトの制約を緩和させつつ、入力信号振幅の検出を可能にすることにある。
【００２０】
また、本発明の別の目的は、受信増幅器において、入力信号振幅の検出精度の低下を抑えつつ、入力ダイナミックレンジを拡大することにある。
【課題を解決するための手段】
【００２１】
本発明に係る増幅器は、制御電圧に応じた増幅率で入力信号を増幅して出力する増幅部と、前記増幅部によって増幅された信号の振幅を検出し、その振幅に応じた検出電圧を生成する振幅検出部と、前記振幅検出部によって生成された前記検出電圧と参照電圧との差が小さくなるように、前記制御電圧を生成する利得制御部と、前記振幅検出部によって生成される前記検出電圧と前記利得制御部によって生成される前記制御電圧とを重みづけして加算する加算器と、を有することを特徴とする。
【００２２】
上記増幅器において、前記増幅部は、前記入力信号を増幅する第１増幅回路と、前記第１増幅回路によって増幅された信号を増幅する第２増幅回路と、を含み、前記第１増幅回路および前記第２増幅回路は、前記制御電圧に基づいて夫々の増幅率が変更されるようにしてもよい。
【００２３】
上記増幅器において、前記加算器は、前記検出電圧を第１増幅率で増幅するとともに前記制御電圧を第２増幅率で増幅し、増幅した夫々の電圧を加算して出力し、前記第１増幅率と前記第２増幅率とは、前記入力信号に対する前記差動信号の変化率が一定となるように設定されるようにしてもよい。
【００２４】
上記増幅器において、前記加算器は、前記検出電圧を第１増幅率で増幅するとともに前記制御電圧を第２増幅率で増幅し、増幅した夫々の電圧を加算して差動信号として出力する加算回路と、前記加算回路から出力された前記差動信号をシングルエンド信号に変換して出力する出力回路と、を有するように構成してもよい。
【００２５】
上記増幅器において、前記加算回路は、差動入力回路を構成し、ベース電極に前記制御電圧を入力する第１トランジスタおよび第２トランジスタと、一端が前記第１トランジスタのエミッタ電極に接続される第１抵抗と、一端が前記第２トランジスタのエミッタ電極に接続され、他端が前記第１抵抗の他端に接続される第２抵抗と、第１固定電圧が供給される第１固定電圧ノードと、前記第１抵抗と第２抵抗との接続ノードとの間に接続される第１電流源と、差動入力回路を構成し、ベース電極に前記検出電圧を入力する第３トランジスタおよび第４トランジスタと、一端が前記第３トランジスタのエミッタ電極に接続される第３抵抗と、一端が前記第４トランジスタのエミッタ電極に接続され、他端が前記第３抵抗の他端に接続される第４抵抗と、前記第１固定電圧ノードと、前記第３抵抗と前記第４抵抗との接続ノードとの間に接続される第２電流源と、前記第１トランジスタのコレクタ電流と前記第３トランジスタのコレクタ電流とに基づいて第１電圧信号を生成するとともに、前記第２トランジスタのコレクタ電流と前記第４トランジスタのコレクタ電流とに基づいて第２電圧信号を生成する抵抗回路と、を有し、前記出力回路は、前記第１電圧信号と前記第２電圧信号とを入力し、前記第１電圧信号と前記第２電圧信号との差に基づいて前記シングルエンド信号を生成するようにしてもよい。
【００２６】
上記増幅器において、前記抵抗回路は、一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタのコレクタ電極と第３トランジスタのコレクタ電極とに共通に接続される第５抵抗と、一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極と第４トランジスタのコレクタ電極とに共通に接続される第６抵抗と、を含み、前記出力回路は、前記第５抵抗の他端の電圧を前記第１電圧信号として入力し、前記第６抵抗の他端の電圧を前記第２電圧信号として入力してもよい。
【００２７】
上記増幅器において、前記抵抗回路は、一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタのコレクタ電極に接続される第５抵抗と、一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極に接続される第６抵抗と、一端が前記第５抵抗の他端に接続され、他端が前記第３トランジスタのコレクタ電極に接続される第７抵抗と、一端が前記第６抵抗の他端に接続され、他端が前記第４トランジスタのコレクタ電極に接続される第８抵抗とを含み、前記出力回路は、前記第７抵抗の他端の電圧を前記第１電圧信号として入力し、前記第８抵抗の他端の電圧を前記第２電圧信号として入力してもよい。
【００２８】
上記増幅器において、前記抵抗回路は、一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第３トランジスタのコレクタ電極に接続される第５抵抗と、一端が前記第２固定電圧ノードに接続され、他端が前記第４トランジスタのコレクタ電極に接続される第６抵抗と、一端が前記第５抵抗の他端に接続され、他端が前記第１トランジスタのコレクタ電極に接続される第７抵抗と、一端が前記第６抵抗の他端に接続され、他端が前記第２トランジスタのコレクタ電極に接続される第８抵抗と、を含み、前記出力回路は、前記第７抵抗の他端の電圧を前記第１電圧信号として入力し、前記第８抵抗の他端の電圧を前記第２電圧信号として入力してもよい。
【００２９】
上記増幅器において、前記抵抗回路は、一端が前記第１固定電圧よりも高い第２固定電圧が供給される第２固定電圧ノードに接続され、他端が前記第１トランジスタおよび第３トランジスタのコレクタ電極に共通に接続される第５抵抗と、一端が前記第２固定電圧ノードに接続され、他端が前記第２トランジスタのコレクタ電極に接続される第６抵抗と、一端が前記第２固定電圧ノードに接続され、他端が前記第４トランジスタのコレクタ電極に接続される第７抵抗とを含み、前記出力回路は、前記第５抵抗の他端の電圧を前記第１電圧信号として入力し、前記第７抵抗の他端の電圧を前記第２電圧信号として入力してもよい。
【００３０】
上記増幅器において、前記出力回路は、コレクタ電極に電源電圧ノードから電流が供給され、前記加算回路から出力された一対の差動信号の一方をベース電極に入力する第５トランジスタと、コレクタ電極に前記電源電圧ノードから電流が供給され、前記一対の差動信号の他方をベース電極に入力する第６トランジスタと、一端が前記第５トランジスタのエミッタ電極に接続される第９抵抗と、一端が前記第６トランジスタのエミッタ電極に接続される第１０抵抗と、コレクタ電極とベース電極とが前記第９抵抗の他端に共通に接続される第７トランジスタと、ベース電極が前記第７トランジスタのベース電極に接続され、コレクタ電極が前記第１０抵抗の他端に接続される第８トランジスタと、一端が前記第７トランジスタのエミッタ電極に接続され、他端が前記第１固定電圧ノードに接続される第１１抵抗と、一端が前記第８トランジスタのエミッタ電極に接続され、他端が前記第１固定電圧ノードに接続される第１２抵抗と、ベース電極に前記第８トランジスタのコレクタ電圧を入力する第９トランジスタと、前記第９トランジスタのエミッタ電極と前記第１固定電圧ノードとの間に接続される負荷素子と、を有するように構成してもよい。また、前記第１０抵抗は、前記第９抵抗の抵抗値と前記第１１抵抗の抵抗値との加算値に相当する抵抗値を有してもよい。
【発明の効果】
【００３１】
本発明によれば、低消費電力、且つ回路パターンレイアウトの制約の少ない、入力信号振幅検出機能を備えた受信増幅器を提供することができる。
【００３２】
また、本発明において、上記増幅部を前記第１増幅回路と上記第２増幅回路とを含んで構成し、上記第１増幅回路および上記第２増幅回路の夫々の増幅率を上記制御電圧によって変更ことにより、入力信号振幅の検出精度の低下を抑えつつ、入力ダイナミックレンジを拡大することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】図１は、実施の形態１に係る受信増幅器の構成を示す図である。
【図２】図２は、入力信号ＳＩＮの振幅に対する、第２増幅回路１１の利得、出力信号ＳＭの出力振幅、振幅検出回路１４の検出電圧ＶＡ、および利得制御電圧ＶＧＣの特性を例示する図である。
【図３】図３は、入力信号振幅検出電圧ＶＰＡの生成原理を説明するための図である。
【図４】図４は、振幅検出回路１４、加算器１５、および利得制御用の増幅回路１６の回路構成を示す図である。
【図５】図５は、実施の形態１に係る加算器３の回路構成を例示する図である。
【図６】図６は、受信増幅器１００における入力信号ＳＩＮに対する入力信号振幅検出電圧ＶＰＡの特性を示す図である。
【図７】図７は、出力回路３２の別の回路構成例を示す図である。
【図８】図８は、実施の形態２に係る受信増幅器の構成を示す図である。
【図９】図９は、実施の形態３に係る、入力信号振幅検出電圧を生成する加算器の回路構成を示す図である。
【図１０】図１０は、実施の形態４に係る、入力信号振幅検出電圧を生成する加算器の回路構成を示す図である。
【図１１】図１１は、実施の形態５に係る、入力信号振幅検出電圧を生成する加算器の回路構成を示す図である。
【図１２】図１２は、従来の入力信号振幅検出機能を備える受信増幅器５００の構成を示す図である。
【図１３】図１３は、従来の受信増幅器５００における入力信号ＳＩＮに対する入力信号振幅検出端子電圧の特性を例示する図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について図を参照して説明する。
【００３５】
≪実施の形態１≫
図１に、本発明の実施の形態１に係る増幅器の構成を示す。
【００３６】
同図に示される増幅器１００は、光通信システムや無線通信システム等の受信装置に搭載される受信増幅器である。例えば光通信システムの受信装置おいて、伝送路（光ファイバ）から送られた光信号はＰＤによって光−電流変換され、変換された電流信号は電圧信号に変換される。増幅器１００（以下、「受信増幅器１００」と称する。）は、上記ＰＤによって変換された電流信号を入力信号ＳＩＮとして入力し、後段の回路（例えば、アナログ・デジタル変換器およびデジタルシグナルプロセッサ等）が動作可能な電圧振幅まで線形増幅する。
【００３７】
図１に示されるように、受信増幅器１００は、増幅部１、出力段増幅回路１３、振幅検出回路１４、利得制御部２、加算器３、および複数の外部端子を備える。なお、同図には、上記外部端子として、例えば入力端子ＰＩおよび出力端子ＰＯ、ＰＡが代表的に図示されている。
【００３８】
特に制限されないが、受信増幅器１００は、例えば公知のＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、受信増幅器１００は、１チップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。
【００３９】
増幅部１は、入力端子ＰＩに供給された入力信号ＳＩＮを増幅して出力する。増幅部１は、利得（増幅率）が変更可能にされる。具体的に、増幅部１は、固定の利得を有する第１増幅回路１０と、利得が可変にされる第２増幅回路１１とから構成される。第２増幅回路１１は、後述する利得制御部２によって生成された利得制御電圧ＶＧＣに応じて利得が調整される。
【００４０】
出力段増幅回路１３は、増幅部１によって増幅された信号ＳＭを所望の増幅率で増幅し、出力端子ＰＯに出力する。特に制限されないが、出力段増幅回路１３は、一定（固定）の増幅率を有する。
【００４１】
振幅検出回路１４は、増幅部１によって増幅された信号ＳＭの振幅を検出し、その振幅値に応じた検出電圧ＶＡを生成する。利得制御部２は、振幅検出回路１４によって生成された検出電圧ＶＡと参照電圧ＶＲＥＦとの差が小さくなるように、第２増幅回路１１の利得を調整するための利得制御電圧ＶＧＣを生成する。具体的に、利得制御部２は、検出電圧ＶＡと参照電圧ＶＲＥＦとの差分を算出する加算器１５と、加算器１５によって算出された差分がゼロになるように利得制御電圧ＶＧＣを生成する利得制御用の増幅回路１６とから構成される。利得制御用の増幅回路１６の利得を大きくすることにより、検出電圧ＶＡと参照電圧ＶＲＥＦとの差を、よりゼロに近づけることが可能となる。
【００４２】
加算器３は、振幅検出回路１４によって生成された検出電圧ＶＡと利得制御部１６によって生成された利得制御電圧ＶＧＣとを重みづけして加算することにより、入力信号ＳＩＮの振幅に応じた電圧（以下、「入力信号振幅検出電圧」と称する。）ＶＰＡを生成し、出力端子ＰＡに出力する。加算器３の詳細については後述する。
【００４３】
ここで、受信増幅器１００における利得制御について説明する。
図１に示されるように、第２増幅回路１１と、振幅検出回路１４と、利得制御部２とは、一つの閉ループを形成する。この閉ループ（以下、「利得制御ループ」と称する。）によって、第２増幅回路１１の利得、出力信号ＳＭの出力振幅、振幅検出回路１４の検出電圧ＶＡ、および利得制御電圧ＶＧＣは、図２に示すような特性となる。
図２は、入力信号ＳＩＮに対する、第２増幅回路１１の利得、出力信号ＳＭの出力振幅、振幅検出回路１４の検出電圧ＶＡ、および利得制御電圧ＶＧＣの特性を例示する図である。
【００４４】
同図において、参照符号２０５は、入力信号ＳＩＮの振幅に対する第２増幅回路１１の利得の特性を表し、参照符号２０１は、入力信号ＳＩＮの振幅に対する第２増幅回路１１の出力信号ＳＭの振幅の特性を表し、参照符号２０２は、入力信号ＳＩＮの振幅に対する利得制御電圧ＶＧＣの特性を表し、参照符号２０３は、入力信号ＳＩＮの振幅に対する検出電圧ＶＡの特性を表す。
また、同図において、“Ａｌ”は、利得制御電圧ＶＧＣが利得制御部２の出力可能な上限値に達したときの入力信号ＳＩＮの振幅値を表し、“Ａｈ”は、利得制御電圧ＶＧＣが利得制御部２の出力可能な下限値に達したときの入力信号ＳＩＮの振幅値を表している。
【００４５】
図２の特性２０１に示されるように、例えば入力信号ＳＩＮの振幅がＡｌからＡｈの範囲にある場合、第２増幅回路１１の出力信号ＳＭの振幅は略一定に保たれる。これは、第１増幅回路１１の出力信号ＳＭの振幅が一定（入力信号ＳＩＮの振幅と第１増幅回路１１の利得の積が一定）となるように、利得制御部２が第２増幅回路１１の利得を制御することによって実現されている。具体的には、図２の特性２０２に示すように、利得制御部２が検出電圧ＶＡと参照電圧（振幅の参照電圧）ＶＲＥＦとが一致するように利得制御電圧ＶＧＣを生成することにより、第２増幅回路１１の利得が、図２の特性２０５に示すように、入力信号ＳＩＮに対して単調に減少（反比例）するように制御される。これにより、入力信号ＳＩＮの振幅によらず第２増幅回路１１の出力信号ＳＭの振幅が略一定に保たれる。
【００４６】
一方、入力信号ＳＩＮの振幅がＡｌより小さい範囲では、図２の特性２０５、２０２に示すように、利得制御電圧ＶＧＣが上限値に達し、第２増幅回路１１の利得が変化しない（増加しない）ため、第２増幅回路１１の出力信号ＳＭの振幅は、入力信号ＳＩＮの振幅の減少に伴って単調に減少する特性となる。また、入力信号ＳＩＮの振幅がＡｈより大きい範囲では、図２の特性２０５、２０２に示すように、利得制御電圧ＶＧＣが下限値に達し、第２増幅回路１１の利得が変化しない（減少しない）ため、第２増幅回路１１の出力信号ＳＭの振幅は、入力信号ＳＩＮの振幅の増加に伴って単調に増加する。
【００４７】
したがって、第２増幅回路１１の出力信号ＳＭの振幅は、図２の特性２０１に示されるように、入力信号ＳＩＮの振幅がＡｌより小さい範囲では、入力信号ＳＩＮの振幅に比例して増加し、入力信号ＳＩＮの振幅がＡｌからＡｈまでの範囲では、入力信号ＳＩＮの振幅によらず一定となり、入力信号ＳＩＮの振幅がＡｈより大きい範囲では、入力信号ＳＩＮの振幅に比例して増加する特性となる。このように振幅が制御された出力信号ＳＭは、上述したように後段の増幅回路１３によって所定の増幅率で増幅されて出力端子ＰＯに出力される。
【００４８】
振幅検出回路１４の検出電圧ＶＡは、第２増幅回路１１の出力信号ＳＭの振幅と同様に入力信号ＳＩＮの振幅に依存する。例えば、入力信号ＳＩＮの振幅がＡｌからＡｈの範囲にある場合には、第２増幅回路１１の出力信号ＳＭの振幅が一定に保たれるので、振幅検出回路１４の検出電圧ＶＡは一定となる。また、入力信号ＳＩＮの振幅がＡｌより小さい範囲にある場合には、第２増幅回路１１の利得が変化しないため、入力信号ＳＩＮの振幅の低下に伴って信号ＳＭの振幅が低下し、検出電圧ＶＡは参照電圧ＶＲＥＦを下回るように乖離する。同様に、入力信号ＳＩＮの振幅がＡｈより大きい範囲にある場合にも、第２増幅回路１１の利得が変化しないため、入力信号ＳＩＮの振幅の増加に伴って信号ＳＭの振幅が増加し、検出電圧ＶＡは参照電圧ＶＲＥＦを上回るように乖離する。
【００４９】
したがって、振幅検出回路１４の検出電圧ＶＡは、図２の特性２０３に示されるように、入力信号ＳＩＮの振幅がＡｌより小さい範囲では、入力信号ＳＩＮの振幅に比例して増加し、入力信号ＳＩＮの振幅がＡｌからＡｈまでの範囲では、入力信号ＳＩＮの振幅によらず一定となり、入力信号ＳＩＮの振幅がＡｈより大きい範囲では、入力信号ＳＩＮの振幅に比例して増加する特性となる。
【００５０】
以上述べたように、上記利得制御ループによれば、入力信号ＳＩＮの振幅がＡｌからＡｈまでの範囲では入力信号ＳＩＮによらず振幅を一定とし、それ以外範囲では入力信号ＳＩＮに比例して振幅を増加させるように、入力信号ＳＩＮを増幅することが可能となる。
【００５１】
次に、加算器３による入力信号振幅検出電圧ＶＰＡの生成原理について、図３を用いて詳細に説明する。
図３は、入力信号振幅検出電圧ＶＰＡの生成原理を説明するための図である。図３において、参照符号２０２Ｘは、利得制御電圧ＶＧＣを反転した信号の利得制御電圧ＶＧＣに対する特性を表し、参照符号２０４は、入力信号ＳＩＮの振幅に対する入力信号振幅検出電圧ＶＰＡの特性を表している。
【００５２】
前述したように、加算器３は、検出電圧ＶＡと利得制御電圧ＶＧＣとを重みづけして加算することにより、入力信号振幅検出電圧ＶＰＡを生成する。具体的には、図３に示すように、利得制御電圧ＶＧＣの極性を反転した信号（特性２０２Ｘ）と振幅検出回路１４の検出電圧ＶＡ（特性２０３）とに適当な重みづけをして加算することにより、入力信号ＳＩＮの振幅の増加に伴って単調に増加する電圧（特性２０４）を得ることができる。この電圧（特性２０４）を入力信号振幅検出電圧ＶＰＡとして出力することにより、受信増幅器１００における入力信号振幅検出機能を実現することができる。
【００５３】
例えば、入力信号ＳＩＮの振幅がＡｌからＡｈの範囲にあるときの利得制御電圧ＶＧＣの反転信号の傾きを“ｇｍ”とし、入力信号ＳＩＮの振幅がＡｌ以下であるときの検出電圧ＶＡの傾きを“ｇｌ”とし、入力信号ＳＩＮの振幅がＡｈ以上であるときの検出電圧ＶＡの傾きを“ｇｈ”とする。また、検出電圧ＶＡに対する重み付けを“Ｗ１”とし、利得制御電圧ＶＧＣに対する重み付けを“Ｗ２”とする。
【００５４】
この場合、入力信号振幅検出電圧ＶＰＡの傾きは、入力信号ＳＩＮの振幅がＡｌ以下の範囲では“Ｗ１・ｇｌ”となり、入力信号ＳＩＮの振幅がＡｌからＡｈの範囲では“Ｗ２・ｇｍ”となり、入力信号ＳＩＮの振幅がＡｈ以上の範囲では“Ｗ１・ｇｈ”となる。
これらの傾き“Ｗ１・ｇｌ”、“Ｗ２・ｇｍ”、および“Ｗ１・ｇｈ”が夫々等しくなるように、“Ｗ１”と“Ｗ２”の値を設定することにより、入力信号振幅検出電圧ＶＰＡが入力信号ＳＩＮの振幅の増加に伴って単調に増加する電圧とすることができる。具体的には、Ｗ１とＷ２との比を、例えば“Ｗ１／Ｗ２≒２・ｇｍ／（ｇｌ＋ｇｈ）”となるように設定すれば、入力信号振幅検出電圧ＶＰＡは、入力信号ＳＩＮの振幅の増加に伴って略単調に増加する特性となる。なお、Ｗ１とＷ２の大きさは、入力信号振幅検出電圧ＶＰＡの最大変化量が所望の値となるように（例えば、規格値に収まるように）決めればよい。
【００５５】
以上のように、受信増幅器１００によれば、加算器３による加算の重みづけを適切に調整することで、入力信号ＳＩＮの振幅に対して線形に変化する電圧を生成することが可能となり、入力信号振幅検出機能を実現することが可能となる。また、前述したような従来の入力信号振幅検出機能付きの受信増幅器５００に比べて、入力信号の振幅を検出するための振幅検出回路が不要となる。また、従来の振幅検出回路の代わりに追加した加算器３は、低速で変化する直流電圧に近い検出電圧ＶＡと利得制御電圧ＶＧＣとを加算すればよいので、高速動作が不要であり、極めて低消費電力な回路構成で実現することができる。すなわち、受信増幅器１００によれば、従来の入力信号振幅検出機能を備える受信増幅器５００に比べて、全体の消費電流を削減することができる。
【００５６】
また、振幅検出回路１４と加算器３とを接続する信号線路や、利得制御用の増幅回路１６と加算器３とを接続する信号線路には広い帯域を確保する必要がないので、線路長の短縮や信号線路の特性インピーダンスの調整等を行う必要がなく、従来の受信増幅器５００に比べて、回路のパターンレイアウトを緩和することができる。
【００５７】
次に、受信増幅器１００を構成する機能部の具体的な回路構成について説明する。
図４に、振幅検出回路１４、加算器１５、および利得制御用の増幅回路１６の回路構成を例示する。なお、本実施の形態では、第２増幅回路１１の出力信号ＳＭを差動信号とし、検出電圧ＶＡおよび利得制御電圧ＶＧＣは差動信号として生成され、入力信号振幅検出電圧ＶＰＡはシングルエンド信号として生成される場合を一例として説明する。また、各回路を構成するトランジスタ（Ｑ１１、Ｑ１２等）は、ＨＢＴであるとする。
【００５８】
振幅検出回路１４は、トランジスタＱ１１〜１５、抵抗Ｒ２１、Ｒ２２、Ｒ２３、容量Ｃ１、Ｃ２、電流源Ｉ１１、Ｉ１２により構成される。
トランジスタＱ１１、Ｑ１２および容量Ｃ１により、第２増幅回路１１の出力（差動）信号ＳＭのピーク電圧値から、トランジスタＱ１１およびＱ１２のベース・エミッタ間電圧Ｖｂｅだけ低い電圧が容量Ｃ１の両端に保持される。更にトランジスタＱ１３により、容量Ｃ１の電圧よりもトランジスタＱ１３のベース・エミッタ間電圧Ｖｂｅだけ低い電圧が生成され、出力端子ＯＶＡＴから出力される。
【００５９】
また、抵抗Ｒ２１、Ｒ２２、および容量Ｃ２により、第２増幅回路１１の出力（差動）信号ＳＭの平均電圧が容量Ｃ２の両端に保持される。更に、トランジスタＱ１４、Ｑ１５により、容量Ｃ２の電圧よりもトランジスタＱ１４のベース・エミッタ間電圧ＶｂｅとトランジスタＱ１５のベース・エミッタ間電圧Ｖｂｅの和だけ低い電圧が生成され、出力端子ＯＶＡＣから出力される。
【００６０】
トランジスタＱ１１、Ｑ１２、およびＱ１４の夫々のベース・エミッタ間電圧は略等しく、且つ、トランジスタＱ１３およびＱ１５のベース・エミッタ間電圧は略等しい。その結果、トランジスタＱ１３のエミッタ電極の電圧とトランジスタＱ１５のエミッタ電極の電圧との差分は、第２増幅回路１１の差動出力波形のピーク電圧と平均電圧との差、すなわち、第２増幅回路１１の差動出力波形の振幅値に等しくなる。
【００６１】
加算器１５は、振幅検出回路１４を構成するトランジスタＱ１３のエミッタと電流源Ｉ１１との間に抵抗Ｒ２３を挿入することによって実現される。図４に示されるように、抵抗Ｒ２３と電流源Ｉ１１との接続ノードの電圧は、トランジスタＱ１３のエミッタ電極の電圧値より“Ｒ２３×Ｉ１１”だけ低い電圧値となる。そこで、参照電圧ＶＲＥＦが所望の値になるように、抵抗Ｒ２３の抵抗値と電流源Ｉ１１の電流値を決定する。これにより、抵抗Ｒ２３と電流源Ｉ１１との接続ノードの電圧ＶＸとトランジスタＱ１５のエミッタ電極の電圧ＶＹとの差に応じた電圧は、第２増幅回路１１の差動出力波形の振幅値と参照電圧ＶＲＥＦとの差に応じた差電圧と一致する。
【００６２】
利得制御用の増幅回路１６は、例えば、トランジスタＱ１６、Ｑ１７、抵抗Ｒ２４、Ｒ２５、および電流源Ｉ１３によって構成される。なお、図４には、増幅回路１６の増幅段が１段である場合が例示されているが、必要な増幅率に応じて増幅段を多段にしても良い。
【００６３】
増幅回路１６により、抵抗Ｒ２３と電流源Ｉ１１との接続ノードの電圧とトランジスタＱ１５のエミッタ電極の電圧との差に応じた電圧の極性が反転され、“参照電圧ＶＲＥＦから第２増幅回路１１の差動出力波形の振幅値を減算した電圧”が、利得制御電圧ＶＧＣとして出力端子ＯＴ、ＯＣから出力される。
【００６４】
次に、加算器３の具体的な回路構成について説明する。
【００６５】
図５は、加算器３の回路構成を例示する図である。
同図に示されるように、加算器３は、加算回路３１と出力回路３２とから構成される。加算回路３１は、検出電圧ＶＡを第１増幅率（Ｗ１）で増幅するとともに制御電圧ＶＧＣを第２増幅率（Ｗ２）で増幅し、増幅した夫々の信号を加算して電圧（差動信号）Ｖ１、Ｖ２として出力する。出力回路３２は、加算回路３１から出力された差動信号Ｖ１、Ｖ２をシングルエンド信号に変換して出力する。ここで、上記第１増幅率と上記第２増幅率とは、入力信号ＳＩＮに対する差動信号Ｖ１、Ｖ２の変化率が一定となるように設定される。
【００６６】
具体的に、加算回路３１は、利得制御電圧ＶＧＣを入力する差動入力回路３１０と、検出電圧ＶＡを入力する差動入力回路３１１と、夫々の差動入力回路から出力された電流に基づいて差動信号（電圧）Ｖ１、Ｖ２を生成する抵抗回路３１２とから構成される。
差動入力回路３１０は、トランジスタＱ１、Ｑ２、抵抗Ｒ３，Ｒ４、および電流源Ｉ１から構成される。トランジスタＱ１とトランジスタＱ２とは差動対を構成し、エミッタサイズ等が同一になるように形成される。トランジスタＱ１、Ｑ２の夫々のベース電極に利得制御電圧ＶＧＣ（差動信号）が入力される。抵抗３は、一端がトランジスタＱ１のエミッタ電極に接続される。抵抗Ｒ４は、一端がトランジスタＱ２のエミッタ電極に接続され、他端が抵抗Ｒ３の他端に接続される。抵抗３および抵抗４は、例えば同一の抵抗値を有する。電流源Ｉ１は、基準となる固定電圧ＶＥＥ（例えばグラウンド電圧）が供給される基準ノードＶＥＥと、抵抗Ｒ３と抵抗Ｒ４との接続ノードとの間に接続される。これにより、差動入力回路３１０に入力された利得制御電圧ＶＧＣは、第１増幅率で増幅され、差動電流としてトランジスタＱ１およびトランジスタＱ２のコレクタ電極から夫々出力される。
【００６７】
同様に、差動入力回路３１１は、トランジスタＱ３、Ｑ４、抵抗Ｒ５，Ｒ６、および電流源Ｉ２から構成される。トランジスタＱ３とトランジスタＱ４とは差動対を構成し、エミッタサイズ等が同一になるように形成される。トランジスタＱ３、Ｑ４の夫々のベース電極に検出電圧ＶＡ（差動信号）が入力される。抵抗Ｒ５は、一端がトランジスタＱ３のエミッタ電極に接続される。抵抗Ｒ６は、一端がトランジスタＱ４のエミッタ電極に接続され、他端が抵抗Ｒ５の他端に接続される。抵抗Ｒ５および抵抗Ｒ６は、例えば同一の抵抗値を有する。電流源Ｉ２は、基準ノードＶＥＥと、抵抗Ｒ５と抵抗Ｒ６との接続ノードとの間に接続される。これにより、差動入力回路３１１に入力された検出電圧ＶＡは、第２増幅率で増幅され、差動電流としてトランジスタＱ３およびトランジスタＱ４のコレクタ電極から夫々出力される。
【００６８】
抵抗回路３１２は、抵抗Ｒ１およびＲ２から構成される。
抵抗Ｒ１は、一端が基準となる固定電圧ＶＥＥよりも高い固定電圧ＶＣＣ（電源電圧）が供給される電源ノードＶＣＣに接続され、他端がトランジスタＱ１のコレクタ電極とトランジスタＱ３のコレクタ電極とに共通に接続される。これにより、トランジスタＱ１のコレクタ電流とトランジスタＱ３のコレクタ電流との合成電流が電圧Ｖ１に変換される。
抵抗Ｒ２は、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ２のコレクタ電極とトランジスタＱ４のコレクタ電極とに共通に接続される。これにより、トランジスタＱ２のコレクタ電流とトランジスタＱ４のコレクタ電流との合成電流が電圧Ｖ２に変換される。
【００６９】
加算回路３１による加算時の重み付けは、差動入力回路３１０、３１１の夫々の利得を調整することによって実現される。例えば、抵抗Ｒ３，Ｒ４の抵抗値、抵抗Ｒ５，Ｒ６の抵抗値、電流源Ｉ１，Ｉ２の電流値を調整することにより、差動入力回路３１０の第１増幅率（前述の重み“Ｗ１”に相当）と、差動入力回路３１１の第２増幅率（前述の重み“Ｗ２”に相当）を調整することが可能となる。具体的には、前述したように、“Ｗ１／Ｗ２≒２・ｇｍ／（ｇｌ＋ｇｈ）”となるように、抵抗Ｒ３，Ｒ４の抵抗値、抵抗Ｒ５，Ｒ６の抵抗値、および電流源Ｉ１，Ｉ２の電流値を調整すればよい。
【００７０】
出力回路３２は、トランジスタＱ５〜１０、および抵抗Ｒ７〜Ｒ１１から構成される。
トランジスタＱ５は、加算回路３１から出力された電圧Ｖ１をベース電極に入力し、トランジスタＱ６は、加算回路３１から出力された電圧Ｖ２をベース電極に入力する。抵抗Ｒ７は、一端がトランジスタＱ５のエミッタ電極に接続される。また、抵抗Ｒ８は、一端がトランジスタＱ６のエミッタ電極に接続される。トランジスタＱ７は、コレクタ電極とベース電極とが抵抗Ｒ７の他端に共通に接続される。また、トランジスタＱ８は、ベース電極がトランジスタＱ７のベース電極と共通に接続され、コレクタ電極が抵抗Ｒ８の他端に接続される。抵抗Ｒ９は、一端がトランジスタＱ７のエミッタ電極に接続され、他端が基準ノードＶＥＥに接続される。また、抵抗Ｒ１０は、一端がトランジスタＱ８のエミッタ電極に接続され、他端が基準ノードＶＥＥに接続される。トランジスタＱ９は、ベース電極にトランジスタＱ８のコレクタ電圧が入力される。負荷素子Ｒ１１は、トランジスタＱ９のエミッタ電極と基準ノードＶＥＥとの間に接続される。負荷素子Ｒ１１は、例えば抵抗である。トランジスタＱ１０は、電源ノードＶＣＣとトランジスタＱ９のコレクタ電極との間にダイオード接続とされる。
【００７１】
抵抗Ｒ９と抵抗Ｒ１０の抵抗値を同一にした場合、トランジスタＱ７，Ｑ８により、抵抗Ｒ７と抵抗Ｒ８に同一の電流が流れる。ここで、電圧ＶＥＥを０Ｖとし、抵抗Ｒ７、Ｒ８に流れる電流をＩとすると、電圧Ｖ１は（式１）で表すことができる。
【００７２】
【数１】
2015185971.tif 000003
【００７３】
同様に、電圧Ｖ２は（式２）で表すことができる。ここで、Ｖ３はトランジスタＱ９のベース電圧を表す。
【００７４】
【数２】
2015185971.tif 000004
【００７５】
上記（式１）および（式２）により、Ｉを消去すると、Ｖ３は（式３）で表すことができる。
【００７６】
【数３】
2015185971.tif 000005
【００７７】
ここで、トランジスタＱ５，Ｑ６，Ｑ７に略同一の電流が流れていることから、Ｖｂｅ（Ｑ５）＝Ｖｂｅ（Ｑ６）＝Ｖｂｅ（Ｑ７）＝Ｖｂｅ０とみなすことができる。更に“Ｒ８＝Ｒ７＋Ｒ９”となるように抵抗値を選ぶと、（式４）が成立する。
【００７８】
【数４】
2015185971.tif 000006
【００７９】
出力端子ＰＡに出力される入力信号振幅検出電圧ＶＰＡは、電圧Ｖ３よりもトランジスタＱ９のベース・エミッタ間電圧Ｖｂｅだけ低い電圧となる。すなわち、入力信号振幅検出電圧ＶＰＡは、（式４）より、“ＶＰＡ≒Ｖ２−Ｖ１”となる。
【００８０】
以上のように、出力回路３２によれば、加算回路３１によって生成された電圧Ｖ１と電圧Ｖ２との差に応じた電圧（入力信号振幅検出電圧ＶＰＡ）を、固定電圧ＶＥＥを基準としたシングルエンド信号として出力をすることができる。
【００８１】
また、出力回路３２において、“Ｒ８＝Ｒ７＋Ｒ９”となるように抵抗Ｒ７〜Ｒ９の抵抗値を定めることにより、入力信号振幅検出電圧ＶＰＡは、電源電圧ＶＣＣやトランジスタＱ５〜Ｑ１０のベース・エミッタ間電圧に直接依存しなくなり、電源電圧や温度の変動の影響を受け難くなる。
【００８２】
図６は、受信増幅器１００における入力信号ＳＩＮの振幅に対する入力信号振幅検出電圧ＶＰＡの特性を示す図である。同図に示されるように、受信増幅器１００を上記のように構成することで、入力信号振幅検出電圧ＶＰＡは、入力信号ＳＩＮの広い電圧範囲において、入力信号ＳＩＮの振幅の増加に伴って単調に増加する特性となり、入力信号ＳＩＮの検出結果として適した信号となる。
【００８３】
なお、入力振幅検出電圧ＶＰＡの感度を更に高くする場合には、加算回路３１と出力回路３２との間に、１つまたは複数の差動増幅回路を挿入すればよい。また、基準となる固定電圧ＶＥＥを負電源とし、電圧ＶＣＣを基準（０Ｖ）とした出力電圧を生成する場合には、例えば、出力回路３２を図７に示すような差動増幅回路で構成しても良いし、出力回路３２を削除し、加算回路３１の正相の出力電圧Ｖ１および逆相の出力電圧Ｖ２の何れか一方をそのまま出力端子ＰＡに供給する構成としても良い。
【００８４】
以上、実施の形態１に係る受信増幅器１００によれば、入力信号の振幅を検出するための振幅検出回路を設けることなく、入力信号振幅を検出することが可能となる。これにより、上述したように、従来の受信増幅器と比べて、消費電力を削減することができ、且つ回路パターンレイアウトの制約を緩和させることができる。
【００８５】
≪実施の形態２≫
図８に、実施の形態２に係る受信増幅器の構成を示す。
同図に示される受信増幅器２００は、入力段の第１増幅回路の利得が可変にされる点で、実施の形態１に係る受信増幅器１００と相違し、その他の構成は受信増幅器１００と同様である。以下の説明においては、実施の形態１に係る受信増幅器１００と共通する構成要素については同一の符号を用いて表し、その詳細な説明を省略する。
【００８６】
入力段の第１増幅回路２０は、第２増幅回路１１と同様に、利得制御部２によって生成された利得制御電圧ＶＧＣに応じて利得が調整される。すなわち、第１増幅回路２０および第２増幅回路１１は、出力信号ＳＭの振幅が一定になるように利得配分が調整される。例えば、入力段の第１増幅回路２０は、入力信号ＳＩＮの振幅が目標値よりも大きい場合に、その利得が低下するように制御される。
【００８７】
なお、第１増幅回路２０の利得制御の仕組みは、第１増幅回路２０の回路構成によって種々の変更が可能である。例えば、図８に示されるように利得制御電圧ＶＧＣによって第１増幅回路２０を直接制御しても良いし、利得制御電圧ＶＧＣをレベルシフト回路等のバッファ回路に入力し、そのバッファ回路を介して第１増幅回路２０を制御しても良く、利得の制御方法は特に制限されない。
【００８８】
以上、実施の形態２に係る受信増幅器２００によれば、増幅部１の出力信号ＳＭの振幅が一定になるように第１増幅回路２０および第２増幅回路１１の夫々の増幅率が調整されるので、中間段の増幅回路１１のみ増幅率を調整する場合に比べて、受信増幅器の入力ダイナミックレンジを大きくすることができる。また、前述した従来の入力信号振幅検出機能を備える受信増幅器５００のように、入力段の増幅回路（実施の形態２に係る第１増幅回路２０に相当）の出力振幅を振幅検出回路によって検出する構成ではないので、温度や電源電圧に起因して第１増幅回路２０および第２増幅回路１１の利得配分が変動した場合であっても、入力信号振幅検出電圧ＶＰＡが受ける影響は限定的である。
すなわち、実施の形態２に係る受信増幅器２００によれば、入力信号振幅の検出精度の劣化を抑えつつ、入力ダイナミックレンジの拡大を図ることが可能となる。
【００８９】
≪実施の形態３≫
図９に、入力信号振幅検出電圧を生成する加算器の別の回路構成を示す。
同図に示される加算器４は、加算回路３１の代わりに、検出電圧ＶＡに比べて利得制御電圧ＶＧＣに対する重み付けが小さい加算回路３４を備える点で、実施の形態１に係る加算器３と相違する。以下の説明においては、実施の形態１に係る加算器３と共通する構成要素については同一の符号を用いて表し、その詳細な説明を省略する。
【００９０】
具体的に、加算回路３４は、差動入力回路３１０、３１１と抵抗回路３１３とを備える。抵抗回路３１３は、実施の形態１に係る抵抗回路３１２の抵抗Ｒ１、Ｒ２を夫々、抵抗Ｒ１ＡおよびＲ１Ｂと、抵抗Ｒ２ＡおよびＲ２Ｂに分割した構成とされる。抵抗Ｒ１Ａは、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ１のコレクタ電極に接続される。抵抗Ｒ２Ａは、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ２のコレクタ電極に接続される。抵抗Ｒ１Ｂは、一端が抵抗Ｒ１Ａの他端に接続され、他端がトランジスタＱ３のコレクタ電極に接続される。抵抗Ｒ２Ｂは、一端が抵抗Ｒ２Ａの他端に接続され、他端がトランジスタＱ４のコレクタ電極に接続される。
【００９１】
出力回路３２は、抵抗Ｒ１ＢとトランジスタＱ３のコレクタ電極との接続ノードの電圧Ｖ１と、抵抗Ｒ２ＢとトランジスタＱ４のコレクタ電極との接続ノードの電圧Ｖ２とを入力し、入力信号振幅検出電圧ＶＰＡを生成する。
【００９２】
実施の形態３に係る加算器４によれば、検出電圧ＶＡに比べて利得制御電圧ＶＧＣに対する重み付けを極めて小さくすることが可能となる。この加算器４は、例えば、利得制御電圧ＶＧＣの入力信号ＳＩＮに対する変化率が検出電圧ＶＡの変化率に比べて大きい場合に、特に有効である。
【００９３】
≪実施の形態４≫
図１０に、入力信号振幅検出電圧を生成する加算器の更に別の回路構成を示す。
同図に示される加算器５は、加算回路３１の代わりに、利得制御電圧ＶＧＣに比べて検出電圧ＶＡに対する重み付けが小さい加算回路３５を備える点で、実施の形態１に係る加算器３と相違する。以下の説明においては、実施の形態１に係る加算器３と共通する構成要素については同一の符号を用いて表し、その詳細な説明を省略する。
【００９４】
具体的に、加算回路３５は、差動入力回路３１０、３１１と抵抗回路３１４とを備える。抵抗回路３１４は、実施の形態２に係る抵抗回路３１３と同様に、抵抗Ｒ１と抵抗Ｒ２を夫々、抵抗Ｒ１ＡおよびＲ１Ｂと、抵抗Ｒ２ＡおよびＲ２Ｂとに分割した構成とされる。抵抗Ｒ１Ａは、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ３のコレクタ電極に接続される。抵抗Ｒ２Ａは、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ４のコレクタ電極に接続される。抵抗Ｒ１Ｂは、一端が抵抗Ｒ１Ａの他端に接続され、他端がトランジスタＱ１のコレクタ電極に接続される。抵抗Ｒ２Ｂは、一端が抵抗Ｒ２Ａの他端に接続され、他端がトランジスタＱ２のコレクタ電極に接続される。
【００９５】
出力回路３２は、抵抗Ｒ１ＢとトランジスタＱ１のコレクタ電極との接続ノードの電圧Ｖ１と、抵抗Ｒ２ＢとトランジスタＱ２のコレクタ電極との接続ノードの電圧Ｖ２とを入力し、入力信号振幅検出電圧ＶＰＡを生成する。
【００９６】
実施の形態４に係る加算器５によれば、利得制御電圧ＶＧＣに比べて検出電圧ＶＡに対する重み付けを極めて小さくすることが可能となる。この加算器５は、例えば、検出電圧ＶＡの入力信号ＳＩＮに対する変化率が利得制御電圧ＶＧＣの変化率に比べて大きい場合に、特に有効である。
【００９７】
≪実施の形態５≫
図１１に、入力信号振幅検出電圧を生成する加算器の更に別の回路構成を示す。
同図に示される加算器６は、加算回路３１の代わりに加算回路３６を備える点で、実施の形態１に係る加算器３と相違する。以下の説明においては、実施の形態１に係る加算器３と共通する構成要素については同一の符号を用いて表し、その詳細な説明を省略する。
【００９８】
具体的に、加算回路３６は、差動入力回路３１０、３１１と抵抗回路３１５とを備える。抵抗回路３１５は、抵抗Ｒ１、Ｒ２、およびＲ２Ｘから構成される。
【００９９】
抵抗Ｒ１は、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ１およびトランジスタＱ３のコレクタ電極に共通に接続される。抵抗Ｒ２Ｘは、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ２のコレクタ電極に接続される。抵抗Ｒ２は、一端が電源ノードＶＣＣに接続され、他端がトランジスタＱ４のコレクタ電極に接続される。
【０１００】
出力回路３２は、抵抗Ｒ１とトランジスタＱ１、Ｑ３のコレクタ電極との接続ノードの電圧Ｖ１と、抵抗Ｒ２とトランジスタＱ４のコレクタ電極との接続ノードの電圧Ｖ２とを入力し、入力信号振幅検出電圧ＶＰＡを生成する。
【０１０１】
実施の形態５に係る加算器６によれば、トランジスタＱ１のコレクタ電流とトランジスタＱ３のコレクタ電流との加算に対してのみ、重み付け加算を行うことが可能となる。また、これによれば、加算器内の配線を差動対で結線する必要がないので、加算器の回路レイアウトを単純化することができる。
【０１０２】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、トランジスタＱ１〜Ｑ１０がＮＰＮ  ＨＢＴである場合を例示したが、これらのトランジスタの一部または全部を、例えば通常のＮＰＮバイポーラトランジスタやＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴに代表されるＮ型電界効果トランジスタ等に置き換えてもよい。また、同様の回路は、ＰＮＰ型バイポーラトランジスタやＰ型電界効果トランジスタを用いても構成することができる。
【０１０４】
また、実施の形態３、４で示した加算回路３４、３５は、図９および図１０に示すような差動信号同士の重み付け加算の回路構成に限られず、例えば、図１１に示すように、トランジスタＱ１のコレクタ電流とトランジスタＱ３のコレクタ電流との加算に対してのみ、重み付け加算を行う回路構成としてもよい。
【０１０５】
また、加算器３〜６は、図５および図９乃至１１に示されるような差動増幅器を基本とした回路構成に限定されず、重み付け加算の機能を有する種々の回路構成により実現することができる。
【符号の説明】
【０１０６】
１００、２００…受信増幅器、１…増幅部、２…利得制御部、３…加算器、１０…第１増幅回路、１１…第２増幅回路、１３…出力段増幅回路、１４…振幅検出回路、１５…加算器、１６…利得制御用の増幅回路、ＰＩ…入力端子、ＰＯ、ＰＡ…出力端子、ＳＩＮ…入力信号、ＳＭ…第２増幅回路の出力信号、ＶＡ…検出電圧、ＶＲＥＦ…参照電圧、ＶＰＡ…入力信号振幅検出電圧、ＶＧＣ…利得性制御電圧、３１、３４、３５、３６…加算回路、３２、３３…出力回路、３１０、３１１…差動入力回路、３１２〜３１５…抵抗回路、Ｖ１、Ｖ２…加算回路の出力電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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