(57)【要約】【課題】  半導体基板に発生する応力を抑制することができる半導体装置及びその製造方法を開示する。【解決手段】  半導体装置１００は、半導体基板１０と、半導体基板１０の表面に形成されている終端トレンチ３０と、終端トレンチ３０の内面を覆う第１の絶縁層３２ｂと、終端トレンチ３０内の第１の絶縁層３２ｂの表面に配置されている第２の絶縁層３４ｂと、を有する。第１の絶縁層３２ｂ内に発生する応力の方向は、第２の絶縁層３４ｂ内に発生する応力の方向と異なる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されているトレンチと、
前記トレンチの内面を覆う第１の絶縁層と、
前記トレンチ内の前記第１の絶縁層の表面に配置されている第２の絶縁層と、を有し、
前記第１の絶縁層内に発生する第１の応力の方向は、前記第２の絶縁層内に発生する第２の応力の方向と異なる、半導体装置。
【請求項２】
前記第１の応力の方向は、前記半導体基板に熱処理を実行する際に、前記第１の絶縁層が収縮される方向であり、
前記第２の応力の方向は、前記半導体基板に熱処理を実行する際に、前記第２の絶縁層が膨張される方向である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に、素子領域と、前記素子領域を取り囲む終端領域が形成されており、
前記素子領域は、
ゲートトレンチと、
前記ゲートトレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の内側に設けられているゲート電極と、を有しており、
前記終端領域は、前記トレンチを有している、
請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成されているトレンチと、
前記トレンチの内面を覆う第１の絶縁層と、
前記トレンチ内の前記第１の絶縁層の表面に配置されている第２の絶縁層であって、前記第１の絶縁層の密度と異なる密度を有する前記第２の絶縁層と、
を有する半導体装置。
【請求項５】
前記第２の絶縁層の密度は、前記第１の絶縁層の密度よりも大きい、請求項４に記載の半導体装置。
【請求項６】
前記半導体基板に、素子領域と、前記素子領域を取り囲む終端領域が形成されており、
前記素子領域は、
ゲートトレンチと、
前記ゲートトレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の内側に設けられているゲート電極と、を有しており、
前記終端領域は、前記トレンチを有している、
請求項４又は５に記載の半導体装置。
【請求項７】
トレンチを有する半導体基板の前記トレンチの内部に、化学気相成長法を用いて絶縁層を形成する工程と、
前記トレンチの内部に、ポリシリコン層を形成する工程と、
前記絶縁層と前記ポリシリコン層とが形成された後に、前記半導体基板を熱処理することによって、前記ポリシリコン層を酸化させる工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、セルエリアと、セルエリアを囲む終端エリアと、によって構成される半導体装置が開示されている。セルエリアには、複数のゲートトレンチが配置されている。終端エリアには、複数の終端トレンチが配置されている。ゲートトレンチ内及び終端トレンチ内には、絶縁膜が形成されている。絶縁膜は、ＣＶＤ（Chemical Vapor Depositionの略）法、及び、熱処理によって形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２００６−１２８５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の技術では、熱処理の際に、絶縁膜内に絶縁膜を収縮させる方向の応力が発生する。この結果、半導体基板に高い応力が発生する場合があるとともに、絶縁膜中にクラック等の欠陥が発生する可能性がある。
【０００５】
本明細書では、半導体基板に発生する応力を抑制することができる半導体装置及びその製造方法を開示する。
【課題を解決するための手段】
【０００６】
本明細書には、半導体装置が開示される。半導体装置は、半導体基板と、トレンチと、第１の絶縁層と、第２の絶縁層と、を有する。トレンチは、半導体基板の表面に形成されている。第１の絶縁層は、トレンチの内面を覆う。第２の絶縁層は、トレンチ内の第１の絶縁層の表面に配置されている。第１の絶縁層内に発生する第１の応力の方向は、第２の絶縁層内に発生する第２の応力の方向と異なる。
【０００７】
上記の半導体装置では、第１の絶縁層は、第１の応力によって変形しようとする。この結果、半導体基板は、第１の絶縁層から力を受けて、半導体基板内に応力が発生する。一方、第１の絶縁層の表面に配置される第２の絶縁層は、第２の応力によって、第１の絶縁層とは異なる方向に変形しようとする。この結果、第２の絶縁層によって、第１の絶縁層の変形、即ち、第１の応力が抑制され得る。これにより、半導体基板に発生する応力を抑制することができる。
【０００８】
第１の応力の方向は、半導体基板に熱処理を実行する際に、第１の絶縁層が収縮される方向であってもよい。第２の応力の方向は、半導体基板に熱処理を実行する際に、第２の絶縁層が膨張される方向であってもよい。
【０００９】
この構成によれば、第１の絶縁層は、第２の絶縁層から、第１の絶縁層を膨張する方向の力を受ける。この結果、第１の応力を抑制することができる。
【００１０】
半導体基板に、素子領域と、素子領域を取り囲む終端領域が形成されていてもよい。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極と、を有していてもよい。終端領域は、上記したトレンチを有していてもよい。
【００１１】
この構成によると、素子領域と終端領域とを備える半導体装置を得ることができる。
【００１２】
本明細書には、別の半導体装置が開示される。半導体装置は、半導体基板と、トレンチと、第１の絶縁層と、第２の絶縁層と、を有する。トレンチは、半導体基板の表面に形成されている。第１の絶縁層は、トレンチの内面を覆う。第２の絶縁層は、トレンチ内の第１の絶縁層の表面に配置されている。第２の絶縁層は、第１の絶縁層の密度と異なる密度を有する。
【００１３】
上記の半導体装置では、第１の絶縁層と第２の絶縁層のうち、比較的に密度の高い絶縁層は、比較的に密度の低い絶縁層が収縮方向に変形することを抑制し得る。これにより、絶縁層から半導体基板に負荷される力を低減し得る。この結果、半導体基板に発生する応力を抑制することができるとともに、絶縁層中のクラック等の欠陥の発生を防止することができる。
【００１４】
第２の絶縁層の密度は、第１の絶縁層の密度よりも大きくてもよい。
【００１５】
半導体基板に、素子領域と、素子領域を取り囲む終端領域が形成されていてもよい。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極と、を有していてもよい。終端領域は、上記のトレンチを有していてもよい。
【００１６】
この構成によると、素子領域と終端領域とを備える半導体装置を得ることができる。
【００１７】
本明細書には、半導体装置の製造方法が開示される。半導体装置の製造方法は、トレンチを有する半導体基板のトレンチの内部に、化学気相成長法を用いて絶縁層を形成する工程と、トレンチの内部に、ポリシリコン層を形成する工程と、絶縁層とポリシリコン層とが形成された後に、半導体基板を熱処理することによって、ポリシリコン層を酸化させる工程と、を含む。
【００１８】
化学気相成長法（以下では「ＣＶＤ」と呼ぶ）を用いて形成された絶縁層内には、不純物が含まれる場合がある。この場合、熱処理によって、絶縁層内から不純物が離脱することによって、絶縁層は、収縮をしようとする。一方、ポリシリコン層は、熱処理によって酸化され、膨張しようとする。この結果、絶縁層内に発生する絶縁層を収縮させる方向の応力と、ポリシリコン層が酸化された熱酸化膜層を膨張させる方向の応力と、が互いに抑制される。これにより、絶縁層から半導体基板に負荷される力を低減し得る、この結果、半導体基板に発生する応力を抑制することができるとともに、絶縁層中のクラック等の欠陥の発生を防止することができる。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の平面図。
【図２】半導体装置のＩＩ−ＩＩ断面図。
【図３】半導体装置の製造方法を模式的に示す断面図（１）。
【図４】半導体装置の製造方法を模式的に示す断面図（２）。
【図５】半導体装置の製造方法を模式的に示す断面図（３）。
【図６】半導体装置の製造方法を模式的に示す断面図（４）。
【発明を実施するための形態】
【００２０】
（半導体装置１００の構造）
図１に示すように、本実施例の半導体装置１００は、半導体基板１０中に、電流が流れる素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置１００は、パワーＭＯＳＦＥＴである。また、本実施例では、半導体基板１０はＳｉＣにより構成されている。
【００２１】
図１に示すように、素子領域１１０には、複数本のゲートトレンチ２０が平行に形成されている。終端領域１２０には、素子領域１１０の外側を囲む複数本の終端トレンチ３０が形成されている。各終端トレンチ３０は、素子領域１１０の外側を一巡している。なお、図１では、理解の容易のために、半導体基板１０の上面に形成されている各種絶縁層、電極、配線等の図示を省略している。
【００２２】
図２を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図２に示すように、素子領域１１０の半導体基板１０の中には、ｎ型のドリフト領域１２が形成されている。半導体基板１０の表面に臨む範囲には、ｎ＋型のソース領域１１が形成されている。また、ソース領域１１の下方であって、ドリフト領域１２の上方には、ｐ型のボディ領域１３が形成されている。半導体基板１０の裏面に臨む範囲には、ｎ＋型のドレイン領域１４が形成されている。ソース領域１１の上面は、ソース電極１５に対してオーミック接続している。ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
【００２３】
また、上記の通り、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の下端部付近の内側には、第１の絶縁層３２ａが形成されている。第１の絶縁層３２ａの上方には、第２の絶縁層３４ａが形成されている。第２の絶縁層３４ａの上面、及び、第２の絶縁層３４ａより上側のゲートトレンチ２０の側面には、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２４が形成されている。ゲート電極２４の上面には、層間絶縁膜４０が形成されている。層間絶縁膜４０により、ゲート電極２４は、ソース電極１５から電気的に絶縁されている。
【００２４】
終端領域１２０の半導体基板１０の中にも、ｎ型のドリフト領域１２、及び、ｎ＋型のドレイン領域１４が形成されている。終端領域１２０内のドリフト領域１２及びドレイン領域１４は、素子領域１１０内のドリフト領域１２及びドレイン領域１４と連続している。終端領域１２０でも、ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
【００２５】
終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０が形成されている。終端トレンチ３０は、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。終端トレンチ３０の下端部には、ｐ型のフローティング領域３６が形成されている。終端トレンチ３０の内側には、第１の絶縁層３２ｂが形成されている。第１の絶縁層３２ｂは、各終端トレンチ３０間の隔壁３１の上面部分にも形成されている。第１の絶縁層３２ｂの内側には、第２の絶縁層３４ｂが形成されている。第２の絶縁層３４ｂは、終端トレンチ３０内に充填されている。また、第２の絶縁層３４ｂは、半導体基板１０の上面にも積層されている。
【００２６】
（製造方法）
次いで、本実施例の半導体装置１００の製造方法を説明する。まず、図３に示すように、半導体基板１０に、ドリフト領域１２、ソース領域１１、ボディ領域１３、ゲートトレンチ２０、終端トレンチ３０及びフローティング領域２６、３６を形成する。ドリフト領域１２は、半導体基板１０が素材として有する領域である。ソース領域１１は、半導体基板１０にｎ型不純物を注入することによって形成する。ボディ領域１３は、半導体基板１０にｐ型不純物を注入することによって形成する。ゲートトレンチ２０と終端トレンチ３０は、異方性エッチングにより形成する。フローティング領域２６、３６は、各トレンチの底面にｐ型不純物を注入することによって形成する。
【００２７】
次いで、図４に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面（即ち、各終端トレンチ３０間の隔壁３１の上面）に、第１の絶縁層３２を形成する。この工程では、第１の絶縁層３２は、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面を覆う程度の厚さに形成される。第１の絶縁層３２は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするＣＶＤを行うことによって形成される。
【００２８】
次いで、図５に示すように、形成された第１の絶縁層３２の上面に、ポリシリコン層３４ｃを形成する。この工程では、ポリシリコン層３４ｃは、各ゲートトレンチ２０及び各終端トレンチ３０の内部と、半導体基板１０の上面に積層される。ポリシリコン層３４ｃは、シラン（ＳｉＯ４）ガスを熱分解する処理を含むＣＶＤを行うことによって形成される。この工程では、終端トレンチ３０の中央部において、ポリシリコン層３４ｃに、終端トレンチ３０の深さ方向に伸びる隙間３４ｄが形成されるように、ポリシリコン層３４ｃが形成される。例えば、終端トレンチ３０内に形成されるポリシリコン層３４ｃの厚さＴｐは、終端トレンチ３０の幅をＷｔとし、第１の絶縁層３２の厚さＴｉとすると、Ｔｐ＝１／２×（Ｗｔ−２Ｔｉ）／２．２であってもよい。隙間３４ｄは、終端トレンチ３０の上端を越えて、ポリシリコン層３４ｃの上面まで伸びている。なお、同様の隙間は、ゲートトレンチ２０内のポリシリコン層３４ｃにも形成されている。
【００２９】
次いで、図６に示すように、半導体基板１０に対して熱処理を行う。これにより、ＣＶＤによって形成された第１の絶縁層３２が緻密化し、安定化する。熱処理によって、第１の絶縁層３２が緻密化することによって、第１の絶縁層３２の体積が減少する。この結果、第１の絶縁層３２内には、第１の絶縁層３２が収縮される方向の応力が発生する。
【００３０】
また、熱処理によって、ポリシリコン層３４ｃは、酸化され、第２の絶縁層３４が形成される。ポリシリコン層３４ｃには、隙間３４ｄが形成されている。このため、熱処理において、酸化種（例えば酸素、水）が、各トレンチの底付近に形成されているポリシリコン層３４ｃにまで到達することができる。この結果、熱処理において、各トレンチ内のポリシリコン層３４ｃを適切に酸化することができる。なお、熱処理では、半導体基板１０を構成するＳｉＣは、ポリシリコン層３４ｃと比較して、熱処理による酸化速度が非常に遅い。このため、半導体基板１０は、熱処理による酸化の影響をほとんど受けない。
【００３１】
ポリシリコン層３４ｃの酸化によって第２の絶縁層３４が形成される際に、第２の絶縁層３４は膨張する（すなわち、第２の絶縁層３４の体積は、酸化前のポリシリコン層３４ｃよりも大きくなる）。このため、第２の絶縁層３４が膨張される方向の応力が発生する。この結果、酸化後の第２の絶縁層３４では、隙間３４ｄが閉塞されている。さらに、熱処理によって、隙間３４ｄの両側に形成されているポリシリコン層３４ｃは、互いに接触して結合される。
【００３２】
熱処理において、第１の絶縁層３２が収縮し、第２の絶縁層３４が膨張する。この結果、第１の絶縁層３２と第２の絶縁層３４とで応力が相殺される。これによって、各トレンチ内で生じる応力が低減される。すなわち、半導体基板１０が絶縁層３２，３４から受ける力を低減することができ、半導体基板１０内に発生する応力を抑制することができるとともに、絶縁層３２，３４中のクラック等の欠陥の発生を防止することができる。
【００３３】
さらに、半導体装置１００の耐圧性能を高めるために、隣り合う終端トレンチ３０の間隔が狭くなっている場合であっても、終端トレンチ３０周辺の半導体基板１０に、応力が集中することを抑制することができる。
【００３４】
次いで、図２に示すように、エッチバックによって、ゲートトレンチ２０内の第１の絶縁層３２及び第２の絶縁層３４の一部を除去する。ゲートトレンチ２０の底面近傍には、第１の絶縁層３２及び第２の絶縁層３４を残存させる。次に、ＣＶＤ等によってゲート絶縁膜２２を形成する。次に、ゲートトレンチ２０内にゲート電極２４を形成する。その後、その他の必要な構造（拡散層、電極、絶縁層等）を形成することで、図１の半導体装置１００が完成する。
【００３５】
仮に、第１の絶縁層３２のみで、各トレンチ内が充填されると、熱処理において、第１の絶縁層３２が収縮することによって、第１の絶縁層３２にクラック等の欠陥が発生する可能性がある。本実施例の半導体装置１００では、第１の絶縁層３２とポリシリコン層３４ｃとを形成した後に、熱処理が実行され、第１の絶縁層３２と第２の絶縁層３４とが形成される。この構成によれば、ポリシリコン層３４ｃが酸化して第２の絶縁層３４に変化する際に膨張するため、各トレンチ内にクラック等の欠陥が発生することを防止することができる。
【００３６】
また、熱処理によって、隙間３４ｄの両側に形成されているポリシリコン層３４ｃは、互いに接触して強固に結合された第２の絶縁層３４が形成される。このため、第１の絶縁層３２の収縮によって、第２の絶縁層３４にクラック等の欠陥が発生することを防止することができる。
【００３７】
本実施例の半導体装置１００では、第１の絶縁層３２ａ、３２ｂと比較して、第２の絶縁層３４ａ、３４ｂは、緻密に形成されている。この結果、第１の絶縁層３２ａ、３２ｂの密度は、第２の絶縁層３４ａ、３４ｂの密度よりも大きい。例えば、透過型電子顕微鏡（いわゆるＴＥＭ）によって、第１の絶縁層３２ａ、３２ｂと、第２の絶縁層３４ａ、３４ｂと、を観察することにより明らかである。
【００３８】
また、第１の絶縁層３２ａ、３２ｂでは、単位体積当りのＳｉが、第２の絶縁層３４ａ、３４ｂと比較して少ない。このため、第１の絶縁層３２ａ、３２ｂの屈折率は、第２の絶縁層３４ａ、３４ｂの屈折率よりも小さい。
【００３９】
本実施例の半導体装置１０の製造方法では、第１の絶縁層３２を形成した後に、第１の絶縁層３２上に、ポリシリコン層３４ｃを形成する。この構成によれば、ポリシリコン層３４ｃを形成した後に、ポリシリコン層３４ｃ上に、第１の絶縁層３２を形成する場合と比較して、熱処理において、ポリシリコン層３４ｃを適切に酸化することができる。また、熱処理時のポリシリコン層３４ｃの膨張によって、第１の絶縁層３２に欠陥が生じる事態を回避することができる。
【００４０】
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
【００４１】
（変形例１）上記の実施例では、半導体基板１０はＳｉＣによって形成されている。これに限られず、半導体基板１０はＳｉによって形成されていてもよい。
【００４２】
（変形例２）上記の実施例では、半導体装置１００、２００は、パワーＭＯＳＦＥＴであるが、半導体装置１００、２００は、トレンチゲート型の半導体装置であれば、任意の半導体装置とすることができる。例えば、半導体装置１００、２００は、ＩＧＢＴであってもよい。
【００４３】
（変形例３）上記の実施例では、半導体基板１０に、第１の絶縁層３２を形成した後に、ポリシリコン層３４ｃを形成する。しかしながら、半導体基板１０に、ポリシリコン層３４ｃを形成した後に、第１の絶縁層３２を形成してもよい。
【００４４】
（変形例４）上記の実施例では、ポリシリコン層３４ｃは、シラン（ＳｉＯ４）ガスを熱分解するＣＶＤを行うことによって形成される。しかしながら、スパッタリング等の物理気相堆積（Physical Vapor Deposition）を行うことによって、ポリシリコン層３４ｃを形成してもよい。
【００４５】
（変形例５）上記の実施例では、ゲートトレンチ２０内に第１の絶縁膜３２ａ及び第２の絶縁膜３４ａが形成される。しかしながら、ゲートトレンチ２０内には、第１の絶縁膜３２ａが形成されており、第２の絶縁膜３４ａが形成されていなくてもよい。上述したように、ゲートトレンチ２０内の絶縁層の一部はエッチングによって除去される。この結果、半導体基板１０がゲートトレンチ２０内の絶縁層から受ける力は、終端トレンチ３０内の絶縁層から受ける力よりも小さい。このため、本変形例の構成であっても、半導体基板１０がゲートトレンチ２０内の絶縁層から受ける力は、本実施例と比較して大きく増加しない。
【００４６】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４７】
１０：半導体基板
２０：ゲートトレンチ
２２：ゲート絶縁膜
３０：終端トレンチ
３１：隔壁
３２、３２ａ、３２ｂ：第１の絶縁層
３４、３４ａ、３４ｂ：第２の絶縁層
３４ｃ：ポリシリコン層
３４ｄ：隙間
１００：半導体装置
１１０：素子領域
１２０：終端領域
【図１】
2015153783.tif 000003
【図２】
2015153783.tif 000004
【図３】
2015153783.tif 000005
【図４】
2015153783.tif 000006
【図５】
2015153783.tif 000007
【図６】
2015153783.tif 000008