(57)【要約】【課題】信頼性が向上した半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１のソース端子、第１のドレイン端子、第１のゲート端子を有する第１のノーマリーオフトランジスタと、第１のドレイン端子に接続された第２のソース端子、第２のドレイン端子、第１のソース端子に接続された第２のゲート端子を有するノーマリーオントランジスタと、第１のゲート端子と第２のドレイン端子との間に設けられ、ノーマリーオントランジスタのブレークダウン電圧よりも低いブレークダウン電圧を有する保護素子と、第２のドレイン端子に接続された第１のアノードと、保護素子に接続された第１のカソードを有する第１のダイオードと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のソース端子、第１のドレイン端子、第１のゲート端子を有する第１のノーマリーオフトランジスタと、
前記第１のドレイン端子に接続された第２のソース端子、第２のドレイン端子、前記第１のソース端子に接続された第２のゲート端子を有するノーマリーオントランジスタと、
前記第１のゲート端子と前記第２のドレイン端子との間に設けられ、前記ノーマリーオントランジスタのブレークダウン電圧よりも低いブレークダウン電圧を有する保護素子と、
前記第２のドレイン端子に接続された第１のアノードと、前記保護素子に接続された第１のカソードを有する第１のダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
前記保護素子は、前記第１のゲート端子に接続される第２のアノードと、前記第１のカソードに接続される第２のカソードを有する第２のダイオードであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のダイオードはツェナーダイオードであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記保護素子は、前記第１のゲート端子に接続される第３のソース端子と、前記第１のカソードに接続された第３のドレイン端子と、第３のゲート端子を有する第２のノーマリーオフトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１のダイオードのブレークダウン電圧は、前記ノーマリーオントランジスタのブレークダウン電圧よりも高いことを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第１のダイオードはツェナーダイオードであることを特徴とする請求項１ないし請求項５記載の半導体装置。
【請求項７】
前記第１のソース端子に接続される第３のアノードと、前記第１のドレイン端子に接続される第３のカソードを有するツェナーダイオードを、さらに備えることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
一端が前記保護素子および前記第１のゲート端子に接続された第１の抵抗素子を、さらに備えることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記ノーマリーオントランジスタは、ＧａＮ系半導体のＨＥＭＴであることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記ノーマリーオントランジスタは、ＳｉＣ半導体のＪＦＥＴであることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１１】
出力部と入力部を有し、前記出力部が前記第１の抵抗素子に接続されたゲートドライバ回路を、さらに備え、
前記第１のゲート端子および前記保護素子と、前記入力部が接続されたことを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記入力部、前記第１のゲート端子、および、前記保護素子に一端が接続され、前記第１の抵抗素子よりも抵抗が高い第２の抵抗素子を、さらに備えることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１のゲート端子、前記保護素子、および、前記入力部と接続される第４のアノードを有するＰＮダイオードを、さらに備えることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第１のゲート端子、前記保護素子、および、前記入力部と接続される第５のカソードを有するツェナーダイオードを、さらに備えることを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記第１のゲート端子および前記保護素子と、前記入力部との間に設けられる第３の抵抗素子を、さらに備えることを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記保護素子と前記第１のゲート端子との間に設けられる第４の抵抗素子を、さらに備えることを特徴とする請求項１１または請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体のデバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
【０００３】
ＧａＮ系半導体のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
【０００４】
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系半導体のトランジスタとノーマリーオフのＳｉのトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
【０００５】
ＧａＮ系半導体のトランジスタは、アバランシェ耐量が小さく、サージ電圧による破壊が懸念される。カスコード接続を用いた回路構成においても、サージ電圧に対する耐性が低いことによる信頼性の劣化が問題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３２４８３９号公報
【特許文献２】特開２０１２−１９９５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、信頼性が向上した半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１のソース端子、第１のドレイン端子、第１のゲート端子を有する第１のノーマリーオフトランジスタと、第１のドレイン端子に接続された第２のソース端子、第２のドレイン端子、第１のソース端子に接続された第２のゲート端子を有するノーマリーオントランジスタと、第１のゲート端子と第２のドレイン端子との間に設けられ、ノーマリーオントランジスタのブレークダウン電圧よりも低いブレークダウン電圧を有する保護素子と、第２のドレイン端子に接続された第１のアノードと、保護素子に接続された第１のカソードを有する第１のダイオードと、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の回路図。
【図２】比較形態の半導体装置の回路図。
【図３】第１の実施形態の半導体装置の効果の説明図。
【図４】比較形態の半導体装置の寄生容量を示す回路図。
【図５】第１の実施形態の半導体装置の効果の説明図。
【図６】第１の実施形態の半導体装置の効果の説明図。
【図７】第２の実施形態の半導体装置の回路図。
【図８】第２の実施形態の半導体装置の効果の説明図。
【図９】第３の実施形態の半導体装置の回路図。
【図１０】第４の実施形態の半導体装置の回路図である。
【図１１】第５の実施形態の半導体装置の回路図である。
【図１２】第６の実施形態の半導体装置の回路図である。
【図１３】第６の実施形態の変形例１の半導体装置の回路図である。
【図１４】第６の実施形態の変形例２の半導体装置の回路図である。
【図１５】第７の実施形態の半導体装置の回路図である。
【図１６】第８の実施形態の半導体装置の回路図である。
【図１７】第９の実施形態の半導体装置の回路図である。
【図１８】第９の実施形態の変形例１の半導体装置の回路図である。
【図１９】第９の実施形態の変形例２の半導体装置の回路図である。
【図２０】第１０の実施形態の半導体装置の回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１１】
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、または、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
【００１２】
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、および、それらの中間組成を備える半導体の総称である。
【００１３】
（第１の実施形態）
本実施形態の半導体装置は、第１のソース端子、第１のドレイン端子、第１のゲート端子を有する第１のノーマリーオフトランジスタと、第１のドレイン端子に接続された第２のソース端子、第２のドレイン端子、第１のソース端子に接続された第２のゲート端子を有するノーマリーオントランジスタと、第１のゲート端子と第２のドレイン端子との間に設けられ、ノーマリーオントランジスタのブレークダウン電圧よりも低いブレークダウン電圧を有する保護素子と、第２のドレイン端子に接続された第１のアノードと、保護素子に接続された第１のカソードを有する第１のダイオードと、を備える。
【００１４】
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
【００１５】
本実施形態の半導体装置は、ノーマリーオフトランジスタ（第１のノーマリーオフトランジスタ）１０と、ノーマリーオントランジスタ２０が直列接続されてパワーモジュールを構成する。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系半導体のＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。
【００１６】
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、ブレークダウン電圧が低い。ノーマリーオフトランジスタ１０のブレークダウン電圧は、例えば、１０〜３０Ｖである。また、ノーマリーオントランジスタ２０のブレークダウン電圧は、例えば、１００〜１２００Ｖである。
【００１７】
半導体装置は、ソース電極端子１００と、ドレイン電極端子２００と、ゲート電極端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース電極端子１００に接続される第１のソース端子１１と、第１のドレイン端子１２、ゲート電極端子３００に接続される第１のゲート端子１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン端子１２に接続される第２のソース端子２１、ドレイン電極端子２００に接続される第２のドレイン端子２２、第１のソース端子１１に接続される第２のゲート端子２３を有する。
【００１８】
半導体装置は、さらに、ツェナーダイオード（保護素子：第２のダイオード）３０、ＰＮダイオード（第１のダイオード）４０、第１の抵抗素子５０を備える。
【００１９】
ツェナーダイオード（第２のダイオード）３０は、アノード（第２のアノード）３１とカソード（第２のカソード）３２を備える。また、ＰＮダイオード（第１のダイオード）４０は、アノード（第１のアノード）４１とカソード（第１のカソード）４２を備える。
【００２０】
第１の抵抗素子５０の一端はゲート電極端子３００に接続される。抵抗素子５０の他端は、ツェナーダイオード３０のアノード３１およびノーマリーオフトランジスタ１０の第１のゲート端子１３に接続される。
【００２１】
ツェナーダイオード３０のアノード３１は、ノーマリーオフトランジスタ１０の第１のゲート端子１３と第１の抵抗素子５０に接続される。ツェナーダイオード３０のカソード３２は、ＰＮダイオード４０のカソード４２に接続される。すなわち、ツェナーダイオード３０は、第１のゲート端子１３およびゲート電極端子３００から第２のドレイン端子２２に向かう方向が順方向になるよう接続される。
【００２２】
ＰＮダイオード４０の第１のアノード４１は、ノーマリーオントランジスタ２０の第２のドレイン端子２２に接続される。すなわち、ＰＮダイオード４０は、第２のドレイン端子２２から第１のゲート端子１３およびゲート電極端子３００に向かう方向が順方向になるよう接続される。
【００２３】
ツェナーダイオード３０のツェナー電圧（ブレークダウン電圧）は、ノーマリーオントランジスタ２０のブレークダウン電圧よりも低い。ツェナーダイオード３０は、ノーマリーオントランジスタ２０のブレークダウン電圧よりも低い電圧で逆方向に導通し、第２のドレイン端子２２から第１のゲート端子１３に電流を流す機能を備える。
【００２４】
本実施形態の半導体装置は、上記構成により、等価的に、ソース電極端子１００と、ドレイン電極端子２００と、ゲート電極端子３００を備えるノーマリーオフトランジスタとして機能する。そして、ツェナーダイオード（保護素子：第２のダイオード）３０、ＰＮダイオード（第１のダイオード）４０、第１の抵抗素子５０が、半導体装置にサージ電圧が生じた場合に、半導体装置の破壊を抑制する保護回路として機能する。
【００２５】
まず、本実施形態の半導体装置の通常動作について説明する。
【００２６】
まず、オン状態においては、ソース電極端子１００には０Ｖ、ドレイン電極端子２００には正の電圧、例えば、オン抵抗とドレイン電流の積が印加される。そして、ゲート電極端子３００には正の電圧、例えば、１０Ｖが印加される。
【００２７】
この時、ノーマリーオフトランジスタ１０の第１のゲート端子１３には、正の電圧が印加される。このため、ノーマリーオフトランジスタ１０はオン状態になる。
【００２８】
一方、ノーマリーオントランジスタ２０の第２のゲート端子２３は、ソース電極端子１００にクランプされている。したがって、第２のゲート端子２３は０Ｖとなる。第２のソース端子２１は、ノーマリーオフトランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。このため、ノーマリーオントランジスタ２０もオン状態になる。よって、ソース電極端子１００とドレイン電極端子２００間の主回路に、オン電流が流れることになる。
【００２９】
次に、半導体装置がオン状態からオフ状態となる場合を考える。この場合、ソース電極端子１００とドレイン電極端子２００の印加電圧は変化せず、ゲート電極端子３００の印加電圧が正の電圧から０Ｖ、例えば、１０Ｖから０Ｖに降下する。
【００３０】
まず、ノーマリーオフトランジスタ１０の第１のゲート端子１３には、０Ｖが印加される。このため、ノーマリーオフトランジスタ１０はオフ状態になる。その後、第２のソース端子２１の電圧が上昇し続け、０Ｖにクランプされている第２のゲート端子２３と第２のソース端子２１間の電位差が閾値（負の値）に達した時にノーマリーオントランジスタ２０がオフ状態になる。よって、ソース電極端子１００とドレイン電極端子２００間の電流が遮断される。
【００３１】
このように、本実施形態の半導体装置は、等価的に、ソース電極端子１００、ドレイン電極端子２００およびゲート電極端子３００を備えるノーマリーオフトランジスタとして機能する。  
【００３２】
次に、サージ電圧が生じた場合の本実施形態の半導体装置の保護回路の動作について説明する。また、本実施形態の半導体装置の作用および効果についても説明する。
【００３３】
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、上記保護回路を備えない点で、本実施形態の半導体装置と異なっている。
【００３４】
例えば、比較形態の半導体装置のゲート電極端子３００に０Ｖが印加され、ノーマリーオフトランジスタ１０がオフ状態にあり、ソース電極端子１００とドレイン電極端子２００間の主回路がオフ状態であるとする。この状態で、例えば、トランジスタのドレイン電極端子２００に接続されるモータ等の誘導性負荷が駆動している場合、ドレイン電極端子２００に瞬間的に定常状態を超えるサージ電圧が発生する場合がある。
【００３５】
ここで、ドレイン電極端子２００に印加されるサージ電圧が、ノーマリーオントランジスタ２０のブレークダウン電圧を超えると、ノーマリーオントランジスタ２０のブレークダウンが生ずる。サージ耐量の低いＧａＮ系半導体のノーマリーオントランジスタ２０は、ブレークダウンが生ずることにより、素子が破壊されるおそれがある。
【００３６】
図１に示す本実施形態の半導体装置は、ツェナーダイオード３０、ＰＮダイオード４０、第１の抵抗素子５０で構成される保護回路を備える。本実施形態では、ノーマリーオフトランジスタ１０がオフ状態の時に、ドレイン電極端子２００にサージ電圧が印加された場合、第２のドレイン端子２２の電位がノーマリーオントランジスタ２０のブレークダウン電圧を超える前に、電流がＰＮダイオード４０と、ツェナーダイオード３０を経由して、ノーマリーオフトランジスタ１０の第１のゲート端子１３へ電流が流れる。これは、ツェナーダイオード３０のツェナー電圧（ブレークダウン電圧）が、ノーマリーオントランジスタ２０のブレークダウン電圧よりも低くなるよう設定されているためである。
【００３７】
ノーマリーオフトランジスタ１０の第１のゲート端子１３へ電流が流れ込むと、ノーマリーオフトランジスタ１０のゲート電圧が上昇する。このため、ノーマリーオフトランジスタ１０がオン状態になり、ノーマリーオントランジスタ２０の第２のソース端子２１の電圧が低下し、ノーマリーオントランジスタ２０がオン状態となる。
【００３８】
したがって、ノーマリーオントランジスタ２０がブレークダウンする前に、サージ電圧のエネルギーを主回路の導通で吸収できる。よって、サージ電圧が生じた際に、ノーマリーオントランジスタ２０がブレークダウンすることを防止し、ノーマリーオントランジスタ２０が破壊することを抑制する。
【００３９】
図３は、本実施形態の半導体装置の効果を説明する図である。図１の回路構成において、ドレイン電極端子２００にサージ電圧を模したパルス電圧を印加した場合の、シミュレーション結果である。図中Ｖｐｕｌｓｅがドレイン電極端子２００に印加したパルス電圧、図中Ｖｄ２がノーマリーオントランジスタ２０の第２のドレイン端子２２の電圧である。
【００４０】
図３に示すように、パルス電圧Ｖｐｕｌｓｅよりも第２のドレイン端子２２の電圧Ｖｄ２が低下しており、本実施形態の効果が確認された。
【００４１】
なお、本実施形態の保護回路において、第１の抵抗素子５０は、ノーマリーオントランジスタ２０の第２のドレイン端子２２からゲート電極端子３００側へ電流が流れた際に、ゲート電極端子３００に過度に電流が流れ込むことを抑制する。ゲート電極端子３００に過度に電流が流れ込むと、ノーマリーオフトランジスタ１０のゲート電圧が十分に上昇しないおそれがある。
【００４２】
図４は、比較形態の半導体装置の寄生容量を示す回路図である。図４は、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０が、カスコード接続される回路の寄生容量を示している。
【００４３】
カスコード接続固有の問題として、ノーマリーオフトランジスタ１０のドレインに過電圧が生ずることにより、ノーマリーオフトランジスタ１０が破壊する問題がある。図４に示すように、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０がカスコード接続される回路では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量が、Ｃ１〜Ｃ６のように分布している。
【００４４】
寄生容量Ｃ１〜Ｃ６が組み合わさることにより、主回路がオフ状態の時に、ドレイン電極端子３００の電圧に対応する過電圧が、静電誘導により、ノーマリーオフトランジスタ１０のドレインに生じる。ノーマリーオフトランジスタ１０の耐圧は、ノーマリーオントランジスタ２０の耐圧よりも小さいため、過電圧によりノーマリーオフトランジスタ１０が破壊するおそれがある。
【００４５】
また、ＧａＮ系半導体のトランジスタ固有の問題として、電流コラプスと称されるオン抵抗の増加現象がある。電流コラプスは、ドレイン電圧やゲート電圧が過大に印加されることによって生ずる。
【００４６】
ノーマリーオフトランジスタ１０のドレインに過電圧が生ずると、ノーマリーオントランジスタ２０のソースとゲート間に高い電圧が印加される。したがって、電流コラプスが生ずるおそれがある。
【００４７】
ドレイン電極端子２００にサージ電圧が印加された場合、通常動作時に想定されるよりも、さらに高い過電圧が、ノーマリーオフトランジスタ１０のドレインに生じる。本実施形態の半導体装置は、保護回路を設けることにより、ノーマリーオフトランジスタ１０のドレインに生じる過電圧も抑制することができる。
【００４８】
図５は、本実施形態の半導体装置の効果を説明する図である。本実施形態の回路構成および比較形態の回路構成において、ドレイン電極端子２００にサージ電圧を模したパルス電圧を印加した場合の、シミュレーション結果である。図中Ｖｍ１が、比較形態（図２）の場合のノーマリーオフトランジスタ１０のドレイン電圧、図中Ｖｍ２が、本実施形態（図１）の場合のノーマリーオフトランジスタ１０のドレイン電圧である。
【００４９】
図５に示すように、本実施形態では、比較形態に比べ、ノーマリーオフトランジスタ１０のドレインに生じる過電圧が抑制されることが確認された。
【００５０】
ＰＮダイオード４０は、ゲート電極端子３００にオン電圧が印加される通常動作の場合に、逆バイアスとなるよう接続されている。ＰＮダイオード（第１のダイオード）４０のブレークダウン電圧は、主回路がオン状態の時にゲート電極端子３００に印加される最大電圧よりも高い。
【００５１】
主回路がオン状態の時、ドレイン電極端子２００の電圧は低下している。ＰＮダイオード４０を設けることで、主回路がオン状態の時に、ゲート電極端子３００とドレイン電極端子２００との間に流れる電流を低減し、消費電力の増大を抑制している。
【００５２】
また、ＰＮダイオード（第１のダイオード）４０のブレークダウン電圧が、ノーマリーオントランジスタ２０のブレークダウン電圧よりも高いことが望ましい。
【００５３】
本実施形態の半導体装置の通常動作時に、ドレイン電極端子２００に電圧が印加されると、ツェナーダイオード３０とＰＮダイオード４０との間に電荷が蓄積される。その後、主回路がオン状態になり、ドレイン電極端子２００の電位が、例えば、０Ｖ近傍まで低下すると、ドレイン電極端子２００に印加されていた電圧とほぼ等しい電圧が逆バイアスとしてＰＮダイオード４０に、印加される。
【００５４】
図６は、本実施形態の半導体装置の効果を説明する図である。図１の回路構成において、ドレイン電極端子２００に通常動作時のドレイン電極端子電圧を模したパルス電圧を印加した場合の、シミュレーション結果である。
【００５５】
図中Ｖｐｕｌｓｅがドレイン電極端子２００に印加したパルス電圧、図中Ｖａ２がＰＮダイオード４０のカソード４２の電圧である。言い換えれば、ツェナーダイオード３０とＰＮダイオード４０との間の電圧である。図６に示すように、パルス電圧Ｖｐｕｌｓｅが消失しても、カソード４２に電圧が残留することがわかる。
【００５６】
仮に、ＰＮダイオード４０のブレークダウン電圧が、ノーマリーオントランジスタ２０のブレークダウン電圧以下であった場合、残留する電圧によって、ＰＮダイオード４０が破壊するおそれがある。したがって、半導体装置全体の耐圧が、ＰＮダイオード４０の耐圧で制限されるおそれがある。ＰＮダイオード（第１のダイオード）４０のブレークダウン電圧を、ノーマリーオントランジスタ２０のブレークダウン電圧よりも高くすることで、半導体装置全体の耐圧は、確実に設計通りノーマリーオントランジスタ２０の耐圧で規定されることになる。
【００５７】
本実施形態では、保護素子となる第２のダイオードとして、ツェナーダイオードを適用する場合を例に説明した。ツェナーダイオードは、ブレークダウン電圧がツェナー電圧として精度高く保証されており、ブレークダウン後の動作も保証されるため、保護素子として望ましい。
【００５８】
しかし、例えば、保護素子となる第２のダイオードとして、ＰＮダイオード、ＰＩＮダイオード、ショットキーバリアダイオード等、その他のダイオードを用いることも可能である。ツェナーダイオード以外のダイオードを用いる場合、アバランシェ動作保証されたダイオードであることが望ましい。
【００５９】
また、第２のドレイン端子２２と、保護素子との間に設けられる第１のダイオードとして、ＰＮダイオードを例に説明したが、第１のダイオードとして、ＰＩＮダイオード、ショットキーバリアダイオード等、その他のダイオードを用いることも可能である。
【００６０】
また、第１のダイオードや第２のダイオードを、複数直列接続する構成とすることも可能である。
【００６１】
以上、本実施形態によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。
【００６２】
（第２の実施形態）
本実施形態の半導体装置は、第１のダイオードがツェナーダイオードであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６３】
図７は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１のダイオードがツェナーダイオード６０である。ツェナーダイオード（第１のダイオード）６０は、アノード（第１のアノード）６１とカソード（第１のカソード）６２を備える。
【００６４】
ツェナーダイオード（第１のダイオード）６０のツェナー電圧は、主回路がオン状態の時にゲート電極端子３００に印加される最大電圧よりも高い。これにより、主回路がオン状態の時に、ゲート電極端子３００とドレイン電極端子２００との間に流れる電流を低減し、消費電力の増大を抑制する。
【００６５】
本実施形態の半導体装置の通常動作時に、ドレイン電極端子２００に電圧が印加されると、ツェナーダイオード３０とツェナーダイオード６０との間に電荷が蓄積されツェナーダイオード６０には逆バイアスが印加される。しかし、ツェナーダイオード６０のツェナー電圧以上の電圧は、ドレイン電極端子２００に逃がされ、ツェナーダイオード３０とツェナーダイオード６０との間の高電圧状態は緩和する。
【００６６】
図８は、本実施形態の半導体装置の効果を説明する図である。図７の回路構成において、ドレイン電極端子２００に通常動作時のドレイン電極端子電圧を模したパルス電圧を印加した場合の、シミュレーション結果である。
【００６７】
図中Ｖｐｕｌｓｅがドレイン電極端子２００に印加したパルス電圧、図中Ｖａ３がツェナーダイオード６０のカソード６２の電圧である。言い換えれば、ツェナーダイオード３０とツェナーダイオード６０との間の電圧である。図８に示すように、パルス電圧Ｖｐｕｌｓｅが消失すると、カソード６２の電圧もツェナー電圧まで低下することがわかる。
【００６８】
ツェナーダイオード６０のツェナー電圧は、必要以上に高くすることは要求されない。ツェナー電圧は、例えば、５Ｖ以上４０Ｖ以下である。したがって、低コストで保護回路が実現可能である。
【００６９】
以上、本実施形態によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。また、第１のダイオードにツェナーダイオードを適用することにより、低コストで保護回路が実現可能である。
【００７０】
（第３の実施形態）
本実施形態の半導体装置は、保護素子がノーマリーオフトランジスタであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００７１】
図９は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、保護素子がノーマリーオフトランジスタ（第２のノーマリーオフトランジスタ）７０である。
【００７２】
ノーマリーオフトランジスタ（保護素子：第２のノーマリーオフトランジスタ）７０は、第３のソース端子７１、第３のドレイン７２、第３のゲート端子７３を備える。第３のソース端子７１は、第１の抵抗素子５０の一端と、ノーマリーオフトランジスタ１０の第１のゲート１３に接続される。第３のドレイン７２は、ＰＮダイオード４０のカソード４２に接続される。第３のソース端子７１と第３のゲート端子７３は短絡される。
【００７３】
ノーマリーオフトランジスタ７０のブレークダウン電圧は、ノーマリーオントランジスタ２０のブレークダウン電圧よりも低い。ノーマリーオフトランジスタ７０は、ノーマリーオントランジスタ２０のブレークダウン電圧よりも低い電圧で逆方向に導通し、第２のドレイン端子２２から第１のゲート１３に電流を流す機能を備える。
【００７４】
ノーマリーオフトランジスタ７０は、例えば、Ｓｉ（シリコン）のＭＯＳＦＥＴである。ノーマリーオフトランジスタ７０は、ノーマリーオフトランジスタ１０やノーマリーオントランジスタ２０よりも電流定格が小さいトランジスタでかまわない。
【００７５】
ＳｉのＭＯＳＦＥＴは、種々の耐圧や電流容量が品種として多量に存在する。したがって、本実施形態によれば、回路設計の自由度が増す。
【００７６】
例えば、ＳｉのＭＯＳＦＥＴにはブレークダウン電圧が９００Ｖ以上のものが存在する。したがって、例えば、ノーマリーオントランジスタ２０のブレークダウン電圧が１ｋＶに対し、ノーマリーオフトランジスタ７０のブレークダウン電圧が９００Ｖのものを選択することも可能である。また、想定されるサージエネルギーに応じて、ノーマリーオフトランジスタ７０の容量を自由に選択することが可能である。
【００７７】
また、ノーマリーオフトランジスタ７０を、ブレークダウン電圧調整のため、複数直列接続する構成とすることも可能である。
【００７８】
以上、本実施形態によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。また、保護素子をノーマリーオフトランジスタとすることで、回路設計の自由度が向上する。
【００７９】
（第４の実施形態）
本実施形態の半導体装置は、ノーマリーオフトランジスタの第１のソース端子に接続される第３のアノードと、第１のドレイン端子に接続される第３のカソードを有するツェナーダイオードを、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００８０】
図１０は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ツェナーダイオード８０を備える。ツェナーダイオード８０は、アノード（第３のアノード）８１とカソード（第３のカソード）８２を有する。アノード（第３のアノード）８１はノーマリーオフトランジスタ１０の第１のソース端子１１に接続される。カソード（第３のカソード）８２は、ノーマリーオフトランジスタ１０の第１のドレイン端子１２に接続される。
【００８１】
ツェナーダイオード８０のツェナー電圧は、主回路をオフ状態にする観点からノーマリーオントランジスタ２０の閾値以上である。また、ツェナーダイオード８０のツェナー電圧は、ノーマリーオントランジスタ２０のソース−ゲート間耐圧以下であり、ノーマリーオフトランジスタ１０の耐圧以下である。
【００８２】
ノーマリーオフトランジスタ１０の第１のドレイン端子１２に過電圧が生じた場合、電荷をツェナーダイオード８０でソース電極端子１００側へ逃がすことが可能となる。したがって、ノーマリーオフトランジスタ１０の過電圧による破壊がさらに抑制される。
【００８３】
以上、本実施形態によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。また、ノーマリーオフトランジスタのドレインに過電圧が生じた場合、電荷を逃がすことが可能となり、さらに信頼性が向上する。
【００８４】
（第５の実施形態）
本実施形態の半導体装置は、出力部と入力部を有し、出力部が第１の抵抗素子に接続されたゲートドライバ回路を、さらに備え、第１のゲート端子および保護素子と、入力部が接続された以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００８５】
図１１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
【００８６】
本実施形態の半導体装置は、ゲートドライバ回路９０と、第２の抵抗素子１１０を備える。
【００８７】
ゲートドライバ回路９０は、入力部９１と出力部９２とを備える。ゲート信号入力部１２０にゲート電極端子３００が接続され、ゲート電極端子３００は、ゲートドライバ回路９０の入力部９１側に接続される。
【００８８】
ゲート電極端子３００とゲートドライバ回路９０の間には、第２の抵抗素子１１０が設けられる。第２の抵抗素子１１０の一端が、ゲート電極端子３００、他端がゲートドライバ回路９０の入力部９１に接続される。
【００８９】
第２の抵抗素子１１０は、リンギングを抑制する機能を備える、いわゆるダンピング素子である。第２の抵抗素子１１０は、第１の抵抗素子５０よりも抵抗が高い。
【００９０】
ゲートドライバ回路９０の出力部９２が第１の抵抗素子５０に接続される。また、第１のゲート端子１３および保護素子３０と、ゲートドライバ回路９０の入力部９１が、バイパス線１３０によって接続される。第２の抵抗素子１１０は、バイパス線１３０によって、第１のゲート端子１３および保護素子３０に接続される。
【００９１】
本実施形態の半導体装置は、上記構成により、等価的に、ソース電極端子１００と、ドレイン電極端子２００と、ゲート電極端子３００を備えるノーマリーオフトランジスタとして機能する。
【００９２】
なお、ゲート電極端子３００と第１の抵抗端子５０との間には、例えば、レベルシフト回路等、ゲートドライバ回路９０以外の回路が設けられてもかまわない。
【００９３】
上述のように、第１の抵抗素子５０は、ノーマリーオントランジスタ２０の第２のドレイン端子２２からゲート電極端子３００側へ電流が流れた際に、ゲート電極端子３００に過度に電流が流れ込むことを抑制する。もっとも、第１の抵抗素子５０の抵抗が高くなりすぎると、半導体装置のスイッチング損失が大きくなる。
【００９４】
本実施形態では、ゲートドライバ回路９０の前段、すなわち、入力部９１側に、バイバス線１３０によりサージ電圧が印加される。これにより、ゲート信号入力部１２０から印加されているゲート制御信号（オフ信号）を反転し、ゲートドライバ回路９０にオン信号を入力する。したがって、ノーマリーオフトランジスタ１０がオン状態となり、ノーマリーオントランジスタ２０が破壊することを抑制する。
【００９５】
ゲートドライバ回路９０の前段部分はインピーダンスが高いため、容易にゲート制御信号を反転させることができる。
【００９６】
本実施形態の構成によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。さらに、第１の抵抗素子５０の設計自由度があがり、スイッチング損失の抑制が実現される。
【００９７】
（第６の実施形態）
本実施形態の半導体装置は、第１のゲート端子、保護素子、および、ゲートドライバ回路の入力部と接続される第４のアノードを有するＰＮダイオードを、さらに備えること以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については記述を省略する。
【００９８】
図１２は、本実施形態の半導体装置の回路図である。
【００９９】
本実施形態の半導体装置は、放電端子４００を備える。放電端子４００は、第１のゲート端子１３、保護素子３０、および、ゲートドライバ回路９０の入力部９１に接続される。また、放電端子４００は、ＰＮダイオード（第４のダイオード）１４０を介して電源１５０に接続される。
【０１００】
ＰＮダイオード１４０は、アノード（第４のアノード）１４１とカソード（第４のカソード）１４２を備える。アノード１４１が放電端子４００に接続される。また、カソード１４２が、電源１５０に接続される。
【０１０１】
本実施形態によれば、ゲートドライバ回路９０の前段は、放電端子４００から電源へのの放電により、電源の電圧程度以上に電圧が上がることが抑制される。したがって、ゲート制御信号の反転に必要な電圧以上の電圧が、ゲートドライバ回路９０に印加されることを防止し、ゲートドライバ回路９０を保護する。したがって、第５の実施形態より、さらに信頼性の高い半導体装置が実現される。
【０１０２】
（変形例１）
第６の実施形態の変形例１の半導体装置は、第１のゲート端子、保護素子、および、ゲートドライバ回路の入力部と接続される第５のカソードを有するツェナーダイオードを、さらに備えること以外は、第６の実施形態と同様である。
【０１０３】
図１３は、本実施形態の変形例１の半導体装置の回路図である。
【０１０４】
本変形例の半導体装置は、放電端子４００を備える。放電端子４００は、第１のゲート端子１３、保護素子３０、および、ゲートドライバ回路９０の入力部９１に接続される。また、放電端子４００は、ＰＮダイオード（第４のダイオード）１４０と、ツェナーダイオード（第５のダイオード）１６０を介して電源１５０に接続される。
【０１０５】
ツェナーダイオード１６０は、アノード（第５のアノード）１６１とカソード（第５のカソード）１６２を備える。カソード１６２がＰＮダイオード１４０のカソード１４２に接続される。また、アノード１６１が、電源１５０に接続される。
【０１０６】
本変形例によれば、ゲートドライバ回路９０の前段は、放電端子４００からの放電により、ツェナー電圧＋電源電圧程度まで電圧が上がり、さらに高くなることは抑制される。したがって、第６の実施形態よりも、さらに高い電圧を制御性良くゲートドライバ回路９０の前段に印加することが可能となる。
【０１０７】
（変形例２）
第６の実施形態の変形例２の半導体装置は、ＰＮダイオードにかえて、放電端子４００と接続される第５のカソードを有するツェナーダイオードを備える、ツェナーダイオードがグラウンドに接続されること以外は、第６の実施形態と同様である。
【０１０８】
図１４は、本実施形態の変形例２の半導体装置の回路図である。
【０１０９】
本変形例の半導体装置は、放電端子４００を備える。放電端子４００は、第１のゲート端子１３、保護素子３０、および、ゲートドライバ回路９０の入力部９１に接続される。また、放電端子４００は、ツェナーダイオード（第５のダイオード）１６０を介してグラウンドに接続される。
【０１１０】
ツェナーダイオード１６０は、アノード（第５のアノード）１６１とカソード（第５のカソード）１６２を備える。カソード１６２が放電端子４００に接続される。また、アノード１６１が、グラウンドに接続される。
【０１１１】
本変形例によれば、ゲートドライバ回路９０の前段は、放電端子４００からの放電により、ツェナー電圧まで電圧が上がり、さらに高くなることは抑制される。したがって、ゲートドライバ回路９０の前段に印加する電圧をツェナー電圧で定められる所望の電圧に制御することができる。
【０１１２】
（第７の実施形態）
本実施形態の半導体装置は、第１のゲート端子および保護素子と、ゲートドライバ回路の入力部との間に設けられる第３の抵抗素子と、保護素子と第１のゲート端子との間に設けられる第４の抵抗素子とを、さらに備えること以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については記述を省略する。
【０１１３】
図１５は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１のゲート端子１３および保護素子３０と、ゲートドライバ回路９０の入力部９１との間に設けられる第３の抵抗素子１７０を備える。また、保護素子３０と第１のゲート端子１３との間に設けられる第４の抵抗素子１８０を備える。
【０１１４】
本実施形態の半導体装置によれば、第３の抵抗素子１７０と第４の抵抗素子１８０の抵抗値を調整することにより、サージ電圧（サージエネルギー）の配分や吸収量・吸収速度を調整することが可能である。したがって、第５の実施形態に比べ、より信頼性および特性の向上した半導体装置が実現できる。
【０１１５】
なお、第３の抵抗素子１７０、第４の抵抗素子１８０のいずれか一方のみを設ける構成とすることも可能である。
【０１１６】
（第８の実施形態）
本実施形態の半導体装置は、ゲートドライバ回路および第２の抵抗素子が、パワーモジュールの外に設けられること以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については記述を省略する。
【０１１７】
図１６は、本実施形態の半導体装置の回路図である。
【０１１８】
本実施形態の半導体装置は、バイバス電極端子５００、ゲートドライバ回路９０と、第２の抵抗素子１１０を備える。ソース電極端子１００、ドレイン電極端子２００、ゲート電極端子３００、バイパス端子５００が、ノーマリーオフトランジスタとして機能するパワーモジュールの電極端子である。
【０１１９】
ゲートドライバ回路９０は、パワーモジュール外に設けられ、入力部９１と出力部９２とを備える。入力部９１側にゲート信号入力部１２０が接続される。ゲート電極端子３００は、ゲートドライバ回路９０の出力部９１に接続される。
【０１２０】
ゲート信号入力部１２０とゲートドライバ回路９０の間には、第２の抵抗素子１１０が設けられる。第２の抵抗素子１１０の一端がゲート信号入力部１２０、他端がゲートドライバ回路９０の入力部９１に接続される。
【０１２１】
第２の抵抗素子１１０は、リンギングを抑制する機能を備える、いわゆるダンピング素子である。第２の抵抗素子１１０は、第１の抵抗素子５０よりも抵抗が高い。
【０１２２】
ゲートドライバ回路９０の出力部９２が第１の抵抗素子５０に接続される。また、第１のゲート端子１３および保護素子３０と、ゲートドライバ回路９０の入力部９１が、バイバス電極端子５００を介して、バイパス線１３０によって接続される。第２の抵抗素子１１０は、バイパス線１３０およびバイバス電極端子５００を介して、第１のゲート端子１３、および、保護素子３０に接続される。
【０１２３】
なお、ゲート信号入力部１２０と第１の抵抗端子５０との間には、例えば、レベルシフト回路等、ゲートドライバ回路９０以外の回路が設けられてもかまわない。
【０１２４】
本実施形態の構成によれば、第５の実施形態同様、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。さらに、第１の抵抗素子５０の設計自由度があがり、スイッチング損失の抑制が実現される。
【０１２５】
（第９の実施形態）
本実施形態の半導体装置は、第１のゲート端子、保護素子、および、ゲートドライバ回路の入力部と接続される第４のアノードを有するＰＮダイオードを、さらに備えること以外は、第８の実施形態と同様である。したがって、第８の実施形態と重複する内容については記述を省略する。
【０１２６】
図１７は、本実施形態の半導体装置の回路図である。
【０１２７】
本実施形態において、バイパス端子５００は、ＰＮダイオード（第４のダイオード）１４０を介して電源１５０に接続される。
【０１２８】
ＰＮダイオード１４０は、アノード（第４のアノード）１４１とカソード（第４のカソード）１４２を備える。アノード１４１が放電端子４００に接続される。また、カソード１４２が、電源１５０に接続される。
【０１２９】
本実施形態によれば、ゲートドライバ回路９０の前段は、バイパス端子５００から電源への放電により、電源の電圧程度以上に電圧が上がることが抑制される。したがって、ゲート制御信号の反転に必要な電圧以上の電圧が、ゲートドライバ回路９０に印加されることを防止し、ゲートドライバ回路９０を保護する。したがって、第５の実施形態より、さらに信頼性の高い半導体装置が実現される。
【０１３０】
（変形例１）
第９の実施形態の変形例１の半導体装置は、バイパス端子５００と接続される第５のカソードを有するツェナーダイオードを、さらに備えること以外は、第９の実施形態と同様である。
【０１３１】
図１８は、本実施形態の変形例１の半導体装置の回路図である。
【０１３２】
バイパス端子５００は、第１のゲート端子１３、保護素子３０、および、ゲートドライバ回路９０の入力部９１に接続される。また、バイパス端子５００は、ＰＮダイオード（第４のダイオード）１４０と、ツェナーダイオード（第５のダイオード）１６０を介して電源１５０に接続される。
【０１３３】
ツェナーダイオード１６０は、アノード（第５のアノード）１６１とカソード（第５のカソード）１６２を備える。カソード１６２がＰＮダイオード１４０のカソード１４２に接続される。また、アノード１６１が、電源１５０に接続される。
【０１３４】
本変形例によれば、ゲートドライバ回路９０の前段はバイパス端子５００からの放電により、ツェナー電圧＋電源電圧程度まで電圧が上がり、さらに高くなることは抑制される。したがって、第９の実施形態よりも、さらに高い電圧を制御性良くゲートドライバ回路９０の前段に印加することが可能となる。
【０１３５】
（変形例２）
第９の実施形態の変形例２の半導体装置は、ＰＮダイオードにかえて、バイパス端子５００と接続される第５のカソードを有するツェナーダイオードを備える、ツェナーダイオードがグラウンドに接続されること以外は、第９の実施形態と同様である。
【０１３６】
図１９は、本実施形態の変形例２の半導体装置の回路図である。
【０１３７】
本変形例の半導体装置は、バイパス端子５００を備える。バイパス端子５００は、第１のゲート端子１３、保護素子３０、および、ゲートドライバ回路９０の入力部９１に接続される。また、バイパス端子５００は、ツェナーダイオード（第５のダイオード）１６０を介してグラウンドに接続される。
【０１３８】
ツェナーダイオード１６０は、アノード（第５のアノード）１６１とカソード（第５のカソード）１６２を備える。カソード１６２がバイパス端子５００に接続される。また、アノード１６１が、グラウンドに接続される。
【０１３９】
本変形例によれば、ゲートドライバ回路９０の前段は、バイパス端子５００からの放電により、ツェナー電圧まで電圧が上がり、さらに高くなることは抑制される。したがって、ゲートドライバ回路９０の前段に印加する電圧を、ツェナー電圧で規定される所望の電圧に制御することができる。
【０１４０】
（第１０の実施形態）
本実施形態の半導体装置は、第１のゲート端子および保護素子と、ゲートドライバ回路の入力部との間に設けられる第３の抵抗素子と、保護素子と第１のゲート端子との間に設けられる第４の抵抗素子とを、さらに備えること以外は、第８の実施形態と同様である。したがって、第８の実施形態と重複する内容については記述を省略する。
【０１４１】
図２０は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１のゲート端子１３および保護素子３０と、バイパス端子５００との間に設けられる第３の抵抗素子１７０を備える。また、保護素子３０と第１のゲート端子１３との間に設けられる第４の抵抗素子１８０を備える。
【０１４２】
本実施形態の半導体装置によれば、第３の抵抗素子１７０と第４の抵抗素子１８０の抵抗値を調整することにより、サージ電圧（サージエネルギー）の配分や吸収量・吸収速度を調整することが可能である。したがって、第８の実施形態に比べ、より信頼性および特性の向上した半導体装置が実現できる。
【０１４３】
なお、第３の抵抗素子１７０、第４の抵抗素子１８０のいずれか一方のみを設ける構成とすることも可能である。
【０１４４】
以上、本実施形態によれば、保護回路を設けることにより、サージ電圧に対する耐性があがり、信頼性の向上した半導体装置を実現することができる。また、ノーマリーオフトランジスタのドレインに過電圧が生じた場合、電荷を逃がすことが可能となり、さらに信頼性が向上する。
【０１４５】
実施形態では、ノーマリーオントランジスタ２０として、ＧａＮ系半導体のＨＥＭＴを例に説明したが、ノーマリーオン型のＳｉＣ（炭化珪素）のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を適用することも可能である。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４７】
１０      ノーマリーオフトランジスタ（第１のノーマリーオフトランジスタ）
１１      第１のソース端子
１２      第１のドレイン端子
１３      第１のゲート
２０      ノーマリーオントランジスタ
２１      第２のソース端子
２２      第２のドレイン端子
２３      第２のゲート端子
３０      ツェナーダイオード（保護素子：第２のダイオード）
３１      アノード（第２のアノード）
３２      カソード（第２のカソード）
４０      ＰＮダイオード（第１のダイオード）
４１      アノード（第１のアノード）
４２      カソード（第１のカソード）
５０      第１の抵抗素子
６０      ツェナーダイオード（第１のダイオード）
６１      アノード（第１のアノード）
６２      カソード（第１のカソード）
７０      ノーマリーオフトランジスタ（保護素子：第２のノーマリーオフトランジスタ）
７１      第３のソース端子
７２      第３のドレイン
７３      第３のゲート端子
８０      ツェナーダイオード
８１      アノード（第３のアノード）
８２      カソード（第３のカソード）
９０      ゲートドライバ回路
９１      入力部
９２      出力部
１１０    第２の抵抗素子
１４０    ＰＮダイオード（第４のダイオード）
１４１    アノード（第４のアノード）
１４２    カソード（第４のカソード）
１６０    ツェナーダイオード（第５のダイオード）
１６１    アノード（第５のアノード）
１６２    カソード（第５のカソード）
１７０    第３の抵抗素子
１８０    第４の抵抗素子
【図１】
2015185618.tif 000003
【図２】
2015185618.tif 000004
【図４】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図３】
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【図５】
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【図６】
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【図８】
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