(57)【要約】【課題】高い相互コンダクタンスを有することができる高移動度トランジスタを提供する。【解決手段】本発明に係る高移動度トランジスタ１００は、キャリア供給層５０上に設けられた第２スペーサー６０層と、第２スペーサー層６０上に設けられ、溝部７０ａが形成されたキャップ層７０と、キャップ層７０上に設けられたソース電極８２およびドレイン電極８４と、第２スペーサー層６０上であって溝部７０ａ内に設けられたゲート電極８０と、を含み、チャネル層３０の材質は、Ｓｉ１−αＧｅα（０≦α≦１）であり、第１スペーサー層４０の材質は、Ｓｉ１−βＧｅβ（０≦β≦１）であり、キャリア供給層５０の材質は、Ｓｉ１−γＧｅγ（０≦γ≦１）であり、第２スペーサー層６０の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、キャップ層７０の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、δおよびεは、ε＜δの関係を満たす。【選択図】図１
2015153775.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、
前記チャネル層上に設けられた第１スペーサー層と、
前記第１スペーサー層上に設けられたキャリア供給層と、
前記キャリア供給層上に設けられた第２スペーサー層と、
前記第２スペーサー層上に設けられ、溝部が形成されたキャップ層と、
前記キャップ層上に設けられたソース電極およびドレイン電極と、
前記第２スペーサー層上であって前記溝部内に設けられたゲート電極と、
を含み、
前記チャネルの材質は、Ｓｉ１−αＧｅα（０≦α≦１）であり、
前記第１スペーサーの材質は、Ｓｉ１−βＧｅβ（０≦β≦１）であり、
前記キャリア供給層の材質は、Ｓｉ１−γＧｅγ（０≦γ≦１）であり、
前記第２スペーサーの材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、
前記キャップ層の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、
前記δおよび前記εは、ε＜δの関係を満たす、高移動度トランジスタ。
【請求項２】
請求項１において、
前記キャップ層の材質は、Ｓｉである、高移動度トランジスタ。
【請求項３】
請求項１または２において、
前記δは、０．１≦δ≦０．５の範囲である、高移動度トランジスタ。
【請求項４】
請求項１ないし３のいずれか１項において、
前記δは、０．２≦δ≦０．３５の範囲である、高移動度トランジスタ。
【請求項５】
請求項１ないし４のいずれか１項において、
前記第２スペーサー層の厚さは、０．５ｎｍ以上１０ｎｍ以下である、高移動度トランジスタ。
【請求項６】
前記チャネル層上に第１スペーサー層を形成する工程と、
前記第１スペーサー層上にキャリア供給層を形成する工程と、
前記キャリア供給層上に第２スペーサー層を形成する工程と、
前記第２スペーサー層上にキャップ層を形成する工程と、
前記キャップ層上にソース電極およびドレイン電極を形成する工程と、
前記キャップ層をアルカリ性の水溶液でエッチングし、溝部を形成する工程と、
前記第２スペーサー層上であって前記溝部内にゲート電極を形成する工程と、
を含み、
前記チャネル層の材質は、Ｓｉ１−αＧｅα（０≦α≦１）であり、
前記第１スペーサー層の材質は、Ｓｉ１−βＧｅβ（０≦β≦１）であり、
前記キャリア供給層の材質は、Ｓｉ１−γＧｅγ（０≦γ≦１）であり、
前記第２スペーサー層の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、
前記キャップ層の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、
前記δおよび前記εは、ε＜δの関係を満たす、高移動度トランジスタの製造方法。
【請求項７】
請求項８において、
前記水溶液は、水酸化テトラメチルアンモニウム水溶液である、高移動度トランジスタの製造方法。
【請求項８】
請求項６または７において、
前記チャネル層、前記第１スペーサー層、前記キャリア供給層、前記第２スペーサー層、および前記キャップ層は、スパッタ法によってエピタキシャル成長される、高移動度トランジスタの製造方法。
【請求項９】
請求項６ないし８のいずれか１項において、
前記キャップ層の材質は、Ｓｉである、高移動度トランジスタの製造方法。
【請求項１０】
請求項８または９において、
前記δは、０．１≦δ≦０．５の範囲である、高移動度トランジスタの製造方法。
【請求項１１】
請求項８ないし１０のいずれか１項において、
前記δは、０．２≦δ≦０．３５の範囲である、高移動度トランジスタの製造方法。
【請求項１２】
請求項８ないし１１のいずれか１項において、
前記第２スペーサー層の厚さは、０．５ｎｍ以上１０ｎｍ以下である、高移動度トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高移動度トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ素子が長足の進歩を遂げ、ミリ波領域までの高周波（高速）動作が数多く報告されている。しかしながら、ＣＭＯＳ素子は、雑音特性や消費電力の点で本質的に多くの課題を抱えている。そこで、次世代の通信機器用の低雑音、低消費の超高速トランスタとして、電子を走行キャリアとするＳｉＧｅ高電子移動度トランジスタ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、および、正孔を走行キャリアとするＳｉＧｅ高正孔移動度トランジスタ（ｈｉｇｈ  ｈｏｌｅ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ：ＨＨＭＴ）のＳｉＧｅ高移動度トランジスタが期待されている。
【０００３】
例えば非特許文献１，２には、Ｓｉチャネル層と、ＳｉＧｅキャリア供給層と、を備えたＳｉＧｅ型のＨＥＭＴが記載されている。このようなＨＥＭＴは、ゲート耐圧の向上等の観点から、非特許文献２に記載のように、リセス構造を有することが知られている。非特許文献２には、ＳｉＧｅキャリア供給層上に設けられたノンドープＳｉ層（不純物がドープされていないＳｉ層）、およびノンドープＳｉ層上に設けられたドープＳｉ層（不純物がドープされたＳｉ層）に溝を形成してリセス構造を形成することが記載されている。
【０００４】
しかしながら、非特許文献２に記載の技術では、ＳｉＧｅキャリア供給層上に設けられたノンドープＳｉ層のエッチングを、途中で停止してリセス構造を形成しているので、ノンドープＳｉ層のエッチング深さの制御が難しく、またプロセスマージンを確保するためノンドープＳｉ層を薄くすることも難しい。そのため、非特許文献２に記載のＨＥＭＴでは、ソース電極とチャネル層との間、およびドレイン電極とチャネル層との間が高抵抗の厚いノンドープＳｉ層で隔てられ、相互コンダクタンス（ｇｍ）が低下して、動作速度が抑圧される場合があるなどＳｉＧｅ型高移動度トランジスタ製作過程での技術として、制御性の面で基本的な問題を抱えており、新たな技術の開発が求められていた。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ａｐｐｌｉｅｄ  Ｓｕｒｆａｃｅ  Ｓｃｉｅｎｃｅ，２２４，（２００４）  ３７０−３７６
【非特許文献２】Ａｐｐｌｉｅｄ  Ｓｕｒｆａｃｅ  Ｓｃｉｅｎｃｅ，２２４，（２００４）  ３８２−３８５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の状況を克服するために為されたものであり、本発明のいくつかの態様に係る目的の１つは、高い相互コンダクタンスを有することができる高移動度トランジスタを提供することにある。また、本発明のいくつかの態様に係る目的の１つは、高い相互コンダクタンスを有することができる高移動度トランジスタの高い制御性に基づく製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る高移動度トランジスタは、
チャネル層と、
前記チャネル層上に設けられた第１スペーサー層と、
前記第１スペーサー層上に設けられたキャリア供給層と、
前記キャリア供給層上に設けられた第２スペーサー層と、
前記第２スペーサー層上に設けられ、溝部が形成されたキャップ層と、
前記キャップ層上に設けられたソース電極およびドレイン電極と、
前記第２スペーサー層上であって前記溝部内に設けられたゲート電極と、
を含み、
前記チャネルの材質は、Ｓｉ１−αＧｅα（０≦α≦１）であり、
前記第１スペーサーの材質は、Ｓｉ１−βＧｅβ（０≦β≦１）であり、
前記キャリア供給層の材質は、Ｓｉ１−γＧｅγ（０≦γ≦１）であり、
前記第２スペーサー層の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、
前記キャップ層の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、
前記δおよび前記εは、ε＜δの関係を満たす。
【０００８】
このような高移動度トランジスタでは、第２スペーサー層のアルカリ性の水溶液に対するエッチング速度を、キャップ層のアルカリ性の水溶液に対するエッチング速度よりも小さくすることができる。したがって、高移動度トランジスタでは、例えば、アルカリ性の水溶液によってキャップ層をエッチングして溝部を形成する場合に、第２スペーサー層がほとんどエッチングされず、第２スペーサー層をエッチングストッパーとして機能させることができる。例えば、第２スペーサー層の厚さは、成膜時にほぼ決定されるので、第２スペーサー層の厚さを原子層レベルで再現性よく制御可能とすることができる。これにより薄膜成長工程において第２スペーサー層の厚さを薄く（厚さを小さく）しても、溝部を形成するためのエッチングによって原子層レベルで界面構成を高精度に制御した高移動度トランジスタの構成が可能となる。このような高移動度トランジスタでは、第２スペーサー層の厚さを薄くして、ソース電極とチャネル層との間、およびドレイン電極とチャネル層との間の抵抗を小さくすることができ、高い相互コンダクタンス（ｇｍ）を有するシリコン系高性能トランジスタ特性を高い制御性に基づき実現することができる。
【０００９】
これに対し、従来の手法では、第２スペーサー層の厚さを薄く（厚さを小さく）した場合、溝部を形成するためのエッチング工程によってキャリア供給層が露出し、キャリア供給層とゲート電極とが接する（接した場合にはトランジスタとして動作しない）問題が発生し、製作過程における、制御性、不確定性の課題となっていた。本発明によって、シリコン系高移動度トランジスタ製作過程におけるこれらの基本課題が解決される。
【００１０】
本発明に係る高移動度トランジスタにおいて、
前記キャップ層の材質は、Ｓｉであってもよい。
【００１１】
本発明に係る高移動度トランジスタにおいて、
前記δは、０．１≦δ≦０．５の範囲であってもよい。
【００１２】
本発明に係る高移動度トランジスタにおいて、
前記δは、０．２≦δ≦０．３５の範囲であってもよい。
【００１３】
本発明に係る高移動度トランジスタにおいて、
前記第２スペーサー層の厚さは、０．５ｎｍ以上１０ｎｍ以下であってもよい。
【００１４】
本発明に係る高移動度トランジスタの製造方法は、
前記チャネル層上に第１スペーサー層を形成する工程と、
前記第１スペーサー層上にキャリア供給層を形成する工程と、
前記キャリア供給層上に第２スペーサー層を形成する工程と、
前記第２スペーサー層上にキャップ層を形成する工程と、
前記キャップ層上にソース電極およびドレイン電極を形成する工程と、
前記キャップ層をアルカリ性の水溶液でエッチングし、溝部を形成する工程と、
前記第２スペーサー層上であって前記溝部内にゲート電極を形成する工程と、
を含み、
前記チャネル層の材質は、Ｓｉ１−αＧｅα（０≦α≦１）であり、
前記第１スペーサー層の材質は、Ｓｉ１−βＧｅβ（０≦β≦１）であり、
前記キャリア供給層の材質は、Ｓｉ１−γＧｅγ（０≦γ≦１）であり、
前記第２スペーサー層の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、
前記キャップ層の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、
前記δおよび前記εは、ε＜δの関係を満たす。
【００１５】
本発明に係る高移動度トランジスタの製造方法において、
前記水溶液は、水酸化テトラメチルアンモニウム水溶液であってもよい。
【００１６】
本発明に係る高移動度トランジスタの製造方法において、
前記チャネル層、前記第１スペーサー層、前記キャリア供給層、前記第２スペーサー層、および前記キャップ層は、スパッタ法によってエピタキシャル成長されてもよい。
【００１７】
本発明に係る高移動度トランジスタの製造方法において、
前記キャップ層の材質は、Ｓｉであってもよい。
【００１８】
本発明に係る高移動度トランジスタの製造方法において、
前記δは、０．１≦δ≦０．５の範囲であってもよい。
【００１９】
本発明に係る高移動度トランジスタの製造方法において、
前記δは、０．２≦δ≦０．３５の範囲であってもよい。
【００２０】
本発明に係る高移動度トランジスタの製造方法において、
前記第２スペーサー層の厚さは、０．５ｎｍ以上１０ｎｍ以下であってもよい。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る高移動度トランジスタを模式的に示す断面図。
【図２】本実施形態に係る高移動度トランジスタのエネルギーバンド図を模式的に示した図。
【図３】本実施形態に係る高移動度トランジスタのエネルギーバンド図を模式的に示した図。
【図４】本実施形態に係る高移動度トランジスタの製造方法を説明するためのフローチャート。
【図５】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図６】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図７】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図８】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図９】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図１０】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図１１】本実施形態に係る高移動度トランジスタの製造工程を模式的に示す断面図。
【図１２】Ｓｉ１−ｙＧｅｙからなる層のＴＭＡＨ水溶液に対するエッチング速度を示すグラフ。
【図１３】実験例に用いた積層体を模式的に示す断面図。
【図１４】スパッタ法によるエピタキシャル成長により形成された積層体において、深さ方向における、リンの濃度と、シリコンおよびゲルマニウムの比率と、を示すグラフ。
【図１５】ＣＶＤ法によるエピタキシャル成長により形成された積層体において、深さ方向における、リンの濃度と、シリコンおよびゲルマニウムの比率と、を示すグラフ。
【図１６】スパッタ法によるエピタキシャル成長により形成された積層体のＳＥＭ写真。
【図１７】ＣＶＤ法によるエピタキシャル成長により形成された積層体のＳＥＭ写真。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２３】
１．  高移動度トランジスタ
まず、本実施形態に係る高移動度トランジスタについて、図面を参照しながら説明する。図１は、本実施形態に係る高移動度トランジスタ１００を模式的に示す断面図である。
【００２４】
高移動度トランジスタ１００は、図１に示すように、基板１０と、バッファー層２０と、チャネル層３０と、第１スペーサー層４０と、キャリア供給層５０と、第２スペーサー層６０と、キャップ層７０と、ゲート電極８０と、ソース電極８２と、ドレイン電極８４と、を含む。高移動度トランジスタ１００は、電子を走行キャリアとする高電子移動度トランジスタ（ＨＥＭＴ）であってもよいし、正孔を走行キャリアとする高正孔移動度トランジスタ（ＨＨＭＴ）であってもよい。
【００２５】
基板１０は、電子をキャリアとする場合は、例えば、ｐ型の（１００）シリコン基板であり、正孔をキャリアとする場合は、例えば、ｎ型の（１００）基板である。基板１０の電気抵抗率は、例えば、１Ωｃｍ以上１０Ωｃｍ以下である。なお、基板１０は、高純度シリコン基板であっても、ゲルマニウム基板であっても、シリコンゲルマニウム基板であってもよい。
【００２６】
バッファー層２０は、特に電子をキャリアとする場合は、基板１０上に設けられている。図示の例では、バッファー層２０は、第１層２２と、第２層２４と、第３層２６と、を有している。なお、基板１０としてシリコンゲルマニウム基板を用いる場合は、バッファー層２０を設けない場合がある。また、キャリアを正孔とする場合は、バッファー層２０を設けない場合がある。
【００２７】
バッファー層２０の第１層２２は、基板１０上に設けられている。第１層２２の材質は、例えば、ｉ型（不純物をドープしていない場合をｉ型と呼ぶことにする）のシリコン（Ｓｉ）である。第１層２２の厚さは、例えば１２０ｎｍ程度である。
【００２８】
なお、「層の材質は、Ｘ（Ｘは例えばＳｉやＳｉＧｅなど）である」とは、該層がＸのみから構成されている場合と、該層がＸの他に意図せぬ不純物（積極的にドープさせていない不純物）を含有している場合と、を含む。
【００２９】
バッファー層２０の第２層２４は、第１層２２上に設けられている。第２層２４の材質は、例えば、ｉ型のＳｉ０．８２Ｇｅ０．１８である。第２層２４の厚さは、例えば１２
０ｎｍ程度である。
【００３０】
バッファー層２０の第３層２６は、第２層２４上に設けられている。第３層２６の材質は、例えば、ｉ型のＳｉ０．７５Ｇｅ０．２５である。ゲルマニウム、またはシリコンとゲルマニウムとからなる混晶Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）ではゲルマニウムの比率が高くなるほど格子定数（原子間隔に対応する距離）が大きくなる。通常シリコン基板にＳｉ１−ｘＧｅｘ（０＜ｘ≦１）からなるＳｉ１−ｘＧｅｘ層を成長させると、Ｓｉ１−ｘＧｅｘ層は横（成長面）方向に圧縮歪を受けて、Ｓｉ１−ｘＧｅｘ層の横方向の格子定数がシリコン基板の横方向の格子定数に揃うように成長する。しかし、バッファー層では、Ｓｉ１−ｘＧｅｘ層の歪を１００％以下の範囲で緩和することができる。このためバッファー層のＳｉ１−ｘＧｅｘ層の横方向の格子定数は、シリコン基板の横方向の格子定数より大きくなる。高移動度トランジスタ１００のバッファー層２０上に形成する膜は、バッファー層２０最上層の横方向の格子定数に合わせて、または、バッファー層２０最上層の横方向の格子定数に近い格子定数で形成する。このため、バッファー層２０上に形成された層で、バッファー層２０上層の横方向の格子定数より格子定数の小さいＳｉ層を含むＳｉ１−ｘＧｅｘ混晶層は横方向に引っ張り歪を受ける。このようにして、高移動度トランジスタ１００では、第３層２６の格子定数とチャネル層３０の格子定数とが異なることにより、キャリアが電子および正孔に拘わらず、チャネル層３０に横方向に引っ張り歪みを付与することができる。これにより、チャネル層３０のキャリア移動度を歪みがない場合に比べて高くすることができる。第３層２６の厚さは、例えば８０ｎｍ程度である。
【００３１】
キャリアが正孔である場合は、例えば、バッファー層２０を設けず、シリコン基板上にシリコンゲルマニウムのチャネル層３０を形成してもよい。この場合、チャネル層３０に層の横方向に圧縮歪を付与することになり、歪がない場合に比べて、引っ張り歪の場合と同様に正孔の移動度を高くすることができる。
【００３２】
なお、図示の例では、バッファー層２０は、３層構造を有しているが、その数は特に限定されない。例えば、バッファー層２０は、ｉ型のＳｉからなる層（例えば厚さ３０ｎｍ程度）、ｉ型のＳｉ０．８２Ｇｅ０．１２からなる層（例えば厚さ１００ｎｍ）、ｉ型のＳｉ０．７９Ｇｅ０．２１からなる層（例えば厚さ３０ｎｍ）、ｉ型のＳｉ０．７５Ｇｅ０．２５からなる層（例えば厚さ８０ｎｍ）、ｉ型のＳｉ０．６６Ｇｅ０．３４からなる層（例えば厚さ３０ｎｍ）、がこの順で形成されてなる層であってもよい。積層構造を有するバッファー層２０において、上方に位置する層は、下方に位置する層に比べて、ゲルマニウムの比率が大きいことが好ましい。これにより、シリコン基板上にバッファー層２０を歪みが一定程度緩和し最上層の横方向の格子定数がシリコン基板より大きくなるように成長させることができ、かつ、チャネル層３０に歪みを付与するバッファー層２０を形成することができる。
【００３３】
チャネル層３０は、バッファー層２０上に設けられている。チャネル層３０の材質は、ｉ型のＳｉ１−αＧｅα（０≦α≦１）である。すなわち、チャネル層３０の材質は、ｉ型のシリコン（Ｓｉ）、ｉ型ゲルマニウム、またはｉ型のシリコンとゲルマニウムとの混晶（シリコンゲルマニウム）である。チャネル層３０の材質がシリコンゲルマニウムである場合、キャリアが電子の場合は、チャネル層３０のゲルマニウムの比率（上記αの値）は、第１スペーサー層４０のゲルマニウムの比率（下記βの値）よりも小さいことが好ましく（すなわち、α＜βとなる）、キャリアが正孔の場合は、チャネル層３０のゲルマニウムの比率（上記αの値）は、第１スペーサー層４０のゲルマニウムの比率（下記βの値）よりも大きいことが好ましい（すなわち、α＞βとなる）。
【００３４】
なお、最上層がシリコンゲルマニウムからなるバッファー層２０とシリコンゲルマニウムからなる第１スペーサー層４０との間に挟まれたチャネル層３０において、キャリアが
電子である場合は、材質がシリコンであるキャリア層は、材質がシリコンゲルマニウムであるキャリア層に比べて、キャリアの閉じ込め効果が高く、キャリア移動度が高い。そのため、チャネル層３０の材質は、シリコンであること（すなわちα＝０であること）が好ましい。キャリアが正孔である場合は、例えば、バッファー層２０を形成せず、シリコン基板と第１スペーサー層４０との間にチャネル層３０を設けてもよい。この場合は、第１スペーサー層４０がシリコンでチャネル層３０がシリコンゲルマニウムである場合にキャリアの閉じ込め効果が高くなる。
【００３５】
チャネル層３０の厚さは、例えば２ｎｍ以上３０ｎｍ以下であり、好ましくは１０ｎｍ程度である。チャネル層３０は、第１スペーサー層４０とバッファー層２０とに挟まれ２次元電子ガスを形成することができ、キャリア供給層５０から供給されたキャリア（電子もしくは正孔）は、チャネル層３０がｉ型であるので不純物散乱を受けずに走行することができる。
【００３６】
第１スペーサー層４０は、チャネル層３０上に設けられている。第１スペーサー層４０の材質は、ｉ型のＳｉ１−βＧｅβ（０≦β≦１）である。すなわち、第１スペーサー層４０の材質は、ｉ型のシリコン、ｉ型のゲルマニウム、またはｉ型のシリコンゲルマニウムである。第１スペーサー層４０がチャネル層３０上にエピタキシャル成長されることを考慮すると、上記βは、好ましくは０≦β≦０．５の範囲であり、より好ましくは０≦β≦０．３５の範囲である。特に、キャリアが電子である場合、上記βは、好ましくは０．１≦β≦０．５の範囲であり、より好ましくは０．２≦β≦０．３５の範囲である。
【００３７】
第１スペーサー層４０の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ程度である。第１スペーサー層４０は、チャネル層３０とキャリア供給層５０とを離間させることができ、キャリア供給層５０で生じた電界（例えば、不純物としてドープされたリンによる電界、または不純物としてドープされたリンが余分な電子を放出することでイオン化したことによる電界）がチャネル層３０に影響を及ぼしてキャリア移動度が低下することを抑制することができる。
【００３８】
キャリア供給層５０は、第１スペーサー層４０上に設けられている。キャリア供給層５０の材質は、不純物がドープされたＳｉ１−γＧｅγ（０≦γ≦１）である。例えば、キャリア供給層５０の材質は、キャリアが電子の場合は、リン（Ｐ）がドープされたＳｉ１−γＧｅγ（０≦γ≦１）であり、電子を供給できる不純物原子であれば、いずれもでもよい。また、キャリアが正孔の場合は、例えば、ホウ素（Ｂ）がドープされたＳｉ１−γＧｅγ（０≦γ≦１）であり、正孔を供給できる不純物原子であれば、いずれもでもよい。キャリア供給層５０が第１スペーサー層４０上にエピタキシャル成長されることを考慮すると、上記γは、好ましくは０≦γ≦０．５の範囲であり、より好ましくは０≦γ≦０．３５の範囲である。特に、キャリアが電子である場合、上記γは、好ましくは０．１≦γ≦０．５の範囲であり、より好ましくは０．２≦γ≦０．３５の範囲である。なお、上記γは、不純物を無視したＳｉとＧｅとの比率を示している。
【００３９】
キャリア供給層５０の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下であり、好ましくは２ｎｍ程度である。キャリア供給層５０は、チャネル層３０にキャリア（電子もしくは正孔）を供給することができる。
【００４０】
第２スペーサー層６０は、キャリア供給層５０上に設けられている。第２スペーサー層６０の材質は、ｉ型のＳｉ１−δＧｅδ（０＜δ≦１）である。すなわち、第２スペーサー層６０の材質は、ｉ型のゲルマニウム、またはｉ型のシリコンゲルマニウムである。第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１に対する、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２の比（Ｖ２／Ｖ１）を大きく
すること等を考慮すると、上記δは、好ましくは０．１≦δ≦０．５の範囲であり、より好ましくは０．２≦δ≦０．３５の範囲である。例えばδ＝０．２５程度である。
【００４１】
第２スペーサー層６０の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下であり、好ましくは０．５ｎｍ以上５ｎｍ以下であり、より好ましくは２ｎｍ程度である。第２スペーサー層６０は、ゲート電極８０とショットキー接合することができる。
【００４２】
第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１は、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも小さい。エッチング速度Ｖ１に対するエッチング速度Ｖ２の比（Ｖ２／Ｖ１）は、例えば１０倍以上であり、好ましくは１００倍以上である。
【００４３】
キャップ層７０は、第２スペーサー層６０上に設けられている。キャップ層７０の材質は、不純物がドープされたＳｉ１−εＧｅε（０≦ε＜１）である。具体的には、キャップ層７０の材質は、電子をキャリアとする場合は、例えば、リンがドープされたｎ型のＳｉ１−εＧｅε（０≦ε＜１）である。すなわち、この場合、キャップ層７０の材質は、ｎ型のシリコン（Ｓｉ）、またはｎ型のシリコンゲルマニウムである。正孔をキャリアとする場合は、例えば、ホウ素がドープされたｐ型のＳｉ１−εＧｅε（０≦ε＜１）である。すなわち、この場合、キャップ層７０の材質は、ｐ型のシリコン（Ｓｉ）、またはｐ型のシリコンゲルマニウムである。キャップ層７０の材質がシリコンゲルマニウムである場合、第２スペーサー層６０のゲルマニウムの比率（上記δの値）は、キャップ層７０のゲルマニウムの比率（上記εの値）よりも大きい。すなわち、上記δおよび上記εは、ε＜δの関係を満たす。これにより、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１を、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも小さくすることができる。
【００４４】
なお、キャップ層７０の材質は、キャリアの型に応じて、ｎ型またはｐ型のシリコンであることが好ましい。これにより、キャップ層７０の材質がシリコンゲルマニウムである場合に比べて、第２スペーサー層６０のアルカリ水溶液に対するエッチング速度Ｖ１を、キャップ層７０のアルカリ水溶液に対するエッチング速度Ｖ２よりも、より小さくすることができる。
【００４５】
キャップ層７０には、溝部７０ａが形成されている。溝部７０ａによって、第２スペーサー層６０の一部は、露出している。すなわち、高移動度トランジスタ１００は、リセス構造を有している。キャップ層７０の厚さは、例えば、５ｎｍ以上５０ｎｍ以下であり、好ましくは１６ｎｍ程度である。キャップ層７０は、ソース電極８２およびドレイン電極８４とオーミック接合することができる。
【００４６】
なお、図１に示すように、キャップ層７０の上面、各層２０，３０，４０，５０，６０，７０の側面、および基板１０の上面には、絶縁層７２が設けられていてもよい。絶縁層７２は、例えば、酸化シリコン層である。絶縁層７２は、キャップ層７０等に不純物が付着することを防止することができる。図示の例では、絶縁層７２は、ゲート電極８０と接しているが、ゲート電極８０と離間していてもよい。
【００４７】
ゲート電極８０は、第２スペーサー層６０上であって、溝部７０ａ内に設けられている。図示の例では、ゲート電極８０は、略Ｔ字状の形状を有している。これにより、ゲート電極８０に流れる電流の電流密度を確保しつつ、ゲート長を小さくすることができる。ゲート長を小さくすることにより、ｇｍを高くすることができる。ゲート電極８０のゲート長は、例えば、５ｎｍ以上１μｍ以下である。ゲート電極８０としては、電子をキャリアとする場合は、例えば、第２スペーサー層６０側からＰｔ層とＡｕ層とを積層させたもの
を用いる。また、正孔をキャリアとする場合は、例えば、第２スペーサー層６０側上にＡｌ層またはＡｇ層を形成して用いる。ゲート電極８０は、ソース電極８２およびドレイン電極８４に流れる電流を制御することができる。
【００４８】
ソース電極８２およびドレイン電極８４は、キャップ層７０上に設けられている。ソース電極８２およびドレイン電極８４としては、電子をキャリアとする場合は、例えば、キャップ層７０側からＴｉ層とＰｔ層とＡｕ層とを積層させたものを用いる。また、正孔をキャリアとする場合は、例えば、Ａｕ層を用いる。高移動度トランジスタ１００では、キャリア供給層５０からチャネル層３０にキャリア（電子もしくは正孔）を供給し、ソース電極８２とドレイン電極８４との間に流れる電流を、ゲート電極８０によって（ゲート電圧によって）制御することができる。
【００４９】
なお、高移動度トランジスタ１００は、上記のように、基板１０をｐ型の半導体基板とし、キャリア供給層５０およびキャップ層７０をｎ型の半導体層としてもよいし、基板１０を高純度半導体基板としてもよい。また、基板１０をｎ型の半導体基板、もしくは、高純度半導体基板とし、キャリア供給層５０およびキャップ層７０をｐ型の半導体層としてもよい。
【００５０】
高移動度トランジスタ１００は、例えば、以下の特徴を有する。
【００５１】
高移動度トランジスタ１００では、第２スペーサー層６０の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、キャップ層７０の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、δおよびεは、ε＜δの関係を満たす。そのため、高移動度トランジスタ１００では、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１を、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも小さくすることができる（後述する第１実験例参照）。したがって、高移動度トランジスタ１００では、例えば、アルカリ性の水溶液によってキャップ層７０をエッチングして溝部７０ａを形成する場合に、第２スペーサー層６０がほとんどエッチングされず、第２スペーサー層６０をエッチングストッパーとして機能させることができる。例えば、第２スペーサー層６０の厚さは、成膜時にほぼ決定されるので、第２スペーサー層６０の厚さを原子層レベルで再現性よく制御可能とすることができる。これにより薄膜成長工程において第２スペーサー層６０の厚さを薄くしても、溝部７０ａを形成するためのエッチングによって原子層レベルで界面構成を高精度に制御した高移動度トランジスタの構成が可能となる。このような高移動度トランジスタ１００では、第２スペーサー層６０の厚さを薄くして、第２スペーサー層６０の厚さに依存する抵抗を小さくすることができるので、ソース電極８２とチャネル層３０との間、およびドレイン電極８４とチャネル層３０との間の抵抗を小さくすることができる。その結果、高移動度トランジスタ１００では、高い相互コンダクタンス（ｇｍ）を有することができ、高速動作が可能となる。
【００５２】
例えば、キャップ層と第２スペーサー層がどちらもＳｉ層（Ｓｉからなる層）である場合、エッチング工程において両層は同じエッチング速度となる。これはエッチング手法がアルカリ性の水溶液によってエッチングされる場合も、またドライエッチング法によってエッチングされる場合も同様であり、ソース電極とチャネル層との間、および、ドレイン電極とチャネル層との間の抵抗を低抵抗化するために、Ｓｉ層である第２スペーサー層を薄くし、かつ、所望の厚さに第２スペーサー層の直前で再現性よくエッチングを止めて第２スペーサー層を所望の厚さにすることはきわめて困難である。例えば、キャップ層と第２スペーサー層がどちらもＳｉ層である場合において、第２スペーサー層の厚さを薄くした場合、溝部を形成するためのエッチング工程によってキャリア供給層が露出し、キャリア供給層とゲート電極とが接する（接した場合にはトランジスタとして動作しない）問題が発生し、製作過程における、制御性、不確定性の課題となることがある。
【００５３】
ここで、図２は、電子をキャリアとする場合における高移動度トランジスタ１００のエネルギーバンド図を模式的に示した図である。図２において、第２スペーサー層の材質がシリコンである場合のエネルギーバンドを点線で示した。また、図２において、ｅは電子を示し、ＥＦはフェルミ準位を示している。高移動度トランジスタ１００では、第２スペーサー層６０の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であるため、第２スペーサー層の材質がＳｉである場合に比べて、伝導帯のエネルギー準位が高くなり、第２スペーサー層の材質がシリコンである場合より、多くの電子をチャネル層３０に供給することができる。そのため、ｇｍを高くすることができる。例えば、第２スペーサー層の材質がシリコンであると、キャリア供給層から第２スペーサー層に電子が移動し（図２の点線の矢印参照）、ｇｍが低下する場合がある。
【００５４】
また、図３は、正孔をキャリアとする場合における高移動度トランジスタ１００のエネルギーバンド図を模式的に示した図である。図３において、バッファー層２０を用いず、基板１０および第１スペーサー層４０をシリコンとし、上記α、γ、δ、εにおいて、α＞γ＞δ＞εの場合のエネルギーバンド図を模式的に示している。また、図３において、ｈは電子を示し、ＥＦはフェルミ準位を示している。図３に示すように、正孔をキャリアとする場合でも、チャネル層３０側に正孔を効果的に供給することができる。
【００５５】
高移動度トランジスタ１００では、キャップ層７０の材質は、Ｓｉである。これにより、高移動度トランジスタ１００では、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１を、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも、より小さくすることができる。
【００５６】
高移動度トランジスタ１００では、第２スペーサー層６０のゲルマニウムの比率δは、０．１≦δ≦０．５の範囲である。これにより、キャップ層７０のゲルマニウムの比率εがε＝０を満たす場合、エッチング速度Ｖ１に対するエッチング速度Ｖ２の比（Ｖ２／Ｖ１）を、１０倍以上にすることができる（後述する第１実験例参照）。
【００５７】
なお、上記δの値が０．５以上であると、シリコン基板の上方に、第２スペーサー層をエピタキシャル成長させることができない場合がある。また、シリコン基板の上方に、第２スペーサー層をエピタキシャル成長させることができたとしも、第２スペーサー層の表面の平坦性が低下する場合がある。
【００５８】
高移動度トランジスタ１００では、第２スペーサー層６０のゲルマニウムの比率δは、０．２≦δ≦０．３５の範囲である。これにより、キャップ層７０のゲルマニウムの比率εがε＝０を満たす場合、エッチング速度Ｖ１に対するエッチング速度Ｖ２の比（Ｖ２／Ｖ１）を、１００倍以上にすることができる（後述する第１実験例参照）。すなわち、第２スペーサー層６０のエッチングがほとんど進行せず、第２スペーサー層６０の厚さは例えば薄膜結晶成長工程でほぼ決定される。これに対し、例えば、第２スペーサー層にシリコンを用いた場合では、第２スペーサー層の厚さはエッチング工程に大きく影響され、その精度は低いものにとどまっていた。
【００５９】
２．  高移動度トランジスタの製造方法
次に、本実施形態に係る高移動度トランジスタ１００の製造方法について、図面を参照しながら説明する。図４は、本実施形態に係る高移動度トランジスタ１００の製造方法を説明するためのフローチャートである。図５〜図１１は、本実施形態に係る高移動度トランジスタ１００の製造工程を模式的に示す断面図である。
【００６０】
図５に示すように、基板１０上にバッファー層２０を形成し（Ｓ１）、バッファー層２
０上にチャネル層３０を形成し（Ｓ２）、チャネル層３０上に第１スペーサー層４０を形成し（Ｓ３）、第１スペーサー層４０上にキャリア供給層５０を形成し（Ｓ４）、キャリア供給層５０上に第２スペーサー層６０を形成し（Ｓ５）、第２スペーサー層６０上にキャップ層７０を形成する（Ｓ６）。バッファー層２０、チャネル層３０、第１スペーサー層４０、キャリア供給層５０、第２スペーサー層６０、およびキャップ層７０は、スパッタ法によってエピタキシャル成長される。以下、層２０，３０，４０，５０，６０，７０をスパッタ法によってエピタキシャル成長させる方法について、具体的に説明する。
【００６１】
スパッタ装置としては、ロードロックチャンバーと成膜チャンバーとを有する装置を用いる。まず、基板１０をロードロックチャンバーに入れて、ロードロックチャンバーの真空度を１×１０−７Ｔｏｒｒ以下にする。次に、基板１０を成膜チャンバーに移して、清浄化する。清浄化は、基板１０を加熱したり、基板１０に水素ガスを供給しながら加熱したりすることによって行われる。清浄化により、基板１０の表面に形成された酸化膜を除去することができる。
【００６２】
次に、基板１０の温度を２５０℃以上７５０℃以下、圧力を０．５ｍＴｏｒｒ以上１０ｍＴｏｒｒ以下にし、マグネトロンスパッタ法により、基板１０上に層２０，３０，４０，５０，６０，７０をエピタキシャル成長させる。バッファー層２０の第１層２２とチャネル層３０とを成長させる場合は、例えば、ｉ−Ｓｉ（不純物をドープしていないＳｉ）のターゲットを用いる。バッファー層２０の第２層２４および第３層２６と、第１スペーサー層４０と、第２スペーサー層６０と、を成長させる場合は、例えば、ｉ−Ｓｉのターゲット、およびｉ−Ｇｅのターゲットを用いる。キャリア供給層５０を成長させる場合は、ｉ−Ｓｉのターゲット、ｎ−Ｓｉのターゲット、およびｉ−Ｇｅのターゲットを用いる。キャップ層７０を成長させる場合は、例えば、ｎ−Ｓｉのターゲットを用いる。ターゲットの直径は、例えば、基板１０の直径の０．２倍以上１．５倍以下である。
【００６３】
キャリア供給層５０を成長させる場合は、ｉ−Ｓｉのターゲット、ｎ−Ｇｅのターゲット、およびｉ−Ｇｅのターゲットを用いてもよい。ターゲットの組み合わせは必ずしも上記の組み合わせに限定されない。成膜を行わないとき、ターゲットは常に１×１０−７Ｔｏｒｒ以下の真空度に保持されてもよい。
【００６４】
ＲＦマグネトロンスパッタ法（例えば周波数１３．５６ＭＨｚ）を用いる場合、ターゲットの単位面積当たり、０．５Ｗ／ｃｍ２以上２０Ｗ／ｃｍ２の電力でスパッタを行う。ＤＣマグネトロンスパッタ法を用いる場合、ターゲットの単位面積当たり、０．０１Ｗ／ｃｍ２以上１５Ｗ／ｃｍ２の電力でスパッタを行う。ターゲットに衝突させるガスとしては、例えば、アルゴンやクリプトンなどの不活性ガス、または水素を含んだ不活性ガスを用いる。
【００６５】
なお、層２０，３０，４０，５０，６０，７０は、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によってエピタキシャル成長されてもよいし、ＧＳ−ＭＢＥ（ｇａｓ−ｓｏｕｒｃｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法によってエピタキシャル成長されてもよい。
【００６６】
図６に示すように、キャップ層７０の上面、層２０，３０，４０，５０，６０，７０の側面、および基板１０の上面に絶縁層７２を形成する（Ｓ７）。絶縁層７２は、例えば、ＣＶＤ法、スパッタ法により形成される。次に、絶縁層７２をパターニングしてキャップ層７０の上面を露出する。パターニングは、例えば、フォトリソグラフィーおよびエッチングにより行われる。なお、絶縁層７２は、形成されなくてもよい。
【００６７】
次に、キャップ層７０上に（上記パターニングによって露出されたキャップ層７０の上
面に）ソース電極８２およびドレイン電極８４を形成する（Ｓ８）。ソース電極８２およびドレイン電極８４は、例えば、真空蒸着法およびリフトオフ法の組合せにより形成される。
【００６８】
図７に示すように、絶縁層７２上および電極８２，８４上に、レジスト層９０を塗布する（Ｓ９）。レジスト層９０は、例えば、スピンコーターによって塗布される。図示の例では、レジスト層９０は、絶縁層７２上および電極８２，８４上に塗布された第１層９２と、第１層９２上に塗布された第２層９４と、第２層９４上に塗布された第３層９６と、を有している。第１層９２および第３層９６としては、例えば、ＺＥＰ５２０（日本ゼオン社製）を用いる。第２層９４としては、例えば、ＰＭＧＩ（ＭＩＣＲＯＣＨＥＭ社製）を用いる。各層９２，９４，９６は、塗布後にベークされる。
【００６９】
図８に示すように、レジスト層９０を露光および現像して絶縁層７２を露出する（Ｓ１０）。露光は、例えば、２回行われる。１回目の露光は、第１層９２に開口部９２ａを形成し、かつ第２層９４に開口部９４ａを形成するための露光である。２回目の露光は、第３層９６に開口部９６ａを形成するための露光である。図示の例では、開口部９２ａの幅Ｗ１は、開口部９４ａの幅Ｗ２および開口部９６ａの幅Ｗ３よりも小さく、開口部９４ａの幅Ｗ２は、開口部９６ａの幅Ｗ３よりも大きい。露光は、例えば、ＥＢ（ｅｌｅｃｔｒｏｎ  ｂｅａｍ）露光装置を用いて行われる。現像は、例えば、３回行われる。１回目の現像で開口部９２ａを形成し、２回目の現像で開口部９４ａを形成し、３回目の現像で開口部９６ａを形成する。
【００７０】
図９に示すように、レジスト層９０をマスクとして、絶縁層７２をエッチングし、キャップ層７０を露出する（Ｓ１１）。
【００７１】
図１０に示すように、レジスト層９０をマスクとして、キャップ層７０をエッチングし、溝部７０ａを形成する（Ｓ１２）。具体的には、キャップ層７０をアルカリ性の水溶液でエッチングし、溝部７０ａを形成する。アルカリ性の水溶液は、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液、ＫＯＨ水溶液、ＮａＯＨ水溶液、アンモニア水である。上記のとおり、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１は、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも小さく、エッチング速度Ｖ１に対するエッチング速度Ｖ２の比（Ｖ２／Ｖ１）は、例えば１０倍以上であり、好ましくは１００倍以上である。そのため、例えば第２スペーサー層６０の厚さを２ｎｍと薄くしても、溝部７０ａを形成するためのエッチングによってキャリア供給層５０が露出することを抑制することができる。ＴＭＡＨ水溶液で溝部７０ａを形成するためのエッチングを行う場合、ＴＭＡＨ水溶液の濃度は、例えば、０．１％以上５％以下であり、ＴＭＡＨ水溶液の温度は、例えば、５０℃以上８０℃以下である。
【００７２】
ここで、ＴＭＡＨ水溶液で溝部７０ａを形成するためのエッチングを行う場合、該エッチングによって、レジスト層９０の第２層９４が溶解し（開口部９４ａの幅Ｗ２が大きくなり）、開口部９４ａを所望の大きさにできない場合がある。しかしながら、ＴＭＡＨ水溶液の濃度を０．１％以上１％以下（好ましくは０．５％）とし、ＴＭＡＨ水溶液の温度を５０℃以上８０℃以下（好ましくは６０℃）とすることで、キャップ層７０に対して適切なエッチング速度を確保しながら、第２層９４の溶解を抑制することができる。
【００７３】
アルカリ性の水溶液は、シリコンおよびシリコンゲルマニウムに対して異方性のエッチング行うことができ、（１１１）結晶方向のエッチング速度は、（１００）結晶方向のエッチング速度よりも小さい。具体的には、アルカリ性の水溶液でシリコンをエッチングする場合、（１１１）結晶方向のエッチング速度は、（１００）結晶方向のエッチング速度の数十分の１となる。ここで、高移動度トランジスタ１００では、基板１０として（１０
０）シリコン基板を用いることができるので、キャップ層７０の上面は、（１００）面となる。したがって、アルカリ性の水溶液を用いて溝部７０ａを形成することにより、（１００）結晶方向である深さ方向のエッチング速度を、（１１１）結晶方向である横方向（幅方向）のエッチング速度よりも大きくすることができる。そのため、幅ＷＲの小さい溝部７０ａを形成することができる。溝部７０ａの幅ＷＲが大きいと、ソース電極８２とドレイン電極８４との間を流れる電子の経路が長くなり、相互コンダクスタンス（ｇｍ）が低下する場合がある。溝部７０ａの幅ＷＲは、ゲート長よりわずかに長く、例えば、５０ｎｍ以上５００ｎｍ以下である。
【００７４】
図１１に示すように、第２スペーサー層６０上であって溝部７０ａ内にゲート電極８０を形成する（Ｓ１３）。ゲート電極８０は、例えば、真空蒸着法によって形成される。
【００７５】
図１に示すように、表面に金属層（ゲート電極８０を形成するための金属層）８１が形成されたレジスト層９０を除去する（リフトオフ法）。レジスト層９０の除去は、例えば、公知の方法（各レジスト製造元から公表されている方法）によって行われる。
【００７６】
以上の工程により、高移動度トランジスタ１００を製造することができる。
【００７７】
なお、上記の例では、ソース電極８２およびドレイン電極８４を形成する工程（Ｓ８）は、レジスト層９０を塗布する工程（Ｓ９）の前に行われたが、ソース電極８２およびドレイン電極８４を形成する工程（Ｓ８）は、ゲート電極８０を形成する工程（Ｓ１３）の後に行われてもよい。
【００７８】
高移動度トランジスタ１００の製造方法では、例えば、以下の特徴を有する。
【００７９】
高移動度トランジスタ１００の製造方法では、第２スペーサー層６０上にキャップ層７０を形成する工程と、キャップ層７０をアルカリ性の水溶液でエッチングし、溝部７０ａを形成する工程と、を含み、第２スペーサー層６０の材質は、Ｓｉ１−δＧｅδ（０＜δ≦１）であり、キャップ層７０の材質は、Ｓｉ１−εＧｅε（０≦ε＜１）であり、δおよびεは、ε＜δの関係を満たす。そのため、高移動度トランジスタ１００の製造方法では、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度Ｖ１を、キャップ層７０のアルカリ性の水溶液に対するエッチング速度Ｖ２よりも小さくすることができる。その結果、上述のように、薄膜結晶成長工程において、第２スペーサー層６０を薄くすることができ、かつその厚さが例えば高移動度トランジスタ１００の最終的な第２スペーサー層との厚さとなるため、キャリア供給層５０とキャップ層７０との間隔を狭くし、第２スペーサー層６０の厚さに依存する抵抗を下げ、高いｇｍを有することができる高移動度トランジスタ１００を高い精度で制御形成することができる。
【００８０】
さらに、高移動度トランジスタ１００の製造方法では、エッチング速度Ｖ１はエッチング速度Ｖ２よりも小さいので、溝部７０ａを形成するためのエッチングによって、例えば第２スペーサー層６０はほとんどエッチングされず、第２スペーサー層６０の厚さは、成膜時にほぼ決定される。そのため、例えば第２スペーサー層６０の厚さを原子層レベルで再現性よく制御可能となり、ウェハー内における第２スペーサー層６０の厚さのばらつきを小さくすることができ、ウェハー内における高移動度トランジスタ１００の特性の均一性を高くすることができる。
【００８１】
以上のように、高移動度トランジスタ１００の製造方法は、素子の高性能化を図ることができ、さらに再現性および量産性に優れている。したがって、ミリ波無線装置全般をはじめとする高周波通信電子機器全般の次世代の巨大市場への利用が大きく期待される。
【００８２】
高移動度トランジスタ１００の製造方法では、キャップ層７０をアルカリ性のＴＭＡＨ水溶液でエッチングし、溝部７０ａを形成する。例えばＫＯＨ水溶液やＮａＯＨ水溶液でキャップ層をエッチングすると、カリウムやナトリウムが、キャップ層の表面や第２スペーサー層の表面に付着して汚染される場合がある。高移動度トランジスタ１００の製造方法では、ＴＭＡＨ水溶液でエッチングすることにより、このような汚染を抑制することができる。
【００８３】
高移動度トランジスタ１００の製造方法では、チャネル層３０、第１スペーサー層４０、キャリア供給層５０、第２スペーサー層６０、およびキャップ層７０は、スパッタ法によってエピタキシャル成長される。そのため、高移動度トランジスタ１００の製造方法では、各層３０，４０，５０，６０，７０の界面の平坦性を高くすることができる。これにより、例えば、第２スペーサー層６０の厚さを薄くしても、キャリア供給層５０とゲート電極８０とが接触することを抑制することができる。第２スペーサー層の上面の平坦性が低く該上面に凹凸が形成されると、第２スペーサー層の厚さを薄くした場合、凹の部分でキャリア供給層が露出する場合があり、キャリア供給層５０とゲート電極８０とが接触してショットキー接合を形成することができない場合がある。例えば、各層をＣＶＤ法によってエピタキシャル成長させる場合、各層の界面の平坦性は低くなる場合がある（後述する第２実験例参照）。
【００８４】
ここで、一般に高移動度トランジスタでは、ゲート電極直下の第２スペーサー層、チャネル層（キャリア走行層）、第１スペーサー層の厚さにその性能が大きく左右される。そのため上記各層の厚さを最適化することは、高移動度トランジスタの性能向上にきわめて重要である。スパッタ法によるエピタキシャル成長（スパッタエピタキシャル法）では、成長膜の平坦度を表面粗さの標準偏差で０．９ｎｍ程度にすることができるという点で、原子層レベルで各成長層の厚さを制御できる。これに対し、例えば、量産で用いられている化学堆積（ＣＶＤ）法では成長膜の表面粗さの標準偏差は６ｎｍ程度で、ｎｍオーダーの膜厚の制御が難しい。
【００８５】
高移動度トランジスタ１００の製造方法では、スパッタエピタキシャル法により、例えば、第２スペーサー層６０の厚さを原子層レベルで再現性よく制御可能となり、第２スペーサー層６０の厚さをおよそ１ｎｍの単位で厳密に制御し最適化できる。
【００８６】
３．  実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。
【００８７】
３．１．  第１実験例
第１実験例では、Ｓｉ１−ｙＧｅｙからなる層のｙの値を変えて、アルカリ性のＴＭＡＨ水溶液に対するエッチング速度を求めた。ＴＭＡＨ水溶液の濃度を２５％とし温度を８０℃とした。
【００８８】
図１２は、Ｓｉ１−ｙＧｅｙからなる層のＴＭＡＨ水溶液に対するエッチング速度を示すグラフである。さらに、図１２では、Ｓｉ１−ｙＧｅｙにおいて、ｙ＝０の場合を基準として（すなわちＳｉの場合を基準として）、ｙを変化させた場合のエッチング速度比Ｒを示している。
【００８９】
図１２から、ｙの値が大きくなる程、エッチング速度比Ｒが大きくなることがわかった。したがって、材質がＳｉ１−δＧｅδ（０＜δ＜１）である第２スペーサー層６０と、材質がＳｉ１−εＧｅε（０≦ε＜１）であるキャップ層７０において、ε＜δの関係を満たすことにより、第２スペーサー層６０のアルカリ性の水溶液に対するエッチング速度
を、キャップ層７０のアルカリ性の水溶液に対するエッチング速度よりも小さくすることができることがわかった。
【００９０】
さらに、図１２から、０．１≦ｙの関係を満たすことにより、エッチング速度比Ｒを１０倍以上にできることがわかった。さらに、図１２から、０．２≦ｙの関係を満たすことにより、エッチング速度比Ｒを１００倍以上にできることがわかった。
【００９１】
例えばｙ＝０．２５の場合、エッチング速度比Ｒは、約１９０倍であり、Ｓｉ０．７５Ｇｅ０．２５からなる層上に設けられたＳｉからなる層（厚さ１６ｎｍ）をエッチングする際に、Ｓｉ０．７５Ｇｅ０．２５からなる層がＴＭＡＨ水溶液にＳｉからなる層を１６ｎｍエッチングするのに要する時間と等しい時間触れたとしても、該層は、０．１ｎｍ以下（原子１層以下）しか削れない。したがって、例えば、キャップ層７０の材質をＳｉとし、第２スペーサー層６０の材質をＳｉ０．７５Ｇｅ０．２５とすることにより、高精度に第２スペーサー層６０によってエッチングを停止させることができ、リセス構造を高精度で再現性よく形成することができることがわかった。これは、いわゆるプロセスマージンが非常に大きく、高移動度トランジスタの性能を大きく左右する第２スペーサー層６０の厚さをｎｍオーダーで精度よく最適化可能であり、かつウェハー内で高移動度トランジスタ間の特性を均一に実現可能であることを示している。
【００９２】
３．２．  第２実験例
３．２．１．  積層体の作製
図１３は、第２実験例で用いた積層体（参考例に係る積層体）１０２を模式的に示す断面図である。ｐ型の（１００）シリコン基板１１０（電気抵抗率３Ωｃｍ以上４Ωｃｍ以下）上に、バッファー層として、ｉ型のＳｉからなる層１２１（厚さ３０ｎｍ）、ｉ型のＳｉ０．８２Ｇｅ０．１２からなる層１２２（厚さ１００ｎｍ）、ｉ型のＳｉ０．７９Ｇｅ０．２１からなる層１２３（厚さ３０ｎｍ）、ｉ型のＳｉ０．７５Ｇｅ０．２５からなる層１２４（厚さ８０ｎｍ）、ｉ型のＳｉ０．６６Ｇｅ０．３４からなる層１２５（厚さ３０ｎｍ）を、この順で積層した。次に、層１２５上に、チャネル層として、ｉ型のＳｉからなる層１３０（厚さ１０ｎｍ）を形成した。次に、層１３０上に、第１スペーサー層として、ｉ型のＳｉ０．７Ｇｅ０．３からなる層１４０（厚さ５ｎｍ）を形成した。次に、層１４０上に、キャリア供給層として、ｎ型のＳｉ０．７Ｇｅ０．３からなる層１５０（厚さ１０ｎｍ）を形成した。層１５０の不純物としてはリンを用いた。次に、層１５０上に、第２スペーサー層として、ｉ型のＳｉからなる層１６０（厚さ５ｎｍ）を形成した。次に、層１６０上に、キャップ層として、ｎ型のＳｉからなる層１７０（厚さ２０ｎｍ）を形成した。層１７０の不純物としては、リンを用いた。以上のような積層体１０２を２つ形成した（第１積層体１０２、第２積層体１０２）。
【００９３】
第１積層体１０２では、上記の各層を、スパッタ法によるエピタキシャル成長により形成した。スパッタ装置としては、ロードロックチャンバーと成膜チャンバーとを有する装置を用いた。まず、基板１１０をロードロックチャンバーに入れて、ロードロックチャンバーの真空度を１×１０−７Ｔｏｒｒ以下にした。次に、基板１１０を成膜チャンバーに移して、基板１１０を加熱することにより清浄化した。次に、成膜チャンバーの温度を５００℃、圧力を２ｍＴｏｒｒにし、スパッタ法により、基板１１０上に各層をエピタキシャル成長させた。直径３８ｍｍのターゲットを用いた。ターゲットに衝突させるガスとしては、５％の水素を含むアルゴン（Ａｒ）を用いた。各層を形成するターゲットとして、層１２１、層１３０、および層１６０の形成には、ｉ−Ｓｉのターゲットを用いた。層１２２、層１２３、層１２４、層１２５、層１４０、および層１６０の形成には、ｉ−Ｓｉのターゲット、およびｉ−Ｇｅのターゲットを用いた。キャリア供給層１５０の形成には、ｉ−Ｓｉのターゲット、ｎ−Ｓｉのターゲット、およびｉ−Ｇｅのターゲットを用いた。キャップ層１７０の形成には、ｎ−Ｓｉのターゲットを用いた。ｉ−Ｓｉ、ｎ−Ｓｉタ
ーゲットのスパッタは、周波数１３．５６ＭＨｚのＲＦマグネトロンスパッタ法により、ターゲットの単位面積当たり、１Ｗ／ｃｍ２以上１３Ｗ／ｃｍ２以下の範囲の電力でスパッタを行った。i−Ｇｅターゲットのスパッタは、ＤＣマグネトロンスパッタ法により、ターゲットの単位面積当たり、０．１Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下の範囲の電力でスパッタを行った。
【００９４】
第２積層体１０２では、上記の各層を、ＣＶＤ法によるエピタキシャル成長により形成した。基板１１０の温度を６００℃とした。Ｓｉ堆積のガスとしてジシラン（Ｓｉ２Ｈ６）、Ｇｅ堆積のガスとしてゲルマン（ＧｅＨ４）を用い、Ｓｉ１−ｚＧｅｚの組成（０≦ｚ＜１）に応じて、ジシランのみを用いて、あるいはこれら２種のガスの混合比を調整して用いた。成膜時のガスの圧力を１ｍＴｏｒｒ以上５ｍＴｏｒｒ以下とした。
【００９５】
３．２．２．  深さ方向の組成分析
上記のように形成した第１積層体１０２および第２積層体１０２について、２次イオン質量分析装置（ＳＩＭＳ）オージェ電子分光法によって深さ方向の組成分析を行った。図１４および図１５は、深さ方向における、リン（Ｐ）の濃度と、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）の比率と、を示すグラフである。図１４は、スパッタ法によるエピタキシャル成長により形成された第１積層体１０２の結果である。図１５は、ＣＶＤ法によるエピタキシャル成長により形成された第２積層体１０２の結果である。図１４および図１５において、横軸は、層１７０の表面（上面）からの距離を示している。
【００９６】
図１４および図１５より、第１積層体１０２では、第２積層体１０２に比べて、各層の界面に相当する組成変化の傾斜（階段状に見える部分の段差の部分の形状）が急峻であることがわかった。これは、各層の界面の平坦性が高いためと、異なった材料を積層する場合の材料の切り替えが高速にできるためである。したがって、図１４および図１５より、スパッタ法によるエピタキシャル成長により形成された第１積層体１０２は、ＣＶＤ法によるエピタキシャル成長により形成された第２積層体１０２よりも各層の界面の組成変化の急峻性と平坦性が高いことがわかった。
【００９７】
ＣＶＤ法によるエピタキシャル成長では、ガスの交換速度の高速化が難しいため、ナノメートルオーダーの厚さの異種材料の層を積層させた場合、各層の界面に相当する組成変化の急峻性が悪くなる。各層の界面に相当する組成変化の急峻性が悪いと、エネルギーバンドのヘテロ構造が緩慢になってＨＥＭＴとしての特性が劣化する場合がある。
【００９８】
３．２．３．  表面観察
上記のように形成した第１積層体１０２および第２積層体１０２について、ＳＥＭにより表面（層１７０の上面）を観察した。図１６は、スパッタ法によるエピタキシャル成長により（スパッタエピタキシャル法により）形成された第１積層体１０２のＳＥＭ写真である。図１７は、ＣＶＤ法によるエピタキシャル成長により形成された第２積層体１０２のＳＥＭ写真である。図１６および図１７において、σは表面粗さの標準偏差を示している。
【００９９】
図１６および図１７に示すように、スパッタエピタキシャル法では、成長膜の平坦度を表面粗さの標準偏差で０．９ｎｍ程度にすることができる。このスパッタエピタキシャル法で実現される高い平坦性の薄膜技術と組み合わせ、界面および組成の急峻な界面を有するヘテロ構造の制御形成が有効に機能する条件が得られ、前述の第２スペーサー層を含む各層の原子層レベルでの制御性の高さは高移動度トランジスタ開発における大きな優位性が期待される。さらに、原子層レベルでの制御性の高さは次世代の通信機器用の低雑音、低消費電力の超高性能トランジスタとしてＳｉＧｅ系高移動度トランジスタの製造過程における特性の均質化、歩留の高さを可能とし、実用化で重要な量産化への適応性備えてい
る。
【０１００】
これに対し、例えば、従来から量産過程で広く用いられているＣＶＤ法では成長膜の表面粗さの標準偏差は６ｎｍ程度である。この結果は、ＣＶＤ法でＳｉ１−ｚＧｅｚ層（０＜ｚ≦１）を積層すると、特にバッファー層上の成膜された膜の凹凸が大きくなることを示しており、電子が走行するチャネル層の凹凸も大きくなることを示している。チャネルに凹凸があると電子が走行する際に凹凸に衝突のする原因となりこのため電子の速度が低下して高移動度トランジスタの動作速度や相互コンダクスタンス（ｇｍ）が低下する。したがって、第２スペーサー層の厚さを原子層レベルで制御する技術手法と組み合わせたとしても、高移動度トランジスタの性能制御は困難であり、ＣＶＤ法による成長膜あるいは界面に凹凸がある構造にあっては速度は向上せず高性能な高移動度トランジスタ特性の実現の立場からは基本的な困難に直面していると考えられる。
【０１０１】
図１６および図１７より、スパッタ法によるエピタキシャル成長により形成された第１積層体１０２は、ＣＶＤ法によるエピタキシャル成長により形成された第２積層体１０２よりも層１７０の上面の平坦性が高いことがわかった。本発明においては、例えば、スパッタエピタキシャル法で実現された平坦性の良い膜あるいは界面および組成の急峻な界面を有するヘテロ構造と組み合わせることで、第２スペーサー層を含む各層を原子層レベルで制御する効果が期待でき、シリコン系デバイス技術領域の超高性能トランジスタ技術の実現にとって革新的な製造技術を提供するものであり、高移動度トランジスタ構造における高い制御性は、製造過程での歩留の高さに直結し、シリコン系高性能デバイス技術として量産化を含め実用化への高い可能性が期待される。
【０１０２】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０３】
１０…基板、２０…バッファー層、２２…第１層、２４…第２層、２６…第３層、３０…チャネル層、４０…第１スペーサー層、５０…キャリア供給層、６０…第２スペーサー層、７０…キャップ層、７０ａ…溝部、７２…絶縁層、８０…ゲート電極、８１…金属層、８２…ソース電極、８４…ドレイン電極、９０…レジスト層、９２…第１層、９２ａ…開口部、９４…第２層、９４ａ…開口部、９６…第３層、９６ａ…開口部、１００…高移動度トランジスタ、１０２…積層体、１１０…シリコン基板、１２１，１２２，１２３，１２４，１２５，１３０，１４０，１５０，１６０，１７０…層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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