(57)【要約】 【課題】  抵抗性メモリ素子およびその形成方法を提供する。【解決手段】  抵抗性メモリ素子は、第１の電極１０２、第２の電極１０６、および前記第１の電極と前記第２の電極の間に配置され、結晶部分１０４を有し、前記結晶部分の体積は、その体積の約０.２〜約１の間を占める抵抗層を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電極、
第２の電極、および
前記第１の電極と前記第２の電極の間に配置され、結晶部分を有し、前記結晶部分の体積は、その体積の約０.２〜約１の間を占める抵抗層を含む、メモリ素子。
【請求項２】
前記結晶部分は、複数の結晶粒を含む請求項１に記載の、メモリ素子。
【請求項３】
前記結晶粒の平均の粒径は約２ナノメータ〜５０ナノメータの間である、
請求項２に記載の、メモリ素子。
【請求項４】
前記抵抗層は酸化ハフニウムを含む、
請求項１に記載の、メモリ素子。
【請求項５】
前記結晶部分は、複数の結晶粒を含み、且つ前記結晶粒の結晶相は、単斜相を含む、
請求項１に記載のメモリ素子。
【請求項６】
前記結晶部分は、複数の結晶粒を含み、且つ前記結晶粒は、前記抵抗層のアモルファス部分により囲まれる、
請求項１に記載の、メモリ素子。
【請求項７】
第１の電極上に前記結晶部分の体積が前記抵抗層の体積の約０.２〜約１の間を占める結晶部分を有する抵抗層を形成するステップ、および
前記抵抗層上に第２の電極を形成するステップを含む、
メモリ素子の形成方法。
【請求項８】
前記抵抗層を形成するステップは、
前記第１の電極上に誘電材料を堆積するステップ、および
前記誘電材料を少なくとも一部結晶化させ、前記抵抗層を形成するステップを含む、
請求項７に記載のメモリ素子の形成方法。
【請求項９】
前記誘電材料を少なくとも一部結晶化させるステップは、
前記誘電材料の堆積温度が約３２５℃〜４５０℃である、
請求項８に記載のメモリ素子の形成方法。
【請求項１０】
前記結晶部分は、複数の結晶粒を含み、且つ前記結晶粒の平均の粒径は約２ナノメータ〜約５０ナノメータの間である、
請求項８に記載のメモリ素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子およびその形成方法に関し、特に、抵抗性ランダムアクセスメモリ素子（ＲＲＡＭ（登録商標））の構造およびその形成方法に関するものである。
【背景技術】
【０００２】
近年、種々の電子製品が汎用化されてきており、不揮発性メモリの要求を大幅に増加させている。フラッシュメモリが不揮発性メモリの主流である。しかしながら、素子のサイズが継続して縮小化しているので、フラッシュメモリは、動作電圧が高い、動作速度が遅い、データの保存性がよくないなどの課題に遭遇している。その結果として、フラッシュメモリの将来の発展を制限している。
【０００３】
よって、現在既に新型の不揮発性メモリについて多くの材料と装置が開発されている。新型の不揮発性メモリは、例えば、磁気抵抗型ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ； ＭＲＡＭ）、相変化型メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ； ＰＣＭ）と、抵抗性ランダムアクセスメモリ（Ｒｅｓｉｓｔｉｃ ＲＡＭ：ＲＲＡＭ）を含む。抵抗型不揮発性メモリは、消費電力が低い、動作電圧が低い、書き込み消去時間が短い、耐久性が長い、記憶時間が長い、非破壊性読み取し、多状態のメモリ、装置の製造プロセスが簡単、および縮小可能などの利点を有する。
【０００４】
しかしながら、抵抗型不揮発性メモリ（ＲＲＡＭ）の歩留りと効能を更に向上させる必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
抵抗メモリ素子およびその形成方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、第１の電極、第２の電極、および第１の電極と第２の電極の間に配置され、結晶部分を有し、前記結晶部分の体積（容積）は、その体積（容積）の約０.２〜約１の間を占める抵抗層を含むメモリ素子を提供する。
【０００７】
本発明の実施形態は、第１の電極上に結晶部分の体積（容積）が前記抵抗層の体積（容積）の約０.２〜約１の間を占める結晶部分を有する抵抗層を形成するステップ、および前記抵抗層上に第２の電極を形成するステップを含むメモリ素子の形成方法を提供する。
【図面の簡単な説明】
【０００８】
【図１】（Ａ）、（Ｂ）はいくつかの実施形態に基づくメモリ素子の断面図である。
【図２】いくつかの実施形態に基づいて測定されたメモリ素子から得た電流−電圧の関係図である。
【図３】メモリ素子を測定して得られた電流−電圧の関係図である。
【図４】いくつかの実施形態に基づくメモリ素子の断面図である。
【図５】いくつかの実施形態に基づくメモリ素子の抵抗層の結晶相の概略図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態の製作と使用方式を詳細に説明する。注意すべきは、本発明は、多種の特定の形式で実施することができる多くの応用に用いられる発明の概念を提供する。
文中に挙げられて討論された特定の実施形態は、本発明の特定の製造と使用方式のためだけであり、本発明の範囲を限定するものではない。また文中では、第１の製造プロセスと第２の製造プロセスの進行は、第２の製造プロセスが第１の製造プロセスの後に直ちに行われる実施形態を含んでもよく、他の付加の製造プロセスが第１の製造プロセスと第２の製造プロセスとの間に行われる実施形態を含んでもよい。多くの特徴は、簡素化と明確化のため、異なるスケールに任意に図解されることがある。また、第１の材料層が第２の材料層上またはその上に配置された時、第１の材料層と第２の材料層が直接接触する、またはその間に１つ以上の他の材料層を有することを含む。
以下、実施形態の種々の態様を述べる。異なる図と実施形態では、同様の記号が同様の素子を示すのに用いられることができる。
【００１０】
図１Ａと図１Ｂは、それぞれ、いくつかの実施形態に基づくメモリ素子１００が低抵抗状態と高抵抗状態にある時の断面図を示している。いくつかの実施形態では、メモリ素子１００は、抵抗ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ； ＲＲＡＭ）素子である。図１に示されるように、メモリ素子１００は、電極１０２、電極１０６、およびこれらの電極の間に配置された抵抗層１０４を含む。
【００１１】
いくつかの実施形態では、抵抗層１０４の材質は、誘電材料であり、且つ通常は電気絶縁材料である。しかしながら、抵抗層１０４は、十分高い電圧が印加された後、導電性を有するようになることができる。例えば、形成プロセス（ｆｏｒｍｉｎｇ ｐｒｏｃｅｓｓ）によって、抵抗層１０４内に導電フィラメントまたは導電通路を形成する。導電フィラメントまたは導電通路が電極に向けて延伸し、電極１０２と電極１０６と接続した時、抵抗層１０４の抵抗値は、大幅に低下することができる。次いで、逆方向電圧を加え、形成された導電フィラメントまたは導電通路を部分的に破壊し、抵抗層１０４の電気抵抗を高めることができる。
【００１２】
図2は、いくつかの実施形態に基づいて測定されたメモリ素子から得た電流−電圧Ｉ−Ｖの関係図を示している。いくつかの実施形態では、メモリ素子１００に対して形成プロセスを行う。例えば、図２と図１Ａに示されるように、電極１０２および電極１０６に対して徐々に増加するバイアス電圧を加える。バイアス電圧は、抵抗層１０４内の負電荷イオン（例えば、酸素イオンおよび／または窒素イオン）を誘起して電極に向かわせて、抵抗層１０４内に一連の空孔１０８（例えば酸素空孔および／または窒素空孔）が形成される。バイアス電圧が形成電圧Ｖｆレベルまで上昇した時、これらの空孔１０８は、電極１０２と１０６を接続する導電性フィラメント１０９となるように接続され、導電経路を形成する。その結果、抵抗層１０４に流れる電流は大幅に上昇する。
【００１３】
図１Ｂに示されるように、いくつかの実施形態では、逆方向バイアス電圧が電極１０６および電極１０２に加えられて、抵抗層１０４をリセットし、その抵抗を高抵抗状態に戻す。例えば、逆方向バイアス電圧は、一部の導電フィラメント１０９を破壊し、空孔１０８によって形成された導電経路をなくす。したがって、抵抗層１０４の抵抗値は、電圧を加えることによって調整することができ、データを抵抗層１０４に保存することができる。抵抗層１０４に流れる電流を検出することで、抵抗層１０４の抵抗値の情報を得ることができ、記憶されたデータを得る。
【００１４】
上述のように、抵抗層１０４は、形成プロセスによってアクティブ（能動）化されて、その中に欠陥（例えば空孔１０８）を検出した後、電圧を加えることで抵抗層１０４の抵抗状態を変えることができる。しかしながら、全てのメモリ素子の抵抗層が、全て同じ条件において首尾よくアクティブ化できるわけではない。いくつかのケースでは、同一のウエハのメモリ素子は、同一の形成プロセスで首尾よくアクティブ化することができない。
【００１５】
図３は、メモリ素子から得られた電流−電圧Ｉ−Ｖの関係図を示している。図３に示されるように、印加されたバイアス電圧が所定の形成電圧Ｖｆを超えている場合、抵抗層に流れる電流は、大幅に上昇しない。これは、空孔が形成プロセスにより、電極間に導電経路を首尾よく形成していないことを意味する。その結果として、メモリ素子の歩留りを低下させる。いくつかのケースでは、複数のメモリ素子が形成プロセスにおいて首尾よくアクティブ化できないことがある。
【００１６】
なぜ導電フィラメントが首尾よく形成できないという理由は、不明である。抵抗層がアモルファス構造であるためである可能性がある。形成プロセスの期間では、アモルファス構造は、抵抗層内の負電荷イオン（例えば、酸素イオンおよび／または窒素イオン）を電極に向かわせる過程で衝突を受ける可能性がある。したがって、空孔は抵抗層内で容易に形成されず、それ故導電フィラメントを円滑に形成できない可能性がある。
【００１７】
メモリ素子の歩留りを向上させるために、本発明の実施形態は、メモリ素子の抵抗層内に結晶部分を形成する。そのため、導電フィラメントは、抵抗層の中により容易に形成され得る。
【００１８】
図４は、いくつかの実施形態に基づくメモリ素子２００の断面図を示している。いくつかの実施形態では、基板（または基材）２０１上に電極２０２を形成する。基板２０１は、半導体基板または他の好適な基板を含むことができる。いくつかの実施形態では、基板２０１は、半導体ウエハ、例えばシリコンウエハである。いくつかの実施形態では、電極２０２の材質は、金属窒化物を含む。いくつかの実施形態では、電極２０２の材質は、窒化チタン（ＴｉＮ）、プラチナ（Ｐｔ）、アルミニウム銅（ＡｌＣｕ）、チタン（Ｔｉ）、金（Ａｕ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン(Ｗ)、タングステン窒化物（ＷＮ）、銅（Ｃｕ）、その他の好適な導電材料、または前述の組み合わせを含む。いくつかの実施形態では、基板２０１上に導電材料を堆積し、電極２０２を形成する。例えば、パターン化プロセスによって導電材料をパターン化し、必要な電極にすることができる。いくつかの実施形態では、導電材料は、物理蒸着、電気メッキ、化学蒸着、スピンコーティング、他の好適なプロセス、またはその組み合わせを用いて堆積されることができる。
【００１９】
次いで、図４に示されるように、抵抗層２０４は、いくつかの実施形態に応じて、電極２０２の上に形成される。抵抗層の材料は、酸化物、窒化物、他の好適な誘電材料、またはその組み合わせを含むことができる。例えば、抵抗層２０４の材料は、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化タングステン、酸化アルミニウム、酸化亜鉛、酸化ニッケル、酸化銅、他の好適な材料、または前述の組み合わせを含むことができる。いくつかの実施形態では、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、スピンコーティング、スプレーコーティング、他の好適なプロセス、または前述の組み合わせによって、電極２０２上に誘電材料を堆積し、抵抗層２０４を形成することができる。いくつかの実施形態では、堆積された誘電材料は、パターン化されて、抵抗層２０４に必要なパターンを有させる。
【００２０】
いくつかの実施形態では、堆積された誘電材料を少なくとも一部結晶化させ、抵抗層２０４に結晶部分を有させる。図５は、いくつかの実施形態に基づくメモリ素子の抵抗層の結晶相の概略図を表している。図５に示されるように、抵抗層２０４は、結晶部分２１０を有する。いくつかの実施形態では、結晶部分２１０は、複数の結晶粒２１２を含む。これらの結晶粒２１２は、互いに分離、互いに結合、または部分的に分離、部分的に結合することができる。いくつかの実施形態では、抵抗層２０４もアモルファス部分２０８を有する。いくつかの実施形態では、これらの結晶粒２１２は、アモルファス部分２０８により囲まれる。いくつかの実施形態では、結晶部分２１０の体積（容積）は、抵抗層２０４の体積（容積）の約０.２〜約１の間を占める。いくつかの実施形態に基づき、抵抗層２０４の透過型電子顕微鏡（ＴＥＭ）像の断面図では、結晶部分２１０の面積は、抵抗層２０４の約０.２〜約１の間を占める。いくつかの他の実施形態では、結晶部分２１０の体積（容積）は、抵抗層２０４の体積（容積）の約０.４〜約０.８の間にある。いくつかの実施形態に基づき、抵抗層２０４の透過型電子顕微鏡像の断面図では、結晶部分２１０の面積は、抵抗層２０４の約０.４〜約０.８の間にある。いくつかの実施形態では、抵抗層２０４は、完全に結晶化し（アモルファス状態になり）、実質的にアモルファス部分を有さない。
【００２１】
いくつかの実施形態では、抵抗層２０４の材質は、酸化ハフニウムを含む。いくつかの実施形態では、抵抗層２０４の材質はＨｆＯｘであり、組成比ｘは、約０.２〜約１.８の間にある。いくつかの実施形態では、抵抗層２０４の材質は、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ジルコニウム（ＺｒＯ２）を含む。いくつかの実施形態では、結晶粒２１２の結晶相は、単斜相（ｍｏｎｏｃｌｉｎｉｃ ｐｈａｓｅ）である（これに限定されるものではないが）。いくつかの実施形態では、結晶粒２１２の平均の粒径は約２ナノメータ〜５０ナノメータの間である。いくつかの他の実施形態では、結晶粒２１２の平均の粒径は約１０ナノメータ〜４０ナノメータの間である。
【００２２】
各種の好適な方法によって、形成された抵抗層２０４に結晶部分２１０を有させる。いくつかの実施形態では、誘電材料を堆積して抵抗層２０４を形成する期間、堆積（ｄｅｐｏｓｉｔｉｏｎ）温度を約３２５℃〜４５０℃の間にすると、形成された抵抗層２０４に図５の実施形態で述べたようなマイクロ構造を有させることができる。この場合では、抵抗層２０４の結晶部分２１０は、ほぼ抵抗層２０４の堆積と同時に形成する。いくつかの実施形態では、抵抗層２０４の堆積の温度は、約３５０℃〜約４００℃の間にある。いくつかの他の実施形態では、抵抗層２０４の結晶部分２１０は、抵抗層２０４が堆積した後、追加の結晶化プロセスによって形成される。例えば、抵抗層２０４を堆積した後、加熱プロセスによって抵抗層２０４を少なくとも一部結晶化させることができる。
【００２３】
本発明の一部の実施形態は、多くの変形態様を有する。例えば、抵抗層２０４の結晶化は、加熱プロセスによるとは限定されない。いくつかの実施形態では、照射（例えば、紫外光、赤外光、および／またはレーザー光）の方式によって、抵抗層２０４を少なくとも一部結晶化させることができる。いくつかの実施形態では、抵抗層２０４に対して同時に加熱および照射し、抵抗層２０４を少なくとも一部結晶化させることができる。
【００２４】
次いで、図４に示されるように、いくつかの実施形態では、抵抗層２０４の上に電極２０６を形成する。電極２０６の材質は、金属窒化物を含む。いくつかの実施形態では、電極２０６の材質は、窒化チタン（ＴｉＮ）、プラチナ（Ｐｔ）、アルミニウム銅（ＡｌＣｕ）、チタン（Ｔｉ）、金（Ａｕ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン(Ｗ)、タングステン窒化物（ＷＮ）、銅（Ｃｕ）、その他の好適な導電材料、または前述の組み合わせを含む。いくつかの実施形態では、抵抗層２０４上に導電材料を堆積し、電極２０６を形成する。例えば、パターン化プロセスによって導電材料をパターン化し、必要な電極にすることができる。いくつかの実施形態では、導電材料は、物理蒸着、電気メッキ、化学蒸着、スピンコーティング、他の好適なプロセス、またはその組み合わせを用いて堆積されることができる。
【００２５】
本発明の実施形態は、多くの変形態様を有する。例えば、電極と抵抗層の間に他の材料層、例えば緩衝層および／または障壁層を形成することができる。いくつかの実施形態では、抵抗層２０４の結晶部分の体積の比例は、約０.２以上を占めるため、空孔が抵抗層２０４の中により形成され易くなり、導電フィラメントの形成を助けることができる。よって、メモリ素子の歩留りが更に向上する。
【００２６】
本発明は、上述した実施例の方法及び望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
【符号の説明】
【００２７】
１００  メモリ素子
１０２  電極
１０４  抵抗層
１０６  電極
１０８  空隙
１０９  導電フィラメント
２００  メモリ素子
２０１  ベース
２０２  電極
２０４  抵抗層
２０６  電極
２０８  アモルファス部分
２１０  結晶部分
２１２  結晶粒
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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