(57)【要約】【課題】配線の信頼性が低下することを抑制できる配線構造を提供する。【解決手段】本発明の一態様は、第１の導電層上に形成された第１の絶縁層１０９と、前記第１の絶縁層に形成された、前記第１の導電層上に位置する第１の接続孔１１９ｂと、前記第１の接続孔の底面及び内側面に形成された第２の導電層１２２と、前記第１の接続孔内で且つ前記第２の導電層の内側に埋め込まれた第２の絶縁層１２３と、前記第２の導電層上及び前記第２の絶縁層上に形成された第１の配線１２６と、を具備する配線構造である。【選択図】図４
2015185792.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層上に形成された第１の絶縁層と、
前記第１の絶縁層に形成された、前記第１の導電層上に位置する第１の接続孔と、
前記第１の接続孔の底面及び内側面に形成された第２の導電層と、
前記第１の接続孔内で且つ前記第２の導電層の内側に埋め込まれた第２の絶縁層と、
前記第２の導電層上及び前記第２の絶縁層上に形成された第１の配線と、
を具備することを特徴とする配線構造。
【請求項２】
請求項１において、
前記第１の絶縁層は、第３の絶縁層及び第４の絶縁層を有し、
前記第３の絶縁層上に第２の配線が形成されており、
前記第２の配線上及び前記第３の絶縁層上に前記第４の絶縁層が形成されており、
前記第４の絶縁層に、前記第２の配線上に位置する第２の接続孔が形成されており、
前記第２の接続孔内に導電体が埋め込まれており、
前記導電体上に第３の配線が形成されていることを特徴とする配線構造。
【請求項３】
請求項２において、
前記第１の配線、前記第２の配線及び前記第３の配線それぞれは、Ａｌ−Ｃｕ合金層を
含み、
前記導電体はＷプラグであることを特徴とする配線構造。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第２の絶縁層はＳＯＧ層であることを特徴とする配線構造。
【請求項５】
第１の導電層上に第１の絶縁層を形成し、
前記第１の絶縁層に、前記第１の導電層上に位置する第１の接続孔を形成し、
前記第１の接続孔の底面、内側面及び前記第１の絶縁層上に第２の導電層を形成し、
前記第２の導電層上に前記第２の絶縁層を形成するとともに前記第１の接続孔内に前記
第２の絶縁層を埋め込み、
前記第２の導電層上に存在する前記第２の絶縁層をＣＭＰまたはエッチバックにより除
去しつつ前記第１の接続孔内に埋め込まれた前記第２の絶縁層を残し、
前記第１の絶縁層上に存在する前記第２の導電層をＣＭＰまたはエッチバックにより除
去しつつ前記第１の接続孔の底面及び内側面に位置する前記第２の導電層を残し、
前記第２の導電層上及び前記第１の接続孔内に埋め込まれた前記第２の絶縁層上に第１
の配線を形成することを特徴とする配線構造の製造方法。
【請求項６】
請求項５において、
前記第１の絶縁層は、第３の絶縁層及び第４の絶縁層を有し、
前記第１の導電層上に第１の絶縁層を形成することは、前記第３の絶縁層上に第２の配
線を形成し、前記第２の配線上及び前記第３の絶縁層上に前記第４の絶縁層を形成するこ
とを含み、
前記第１の絶縁層を形成した後で、且つ前記第１の接続孔を形成する前に、または前記
第１の接続孔を形成した後で、且つ前記第２の導電層を形成する前に、前記第４の絶縁層
に、前記第２の配線上に位置する第２の接続孔を形成し、
前記第２の導電層を形成する際に、前記第２の接続孔内に前記第２の導電層を埋め込み
、
前記第２の導電層をＣＭＰまたはエッチバックにより除去する際に、前記第２の接続孔
内に埋め込まれた前記第２の導電層を残し、
前記第１の配線を形成する際に、前記第２の接続孔内に埋め込まれた前記第２の導電層
上に第３の配線を形成することを特徴とする配線構造の製造方法。
【請求項７】
請求項６において、
前記第１の配線、前記第２の配線及び前記第３の配線それぞれは、Ａｌ−Ｃｕ合金配線
を含み、
前記導電体はＷプラグであることを特徴とする配線構造の製造方法。
【請求項８】
請求項５乃至７のいずれか一項において、
前記第２の絶縁層はＳＯＧ層であることを特徴とする配線構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造及びその製造方法に関する。
【背景技術】
【０００２】
図５〜図７は、従来の配線構造の製造方法を説明するための断面図である。
まず、図５（Ａ）に示すように、通常ビア部１０１及び貫通ビア部１０２を有するＳｉ
基板１００上に第１の層間絶縁層１０３を形成する。なお、Ｓｉ基板１００にはトランジ
スター（図示せず）及び素子分離膜（図示せず）が形成されている。
【０００３】
次いで、通常ビア部１０１の第１の層間絶縁層１０３にコンタクトホール１０３ａを形
成する。この後、コンタクトホール１０３ａ内及び第１の層間絶縁層１０３上にＷ膜を成
膜し、第１の層間絶縁層１０３上に存在するＷ膜をＣＭＰ（Chemical Mechanical Polish
ing）により除去する。これにより、コンタクトホール１０３ａ内にＷプラグ１０４が埋
め込まれる。次に、Ｗプラグ１０４及び第１の層間絶縁層１０３上に第１の配線１０５を
形成する。次いで、第１の配線１０５及び第１の層間絶縁層１０３上に第２の層間絶縁層
１０６を形成する。
【０００４】
次いで、通常ビア部１０１の第２の層間絶縁層１０６に、第１の配線１０５上に位置す
るビアホール１０６ａを形成する。この後、ビアホール１０６ａ内及び第２の層間絶縁層
１０６上にＷ膜を成膜し、第２の層間絶縁層１０６上に存在するＷ膜をＣＭＰにより除去
する。これにより、ビアホール１０６ａ内にＷプラグ１０７が埋め込まれる。次に、Ｗプ
ラグ１０７及び第２の層間絶縁層１０６上に第２の配線１０８を形成する。次いで、第２
の配線１０８及び第２の層間絶縁層１０６上に第３の層間絶縁層１０９を形成する。
【０００５】
次に、図５（Ｂ）に示すように、第３の層間絶縁層１０９上にフォトリソグラフィ技術
によりレジスト膜１１０を形成し、レジスト膜１１０をマスクとしてエッチングすること
により、通常ビア部１０１の第３の層間絶縁層１０９に、第２の配線１０８上に位置する
ビアホール１０９ａを形成する。
【０００６】
この後、図６（Ａ）に示すように、レジスト膜１１０を剥離する。次いで、第３の層間
絶縁層１０９上にフォトリソグラフィ技術によりレジスト膜１１１を形成し、レジスト膜
１１１をマスクとしてエッチングすることにより、貫通ビア部１０２の第１〜第３の層間
絶縁層１０３．１０６，１０９に貫通ビアホール１０９ｂを形成する。なお、貫通ビア部
１０２の貫通ビアホール１０９ｂの深さは通常ビア部１０１のビアホール１０９ａの深さ
より４倍程度深くなるため、レジスト膜１１１の膜厚をレジスト膜１１０の膜厚より４倍
程度厚くし、貫通ビア部１０２の貫通ビアホール１０９ｂの穴径を通常ビア部１０１のビ
アホール１０９ａの穴径より４倍程度大きくする。このようにすることで、貫通ビアホー
ル１０９ｂのアスペクト比をビアホール１０９ａのアスペクト比と同程度にすることがで
きる。
【０００７】
次に、図６（Ｂ）に示すように、レジスト膜１１１を剥離し、ビアホール１０９ａ，１
０９ｂ内及び第３の層間絶縁層１０９上にＷ膜１１６を成膜する。次いで、図７（Ａ）に
示すように、第３の層間絶縁層１０９上に存在するＷ膜１１６をＣＭＰにより除去する。
これにより、ビアホール１０９ａ内にＷ膜１１６からなるＷプラグ１１２が埋め込まれ、
貫通ビアホール１０９ｂ内にＷ膜１１６からなるＷプラグ１１３が埋め込まれる。
【０００８】
なお、本従来例では、コンタクトホール１０３ａ内にＷ膜を成膜してＷプラグ１０４を
埋め込み、ビアホール１０６ａ内にＷ膜を成膜してＷプラグ１０７を埋め込み、ビアホー
ル１０９ａ，１０９ｂ内にＷ膜を成膜してＷプラグ１１２，１１３を埋め込んでいるが、
Ｗ膜の下または上にＴｉＮ膜とＴｉ膜の積層膜などのバリア膜を成膜してＷプラグ１０４
，１０７，１１２，１１３の下または上にバリア膜を形成してもよい。
【０００９】
この後、図７（Ｂ）に示すように、Ｗプラグ１１２及び第３の層間絶縁層１０９上に第
３の配線１１４を形成するとともにＷプラグ１１３及び第３の層間絶縁層１０９上に第４
の配線１１５を形成する。
【００１０】
上述したようにレジスト耐性及びエッチング加工性の両面から貫通ビア部１０２の貫通
ビアホール１０９ｂの穴径を大きくすることが必要となり、それに伴い貫通ビアホール１
０９ｂ内に埋め込まれるＷ膜の膜厚を厚く成膜することが必要となる。そのため、その膜
厚の厚いＷ膜を除去するためのＣＭＰの処理時間も増加させることになる。そして、貫通
ビア部１０２の貫通ビアホール１０９ｂの穴径が大きいことから、図７（Ａ）に示すよう
にＷプラグ１１３の上面が第３の層間絶縁層１０９の上面より削られるという所謂ディッ
シングが発生し、そのディッシングによる大きな段差が発生する。その結果、そのＷプラ
グ１１３上に配線を形成する工程で配線のパターニングが正常に行われず、配線の信頼性
が低下することがある。
【００１１】
なお、上記の従来例と関連する技術が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１２−２２７３２８（図１１、段落００６３）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の幾つかの態様は、配線の信頼性が低下することを抑制できる配線構造またはそ
の製造方法に関連している。
【課題を解決するための手段】
【００１４】
本発明の一態様は、第１の導電層上に形成された第１の絶縁層と、前記第１の絶縁層に
形成された、前記第１の導電層上に位置する第１の接続孔と、前記第１の接続孔の底面及
び内側面に形成された第２の導電層と、前記第１の接続孔内で且つ前記第２の導電層の内
側に埋め込まれた第２の絶縁層と、前記第２の導電層上及び前記第２の絶縁層上に形成さ
れた第１の配線と、を具備することを特徴とする配線構造である。
【００１５】
なお、第１の導電層とは、半導体基板の不純物拡散層、電極（ゲート電極、バンプ電極
を含む）及び配線を含む意味である。また、第１の絶縁層は、単層の絶縁層の他に、複数
の絶縁層が積層されたものを含む意味である。
【００１６】
上記本発明の一態様によれば、第１の接続孔内に埋め込まれる第２の導電層の厚さを厚
く成膜しなくてもよいため、ディッシングの発生を抑制しつつ十分に平坦化することがで
きる。従って、配線の信頼性が低下することを抑制できる。
【００１７】
また、上記本発明の一態様において、前記第１の絶縁層は、第３の絶縁層及び第４の絶
縁層を有し、前記第３の絶縁層上に第２の配線が形成されており、前記第２の配線上及び
前記第３の絶縁層上に前記第４の絶縁層が形成されており、前記第４の絶縁層に、前記第
２の配線上に位置する第２の接続孔が形成されており、前記第２の接続孔内に導電体が埋
め込まれており、前記導電体上に第３の配線が形成されている。
【００１８】
上記本発明の一態様によれば、第４の絶縁層に第２の接続孔を形成し、第２の接続孔内
に導電体を埋め込むとともに、第３及び第４の絶縁層を貫通する第１の接続孔を形成して
も、第１の接続孔内に埋め込まれる第２の導電層の厚さを厚く成膜しなくてもよいため、
ディッシングの発生を抑制しつつ十分に平坦化することができる。従って、配線の信頼性
が低下することを抑制できる。
【００１９】
また、上記本発明の一態様において、前記第１の配線、前記第２の配線及び前記第３の
配線それぞれは、Ａｌ−Ｃｕ合金層を含み、前記導電体はＷプラグである。
【００２０】
また、上記本発明の一態様において、前記第２の絶縁層はＳＯＧ層である。これにより
、平坦化が容易となる。
【００２１】
本発明の一態様は、第１の導電層上に第１の絶縁層を形成し、前記第１の絶縁層に、前
記第１の導電層上に位置する第１の接続孔を形成し、前記第１の接続孔の底面、内側面及
び前記第１の絶縁層上に第２の導電層を形成し、前記第２の導電層上に前記第２の絶縁層
を形成するとともに前記第１の接続孔内に前記第２の絶縁層を埋め込み、前記第２の導電
層上に存在する前記第２の絶縁層をＣＭＰまたはエッチバックにより除去しつつ前記第１
の接続孔内に埋め込まれた前記第２の絶縁層を残し、前記第１の絶縁層上に存在する前記
第２の導電層をＣＭＰまたはエッチバックにより除去しつつ前記第１の接続孔の底面及び
内側面に位置する前記第２の導電層を残し、前記第２の導電層上及び前記第１の接続孔内
に埋め込まれた前記第２の絶縁層上に第１の配線を形成することを特徴とする配線構造の
製造方法である。
【００２２】
上記本発明の一態様によれば、第１の接続孔内に埋め込まれる第２の導電層の厚さを厚
く成膜しなくてもよいため、第２の導電層にＣＭＰを行ってもディッシングの発生を抑制
しつつ十分に平坦化することができる。従って、配線の信頼性が低下することを抑制でき
る。
【００２３】
また、本発明の一態様において、前記第１の絶縁層は、第３の絶縁層及び第４の絶縁層
を有し、前記第１の導電層上に第１の絶縁層を形成することは、前記第３の絶縁層上に第
２の配線を形成し、前記第２の配線上及び前記第３の絶縁層上に前記第４の絶縁層を形成
することを含み、前記第１の絶縁層を形成した後で、且つ前記第１の接続孔を形成する前
に、または前記第１の接続孔を形成した後で、且つ前記第２の導電層を形成する前に、前
記第４の絶縁層に、前記第２の配線上に位置する第２の接続孔を形成し、前記第２の導電
層を形成する際に、前記第２の接続孔内に前記第２の導電層を埋め込み、前記第２の導電
層をＣＭＰまたはエッチバックにより除去する際に、前記第２の接続孔内に埋め込まれた
前記第２の導電層を残し、前記第１の配線を形成する際に、前記第２の接続孔内に埋め込
まれた前記第２の導電層上に第３の配線を形成する。
【００２４】
上記本発明の一態様によれば、第４の絶縁層に第２の接続孔を形成し、第２の接続孔内
に導電体を埋め込み、第３及び第４の絶縁層を貫通する第１の接続孔を形成しても、第１
の接続孔内に埋め込まれる第２の導電層の厚さを厚く成膜しなくてもよいため、ディッシ
ングの発生を抑制しつつ十分に平坦化することができる。従って、配線の信頼性が低下す
ることを抑制できる。
【００２５】
また、本発明の一態様において、前記第１の配線、前記第２の配線及び前記第３の配線
それぞれは、Ａｌ−Ｃｕ合金配線を含み、前記導電体はＷプラグである。
【００２６】
また、本発明の一態様において、前記第２の絶縁層はＳＯＧ層である。これにより、第
２の絶縁層をＣＭＰまたはエッチバックすることが容易となる。
【図面の簡単な説明】
【００２７】
【図１】（Ａ），（Ｂ）は本発明の一態様に係る配線構造の製造方法を説明するための断面図。
【図２】（Ａ），（Ｂ）は本発明の一態様に係る配線構造の製造方法を説明するための断面図。
【図３】（Ａ），（Ｂ）は本発明の一態様に係る配線構造の製造方法を説明するための断面図。
【図４】（Ａ），（Ｂ）は本発明の一態様に係る配線構造の製造方法を説明するための断面図。
【図５】（Ａ），（Ｂ）は従来の配線構造の製造方法を説明するための断面図。
【図６】（Ａ），（Ｂ）は従来の配線構造の製造方法を説明するための断面図。
【図７】（Ａ），（Ｂ）は従来の配線構造の製造方法を説明するための断面図。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
図１〜図４は、本発明の一態様に係る配線構造の製造方法を説明するための断面図であ
る。
【００３０】
まず、図１（Ａ）に示すように、通常ビア部１０１及び貫通ビア部１０２を有するＳｉ
基板１００上に第１の層間絶縁層１０３をＣＶＤ（Chemical Vapor Deposition）法によ
り形成する。なお、Ｓｉ基板１００にはトランジスター（図示せず）及び素子分離膜（図
示せず）が形成されている。また、通常ビア部１０１とは単層の絶縁層に接続孔を形成す
る領域を意味し、貫通ビア部１０２とは複数層の絶縁層を貫通する接続孔を形成する領域
を意味する。貫通ビア部１０２に形成される接続孔の深さは、通常ビア部１０１に形成さ
れる接続孔の深さより深い。接続孔はコンタクトホール及びビアホールを含む。
【００３１】
次いで、フォトリソグラフィ技術及びエッチング技術により通常ビア部１０１の第１の
層間絶縁層１０３にコンタクトホール１０３ａを形成する。このコンタクトホール１０３
ａはトランジスターのゲート拡散層またはドレイン拡散層またはゲート電極上に位置する
。この後、コンタクトホール１０３ａ内及び第１の層間絶縁層１０３上にＷ膜を成膜し、
第１の層間絶縁層１０３上に存在するＷ膜をＣＭＰまたはエッチバックにより除去する。
これにより、コンタクトホール１０３ａ内にＷプラグ１０４が埋め込まれる。
【００３２】
次に、Ｗプラグ１０４及び第１の層間絶縁層１０３上にＡｌ−Ｃｕ合金層を成膜する。
次いで、フォトリソグラフィ技術及びエッチング技術によりＡｌ−Ｃｕ合金層をパターニ
ングすることで、Ｗプラグ１０４及び第１の層間絶縁層１０３上にＡｌ−Ｃｕ合金層から
なる第１の配線１０５を形成する。次いで、第１の配線１０５及び第１の層間絶縁層１０
３上に第２の層間絶縁層１０６をＣＶＤ法により形成する。
【００３３】
次いで、フォトリソグラフィ技術及びエッチング技術により通常ビア部１０１の第２の
層間絶縁層１０６に、第１の配線１０５上に位置するビアホール１０６ａを形成する。こ
の後、ビアホール１０６ａ内及び第２の層間絶縁層１０６上にＷ膜を成膜し、第２の層間
絶縁層１０６上に存在するＷ膜をＣＭＰまたはエッチバックにより除去する。これにより
、ビアホール１０６ａ内にＷプラグ１０７が埋め込まれる。
【００３４】
次に、Ｗプラグ１０７及び第２の層間絶縁層１０６上にＡｌ−Ｃｕ合金層を成膜する。
次いで、フォトリソグラフィ技術及びエッチング技術によりＡｌ−Ｃｕ合金層をパターニ
ングすることで、Ｗプラグ１０７及び第２の層間絶縁層１０６上にＡｌ−Ｃｕ合金層から
なる第２の配線１０８を形成する。次いで、第２の配線１０８及び第２の層間絶縁層１０
６上に第３の層間絶縁層１０９をＣＶＤ法により形成する。
【００３５】
次に、図１（Ｂ）に示すように、第３の層間絶縁層１０９上にフォトリソグラフィ技術
によりレジスト膜１２０を形成し、レジスト膜１２０をマスクとしてエッチングすること
により、通常ビア部１０１の第３の層間絶縁層１０９に、第２の配線１０８上に位置する
ビアホール１１９ａを形成する。
【００３６】
この後、図２（Ａ）に示すように、レジスト膜１２０を剥離する。次いで、第３の層間
絶縁層１０９上にフォトリソグラフィ技術によりレジスト膜１２１を形成し、レジスト膜
１２１をマスクとしてエッチングすることにより、貫通ビア部１０２の第１〜第３の層間
絶縁層１０３．１０６，１０９に貫通ビアホール１１９ｂを形成する。なお、貫通ビア部
１０２の貫通ビアホール１１９ｂの深さは通常ビア部１０１のビアホール１１９ａの深さ
より４倍程度深くなるため、レジスト膜１２１の膜厚をレジスト膜１２０の膜厚より４倍
程度厚くし、貫通ビア部１０２の貫通ビアホール１１９ｂの穴径を通常ビア部１０１のビ
アホール１１９ａの穴径より４倍程度大きくする。このようにすることで、貫通ビアホー
ル１１９ｂのアスペクト比をビアホール１１９ａのアスペクト比と同程度にすることがで
きる。
【００３７】
次に、図２（Ｂ）に示すように、レジスト膜１２１を剥離する。次いで、ビアホール１
１９ａ，１１９ｂ内及び第３の層間絶縁層１０９上にＷ膜１２２を成膜する。詳細には、
ビアホール１１９ａ内にＷ膜１２２を埋め込み、貫通ビアホール１１９ｂの底面、内側面
及び第３の層間絶縁層１０９上にＷ膜１２２を成膜する。このＷ膜１２２の膜厚は、通常
ビア部１０１のビアホール１１９ａ内にはＷ膜１２２が完全に埋め込まれる程度の厚さと
する。そのため、貫通ビア部１０２の貫通ビアホール１１９ｂ内にはＷ膜１２２が完全に
埋め込まれず、貫通ビアホール１１９ｂの底面及び内側面にＷ膜１２２が成膜されること
になり、貫通ビアホール１１９ｂ内には穴（溝）１１９ｃが残った状態となる。
【００３８】
次いで、図３（Ａ）に示すように、Ｗ膜１２２上に絶縁層としてのＳＯＧ（Spin on Gl
ass）層１２３を形成するとともに貫通ビアホール１１９ｂ内（即ち穴１１９ｃ内）にＳ
ＯＧ層１２３を埋め込む。
【００３９】
この後、図３（Ｂ）に示すように、Ｗ膜１２２上に存在するＳＯＧ層１２３をＣＭＰま
たはエッチバックにより除去しつつ貫通ビアホール１１９ｂ内（即ち穴１１９ｃ内）に埋
め込まれたＳＯＧ層１２３を残す。
【００４０】
次に、図４（Ａ）に示すように、第３の層間絶縁層１０９上に存在するＷ膜１２２をＣ
ＭＰまたはエッチバックにより除去しつつ貫通ビアホール１１９ｂの底面及び内側面に位
置するＷ膜１２２を残し、ビアホール１１９ａ内に埋め込まれたＷ膜１２２を残す。これ
により、ビアホール１１９ａ内にＷ膜１２２からなるＷプラグ１２４が埋め込まれ、貫通
ビアホール１１９ｂの底面及び内側面にＷ膜１２２が埋め込まれる。このときのＣＭＰで
は、従来例のようにＷ膜を厚く形成していないため、従来例に比べて研磨量を少なくでき
る。
【００４１】
なお、ビアホール１１９ｂ内のＳＯＧ層１２３の上部をタッチアップＣＭＰによって平
坦化してもよい。また、貫通ビアホール１１９ｂは、Ｓｉ基板１００の表面に形成された
不純物拡散層上、トランジスターのゲート拡散層上、ドレイン拡散層上またはゲート電極
上に位置するとよい。
【００４２】
また、本実施形態では、コンタクトホール１０３ａ内にＷ膜を成膜してＷプラグ１０４
を埋め込み、ビアホール１０６ａ内にＷ膜を成膜してＷプラグ１０７を埋め込み、ビアホ
ール１１９ａ，１１９ｂ内にＷ膜１２２を成膜してＷプラグ１２４及びＷ膜１２２を埋め
込んでいるが、これに限定されるものではない。Ｗ膜の下または上にＴｉＮ膜とＴｉ膜の
積層膜などのバリア膜を成膜してＷプラグ１０４，１０７，１２４及び貫通ビアホール１
１９ｂ内のＷ膜１２２それぞれの下または上にバリア膜を形成してもよい。
【００４３】
この後、Ｗプラグ１２４、Ｗ膜１２２、ＳＯＧ層１２３及び第３の層間絶縁層１０９の
上にＡｌ−Ｃｕ合金層を成膜する。次いで、フォトリソグラフィ技術及びエッチング技術
によりＡｌ−Ｃｕ合金層をパターニングすることで、図４（Ｂ）に示すように、Ｗプラグ
１２４及び第３の層間絶縁層１０９上にＡｌ−Ｃｕ合金層からなる第３の配線１２５を形
成するとともに、貫通ビアホール１１９ｂ内のＷ膜１２２、ＳＯＧ層１２３及び第３の層
間絶縁層１０９の上にＡｌ−Ｃｕ合金層からなる第４の配線１２６を形成する。
【００４４】
本実施形態によれば、貫通ビア部１０２の貫通ビアホール１１９ｂの穴径が通常ビア部
１０１のビアホール１１９ａの穴径より大きくても、貫通ビアホール１１９ｂ内に埋め込
まれるＷ膜１２２の膜厚を厚く成膜しないため、従来例のようなディッシングの発生を抑
制しつつ十分に平坦化することができる。従って、貫通ビア部１０２の貫通ビアホール１
１９ｂ内に埋め込まれたＷ膜１２２上に配線を形成する工程で配線のパターニングを正常
に行うことができる。その結果、配線の信頼性を向上させることができる。
【００４５】
また、本実施形態では、貫通ビアホール１１９ｂを形成した第３の層間絶縁膜１０９を
平坦化できる構造であるため、この第３の層間絶縁膜１０９の貫通ビアホール１１９ｂ上
にさらに単数または複数の層間絶縁膜を形成し、その層間絶縁膜にビアホールまたは貫通
ビアホールを形成することも可能である。
【００４６】
なお、本実施形態では、Ｓｉ基板１００上の第１〜第３の層間絶縁膜１０３，１０６，
１０９に貫通ビアホール１１９ｂを形成しているが、これに限定されるものではない。２
層または４層以上の層間絶縁膜に貫通ビアホールを形成してもよいし、Ｓｉ基板の上方に
形成された配線上の複数の層間絶縁膜に貫通ビアホールを形成してもよいし、例えば１０
層の配線層を有する半導体装置において９層目の配線層から３層目の配線層へ貫通ビアホ
ールを形成してもよいし、また層間絶縁膜の膜厚が厚ければ１層の層間絶縁膜に貫通ビア
ホールを形成してもよい。
【００４７】
また、本実施形態では、図１（Ｂ）に示す工程の後に図２（Ａ）に示す工程を行ってい
るが、これに限定されるものではなく、図２（Ａ）に示す工程の後に図１（Ｂ）に示す工
程を行ってもよい。
【００４８】
また、本発明の種々の態様において、特定のＡ（以下「Ａ」という）の上（または下）
に特定のＢ（以下「Ｂ」という）を形成する（Ｂが位置する）というとき、Ａの上（また
は下）に直接Ｂを形成する（Ｂが位置する）場合に限定されない。Ａの上（または下）に
本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが位置する）
場合も含む。
【００４９】
また、本実施形態では、Ｓｉ基板１００を第１の導電層と読み替え、第１〜第３の層間
絶縁膜１０３，１０６，１０９を第１の絶縁層と読み替え、貫通ビアホール１１９ｂを第
１の接続孔と読み替え、Ｗ膜１２２を第２の導電層と読み替え、ＳＯＧ層１２３を第２の
絶縁層と読み替え、第４の配線１２６を第１の配線と読み替えてもよい。この場合、第１
の導電層にバンプ電極を用い、第２の導電層を、半導体チップの内部を垂直に貫通するＳ
ｉ貫通電極（ＴＳＶ；through−silicon via）として用いてもよい。また、本実施形態で
は、第２の層間絶縁膜１０６を第３の絶縁層と読み替え、第３の層間絶縁膜１０９を第４
の絶縁層と読み替え、第２の配線１０８を第２の配線と読み替え、ビアホール１１９ａを
第２の接続孔と読み替え、Ｗプラグ１２４を導電体と読み替え、第３の配線１２５を第３
の配線と読み替えてもよい。
【符号の説明】
【００５０】
１００…シリコン基板、１０１…通常ビア部、１０２…貫通ビア部、１０３…第１の層
間絶縁膜、１０３ａ…コンタクトホール、１０４…Ｗプラグ、１０５…第１の配線、１０
６…第２の層間絶縁膜、１０６ａ…ビアホール、１０７…Ｗプラグ、１０８…第２の配線
、１０９…第３の層間絶縁膜、１０９ａ…ビアホール、１０９ｂ…貫通ビアホール、１１
０，１１１…レジスト膜、１１２，１１３…Ｗプラグ、１１４…第３の配線、１１５…第
４の配線、１１６…Ｗ膜、１１９ａ…ビアホール、１１９ｂ…貫通ビアホール、１２０，
１２１…レジスト膜、１２２…Ｗ膜、１２３…ＳＯＧ膜、１２４…Ｗプラグ、１２５…第
３の配線、１２６…第４の配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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