(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと、メモリセルの一端と電気的に接続されるビット線と、ビット線と電気的に接続可能な第１のノード、第１ノードがゲートに接続されたセンストランジスタを備えるセンスモジュールと、センスモジュールを制御する制御回路と、を備え、制御回路は、センス動作のとき、センスモジュールは、センストランジスタの一端に接続される第２のノードを、第１電圧からセンストランジスタの閾値電圧を減じた第２電圧に充電する。【選択図】      図５
2015176625.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルの一端と電気的に接続されるビット線と、
前記ビット線と電気的に接続可能な第１のノード、前記第１ノードがゲートに接続されたセンストランジスタを備えるセンスモジュールと、
前記センスモジュールを制御する制御回路と、
を備え、
前記制御回路は、
センス動作のとき、前記センスモジュールは、前記センストランジスタの一端に接続される第２のノードを、第１電圧から前記センストランジスタの閾値電圧を減じた第２電圧に充電することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、
前記センスを開始する前に、前記第１のノードと、前記ビット線を電気的に接続したまま前記第１のノードの充電動作を行い、
前記第１のノードと、前記ビット線を電気的に接続したまま、前記充電動作を行うためのトランジスタをオフすることで、前記センス動作を開始することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスモジュールは、
一端が前記ビット線に電気的に接続され、他端が第３のノードに接続される第１のトランジスタと、
一端が前記第３のノードに接続され、他端が前記第１のノードに接続される第２のトランジスタと、
一端が前記第１のノードに接続され、他端に、電源電圧が印加される第３のトランジスタと、
一端に前記第１のノードが接続され、他端に前記第２のノードが接続されるキャパシタと、
一端に第４のノードが接続され、他端に前記センストランジスタの他端が接続される第４のトランジスタと、
前記第４のノードに電気的に接続され、前記第１のノードにセンスされたデータをラッチする、データラッチ回路と、
を備えていることを特徴とする請求項１または２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記センスモジュールは、
一端が前記ビット線に接続され、他端が第３のノードに接続される第１のトランジスタと、
一端が前記第３のノードに接続され、他端が前記第１のノードに接続される第２のトランジスタと、
一端が前記第１のノードに接続され、他端に、電源電圧が印加される第３のトランジスタと、
前記第１のノードに電気的に接続され、前記第１のノードにセンスされたデータをラッチする、データラッチ回路と、
を備え、
前記データラッチ回路は、
一端に前記データラッチ回路のデータをラッチする第４のノードに接続され、他端に前記センストランジスタの他端が接続される第４のトランジスタと、
前記センストランジスタと、を備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記第１の電圧を生成する回路は、
電源電圧ＶＤＤが入力され、第１の電流を第５のノードに出力する第１の定電流源と、
一端は前記第５のノードに接続され、他端は第６のノードに接続され、ゲート電極は前記第５のノードに接続される第５のトランジスタと、
非反転入力端子は前記第５のノードに接続され、反転入力端子には第２の電圧が印加され、演算結果を、第３の電圧として出力する第１のオペアンプと、
一端は電源電圧が入力され、他端は前記第６のノードに接続され、ゲートには、前記第３の電圧が印加される第６のトランジスタと、
入力端に前記第６のノードが接続され、出力端は接地電位に接続される第２の定電流源と、
非反転入力端子は、第７のノードが接続され、反転入力端子は前記第６のノードに接続され、演算結果を第４の電圧として出力する第２のオペアンプと、
電源電圧が入力され、第２の電流を前記第７のノードに出力する第３の定電流源と、
一端は、前記第７のノードに接続され、他端は、接地電位に接続され、ゲートに前記第４の電圧が印加される第６のトランジスタと、
を備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１の電圧を生成する回路は、
電源電圧ＶＤＤが入力され、第１の電流を第５のノードに出力する第１の定電流源と、
一端は前記第５のノードに接続され、他端は第６のノードに接続され、ゲート電極は前記第５のノードに接続される第５のトランジスタと、
非反転入力端子は前記第５のノードに接続され、反転入力端子には第２の電圧が印加され、演算結果を、第３の電圧として出力する第１のオペアンプと、
一端には接地電位が入力され、他端は前記第６のノードに接続され、ゲートには、前記第３の電圧が印加される第６のトランジスタと、
非反転入力端子は、第７のノードが接続され、反転入力端子は前記第６のノードに接続され、演算結果を第４の電圧として出力する第２のオペアンプと、
電源電圧が入力され、第２の電流を前記第７のノードに出力する第３の定電流源と、
一端は、前記第７のノードに接続され、他端は、接地電位に接続され、ゲートに前記第４の電圧が印加される第６のトランジスタと、
を備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第５のトランジスタは、前記センストランジスタのレプリカトランジスタであることを特徴とする請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記第１の電圧を生成する回路は、
前記第７のノードから、前記第１の電圧を出力することを特徴とする請求項５乃至７の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのデータの読出し動作、またはベリファイ動作時にセンスアンプを用いて、メモリセルが保持するデータをセンスする技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７０４６５６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルと、前記メモリセルの一端と電気的に接続されるビット線と、前記ビット線と電気的に接続可能な第１のノード、前記第１ノードがゲートに接続されたセンストランジスタを備えるセンスモジュールと、前記センスモジュールを制御する制御回路と、を備え、前記制御回路は、センス動作のとき、前記センスモジュールは、前記センストランジスタの一端に接続される第２のノードを、第１電圧から前記センストランジスタの閾値電圧を減じた第２電圧に充電する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る半導体記憶装置の基本的な構成を模式的に示すブロック図である。
【図２】図２は、第１の実施形態に係るビット線制御回路の基本的な構成を模式的に示すブロック図である。
【図３】図３は、第１の実施形態に係るセンスモジュールの基本的な構成を模式的に示す回路図である。
【図４】図４は、第１の実施形態に係るＣＬＫ生成回路の基本的な構成を示す回路図である。
【図５】図５は、第１の実施形態に係るセンスモジュールのセンス動作を示すタイミングチャートである。
【図６】図６は、第１の実施形態に係るセンスモジュールのセンス動作を示すブロック図である。
【図７】図７は、比較例に係るセンスモジュールのセンス動作を示すブロック図である。
【図８】図８は、比較例に係るセンスモジュールのセンス動作時のセンスノードの電位の変化を示すグラフである。
【図９】図９は、比較例に係るセンスモジュールのネガティヴセンス時のセンスノードの電位の変化を示すグラフである。
【図１０】図１０は、第１の実施形態に係る加速器の構成を模式的に示す回路図である。
【図１１】図１１は、第２の実施形態に係るセンスモジュールのセンス動作を示すタイミングチャートである。
【図１２】図１２は、第３の実施形態に係るセンスモジュールの基本的な構成を示す回路図である。
【図１３】図１３は、第３の実施形態に係るセンスモジュールのセンス動作を示すタイミングチャートである。
【図１４】図１４は、第３の実施形態に係るセンスモジュールのセンス動作を示すブロック図である。
【図１５】図１５は、第４の実施形態に係るＣＬＫ生成回路の基本的な構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
（第１の実施形態） 
＜半導体記憶装置の全体構成＞
図１、及び図２を用いて、第１の実施形態に係る半導体記憶装置の構成を概略的に説明する。
【０００９】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、を備える。尚、本明細書では、半導体記憶装置１００は、ＮＡＮＤフラッシュメモリとして説明する。
【００１０】
メモリセルアレイ１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリセルアレイ１は、電気的に書き換えが可能なメモリセルＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルＭＣは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。尚、メモリセルアレイ１は、複数のメモリセルが基板垂直方向に積層された３次元積層型不揮発性半導体記憶装置であっても良い。
【００１１】
このメモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウデコーダ６とが接続されている。データの消去動作時には、何れかのブロックＢＬＫがロウデコーダ６により選択され、残りのブロックＢＬＫが非選択とされる。
【００１２】
ビット線制御回路２は、図２に示すように、複数のセンスモジュール２０をビット線ＢＬ毎に含む。ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリセルＭＣの状態を検出したり、ビット線ＢＬを介して該メモリセルＭＣに書き込み制御電圧を印加して該メモリセルＭＣに書き込みを行う。
【００１３】
図１に示すように、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１４】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００１５】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線ＷＬ及び選択ゲート線に、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。
【００１６】
ソース線制御回路９は、メモリセルアレイ１に接続されている。ソース線制御回路９は、ソース線ＳＲＣの電圧を制御する。
【００１７】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、及びソース線制御回路９を制御する。制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、及びソース線制御回路９に供給する。
【００１８】
制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００１９】
ここで、例えばメモリセルアレイ１は、例えば直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリング１０を複数備えるブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｎ（ｎ＝０以上の任意の整数）を有する。ＮＡＮＤストリング１０は直列接続されたｍ（例えば６４）個のメモリセルＭＣから構成され、ＮＡＮＤストリング１０の一端にはドレイン側選択ＭＯＳトランジスタＳＧＤが、他端にはソース側選択ＭＯＳトランジスタＳＧＳが接続されている。また、ドレイン側選択ＭＯＳトランジスタＳＧＤは、ビット線ＢＬに接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳは、ソース線ＳＲＣに接続されている。
【００２０】
各行に配置されたメモリセルＭＣの制御ゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。ドレイン側選択ＭＯＳトランジスタＳＧＤのゲートは、ドレイン側選択ゲート線ＶＳＧＤに接続されている。ソース側選択ＭＯＳトランジスタＳＧＳのゲートは、ソース側選択ゲート線ＶＳＧＳに接続されている。
【００２１】
即ち、ロウデコーダ６は、メモリセルアレイ１内の任意のブロックＢＬＫを選択し、選択したブロックＢＬＫに対する書き込みまたは読み出し動作を実行する。
【００２２】
一方、ビット線ＢＬ０、ＢＬ１、ＢＬ２は、ワード線ＷＬ０〜ＷＬｎと直行する方向に延びる。
【００２３】
ビット線制御回路２のセンスモジュール２０は、接続されたビット線ＢＬの電位をセンスし、または制御する。
【００２４】
＜センスモジュールの構成＞
次に、図３を用いて、本実施形態に係るセンスモジュール２０の基本的な構成を概略的に説明する。
【００２５】
センスモジュール２０は、メモリセルアレイ１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（Ｓ／Ａ）２１と、書き込みを行うためのデータをラッチするためのデータラッチ回路（データ記憶回路）２２と、ＮＭＯＳトランジスタ２０ａと、ビット線クランプ用ＮＭＯＳトランジスタ２０ｂと、ビット線選択ＮＭＯＳトランジスタ２０ｃと、ＰＭＯＳトランジスタ２０ｄと、を備える。
【００２６】
ＮＭＯＳトランジスタ２０ａの電流経路の一端は、電源電圧ＶＤＤが印加されるノードＮ１に接続され、電流経路の他端は、ノードＮ３に接続され、ゲート電極には信号ＢＬＸが印加される。また、ビット線クランプ用ＮＭＯＳトランジスタ２０ｂの電流経路の一端は、ノードＮ３に接続され、電流経路の他端は、ビット線選択トランジスタ２０ｃの電流経路の一端に接続され、ゲート電極には信号ＢＬＣが印加される。このＮＭＯＳトランジスタ２０ｂに印加される電位によって、ビット線ＢＬの電位レベルが決定される。ビット線選択トランジスタ２０ｃの電流経路の一端は、ビット線クランプ用ＮＭＯＳトランジスタ２０ｂの電流経路の他端に接続され、電流経路の他端は、ノードＮ８に接続され、ゲート電極には、ビット線選択信号ＢＬＳが印加される。ＰＭＯＳトランジスタ２０ｄの電流経路の一端には、電源電圧ＶＤＤが印加され、電流経路の他端は、ノードＮ５に接続され、ゲート電極には信号ＰＣｎが印加される。センスモジュール２０は、メモリストリングに接続される。
【００２７】
なお、ビット線選択トランジスタ２０ｃは、ゲートにビット選択信号ＢＬＳが入力され、メモリストリングとセンスモジュール２０とのオン／オフを制御する。なお、この信号ＢＬＳは、制御回路７から与えられる。
【００２８】
センスアンプ２１は、ＮＭＯＳトランジスタ２１ａ、２１ｂ、２１ｃ、２１ｅ、２１ｆ、及びキャパシタ２１ｄを備えている。  
ＮＭＯＳトランジスタ２１ａの電流経路の一端は、電源電圧ＶＤＤが印加されるノードＮ１に接続され、電流経路の他端は、ノードＮ２（センスノードとも称す。また、ＳＥＮと表記することもある）に接続され、ゲート電極には信号ＨＬＬが印加される。また、ＮＭＯＳトランジスタ２１ｂの電流経路の一端は、ノードＮ２に接続され、電流経路の他端は、ノードＮ３に接続され、ゲート電極には信号ＸＸＬが印加される。ＮＭＯＳトランジスタ２１ｃの電流経路の一端は、ノードＮ５に接続され、電流経路の他端は、ノードＮ２（ＳＥＮ）に接続され、ゲート電極には信号ＢＬＱが印加される。キャパシタ２１ｄの一端は、ノードＮ２（ＳＥＮ）に接続され、他端は信号ＣＬＫが入力されるノードＮ４に接続される。ＮＭＯＳトランジスタ２１ｅの電流経路の一端は、ノードＮ５に接続され、電流経路の他端は、ＮＭＯＳトランジスタ２１ｆの電流経路の一端に接続され、ゲート電極には信号ＳＴＢが印加される。ＮＭＯＳトランジスタ２１ｆ（センストランジスタとも称す）の電流経路の一端は、ＮＭＯＳトランジスタ２１ｅの電流経路の他端に接続され、電流経路の他端は、ノードＮ４に接続され、ゲート電極はノードＮ２（ＳＥＮ）に接続される。このＮＭＯＳトランジスタ２１ｆによって、データがセンスされる。
【００２９】
データラッチ回路２２は、ＮＭＯＳトランジスタ２２ａ、２２ｄ、２２ｇ、２２ｈ、ＰＭＯＳトランジスタ２２ｂ、２２ｃ、２２ｅ、及び２２ｆを備えている。
【００３０】
ＮＭＯＳトランジスタ２２ａの電流経路の一端は、ノードＮ５に接続され、電流経路の他端は、ノードＮ６に接続され、ゲート電極には信号ＳＴＬが印加される。ＰＭＯＳトランジスタ２２ｂの電流経路の一端には、電源電圧ＶＤＤが印加され、電流経路の他端は、ＰＭＯＳトランジスタ２２ｃの電流経路の一端に接続され、ゲート電極には信号ＳＬＬが印加される。ＰＭＯＳトランジスタ２２ｃの電流経路の一端は、ＰＭＯＳトランジスタ２２ｂの電流経路の他端に接続され、電流経路の他端は、ノードＮ６に接続され、ゲート電極はノードＮ７に接続される。ＮＭＯＳトランジスタ２２ｄの電流経路の一端は、ノードＮ６に接続され、電流経路の他端は、接地電位（ＧＮＤ）に接続され、ゲート電極にはノードＮ７に接続される。ＰＭＯＳトランジスタ２２ｅの電流経路の一端には、電源電圧ＶＤＤが印加され、電流経路の他端は、ＰＭＯＳトランジスタ２２ｆの電流経路の一端に接続され、ゲート電極には信号ＳＴＩが印加される。ＰＭＯＳトランジスタ２０ｆの電流経路の一端は、ＰＭＯＳトランジスタ２２ｅの電流経路の他端に接続され、電流経路の他端は、ノードＮ７に接続され、ゲート電極はノードＮ６に接続される。ＮＭＯＳトランジスタ２２ｇの電流経路の一端は、ノードＮ７に接続され、電流経路の他端は、接地電位（ＧＮＤ）に接続され、ゲート電極にはノードＮ６に接続される。ＮＭＯＳトランジスタ２０ｈの電流経路の一端は、ノードＮ５に接続され、電流経路の他端は、ノードＮ７に接続され、ゲート電極には信号ＳＴＩが印加される。
【００３１】
＜ＣＬＫ生成回路の構成＞
次に、図４を用いて、ノードＮ４に供給される信号ＣＬＫを生成するＣＬＫ生成回路２３について説明する。
【００３２】
ＣＬＫ生成回路２３は、定電流源２３ａ、ＮＭＯＳトランジスタ２３ｂ、オペアンプ２３ｃ、ＰＭＯＳトランジスタ２３ｄ、定電流源２３ｅ、オペアンプ２３ｆ、定電流源２３ｇ、ＮＭＯＳトランジスタ２３ｈを備えている。尚、ＮＭＯＳトランジスタ２３ｂ及びＮＭＯＳトランジスタ２３ｈは、センスアンプ２１のＮＭＯＳトランジスタ２１ｆのレプリカトランジスタである。ＮＭＯＳトランジスタ２３ｂ及びＮＭＯＳトランジスタ２３ｈは、ＮＭＯＳトランジスタ２１ｆと同様の条件で製造されることが望ましい。
【００３３】
定電流源２３ａは、電源電圧ＶＤＤが入力され、閾値電流ＩｔｈをノードＮ９に出力する。ＮＭＯＳトランジスタ２３ｂの電流経路の一端はノードＮ９に接続され、電流経路の他端はノードＮ１０に接続され、ゲート電極はノードＮ９に接続される。オペアンプ２３ｃの非反転入力端子はノードＮ９に接続され、反転入力端子には電圧Ｖｔｒｉｐ＿ｒｅｆが印加され、演算結果を、電圧Ｖｏｕｔ１として出力する。ＰＭＯＳトランジスタ２３ｄの電流経路の一端には電源電圧ＶＤＤが入力され、電流経路の他端はノードＮ１０に接続され、ゲートには、オペアンプ２３ｃの出力電圧Ｖｏｕｔ１が印加される。定電流源２３ｅは、入力端にノードＮ１０が接続され、参照電流Ｉｒｅｆを接地電位ＧＮＤに出力する。
【００３４】
オペアンプ２３ｆの非反転入力端子は、ノードＮ１１に接続され、反転入力端子はノードＮ１０に接続され、演算結果を電圧Ｖｏｕｔ２として出力する。定電流源２３ｇは、電源電圧ＶＤＤが入力され、参照電流ＩｒｅｆをノードＮ１１に出力する。ＮＭＯＳトランジスタ２３ｈの電流経路の一端は、ノードＮ１１に接続され、電流経路の他端は、接地電位ＧＮＤに接続され、ゲートに電圧Ｖｏｕｔ２が印加される。
【００３５】
制御回路７は、ＣＬＫ生成回路２３に電源電圧ＶＤＤを供給することで、ノードＮ１１に信号ＣＬＫとして電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）が生成される。尚、参照電圧Ｖｔｒｉｐ＿ｒｅｆは、固定値であり、閾値電圧Ｖｔｈｎは、ＮＭＯＳトランジスタ２１ｆの閾値電圧と同等の閾値電圧（ＮＭＯＳトランジスタ２３ｂの閾値電圧）である。尚、閾値電圧Ｖｔｈｎは、半導体記憶装置１００の温度によって変動する。その結果、電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）は、半導体記憶装置１００の温度によって変動する。
【００３６】
＜センスモジュールの動作＞
例えば、本実施形態に係るセンス動作では、データの読み出し時にセンスアンプ２１は、メモリセルＭＣがオン状態、すなわちビット線ＢＬとソース線ＳＬとが導通状態となることによって流れる電流Ｉｃｅｌｌ（ｏｎ）をセンスすることで、読み出しデータを‘１’と判定する。これに対し、メモリセルＭＣがオフ状態、すなわちビット線ＢＬとソース線ＳＬとが非導通状態となった場合には、電流Ｉｃｅｌｌ（ｏｆｆ）をセンスして、読み出しデータを‘０’と判定する。
【００３７】
また、本実施形態に係るセンス動作では、メモリセルアレイ１のセンスを開始する直前と直後とで、ノードＮ３の電位が変動しないように、制御回路７を用いてセンスアンプ２１を制御する。また、本実施形態のセンス動作では、センスしたデータの閾値判定を行う際に、半導体記憶装置１００の温度等に起因する閾値の変動を考慮して、ＣＬＫ生成回路２３を用いて電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）を生成する。これにより、センス時のＮＭＯＳトランジスタ２１ｆ（センストランジスタ）の閾値のバラつきを抑制することができる。
【００３８】
図５及び図６を用いて、データのセンス動作時におけるセンスモジュール２０の動作について説明する。
【００３９】
［時刻Ｔａ０］
時刻Ｔａ０において、信号ＢＬＣ、ＢＬＸ、ＸＸＬ、ＳＴＩ、ＨＬＬ（またはＢＬＱ）、ＳＴＢ、ＣＬＫ、ＳＥＮの電位は“Ｌ（low）”レベルである。また、信号ＰＣｎ、ＳＬＩの電位は“Ｈ（high）”レベルである。これにより、ＮＭＯＳトランジスタ２０ａ、２０ｂ、２１ａ、２１ｂ、２１ｃ、２１ｅ、２１ｆ、２２ｈ、及びＰＭＯＳトランジスタ２０ｄ、２２ｅはオフしている。なお、上記信号ＢＬＸ、ＸＸＬ、ＳＴＩ、ＨＬＬ、ＢＬＱ、ＳＴＢ、ＰＣｎ、ＳＬＩは制御回路７から各々与えられる。尚、ここでは、便宜的にＮＭＯＳトランジスタをオフさせる、またはＰＭＯＳトランジスタをオンさせる程度の電位レベルを“Ｌ”レベルと呼ぶ。また、ＮＭＯＳトランジスタをオンさせる、またはＰＭＯＳトランジスタをオフさせる程度の電位レベルを“Ｈ”レベルと呼ぶ。
【００４０】
［時刻Ｔａ１］
時刻Ｔａ１において、制御回路７は、信号ＢＬＣの電位ＶＢＬＣを“Ｌ”レベルから“Ｈ”レベルに上げる。制御回路７は、信号ＢＬＸの電位ＶＢＬＸを“Ｌ”レベルから“Ｈ”レベル（電位ＶＢＬＸ＝ＶＢＬＣ（“Ｈ”）＋ΔＢＬＣＢＬＸ）に上げる。これにより、ＮＭＯＳトランジスタ２０ａ、及び２０ｂはオンとなる。また、制御回路７は、信号ＢＬＳの電位を“Ｌ”レベルから“Ｈ”レベルにあげることで、ＮＭＯＳトランジスタ２０ｃをオンさせる。
【００４１】
［時刻Ｔａ２］ステップＳ１
時刻Ｔａ２において、制御回路７は、図４に示すＣＬＫ生成回路２３に電源電圧ＶＤＤを供給することによって、ＮＭＯＳトランジスタ２１ｆの閾値を考慮した信号ＣＬＫの電位ＶＣＬＫをＶｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎにする。上述したように、電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）は半導体記憶装置１００の温度によって変動する。例えば、高温における電位ＶＣＬＫ（ＨＴ）は、低温における電位ＶＣＬＫ（ＬＴ）よりも高い。これにより、センスアンプ２１のノードＮ４は、電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）に充電される。
【００４２】
［時刻Ｔａ３］ステップＳ２
時刻Ｔａ３において、制御回路７は、信号ＸＸＬの電位ＶＸＸＬを“Ｌ”レベルから“Ｈ”レベル（ＶＸＸＬ＝ＶＢＬＸ（“Ｈ”）＋ΔＢＬＸＸＬ）に上げる。これによって、ＮＭＯＳトランジスタ２１ｂはオンする。
【００４３】
制御回路７は、信号ＨＬＬの電位ＶＨＬＬまたは信号ＢＬＱの電位ＶＢＬＱを“Ｌ”レベルから“Ｈ”レベル（ＶＨ：電源電圧ＶＤＤを転送できる電位）にあげる。これにより、ＮＭＯＳトランジスタ２１ａまたは２１ｃがオンする。
【００４４】
また、制御回路７は、ＮＭＯＳトランジスタ２１ｃをオンさせる際、信号ＰＣｎの電位を“Ｈ”レベルから“Ｌ”レベルに下げることによって、ＰＭＯＳトランジスタ２０ｄをオンさせる。
【００４５】
これにより、電源電圧ＶＤＤはノードＮ２（ＳＥＮ）に供給され、ノードＮ２（ＳＥＮ）が電位ＶＤＤに充電される。このように、本実施形態では、ＮＭＯＳトランジスタ２１ｂをオンさせた状態で、ノードＮ２（ＳＥＮ）が充電される。
【００４６】
［時刻Ｔａ４］ステップＳ３
時刻Ｔａ４において、制御回路７は、信号ＨＬＬの電位ＶＨＬＬが“Ｈ”レベルである場合には、“Ｈ”レベルから“Ｌ”レベルにさげる。これにより、ＮＭＯＳトランジスタ２１ａがオフ状態になる。また、制御回路７は、信号ＢＬＱの電位ＶＢＬＱが“Ｈ”レベルである場合には、“Ｈ”レベルから“Ｌ”レベルにさげる。これにより、ＮＭＯＳトランジスタ２１ｃがオフになる。更に制御回路７は、信号ＰＣｎの電位ＶＰＣｎが“Ｌ”レベルである場合には、“Ｌ”レベルから“Ｈ”レベルにあげる。これにより、ＰＭＯＳトランジスタ２０ｄがオフになる。
【００４７】
このようにして、制御回路７は、メモリストリング１０のセンス動作を開始する。ノードＮ２の電位は、ビット線ＢＬを流れる電流（セル電流等とも称す）に依存した電位まで低下する。
【００４８】
尚、本実施形態では、制御回路７は、ノードＮ３とノードＮ２とを導通状態にしたままセンス動作を開始する。そのため、センス動作の開始前と開始後において、ノードＮ３の電位は変動しない。
【００４９】
［時刻Ｔａ５］ステップＳ４
時刻Ｔａ４から所定の時間経過後の時刻Ｔａ５において、制御回路７は、信号ＸＸＬの電位ＶＸＸＬを、“Ｈ”レベルから“Ｌ”レベルにさげる。これにより、図６に示すように、ＮＭＯＳトランジスタ２１ｂをオフさせ、メモリストリング１０への電流の供給を停止する。
【００５０】
この時刻Ｔａ４から、時刻Ｔａ５までの間に、メモリセルＭＣに流れるセル電流に基づいて、ノードＮ２（ＳＥＮ）の電位が変動する。例えば、ノードＮ２（ＳＥＮ）の電位ＶｓｅｎからノードＮ４に充電されている電位ＶＣＬＫを減じた電位が、閾値電圧Ｖｔｈｎよりも低くなる場合（Ｖｓｅｎ−ＶＣＬＫ＜Ｖｔｈｎ）、センスアンプ２１は、読み出しデータを‘１’と判定する。また、ノードＮ２（ＳＥＮ）の電位ＶｓｅｎからノードＮ４に充電されている電位ＶＣＬＫを減じた電位が、閾値電圧Ｖｔｈｎよりも高くなる場合（Ｖｓｅｎ−ＶＣＬＫ＞Ｖｔｈｎ）、センスアンプ２１は、読み出しデータを‘０’と判定する。つまり、ノードＮ２の電位の変化量に応じて、データの“０”またｈ“１”が判断される。
【００５１】
［時刻Ｔａ６］
時刻Ｔａ６において、制御回路７は、信号ＰＣｎの電位ＶＰＣｎを、“Ｈ”レベルから“Ｌ”レベルにさげる。これにより、ＰＭＯＳトランジスタ２０ｄはオンする。
【００５２】
［時刻Ｔａ７］
時刻Ｔａ７において、制御回路７は、信号ＰＣｎの電位を、“Ｌ”レベルから“Ｈ”レベルにあげる。これにより、ＰＭＯＳトランジスタ２０ｄはオフする。
【００５３】
［時刻Ｔａ８］ステップＳ５
時刻Ｔａ８において、ノードＮ２（ＳＥＮ）にセンスされたデータを、データラッチ回路２２に転送するために、制御回路７は、信号ＳＬＩの電位を“Ｈ”レベルから、“Ｌ”レベルにさげ、信号ＳＴＩ及びＳＴＢの電位を“Ｌ”レベルから“Ｈ”レベルにあげる。これにより、ＰＭＯＳトランジスタ２２ｅ、ＮＭＯＳトランジスタ２２ｈ及び２１ｅがオンとなる。その結果、データラッチ回路２２からノードＮ４に向かって電流が流れる。尚、ノードＮ４は、センス時のＮＭＯＳトランジスタ２１ｆ（センストランジスタ）の閾値のバラつきを抑制するために生成された電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）によって充電されている。そのため、ＮＭＯＳトランジスタ２１ｆ（センストランジスタ）の閾値のバラつきに依存しないデータが、データラッチ回路２２に転送される。
【００５４】
［時刻Ｔａ９］
時刻Ｔａ９において、制御回路７は、信号ＳＬＩの電位を“Ｌ”レベルから、“Ｈ”レベルにあげ、信号ＳＴＩ及びＳＴＢの電位を“Ｈ”レベルから“Ｌ”レベルにさげる。これにより、ＰＭＯＳトランジスタ２２ｅ、ＮＭＯＳトランジスタ２２ｈ及び２１ｅがオフとなる。これにより、ノードＮ２（ＳＥＮ）によってセンスされたデータのデータラッチ回路２２への転送が完了する。
【００５５】
［時刻Ｔａ１０］
時刻Ｔａ１０において、制御回路７は、信号ＢＬＣ、ＢＬＸ、及びＣＬＫの電位を、“Ｈ”レベルから“Ｌ”レベルに下げる。
【００５６】
＜本実施形態に係る作用効果＞
上述した実施形態によれば、センス動作を行う前に、ビット線ＢＬの電位レベルを決定するトランジスタのドレイン側のノードと、センスノードとを電気的に接続して充電動作を行っている。また、データのセンスに用いるセンストランジスタの温度特性による閾値の変動を考慮して、センスを行う前に、センストランジスタのソース電位を充電している。
【００５７】
ここで、本実施形態の作用効果の理解を容易にするために、図７〜図９を用いて比較例について概略的に説明する。尚、比較例においては、上述した実施形態におけるＣＬＫ生成回路２３を備えていない。また、比較例に係るセンスモジュール２０においては、ＣＬＫ生成回路２３が存在しない事以外は、上述した実施形態のセンスモジュール２０と同様である。そのため、比較例に係るセンスモジュール２０の構成についての説明は省略する。
【００５８】
比較例においては、センス動作を開始する前にＮＭＯＳトランジスタ２０ａ、２０ｂ、２１ａをオンさせている（ステップＳ１０）。これにより、ノードＮ２（ＳＥＮ）の電位をＶＳＥＮ∝Ｖｔｈｎまで充電する。この際、上述した実施形態とは異なり、ＮＭＯＳトランジスタ２１ｂはオフ状態である。ところで、ビット線ＢＬの電位レベルは、信号ＢＬＣでクランプされ、ノードＮ３の電位レベルは、信号ＢＬＸでクランプされている。
【００５９】
続いて、ＮＭＯＳトランジスタ２１ｂをオンさせることによって、セル電流が、ＮＭＯＳトランジスタ２１ｂから流れるようにして、センス動作を開始する（ステップＳ１１）。この際、ＮＭＯＳトランジスタ２１ｂの閾値にバラツキがあったとしても、ＮＭＯＳトランジスタ２１ｂからセル電流が流れる様にするために、信号ＸＸＬの電位ＶＸＸＬは、ＮＭＯＳトランジスタ２０ａに印加されている電位ＶＢＬＸよりもΔＶＢＬＸＸＸＬ高い電位レベルとする。
【００６０】
ノードＮ３は、信号ＸＸＬでクランプされるように切り替わる。そのため、ノードＮ３の電位レベルは、ΔＶＮ３（ΔＶＮ３＝ΔＶＢＬＸＸＸＬ＋Ｖｔｈ（ＮＭＯＳトランジスタ２１ｂ）−Ｖｔｈ（ＮＭＯＳトランジスタ２０ａ））だけ高くなる。
【００６１】
そのため、ＮＭＯＳトランジスタ２０ｂは、ノードＮ３の電位の変化によってゲートカップリングのノイズを受け、ＮＭＯＳトランジスタ２０ｂのゲート電極に印加されているＶＢＬＣが上昇する。そのため、ビット線ＢＬのレベルも上がってしまう。
【００６２】
センス動作は、ノードＮ２（ＳＥＮ）を放電することで行われる。しかしながら、比較例に係るセンス動作においては、ノードＮ２（ＳＥＮ）の電荷が、ノードＮ３の電位の上昇の為に使われてしまう。そのため、このような電荷の移動が、センスノイズとなってしまう。
【００６３】
しかしながら、上述した本実施形態に係るセンスモジュール２０では、センス動作を行う前に、ノードＮ３とノードＮ２（ＳＥＮ）とを電気的に接続させているので、センス動作開始時において、上述したような各種のノイズを抑制することが可能となっている。
【００６４】
次に、図８に示すように、ＮＭＯＳトランジスタ２１ｆの温度等に起因する閾値電位Ｖｔｈの変動に依存して、データの判定電位Ｖｔｒｉｐが変動してしまう。例えば、低温時におけるノードＮ２の電位Ｖｓｅｎ＿ＬＴ（０）は、高温時におけるノードＮ２の電位Ｖｓｅｎ＿ＨＴ（０）よりも高い。同様に低温時におけるノードＮ２の電位Ｖｓｅｎ＿ＬＴ（１）は、高温時におけるノードＮ２の電位Ｖｓｅｎ＿ＨＴ（１）よりも高い。
【００６５】
図８に示すように、高温時の判定電位Ｖｔｒｉｐ＿ＨＴは、低温時の判定電位Ｖｔｒｉｐ＿ＬＴよりも低くなる。ところで、センス動作として、ポジティヴセンスという方法と、ネガティヴセンスという方法が存在する。例えばポジティヴセンスの場合のノードＮ２（ＳＥＮ）の下限電位（ポジティヴ下限電位）が０．５Ｖ〜０．７Ｖとなる。判定電位が、ポジティヴ下限電位よりも低い場合、センスモジュール２０は、データをセンスすることができない。
【００６６】
また、ネガティヴセンスの場合のノードＮ２（ＳＥＮ）の下限電位（ネガティヴ下限電位）が１．３Ｖ〜２．０Ｖとなる。判定電位が、ネガティヴ下限電位よりも低い場合、センスモジュール２０は、データをセンスすることができない。
【００６７】
図８に示す様に、ネガティヴセンスにおいては、ネガティヴ下限電位が、低温時における判定電位Ｖｔｒｉｐ＿ＬＴよりも高い。そのため、図９に示す様に、データをセンスする（センスノードをセル電流で放電する）前に信号ＣＬＫをある電位まで充電する。それにより、容量素子のカップリングで、センスノードの電位レベルが上がる。その状態で、セル電流によりセンスノードを放電した後、ＮＭＯＳトランジスタ２１ｂをオフすることでセンス動作を終了する。この時点では、センスノードは下限電位以上にしかなりえないが、その後、信号ＣＬＫを元のレベルまで下げることで、容量素子のカップリングで、センスノードの電位レベルが下がり、Ｖｓｅｎ(1)を判定電位以下まで下げることができる。これにより、放電時の下限が存在しても、その後のデータラッチ回路への転送動作が問題なく実現できる。これにより、セル電流による放電時の下限が存在しても、ネガティヴセンスを実現することができる。
【００６８】
比較例に係るセンスモジュール２０では、上述した実施形態で説明したＣＬＫ生成回路２３を有していない。そのため、ノードＮ４に電位を印加する場合においても、ＮＭＯＳトランジスタ２１ｆの温度特性等を考慮した電位を印加出来るわけではなく、設定された電位しか印加できない。
【００６９】
しかしながら、上述した実施形態のＣＬＫ生成回路２３によれば、ＮＭＯＳトランジスタ２１ｆの温度特性による閾値の変動に合わせて、ＮＭＯＳトランジスタ２１ｆのソース線電位を適宜上昇させることができる。
【００７０】
そのため、図１０に示すように、温度に起因する判定電位Ｖｔｒｉｐの変動を予め補償することが可能となる。その結果、判定電位が少なくともポジティヴ下限を下回らないようにすることができ、温度が変化しても、安定してセンス動作を行うことができる。
【００７１】
以上の様に、上述した実施形態に係る半導体記憶装置によれば、上述したようなノイズを抑制し、且つ温度変化によるセンストランジスタの閾値バラつきを抑制することが可能な高品質な半導体記憶装置を提供することが可能となる。
【００７２】
なお、ポジティヴセンスは、ネガティヴセンスに比べて、必要な消費電圧が少なく、また、ネガティヴセンスを行う為の電圧生成回路を設ける必要がないので、有用である。
【００７３】
（第２の実施形態）
次に、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態では、第１の実施形態で説明したセンスモジュールにおいて、センス動作としてネガティヴセンス方法を採用した場合についてのセンス動作について説明する。尚、第２の実施形態の基本的な構成及び動作は、第１の実施形態の構成及び動作と同様である。そのため、第２の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００７４】
なお、ネガティヴセンスの詳細な動作については、例えば“Memory sensing circuit and method for low voltage operation”という２００４年１２月１６日に出願された米国特許第７０４６５６８号明細書に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００７５】
＜第２の実施形態に係るセンスモジュールの動作＞
図１１を用いて、データのセンス動作時におけるセンスモジュール２０の動作について説明する。
【００７６】
［時刻Ｔｂ０〜Ｔｂ３］
時刻Ｔｂ０〜Ｔｂ３は、第１の実施形態で説明した時刻Ｔａ０〜時刻Ｔａ３における動作と同様である。
【００７７】
［時刻Ｔｂ４］
時刻Ｔｂ４において、制御回路７は、図９を用いて説明したネガティヴセンスを行う為に、電位ＶＣＬＫに電位ΔＶＣＬＫＮだけ更に上昇させる。これにより、セル電流による放電時の下限が存在しても良い。
【００７８】
［時刻Ｔｂ５］
時刻Ｔｂ５において、ＮＭＯＳトランジスタ２１ａ、またはＮＭＯＳトランジスタ２１ｃをオフしてセンス動作を開始する。
【００７９】
［時刻Ｔｂ６］
そして、時刻Ｔｂ６において、ＮＭＯＳトランジスタ２１ｂをオフさせて、センス動作を終了する。
【００８０】
［時刻Ｔｂ７］
更に、時刻Ｔｂ７において、データラッチ回路２２へのデータの転送前に電位ＶＣＬＫを、電位ΔＶＣＬＫＮだけ下げる。これにより、ネガティヴ下限電位よりも低い電圧で、データの判定をすることが可能となる。
【００８１】
［時刻Ｔｂ８〜Ｔｂ１２］
時刻Ｔｂ８〜Ｔｂ１２は、第１の実施形態で説明した時刻Ｔａ６〜時刻Ｔａ１０における動作と同様である。
【００８２】
＜第２の実施形態に係る作用効果＞
上述した実施形態によれば、第１の実施形態で説明したセンスモジュール２０を、ポジティヴセンスのみでなく、ネガティヴセンスを行うことができる。
【００８３】
（第３の実施形態）
次に、第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態では、第１の実施形態で説明したセンスモジュールと異なる回路を有するセンスモジュールの構成及び動作について説明する。尚、第３の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００８４】
＜センスモジュールの構成＞
次に、図１２を用いて、本実施形態に係るセンスモジュール２０の基本的な構成を概略的に説明する。
【００８５】
センスモジュール２０は、センスアンプ２４と、データラッチ回路２５と、ＮＭＯＳトランジスタ２０ａと、ビット線クランプ用ＮＭＯＳトランジスタ２０ｂと、ビット線選択ＮＭＯＳトランジスタ２０ｃと、ＰＭＯＳトランジスタ２０ｄと、を備える。
【００８６】
センスアンプ２４は、ＮＭＯＳトランジスタ２１ａ、及び２１ｂを備えている。
【００８７】
データラッチ回路２２は、ＮＭＯＳトランジスタ２２ａ、２２ｄ、２２ｇ、２２ｈ、２２ｉ、２２ｊ、ＰＭＯＳトランジスタ２２ｂ、２２ｃ、２２ｅ、及び２２ｆを備えている。
【００８８】
ＮＭＯＳトランジスタ２２ｉの電流経路の一端は、ノードＮ７に接続され、電流経路の他端は、ＮＭＯＳトランジスタ２２ｊの電流経路の一端に接続され、ゲート電極には信号ＳＴＢが印加される。また、ＮＭＯＳトランジスタ２２ｊ（センストランジスタ）の電流経路の一端は、ＮＭＯＳトランジスタ２１ｉの電流経路の他端に接続され、電流経路の他端には、ＣＬＫ生成回路２３から、信号ＣＬＫが印加され、ゲート電極はノードＮ２が接続されるバスに接続される。
【００８９】
＜第３の実施形態に係るセンスモジュールの動作＞
次に、図１３及び図１４を用いて、データのセンス動作時におけるセンスモジュール２０の動作について説明する。
【００９０】
［時刻Ｔｃ０、Ｔｃ１］
時刻Ｔｃ０及びＴｃ１における動作は、上述した第１の実施形態で説明した時刻Ｔａ０及びＴａ１における動作と同様である。
【００９１】
［時刻Ｔｃ２］ステップＳ２０
時刻Ｔｃ２において、制御回路７は、信号ＸＸＬの電位ＶＸＸＬを“Ｌ”レベルから“Ｈ”レベル（ＶＸＸＬ＝ＶＢＬＸ（“Ｈ”）＋ΔＢＬＸＸＬ）に上げる。これによって、ＮＭＯＳトランジスタ２１ｂはオンする。
【００９２】
制御回路７は、信号ＰＣｎの電位を“Ｈ”レベルから“Ｌ”レベルに下げることによって、ＰＭＯＳトランジスタ２０ｄをオンさせる。
【００９３】
これにより、電源電圧ＶＤＤはノードＮ２（ＳＥＮ）に供給され、ノードＮ２（ＳＥＮ）が電位ＶＤＤに充電される。このように、本実施形態では、第１の実施形態と同様にＮＭＯＳトランジスタ２１ｂをオンさせた状態で、ノードＮ２（ＳＥＮ）が充電される。
【００９４】
［時刻Ｔｃ３］ステップＳ２１
時刻Ｔａ４において、制御回路７は、信号ＰＣｎの電位ＶＰＣｎを“Ｌ”レベルから“Ｈ”レベルにあげる。これにより、ＰＭＯＳトランジスタ２０ｄがオフになる。
【００９５】
このようにして、制御回路７は、メモリストリング１０のセンス動作を開始する。この際、ノードＮ２であるバスの寄生容量を、第１の実施形態で示すキャパシタ２１ｄとして用いて、センスを行う。
【００９６】
［時刻Ｔｃ４］ステップＳ２２
時刻Ｔｃ４における動作は、上述した第１の実施形態で説明した時刻Ｔａ５における動作と同様である。
【００９７】
［時刻Ｔｃ５］ステップＳ２３
時刻Ｔｃ５において、データラッチ回路２５に、センスしたデータを転送する前に、制御回路７は、ＣＬＫ生成回路２３を用いて電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）を生成し、ＮＭＯＳトランジスタ２２ｊのソース電位を電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）に充電する。
【００９８】
第１の実施形態で説明したように、電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）は半導体記憶装置１００の温度によって変動する。例えば、高温における電位ＶＣＬＫ（ＨＴ）は、低温における電位ＶＣＬＫ（ＬＴ）よりも高い。
【００９９】
［時刻Ｔｃ６〜Ｔｃ８］ステップＳ２４
時刻Ｔｃ６〜Ｔｃ８における動作は、上述した第１の実施形態で説明した時刻Ｔａ８〜Ｔａ１０における動作と同様である。
【０１００】
＜第３の実施形態に係る作用効果＞
上述した実施形態によれば、センストランジスタを、データラッチ回路２５に組み込んでいる。そして、ノードＮ２であるバスの寄生容量を、センスアンプ２４のキャパシタとして用いている。
【０１０１】
上述した第１及び第２の実施形態では、電位ＶＣＬＫが印加されるノードＮ４は、キャパシタ２１ｄに接続されている。そのため、第１及び第２の実施形態では、センス動作を開始後にノードＮ４を電位ＶＣＬＫまで充電すると、カップリングによって、センスノイズが発生してしまうという問題がある。しかしながら、第３の実施形態によれば、キャパシタ２１ｄではなく、バスの寄生容量を用いている。そして、センス動作中にＮＭＯＳトランジスタ２２ｊのソースの電位を変動させても、センスノイズが生じることはない。上述した第３の実施形態では、制御回路７は、データラッチ回路２２にデータを転送する直前に電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）を生成している。このように、第２の実施形態においては、上述した第１及び第２の実施形態に比べて、電位ＶＣＬＫの生成するタイミング制約が緩い。
【０１０２】
また、第３の実施形態ではキャパシタ２１ｄを要しないので、第１及び第２の実施形態で説明したセンスモジュールに比べて回路面積が小さくなる。
【０１０３】
（第４の実施形態）  
次に、第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態では、ＣＬＫ生成回路の他の例の構成について説明する。尚、第４の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については説明しない。
【０１０４】
＜ＣＬＫ生成回路の構成＞
図１５を用いて、第１及び第２の実施形態におけるノードＮ４、または第３の実施形態におけるＮＭＯＳトランジスタ２２ｊのソース側に供給される信号ＣＬＫを生成するＣＬＫ生成回路２７について説明する。
【０１０５】
ＣＬＫ生成回路２７は、定電流源２７ａ、ＮＭＯＳトランジスタ２７ｂ、オペアンプ２７ｃ、ＮＭＯＳトランジスタ２７ｄ、オペアンプ２７ｅ、定電流源２７ｆ、ＮＭＯＳトランジスタ２７ｇを備えている。尚、ＮＭＯＳトランジスタ２７ｂ及びＮＭＯＳトランジスタ２７ｇは、センスアンプ２１のＮＭＯＳトランジスタ２１ｆ、またはデータラッチ回路２５のＮＭＯＳトランジスタ２２ｊのレプリカトランジスタである。ＮＭＯＳトランジスタ２７ｂ及びＮＭＯＳトランジスタ２７ｇは、ＮＭＯＳトランジスタ２１ｆ、またはデータラッチ回路２５のＮＭＯＳトランジスタ２２ｊと同様の条件で製造されることが望ましい。
【０１０６】
定電流源２７ａは、電源電圧ＶＤＤが入力され、閾値電流ＩｔｈをノードＮ１２に出力する。ＮＭＯＳトランジスタ２７ｂの電流経路の一端はノードＮ１２に接続され、電流経路の他端はノードＮ１３に接続され、ゲート電極はノードＮ１２に接続される。オペアンプ２７ｃの非反転入力端子はノードＮ１２に接続され、反転入力端子には電圧Ｖｔｒｉｐ＿ｒｅｆが印加され、演算結果を、電圧Ｖｏｕｔ１として出力する。ＮＭＯＳトランジスタ２７ｄの電流経路の一端にはノードＮ１３が接続され、電流経路の他端は接地電位ＧＮＤに接続され、ゲートには、オペアンプ２７ｃの出力電圧Ｖｏｕｔ１が印加される。
【０１０７】
オペアンプ２７ｅの非反転入力端子は、ノードＮ１３に接続され、反転入力端子はノードＮ１４に接続され、演算結果を電圧Ｖｏｕｔ２として出力する。定電流源２７ｆは、電源電圧ＶＤＤが入力され、参照電流ＩｒｅｆをノードＮ１４に出力する。ＮＭＯＳトランジスタ２７ｇの電流経路の一端は、ノードＮ１４に接続され、電流経路の他端は、接地電位ＧＮＤに接続され、ゲートに電圧Ｖｏｕｔ２が印加される。
【０１０８】
制御回路７は、ＣＬＫ生成回路２７に電源電圧ＶＤＤを供給することで、ノードＮ１４に信号ＣＬＫとして電位ＶＣＬＫ（Ｖｔｒｉｐ＿ｒｅｆ−Ｖｔｈｎ）が生成される。
【０１０９】
（変形例等）
尚、上述した第３の実施形態に係るセンスモジュール２０にてネガティヴセンスを行う場合、前記第２の実施形態に示すようなネガティヴセンスを、第３の実施形態に適用する事が可能である。
【０１１０】
なお、各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０１１１】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０１１２】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０１１３】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０１１４】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０１１５】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１１６】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１１７】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
【０１１８】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１１９】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
【０１２０】
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
【０１２１】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
【０１２２】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１２３】
また、メモリセル間にはエアギャップを形成することができる。
【０１２４】
また、第４の実施形態は、第１〜第３の実施形態に適用可能である。
【０１２５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１２６】
１…メモリセルアレイ、      ２…ビット線制御回路、    ３…カラムデコーダ
４…データ入出力バッファ、    ５…データ入出力端子、    ６…ロウデコーダ
７…制御回路、    ２０ｆ…ＰＭＯＳトランジスタ、  ２０ｈ…ＮＭＯＳトランジスタ
２０ａ…ＮＭＯＳトランジスタ、    ２０ｄ…ＰＭＯＳトランジスタ
２０ｃ…ＮＭＯＳトランジスタ、    ２１…センスアンプ
２１ａ…ＮＭＯＳトランジスタ、    ２１ｄ…キャパシタ
２１ｂ…ＮＭＯＳトランジスタ、    ２１ｃ…ＮＭＯＳトランジスタ
２１ｅ…ＮＭＯＳトランジスタ、    ２１ｆ…ＮＭＯＳトランジスタ
２１ｉ…ＮＭＯＳトランジスタ、    ２０…センスモジュール
２２…データラッチ回路、    ２２ａ…ＮＭＯＳトランジスタ
２２ｂ…ＰＭＯＳトランジスタ、    ２２ｃ…ＰＭＯＳトランジスタ
２２ｄ…ＮＭＯＳトランジスタ、    ２２ｅ…ＰＭＯＳトランジスタ
２２ｆ…ＰＭＯＳトランジスタ、    ２２ｇ…ＮＭＯＳトランジスタ
２２ｈ…ＮＭＯＳトランジスタ、    ２２ｉ…ＮＭＯＳトランジスタ
２２ｊ…ＮＭＯＳトランジスタ、    ２３…ＣＬＫ生成回路
２３ａ…定電流源、    ２３ｂ…ＮＭＯＳトランジスタ
２３ｃ…オペアンプ、    ２３ｄ…ＰＭＯＳトランジスタ
２３ｅ…定電流源、    ２３ｆ…オペアンプ
２３ｇ…定電流源、    ２３ｈ…ＮＭＯＳトランジスタ
２４…センスアンプ、    ２５…データラッチ回路
２７…ＣＬＫ生成回路、  ２７ａ…定電流源、    ２７ｂ…ＮＭＯＳトランジスタ
２７ｃ…オペアンプ、    ２７ｄ…ＮＭＯＳトランジスタ
２７ｅ…オペアンプ、  ２７ｆ…定電流源
２７ｇ…ＮＭＯＳトランジスタ、      １００…半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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