(57)【要約】【課題】微小パターンの場合でもチタンシリサイド膜の抵抗値のばらつきを低減できるようにしたフューズ素子の製造方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法を提供する。【解決手段】ノンドープのフューズポリシリコン膜５１上にチタン膜１０９を形成する工程と、このチタン膜１０９とフューズポリシリコン膜５１とに第１の熱処理を施して、フューズポリシリコン膜５１上Ｃ４９相のチタンシリサイド膜を形成する工程と、このチタンシリサイド膜に第２の熱処理を施して、このチタンシリサイド膜をＣ４９相からＣ５４相に相転移させる工程と、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ノンドープのフューズ用シリコン膜上にチタン膜を形成する工程と、
前記チタン膜と前記フューズ用シリコン膜とに第１の熱処理を施して、前記フューズ用シリコン膜上にＣ４９相のチタンシリサイド膜を形成する工程と、
前記チタンシリサイド膜に第２の熱処理を施して、前記チタンシリサイド膜を前記Ｃ４９相からＣ５４相に相転移させる工程と、を有するフューズ素子の製造方法。
【請求項２】
前記フューズ用シリコン膜を形成する工程と、前記チタンシリサイド膜を形成する工程との間に、
前記フューズ用シリコン膜に希ガス元素をイオン注入して、該フューズ用シリコン膜の少なくとも上側部分をアモルファス化する工程、をさらに有する請求項１に記載のフューズ素子の製造方法。
【請求項３】
前記フューズ用シリコン膜に前記希ガス元素をイオン注入する工程では、
前記フューズ用シリコン膜の上面を露出させた状態で該フューズ用シリコン膜に前記希ガス元素をイオン注入する請求項２に記載のフューズ素子の製造方法。
【請求項４】
前記フューズ用シリコン膜に前記希ガス元素をイオン注入する工程では、
前記フューズ用シリコン膜の少なくとも上面をスルー膜で覆った状態で該フューズ用シリコン膜に前記希ガス元素をイオン注入する請求項２に記載のフューズ素子の製造方法。
【請求項５】
前記第１の熱処理を施す工程と、前記第２の熱処理を施す工程との間に、
前記第１の熱処理で前記フューズ用シリコン膜と反応しなかった未反応チタン膜を前記チタンシリサイド膜上から除去する工程、をさらに有する請求項１から請求項４の何れか一項に記載のフューズ素子の製造方法。
【請求項６】
前記フューズ用シリコン膜に前記希ガス元素をイオン注入する工程では、
前記希ガス元素としてアルゴンを用い、且つ該アルゴンの注入量を１×１０１４ａｔｏｍ／ｃｍ２以上とする請求項１から請求項５の何れか一項に記載のフューズ素子の製造方法。
【請求項７】
請求項１から請求項６の何れか一項に記載のフューズ素子の製造方法を実行する工程、を備える半導体装置の製造方法。
【請求項８】
前記フューズの製造方法を開始してから終了するまでの間に、前記フューズ用シリコン膜が形成された半導体基板の主面側に向けて不純物をイオン注入する工程、をさらに備え、
前記不純物をイオン注入する工程では、前記フューズ用シリコン膜の上面及び側面を保護膜で覆った状態で前記不純物をイオン注入する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記フューズ素子の製造方法を実行して形成したフューズ素子に電流を流して、該フューズ素子を溶断する工程、をさらに備える請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
ノンドープのシリコン膜上にチタン膜を形成する工程と、
前記チタン膜と前記シリコン膜とに第１の熱処理を施して、前記シリコン膜上にＣ４９相のチタンシリサイド膜を形成する工程と、
前記チタンシリサイド膜に第２の熱処理を施して、前記チタンシリサイド膜を前記Ｃ４９相からＣ５４相に相転移させる工程と、を有するチタンシリサイド膜の製造方法。
【請求項１１】
ノンドープのフューズ用シリコン膜上にチタン膜を形成する工程と、
前記チタン膜と前記フューズ用シリコン膜とに第１の熱処理を施して、前記フューズ用シリコン膜上にチタンシリサイド膜を形成する工程と、
前記チタンシリサイド膜に、前記第１の熱処理よりも高い温度で第２の熱処理を施す工程と、を有するフューズ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フューズ素子の製造方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法に関する。
【背景技術】
【０００２】
従来から、ソース及びドレインやゲート電極などの低抵抗化を目的として、金属シリサイドを形成することが行われている。例えば、特許文献１には、ソース拡散層、ドレイン拡散層及びゲート電極上にチタン（Ｔｉ）膜を堆積し、次に、このチタン膜とソース拡散層、ドレイン拡散層及びゲート電極をそれぞれ反応させてチタンシリサイド膜（Ｃ４９相）を形成し、その後、Ｃ４９相をＣ５４相に相転移させてチタンシリサイド膜（Ｃ５４相）を形成することが記載されている。チタンシリサイド膜はＣ４９相よりもＣ５４相の方が低抵抗である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２３４００２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、アナログ回路を備える半導体装置は、その抵抗値や容量値を調整するためにトリミング回路が形成されている場合が多い。また、ＤＲＡＭなどの記憶回路を備える半導体装置では、不良セルを予備のセルに置き換えるための冗長回路が形成されている場合が多い。半導体装置の製造途中や製造後の検査工程で、トリミング回路や冗長回路に含まれるフューズ（Ｆｕｓｅ）素子を選択的に切断することによって、アナログ特性を所望値に合わせ込んだり、歩留まりの低下を抑制したりすることができる。
【０００５】
また、上記のフューズ素子には、例えばポリシリサイドが用いられる。シリサイドとは、金属とシリコンとの化合物のことである。ポリシリサイドを用いたフューズ素子は電流を流すことによって溶断するが、ポリシリサイドが高抵抗の場合は電流が流れにくく、その溶断が難しくなる。従って、ポリシリサイドを用いたフューズ素子では、シリサイドの高抵抗化を抑制する必要があった。
【０００６】
しかしながら、半導体装置の微細化に伴ってフューズ素子の微細化も進展しつつある。シリサイドを微細化すると、シリサイドの抵抗値のばらつきが大きくなるという課題があった。
図１６は、本発明者が行った実験結果であり、チタンシリサイド膜のシート抵抗と長さ（Ｌ）との関係を示す図である。図１６の横軸はシート抵抗（Ω／□）であり、縦軸はシート抵抗の累積度数（％）を示す。この実験に用いたチタンシリサイド膜の平面視による形状（以下、平面形状）は矩形であり、その長さ（Ｌ）は０．７μｍ、４．２μｍ及び２００μｍの３種類である。また、各チタンシリサイドの幅（Ｗ）は何れも０．３５μｍである。
【０００７】
図１６に示すように、チタンシリサイド膜のシート抵抗のばらつきは、Ｌ＝２００μｍ、４．２μｍ、０．７μｍの順で大きくなることが確認された。特に、Ｌ＝０．７μｍ（微小パターン）のチタンシリサイド膜は、シート抵抗のばらつきが大きく、アウトライヤーの発生（即ち、標準値から外れること）が確認された。
微小パターンのチタンシリサイド膜でアウトライヤーが発生する理由（メカニズム）は明らかではないが、本発明者は以下のように考えている。
【０００８】
図１７は、本発明者が考えるアウトライヤーの発生メカニズムを示す模式図である。例えば、チタンシリサイド膜（Ｃ５４相）は、シリコン上にチタン膜を形成する工程と、第１の熱処理により、チタンシリサイド膜（Ｃ４９相）を形成する工程と、第２の熱処理により、チタンシリサイド膜をＣ４９相からＣ５４相に相転移させる工程とを経て形成される。
【０００９】
Ｃ４９相からＣ５４相に相転移させる工程では、第２の熱処理を開始すると、Ｃ４９相中にＣ５４相の核が発生する。そして、第２の熱処理の処理時間が経過するにつれて、Ｃ５４相の核の周りのＣ４９相が、Ｃ５４相へ転移する。
ここで、図１７（ａ）に示すように、大きいパターン（Ｗ：小、Ｌ：大）のチタンシリサイド膜３００は面積が大きいため、Ｃ５４相の核３２０が存在する。これに対して、図１７（ｂ）に示すように、微小パターン（Ｗ：小、Ｌ：小）のチタンシリサイド膜３１０は、Ｃ５４相の核３２０が存在するパターンと存在しないパターンとに分かれ、核３２０が存在するパターンでは相転移が生じ、核が存在しないパターンでは相転移は生じない。このような理由から、チタンシリサイド膜のシート抵抗のばらつきは微小パターンになるほど大きくなる、と本発明者は考えている。
【００１０】
そこで、本発明はこのような事情に鑑みてなされたものであって、微小パターンの場合でもチタンシリサイド膜の抵抗値のばらつきを低減できるようにしたフューズ素子の製造熱処理方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の一態様に係るフューズ素子の製造方法は、ノンドープのフューズ用シリコン膜上にチタン膜を形成する工程と、チタン膜とフューズ用シリコン膜とに第１の熱処理を施して、フューズ用シリコン膜上にＣ４９相のチタンシリサイド膜を形成する工程と、チタンシリサイド膜に第２の熱処理を施して、チタンシリサイド膜をＣ４９相からＣ５４相に相転移させる工程と、を有することを特徴とする。
【００１２】
本発明の一態様に係る半導体装置の製造方法は、上記のフューズ素子の製造方法を実行する工程、を備えることを特徴とする。
本発明の一態様に係るチタンシリサイド膜の製造方法は、ノンドープのシリコン膜上にチタン膜を形成する工程と、チタン膜とシリコン膜とに第１の熱処理を施して、シリコン膜上にＣ４９相のチタンシリサイド膜を形成する工程と、チタンシリサイド膜に第２の熱処理を施して、チタンシリサイド膜をＣ４９相からＣ５４相に相転移させる工程と、を有することを特徴とする。
【００１３】
本発明の別の態様に係るフューズ素子の製造方法は、ノンドープのフューズ用シリコン膜上にチタン膜を形成する工程と、前記チタン膜と前記フューズ用シリコン膜とに第１の熱処理を施して、前記フューズ用シリコン膜上にチタンシリサイド膜を形成する工程と、前記チタンシリサイド膜に、前記第１の熱処理よりも高い温度で第２の熱処理を施す工程と、を有することを特徴とする。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る半導体装置の構成例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】ノンドープのフューズポリシリコン膜上に形成したチタンシリサイド膜のシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。
【図８】ノンドープのフューズポリシリコン膜上に形成したチタンシリサイド膜のシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。
【図９】Ｐ＋をドープしたフューズポリシリコン膜上に形成したチタンシリサイド膜のシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。
【図１０】チタンシリサイド膜のシート抵抗の累積度数分布を示す図である。
【図１１】チタンシリサイド膜のシート抵抗の累積度数分布を示す図である。
【図１２】チタンシリサイド膜のシート抵抗の累積度数分布を示す図である。
【図１３】チタンシリサイド膜のシート抵抗の累積度数分布を示す図である。
【図１４】シート抵抗のばらつきとＡｒの注入エネルギーとの関係を示す図である。
【図１５】シート抵抗のばらつきとＡｒのドーズ量との関係を示す図である。
【図１６】チタンシリサイド膜のシート抵抗と長さ（Ｌ）との関係を示す図である。
【図１７】アウトライヤーの発生メカニズムを示す模式図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構造）
図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。まず始めに、半導体装置１００の構造について説明する。
【００１６】
図１に示すように、この半導体装置１００は、シリコン（Ｓｉ）基板１と、シリコン基板１のトランジスタ領域に形成されたＭＯＳトランジスタ１０と、シリコン基板１のフューズ領域に形成されたフューズ素子５０とを備える。図１では、ＭＯＳトランジスタ１０及びフューズ素子５０をそれぞれ１個ずつ記載しているが、例えば、ＭＯＳトランジスタ１０及びフューズ素子５０はそれぞれが複数個ずつ形成されている。また、半導体装置１００は、シリコン基板１に形成された素子分離層３と、シリコン基板１上に形成されてＭＯＳトランジスタ１０及びフューズ素子５０を覆う層間絶縁膜８１と、シリコン基板１上に形成されて層間絶縁膜８１を厚さ方向に貫くコンタクト電極８３、８４と、層間絶縁膜８１上に形成された配線層９３、９４と、を備える。
【００１７】
素子分離層３によって、シリコン基板１のトランジスタ領域とフューズ領域との間が電気的に分離されている。また、フューズ領域では、シリコン基板１とフューズ素子５０との間にも素子分離層３が形成されており、フューズ素子５０とシリコン基板１との間が素子分離層３により絶縁されている。また、コンタクト電極８３によってＭＯＳトランジスタ１０と配線層９３との間が電気的に接続されている。同様に、コンタクト電極８４によってフューズ素子５０と配線層９４との間が電気的に接続されている。
【００１８】
ＭＯＳトランジスタ１０は、シリコン基板１上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１３と、ゲート電極１３の両側下に形成されたＬＤＤ構造のソース層１５及びドレイン層１６と、ゲート電極１３の側面に形成されたサイドウォール１７と、ゲート電極１３上、ソース層１５上及びドレイン層１６上にそれぞれ形成されたチタンシリサイド（ＴｉＳｉ２）膜２２と、を有する。
【００１９】
フューズ素子５０は、素子分離層３上に形成されたフューズポリシリコン膜５１と、フューズポリシリコン膜５１上に形成されたチタンシリサイド（ＴｉＳｉ２）膜６２と、フューズ素子５０の側面に形成されたサイドウォール５３と、を有する。フューズポリシリコン膜５１は、ノンドープのポリシリコン膜からなり、フューズ素子の形状にパターニングされている。また、フューズポリシリコン膜５１上に形成されたチタンシリサイド膜６２の結晶構造、及び、前述のトランジスタ領域に形成されたチタンシリサイド膜２２の結晶構造は、それぞれ低抵抗のＣ５４相（面心斜方晶）である。Ｃ５４相は、高抵抗なＣ４９相（底心斜方晶）が形成され、その後、このＣ４９相が熱処理により相転移したものである。
【００２０】
（製造方法）
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図５（ｃ）は、第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず始めに、シリコン基板１を用意する。次に、例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により、シリコン基板１に素子分離層３を形成する。なお、素子分離層３の形成方法はＬＯＣＯＳ法に限定されるものではない。素子分離層３はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法で形成してもよい。
【００２１】
次に、シリコン基板１上にゲート絶縁膜１１を形成する。ゲート絶縁膜１１の形成方法は、例えばシリコン基板の熱酸化である。そして、ゲート絶縁膜１１を覆うようにシリコン基板１上にノンドープポリシリコン膜を形成する。ノンドープポリシリコン膜の形成方法は、例えばＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法である。ノンドープポリシリコン膜の膜厚は、例えば３５００Å程度である。なお、ノンドープポリシリコン膜とは、Ｎ型不純物（即ち、ドナー）やＰ型不純物（即ち、アクセプタ）がドープされていない真性シリコン膜のことである。ノンドープポリシリコン膜における不純物の濃度は、１×１０１６ａｔｏｍ／ｃｍ３以下である。
【００２２】
次に、このノンドープポリシリコン膜をフォトリソグラフィ及びドライエッチングによってパターニングする。これにより、図２（ｂ）に示すように、ゲート電極１３を形成すると同時に、フューズポリシリコン膜５１を形成する。
次に、図２（ｃ）に示すように、フォトリソグラフィによって、フューズ領域を覆い、トランジスタ領域を開口する形状のレジストパターン１０１をシリコン基板１上に形成する。そして、このレジストパターン１０１をマスクにＮ型不純物（又は、Ｐ型不純物）をシリコン基板１にイオン注入する。これにより、ゲート電極１３と、ゲート電極１３の両側下のシリコン基板１とにＮ型不純物（又は、Ｐ型不純物）をそれぞれ低濃度に導入する。なお、フューズポリシリコン膜５１の上面及び側面はレジストパターン１０１で覆われているので、フューズポリシリコン膜５１には不純物は導入されず、ノンドープの状態が維持される。このイオン注入後、レジストパターン１０１を除去する。
【００２３】
次に、シリコン基板１上にＣＶＤ法等によってシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックする。これにより、図３（ａ）に示すように、ゲート電極１３の側面にサイドウォール１７を形成すると同時に、フューズポリシリコン膜５１の側面にサイドウォール５３を形成する。
次に、フューズ領域を覆い、トランジスタ領域を開口する形状のレジストパターン１０３をシリコン基板１上に形成する。そして、このレジストパターン１０３をマスクにＮ型不純物（又は、Ｐ型不純物）をシリコン基板１にイオン注入する。これにより、ゲート電極１３と、ゲート電極１３からみてサイドウォール１７よりも外側のシリコン基板１とにＮ型不純物（又は、Ｐ型不純物）を高濃度に導入する。なお、フューズポリシリコン膜５１の上面及び側面はレジストパターン１０３で覆われているので、フューズポリシリコン膜５１には不純物は導入されず、ノンドープの状態が維持される。その後、レジストパターン１０３を除去する。
【００２４】
次に、図３（ｂ）に示すように、シリコン基板１上にサリサイドブロック（セルフアラインシリサイド・ブロック）膜１０５を形成する。例えば、サリサイドブロック膜１０５はシリコン酸化膜であり、その形成はＣＶＤ法で行う。サリサイドブロック膜１０５を形成した後、シリコン基板１に熱処理を施して、シリコン基板１等に既に導入された不純物を活性化させる。これにより、図３（ｂ）に示すように、ＬＤＤ構造のソース層１５、ドレイン層１６をそれぞれ形成する。なお、この不純物の活性化は、サリサイドブロック膜１０５の形成後ではなく、サリサイドブロック膜１０５の形成前に行ってもよい。
【００２５】
次に、フォトリソグラフィによってサリサイドブロック膜１０５をパターニングし、図３（ｃ）に示すように、シリコン基板１上をサリサイドブロック膜１０５で選択的に覆う。ここでは、後述のサリサイド工程でシリサイドを形成しない領域にはサリサイドブロック膜１０５を残し、シリサイドを形成する領域からはサリサイドブロック膜１０５を除去する。
【００２６】
次に、図４（ａ）に示すように、フューズポリシリコン膜５１とその周辺の領域を開口し、それ以外の領域（トランジスタ領域を含む）を覆う形状のレジストパターン１０７をシリコン基板１上に形成する。そして、このレジストパターン１０７をマスクに、フューズポリシリコン膜５１に希ガス元素をイオン注入する。これにより、フューズポリシリコン膜５１のノンドープの状態を維持しつつ、フューズポリシリコン膜５１の少なくとも上側部分をアモルファス化する。例えば、希ガス元素としてアルゴン（Ａｒ）をフューズポリシリコン膜５１にイオン注入する。Ａｒの注入条件は、注入エネルギー（即ち、加速エネルギー）が３０ｋｅＶ、ドーズ量が１×１０１４ａｔｏｍ／ｃｍ２以上である。その後、図４（ｂ）に示すように、シリコン基板１上からレジストパターン１０７を除去する。
【００２７】
次に、図４（ｃ）に示すように、シリコン基板１上にチタン（Ｔｉ）膜１０９を形成する。チタン膜１０９の厚さは例えば５５０Å程度であり、その形成方法はスパッタ法である。
次に、チタン膜１０９が形成されたシリコン基板１に第１の熱処理を施して、サリサイドブロック膜１０５下から露出しているシリコン（即ち、ゲート電極１３、ソース層１５、ドレイン層１６及びノンドープのフューズポリシリコン膜５１）とチタン膜１０９とを化学反応させる（サリサイド工程）。第１の熱処理の処理条件は、例えば窒素雰囲気中、６００℃以上７００℃以下、４０秒以上８０秒以下である。
【００２８】
これにより、図５（ａ）に示すように、トランジスタ領域のゲート電極１３上と、ソース層１５上及びドレイン層１６上にそれぞれＣ４９相のチタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜２１を自己整合的に形成すると同時に、フューズ領域のフューズポリシリコン膜５１上にＣ４９相のチタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜６１を自己整合的に形成する。
【００２９】
即ち、トランジスタ領域では、シリコン（ゲート電極１３、ソース層１５及びドレイン層１６）とチタン膜１０９とが反応して、シリコンとチタン膜１０９の境界に跨るようにＣ４９相のチタンシリサイド層２１が形成される。また、これと同時に、フューズ領域では、シリコン（フューズポリシリコン５１）とチタン膜１０９とが反応して、シリコンとチタン膜１０９との境界に跨るようにＣ４９相のチタンシリサイド層６１が形成される。換言すると、トランジスタ領域ではシリコンの上側部分がＣ４９相のチタンシリサイド層２１となり、これと同時に、フューズ領域ではシリコンの上側部分がＣ４９相のチタンシリサイド層６１となる。
【００３０】
その後、図５（ｂ）に示すように、サリサイド工程で反応せずに残ったチタン膜（未反応チタン膜）をウエットエッチングして、除去する。このウエットエッチングには、例えばＡＰＭ洗浄液（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いる。
次に、未反応チタン膜を除去した後のシリコン基板１に第２の熱処理を施して、トランジスタ領域のチタンシリサイド膜２１をＣ４９相からＣ５４相へ相転移させると同時に、フューズ領域のチタンシリサイド膜６１をＣ４９相からＣ５４相へ相転移させる。第２の熱処理の処理条件は、例えば窒素雰囲気中、８００℃以上９００℃以下、４０秒以上８０秒以下である。なお、第２の熱処理の温度は、第１の熱処理の温度よりも高い。
【００３１】
これにより、図５（ｃ）に示すように、トランジスタ領域のチタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜２１は、Ｃ５４相のチタンシリサイド（Ｃ５４−ＴｉＳｉ２）膜２２に変化する。また、これと同時に、フューズ領域のチタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜６１も、Ｃ５４相のチタンシリサイド（Ｃ５４−ＴｉＳｉ２）膜６２に変化する。ここで、フューズ領域のチタンシリサイド膜６１は、ノンドープで、しかも、少なくとも上側部分がアモルファス化されたポリシリコン膜からなる。これにより、トランジスタ領域のチタンシリサイド膜２１と比べて、フューズ領域のチタンシリサイド膜６１はＣ４９相からＣ５４相へ相転移が促進される。その後、図１に示した層間絶縁膜８１、コンタクト電極８３、８４、配線層９３、９４を順次形成して、図１に示した半導体装置１００が完成する。
【００３２】
なお、本実施形態では、Ｃ４９相のチタンシリサイド膜２１、６１を形成した後で、又は、Ｃ５４相のチタンシリサイド膜２２、６２を形成した後で、サリサイドブロック膜１０５をシリコン基板１上から除去してもよい。または、サリサイドブロック膜１０５をシリコン基板１上にそのまま残しておいてもよい。図５（ｃ）及び図１では、層間絶縁膜８１を形成する前にサリサイドブロック膜１０５をシリコン基板１上から除去した場合を示している。
【００３３】
また、図１に示した配線層９４を形成した後で、複数個のフューズ素子５０の中から任意のフューズ素子５０を選択する。そして、選択されたフューズ素子５０に電流を流して溶断する。これにより、半導体装置１００の電気的特性を所望の値に合わせ込むことができる。或いは、半導体装置１００に不良回路、不良セル等が存在する場合は、これらを冗長回路、冗長セルに置換することができる。
この第１実施形態では、フューズポリシリコン膜５１が本発明の「フューズ用シリコン膜」に対応している。また、Ａｒが本発明の「希ガス元素」に対応している。さらに、レジストパターン１０１、１０３が本発明の「保護膜」に対応している。
【００３４】
（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）上述したように、図４（ｃ）の工程では、フューズポリシリコン膜５１上にチタン膜１０９を形成する。そして、図５（ａ）の工程では、第１の熱処理により、フューズポリシリコン膜５１とチタン膜１０９とを反応させて、Ｃ４９相のチタンシリサイド膜を形成する。
【００３５】
ここで、チタン膜１０９と反応するフューズポリシリコン膜５１がノンドープであること、及び、少なくとも上側部分がアモルファス化されることにより、Ｃ５４相への相転移が進み易いＣ４９相のチタンシリサイド膜６１が形成される。上記のノンドープとアモルファス化によりＣ５４相への相転移が進み易くなる理由（メカニズム）は明らかではない。本発明者は、上記のノンドープとアモルファス化により、チタンシリサイド膜６１はＣ５４相の核が発生し易い（即ち、Ｃ５４相の核密度が増加し易い）膜質に形成されるのではないか、と考えている。チタンシリサイド膜６１に第２の熱処理を施すと、その膜中でＣ５４相の核が多数発生し、熱処理の時間が経過するにつれてＣ５４相の核の周りのＣ４９相がＣ５４相に相転移し、やがて膜全体がＣ５４相に均一化される。これにより、低抵抗で、抵抗値のばらつきが小さいＣ５４相のチタンシリサイド膜６２を形成することができる。なお、本発明者は実験を行って、この低抵抗と抵抗値のばらつき低減の効果を確認した。実験結果は、後述の実施例で示す。
【００３６】
（２）また、Ｃ４９相からＣ５４相へ効率よく相転移させることができるため、フューズポリシリコン膜５１が微小パターン（例えば、平面形状が矩形で、長さ（Ｌ）が０．７μｍ、幅（Ｗ）が０．３５μｍなど）の場合でも、各微小パターンにＣ５４相のチタンシリサイド膜６２を形成することができる。これにより、フューズ素子を再現性高く溶断することができるので、半導体装置の歩留まり向上に寄与することができる。
【００３７】
（３）また、図４（ａ）に示す工程では、フューズポリシリコン膜５１を露出させた状態（即ち、スルー膜なしの状態）で、フューズポリシリコン膜５１に希ガス元素をイオン注入し、フューズポリシリコン膜の少なくとも上側部分をアモルファス化している。後述の実施例で説明するように、スルー膜なしで希ガス元素をイオン注入することにより、フューズポリシリコン膜上に形成されるＣ５４相のチタンシリサイド膜の抵抗値のばらつきを低減することが可能である。
【００３８】
＜第２実施形態＞
上記の第１実施形態では、図４（ａ）に示したように、フューズポリシリコン膜５１を露出させた状態（即ち、スルー膜なしの状態）で、フューズポリシリコン膜５１にＡｒをイオン注入する場合を説明した。しかしながら、本発明はこれに限定されるものではない。フューズポリシリコン膜５１の上面及び側面をスルー膜で覆った状態（即ち、スルー膜ありの状態）で、フューズポリシリコン膜５１に希ガス元素をイオン注入してもよい。
【００３９】
（製造方法）
図６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
図６（ａ）において、サリサイドブロック膜１０５を形成する工程までは、第１実施形態と同じである。第２実施形態では、サリサイドブロック膜１０５を形成した後で、図６（ｂ）に示すように、フューズポリシリコン膜５１とその周辺の領域を開口し、それ以外の領域（トランジスタ領域を含む）を覆う形状のレジストパターン１３７をシリコン基板１上に形成する。そして、このレジストパターン１３７をマスクに、サリサイドブロック膜１０５を介してフューズポリシリコン膜５１に希ガス元素をイオン注入する。つまり、サリサイドブロック膜１０５をスルー膜に用い、スルー膜ありの状態でフューズポリシリコン膜５１に希ガス元素をイオン注入する。
【００４０】
例えば、希ガス元素としてＡｒをイオン注入する場合、その注入条件は、注入エネルギーが８５ｋｅＶ、ドーズ量が１×１０１４ａｔｏｍ／ｃｍ２以上である。第２実施形態では、サリサイドブロック膜１０５を介してフューズポリシリコン膜５１にＡｒをイオン注入するため、第１実施形態と比べて、Ａｒの注入エネルギーを高めに設定する。サリサイドブロック膜１０５の膜厚は、例えば５００Åである。このような方法であっても、フューズポリシリコン膜５１をノンドープの状態に維持しつつ、フューズポリシリコン膜５１の少なくとも上側部分をアモルファス化することができる。その後、図６（ｃ）に示すように、シリコン基板１上からレジストパターン１３７を除去する。
【００４１】
次に、図３（ｃ）に示したように、サリサイドブロック膜１０５をパターニングする。
そして、これ以降の工程は、第１実施形態と同様である。即ち、図４（ｃ）に示したように、チタン膜１０９を形成する。そして、第１の熱処理により、トランジスタ領域にＣ４９相のチタンシリサイド膜２１を自己整合的に形成すると同時に、フューズ領域にＣ４９相のチタンシリサイド膜６１を自己整合的に形成する。
【００４２】
次に、未反応チタン膜を除去する。そして、第２の熱処理により、Ｃ４９相のチタンシリサイド膜２１、６１をＣ５４相に相転移させる。その後、図１に示した層間絶縁膜８１、コンタクト電極８３、８４、配線層９３、９４を順次形成して、半導体装置１００が完成する。
この第２実施形態では、サリサイドブロック膜１０５が本発明の「スルー膜」に対応している。その他の対応関係は第１実施形態と同じである。
【００４３】
（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）（２）と同様の効果を奏する。
＜変形例＞
（１）上記の第１、第２実施形態では、フューズ用シリコン膜にイオン注入する希ガス元素としてＡｒを例示した。しかしながら、本発明において、フューズ用シリコン膜にイオン注入する希ガス元素はＡｒに限定されない。フューズ用シリコン膜にイオン注入する希ガス元素は、例えば、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などでもよい。この場合も、フューズ用シリコン膜をノンドープの状態に維持しつつ、フューズ用シリコン膜の少なくとも上側部分をアモルファス化することができる。
【００４４】
（２）また、上記の第２実施形態では、イオン注入のスルー膜として、フューズポリシリコン膜１０５の上面及び側面をサリサイドブロック膜１０５で覆う場合を例示した。しかしながら、本発明において、スルー膜を介してフューズ用シリコン膜に希ガス元素をイオン注入する場合、スルー膜はフューズ用シリコン膜の少なくとも上面を覆っていればよい。即ち、スルー膜を介してフューズ用シリコン膜に希ガス元素をイオン注入する場合、フューズ用シリコン膜の側面はスルー膜から露出していてもよい。この場合も、フューズ用シリコン膜をノンドープの状態に維持しつつ、フューズ用シリコン膜の少なくとも上側部分をアモルファス化することができる。
【００４５】
（３）なお、本発明では、第１、第２実施形態で示したように、フューズ用シリコン膜に希ガス元素をイオン注入する工程を実行することが好ましい。その理由は、フューズ用シリコン膜上に形成されるチタンシリサイド膜の抵抗値のばらつきを著しく低減できるからである。
但し、後述の実施例で示すように、Ａｒのイオン注入工程を省いた場合でも、フューズシリコン膜がノンドープであれば、チタンシリサイド膜の抵抗値のばらつきをある程度は低減することができる。従って、フューズ用シリコン膜に希ガス元素をイオン注入する工程を省いてもよく、この工程を省いた態様も本発明の範囲に含まれる。
【実施例】
【００４６】
次に、本発明の実施例として、本発明者が行った実験とその結果について説明する。
（１）スルー膜なしの場合
まず、フューズポリシリコン膜に対してスルー膜なしでＡｒをイオン注入した実験の結果について説明する。以下で説明する図７、図８、図１０、図１１はスルー膜なしでＡｒをイオン注入した実験の結果であるが、これらは次の手順で得たものである。即ち、ノンドープのポリシリコン膜をパターニングしてフューズポリシリコン膜を形成した。次に、Ａｒをイオン注入する場合は、複数のドーズ量条件でフューズポリシリコン膜に対するイオン注入を行った。そして、フューズポリシリコン膜上にチタン膜を形成した。次に、第１の熱処理を行い、続いて未反応のチタン膜を除去し、さらに第２の熱処理を行って、フューズポリシリコン膜上にチタンシリサイド膜を形成した。その後、形成した各チタンシリサイド膜のシート抵抗を測定した。以上の手順を経て、図７、図８、図１０、図１１を得た。
【００４７】
図７は、ノンドープのフューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／０．７μｍ）について、そのシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。図７において、横軸はシート抵抗［Ω／□］を示し、縦軸は累積度数［％］を示す。
図８は、ノンドープのフューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／４．２μｍ）について、そのシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。
【００４８】
図７及び図８に示すように、ノンドープのフューズポリシリコン膜にＡｒをイオン注入する場合は、Ａｒをイオン注入しない場合（即ち、Ａｒなし）と比べて、シート抵抗のばらつきが小さくなることを確認した。また、図７と図８とを比較してわかるように、チタンシリサイド膜のシート抵抗のばらつきは、長さ（Ｌ）に依存しないことを確認した。
図９（ａ）及び（ｂ）は、リンイオン（Ｐ＋）をドープしたフューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／４．２μｍ）について、そのシート抵抗の累積度数分布をＡｒのドーズ量別に示す図である。図９（ｂ）は図９（ａ）の枠線で囲む結果を拡大して示す図である。図９（ａ）及び（ｂ）において、横軸はシート抵抗［Ω／□］を示し、縦軸は累積度数［％］を示す。図９（ａ）及び（ｂ）は、次の手順で得たものである。
【００４９】
即ち、不純物であるＰ＋をドープしたポリシリコン膜を幅（Ｗ）０．３５μｍ、長さ（Ｌ）４．２μｍにパターニングしてフューズポリシリコン膜を形成した。次に、Ａｒをイオン注入する場合は、複数のドーズ量条件でフューズポリシリコン膜に対するイオン注入を行い、続いて、チタン膜を形成し、これに第１、第２の熱処理を順次施してチタンシリサイド膜を形成した。Ａｒをイオン注入しない場合（即ち、Ａｒなし）は、Ｐ＋をドープし、かつＡｒを注入していないフューズポリシリコン膜上にチタン膜を形成し、これに第１、第２の熱処理を順次施してチタンシリサイド膜を形成した。そして、これら各チタンシリサイド膜のシート抵抗を測定することによって、図９（ａ）及び（ｂ）を得た。
【００５０】
図９（ａ）及び（ｂ）に示すように、Ｐ＋をドープしたフューズポリシリコン膜にＡｒをイオン注入する場合は、Ａｒを注入しない場合と比べて、シート抵抗のばらつきが大きくなることを確認した。特に、Ａｒのドーズ量が５×１０１４（５Ｅ＋１４）以上の場合は、シート抵抗のばらつきが大きく、アウトライヤーの発生を確認した。
図１０は、フューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／３．５μｍ）について、そのシート抵抗の累積度数分布をＰ＋ドープの有無別に、及び、Ａｒのドーズ量別に示す図である。
【００５１】
図１０に示すように、Ｐ＋をドープし且つＡｒをイオン注入しない場合（即ち、Ｐ＋あり、Ａｒなし）は、Ｐ＋をドープせず且つＡｒをイオン注入しない場合（即ち、Ｐ＋なし、Ａｒなし）と比べて、チタンシリサイド膜のシート抵抗のばらつきが大きく、アウトライヤーの発生を確認した。また、この「Ｐ＋なし、Ａｒなし」は、Ｐ＋をドープせず且つＡｒをイオン注入する場合（即ち、Ｐ＋なし、Ａｒあり）と比べて、チタンシリサイド膜のシート抵抗のばらつきは大きいものの、アウトライヤーの発生はないことを確認した。以上から、フューズポリシリコン膜について、ノンドープであることが、チタンシリサイド膜の抵抗値のばらつきを低減する上で極めて重要であることを確認した。
【００５２】
また、スルー膜なしでノンドープのフューズポリシリコン膜にＡｒをイオン注入する場合は、Ａｒの注入エネルギーが３０ｋｅＶで、Ａｒのドーズ量が３×１０１４〜７×１０１４ａｔｏｍ／ｃｍ２の範囲内であれば、チタンシリサイド膜のシート抵抗のばらつきを小さくすることができることを確認した。
図１１は、フューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／３．５μｍ）について、そのシート抵抗の累積度数分布をＰ＋ドープの有無別に、及び、Ａｒの注入エネルギー別に示す図である。なお、図１１における「Ｐ＋あり、Ａｒなし」「Ｐ＋なし、Ａｒなし」の２つのデータは、図１０と同一のデータである。これら２つのデータは、図１１に示す他のデータとの比較のために、図１１にも記載した。
【００５３】
図１１に示すように、スルー膜なしでノンドープのフューズポリシリコン膜にＡｒをイオン注入する場合は、Ａｒのドーズ量が５×１０１４ａｔｏｍ／ｃｍ２で、Ａｒの注入エネルギーが２０〜４０ｋｅＶの範囲内であれば、チタンシリサイド膜のシート抵抗にアウトライヤーが発生しないことを確認した。
【００５４】
（２）スルー膜ありの場合
次に、フューズポリシリコン膜に対してスルー膜ありでＡｒをイオン注入した実験の結果について説明する。なお、以下に示す図１２、図１３は、次の手順で得たものである。
即ち、ノンドープのポリシリコン膜をパターニングしてフューズポリシリコン膜を形成した。次に、フューズポリシリコン膜上にスルー膜（ＳｉＯ２膜、５００Å）を形成した。そして、Ａｒをイオン注入する場合は、複数のドーズ量条件でフューズポリシリコン膜に対するイオン注入を行った。その後、スルー膜を除去し、フューズポリシリコン膜上にチタン膜を形成した。次に、第１の熱処理を行い、続いて未反応のチタン膜を除去し、さらに第２の熱処理を行って、フューズポリシリコン膜上にチタンシリサイド膜を形成した。その後、形成した各チタンシリサイド膜のシート抵抗を測定した。以上の手順を経て、図１２、図１３に示すデータを得た。
【００５５】
図１２は、フューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／３．５μｍ）について、そのシート抵抗の累積度数分布をＰ＋ドープの有無別に、及び、Ａｒのドーズ量別に示す図である。
図１２に示すように、スルー膜ありの場合も、図１０に示したスルー膜なしの場合と同様の結果を得た。即ち、「Ｐ＋あり、Ａｒなし」は、「Ｐ＋なし、Ａｒなし」と比べて、チタンシリサイド膜のシート抵抗のばらつきが大きく、アウトライヤーの発生を確認した。また、この「Ｐ＋なし、Ａｒなし」は、「Ｐ＋なし、Ａｒあり」と比べて、チタンシリサイド膜のシート抵抗のばらつきは大きいものの、アウトライヤーの発生はないことを確認した。また、スルー膜ありでノンドープのポリシリコン膜にＡｒをイオン注入する場合は、Ａｒの注入エネルギーが８５ｋｅＶで、Ａｒのドーズ量が６×１０１４〜１×１０１５ａｔｏｍ／ｃｍ２の範囲内であれば、チタンシリサイド膜のシート抵抗にアウトライヤーが発生しないことを確認した。
【００５６】
図１３は、フューズポリシリコン膜上に形成したチタンシリサイド膜（Ｗ／Ｌ＝０．３５μｍ／３．５μｍ）について、そのシート抵抗の累積度数分布をＰ＋ドープの有無別に、及び、Ａｒの注入エネルギー別に示す図である。スルー膜ありの場合も、図１１に示したスルー膜なしの場合と同様の結果を得た。
即ち、図１３に示すように、スルー膜ありでノンドープのフューズポリシリコン膜にＡｒをイオン注入する場合は、Ａｒのドーズ量が８×１０１４ａｔｏｍ／ｃｍ２で、Ａｒの注入エネルギーが７５〜９５ｋｅＶの範囲内であれば、チタンシリサイド膜のシート抵抗のばらつきを小さくすることができることを確認した。
【００５７】
（３）スルー膜なし／ありの比較
図１４は、チタンシリサイド膜のシート抵抗のばらつきと、Ａｒの注入エネルギーとの関係を示す図である。図１４の横軸はＡｒの注入エネルギーを示し、縦軸はチタンシリサイド膜のシート抵抗のばらつき（標準偏差／平均値）を示す。図１４に示すように、スルー膜なしの場合のチタンシリサイド膜のシート抵抗のばらつきは、注入エネルギーが２０〜３５ｋｅＶの範囲内では、注入エネルギーに依存しないことを確認した。同様に、スルー膜ありの場合のチタンシリサイド膜のシート抵抗のばらつきについても、注入エネルギーが８０〜９５ｋｅＶの範囲内では、注入エネルギーに依存しないことを確認した。さらに、スルー膜なしの場合の方が、スルー膜ありの場合よりも、チタンシリサイド膜のシート抵抗のばらつきが小さいことを確認した。
【００５８】
図１５は、チタンシリサイド膜のシート抵抗のばらつきと、Ａｒのドーズ量との関係を示す図である。図１５の横軸はＡｒのドーズ量を示し、縦軸はチタンシリサイド膜のシート抵抗のばらつき（標準偏差／平均値）を示す。図１５に示すように、スルー膜なしの場合のチタンシリサイド膜のシート抵抗のばらつきは、Ａｒのドーズ量が３．０×１０１４〜５．０×１０１４ａｔｏｍ／ｃｍ２の範囲内では、ドーズ量に依存しないことを確認した。同様に、スルー膜ありの場合のチタンシリサイド膜のシート抵抗のばらつきについても、Ａｒのドーズ量が６．０×１０１４〜１．０×１０１５ａｔｏｍ／ｃｍ２の範囲内では、ドーズ量に依存しないことを確認した。
図１４、図１５から、スルー膜なしの場合の方が、スルー膜ありの場合よりも、チタンシリサイド膜のシート抵抗のばらつきが小さいことを確認した。
〔その他〕
本発明は、以上に記載した各実施形態や変形例に限定されるものではない。当業者の知識に基づいて各実施形態や変形例に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００５９】
１  シリコン基板
３  素子分離層
１０  ＭＯＳトランジスタ
１１  ゲート絶縁膜
１３  ゲート電極
１５  ソース層
１６  ドレイン層
１７  サイドウォール
２１  チタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜
２２  チタンシリサイド（Ｃ５４−ＴｉＳｉ２）膜
５０  フューズ素子
５１  ノンドープのフューズポリシリコン膜
５３  サイドウォール
６１  チタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜
６２  チタンシリサイド（Ｃ５４−ＴｉＳｉ２）膜
８１  層間絶縁膜
８３、８４  コンタクト電極
９３、９４  配線層
１００  半導体装置
１０１、１０３、１０７、１３７  レジストパターン
１０５  サリサイドブロック膜
１０９  チタン膜
【図１】
2015185583.tif 000003
【図２】
2015185583.tif 000004
【図３】
2015185583.tif 000005
【図４】
2015185583.tif 000006
【図５】
2015185583.tif 000007
【図６】
2015185583.tif 000008
【図７】
2015185583.tif 000009
【図８】
2015185583.tif 000010
【図９】
2015185583.tif 000011
【図１０】
2015185583.tif 000012
【図１１】
2015185583.tif 000013
【図１２】
2015185583.tif 000014
【図１３】
2015185583.tif 000015
【図１４】
2015185583.tif 000016
【図１５】
2015185583.tif 000017
【図１６】
2015185583.tif 000018
【図１７】
2015185583.tif 000019