(57)【要約】【課題】トレンチを有する半導体装置において、トレンチの底部において発生する電界の集中を緩和する。【解決手段】第１半導体層と第２半導体層と第３半導体層と積層された積層体と、第１半導体層まで達するサブトレンチと、サブトレンチに囲まれかつ上面に第２半導体層が露出した凸部と、を備えるゲートトレンチと、第２半導体層まで達するリセスと、を有する半導体装置の製造方法。（Ａ）積層体に、リセス形成領域及び凸部形成領域を覆い、かつ、サブトレンチ形成領域が開口した第１のマスクを形成する工程、（Ｂ）ドライエッチングを行う工程、（Ｃ）第１のマスクのうち、リセス形成領域上及び凸部形成領域上に該当する部分を除去することにより第２のマスクを形成する工程、（Ｄ）ドライエッチングを行う工程、を備える。【選択図】図２
2015153758.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
前記半導体装置は、
第１導電型の半導体である第１半導体層と、前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、前記第２半導体層の上面に接する第１導電型の半導体である第３半導体層と、が前記第１半導体層側から順に積層された積層体と、
前記第３半導体層の上面から前記第２半導体層を貫通して前記第１半導体層まで達するサブトレンチと、該サブトレンチに囲まれ、かつ、上面に第２半導体層が露出した凸部と、を備えるゲートトレンチと、
前記第３半導体層の上面から前記第２半導体層まで達するリセスと、を有しており、
（Ａ）前記積層体に、前記リセスが形成されるリセス形成領域及び前記凸部が形成される凸部形成領域を覆い、かつ、前記サブトレンチが形成されるサブトレンチ形成領域が開口した第１のマスクを形成する工程と、
（Ｂ）前記工程（Ａ）後に、ドライエッチングを行う工程と、
（Ｃ）前記工程（Ｂ）後に、前記第１のマスクのうち、前記リセス形成領域上及び前記凸部形成領域上に該当する部分を除去することにより第２のマスクを形成する工程と、
（Ｄ）前記工程（Ｃ）後に、ドライエッチングを行う工程と、を備え、
前記工程（Ｂ）又は工程（Ｄ）の少なくともいずれか一方の工程では、前記サブトレンチの下面が前記第１半導体層まで達するようにドライエッチングを行い、
前記工程（Ｄ）では、前記リセスの下面及び前記凸部の上面が前記第２半導体層まで達するようにドライエッチングを行う、
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（Ｃ）では、
（Ｃ１）前記リセス形成領域上及び前記凸部形成領域上に該当する部分に開口を有するレジストパターンを前記第１のマスク上に形成する工程と、
（Ｃ２）前記工程（Ｃ１）後にドライエッチングを行うことにより、前記第１のマスクのうち、前記リセス形成領域上及び前記凸部形成領域上に該当する部分を除去する工程と、を備える、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（Ｃ）では、
（Ｃ１）前記第１のマスクの前記凸部形成領域上に該当する部分の少なくとも一部に開口を有するレジストパターンを前記第１のマスク上に形成する工程と、
（Ｃ２）前記工程（Ｃ１）後にウェットエッチングを行うことにより、前記第１のマスクのうち、前記凸部形成領域上に該当する部分を除去する工程と、
（Ｃ３）ドライエッチングを行うことにより、前記第１のマスクのうち、前記リセス形成領域上に該当する部分を除去する工程と、
を備える、半導体装置の製造方法。
【請求項４】
半導体装置の製造方法であって、
前記半導体装置は、
第１導電型の半導体である第１半導体層と、前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、前記第２半導体層の上面に接する第１導電型の半導体である第３半導体層と、が前記第１半導体層側から順に積層された積層体と、
前記第３半導体層の上面から前記第２半導体層を貫通して前記第１半導体層まで達するサブトレンチと、該サブトレンチに囲まれ、かつ、上面に第２半導体層が露出した凸部と、を備えるゲートトレンチと、
前記第３半導体層の上面から前記第２半導体層まで達するリセスと、を有しており、
（ａ）前記積層体に、前記リセスが形成されるリセス形成領域及び前記ゲートトレンチが形成されるゲートトレンチ形成領域が開口した第３のマスクを形成する工程と、
（ｂ）前記工程（ａ）後に、ドライエッチングを行う工程と、
（ｃ）前記工程（ｂ）後に、前記第３のマスク上に、前記凸部が形成される凸部形成領域及び前記リセス形成領域を覆う第４のマスクを形成する工程と、
（ｄ）前記工程（ｃ）後に、ドライエッチングを行う工程と、を備え、
前記工程（ｂ）では、前記リセスの下面及び前記凸部の上面が前記第２半導体層まで達するようにドライエッチングを行い、
前記工程（ｄ）では、前記サブトレンチの下面が前記第１半導体層まで達するようにドライエッチングを行う、
半導体装置の製造方法。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
前記第１半導体層、前記第２半導体層及び前記第３半導体層として、窒化ガリウム（ＧａＮ）系の半導体層が用いられる、半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の製造方法により製造された半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記リセスの下面と前記凸部の上面とは、同一面上に存在する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置（半導体デバイス、半導体素子）の構造として、トレンチにゲート電極を形成したトレンチゲート構造が知られている。特許文献１及び特許文献２には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、熱拡散及びイオン注入の少なくとも一方を用いて、トレンチ底部の近傍にＰ型半導体からなる領域（フローティング部）を形成することが記載されている。これによって、半導体装置の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９-２６７０２９号公報
【特許文献２】特開平１０-９８１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、窒化ガリウム（ＧａＮ）系の半導体において、Ｐ型不純物を熱拡散することによってフローティング部を形成している。しかし、この技術では、９００度、６０分のような比較的高温、長時間の熱処理が行われるため、Ｎ型半導体層における電気的特性が劣化する（例えば、オン抵抗の増加）という課題があった。また、特許文献２の技術では、イオン注入によってフローティング部を形成することから、イオン注入によってＰ型半導体を形成することが困難である半導体（例えば、ＧａＮに代表されるIII族窒化物半導体）には適用することができないという課題があった。その他、特許文献１及び特許文献２記載の技術では、フローティング部を形成しない半導体装置に比べて、フローティング部を形成するための製造工程が増加するという課題があった。そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術や、製造を容易化する技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、耐久性の向上などが望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、第１導電型の半導体である第１半導体層と、前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、前記第２半導体層の上面に接する第１導電型の半導体である第３半導体層と、が前記第１半導体層側から順に積層された積層体と；前記第３半導体層の上面から前記第２半導体層を貫通して前記第１半導体層まで達するサブトレンチと、該サブトレンチに囲まれ、かつ、上面に第２半導体層が露出した凸部と、を備えるゲートトレンチと；前記第３半導体層の上面から前記第２半導体層まで達するリセスと、を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、（Ａ）前記積層体に、前記リセスが形成されるリセス形成領域及び前記凸部が形成される凸部形成領域を覆い、かつ、前記サブトレンチが形成されるサブトレンチ形成領域が開口した第１のマスクを形成する工程と；（Ｂ）前記工程（Ａ）後に、ドライエッチングを行う工程と；（Ｃ）前記工程（Ｂ）後に、前記第１のマスクのうち、前記リセス形成領域上及び前記凸部形成領域上に該当する部分を除去することにより第２のマスクを形成する工程と；（Ｄ）前記工程（Ｃ）後に、ドライエッチングを行う工程と、を備え；前記工程（Ｂ）または工程（Ｄ）の少なくともいずれか一方の工程では、前記サブトレンチの下面が前記第１半導体層まで達するようにドライエッチングを行い；前記工程（Ｄ）では、前記リセスの下面及び前記凸部の上面が前記第２半導体層まで達するようにドライエッチングを行う。この形態の半導体装置の製造方法によれば、第２導電型の半導体層を有する凸部を備えるゲートトレンチが形成されるので、ゲートトレンチの下面において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧性能を向上させることができる。また、ゲートトレンチの下面において発生する電界の集中を緩和するために、イオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。また、サブトレンチ形成領域が開口し、凸部形成領域が覆われた第１のマスクを用いてドライエッチングが行われた後、工程（Ｃ）において、リセス形成領域上と凸部形成領域上に該当する部分が除去されることにより、第２のマスクが形成される。その後、工程（Ｄ）において、リセス形成領域と凸部形成領域とサブトレンチ形成領域へのドライエッチングが行われる。そのため、ゲートトレンチに対して、工程（Ｂ）及び工程（Ｄ）において、合計２回のドライエッチングが行われても、サブトレンチ及び凸部の寸法（幅）の変化を抑制することができる。更に、第２導電型の半導体層を有する凸部は、ゲートトレンチが形成される前の第２導電型の半導体層を利用して、リセス及びゲートトレンチを形成するためのドライエッチングにより、形成することができる。よって、凸部を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。また、工程（Ｂ）及び工程（Ｄ）のドライエッチングにより、サブトレンチの深さを適切な深さにすることができる。
【０００７】
（２）上記形態の半導体装置の製造方法において、前記工程（Ｃ）では；（Ｃ１）前記リセス形成領域上及び前記凸部形成領域上に該当する部分に開口を有するレジストパターンを前記第１のマスク上に形成する工程と；（Ｃ２）前記工程（Ｃ１）後にドライエッチングを行うことにより、前記第１のマスクのうち、前記リセス形成領域上及び前記凸部形成領域上に該当する部分を除去する工程と、を備えていてもよい。この形態の半導体装置の製造方法によれば、第１のマスク上に、リセス形成領域上及び前記凸部形成領域上に該当する部分に開口を有するレジストパターンを形成することで、第１のマスクを利用して、第２のマスクを形成することができる。
【０００８】
（３）上記形態の半導体装置の製造方法において、前記工程（Ｃ）では；（Ｃ１）前記第１のマスクの前記凸部形成領域上に該当する部分の少なくとも一部に開口を有するレジストパターンを前記第１のマスク上に形成する工程と；（Ｃ２）前記工程（Ｃ１）後にウェットエッチングを行うことにより、前記第１のマスクのうち、前記凸部形成領域上に該当する部分を除去する工程と；（Ｃ３）ドライエッチングを行うことにより、前記第１のマスクのうち、前記リセス形成領域上に該当する部分を除去する工程と、を備えていてもよい。この形態の半導体装置の製造方法によれば、凸部形成領域上に該当する部分の少なくとも一部に開口を有するレジストパターンを、第１のマスク上に形成するので、その後のウェットエッチングにより、第１のマスクから凸部形成領域上を除去することができる。そのため、ゲートトレンチの幅が狭い場合であっても、工程（Ｂ）及び工程（Ｄ）における合計２回のドライエッチングによるサブトレンチ及び凸部の寸法（幅）の変化を、抑制することができる。よって、半導体装置を微細化することができる。
【０００９】
（４）本発明の他の形態によれば、第１導電型の半導体である第１半導体層と、前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、前記第２半導体層の上面に接する第１導電型の半導体である第３半導体層と、が前記第１半導体層側から順に積層された積層体と；前記第３半導体層の上面から前記第２半導体層を貫通して前記第１半導体層まで達するサブトレンチと、該サブトレンチに囲まれ、かつ、上面に第２半導体層が露出した凸部と、を備えるゲートトレンチと；前記第３半導体層の上面から前記第２半導体層まで達するリセスと、を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、（ａ）前記積層体に、前記リセスが形成されるリセス形成領域及び前記ゲートトレンチが形成されるゲートトレンチ形成領域が開口した第３のマスクを形成する工程と；（ｂ）前記工程（ａ）後に、ドライエッチングを行う工程と；（ｃ）前記工程（ｂ）後に、前記第３のマスク上に、前記凸部が形成される凸部形成領域及び前記リセス形成領域を覆う第４のマスクを形成する工程と；（ｄ）前記工程（ｃ）後に、ドライエッチングを行う工程と、を備え；前記工程（ｂ）では、前記リセスの下面及び前記凸部の上面が前記第２半導体層まで達するようにドライエッチングを行い；前記工程（ｄ）では、前記サブトレンチの下面が前記第１半導体層まで達するようにドライエッチングを行う。この形態の半導体装置の製造方法によれば、第２導電型の半導体層を有する凸部を備えるゲートトレンチが形成されるので、ゲートトレンチの下面（底部）において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧性能を向上させることができる。また、ゲートトレンチの下面（底部）において発生する電界の集中を緩和するために、イオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。また、リセス形成領域及びゲートトレンチ形成領域が開口した第３のマスクを用いてドライエッチングが行われた後、工程（ｃ）において、リセス形成領域及び凸部形成領域が覆われることにより、第４のマスクが形成される。その後、工程（ｄ）において、サブトレンチ形成領域へのドライエッチングが行われる。そのため、ゲートトレンチに対して、工程（ｂ）及び工程（ｄ）において、合計２回のドライエッチングが行われても、ゲートトレンチの寸法（幅）の変化を抑制することができる。更に、第２導電型の半導体層を有する凸部は、ゲートトレンチが形成される前の第２導電型の半導体層を利用して、リセス及びゲートトレンチを形成するためのドライエッチングにより、形成することができる。よって、凸部を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。また、工程（ｂ）及び工程（ｄ）のドライエッチングにより、サブトレンチの深さを適切な深さにすることができる。
【００１０】
（５）上記形態の半導体装置の製造方法において、前記第１半導体層、前記第２半導体層及び前記第３半導体層として、窒化ガリウム（ＧａＮ）系の半導体層が用いられてもよい。この形態の半導体装置の製造方法によれば、イオン注入によって、第２導電型の半導体層を形成することが困難であるＧａＮ系の半導体装置において、ゲートトレンチの下面において発生する電界の集中を緩和することができる。
【００１１】
（６）本発明の他の形態によれば、上記形態（１）から（５）までのいずれか一形態の製造方法により製造された半導体装置が提供される。この形態の半導体装置によれば、ゲートトレンチの下面において発生する電界の集中を緩和することができる。
【００１２】
（７）上記形態の半導体装置において、前記リセスの下面と前記凸部の上面とは、同一面上に存在してもよい。この形態の半導体装置によれば、ゲートトレンチが形成される前の第２導電型の半導体層を利用して、第２導電型の半導体層を有する凸部を形成することができる。よって、凸部を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。
【００１３】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１４】
本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１５】
本発明によれば、第２導電型の半導体層を有する凸部を備えるゲートトレンチが形成されるので、ゲートトレンチの下面において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧性能を向上させることができる。また、ゲートトレンチの下面において発生する電界の集中を緩和するために、イオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。また、サブトレンチ形成領域が開口し、凸部形成領域が覆われた第１のマスクを用いてドライエッチングが行われた後、工程（Ｃ）において、リセス形成領域上と凸部形成領域上に該当する部分が除去されることにより、第２のマスクが形成される。その後、工程（Ｄ）において、リセス形成領域と凸部形成領域とサブトレンチ形成領域へのドライエッチングが行われる。そのため、ゲートトレンチに対して、工程（Ｂ）及び工程（Ｄ）において、合計２回のドライエッチングが行われても、サブトレンチ及び凸部の寸法（幅）の変化を抑制することができる。更に、第２導電型の半導体層を有する凸部は、ゲートトレンチが形成される前の第２導電型の半導体層を利用して、リセス及びゲートトレンチを形成するためのドライエッチングにより、形成することができる。よって、凸部を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。また、工程（Ｂ）及び工程（Ｄ）のドライエッチングにより、サブトレンチの深さを適切な深さにすることができる。
【００１６】
また、本発明の他の形態によれば、リセス形成領域及びゲートトレンチ形成領域が開口した第３のマスクを用いてドライエッチングが行われた後、工程（ｃ）において、リセス形成領域及び凸部形成領域が覆われることにより、第４のマスクが形成される。その後、工程（ｄ）において、サブトレンチ形成領域へのドライエッチングが行われる。そのため、ゲートトレンチに対して、工程（ｂ）及び工程（ｄ）において、合計２回のドライエッチングが行われても、ゲートトレンチの寸法（幅）の変化を抑制することができる。更に、第２導電型の半導体層を有する凸部は、ゲートトレンチが形成される前の第２導電型の半導体層を利用して、リセス及びゲートトレンチを形成するためのドライエッチングにより、形成することができる。よって、凸部を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。また、工程（ｂ）及び工程（ｄ）のドライエッチングにより、サブトレンチの深さを適切な深さにすることができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態における半導体装置の構成を模式的に示す断面図。
【図２】第１実施形態における半導体装置の製造方法を示すフローチャート。
【図３】第１のマスクが形成された製造過程における半導体装置を示す図。
【図４】ドライエッチングが行われた製造過程における半導体装置を示す図。
【図５】レジストパターンが形成された製造過程における半導体装置を示す図。
【図６】リセス形成領域上及び凸部形成領域上のマスクが除去された製造過程における半導体装置を示す図。
【図７】レジストパターンが除去され、第２のマスクが形成された、製造過程における半導体装置を示す図。
【図８】ドライエッチングが行われた、製造過程における半導体装置を示す図。
【図９】第２のマスクが除去された、製造過程における半導体装置を示す図。
【図１０】第２実施形態における半導体装置の製造方法を示すフローチャート。
【図１１】第１のマスクからリセス形成領域上が除去された、製造過程における半導体装置を示す図。
【図１２】凸部形成領域上に開口を有するレジストパターンが形成された、製造過程における半導体装置を示す図。
【図１３】第３実施形態における半導体装置の製造方法を示すフローチャート。
【図１４】第３のマスクが形成された、製造過程における半導体装置を示す図。
【図１５】ドライエッチングが行われた、製造過程における半導体装置を示す図。
【図１６】第４のマスクが形成された、製造過程における半導体装置を示す図。
【図１７】ドライエッチングが行われた、製造過程における半導体装置を示す図。
【発明を実施するための形態】
【００１８】
Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を簡略化して示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。
【００１９】
本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。
【００２０】
半導体装置１０は、基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、リセス２２０と、ゲートトレンチ２５０と、絶縁膜２６０と、ゲート電極２７０と、ドレイン電極２１０と、ｐ−ボディ電極（以下、ボディ電極）２３０と、ソース電極２４０と、を備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体の第１半導体層１２０と、Ｐ型半導体の第２半導体層１３０と、Ｎ型半導体の第３半導体層１４０とが順に積層された構造を有する。本実施形態において、本願の「第１導電型の半導体」はＮ型半導体に相当し、本願の「第２導電型の半導体」はＰ型半導体に相当する。なお、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１１」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０、第１半導体層１２０、第２半導体層１３０、第３半導体層１４０のそれぞれの表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。また、リセス２２０、ゲートトレンチ２５０のそれぞれの−Ｚ方向の表面を「下面」とも呼ぶ。
【００２１】
半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるシリコンの平均濃度は、１．０×１０18ｃｍ-3である。
【００２２】
第１半導体層１２０は、基板１１０の上面に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてＳｉを含有する。本実施形態では、第１半導体層１２０の全域におけるシリコンの平均濃度は、１．０×１０16ｃｍ-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、１０μｍ（マイクロメートル）である。
【００２３】
第２半導体層１３０は、第１半導体層１２０の上面に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるマグネシウムの平均濃度は、１．０×１０18ｃｍ-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。
【００２４】
第３半導体層１４０は、第２半導体層１３０の上面に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の半導体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第３半導体層１４０の全域におけるシリコンの平均濃度は、３．０×１０18ｃｍ-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、０．３μｍである。
【００２５】
リセス２２０は、ボディ電極２３０を形成するための窪みである。リセス２２０は、積層体１１のリセス形成領域２２２をドライエッチングすることによって、第３半導体層１４０の上面から第２半導体層１３０に達するように形成されている。
【００２６】
ゲートトレンチ２５０は、サブトレンチ２５１と、サブトレンチ２５１に囲まれた凸部３００と、を備える。サブトレンチ２５１は、積層体１１のサブトレンチ形成領域２５３をドライエッチングすることによって、第３半導体層１４０の上面から第２半導体層１３０を貫通して第１半導体層１２０にまで達するように形成されている。凸部３００は、ゲートトレンチ形成領域２５２における凸部形成領域３０２をドライエッチングすることによって形成されている。凸部３００は、その上面に第２導電型の半導体層を有する。凸部３００の有する第２導電型の半導体層を、以降、「フローティング部３０１」ともいう。本実施形態において、サブトレンチ２５１のｙ方向への幅と、凸部３００のｙ方向への幅は、それぞれ約０．３５μｍであり、ゲートトレンチ２５０のｙ方向への幅は、約１．０５μｍである。
【００２７】
フローティング部３０１は、ゲートトレンチ２５０の下面（サブトレンチ２５１の下面）において発生する電界の集中を緩和する。フローティング部３０１は、積層体１１に対し、サブトレンチ２５１を形成するためのドライエッチング又はリセス２２０を形成するためのドライエッチングの少なくとも一方が行われることによって形成される（詳細は後述）。そのため、フローティング部３０１は、第２半導体層１３０と同じＧａＮ系のＰ型半導体であり、ドーパント（アクセプタ）としてＭｇを第２半導体層１３０と同じ濃度（１．０×１０18ｃｍ-3）で含有する。また、凸部３００の上面、すなわち、フローティング部３０１の上面と、リセス２２０の下面とは同一面上に存在する。
【００２８】
絶縁膜２６０は、ゲートトレンチ２５０と、ゲートトレンチ２５０周縁の第３半導体層１４０の上面と、を連続的に覆うように形成された膜である。本実施形態では、絶縁膜２６０は、酸化シリコン（ＳｉＯ2）により形成されている。
【００２９】
ゲート電極２７０は、絶縁膜２６０を介して、ゲートトレンチ２５０と、ゲートトレンチ２５０周縁の第３半導体層１４０上面と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２７０は、アルミニウム（Ａｌ）により形成されている。
【００３０】
ボディ電極２３０は、第２半導体層１３０にオーミック接触するように、リセス２２０に形成された電極である。本実施形態では、ボディ電極２３０は、ニッケル（Ｎｉ）からなる層と金（Ａｕ）からなる層を積層した後、熱処理することによって形成されており、金（Ａｕ）からなる層が上方に位置する構造を有する。
【００３１】
ソース電極２４０は、第３半導体層１４０に接続するように形成された電極である。本実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とを積層した後、熱処理することによって形成されており、アルミニウム（Ａｌ）からなる層が上方に位置する構造を有する。
【００３２】
ドレイン電極２１０は、基板１１０の下面に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層と（Ａｌ）からなる層を積層した後熱処理することによって形成されており、チタンからなる層が上方（基板１１０の下面側）に位置する構造を有する。
【００３３】
Ａ２．半導体装置の製造方法：
図２は、半導体装置１０の製造方法を示すフローチャートである。半導体装置１０を製造するには、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された積層体１１が用意される（ステップＳ１００）。積層体１１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。
【００３４】
次に、積層体１１に対して、図３に示すように、リセス形成領域２２２及び凸部形成領域３０２を覆い、サブトレンチ形成領域２５３が開口した第１のマスク４００が形成される（ステップＳ１０２）。具体的には、ステップＳ１０２では、図３に示すように、リセス形成領域２２２を覆うマスク４０１と、凸部形成領域３０２を覆うマスク４０２とからなる、サブトレンチ形成領域２５３が開口した第１のマスク４００が形成される。第１のマスク４００は、例えば、ＳｉＯ2からなる。第１のマスク４００により、サブトレンチ２５１の寸法（幅）と、凸部３００の寸法（幅）とが定められる。なお、ここで、寸法とは、ｘｙ平面状の幅（ｘ方向への幅及びｙ方向への幅）をいう。また、本実施形態においては、位置合わせ精度（α）が０．１μｍ以下、解像度（β）が０．３５μｍのフォトリソグラフィー装置を用いている。ステップＳ１０２は、本願の工程（Ａ）に相当する。図３は、第１のマスク４００が形成された、製造過程における半導体装置１２を示す図である。
【００３５】
次に、第１のマスク４００が形成された製造過程における半導体装置１２に対し、ドライエッチングが行われる（ステップＳ１０４）。図４は、ドライエッチングが行われた、製造過程における半導体装置１３を示す図である。ステップＳ１０４では、塩素系ガス（例えば、ＢＣｌ3とＣｌ2の混合ガス）を用いて、第１のマスク４００の開口から、サブトレンチ形成領域２５３に対してドライエッチングが行われることにより、サブトレンチ２５１の下面が第１半導体層１２０まで達する。ステップＳ１０４は、本願の工程（Ｂ）に相当する。なお、後のドライエッチング工程（ステップＳ１１６）において、サブトレンチ２５１の下面が第１半導体層１２０まで達すれば、ステップＳ１０４では、サブトレンチ２５１の下面は第１半導体層１２０まで達していなくともよい。
【００３６】
次に、第１のマスク４００から、リセス形成領域２２２上及び凸部形成領域３０２上のマスクを除去することにより、第２のマスク４１０（図７参照）が形成される（ステップＳ１１０）。具体的には、ステップＳ１１０では、まず、リセス形成領域２２２上及び凸部形成領域３０２上に開口を有するレジストパターン５００（５０１，５０２）が形成される（ステップＳ１１２）。
【００３７】
図５は、レジストパターン５００が形成された、製造過程における半導体装置１４を示す図である。図５に示すように、第１のマスク４０１の上面におけるレジストパターン５０２は、第１のマスク４０１の上面からサブトレンチ２５１の下面まで達し、サブトレンチ２５１の下面の一部を覆っている。しかし、ステップＳ１１２で形成されるレジストパターン５００は、リセス形成領域２２２上及び凸部形成領域３０２上に開口を有していれば、サブトレンチ２５１の下面を全て覆っていてもよい。また、ステップＳ１１２で形成されるレジストパターン５００は、リセス形成領域２２２上及び凸部形成領域３０２上に開口を有し、かつ、第１のマスク４０１上をサブトレンチ２５１形成領域側まで覆っていれば、サブトレンチ２５１の下面まで達していなくともよい。
【００３８】
レジストパターン５００が形成されると、図６に示すように、例えばフッ酸系ガスのドライエッチングにより、第１のマスク４００からリセス形成領域２２２上及び凸部形成領域３０２上のマスクが除去され（ステップＳ１１４）、その後、図７に示すように、レジストパターン５００が除去される。このようにして、第２のマスク４１０が形成される。図６は、リセス形成領域２２２上及び凸部形成領域３０２上のマスクが除去された、製造過程における半導体装置１５を示す図である。図７は、レジストパターン５００が除去され、第２のマスク４１０が形成された、製造過程における半導体装置１６を示す図である。なお、ステップＳ１１０は本願の工程（Ｃ）に相当し、ステップＳ１１２は本願の工程（Ｃ１）に相当し、ステップＳ１１４は本願の工程（Ｃ２）に相当する。
【００３９】
次に、第２のマスク４１０が形成された、製造過程における半導体装置１６に対して、塩素系ガスを用いたドライエッチングが行われる（ステップＳ１１６）。図８は、ドライエッチングが行われた、製造過程における半導体装置１７を示す図である。ステップＳ１１６では、第２のマスク４１０の開口から、リセス形成領域２２２と、凸部形成領域３０２と、サブトレンチ形成領域２５３とに対してドライエッチングが行われる。また、ステップＳ１１６では、リセス２２０の下面及び凸部３００の上面が、第２半導体層１３０に達するようにドライエッチングが行われる。リセス形成領域２２２及び凸部形成領域３０２には、上述のステップＳ１０４ではドライエッチングが行われておらず、ステップＳ１１６において初めてドライエッチングが行われる。そのため、図８に示すように、ステップＳ１１６が終了した後におけるリセス２２０の下面と凸部３００の上面とは、同一面上に存在する。ステップＳ１１６は、本願の工程（Ｄ）に相当する。
【００４０】
次に、ドライエッチングが行われた、製造過程における半導体装置１７から、図９に示すように、第２のマスク４１０が除去される（ステップＳ１１８）。図９は、第２のマスク４１０が除去された、製造過程における半導体装置１８を示す図である。
【００４１】
次に、製造過程における半導体装置１８の上面に対し、絶縁膜２６０が形成され、その後、リセス２２０上とソース電極２４０を形成する領域上の絶縁膜２６０が除去されて、電極（ゲート電極２７０、ボディ電極２３０、ソース電極２４０、ドレイン電極２１０）が形成される（ステップＳ１２０）。以上の工程により、本実施形態の半導体装置１０が製造される。
【００４２】
Ａ３．効果：
本実施形態の半導体装置１０の製造方法によれば、凸部３００を備えるゲートトレンチ２５０が形成される。凸部３００は、第２導電型の半導体層であるフローティング部３０１を有するので、ゲートトレンチ２５０の下面（底部）において発生する電界の集中を緩和することができる。よって、フローティング部３０１を有していない半導体装置と比較して、耐圧性能を向上させることができる。また、フローティング部３０１を形成してゲートトレンチ２５０の下面（底部）において発生する電界の集中を緩和するために、イオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置１０の電気的特性を向上させることができる。
【００４３】
また、本実施形態の半導体装置１０の製造方法によれば、イオン注入によってフローティング部を形成することが困難であるＧａＮ系の半導体装置において、ゲートトレンチの下面において発生する電界の集中を緩和することができる。
【００４４】
また、サブトレンチ形成領域２５３が開口し、凸部形成領域３０２が覆われた第１のマスクを用いてドライエッチングが行われた後、リセス形成領域２２２上における第１のマスク４００と凸部形成領域３０２上における第１のマスク４００（４０２）が除去されることにより、第２のマスク４１０が形成される。その後、リセス形成領域２２２と凸部形成領域３０２とサブトレンチ形成領域２５３へのドライエッチングが行われる。そのため、サブトレンチ形成領域２５３に開口を有する第１のマスク４００を用いて、積層体１１に対しドライエッチングが行われることで、サブトレンチ２５１の寸法と、凸部３００の寸法とが定まる。よって、合計２回のドライエッチングが行われても、マスクパターンを形成するための位置合わせ精度を考慮することなく、サブトレンチ２５１及び凸部３００の寸法の変化を抑制することができる。
【００４５】
更に、第２導電型の半導体層を有する凸部３００は、ゲートトレンチ２５０が形成される前の第２導電型の半導体層１３０を利用して、リセス２２０及びゲートトレンチ２５０を形成するためのドライエッチングにより、形成することができる。よって、凸部３００を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。また、半導体層（積層体１１）に対する２回のドライエッチングにより、サブトレンチ２５１の深さを適切な深さに調整することができる。
【００４６】
Ｂ．第２実施形態：
Ｂ１．半導体装置の構成：
第２実施形態における半導体装置の構成は、第１実施形態における半導体装置の構成と同様であるため説明を省略する。
【００４７】
Ｂ２．半導体装置の製造方法：
図１０は、第２実施形態における半導体装置の製造方法を示すフローチャートである。本実施形態の半導体装置の製造方法と第１実施形態の半導体装置の製造方法とが異なる点は、第２のマスクを形成する工程（図１０：ステップＳ２１０、図２：ステップＳ１１０）である。第２実施形態のその他の工程（図１０：ステップＳ２００〜ステップＳ２０４、ステップＳ２１６〜ステップＳ２２０）については、第１実施形態の工程（図２：Ｓ１００〜ステップＳ１０４、ステップＳ１１６〜ステップＳ１２０）と同様であるため、説明を省略する。
【００４８】
具体的には、第１実施形態においては、第２のマスク４１０を形成する工程（図２、ステップＳ１１０）において、リセス形成領域２２２上及び凸部形成領域３０２上に開口を有するレジストパターン５００（５０１，５０２）が形成され（図２、ステップＳ１１２）、その後、フッ酸系ガスのドライエッチングにより、第１のマスク４００からリセス形成領域２２２上及び凸部形成領域３０２上のマスクが除去されることにより（図２、ステップＳ１１４）、第２のマスク４１０が形成された。これに対し、第２実施形態では、以下のように第２のマスク４１０が形成される。
【００４９】
第２実施形態では、第２のマスク４１０を形成する工程（図１０、ステップＳ２１０）において、リセス形成領域２２２上に当たる部分に開口を有するレジストパターン５２０（５２１、５２２）が、第１のマスク４００上に形成される（ステップＳ２１１）。次に、図１１に示すように、フッ酸系ガスのドライエッチングにより、第１のマスク４００からリセス形成領域２２２上が除去される（ステップＳ２１２）。図１１は、第１のマスク４００からリセス形成領域２２２上が除去された、製造過程における半導体装置１９を示す図である。図１１には、第１のマスク４００のうち、リセス形成領域２２２上が除去されたマスク４０２、４１１、４１２と、レジストパターン５２０と、が示されている。なお、第１のマスク４００のうち、リセス形成領域２２２上が除去されると、レジストパターン５２０は除去される。ステップＳ２１２は、本願の工程（Ｃ３）に相当する。
【００５０】
次に、凸部形成領域３０２上に該当する部分の少なくとも一部に開口を有し、リセス形成領域２２２上を覆うレジストパターン５１０が第１のマスク４００上に形成される（図１０、ステップＳ２１３）。ステップＳ２１３は、本願の工程（Ｃ１）に相当する。
【００５１】
図１２は、凸部形成領域３０２上に開口を有するレジストパターン５１０が形成された、製造過程における半導体装置２０を示す図である。図１２に示すように、レジストパターン５１０は、凸部形成領域３０２上に該当する部分の一部に開口を有しており、リセス形成領域２２２上とサブトレンチ形成領域２５３上とを覆っている。なお、レジストパターン５１０は、サブトレンチ２５１の寸法を定める、リセス形成領域２２２上におけるマスク（４１１、４１２）の上面及び側面を覆っていれば、サブトレンチ形成領域２５３上の一部にも開口を有していてもよい。
【００５２】
レジストパターン５１０が形成されると、フッ酸系溶液のウェットエッチングにより、ステップＳ２０２において形成された第１のマスク４００から、凸部形成領域３０２上のマスク４０２が除去される（図１０、ステップＳ２１４）。ステップＳ２１４では、レジストパターン５１０の開口である凸部形成領域３０２上からウェットエッチングが行われることにより、凸部形成領域３０２上のマスク４０２が除去される。ステップＳ２１４は、本願の工程（Ｃ２）に相当する。その後、第１実施形態と同様に、レジストパターン５１０が除去される（図７）。このようにして、第２のマスク４１０が形成される。
【００５３】
なお、図１２に示す半導体装置２０では、リセス形成領域２２２上における第１のマスク４００がドライエッチングにより既に除去され、その上に、レジストパターン５１０が形成されている。これに対し、リセス形成領域２２２上における第１のマスク４００を残したまま、レジストパターン５１０が形成されてもよい。この場合には、リセス形成領域２２２上における第１のマスク４００は、ウェットエッチング（ステップＳ２１４）後において、リセス形成領域２２２上に開口を有するレジストパターン５２０が形成され、フッ酸系ガスのドライエッチングが行われることにより除去されてもよい。すなわち、ステップＳ２１３〜ステップＳ２１４が行われた後に、ステップＳ２１１〜ステップＳ２１２が行われてもよい。
【００５４】
Ｂ３．効果：
本実施形態の半導体装置の製造方法によれば、ＧａＮ系の半導体層に対し、凸部３００を備えるゲートトレンチ２５０が形成される。また、第２導電型の半導体層を有する凸部３００は、ゲートトレンチ２５０が形成される前の第２導電型の半導体層１３０を利用して、リセス２２０及びゲートトレンチ２５０を形成するためのドライエッチングにより、形成することができる。更に、第１のマスク４００を用いて第２のマスク４１０が形成される。よって、上述の第１実施形態と同様の効果を奏する。
【００５５】
一般的に、フォトリソグラフィー装置（ステッパー）において、位置あわせ精度（α）が解像度（β）よりも悪く、かつ、サブトレンチ２５１の幅が狭くなると、上述の第１実施形態の図５を用いて説明したような、凸部形成領域３０２上を覆わないレジストパターン５００（５０２）を形成することが困難な場合がある。なお、位置合わせ精度（α）が解像度（β）よりも悪いとは、位置合わせ精度の値が、解像度の値よりも大きい場合をいう。このように、位置あわせ精度（α）が解像度（β）よりも悪く、かつ、サブトレンチ２５１の幅（ｔｗ）が狭くなると、レジストパターン５００（５０２）は、位置合わせずれにより、例えば図１２に示すように、凸部形成領域３０２上の一部を覆ってしまう場合がある。このような状態において、上述の第１実施形態のように、ドライエッチングによりレジストパターンを除去すると、後の半導体層のエッチングにおいて、サブトレンチ２５１や凸部３００の幅の変化が生じる場合がある。
【００５６】
しかし、本実施形態では、第１のマスク４００の凸部形成領域３０２上に開口を有するレジストパターン５１０が形成され、その後、ウェットエッチングが行われる。凸部形成領域３０２上の第１のマスク４００（４０２）は、レジストパターン５１０が、凸部形成領域３０２上に該当する部分の少なくとも一部に開口を有していれば、ウェットエッチングにより除去される。そのため、サブトレンチ２５１の幅が狭い場合であっても、半導体層（積層体１１）に対する合計２回のドライエッチングによるサブトレンチ２５１の幅の変化を、抑制することができる。そのため、サブトレンチの最小寸法（図１におけるｙ方向の幅）を、ステッパーの解像度（β）のレベル、例えば、０．３５μｍに形成することができる。よって、半導体装置を微細化することができる。
【００５７】
以下、本実施形態の製造方法を用いた半導体装置の微細化について、より詳細に説明する。一般的に、サブトレンチ２５１及び凸部３００の寸法（ｙ方向の幅）は、それぞれ、以下の式（１）、（２）の値を取り得る。
ステッパー解像度（β）≦サブトレンチ２５１の寸法（ｓｗ）≦５μｍ・・・式（１）
ステッパー解像度（β）≦凸部３００の寸法（ｔｗ）≦５μｍ・・・式（２）
【００５８】
ここで、ステッパーの位置合わせ精度（α）が解像度（β）よりも良い場合、すなわち、位置あわせ精度（α）の値が、解像度（β）の値よりも小さい場合には、サブトレンチ２５１及び凸部３００の最小寸法を、解像度（β）の値にすることができる。しかし、ステッパーの位置合わせ精度（α）が解像度（β）よりも悪い場合においても、以下の方法を用いることにより、サブトレンチ２５１の最小寸法を、ステッパーの解像度（β）の値にすることができる。
【００５９】
具体的には、サブトレンチ形成領域２５３の幅（ｓｗ）と、凸部形成領域３０２の幅（ｔｗ）と、を合わせた幅（ｓｗ＋ｔｗ）と、位置合わせ精度（α）との関係が、以下の式（３）を満たすように、凸部形成領域３０２の幅（ｔｗ）を調整する。そして、レジストパターン５１０における凸部形成領域３０２上の開口の幅（γ）を、以下の式（４）を満たすように調整する。
【００６０】
サブトレンチ形成領域２５３の幅（ｓｗ）＋凸部形成領域３０２の幅（ｔｗ）＞ステッパーの位置あわせ精度（α）・・・式（３）
２×（サブトレンチ形成領域２５３の幅（ｓｗ））＋凸部形成領域３０２の幅（ｔｗ）−ステッパーの位置あわせ精度（α）＞レジストパターン５１０における凸部形成領域３０２上の開口の幅（γ）・・・式（４）
【００６１】
このようにすることで、位置合わせずれが生じても、レジストパターン５１０における開口の少なくとも一部が、凸部形成領域３０２上に位置するようになる。そのため、ウェットエッチングにより、凸部形成領域３０２上の第１のマスク４００（４０２）を確実に除去することができる。
【００６２】
Ｃ．第３実施形態：
Ｃ１．半導体装置の構成：
第３実施形態における半導体装置の構成は、第１実施形態における半導体装置の構成と同様であるため説明を省略する。
【００６３】
Ｃ２．半導体装置の製造方法：
図１３は、第３実施形態における半導体装置の製造方法を示すフローチャートである。本実施形態においても、上述の実施形態と同様に、まず、積層体１１が用意される（ステップＳ３００）。次に、積層体１１に対し、図１４に示すように、リセス形成領域２２２上及びゲートトレンチ形成領域２５２上が開口した第３のマスク４２０（４２１、４２２）が形成される（ステップＳ３０２）。第３のマスク４２０により、リセス２２０の寸法と、ゲートトレンチ２５０の寸法とが定められる。図１４は、第３のマスク４２０が形成された、製造過程における半導体装置２１を示す図である。ステップＳ３０２は、本願の工程（ａ）に相当する。
【００６４】
次に、第３のマスク４２０が形成された、製造過程における半導体装置２１に対し、ドライエッチングが行われる（ステップＳ３０４）。図１５は、ドライエッチングが行われた、製造過程における半導体装置２２を示す図である。ステップＳ３０４では、塩素系ガス（例えば、ＢＣｌ3とＣｌ2の混合ガス）を用いて、第３のマスク４２０の開口から、リセス形成領域２２２及びゲートトレンチ形成領域２５２に対してドライエッチングが行われることにより、リセス２２０の下面と、ゲートトレンチ２５０の下面（凸部３００の上面）が第２半導体層１３０まで達する。ステップＳ３０４は、本願の工程（ｂ）に相当する。
【００６５】
次に、図１６に示すように、第３のマスク４２０上に、リセス２２０（リセス形成領域２２２）上及び凸部形成領域３０２上を覆い、かつサブトレンチ形成領域２５３上に開口を有する、第４のマスク４３０（４３１、４３２）が形成される（ステップＳ３１０）。図１６は、第４のマスク４３０が形成された、製造過程における半導体装置２３を示す図である。ステップＳ３１０は、本願の工程（ｃ）に相当する。
【００６６】
次に、第４のマスク４３０が形成された、製造過程における半導体装置２３に対して、塩素系ガスを用いたドライエッチングが行われる（ステップＳ３１６）。図１７は、ドライエッチングが行われた、製造過程における半導体装置２４を示す図である。ステップＳ３１６では、第４のマスク４３０の開口から、サブトレンチ形成領域２５３に対してドライエッチングが行われる。また、ステップＳ３１６では、サブトレンチ形成領域２５３の下面が、第１半導体層１２０に達するようにドライエッチングが行われる。ステップＳ３１６は、本願の工程（ｄ）に相当する。
【００６７】
次に、ドライエッチングが行われた、製造過程における半導体装置２４から、第３のマスク４２０及び第４のマスク４３０が除去される（ステップＳ３１８）。その後、半導体装置の上面に対し、上述の実施形態と同様に、絶縁膜２６０が形成された後、リセス２２０上とソース電極２４０を形成する領域上の絶縁膜２６０が除去されて、電極（ゲート電極２７０、ボディ電極２３０、ソース電極２４０、ドレイン電極２１０）が形成される（ステップＳ３２０）。以上の工程により、本実施形態の半導体装置が製造される。
【００６８】
Ｃ３．効果：
本実施形態の半導体装置の製造方法によれば、ＧａＮ系の半導体層に対し、凸部３００を備えるゲートトレンチ２５０が形成される。また、第２導電型の半導体層を有する凸部３００は、ゲートトレンチ２５０が形成される前の第２導電型の半導体層１３０を利用して、リセス２２０及びゲートトレンチ２５０を形成するためのドライエッチングにより、形成することができる。よって、上述の第１実施形態と同様の効果を奏する。
【００６９】
また、リセス形成領域２２２及びゲートトレンチ形成領域２５２が開口した第３のマスク４２０を用いてドライエッチングが行われた後、リセス２２０（リセス形成領域２２２）及び凸部形成領域３０２が覆われることにより、第４のマスク４３０が形成される。その後、サブトレンチ形成領域２５３へのドライエッチングが行われる。そのため、リセス２２０（リセス形成領域２２２）及びゲートトレンチ形成領域２５２に開口を有する第３のマスク４２０を用いて、積層体１１に対しドライエッチングが行われることで、リセス２２０の寸法と、ゲートトレンチ２５０の寸法とが定まる。また、第４のマスク４３０により、凸部３００の寸法とサブトレンチ２５１の寸法とが定まる。よって、合計２回のドライエッチングが行われても、マスクパターンを形成するための位置合わせ精度を考慮することなく、サブトレンチ２５１及び凸部３００の寸法の変化を抑制することができる。
【００７０】
Ｄ．変形例：
Ｄ１．変形例１：
上述の種々の実施形態では、半導体装置１０の凸部３００は、サブトレンチ２５１に囲まれている。これに対し、凸部３００（フローティング部３０１）は、図１に図示しない領域において、第２半導体層１３０と繋がっていてもよい。
【００７１】
Ｄ２．変形例２：
上述の種々の実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は炭化ケイ素（ＳｉＣ）やケイ素（Ｓｉ）といった他の材料により構成されていてもよい。
【００７２】
Ｄ３．変形例３：
上述の種々の実施形態における半導体装置は、パワーデバイスに限らず、マイクロ波帯などの通信用の高周波デバイスや、ロジックＩＣ用の高速デバイスなど他のデバイスに用いられてもよい。
【００７３】
Ｄ４．変形例４：
上述の種々の実施形態では、絶縁膜２６０は、酸化シリコン（ＳｉＯ2）により形成されている。これに対し、絶縁膜２６０は、酸化アルミニウム（Ａｌ2Ｏ3）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）といった他の材料により形成されているとしてもよい。また、絶縁膜２６０は複数層構成であるとしてもよい。例えば、ＳｉＯ2の上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2構成をはじめ、ＨｆＯ2／ＳｉＯ2構成、Ａｌ2Ｏ3／ＳｉＯ2構成、ＳｉＯ2／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ2を設け、さらにその上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2／ＳｉＮ構成をはじめ、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2構成といった３層構成であるとしてもよい。
【００７４】
Ｄ５．変形例５：
上述の種々の実施形態ではゲート電極２７０はアルミニウム（Ａｌ）により形成されている。これに対し、ゲート電極２７０は、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコン等の導電性材料の少なくとも１つを含む電極であってもよい。また、ゲート電極２７０は、複数層によって構成されてもよい。例えば、ゲート電極２７０は、Ａｕ／Ｎｉ構成や、Ａｌ／Ｔｉ構成、Ａｌ／ＴｉＮ構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮが絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。
【００７５】
Ｄ６．変形例６：
上述の種々の実施形態では、ボディ電極２３０は、ニッケル（Ｎｉ）からなる層と金（Ａｕ）からなる層を積層して形成されている。これに対し、ボディ電極２３０は、白金（Ｐｔ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）等の導電性材料の少なくとも１つを含む電極であってもよい。
【００７６】
Ｄ７．変形例７：
上述の種々の実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とを積層して形成されている。これに対し、ソース電極２４０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。
【００７７】
Ｄ８．変形例８：
上述の種々の実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層して形成されている。これに対し、ドレイン電極２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。
【００７８】
Ｄ９．変形例９：
上述の種々の実施形態では、半導体装置１０の「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、半導体装置１０の「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。
【００７９】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００８０】
１０…半導体装置
１１…積層体
１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４…製造過程における半導体装置
１１０…基板
１２０…第１半導体層
１３０…第２半導体層
１４０…第３半導体層
２１０…ドレイン電極
２２０…リセス
２２２…リセス形成領域
２３０…ボディ電極
２４０…ソース電極
２５０…ゲートトレンチ
２５１…サブトレンチ
２５２…ゲートトレンチ形成領域
２５３…サブトレンチ形成領域
２６０…絶縁膜
２７０…ゲート電極
３００…凸部
３０１…フローティング部
３０２…凸部形成領域
４００（４０１、４０２）…第１のマスク
４１０（４１１、４１２）…第２のマスク
４２０（４２１、４２２）…第３のマスク
４３０（４３１、４３２）…第４のマスク
５００（５０１、５０２）、５１０、５２０（５２１，５２２）…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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