(57)【要約】【課題】ゲート電極下部の強度低下を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる技術を提供する。【解決手段】トレンチゲート型の半導体装置１であって、第１導電型のドリフト層１３と、ドリフト層１３の上に形成され、キャリアが通過するチャネルが形成される第２導電型のベース層１２とを備えている。また、この半導体装置１は、ベース層１２を貫通してドリフト層１３の内部に延びるトレンチ２１と、トレンチ２１の内部に配置されており、ゲート絶縁膜２３を介してドリフト層及び半導体層に対向しているゲート電極２２とを備えている。また、半導体装置１は、トレンチ２１から離間した位置においてベース層１２から下方に延びる第２導電型のディープ層２０と、トレンチ２１とディープ層２０との間の領域においてトレンチ２１から離間した位置に配置されている制限層１０とを備えている。制限層１０は、ドリフト層１３よりも高濃度の第１導電型の層、または、絶縁性の層からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチゲート型の半導体装置であって、
第１導電型のドリフト層と、
前記ドリフト層の上に形成され、キャリアが通過するチャネルが形成される第２導電型の半導体層と、
前記半導体層の上方から前記半導体層を貫通して下方に延び、前記ドリフト層に達するトレンチと、
前記トレンチの内部に配置されており、ゲート絶縁膜を介してドリフト層及び半導体層に対向しているゲート電極と、
前記トレンチから離間した位置において前記半導体層から下方に延びる第２導電型のディープ層と、
前記半導体層より下方における前記トレンチと前記ディープ層との間の領域において前記トレンチから離間した位置に配置されている制限層と、を備え、
前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる、半導体装置。
【請求項２】
前記ディープ層が前記トレンチの下端より下方の位置まで延びており、
前記制限層は、前記ゲート電極の下端より上方の位置にのみ形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ディープ層が前記トレンチの下端より下方の位置まで延びており、
前記制限層は、前記ゲート電極の下端より上方の位置から前記トレンチの下端より下方の位置まで延びている、請求項１に記載の半導体装置。
【請求項４】
前記ディープ層が前記トレンチの下端より下方の位置まで延びており、
前記制限層は、前記ゲート電極の下端より上方の位置および前記ゲート電極の下端より下方の位置に離間して形成されており、
前記ゲート電極の下端の位置において前記制限層が形成されておらず前記ドリフト層と前記ディープ層が接触している、請求項１に記載の半導体装置。
【請求項５】
前記制限層が前記ディープ層から離間している、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
第１導電型のドリフト層と、
前記ドリフト層の上にショットキー接合されたショットキー電極と、
前記ドリフト層に接触して下方に延びる第２導電型のディープ層と、
前記ディープ層に隣接して前記ドリフト層に接触して下方に延びる制限層と、を備え、
前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、ディープ層を備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１にはディープ層を備える半導体装置が開示されている。特許文献１の半導体装置は、ｎ型のドリフト層と、ドリフト層の上に形成されたｐ型のベース層と、ベース層を貫通してドリフト層の内部に延びるトレンチと、トレンチの内部にゲート絶縁膜を介して配置されたゲート電極とを備えている。また、この半導体装置は、ベース層の下方に配置されると共にトレンチよりも深い位置まで配置されたディープ層を備えている。ディープ層は、ドリフト層の内部に延びており、ドリフト層と接触している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置では、ディープ層の存在により、ゲート電極の下部近傍に生じる電界集中を緩和し、ゲート電極下部の強度低下を抑制している。しかしながら、この半導体装置では、ｐ型のディープ層とｎ型のドリフト層とのｐｎ接合により、ドリフト層の内部に空乏層が大きく延び、大きく延びた空乏層により、ドリフト層の内部においてキャリアが通過する領域が狭くなる。このような現象はジャンクションＦＥＴ効果を呼ばれており、このジャンクションＦＥＴ効果によりキャリアがドリフト層を通過しにくくなる。そこで本明細書は、ゲート電極下部の電界強度上昇を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書に開示する半導体装置は、トレンチゲート型の半導体装置であって、第１導電型のドリフト層と、前記ドリフト層の上に形成され、キャリアが通過するチャネルが形成される第２導電型の半導体層と、を備えている。また、この半導体装置は、前記半導体層の上方から前記半導体層を貫通して下方に延び、前記ドリフト層に達するトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介してドリフト層及び半導体層に対向しているゲート電極と、を備えている。また、この半導体装置は、前記トレンチから離間した位置において前記半導体層から下方に延びる第２導電型のディープ層と、前記半導体層より下方における前記トレンチと前記ディープ層との間の領域において前記トレンチから離間した位置に配置されている制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる。
【０００６】
このような構成によれば、制限層が形成されている部分において、ジャンクションＦＥＴ効果による空乏層の伸びが制限されるので、キャリア（電子）の通過領域を広くすることができる。これにより、半導体層を通過したキャリア（電子）がドリフト層を通過するときに、キャリア（電子）の通過領域が広いのでオン抵抗が小さくなり、キャリア（電子）がスムーズに流れる。このようにして、上記の半導体装置によれば、ｐｎ接合により空乏層が延びるいわゆるジャンクションＦＥＴ効果を抑制することができる。また、ディープ層の存在により、ゲート電極の下部近傍においてドリフト層の内部に空乏層が大きく延びる。これにより、ゲート電極の下部近傍に生じる電界集中を緩和することができる。よって、上記の半導体装置によればゲート電極の下部の電界強度上昇を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる。
【０００７】
また、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置にのみ形成されていてもよい。
【０００８】
あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置から前記トレンチの下端より下方の位置まで延びていてもよい。
【０００９】
あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置および前記ゲート電極の下端より下方の位置に離間して形成されており、前記ゲート電極の下端の位置において前記制限層が形成されておらず前記ドリフト層と前記ディープ層が接触している。
【００１０】
また、上記の半導体装置において、前記制限層が前記ディープ層から離間していてもよい。
【００１１】
また、本明細書に開示する半導体装置は、第１導電型のドリフト層と、前記ドリフト層の上にショットキー接合されたショットキー電極と、前記ドリフト層に接触して下方に延びる第２導電型のディープ層と、前記ディープ層に隣接して前記ドリフト層に接触して下方に延びる制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体装置のｙ方向から見た断面図である。
【図２】他の実施形態に係る半導体装置のｙ方向から見た断面図である。
【図３】更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。
【図４】更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。
【図５】更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。
【図６】更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。
【図７】更に他の実施形態に係る半導体装置のｚ方向から見た断面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について添付図面を参照して説明する。図１に示すように、実施形態に係る半導体装置１は、半導体基板３と、トレンチゲート２とを備えるトレンチゲート型の半導体装置である。本実施形態では、半導体装置１として縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示している。ＭＯＳＦＥＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。図１にはＭＯＳＦＥＴの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。
【００１４】
半導体基板３としては、シリコン（Ｓｉ）に不純物を注入したものを例示できる。半導体基板３は、ｎ型のドレイン層１４と、ドレイン層１４の上に形成されたｎ型のドリフト層１３と、ドリフト層１３の上に形成されたｐ型のベース層１２と、ベース層１２の上に形成されたｎ型のソース層１１と、ベース層１２の上に形成されたｐ型のコンタクト層１５とを備えている。また、半導体基板３は、ベース層１２の下に形成されたｐ型のディープ層２０と、ベース層１２の下に形成されたｎ型の制限層１０とを備えている。半導体基板３の裏面には裏面電極６が配置されており、半導体基板３の表面には表面電極５が配置されている。
【００１５】
半導体基板３にはトレンチ２１が形成されている。トレンチ２１は、半導体基板３の表面から下方（深さ方向：ｚ方向）に延び、ソース層１１およびベース層１２を貫通してドリフト層１３の内部まで延びている。トレンチ２１は、ベース層１２の上方からベース層１２を貫通して下方に延びている。トレンチ２１の内部には、ゲート絶縁膜２３を介してゲート電極２２が配置されている。トレンチ２１の内面（側面及び底面）はゲート絶縁膜２３によって被覆されている。ゲート絶縁膜２３の内側にゲート電極２２が充填されている。ゲート電極２２は、ゲート絶縁膜２３を介してドリフト層１３及びベース層１２に対向している。ゲート電極２２の表面には層間絶縁膜２４が配置されている。層間絶縁膜２４は、ゲート電極２２と表面電極５の間に形成されている。トレンチ２１、ゲート絶縁膜２３およびゲート電極２２によりトレンチゲート２が構成されている。ゲート絶縁膜２３および層間絶縁膜２４は、例えばＳｉＯ２から形成されている。ゲート電極２２は、例えばアルミニウムやポリシリコンから形成されている。
【００１６】
ドレイン層１４は、半導体基板３の裏面に露出しており、裏面電極６に接触している。ドレイン層１４の不純物濃度はドリフト層１３の不純物濃度より高い。
【００１７】
ドリフト層１３はトレンチゲート２の周囲に形成されている。ドリフト層１３は、ゲート絶縁膜２３に接触している。ドリフト層１３は、制限層１０およびディープ層２０の周囲に形成されており、制限層１０およびディープ層２０と接触している。ドリフト層１３の不純物濃度はドレイン層１４の不純物濃度より低い。また、ドリフト層１３の不純物濃度は制限層１０の不純物濃度より低い。ドリフト層１３は、ベース層１２の下に配置されており、ベース層１２に接触している。
【００１８】
ベース層１２はソース層１１とドリフト層１３を分離している。ベース層１２はトレンチゲート２の周囲に形成されている。ベース層１２は、ゲート絶縁膜２３に接触している。ゲート電極２２にオン電位を印加すると、ベース層１２のゲート絶縁膜２３に接触する部分にトレンチ２１に沿って反転層が形成され、キャリアが通過するチャネルが形成される。なお、ベース層１２は請求項に記載の半導体層に相当する。
【００１９】
ソース層１１は半導体基板３の表面に露出しており、表面電極５に接触している。ソース層１１からは、キャリア（電子）が流れる。コンタクト層１５は半導体基板３の表面に露出しており、表面電極５に接触している。コンタクト層１５の不純物濃度はベース層１２の不純物濃度より高い。
【００２０】
ディープ層２０は、トレンチ２１から離間した位置において、トレンチ２１と並んで深さ方向（ｚ方向）に延びており、トレンチ２１より下方の位置（深い位置）まで形成されている。ディープ層２０は、ドリフト層１３の内部に延びている。ディープ層２０は、ベース層１２から下方に延びている。ディープ層２０の上端はベース層１２に接触しており、下端はトレンチ２１の下端２１１（底）より下方の位置（深い位置）まで延びている。ディープ層２０はトレンチ２１の周囲に形成されている。トレンチ２１の両側にディープ層２０が配置されている。ディープ層２０とトレンチ２１は、紙面奥行方向（ｙ方向）に平行に延びている。トレンチ２１とディープ層２０は互いに離間しており、トレンチ２１とディープ層２０の間にドリフト層１３が形成されている。ｐ型のディープ層２０とｎ型のドリフト層１３の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合によりドリフト層１３の内部に延びる空乏層が形成される（図１の点線参照）。
【００２１】
制限層１０は、トレンチ２１およびディープ層２０と並んで深さ方向（ｚ方向）に延びている。制限層１０は、ディープ層２０に隣接してドリフト層１３の内部に延びている。制限層１０は、ベース層１２より下方において形成されている。制限層１０の上端はベース層１２に接触しており、下端はゲート電極２２の下端２２１より上方の位置（浅い位置）まで延びている。本実施形態では、ゲート電極２２の下端２２１より上方の位置（浅い位置）にのみ制限層１０が形成されている。制限層１０はディープ層２０に沿って延びている。制限層１０の深さはディープ層２０の深さより浅い。制限層１０は、トレンチ２１とディープ層２０の間の領域においてトレンチ２１から離間した位置に配置されている。また、制限層１０はディープ層２０と接触している。制限層１０の不純物濃度は、ドリフト層１３の不純物濃度より高い。ｐ型のディープ層２０とｎ型の制限層１０の接合部分では、いわゆるＪＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合により制限層１０側に延びる空乏層が形成される（図１の点線参照）。
【００２２】
裏面電極６及び表面電極５は、例えば銅やアルミニウム等の金属から形成されており、ドレイン層１４とソース層１１の間に電圧を印加することができる。
【００２３】
次に、上記の構成を備える半導体装置１の動作について説明する。上記の半導体装置１では、裏面電極６と表面電極５の間に順方向の電圧を印加すると共に、ゲート電極２２にゲート電圧を印加する。そうすると、ゲート電圧により、ベース層１２のゲート絶縁膜２３に接触する部分に反転層が形成され、キャリア（電子）が通過するチャネルが形成される。また、順方向の電圧によりソース層１１から供給された電子は、ベース層１２に形成されたチャネルを通過し、ドリフト層１３を通過してドレイン層１４に流れる。これにより、半導体装置１のオン時には、ドレイン層１４からソース層１１に電流が流れる。
【００２４】
このとき、本実施形態に係る半導体装置１では、図１に点線で示すように、ｐ型のディープ層２０とｎ型のドリフト層１３の接合部分において、ｐｎ接合によりドリフト層１３側に延びる空乏層が形成されている。さらに、ｐ型のディープ層２０とｎ型の制限層１０の接合部分においても、ｐｎ接合により制限層１０側に延びる空乏層が形成されている。また、制限層１０がディープ層２０より高濃度なので、ディープ層２０と制限層１０の接合部分で形成される空乏層が、ディープ層２０とドリフト層１３の接合部分で形成される空乏層より狭くなる。すなわち、制限層１０が形成されていることにより、ディープ層２０から延びる空乏層の範囲が、制限層１０との接合部分においてドリフト層１３との接合部分より制限される。これにより、制限層１０が形成されている部分において空乏層の伸びが制限されるので、ドリフト層１３におけるキャリア（電子）の通過領域が狭くならず、キャリア（電子）がスムーズに流れる。
【００２５】
すなわち、制限層１０が存在しない場合はドリフト層１３しか存在しないので、空乏層の伸びが制限されず、ディープ層２０とドリフト層１３の接合部分に大きく延びる空乏層が形成される。そうすると、ドリフト層１３の内部に大きく延びる空乏層が形成されるので、キャリア（電子）の通過領域が狭くなる。これにより、ベース層１２を通過したキャリア（電子）がドリフト層１３を通過するときに、通過領域が狭くなっているのでオン抵抗が大きくなり、キャリア（電子）が流れにくくなる。
【００２６】
しかしながら、本実施形態に係る半導体装置１では、制限層１０が形成されている部分において空乏層の伸びが制限されるので、キャリア（電子）の通過領域を広くすることができる。これにより、ベース層１２を通過したキャリア（電子）がドリフト層１３を通過するときに、キャリア（電子）の通過領域が広いのでオン抵抗が小さくなり、キャリア（電子）がスムーズに流れる。このようにして、本実施形態に係る半導体装置１によれば、ｐｎ接合により空乏層が延びるいわゆるジャンクションＦＥＴ効果を抑制することができる。
【００２７】
ゲート電極２２の電位を低下させると、ＭＯＳＦＥＴがオフする。すなわち、ベース層１２に形成されていたチャネルが消失し、キャリアの流れが停止する。このとき、ベース層１２とドリフト層１３の境界からドリフト層１３内に空乏層が広がる。同時に、ディープ層２０とドリフト層１３の境界からドリフト層１３内に空乏層が広がる。ディープ層２０の下端近傍（すなわち、トレンチ電極２２の下端の深さ）に制限層１０が存在しないので、ディープ層２０の下端近傍から横方向に広く空乏層が伸びることができる。トレンチ２１の両側のディープ層２０の下端近傍から横方向に伸びた空乏層は、トレンチ２１の下方において互いに繋がる。これにより、ゲート電極２２の下部近傍に生じる電界集中を緩和し、ゲート電極２２下部の強度低下を抑制することができる。よって、本実施形態に係る半導体装置１によればゲート電極２２下部の電界強度低下を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる。
【００２８】
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では制限層１０がｎ型の半導体層であったが、この構成に限定されるものではなく、制限層１０が絶縁性を有する層であってもよい。この場合、制限層１０の材質としては、例えば二酸化ケイ素（ＳｉＯ２）等を用いることができる。このような構成によっても、制限層１０により空乏層が延びるのを制限することができ、ジャンクションＦＥＴ効果を抑制することができる。
【００２９】
また、上記実施形態では制限層１０がゲート電極２２の下端２２１より上方の位置（浅い位置）にのみ形成されていたが、制限層１０の深さ（ｚ方向の長さ）は特に限定されるものではない。例えば、図２に示すように、制限層１０は、ゲート電極２２の下端２２１より上方の位置（浅い位置）からトレンチ２１の下端２１１より下方の位置（深い位置）まで延びていてもよい。制限層１０は、深さ方向（ｚ方向）に延びており、ディープ層２０の下端まで形成されている。制限層１０の上端はベース層１２に接触しており、下端はディープ層２０の下端の位置まで延びている。また、図３に示すように、制限層１０がディープ層２０の下端の近傍まで形成されていてもよい。この場合、ディープ層２０の下端近傍のドリフト層１３に例えばボロン等の不純物が注入されていてもよい。なお、図２及び図３において、図１と同様の構成については同一の符号を付して説明を省略する。
【００３０】
また、制限層１０の構成は上記実施形態に限定されるものではなく、例えば図４に示すように、制限層１０がゲート電極２２の下端２２１より上方の位置（浅い位置）およびゲート電極２２の下端２２１より上方の位置（深い位置）にそれぞれ形成されていてもよい。浅い位置（上側）の制限層１０と深い位置（下側）の制限層１０は、深さ方向（ｚ方向）に互いに離間しており、２つの領域が連続しないで形成されている。ゲート電極２２の下端２２１の深さ位置において制限層１０は形成されていない。浅い位置（上側）の制限層１０と深い位置（下側）の制限層１０との間には隙間５５が形成されている。隙間５５は、ゲート電極２２の下端２２１の高さ位置を含む範囲に形成されている。隙間５５には制限層１０が配置されておらず、ドリフト層１３が形成されている。ゲート電極２２の下端２２１の深さ位置においてドリフト層１３とディープ層２０が接触している。なお、図４において、図１と同様の構成については同一の符号を付して説明を省略する。
【００３１】
また、上記実施形態では制限層１０がディープ層２０に接触していたが、この構成に限定されるものではなく、図５に示すように、制限層１０がディープ層２０から離間していてもよい。制限層１０は、ディープ層２０から横方向（ｘ方向）にずれた位置に形成されている。制限層１０とディープ層２０の間に隙間５６が形成されている。隙間５６には、ドリフト層１３が形成されている。なお、図５において、図１と同様の構成については同一の符号を付して説明を省略する。
【００３２】
また、上記実施形態では半導体装置１の一例としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではなく、半導体装置１の他の例としてはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴにおいても、トレンチゲート２、制限層１０およびディープ層２０等について上記のＭＯＳＦＥＴの場合と同様の構成を用いることができる。
【００３３】
また、上記実施形態ではトレンチゲート２を備えるトレンチゲート型の半導体装置１であったが、この構成に限定されるものではない。図６に示すように、他の実施形態に係る半導体装置１０１は、半導体基板１０３と、半導体基板１０３の裏面に配置された裏面電極１０６と、半導体基板１０３の表面に配置された表面電極１０５とを備えている。半導体基板１０３は、ｎ型のドリフト層１１３と、ｐ型のディープ層１２０と、ｎ型の制限層１１０とを備えている。
【００３４】
ドリフト層１１３は、半導体基板１０３の表面及び裏面に露出しており、表面電極１０５及び裏面電極１０６にそれぞれ接触している。ドリフト層１１３の不純物濃度は制限層１１０の不純物濃度より低い。ディープ層１２０は、ドリフト層１１３の内部に深さ方向に延びている。ディープ層１２０は、ドリフト層１１３に接触して下方に延びている。ディープ層１２０の上端は、表面電極１０５とショットキー接合している。ｐ型のディープ層１２０とｎ型のドリフト層１１３の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合によりドリフト層１１３の内部に延びる空乏層が形成される（図６の点線参照）。制限層１１０は、ドリフト層１１３の内部に深さ方向に延びている。制限層１１０は、ドリフト層１１３に接触して下方に延びている。制限層１１０の上端は表面電極１０５とショットキー接合している。制限層１１０はディープ層１２０に隣接して形成されている。制限層１１０はディープ層１２０に沿って延びており、ディープ層１２０と接触している。制限層１１０の深さはディープ層１２０の深さより浅い。制限層１１０の不純物濃度は、ドリフト層１１３の不純物濃度より高い。ｐ型のディープ層１２０とｎ型の制限層１１０の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合により制限層１１０側に延びる空乏層が形成される（図６の点線参照）。
【００３５】
表面電極１０５及び裏面電極１０６は、例えば銅やアルミニウム等の金属から形成されている。表面電極１０５はドリフト層１１３の上に配置され、ドリフト層１１３とショットキー接合している。裏面電極１０６はドリフト層１１３の下に配置され、ドリフト層１１３とショットキー接合している。
【００３６】
図６に示す構成によっても、制限層１１０によりドリフト層１１３の内部に空乏層が延びるのを制限することができ、ジャンクションＦＥＴ効果を抑制することができる。
【００３７】
また、上記実施形態ではディープ層２０とトレンチ２１が図面の紙面奥行方向（ｙ方向）に平行に延びている構成であったが、この構成に限定されるものではなく、ｚ方向から見た図７の断面図に示すように、ディープ層２０とトレンチ２１が互いに直交する構成であってもよい。図７に示すように、ディープ層２０はｘ方向に延びており、トレンチ２１はｙ方向に延びている。複数のトレンチ２１は、ｙ方向に並んで配置されている。また、トレンチ２１とディープ層２０の間に制限層１０が配置されている。
【００３８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３９】
１；半導体装置
２；トレンチゲート
３；半導体基板
５；表面電極
６；裏面電極
１０；制限層
１１；ソース層
１２；ベース層
１３；ドリフト層
１４；ドレイン層
１５；コンタクト層
２０；ディープ層
２１；トレンチ
２１１；下端
２２；ゲート電極
２２１；下端
２３；ゲート絶縁膜
２４；層間絶縁膜
５５；隙間
５６；隙間
１０１；半導体装置
１０３；半導体基板
１０５；表面電極
１０６；裏面電極
１１０；制限層
１１３；ドリフト層
１２０；ディープ層
【図１】
2015141921.tif 000003
【図２】
2015141921.tif 000004
【図３】
2015141921.tif 000005
【図４】
2015141921.tif 000006
【図５】
2015141921.tif 000007
【図６】
2015141921.tif 000008
【図７】
2015141921.tif 000009