(57)【要約】【課題】フォーミングしない抵抗変化型素子を記憶素子として利用し、より広い読み出しマージンで情報を記憶させ、情報記憶信頼性を向上させる。【解決手段】該半導体装置は、それぞれが、可変抵抗体を挟む第１電極及び第２電極を備え、第１電極と第２電極との間にフォーミング電圧を印加した後、第１電極と第２電極との間の書込電圧の印加に応じて可変抵抗体の電気抵抗が可逆的に変化する抵抗変化型素子を備える複数のメモリセルを有するメモリセルアレイを備える。該メモリセルアレイは、フォーミング電圧を印加するメモリセルである第１メモリセルと、フォーミング電圧を印加しないメモリセルである第２メモリセルと、を含み、第２メモリセルは、第１情報、例えば制御情報、を構成する互いに異なる第１論理値及び第２論理値のうちの一方を記憶するように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれが、可変抵抗体を挟む第１電極及び第２電極を備え、前記第１電極と第２電極との間にフォーミング電圧を印加した後、前記第１電極と第２電極との間の書込電圧の印加に応じて前記可変抵抗体の電気抵抗が可逆的に変化する抵抗変化型素子を備える複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
前記フォーミング電圧を印加する前記メモリセルである第１メモリセルと、前記フォーミング電圧を印加しない前記メモリセルである第２メモリセルと、を含み、
前記第２メモリセルは、第１情報を構成する互いに異なる第１論理値及び第２論理値のうちの一方を記憶するように構成される、ことを特徴とする半導体装置。
【請求項２】
前記第１メモリセルは、前記第１情報を構成する前記第１論理値及び第２論理値のうちの他方を記憶するように構成される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１情報は、前記半導体装置を制御するための制御情報である、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１情報は、冗長メモリセルに置換するための冗長情報を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記メモリセルアレイは、前記フォーミング電圧を印加する前記メモリセルである第３メモリセルをさらに含み、
前記第３メモリセルは、前記第１電極と第２電極との間の前記書込電圧の印加に応じて、前記第１情報と異なる第２情報を記憶するように構成される、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第２情報は、ユーザが使用する通常情報である、ことをとを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１メモリセル及び前記第２メモリセルは、前記第３メモリセルを制御するための情報を記憶する、ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１メモリセルが示す第１の抵抗値と前記第２メモリセルが示す第２の抵抗値との差が、前記第３メモリセルが前記書込電圧の印加に応じて示す第３の抵抗値と第４の抵抗値との差よりも大きい、ことを特徴とする請求項５乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記第１メモリセルは、前記第１電極と前記第２電極との間の前記書込電圧の印加に応じて前記可変抵抗体の電気抵抗が可逆的に変化する状態であり、
前記第２メモリセルは、前記第１電極と前記第２電極との間の前記書込電圧の印加に応じて前記可変抵抗体の電気抵抗が可逆的に変化しない状態である、ことを請求項１乃至７のいずれか一に記載の半導体装置。
【請求項１０】
前記第２メモリセルは、前記第1メモリセルより抵抗値が高い、ことを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記複数のメモリセルに記録されたデータを読み出す読出回路をさらに備え、
前記読出回路に、前記第１及び第２メモリセルの読み出し時に行う論理判定の基準となる第１基準抵抗値と、前記第３メモリセルの読み出し時に行う論理判定の基準となる第２基準抵抗値と、が供給され、
前記第１基準抵抗値は、前記第２基準抵抗値よりも高く設定される、ことを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記第１基準抵抗値の抵抗を前記読出回路に供給する第１基準抵抗回路と、前記第２基準抵抗値の抵抗を前記読出回路に供給する第２基準抵抗回路とを、さらに備えたことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２基準抵抗回路は、選択トランジスタと抵抗を直列接続したものを並列に複数接続することにより構成され、
前記第１基準抵抗回路に対し、前記第１基準抵抗回路に含まれる各々の前記選択トランジスタをオン／オフ制御する第１制御信号を供給することにより、所望の前記第１基準抵抗値の抵抗を生成し、
前記第２基準抵抗回路に対し、前記第２基準抵抗回路に含まれる各々の前記選択トランジスタをオン／オフ制御する第２制御信号を供給することにより、所望の前記第２基準抵抗値の抵抗を生成する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２基準抵抗回路が共通の基準抵抗回路で構成される、ことを特徴とする請求１２または１３に記載の半導体装置。
【請求項１５】
前記複数のメモリセルは、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であることを特徴とする請求項１乃至１４のいずれか一に記載の半導体装置。
【請求項１６】
それぞれが可変抵抗体を挟む第１電極及び第２電極を備えた抵抗変化型素子を含む、複数のメモリセルを有するメモリセルアレイに対して、互いに異なる第１論理値及び第２論理値からなる第１情報を書き込む方法であって、
前記第１情報の書き込み工程は、
前記メモリセルアレイの第１メモリセルに対して、前記第１電極と前記第２電極との間にフォーミング電圧を印加することにより第１の抵抗状態とすることによって、前記第１論理値を記憶し、
前記メモリセルアレイの第２メモリセルに対して、前記第１電極と前記第２電極との間に前記フォーミング電圧を印加しないことにより第２の抵抗状態とすることによって、前記第２論理値を記憶することを含む、ことを特徴とする書き込み方法。
【請求項１７】
前記第１情報は、通常情報を記憶するように構成した第３メモリセルを制御するための制御情報である、ことを特徴とする請求項１６に記載の書き込み方法。
【請求項１８】
前記第１情報は、冗長メモリセルによる置換情報を含むことを特徴とする請求項１６に記載の書き込み方法。
【請求項１９】
前記複数のメモリセルは、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であることを特徴とする請求項１６乃至１８のいずれか一に記載の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子を記憶素子として備える半導体装置及びその書き込み方法に関する。
【背景技術】
【０００２】
現在、フラッシュメモリは、不揮発性の半導体装置に広く用いられているが、このフラッシュメモリを置き換える目的のもと、様々なメモリセルの開発が進んでいる。中でも、抵抗変化型素子を用いて、その抵抗状態により論理０と論理１の情報を記憶する抵抗変化型メモリセルが知られている。
【０００３】
抵抗変化型素子には、例えば、金属酸化物等を用いるＲｅ−ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。
【０００４】
ところで、ＲｅＲＡＭの抵抗変化素子は、製造後の初期状態においては絶縁状態にあり、高抵抗状態と低抵抗状態の２つの状態間を切り替え可能にするためには、製造後の抵抗変化素子に所定の電圧（すなわち、フォーミング電圧）を印加して、内部にフィラメントパスを形成することが必要である。このように、フィラメントパスを形成する処理をフォーミングという。フォーミング後には、前記フォーミング電圧とは異なる書き込み電圧の印加に応じて、高抵抗状態と低抵抗状態とを安定して切り替えることが可能になり、安定したメモリ動作を行うことが可能になる。
【０００５】
特許文献１には、ＲｅＲＡＭの抵抗変化素子を備えた半導体記憶装置が開示されている。該半導体記憶装置では、工場出荷前にフォーミング処理を行った後、個々の製品固有情報（例えば、冗長救済した場合の冗長救済情報、不良ブロックアドレスの情報、製品番号などの製品情報）は、初期設定データとして試験工程で取得される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−７９３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点から与えられる。
【０００８】
特許文献１のＲｅＲＡＭの抵抗変化素子では、メモリアレイを構成するすべてのメモリセルに対して、上述のフォーミング処理が実施される。
【０００９】
ここで、上述のフォーミング処理を実施したメモリセルは、通常情報や制御情報を記憶できる。通常情報は、ユーザデータ、つまり、工場出荷後にユーザがチップを使用する際に（該半導体記憶装置の通常動作の際に）、外部からチップのデータ端子に供給される情報である。この情報は、チップが使われる半導体装置やその用途によって決まり、例えば、画像や音楽のデータなどでも良い。また、制御情報は、上述の初期設定データや、通常情報を記憶するメモリセルアレイを制御する際に使う情報である、例えば、書き込み電圧やリファレンス電圧等の生成に使われる値に関する情報などがある。いずれの情報を記憶する場合であっても、情報の記憶は、フォーミング処理を実施したメモリセルによって行われる。フォーミング処理を実施したメモリセルは、書き込み電圧の印加に応じて、高抵抗状態と低抵抗状態とが切り替わり、これによって、情報を記憶する。これらの高抵抗状態と低抵抗状態は、フォーミング処理を実施する前のメモリセルが有する抵抗状態（いわゆる、絶縁状態に近い状態）より、低い抵抗値を有する。
【００１０】
特に、特許文献１は、上述のフォーミング処理を実施しないメモリセルを、情報を記憶する素子として利用する技術思想は全く開示しない。つまり、この文献では、フォーミング処理を実施する前の状態のメモリセル（すなわち、フォーミング処理を実施しないメモリセル）は、いかなる情報を記憶するようにも構成されておらず、上述の通常情報を記憶する事もなく、上述の制御情報を記憶することもない。
【００１１】
次に、特許文献１では、上述のフォーミング処理を実施したメモリセルが可逆的に有する高抵抗状態と低抵抗状態とがそれぞれ示す論理値情報は、理想的には中間値である抵抗値をリファレンスとすることで、読み出される。読み出しマージンに関し、メモリセルが示す高抵抗状態と低抵抗状態の抵抗値の差が大きければ、大きいほど、このリファレンス抵抗値とセルが示す高抵抗の値（又はこのリファレンス抵抗値とセルが示す低抵抗の値）との差分量（すなわち、読み出しマージン）が大きくなる。
【００１２】
ＲｅＲＡＭを含む一般的なメモリ素子において、通常、読み出しマージンは、メモリ素子のサイズや材料等、様々な要因で決まるが、一定の値である。一般的に、読み出しマージンが広いと、読み出し時のエラーが減り、情報記憶の信頼性向上に寄与するため、広い読み出しマージンが望まれる。
【００１３】
本発明者は、抵抗変化型素子を記憶素子として備える半導体装置を使って、より広い読み出しマージンで、情報を記憶する手段を見出した。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、以下の半導体記憶装置が提供される。該半導体記憶装置は、それぞれが可変抵抗体を挟む第１電極及び第２電極を備え、前記第１電極と第２電極との間にフォーミング電圧を印加した後、前記第１電極と第２電極との間の書込電圧の印加に応じて前記可変抵抗体の電気抵抗が可逆的に変化する抵抗変化型素子を備える複数のメモリセルを有するメモリセルアレイを備える。前記メモリセルアレイは、前記フォーミング電圧を印加する前記メモリセルである第１メモリセルと、前記フォーミング電圧を印加しない前記メモリセルである第２メモリセルと、を含み、前記第２メモリセルは、第１情報を構成する互いに異なる第１論理値及び第２論理値のうちの一方を記憶するように構成される。
【００１５】
本発明の第２の視点によれば、それぞれが可変抵抗体を挟む第１電極及び第２電極を備えた抵抗変化型素子を含む、複数のメモリセルを有するメモリセルアレイに対して、互いに異なる第１論理値及び第２論理値からなる第１情報の書き込み方法が提供される。該第１情報の書き込み工程は、前記メモリセルアレイの第１メモリセルに対して、前記第１電極と前記第２電極との間にフォーミング電圧を印加することにより第１の抵抗状態とすることによって、前記第１論理値を記憶し、前記メモリセルアレイの第２メモリセルに対して、前記第１電極と前記第２電極との間に前記フォーミング電圧を印加しないことにより第２の抵抗状態とすることによって、前記第２論理値を記憶することを含む。ここで、前記第１及び第２メモリセルに記憶させる前記第１情報は、通常情報を記憶するように構成した第３メモリセルを制御するための制御情報でも良い。
【発明の効果】
【００１６】
本発明によれば、フォーミングしない抵抗変化型素子を記憶素子として利用し、より広い読み出しマージンで情報を記憶し、情報記憶の信頼性を向上することに貢献しうる半導体記憶装置及び方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】一実施形態に係る半導体記憶装置の構成を示す図である。
【図２】一実施形態に係る半導体記憶装置のメモリセル及び抵抗変化型素子の構成を示す図である。
【図３】第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図４】第１の実施形態に係る半導体記憶装置のメモリセルアレイ周辺の構成を示すブロック図である。
【図５】第１の実施形態に係る半導体記憶装置のフォーミング回路の回路図である。
【図６】第１の実施形態に係る半導体記憶装置の第１書込回路の回路図である。
【図７】第１の実施形態に係る半導体記憶装置の第２書込回路の回路図である。
【図８】第１の実施形態に係る半導体記憶装置の読出回路の回路図である。
【図９】第１の実施形態に係る半導体記憶装置の第１及び第２基準抵抗回路の回路図である。
【図１０】第１の実施形態に係る半導体記憶装置の書き込み方法を示すフローチャートである。
【図１１】第１の実施形態における抵抗変化型素子のＩ−Ｖ特性図である。
【図１２】比較例における読み出しマージンを説明するための図である。
【図１３】第１の実施形態における読み出しマージンを説明するための図である。
【図１４】第１の実施形態の変形例に係る半導体記憶装置の基準抵抗回路を説明するための図である。
【発明を実施するための形態】
【００１８】
まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１９】
一実施形態における半導体記憶装置は、図１（Ａ）、（Ｂ）に示すように構成される。ここで、図１（Ａ）は該半導体記憶装置を出荷調整時などにフォーミング処理する場合を示し、図１（Ｂ）は通常動作させる場合を示している。また、図２（Ｂ）は、図１の第１乃至第３メモリセルの各々に含まれる抵抗変化型素子８の構成を示している。
【００２０】
該半導体記憶装置は、それぞれが可変抵抗体７を挟む第１電極５及び第２電極６を備え、第１電極５と第２電極６との間にフォーミング電圧Ｖ３を印加した後、第１電極５と第２電極６との間の書込電圧の印加に応じて可変抵抗体７の電気抵抗が可逆的に変化する抵抗変化型素子８を備える複数のメモリセル（１ａ〜ｃ、２ａ〜ｃ、３ａ〜ｆ等）を有するメモリセルアレイ１０を備える。該メモリセルアレイ１０は、フォーミング電圧Ｖ３を印加するメモリセルである第１メモリセル（１ａ〜ｃ）と、フォーミング電圧Ｖ３を印加しないメモリセルである第２メモリセル（２ａ〜ｃ）と、を含み、第２メモリセル２ａ〜ｃは、第１情報を構成する互いに異なる第１論理値（例えば、「１」）及び第２論理値（例えば、「０」）のうちの一方を記憶するように構成される。
【００２１】
上記の構成によれば、メモリセルアレイ１０において第１情報を記憶する際に、第１情報を構成する第１論理値と第２論理値のうちの一方を、第２メモリセルをフォーミングしないことによって記憶するようにしている。フォーミングしない抵抗状態は、超高抵抗状態（絶縁状態に近い抵抗状態）を有しているため、広い読出しマージンで第１情報を記憶することが可能になる。
【００２２】
上記の半導体記憶装置において、第１メモリセル（１ａ〜ｃ）は、第１情報を構成する第１論理値及び第２論理値のうちの他方（即ち、第２メモリセルが記憶する論理値と異なるほうの論理値）を記憶するように構成されることが好ましい。
【００２３】
上記の半導体記憶装置において、上記第１情報は、上記の半導体装置を制御するための制御情報Ｃ１であってもよい。
【００２４】
上記の半導体記憶装置において、上記第１情報は、冗長メモリセルに置換するための冗長情報を含むようにしてもよい。
【００２５】
上記の半導体記憶装置において、メモリセルアレイ１０は、フォーミング電圧Ｖ３を印加するメモリセルである第３メモリセル（３ａ〜ｆ）をさらに含み、該第３メモリセル（３ａ〜ｆ）は、第１電極５と第２電極６との間の書込電圧（例えば、Ｓｅｔ書き込み時の電圧Ｖ１、又はＲｅｓｅｔ書き込み時の電圧Ｖ２）の印加に応じて、上記第１情報と異なる第２情報を記憶するように構成されることが好ましい。
【００２６】
上記第２情報は、ユーザが使用する通常情報であることが好ましい。
【００２７】
上記の半導体記憶装置において、第１メモリセル（１ａ〜ｃ）及び第２メモリセル（２ａ〜ｃ）は、第３メモリセル（３ａ〜ｆ）を制御するための情報を記憶するようにしてもよい。
【００２８】
上記の半導体記憶装置において、第１メモリセル（１ａ〜ｃ）が示す第１の抵抗値と第２メモリセル（２ａ〜ｃ）が示す第２の抵抗値との差が、第３メモリセル（３ａ〜ｆ）が書込電圧（例えば、Ｓｅｔ書き込み時の電圧Ｖ１、又はＲｅｓｅｔ書き込み時の電圧Ｖ２）の印加に応じて示す第３の抵抗値と第４の抵抗値との差よりも大きいことが好ましい。
【００２９】
上記の半導体記憶装置において、第１メモリセル（１ａ〜ｃ）は、第１電極５と第２電極６との間の書込電圧（例えば、Ｓｅｔ書き込み時の電圧Ｖ１、又はＲｅｓｅｔ書き込み時の電圧Ｖ２）の印加に応じて可変抵抗体７の電気抵抗が可逆的に変化する状態であり、第２メモリセル（２ａ〜ｃ）は、第１電極５と第２電極６との間の書込電圧（Ｖ１、Ｖ２など）の印加に応じて可変抵抗体７の電気抵抗が可逆的に変化しない状態であることが好ましい。
【００３０】
上記の半導体記憶装置において、第２メモリセル（２ａ〜ｃ）は、第１メモリセル（１ａ〜ｃ）より抵抗値が高いことが好ましい。
【００３１】
上記の半導体記憶装置は、図４、図８のいずれかに示すように、複数のメモリセル（１ａ〜ｃ、２ａ〜ｃ、３ａ〜ｆ等）に記録されたデータを読み出す読出回路５４をさらに備え、読出回路５４に、第１及び第２メモリセル（１ａ〜ｃ、２ａ〜ｃ）の読み出し時に行う論理判定の基準となる第１基準抵抗値Ｒｒｅｆ１と、第３メモリセル（３ａ〜ｆ）の読み出し時に行う論理判定の基準となる第２基準抵抗値Ｒｒｅｆ２と、が供給され、第１基準抵抗値Ｒｒｅｆ１は、第２基準抵抗値Ｒｒｅｆ２よりも高く設定されることが好ましい。
【００３２】
上記の半導体記憶装置は、図８、図９のいずれかに示すように、第１基準抵抗値Ｒｒｅｆ１の抵抗を読出回路５４に供給する第１基準抵抗回路４１と、第２基準抵抗値Ｒｒｅｆ２の抵抗を読出回路５４に供給する第２基準抵抗回路４２とを、さらに備えるようにしてもよい。
【００３３】
上記第１及び第２基準抵抗回路（４１、４２）は、図９に示すように、選択トランジスタ（Ｍ０〜Ｍｍ）と抵抗（Ｒ０〜Ｒｍ）を直列接続したものを並列に複数接続することにより構成され、第１基準抵抗回路４１に対し、第１基準抵抗回路４１に含まれる各々の選択トランジスタ（Ｍ０〜Ｍｍ）をオン／オフ制御する第１制御信号（トリム信号ＴＲ１）を供給することにより、所望の第１基準抵抗値Ｒｒｅｆ１の抵抗を生成し、第２基準抵抗回路４２に対し、第２基準抵抗回路４２に含まれる各々の選択トランジスタ（Ｍ０〜Ｍｍ）をオン／オフ制御する第２制御信号（トリム信号ＴＲ２）を供給することにより、所望の第２基準抵抗値Ｒｒｅｆ２の抵抗を生成するようにしてもよい。
【００３４】
上記第１及び第２基準抵抗回路（４１、４２）が、図１３に示すように、共通の基準抵抗回路４３で構成されるようにしてもよい。
【００３５】
上記複数のメモリセル（１ａ〜ｃ、２ａ〜ｃ、３ａ〜ｆ等）は、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよい。
【００３６】
一実施形態における書き込み方法は、図１、図２、及び図１０のいずれかに示すように、それぞれが可変抵抗体７を挟む第１電極５及び第２電極６を備えた抵抗変化型素子８を含む、複数のメモリセル（１ａ〜ｃ、２ａ〜ｃ、３ａ〜ｆ等）を有するメモリセルアレイ１０に対して、互いに異なる第１論理値（例えば、「１」）及び第２論理値（例えば、「０」）からなる第１情報の書き込み方法が提供される。該第１情報の書き込み工程は、メモリセルアレイ１０の第１メモリセル（１ａ〜ｃ）に対して、第１電極５と第２電極６との間にフォーミング電圧Ｖ３を印加することにより第１の抵抗状態とすることによって、第１論理値を記憶し（図１０のＳ１２）、メモリセルアレイ１０の第２メモリセル（２ａ〜ｃ）に対して、第１電極５と第２電極６との間にフォーミング電圧Ｖ３を印加しないことにより第２の抵抗状態とすることによって、第２論理値を記憶することを含む。
【００３７】
上記の書き込み方法において、第１情報は、通常情報を記憶するように構成した第３メモリセル（３ａ〜ｆ）を制御するための制御情報Ｃ１であってもよい。
【００３８】
上記の書き込み方法において、上記第１情報は、冗長メモリセルによる置換情報を含むようにしてもよい。
【００３９】
上記の書き込み方法において、上記複数のメモリセル（１ａ〜ｃ、２ａ〜ｃ、３ａ〜ｆ等）は、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよい。
【００４０】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００４１】
［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態に係る半導体記憶装置１００の構成について、図３を参照しながら説明する。
【００４２】
図３は、第１の実施形態に係る半導体記憶装置１００の概略構成を示す。
【００４３】
半導体記憶装置１００は、メモリセルアレイ１０、入出力制御回路３１、制御信号入力回路３２、アドレスレジスタ１３、行アドレスバッファ１４、列アドレスバッファ１５、行デコーダ１６、列デコーダ１７、コマンドレジスタ１８、制御ロジック回路１９、アレイ制御回路２０、読出部２１、書込部２２、ステータスレジスタ２３、及び内部電源発生回路３３を含んで構成される。
【００４４】
メモリセルアレイ１０は、特殊メモリ領域（第１メモリ領域）１１と通常メモリ領域（第２メモリ領域）１２で構成される。
【００４５】
特殊メモリ領域（第１メモリ領域）１１は、上述した制御情報を記憶する領域である。特殊メモリ領域１１は、フォーミング処理を実施したメモリセル及びフォーミング処理を実施しないメモリセルを使って、情報を記憶する。
【００４６】
通常メモリ領域（第２メモリ領域）１２は、上述した通常情報を記憶する領域である。通常メモリ領域１２は、フォーミング処理を実施したメモリセルのみを使って、情報を記憶する。なお、実際のＲｅＲＡＭメモリ製品におけるメモリセルアレイでは、フォーミング電圧を印加しても、何らかの技術的な不良により、フォーミングが完了しないメモリセルが発生する事があるが、そのようなメモリセルは、ここでは考慮していない。
【００４７】
メモリセルアレイ１０全体は、行及び列方向にマトリックス状に配置された複数のメモリセルＭＣにより構成される。上記複数のメモリセルＭＣは、特殊メモリ領域１１に含まれる特殊メモリセルと、通常メモリ領域１２に含まれる通常メモリセルにより構成される。
【００４８】
メモリセルアレイ１０において、メモリセルＭＣの各行に対応してワード線ＷＬ、メモリセルＭＣの各列に対応してビット線ＢＬ及びソース線ＳＬが、夫々配される（図４参照、詳細は後述）。各ワード線ＷＬは行デコーダ１６に接続し、各ビット線ＢＬは、読出部２１及び書込部２２に接続している。
【００４９】
（メモリセルＭＣの構成）
次に、図２を参照して、メモリセルアレイ１０のメモリセルＭＣの構成を説明する。
【００５０】
図２（Ａ）は、１つのメモリセルＭＣの構成を示す図である。図２（Ａ）に示すようにメモリセルＭＣは、抵抗変化型素子８とセルトランジスタＣＴの直列接続により構成される。セルトランジスタＣＴのゲートにはワード線ＷＬが接続され、抵抗変化型素子８の一端にはビット線ＢＬが接続され、セルトランジスタＣＴのソース／ドレインの一方にはソース線ＳＬが接続される。
【００５１】
ワード線ＷＬを活性化してセルトランジスタＣＴをオンし、ビット線ＢＬとソース線ＳＬを介して抵抗変化型素子８に電流を流すことにより書き込み（プログラミング）を行う。書き込みは、抵抗変化型素子８を高抵抗状態から低抵抗状態に変える書き込み（セット）と、抵抗変化型素子８を低抵抗状態から高抗抵抗状態に変える書き込み（リセット）の２通りある。また、書き込み電流は、ビット線ＢＬとソース線ＳＬとの間を一方向に流すことで上述の２通りの書き込みを行うユニポーラ型と、ビット線ＢＬとソース線ＳＬとの間を双方向に流すことで上述の２通りの書き込みを行うバイポーラ型がある。また、その抵抗状態は、抵抗変化型素子８に電流を流すことにより読み取る。
【００５２】
図２（Ｂ）は、抵抗変化型素子８の構成を示す図である。抵抗変化型素子８は、ＲｅＲＡＭであり、第１電極５と第２電極６の間に可変抵抗体７を備えた構造を有している。可変抵抗体７は、例えば、ペロブスカイト酸化物やＮｉＯなどの遷移金属酸化物で構成される。抵抗変化型素子８は、第１電極５と第２電極６の間に電気的ストレスを印加することにより抵抗特性が変化する記憶素子である。抵抗変化型素子８では、抵抗変化した状態は、電源を切断した後も保持するので、不揮発性メモリとなる。
【００５３】
抵抗変化型素子８の書き込みには、高抵抗状態（第３の抵抗状態に相当）を低抵抗状態（第４の抵抗状態に相当）に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りの書き込みが必要である。以後の記載では、高抵抗状態を低抵抗状態に変化させる書き込みをＳＥＴ書き込み（以下、セットとも呼ぶ）、低抵抗状態を高抵抗状態に変化させる書き込みをＲＥＳＥＴ書き込み（以下、リセットとも呼ぶ）とも呼ぶことにする。
【００５４】
また、本明細書では、低抵抗状態を論理値「１」、高抵抗状態を論理値「０」とする。即ち、ＳＥＴ書き込みは「１」をライトする動作であり、ＲＥＳＥＴ書き込みは「０」をライトする動作である。
【００５５】
このＳＥＴ書き込み及びＲＥＳＥＴ書き込みの動作には、セットとリセットで抵抗変化型素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、セットとリセットでは抵抗変化型素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。第１の実施形態において使用する抵抗変化型素子８はバイポーラ型とする。
【００５６】
（書き込み動作）
次に、図１１を参照して、バイポーラ型の書き込み動作についてより詳しく説明する。
【００５７】
図１１では、横軸に抵抗変化素子８の電極間に印加する電圧Ｖｃｅｌｌ、縦軸にそのときに両端間に流れる電流値Ｉｃｅｌｌをプロットしている。最初に、抵抗変化型素子８は抵抗値が高い高抵抗状態にあるとする。この高抵抗状態にあるとき、抵抗変化型素子８の端子間に正の電圧Ｖ１を印加すると（図１１のＡ点）、抵抗変化型素子８は高抵抗状態から低抵抗状態にセットされる（図１１のＡ点からＢ点に遷移）。このときに流れる最大電流をＩＣＯＭＰとする。
【００５８】
一方、低抵抗状態から高抵抗状態への書き込みは、高抵抗状態への書き込みとは逆方向に電圧を印加する。すなわち、低抵抗状態にある抵抗変化型素子８にセットとは逆方向に電圧Ｖ２を印加する（図１１のＣ点）。このときに流れる電流をＩＲＳＴとする。すると抵抗変化型素子８は低抵抗状態からリセットされ、高抵抗状態に戻る（図１１のＣ点からＤ点へ遷移）。
【００５９】
ところで、抵抗変化型素子の可変抵抗体７は、成膜直後の初期状態においては超高抵抗状態（絶縁状態に近い状態）にあり、前述した高抵抗状態と低抵抗状態の状態間を切り替え可能にするためには、製造後の抵抗変化型素子８に所定の電圧（フォーミング電圧Ｖ３）を印加して、内部にフィラメントパスを形成することが必要である。このように、フィラメントパスを形成する処理をフォーミングという。フォーミング後には、高抵抗状態と低抵抗状態とを安定して切り替えることが可能になり、安定したメモリ動作を行うことが可能になる。
【００６０】
（フォーミング動作）
次に、図１１を参照して、上記のフォーミングの動作について説明する。
【００６１】
図１１において、超高抵抗状態の抵抗変化型素子８にフォーミング電圧Ｖ３を印加した状態を点Ｅとする。フォーミング後にフィラメントパスが形成されると点Ｆに遷移する。フォーミング後（点Ｆ）の抵抗状態は、ＳＥＴ書き込み後（点Ｂ）の低抵抗状態と同じ又は近い抵抗値を有している。図１１では、点Ｆの抵抗値は、点Ｂの抵抗値に近い状態で示されている。
【００６２】
以下に、図１１における各点の抵抗状態について整理しておく。点Ｅはフォーミング前の超高抵抗状態（第２の抵抗状態に相当）である。点Ｆはフォーミング後の低抵抗状態（第１の抵抗状態に相当し、ＳＥＴ書き込み後の低抵抗状態と同じ又は近い）である。点Ａ、Ｄは、通常動作におけるＲＥＳＥＴ書き込み後の高抵抗状態（第３の抵抗状態に相当）である。点Ｂ、Ｃは、通常動作におけるＳＥＴ書き込み後の低抵抗状態（第４の抵抗状態に相当）である。
【００６３】
（図３の各部の構成）
次に図３に戻り、図３の各部の構成について説明する。
【００６４】
半導体記憶装置１００は大容量のデータストレージに使用される場合を想定した構成になっており、端子数を制限するために、コマンドコード、アドレス入力、入力データ、出力データ、及びステータスコードが、８本のＩ／Ｏ端子（Ｉ／Ｏ０〜７）を介して入出力制御回路３１から入出力される構成となっている。
【００６５】
入出力制御回路３１においてアドレス入力、入力データ、出力データ、ステータスコードの入力、及びステータスコードの出力のうちのいずれを行うかは、制御信号入力回路３２に入力する制御信号によって制御される。図３に示すように、制御信号として、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、ライトプロテクト信号ＷＰＢ等を使用する。
【００６６】
コマンドコードは、コマンドイネーブル信号ＣＬＥがＨｉｇｈレベル時にライトイネーブル信号ＷＥＢに同期して、１〜数バイトが入出力制御回路３１に読み込まれ、コマンドレジスタ１８に転送される。コマンドレジスタ１８に転送されたコマンドコードは、制御ロジック回路１９で解読され、解読されたコマンドコードの内容に応じた動作モードでの処理手順が、制御ロジック回路１９によって制御される。
【００６７】
アドレス入力は、アドレスラッチイネーブル信号ＡＬＥがＨｉｇｈレベル時にライトイネーブル信号ＷＥＢに同期して、入出力制御回路３１に読み込まれる。読み込まれたアドレス入力はアドレスレジスタ１３に格納される。
【００６８】
アドレスレジスタ１３に格納されたアドレス入力のうちの行アドレスＲａｄｄは、行アドレスバッファ１４に転送され、行デコーダ１６に提供される。また、アドレスレジスタ１３に格納されたアドレス入力のうちの列アドレスＣａｄｄは、列アドレスバッファ１５に転送され、列デコーダ１７に提供される。行デコーダ１６により行アドレスＲａｄｄに対応するワード線ＷＬが選択される。また、列デコーダ１７により列アドレスＣａｄｄに対応するビット線ＢＬが選択される（具体的には、列アドレスＣａｄｄに対応するＹ選択信号（不図示）が読出部２１及び書込部２２ａに供給され、Ｙ選択信号に対応するビット線ＢＬの情報が入出力される）。これにより、選択されたワード線ＷＬ及びビット線ＢＬの交点に位置するメモリセルＭＣがアクセスされる。
【００６９】
制御ロジック回路１９は、コマンドレジスタ１８に格納されたコマンドコードによって指定される動作モード毎に予め設定された制御手順に基づいて、アレイ制御回路２０に対して必要な制御信号ＩＮＴ＿ｃｏｍを出力する。そして、アレイ制御回路２０は、制御ロジック回路１９からの制御信号ＩＮＴ＿ｃｏｍに基づいて、行デコーダ１６、列デコーダ１７、読出部２１、及び書込部２２の各動作を制御する。
【００７０】
また、動作モードとして、半導体記憶装置１００の内部の状態を示すステータスコードを読み出すステータス読み出し動作がある。制御ロジック回路１９で逐次更新される内部状態をコード化したステータスコードはステータスレジスタ２３に一時的に格納され、ステータス読み出し動作では、ステータスレジスタ２３の内容が入出力制御回路３１に転送され、Ｉ／Ｏ端子から出力される。
【００７１】
ＲＹ／ＢＹ（Ｒｅａｄｙ／Ｂｕｓｙ）端子の信号は、制御ロジック回路１９によって制御される。例えば、半導体記憶装置１００が書き込み動作中で他のコマンドを受け付けられない状態の場合に、ＲＹ／ＢＹ端子が低レベルに駆動される。
【００７２】
また、内部電源発生回路３３は、外部から供給される電源電圧ＶＤＤ、ＶＳＳから、半導体記憶装置１００の内部で必要な電圧を生成する。具体的には、第１書込回路（図４の５１）の書込電圧Ｖ１、第２書込回路（図４の５２ａ）の書込電圧Ｖ２、フォーミング回路（図４の５３）のフォーミング電圧Ｖ３等を生成し、供給する。
【００７３】
図４は、第１の実施形態に係る半導体記憶装置のメモリセルアレイ周辺の構成を示す。
【００７４】
次に、図４を参照しながら、図３のメモリセルアレイ１０周辺の構成について、より詳細に説明する。図３の書込部２２は、図４では、ビット線ＢＬを駆動する書込部２２ａとソース線ＳＬを駆動する書込部２２ｂとに分離して示している。図４において、Ｅ１００、Ｅ２００、Ｅ３００、Ｅ１０１、Ｅ１０２、Ｅ２０１、Ｅ２０３、Ｅ３０２はアレイ制御回路２０が読出部１１、書込部（２２ａ、２２ｂ）を制御する制御信号である。
【００７５】
図４において、特殊メモリ領域１１、通常メモリ領域１２において夫々、特殊メモリセル（１ａ、２ａ）、通常メモリセル（３ａ、３ｂ）を図示している（図４の１ａ、２ａ、３ａ、３ｂは、図１の同じ参照符号のメモリセルに相当）。
【００７６】
次に、書込部２２ａの構成について説明する。書込部２２ａは、ビット線ＢＬ毎にビット単位の書込部（３５ａ〜ｂ等）が設けられ、各ビット線ＢＬは対応するビット単位の書込部と接続されている。各ビット単位の書込部（３５ａ〜ｂ等）は、図４に示すように、第１書込回路５１及びフォーミング回路５３を含んで構成される。
【００７７】
フォーミング回路５３は、通常メモリ領域１２全体に対するフォーミング処理と、特殊メモリ領域１１のうちの論理値「１」を書き込む特殊メモリセル（第１メモリセル）に対するフォーミング処理（詳細は後述）と、を行うためのフォーミング電圧Ｖ３を印加する回路である。
【００７８】
図５は、フォーミング回路５３の構成を示す。
【００７９】
図５に示すようにフォーミング回路５３は、ＰＭＯＳトランジスタ９３により構成され、ＰＭＯＳトランジスタ９３のゲートに制御信号／Ｆｏｒｍｉｎｇ０（Ｅ２０３）が供給される。ＰＭＯＳトランジスタ９３のソースにはフォーミング電圧Ｖ３の電圧源が接続され、制御信号／Ｆｏｒｍｉｎｇ０がＬｏｗレベルのときにＰＭＯＳトランジスタ９３がオンし、ビット線ＢＬにフォーミング電圧Ｖ３が印加される。
【００８０】
尚、第１の実施形態では、特殊メモリ領域１１に対して選択的なフォーミングを行う必要があるため、少なくとも特殊メモリ領域１１に対しては指定したアドレスのメモリセルに対するフォーミング処理が可能な構成にする。
【００８１】
一方、通常メモリ領域１２に対しては、全体をフォーミング処理すればよいので、フォーミング処理を高速化するために、通常メモリ領域１２に対し所定のブロック単位で一括フォーミングを行うように構成してもよい。
【００８２】
図６は、第１の実施形態に係る半導体記憶装置の第１書込回路５１の回路図を示す。
【００８３】
次に、図６を参照しながら、第１書込回路５１の構成について説明する。図６のＳＥＴ０、ＲＥＳＥＴ０は、アレイ制御回路２０から供給される制御信号であり、ＳＥＴ０は、ＳＥＴ書き込み時にＨｉｇｈレベルに活性化され、ＲＥＳＥＴ０は、ＲＥＳＥＴ書き込み時にＨｉｇｈレベルに活性化される。
【００８４】
第１書込回路５１は、ＰＭＯＳトランジスタ９４、ＮＭＯＳトランジスタ９５〜９７、及びインバータ回路９８を含んで構成される。電圧源Ｖ１と接地の間に、ＰＭＯＳトランジスタ９４、及びＮＭＯＳトランジスタ９５〜９７は直列に接続される。ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９６のゲートはインバータ９８を介してＤＡＴＡ０の配線が接続される（ＤＡＴＡ０は、通常動作時の書き込みデータで、論理値「１」又は論理値「０」である）。また、ＮＭＯＳトランジスタ９５のゲートは、セット信号ＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ９７のゲートは、リセット信号ＲＥＳＥＴ０の配線と接続される。
【００８５】
次に、図４に戻り、図４の書込部２２ｂの構成について説明する。書込部２２ｂにおいて、ソース線ＳＬ毎に第２書込回路（５２ａ〜ｂ等）が設けられ、各ビット線ＳＬは対応する第２書込回路（５２ａ〜ｂ等）と接続されている。
【００８６】
図７は、第１の実施形態に係る半導体記憶装置の第２書込回路５２の回路図を示す。
【００８７】
第２書込回路（５２ａ〜ｂ等）の構成について、図７を参照しながら説明する。第２書込回路５２ａは、ＰＭＯＳトランジスタ１０３と、ＮＭＯＳトランジスタ１０２と、インバータ回路９１と、を含んで構成される。ＰＭＯＳトランジスタ１０３と、ＮＭＯＳトランジスタ１０２は、電圧源Ｖ２と接地との間に直列に接続される。ＰＭＯＳトランジスタ１０３のドレイン及びＮＭＯＳトランジスタ１０２のドレインは共にソース線ＳＬに接続される。また、ＰＭＯＳトランジスタ１０３のゲートはインバータ回路９１を介してリセット信号ＲＥＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ１０２のゲートはセット信号ＳＥＴ０の配線と接続される。
【００８８】
上記した構成により、ＳＥＴ書き込み時（セット信号ＳＥＴ０がＨｉｇｈレベル）で、且つ、ＤＡＴＡ０が「１」のとき、第１書込回路５１において、ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９５がオン、ＮＭＯＳトランジスタ９６、９７がオフとなる。これにより、ビット線ＢＬに書込電圧Ｖ１が供給される。このとき、第２書込回路５２ａにおいてＮＭＯＳトランジスタ１０２がオンし、ソース線ＳＬは電位ＶＳＳとなる。従って、例えば、図４のメモリセル１ａの抵抗変化型素子８においてＡ→Ｂの方向に電流が流れてＳＥＴ書き込みが行われる。
【００８９】
一方、ＲＥＳＥＴ書き込み時（リセット信号ＲＥＳＥＴ０がＨｉｇｈレベル）で、且つ、ＤＡＴＡ０が「０」のとき、ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９５がオフ、ＮＭＯＳトランジスタ９６、９７がオンとなる。これにより、ビット線ＢＬは電位ＶＳＳとなる。このとき、第２書込回路５２ａにおいてＰＭＯＳトランジスタ１０３がオンし、ソース線ＳＬに書込電圧Ｖ２が供給される。従って、例えば、図４のメモリセル１ａの抵抗変化型素子８においてＢ→Ａの方向に電流が流れてＲＥＳＥＴ書き込みが行われる。
【００９０】
次に、図４の読出部２１の構成について説明する。読出部２１は、ビット線ＢＬ毎にビット単位の読出部（３４ａ〜ｂ等）が設けられ、各ビット線ＢＬは対応するビット単位の読出部と接続されている。各ビット単位の読出部（３４ａ〜ｂ等）は、図４に示すように、読出回路５４、第１基準抵抗回路４１、及び第２基準抵抗回路４２を含んで構成される。
【００９１】
図８は、第１の実施形態に係る半導体記憶装置の読出回路の回路図を示す。
【００９２】
読出回路５４と第１及び第２基準抵抗回路（４１、４２）の構成について、図８を参照しながら説明する。読出回路５４は、図８に示すように、読出電流源Ｉ１、基準電流源Ｉｒｅｆ、差動アンプ回路１１４、データラッチ回路８８、ＮＭＯＳトランジスタ１０１、及びスイッチ１１６〜１１８を含んで構成される。差動アンプ回路１１４は、非反転入力端子の電圧Ｖｉｎを反転入力端子の電圧Ｖｒｅｆと比較し、その大小関係に応じた読み出しデータがデータラッチ回路８８によりラッチされ、出力信号ＯＵＴ０が出力される。
【００９３】
ＮＭＯＳ１０１は、読み出し時（読出パルス信号ＲＰがＨｉｇｈレベル）に、ビット線ＢＬと差動アンプ回路１１４の非反転入力端子を電気的に接続する。また、スイッチ１１６、１１７は、それぞれ読出電流源Ｉ１と差動アンプ回路１１４の非反転入力端子の間、基準電流源Ｉｒｅｆと差動アンプ回路１１４の反転入力端子の間を、読出パルス信号ＲＰに連動してオン／オフするスイッチである。また、差動アンプ回路１１４の出力端子とデータラッチ回路８８の入力端子の間に設けられているスイッチ１１８も、読出パルス信号ＲＰに連動してオン／オフする。
【００９４】
また、アレイ制御回路２０からの制御信号Ｅ１０１により、スイッチ回路１１９のＮ１／Ｎ２の切り替えが制御される。スイッチ１１９において、Ｎ１が選択されるように制御された場合、第１基準抵抗回路４１の抵抗（Ｒｒｅｆ１に設定）が差動アンプ回路１１４の反転入力端子と電気的に接続される。スイッチ１１９において、Ｎ２が選択されるように制御された場合、第２基準抵抗回路４２の抵抗（Ｒｒｅｆ２に設定）が差動アンプ回路１１４の反転入力端子と電気的に接続される。
【００９５】
読み出し時（読出パルス信号ＲＰがＨｉｇｈレベル）には、読出電流源Ｉ１からビット線ＢＬを介して選択されたメモリセルの抵抗変化型素子８に電流が供給される。同様に、基準電流源Ｉｒｅｆから第１及び第２基準抵抗回路（４１、４２）のうちスイッチ１１９で選択された側に対して、電流が供給される。ここで、第１及び第２基準抵抗回路（４１、４２）のうちスイッチ１１９により選択された抵抗を「選択された基準抵抗」という。
【００９６】
これにより、差動アンプ回路１１４において電圧Ｖｉｎと電圧Ｖｒｅｆを比較することにより、選択されたメモリセルの抵抗変化型素子８の抵抗と、選択された基準抵抗（Ｒｒｅｆ１又はＲｒｅｆ２）とを比較することができる。即ち、選択された基準抵抗（Ｒｒｅｆ１又はＲｒｅｆ２）は、読み出し時の論理判定の基準となる。具体的には、抵抗変化型素子８の抵抗が選択された基準抵抗よりも大きい場合、Ｖｉｎ＞Ｖｒｅｆとなり、高抵抗状態であると判定され、データラッチ回路８８は、論理値「０」を出力する。一方、抵抗変化型素子８の抵抗が選択された基準抵抗よりも小さい場合、Ｖｉｎ＜Ｖｒｅｆとなり、低抵抗状態であると判定され、データラッチ回路８８は、論理値「１」を出力する。
【００９７】
図９は、第１の実施形態に係る半導体記憶装置の第１及び第２基準抵抗回路の回路図を示す。
【００９８】
次に、図９を参照しながら、第１及び第２基準抵抗回路（４１、４２）の構成について説明する。図９（Ａ）、（Ｂ）はそれぞれ第１基準抵抗回路４１、第２基準抵抗回路４２を示す回路図である。図９（Ａ）、（Ｂ）の構成は同じであり、それぞれに供給するトリム信号ＴＲ１＜ｍ：０＞、トリム信号ＴＲ２＜ｍ：０＞が異なっているだけである。図９（Ａ）において、選択トランジスタと抵抗を直列接続したもの（Ｍ０とＲ０、Ｍ１とＲ１、Ｍ２とＲ２、．．．、ＭｍとＲｍ）が並列接続されている。各選択トランジスタ（Ｍ０〜Ｍｍ）のゲートには、トリム信号ＴＲ１＜ｍ：０＞が供給され、オン／オフ制御される。これにより、オン状態の選択トランジスタに接続した抵抗が選択される。トリム信号ＴＲ１＜ｍ：０＞を調整することにより、端子Ｎ１からみたときの抵抗値が、所望の抵抗値Ｒｒｅｆ１に近くなるように設定する。ここで、トリム信号ＴＲ１＜ｍ：０＞の調整は、出荷調整などのテスト時に行い、調整されたトリム信号ＴＲ１＜ｍ：０＞をヒューズやＣＡＭ領域等に記憶しておく。
【００９９】
同様に、図９（Ｂ）において、トリム信号ＴＲ２＜ｍ：０＞を調整することにより、端子Ｎ２からみたときの抵抗値が、所望の抵抗値Ｒｒｅｆ２に近くなるように設定する。尚、Ｒｒｅｆ１とＲｒｅｆ２の大小関係は、Ｒｒｅｆ１＞Ｒｒｅｆ２である（詳細は後述）。
【０１００】
次に、スイッチ１１９のＮ１／Ｎ２の切り替えについて説明する。図４のメモリセルアレイ１０の特殊メモリ領域１１のメモリセルを読み出す場合には、スイッチ１１９においてＮ１を選択して第１基準抵抗回路４１の抵抗（Ｒｒｅｆ１）を供給する。一方、図４のメモリセルアレイ１０の通常メモリ領域１２のメモリセルを読み出す場合には、スイッチ１１９においてＮ２を選択して第２基準抵抗回路４２の抵抗（Ｒｒｅｆ２）を供給する。
【０１０１】
（第１の実施形態の動作）
次に、第１の実施形態の動作について説明する。第１の実施形態に係る半導体記憶装置１００は、樹脂封止等によりパッケージに収容されて出荷され、ユーザ（半導体記憶装置１００を最終製品に組み込む製造メーカー）により基板上に半田付けされて、最終製品に組み込まれる。以下の動作説明は、半導体記憶装置１００の製造時の出荷調整の動作と、それ以降のユーザによる最終製品へ組み込んだ後の動作の２つに分けて説明する。
【０１０２】
（出荷調整時の動作）
第１の実施形態に係る半導体記憶装置１００の出荷調整時の動作について、図１０を参照しながら説明する。
【０１０３】
図１０は、半導体記憶装置１００の書き込み方法を示すフローチャートであり、出荷調整時のフォーミング処理を示す。
【０１０４】
ステップＳ１０で、まず、メモリセルアレイ１０の通常メモリ領域１２をフォーミング処理する。これにより、超高抵抗状態である成膜後の可変抵抗体７の内部にフィラメントパスが形成され、以降、書込電圧の印加により可変抵抗体７の電気抵抗を可逆的に変化させることが可能な状態となる。フォーミング処理は、図５に示したフォーミング回路５３により抵抗変化型素子８にフォーミング電圧Ｖ３を印加することにより行う。
【０１０５】
ステップＳ１１で、図１０において、通常メモリ領域１２のアクセスに必要となる制御情報Ｃ１を取得する。制御情報Ｃ１には、冗長メモリセルによる置換情報、各種電圧設定、初期設定データ等が含まれる。ここで、冗長メモリセルによる置換情報は、出荷検査時に抽出した動作不良のメモリセルを冗長セルに置き換えてアクセスするための情報である。
【０１０６】
また、個々の製品情報（製品番号など）を制御情報Ｃ１に書き込むようにしてもよい。
【０１０７】
ステップＳ１２で、図１０において、取得した制御情報Ｃ１を特殊メモリ領域１１に記憶させる。具体的には、特殊メモリ領域１１において論理値「１」を記憶させる特殊メモリセル（第１メモリセル）をフォーミングする。特殊メモリ領域１１において論理値「０」を記憶させる特殊メモリセル（第２メモリセル）はフォーミングしない。これにより、特殊メモリセル領域１１において、制御情報Ｃ１の論理値「１」、論理値「０」を「フォーミングする」、「フォーミングしない」により記憶する。
【０１０８】
ここで、ステップＳ１０のフォーミング処理は、通常メモリ領域１２全体に対して行うフォーミング処理である。一方、ステップＳ１２のフォーミング処理は、特殊メモリ領域１１内において、アドレスで選択したメモリセルＭＣに対して行う選択的なフォーミング処理である。
【０１０９】
尚、図１０のステップＳ１０とステップＳ１２のフォーミング処理の順番は、図１０と逆であってもよい。
【０１１０】
以上により、半導体記憶装置１００は、製造時の出荷調整を終えて出荷される。
【０１１１】
（製品への組み込み後の動作）
次に、出荷された半導体記憶装置１００は、基板上に半田付けされて最終製品である電子機器に組み込まれる。半導体記憶装置１００は、特許文献１に記載されているように、半田リフロー処理において２６０℃程度の高温処理がなされる。
【０１１２】
そして、半導体記憶装置１００を組み込んだ電子機器をパワーオンすると、電源投入を半導体記憶装置１００が感知し、初期設定期間として約１００μ秒間、ＲＹ／ＢＹ端子を活性化する。半導体記憶装置１００は、この期間に特殊メモリ領域１１に書き込まれた制御情報Ｃ１を読み出す。
【０１１３】
第１の実施形態では、特殊メモリ領域１１が高温処理（半田リフロー処理等）されても、制御情報Ｃ１の読み出しに問題が発生しないようにしている。以下に、図１２、図１３を参照しながら、そのメカニズムについて説明する。
【０１１４】
図１２は、比較例における読み出しマージンを示す。
【０１１５】
比較例は、メモリセルアレイ全体に対してフォーミング処理した後、メモリセルアレイの一部の領域に、制御情報Ｃ１の論理値「１」、論理値「０」をそれぞれＳＥＴ書きこみ、ＲＥＳＥＴ書き込みで記憶するものであり、ＲｅＲＡＭの抵抗変化型素子における一般的な書き込み方法である。図１２（Ａ）は、高温処理する前の低抵抗状態と高抵抗状態の頻度分布を示している。読み出し時の論理判定の基準となるＲｒｅｆ２は図１２（Ａ）に示すように、低抵抗状態と高抵抗状態の頻度分布の中間になるように設定することが望ましい。
【０１１６】
図１２（Ｂ）は、高温処理の影響で、低抵抗状態の抵抗値が高抵抗化している。そのため、図１２（Ｂ）に示すように読み出しマージンが狭くなってしまう。読み出し時の論理判定の基準はＲｒｅｆ２’のように高くすることが望ましいが、さらに高温処理による高抵抗化が進むと、正しい読み出しができなくなる虞が発生する。
【０１１７】
図１３は、第１の実施形態における読み出しマージンを示す。
【０１１８】
図１３（Ａ）は、高温処理前の特殊メモリ領域におけるフォーミングした状態とフォーミングしない状態の頻度分布を示している。ここでフォーミングした状態の抵抗状態は、ＳＥＴ書き込み後の抵抗状態に近い。図１３（Ｂ）は、高温処理後の特殊メモリ領域におけるフォーミングした状態とフォーミングしない状態の頻度分布を示している。図１３（Ｂ）に示すように、フォーミングした状態の頻度分布は、図１２（Ｂ）と同様に高抵抗化している。しかしながら、フォーミングしない状態は超高抵抗状態であるため、図１３（Ｂ）に示すように、十分な読み出しマージンを確保することができることが分かる。また、図１３（Ｂ）において、読み出し時の論理判定の基準Ｒｒｅｆ１は、フォーミングした状態とフォーミングしない状態の頻度分布の中間に設定することが望ましい。即ち、Ｒｒｅｆ１は、Ｒｒｅｆ２、Ｒｒｅｆ２’に比べて、大きな値に設定する。以上により、第１の実施形態では、比較例に比べて、制御情報Ｃ１が高温処理の影響を受けたとしても、十分な読み出しマージンを確保することができる。
【０１１９】
このように、図１３（Ｂ）における特殊メモリ領域のフォーミングしない状態（超高抵抗状態；第２の抵抗状態）とフォーミングした状態（第１の抵抗状態）の差が、図１２（Ｂ）における高抵抗状態（第３の抵抗状態）と低抵抗状態（第４の抵抗状態）の差に比べて、十分大きく取れることが、図１３（Ｂ）における十分な読み出しマージンの確保に繋がっている。図１３（Ａ）又は（Ｂ）のいずれの読み出しマージンは、フォーミングしない状態を高抵抗側の値として使用しているため、図１２（Ａ）、（Ｂ）のいずれに示す読み出しマージンより広い。
【０１２０】
パワーオン時において読み出した制御情報Ｃ１は、図示しない冗長回路（不良セルを冗長セルに置き換える回路）等に設定する。尚、読み出し動作における論理判定の基準抵抗値Ｒｒｅｆ１を図１３のように大きな値に設定すると、読み出し時間が長くなる。しかしながら、パワーオン時に制御情報Ｃ１を読み出す速度は、通常動作時の通常メモリ領域１２の読み出しに比べて、大幅に遅くても問題は発生しない。
【０１２１】
その後、半導体記憶装置１００は通常動作モードになり、通常メモリ領域１２の通常メモリセルに対して、ＳＥＴ書き込み、ＲＥＳＥＴ書き込み、及び読み出し等の動作が行われる。尚、通常動作モードの読み出しでは、スイッチ１１９においてＮ２を選択し、読み出し動作における論理判定の基準抵抗値はＲｒｅｆ２である。
【０１２２】
以上説明したように、第１の実施形態に係る半導体記憶装置１００によれば、出荷調整時に抵抗変化型素子に書き込む制御情報Ｃ１の論理値「１」、論理値「０」を「フォーミングする」、「フォーミングしない」によって記録するようにしたから、２つの抵抗状態の差を十分大きく取ることができる。それにより、半導体記憶装置１００を最終製品の基板に搭載する際の高温処理（半田リフロー等）によって、フォーミングしたメモリセルの抵抗値が高抵抗化するものの、十分な読み出しマージンを確保することができる。即ち、高温処理によって記憶された制御情報Ｃ１が破壊されることを回避することができる。
【０１２３】
第１の実施形態に係る半導体記憶装置１００によれば、より広い読み出しマージンで情報を記憶でき、情報記憶の信頼性を向上することができる。
【０１２４】
尚、第１の実施形態では、特殊メモリ領域１１に記憶された制御情報Ｃ１を「フォーミングする」、「フォーミングしない」により記憶させているが、本発明はそれに限定されない。制御情報Ｃ１における一方の記憶状態が、「フォーミングしない」による超高抵抗状態であればよく、他方の記憶状態は、例えば、低抵抗状態（ＳＥＴ書き込み後の低抵抗状態）もしくは高抵抗状態（ＲＥＳＥＴ書き込み後の高抵抗状態）であってもよい。
【０１２５】
また、特殊メモリ領域１１に記憶された制御情報Ｃ１を読み出して、通常メモリ領域１２の所定のメモリセルに保存した後、特殊メモリ領域１１のフォーミングしていないメモリセルをフォーミング処理し、特殊メモリ領域１１のメモリセルを通常動作時に使用するようにしてもよい。これにより通常動作時に使用するメモリセルを増やすことができる。
【０１２６】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について、図１４を参照しながら説明する。第１の実施形態の変形例は、第１の実施形態の第１及び第２基準抵抗回路（４１、４２）を共通の基準抵抗回路４３で構成するようにした点が相違している。その他の構成要素については同じ参照符号を付し、重複する説明を省略する。第１の実施形態で説明したように、特殊メモリ領域１１を読み出す場合は第１基準抵抗回路４１（Ｒｒｅｆ１に設定）を使用し、通常メモリ領域１２を読み出す場合は第２基準抵抗回路４２（Ｒｒｅｆ２に設定）を使用する。特殊メモリ領域１１と通常メモリ領域１２を同時に読み出すことはないので、図１４に示すように、単一の基準抵抗回路４３で構成することが可能である。特殊メモリ領域１１を読み出すときは、基準抵抗回路４３にトリム信号ＴＲ１＜ｍ：０＞を供給し、通常メモリ領域１２を読み出すときは、基準抵抗回路４３にトリム信号ＴＲ２＜ｍ：０＞を供給すればよい。
【０１２７】
以上説明したように、第１の実施形態の変形例によれば、第１の実施形態の第１及び第２基準抵抗回路（４１、４２）を共通化することにより、第１の実施形態に対して回路規模を縮小することができるという効果が得られる。
【産業上の利用可能性】
【０１２８】
本発明は、不揮発性の記憶セルを備えた半導体記憶装置に適用することができる。また、本発明の半導体記憶装置で使用する抵抗変化素子は、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく抵抗変化素子であってもよい。
【０１２９】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１３０】
１ａ〜ｃ：特殊メモリセル（第１メモリセル）
２ａ〜ｃ：特殊メモリセル（第２メモリセル）
３ａ〜ｆ：通常メモリセル（第３メモリセル）
５：第１電極
６：第２電極
７：可変抵抗体
８：抵抗変化型素子
１０：メモリセルアレイ
１１：特殊メモリ領域（第１メモリ領域）
１２：通常メモリ領域（第２メモリ領域）
１３：アドレスレジスタ
１４：行アドレスバッファ
１５：列アドレスバッファ
１６：行デコーダ
１７：列デコーダ
１８：コマンドレジスタ
１９：制御ロジック回路
２０：アレイ制御回路
２１：読出部
２２、２２ａ〜ｂ：書込部
２３：ステータスレジスタ
３１：入出力制御回路
３２：制御信号入力回路
３３：内部電源発生回路
３４ａ〜ｂ：ビット単位の読出部
３５ａ〜ｂ：ビット単位の書込部
４１：第１基準抵抗回路
４２：第２基準抵抗回路
４３：基準抵抗回路
５１：第１書込回路
５２ａ〜ｂ：第２書込回路
５３：フォーミング回路
５４：読出回路
８８：データラッチ回路
９１、９８：インバータ回路
９３、９４、１０３：ＰＭＯＳトランジスタ
９５〜９７、１０１、１０２：ＮＭＯＳトランジスタ
１００：半導体記憶装置
１１４：差動アンプ回路
１１６〜１１８、１１９：スイッチ
Ｃ１：制御情報
Ｖ１、Ｖ２：書込電圧
Ｖ３：フォーミング電圧
Ｉ１：読出電流源
Ｉｒｅｆ：基準電流源
ＴＲ１、ＴＲ２：トリム信号
Ｒ０〜ｍ：抵抗
Ｍ０〜ｍ：ＮＭＯＳトランジスタ（選択トランジスタ）
ＷＬ：ワード線
ＢＬ：ビット線
ＳＬ：ソース線
ＭＣ：メモリセル
ＣＴ：セルトランジスタ
／Ｆｏｒｍｉｎｇ０、ＳＥＴ０、ＲＥＳＥＴ０、Ｅ１００、Ｅ１０１、Ｅ１０２、Ｅ２００、Ｅ２０１、Ｅ２０３、Ｅ３００、Ｅ３０２：制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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