(57)【要約】【課題】  小さな回路構成で高コモン差動信号と低コモン差動信号を共通の入力端子対で受信可能にする。【解決手段】  入力端子対（１２０，１０４）は、高コモン差動信号に対応する電圧／電流変換回路（１０８）に接続し、スイッチ回路（１１０）を介して低コモン差動信号に対応する電圧／電流変換回路（１１２）に接続する。電圧／電流変換回路（１１４）は、電圧／電流変換回路（１０８，１１２）から出力される差動電流信号を電圧信号に変換する。電圧／電流変換回路（１０８）は、高電源電圧ＶＤＤＨで動作する。スイッチ回路（１１０）、電圧／電流変換回路（１１２）及び電圧／電流変換回路（１１４）は、低電源電圧ＶＤＤＬで動作する。【選択図】  図１
2015195435.tif 000002
【特許請求の範囲】
【請求項１】
電圧レベルの異なる高コモン差動信号と低コモン差動信号とが入力される入力端子対と、
前記入力端子対に入力する前記高コモン差動信号の電圧信号を電流信号に変換する第１の電圧／電流変換回路であって、前記高コモン差動信号への耐圧を有する第１のトランジスタで構成される第１の電圧／電流変換回路と、
前記入力端子対に入力する前記低コモン差動信号の電圧信号を電流信号に変換する第２の電圧／電流変換回路であって、前記低コモン差動信号への耐圧を有し、前記第１のトランジスタより高速に動作する第２のトランジスタで構成される第２の電圧／電流変換回路と、
前記第１及び第２の電圧／電流変換回路から出力される電流信号を電圧信号に変換する電流／電圧変換回路であって、前記第２のトランジスタで構成される電流／電圧変換回路
とを具備し、
前記第１の電圧／電流変換回路の動作時に前記第２の電圧／電流変換回路の動作を停止させ、前記第２の電圧／電流変換回路の動作時に前記第１の電圧／電流変換回路の動作を停止させる
ことを特徴とする信号処理装置。
【請求項２】
前記電流／電圧変換回路がトランスインピーダンスアンプを有することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
更に、前記電圧／電流変換回路の入力にオフセット調整量の電流を供給するオフセット調整回路を具備することを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
前記オフセット調整回路は、前記第１の電圧／電流変換回路の動作時に、前記第１の電圧／電流変換回路の出力のオフセットを調整する第１のオフセット調整量の電流を供給し、前記第２の電圧／電流変換回路の動作時に、前記第２の電圧／電流変換回路の出力のオフセットを調整する第２のオフセット調整量の電流を供給することを特徴とする請求項３に記載の信号処理装置。
【請求項５】
更に、
前記第１の電圧／電流回路を前記入力端子対から分離し、前記第１の電圧／電流回路にＧＮＤ及び前記高コモン差動信号のコモン電圧に相当する電圧を選択的に供給する第１のテスト電圧発生手段と、
前記第２の電圧／電流回路を前記入力端子対から分離し、前記第２の電圧／電流回路にＧＮＤ及び前記低コモン差動信号のコモン電圧に相当する電圧を選択的に供給する第２のテスト電圧発生手段
とを有することを特徴とする請求項３又は４に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置に関し、外部から入力される信号を受信処理する信号処理装置に関する。
【背景技術】
【０００２】
撮像装置は、撮像素子の出力画像信号に特定の画像処理を施す画像処理ＩＣを具備し、当該画像処理ＩＣは撮像素子以外にも、外部メモリ及び液晶表示パネルとの間でデータを送受信する。
【０００３】
これら個別素子間の通信方式には種々の方式がある。例えば、小振幅差動信号を用いてクロックとデータを別々に伝送するソース同期式の信号伝送方式や、より高速な、小振幅差動信号を用いるクロック埋め込み式のシングル伝送方式（特許文献１参照）が知られている。前者の方式として、ＬＶＤＳ（Low Voltage Differential Signaling）が知られている。
【０００４】
例えば、撮像素子から画像信号処理ＩＣへの画像データ伝送では、ＬＶＤＳで１Ｇｂｐｓ程度、ＬＶＤＳと比べて相対的にコモン電圧と差動振幅電圧を小さくしたクロック埋め込み式のシングル伝送方式では数Ｇｂｐｓ程度を達成できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８７２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
画像信号処理ＩＣとしては、異なるＩ／Ｆ仕様の撮像センサからの出力信号を受信できるのが好ましい。そのためには、物理仕様の異なる入力端子を別々に設けるのが最も簡易な方法である。例えば、ＬＶＤＳのようなコモン電圧が高い差動信号を受ける入力端子又は専用ピンと、コモン電圧が低くクロックを埋め込んだ高速な差動シリアルデータを受ける入力端子又は専用ピンを独立して設ければよい。しかし、このように入力信号に応じた入力端子を個別に設ける構成では、画像信号処理ＩＣのピン数が増加してしまう。ピン数の増加は、画像処理ＩＣの面積の増加、及び回路規模の増大につながる。ピン数を維持又は削減するには、異なる電気仕様の信号を受信できる兼用ピンとするのが望ましい。
【０００７】
本発明は、このような要望に鑑み、ＬＶＤＳなどのコモン電圧が比較的高い差動信号と、相対的にコモン電圧が低い差動信号とを共用の入力端子対で入力可能な信号処理装置を提示することを目的する。
【課題を解決するための手段】
【０００８】
本発明に係る信号処理装置は、電圧レベルの異なる高コモン差動信号と低コモン差動信号とが入力される入力端子対と、前記入力端子対に入力する前記高コモン差動信号の電圧信号を電流信号に変換する第１の電圧／電流変換回路であって、前記高コモン差動信号への耐圧を有する第１のトランジスタで構成される第１の電圧／電流変換回路と、前記入力端子対に入力する前記低コモン差動信号の電圧信号を電流信号に変換する第２の電圧／電流変換回路であって、前記低コモン差動信号への耐圧を有し、前記第１のトランジスタより高速に動作する第２のトランジスタで構成される第２の電圧／電流変換回路と、前記第１及び第２の電圧／電流変換回路から出力される電流信号を電圧信号に変換する電流／電圧変換回路であって、前記第２のトランジスタで構成される電流／電圧変換回路とを具備し、前記第１の電圧／電流変換回路の動作時に前記第２の電圧／電流変換回路の動作を停止させ、前記第２の電圧／電流変換回路の動作時に前記第１の電圧／電流変換回路の動作を停止させることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コモン電圧が異なる複数の差動信号を受信できる、小さな面積の信号処理装置を実現できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施例の概略構成ブロック図である。
【図２】図１に示す実施例を適用したレシーバ回路の回路構成例である。
【図３】本発明の第２実施例の概略構成ブロック図である。
【図４】図３に示す実施例を適用したレシーバ回路の回路構成例である。
【図５】オフセットの有無に対するアイパターン例である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【実施例１】
【００１２】
図１は、本発明に係る信号処理装置の一実施例の概略構成図を示す。例えば、図１の信号処理装置１００は、撮像センサから出力された画像信号を処理するための画像処理回路の一部として実現されることが可能である。図１に示す信号処理装置１００には、共通の入力端子対に、ＬＶＤＳなどのコモン電圧と差動振幅レベルが高い差動信号と、ＬＶＤＳよりも相対的にコモン電圧が低く、差動振幅レベルが小さい差動信号を入力できる。以下、前者を「高コモン差動信号」と呼び、後者を「低コモン差動信号」と呼ぶ。例えばＣＭＯＳ回路からなる撮像センサからの画像信号が差動信号形式で、正入力端子１０２と負入力端子１０４からなる入力端子対に入力する。具体的には、入力端子対の正入力端子１０２に差動信号の正側電圧が入力し、負入力端子１０４に負側電圧が入力する。
【００１３】
入力端子１０２，１０４間には終端回路１０６が接続される。終端回路１０６は、シリアル接続された抵抗とスイッチからなり、この抵抗の抵抗値は１００オームが一般的である。信号処理装置１００の外部に終端抵抗が用意されている場合、終端回路１０６のスイッチは、オフにされている。
【００１４】
入力端子１０４は、電圧／電流変換回路１０８の負入力端子に接続し、また、スイッチ回路１１０のスイッチ１１０ａを介して、電圧／電流変換回路１１２の負入力端子に接続する。入力端子１０２は、電圧／電流変換回路１０８の正入力端子に接続し、また、スイッチ回路１１０のスイッチ１１０ｂを介して電圧／電流変換回路１１２の正入力端子に接続する。電圧／電流変換回路１０８の差動出力、及び電圧／電流変換回路１１２の差動出力は、電流／電圧変換回路１１４に入力する。電流／電圧変換回路１１４の出力はドライバ回路１１６に入力し、ドライバ回路１１６の出力は、信号処理装置１００の出力端子１２０に接続する。
【００１５】
電圧／電流変換回路１０８は電源電圧ＶＤＤＨで駆動され、電圧／電流変換回路１１２、電流／電圧変換回路１１４及びドライバ回路１１６は、電源電圧ＶＤＤＨよりも低電圧の電源電圧ＶＤＤＬで駆動される。電圧／電流変換回路１０８はＬＶＤＳ信号のような高コモン差動信号に対応可能な、高耐圧トランジスタで構成され、電圧／電流変換回路１１２は低コモン差動信号に対応可能な高速トランジスタで構成される。電流／電圧変換回路１１４及びドライバ回路１１６は高速トランジスタで構成される。
【００１６】
一般的な半導体プロセスとトランジスタの耐圧の関係を説明する。ＣＭＯＳプロセスで作られるＩＣ内部のトランジスタには、異なる耐圧のものがある。例えば４０ｎｍ−ＣＭＯＳプロセスでは、電源電圧１．８Ｖ又は３．３Ｖで動作する高耐圧トランジスタと、電源電圧１．０Ｖで動作する高速トランジスタが製造可能、すなわち、利用可能である。通常、ＩＣと外部モジュールとの間のデジタル信号のやり取りは１．８Ｖ又は３．３Ｖレベルで行うことが多い。このため、ＩＣのピンに直結する回路部分は１．８Ｖ又は３．３Ｖ動作の高耐圧トランジスタで実現し、より内部の高速動作が必要とされる回路部分、例えば論理演算回路及びフリップフロップ回路等は１．０Ｖ動作の高速トランジスタで実現する。基準動作電圧の異なる回路間には、電圧レベル変換回路等を配置する。
【００１７】
１．８Ｖ／３．３Ｖ動作の高耐圧トランジスタは、１．０Ｖ動作の高速トランジスタに比べ、トランジスタサイズが大きい。従って、ピンに直結する入出力部は、耐圧はあるものの、動作速度が相対的に遅く、必要とする回路面積も大きくなり易い。他方、１．０Ｖ動作の高速トランジスタで構成される回路部は、耐圧が低いものの、動作速度が相対的に速く、また、必要とする回路面積を小さくできる。高耐圧トランジスタは例えば、０．１８μｍ−ＣＭＯＳプロセス又は０．３５μｍ−ＣＭＯＳプロセス等で作られ、高速トランジスタはたとえば、４０ｎｍ−ＣＭＯＳ以下のプロセスで作られる。
【００１８】
制御回路１３０は、入力端子１０２，１０４に入力する差動信号の同相電圧と差動電圧の値により、当該差動信号が高コモン差動信号か低コモン差動信号かを判定する。この判定結果に従い、制御回路１３０は、後述するように、電圧／電流変換回路１０８の動作時に電圧／電流変換回路１１２の動作を停止させ、電圧／電流変換回路１１２の動作時に電圧／電流変換回路１０８の動作を停止させる
【００１９】
入力端子１０２，１０４に入力する差動信号が低コモン差動信号である場合、制御回路１３０は、スイッチ回路１１０のスイッチ１１０ａ，１１０ｂをオン状態に制御し、電圧／電流変換回路１０８をパワーダウン状態に制御する。
【００２０】
スイッチ回路１１０のスイッチ１１０ａ，１１０ｂがオンになっているので、入力端子１０２，１０４に入力する差動信号が電圧／電流変換回路１１２に入力する。電圧／電流変換回路１１２は、入力する差動信号を電圧から電流に変換して出力する。電流／電圧変換回路１１４は、電圧／電流変換回路１１２の出力（電流信号）を電圧信号に変換する。ドライバ回路１１６は例えばインバータで構成される。ドライバ回路１１６の出力が出力端子１２０から外部に出力される。
【００２１】
回路１１２，１１４及びドライバ回路１１６は、高速トランジスタにより実現されているので、例えば数Ｇｂｐｓ程度の高速動作が可能である。制御回路１３０が電圧／電流変換回路１０８をパワーダウン状態に制御することで電圧／電流変換回路１０８の出力はハイインピーダンスになっている。従って、電圧／電流変換回路１０８の存在は、回路１１２，１１４の動作に影響しない。
【００２２】
入力端子１０２，１０４に高コモン差動信号が入力する場合、制御回路１３０は、スイッチ回路１１０のスイッチ１１０ａ，１１０ｂをオフに、電圧／電流変換回路１０８をパワーオン状態に、電圧／電流変換回路１１２をパワーダウン状態にそれぞれ制御する。スイッチ回路１１０がオフになるので、電圧／電流変換回路１１２は、入力端子１０２，１０４から電気的に絶縁される。また、電圧／電流変換回路１１２がパワーダウン状態に制御されることから、電圧／電流変換回路１１２の出力はハイインピーダンスになる。
【００２３】
この状態で、電圧／電流変換回路１０８が、入力端子１０２，１０４からの差動電圧信号を電流信号に変換し、電流／電圧変換回路１１４が、電圧／電流変換回路１０８からの電流信号を電圧信号に変換する。ドライバ回路１１６は、先と同様に動作する。
【００２４】
図１に示す実施例では、高コモン差動信号と低コモン差動信号の何れが入力端子１０２，１０４に入力された場合であっても、適切に信号を受信することができる。信号処理装置１００内には、高耐圧トランジスタで構成した電圧／電流変換回路１０８と、高速トランジスタで構成した電圧／電流変換回路１１２を設ける必要があるが、これら以降の回路を共用できるので、回路面積の増加を最小限に抑制できる。
【００２５】
図２は、図１に示す構成をＣＭＯＳトランジスタ（ＦＥＴ）で実現したレシーバ回路の回路構成例を示す。図２において、丸で囲んで図示したトランジスタはＰｃｈ／Ｎｃｈの高耐圧ＣＭＯＳトランジスタを示し、丸を付記していないトランジスタはＰｃｈ／Ｎｃｈの高速ＣＭＯＳトランジスタを示す。
【００２６】
レシーバ回路２００は、入力端子１０２に対応する正入力端子２０２と、入力端子１０４に対応する負入力端子２０４を具備する。正入力端子２０２と負入力端子２０４間を接続する終端回路２０６は終端回路１０６に対応する。終端回路２０６を構成する抵抗の抵抗値は１００Ωが一般的である。レシーバ回路２００の外部に終端抵抗が存在する場合、終端回路２０６を構成するスイッチをオフにする。終端回路２０６を有効にする場合には、終端回路２０６を構成するスイッチをオンにする。
【００２７】
回路２０８は、ＬＶＤＳ等の高コモン差動信号の電圧信号を電流信号に変換する電圧／電流変換回路であり、電圧／電流変換回路１０８に対応する。回路２０８を構成する高耐圧トランジスタのゲートが正入力端子２０２及び負入力端子２０４に接続する。図２では、回路２０８は、ＰｃｈトランジスタとＮｃｈトランジスタを使い相補的差動回路としているが、これは入力同相電圧範囲を広く取るためであり、このような必要性がなければ、どちらか片側だけでも良い。
【００２８】
電流源２２２が電源電圧ＶＤＤＨを回路２０８に接続し、電流源２２４が回路２０８をＧＮＤに接続する。低コモン差動信号の入力時には、電流源２２２，２２４はオフ状態に制御される。これにより、回路２０８の出力がハイインピーダンスになる。回路２２６は、回路２０８を構成するＰｃｈ差動回路及びＮｃｈ差動回路の各電流出力をカレントミラー回路２２８，２３０と協働して電流加算する回路であり、高耐圧トランジスタからなる。回路２３０は、電流／電圧変換回路１１４に対応する回路２１４とＧＮＤとの間に接続する。図２では、回路２３０に高耐圧トランジスタを用いているが、その動作電圧範囲は電源電圧ＶＤＤＬで制限される、電源電圧ＶＤＤＬを超えることは無い。
【００２９】
スイッチ回路２１０はスイッチ回路１１０に対応し、高コモン差動信号の入力時にオフにされ、低コモン差動信号の入力時にオンにされる。スイッチ回路２１０がオフになると、電圧／電流変換回路１１２に対応する回路２１２を構成するトランジスタのゲートは、正入力端子２０２及び負入力端子２０４とは電気的に分離される。スイッチ回路２１０と回路２１２との接続点は、スイッチ回路２３２を介してＧＮＤに接続する。スイッチ回路２３２は、スイッチ回路２１０とは逆に、高コモン差動信号の入力時にはオンにされ、低コモン差動信号の入力時にはオフにされる。すなわち、高コモン差動信号の入力時には、回路２１２を構成するトランジスタのゲートはＧＮＤに接続する。
【００３０】
電流源２３４が、電源電圧ＶＤＤＬと回路２１２を接続し、電流源２３６，２３８が回路２１２をＧＮＤに接続する。高コモン差動信号の入力時には、電流源２３４，２３６，２３８はオフ状態に制御される。これにより、回路２１２の出力がハイインピーダンスになる。
【００３１】
回路２１４は差動電流信号をシングル電流信号に変換する回路であり、各電流信号に対して、カスケード接続されたトランジスタの一方のゲートにバイアス（Ｖｂ）が印加されている。回路２１４の出力は電流出力であるので、そのままでは、出力インピーダンスが非常に高い。高速動作させるためには、レシーバ回路２００の動作周波数帯域を広帯域に設計する必要がある。そこで、回路２１４の出力段に、トランスインピーダンスアンプ構成の反転アンプ回路２１６を接続している。反転アンプ回路２１６は、例えばインバータ回路からなる。
【００３２】
回路２１６をトランスインピーダンス回路構成とするので、回路２１６の入力ノードにおけるインピーダンスを低く抑えることができ、結果として、広帯域化を実現できる。また、回路２１６にインバータ等の簡便な回路を用いることで、小さい消費電力で広帯域のトランスインピーダンスアンプを構成でき、レシーバ回路２００全体での消費電力を小さくできる。
【００３３】
バッファ２１８は複数のインバータを縦続接続した構成からなり、回路２１６の出力する電圧信号を出力端子２２０に２値出力する。
【００３４】
入力端子２０２，２０４に入力する差動信号が低コモン差動信号である場合、スイッチ回路２１０はオンに、スイッチ回路２３２はオフに、電流源２２２，２２４はパワーオフ状態にそれぞれ制御される。これにより、回路２１２を構成するトランジスタのゲートに入力差動信号が入力し、カレントミラー回路２２６の出力はハイインピーダンス状態になる。なお、回路２２８，２３０もパワーオフ状態に制御される。この状態では、差動入力回路２１２、電流源２３４，２３６，２３８及び回路２１４は、電流出力型の差動アンプを構成する。
【００３５】
一般に、ＬＶＤＳ等で伝送される信号速度に比べ、低コモン差動信号の信号速度は速い。また、トランスインピーダンスアンプ２１６が、入力部のノードのインピーダンスを低く抑えるので、レシーバ回路２００の動作周波数は、回路２０８又は２１２の電圧電流変換ゲインが支配的になる。
【００３６】
図２に示す回路では、電流源２２２，２２４の供給電流量を小さく抑え、電流源２３４，２３６，２３８の供給電流量を相対的に大きくする。こうすることで、ＬＶＤＳ等の比較的低速な信号に対する動作周波数帯域と、低コモン差動信号での高速信号に対する動作周波数帯域とを最適に制御できる。
【００３７】
高コモン差動信号の処理系と低コモン差動信号の処理系をそれぞれ１系統有する実施例を説明したが、一方又は両方を複数系統有しても良い。
【実施例２】
【００３８】
図３は、本発明の第２実施例の概略構成図を示す。図３に示す信号処理装置１００ａは、図１に示す信号処理装置１００にオフセット調整回路１２２を追加した構成からなる。図１に示す信号処理装置１００と同じ構成要素には同じ符号を付してあり、同じ部分の説明は省略する。
【００３９】
回路１０８，１１２，１１４，１１６内でのトランジスタのデバイスミスマッチング等が原因で、ドライバ回路１１６の出力段においてオフセットが生じる可能性がある。オフセットがあると、信号処理装置の後段でクロックによりデータをキャプチャする際に、ＡＣタイミングマージンを損なうが、オフセット調整回路１２２が、回路１０８，１１２，１１４，１１６内で発生するオフセットを相殺するようにした。
【００４０】
オフセット調整回路１２２は、電圧／電流変換回路１０８，１１２の差動出力にオフセット電流を加算して、電流電圧変換回路１１４に供給する。
【００４１】
図４は、図３に示す構成をＣＭＯＳトランジスタ（ＦＥＴ）で実現したレシーバ回路の回路構成例を示す。図２に示すレシーバ回路２００と同じ構成要素には同じ符号を付してある。なお、図２と同様に、図４において、丸で囲んで図示したトランジスタはＰｃｈ／Ｎｃｈの高耐圧ＣＭＯＳトランジスタを示し、丸を付記していないトランジスタはＰｃｈ／Ｎｃｈの高速ＣＭＯＳトランジスタを示す。
【００４２】
図３に示すレシーバ回路２００では、差動信号を処理する対になっている回路が複数存在する。これらの対となっている回路でデバイスの特性に齟齬がある場合、又は、回路２１４，２１６の動作点間にずれが生じる場合、出力端子２２０の出力信号にオフセットが生じる。図５は、レシーバ回路２００の出力端子２２０の出力信号のアイパターン例であって、図５（ａ）はオフセットが無い場合を示し、図５（ｂ）はオフセットがある場合を示す。図５（ａ）では、出力振幅の丁度中央あたりでデータがクロスしているのに対し、図５（ｂ）では、データのクロスポイントが中央からずれている。図５（ｂ）に示すようにオフセットが生じると、レシーバ回路２００の後段の回路で出力端子２２０の出力信号を取り込む際のＡＣタイミングマージンを損うことになる。
【００４３】
このようなオフセットを解消又は低減する目的で、オフセット調整回路１２２に対応するオフセット調整回路４４０を設け、オフセット調整量を決定するためにスイッチ回路４４２，４４４及びテスト電圧発生回路４４６，４４８を設ける。テスト電圧発生回路４４６は、電圧／電流回路２０８にＧＮＤ及び高コモン差動信号のコモン電圧に相当する電圧を選択的に供給する回路である。また、テスト電圧発生回路４４８は、電圧／電流回路２１２にＧＮＤ及び低コモン差動信号のコモン電圧に相当する電圧を選択的に供給する回路である。
【００４４】
図４に示すレシーバ回路２００ａにおいて、図２に示すレシーバ回路２００とは異なる構成部分を詳細に説明する。
【００４５】
オフセット調整回路１２２に対応するオフセット調整回路４４０が、回路２０６の出力と回路２２８，２３０の入力との間に、即ち、回路２２８，２３０にオフセット電流を供給する。オフセット調整回路４４０は、電流ソース出力タイプのＤＡＣ（Digital-Analogue Converter）からなる。回路２０６の出力は差動出力であり、その個々の電流信号に電流を加算することで、差動信号のバランスを調整できる。
【００４６】
スイッチ回路４４２を入力端子２０２，２０４と回路２０８との間に配置し、テスト電圧発生回路４４６の出力をスイッチ回路４４４を介して回路２０８の入力に接続する。スイッチ回路２３２をＧＮＤに接続するのに代えて、テスト電圧発生回路４４８の出力に接続する。スイッチ回路４４２は、高コモン差動信号の入力時にはオンにされ、低コモン差動信号の入力時にはオフにされる。
【００４７】
オフセット調整回路４４０を用いたオフセット調整のための制御手順を説明する。オフセット調整回路４４０によるオフセット調整量を決定するキャリブレーションを行う。先ず、スイッチ回路２１０，４４２をオフにして、入力端子２０２，２０４から回路２０８，２１２を分離する。
【００４８】
回路１０８のキャリブレーションのために、スイッチ回路２３２をオンにし、テスト電圧発生回路４４８の出力電圧をＧＮＤレベルとし、電流源２３４，２３６，２３８をオフにする。すなわち、回路２１２をオフ状態又は休止状態にする。他方、スイッチ回路４４４をオンにし、電流源２２２，２２４をオンにし、テスト電圧発生回路４４６の出力電圧を高コモン差動信号のコモン電圧に近いレベルに設定する。
【００４９】
この状態で、差動信号処理系のデバイスミスマッチングが無い理想状態の場合、出力端子２２０から出力される２値信号では、平均的にＬｏｗレベルとＨｉｇｈレベルがほぼ等しく現れる。しかし、実際には理想状態から外れるので、ＬｏｗレベルとＨｉｇｈレベルの一方に偏ることになる。
【００５０】
そこで、出力端子２２０から出力される２値信号を例えばデジタルフィルタなどで平均化した値を観測し、その平均値が中央レベルになるように、即ちＬｏｗレベルとＨｉｇｈレベルが均等になるように、オフセット調整回路４４０の差動出力の各電流値を調整する。ＬｏｗレベルとＨｉｇｈレベルが均等になるオフセット調整回路４４０の差動出力の各電流値を図示しない記憶部に記憶し、高コモン差動信号に対するオフセット調整量（電流）とする。
【００５１】
回路２１２のキャリブレーションのために、スイッチ回路４４４をオンにし、テスト電圧発生回路４４６の出力電圧をＧＮＤレベルとし、電流源２２２，２２４をオフにする。すなわち、回路１０８をオフ状態又は休止状態にする。他方、スイッチ回路２３２をオンにし、電流源２３４，２３６，２３８をオンにし、テスト電圧発生回路４４８の出力電圧を低コモン差動信号のコモン電圧に近いレベルに設定する。
【００５２】
この状態で、出力端子２２０から出力される２値信号の平均値が中央レベルになるように、即ちＬｏｗレベルとＨｉｇｈレベルが均等になるように、オフセット調整回路４４０の差動出力の各電流値を調整する。ＬｏｗレベルとＨｉｇｈレベルが均等になるオフセット調整回路４４０の差動出力の各電流値を図示しない記憶部に記憶し、低コモン差動信号に対するオフセット調整量（電流）とする。
【００５３】
このように決定したオフセット調整量を、それぞれ、高コモン差動信号の処理時、及び低コモン差動信号の処理時に適用する、すなわち、オフセット調整回路４４０から出力させる。
【００５４】
上述したキャリブレーション動作は、レシーバ回路２００ａを含むシステム全体が起動する時に実施しても良いし、レシーバ回路２００ａが外部デバイスと通信を行わない期間に実施しても良い。また、キャリブレーション動作中に、テスト電圧発生回路４４６，４４８の出力を複数のレベルに切り替え、そのレベル毎のオフセット調整量から最終的なオフセット調整量を決定してもよい。
【００５５】
入力端子２０２，２０４に入力する差動信号が、８Ｂ１０Ｂ変調された信号である場合、そのデータ列の変化は平均的には、ＬｏｗレベルとＨｉｇｈレベルがほぼ等しくなっている。この場合、入力端子２０２，２０４に入力する差動信号の処理中でも、すなわち、レシーバ回路２００ａが入力側の外部デバイスと通信を行っている最中でも、オフセット調整量を決定できる。
【００５６】
以上、本発明の好ましい実施例を説明したが、本発明は上述した実施例に限ることなく、特許請求の範囲に記載される技術的範囲内で種々の変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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