(57)【要約】【課題】同一面に電極を備える縦型ＭＯＳＦＥＴまたは縦型ＩＧＢＴのオン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面に第１の半導体層を有し、第２の面に第１導電型の第２の半導体層、第１の半導体層と第２の半導体層との間に、第１導電型の第３の半導体層および第２導電型の第４の半導体層と、を有する半導体基板と、第４の半導体層との間に絶縁膜を介するゲート層と、第１の半導体層と導通し、第１の幅広領域と、幅が狭い第１の線状領域を有する第２の面側の第１の電極と、第２の半導体層に導通し、第２の幅広領域を有する第１の電極と同一平面の第２の電極と、ゲート層に導通し、第３の幅広領域と、幅が狭い第２の線状領域を有する第１の電極と同一平面のゲート電極と、を備える。第１の線状領域と第２の線状領域が平行に隣接し、第１の線状領域と第２の線状領域が、２つの幅広領域によって挟まれる。【選択図】図１
2015153760.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面に第１の半導体層を有し、前記第２の面に第１導電型の第２の半導体層を有し、前記第１の半導体層と前記第２の半導体層との間に設けられ、前記第１の半導体層よりも第１導電型の不純物濃度が低い第１導電型の第３の半導体層と、前記第３の半導体層と前記第２の半導体層との間に設けられる第２導電型の第４の半導体層と、を有する半導体基板と、
前記第４の半導体層との間に絶縁膜を介して設けられるゲート層と、
前記半導体基板の前記第２の面側に設けられ、前記第１の半導体層と電気的に導通し、第１の幅広領域と、前記第１の幅広領域よりも幅が狭く、前記第１の幅広領域から延伸する第１の線状領域を有する第１の電極と、
前記半導体基板の前記第２の面側の前記第１の電極と同一平面に設けられ、前記第２の半導体層に電気的に導通し、第２の幅広領域を有する第２の電極と、
前記半導体基板の前記第２の面側の前記第１の電極と同一平面に設けられ、前記ゲート層に電気的に導通し、第３の幅広領域と、前記第３の幅広領域よりも幅が狭く、前記第３の幅広領域から延伸する第２の線状領域を有するゲート電極と、を備え、
前記第１の線状領域と前記第２の線状領域が平行に隣接し、前記第１の線状領域と前記第２の線状領域が、前記第１の幅広領域、前記第２の幅広領域および前記第３の幅広領域から選ばれる２つの幅広領域によって挟まれることを特徴とする半導体装置。
【請求項２】
前記第１の線状領域と前記第２の線状領域が２つの第２の幅広領域に挟まれることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の面側に前記半導体基板が露出していることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ゲート層が前記第２の幅広領域の直下で前記第１の線状領域と前記第２の線状領域に対して垂直な方向に延伸し、前記ゲート層が前記第１の線状領域の直下で寸断されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１の半導体層が第１導電型であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ウェハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ）と呼ばれる半導体パッケージ技術が注目されている。ＷＬ−ＣＳＰは、最終的に切断した半導体チップの大きさがそのままパッケージの大きさとなる。したがって、半導体パッケージの小型化、軽量化の観点から理想的な技術である。
【０００３】
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ）を、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）構造のＷＬ−ＣＳＰにする場合、半導体チップの裏面側に設けられるドレイン層やコレクタ層へ電位を印加するドレイン電極やコレクタ電極を、半導体チップの表面側に形成する必要がある。このため、半導体チップ内に、ドレイン層やコレクタ層の引き出し構造が設けられる。この場合、ドレイン層やコンタクト層の抵抗が寄生抵抗となり、ＭＯＳＦＥＴやＩＧＢＴのオン抵抗が増大する恐れがある。
【０００４】
また、ＢＧＡやＬＧＡ構造に限られるものではないが、例えば、ＭＯＳＦＥＴやＩＧＢＴがトレンチゲート構造の場合、トレンチ長が長くなるとトレンチ内のゲート層の抵抗が大きくなりスイッチング特性が劣化する恐れがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５３４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、同一面に電極を備える縦型ＭＯＳＦＥＴまたは縦型ＩＧＢＴのオン抵抗の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面に第１の半導体層を有し、前記第２の面に第１導電型の第２の半導体層を有し、前記第１の半導体層と前記第２の半導体層との間に設けられ、前記第１の半導体層よりも第１導電型の不純物濃度が低い第１導電型の第３の半導体層と、前記第３の半導体層と前記第２の半導体層との間に設けられる第２導電型の第４の半導体層と、を有する半導体基板と、前記第４の半導体層との間に絶縁膜を介して設けられるゲート層と、前記半導体基板の前記第２の面側に設けられ、前記第１の半導体層と電気的に導通し、第１の幅広領域と、前記第１の幅広領域よりも幅が狭く、前記第１の幅広領域から延伸する第１の線状領域を有する第１の電極と、前記半導体基板の前記第２の面側の前記第１の電極と同一平面に設けられ、前記第２の半導体層に電気的に導通し、第２の幅広領域を有する第２の電極と、前記半導体基板の前記第２の面側の前記第１の電極と同一平面に設けられ、前記ゲート層に電気的に導通し、第３の幅広領域と、前記第３の幅広領域よりも幅が狭く、前記第３の幅広領域から延伸する第２の線状領域を有するゲート電極と、を備え、前記第１の線状領域と前記第２の線状領域が平行に隣接し、前記第１の線状領域と前記第２の線状領域が、前記第１の幅広領域、前記第２の幅広領域および前記第３の幅広領域から選ばれる２つの幅広領域によって挟まれる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の模式上面図。
【図２】第１の実施形態の半導体装置の素子領域の模式断面図。
【図３】第１の実施形態の半導体装置の模式断面図。
【図４】比較形態の半導体装置の模式上面図。
【図５】第２の実施形態の半導体装置の素子領域の模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。なお、以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１０】
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、第ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１１】
ｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有し、第１の面に第１の半導体層を有し、第２の面に第１導電型の第２の半導体層を有し、第１の半導体層と第２の半導体層との間に設けられ、第１の半導体層よりも第１導電型の不純物濃度が低い第１導電型の第３の半導体層と、第３の半導体層と第２の半導体層との間に設けられる第２導電型の第４の半導体層と、を有する半導体基板と、第４の半導体層との間に絶縁膜を介して設けられるゲート層と、半導体基板の第２の面側に設けられ、第１の半導体層と電気的に導通し、第１の幅広領域と、第１の幅広領域よりも幅が狭く、第１の幅広領域から延伸する第１の線状領域を有する第１の電極と、半導体基板の第２の面側の第１の電極と同一平面に設けられ、第２の半導体層に電気的に導通し、第２の幅広領域を有する第２の電極と、半導体基板の第２の面側の第１の電極と同一平面に設けられ、ゲート層に電気的に導通し、第３の幅広領域と、第３の幅広領域よりも幅が狭く、第３の幅広領域から延伸する第２の線状領域を有するゲート電極と、を備える。第１の線状領域と第２の線状領域が平行に隣接し、第１の線状領域と第２の線状領域が、第１の幅広領域、第２の幅広領域および第３の幅広領域から選ばれる２つの幅広領域によって挟まれる。
【００１３】
図１は、本実施形態の半導体装置の模式上面図である。図１（ａ）は電極の配置を示す図である。また、図１（ｂ）は素子領域、電極への引き出し領域の配置を示す図である。図２は、本実施形態の半導体装置の素子領域の模式断面図である。
【００１４】
本実施形態の半導体装置は、半導体基板を挟んでソース層とドレイン層が設けられる縦型ＭＯＳＦＥＴである。また、本実施形態の半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。そして、本実施形態の半導体装置は、ＢＧＡ構造のＷＬ−ＣＳＰである。
【００１５】
本実施形態の半導体装置（ＭＯＳＦＥＴ）は、図２に示すように、第１の面と第２の面とを有する半導体基板１００を備える。半導体基板１００は、例えば、単結晶シリコンである。
【００１６】
半導体基板１００の第１の面に、ｎ＋型ドレイン層（第１の半導体層）１０が設けられる。そして、第２の面にｎ＋型ソース層（第２の半導体層）１２が設けられる。
【００１７】
また、半導体基板１００は、ｎ＋型ドレイン層１０と、ｎ＋型ソース層１２との間に、ｎ＋型ドレイン層１０に接するｎ−型ドリフト層（第３の半導体層）１４が設けられる。ｎ−型ドリフト層１４は、ｎ＋型ドレイン層１０よりもｎ型不純物濃度が低い。さらに、ｎ−型ドリフト層１４とｎ＋型ソース層１２との間に、ｐ型チャネル層（第４の半導体層）１６が設けられる。
【００１８】
半導体基板１００には、第２の面側にトレンチ１８が形成される。トレンチ１８内には、ゲート絶縁膜（絶縁膜）２０とゲート層２２とが設けられる。ゲート層２２は、ｐ型チャネル層１６との間に絶縁膜２０を介して設けられる。
【００１９】
絶縁膜２０は、例えば、シリコンの熱酸化膜である。また、ゲート層２２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。
【００２０】
本実施形態の半導体装置は、図１（ａ）に示すように、半導体基板１００の第２の面側の同一平面に、ドレイン電極（第１の電極）３１、２つのソース電極（第２の電極）３２、ゲート電極３３を備える。ドレイン電極（第１の電極）３１、２つのソース電極（第２の電極）３２、ゲート電極３３上には、計６個のはんだボール３４が設けられている。
【００２１】
本実施形態の半導体装置は、６ピンタイプのＢＧＡである。また、本実施形態は、ＷＬ−ＣＳＰであり、第１の面側および側面には、半導体基板１００が露出している。
【００２２】
ドレイン電極３１、ソース電極３２、ゲート電極３３は、半導体装置外部と電気的な接続をとるための、いわゆるパッド電極である。ドレイン電極３１、ソース電極３２、ゲート電極３３は、金属で形成される。金属は、例えば、アルミニウム（Ａｌ）である。
【００２３】
ドレイン電極３１は、第１の幅広領域３１ａと、第１の幅広領域３１ａよりも幅の狭い第１の線状領域３１ｂとを備える。第１の線状領域３１ｂは、いわゆるドレインフィンガーである。
【００２４】
２つのソース電極３２は、第２の幅広領域３２ａを備える。
【００２５】
ゲート電極３３は、第３の幅広領域３３ａと、第３の幅広領域よりも幅の狭い第２の線状領域３３ｂとを備える。第２の線状領域３３ｂは、いわゆるゲートフィンガーである。
【００２６】
図３は、本実施形態の半導体装置の模式断面図である。図３は、あくまで説明のための模式図であり、必ずしも特定の断面を示す図ではない。
【００２７】
ドレイン電極３１は、第１の面側のｎ＋型ドレイン層１０に電気的に導通する。具体的には、例えば、半導体基板１００を貫通して設けられる貫通電極（導電性プラグ）４０を介して導通する。貫通電極４０により、ｎ＋型ドレイン層１０がドレイン電極３１に電気的に引き出される領域を、ドレイン引き出し領域と称する。
【００２８】
ソース電極３２は、ｎ＋型ソース層１２に電気的に導通する。具体的には、例えば、ｎ＋型ソース層１２にソース電極３２が直接接触する。
【００２９】
ゲート電極３３は、トレンチ１８内のゲート層２２に電気的に導通する。具体的には、図示しない箇所で、トレンチ１８内のゲート層２２から引き出されるゲート引き出し層３６を介して、ゲート電極３３とゲート層２２が導通する。ゲート引き出し層３６により、ゲート層２２がゲート電極３３に電気的に引き出される領域をゲート引き出し領域と称するものとする。
【００３０】
なお、ドレイン電極３１、ゲート電極３３は、半導体基板１００に対し、層間絶縁膜４４を介して設けられる。また、ドレイン電極３１、ソース電極３２、ゲート電極３３は、一部の開口部を残して、例えば、ポリイミドの保護層４６で覆われる。
【００３１】
本実施形態では、図１（ａ）に示すように、第１の線状領域３１ｂと第２の線状領域３３ｂが平行に隣接し、２つのソース電極３２の幅広領域３２ａに挟まれる。
【００３２】
図１（ｂ）示すように、ソース電極３２の２つの幅広領域３２ａの直下には２つの素子領域５０が設けられる。素子領域５０内では、複数のゲート層２２が、第１の線状領域３１ｂと第２の線状領域３３ｂに対して垂直な方向に延伸している。本実施形態はトレンチゲート構造であるため、トレンチが、第１の線状領域３１ｂと第２の線状領域３３ｂに対して垂直な方向に延伸している。
【００３３】
ゲート層２２は、第１の線状領域３１ｂと第２の線状領域３３ｂの直下で寸断されている。言い換えれば、トレンチが、第１の線状領域３１ｂと第２の線状領域３３ｂの直下で寸断されている。
【００３４】
２つの素子領域５０のそれぞれ端部には、ゲート引き出し領域５２が設けられる。さらに、２つの素子領域５０の間のゲート引き出し領域５２から第２の線状領域３３ｂを介してゲート電極３３の幅広領域３３ａにゲート層２２が電気的に引き出される。
【００３５】
また、２つの素子領域５０の間のゲート引き出し領域５２に挟まれる領域には、ドレイン引き出し領域５４が形成される。２つの素子領域５０の間のドレイン引き出し領域５４から第１の線状領域３１ｂを介してドレイン電極３１の幅広領域３１ａにｎ＋型ドレイン層１０が電気的に引き出される。また、ドレイン電極３１の幅広領域３１ａの直下にも、ドレイン引き出し領域５４が設けられる。
【００３６】
次に、本実施形態の作用および効果について説明する。図４は、比較形態の半導体装置の模式上面図である。図４（ａ）は電極の配置を示す図である。また、図４（ｂ）は素子領域、電極への引き出し領域の配置を示す図である。
【００３７】
比較形態の半導体装置では、本実施形態とは異なり、平行に隣接する第１の線状領域と第２の線状領域が存在せず、素子領域５０が１個の大きな領域である。このため、素子領域５０を寸断して設けられる。ゲート引き出し領域やドレイン引き出し領域が存在しない。
【００３８】
このため、例えば、図４（ｂ）中、×印で示す位置の素子では、素子からドレイン電極３３に至るまでの経路の、ｎ＋型ドレイン層１０の占める長さが長くなる。したがって、大きな寄生抵抗が素子からドレイン電極３１までの間に挿入されることになる。よって、ＭＯＳＦＥＴのオン抵抗が増大する。
【００３９】
また、×印で示す位置の素子は、ゲート層２２の延伸方向に対して素子領域５０の比較的中央付近に存在する。したがって、素子からゲート引き出し領域５２までの距離が長くなり、ゲート層２２の抵抗が大きくなる。よって、スイッチング特性が劣化する。
【００４０】
本実施形態の半導体装置では、図１（ａ）、（ｂ）に示すように、第１の線状領域３１ｂと第２の線状領域３３ｂを平行に隣接して設ける。そして、第１の線状領域３１ｂと第２の線状領域３３ｂの直下で、素子領域５０を分断し、分断した領域に、ドレイン引き出し領域５４およびゲート引き出し領域５２領域を設ける。
【００４１】
この構成により、図１（ｂ）中の×印の位置の素子からドレイン引き出し領域５４までの距離が近くなり、ｎ＋型ドレイン層１０の寄生抵抗が低減する。よって、ＭＯＳＦＥＴのオン抵抗が低減する。
【００４２】
また、図１（ｂ）中の×印の位置の素子からゲート引き出し領域５２までの距離が近くなり、ゲート層２２の抵抗が小さくなる。よって、スイッチング特性の劣化が抑制される。
【００４３】
そして、第１の線状領域３１ｂと第２の線状領域３３ｂを平行に隣接して設け、結果的に、ドレイン引き出し領域５４およびゲート引き出し領域５２を隣接して設けることで、素子領域５０を形成できないデッドスペースを削減できる。第１の線状領域３１ｂと第２の線状領域３３ｂを分離して設ける場合、ドレイン引き出し領域５４およびゲート引き出し領域５２領域も分離して設けられることになる。この場合、ドレイン引き出し領域５４およびゲート引き出し領域５２領域それぞれの両側にデッドスペースが出来ることになり、本実施形態に比べ、デッドスペースが大きくなる。
【００４４】
したがって、本実施形態によれば、素子領域５０を形成できないデッドスペースが削減され、素子領域５０を広くとることが可能となる。よって、ＭＯＳＦＥＴ全体のオン電流を増大させることが可能となる。
【００４５】
以上、本実施形態によれば、同一面に電極を備え、オン抵抗が低減され、スイッチング特性が向上し、オン電流を増大させることが可能となる縦型ＭＯＳＦＥＴが実現できる。
【００４６】
（第２の実施形態）
本実施形態の半導体装置は、第１の半導体層が第２導電型であること、すなわち半導体装置がＭＯＳＦＥＴではなくＩＧＢＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４７】
図５は、本実施形態の半導体装置の素子領域の断面図である。
【００４８】
本実施形態の半導体装置は、半導体基板を挟んでエミッタ層とコレクタ層が設けられる縦型ＩＧＢＴである。また、本実施形態の半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＩＧＢＴである。そして、本実施形態の半導体装置は、ＢＧＡ構造のＷＬ−ＣＳＰである。
【００４９】
本実施形態の半導体装置（ＩＧＢＴ）は、図５に示すように、第１の面と第２の面とを有する半導体基板２００を備える。半導体基板２００は、例えば、単結晶シリコンである。
【００５０】
半導体基板２００の第１の面に、ｎ＋型コレクタ層（第１の半導体層）６０が設けられる。そして、第２の面にｎ＋型エミッタ層（第２の半導体層）６２が設けられる。
【００５１】
また、半導体基板２００は、ｎ＋型コレクタ層６０と、ｎ＋型エミッタ層６２との間に、ｎ＋型コレクタ層に接してｎ−型ドリフト層（第３の半導体層）１４が設けられる。ｎ−型ドリフト層１４は、ｎ＋型コレクタ層６０よりもｎ型不純物濃度が低い。さらに、ｎ−型ドリフト層１４とｎ＋型エミッタ層６２との間に、ｐ型ベース層（第４の半導体層）６６が設けられる。
【００５２】
半導体基板２００には、第２の面側にトレンチ１８が形成される。トレンチ１８内には、絶縁膜（ゲート絶縁膜）２０とゲート層２２とが設けられる。ゲート層２２は、ｐ型ベース層６６との間に絶縁膜２０を介して設けられる。
【００５３】
絶縁膜２０は、例えば、シリコンの熱酸化膜である。また、ゲート層２２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。
【００５４】
本実施形態は、第１の実施形態に対し、ｎ＋型ドレイン層１０をｎ＋型コレクタ層６０、ｎ＋型ソース層１２をｎ＋型エミッタ層６２、ｐ型チャネル層１６をｐ型ベース層６６、ドレイン電極をコレクタ電極、ソース電極をエミッタ電極、ドレイン引き出し領域をコレクタ引き出し領域と読み替えた構成となっている。  
【００５５】
以上、本実施形態によれば、同一面に電極を備え、オン抵抗が低減され、スイッチング特性が向上し、オン電流を増大させることが可能となる縦型ＩＧＢＴが実現できる。
【００５６】
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
【００５７】
また、実施形態では、半導体基板、半導体層の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
【００５８】
また、実施形態では、トレンチゲート型ＭＯＳＦＥＴ、ＩＧＢＴを例に説明したが、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴに本発明を適用することも可能である。
【００５９】
また、実施形態では、第１の線状領域と第２の線状領域が２つのソース電極の幅広領域に挟まれる場合を例に説明したが、第１の線状領域と第２の線状領域を挟む幅広領域は、ドレイン電極、ソース電極、ゲート電極の幅広領域から選ばれる任意の２つの幅広領域とすることが可能である。
【００６０】
また、実施形態では、パッケージとして、６ピンタイプのＢＧＡ構造のＷＬ−ＣＳＰを例に説明したが、縦型ＭＯＳＦＥＴまたは縦型ＩＧＢＴの３つの電極を、同一平面に設けるパッケージ構造であれば、この構造に限られるものではない。例えば、ＬＧＡ構造のパッケージを適用することも可能である。また、６ピンより多いピン数のパッケージであってもかまわない。
【００６１】
また、第１の面側および側面には、半導体基板が露出する場合を例に説明したが、例えば、第１の面側の第１の半導体層上に、低抵抗化のための金属層を設ける構成とすることも可能である。また、側面に側面を保護するための絶縁層等が設けられていてもかまわない。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１０      ｎ＋型ドレイン層（第１の半導体層）
１２      ｎ＋型ソース層（第２の半導体層）
１４      ｎ−型ドリフト層（第３の半導体層）
１６      ｐ型チャネル層（第４の半導体層）
２０      ゲート絶縁膜（絶縁膜）
２２      ゲート層
３１      ドレイン電極（第１の電極）
３１ａ    第１の幅広領域
３１ｂ    第１の線状領域
３２      ソース電極（第２の電極）
３２ａ    第２の幅広領域
３３      ゲート電極（第３の電極）
３３ａ    第３の幅広領域
３３ｂ    第２の線状領域
１００    半導体基板
【図１】
2015153760.tif 000003
【図２】
2015153760.tif 000004
【図３】
2015153760.tif 000005
【図４】
2015153760.tif 000006
【図５】
2015153760.tif 000007