(57)【要約】【課題】信頼性の高いメモリシステムを提供することである。【解決手段】実施形態のメモリシステムは、複数の記憶セルを有する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に対する読み込み動作、書き込み動作、および読み込み動作もしくは書き込み動作の利用頻度のいずれかを制御するコントローラであり、前記複数の記憶セル中の第１群に属す記憶セルと、前記第１群に属す記憶セルの上側もしくは下側に位置する第２群に属す記憶セルと、に対してその制御を変えるコントローラと、を備える。【選択図】図１
2015138561.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶セルを有する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に対する読み込み動作、書き込み動作、および読み込み動作もしくは書き込み動作の利用頻度のいずれかを制御するコントローラであり、前記複数の記憶セル中の第１群に属す記憶セルと、前記第１群に属す記憶セルの上側もしくは下側に位置する第２群に属す記憶セルと、に対してその制御を変えるコントローラと、
を備えたメモリシステム。
【請求項２】
前記不揮発性半導体記憶装置は、
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上端から前記積層体の下端にまで延在するチャネルボディ層と、
前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられ、前記複数の電極層のそれぞれによって取り囲まれ、前記チャネルボディ層を取り囲む記憶層と、
を有し、
前記複数の記憶セルのそれぞれは、前記記憶層と、前記記憶層に接する前記チャネルボディ層と、前記記憶層に接する前記電極層と、を含み、
前記積層体の積層方向に対し直交するように前記複数の記憶セルを切断したときの前記記憶層の厚さは、前記第１群と前記第２群とで同じであり、前記記憶層の切断面積は、前記第１群と前記第２群とによって異なる請求項１に記載のメモリシステム。
【請求項３】
前記不揮発性半導体記憶装置は、
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上端から前記積層体の下端にまで延在するチャネルボディ層と、
前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられ、前記複数の電極層のそれぞれによって取り囲まれ、前記チャネルボディ層を取り囲む記憶層と、
を有し、
前記複数の記憶セルのそれぞれは、前記記憶層と、前記記憶層に接する前記チャネルボディ層と、前記記憶層に接する前記電極層と、を含み、
前記チャネルボディ層の厚さは、前記第１群と前記第２群とによって異なり、
前記記憶層の厚さは、前記第１群と前記第２群とによって異なる請求項１に記載のメモリシステム。
【請求項４】
前記不揮発性半導体記憶装置は、
下地層と、
前記下地層の上に配列された複数の電極層と、
前記複数の電極層のそれぞれを貫通するチャネルボディ層と、
前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられた記憶層と、
を有し、
前記複数の記憶セルのそれぞれは、前記記憶層と、前記記憶層に接する前記チャネルボディ層と、前記記憶層に接する前記電極層と、を含み、
前記チャネルボディ層が延在する方向に対して直交する方向における前記チャネルボディ層の幅は、前記第１群と前記第２群とによって異なり、
前記記憶層の厚さは、前記第１群と前記第２群とで同じである請求項１に記載のメモリシステム。
【請求項５】
前記不揮発性半導体記憶装置は、
下地層と、
前記下地層の上に配列された複数の電極層と、
前記複数の電極層のそれぞれを貫通するチャネルボディ層と、
前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられた記憶層と、
を有し、
前記複数の記憶セルのそれぞれは、前記記憶層と、前記記憶層に接する前記チャネルボディ層と、前記記憶層に接する前記電極層と、を含み、
前記チャネルボディ層が延在する方向において、前記記憶層に接する前記チャネルボディ層の長さは、前記第１群と前記第２群とによって異なり、
前記記憶層の厚さは、前記第１群と前記第２群とで同じである請求項１に記載のメモリシステム。
【請求項６】
前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか一方に記憶されるデータの更新頻度と、前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか他方に記憶されるデータの更新頻度と、が異なる請求項１〜５のいずれか１つに記載のメモリシステム。
【請求項７】
前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか一方に記憶されるデータの記憶時間と、前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか他方に記憶されるデータの記憶時間と、が異なる請求項１〜５のいずれか１つに記載のメモリシステム。
【請求項８】
前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか一方に記憶されるデータの書き込みの回数と、前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか他方に記憶されるデータの書き込みの回数と、が異なる請求項１〜５のいずれか１つに記載のメモリシステム。
【請求項９】
前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか一方にデータを書き込むときの書き込み速度と、前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか他方にデータを書き込むときの書き込み速度と、が異なる請求項１〜５のいずれか１つに記載のメモリシステム。
【請求項１０】
前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか一方からデータを消去する消去速度と、前記第１群に属す記憶セルおよび前記第２群に属す記憶セルのいずれか他方からデータを消去する消去速度と、が異なる請求項１〜５のいずれか１つに記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
三次元状に記憶セルが積層された構造を採用することにより、不揮発性半導体記憶装置の高集積化、大容量化を図ることができる。しかし、高集積化、大容量化に従って、高度な加工技術も要求され、結果として記憶セルの加工にばらつきが生じる可能性もある。例えば、三次元状に記憶セルが積層された積層体の上層と下層とでは、その加工にばらつきがある場合がある。そして、記憶セルの形状にばらつきが生じた場合には、記憶セルの特性もばらつき、不揮発性半導体記憶装置の信頼性が低下する場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５２３０１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性の高いメモリシステムを提供することである。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、複数の記憶セルを有する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に対する読み込み動作、書き込み動作、および読み込み動作もしくは書き込み動作の利用頻度のいずれかを制御するコントローラであり、前記複数の記憶セル中の第１群に属す記憶セルと、前記第１群に属す記憶セルの上側もしくは下側に位置する第２群に属す記憶セルと、に対してその制御を変えるコントローラと、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。
【図２】図２（ａ）は、第１実施形態に係る記憶セル部の模式的断面図であり、図２（ｂ）は、第１実施形態に係る記憶セル部の模式的平面図である。
【図３】図３は、第１実施形態に係るメモリシステムのブロック図である。
【図４】図４（ａ）および図４（ｂ）は、シフトリードの例を表す図である。
【図５】図５（ａ）は、第２実施形態に係る記憶セル部の模式的断面図であり、図５（ｂ）は、第２実施形態に係る記憶セル部の模式的平面図である。
【図６】図６は、第３実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。
【図７】図７は、第３実施形態に係る記憶セル部の模式的断面図である。
【図８】図８（ａ）および図８（ｂ）は、第４実施形態に係る記憶セル部の模式的側面図である。
【図９】図９は、第５実施形態に係るメモリシステムのブロック図である。
【図１０】図１０は、第６実施形態に係るメモリシステムのブロック図である。
【図１１】図１１は、第７実施形態に係るメモリシステムのブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【０００８】
（第１実施形態）  
第１実施形態に係るメモリシステムの説明をする前に、メモリシステムに組み込まれる不揮発性半導体記憶装置の概要について説明する。  
図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。
【０００９】
図２（ａ）は、第１実施形態に係る記憶セル部の模式的断面図であり、図２（ｂ）は、第１実施形態に係る記憶セル部の模式的平面図である。
【００１０】
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。  
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
不揮発性半導体記憶装置１Ａは、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型の不揮発性メモリである。図１に例示される不揮発性半導体記憶装置１Ａは、通称、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリと呼称される。
【００１２】
不揮発性半導体記憶装置１Ａにおいては、基板１０上には図示しない絶縁層を介してバックゲート２２Ａが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０は、例えば、シリコン基板である。基板１０内には、このほか、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲート２２Ａは、例えば、不純物元素が添加されたシリコン（Ｓｉ）含有層である。
【００１３】
図１では、一例として、バックゲート２２Ａ上に、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓと、が積層している。なお、上下の電極層の間には、絶縁層が設けられている（図示しない）。
【００１４】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１５】
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１６】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００１７】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、バックゲート２２Ａとドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、バックゲート２２Ａとソース側選択ゲート電極４５Ｓとの間に設けられている。
【００１８】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓの層数は任意であり、図１に例示する４層に限らない。例えば、図２（ａ）のように、８層の電極層であってもよい。また、第１実施形態では、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓをまとめて、単に電極層ＷＬと表すこともある。電極層ＷＬは、例えば、ホウ素（Ｂ）等の不純物元素が添加された導電性のシリコン含有層である。
【００１９】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン含有層である。電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン含有層である。
【００２０】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５と表すこともある。
【００２１】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０の一方に接続されている。ソース線４７は、金属層、または不純物が添加され導電性を有するシリコン含有層である。
【００２２】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数本のビット線４８が設けられている。ビット線４８は一対のチャネルボディ層２０の他方に接続されている。ビット線４８はＹ方向に延在している。
【００２３】
バックゲート２２Ａおよびこのバックゲート２２Ａ上の積層体４１には、Ｕ字状のメモリホールＭＨが複数形成されている。メモリホールＭＨは、チャネルボディ層２０、記憶層３０Ａを形成する前の貫通孔である。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲート２２Ａ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２４】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間には記憶層３０Ａが設けられている。
【００２５】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。
【００２６】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８と接続されている。
【００２７】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７と接続されている。
【００２８】
バックゲート２２Ａ、このバックゲート２２Ａ内に設けられたチャネルボディ層２０および記憶層３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００２９】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１Ｄをコントロールゲートとする記憶セルＭＣが複数、設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４Ｓをコントロールゲートとする記憶セルＭＣが複数、設けられている。
【００３０】
それら複数の記憶セルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３１】
１つのメモリストリングＭＳは、複数の電極層を含む積層体４１の積層方向に延びる一対の柱状部ＣＬと、バックゲート２２Ａに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数の記憶セルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３２】
図２（ａ）に、基板１０の上に、電極層ＷＬが８層、積層された例を示す。図２（ａ）では、電極層の符号を下層から上層に向かってＷＬ０〜ＷＬ７と表記している。符号ＷＬ０〜ＷＬ７は、ドレイン側およびソース側の電極層の双方に用いられている。また、図２（ｂ）には、積層体４１の積層方向（Ｚ方向）に対し直交するように複数の記憶セルＭＣを切断したときの切断面が表されている。例えば、図２（ｂ）には、Ｘ−Ｙ平面における電極層ＷＬ０、ＷＬ７の位置でのチャネルボディ層２０と記憶層３０Ａの切断面が表されてる。
【００３３】
図２（ａ）に表すように、基板１０の上には、バックゲート２２Ａおよび絶縁層２５を介して、積層体４１が設けられている。積層体４１においては、複数の電極層ＷＬ０〜ＷＬ７のそれぞれと複数の絶縁層３０Ｂのそれぞれとが交互に積層している。このほか、積層体４１は、選択ゲート電極４５Ｄ、４５Ｓを有する。絶縁層３０Ｂは、例えば、シリコン酸化物を含む。また、積層体４１は、絶縁層２６、２７によって、Ｙ方向に分割されている。
【００３４】
チャネルボディ層２０は、積層体４１の上端４１ｕから積層体４１の下端４１ｄにまで延在している。チャネルボディ層２０と複数の電極層ＷＬ０〜ＷＬ７のそれぞれとの間には記憶層３０Ａが設けられている。図２（ｂ）に表すように、記憶層３０Ａは、複数の電極層ＷＬ０〜ＷＬ７のそれぞれによって取り囲まれている。また、記憶層３０Ａは、チャネルボディ層２０を取り囲んでいる。
【００３５】
記憶セルＭＣは、記憶層３０Ａと、記憶層３０Ａに接するチャネルボディ層２０と、記憶層３０Ａに接する電極層ＷＬと、を有する。記憶セルＭＣは、不揮発性半導体記憶装置１ＡにおいてＸ方向、Ｙ方向、およびＺ方向に配列されている。
【００３６】
記憶層３０Ａは、ブロック絶縁膜である絶縁膜３１、電荷蓄積膜３２、トンネル絶縁膜である絶縁膜３３を有している。例えば、電極層ＷＬ０〜ＷＬ７のそれぞれとチャネルボディ層２０との間において、チャネルボディ層２０の側から外に向かって、絶縁膜３３、電荷蓄積膜３２、および絶縁膜３１が設けられている。さらに、チャネルボディ層２０は、芯材である絶縁層３７を取り囲んでいる。
【００３７】
記憶層３０Ａは、例えば、一対の酸化シリコン膜で窒化シリコン膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。絶縁膜３１は電極層ＷＬ０〜ＷＬ７のそれぞれに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。絶縁膜３１は、例えば、シリコン酸化物を含む。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。絶縁膜３３は、例えば、シリコン酸化物を含む。
【００３８】
チャネルボディ層２０は、記憶セルを構成するトランジスタにおけるチャネルとして機能する。電極層ＷＬ０〜ＷＬ７は制御ゲート電極として機能する。チャネルボディ層２０の周囲は、制御ゲート電極によって囲まれている。電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３９】
このように、チャネルボディ層２０と電極層ＷＬ０〜ＷＬ７との交差部分には記憶セルＭＣが形成されている。なお、芯材である絶縁層３７に代えて、この部分をチャネルボディ層２０で埋め尽くす構造も第１実施形態に含まれる。
【００４０】
図１に示すメモリストリングＭＳにおいては、メモリホールＭＨがＲＩＥ（Reactive Ion Etching）によって加工される。この際、基板１０に対して垂直方向（Ｚ方向）に延びるメモリホールＭＨの内壁がテーパをなす場合がある（図２（ａ）参照）。この結果、積層体４１の上層ほどメモリホールＭＨの孔径が大きくなり、下層ほどその孔径が小さくなる。第１実施形態では、このような孔径にばらつきのあるメモリホールＭＨ内に、均一な膜厚の記憶層３０Ａと、均一な膜厚のチャネルボディ層２０が設けられている。
【００４１】
例えば、複数の記憶セルＭＣ中の下層に属す記憶セルＭＣをＡ群、上層に属す記憶セルＭＣをＢ群とする。
【００４２】
複数の記憶セルＭＣをＡ群とＡ群とは別のＢ群とに区分けした場合、不揮発性半導体記憶装置１Ａに含まれる複数の記憶セルＭＣの特性は、複数の記憶セルＭＣ中のＡ群とＢ群とによって異なる場合がある。ここで、特性とは、例えば、データの書き込み特性、データの消去特性、データの読み込み特性、耐久性（Endurance）、データ保持特性（Data Retention）等である。このほか、特性には、上記特性の他に、本明細書で開示された特性も含む。
【００４３】
第１実施形態では、Ａ群に属す記憶セルＭＣとＢ群に属す記憶セルＭＣとの特性に適合した制御をするメモリシステムが提供される。
【００４４】
図３は、第１実施形態に係るメモリシステムのブロック図である。
【００４５】
メモリシステム５は、不揮発性半導体記憶装置１Ａと、不揮発性半導体記憶装置１Ａを制御するコントローラ２と、を備える。なお、メモリシステム５に組み込まれる不揮発性半導体記憶装置は、以下に示す不揮発性半導体記憶装置１Ｂ〜１Ｅであってもよい。ここで、不揮発性半導体記憶装置１Ａは、複数の記憶セルＭＣを有する。コントローラ２は、不揮発性半導体記憶装置１Ａに対する読み込み動作、書き込み動作、および読み込み動作もしくは書き込み動作の利用頻度等のいずれかを制御する。コントローラ２は、複数の記憶セルＭＣ中のある所定の群に属す記憶セルＭＣと、この所定の群とは異なる別の群に属す記憶セルＭＣと、に対して、その制御を変えることができる。
【００４６】
群には、記憶セルＭＣが少なくとも１個属しているとする。ここで、下層に位置する複数の記憶セルＭＣの集まりをＡ群、上層に位置する複数の記憶セルＭＣの集まりをＢ群としてもよく、上層に位置する複数の記憶セルＭＣの集まりをＡ群、下層に位置する複数の記憶セルＭＣの集まりをＢ群としてもよい。すなわち、Ａ群は、Ｂ群の上側に位置しているか、Ｂ群の下側に位置している。
【００４７】
例えば、不揮発性半導体記憶装置１Ａは、複数のブロック１ｂｌを有している。ブロック１ｂｌとは、図１に示すメモリストリングＭＳがＸ方向およびＹ方向に所定の数まで並んだ集まりである。複数のブロック１ｂｌのそれぞれは、所定の数の記憶セルＭＣを有している。
【００４８】
コントローラ２は、不揮発性半導体記憶装置１Ａのいずれかのブロック１ｂｌにおける複数の記憶セルＭＣの上記特性がＡ群とＢ群とによって異なる場合、以下の制御をする。コントローラ２は、記憶セルＭＣに対する読み込み動作、書き込み動作、および消去動作の少なくも１つの動作の利用頻度のいずれかをＡ群とＢ群とに対して変えることができる。ここで、利用頻度とは、利用度負荷であり、例えば、記憶セルＭＣに対する読み込み動作、書き込み動作、および消去動作の少なくも１つの動作の回数とする。なお、コントローラ２には、暗号化回路２ａ、ＥＣＣ（Error Checking and Correcting）回路２ｂ等が組み込まれている。
【００４９】
図２（ｂ）に示す記憶層３０Ａの膜厚ｄ１は、Ａ群とＢ群とで同じである。また、チャネルボディ層２０の膜厚ｄ２は、Ａ群とＢ群とで同じである。但し、記憶層３０Ａの切断面積は、Ａ群とＢ群とによって異なっている。これは、メモリホールＭＨの孔径がＡ群とＢ群とによって異なっているためである。例えば、記憶層３０Ａの切断面積は、Ａ群よりもＢ群の方が大きくなっている。このため、チャネルボディ層２０を取り囲む記憶層３０Ａの曲率（１／半径）は、Ｂ群よりもＡ群の方が高くなる。
【００５０】
このような場合、絶縁膜３３に印加されるトンネル電界は、Ｂ群の記憶層３０Ａに比べてＡ群に属す記憶層３０Ａの方が印加され易くなる。このため、Ｂ群の記憶層３０Ａに比べてＡ群に属す電極層ＷＬの方がより低いプログラミング電圧（Ｖｐｇｍ）、もしくは、より低い消去電圧（Ｖｅｒａ）で記憶セルＭＣを動作することができる。これにより、記憶層３０Ａに印加される電圧はより低くなるので、記憶セルＭＣの耐久性（Ｅｎｄｕｒａｎｃｅ特性）が向上する。なお、プログラミング電圧については、書き込み電圧と呼称してもよい。
【００５１】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方に記憶されるデータの書き込みの回数と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方に記憶されるデータの書き込みの回数と、が異なるように不揮発性半導体記憶装置１Ａを制御することができる。
【００５２】
例えば、書き込みの繰り返し回数の多くなるデータは、Ｂ群よりも耐久性が良好なＡ群に属す記憶セルＭＣに優先的に書き込まれる。また、書き込みのほか、消去、および読み込みの繰り返し回数の多くなるデータは、Ｂ群よりも耐久性が良好なＡ群に属す記憶セルＭＣに優先的に書き込まれる。これにより、メモリシステムの信頼性が向上する。
【００５３】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方に記憶されるデータの更新頻度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方に記憶されるデータの更新頻度と、が異なるように不揮発性半導体記憶装置１Ａを制御することができる。
【００５４】
例えば、コントローラ２は、更新頻度が高いと判断したデータ（例えば、管理データ等）をＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込むことができる。コントローラ２がより信頼性の高い記憶セルＭＣを選択して、この記憶セルＭＣにデータを配置するので不揮発性半導体記憶装置１Ａの信頼性が向上する。
【００５５】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方に記憶されるデータの記憶時間と、Ａ群に属す記憶セルおよびＢ群に属す記憶セルＭＣのいずれか他方に記憶されるデータの記憶時間と、が異なるように不揮発性半導体記憶装置１Ａを制御することができる。
【００５６】
例えば、コントローラ２は、基本的なホストデータや重要なデータをＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込むことができる。ホストデータ、重要データがＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込まれることで、信頼性の高いメモリシステムが構築される。
【００５７】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方にデータを書き込むときの電極層ＷＬの閾値電圧の最大値と最小値との差と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方にデータを書き込むときの電極層ＷＬの閾値電圧の最大値と最小値との差と、が異なるように不揮発性半導体記憶装置１Ａを制御することができる。
【００５８】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方からデータを消去するときの電極層ＷＬの閾値電圧の最大値と最小値との差と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方からデータを消去するときの電極層ＷＬの閾値電圧の最大値と最小値との差と、が異なるように不揮発性半導体記憶装置１Ａを制御することができる。
【００５９】
例えば、コントローラ２は、書き込み時もしくは消去時の閾値電圧（Ｖｔｈ）のバジェット（Ｖｔｈの割り当て）をＡ群とＢ群とで異なる値に設定することができる。これは、閾値電圧の設定の自由度（Ｗｉｎｄｏｗ幅）がＡ群およびＢ群のそれぞれにおいて異なるためである。コントローラ２は、記憶セルＭＣのそれぞれを信頼性の高い範囲内で使用する。
【００６０】
例えば、Ａ群とＢ群とに同じ閾値電圧を印加しても、Ａ群ではメモリホールＭＨの孔径がより小さいため、Ｂ群よりも絶縁膜３３に電界が印加され易い。従って、Ａ群では、閾値電圧のＷｉｎｄｏｗ幅が広くなる。例えば、Ａ群では、閾値電圧のバジェットを、−３Ｖ〜８Ｖの範囲に設定する。
【００６１】
一方、Ｂ群ではメモリホールＭＨの孔径がより大きいため、Ａ群に比べて絶縁膜３３に電界が印加され難くなる。従って、Ｂ群では、閾値電圧のＷｉｎｄｏｗ幅は狭くなる。ここで、強い消去電圧での消去動作はサイクルストレスの原因となるため、Ｂ群では、閾値電圧のバジェットを、−２Ｖ〜９Ｖの範囲に設定してもよい。これにより、絶縁膜３３に印加されるストレスが緩和される。このように、記憶セルＭＣのそれぞれにおける閾値電圧を信頼性の高い範囲内で設定することができる。
【００６２】
また、コントローラ２は、記憶セルＭＣからデータを正常に読み出せない場合に、この記憶セルＭＣの閾値電圧を変更して、この記憶セルＭＣに保存されているデータを正しく読み込めるようにシフトリード動作をすることができる。
【００６３】
例えば、コントローラ２は、Ａ群もしくはＢ群で最適なシフト値をサーチしたら，その他の記憶セルＭＣは簡易な式でシフト値を計算し、記憶セルＭＣ毎に異なるシフト値を設定する。シフトリード時のシフト値の最適化することで、データの誤り読み出しが低減する。コントローラ２は、複数の記憶セルＭＣのいずれかにデータを書き込むときの電極層ＷＬの電位（例えば、閾値電圧（Ｖｔｈ））もしくは複数の記憶セルＭＣのいずれかからデータを消去するときの電極層ＷＬの電位をシフトすることができる。これにより、シフトリード時のシフト値が最適化され、データ読み出しの誤りが低減する。
【００６４】
図４（ａ）および図４（ｂ）は、シフトリードの例を表す図である。ここで、図４（ａ）には、プラス側へのシフトリード、図４（ｂ）には、マイナス側へのシフトリードの例が表されている。
【００６５】
図４（ａ）に表すように、繰り替えし動作後の記憶セルＭＣ、書き込み後の劣化であるプログラムディスターブ（ＰＤ）、読み込み後の劣化であるリードディスターブ（ＲＤ）、もしくはデータリテンション（ＤＲ）の影響を受けた記憶セルＭＣに対して、閾値電圧を読み出すための読み出しレベルＶＡを初期設定（図中のFreshのライン）の読み出しレベルより高く設定する。
【００６６】
例えば、記憶セルＭＣがＰＤ、ＲＤの影響を受けた場合、記憶セルＭＣの閾値電圧の分布は、実線から破線（After Stress）で示すように高くなる場合がある。このため、初期設定された各閾値電圧を読み出すための読み出し電圧（レベル）ＶＡ、および非選択セルに供給される読み出し電圧Ｖｒｅａｄは、変化した各閾値電圧より低くなるため、正しくデータを読み出すことができなくなる。
【００６７】
第１実施形態では、不揮発性半導体記憶装置の使用状況に応じて読み出しレベルを変化可能としている。すなわち、ＰＤ、ＲＤの影響を受けた記憶セルＭＣからデータを読み出す場合、図４（ａ）に破線で示すように、読み出しレベルＶＡが初期設定の読み出しレベルより高く設定される。このため、読み出しレベルＶＡ、各閾値電圧分布の間に位置するため、正しくデータを読み出すことができる。また、読み出し電圧Ｖｒｅａｄも初期設定の読み出しレベルより高く設定される。このため、読み出し電圧Ｖｒｅａｄは、最も高い閾値電圧分布よりも高く設定されるため、正しくデータを読み出すことができる。
【００６８】
また、図４（ｂ）に示すように、記憶セルＭＣがＤＲの影響を受けた場合、記憶セルＭＣの閾値電圧の分布は、実線から破線で示すように低くなるように変化する場合もある。このため、初期設定で設定された各閾値電圧を読み出すための読み出しレベルＶＡは、変化した各閾値電圧より高くなるため、正しくデータを読み出すことができなくなる。
【００６９】
このような場合、図４（ｂ）に破線で示すように、読み出しレベルＶＡが初期設定の読み出しレベルより低く設定される。このため、読み出しレベルＶＡは、各閾値電圧分布の間に位置するため、正しくデータを読み出すことができる。
【００７０】
また、コントローラ２は、複数の記憶セルＭＣのいずれかにデータを多重化して記憶することができる。例えば、Ａ群およびＢ群のそれぞれの記憶セルＭＣに対して、データを二値ではなく、多重化して記憶してもよい。多値記憶により信頼性モードに強いメモリシステムが構築する。また、上層の記憶セルＭＣと下層の記憶セルＭＣとが混在するように論理ブロックを構成して符号化するメモリシステムを構築してもよい。これにより、積符号の使用でエラーデータの救済効率が上昇する。
【００７１】
（第２実施形態）  
図５（ａ）は、第２実施形態に係る記憶セル部の模式的断面図であり、図５（ｂ）は、第２実施形態に係る記憶セル部の模式的平面図である。
【００７２】
メモリシステム５に組み込まれる不揮発性半導体記憶装置は、以下に示す不揮発性半導体記憶装置１Ｂであってもよい。
【００７３】
第２実施形態に係る不揮発性半導体記憶装置１Ｂにおいても、基板１０に対して垂直方向（Ｚ方向）に延びるメモリホールＭＨがテーパをなしている。つまり、メモリホールＭＨには、上層と下層とによって、その孔径がばらついている。例えば、積層体４１の上層ほどメモリホールＭＨの孔径が大きくなり、積層体４１の下層ほどその孔径が小さくなっている。
【００７４】
不揮発性半導体記憶装置１Ｂでは、積層体４１の積層方向（Ｚ方向）に対し直交する方向（Ｘ方向およびＹ方向）において、チャネルボディ層２０の厚さがＡ群とＢ群とによって異なっている。また、積層方向に対し直交する方向において、記憶層３０Ａの厚さは、Ａ群とＢ群とによって異なっている。例えば、記憶層３０Ａの膜厚ｄ１およびチャネルボディ層２０の膜厚ｄ２は、積層体４１の上層（Ｂ群）よりも下層（Ａ群）の方が薄くなっている。
【００７５】
第２実施形態では、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方にデータを書き込むときの書き込み速度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方にデータを書き込むときの書き込み速度と、が異なるように、不揮発性半導体記憶装置１Ｂを制御することができる。
【００７６】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方からデータを消去する消去速度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方からデータを消去する消去速度と、が異なるように、不揮発性半導体記憶装置１Ｂを制御することができる。
【００７７】
例えば、チャネルボディ層２０の膜厚ｄ２が厚くなるほど、チャネルボディ層２０の抵抗は低くなり、チャネルボディ層内にＧＩＤＬ（Gate Induced Drain Leakage）電流が流れ易くなる。あるいは、チャネルボディ層２０の膜厚ｄ２が厚くなるほど、チャネルボディ層内のキャリア密度が高くなる。従って、書き込み／消去速度の速さが必要とされるデータは、コントローラ２によって、チャネルボディ層２０の抵抗が低くキャリア密度の高いＢ群の記憶セルＭＣに優先的に書き込まれる。
【００７８】
また、Ｂ群に比べてＡ群では、記憶層３０Ａが薄く形成されているため、Ａ群に属す記憶セルＭＣは、Ｂ群に属す記憶セルＭＣよりもリードディスターブ（ＲＤ）の影響を受け易くなる。このため、読み出し回数の多いデータは、コントローラ２によって、Ａ群に属す記憶セルＭＣよりも記憶層３０Ａがより厚いＢ群に属す記憶セルＭＣに優先的に書き込まれる。これにより、不揮発性半導体記憶装置１Ｂがリードディスターブ（ＲＤ）の影響を受け難くなり、メモリシステムの信頼性が向上する。
【００７９】
また、Ａ群の方がＢ群に比べて、記憶層３０Ａの膜厚ｄ１が薄い。これにより、コントローラ２は、Ｂ群に属す記憶セルＭＣよりもＡ群に属す記憶セルＭＣの方を、より低いプログラミング電圧／消去電圧で動作することができる。このような制御をすることにより、メモリシステムのデータ保持特性の劣化が低減する。
【００８０】
また、記憶層３０Ａ中の絶縁膜３１、３３には、キャリアトラップ性がある場合がある。電荷蓄積膜３２以外の層に電子がトラップされ易くなることがデータ保持特性の劣化要因となっている。したがって、読み出し回数が少なく、長期間の保持が必要とされるデータは、コントローラ２によって、Ｂ群に属す記憶セルＭＣよりもＡ群に属す記憶セルＭＣの方に優先的に書き込まれる。これにより、メモリシステムの信頼性が向上する。
【００８１】
（第３実施形態）  
メモリシステム５に組み込まれる不揮発性半導体記憶装置は、以下に示す不揮発性半導体記憶装置１Ｃであってもよい。
【００８２】
図６は、第３実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。
【００８３】
第３実施形態に係る不揮発性半導体記憶装置１Ｃは、電極層ＷＬが基板１０に対して垂直に配置されている。不揮発性半導体記憶装置１Ｃは、ＶＬ（Vertical Gate ladder）−ＢｉＣＳフラッシュメモリと呼称される。不揮発性半導体記憶装置１Ｃは、基板１０を含む下地層と、下地層の上に配列された複数の電極層ＷＬと、複数の電極層ＷＬのそれぞれを貫通するチャネルボディ層２０と、チャネルボディ層２０と複数の電極層ＷＬのそれぞれとの間に設けられた記憶層３０Ａと、を有する。
【００８４】
基板１０の上には複数のチャネルボディ層２０が設けられている。複数のチャネルボディ層２０は、Ｚ方向に積層され、基板１０の表面に対して平行な方向（例えば、Ｙ方向）に延びている。図６には、Ｚ方向に積み重ねられたチャネルボディ層２０の数は、３個であるが、この数に限られない。
【００８５】
複数の記憶セルＭＣのそれぞれは、例えば、チャネルボディ層２０と、チャネルボディ層２０の側面に接する記憶層３０Ａと、記憶層３０Ａの外側に配置され記憶層３０Ａに接する配線層ＷＬと、を有する。電極層ＷＬは、Ｚ方向に延びている。また、電極層ＷＬをＺ方向から見たとき、電極層ＷＬは、複数のチャネルボディ層２０を跨いで、Ｘ方向にも延びている。記憶層３０Ａは、上述したＯＮＯ構造を有する。
【００８６】
複数の記憶セルＭＣのそれぞれがチャネルボディ層２０を介してＹ方向に直列状に接続されることで、メモリストリングＭＳが形成されている。なお、Ｙ方向に並ぶ記憶セルＭＣは、６個であるが、この数に限定されない。
【００８７】
第３実施形態では、Ｚ方向に並ぶチャネルボディ層２０と、チャネルボディ層２０の側面に接する記憶層３０Ａと、記憶層３０Ａの外側に配置され記憶層３０Ａに接する配線層ＷＬと、を有する積層体を、フィン型積層構造体ＦＮとする。フィン型積層構造体ＦＮは、Ｘ方向において並んでいる。図６では、Ｘ方向において、４個のフィン型積層構造体ＦＮが並んでいるが、この数に限らない。
【００８８】
また、不揮発性半導体記憶装置１Ｃには、複数の電極層ＷＬと複数のビット線４８との間および複数の電極層ＷＬと複数のソース線４７との間に、特定のフィン型積層構造体ＦＮを選択するためのアシストゲートトランジスタＡＧＴが配置される。アシストゲートトランジスタＡＧＴは、記憶層３０Ａと同じ材料で構成された記憶層３８ｍと、アシストゲート電極３８ｇとを有する。Ｘ方向に並ぶアシストゲート電極３８ｇは、互いに電気的に独立している。また、アシストゲート電極３８ｇは、コンタクト３８ｃを介して、アシストゲート線（図示しない）に接続されている。
【００８９】
複数のチャネルボディ層２０の両端には、複数のビット線４８と、複数のソース線４７が設けられている。ビット線４８は、Ｘ方向に延び、Ｚ方向に積層している。ソース線４７は、Ｘ方向に延び、Ｚ方向に積層している。例えば、同じ高さにあるチャネルボディ層２０と、ビット線４８およびソース線とは電気的に接続することが可能である。複数のビット線４８のそれぞれには、コンタクト４８ｃが接続されている。複数のソース線４７のそれぞれには、コンタクト４７ｃが接続されている。複数のビット線４８、ソース線４７のそれぞれには、複数のチャネルボディ層２０中の１つを選択する選択手段（図示しない）が付加されている。
【００９０】
図７は、第３実施形態に係る記憶セル部の模式的断面図である。  
図７には、図６に示す電極層ＷＬ、記憶層３０Ａ、およびチャネルボディ層２０をＸ−Ｚ平面で切断した断面が表されている。
【００９１】
基板１０の上には、絶縁層２５を介して、チャネルボディ層２０と絶縁層５０とがＺ方向に交互に積層している。チャネルボディ層２０と絶縁層５０とが交互に積層された構造を積層体４２とする。絶縁層５０は、例えば、シリコン酸化物を含む。図７には、例えば、８層のチャネルボディ層２０が下地層上に積み重ねられた構造（Ｌａｙｅｒ１〜８）が示されている。
【００９２】
このような構造は、まず、プレート状のチャネルボディ層２０とプレート状の絶縁層５０とが交互に積層された積層構造を準備した後、この積層構造をフォトリソグラフィ技術およびエッチング加工を用いて形成する。エッチング加工は、例えば、ＲＩＥである。ＲＩＥによって加工された被加工体の加工面は、テーパをなす場合がある。
【００９３】
これにより、チャネルボディ層２０の幅２０ｗは、下層のＡ群と上層のＢ群とによって異なっている。ここで、幅２０ｗとは、チャネルボディ層２０が延在する方向（例えば、Ｙ方向）に対して直交する方向（例えば、Ｘ方向）における幅で定義される。
【００９４】
例えば、Ａ群に属す記憶セルＭＣのチャネルボディ層２０の幅２０ｗは、Ｂ群に属す記憶セルＭＣのチャネルボディ層２０の幅２０ｗよりも広くなっている。なお、記憶層３０Ａの厚さは、Ａ群とＢ群とで同じである。
【００９５】
コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方にデータを書き込むときの書き込み速度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方にデータを書き込むときの書き込み速度と、が異なるように、不揮発性半導体記憶装置１Ｃを制御することができる。
【００９６】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方からデータを消去する消去速度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方からデータを消去する消去速度と、が異なるように、不揮発性半導体記憶装置１Ｃを制御することができる。
【００９７】
例えば、Ａ群に属す記憶セルＭＣの方がＢ群に属す記憶セルＭＣよりも動作速度が速くなる。これは、Ａ群のほうがＢ群よりも、幅２０ｗが広いためである。このため、速い書き込み速度／消去速度が必要とされるデータは、下層であるＡ群に属す記憶セルＭＣに優先的に書き込んだり、記憶セルＭＣから消去したりする。これにより、メモリシステムの書き込み速度／消去速度が向上する。
【００９８】
また、幅２０ｗは、Ｂ群よりもＡ群の方が広いことから、Ｂ群に属す記憶セルＭＣのチャネルボディ層２０よりもＡ群に属す記憶セルＭＣのチャネルボディ層２０に流れる電流の電流量は多くなる。さらに、Ｂ群に属す記憶セルＭＣのチャネルボディ層２０よりもＡ群に属す記憶セルＭＣのチャネルボディ層２０のキャリア移動度も増加する。これにより、長期間の保持が必要とされるデータは、コントローラ２によってＢ群に属す記憶セルＭＣよりもＡ群に属す記憶セルＭＣに優先的に書き込まれる。
【００９９】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方にデータを書き込むときの電極層ＷＬの電位（閾値電位）と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方にデータを書き込むときの電極層ＷＬの電位（閾値電位）と、が異なるように、不揮発性半導体記憶装置１Ｃを制御することができる。
【０１００】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方からデータを消去するときの電極層ＷＬの電位（閾値電位）と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方からデータを消去するときの電極層ＷＬの電位と、が異なるように、不揮発性半導体記憶装置１Ｃを制御することができる。
【０１０１】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方に記憶されるデータの読み込みの回数と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方に記憶されるデータの読み込みの回数と、が異なるように、不揮発性半導体記憶装置１Ｃを制御することができる。
【０１０２】
例えば、Ａ群に属す記憶セルＭＣの幅２０ｗよりもＢ群に属す記憶セルＭＣの幅２０ｗは狭い。特に、第３実施形態では、電極層ＷＬがチャネルボディ層２０の両側面に接し電極層ＷＬがダブルゲートとして機能している。
【０１０３】
従って、電極層ＷＬによるチャネルボディ層２０の支配力は、Ａ群よりもＢ群の方が強くなる。これにより、Ａ群よりもＢ群の方がより低いプログラミング電圧、およびより低い消去電圧で、記憶セルＭＣを動作することができる。従って、Ｂ群に属す記憶セルＭＣの方が耐久性が増し、書き込みの繰り返し回数の多いデータは、コントローラ２によって、Ｂ群に属す記憶セルＭＣに優先的に書き込まれる。
【０１０４】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方に記憶されるデータの更新頻度と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方に記憶されるデータの更新頻度と、が異なるように不揮発性半導体記憶装置１Ｃを制御することができる。
【０１０５】
例えば、コントローラ２は、更新頻度が高いと判断したデータ（例えば、管理データ等）をＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込むことができる。コントローラ２がより信頼性の高い記憶セルＭＣを選択して、この記憶セルＭＣにデータを配置するので不揮発性半導体記憶装置１Ｃの信頼性が向上する。
【０１０６】
例えば、コントローラ２は、基本的なホストデータや重要なデータをＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込むことができる。ホストデータ、重要データがＢ群よりもＡ群に属す記憶セルＭＣに優先的に書き込まれることで、信頼性の高いメモリシステムが構築される。
【０１０７】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方にデータを書き込むときの電極層ＷＬの閾値電圧の最大値と最小値との差と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方にデータを書き込むときの電極層ＷＬの閾値電圧の最大値と最小値との差と、が異なるように不揮発性半導体記憶装置１Ｃを制御することができる。
【０１０８】
また、コントローラ２は、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか一方からデータを消去するときの電極層ＷＬの閾値電圧の最大値と最小値との差と、Ａ群に属す記憶セルＭＣおよびＢ群に属す記憶セルＭＣのいずれか他方からデータを消去するときの電極層ＷＬの閾値電圧の最大値と最小値との差と、が異なるように不揮発性半導体記憶装置１Ｃを制御することができる。
【０１０９】
例えば、コントローラ２は、書き込み時もしくは消去時の閾値電圧（Ｖｔｈ）のバジェットをＡ群とＢ群とで異なる値に設定することができる。これは、閾値電圧の設定の自由度がＡ群およびＢ群のそれぞれにおいて異なるためである。
【０１１０】
例えば、Ａ群とＢ群とに同じ閾値電圧を印加しても、Ｂ群では幅２０ｗがより狭いため、Ａ群よりも電極層（ゲート電極）ＷＬの支配が強くなる。すなわち、Ａ群よりもＢ群の方が絶縁膜３３に電界が印加され易い。従って、Ｂ群では、閾値電圧のＷｉｎｄｏｗ幅が広くなる。例えば、Ｂ群では、閾値電圧のバジェットを、−３Ｖ〜８Ｖの範囲に設定する。
【０１１１】
一方、Ａ群では幅２０ｗがより広いため、Ｂ群に比べて絶縁膜３３に電界が印加され難くなる。従って、Ａ群では、閾値電圧のＷｉｎｄｏｗ幅は狭くなる。ここで、強い消去電圧での消去動作はサイクルストレスの原因となるため、Ａ群では、閾値電圧のバジェットを、−２Ｖ〜９Ｖの範囲に設定してもよい。これにより、絶縁膜３３に印加されるストレスが緩和される。このように、記憶セルＭＣのそれぞれにおける閾値電圧を信頼性の高い範囲内で設定することができる。
【０１１２】
また、コントローラ２は、記憶セルＭＣからデータを正常に読み出せない場合に、この記憶セルＭＣの閾値電圧を変更して、この記憶セルＭＣに保存されているデータを正しく読み込めるようにシフトリード動作（上述）をすることができる。
【０１１３】
例えば、コントローラ２は、Ａ群もしくはＢ群で最適なシフト値をサーチしたら，その他の記憶セルＭＣは簡易な式でシフト値を計算し、記憶セルＭＣ毎に異なるシフト値を設定する。シフトリード時のシフト値の最適化することで、データの誤り読み出しが低減する。
【０１１４】
また、コントローラ２は、Ａ群およびＢ群のそれぞれの記憶セルＭＣに対して、データを二値ではなく、多重化して記憶してもよい。多値記憶により信頼性モードに強いメモリシステムが構築する。また、上層の記憶セルＭＣと下層の記憶セルＭＣとが混在するように論理ブロックを構成して符号化するメモリシステムを構築してもよい。これにより、積符号の使用でエラーデータの救済効率が上昇する。
【０１１５】
（第４実施形態）  
図８（ａ）および図８（ｂ）は、第４実施形態に係る記憶セル部の模式的側面図である。
【０１１６】
図８（ａ）および図８（ｂ）には、図６に示す電極層ＷＬ、記憶層３０Ａ、およびチャネルボディ層２０をＹ−Ｚ平面に対して垂直な方向からみた側面が表されている。また、図８（ａ）および図８（ｂ）には、電極層ＷＬの上下間に層間絶縁膜５１が設けられた状態が表されている。図６では、層間絶縁膜５１の表示が省略されている。
【０１１７】
図８（ａ）では、Ｙ方向における電極層ＷＬの幅が下層側ほど広くなり、図８（ｂ）では、Ｙ方向における電極層ＷＬの幅が上層側ほど広くなっている。ここで、記憶層３０Ａの厚さは、Ａ群とＢ群とで同じである。
【０１１８】
不揮発性半導体記憶装置１Ｄ、１Ｅにおいては、チャネルボディ層２０が延在する方向（例えば、Ｙ方向）において、記憶層３０Ａに接するチャネルボディ層２０の長さ２０Ｌ（チャネル長）は、Ａ群とＢ群とによって異なっている。フィン型積層構造体ＦＮをドライエッチング技術で形成される。この際に、長さ２０Ｌがエッチング条件、マスク材によって上層ほど短くなったり（図８（ａ））、上層ほど長くなったりするためである（図８（ｂ））。
【０１１９】
長さ２０Ｌが短くなると、チャネルボディ層２０に接する電荷蓄積膜３２の面積が小さくなる。この場合、書き込み／消去時における閾値電圧のシフト量がより小さくなる。
【０１２０】
また、チャネルボディ層２０には、ソース／ドレイン拡散領域を形成するために、例えば、不純物元素（ヒ素（Ａｓ）、リン（Ｐ）等）をチャネルボディ層２０に注入する。この際、長さ２０Ｌがより短い記憶セルＭＣほど、チャネルにまで不純物元素が回り込み易くなり、ソース／ドレイン拡散領域の長さ２０Ｌに対して占める割合が大きくなる。その結果、長さ２０Ｌの短い記憶セルＭＣでは短チャネル効果が起きて、読み込み時の閾値電圧のシフト量がより小さくなる。
【０１２１】
つまり、長さ２０Ｌがより長い記憶セルＭＣの方が書き込み／消去字のＷｉｎｄｏｗ幅が広くなる。このような場合、長さ２０Ｌが長い記憶セルＭＣと長さ２０Ｌが短い記憶セルＭＣに対して、同じ閾値電圧のＷｉｎｄｏｗ幅で書き込み／消去を繰り返したときは、長さ２０Ｌが短い記憶セルＭＣよりも、長さ２０Ｌが長い記憶セルＭＣの方が耐久性が高くなる。
【０１２２】
そこで、書き込み／消去字のＷｉｎｄｏｗ幅が広いことが要求されるデータ、および繰り返しの書き込みが必要とされるデータは、長さ２０Ｌがより長い記憶セルＭＣに優先的に書き込ませることが望ましい。例えば、不揮発性半導体記憶装置１ＤではＡ群に属す記憶セルＭＣ、不揮発性半導体記憶装置１ＥではＢ群に属す記憶セルＭＣに、データを記憶する。これにより、信頼性の高いメモリシステムが実現する。
【０１２３】
（第５実施形態）  
図９は、第５実施形態に係るメモリシステムのブロック図である。
【０１２４】
メモリシステム５において、複数の記憶セルＭＣは、複数のブロック１ｂｌに分けられている。第５実施形態では、複数のブロック１ｂｌのいずれかに属す記憶セルＭＣの読み込み電圧が目的値以上にシフトする場合、コントローラ２は、このブロック１ｂｌ内に格納されているデータを他のブロックに移動する制御をする。
【０１２５】
例えば、不揮発性半導体記憶装置１Ａ〜１Ｅのそれぞれのブロック１ｂｌにおいて、リードディスターブ（ＲＤ）の影響を受け易い記憶セルＭＣの一部をリードディスターブ（ＲＤ）レベルのモニタとして使用する。図９には、リードディスターブ（ＲＤ）の影響を受け易い記憶セルＭＣを、一例として、矢印Ｐで示している。ここで、ブロック１ｂｌ内において、矢印Ｐで示す上層の記憶セルＭＣほどリードディスターブ（ＲＤ）の影響を受け易いとする。この場合、矢印Ｐで示す記憶セルＭＣをレベルリードディスターブ（ＲＤ）レベルのモニタとして用いる。なお、下層の記憶セルＭＣほどリードディスターブ（ＲＤ）の影響を受け易い場合、下層に属す記憶セルＭＣをレベルリードディスターブ（ＲＤ）レベルのモニタとして用いることもできる。
【０１２６】
リードディスターブ（ＲＤ）をモニタしている記憶セルＭＣは、繰り返しの読み出し動作によって劣化し、閾値電圧がシフトする場合がある。このシフト量（ΔＶｔｈ）が基準値を超えた場合には、コントローラ２は、このブロック１ｂｌに保存されているデータを別のブロック１ｂｌに移す制御をする。
【０１２７】
リードディスターブ（ＲＤ）をモニタする記憶セルＭＣをブロック１ｂｌ内に設けることで、リードディスターブ（ＲＤ）の影響を受けた記憶セルＭＣを使用し続ける必要がなくなる。そして、コントローラ２は、リードディスターブ（ＲＤ）の影響を受けて、信頼性が低下する前に、別のブロック１ｂｌにデータを移動させる。これにより、メモリシステムの信頼性が向上する。
【０１２８】
また、リードディスターブ（ＲＤ）をモニタする記憶セルＭＣは、ブロック１ｂｌ外ではなく、ブロック１ｂｌ内に設けられている。このため、余分なチップ面積が減り、チップサイズが増大することがない。
【０１２９】
（第６実施形態）  
図１０は、第６実施形態に係るメモリシステムのブロック図である。
【０１３０】
第６実施形態では、コントローラ２は、複数のブロック１ｂｌのそれぞれにおける読み込み回数を数えることができる。コントローラ２は、読み込み回数が目的値以上になった場合、読み込み回数が目的値以上になったブロック１ｂｌ内に格納されているデータを他のブロック１ｂｌに移動する。コントローラ２は、読み出し回数をカウントするリードカウンタ２ｃを有する。
【０１３１】
例えば、１０００回に渡り、繰り返し読み出しがなされた記憶セルＭＣ（例えば、矢印Ｐで示す記憶セルＭＣ）は、閾値電圧が劣化する。コントローラ２は、そのシフト量（ΔＶｔｈ）が基準値を超えた場合には、そのブロック１ｂｌに保存されているデータを別のブロック１ｂｌに移す制御をする。
【０１３２】
リードカウンタ２ｃを設けることで、リードディスターブ（ＲＤ）の影響を受けた記憶セルＭＣを使用し続ける必要がなくなる。そして、コントローラ２は、リードディスターブ（ＲＤ）の影響を受けて、信頼性が低下する前に、別のブロック１ｂｌにデータを移動させる。これにより、メモリシステムの信頼性が向上する。
【０１３３】
（第７実施形態）  
図１１は、第７実施形態に係るメモリシステムのブロック図である。
【０１３４】
第７実施形態においては、複数のブロック１ｂｌのそれぞれを領域ａｒ１と領域ａｒ２とに分ける。コントローラ２は、いずれかのブロック１ｂｌにおける領域ａｒ１および領域ａｒ２のいずれか一方に格納されているデータを、他のブロック１ｂｌにおける領域ａｒ１および領域ａｒ２のいずれか一方に移動することができる。図中のブロック１ｂｌ間に跨がっている矢印は、ブロック１ｂｌ間でデータが移動する様子を表している。
【０１３５】
ブロック１ｂｌの上層の領域ａｒ１と下層の領域ａｒ２とを分けて動作をすると（この動作を、ブロック分割消去動作と呼ぶ）、ブロック１ｂｌ内で領域ａｒ１と領域ａｒ２とで更新頻度に差が生じる。第７実施形態においては、更新頻度がより少ない記憶セルＭＣは、寿命が長い記憶セルＭＣとし、この記憶セルＭＣに対して繰り返し書き込みを行う。
【０１３６】
例えば、上層の記憶セルＭＣより下層の記憶セルＭＣの方が書き換えの耐性が高い不揮発性半導体装置で、不揮発性半導体記憶装置内でブロック分割消去動作をすることを想定する。この場合、上層の領域ａｒ１の方が下層の領域ａｒ２よりも早くサイクル劣化すると仮定する。
【０１３７】
この場合、コントローラ２は、上層の領域ａｒ１に属す記憶セルＭＣは使用せず、上層の領域ａｒ１に格納されていたデータを他のブロック１ｂｌに移動する。一方、下層の領域ａｒ２に属す記憶セルＭＣはさらに書き換え可能なため、下層の領域ａｒ２を引き続き使用する。
【０１３８】
この際、コントローラ２は、所定の回数（例えば、１３００回）、書き換えを行った上層の領域ａｒ１の記憶セルＭＣについては使用を終了し、データを他のブロック１ｂｌに移すことができる。また、コントローラ２は、下層の領域ａｒ２に属す記憶セルＭＣについては、上記回数を超える回数（例えば、３６００回）まで書き換えを行い、その後、データを他のブロック１ｂｌに移す制御をする。
【０１３９】
これにより、更新頻度が高く、動作の信頼性が低下した記憶セルＭＣは使用せず、この後は、引き続き書き換え可能な記憶セルＭＣを使用し続けることができる。つまり、第７実施形態では、記憶セルを使用できる回数まで有効に活用する。その結果、メモリシステムの信頼性が向上する。
【０１４０】
実施形態ではＢｉＣＳフラッシュメモリ、またはＶＬ−ＢｉＣＳフラッシュメモリについて述べた。実施形態は、その他の三次元積層構造の不揮発性半導体記憶装置（例えば、ＶＧ−ＮＡＮＤ、ＶＧ−ＦＧ等）にも適用可能である。
【０１４１】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１４２】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４４】
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ  不揮発性半導体記憶装置、  １ｂｌ  ブロック、  ２  コントローラ、  ２ａ  暗号化回路、  ２ｂ  ＥＣＣ回路、  ２ｃ  リードカウンタ、  ５  メモリシステム、  １０  基板、  ２０  チャネルボディ層、  ２０Ｌ  長さ、  ２０ｗ  幅、  ２１  連結部、  ２２Ａ  バックゲート、  ２５、２６、２７、３７、５０  絶縁層、  ３０Ａ、３８ｍ  記録層、  ３０Ｂ  絶縁層、  ３１、３３  絶縁膜、  ３２  電荷蓄積膜、  ３５、３６  ゲート絶縁膜、  ３８ｃ、４７ｃ、４８ｃ  コンタクト、  ３８ｇ  アシストゲート電極、  ４１、４２  積層体、  ４１ｄ  下端、  ４１ｕ  上端、  ４５  選択ゲート電極、  ４５Ｄ  ドレイン側選択ゲート電極、  ４５Ｓ  ソース側選択ゲート電極、  ４７  ソース線、  ４８  ビット線、  ４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ、ＷＬ、ＷＬ１〜ＷＬ７  電極層、  ５１  層間絶縁膜、  ＢＧＴ  バックゲートトランジスタ、  ＣＬ  柱状部、  ＦＮ  フィン型積層構造体、  ＭＣ  記憶セル、  ＭＨ  メモリホール、  ＭＳ  メモリストリング、  ＳＴＤ  ドレイン側選択トランジスタ、  ＳＴＳ  ソース側選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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