(57)【要約】【目的】フロアプランを容易に把握できるようにする。【構成】フロアプラン表示装置１００は、ネットリスト１１０と回路素子のシンボル１１１を記憶する記憶部１０４と、ネットリスト１１０を用いてネットリスト１１０に含まれる回路素子を種類毎のグループに分けるグループ分け部１０５と、各グループを統合したフロアプランを生成するフロアプラン生成部１０６と、フロアプランの各グループに含まれる回路素子に、記憶部１０４に記憶された対応するシンボルを割り当てるシンボル割り当て部１１２と、シンボルが割り当てられたフロアプランを表示する表示部１０３とを備えている。【選択図】図１
2015184957.tif 000002
【特許請求の範囲】
【請求項１】
ネットリストと回路素子のシンボルを記憶する記憶手段と、
前記ネットリストを用いて前記ネットリストに含まれる回路素子を種類毎のグループに分けるグループ分け手段と、
前記各グループを統合したフロアプランを生成するフロアプラン生成手段と、
前記フロアプランの各グループに含まれる回路素子に、前記記憶手段に記憶された対応するシンボルを割り当てるシンボル割り当て手段と、
前記シンボルが割り当てられたフロアプランを表示する表示手段とを備えて成ることを特徴とするフロアプラン設計装置。
【請求項２】
前記グループ分け手段によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化手段を有し、
前記シンボルは前記基本素子を表すシンボルであり、
前記フロアプラン生成手段は、ユニット化手段によって基本素子に変換された前記各グループを統合したフロアプランを生成し、
前記シンボル割り当て手段は、前記フロアプランの各グループに含まれる基本素子に対応するシンボルを割り当てることを特徴とする請求項１記載のフロアプラン設計装置。
【請求項３】
前記フロアプラン生成手段は、前記各グループ単位のフロアプランを生成するグループ単位フロアプラン生成手段と、前記各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成手段とを備えて成ることを特徴とする請求項１又は２記載のフロアプラン設計装置。
【請求項４】
グループ分け手段が記憶手段に記憶されたネットリストを用いて前記ネットリストに含まれる回路素子の種類毎のグループに分けるグループ分け工程と、
フロアプラン生成手段が前記各グループを統合したフロアプランを生成するフロアプラン生成工程と、
シンボル割り当て手段が前記フロアプランの各グループに含まれる回路素子に、前記記憶手段に記憶された対応するシンボルを割り当てるシンボル割り当て工程と、
表示手段が前記シンボルが割り当てられたフロアプランを表示するフロアプラン表示工程とを備えて成ることを特徴とするフロアプラン設計方法。
【請求項５】
ユニット化手段が前記グループ分け手段によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化工程を有し、
前記シンボルは前記基本素子を表すシンボルであり、
前記フロアプラン生成工程では、ユニット化手段によって基本素子に変換された前記各グループを統合したフロアプランを生成し、
前記シンボル割り当て工程では、前記フロアプランの各グループに含まれる基本素子に対応するシンボルを割り当てることを特徴とする請求項４記載のフロアプラン設計方法。
【請求項６】
前記フロアプラン生成工程は、
グループ単位フロアプラン生成手段が前記各グループ単位のフロアプランを生成するグループ単位フロアプラン生成工程と、
統合フロアプラン生成手段が前記各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成工程とを備えて成ることを特徴とする請求項４又は５記載のフロアプラン設計方法。
【請求項７】
コンピュータに請求項４乃至６のいずれか一に記載のフロアプラン表示方法を実行させることを特徴とするフロアプラン設計用プログラム。
【請求項８】
請求項７記載のフロアプラン設計用プログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のフロアプランを設計するフロアプラン設計装置、フロアプラン設計方法、フロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
【背景技術】
【０００２】
従来から、ＬＳＩ等の半導体集積回路を設計する場合、集積回路を構成する回路要素の詳細なレイアウトを設計する前段階として、回路要素の概略配置を決定するフロアプランの設計が行われている（例えば特許文献１、２参照）。
従来、フロアプランは半導体集積回路を設計する設計装置内部においてのみ利用していた場合、使用者はフロアプランの内容を確認できなかった。
【０００３】
また、フロアプランを表示する場合でも、所定の規則に従って複数の回路素子をブロックとしてまとめ、各ブロックを所定の規則に従って配置すると共に各ブロックをアルファベットの記号によって表示するようにしている。したがって、記号の意味を知らない者とってフロアプランの内容が解り難いという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０４５３１８号公報
【特許文献２】特開２０１２−１１８９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前記問題点に鑑み成されたもので、フロアプランを容易に把握できるようにすることを課題としている。
【課題を解決するための手段】
【０００６】
本発明の第１の視点によれば、ネットリストと回路素子のシンボルを記憶する記憶手段と、前記ネットリストを用いて前記ネットリストに含まれる回路素子を種類毎のグループに分けるグループ分け手段と、前記各グループを統合したフロアプランを生成するフロアプラン生成手段と、前記フロアプランの各グループに含まれる回路素子に、前記記憶手段に記憶された対応するシンボルを割り当てるシンボル割り当て手段と、前記シンボルが割り当てられたフロアプランを表示する表示手段とを備えて成ることを特徴とするフロアプラン設計装置が提供される。
【０００７】
また、本発明の第２の視点によれば、グループ分け手段が記憶手段に記憶されたネットリストを用いて前記ネットリストに含まれる回路素子の種類毎のグループに分けるグループ分け工程と、フロアプラン生成手段が前記各グループを統合したフロアプランを生成するフロアプラン生成工程と、シンボル割り当て手段が前記フロアプランの各グループに含まれる回路素子に、前記記憶手段に記憶された対応するシンボルを割り当てるシンボル割り当て工程と、表示手段が前記シンボルが割り当てられたフロアプランを表示するフロアプラン表示工程とを備えて成ることを特徴とするフロアプラン設計方法が提供される。
【０００８】
また、本発明の第３の視点によれば、コンピュータに前記フロアプラン設計方法を実行させることを特徴とするフロアプラン設計用プログラムが提供される。
また、本発明の第４の視点によれば、前記フロアプラン設計用プログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体が提供される。
【発明の効果】
【０００９】
本発明のフロアプラン設計装置によれば、フロアプランの内容を容易に把握できるようにすることができる。
また、本発明のフロアプラン設計方法によれば、フロアプランの内容を容易に把握できるようにすることができる。
【００１０】
また、コンピュータが本発明のフロアプラン設計用プログラムを実行することにより、フロアプランの内容を容易に把握できるようにすることができる。
また、本発明の記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、フロアプランの内容を容易に把握できるようにすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係るフロアプラン設計装置のブロック図である。
【図２】本発明の第１の実施の形態に係るフロアプラン設計装置のフローチャートである。
【図３】本発明の第１の実施の形態に係るフロアプラン表示を示す図である。
【図４】本発明の各実施の形態に使用するシンボルの例を示す図である。
【図５】本発明の各実施の形態の動作を説明するための回路図である。
【図６】本発明の第２の実施の形態に係るフロアプラン設計装置のブロック図である。
【図７】本発明の第２の実施の形態に係るフロアプラン設計装置のフローチャートである。
【図８】本発明の第２の実施の形態に係るフロアプラン設計装置の説明図である。
【図９】本発明の第２の実施の形態に係るフロアプラン設計装置の説明図である。
【図１０】本発明の第２の実施の形態に係るフロアプラン設計装置の説明図である。
【図１１】本発明の第２の実施の形態に係るフロアプラン表示を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態に係るフロアプラン設計装置、フロアプラン設計方法、フロアプラン設計方法をコンピュータに実行させるためのフロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体について、図面を用いて説明する。尚、各図において同一部分には同一符号を付している。
【００１３】
本発明の実施の形態に係るフロアプラン設計装置は、半導体集積回路（ＩＣ）を構成する回路要素の詳細なレイアウトを設計する前段階として、前記回路要素の概略配置を表すフロアプランを設計し表示する機能を有している。
図１は、本発明の第１の実施の形態に係るフロアプラン設計装置のブロック図である。
【００１４】
図１において、フロアプラン設計装置１００は、入力部１０１、フロアプラン生成処理部１０２、表示部１０３、記憶部１０４を備えている。フロアプラン設計装置１００は、キーボードやマウスなどの入力部、表示部、中央処理装置（ＣＰＵ）及び記憶部を備えたコンピュータによって構成することができる。前記コンピュータに、コンピュータ読み取り可能な記録媒体（例えば、記憶部１０４、あるいは図示しない半導体メモリやＣＤ−ＲＯＭ等）に記録された回路図変更用プログラムをインストールして実行させることにより、フロアプラン設計装置１００として機能させることができる。
【００１５】
入力部１０１は、データや命令を入力するためのもので、マウス、キーボードあるいは、ＵＳＢ（Universal Serial Bus）端子等の入力インタフェースによって構成される。
フロアプラン生成処理部１０２は、ネットリストに含まれる回路素子をシンボルで表してフロアプランを生成する機能を有している。
【００１６】
記憶部１０４は、回路素子の論理的な接続関係を表す情報であるネットリスト１１０、回路素子を図形で表す図形情報である回路素子のシンボル１１１を備えている。回路素子の種類としては、トランジスタ、抵抗、キャパシタ等があり、後述するように、回路素子の種類毎にシンボルが対応付けられている。
【００１７】
入力部１０１からフロアプラン設計対象のネットリスト及び前記ネットリストに用いられる回路素子のシンボルのデータを入力すると、保存処理部１０９が各々、ネットリスト１１０、回路素子のシンボル１１１として記憶部１０４に記憶する。
記憶部１０４には、フロアプラン設計処理に必要なその他のデータやプログラムも記憶される。
【００１８】
フロアプラン生成処理部１０２は、ネットリスト１１０を用いて当該ネットリスト１１０に含まれる回路素子を種類毎のグループに分けるグループ分け部１０５を備えている。
また、フロアプラン生成処理部１０２は、前記各グループを統合したフロアプランを生成するフロアプラン生成部１０６を備えている。
【００１９】
また、フロアプラン生成処理部１０２は、前記フロアプランの各グループに含まれる回路素子に、記憶部１０４に記憶された対応するシンボル１１１を割り当てるシンボル割り当て部１１２を備えている。
表示部１０３は、フロアプラン生成処理部１０２のフロアプラン生成処理途中で得られる情報や、シンボル割り当て部１１２によって回路素子にシンボルが割り当てられたフロアプランを表示する機能を有している。
【００２０】
また、フロアプラン生成部１０６は、各グループ単位のフロアプランを生成するグループ単位フロアプラン生成部１０７を備えている。また、フロアプラン生成部１０６は、各グループ単位のフロアプランを統合して、ネットリスト１１０に対応する全体のフロアプランを生成する統合フロアプラン生成部１０８を備えている。
【００２１】
尚、入力部１０１は入力手段を構成し、フロアプラン生成処理部１０２はフロアプラン生成処理手段を構成し、表示部１０３は表示手段を構成し、記憶部１０４は記憶手段を構成している。また、グループ分け部１０５はグループ分け手段を構成し、フロアプラン生成部１０６はフロアプラン生成手段を構成し、シンボル割り当て部１１２はシンボル割り当て手段を構成している。また、グループ単位フロアプラン生成部１０７はグループ単位フロアプラン生成手段を構成し、統合フロアプラン生成部１０８は統合フロアプラン生成部は統合フロアプラン生成手段を構成している。
【００２２】
図２は、フロアプラン設計装置１００のフローチャートであり、主としてフロアプラン生成処理部１０２が行う処理を示している。
図３は、フロアプラン設計装置１００が設計したフロアプランを表示部１０３に表示したものを示す図である。
図３において、フロアプランは、ＭＯＳトランジスタのブロック３０１、抵抗のブロック３０２、回路モジュールのブロック３０３、３０４及びキャパシタのブロック３０５を統合した構成となっている。
【００２３】
図４は、本発明の各実施の形態に係るフロアプラン設計装置で使用するシンボルを示す図である。図４のシンボルは、本発明の第１の実施の形態では回路素子のシンボル１１１として使用され、後述する第２の実施の形態では基本素子のシンボル６０２として使用される。
【００２４】
図４において、図４（ａ）はＰＭＯＳトランジスタ、同図（ｂ）はＰＭＯＳトランジスタのダミーの回路素子、同図（ｃ）はＮＭＯＳトランジスタ、同図（ｄ）はＮＭＯＳトランジスタのダミーの回路素子、同図（ｅ）はキャパシタ、同図（ｆ）はキャパシタのダミー、同図（ｇ）は抵抗、同図（ｈ）は抵抗のダミーの回路素子を表すシンボルである。
【００２５】
基本素子（ユニット）については後述する第２の実施の形態において説明するが、図４（ａ）はＰＭＯＳトランジスタの基本素子、同図（ｂ）はＰＭＯＳトランジスタのダミーの回路素子の基本素子、同図（ｃ）はＮＭＯＳトランジスタの基本素子、同図（ｄ）はＮＭＯＳトランジスタのダミーの回路素子の基本素子、同図（ｅ）はキャパシタの基本素子、同図（ｆ）はキャパシタのダミーの回路素子の基本素子、同図（ｇ）は抵抗の基本素子、同図（ｈ）は抵抗のダミーの回路素子の基本素子を表すシンボルとして使用する。
尚、ダミーの回路素子やダミーの回路素子の基本素子は、電気的に動作する回路素子や電気的に動作する回路素子の基本素子としての機能は有しておらず、前記回路素子間あるいは回路素子の基本素子間のスペースを確保する等のためにブロック内に挿入される擬似的な素子である。
【００２６】
同じ種類の回路素子のシンボルは同じ大きさである。即ち、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及びこれらのダミーのシンボルは同じ大きさである。また、抵抗及び抵抗のダミーのシンボルは同じ大きさである。また、キャパシタ及びキャパシタのダミーのシンボルは同じ大きさである。異なる種類の回路素子のシンボルは互いに異なる大きさでもよく又、互いに同じ大きさでもよい。
また、後述する基本素子についても同様に、同じ種類の基本素子のシンボルは互いに同じ大きさであるが、異なる種類の基本素子のシンボルは互いに異なる大きさでも同じ大きさのいずれでもよい。
【００２７】
図４に示した各シンボルは、前述したように本発明の第１の実施の形態では回路素子（回路素子及びダミーの回路素子の両方を含む。）を表示するシンボルとして使用し、本発明の第２の実施の形態では回路素子を構成する基本素子（回路素子の基本素子及びダミーの回路素子の基本素子の両方を含む。）を表示するシンボルとして使用するものであり、同一のシンボルであっても、第２の実施の形態で使用するシンボルの方が第１の実施の形態で使用するシンボルよりも小さな形状を有するように構成している。
【００２８】
図５は、本発明の各実施の形態で用いる、フロアプランの設計対象となる回路図であり、差動増幅回路を含む回路の例を示している。図５において、フロアプラン設計対象の回路は、ＮＭＯＳトランジスタ５０１〜５０４、ＰＭＯＳトランジスタ５０５〜５０９、抵抗５１０、５１１、キャパシタ５１２、５１３、複数の回路素子によって構成される回路モジュール５１４、５１５を備えている。
【００２９】
ＮＭＯＳトランジスタ５０１〜５０４及びＰＭＯＳトランジスタ５０５〜５０９は、図３におけるブロック３０１内に配置される。ブロック３０１には、ＮＭＯＳトランジスタ５０１〜５０４を表す４個のＮＭＯＳトランジスタシンボル、ＰＭＯＳトランジスタ５０５〜５０９を表す５個のＰＭＯＳトランジスタシンボル及びダミーが含まれている。
【００３０】
抵抗５１０、５１１は図３におけるブロック３０２内に配置されている。ブロック３０２には、抵抗５１０、５１１のシンボル及びダミーのシンボルが含まれている。
キャパシタ５１２、５１３は図３におけるブロック３０５内に配置されている。ブロック３０５には、キャパシタ５１２、５１３のシンボル及びダミーのシンボルが含まれている。
また、回路モジュール５１４、５１５は、各々、図３におけるブロック３０３、３０４に対応している。
【００３１】
以下、図１〜図５を用いて、本発明の第１の実施の形態の動作を詳細に説明する。
尚、予め入力部１０１によってネットリスト１１０及び複数種類の回路素子及びダミーの回路素子のシンボル１１１が入力され、保存処理部１０９によって記憶部１０４に記憶されているものとする。
グループ分け部１０５は、記憶部１０４からフロアプラン設計対象のネットリスト１１０を読み出し、ネットリスト１１０に含まれる回路素子の種別毎にグループ分けする（図２のステップＳ２０１）。
【００３２】
本実施の形態では、回路素子として、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、抵抗、キャパシタが含まれているものとする。グループ分け部１０５は、ＭＯＳトランジスタ（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ）が１つのグループを構成し、抵抗が１つのグループを構成し、キャパシタが１つのグループを構成するように、ネットリスト１１０に含まれる回路素子を種別毎にグループ分けする。
【００３３】
尚、グループ分けの方法として、グループ分け部１０５は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが各々１つのグループを構成するように形成してもよい。
処理ステップＳ２０１は、グループ分け部１０５が、記憶部１０４に記憶されたネットリスト１１０を用いてネットリスト１１０に含まれる回路素子の種類毎のグループに分けるグループ分け工程を構成している。
【００３４】
次に、フロアプラン生成部１０６は、各グループを統合したフロアプランを生成する（ステップＳ２０２、Ｓ２０３）。このとき、フロアプラン生成部１０６は、ネットリスト１１０から抽出した制約や別途設けた制約（例えば配線長を最短にする制約である配線長制約、回路素子間の距離を規定するスペース制約、回路素子を対称に配置するシンメトリ制約、面積等）に基づいてフロアプランを生成する。
【００３５】
即ち、フロアプラン生成部１０６を構成するグループ単位フロアプラン生成部１０７は、各グループ毎にフロアプランを生成する（ステップＳ２０２）。このとき、所定の制約に従って各回路素子間に所定の距離を確保する等のために、各ブロックにはダミーの回路素子を配置する。
このとき、グループ単位フロアプラン生成部１０７は、各グループ毎に、所定の制約を満足するように複数のフロアプランを生成する。各グループのフロアプランとして、縦横比を変える等して各々複数種類のフロアプランが生成される。
【００３６】
図３に示す例では、グループ単位フロアプラン生成部１０７は、ＭＯＳトランジスタのブロックとしてブロック３０１を生成し、抵抗のブロックとしてブロック３０２を生成し、回路モジュール５１４のブロックとしてブロック３０３、回路モジュール５１５のブロックとしてブロック３０４を生成し、キャパシタのブロックとしてブロック３０５を生成している。グループ単位フロアプラン生成部１０７は、これ以外にも各グループ毎に、所定の制約を満足する複数のフロアプランを生成する。尚、この段階では未だ、各回路素子にはシンボルが割り当てられていない。
【００３７】
次に、統合フロアプラン生成部１０８は、所定の制約を満たすように、各グループのフロアプランを統合した全体的なフロアプランを生成する（ステップＳ２０３）。グループ単位フロアプラン生成部１０７が各グループ毎に複数のフロアプランを生成した場合、統合フロアプラン生成部１０８は、所定の制約を満たすことが可能な全ての組み合わせについての統合したフロアプランを生成し、当該生成したフロアプランをシンボル割り当て部１１２、記憶部１０４に出力する。記憶部１０４には前記フロアプランが記憶される。
【００３８】
処理ステップＳ２０２及び処理ステップＳ２０３は、フロアプラン生成部１０６が、各グループを統合したフロアプランを生成するフロアプラン生成工程を構成している。また、前記フロアプラン生成工程は、グループ単位フロアプラン生成部１０７が各グループ単位のフロアプランを生成するグループ単位フロアプラン生成工程と、統合フロアプラン生成部１０８が各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成工程とを備えている。
【００３９】
次に、シンボル割り当て部１１２は、フロアプラン生成部１０６が生成した前記フロアプランの各グループに含まれる回路素子に、記憶部１０４に記憶された対応するシンボルを割り当てる（ステップＳ２０４）。
処理ステップＳ２０４は、シンボル割り当て部１１２が前記フロアプランの各グループに含まれる回路素子（回路素子及びダミーの回路素子の両方を含む。）に、記憶部１０４に記憶された対応するシンボルを割り当てるシンボル割り当て工程を構成している。
また、シンボル割り当て部１１２は、前記シンボルが割り当てられたフロアプランを表示部１０３、記憶部１０４に出力する。
【００４０】
表示部１０４は、シンボル割り当て部１１２から前記シンボルが割り当てられたフロアプランのデータを受けて、図３に示すようにフロアプランを表示する（ステップＳ２０５）。回路素子の数と同じ数（この数にはダミーは含まれない。）のシンボルが表示される。また、前記フロアプランは記憶部１０４に記憶される。
処理ステップＳ２０５は、表示部１０３がフロアプランを表示するフロアプラン表示工程を構成している。
【００４１】
このように、フロアプランに含まれる回路素子はブロック毎にグループ分けされるとともにシンボルで表示されるため、フロアプランの内容を容易に把握できるように表示がなされる。
尚、各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部１０８は所定制約を満たす全てのフロアプランを出力して表示部１０３に表示し、使用者が入力部１０１を用いて好ましいフロアプランを選択するように構成することができる。
【００４２】
次に、本発明の第２の実施の形態について説明する。尚、本第２の実施の形態に係る各図において、前記第１の実施の形態と同様の機能を有する部分については同一符号を付している。
本発明の第１の実施の形態においては、フロアプランでは、ネットリストに含まれる回路素子をそのままシンボル表示するように構成したが、本発明の第２の実施の形態では、回路素子を複数の基本素子（ユニット）によって等価な特性のものに変換し、前記基本素子を用いてフロアプランを生成し、前記フロアプラン内の前記基本素子に、対応するシンボルを割り当ててフロアプラン表示を行うように構成している。
【００４３】
ここで、基本素子とは特性が基本となる所定値（例えば、ＭＯＳトランジスタであれば消費電流が所定値、抵抗であれば抵抗値が所定値、キャパシタであればキャパシタンスが所定値）を有する回路素子であり、基本となる特性及びその所定値は回路素子の種類毎に定められる。基本素子には、電気的に機能する回路素子の基本素子と、電気的には機能しないダミーの回路素子の基本素子がある。
【００４４】
図６は、本発明の第２の実施の形態に係るフロアプラン設計装置のブロック図である。
図６において、フロアプラン設計装置６００は、第１の実施の形態と同様に、入力部１０１、フロアプラン生成処理部１０２、表示部１０３、記憶部１０４を備えているが、フロアプラン生成処理部１０２がユニット化部６０１を備えている点と、記憶部１０４が回路素子のシンボル１１１の代わりに基本素子のシンボル６０２を備える点で第１の実施の形態とは相違している。
【００４５】
ユニット化部６０１は、グループ分け部１０５がグループ分けしたグループ毎に、ネットリスト１１０に含まれる回路素子を基本素子に置き換えた（即ちユニット化した）ネットリストを生成する機能を有している。フロアプラン生成部１０６は、グループ毎にユニット化されたネットリストを用いてフロアプランを生成する。
ここでユニット化部６０１はユニット化手段を構成しており、グループ分け部１０５によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する、回路素子の基本素子の組み合わせに変換する機能を有している。
【００４６】
図７は、フロアプラン設計装置６００のフローチャートであり、主としてフロアプラン生成処理部１０２が行う処理を示している。
図８〜図１０は、変換前後の特性が変わらないように、１個の回路素子を複数個の基本素子を組み合わせた回路（組み合わせ回路）に等価的に変換する例を示す図であり、図８は回路素子がＭＯＳトランジスタの例、図９は回路素子が抵抗の例、図１０は回路素子がキャパシタの例である。
【００４７】
図８は、回路素子であるＭＯＳトランジスタを、同じ種類（回路素子がＮＭＯＳトランジスタの場合は回路素子の基本素子もＮＭＯＳトランジスタ、回路素子がＰＭＯＳトランジスタの場合は回路素子の基本素子もＰＭＯＳトランジスタ）の複数個の基本素子を組み合わせた回路に変換する例である。ユニット化部６０１は、変換前のＭＯＳトランジスタの特性と変換後の回路素子の基本素子の組み合わせ回路の特性とが変わらないように変換する。
【００４８】
図８の例では、定格電流が小さいＭＯＳトランジスタ８０１、８０２（例えば、チャネル長Ｌが１μｍ、チャネル幅Ｗが８μｍ）は各々、４個のＭＯＳトランジスタの基本素子（例えば、チャネル長Ｌｕが０．５μｍ、チャネル幅Ｗｕが４μｍ）の組み合わせ回路８０４、８０５に変換される。定格電流が大きいＭＯＳトランジスタ８０３（例えば、チャネル長Ｌが１μｍ、チャネル幅Ｗが１６μｍ）は８個の前記回路素子の基本素子の組み合わせ回路８０６に変換される。
【００４９】
図９は、回路素子である抵抗によって構成された回路を、同じ種類の複数個の回路素子の基本素子の組み合わせ回路に変換する例である。ユニット化部６０１は、変換前の抵抗の特性と、変換後の回路素子の基本素子の組み合わせ回路の特性とが変わらないように変換する。
【００５０】
図９の例では、抵抗値が８ｋΩの抵抗９０１、９０２は各々、８個の抵抗の基本素子の組み合わせ回路９０３、９０４に変換されている。即ち、抵抗９０１、９０２は、各々、抵抗値が１ｋΩの抵抗の基本素子を８個直列接続した組み合わせ回路によって構成される。このように、変換前後の抵抗値は８ｋΩであり、特性が変わらないように変換している。
【００５１】
図１０は、回路素子であるキャパシタによって構成された回路を、同じ種類の複数個の回路素子の基本素子の組み合わせ回路に変換する例である。ユニット化部６０１は、変換前のキャパシタの特性と変換後の回路素子の基本素子の組み合わせ回路の特性とが変わらないように変換する。
【００５２】
図１０の例では、キャパシタンスが１０ｐＦのキャパシタ１００１、１００２は各々、１０個のキャパシタの基本素子の組み合わせ回路１００３、１００４に変換されている。即ち、キャパシタ１００１、１００２は、各々、キャパシタンスが１ｐＦのキャパシタの基本素子を１０個並列接続した組み合わせ回路によって構成される。
【００５３】
図１１は、フロアプラン設計装置６００が設計したフロアプランを表示部１０３に表示した状態を示す図である。
図１１において、フロアプランは、ＭＯＳトランジスタのブロック１１０１、抵抗のブロック１００２、回路モジュールのブロック１１０３、１１０４、キャパシタのブロック１１０５を備えている。
【００５４】
ブロック１１０１は、ＮＭＯＳトランジスタ５０１〜５０４とＰＭＯＳトランジスタ５０５〜５０９を、各々、ＮＭＯＳトランジスタの基本素子に変換した組み合わせ回路と、ＰＭＯＳトランジスタの基本素子に変換した組み合わせ回路を有しており、各ＭＯＳトランジスタの基本素子及びダミーの回路素子の基本素子のシンボルが含まれている。
ブロック１００２は、抵抗５１０、５１１を複数の抵抗の基本素子に変換した組み合わせ回路を有しており、各基本素子及びダミーの回路素子の基本素子のシンボルが含まれている。
【００５５】
また、ブロック１００５は、キャパシタ５１２、５１３を複数のキャパシタの基本素子に変換した組み合わせ回路を有しており、各基本素子及びダミーの回路素子の基本素子のシンボルが含まれている。
また、回路モジュール５１４、５１５は、各々、ブロック１１０３、１１０４に対応している。
【００５６】
以下、本発明の第２の実施の形態に関し、図４、図５、図６〜図１１を用いて、第１の実施の形態と相違する部分について動作を説明する。
尚、予め入力部１０１によってネットリスト１１０及び複数種類の回路素子の基本素子のシンボル６０２が入力され、保存処理部１０９によって記憶部１０４に記憶されているものとする。
【００５７】
グループ分け部１０５は、記憶部１０４からフロアプラン設計対象のネットリスト１１０を読み出し、ネットリスト１１０に含まれる回路素子の種別毎にグループ分けする（図７のステップＳ２０１）。
ユニット化部６０１は、各グループ毎に、各グループに含まれる回路素子を特性が等価な、回路素子の基本素子の組み合わせ回路に変換したネットリストを生成する（即ちユニット化する。ステップＳ７０１）。
【００５８】
処理ステップＳ７０１は、ユニット化部６０１が、グループ分け部１０５によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化工程を構成している。
次に、フロアプラン生成部１０６は、基本素子を用いて、各グループを統合したフロアプランを生成する（ステップＳ７０２、Ｓ２０３）。このとき、フロアプラン生成部１０６は、ネットリスト１１０から抽出した制約や別途設けた制約（例えば配線長を最短にする制約である配線長制約、回路素子間の距離を規定するスペース制約、回路素子を対称に配置するシンメトリ制約等）に基づいてフロアプランを生成する。
【００５９】
即ち、フロアプラン生成部１０６を構成するグループ単位フロアプラン生成部１０７は、各グループ毎に基本素子を用いてフロアプランを生成する（ステップＳ７０２）。このとき、所定の制約に従って各基本素子間に所定の距離を確保する等のために、ダミーが必要なブロックにはダミーの回路素子の基本素子を配置する。
このとき、グループ単位フロアプラン生成部１０７は、各グループ毎に、所定の制約を満足するように複数のフロアプランを生成する。各グループのフロアプランとして、縦横比を変える等して各々複数種類のフロアプランが生成される。
【００６０】
図１１に示す例では、グループ単位フロアプラン生成部１０７は、ＭＯＳトランジスタのブロックとしてブロック１１０１を生成し、抵抗のブロックとしてブロック１１０２を生成し、回路モジュール５１４のブロックとしてブロック１１０３、回路モジュール５のブロックとしてブロック１１０４を生成し、キャパシタのブロックとしてブロック１１０５を生成する。グループ単位フロアプラン生成部１０７は、これ以外にも各グループ毎に、所定の制約を満足する複数のフロアプランを生成する。尚、この段階では未だ、各基本素子にはシンボルが割り当てられていない。
【００６１】
次に、統合フロアプラン生成部１０８は、所定の制約を満たすように、各グループのフロアプランを統合した全体的なフロアプランを生成する（ステップＳ２０３）。グループ単位フロアプラン生成部１０７が各グループ毎に複数のフロアプランを生成した場合、統合フロアプラン生成部１０８は、所定の制約を満たすことが可能な全ての組み合わせについての統合したフロアプランを生成し、当該生成したフロアプランをシンボル割り当て部１１２、記憶部１０４に出力する。記憶部１０４には前記フロアプランが記憶される。
【００６２】
処理ステップＳ７０２及び処理ステップＳ２０３は、フロアプラン生成部１０６が、各グループを統合したフロアプランを生成するフロアプラン生成工程を構成している。また、前記フロアプラン生成工程は、グループ単位フロアプラン生成部１０７が各グループ単位のフロアプランを生成するグループ単位フロアプラン生成工程と、統合フロアプラン生成部１０８が各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成工程とを備えている。
【００６３】
次に、シンボル割り当て部１１２は、フロアプラン生成部１０６が生成した前記フロアプランの各グループに含まれる基本素子に、記憶部１０４に記憶された対応するシンボルを割り当てる（ステップＳ２０４）。
処理ステップＳ２０４は、シンボル割り当て部１１２が前記フロアプランの各グループに含まれる基本素子（回路素子の基本素子及びダミーの回路素子の基本素子の両方を含む。）に、記憶部１０４に記憶された対応するシンボルを割り当てるシンボル割り当て工程を構成している。
【００６４】
また、シンボル割り当て部１１２は、前記シンボルが割り当てられたフロアプランを表示部１０３、記憶部１０４に出力する。
表示部１０４は、シンボル割り当て部１１２から前記シンボルが割り当てられたフロアプランのデータを受けて、図１１に示すようにフロアプランを表示する（ステップＳ２０５）。基本素子の数と同じ数（この数にはダミーは含まれない。）のシンボルが表示される。また、前記フロアプランは記憶部１０４に記憶される。
処理ステップＳ２０５は、表示部１０３がフロアプランを表示するフロアプラン表示工程を構成している。
【００６５】
このように、フロアプランに含まれる基本素子はブロック毎にグループ分けされるとともにシンボルで表示されるため、フロアプランの内容を容易に把握できるように表示がなされる。
各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部１０８は所定制約を満たす全てのフロアプランを出力して表示部１０３に表示し、使用者が入力部１０１を用いて好ましいフロアプランを選択するように構成することができる。
【００６６】
また、特性が異なる回路素子が多数含まれている回路の場合にはフロアプランの生成処理に長い時間必要になる場合があるが、本第２の実施の形態のように回路素子を基本素子の組み合わせ回路に変換し、基本素子を用いてフロアプランを生成するため、フロアプラン生成処理を単純化でき又、フロアプランの生成処理を短時間で行うことが可能になる。
【００６７】
以上述べたように本発明の実施の形態は、ネットリスト１１０と回路素子のシンボル１１１、６０２を記憶する記憶部１０４と、ネットリスト１１０を用いてネットリスト１１０に含まれる回路素子を種類毎のグループに分けるグループ分け部１０５と、前記各グループを統合したフロアプランを生成するフロアプラン生成部１０６と、前記フロアプランの各グループに含まれる回路素子に、記憶部１０４に記憶された対応するシンボル１１１、６０２を割り当てるシンボル割り当て部１１２と、前記シンボルが割り当てられたフロアプランを表示する表示部１０３とを備えている。
【００６８】
本発明の実施の形態は、グループ分け部１０６によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化部６０１を有し、前記シンボルは前記基本素子を表すシンボルであり、フロアプラン生成部１０６は、ユニット化部６０１によって基本素子に変換された前記各グループを統合したフロアプランを生成し、シンボル割り当て部１１２は、前記フロアプランの各グループに含まれる基本素子に対応するシンボルを割り当てるように構成することができる。
【００６９】
また、フロアプラン生成部１０６は、前記各グループ単位のフロアプランを生成するグループ単位フロアプラン生成部１０７と、前記各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成部１０８とを備えるように構成することができる。
【００７０】
また、前記回路素子と基本素子には各々、ダミーの素子が含まれるように構成することができる。即ち、前記回路素子にはダミーの回路素子が含まれ、前記基本素子にはダミーの回路素子の基本素子が含まれるように構成することができる。
係る構成により、フロアプランの内容を容易に把握できるように表示することができる。また、回路素子を基本素子に置き換えてフロアプランを生成するため、フロアプランの生成に要する時間を短縮することが可能になる。
【００７１】
また、コンピュータが本発明の実施の形態に係るフロアプラン設計用プログラムを実行することにより、フロアプランの内容を容易に把握できるように表示することができ、回路素子を基本素子に置き換えてフロアプランを生成するように構成することにより、フロアプランの生成に要する時間を短縮することが可能になる。
【００７２】
また、本発明の実施の形態に係る記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、フロアプランの内容を容易に把握できるように表示することができ、回路素子を基本素子に置き換えてフロアプランを生成するように構成することにより、フロアプランの生成に要する時間を短縮することが可能になる。
【産業上の利用可能性】
【００７３】
アナログ集積回路やデジタル集積回路のフロアプランを設計する発明に利用することが可能である。
【符号の説明】
【００７４】
１００、６００・・・フロアプラン設計装置
１０１・・・入力部
１０２・・・フロアプラン生成処理部
１０３・・・表示部
１０４・・・記憶部
１０５・・・グループ分け部
１０６・・・フロアプラン生成部
１０７・・・グループ単位フロアプラン生成部
１０８・・・統合フロアプラン生成部
１０９・・・保存処理部
１１０・・・ネットリスト
１１１、６０２・・・シンボル
１１２・・・シンボル割り当て部
３０１、１１０１・・・ＭＯＳトランジスタのブロック
３０２、１１０２・・・抵抗のブロック
３０３、３０４、１１０３、１１０４・・・回路モジュールのブロック３０３、３０４
３０５、１１０５・・・キャパシタのブロック
５０１〜５０４・・・ＮＭＯＳトランジスタ
５０５〜５０９・・・ＰＭＯＳトランジスタ
５１０、５１１・・・抵抗
５１２、５１３・・・キャパシタ
５１４、５１５・・・回路モジュール
６０１・・・ユニット化部
８０１、８０２、８０３・・・ＭＯＳトランジスタ
８０４、８０５、８０６、９０３、９０４、１００３、１００４・・・組み合わせ回路
９０１、９０２・・・抵抗
９０３、９０４・・・組み合わせ回路
１００１、１００２・・・キャパシタ
【図１】
2015184957.tif 000003
【図２】
2015184957.tif 000004
【図３】
2015184957.tif 000005
【図４】
2015184957.tif 000006
【図５】
2015184957.tif 000007
【図６】
2015184957.tif 000008
【図７】
2015184957.tif 000009
【図８】
2015184957.tif 000010
【図９】
2015184957.tif 000011
【図１０】
2015184957.tif 000012
【図１１】
2015184957.tif 000013