(57)【要約】【課題】耐圧を高めると共にスイッチング特性を高めることができる技術を提供する。【解決手段】同一の半導体基板４にＩＧＢＴ領域２とダイオード領域３が隣接して形成されている半導体装置１である。ＩＧＢＴ領域２において並んで一方方向に延びる複数の第１ゲートトレンチ１１と、第１ゲートトレンチ１１と交差する方向に延びる複数の第２ゲートトレンチ１２とを備える。第１ゲートトレンチ１１と第２ゲートトレンチ１２が互いに接触していない。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の半導体基板にＩＧＢＴ領域とダイオード領域が隣接して形成されている半導体装置であって、
前記ＩＧＢＴ領域において並んで一方方向に延びる複数の第１ゲートトレンチと、前記第１ゲートトレンチと交差する方向に延びる複数の第２ゲートトレンチと、を備え、
前記第１ゲートトレンチと前記第２ゲートトレンチが互いに接触していない、半導体装置。
【請求項２】
前記第１ゲートトレンチは、前記第２ゲートトレンチより長く延びており、
前記ＩＧＢＴ領域におけるエミッタ層が前記第１ゲートトレンチに沿って延びるように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ＩＧＢＴ領域におけるエミッタ層が前記第２ゲートトレンチに沿って延びるように形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第２ゲートトレンチは、その内部に配置されたゲート電極にオン電位が印加されないダミーゲートトレンチである、請求項１から３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、ゲートトレンチを備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１には複数のゲートトレンチを備える半導体装置が開示されている。特許文献１の半導体装置では、複数のゲートトレンチが互いに交差する方向に延びている。この半導体装置は、平面視において縦方向に延びる複数のゲートトレンチと、それらと直交するように横方向に延びる複数のゲートトレンチとを備えている。隣接するゲートトレンチとゲートトレンチの間には、耐圧を高めるためにｐ型の深い半導体領域が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００３−５２９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の特許文献１の半導体装置では、縦方向のゲートトレンチと横方向のゲートトレンチが交差部分において互いに接触している。このような構成では、縦方向のゲートトレンチと横方向のゲートトレンチとの交差部分において、トレンチの深さが他の部分より深くなることがある。これにより、深くなった交差部分のトレンチの近傍に電界集中が生じてしまい、半導体装置の耐圧が低下してしまうことがある。そこで本明細書は、耐圧を高めると共にスイッチング特性を高めることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書に開示する半導体装置では、同一の半導体基板にＩＧＢＴ領域とダイオード領域が隣接して形成されている。この半導体装置は、前記ＩＧＢＴ領域において並んで一方方向に延びる複数の第１ゲートトレンチと、前記第１ゲートトレンチと交差する方向に延びる複数の第２ゲートトレンチと、を備えている。また、前記第１ゲートトレンチと前記第２ゲートトレンチが互いに接触していない。
【０００６】
このような構成によれば、第１ゲートトレンチと第２ゲートトレンチが互いに接触しておらず、両者が交差する部分がない。これにより、第１ゲートトレンチと第２ゲートトレンチの交差によりトレンチが局所的に深くなることを防ぐことができる。したがって、局所的に電界集中が生じる現象を防ぐことができ、半導体装置の耐圧の低下を防ぐことができる。また、耐圧の低下を防ぐことにより、上記の特許文献１の技術のように、隣接するゲートトレンチとゲートトレンチの間に耐圧を高めるためのｐ型の深い半導体領域を形成する必要がない。これにより、ｐ型の深い半導体領域からダイオード領域に余分なキャリア（ホール）が注入されることがなく、ダイオードが逆回復動作するときにキャリア（ホール）が消滅する時間を短くすることができる。したがって、逆回復時のスイッチング損失を抑制することができる。以上より、本明細書に開示する半導体装置によれば、耐圧を高めると共にスイッチング特性を高めることができる。
【０００７】
上記の半導体装置において、前記第１ゲートトレンチは、前記第２ゲートトレンチより長く延びていてもよい。また、前記ＩＧＢＴ領域におけるエミッタ層が前記第１ゲートトレンチに沿って延びるように形成されていてもよい。
【０００８】
また、前記ＩＧＢＴ領域におけるエミッタ層が前記第２ゲートトレンチに沿って延びるように形成されていてもよい。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の要部の断面図である。
【図２】実施形態に係る半導体装置の要部の斜視図である。
【図３】実施形態に係る半導体装置の要部の平面図である。
【図４】実施形態に係るゲートトレンチの配置を模式的に示す平面図である。
【図５】他の実施形態に係るゲートトレンチの配置を模式的に示す平面図である。
【図６】更に他の実施形態に係るゲートトレンチの配置を模式的に示す平面図である。
【図７】更に他の実施形態に係るゲートトレンチの配置を模式的に示す平面図である。
【図８】更に他の実施形態に係る半導体装置の要部の断面図である。
【図９】更に他の実施形態に係る半導体装置の要部の斜視図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について添付図面を参照して説明する。なお、以下の説明において、図面に示す一部の構成では、図面を見易くするためにハッチングを省略して示している。実施形態に係る半導体装置は、ＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）であり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）としての機能と、ＦＷＤ（Free Wheeling Diode）としての機能とを備えている。ＩＧＢＴとＦＷＤは、逆並列の状態で配置されている。図１及び図２に示すように、半導体装置１は、半導体基板４と、半導体基板４の表面側に配置された表面側共通電極４１と、半導体基板４の裏面側に配置された裏面側共通電極４６とを備えている（なお、図２では表面側共通電極４１及び裏面側共通電極４６を省略して示している。）。また、半導体装置１は、ＩＧＢＴとして機能するＩＧＢＴ領域２と、ＦＷＤとして機能するダイオード領域３とを備えている。同一の半導体基板４にＩＧＢＴ領域２とダイオード領域３が隣接して形成されており、逆導通型の半導体装置１が形成されている。
【００１１】
半導体基板４は、例えばシリコン（Ｓｉ）等から形成されており、不純物が注入されている。半導体基板４のＩＧＢＴ領域２には、複数の第１ゲートトレンチ１１及び複数の第２ゲートトレンチ１２が形成されている（なお、図１には第２ゲートトレンチ１２が表れていない。）。また、ＩＧＢＴ領域２には、表面側から順にエミッタ層２４、コンタクト層２３、ボディ層２２、ドリフト層２１（ＩＧＢＴドリフト層２１ａ）、およびコレクタ層２５が形成されている。半導体基板４のダイオード領域３には、表面側から順にアノード層３１、ドリフト層２１（ダイオードドリフト層２１ｂ）、およびカソード層３２が形成されている。
【００１２】
複数の第１ゲートトレンチ１１は、間隔をあけて並んで配置されている。図１に示すように、複数の第１ゲートトレンチ１１がｘ方向に並んでいる。また、図２に示すように、各第１ゲートトレンチ１１は、ｙ方向に直線状に延びている。複数の第１ゲートトレンチ１１は、一方方向（ｙ方向）に沿って揃って延びている。また、図３に示すように、複数の第１ゲートトレンチ１１は平面視において平行に延びている。
【００１３】
複数の第２ゲートトレンチ１２は、間隔をあけて並んで配置されている。図３に示すように、複数の第２ゲートトレンチ１２がｙ方向に並んでいる。また、各第２ゲートトレンチ１２は、ｘ方向に直線状に延びている。複数の第２ゲートトレンチ１２は、一方方向（ｘ方向）に沿って揃って延びている。複数の第２ゲートトレンチ１２は、平面視において平行に延びている。また、図４に模式的に示すように、ｘ方向に並んだ複数の第２ゲートトレンチ１２は、ｙ方向における位置が揃うように配置されている。
【００１４】
第１ゲートトレンチ１１の長手方向の長さ（ｙ方向における長さ）は、第２ゲートトレンチ１２の長手方向の長さ（ｘ方向における長さ）より長い（第２ゲートトレンチ１２の長手方向の長さは、第１ゲートトレンチ１１の長手方向の長さより短い。）。第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、互いに交差する方向に延びている（第１ゲートトレンチ１１の長手方向と第２ゲートトレンチ１２の長手方向が交差している。）。図３に示す例では、第１ゲートトレンチ１１及び第２ゲートトレンチ１２が直交方向に延びている。また、第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、互いに接触しておらず、離間している。第１ゲートトレンチ１１と第２ゲートトレンチ１２の間には、半導体層が介在している。第１ゲートトレンチ１１及び第２ゲートトレンチ１２が離間しているので、両者が交差する部分がない。第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、それぞれエッチングにより形成されている。
【００１５】
複数の第１ゲートトレンチ１１が並ぶ方向（ｘ方向）において、第２ゲートトレンチ１２は、隣接する第１ゲートトレンチ１１と第１ゲートトレンチ１１の間に配置されている。第２ゲートトレンチ１２の長手方向の端部１２１は、第１ゲートトレンチ１１から離間している。複数の第２ゲートトレンチ１２が並ぶ方向（ｙ方向）において、隣接する第２ゲートトレンチ１２と第２ゲートトレンチ１２の間には、第１ゲートトレンチ１１が配置されていない。第２ゲートトレンチ１２が延びる方向（ｘ方向）において、第１ゲートトレンチ１１は、隣接する第２ゲートトレンチ１２と第２ゲートトレンチ１２の間に配置されている。第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、図３の平面視において梯子状に形成されている。
【００１６】
第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、深さ方向（ｚ方向）においてボディ層２２より深い位置まで形成されている。第１ゲートトレンチ１１及び第２ゲートトレンチ１２は、ボディ層２２を貫通してドリフト層２１の内部まで達している。第１ゲートトレンチ１１および第２ゲートトレンチ１２の底部近傍に電界集中が生じる。
【００１７】
第１ゲートトレンチ１１及び第２ゲートトレンチ１２の内面には、それぞれゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、第１ゲートトレンチ１１及び第２ゲートトレンチ１２の側面及び底面を被覆している。第１ゲートトレンチ１１及び第２ゲートトレンチ１２の内部には、それぞれゲート電極１５が形成されている。ゲート電極１５は、ゲート絶縁膜１４により覆われている。ゲート電極１５は、第１ゲートトレンチ１１及び第２ゲートトレンチ１２に充填されている。ゲート電極１５の上には層間絶縁膜１９が配置されている。層間絶縁膜１９は、ゲート電極１５と表面側共通電極４１を絶縁している。
【００１８】
エミッタ層２４は、半導体基板４の表面側に露出する範囲に形成されている。エミッタ層２４は、ｎ型であり、不純物濃度が高い。本実施形態では、エミッタ層２４の不純物濃度は１×１０１８〜１×１０２０［ｃｍ−３］程度である。エミッタ層２４は、表面側共通電極４１に対してオーミック接続されている。エミッタ層２４は、ゲート絶縁膜１４に接する範囲に形成されている。エミッタ層２４は、第１ゲートトレンチ１１又は第２ゲートトレンチ１２に隣接している。エミッタ層２４は、第１エミッタ層２４１と第２エミッタ層２４２に区分される。第１エミッタ層２４１と第２エミッタ層２４２は、一体的に形成されている。第１ゲートトレンチ１１に対して第１エミッタ層２４１が形成されている。第１エミッタ層２４１は、第１ゲートトレンチ１１に沿って配置され、第１ゲートトレンチ１１に接触している。第１エミッタ層２４１は、第１ゲートトレンチ１１が延びる方向（ｙ方向）に沿って連続的に延びている。第２ゲートトレンチ１２に対して第２エミッタ層２４２が形成されている。第２エミッタ層２４２は、第２ゲートトレンチ１２に沿って配置され、第２ゲートトレンチ１２に接触している。第２エミッタ層２４２は、第２ゲートトレンチ１２が延びる方向（ｘ方向）に沿って連続的に延びている。
【００１９】
コンタクト層２３は、半導体基板４の表面側に露出する範囲に島状に形成されている。コンタクト層２３は、エミッタ層２４によって囲まれた範囲に形成されている。コンタクト層２３は、ｐ型であり、不純物濃度が高い。本実施形態ではコンタクト層２３の不純物濃度は１×１０１７〜１×１０２０［ｃｍ−３］程度である。コンタクト層２３は、表面側共通電極４１に対してオーミック接続されている。また、コンタクト層２３は、ボディ層２２と接触している。
【００２０】
ボディ層２２は、エミッタ層２４及びコンタクト層２３の下側に形成されている。ボディ層２２は、第１ゲートトレンチ１１及び第２ゲートトレンチ１２の下端より浅い範囲に形成されている。ボディ層２２は、ｐ型であり、ボディ層２２の不純物濃度はコンタクト層２３よりも低い。本実施形態ではボディ層２２の不純物濃度は１×１０１６〜１×１０１９［ｃｍ−３］程度である。ボディ層２２によって、エミッタ層２４がＩＧＢＴドリフト層２１ａから分離されている。ボディ層２２は、第１ゲートトレンチ１１および第２ゲートトレンチ１２に隣接して形成されている。ボディ層２２はゲート絶縁膜１４に接触している。
【００２１】
ドリフト層２１は、ＩＧＢＴドリフト層２１ａとダイオードドリフト層２１ｂに区分される。ＩＧＢＴドリフト層２１ａはＩＧＢＴ領域２に位置しており、ダイオードドリフト層２１ｂはダイオード領域３に位置している。ＩＧＢＴドリフト層２１ａとダイオードドリフト層２１ｂは、一体的に形成されており、連続している。ＩＧＢＴドリフト層２１ａとダイオードドリフト層２１ｂは、ｎ型であり、同程度の不純物濃度であり、不純物濃度は１×１０１２〜１×１０１５［ｃｍ−３］程度である。ＩＧＢＴドリフト層２１ａは、ボディ層２２の下側に形成されている。ドリフト層２１には、第１ゲートトレンチ１１および第２ゲートトレンチ１２の底部が形成される。
【００２２】
コレクタ層２５は、ＩＧＢＴドリフト層２１ａの下側に形成されている。コレクタ層２５は、半導体基板４の裏面側に露出する範囲に形成されている。コレクタ層２５は、ｐ型であり、不純物濃度が高い。本実施形態ではコレクタ層２５の不純物濃度は１×１０１７〜１×１０２０［ｃｍ−３］程度である。コレクタ層２５は、裏面側共通電極４６に対してオーミック接続されている。
【００２３】
アノード層３１は、半導体基板４の表面側に露出している。アノード層３１は、ｐ型であり、不純物濃度が低い。本実施形態ではアノード層３１の不純物濃度は１×１０１６〜１×１０１９［ｃｍ−３］程度である。アノード層３１は、表面側共通電極４１に対してオーミック接続されている。アノード層３１の下側には、ダイオードドリフト層２１ｂが形成されている。
【００２４】
カソード層３２は、ダイオードドリフト層２１ｂの下側に形成されている。カソード層３２は、半導体基板４の裏面側に露出している。カソード層３２は、ｎ型であり、不純物濃度が高い。本実施形態ではカソード層３２の不純物濃度は１×１０１７〜５×１０２０［ｃｍ−３］程度である。カソード層３２は、裏面側共通電極４６に対してオーミック接続されている。
【００２５】
表面側共通電極４１及び裏面側共通電極４６は、例えばニッケル（Ｎｉ）等の導電性を有る金属から形成されている。表面側共通電極４１は、エミッタ層２４に対するエミッタ電極として機能と、アノード層３１に対するアノード電極としての機能とを有している。また、裏面側共通電極４６は、コレクタ層２５に対するコレクタ電極としての機能と、カソード層３２に対するカソード電極としての機能とを有している。表面側共通電極４１、裏面側共通電極４６およびゲート電極１５は、それぞれ図示しない電源に接続されている。
【００２６】
次に、上記の構成を備える半導体装置１の動作について説明する。まず、第１ゲートトレンチ１１および第２ゲートトレンチ１２におけるゲート電極１５に印加する電位をオン電位にすると、ボディ層２２において、第１ゲートトレンチ１１及び第２ゲートトレンチ１２にそれぞれ接する範囲にチャネルが形成される。また、表面側共通電極４１と裏面側共通電極４６の間に、裏面側（コレクタ層２５側）がプラスとなる電圧（すなわち、ＩＧＢＴに対する順方向の電圧）を印加すると、ＩＧＢＴがターンオンする。すると、電子が、表面側共通電極４１から、エミッタ層２４、ボディ層２２に形成されたチャネル、ＩＧＢＴドリフト層２１ａ、及び、コレクタ層２５を介して、裏面側共通電極４６に流れる。また、ホールが、裏面側共通電極４６から、コレクタ層２５、ＩＧＢＴドリフト層２１ａ、ボディ層２２、及び、コンタクト層２３を介して、表面側共通電極４１に流れる。
【００２７】
次に、ゲート電極１５に印加する電位をオン電位からオフ電位に切り換えると、ボディ層２２に形成されていたチャネルが消失し、ＩＧＢＴがターンオフする。また、表面側共通電極４１と裏面側共通電極４６の間に、表面側（アノード層３１側）がプラスとなる電圧（すなわち、ＦＷＤに対する順方向の電圧）を印加すると、ＦＷＤがターンオンする。これによって、表面側共通電極４１から、アノード層３１、ダイオードドリフト層２１ｂ、及び、カソード層３２を介して、裏面側共通電極４６にホールが流れる。また、裏面側共通電極４６から、カソード層３２、ダイオードドリフト層２１ｂ、及び、アノード層３１を介して、表面側共通電極４１に電子が流れる。
【００２８】
ＦＷＤがオンしているときに、ＩＧＢＴ領域２のボディ層２２におけるダイオード領域３に近い部分、ＩＧＢＴドリフト層２１ａ、並びにダイオード領域３のカソード層３２におけるＩＧＢＴ領域２に近い部分、が寄生ダイオードとして動作する場合がある。この場合、ボディ層２２側からＩＧＢＴドリフト層２１ａに注入されたキャリア（ホール）が、ダイオードドリフト層２１ｂを経由して、カソード層３２に向かって移動する。このとき、ダイオードドリフト層２１ｂ内にキャリア（ホール）が蓄積することがある。
【００２９】
次に、ＦＷＤの電圧を切り換え、表面側共通電極４１と裏面側共通電極４６の間に、裏面側（カソード層３２側）がプラスとなる電圧（すなわち、ＦＷＤに対する逆方向の電圧）を印加すると、ＦＷＤが逆回復動作を行う。すなわち、順方向電圧印加時にダイオードドリフト層２１ｂ内に存在していたホールがアノード層３１を経由して表面側共通電極４１に排出され、ダイオードドリフト層２１ｂ内に存在していた電子がカソード層３２を経由して裏面側共通電極４６に排出される。これによって、ダイオード領域３に逆電流が流れる。以上のように、ＩＧＢＴとダイオードのオン／オフが切り換わることにより半導体装置１が動作する。
【００３０】
上述の説明から明らかなように、実施形態に係る半導体装置１では、第１ゲートトレンチ１１と、第１ゲートトレンチと交差する方向に伸びる第２ゲートトレンチ１２が形成されている。このため、ＩＧＢＴのチャネル密度が高く、ＩＧＢＴのオン電圧が低減されている。また、第１ゲートトレンチ１１と第２ゲートトレンチ１２が互いに接触しておらず、両者が交差する部分がない。これにより、第１ゲートトレンチ１１と第２ゲートトレンチ１２が交差することによりトレンチが局所的に深くなるのを防ぐことができる。したがって、半導体装置１の耐圧の低下を防ぐことができる。すなわち、第１ゲートトレンチ１１と第２ゲートトレンチ１２が交差していると、第１ゲートトレンチ１１と第２ゲートトレンチ１２をエッチングで形成するとき等に、両者が交差する部分にエッチャントが多く入り込むため、その部分でトレンチが局所的に深くなる。トレンチに局所的に深い部分があると、その深い部分の近傍に電界集中が生じてしまい、トレンチ部分の耐圧が低下してしまう。このような電界集中を抑制するために、特許文献１のようにｐ型の深い半導体領域（ボディ領域の一部を深くした領域）を形成することも考えられる。しかしながら、ｐ型の深い半導体領域を形成すると、上述した寄生ダイオードに電流が流れ易くなるため、ダイオード領域３に余分なホールが供給され易くなる。このため、ＦＷＤの逆回復動作時に、逆電流が流れ易くなる。このため、特許文献１の構成は、ＲＣ−ＩＧＢＴでは採用することは難しい。これに対し、実施形態に係る半導体装置１では、第１ゲートトレンチ１１と第２ゲートトレンチ１２が接触していないので、トレンチが局所的に深くなることを防ぐことができる。これにより、局所的に電界集中が生じることを防ぐことができ、耐圧の低下を防ぐことができる。このため、特許文献１の技術のようにｐ型の深い半導体領域を形成する必要がない。これにより、ＦＷＤが逆回復動作するときの逆電流を抑制することができ、スイッチング損失を抑制することができる。以上より、実施形態に係る半導体装置１によれば、耐圧を高めると共にスイッチング特性を高めることができる。
【００３１】
また、実施形態に係る半導体装置１では、第１ゲートトレンチ１１の長手方向（ｙ方向）の長さが第２ゲートトレンチ１２の長手方向（ｘ方向）の長さより長く、第１ゲートトレンチ１１に沿って延びるように第１エミッタ層２４１が形成されている。これにより、第１ゲートトレンチ１１が長いので、第１エミッタ層２４１の長手方向の長さを自由に調整することができる。すなわち、第１エミッタ層２４１を形成するときに、その長さの自由度を高くすることができる。これにより、第１エミッタ層２４１の長さを自由に調整して、第１エミッタ層２４１からボディ層２２のチャネルに流れる電子の量を調整することができる。よって、ＩＧＢＴをターンオンするときのオン抵抗を低くすることができ、定常損失を抑えることができる。また、実施形態に係る半導体装置１では、第２ゲートトレンチ１２に沿って延びるように第２エミッタ層２４２が形成されている。これにより、第１エミッタ層２４１と第２エミッタ層２４２を形成することによって、ボディ層２２に形成されるチャネルに流れる電子の量を更に多くすることができ、ＩＧＢＴをターンオンするときのオン抵抗を低くすることができる。
【００３２】
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態ではダイオード領域３にゲートトレンチが形成されていなかったが、この構成に限定されるものではなく、ダイオード領域３にゲートトレンチが形成されていてもよい。この場合、ダイオード領域３においても、互いに交差する方向に延びるゲートトレンチとゲートトレンチが接触していないことが好ましい。
【００３３】
上記実施形態では複数の第１ゲートトレンチ１１が平行に延びていたが、必ずしも厳密に平行である必要はなく、一方方向に揃うように延びていればよい。また、複数の第２ゲートトレンチ１２についても同様である。
【００３４】
また、上記実施形態では、第２ゲートトレンチ１２に沿って第２エミッタ層２４２が形成されていたが、第２エミッタ層を省略することもできる。
【００３５】
また、ゲートトレンチの配置は上記実施形態に限定されるものではない。上記実施形態ではｘ方向に並んだ複数の第２ゲートトレンチ１２がｙ方向における位置が揃うように配置されていたが、この構成に限定されるものではなく、図５に示すように、ｘ方向に並んだ複数の第２ゲートトレンチ１２がｙ方向における位置がずれるように配置されていてもよい。また、図６に示すように、ｘ方向に並んだ複数の第２ゲートトレンチ１２は、それぞれの長手方向（ｘ方向）の長さが異なっていてもよい。また、図７に示すように、複数の第１ゲートトレンチ１１および複数の第２ゲートトレンチ１２の周囲に第３ゲートトレンチ１３が配置されていてもよい。第３ゲートトレンチ１３は、第１ゲートトレンチ１１および第２ゲートトレンチ１２を取り囲んでいる。第３ゲートトレンチ１３は、平面視において環状に形成されている。
【００３６】
また、上記実施形態では第１ゲートトレンチ１１および第２ゲートトレンチ１２におけるゲート電極１５にオン電位を印加していたが、この構成に限定されるものではなく、第１ゲートトレンチ１１または第２ゲートトレンチ１２のいずれか一方におけるゲート電極１５にオン電位を印加してもよい。例えば、第１ゲートトレンチ１１におけるゲート電極１５のみにオン電位を印加することができる。この場合、オン電位が印加されていない他方のゲートトレンチにおけるゲート電極１５はフローティング状態になる。
【００３７】
また、半導体基板４の積層構造は上記実施形態に限定されるものではない。例えば、図８に示すように、ドリフト層２１の下側にバッファ層２６が形成されていてもよい。バッファ層２６はｎ型であり、その不純物濃度はドリフト層２１の不純物濃度より高い。
【００３８】
また、他の実施形態としては、第２ゲートトレンチ１２がダミーゲートトレンチであってもよい。この場合、ダミーゲートトレンチ（第２ゲートトレンチ１２）の内部に配置されたゲート電極１５及びゲート絶縁膜１４は、ダミーの（擬似的な）ゲート電極及びゲート絶縁膜であって実際には機能しない。ダミーのゲート電極１５には電源が接続されておらずオン電位が印加されない。したがって、ダミーのゲート電極１５はフローティング状態になる。この構成によれば、第２ゲートトレンチ１２の内部のゲート電極１５がダミーでない場合と比較して高速スイッチングが可能になり、それによってスイッチング損失を低下させることができる。
【００３９】
また、上記実施形態では第１エミッタ層２４１が第１ゲートトレンチ１１に沿って連続的に形成されていたが、この構成に限定されるものではない。他の実施形態では、図９に示すように、第１エミッタ層２４１が第１ゲートトレンチ１１に沿って形成されており、第１エミッタ層２４１が第１ゲートトレンチ１１に沿う方向において分断されていてもよい。
【００４０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４１】
１；半導体装置
２；ＩＧＢＴ領域
３；ダイオード領域
４；半導体基板
１１；第１ゲートトレンチ
１２；第２ゲートトレンチ
１３；第３ゲートトレンチ
１４；ゲート絶縁膜
１５；ゲート電極
１９；層間絶縁膜
２１；ドリフト層
２１ａ；ＩＧＢＴドリフト層
２１ｂ；ダイオードドリフト層
２２；ボディ層
２３；コンタクト層
２４；エミッタ層
２５；コレクタ層
３１；アノード層
３２；カソード層
４１；表面側共通電極
４６；裏面側共通電極
１２１；端部
【図１】
2015138789.tif 000003
【図２】
2015138789.tif 000004
【図３】
2015138789.tif 000005
【図８】
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【図９】
2015138789.tif 000007
【図４】
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【図５】
2015138789.tif 000009
【図６】
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【図７】
2015138789.tif 000011