(57)【要約】【課題】不揮発性メモリを内蔵する半導体装置において、消去効率の向上を図る。【解決手段】メモリゲートＭＧを、第２絶縁膜ＩＬ２からなる第２ゲート絶縁膜ＧＩ２と第１メモリゲート電極ＭＧＥ１とを含む第１メモリゲートＭＧ１、および第３絶縁膜ＩＬ３からなる第３ゲート絶縁膜ＧＩ３と第２メモリゲート電極ＭＧＥ２とを含む第２メモリゲートＭＧ２で構成する。さらに、第２メモリゲート電極ＭＧＥ２の下面を第１メモリゲート電極ＭＧＥ１の下面よりも低くする。これにより、消去時において、第１メモリゲート電極ＭＧＥ１の選択ゲートＣＧ側でかつ半導体基板ＳＵＢ側の角部、および第２メモリゲート電極ＭＧＥ２の第１メモリゲートＭＧ１側でかつ半導体基板ＳＵＢ側の角部において電界集中が生じて、第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３にそれぞれホールが注入されやすくなる。【選択図】図４
2015185613.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを備える半導体装置であって、
前記不揮発性メモリセルは、
半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された選択ゲート電極と、
前記半導体基板上および前記選択ゲート電極の片側面に延在して形成され、その内部に電荷蓄積部を有する第２ゲート絶縁膜と、
前記半導体基板上および前記選択ゲート電極の片側面に前記第２ゲート絶縁膜を介して形成された第１メモリゲート電極と、
前記半導体基板上および前記第１メモリゲート電極の片側面に延在して形成され、その内部に電荷蓄積部を有する第３ゲート絶縁膜と、
前記半導体基板上および前記第１メモリゲート電極の片側面に前記第３ゲート絶縁膜を介して形成された第２メモリゲート電極と、
前記選択ゲート電極側の前記半導体基板に形成された第１半導体領域と、
前記第２メモリゲート電極側の前記半導体基板に形成された第２半導体領域と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１メモリゲート電極から前記第２ゲート絶縁膜へ、前記第２メモリゲート電極から前記第３ゲート絶縁膜へホールを注入することにより、前記不揮発性メモリセルのデータを消去することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２メモリゲート電極の下面は、前記第１メモリゲート電極の下面よりも低いことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２メモリゲート電極の下面は、前記第２ゲート絶縁膜と前記半導体基板との接触面から１０ｎｍの深さよりも高い位置にあることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１メモリゲート電極および前記第２メモリゲート電極は、互いに異なる導電性を示す多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１メモリゲート電極はｎ型の導電性を示す多結晶シリコン膜からなり、前記第２メモリゲート電極はｐ型の導電性を示す多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第１メモリゲート電極の下面と、前記第２メモリゲート電極の下面とは同じ高さであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記不揮発性メモリセルのゲート幅方向である第１方向の両側には素子分離部が形成されており、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝の内部に埋め込まれた絶縁膜とからなり、
前記選択ゲート電極、前記第１メモリゲート電極、および前記第２メモリゲート電極は、前記不揮発性メモリセルの両側に形成された前記素子分離部上に、前記第１方向に延在して形成され、
前記素子分離部の前記溝の内部に埋め込まれた前記絶縁膜の上面は、前記第１半導体領域および前記第２半導体領域が形成される前記半導体基板の主面よりも低いことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第２ゲート絶縁膜および前記第３ゲート絶縁膜は、下層の絶縁膜と、電荷蓄積部を有する絶縁膜と、上層の絶縁膜とを順次形成した積層膜からなることを特徴とする半導体装置。
【請求項１０】
請求項１または２記載の半導体装置において、
前記第１メモリゲート電極および前記第２メモリゲート電極には、互いに異なる電圧が印加されて、前記不揮発性メモリセルが２ビットのデータを記憶することを特徴とする半導体装置。
【請求項１１】
不揮発性メモリセルを備える半導体装置の製造方法であって、
前記不揮発性メモリセルを形成する工程は、
（ａ）半導体基板上に、前記不揮発性メモリセルのゲート幅方向である第１方向に延在するダミーパターンを形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に、その内部に電荷蓄積部を有する第２ゲート絶縁膜および第２導電膜を順次形成する工程、
（ｃ）前記（ｂ）工程の後、前記第２導電膜を加工して、前記半導体基板上および前記ダミーパターンの片側面に前記第２ゲート絶縁膜を介して第１メモリゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板上に、その内部に電荷蓄積部を有する第３ゲート絶縁膜および第３導電膜を順次形成する工程、
（ｅ）前記（ｄ）工程の後、前記第３導電膜を加工して、前記半導体基板上および前記第１メモリゲート電極の片側面に前記第３ゲート絶縁膜を介して第２メモリゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記ダミーパターンを除去する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に、第１ゲート絶縁膜および第１導電膜を順次形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１導電膜を加工して、前記第２メモリゲート電極と反対側の前記半導体基板上および前記第１メモリゲート電極の片側面に前記第１ゲート絶縁膜を介して選択ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程の後、前記選択ゲート電極側の前記半導体基板に第１半導体領域を形成し、前記第２メモリゲート電極側の前記半導体基板に第２半導体領域を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１メモリゲート電極から前記第２ゲート絶縁膜へ、前記第２メモリゲート電極から前記第３ゲート絶縁膜へホールを注入することにより、前記不揮発性メモリセルのデータを消去することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｊ）前記半導体基板をエッチンングして、前記第２メモリゲート電極が形成される領域の前記半導体基板に溝を形成する工程、
をさらに含み、
前記第２メモリゲート電極の下面を、前記第１メモリゲート電極の下面よりも低くすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第２メモリゲート電極の下面は、前記第２ゲート絶縁膜と前記半導体基板との接触面から１０ｎｍの深さよりも高い位置にあることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記第１メモリゲート電極および前記第２メモリゲート電極は、互いに異なる導電性を示す多結晶シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１メモリゲート電極はｎ型の導電性を示す多結晶シリコン膜からなり、前記第２メモリゲート電極はｐ型の導電性を示す多結晶シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第１メモリゲート電極の下面と、前記第２メモリゲート電極の下面とを同じ高さにすることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程の前に、
（ｋ）前記半導体基板の主面に、前記第１方向の両側に素子分離部を形成する工程、
をさらに含み、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝の内部に埋め込まれた絶縁膜とからなり、
前記選択ゲート電極、前記第１メモリゲート電極、および前記第２メモリゲート電極は、前記不揮発性メモリセルの両側に形成された前記素子分離部上に、前記第１方向に延在して形成され、
前記素子分離部の前記溝の内部に埋め込まれた前記絶縁膜の上面は、前記第１半導体領域および前記第２半導体領域が形成される前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜および前記第３ゲート絶縁膜は、下層の絶縁膜と、電荷蓄積部を有する絶縁膜と、上層の絶縁膜とを順次形成した積層膜からなることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１または１２記載の半導体装置の製造方法において、
前記第１メモリゲート電極および前記第２メモリゲート電極には、互いに異なる電圧が印加されて、前記不揮発性メモリセルが２ビットのデータを記憶することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、例えば不揮発性メモリを内蔵した半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
例えば特開２０１１−０２９６３１号公報（特許文献１）に、電荷蓄積膜に電子および正孔を注入し、トータルの電荷量を変えることによって書込み・消去を行う不揮発性メモリが記載されている。この不揮発性メモリにおいては、不揮発性メモリセルのゲート電極が、ノンドープの多結晶シリコン層とメタル材料電極層との２層膜で構成されており、ゲート電極からの電荷注入を高効率で行うことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２９６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリ素子を有する半導体装置においても、できるだけ性能を向上させることが望まれる。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、不揮発性メモリセルは、選択ゲートと、選択ゲートの片側面に第２ゲート絶縁膜を介して形成された第１メモリゲートと、第１メモリゲートの片側面に第３ゲート絶縁膜を介して形成された第２メモリゲートと、を有する。選択ゲートは、半導体基板の主面上に形成された第１ゲート絶縁膜と第１ゲート絶縁膜上に形成された選択ゲート電極とを含む。また、第１メモリゲートは、半導体基板の主面上に形成された第２ゲート絶縁膜と第２ゲート絶縁膜上に形成された第１メモリゲート電極とを含み、第２メモリゲートは、半導体基板の主面上に形成された第３ゲート絶縁膜と第３ゲート絶縁膜上に形成された第２メモリゲート電極とを含む。そして、第１メモリゲート電極から第２ゲート絶縁膜へ、第２メモリゲート電極から第３ゲート絶縁膜へホールを注入することにより、不揮発性メモリセルのデータを消去する。
【発明の効果】
【０００７】
一実施の形態によれば、不揮発性メモリを内蔵する半導体装置において、消去効率の向上を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による半導体装置のブロック図である。
【図２】実施の形態１によるＭＯＮＯＳ型不揮発性メモリの要部平面図である。
【図３】実施の形態１によるＭＯＮＯＳ型不揮発性メモリの等価回路図である。
【図４】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図５】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図６】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図７】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図８】（ａ）は実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの選択ゲートおよびメモリゲート（第１メモリゲートおよび第２メモリゲート）を拡大して示す要部断面図、および（ｂ）は実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの第１メモリゲートおよび第２メモリゲートの互いの位置を説明する模式図である。
【図９】（ａ）は実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの消去動作の一例を示すフローチャート、および（ｂ）は実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの書込み動作の一例を示すフローチャートである。
【図１０】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの製造工程の一例を示すフローチャートである。
【図１１】実施の形態１による半導体装置の製造工程を示すメモリ領域に形成されたＭＯＮＯＳ型不揮発性メモリセルおよび周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２５】図２４に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２６】図２５に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２７】図２６に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２８】図２７に続く、半導体装置の製造工程の図１１と同じ箇所の要部断面図である。
【図２９】実施の形態１の変形例による半導体装置を示すメモリ領域に形成されたＭＯＮＯＳ型不揮発性メモリセルおよび周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図３０】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの消去特性の効果を説明するグラフ図である。
【図３１】実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの消去特性のメモリゲート電極の厚さ依存性を説明するグラフ図である。
【図３２】実施の形態２によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図３３】実施の形態２によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図３４】実施の形態２によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図３５】実施の形態２によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図３６】実施の形態３によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図３７】実施の形態３によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図３８】実施の形態３によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図３９】実施の形態３によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図４０】実施の形態４によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図４１】実施の形態４によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図４２】実施の形態４によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図４３】実施の形態４によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図４４】実施の形態４によるＭＯＮＯＳ型不揮発性メモリセルの消去動作時における電界集中箇所を説明する概略図である。
【図４５】実施の形態５によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図４６】実施の形態５によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図４７】実施の形態５によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図４８】実施の形態５によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図４９】実施の形態５による半導体装置の製造工程を示すメモリ領域に形成されたＭＯＮＯＳ型不揮発性メモリセルおよび周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５０】図４９に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５１】図５０に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５２】図５１に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５３】図５２に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５４】図５３に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５５】図５４に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５６】図５５に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５７】図５６に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５８】図５７に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図５９】図５８に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６０】図５９に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６１】図６０に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６２】図６１に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６３】図６２に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６４】図６３に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６５】図６４に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６６】図６５に続く、半導体装置の製造工程の図４９と同じ箇所の要部断面図である。
【図６７】実施の形態６によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図６８】実施の形態６によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図６９】実施の形態６によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図７０】実施の形態６によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図７１】実施の形態６による半導体装置の製造工程を示すメモリ領域に形成されたＭＯＮＯＳ型不揮発性メモリセルおよび周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図７２】図７１に続く、半導体装置の製造工程の図７１と同じ箇所の要部断面図である。
【図７３】図７２に続く、半導体装置の製造工程の図７１と同じ箇所の要部断面図である。
【図７４】実施の形態７によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＡ−Ａ´線に沿った要部断面図）である。
【図７５】実施の形態７によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＢ−Ｂ´線に沿った要部断面図）である。
【図７６】実施の形態７によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＣ−Ｃ´線に沿った要部断面図）である。
【図７７】実施の形態７によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図２に示すＤ−Ｄ´線に沿った要部断面図）である。
【図７８】実施の形態８によるＭＯＮＯＳ型不揮発性メモリの要部平面図である。
【図７９】実施の形態８によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図７８に示すＡ−Ａ´線に沿った要部断面図）である。
【図８０】実施の形態８によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図７８に示すＢ−Ｂ´線に沿った要部断面図）である。
【図８１】実施の形態８によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図７８に示すＣ−Ｃ´線に沿った要部断面図）である。
【図８２】実施の形態８によるＭＯＮＯＳ型不揮発性メモリセルの要部断面図（図７８に示すＤ−Ｄ´線に沿った要部断面図）である。
【図８３】実施の形態８による不揮発性メモリセルの多値記憶動作時に第１メモリゲートおよび第２メモリゲートに注入される電荷を説明する模式図である。
【図８４】実施の形態８による不揮発性メモリセルの各データにおけるチャネル電流とメモリゲート電圧との関係を示すグラフ図である。
【図８５】実施の形態８による半導体装置の製造過程における不揮発性メモリセルのメモリゲート電極の給電部の一例を示す要部平面図である。
【図８６】実施の形態８による半導体装置の製造過程における不揮発性メモリセルのメモリゲート電極の給電部の一例を示す要部平面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳトランジスタとと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳトランジスタと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳトランジスタと略す。また、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１４】
また、以下の実施の形態においては、不揮発性メモリを単にメモリと言い、不揮発性メモリセルを単にメモリセルと言う。また、不揮発性メモリセルは、選択ゲートとメモリゲートとから構成されるゲート、ソース、およびドレインを有するが、以下の実施の形態においては、選択ゲート側の半導体基板に形成された半導体領域（拡散層）をドレイン、メモリゲート側の半導体基板に形成された半導体領域（拡散層）をソースと便宜上定義する。従って、ソースとドレインについては、逆の定義、すなわち選択ゲート側の半導体基板に形成された半導体領域（拡散層）をソース、メモリゲート側の半導体基板に形成された半導体領域（拡散層）をドレインと定義することも可能である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
電気的に書き換え可能な不揮発性メモリセルとして、窒化膜等のトラップ準位を有する絶縁膜を電荷蓄積膜とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルがある。
【００１７】
このＭＯＮＯＳ型不揮発性メモリセルがマトリックス状に配置された不揮発性メモリを内蔵する半導体装置では、低消費電力化のために、ＭＯＮＯＳ型不揮発性メモリセルの消去方式をこれまで採用されてきたＢＴＢＴ（Band To Band Tunneling）方式からＦＮ（Fowler Nordheim）トンネル方式へ変更することが検討されている。
【００１８】
しかし、ＦＮトンネル方式は、ＢＴＢＴ方式と比較して、（１）消去速度が遅い、（２）低いしきい値まで消去できないという課題がある。
【００１９】
（実施の形態１）
≪半導体装置の構成≫
実施の形態１による半導体装置の構成を図１を用いて説明する。図１は、半導体装置のブロック図である。
【００２０】
図１に示すように、半導体装置ＳＭは、ロジック部ＡＰとメモリ部ＢＰとから構成されている。メモリ部ＢＰは、制御回路Ｂ１、入出力回路Ｂ２、アドレスバッファＢ３、行デコーダＢ４、列デコーダＢ５、ベリファイセンスアンプ回路Ｂ６、高速リードセンスアンプ回路Ｂ７、書込み回路Ｂ８、メモリセルアレイＢ９、および電源回路Ｂ１０等から構成される。
【００２１】
制御回路Ｂ１は、ロジック部ＡＰから入力される制御用信号を一時的に格納し、制御する。また、制御回路Ｂ１は、メモリセルアレイＢ９内のメモリセルのゲートの電位を制御する。入出力回路Ｂ２には、メモリセルアレイＢ９から読み出されたデータ、メモリセルアレイＢ９へ書込むデータ、およびプログラムデータ等の各種データが入出力される。アドレスバッファＢ３は、ロジック部ＡＰから入力されたアドレスを一時的に格納する。行デコーダＢ４は、アドレスバッファＢ３から出力された行アドレスに基づいてデコードを行い、列デコーダＢ５は、アドレスバッファＢ３から出力された列アドレスに基づいてデコードを行う。行デコーダＢ４および列デコーダＢ５がアドレスバッファＢ３にそれぞれ接続されている。
【００２２】
ベリファイセンスアンプ回路Ｂ６は、消去／書込みベリファイ時に用いられるベリファイ用センスアンプであり、高速リードセンスアンプ回路Ｂ７は、データリード時に用いられるリード用センスアンプである。書込み回路Ｂ８は、入出力回路Ｂ２を介して入力された書込みデータをラッチし、データ書込みを制御する。メモリセルアレイＢ９には、記憶の最小単位であるメモリセルがマトリックス状に並べられている。電源回路Ｂ１０は、データ書込み、データ消去、およびベリファイ等で用いられる様々な電圧を生成する電圧発生回路、並びに生成した任意の電圧を書込み回路Ｂ８へ供給する電流トリミング回路Ｂ１１等から構成される。
【００２３】
次に、実施の形態１によるメモリセルアレイの構成を図２および図３を用いて説明する。図２は、メモリの要部平面図である。図３は、メモリの等価回路図である。なお、メモリセルアレイには、メモリセルがマトリックス状に形成されているので、メモリセルアレイの一部領域を用いて、メモリセルアレイの構成を説明する。
【００２４】
図２に示すように、メモリセルアレイには、第１方向（ゲート幅方向）に延在する選択ゲートＣ１〜Ｃ４が、第１方向と直交する第２方向（ゲート長方向）に互いに離間して配置されている。隣り合う選択ゲートＣ１と選択ゲートＣ２との間には第１方向に延在するソースＳＲ１が配置され、隣り合う選択ゲートＣ３と選択ゲートＣ４との間には第１方向に延在するソースＳＲ２が配置されている。
【００２５】
また、選択ゲートＣ１のソースＳＲ１側には選択ゲートＣ１に隣接して第１方向に延在するメモリゲートＭ１が配置され、選択ゲートＣ２のソースＳＲ１側には選択ゲートＣ２に隣接して第１方向に延在するメモリゲートＭ２が配置されている。これにより、隣り合うメモリゲートＭ１とメモリゲートＭ２との間には第１方向に延在するソースＳＲ１が配置される。また、選択ゲートＣ３のソースＳＲ２側には選択ゲートＣ３に隣接して第１方向に延在するメモリゲートＭ３が配置され、選択ゲートＣ４のソースＳＲ２側には選択ゲートＣ４に隣接して第１方向に延在するメモリゲートＭ４が配置されている。これにより、隣り合うメモリゲートＭ３とメモリゲートＭ４との間には第１方向に延在するソースＳＲ２が配置される。
【００２６】
また、選択ゲートＣ１のソースＳＲ１側とは反対側、選択ゲートＣ２のソースＳＲ１側とは反対側で選択ゲートＣ３のソースＳＲ２側とは反対側、および選択ゲートＣ４のソースＳＲ２側とは反対側にそれぞれドレインＤＲが配置されている。例えば図２に示すように、隣り合う選択ゲートＣ２と選択ゲートＣ３との間にはドレインＤＲが配置される。
【００２７】
さらに、第２方向に延在する配線ＭＬ１〜ＭＬ４が、第１方向に互いに離間して配置されている。そして、配線ＭＬ１〜ＭＬ４は、コンタクトホールをＣＬを介して、第２方向に沿って配置されたドレインＤＲと電気的に接続されている。
【００２８】
図３に示すように、第１方向に沿って形成されたソースＳＲ１，ＳＲ２はソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２として機能し、第２方向に沿って形成された配線ＭＬ１〜ＭＬ４はドレイン線Ｄｒａｉｎ１〜Ｄｒａｉｎ４として機能する。従って、メモリセルは、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２とドレイン線Ｄｒａｉｎ１〜Ｄｒａｉｎ４との交点にマトリックス状に配置されている。
【００２９】
次に、実施の形態１によるメモリセルの構成を図４〜図８を用いて説明する。図４は、図２に示すＡ−Ａ´線に沿った要部断面図である。図５は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図６は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図７は、図２に示すＤ−Ｄ´線に沿った要部断面図である。図８（ａ）は、メモリセルの選択ゲートおよびメモリゲート（第１メモリゲートおよび第２メモリゲート）を拡大して示す要部断面図、図８（ｂ）は、メモリセルの第１メモリゲートおよび第２メモリゲートの互いの位置を説明する模式図である。
【００３０】
図４〜図７に示すように、メモリセルＭＣ１は、選択ゲートＣＧ、メモリゲートＭＧ、ソースＳＲ、およびドレインＤＲから構成されており、さらに、メモリゲートＭＧは、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２から構成されている。
【００３１】
メモリセルＭＣ１が形成された活性領域（アクティブ領域、素子形成領域）は、ゲート長方向に第１領域、第２領域、および第３領域を有しており、第１領域に選択ゲートＣＧが形成され、第１領域に隣接する第２領域に第１メモリゲートＭＧ１が形成され、第２領域に隣接する第３領域に第２メモリゲートＭＧ２が形成されている。選択ゲートＣＧ側の半導体基板ＳＵＢには半導体領域（拡散層）からなるドレインＤＲが形成され、メモリゲートＭＧ側の半導体基板ＳＵＢには半導体領域（拡散層）からなるソースＳＲが形成されている。すなわち、ゲート長方向に順にドレインＤＲ、選択ゲートＣＧ、第１メモリゲートＭＧ１、第２メモリゲートＭＧ２、ソースＳＲと並んで形成されている。第１領域は、選択ゲートＣＧに対するチャネルが形成される領域である。第２領域は、第１メモリゲートＭＧ１に対するチャネルが形成される領域である。第３領域は、第２メモリゲートＭＧ２に対するチャネルが形成される領域である。
【００３２】
以下、具体的にメモリセルＭＣ１の構造について説明する。
【００３３】
メモリセルＭＣ１は、例えばｐ型の単結晶からなる半導体基板ＳＵＢの主面（デバイス形成面）に形成されたｐウェルＰＷに形成されている。ソースＳＲとドレインＤＲとの間の半導体基板ＳＵＢの主面上に、選択ゲートＣＧとメモリゲートＭＧとが第１絶縁膜ＩＬ１および第２絶縁膜ＩＬ２を介して隣接して延在している。そのゲート幅方向において複数のメモリセルＭＣ１は半導体基板ＳＵＢに形成された素子分離部ＳＴＩを介して隣接している。
【００３４】
選択ゲートＣＧは、半導体基板ＳＵＢの主面上に、半導体基板ＳＵＢ側から順に第１絶縁膜ＩＬ１からなる第１ゲート絶縁膜ＧＩ１、ｎ型の多結晶シリコン膜ＰＳ１からなる選択ゲート電極ＣＧＥ、およびシリサイド膜ＳＬが積層された構造である。また、第１絶縁膜ＩＬ１は、半導体基板ＳＵＢ側から順に絶縁層ＩＬ１ａおよび高誘電率膜（ｈｉｇｈ−ｋ膜）ＩＬ１ｂが積層された構造である。第１絶縁膜ＩＬ１として高誘電率膜を用いた場合は、金属化合物膜（バリア膜）として、第１絶縁膜ＩＬ１と選択ゲート電極ＣＧＥとの間に、メタル膜ＭＴを形成することが好ましい。
【００３５】
絶縁膜ＩＬ１ａは、例えば酸化シリコンからなり、その厚さは、例えば１ｎｍ程度である。高誘電率膜ＩＬ１ｂは、例えば酸化ハフニウムからなり、その厚さは、例えば５ｎｍ程度である。メタル膜ＭＴは、高誘電率膜ＩＬ１ｂと多結晶シリコン膜ＰＳ１とが直接接触した場合に、その接触面で発生する不具合を防止するために設けられており、例えば窒化チタンからなり、その厚さは、例えば１０ｎｍ程度である。
【００３６】
なお、選択ゲート電極ＣＧＥと半導体基板ＳＵＢとの間には、第１絶縁膜ＩＬ１である絶縁膜ＩＬ１ａおよび高誘電率膜ＩＬ１ｂと、メタル膜ＭＴが形成され、選択ゲート電極ＣＧＥと第１メモリゲート電極ＭＧＥ１との間には、高誘電率膜ＩＬ１ｂとメタル膜ＭＴが形成されている。
【００３７】
メモリゲートＭＧは、選択ゲートＣＧの片側面に形成されている。実施の形態１においては、選択ゲートＣＧの片側面にメタル膜ＭＴ、高誘電率膜ＩＬ１ｂ、および第２絶縁膜ＩＬ２を介して形成されたサイドウォール状の第１メモリゲートＭＧ１と、この第１メモリゲートＭＧ１の側面に第３絶縁膜ＩＬ３を介して形成されたサイドウォール状の第２メモリゲートＭＧ２と、から構成される。第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とは、例えば給電部において電気的に接続されている。
【００３８】
第１メモリゲートＭＧ１は、半導体基板ＳＵＢの主面上に、半導体基板ＳＵＢ側から順に第２絶縁膜ＩＬ２からなる第２ゲート絶縁膜ＧＩ２、ｎ型の多結晶シリコン膜ＰＳ２からなる第１メモリゲート電極ＭＧＥ１、およびシリサイド膜ＳＬが積層された構造である。
【００３９】
第２絶縁膜ＩＬ２は、半導体基板ＳＵＢ上と選択ゲート電極ＣＧＥの片側面に延在して形成される。言い換えると、第２絶縁膜ＩＬ２は、半導体基板ＳＵＢと第１メモリゲート電極ＭＧＥ１との間、および選択ゲート電極ＣＧＥと第１メモリゲート電極ＭＧＥ１との間に延在して形成される。また、第２絶縁膜ＩＬ２は、半導体基板ＳＵＢ側から順に絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃが積層された構造である。絶縁膜ＩＬ２ａおよび絶縁膜ＩＬ２ｃは、電荷蓄積膜ＩＬ２ｂ中に蓄積された電荷を保持するためのブロック膜として機能する絶縁膜である。
【００４０】
第２メモリゲートＭＧ２は、半導体基板ＳＵＢの主面上に、半導体基板ＳＵＢ側から順に第３絶縁膜ＩＬ３からなる第３ゲート絶縁膜ＧＩ３、ｎ型の多結晶シリコン膜ＰＳ３からなる第２メモリゲート電極ＭＧＥ２、およびシリサイド膜ＳＬが積層された構造である。
【００４１】
第３絶縁膜ＩＬ３は、半導体基板ＳＵＢ上と第１メモリゲート電極ＭＧＥ１の片側面に延在して形成される。言い換えると、第３絶縁膜ＩＬ３は、半導体基板ＳＵＢと第２メモリゲート電極ＭＧＥ２との間、および第１メモリゲート電極ＭＧＥ１と第２メモリゲート電極ＭＧＥ２との間に延在して形成される。また、第３絶縁膜ＩＬ３は、半導体基板ＳＵＢ側から順に絶縁膜ＩＬ３ａ、電荷蓄積膜ＩＬ３ｂ、および絶縁膜ＩＬ３ｃが積層された構造である。絶縁膜ＩＬ３ａおよび絶縁膜ＩＬ３ｃは、電荷蓄積膜ＩＬ３ｂ中に蓄積された電荷を保持するためのブロック膜として機能する絶縁膜である。
【００４２】
絶縁膜ＩＬ２ａ，ＩＬ３ａは、例えば酸化シリコンからなり、その厚さは、例えば４ｎｍ程度である。電荷蓄積膜ＩＬ２ｂ，ＩＬ３ｂは、電荷蓄積部を有する絶縁膜であり、トラップ準位を有する絶縁膜として、例えば窒化シリコンからなり、その厚さは、例えば６ｎｍ程度である。トラップ準位を有する絶縁膜は、窒化シリコン膜に限らず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜、または酸化タンタル膜等、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＩＬ２ｂ，ＩＬ３ｂとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲されることにより、絶縁膜中に電荷が蓄積される。絶縁膜ＩＬ２ｃ，ＩＬ３ｃは、例えば窒素を含んだ酸化シリコン（酸窒化シリコン）または酸化シリコンからなり、その厚さは、例えば８ｎｍ程度である。また、電荷蓄積膜ＩＬ２ｂ，ＩＬ３ｂと同様、絶縁膜ＩＬ２ａ，ＩＬ２ｃ，ＩＬ３ａ，ＩＬ３ｃも酸化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。
【００４３】
ソースＳＲは、ｎ型不純物を半導体基板ＳＵＢに拡散したｎ型のソース領域ＳＲＥと、その上面に形成されたシリサイド膜ＳＬとから構成される。同様に、ドレインＤＲは、ｎ型不純物を半導体基板ＳＵＢに拡散したｎ型のドレイン領域ＤＲＥと、その上面に形成されたシリサイド膜ＳＬとから構成される。
【００４４】
シリサイド膜ＳＬは、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等からなり、その厚さは、例えば２０ｎｍ程度である。メモリセルＭＣ１では、選択ゲート電極ＣＧＥ、第１メモリゲート電極ＭＧＥ１、および第２メモリゲート電極ＭＧＥ２に電圧を供給する必要があり、その動作速度は選択ゲート電極ＣＧＥ、第１メモリゲート電極ＭＧＥ１、および第２メモリゲート電極ＭＧＥ２の抵抗値に大きく依存する。従って、シリサイド膜ＳＬを形成することにより、選択ゲート電極ＣＧＥ、第１メモリゲート電極ＭＧＥ１、および第２メモリゲート電極ＭＧＥ２の低抵抗化を図っている。
【００４５】
さらに、メモリセルＭＣ１は層間絶縁膜ＩＬにより覆われており、層間絶縁膜ＩＬには、例えばドレインＤＲに達するコンタクトホール（前述の図２に示すコンタクトホールＣＬ）が形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜ＩＬａ，ＩＬｂによって構成される。ドレインＤＲには、上記コンタクトホール内に埋め込まれたプラグ（図示は省略）を介してメモリゲートＭＧ（または選択ゲートＣＧ）に対して交差する方向に延在する第１層目の配線ＷＬが接続されている。上記プラグは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。配線ＷＬは、例えばアルミニウム合金膜または銅膜等によって構成される。
【００４６】
メモリセルＭＣ１は、選択ゲートＣＧの片側面に第１メモリゲートＭＧ１および第２メモリゲートＭＧ２を有することを第１の特徴とし、第２メモリゲート電極ＭＧＥ２の下面が第１メモリゲート電極ＭＧＥ１の下面よりも低い位置にあることを第２の特徴としている。第１の特徴のみでも効果はあるが、第２の特徴をさらに組み合わせることで、より大きな効果を得ることができる。
【００４７】
図８（ａ）に示すように、メモリゲートＭＧは、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とから構成される。これにより、選択ゲートＣＧ側でかつ半導体基板ＳＵＢ側の第１メモリゲート電極ＭＧＥ１の角部（図８（ａ）のＡ部）と、第１メモリゲートＭＧ１側でかつ半導体基板ＳＵＢ側の第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）とを有する。
【００４８】
消去時には、第１メモリゲート電極ＭＧＥ１の上記角部（図８（ａ）のＡ部）において電界集中が生じて、第１メモリゲート電極ＭＧＥ１から第２絶縁膜ＩＬ２の電荷蓄積膜ＩＬ２ｂへホールが注入される。さらに、消去時には、第２メモリゲート電極ＭＧＥ２の上記角部（図８（ａ）のＢ部）において電界集中が生じて、第２メモリゲート電極ＭＧＥ２から第３絶縁膜ＩＬ３の電荷蓄積膜ＩＬ３ｂへホールが注入される。すなわち、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２から構成される２段構造のメモリゲートＭＧでは、消去時に電界を集中することのできる箇所が２ヶ所あり、消去時に電界を集中することのできる箇所が１ヶ所の１段構造のメモリゲートよりも同一の消去条件で多くのホールが注入されるので、消去速度を向上させることができる。
【００４９】
第１メモリゲート電極ＭＧＥ１の下面と第２メモリゲート電極ＭＧＥ２の下面とが同じ高さの場合よりも、第２メモリゲート電極ＭＧＥ２の下面が第１メモリゲート電極ＭＧＥ１の下面よりも低い位置にした場合の方が、第２メモリゲート電極ＭＧＥ２の上記角部（図８（ａ）のＢ部）における電界集中が生じやすくなり、ホールの注入が増加する。そのため、第２メモリゲート電極ＭＧＥ２の下面が第１メモリゲート電極ＭＧＥ１の下面よりも低い位置にする方がより好ましい。
【００５０】
しかし、第２メモリゲート電極ＭＧＥ２の下面が第１メモリゲート電極ＭＧＥ１の下面よりも著しく低い位置にあると、例えば消去時および読出し時において不具合が生じる。例えば消去時においては、電界集中の効果が劣化するため、第２メモリゲート電極ＭＧＥ２から第３絶縁膜ＩＬ３の電荷蓄積膜ＩＬ３ｂへ注入されるホールが少なくなり、消去動作が遅くなる。また、読出し時においては、ドレインＤＲからの電位がとどきにくくなって読出し動作が遅くなる。
【００５１】
第１メモリゲート電極ＭＧＥ１の下面（第１メモリゲート電極ＭＧＥ１と第２絶縁膜ＩＬ２との接触面）と第２メモリゲート電極ＭＧＥ２の下面（第２メモリゲート電極ＭＧＥ２と第３絶縁膜ＩＬ３との接触面）との高低差について検討を行った。その検討結果を図８（ｂ）を用いて説明する。なお、以下（１）〜（５）の説明において接触面とは、半導体基板ＳＵＢの主面と平行する面を言う。また、図８（ｂ）に示す（１）〜（５）は、それぞれ以下（１）〜（５）の説明に対応する。
【００５２】
（１）第２メモリゲート電極ＭＧＥ２の下面が、第１メモリゲート電極ＭＧＥ１と絶縁膜ＩＬ２ｃとの接触面と同じ高さにある場合は、第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）では電界集中は生じるが、大きな効果は得にくい。このため、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２から構成される２段構造のメモリゲートＭＧは、１段構造のメモリゲートよりも少し高い消去特性を有するものの、その効果は高くはない。
【００５３】
（２）第２メモリゲート電極ＭＧＥ２の下面が、第１メモリゲート電極ＭＧＥ１と絶縁膜ＩＬ２ｃとの接触面から絶縁膜ＩＬ２ｃと電荷蓄積膜ＩＬ２ｂとの接触面までの間に位置する場合は、第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）での電界集中が生じて、消去速度が速くなる。
【００５４】
（３）第２メモリゲート電極ＭＧＥ２の下面が、絶縁膜ＩＬ２ｃと電荷蓄積膜ＩＬ２ｂとの接触面から絶縁膜ＩＬ２ａと半導体基板ＳＵＢとの接触面までの間に位置する場合は、上記（２）の場合よりも第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）での電界集中が生じやすくなり、さらに消去速度が速くなる。
【００５５】
（４）第２メモリゲート電極ＭＧＥ２の下面が、絶縁膜ＩＬ２ａと半導体基板ＳＵＢとの接触面から半導体基板ＳＵＢの深さ方向に１０ｎｍの範囲に位置する場合は、上記（３）の場合と同程度または少し低い消去特性を有するが、読出し動作に影響が出てくることが懸念される。
【００５６】
（５）第２メモリゲート電極ＭＧＥ２の下面が、絶縁膜ＩＬ２ａと半導体基板ＳＵＢとの接触面から半導体基板ＳＵＢの深さ方向に１０ｎｍよりも深くに位置する場合は、上記（３）および（４）の場合よりも第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）での電界集中が生じにくくなり、第２メモリゲート電極ＭＧＥ２から第３絶縁膜ＩＬ３の電荷蓄積膜ＩＬ３ｂへ注入されるホールが少なくなるため、消去動作が遅くなる。
【００５７】
以上（１）〜（５）に説明したことから、第２メモリゲート電極ＭＧＥ２の下面が、第１メモリゲート電極ＭＧＥ１の下面よりも低く、第２絶縁膜ＩＬ２と半導体基板ＳＵＢとの接触面から１０ｎｍの深さよりも高い位置に存在する場合が適切であると考えられる。また、第２メモリゲート電極ＭＧＥ２の下面が、第１メモリゲート電極ＭＧＥ１の下面よりも低く、第２絶縁膜ＩＬ２と半導体基板ＳＵＢとの接触面よりも高い位置に存在する場合が最も好適であると考えられる。
【００５８】
≪メモリセルの基本動作≫
メモリセルの基本的な動作として、（１）読出し動作、（２）消去動作、および（３）書込み動作の３動作について以下に説明する。これら３動作の呼び方は、代表的なものとして用いており、例えば消去動作と書込み動作については、逆の呼び方をすることもできる。ここでは、ｎＭＩＳトランジスタタイプのメモリセルについて説明するが、ｐＭＩＳトランジスタタイプのメモリセルにおいても原理的には同様である。また、ｎＭＩＳトランジスタタイプのメモリセルとして、前述のメモリセルＭＣ１を例に挙げて、その基本的な動作を説明する。
【００５９】
（１）読出し動作
選択ゲート電極ＣＧＥ側の拡散層に、例えば１．３５Ｖの電圧を印加し、選択ゲート電極ＣＧＥに、例えば１．３５Ｖの電圧を印加することで、選択ゲート電極ＣＧＥ下のチャネルをオン状態にする。ここで、書込み状態で得られるメモリ用ｎＭＩＳトランジスタのしきい値電圧と消去状態で得られるメモリ用ｎＭＩＳトランジスタのしきい値電圧との差を判別できる適当な電位（すなわち、書込み状態のしきい値電圧と消去状態のしきい値電圧との中間電位）を第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２に印加する。これにより、保持していた電荷情報を電流として読み出すことができる。ここで、書込み状態のしきい値電圧と消去状態のしきい値電圧との中間電位が０Ｖとなるように設定すると、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２に印加する電位を電源回路内で昇圧する必要がなく、高速読出しに好適である。
【００６０】
（２）消去動作
第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２に、例えば１２Ｖの電圧を印加し、選択ゲート電極ＣＧＥに、例えば０Ｖの電圧を印加し、第２メモリゲート電極ＭＧＥ２側の拡散層および選択ゲート電極ＣＧＥ側の拡散層に、例えば０Ｖの電圧を印加する。ただし、選択ゲート電極ＣＧＥ側の拡散層は電気的にｏｐｅｎ状態としてもよい。また、選択ゲート電極ＣＧＥに、例えば１Ｖの電圧を印加してもよい。これにより、第１メモリゲート電極ＭＧＥ１側から電荷蓄積膜ＩＬ２ｂに、第２メモリゲート電極ＭＧＥ２側から電荷蓄積膜ＩＬ３ｂにホールが注入されてデータ消去を行うことができる。
【００６１】
実際にデータ消去を行う場合には、図９（ａ）に示すように、消去パルスを印加して電荷蓄積膜ＩＬ２ｂ，ＩＬ３ｂ中にホールを注入することでデータ消去を行い、その後、ベリファイによりメモリセルＭＣ１が所望のしきい値電圧に到達したか否かを検証する。所望のしきい値電圧に到達していない場合には、再度消去パルスを印加するというシーケンスを繰り返す。
【００６２】
典型的な消去動作における印加電圧は上述の通りであるが、ベリファイ後の消去条件は必ずしも１回目の消去条件と同じである必要はない。その場合の消去条件の一例を表１に示す。
【００６３】
【表１】
2015185613.tif 000003
【００６４】
また、消去動作における印加電圧の他の例として、表２に示すように、基板（ｐウェルＰＷ）、選択ゲート電極ＣＧＥ側の拡散層、および第２メモリゲート電極ＭＧＥ２側の拡散層に負電圧を印加してもよい。この場合には、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２と選択ゲート電極ＣＧＥとの間の電位差に対して、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２と基板（ｐウェルＰＷ）との間の電位差が大きくなる。これにより、より第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２と基板（ｐウェルＰＷ）との間の電荷蓄積膜にホールが注入される。その結果、書込み動作で第１メモリゲート電極ＭＧＥ１と基板（ｐウェルＰＷ）との間の電荷蓄積膜ＩＬ２ｂおよび第２メモリゲート電極ＭＧＥ２と基板（ｐウェルＰＷ）との間の電荷蓄積膜ＩＬ３ｂに注入された電子を効率的に消去できるという効果がある。
【００６５】
【表２】
2015185613.tif 000004
【００６６】
（３）書込み動作
第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２に、例えば１０．５Ｖの電圧を印加し、選択ゲート電極ＣＧＥに、例えば０．９Ｖの電圧を印加する。さらに、第２メモリゲート電極ＭＧＥ２側の拡散層に、例えば４．６Ｖの電圧を印加し、選択ゲート電極ＣＧＥ側の拡散層に第２メモリゲート電極ＭＧＥ２側の拡散層に印加する電圧よりも低い電圧、例えば０．３Ｖの電圧を印加する。これにより、第１メモリゲート電極ＭＧＥ１の選択ゲート電極ＣＧＥ側端部および第２メモリゲート電極ＭＧＥ２の第１メモリゲートＭＧＥ１側端部に集中的に電荷（電子）が注入される。この注入方式はＳＳＩ（Source Side Injection）注入方式と呼ばれる。
【００６７】
実際にデータ書込みを行う場合には、図９（ｂ）に示すように、ＳＳＩ注入方式のための電圧のパルス（ＳＳＩパルス）を印加して電荷蓄積膜ＩＬ２ｂ，ＩＬ３ｂに電子を注入することでデータ書込みを行い、その後、ベリファイによりメモリセルＭＣ１が所望のしきい値電圧に到達したか否かを検証する。所望のしきい値電圧に到達していない場合には、再度ＳＳＩパルスを印加するというシーケンスを繰り返す。
【００６８】
典型的な書込み動作における印加電圧は上述の通りであるが、ベリファイ後のデータ消去と同様に、書込み条件は必ずしも１回目の書込み条件と同じである必要はない。その場合の書込み条件の一例を表３に示す。
【００６９】
【表３】
2015185613.tif 000005
【００７０】
また、書込み動作における印加電圧の他の例として、表４に示すように、基板（ｐウェルＰＷ）に負電圧を印加してもよい。この場合には、拡散層と基板（ｐウェルＰＷ）との間の電位差、第１メモリゲート電極ＭＧＥ１と基板（ｐウェルＰＷ）との間の電位差、および第２メモリゲート電極ＭＧＥ２と基板（ｐウェルＰＷ）との間の電位差が高くできることから、書込み速度の高速化が可能となる。
【００７１】
【表４】
2015185613.tif 000006
【００７２】
≪半導体装置の製造方法≫
実施の形態１による半導体装置の製造方法を図１０〜図２８を用いて工程順に説明する。ここでは、一例として、メモリ領域に形成されたメモリセルおよび周辺回路領域に形成されたｎＭＩＳトランジスタの製造方法を説明する。図１０は、メモリセルの製造工程の一例を示すフローチャートである。図１１〜図２８は、半導体装置の製造工程中におけるメモリ領域に形成されたメモリセル、および周辺回路領域に形成されたｎＭＩＳトランジスタの要部断面図である。
【００７３】
図１１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）ＳＵＢの主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板ＳＵＢの所定箇所に分離溝を形成した後、半導体基板ＳＵＢの主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。
【００７４】
次に、図１２に示すように、半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成する。なお、図示は省略するが、ここで、メモリ領域の半導体基板ＳＵＢにチャネル形成用の所定の不純物をイオン注入し、周辺回路領域の半導体基板ＳＵＢにチャネル形成用の所定の不純物をイオン注入してもよい。
【００７５】
次に、図１３に示すように、半導体基板ＳＵＢの主面をウェットエッチング法によってエッチングした後、熱酸化法によって半導体基板ＳＵＢの主面に、酸化シリコン膜ＳＩ１を形成する。酸化シリコン膜ＳＩ１の厚さは、例えば２ｎｍ程度である。続いて、酸化シリコン膜ＳＩ１上に多結晶シリコン膜ＰＳ４を堆積する。多結晶シリコン膜ＰＳ４の厚さは、例えば１２０ｎｍ程度である。
【００７６】
次に、図１４に示すように、リソグラフィ法およびドライエッチング法によって、後の工程でメモリゲートＭＧが形成される領域の多結晶シリコン膜ＰＳ４および酸化シリコン膜ＳＩ１を除去して、多結晶シリコン膜ＰＳ４からなるダミーパターンを形成する。
【００７７】
次に、図１５に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコンからなる絶縁膜ＩＬ２ａ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積膜ＩＬ２ｂ、および例えば酸窒化シリコンからなる絶縁膜ＩＬ２ｃを順次形成して、第２絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２ａは、例えば熱酸化法によって形成され、電荷蓄積膜ＩＬ２ｂは、例えばＣＶＤ（Chemical Vapor Doposition）法によって形成され、絶縁膜ＩＬ２ｃは、例えばＣＶＤ法によって形成される。絶縁膜ＩＬ２ａの厚さは、例えば４ｎｍ程度であり、電荷蓄積膜ＩＬ２ｂの厚さは、例えば６ｎｍ程度であり、絶縁膜ＩＬ２ｃの厚さは、例えば８ｎｍ程度である。
【００７８】
電荷蓄積膜ＩＬ２ｂは、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜、または酸化タンタル膜等、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、後の工程で形成されるメモリゲートＭＧの加工性を向上させるために、メモリセルＭＣ１と同形状のダミーパターンを形成する領域を設けてもよい。
【００７９】
続いて、半導体基板ＳＵＢの主面上にｎ型の多結晶シリコン膜ＰＳ２を堆積する。この多結晶シリコン膜ＰＳ２はＣＶＤ法によって形成され、その厚さは、例えば４０ｎｍ程度である。
【００８０】
次に、図１６に示すように、異方性のドライエッチング法によって多結晶シリコン膜ＰＳ２を加工する。これにより、メモリ領域では、多結晶シリコン膜ＰＳ４からなるダミーパターンの側面に第２絶縁膜ＩＬ２を介して多結晶シリコン膜ＰＳ２からなるサイドウォール形状の第１メモリゲート電極ＭＧＥ１を形成する。この第１メモリゲート電極ＭＧＥ１を形成する際に、露出した第２絶縁膜ＩＬ２を除去し、さらに、隣り合う第１メモリゲート電極ＭＧＥ１の間に露出する半導体基板ＳＵＢを深さ方向に除去して、半導体基板ＳＵＢの主面に溝部を形成する。
【００８１】
エッチングダメージを取り除くためには、半導体基板ＳＵＢを深さ方向に１０ｎｍ以上除去することが望ましい。しかし、この溝部には、後の工程で第２メモリゲート電極ＭＧＥ２が形成される。前述の図８（ｂ）を用いて説明したように、消去時において第２メモリゲート電極ＭＧＥ２から第３絶縁膜ＩＬ３の電荷蓄積膜ＩＬ３ｂへ注入されるホールが減少して、消去動作が遅くなるのを防止するために、半導体基板ＳＵＢを深さ方向に２８ｎｍ（第２絶縁膜ＩＬ２の厚さ（４ｎｍ＋６ｎｍ＋８ｎｍ）＋１０ｎｍ）より浅く除去することが望ましい。従って、半導体基板ＳＵＢを、例えば深さ方向に１０〜２８ｎｍ程度除去することが望ましい。
【００８２】
多結晶シリコン膜ＰＳ４からなるダミーパターンと第１メモリゲート電極ＭＧＥ１との間には、多結晶シリコン膜ＰＳ４からなるダミーパターン側から絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃが順に積層された第２絶縁膜ＩＬ２が形成される。また、半導体基板ＳＵＢと第１メモリゲート電極ＭＧＥ１との間には、半導体基板ＳＵＢ側から絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃが順に積層された第２絶縁膜ＩＬ２が形成される。
【００８３】
次に、図１７に示すように、前述の図１５および図１６を用いて説明した製造工程と同様にして、第１メモリゲート電極ＭＧＥ１の側面に第２メモリゲート電極ＭＧＥ２を形成する。第１メモリゲート電極ＭＧＥ１と第２メモリゲート電極ＭＧＥ２との間には、第１メモリゲートＭＧ１側から絶縁膜ＩＬ３ａ、電荷蓄積膜ＩＬ３ｂ、および絶縁膜ＩＬ３ｃが順に積層された第３絶縁膜ＩＬ３が形成される。また、半導体基板ＳＵＢと第２メモリゲート電極ＭＧＥ２との間には、半導体基板ＳＵＢ側から絶縁膜ＩＬ３ａ、電荷蓄積膜ＩＬ３ｂ、および絶縁膜ＩＬ３ｃが順に積層された第３絶縁膜ＩＬ３が形成される。
【００８４】
次に、図１８に示すように、メモリ領域の隣り合う第２メモリゲート電極ＭＧＥ２に挟まれた半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に低濃度のｎ−型の半導体領域を形成する。続いて、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、これを異方性のドライッチング法によって加工する。これにより、メモリ領域では、第２メモリゲート電極ＭＧＥ２の側面にサイドウォールＳＷ１を形成する。続いて、メモリ領域の隣り合う第２メモリゲート電極ＭＧＥ２に挟まれた半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に高濃度のｎ＋型の半導体領域を形成し、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域からなるソース領域ＳＲＥを形成する。
【００８５】
続いて、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＳＩ２を形成する。ここで、酸化シリコン膜ＳＩ２は後の工程でウェットエッチング法によって除去されるため、ウェットエッチングレートの早い、例えばＳＯＧ（Spin On Glass）膜等が酸化シリコン膜ＳＩ２に好適である。
【００８６】
次に、図１９に示すように、ＣＭＰ法によって多結晶シリコン膜ＰＳ４を終点とした研磨を行い、多結晶シリコン膜ＰＳ４上の酸化シリコン膜ＳＩ２を除去する。
【００８７】
次に、図２０に示すように、ドライエッチング法およびウェットエッチング法によって多結晶シリコン膜ＰＳ４および酸化シリコン膜ＳＩ１を除去する。続いて、熱酸化法によってメモリ領域および周辺回路領域に露出した半導体基板ＳＵＢの主面に、例えば酸化シリコンからなる絶縁膜ＩＬ１ａを形成する。絶縁膜ＩＬ１ａの厚さは、例えば１ｎｍ程度である。続いて、半導体基板ＳＵＢの主面上に、例えば酸化ハフニウムからなる高誘電率膜ＩＬ１ｂを形成して、絶縁膜ＩＬ１ａおよび高誘電率膜ＩＬ１ｂからなる第１絶縁膜ＩＬ１を形成する。高誘電率膜ＩＬ１ｂの厚さは、例えば５ｎｍ程度である。続いて、第１絶縁膜ＩＬ１上に、例えば窒化チタンからなるメタル膜ＭＴを形成する。メタル膜ＭＴは、高誘電率膜ＩＬ１ｂと選択ゲート電極ＣＧＥとの反応を防止するバリア膜として機能する。メタル膜ＭＴの厚さは、例えば１０ｎｍ程度である。続いて、メタル膜ＭＴ上に多結晶シリコン膜ＰＳ１を堆積する。多結晶シリコン膜ＰＳ１の厚さは、例えば１００ｎｍ程度である。
【００８８】
次に、図２１に示すように、多結晶シリコン膜ＰＳ１、メタル膜ＭＴ、第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、第３絶縁膜ＩＬ３、酸化シリコン膜ＳＩ２、第１メモリゲート電極ＭＧＥ１、および第２メモリゲート電極ＭＧＥ２をＣＭＰ法によって研磨して、これら表面の平坦化を行う。半導体基板ＳＵＢの主面からこれら表面までの高さは、例えば８０ｎｍ程度である。
【００８９】
次に、図２２に示すように、半導体基板ＳＵＢの主面上に窒化シリコン膜ＳＮ１を堆積する。
【００９０】
次に、図２３に示すように、周辺回路領域のｎＭＩＳトランジスタのゲート電極が形成される領域以外の窒化シリコン膜ＳＮ１を除去する。続いて、リソグラフィ法およびドライエッチング法によって多結晶シリコン膜ＰＳ１、メタル膜ＭＴ、および第１絶縁膜ＩＬ１を加工する。これにより、メモリ領域では、多結晶シリコン膜ＰＳ１からなる選択ゲート電極ＣＧＥが形成される。選択ゲート電極ＣＧＥと第１メモリゲート電極ＭＧＥ１との間には、第１メモリゲート電極ＭＧＥ１側から第２絶縁膜ＩＬ２、第１絶縁膜ＩＬ１を構成する高誘電率膜ＩＬ１ｂ、およびメタル膜ＭＴが形成される。また、半導体基板ＳＵＢと選択ゲート電極ＣＧＥとの間には、半導体基板ＳＵＢ側から第１絶縁膜ＩＬ１およびメタル膜ＭＴが形成される。また、周辺回路領域では、ｎＭＩＳトランジスタの多結晶シリコン膜ＰＳ１からなるダミーゲート電極ＤＮＧが形成される。
【００９１】
続いて、メモリ領域の隣り合う選択ゲート電極ＣＧＥに挟まれた半導体基板ＳＵＢおよび周辺回路領域の半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に低濃度のｎ−型の半導体領域を形成する。続いて、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、これを異方性のドライッチング法を用いて加工する。これにより、メモリ領域では、選択ゲート電極ＣＧＥの第１および第２メモリゲート電極ＭＧＥ１，ＭＧＥ２と反対側の側面にサイドウォールＳＷ２を形成し、周辺回路領域では、ダミーゲート電極ＤＮＧの両側面にサイドウォールＳＷ２を形成する。
【００９２】
続いて、メモリ領域の隣り合う選択ゲート電極ＣＧＥに挟まれた半導体基板ＳＵＢおよび周辺回路領域の半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に高濃度のｎ＋型の半導体領域を形成する。これにより、メモリ領域では、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域とからなるドレイン領域ＤＲＥを形成し、同時に、周辺回路領域では、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域とからなるｎＭＩＳトランジスタのソース・ドレイン領域ＳＤを形成する。
【００９３】
次に、図２４に示すように、ウェットエッチング法によって酸化シリコン膜ＳＩ２を除去する。これにより、メモリ領域では、第１メモリゲート電極ＭＧＥ１の上面、第２メモリゲート電極ＭＧＥ２の上面、選択ゲート電極ＣＧＥの上面、ソース領域ＳＲＥの上面、およびドレイン領域ＤＲＥの上面を露出させ、周辺回路領域では、ソース・ドレイン領域ＳＤの上面を露出させる。
【００９４】
続いて、メモリ領域では、第１メモリゲート電極ＭＧＥ１の上面、第２メモリゲートＭＧＥ２の上面、選択ゲート電極ＣＧＥの上面、ソース領域ＳＲＥの上面、およびドレイン領域ＤＲＥの上面に、周辺回路領域では、ソース・ドレイン領域ＳＤの上面に、シリサイド膜ＳＬをサリサイド（Salicide：Self Align silicide）プロセスによって形成する。シリサイド膜ＳＬとしては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【００９５】
シリサイド膜ＳＬを形成することにより、シリサイド膜ＳＬと、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、第１メモリゲート電極ＭＧＥ１、第２メモリゲート電極ＭＧＥ２、選択ゲート電極ＣＧＥ、ソース領域ＳＲＥ、およびドレイン領域ＤＲＥ自身の抵抗を低減することができる。さらに、周辺回路領域では、ｎＭＩＳトランジスタのソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００９６】
ここまでの製造工程により、メモリ領域では、例えば前述の図４に示したように、第１絶縁膜ＩＬ１からなる第１ゲート絶縁膜ＧＩ１、選択ゲート電極ＣＧＥ、およびシリサイド膜ＳＬが積層された選択ゲートＣＧが形成される。また、第２絶縁膜ＩＬ２からなる第２ゲート絶縁膜ＧＩ２、第１メモリゲート電極ＭＧＥ１、およびシリサイド膜ＳＬが積層された第１メモリゲートＭＧ１、並びに第３絶縁膜ＩＬ３からなる第３ゲート絶縁膜ＧＩ３、第２メモリゲート電極ＭＧＥ２、およびシリサイド膜ＳＬが積層された第２メモリゲートＭＧ２が形成される。そして、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とからなるメモリゲートＭＧが形成される。また、ソース領域ＳＲＥおよびシリサイド膜ＳＬが積層されたソースＳＲが形成され、ドレイン領域ＤＲＥおよびシリサイド膜ＳＬが積層されたドレインＤＲが形成される。
【００９７】
これにより、メモリ領域では、例えば前述の図４に示したように、メモリゲートＭＧ、選択ゲートＣＧ、ソースＳＲ、およびドレインＤＲから構成されるメモリセルＭＣ１が略完成する。
【００９８】
次に、図２５に示すように、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＩＬａをＣＶＤ法により堆積した後、例えばＣＭＰ法によって窒化シリコン膜ＳＮ１を終点とした研磨を行い、酸化シリコン膜ＩＬａの表面を平坦化する。
【００９９】
次に、図２６に示すように、ウェットエッチング法によって窒化シリコン膜ＳＮ１を除去し、続いて、周辺回路領域のダミーゲート電極ＤＮＧを除去する。
【０１００】
続いて、半導体基板ＳＵＢの主面上に、メタル電極膜ＮＧａおよびアルミニウム膜ＮＧｂを順次堆積する。メタル電極膜ＮＧａは、例えば半導体基板ＳＵＢの主面側から順に窒化タンタル、チタン、およびアルミニウムが形成された積層膜であり、その厚さは、例えば２０ｎｍ程度である。なお、ここでは、周辺回路領域に形成される半導体素子としてｎＭＩＳトランジスタの製造方法を説明しているが、ｐＭＩＳトランジスタを製造する場合には、メタル電極膜ＮＧａとして、例えば半導体基板ＳＵＢの主面側から順に窒化タンタル、窒化チタン、および窒化タンタルが形成された積層膜を用いる。
【０１０１】
次に、図２７に示すように、例えばＣＭＰ法によって酸化シリコン膜ＩＬａを終点とした研磨を行い、周辺回路領域に、メタル電極膜ＮＧａおよびアルミニウム膜ＮＧｂからなるｎＭＩＳトランジスタのゲート電極ＮＧを形成する。
【０１０２】
ここまでの製造工程により、周辺回路領域では、第１絶縁膜ＩＬ１およびゲート電極ＮＧが積層されたゲート、並びにソース・ドレイン領域ＳＤおよびシリサイド膜ＳＬが積層されたソース・ドレインから構成されるｎＭＩＳトランジスタが略完成する。
【０１０３】
次に、図２８に示すように、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＩＬｂをＣＶＤ法によって堆積することにより、酸化シリコン膜ＩＬａおよび酸化シリコン膜ＩＬｂからなる層間絶縁膜ＩＬを形成する。
【０１０４】
続いて、メモリ領域では、ドレイン領域ＤＲＥ上のシリサイド膜ＳＬに達するコンタクトホール（図示は省略（前述の図２に示すコンタクトホールＣＬ））を層間絶縁膜ＩＬに形成する。同時に、周辺回路領域では、ｎＭＩＳトランジスタのゲート電極ＮＧに達するコンタクトホール（図示は省略）およびソース・ドレイン領域ＳＤ上のシリサイド膜ＳＬに達するコンタクトホール（図示は省略）を層間絶縁膜ＩＬに形成する。
【０１０５】
続いて、上記コンタクトホール内にプラグ（図示は省略）を形成する。プラグは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜との積層膜によって構成される。
【０１０６】
続いて、上記プラグに電気的に接続する第１層目の配線ＷＬを形成し、これ以降は、さらに上層の配線を形成することにより半導体装置を製造する。
【０１０７】
なお、実施の形態１による半導体装置およびその製造方法は、前述した半導体装置およびその製造方法に限定されるものではない。例えば図２９に示すように、周辺回路領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成してもよい。
【０１０８】
≪実施の形態１の効果≫
図３０は、実施の形態１によるメモリセルの消去特性の効果を説明するグラフ図である。
【０１０９】
実施の形態１によるメモリゲートを２段（第１メモリゲートおよび第２メモリゲート）で形成したメモリセルでは、メモリゲートを１段で形成したメモリセルと比べて、消去速度が速くなっていることが分かる。これは、第２メモリゲートが形成される領域の半導体基板の主面に段差を設けたことにより、消去時にこの段差部分に倣って形成された第２メモリゲート電極の角部（図８（ａ）のＢ部）に電界が集中して消去速度が速くなったと考えられる。
【０１１０】
図３１は、実施の形態１によるメモリセルの消去特性のメモリゲート電極（第１メモリゲート電極および第２メモリゲート電極）の厚さ依存性を説明するグラフ図である。
【０１１１】
実施の形態１によるメモリゲートを構成するメモリゲート電極（第１メモリゲート電極および第２メモリゲート電極）の厚さは、１０ｎｍ程度とすることがより好適であることが分かる。このようなメモリセルの消去特性のメモリゲート電極の厚さ依存性は、消去時に電荷蓄積膜に注入されるホール分布および消去電圧の掛かり方などに起因すると考えられる。
【０１１２】
このように、実施の形態１によれば、メモリゲートＭＧを、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とで構成する（第１の特徴）。さらに、第２メモリゲート電極ＭＧＥ２の下面を、第１メモリゲート電極ＭＧＥ１の下面よりも低くする（第２の特徴）。これにより、消去時には、第１メモリゲート電極ＭＧＥ１の選択ゲートＣＧ側でかつ半導体基板ＳＵＢ側の角部、および第２メモリゲート電極ＭＧＥ２の第１メモリゲートＭＧ１側でかつ半導体基板ＳＵＢ側の角部において電界集中が生じる。その結果、第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３にそれぞれホールが注入されるので、消去速度を速くすることができる。
【０１１３】
なお、実施の形態１による半導体装置では、メモリゲートＭＧを２段（第１メモリゲートＭＧ１と第２メモリゲートＭＧ２）で構成したが、３段以上で構成することも可能であり、２段で構成したメモリゲートＭＧを有するメモリセルＭＣ１と同様の効果を得ることができる。
【０１１４】
（実施の形態２）
≪半導体装置の構成≫
実施の形態２によるメモリセルの構成を図３２〜図３５を用いて説明する。図３２は、図２に示すＡ−Ａ´線に沿った要部断面図である。図３３は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図３４は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図３５は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０１１５】
実施の形態２によるメモリセルＭＣ２と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２を構成する多結晶シリコン膜の導電型である。
【０１１６】
すなわち、前述した実施の形態１によるメモリセルＭＣ１では、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２はｎ型の多結晶シリコン膜からなる。これに対して、実施の形態２によるメモリセルＭＣ２では、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２のいずれか一方、または両方は、ｎ型の多結晶シリコン膜よりもホール注入効率の高いｐ型の多結晶シリコン膜からなる。図３２〜図３５には、ｎ型の多結晶シリコン膜ＰＳ２からなる第１メモリゲート電極ＭＧＥ１とｐ型の多結晶シリコン膜ＰＳ５からなる第２メモリゲート電極ＭＧＥ２とによって構成されるメモリゲートＭＧを示している。
【０１１７】
第１メモリゲート電極ＭＧＥ１がｎ型の多結晶シリコン膜を用いて形成され、第２メモリゲート電極ＭＧＥ２がｐ型の多結晶シリコン膜を用いて形成された場合は、第２メモリゲートＭＧ２側のホール注入効率が高くなる。
【０１１８】
第１メモリゲート電極ＭＧＥ１がｐ型の多結晶シリコン膜を用いて形成され、第２メモリゲート電極ＭＧＥ２がｎ型の多結晶シリコン膜を用いて形成された場合は、第１メモリゲートＭＧ１側のホール注入効率が高くなる。また、ｐ型の多結晶シリコン膜を用いると、メモリセルＭＣ２のしきい値電圧が高くなるが、しきい値電圧が決まるソースＳＲ側の第２メモリゲート電極ＭＧＥ２はｎ型の多結晶シリコン膜により形成されているので、しきい値電圧の上昇が抑えられる。
【０１１９】
第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２をｐ型の多結晶シリコン膜を用いて形成した場合は、第１メモリゲートＭＧ１側および第２メモリゲートＭＧ２側ともにホール注入効率が高くなる。この場合、メモリセルＭＣ２のしきい値電圧が高くなるので、例えばチャネルへ所定の不純物を導入するなどして、しきい値電圧を調整する必要がある。
【０１２０】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０１２１】
≪メモリセルの動作≫
メモリセルＭＣ２の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０１２２】
≪半導体装置の製造方法≫
前述した実施の形態１の図１５〜図１７を用いて説明したメモリゲートＭＧの製造工程において、半導体基板ＳＵＢの主面上に堆積するｎ型の多結晶シリコン膜に代えてｐ型の多結晶シリコン膜を形成する。
【０１２３】
≪実施の形態２の効果≫
第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２のいずれか一方、または両方に、ｎ型の多結晶シリコン膜よりもホール注入効率の高いｐ型の多結晶シリコン膜を使用しているので、実施の形態２によるメモリセルＭＣ２では、前述した実施の形態１によるメモリセルＭＣ１よりもデータを効率良く消去することができる。
【０１２４】
（実施の形態３）
≪半導体装置の構成≫
実施の形態３によるメモリセルの構成を図３６〜図３９を用いて説明する。図３６は、図２に示すＡ−Ａ´線に沿った要部断面図である。図３７は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図３８は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図３９は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０１２５】
実施の形態３によるメモリセルＭＣ３と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、メモリ用ｎＭＩＳトランジスタの第２メモリゲート電極ＭＧＥ１を構成する多結晶シリコン膜の導電型、および第２メモリゲートＭＧ２が形成された半導体基板ＳＵＢの主面の高さである。
【０１２６】
すなわち、前述した実施の形態１によるメモリセルＭＣ１では、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２はｎ型の多結晶シリコン膜からなる。さらに、半導体基板ＳＵＢの主面に段差を形成することにより、第２メモリゲート電極ＭＧＥ２の下面を、第１メモリゲート電極ＭＧＥ１の下面よりも低くして、第２メモリゲート電極ＭＧＥ２の第１メモリゲートＭＧ１側でかつ半導体基板ＳＵＢ側の角部において電界が集中するようにしている。これに対して、実施の形態３によるメモリセルＭＣ３では、第１メモリゲート電極ＭＧＥ１はｎ型の多結晶シリコン膜からなり、第２メモリゲート電極ＭＧＥ２はｐ型の多結晶シリコン膜からなる。さらに、第２メモリゲート電極ＭＧＥ２の下面と、第１メモリゲート電極ＭＧＥ１の下面とは同じ高さである。
【０１２７】
ｐ型の多結晶シリコン膜のポテンシャル電位は、ｎ型の多結晶シリコン膜のポテンシャル電位よりも１．１Ｖ程度高いことから、ｎ型の多結晶シリコン膜からなる第１メモリゲート電極ＭＧＥ１とｐ型の多結晶シリコン膜からなる第２メモリゲート電極ＭＧＥ２とに同じ電圧を印加しても両者間に１．１Ｖ程度の電位差が生じる。従って、半導体基板ＳＵＢの主面に段差を形成しなくても、この電位差を利用することにより、消去時に、第２メモリゲート電極ＭＧＥ２の第１メモリゲートＭＧ１側でかつ半導体基板ＳＵＢ側の角部において電界を集中させることができるので、第３絶縁膜ＩＬ３へのホール注入効率が高くなる。
【０１２８】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０１２９】
≪メモリセルの動作≫
メモリセルＭＣ３の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０１３０】
≪半導体装置の製造方法≫
前述した実施の形態１の図１５を用いて説明した製造工程（半導体基板ＳＵＢの主面上に多結晶シリコン膜ＰＳ２を堆積する工程）の後、リソグラフィ法および異方性のドライエッチング法によって多結晶シリコン膜ＰＳ２を加工する。これにより、メモリ領域では、多結晶シリコン膜ＰＳ４からなるダミーパターンの側面に、絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃからなる第２絶縁膜ＩＬ２を介して多結晶シリコン膜ＰＳ２からなる第１メモリゲート電極ＭＧＥ１を形成する。この第１メモリゲート電極ＭＧＥ１を形成する際に、絶縁膜ＩＬ２ｃをエッチングストッパとして用いる。絶縁膜ＩＬ２ｃは、このエッチングにより除去されるが、その下層の電荷蓄積膜ＩＬ２ｂおよび絶縁膜ＩＬ２ａが残るので、半導体基板ＳＵＢはエッチングされない。
【０１３１】
続いて、半導体基板ＳＵＢの主面上に、例えば酸窒化シリコンからなる絶縁膜ＩＬ３ｄおよびｐ型の多結晶シリコン膜ＰＳ６を順次形成する。絶縁膜ＩＬ３ｄの厚さは、例えば８ｎｍ程度である。
【０１３２】
続いて、リソグラフィ法および異方性のドライエッチング法によってｐ型の多結晶シリコン膜ＰＳ６、絶縁膜ＩＬ３ｄ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ａを順次加工する。これにより、メモリ領域では、第１メモリゲート電極ＭＧＥ１の側面に絶縁膜ＩＬ３ｄを介してｐ型の多結晶シリコン膜ＰＳ６からなる第２メモリゲート電極ＭＧＥ２を形成する。第１メモリゲート電極ＭＧＥ１と第２メモリゲート電極ＭＧＥ２との間には、絶縁膜ＩＬ３ｄが形成される。また、半導体基板ＳＵＢと第２メモリゲート電極ＭＧＥ２との間には、半導体基板ＳＵＢ側から絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ３ｄが順に積層された第３絶縁膜ＩＬ３が形成される。
【０１３３】
≪実施の形態３の効果≫
第２メモリゲート電極ＭＧＥ２に、ｎ型の多結晶シリコン膜よりもホール注入効率の高いｐ型の多結晶シリコン膜を使用しているので、実施の形態３によるメモリセルＭＣ３では、前述した実施の形態１によるメモリセルＭＣ１よりもデータを効率良く消去することができる。また、前述した実施の形態１による製造工程において形成した絶縁膜ＩＬ３ａおよび電荷蓄積膜ＩＬ３ｂを、実施の形態３による製造工程では形成しないことから、製造工程数を減らすことができる。
【０１３４】
（実施の形態４）
≪半導体装置の構成≫
実施の形態４によるメモリセルの構成を図４０〜図４３を用いて説明する。図４０は、図２に示すＡ−Ａ´線に沿った要部断面図である。図４１は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図４２は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図４３は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０１３５】
実施の形態４によるメモリセルＭＣ４と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、ＭＩＳトランジスタの構造である。
【０１３６】
すなわち、前述した実施の形態１によるメモリセルＭＣ１は、プレーナ型トランジスタ構造である。これに対して、実施の形態４によるメモリセルＭＣ４は、活性領域の半導体基板ＳＵＢの主面が素子分離部ＳＴＩの上面よりも高い位置にあるＦｉｎ型トランジスタ構造である。
【０１３７】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０１３８】
≪メモリセルの動作≫
メモリセルＭＣ４の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０１３９】
≪半導体装置の製造方法≫
前述した実施の形態１の図１１を用いて説明した素子分離部ＳＴＩの製造工程において、半導体基板ＳＵＢの所定箇所に分離溝を形成した後、半導体基板ＳＵＢの主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をドライエッチング法によって加工する。この際、分離溝内に埋め込まれる絶縁膜の上面が、活性領域の半導体基板ＳＵＢの主面よりも低くなるように、絶縁膜は加工される。
【０１４０】
≪実施の形態４の効果≫
図４４は、実施の形態４によるメモリセルの消去動作時における電界集中箇所を説明する概略図である。図４４には、半導体基板ＳＵＢおよび素子分離部ＳＴＩのみを示している。
【０１４１】
図４４に示すように、メモリセルＭＣ４をＦｉｎ型トランジスタ構造とすることにより、Ａ部、Ｂ部、Ｃ部、およびＤ部に対応する第２メモリゲート電極ＭＧＥ２のそれぞれの位置に角部を形成することができる。
【０１４２】
Ａ部は、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２との境界になっており、第１メモリゲートＭＧ１を形成した直後に行う半導体基板ＳＵＢの深さ方向のエッチングにより形成される。半導体基板ＳＵＢは、例えば深さ方向に１０〜２８ｎｍ程度エッチングされる。
【０１４３】
Ｂ部は、素子分離溝ＳＴＩの分離溝内に埋め込まれた絶縁膜のエッチングにより形成される。Ｂ部は、Ａ部と同様に、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２との境界になっており、絶縁膜ＩＬ２ａのエッチングおよび第１メモリゲートＭＧ１を形成した直後に行う半導体基板ＳＵＢの深さ方向のエッチングにより形成される。
【０１４４】
Ｃ部は、第１メモリゲートＭＧ１を形成した後に不要な絶縁膜ＩＬ２ａを除去し、絶縁膜ＩＬ３ａを酸化する際に形成される。
【０１４５】
Ｄ部は、Ａ部およびＢ部と同様に、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２との境界になっており、絶縁膜ＩＬ２ａのエッチングおよび第１メモリゲートＭＧ１を形成した直後に行う半導体基板ＳＵＢの深さ方向のエッチングにより形成される。
【０１４６】
上記Ａ部、Ｂ部、Ｃ部、およびＤ部に対応する位置に形成される第２メモリゲート電極ＭＧＥ２の角部において、消去時に電界を集中させることができるので、実施の形態４によるメモリセルＭＣ４では、前述した実施の形態１によるメモリセルＭＣ１と比較して、第３絶縁膜ＩＬ３へのホール注入効率が高くなる。
【０１４７】
（実施の形態５）
≪半導体装置の構成≫
実施の形態５によるメモリセルの構成を図４５〜図４８を用いて説明する。図４５は、図２に示すＡ−Ａ´線に沿った要部断面図である。図４６は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図４７は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図４８は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０１４８】
実施の形態５によるメモリセルＭＣ５と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、ＭＩＳトランジスタの構造、および選択ゲートＣＧを構成する材料である。
【０１４９】
すなわち、前述した実施の形態１によるメモリセルＭＣ１は、プレーナ型トランジスタ構造であり、選択ゲートＣＧは、第１絶縁膜ＩＬ１からなる第１ゲート絶縁膜ＧＩ１、ｎ型の多結晶シリコン膜ＰＳ１からなる選択ゲート電極ＣＧＥ、およびシリサイド膜ＳＬにより構成されている。これに対して、実施の形態５によるメモリセルＭＣ５は、活性領域の半導体基板ＳＵＢの主面が素子分離部ＳＴＩの上面よりも高い位置にあるＦｉｎ型トランジスタ構造であり、選択ゲートＣＧは、第１絶縁膜ＩＬ１からなる第１ゲート絶縁膜ＧＩ１および、例えばメタル電極膜ＮＧａとアルミニウム膜ＮＧｂとの積層膜からなるメタル選択ゲート電極ＣＧＭにより構成されている。
【０１５０】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０１５１】
≪メモリセルの動作≫
メモリセルＭＣ５の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０１５２】
≪半導体装置の製造方法≫
実施の形態５による半導体装置の製造方法を図４９〜図６６を用いて工程順に説明する。ここでは、一例として、メモリ領域に形成されたメモリセルおよび周辺回路領域に形成されたｎＭＩＳトランジスタの製造方法を説明する。図４９〜図６６は、半導体装置の製造工程中におけるメモリ領域に形成されたメモリセル、および周辺回路領域に形成されたｎＭＩＳトランジスタの要部断面図である。
【０１５３】
図４９に示すように、熱酸化法により半導体基板ＳＵＢの主面に酸化シリコン膜ＳＩ３を形成した後、酸化シリコン膜ＳＩ３上に窒化シリコン膜ＳＮ２を堆積する。酸化シリコン膜ＳＩ３の厚さは、例えば１０ｎｍ程度であり、窒化シリコン膜ＳＮ２の厚さは、例えば５０ｎｍ程度である。続いて、リソグラフィ法およびドライエッチンング法によって半導体基板ＳＵＢの所定箇所に分離溝を形成した後、半導体基板ＳＵＢの主面上に、例えば酸化シリコン等の絶縁膜を堆積する。続いて、この絶縁膜の上面が半導体基板ＳＵＢの主面よりも低い位置となるまで、この絶縁膜をドライエッチング法によってエッチングして、分離溝内に絶縁膜が埋め込まれた素子分離部ＳＴＩを形成する。
【０１５４】
次に、図５０に示すように、窒化シリコン膜ＳＮ２を除去した後、半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成する。なお、図示は省略するが、ここで、メモリ領域の半導体基板ＳＵＢにチャネル形成用の所定の不純物をイオン注入し、周辺回路領域の半導体基板ＳＵＢにチャネル形成用の所定の不純物をイオン注入してもよい。
【０１５５】
次に、図５１に示すように、ウェットエッチング法によって酸化シリコン膜ＳＩ３を除去した後、熱酸化法によって半導体基板ＳＵＢの主面に、酸化シリコン膜ＳＩ１を形成する。酸化シリコン膜ＳＩ１の厚さは、例えば２ｎｍ程度である。続いて、酸化シリコン膜ＳＩ１上に多結晶シリコン膜ＰＳ４を堆積する。多結晶シリコン膜ＰＳ４の厚さは、例えば１２０ｎｍ程度である。
【０１５６】
次に、図５２に示すように、リソグラフィ法およびドライエッチング法によって、後の工程でメモリゲートＭＧが形成される領域の多結晶シリコン膜ＰＳ４および酸化シリコン膜ＳＩ１を除去して、多結晶シリコン膜ＰＳ４からなるダミーパターンを形成する。
【０１５７】
次に、図５３に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコンからなる絶縁膜ＩＬ２ａ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積膜ＩＬ２ｂ、および例えば酸窒化シリコンからなる絶縁膜ＩＬ２ｃを順次形成して、第２絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２ａは、例えば熱酸化法によって形成され、電荷蓄積膜ＩＬ２ｂは、例えばＣＶＤ法によって形成され、絶縁膜ＩＬ２ｃは、例えばＣＶＤ法によって形成される。絶縁膜ＩＬ２ａの厚さは、例えば４ｎｍ程度であり、電荷蓄積膜ＩＬ２ｂの厚さは、例えば６ｎｍ程度であり、絶縁膜ＩＬ２ｃの厚さは、例えば８ｎｍ程度である。
【０１５８】
電荷蓄積膜ＩＬ２ｂは、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜等、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、後の工程で形成されるメモリゲートＭＧの加工性を向上させるために、メモリセルＭＣ１と同形状のダミーパターンを形成する領域を設けてもよい。
【０１５９】
続いて、半導体基板ＳＵＢの主面上にｎ型の多結晶シリコン膜ＰＳ２を堆積する。この多結晶シリコン膜ＰＳ２はＣＶＤ法によって形成され、その厚さは、例えば４０ｎｍ程度である。
【０１６０】
次に、図５４に示すように、異方性のドライエッチング法によって多結晶シリコン膜ＰＳ２を加工する。これにより、メモリ領域では、多結晶シリコン膜ＰＳ４からなるダミーパターンの側面に第２絶縁膜ＩＬ２を介して多結晶シリコン膜ＰＳ２からなるサイドウォール形状の第１メモリゲート電極ＭＧＥ１を形成する。この第１メモリゲート電極ＭＧＥ１を形成する際に、露出した第２絶縁膜ＩＬ２を除去し、さらに、隣り合う第１メモリゲートＭＧ１の間に露出する半導体基板ＳＵＢを深さ方向に除去して、半導体基板ＳＵＢの主面に溝部を形成する。溝部の深さは、前述した実施の形態１と同様に、例えば１０〜２８ｎｍ程度が望ましい。
【０１６１】
多結晶シリコン膜ＰＳ４からなるダミーパターンと第１メモリゲート電極ＭＧＥ１との間には、多結晶シリコン膜ＰＳ４からなるダミーパターン側から絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃが順に積層された第２絶縁膜ＩＬ２が形成される。また、半導体基板ＳＵＢと第１メモリゲート電極ＭＧＥ１との間には、半導体基板ＳＵＢ側から絶縁膜ＩＬ２ａ、電荷蓄積膜ＩＬ２ｂ、および絶縁膜ＩＬ２ｃが順に積層された第２絶縁膜ＩＬ２が形成される。
【０１６２】
次に、図５５に示すように、前述の図５３および図５４を用いて説明した製造工程と同様にして、第１メモリゲート電極ＭＧＥ１の側面に第２メモリゲート電極ＭＧＥ２を形成する。第１メモリゲート電極ＭＧＥ１と第２メモリゲート電極ＭＧＥ２との間には、第１メモリゲートＭＧ１側から絶縁膜ＩＬ３ａ、電荷蓄積膜ＩＬ３ｂ、および絶縁膜ＩＬ３ｃが順に積層された第３絶縁膜ＩＬ３が形成される。また、半導体基板ＳＵＢと第２メモリゲート電極ＭＧＥ２との間には、半導体基板ＳＵＢ側から絶縁膜ＩＬ３ａ、電荷蓄積膜ＩＬ３ｂ、および絶縁膜ＩＬ３ｃが順に積層された第３絶縁膜ＩＬ３が形成される。
【０１６３】
次に、図５６に示すように、メモリ領域の隣り合う第２メモリゲート電極ＭＧＥ２に挟まれた半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に低濃度のｎ−型の半導体領域を形成する。続いて、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、これを異方性のドライッチング法によって加工する。これにより、メモリ領域では、第２メモリゲート電極ＭＧＥ２の側面にサイドウォールＳＷ１を形成する。続いて、メモリ領域の隣り合う第２メモリゲート電極ＭＧＥ２に挟まれた半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に高濃度のｎ＋型の半導体領域を形成し、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域とからなるソース領域ＳＲＥを形成する。
【０１６４】
続いて、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＳＩ２を形成する。ここで、酸化シリコン膜ＳＩ２は、後の工程でウェットエッチング法によって除去されるため、ウェットエッチングレートの早い、例えばＳＯＧ膜等が酸化シリコン膜ＳＩ２に好適である。
【０１６５】
次に、図５７に示すように、ＣＭＰ法によって多結晶シリコン膜ＰＳ４を終点とした研磨を行い、多結晶シリコン膜ＰＳ４上の酸化シリコン膜ＳＩ２を除去する。
【０１６６】
次に、図５８に示すように、ドライエッチング法およびウェットエッチング法によって多結晶シリコン膜ＰＳ４および酸化シリコン膜ＳＩ１を除去する。続いて、熱酸化法によってメモリ領域および周辺回路領域に露出した半導体基板ＳＵＢの主面に、例えば酸化シリコンからなる絶縁膜ＩＬ１ａを形成する。絶縁膜ＩＬ１ａの厚さは、例えば１ｎｍ程度である。続いて、半導体基板ＳＵＢの主面上に、例えば酸化ハフニウムからなる高誘電率膜ＩＬ１ｂを形成して、絶縁膜ＩＬ１ａおよび高誘電率膜ＩＬ１ｂからなる第１絶縁膜ＩＬ１を形成する。高誘電率膜ＩＬ１ｂの厚さは、例えば５ｎｍ程度である。続いて、第１絶縁膜ＩＬ１上に、例えば窒化チタンからなるメタル膜ＭＴを形成する。メタル膜ＭＴは、高誘電率膜ＩＬ１ｂと選択ゲート電極ＣＧＥとの反応を防止するバリア膜として機能する。メタル膜ＭＴの厚さは、例えば１０ｎｍ程度である。続いて、メタル膜ＭＴ上に多結晶シリコン膜ＰＳ１を堆積する。多結晶シリコン膜ＰＳ１の厚さは、例えば１００ｎｍ程度である。
【０１６７】
次に、図５９に示すように、多結晶シリコン膜ＰＳ１、メタル膜ＭＴ、第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、第３絶縁膜ＩＬ３、酸化シリコン膜ＳＩ２、第１メモリゲート電極ＭＧＥ１、および第２メモリゲート電極ＭＧＥ２をＣＭＰ法によって研磨して、これら表面の平坦化を行う。半導体基板ＳＵＢの主面からこれら表面までの高さは、例えば８０ｎｍ程度である。
【０１６８】
次に、図６０に示すように、半導体基板ＳＵＢの主面上に窒化シリコン膜ＳＮ１を堆積する。
【０１６９】
次に、図６１に示すように、周辺回路領域のｎＭＩＳトランジスタのソース・ドレイン領域ＳＤおよびメモリ領域のドレイン領域ＤＲＥが形成される領域の窒化シリコン膜ＳＮ１を除去する。続いて、リソグラフィ法およびドライエッチング法によって多結晶シリコン膜ＰＳ１、メタル膜ＭＴ、および第１絶縁膜ＩＬ１を加工する。これにより、メモリ領域では、多結晶シリコン膜ＰＳ１からなるダミー選択ゲート電極ＤＣＧが形成され、周辺回路領域では、ｎＭＩＳトランジスタの多結晶シリコン膜ＰＳ１からなるダミーゲート電極ＤＮＧが形成される。
【０１７０】
続いて、メモリ領域の隣り合うダミー選択ゲート電極ＤＣＧに挟まれた半導体基板ＳＵＢおよび周辺回路領域の半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に低濃度のｎ−型の半導体領域を形成する。続いて、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、これを異方性のドライッチング法を用いて加工する。これにより、メモリ領域では、ダミー選択ゲート電極ＤＣＧの第１および第２メモリゲート電極ＭＧＥ１，ＭＧＥ２と反対側の側面にサイドウォールＳＷ２を形成し、周辺回路領域では、ダミーゲート電極ＤＮＧの両側面にサイドウォールＳＷ２を形成する。
【０１７１】
続いて、メモリ領域の隣り合うダミー選択ゲート電極ＤＣＧに挟まれた半導体基板ＳＵＢおよび周辺回路領域の半導体基板ＳＵＢにｎ型不純物、例えばヒ素をイオン注入することにより、相対的に高濃度のｎ＋型の半導体領域を形成する。これにより、メモリ領域では、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域とからなるドレイン領域ＤＲＥを形成し、同時に、周辺回路領域では、相対的に低濃度のｎ−型の半導体領域と相対的に高濃度のｎ＋型の半導体領域とからなるｎＭＩＳトランジスタのソース・ドレイン領域ＳＤを形成する。
【０１７２】
次に、図６２に示すように、リソグラフィ法およびドライエッチング法によって周辺回路領域のｎＭＩＳトランジスタのダミーゲート電極ＤＮＧ上およびメモリ領域のダミー選択ゲート電極ＤＣＧ上以外の窒化シリコン膜ＳＮ１を除去する。続いて、ウェットエッチング法によって酸化シリコン膜ＳＩ２を除去して、メモリ領域では、第１メモリゲート電極ＭＧＥ１の上面、第２メモリゲート電極ＭＧＥ２の上面、ソース領域ＳＲＥの上面、およびドレイン領域ＤＲＥの上面を露出させ、周辺回路領域では、ソース・ドレイン領域ＳＤの上面を露出させる。
【０１７３】
続いて、メモリ領域では、第１メモリゲート電極ＭＧＥ１の上面、第２メモリゲート電極ＭＧＥ２の上面、ソース領域ＳＲＥの上面、およびドレイン領域ＤＲＥの上面に、周辺回路領域では、ソース・ドレイン領域ＳＤの上面に、シリサイド膜ＳＬをサリサイドプロセスによって形成する。シリサイド膜ＳＬとしては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【０１７４】
シリサイド膜ＳＬを形成することにより、シリサイド膜ＳＬと、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、第１メモリゲート電極ＭＧＥ１、第２メモリゲート電極ＭＧＥ２、ソース領域ＳＲＥ、およびドレイン領域ＤＲＥ自身の抵抗を低減することができる。さらに、周辺回路領域では、ｎＭＩＳトランジスタのソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【０１７５】
ここまでの製造工程により、メモリ領域では、例えば前述の図４５に示したように、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とからなるメモリゲートＭＧが形成される。また、ソース領域ＳＲＥおよびシリサイド膜ＳＬが積層されたソースＳＲが形成され、ドレイン領域ＤＲＥおよびシリサイド膜ＳＬが積層されたドレインＤＲが形成される。
【０１７６】
次に、図６３に示すように、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＩＬａをＣＶＤ法により堆積した後、例えばＣＭＰ法によって窒化シリコン膜ＳＮ１を終点とした研磨を行い、酸化シリコン膜ＩＬａの表面を平坦化する。
【０１７７】
次に、図６４に示すように、ウェットエッチング法によって窒化シリコン膜ＳＮ１を除去し、続いて、メモリ領域のダミー選択ゲート電極ＤＣＧおよび周辺回路領域のダミーゲート電極ＤＮＧを除去する。
【０１７８】
続いて、半導体基板ＳＵＢの主面上に、メタル電極膜ＮＧａおよびアルミニウム膜ＮＧｂを順次堆積する。メタル電極膜ＮＧａは、例えば半導体基板ＳＵＢの主面側から順に窒化タンタル、チタン、およびアルミニウムが形成された積層膜であり、その厚さは、例えば２０ｎｍ程度である。なお、ここでは、周辺回路領域に形成される半導体素子としてｎＭＩＳトランジスタの製造方法を説明しているが、ｐＭＩＳトランジスタを製造する場合には、メタル電極膜ＮＧａとして、例えば半導体基板ＳＵＢの主面側から順に窒化タンタル、窒化チタン、および窒化タンタルが形成された積層膜を用いる。
【０１７９】
次に、図６５に示すように、例えばＣＭＰ法によって酸化シリコン膜ＩＬａを終点とした研磨を行い、メモリ領域に、メタル電極膜ＮＧａおよびアルミニウム膜ＮＧｂからなるメタル選択ゲートＣＧＭを形成し、周辺回路領域に、メタル電極膜ＮＧａおよびアルミニウム膜ＮＧｂからなるｎＭＩＳトランジスタのゲート電極ＮＧを形成する。
【０１８０】
メタル選択ゲート電極ＣＧＭと第１メモリゲート電極ＭＧＥ１との間には、第１メモリゲート電極ＭＧＥ１側から第２絶縁膜ＩＬ２、第１絶縁膜ＩＬ１を構成する高誘電率膜ＩＬ１ｂ、およびメタル膜ＭＴが形成される。また、半導体基板ＳＵＢとメタル選択ゲート電極ＣＧＭとの間には、半導体基板ＳＵＢ側から第１絶縁膜ＩＬ１およびメタル膜ＭＴが形成される。
【０１８１】
ここまでの製造工程により、メモリ領域では、例えば前述の図４５に示したように、第１絶縁膜ＩＬ１からなる第１ゲート絶縁膜ＧＩ１およびメタル選択ゲート電極ＣＧＭが積層された選択ゲートＣＧが形成される。
【０１８２】
これにより、メモリ領域では、例えば前述の図４５に示したように、メモリゲートＭＧ、選択ゲートＣＧ、ソースＳＲ、およびドレインＤＲから構成されるメモリセルＭＣ５が略完成する。
【０１８３】
さらに、周辺回路領域では、第１絶縁膜ＩＬ１、メタル膜ＭＴ、およびゲート電極ＮＧが積層されたゲート、並びにソース・ドレイン領域ＳＤおよびシリサイド膜ＳＬが積層されたソース・ドレインから構成されるｎＭＩＳトランジスタが略完成する。
【０１８４】
次に、図６６に示すように、半導体基板ＳＵＢの主面上に、酸化シリコン膜ＩＬｂをＣＶＤ法によって堆積することにより、酸化シリコン膜ＩＬａおよび酸化シリコン膜ＩＬｂからなる層間絶縁膜ＩＬを形成する。
【０１８５】
続いて、メモリ領域では、ドレイン領域ＤＲＥ上のシリサイド膜ＳＬに達するコンタクトホール（図示は省略（前述の図２に示すコンタクトホールＣＬ））を層間絶縁膜ＩＬに形成する。同時に、周辺回路領域では、ｎＭＩＳトランジスタのゲート電極ＮＧに達するコンタクトホール（図示は省略）およびソース・ドレイン領域ＳＤ上のシリサイド膜ＳＬに達するコンタクトホール（図示は省略）を層間絶縁膜ＩＬに形成する。
【０１８６】
続いて、上記コンタクトホール内にプラグ（図示は省略）を形成する。プラグは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜との積層膜によって構成される。
【０１８７】
続いて、プラグに電気的に接続する第１層目の配線ＷＬを形成し、これ以降は、さらに上層の配線を形成することにより半導体装置を製造する。
【０１８８】
≪実施の形態５の効果≫
前述した実施の形態４と同様に、第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）において、消去時に電界を集中させることができるので、実施の形態５によるメモリセルＭＣ５では、前述した実施の形態１によるメモリセルＭＣ１と比較して、第３絶縁膜ＩＬ３へのホール注入効率が高くなり、データを効率良く消去することができる。さらに、選択ゲートＣＧはメタル選択ゲート電極ＣＧＭを有しているので、選択ゲートＣＧの線幅（ゲート長方向の幅）が縮小されたときでも、選択ゲートＣＧの抵抗は低いという効果がある。
【０１８９】
（実施の形態６）
≪半導体装置の構成≫
実施の形態６によるメモリセルの構成を図６７〜図７０を用いて説明する。図６７は、図２に示すＡ−Ａ´線に沿った要部断面図である。図６８は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図６９は、図２に示すＣ−Ｃ´線に沿った要部断面図である。図７０は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０１９０】
実施の形態６によるメモリセルＭＣ６と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、ＭＩＳトランジスタの構造、およびメモリ領域においてゲート長方向に沿って延在する活性領域の半導体基板ＳＵＢの上面に凹部が形成されていることである。
【０１９１】
すなわち、前述した実施の形態１によるメモリセルＭＣ１は、プレーナ型トランジスタ構造であり、メモリ領域の活性領域の半導体基板ＳＵＢの上面は平坦である。これに対して、実施の形態６によるメモリセルＭＣ６は、活性領域の半導体基板ＳＵＢの主面が素子分離部ＳＴＩの上面よりも高い位置にあるＦｉｎ型トランジスタ構造である。さらに、メモリ領域では、ゲート幅方向に沿った断面において、素子分離部ＳＴＩに挟まれた活性領域の半導体基板ＳＵＢの上面の中央部がその両端部よりも低くなっている。
【０１９２】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０１９３】
≪メモリセルの動作≫
メモリセルＭＣ６の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０１９４】
≪半導体装置の製造方法≫
実施の形態６による半導体装置の製造方法を図７１〜図７３を用いて工程順に説明する。ここでは、一例として、メモリ領域のメモリセルが形成される活性領域および周辺回路領域のｎＭＩＳトランジスタが形成される活性領域の製造方法を説明する。図７１〜図７３は、半導体装置の製造工程中におけるメモリ領域に形成されたメモリセル、および周辺回路領域に形成されたｎＭＩＳトランジスタの要部断面図である。
【０１９５】
図７１に示すように、熱酸化法により半導体基板ＳＵＢの主面に酸化シリコン膜ＳＩ３を形成した後、酸化シリコン膜ＳＩ３上に窒化シリコン膜ＳＮ２を堆積する。酸化シリコン膜ＳＩ３の厚さは、例えば１０ｎｍ程度であり、窒化シリコン膜ＳＮ２の厚さは、例えば５０ｎｍ程度である。続いて、リソグラフィ法およびドライエッチンング法によって半導体基板ＳＵＢの所定箇所に分離溝を形成した後、半導体基板ＳＵＢの主面上に、例えば酸化シリコン等の絶縁膜ＳＩ４を堆積する。続いて、この絶縁膜ＳＩ４を、例えばＣＭＰ法によって窒化シリコン膜ＳＮ２を終点とした研磨を行い、絶縁膜ＳＩ４の上面と窒化シリコン膜ＳＮ２の上面とを同じ高さとする。
【０１９６】
次に、図７２に示すように、ドライエッチング法によってメモリ領域の窒化シリコン膜ＳＮ２および酸化シリコン膜ＳＩ３を除去する。この際、メモリ領域において活性領域の半導体基板ＳＵＢの上面をエッチングして、ゲート幅方向に沿った断面において、素子分離部ＳＴＩに挟まれた活性領域の半導体基板ＳＵＢの上面の中央部がその両端部よりも低くなるように加工する。
【０１９７】
次に、図７３に示すように、絶縁膜ＳＩ４の上面が半導体基板ＳＵＢの主面よりも低い位置となるまで、絶縁膜ＳＩ４をドライエッチング法によってエッチングして、分離溝内に絶縁膜ＳＩ４が埋め込まれた素子分離部ＳＴＩを形成する。その後、周辺回路領域の窒化シリコン膜ＳＮ２を除去する。
【０１９８】
≪実施の形態６の効果≫
前述した実施の形態４と同様に、第２メモリゲート電極ＭＧＥ２の角部（図８（ａ）のＢ部）において、消去時に電界を集中させることができる。さらに、メモリ領域では、ゲート幅方向に沿った断面において、素子分離部ＳＴＩに挟まれた活性領域の半導体基板ＳＵＢの上面の中央部がその両端部よりも低くなるように、ゲート長方向に沿って延在する活性領域の半導体基板ＳＵＢの上面に凹部が形成されているので、この凹部においても消去時に電界を集中させることができる。これにより、実施の形態６によるメモリセルＭＣ６では、前述した実施の形態１によるメモリセルＭＣ１と比較して、第３絶縁膜ＩＬ３へのホール注入効率が高くなるので、データを効率良く消去することができる。
【０１９９】
（実施の形態７）
≪半導体装置の構成≫
実施の形態７によるメモリセルの構成を図７４〜図７７を用いて説明する。図７４は、図２に示すＡ−Ａ´線に沿った要部断面図である。図７５は、図２に示すＢ−Ｂ´線に沿った要部断面図である。図７６は、図２に示すＣ−Ｃ´線に沿っ要部断面図である。図７７は、図２に示すＤ−Ｄ´線に沿った要部断面図である。
【０２００】
実施の形態７によるメモリセルＭＣ７と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、選択ゲートＣＧの第１ゲート絶縁膜ＧＩ１の構造である。
【０２０１】
すなわち、前述した実施の形態１によるメモリセルＭＣ１では、選択ゲートＣＧの第１ゲート絶縁膜ＧＩ１は、半導体基板ＳＵＢの主面上に、絶縁膜ＩＬ１ａおよび高誘電率膜ＩＬ１ｂが順に積層された第１絶縁膜ＩＬ１からなる。また、選択ゲート電極ＣＧＥと第１メモリゲート電極ＭＧＥ１との間には、第１絶縁膜ＩＬ１を構成する高誘電率膜ＩＬ１ｂ、メタル膜ＭＴ、および第２絶縁膜ＩＬ２が形成されている。これに対して、実施の形態７によるメモリセルＭＣ７では、選択ゲートＣＧのゲート絶縁膜ＧＩ１は、単層の酸化シリコンまたは酸窒化シリコンのみで構成される第４絶縁膜ＩＬ４からなる。また、選択ゲート電極ＣＧＥと第１メモリゲート電極ＭＧＥ１との間には、第２絶縁膜ＩＬ２のみが形成されている。
【０２０２】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０２０３】
≪メモリセルの動作≫
メモリセルＭＣ７の動作は、前述した実施の形態１によるメモリセルＭＣ１の動作と同一または実質的に同一であるので、その説明は省略する。
【０２０４】
≪半導体装置の製造方法≫
実施の形態７では、まず、選択ゲートＣＧを形成し、その後、メモリゲートＭＧを形成する。例えば前述した実施の形態１の図１２を用いて説明した製造工程の後、半導体基板ＳＵＢの主面に第４絶縁膜ＩＬ４および多結晶シリコン膜ＰＳ１を形成する。続いて、多結晶シリコン膜ＰＳ１および第４絶縁膜ＩＬ４を加工して、多結晶シリコン膜ＰＳ１からなる選択ゲート電極ＣＧＥおよび第４絶縁膜ＩＬ４からなる第１ゲート絶縁膜ＧＩ１を形成する。その後、前述した実施の形態１の図１５〜図１８を用いて説明した製造工程に従って、選択ゲート電極ＣＧＥおよび第１ゲート絶縁膜ＧＩ１の片側面に、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２を形成する。
【０２０５】
≪実施の形態７の効果≫
前述した実施の形態１と同様の効果に加えて、選択ゲートＣＧの第１ゲート絶縁膜ＧＩ１に、前述した実施の形態１によるメモリセルＭＣ１で用いた積層膜（第１絶縁膜ＩＬ１）ではなく、単層の酸化シリコン膜または窒化シリコン膜等を用いることにより、半導体装置の製造工程数を減少させることができる。
【０２０６】
（実施の形態８）
≪半導体装置の構成≫
実施の形態８によるメモリセルの構成を図７８〜図８２を用いて説明する。図７８は、メモリの要部平面図である。図７９は、図７８に示すＡ−Ａ´線に沿った要部断面図である。図８０は、図７８に示すＢ−Ｂ´線に沿った要部断面図である。図８１は、図７８に示すＣ−Ｃ´線に沿った要部断面図である。図８２は、図７８に示すＤ−Ｄ´線に沿った要部断面図である。
【０２０７】
実施の形態８によるメモリセルＭＣ８と、前述した実施の形態１によるメモリセルＭＣ１との相違点は、メモリゲートＭＧへの給電方法である。
【０２０８】
すなわち、前述した実施の形態１によるメモリセルＭＣ１では、第１メモリゲートＭＧ１と第２メモリゲートＭＧ２とに同じ電圧を給電する。これに対して、実施の形態８によるメモリセルＭＣ８では、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２に互いに異なる電圧を給電する。
【０２０９】
その他の構成は、前述した実施の形態１による半導体装置と同一または実質的に同一であるので、その説明は省略する。
【０２１０】
≪メモリセルの動作≫
実施の形態８によるメモリセルＭＣ８は、１セルに２ビットのデータを記録できる、いわゆる多値記憶が可能なメモリセルである。
【０２１１】
多値記憶におけるメモリセルに注入される電荷について図８３を用いて説明する。図８３は、２ビット／セルのデータ“００”、データ“０１”、データ“１０”、およびデータ“１１”の場合における第１メモリゲートおよび第２メモリゲートに注入される電荷を説明する模式図である。
【０２１２】
データ“００”は、前述した実施の形態１におけるメモリセルの消去状態と同じであり、第１メモリゲートＭＧ１の電荷蓄積膜および第２メモリゲートＭＧ２の電荷蓄積膜にはホールが注入される。例えば表５に示す電圧条件とすることにより、メモリセルをデータ“００”とすることができる。
【０２１３】
【表５】
2015185613.tif 000007
【０２１４】
データ“００”の状態からメモリセルにデータ“０１”を書込む場合には、表６に示すように、第１メモリゲートＭＧ１の第１メモリゲート電極に、例えば１０Ｖ程度の電圧を印加し、第２メモリゲートＭＧ２の第２メモリゲート電極に、例えば５Ｖ程度の電圧を印加する。さらに、選択ゲートＣＧの選択ゲート電極に、例えば０．９Ｖの電圧を印加し、メモリゲートＭＧ側の拡散層に、例えば４．５Ｖの電圧を印加し、選択ゲートＣＧ側の拡散層に、メモリゲートＭＧ側の拡散層に印加する電圧よりも低い電圧、例えば０．３Ｖの電圧を印加する。これにより、第１メモリゲートＭＧ１にＳＳＩ注入方式により電子注入を行う。
【０２１５】
【表６】
2015185613.tif 000008
【０２１６】
データ“００”の状態からメモリセルにデータ“１０”を書込む場合には、表７に示すように、第１メモリゲートＭＧ１の第１メモリゲート電極に、例えば０Ｖ程度の電圧を印加し、第２メモリゲートＭＧ２の第２メモリゲート電極に、例えば１０Ｖ程度の電圧を印加する。さらに、選択ゲートＣＧの選択ゲート電極に、例えば０．９Ｖの電圧を印加し、メモリゲートＭＧ側の拡散層に、例えば４．５Ｖの電圧を印加し、選択ゲートＣＧ側の拡散層に、メモリゲートＭＧ側の拡散層に印加する電圧よりも低い電圧、例えば０．３Ｖの電圧を印加する。これにより、第２メモリゲートＭＧ２にＳＳＩ注入方式により電子注入を行う。
【０２１７】
【表７】
2015185613.tif 000009
【０２１８】
データ“００”の状態からメモリセルにデータ“１１”を書込む場合には、表８に示すように、第１メモリゲートＭＧ１の第１メモリゲート電極および第２メモリゲートＭＧ２の第２メモリゲート電極に、例えば１０Ｖ程度の電圧を印加する。さらに、選択ゲートＣＧの選択ゲート電極に、例えば１．５Ｖの電圧を印加し、メモリゲートＭＧ側の拡散層に、例えば４．５Ｖの電圧を印加し、選択ゲートＣＧ側の拡散層に、メモリゲートＭＧ側の拡散層に印加する電圧よりも低い電圧、例えば０．３Ｖの電圧を印加する。これにより、第１メモリゲートＭＧ１および第２メモリゲートＭＧ２にＳＳＩ注入方式により電子注入を行う。
【０２１９】
【表８】
2015185613.tif 000010
【０２２０】
次に、実施の形態８によるメモリセルの読出し動作について、図８４を用いて説明する。図８４は、メモリセルの各データ（データ“００”、データ“０１”、データ“１０”、およびデータ“１１”）におけるチャネル電流とメモリゲート電圧との関係を示すグラフ図である。
【０２２１】
メモリセルＭＣ８の選択ゲートＣＧ側のドレインＤＲに、例えば１．３５Ｖ程度の電圧を印加し、選択ゲートＣＧの選択ゲート電極に、例えば１．３５Ｖ程度の電圧を印加することにより、選択ゲートＣＧ下のチャネルをオン状態とする。ここで、図中に示すＶｔｈ１、Ｖｔｈ２、Ｖｔｈ３の各電圧を逐次的に第１メモリゲートＭＧ１の第１メモリゲート電極および第２メモリゲートＭＧ２の第２メモリゲート電極へ同時に印加して、それぞれの場合において判定電流以上の電流が流れるか否かを読み取ることにより、各データを読み出すことができる。
【０２２２】
≪半導体装置の製造方法≫
実施の形態８による半導体装置の製造方法は、前述した実施の形態７による半導体装置の製造方法と同一または実質的に同一である。ただし、第１メモリゲートＭＧ１の第１メモリゲート電極および第２メモリゲートＭＧ２の第２メモリゲート電極に互いに異なる電圧を給電する必要があるため、給電部における第１メモリゲートＭＧ１の第１メモリゲート電極と配線との接続部、および第２メモリゲートＭＧ２の第２メモリゲート電極と配線との接続部のレイアウトに工夫が必要となる。
【０２２３】
実施の形態８における給電部のレイアウトを図８５および図８６を用いて説明する。図８５および図８６は、半導体装置の製造過程におけるメモリゲート電極の給電部の一例を示す要部平面図である。
【０２２４】
例えば前述した実施の形態７による半導体装置の製造方法において、多結晶シリコン膜ＰＳ１を加工して選択ゲート電極ＣＧＥを形成する際に、給電部に図８５に示す複数の島状のパターンを同時に形成する。図８５には、一例として、選択ゲート電極ＣＧＥの一方の側面側に、選択ゲート電極ＣＧＥの延在する方向に互いに離間して順次配置された第１パターンＰ１、第２パターンＰ２、第３パターンＰ３、および第４パターンＰ４を示す。第１パターンＰ１と第２パターンＰ２とは、選択ゲート電極ＣＧＥの側面から第１距離ａを有して配置されている。第３パターンＰ３と第４パターンＰ４とは、選択ゲート電極ＣＧＥの側面から第２距離ｂを有して配置されている。さらに、第１パターンＰ１と第２パターンＰ２とは第１距離ａを有して離れており、第２パターンＰ２と第３パターンＰ３とは第３距離ｃを有して離れており、第３パターンＰ３と第４パターンＰ４とは第２距離ｂを有して離れている。
【０２２５】
ここで、第１距離ａ、第２距離ｂ、および第３距離ｃは、以下の関係式が成立することが望ましい。下記関係式のＡは、第１メモリゲートの第２ゲート絶縁膜（第２絶縁膜ＩＬ２）および第２メモリゲートの第３ゲート絶縁膜（第３絶縁膜ＩＬ３）の厚さである。また、下記関係式のＢは、第１メモリゲートの第１メモリゲート電極ＭＧＥ１となる多結晶シリコン膜の厚さ（平坦部において堆積される厚さ）、Ｃは、第２メモリゲートの第２メモリゲート電極ＭＧＥ２となる多結晶シリコン膜の厚さ（平坦部において堆積される厚さ）である。
【０２２６】
Ａ×２＋Ｂ＜ａ＜（Ａ＋Ｂ）×２
Ａ×４＋Ｂ×２＜ｂ＜Ａ×４＋（Ｂ＋Ｃ）×２
ｃ＞ｂ
図８６に示すように、島状パターンを形成することにより、第１メモリゲート電極ＭＧＥ１を形成した後には、第１パターンＰ１および第２パターンＰ２の周囲に、第１メモリゲート電極ＭＧＥ１と繋がり、第２絶縁膜ＩＬ２と、第１メモリゲート電極ＭＧＥ１と同一層の多結晶シリコン膜との積層膜からなる第５パターンＰ５が形成される。さらに、第３パターンＰ３および第４パターンＰ４の周囲に、第１メモリゲート電極ＭＧＥ１とは繋がらない、第２絶縁膜ＩＬ２と、第１メモリゲート電極ＭＧＥ１と同一層の多結晶シリコン膜との積層膜からなる第６パターンＰ６が形成される。
【０２２７】
さらに、第２メモリゲート電極ＭＧＥ２を形成した後には、第３パターンＰ３および第４パターンＰ４の周囲に形成された第６パターンＰ６の周囲に、第２メモリゲート電極ＭＧＥ２と繋がり、第３絶縁膜ＩＬ３と、第２メモリゲート電極ＭＧＥ２と同一層の多結晶シリコン膜との積層膜からなる第７パターンＰ７が形成される。
【０２２８】
従って、第１パターンＰ１および第２パターンＰ２の周囲に形成された第５パターンＰ５に接続するコンタクトホールを形成することにより、第１メモリゲート電極ＭＧＥ１のみに電圧を印加することができる接続部が形成できる。また、第３パターンＰ３および第４パターンＰ４の周囲に形成された第７パターンＰ７に接続するコンタクトホールを形成することにより、第２メモリゲート電極ＭＧＥ２のみに電圧を印加することができる接続部が形成できる。これにより、第１メモリゲート電極ＭＧＥ１および第２メモリゲート電極ＭＧＥ２に互いに異なる電圧を印加することができる。
【０２２９】
≪実施の形態８の効果≫
１セルに多値（例えば２ビット）記憶ができることにより、メモリの集積度を上げることができるので、チップ面積の低減およびビットコストの低減を図ることができる。
【０２３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３１】
ＡＰ  ロジック部
ＢＰ  メモリ部
Ｂ１  制御回路
Ｂ２  入出力回路
Ｂ３  アドレスバッファ
Ｂ４  行デコーダ
Ｂ５  列デコーダ
Ｂ６  ベリファイセンスアンプ回路
Ｂ７  高速リードセンスアンプ回路
Ｂ８  書込み回路
Ｂ９  メモリセルアレイ
Ｂ１０  電源回路
Ｂ１１  電流トリミング回路
Ｃ１〜Ｃ４  選択ゲート
ＣＧ  選択ゲート
ＣＧＥ  選択ゲート電極
ＣＧＭ  メタル選択ゲート電極
ＣＬ  コンタクトホール
ＤＣＧ  ダミー選択ゲート電極
ＤＮＧ  ダミーゲート電極
Ｄｒａｉｎ１〜Ｄｒａｉｎ４  ドレイン線
ＤＲ  ドレイン
ＤＲＥ  ドレイン領域
ＧＩ１  第１ゲート絶縁膜
ＧＩ２  第２ゲート絶縁膜
ＧＩ３  第３ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＬａ，ＩＬｂ  酸化シリコン膜
ＩＬ１  第１絶縁膜
ＩＬ１ａ  絶縁膜
ＩＬ１ｂ  高誘電率膜（ｈｉｇｈ−ｋ膜）
ＩＬ２  第２絶縁膜
ＩＬ２ａ  絶縁膜
ＩＬ２ｂ  電荷蓄積膜
ＩＬ２ｃ  絶縁膜
ＩＬ３  第３絶縁膜
ＩＬ３ａ  絶縁膜
ＩＬ３ｂ  電荷蓄積膜
ＩＬ３ｃ  絶縁膜
ＩＬ３ｄ  絶縁膜
ＩＬ４  第４絶縁膜
Ｍ１〜Ｍ４  メモリゲート
ＭＣ１〜ＭＣ８  メモリセル
ＭＧ  メモリゲート
ＭＧ１  第１メモリゲート
ＭＧ２  第２メモリゲート
ＭＧＥ１  第１メモリゲート電極
ＭＧＥ２  第２メモリゲート電極
ＭＬ１〜ＭＬ４  配線
ＭＴ  メタル膜
ＮＧ  ゲート電極
ＮＧａ  メタル電極膜
ＮＧｂ  アルミニウム膜
ＮＩＳＯ  埋め込みｎウェル
Ｐ１  第１パターン
Ｐ２  第２パターン
Ｐ３  第３パターン
Ｐ４  第４パターン
Ｐ５  第５パターン
Ｐ６  第６パターン
Ｐ７  第７パターン
ＰＳ１〜ＰＳ６  多結晶シリコン膜
ＰＷ  ｐウェル
ＳＤ  ソース・ドレイン領域
ＳＩ１〜ＳＩ４  酸化シリコン膜
ＳＬ  シリサイド膜
ＳＭ  半導体装置
ＳＮ１，ＳＮ２  窒化シリコン膜
Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２  ソース線
ＳＲ，ＳＲ１，ＳＲ２  ソース
ＳＲＥ  ソース領域
ＳＴＩ  素子分離部
ＳＵＢ  半導体基板
ＳＷ１，ＳＷ２  サイドウォール
ＷＬ  配線
【図１】
2015185613.tif 000011
【図２】
2015185613.tif 000012
【図３】
2015185613.tif 000013
【図４】
2015185613.tif 000014
【図５】
2015185613.tif 000015
【図６】
2015185613.tif 000016
【図７】
2015185613.tif 000017
【図８】
2015185613.tif 000018
【図９】
2015185613.tif 000019
【図１０】
2015185613.tif 000020
【図１１】
2015185613.tif 000021
【図１２】
2015185613.tif 000022
【図１３】
2015185613.tif 000023
【図１４】
2015185613.tif 000024
【図１５】
2015185613.tif 000025
【図１６】
2015185613.tif 000026
【図１７】
2015185613.tif 000027
【図１８】
2015185613.tif 000028
【図１９】
2015185613.tif 000029
【図２０】
2015185613.tif 000030
【図２１】
2015185613.tif 000031
【図２２】
2015185613.tif 000032
【図２３】
2015185613.tif 000033
【図２４】
2015185613.tif 000034
【図２５】
2015185613.tif 000035
【図２６】
2015185613.tif 000036
【図２７】
2015185613.tif 000037
【図２８】
2015185613.tif 000038
【図２９】
2015185613.tif 000039
【図３０】
2015185613.tif 000040
【図３１】
2015185613.tif 000041
【図３２】
2015185613.tif 000042
【図３３】
2015185613.tif 000043
【図３４】
2015185613.tif 000044
【図３５】
2015185613.tif 000045
【図３６】
2015185613.tif 000046
【図３７】
2015185613.tif 000047
【図３８】
2015185613.tif 000048
【図３９】
2015185613.tif 000049
【図４０】
2015185613.tif 000050
【図４１】
2015185613.tif 000051
【図４２】
2015185613.tif 000052
【図４３】
2015185613.tif 000053
【図４４】
2015185613.tif 000054
【図４５】
2015185613.tif 000055
【図４６】
2015185613.tif 000056
【図４７】
2015185613.tif 000057
【図４８】
2015185613.tif 000058
【図４９】
2015185613.tif 000059
【図５０】
2015185613.tif 000060
【図５１】
2015185613.tif 000061
【図５２】
2015185613.tif 000062
【図５３】
2015185613.tif 000063
【図５４】
2015185613.tif 000064
【図５５】
2015185613.tif 000065
【図５６】
2015185613.tif 000066
【図５７】
2015185613.tif 000067
【図５８】
2015185613.tif 000068
【図５９】
2015185613.tif 000069
【図６０】
2015185613.tif 000070
【図６１】
2015185613.tif 000071
【図６２】
2015185613.tif 000072
【図６３】
2015185613.tif 000073
【図６４】
2015185613.tif 000074
【図６５】
2015185613.tif 000075
【図６６】
2015185613.tif 000076
【図６７】
2015185613.tif 000077
【図６８】
2015185613.tif 000078
【図６９】
2015185613.tif 000079
【図７０】
2015185613.tif 000080
【図７１】
2015185613.tif 000081
【図７２】
2015185613.tif 000082
【図７３】
2015185613.tif 000083
【図７４】
2015185613.tif 000084
【図７５】
2015185613.tif 000085
【図７６】
2015185613.tif 000086
【図７７】
2015185613.tif 000087
【図７８】
2015185613.tif 000088
【図７９】
2015185613.tif 000089
【図８０】
2015185613.tif 000090
【図８１】
2015185613.tif 000091
【図８２】
2015185613.tif 000092
【図８３】
2015185613.tif 000093
【図８４】
2015185613.tif 000094
【図８５】
2015185613.tif 000095
【図８６】
2015185613.tif 000096