(57)【要約】【課題】シリアルデータの転送速度の変更が容易となったシリアル通信方法およびシリアル通信装置を提供する。【解決手段】受信したシリアルデータＤの単位区間内の「Ｈ」期間から「Ｌ」期間を差し引いて時間差分を検出し、該時間差分の少なくとも極性に応じて前記シリアルデータＤの論理値を判定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
受信したシリアルデータの単位区間内の「Ｈ」期間と「Ｌ」期間の一方から他方を差し引いた時間差分を検出し、該時間差分の少なくとも極性に応じて前記シリアルデータの論理値を判定することを特徴とするシリアル通信方法。
【請求項２】
請求項１に記載のシリアル通信方法において、
前記シリアルデータは、前記単位区間の開始点と終了点に同一極性のエッジを持ち、前記開始点と前記終了点の間に逆極性のエッジを持つことを特徴とするシリアル通信方法。
【請求項３】
請求項１又は２に記載のシリアル通信方法において、
前記時間差分の正の最大値と負の最大値との間の範囲をｎ個（ｎは２以上）に分割し、前記論理値をｎ値とすることを特徴とするシリアル通信方法。
【請求項４】
請求項３に記載のシリアル通信方法において、
前記ｎ値は３値以上であり、前記ｎ値のうちの２値の組み合わせで決まる互いに異なる複数の識別コードが形成され、該複数の識別コードの内の特定の識別コードを形成する２値で前記シリアルデータが構成されていることを特徴とするシリアル通信方法。
【請求項５】
受信したシリアルデータの単位区間内の「Ｈ」期間と「Ｌ」期間をそれぞれ基準クロックでカウントして、前記「Ｈ」期間のカウント値と前記「Ｌ」期間のカウント値の一方から他方を差し引いた時間差分の少なくとも極性を示す信号を出力するカウント手段と、
該カウント手段から出力する前記時間差分の少なくとも極性を示す信号に応じて前記シリアルデータの論理値を判定する判定手段と、
を備えることを特徴とするシリアル通信装置。
【請求項６】
請求項５に記載のシリアル通信装置において、
前記シリアルデータは、前記単位区間の開始点と終了点に同一極性のエッジを持ち、前記開始点と前記終了点の間に逆極性のエッジを持つことを特徴とするシリアル通信装置。
【請求項７】
請求項５又は６に記載のシリアル通信装置において、
前記時間差分の正の最大値と負の最大値との間の範囲をｎ個（ｎは２以上）に分割し、前記論理値をｎ値とすることを特徴とするシリアル通信装置。
【請求項８】
請求項７に記載のシリアル通信装置において、
前記ｎ値は３値以上であり、前記ｎ値のうちの２値の組み合わせで決まる互いに異なる複数の識別コードが形成され、該複数の識別コードの内の特定の識別コードを形成する２値で前記シリアルデータが構成されていることを特徴とするシリアル通信装置。
【請求項９】
請求項８に記載のシリアル通信装置において、
前記シリアルデータを送信するマスタ装置と該マスタ装置から送信される前記シリアルデータを受信する複数のスレーブ装置とを備え、
前記複数のスレーブ装置には互いに異なる前記識別コードが割り当てられ、
前記複数のスレーブ装置の内の特定のスレーブ装置が、該特定のスレーブ装置に割り当てられている識別コードを形成する２値で構成された特定のシリアルデータを受信することで、前記特定のスレーブ装置が識別されるとともに、前記特定のスレーブ装置が前記特定のシリアルデータにより制御されることを特徴とするシリアル通信装置。
【請求項１０】
請求項８に記載のシリアル通信装置において、
前記シリアルデータを送信するマスタ装置と該マスタ装置から送信される前記シリアルデータを受信するスレーブ装置とを備え、
前記スレーブ装置は互いに異なる前記識別コードが割り当てられた複数のレジスタを含み、
該複数のレジスタの内の特定のレジスタが、該特定のレジスタに割り当てられている識別コードを形成する２値で構成される特定のシリアルデータを受信することで、前記特定のレジスタが識別されるとともに、前記特定のレジスタが該特定のシリアルデータにより制御されることを特徴とするシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ通信を行うシリアル通信方法およびシリアル通信装置に関する。
【背景技術】
【０００２】
従来の１線式のシリアルデータ通信（例えば特許文献１、２）では、図１２に示すように、入力データの例えば立上りタイミングで決まる前縁エッジｔ１の検出パルスＴｇの立上りから、基準時間Ｔ１が経過した時点に発生するストローブパルスＳｔｂの立上りタイミングで、入力データの論理を判定していた。図１２では、データＤ（Ｌ）はＬレベル（以下、「Ｌ」と呼ぶ）として、データＤ（Ｈ）はＨレベル（以下、「Ｈ」と呼ぶ）として判定されるべきデータである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許明細書第５２１０８４６号
【特許文献２】米国特許明細書第５３９８３２６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、図１２に示す従来方式では、基準時間Ｔ１を用いるので、シリアルデータの転送速度を変更し難いという問題がある。例えば、通信速度を上げるために基準時間Ｔ１を短く設定した場合は、通信環境が悪くノイズ等によりデータが劣化する際に通信速度を下げようとしても、もはや基準時間Ｔ１を変更できないため、ノイズ環境に対応できない。逆に、基準時間Ｔ１を長く設定した場合は、通信速度が基準時間Ｔ１により制約を受けてしまう。
【０００５】
本発明の目的は、シリアルデータの転送速度の変更が容易となったシリアル通信方法およびシリアル通信装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１にかかる発明のシリアル通信方法は、受信したシリアルデータの単位区間内の「Ｈ」期間と「Ｌ」期間の一方から他方を差し引いた時間差分を検出し、該時間差分の少なくとも極性に応じて前記シリアルデータの論理値を判定することを特徴とする。
請求項２にかかる発明は、請求項１に記載のシリアル通信方法において、前記シリアルデータは、前記単位区間の開始点と終了点に同一極性のエッジを持ち、前記開始点と前記終了点の間に逆極性のエッジを持つことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のシリアル通信方法において、前記時間差分の正の最大値と負の最大値との間の範囲をｎ個（ｎは２以上）に分割し、前記論理値をｎ値とすることを特徴とする。
請求項４にかかる発明は、請求項３に記載のシリアル通信方法において、前記ｎ値は３値以上であり、前記ｎ値のうちの２値の組み合わせで決まる互いに異なる複数の識別コードが形成され、該複数の識別コードの内の特定の識別コードを形成する２値で前記シリアルデータが構成されていることを特徴とする。
請求項５にかかる発明のシリアル通信装置は、受信したシリアルデータの単位区間内の「Ｈ」期間と「Ｌ」期間をそれぞれ基準クロックでカウントして、前記「Ｈ」期間のカウント値と前記「Ｌ」期間のカウント値の一方から他方を差し引いた時間差分の少なくとも極性を示す信号を出力するカウント手段と、該カウント手段から出力する前記時間差分の少なくとも極性を示す信号に応じて前記シリアルデータの論理値を判定する判定手段と、を備えることを特徴とする。
請求項６にかかる発明は、請求項５に記載のシリアル通信装置において、前記シリアルデータは、前記単位区間の開始点と終了点に同一極性のエッジを持ち、前記開始点と前記終了点の間に逆極性のエッジを持つことを特徴とする。
請求項７にかかる発明は、請求項５又は６に記載のシリアル通信装置において、前記時間差分の正の最大値と負の最大値との間の範囲をｎ個（ｎは２以上）に分割し、前記論理値をｎ値とすることを特徴とする。
請求項８にかかる発明は、請求項７に記載のシリアル通信装置において、前記ｎ値は３値以上であり、前記ｎ値のうちの２値の組み合わせで決まる互いに異なる複数の識別コードが形成され、該複数の識別コードの内の特定の識別コードを形成する２値で前記シリアルデータが構成されていることを特徴とする。
請求項９にかかる発明は、請求項８に記載のシリアル通信装置において、前記シリアルデータを送信するマスタ装置と該マスタ装置から送信される前記シリアルデータを受信する複数のスレーブ装置とを備え、前記複数のスレーブ装置には互いに異なる前記識別コードが割り当てられ、前記複数のスレーブ装置の内の特定のスレーブ装置が、該特定のスレーブ装置に割り当てられている識別コードを形成する２値で構成された特定のシリアルデータを受信することで、前記特定のスレーブ装置が識別されるとともに、前記特定のスレーブ装置が前記特定のシリアルデータにより制御されることを特徴とする。
請求項１０にかかる発明は、請求項８に記載のシリアル通信装置において、前記シリアルデータを送信するマスタ装置と該マスタ装置から送信される前記シリアルデータを受信するスレーブ装置とを備え、前記スレーブ装置は互いに異なる前記識別コードが割り当てられた複数のレジスタを含み、該複数のレジスタの内の特定のレジスタが、該特定のレジスタに割り当てられている識別コードを形成する２値で構成される特定のシリアルデータを受信することで、前記特定のレジスタが識別されるとともに、前記特定のレジスタが該特定のシリアルデータにより制御されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、受信したシリアルデータの単位区間内の「Ｈ」期間と「Ｌ」期間の一方から他方を差し引いた時間差分を検出し、該時間差分に応じてシリアルデータの論理値を判定するので、その単位時間を調整すること、あるいはその単位時間を計測する基準クロックの周波数を調整することによって、シリアルデータの通信速度を容易に変更することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例のシリアルデータ受信装置のブロック図である。
【図２】図１のシリアルデータ受信装置の動作波形図である。
【図３】本発明の第２の実施例のシリアルデータ受信装置のブロック図である。
【図４】図３のシリアルデータ受信装置の動作波形図である。
【図５】本発明の第３の実施例のマスタ／スレーブ装置のブロック図である。
【図６】図５のスレーブ装置のブロック図である。
【図７】図６の判定部４Ａの動作波形図である。
【図８】図５のスレーブ装置の判定部４Ａの動作波形図である。
【図９】本発明の第４の実施例のスレーブ装置の動作波形図である。
【図１０】本発明の第４の実施例のスレーブ装置の動作波形図である。
【図１１】本発明の第５の実施例のマスタ／スレーブ装置のブロック図である。
【図１２】従来のシリアルデータの「Ｈ」と「Ｌ」の識別の説明図である。
【発明を実施するための形態】
【０００９】
＜第１の実施例＞
図１に本発明の第１の実施例のシリアルデータ受信装置を示す。１はＤＦＦ回路であり、シリアルデータＤを基準クロックＣＬＫで保持する。２はアンド回路であり、シリアルデータＤとＤＦＦ回路１の反転Ｑ出力データを入力して、シリアルデータＤの立上りエッジの検出信号ｎ１を出力する。３はアップダウンカウンタであり、ＤＦＦ回路１のＱ出力データＤ１が「Ｈ」のとき基準クロックＣＬＫをアップカウントし、「Ｌ」のとき基準クロックＣＬＫをダウンカウントし、アンド回路２の出力データｎ１が「Ｈ」のとき初期化される。４は判定部であり、アップダウンカウンタ３の初期化時のカウント値ｎ２に応じて、シリアルデータＤの「Ｈ」、「Ｌ」の判定を行う。なお、基準クロックＣＬＫとしては、シリアルデータＤの先頭に含ませた同期符号から再生したクロックあるいはシリアルデータＤと別に送信するクロックを使用する。
【００１０】
図２に図１のシリアルデータ受信装置の動作波形を示す。ＤＦＦ回路１の反転Ｑ出力のデータがシリアルデータＤに対して１クロック分遅れているので、１クロック分の「Ｈ」パルスがエッジ検出信号ｎ１としてアンド回路２から出力し、これにより、アップダウンカウンタ３が初期化される。このアップダウンカウンタ３は、ＤＦＦ回路１のＱ出力データＤ１の「Ｈ」の期間は「０」〜「９」までアップカウントし、「Ｌ」の期間は「９」からダウンカウントし、「−１２」までダウンカウントした時点で初期化されるので、最終的なアップダウンカウンタ３のカウント値ｎ２は「−１２」となる。
【００１１】
図２ではシリアルデータＤの論理を判定する単位時間が３１クロックであるので、カウント値ｎ２の負の最大値は−３０となり、正の最大値は＋３０となる。よって、例えば、
ｎ２＝−３０  〜  −１・・・・・「Ｌ」
ｎ２＝    ０  〜  ＋３０・・・・「Ｈ」
のようにＨ／Ｌの判定基準を判定部４に予め設定しておけば、その判定部４においてシリアルデータＤの２値判定が可能となる。図２の例ではシリアルデータＤは「Ｌ」と判定される。なお、アップダウンカウンタ３の最上位ビットはカウント値の極性を示すので、アップダウンカウンタ３の最上位ビットのみを判定することでも、２値判定が可能となる。このとき、具体的なカウント値ｎ２を判定する必要はない。
【００１２】
本実施例によれば、シリアルデータ受信装置の側において、シリアルデータＤの判定を行う単位時間（クロックＣＬＫの数）を調整し、あるいはクロックＣＬＫの周波数を調整できるので、それに合わせて送信側でシリアルデータＤの通信速度を調整することができる。例えば、通信速度を上げる場合は単位時間を短くし、あるいはクロックＣＬＫの周波数を高くすればよく、通信速度を下げる場合はその逆を行えばよい。
【００１３】
＜第２の実施例＞
第２の実施例では、図３に示すように、図１のシリアルデータ受信装置で説明した判定部４を「Ｌ」、「Ｍ」、「Ｈ」の３値を判定できる判定部４Ａに置き換える。図２ではシリアルデータＤの論理を判定する単位時間が３１クロックであり、カウント値ｎ２の負の最大値は−３０となり、正の最大値は＋３０となるので、この範囲を３分割して、例えば、
ｎ２＝−３０  〜  −１５・・・・・「Ｌ」
ｎ２＝−１４  〜  ＋１４・・・・・「Ｍ」
ｎ２＝＋１５  〜  ＋３０・・・・・「Ｈ」
のようにし、この判定基準「Ｌ」、「Ｍ」、「Ｈ」のカウント値ｎ２を判定部４Ａに設定する。これにより、３値で形成されたシリアルデータＤを受信して、判定部４Ａで３値判定を行うことができる。図４（ａ）にｎ２＝−１２の場合（Ｄ＝「Ｌ」）の波形を、図３（ｂ）にｎ２＝＋８の場合（Ｄ＝「Ｈ」）の波形を、図３（ａ）にｎ２＝０の場合（Ｄ＝「Ｍ」）の波形を、それぞれ示した。
【００１４】
このように、第２の実施例では、シリアルデータＤの単位区間に３値のデータを含ませ、シリアルデータ受信装置でそれを識別受信することができる。
【００１５】
＜第３の実施例＞
第２の実施例のシリアルデータ受信装置は、上記したようにシリアルデータＤに３値を含ませることができるので、３値の内の２値の組み合わせに応じて、特定のシリアルデータ受信装置の識別と当該シリアルデータ受信装置の制御を行うことができる。
【００１６】
図５に１個のマスタ装置１０によって３個のスレーブ装置１１，１２，１３の識別と制御を行う例を示す。ここでは、スレーブ装置１１，１２，１３に、図６に示すシリアルデータ受信装置の構成を採用する。図６において、５は３値の内の２値が識別コードとして割り当てられた識別部、６はシリアルデータＤによって制御される制御部である。
【００１７】
ここでは、マスタ装置１０から送信するシリアルデータＤとして、単位時間を４クロックとした図７に示すような３値データを使用する。すなわち、ｎ２＝「Ｌ」と判定されるデータを「０」とし、ｎ２＝「Ｍ」と判定されるデータを「１」とし、ｎ２＝「Ｈ」と判定されるデータを「２」とするデータを使用する。そして、図５に示すスレーブ装置１１の識別部５には「０、１」の識別コードを割り当て、スレーブ装置１２の識別部５には「１、２」の識別コードを割り当て、スレーブ装置１３の識別部５には「０、２」の識別コードを割り当てる。
【００１８】
このようにスレーブ装置１１、１２、１３にそれぞれ異なった識別コードを割り当てると、図８（ａ）に示すように、「０」と「１」でシリアルデータＤを形成するときは、８ビットデータとして、例えば、「０ｘ５５」、「０ｘ０２」、「０ｘＦ０」、「０ｘ３８」を構成することができる。この場合は、シリアルデータＤに「０」と「１」のデータが含まれるので、スレーブ装置１１の識別部５においてそれが識別されて、当該スレーブ装置１１が選択される。そして、スレーブ装置１１の制御部６において、上記８ビットデータ「０ｘ５５」、「０ｘ０２」、「０ｘＦ０」、「０ｘ３８」によって所定の制御が行われる。
【００１９】
また、図８（ｂ）に示すように、「１」と「２」でシリアルデータＤを形成したときは、８ビットデータとして、例えば、「０ｘＡＡ」、「０ｘ２０」、「０ｘ０Ｅ」、「０ｘ７９」を構成することができる。この場合は、シリアルデータＤに「１」と「２」のデータが含まれるので、スレーブ装置１２の識別部５においてそれが識別されて、当該スレーブ装置１２が選択される。そして、スレーブ装置１２の制御部６において、上記８ビットデータ「０ｘＡＡ」、「０ｘ２０」、「０ｘ０Ｅ」、「０ｘ７９」によって所定の制御が行われることになる。
【００２０】
また、図８（ｃ）に示すように、「０」と「２」でシリアルデータＤを形成したときは、８ビットデータとして、例えば、「０ｘ３３」、「０ｘＢ４」、「０ｘＤＣ」、「０ｘ１６」を構成することができる。この場合は、シリアルデータＤに「０」と「２」のデータが含まれるので、スレーブ装置１３の識別部５においてそれが識別されて、当該スレーブ装置１３が選択される。そして、スレーブ装置１３の制御部６において、上記８ビットデータ「０ｘ３３」、「０ｘＢ４」、「０ｘＤＣ」、「０ｘ１６」によって所定の制御が行われることになる。
【００２１】
このように、第３の実施例では、シリアルデータＤに含ませた３値データのうちの互いに異なる３種の２値データを識別コードに使用することによって、３つのスレーブ装置の識別と制御を行うことができる。
【００２２】
＜第４の実施例＞
図５〜図８で説明した第３の実施例では、８ビットデータとして、必ず２値を含む必要があるので、１値のみを使用する「０ｘ００」や「０ｘＦＦ」のデータを作成してもスレーブ装置１１、１２、１３の識別部５で識別されない。そこで、「０ｘ００」や「０ｘＦＦ」のデータを含ませる必要がある場合には、それを識別する対のデータを１ビットだけ付加して、９ビットデータとする。
【００２３】
図９（ａ）は、スレーブ装置１１用の識別データ「０」、「１」を使用して「０ｘ００」、「０ｘＦＦ」のデータをマスタ装置１０から送信する場合の例である。ここでは、８ビットデータ「０ｘ００」として「０」を使用し、９ビット目に「１」を識別ビットとして付加している。また、８ビットデータ「０ｘＦＦ」として「１」を使用し、９ビット目に「０」を識別ビットとして付加している。これらにより、識別部５は９ビット目までの識別を行う必要があるものの、８ビットの全データ「０ｘ００」〜「０ｘＦＦ」を送受信することが可能となる。
【００２４】
図９（ｂ）は、スレーブ装置１２用の識別データ「１」、「２」を使用して「０ｘ００」、「０ｘＦＦ」のデータをマスタ装置１０から送信する場合の例である。また、図９（ｃ）は、スレーブ装置１３用のデータ「０」、「２」を使用して「０ｘ００」、「０ｘＦＦ」のデータをマスタ装置１０から送信する場合の例である。いずれの場合も、８ビットの全データ「０ｘ００」〜「０ｘＦＦ」を送受信することが可能となる。
【００２５】
なお、以上では８ビットデータの次の９ビット目に識別ビットを付加したが、図１０の（ａ），（ｂ），（ｃ）に示すように、１ビット目に識別ビットを付加し、その後ろに８ビットデータを続ける構成でも、同様にスレーブ装置１１、１２、１３等で識別可能なデータ「０ｘ００」、「０ｘＦＦ」を実現することができる。
【００２６】
＜第５の実施例＞
また、以上ではスレーブ装置１１，１２，１３のそれぞれに２ビットの識別コードを割り当てたが、図１１に示すように、１個のスレーブ装置１４の中に３個のレジスタ１４１，１４２，１４３が装備されているとき、その３個のレジスタ１４１，１４２，１４３に個々に２ビットの識別コードを割り当てて、当該レジスタ１４１，１４２，１４３を識別し、制御することが可能となる。この場合は、当該レジスタ１４１，１４２，１４３に、それぞれ図６で説明した識別部５と制御部６を設ければよい。
【符号の説明】
【００２７】
１：ＤＦＦ回路、２：アンド回路、３：アップダウンカウンタ、４，４Ａ：判定部、５：識別部、６：制御部
１０：マスタ装置、１１〜１４：スレーブ装置
【図１】
2015184955.tif 000003
【図２】
2015184955.tif 000004
【図３】
2015184955.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015184955.tif 000011
【図１０】
2015184955.tif 000012
【図１１】
2015184955.tif 000013
【図１２】
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