(57)【要約】【課題】大きな加速エネルギーでのイオン注入を行わなくても良く、かつ、トレンチゲートと電界緩和層のアライメント精度を確保することが可能なＳｉＣ半導体装置の製造方法を提供する。【解決手段】ｎ型ドリフト層３の表面に凹部３ａを形成し、この凹部３ａの底部にｐ型不純物をイオン注入することで電界緩和層５を形成する。これにより、大きな加速エネルギーでのイオン注入を行わなくても電界緩和層５をより深い位置まで形成できる。また、凹部３ａの形成時に同時にアライメントキー２１を形成し、このアライメントキー２１を用いてトレンチ７の形成用のエッチングマスク２２を形成する。これにより、トレンチ７と電界緩和層５とのアライメント精度を確保できる。よって、大きな加速エネルギーでのイオン注入を行わなくても良くなり、トレンチゲートと電界緩和層５のアライメント精度を確保することが可能となる。【選択図】図１
2015138958.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（３）を形成する工程と、
前記ドリフト層の表面にマスク（２０）を配置した後、該マスクを用いてエッチングを行うことで、前記ドリフト層の上層部を部分的に除去した凹部（３ａ）を前記基板の表面と平行な断面において複数離間させて形成する工程と、
前記マスクを用いて前記凹部の底部に第２導電型不純物をイオン注入することで、前記断面において複数が互いに離間した第２導電型の電界緩和層（５）を形成する工程と、
前記凹部内における前記電界緩和層の表面を含めて前記ドリフト層の表面に第２導電型層を形成することでチャネル層（４）を形成する工程と、
前記チャネル層内における該チャネル層の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
複数の前記電界緩和層の間において、前記ソース領域の表面から前記チャネル領域を貫通して前記ドリフト層に達し、かつ、前記電界緩和層よりも浅いトレンチ（７）を形成する工程と、
前記トレンチの表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（９）を形成する工程と、
前記ソース領域および前記チャネル領域に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程では、該凹部とは異なる部分に窪みによって構成されるアライメントキー（２１）を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法
【請求項３】
前記チャネル層を形成する工程では、前記チャネル層のうち前記電界緩和層上に形成される部分と前記断面において離間して配置された前記電界緩和層の間の上に形成される部分とが平坦となるようにしつつ、前記アライメントキーの上に形成される部分については前記窪みが残されるように前記チャネル層を形成することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記チャネル層を形成する工程では、前記チャネル層のうち前記電界緩和層上に形成される部分が前記断面において離間して配置された前記電界緩和層の間の上に形成される部分よりも凹み、かつ、前記アライメントキーの上に形成される部分について前記窪みが残されるように前記チャネル層を形成することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、高い破壊電界強度が得られるＳｉＣ半導体装置では、破壊電界強度が高いために高電界が発生し、トレンチゲート構造の素子を形成する場合、特にゲート底部に高電界が発生してしまう。このため、ゲート酸化膜に印加される電界が高くなり、ゲート酸化膜寿命が低下する。これを防ぐ為に、従来では、トレンチゲートが形成されるトレンチの近傍に電界緩和層となるｐ型不純物層を形成し、トレンチゲートに印加される電界を緩和できる構造が提案されている（特許文献１参照）。このようにトレンチの近傍に電界緩和層を形成する構造においては、電界緩和層の深さが深いほど、ゲート酸化膜に加わる電界が低下し、ゲート酸化膜寿命が確保し易くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３６３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、イオン注入で電界拡散層を形成する際には、イオンの届く深さに限界があるため、電界緩和層を深くまで形成できないという問題があった。また、電界緩和層はトレンチゲートに近づくほどゲート底部の電界を緩和できる一方で、電界緩和層がゲートに近づき過ぎると電流経路が狭められてオン抵抗が上昇してしまうため、電界緩和層とゲートとの合わせ精度を確保するが重要となる。ところが、従来技術ではアライメントツリーのステップが多く、精度を確保することが困難であった。以下、これらの問題について、図６−１〜図６−２を参照して具体的に説明する。
【０００５】
従来のトレンチゲート構造のＳｉＣ半導体装置の製造方法は次の通りである。まず、図６−１（ａ）に示すように、ｎ+型ＳｉＣ基板Ｊ１の上にＳｉＣにて構成されるｎ型ＳｉＣバッファ層Ｊ２およびｎ型ドリフト層Ｊ３を順に形成したのち、セル領域とは異なる部分にエッチングにより凹部で構成されるアライメントキーＪ４を形成する。
【０００６】
次に、図６−１（ｂ）に示すように、ｎ型ドリフト層Ｊ３の上に酸化膜Ｊ５を形成したのち、アライメントキーＪ４を基準として酸化膜Ｊ５をパターニングし、マスクを形成する。マスクとなる酸化膜Ｊ５の上からｐ型不純物をイオン注入し、ｎ型ドリフト層Ｊ３の表層部に電界緩和層Ｊ６を形成する。続いて、図６−２（ａ）に示すように、酸化膜Ｊ５を除去した後、ｎ型ドリフト層Ｊ３および電界緩和層Ｊ６の表面にｐ型チャネル層Ｊ７をエピタキシャル成長させる。そして、図６−２（ｂ）に示すようにｎ型ソース領域Ｊ８やｐ+型ボディ層Ｊ９の形成工程、トレンチＪ１０の形成工程、ゲート絶縁膜Ｊ１１の形成工程、ゲート電極Ｊ１２の形成工程、ソース電極Ｊ１３やドレイン電極Ｊ１４の形成工程などを行う。これにより、トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置を製造できる。
【０００７】
このような製造方法において、イオン注入により電界緩和層Ｊ６を深くまで形成するには、イオン注入の加速エネルギーを大きくする必要がある。また、ＳｉＣでは不純物がほとんど熱拡散しないために、図７に示す不純物濃度プロファイルのように、多段注入によって不純物層をつないで連続させる必要がある。
【０００８】
しかしながら、加速エネルギーを大きくするには大きな加速管が必要となるため装置上の限界がある。さらに大きな加速エネルギーで注入されたイオンは、ＳｉＣの結晶に欠陥を発生させる。ＳｉＣでは高温アニールによる再結晶化が困難であるために、加速エネルギーを減らして、結晶欠陥の発生を最小限にすることが望ましく、加速エネルギーを大きくするのは好ましくない。また、注入段数が多くなるほどイオン注入の工程数が増えることになり、製造コストも高くなる。
【０００９】
また、電界緩和層Ｊ６はトレンチゲートが形成されるトレンチＪ１０に近づくほどゲート底部の電界緩和機能が向上する一方で、電界緩和層Ｊ６がトレンチＪ１０に近づき過ぎると電界緩和層Ｊ６とトレンチＪ１０の間の幅が狭くなる。つまり、これらの間に形成される電流経路が狭くなるため、オン抵抗が上昇してしまう。このため、電界緩和層Ｊ６とトレンチＪ１０との合わせ精度を確保することが重要となる。
【００１０】
さらに、電界緩和層Ｊ６とトレンチゲートのアライメントのために、電界緩和層Ｊ６を形成する工程の前にｎ型ドリフト層Ｊ３の表面に凹部を形成してアライメントキーＪ４を作成していた。このため、電界緩和層Ｊ６とトレンチゲートの間のアライメントツリーが２段となり精度を確保することが困難となる。つまり、アライメントキーＪ４に基づいて電界緩和層Ｊ６とトレンチＪ１０をそれぞれ形成することになるため、電界緩和層Ｊ６のアライメントズレとトレンチＪ１０のアライメントズレが別々に発生する。このため、２段分のズレが発生する可能性があり、精度を確保することが困難であった。
【００１１】
本発明は上記点に鑑みて、大きな加速エネルギーでのイオン注入を行わなくても良いＳｉＣ半導体装置の製造方法を提供することを目的とする。さらに、トレンチゲートと電界緩和層のアライメント精度を確保することが可能なＳｉＣ半導体装置の製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１ないし４に記載の発明では、第１または第２導電型の基板（１）上に形成したドリフト層（３）の表面にマスク（２０）を配置した後、該マスク（２０）を用いてエッチングを行うことで、ドリフト層の上層部を部分的に除去した凹部（３ａ）を基板の表面と平行な断面において複数離間させて形成する工程と、マスクを用いて凹部の底部に第２導電型不純物をイオン注入することで、前記断面において複数が互いに離間した第２導電型の電界緩和層（５）を形成する工程と、凹部内における電界緩和層の表面を含めてドリフト層の表面に第２導電型層を形成することでチャネル層（４）を形成する工程とを含んでいることを特徴としている。
【００１３】
このように、ドリフト層の表面に凹部を形成し、この凹部の底部に第２導電型不純物をイオン注入することで電界緩和層を形成している。このため、大きな加速エネルギーでのイオン注入を行わなくても電界緩和層をより深い位置まで形成することが可能となる。したがって、大きな加速エネルギーでのイオン注入を行わなくても良いＳｉＣ半導体装置の製造方法とすることができる。
【００１４】
また、請求項２に記載の発明では、凹部を形成する工程の際に、凹部の形成時に同時にアライメントキーを形成し、このアライメントキーを用いてトレンチの形成用のエッチングマスクを形成している。このため、トレンチと電界緩和層とのアライメント精度を確保することが可能となる。
【００１５】
したがって、大きな加速エネルギーでのイオン注入を行わなくても良く、かつ、トレンチゲートと電界緩和層のアライメント精度を確保することが可能なＳｉＣ半導体装置の製造方法とすることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面構成を示す図である。
【図２−１】図１に示すトレンチゲート型のＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造工程を示した断面図である。
【図２−２】図２−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】図１に示すＳｉＣ半導体装置のトレンチゲート底部の電界強度と規格化オン抵抗について調べた結果を示した図である。
【図４】本発明の第２実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面構成を示す図である。
【図５−１】図４に示すトレンチゲート型のＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造工程を示した断面図である。
【図５−２】図５−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図６−１】従来のトレンチゲート型のＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造工程を示した断面図である。
【図６−２】図６−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】電界緩和層Ｊ６の深さ方向における不純物濃度プロファイルを示した図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１９】
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかる製造方法により製造される反転型のトレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置の構造について図１を参照して説明する。なお、図１では、ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２０】
図１に示すように、ｎ型不純物（窒素など）が高濃度にドープされたＳｉＣ単結晶からなるｎ+型ＳｉＣ基板１の上に、ｎ型不純物がドープされたＳｉＣからなるｎ型バッファ層２が形成されている。また、ｎ型バッファ層２の上にはｎ型不純物がドープされたＳｉＣからなるｎ型ドリフト層３が形成されている。ｎ型バッファ層２は、ｎ型不純物濃度がｎ+型ＳｉＣ基板１より低く、かつ、ｎ型ドリフト層３よりも高く形成されている。このため、ｎ型ドリフト層３からｎ+型ＳｉＣ基板１に向かって徐々にｎ型不純物濃度が高くなる構造とされている。ｎ型バッファ層２やｎ型ドリフト層３の厚み、特にｎ型ドリフト層３の厚みは耐圧設計に応じた厚みとされるが、本実施形態ではｎ型バッファ層２の厚さを１μｍ以下、例えば０．５μｍとし、ｎ型ドリフト層３の厚さを５〜２０μｍ、例えば９．５μｍとしている。
【００２１】
ｎ型ドリフト層３の上には、ｐ型不純物（ボロンやアルミニウムなど）がドープされたＳｉＣからなるｐ型チャネル層４が形成されている。また、ｎ型ドリフト層３には部分的に凹まされた凹部３ａが形成されており、この凹部３ａが形成された部分において、ｎ型ドリフト層３の表層部、つまり凹部３ａの底部より深い位置には、ｎ型ドリフト層３のうち凹部３ａ以外の部分の表面よりも深い位置まで、ｐ型不純物がドープされたＳｉＣからなる電界緩和層５が形成されている。
【００２２】
ｐ型チャネル層４は、例えば０．９μｍの厚さで形成されている。電界緩和層５は、後述するトレンチゲート構造を構成するトレンチ７の両側に配置されている。また、電界緩和層５は、空乏層が広がったときに完全空乏化しないようにトレンチ７の側壁面から０．２μｍ以上離間し、かつ、電界緩和効果が発揮できるようにトレンチ７の側壁面からの距離が１．０μｍ以下となるようにレイアウトされている。例えば、電界緩和層５とトレンチ７の側壁面との間の距離が０．６〜０．７μｍとなるようにしてある。
【００２３】
電界緩和層５の底部は、トレンチ７の底部よりも深く、トレンチ７の底部よりも１．０μｍ以上深い位置（ｎ型バッファ層２寄りの位置）まで形成されている。ｐ型チャネル層４のうちトレンチ７に接している部分の底部からトレンチ７の底部までの距離が例えば０．２μｍされ、ｐ型チャネル層４のうちトレンチ７に接している部分の底部から電界緩和層５の底部までの距離が例えば１．２μｍ以上とされている。
【００２４】
また、ｐ型チャネル層４の上層部分には、ｎ型不純物が高濃度にドープされたＳｉＣからなるｎ+型ソース領域６が形成されている。さらに、ｐ型チャネル層４およびｎ+型ソース領域６を貫通してｎ型ドリフト層３に達するように、例えば深さが１．１μｍ以上とされたトレンチ７が形成されている。このトレンチ７の側面と接するようにｐ型チャネル層４およびｎ+型ソース領域６が配置されている。トレンチ７の内壁面は酸化膜などによって構成されたゲート絶縁膜８で覆われており、ゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。このように、トレンチ７内にゲート絶縁膜８およびゲート電極９を備えた構造により、トレンチゲート構造が構成されている。
【００２５】
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
【００２６】
また、隣接するトレンチ７の間に配置されるｐ型チャネル層４の中央部、つまりｎ+型ソース領域６を挟んでトレンチ７の反対側に配置されるように、ｐ型コンタクト領域としても機能するｐ型ボディ層１０が形成されている。
【００２７】
ｎ+型ソース領域６およびｐ型ボディ層１０の表面には、ソース電極１１が形成されている。ソース電極１１は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域６に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ型ボディ層１０を介してｐ型チャネル層４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１は、層間絶縁膜１２上に形成されることで、ゲート電極９に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１１はｎ+型ソース領域６およびｐ型ボディ層１０と電気的に接触させられている。
【００２８】
さらに、ｎ+型ＳｉＣ基板１の裏面側にはｎ+型ＳｉＣ基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００２９】
このように構成されたＭＯＳＦＥＴは、ゲート電極９に対してゲート電圧を印加すると、ｐ型チャネル層４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１１とドレイン電極１３との間に電流を流す。
【００３０】
このとき、ドレイン電圧としてシリコンデバイスの１０倍近い高電圧（例えば１２００Ｖ）が使用される。このため、この電圧の影響によりゲート絶縁膜８にもシリコンデバイスの１０倍近い電界がかかり、ゲート絶縁膜８（特に、ゲート絶縁膜８のうちのトレンチ７の底部において）に電界集中が発生し得る。しかしながら、本実施形態では、トレンチ７よりも深い電界緩和層５を備えた構造としている。このため、電界緩和層５とｎ型ドリフト層３とのＰＮ接合部での空乏層がｎ型ドリフト層３側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。
【００３１】
このため、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００３２】
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について、図２−１〜図２−２を参照して説明する。
【００３３】
〔図２−１（ａ）に示す工程〕
まず、高濃度にｎ型不純物がドープされたＳｉＣ単結晶からなるｎ+型ＳｉＣ基板１を用意する。そして、このｎ+型基板１の表面に、ｎ型バッファ層２およびｎ型ドリフト層３を順にエピタキシャル成長させる。例えば、ｎ型バッファ層２を０．５μｍ、ｎ型ドリフト層３を９．５μｍの厚さで形成する。このとき、エピタキシャル成長装置内へのｎ型不純物の導入量を切替えることで、ｎ型バッファ層２とｎ型ドリフト層３の不純物濃度が異なった値となるようにしている。
【００３４】
次に、ｎ型ドリフト層３の上に、酸化膜などのマスク材料をデポジションしたのち、これをパターニングすることで、電界緩和層５の形成予定領域およびアライメントキー２１の形成予定領域が開口するマスク２０を形成する。アライメントキー２１の形予定領域としては、例えば素子形成に用いられないダイシング領域やウェハ外縁部などとすると好ましい。そして、このマスク２０を用いて、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行う。これにより、マスク２０の開口部においてｎ型ドリフト層３の表層部を例えば０．２〜１．０μｍの深さ除去し、凹部３ａおよび窪みによって構成されるアライメントキー２１を形成する。このとき、凹部３ａおよびアライメントキー２１を同じマスク２０を用いて同時に形成していることから、これらをアライメントズレ無く形成することが可能となる。
【００３５】
〔図２−１（ｂ）に示す工程〕
凹部３ａの形成に用いたマスク２０をそのまま用いて、基板表面に対する法線方向からｐ型不純物をイオン注入する。これにより、凹部３ａの底部から更に深い位置に掛けてｐ型不純物がドープされ、電界緩和層５が形成される。このとき、凹部３ａを形成しているため、ｐ型チャネル層４のうち凹部３ａが形成されていない部分の底部から電界緩和層５の底部までの距離を大きくすることができる。したがって、大きな加速エネルギーを発生可能な加速管を有するイオン注入装置でなくても、電界緩和層５の底部をより深くすることが可能となる。
【００３６】
また、凹部３ａの形成に用いたマスク２０をイオン注入用マスクとしても用いている。このように、マスク２０によって凹部３ａの形成用のエッチングマスクとイオン注入マスクとの共用化を図ることで、製造工程の簡略化が図れると共に、マスクズレによる凹部３ａと電界緩和層５の位置ズレを防止することが可能となる。
【００３７】
〔図２−１（ｃ）に示す工程〕
マスク２０を除去した後、凹部３ａの底部に形成された電界緩和層５の表面およびｎ型ドリフト層３の表面にｐ型チャネル層４をエピタキシャル成長させる。これにより、ｐ型チャネル層４と電界緩和層５が繋がる。このとき、ｐ型チャネル層４のうち、電界緩和層５の表面に形成された部分とｎ型ドリフト層３のうち離間して配置された凹部３ａの間に位置する部分の表面に形成された部分とが平坦な形状となるように、エピタキシャル成長レートを調整している。
【００３８】
なお、このときにアライメントキー２１の上にもｐ型チャネル層４が形成されることになる。しかしながら、凹部３ａよりもアライメントキー２１の幅（開口面積）を広くしておくことで、アライメントキー２１の窪みが残り、それが新たなアライメントキー２１として機能する。
【００３９】
〔図２−２（ａ）に示す工程〕
まず、ｐ型チャネル層４の表面にｎ+型ソース領域６の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｎ型不純物を高濃度にイオン注入することでｎ+型ソース領域６を形成する。同様に、ｐ型チャネル層４の表面にｐ型ボディ層１０の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｐ型不純物を高濃度にイオン注入することでｐ型ボディ層１０を形成する。
【００４０】
続いて、ｎ+型ソース領域６やｐ型ボディ層１０およびｐ型チャネル層４のうち表面から露出している部分を覆いつつ、トレンチ７の形成予定領域が開口するエッチングマスク２２を配置する。そして、エッチングマスク２２を用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。例えばトレンチ７を深さが１．１μｍ以上で形成している。これにより、ｐ型チャネル層４およびｎ+型ソース領域６を貫通してｎ型ドリフト層３に達しつつ、隣り合う電界緩和層５の間において、電界緩和層５から離間するように配置されたトレンチ７を形成することができる。
【００４１】
このとき、アライメントキー２１を基準にしてエッチングマスク２２のパターニングを行っている。そして、アライメントキー２１が凹部３ａに対して位置ズレ無く形成されていることから、エッチングマスク２２の開口部のアライメントズレとして１段分のズレしか発生しない。つまり、アライメントキー２１を基準としてエッチングマスク２２のアライメントを取ることは、凹部３ａを基準としてエッチングマスク２２のアライメントを取ることと同じであり、１回分のアライメントズレしか発生しない。このため、トレンチ７と電界緩和層５とのアライメント精度を確保することが可能となる。
【００４２】
〔図２−２（ｂ）に示す工程〕
エッチングマスク２２を除去してからゲート酸化工程を行うことでゲート絶縁膜８を形成する。また、ゲート絶縁膜８の表面に不純物をドーピングしたポリシリコン層を成膜したのち、これをパターニングすることでゲート電極９を形成する。これにより、トレンチゲート構造が形成される。
【００４３】
さらに、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域６やｐ型ボディ層１０に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１や図示しないゲート配線を形成する。そして、ｎ+型ＳｉＣ基板１の裏面側にドレイン電極１３を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００４４】
以上説明したように、本実施形態では、ｎ型ドリフト層３の表面に凹部３ａを形成し、この凹部３ａの底部にｐ型不純物をイオン注入することで電界緩和層５を形成している。このため、大きな加速エネルギーでのイオン注入を行わなくても電界緩和層５をより深い位置まで形成することが可能となる。
【００４５】
また、凹部３ａの形成時に同時にアライメントキー２１を形成しており、このアライメントキー２１を用いてトレンチ７の形成用のエッチングマスク２２を形成している。このため、トレンチ７と電界緩和層５とのアライメント精度を確保することが可能となる。
【００４６】
したがって、大きな加速エネルギーでのイオン注入を行わなくても良く、かつ、トレンチゲートと電界緩和層５のアライメント精度を確保することが可能なＳｉＣ半導体装置の製造方法とすることができる。
【００４７】
図３に、図１に示すＳｉＣ半導体装置のドレイン−ソース間電圧を１２００Ｖとしたときのトレンチゲート底部の電界強度と規格化オン抵抗について調べた結果を示す。具体的には、図３は、トレンチ７の側壁面から電界緩和層５までの距離を一定距離とし、ｐ型チャネル層４のうちトレンチ７に接している部分の底部から電界緩和層５の底部までの距離を変化させた場合について調べた結果を示している。この図に示すように、ｐ型チャネル層４のうちトレンチ７に接している部分の底部から電界緩和層５の底部までの距離が大きくなるほど、つまり電界緩和層５の深さが深くなるほどトレンチゲート底部の電界強度が低下している。しかしながら、ｐ型チャネル層４のうちトレンチ７に接している部分の底部から電界緩和層５の底部までの距離が大きくなっても、規格化オン抵抗については所望の値を維持できている。したがって、本実施形態のように電界緩和層５の底部の深さを深くできることにより、上記効果が得られることが判る。
【００４８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ+型ソース領域６などの形状を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図４に示すように、本実施形態の製造方法により製造されるＳｉＣ半導体装置では、トレンチ７の側壁面から所定距離の範囲、具体的には凹部３ａが形成されていない位置と対応する部分において、ｎ+型ソース領域６が部分的に突き出した形状となっている。また、ｐ型ボディ層１０がｎ+型ソース領域６の突き出した部分よりも深い位置に形成された構造となっている。
【００５０】
具体的には、本実施形態でも、図５−１〜図５−２に示すように第１実施形態で説明した図２−１〜図２−２と同様の工程を行うことでＳｉＣ半導体装置を製造しているが、図５−１（ｃ）に示す工程において、ｐ型チャネル層４を凹部３ａの段差に沿うように、つまり段差が残るようにエピタキシャル成長させることで形成している。このため、図５−２（ａ）に示す工程においてｎ型不純物をイオン注入したときに、ｎ+型ソース領域６が部分的に突出した形状となり、ｐ型不純物をイオン注入したときに、より深い位置にｐ型ボディ層１０が形成されることになる。
【００５１】
このため、トレンチゲート構造を構成するトレンチ７の側壁面からｐ型ボディ層１０までの距離が第１実施形態の構造とする場合よりも近づく。これにより、図４中に示したバックゲート抵抗が小さくなり、ＭＯＳＦＥＴの閾値の安定化が図れると共に寄生動作の抑制を図ることができる。
【００５２】
なお、一般的に、エピタキシャル成長において、段差を埋め込んだ上で堆積後のエピタキシャル膜の表面を平坦にするには、段差によるエピタキシャル膜の成膜厚の差を平準化するためにエピタキシャル成長レートを低くする必要がある。これに対して、本実施形態のように、凹部３ａの段差に沿うようにｐ型チャネル層４を成膜する場合、均一膜厚とすれば良く、成膜厚の差を平準化する必要が無いため、エピタキシャル成長レートを低くしなくても良い。したがって、スループットの低下を抑制でき、その結果、より低コストにＳｉＣ半導体装置を製造することが可能となる。
【００５３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５４】
例えば、上記実施形態では、凹部３ａついては、凹部３ａの側壁面が基板表面に対して垂直となるようにする場合について説明したが、側壁面が傾斜したテーパ面となるようにしてもよい。その場合、その上に形成されるｐ型チャネル層４が凹部３ａ内に埋め込まれ易くなり、埋め込み性を向上することが可能となる。また、凹部３ａを１回のエッチングで形成するのではなく、複数回に分けて行って側壁面が階段状となるようにしても良い。
【００５５】
また、上記実施形態では、図１、図４に示す断面、つまり基板表面に対して平行な一断面において、電界緩和層５が複数互いに離間して配置された構造とされている。これは、少なくとも図１、図４に示す断面において電界緩和層５が互いに分離されていれば良いことを示しており、異なる断面において部分的に繋がっていても良い。例えば、トレンチゲート構造が紙面垂直方向に延設されるようなストライプ状である場合、電界緩和層５は互いに分離した複数個の構造となる。これに対して、トレンチゲート構造が例えば四角形状などで、その周囲に電界緩和層５が配置されるような場合や、トレンチ７がストライプ状であっても、電界緩和層５が格子状とされるような場合には、図１、図４とは異なる断面で部分的に接続される。
【００５６】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、ＭＯＳＦＥＴに限らず、ＩＧＢＴに対しても適用することができる。ＩＧＢＴの場合、ＭＯＳＦＥＴに対してＳｉＣ基板の導電型を第１導電型から第２導電型に変えた構造となり、他の部分については同じ導電型で良い。
【符号の説明】
【００５７】
１    ｎ+型ＳｉＣ基板
３    ｎ型ドリフト層
３ａ  凹部
４    ｐ型チャネル層
５    電界緩和層
６    ｎ+型ソース領域
７    トレンチ
９    ゲート電極
１１  ソース電極
１３  ドレイン電極
２０  マスク
２１  アライメントキー
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７】
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