(57)【要約】【課題】半導体デバイスが実装されるガラス基板上に、当該半導体デバイスの短辺寸法に収まるサイズと所要の回路特性を得ることができる受動素子を実装した電子回路を提供する。【解決手段】配線パターンが形成されたガラス基板に、導電層のパターンニングによって受動素子が形成されると共に、前記受動素子の上から長尺状のベアチップ又はチップサイズパッケージの半導体デバイスが実装された電子回路において、前記半導体デバイスはその長手方向の両端縁に沿って前記配線パターンに接続される外部端子列が形成され、且つ、前記受動素子に接続される接続端子が形成されていて、前記受動素子は、前記外部端子列の間隔よりも小さな幅に制限され、必要な抵抗値は受動素子を形成する導電層のパターンの厚さで確保されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
平行な第１面と第２面を有し、前記第１面に配線パターンが形成されたガラス基板と、前記ガラス基板の前記第１面に導電層のパターンニングによって形成された受動素子と、長尺状の第３面を有し前記受動素子の上から前記ガラス基板の第１面に前記第３面を対向させて実装されたベアチップ又はチップサイズパッケージの半導体デバイスを備える電子回路であって、
前記半導体デバイスは前記第３面の長手方向の両端縁に沿って形成され前記配線パターンに接続される外部端子列と、前記受動素子に接続される接続端子を有し、
前記受動素子は、前記外部端子列の間隔よりも小さな幅に制限され、必要なパターンの厚さを有する、電子回路。
【請求項２】
請求項１において前記受動素子はスパイラルインダクタである、電子回路。
【請求項３】
請求項２において、前記半導体デバイスは前記スパイラルインダクタを外付け素子として用いるＬＣ共振型発振回路を有する、電子回路。
【請求項４】
請求項３において、前記半導体デバイスは前記ＬＣ共振型発振回路を用いたクロックデータリカバリ回路を有し、
前記ＬＣ共振型発振回路は可変容量素子を有し、
前記クロックデータリカバリ回路は、供給されるデータを入力し、入力したデータと再生して帰還されたリカバリクロックとの周波数差を縮小し、且つ、前記入力したデータと前記リカバリクロックとの位相差を縮小するように、前記ＬＣ共振型発振回路の前記可変容量素子を制御してリカバリクロックを生成し、生成したリカバリクロックに同期して入力データを取り込む、電子回路。
【請求項５】
請求項４において、前記クロックデータリカバリ回路は前記半導体デバイスの外から供給されるデータを入力するシリアル入力インタフェース回路に含まれる、電子回路。
【請求項６】
請求項５において、前記半導体デバイスは、前記データとして画像データを前記シリアル入力インタフェース回路に入力し、入力した画像データを前記クロックデータリカバリ回路で取り込み、取り込んだ画像データ応ずる表示信号を表示タイミングに同期して出力する表示ドライバを有する、電子回路。
【請求項７】
請求項２において、前記半導体デバイスは、前記スパイラルインダクタを差動入力トランジスタの夫々の外付け負荷素子として用いる差動アンプを有する、電子回路。
【請求項８】
請求項１において、前記受動素子は櫛型容量である、電子回路。
【請求項９】
請求項８において、前記半導体デバイスは外付け素子として前記櫛型容量を入力容量に持つ容量結合バッファを含む、電子回路。
【請求項１０】
請求項１において、前記受動素子として櫛型容量及びスパイラルインダクタを持つ、電子回路。
【請求項１１】
請求項１において、前記ガラス基板に実装された半導体デバイスを複数個有し、前記複数個の半導体デバイスの下方に固有の前記の受動素子が配置された、電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板に半導体デバイスを搭載した電子回路に関し、例えばアクティブ素子とサブ画素とから成る電極がアレイ状に形成されたガラス基板に半導体デバイスとして表示ドライバが搭載された液晶パネルに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、画像の高細密化で、静止画像や動画のデータの転送速度が上がっている。シリアル転送時のデータレートは毎秒ギガビットの速度になっており、高速データ転送なのでクロック併走がなく、データにＰＬＬ（phase locked loop）を行ってデータレートに同期するクロックの抽出が行われる。例えばＭＩＰＩ（Mobile Industry Processor Interface）のＤＳＩ（Display Serial Interface）の規格に準拠する表示ドライバのシリアルインタフェースがある。同様の高速インタフェースとしてカメラのシリアルインターフェース（CSI）もある。
【０００３】
データにＰＬＬを行ってデータレートに同期するクロックを再生し、再生したクロックを用いてデータを取り込む技術はクロックデータリカバリ（Clock and Data Recovery）と称される。このクロックデータリカバリにおいて、入力データに対する雑音強度（入力データの雑音が増加したときに、クロックデータリカバリを用いたデータの取り込みにエラーが出ない限界強度）を大きくするためには、ＰＬＬに位相雑音（ジッタ）が少ないクロックを用いることが必要になる。
【０００４】
そのようなクロックを生成するのにリングオシレータを用いた場合には位相雑音が大きくなる。これに対して、ＬＣ共振型発振回路を使えば、位相雑音の小さなクロックを生成することができる。ＬＣ共振型発振回路に用いるスパイラルインダクタは特許文献１の技術を適用してチップ上に形成したり、特許文献２の技術を用いてチップのパッケージに形成することが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４６７１６００号公報
【特許文献２】特開平４−３５２３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者はクロックデータリカバリ回路におけるＰＬＬに位相雑音の小さなＬＣ共振型発振回路を使うことについて検討した。特に、表示ドライバのように多数の駆動端子が長辺に沿って並列された長尺状の細長いチップに適用する場合について検討した。これによれば、ＬＣ共振型発振回路において位相雑音が小さなクロックを生成するために必要なＱ値を得るには、スパイラルインダクタのサイズを１ｍｍ×１ｍｍ程度と大きくしなければならず、そのようなスパイラルインダクタは特許文献１の技術を適用しても短変が１ｍｍ程度のチップ上に形成するには大き過ぎる。一方、チップのパッケージが大きい場合には特許文献２の技術を用いてパッケージにインダクタを形成することは可能であるが、チップサイズパッケージ若しくはベアチップ実装を予定する用途では、パッケージに形成することもできない。特に、表示パネルのガラス基板に実装される表示ドライバには表示パネルの表示面に対して小さいことが要求されるからである。
【０００７】
このように、スパイラルインダクタなどの比較的大きな受動素子をチップサイズパッケージ若しくはベアチップのような比較的サイズの小さな半導体デバイス、特に細長い半導体デバイスで用いる場合には、そのような受動素子を当該半導体デバイスに形成することができない場合がある。
【０００８】
更に、受動素子としてのスパイラルインダクタは回路的にはアンテナにもなり得るので、これを多数のドライバを有するチップ上に作ると、ＬＣ共振型発振回路がドライバの雑音を受け、ジッタが悪化し、ＬＣ共振型発振回路を用いる利点が失われる虞がある。
【０００９】
そこで本発明者は半導体デバイスが実装されるガラス基板上に受動素子を形成することについて着眼した。
【００１０】
本発明の目的は、半導体デバイスが実装されるガラス基板上に、当該半導体デバイスの短辺寸法に収まるサイズと所要の回路特性を得ることができる受動素子を実装した電子回路を提供することにある。
【００１１】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、配線パターンが形成されたガラス基板に、導電層のパターンニングによって受動素子が形成されると共に、前記受動素子の上から長尺状のベアチップ又はチップサイズパッケージの半導体デバイスが実装された電子回路において、前記半導体デバイスは、その長手方向の両端縁に沿って前記配線パターンに接続される外部端子列が形成され、且つ、前記受動素子に接続される接続端子が形成されていて、前記受動素子は、前記外部端子列の間隔よりも小さな幅に制限され、必要な抵抗値は受動素子を形成する導電層のパターンの厚さで補償されている。
【発明の効果】
【００１４】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１５】
すなわち、半導体デバイス直下のデッドスペースを利用して受動素子をガラス基板に形成でき、導電層のパターンニングによって形成された受動素子は、パターンの幅を小さくしてもパターンの厚さで必要な特性が得られる。例えばパターンを厚くして抵抗値を下げた分だけ幅を小さくして受動素子の占有面積の小型化に資することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は受動素子としてスパイラルインダクタが形成された電子回路を裏面から透視した状態で一部切欠して例示する説明図である。
【図２】図２は図１のＡ−Ａ線断面を例示する説明図である。
【図３】図３はスパイラルインダクタが外部端子列の間隔よりも大きくなる場合を比較例として示す説明図である。
【図４】図４はＬＣ共振型発振回路の一例を示す回路図である。
【図５】図５はリングオシレータ型発振回路の一例を示す回路図である。
【図６】図６はスパイラルインダクタを外付け素子として用いるＬＣ共振型発振回路の適用例であるクロックデータリカバリ回路を例示するブロック図である。
【図７】図７はリカバリクロックＣＬＫ−Ｒと入力データＤＡＴＡの関係を例示する説明図である。
【図８】図８はクロックデータリカバリ回路を適用した半導体デバイスとして表示ドライバを例示するブロック図である。
【図９】図９は図８の表示ドライバなどを搭載した電子回路１の一例として液晶パネルを例示するブロック図である。
【図１０】図１０はスパイラルインダクタをイコライザアンプに適用した例を示す回路図である。
【図１１】図１１は図１０のイコライザアンプの周波数特性を例示する説明図である。
【図１２】図１２はガラス基板に形成した受動素子の別の例である櫛型容量を平面的に示す説明図である。
【図１３】図１３はパターン形成された櫛型容量に対接地などの寄生容量を生じていないことを示す等価回路図である。
【図１４】図１４はＭＯＳ容量の場合には対接地などの寄生容量を生ずることを示す等価回路図である。
【図１５】図１５は容量結合バッファを備えた半導体デバイスを例示する回路図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜ガラス基板に実装した半導体デバイスの直下にその外部端子列の間隔よりも小さな幅で必要なパターンの厚さを有する受動素子を形成＞
電子回路（１）は、平行な第１面（１１）と第２面（１２）を有し、前記第１面に配線パターン（１３，１４）が形成されたガラス基板（１５）と、前記ガラス基板の前記第１面に導電層のパターンニングによって形成された受動素子（３０，３０Ａ，１２０）と、長尺状の第３面を有し前記受動素子の上から前記ガラス基板の第１面に前記第３面を対向させて実装されたベアチップ又はチップサイズパッケージの半導体デバイス（４０，４０Ａ，４０Ｂ，４０Ｃ）を備える。前記半導体デバイスは前記第３面の長手方向の両端縁に沿って形成され前記配線パターンに接続される外部端子列（４２，４３）と、前記受動素子に接続される接続端子（４４,４５，４４Ａ，４５Ａ，４４Ｂ，４５Ｂ）を有する。前記受動素子は、前記外部端子列の間隔よりも小さな幅に制限され、必要なパターンの厚さを有する。
【００１９】
これによれば、半導体デバイス直下のデッドスペースを利用して受動素子をガラス基板に形成でき、導電層のパターンニングによって形成された受動素子は、パターンの幅を小さくしてもパターンの厚さで必要な特性が得られる。例えば厚くして抵抗値を下げた分だけ幅を小さくして受動素子の占有面積の小型化に資することができる。更に、チップ上又はパッケージ上に受動素子を形成する場合に比べて半導体デバイス内の駆動雑音の影響を受け難く、また、それらに比べて誘電率も大きいので受動素子の特性悪化の虞もない。
【００２０】
〔２〕＜スパイラルインダクタ＞
項１において前記受動素子はスパイラルインダクタ（３０，３０Ａ）である。
【００２１】
これによれば、受動素子として例えばＱ値の高いスパイラルインダクタを実現できる。
【００２２】
〔３〕＜ＬＣ共振型発振回路＞
項２において、前記半導体デバイス（４０）は前記スパイラルインダクタを外付け素子として用いるＬＣ共振型発振回路（５０）を有する。
【００２３】
これによれば、Ｑ値の高いスパイラルインダクタを外付け素子として用いることにより、半導体デバイス内で、低ジッタのＬＣ共振型発振回路を実現できる。
【００２４】
〔４〕＜スパイラルインダクタを用いたクロックデータリカバリ回路＞
項３において、前記半導体デバイスは前記ＬＣ共振型発振回路を用いたクロックデータリカバリ回路（７０）を有する。前記ＬＣ共振型発振回路は可変容量素子を有する。前記クロックデータリカバリ回路は、前記半導体デバイスの外から供給されるデータ（ＤＡＴＡ）を入力し、入力したデータと再生して帰還されたリカバリクロック（ＣＬＫ−Ｒ）との周波数差を縮小し、且つ、前記入力したデータと前記リカバリクロックとの位相差を縮小するように、前記ＬＣ共振型発振回路の前記可変容量素子（５１）を制御してリカバリクロックを生成し、生成したリカバリクロックに同期して入力データを取り込む。
【００２５】
これによれば、そのようなＬＣ共振型発振回路で生成される低ジッタクロックをクロックデータリカバリ回路のデータ取り込みクロックに用いることにより、入力データの取りこぼしを無くすことができる。
【００２６】
〔５〕＜シリアル入力インタフェース＞
項４において、前記クロックデータリカバリ回路は前記半導体デバイスの外から供給されるデータを入力するシリアル入力インタフェース回路（９２）に含まれる。
【００２７】
これによれば、半導体デバイスの高速シリアル入力が可能になる。
【００２８】
〔６〕＜表示ドライバ＞
項５において、前記半導体デバイスは、前記データとして画像データを前記シリアル入力インタフェース回路に入力し、入力した画像データを前記クロックデータリカバリ回路で取り込み、取り込んだ画像データに応ずる表示信号を表示タイミングに同期して出力する表示ドライバ（８２）を有する。
【００２９】
これによれば、データ量の多い高精細画像データを表示フレーム時間に間に合うように高速に入力することができるから、表示ドライバの高精細表示への対応が容易になる。
【００３０】
〔７〕＜イコライザアンプ＞
項２において、前記半導体デバイスは、前記スパイラルインダクタ（１１３）を差動入力トランジスタ（１１１，１１２）の夫々の外付け負荷素子として用いる差動アンプを有する。
【００３１】
これによれば、外付け素子としてのスパイラルインダクタを用いることにより、差動アンプの動作帯域を向上させるインダクタピーキングを容易に実現することができる。
【００３２】
〔８〕＜櫛型容量＞
項１において、前記受動素子は櫛型容量（１２０）である。
【００３３】
これによれば、ガラス基板にパターン形成した櫛型容量の容量端子には対接地などの寄生容量を生じない。ＭＯＳ容量の場合には対接地などの寄生容量を生ずるから、高周波の信号成分が当該寄生容量を介してリークする。したがって、本櫛型容量は高周波信号経路への使用に好適である。
【００３４】
〔９〕＜容量結合バッファ＞
項８において、前記半導体デバイスは外付け素子として前記櫛型容量を入力容量に持つ容量結合バッファ（１４０）を含む。
【００３５】
これによれば、入力容量として櫛型容量は直流成分をカットし、高周波の信号成分だけを入力するのに好適である。
【００３６】
〔１０〕＜櫛型容量とスパイラルインダクタ＞
項１において、前記受動素子として櫛型容量及びスパイラルインダクタを持つ。
【００３７】
これによれば、櫛型容量及びスパイラルインダクタの双方を一つの半導体デバイスに接続する用途に対応することができる。例えばＬＣ共振型発振回路のインダクタンスとキャパシタンスの双方を外付け素子とする場合に適用される。
【００３８】
〔１１〕＜複数の半導体デバイス毎に固有の受動素子を配置＞
項１において、前記ガラス基板に実装された半導体デバイスを複数個有し、前記複数個の半導体デバイスの下方に固有の前記受動素子が配置される。
【００３９】
これによれば、ガラス基板に複数個の半導体デバイスを搭載し複数個の半導体デバイスの夫々が受動素子を必要とする用途、例えば、ガラス基板に複数個の表示ドライバを並設するような用途に対応することができる。
【００４０】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４１】
＜ガラス基板に実装した半導体デバイスの直下にその外部端子列の間隔よりも小さな幅で必要なパターンの厚さを有するスパイラルインダクタを形成＞
図１には受動素子としてスパイラルインダクタが形成された電子回路を裏面から透視した状態が一部切欠して例示される。図２には図１のＡ−Ａ線断面が例示される。
【００４２】
図１及び図２に示される電子回路１は、平行な第１面１１と第２面１２を有し、前記第１面１１に配線パターン１３，１４が形成されたガラス基板１５を有する。特に制限されないが、このガラス基板１５は、液晶パネルの一構成要素とされ、図示を省略するＴＦＴなどのアクティブ素子とサブ画素とされる電極がアレイ状に形成されている。サブ画素とされる電極は配線パターン１３に接続される。ガラス基板１５の上には液晶層を挟んでカラーフィルタや共通電極が形成されたガラス製のフィルタ基板２０が配置される。特に図示はしないがガラス基板１５の裏（第２面）には偏向板やバックライト用の導光板が配置され、フィルタ基板２０の表面には偏向板などが配置される。
【００４３】
前記ガラス基板１５の前記第１面１１には受動素子としてスパイラルインダクタ３０が導電層のパターンニングによって形成されている。導電層のパターンニングによるスパイラルインダクタ３０の製法については公知のメタライズなどを用いればよい。メタライズとは、ガラスなどの非金属の表面の金属膜のパターンを形成する方法である。例えばガラスの表面に銅やアルミニウムなどの金属膜を蒸着して所定のパターンを形成したり、ガラスの表面にアルミニウムや銅などの金属の薄膜を成長させてパターンを形成する。ガラス基板に所要のパターンで金属メッキを行うことで、所要の厚さに形成することも可能である。薄膜の形成手法として、物理気相成長（PVD）や化学気相成長（CVD）を用いることもできる。膜の形状はマスクパターンを用いて決定することができ、膜厚は膜の成長時間によって制御可能である。
【００４４】
スパイラルインダクタ３０の直上には細長い半導体デバイス４０が搭載される。半導体デバイス４０は、第３面４１を有し、スパイラルインダクタ３０の上から前記ガラス基板１５の第１面１１に前記第３面４１を対向させて実装される。半導体デバイス４０は、ベアチップ又はチップサイズパッケージのデバイスである。この例では半導体デバイス４０は、液晶パネルのサブ画素を駆動する表示ドライバを有する。表示ドライバは、例えばサブ画素の電極を駆動するための多数の駆動信号を出力するための回路であり、そのチップは細長く形成され、第３面４１の長手方向の両端縁に沿って形成され前記配線パターン１３、１４に接続される外部端子列４２，４３を有する。更に、スパイラルインダクタ３０の両端３４，３５に接続される接続端子４４，４５を有する。スパイラルインダクタ３０は、外部端子列４２，４３の間隔よりも小さな幅Ｗに制限される。外部端子列４２，４３と前記配線パターン１３、１４の接続が妨げられないようにするためである。幅Ｗが小さく制限された分だけパターンの厚さＴは必要な分だけ確保されている。パターンの厚さＴを厚くして低抵抗化（例えば１オーム程度）することにより、幅Ｗを小さくすることができ、Ｑ値の高いスパイラルインダクタの大きさを抑えることが可能になる。チップ上やパッケージ上にスパイラルインダクタを形成するにはパターン厚が制限されて、必要なＱ値を小さな占有面積で実現することは難しい。図３に例示されるように、スパイラルインダクタ３０Ａが、外部端子列４２，４３の間隔よりも大きくなることは許されない。
【００４５】
ガラス基板１５は一層なので、スパイラルインダクタ３０の形状を中心から外側に巻き、中心の巻きの基点と外側の巻きの終点で半導体デバイス４０に接続するようにすれば、メタル一層でスパイラルインダクタ３０を形成することが可能である。勿論、接続端子４４，４５の双方の配置は半導体デバイス４０の中央部に限らず、巻きの終点側を外部端子列４２，４３のいずれか一方の側に、巻きの基点を半導体デバイス４０の中央部にしたりすることも可能である。
【００４６】
電子回路１によれば、半導体デバイス４０の直下のデッドスペースを利用してスパイラルインダクタ３０をガラス基板１５に形成でき、導電層のパターンニングによって形成されたスパイラルインダクタ３０は、パターンの幅を小さくしてもパターンの厚さで必要な特性が得られる。例えば厚くして抵抗値を下げた分だけ幅を小さくしてＱ値の高いスパイラルインダクタ３０の占有面積の小型化に資することができる。更に、チップ上又はパッケージ上に受動素子を形成する場合に比べて半導体デバイス内の駆動雑音の影響を受け難く、また、それらに比べて誘電率も大きいので受動素子の特性悪化の虞もない。シリコン基板上では、渦電流が発生し、渦電流損が発生するが、ガラス基板は完全に絶縁酸化膜なので渦電流は発生しない。したがって、インダクタ特性は、シリコン上にインダクタを形成する場合よりも改善することが期待される。
【００４７】
＜ＬＣ共振型発振回路＞
前記スパイラルインダクタ３０は例えばＬＣ共振型発振回路に適用することができる。例えば、図４に例示されるように、前記半導体デバイス４０は前記スパイラルインダクタ３０を外付け素子として用いるＬＣ共振型発振回路５０を有する。図４に例示されるＬＣ共振型発振回路５０は並列共振型とされ、スパイラルインダクタ３０に可変容量素子５１が並列される。並列接続ノード５４，５５には互いに一方の入力が他方の出力に帰還接続されたインバータ５６，５７の帰還経路が接続されて、発振の減衰を補う交流電源として機能される。可変容量素子５１は、特に制限されないが、ゲート電極が共通接続された一対のＭＯＳトランジスタ５２，５３の夫々のウェル領域を一対の容量端子とする、ゲート容量及びＰＮ接合容量を利用した素子である。可変容量素子５１は、ゲート電極に印加する制御電圧ＶｃによってＰＮ接合の逆バイアス状態を制御することによって、容量を可変とする。
【００４８】
スパイラルインダクタ３０のインダクタンスをＬ、可変容量素子５１のキャパシタンスをＣとすると、ＬＣ共振型発振回路５０の発振周波数Ｆｒｅｑは、
Ｆｒｅｑ＝１／（２π・√（Ｌ／Ｃ））、とされる。
【００４９】
共振のピークの鋭さを表すＱ値は、一般に、インダクタンスＬを大きくしてキャパシタンスＣを小さくし、直列抵抗Ｒを小さくするほど大きくなる。このため、共振回路においては、スパイラルインダクタを大きくしてその線径を太くし、抵抗値を抑えることが望ましい。
【００５０】
大きなインダクタンスＬのインダクタを用意できないとき、小さな回路規模で実現できるリングオシレータを発振回路を用いる場合には、その発振周波数はＦｒｅｑは、
Ｅｒｅｑ＝１／Ｔｄｌａｙ、となる。Ｔｄｌａｙインバータの動作遅延時間である。例えば図５に例示されるリングオシレータは直列した奇数段のインバータ６０，６１，６２の終段を初段に帰還接続し、夫々の電流源６３，６４，６５を制御電圧Ｖｃで制御することにより、周波数可変のリングオシレータが構成される。
【００５１】
共振型発振回路では外部からのノイズによる位相ずれが自動的に補償されるのに対して、リングオシレータは外部ノイズによって生じた位相ずれがそのまま蓄積されるため位相雑音及びジッタが大きくなる。このため、低位相雑音及び小ジッタを要する用途では適用ではない。
【００５２】
ＬＣ共振型発振回路５０によれば、Ｑ値の高いスパイラルインダクタ３０を外付け素子として用いることにより、半導体デバイス４０内で、低ジッタのＬＣ共振型発振回路を実現することできる。
【００５３】
＜スパイラルインダクタを用いたクロックデータリカバリ回路＞
図６にはスパイラルインダクタ３０を外付け素子として用いるＬＣ共振型発振回路５０の適用例であるクロックデータリカバリ回路（ＣＤＲ）７０が例示される。
【００５４】
クロックデータリカバリ回路７０は、半導体デバイス３０の外からシリアルに供給されるデータＤＡＴＡを入力し、入力したデータＤＡＴＡと再生して帰還されたリカバリクロックＣＬＫ−Ｒとの周波数差を縮小し、且つ、前記入力したデータＤＡＴＡと前記リカバリクロックＣＬＫ−Ｒとの位相差を縮小するように、前記ＬＣ共振型発振回路５０の前記可変容量素子５１を制御してリカバリクロックＣＬＫ−Ｒを生成し、生成したリカバリクロックＣＬＫ−Ｒに同期してフリップフロップ（ＦＦ）７５で入力データＤＡＴＡを順次取り込む。フリップフロップ７５で順次取り込まれたデータはリカバリデータ（復調データ）ＤＡＴＡ−Ｒとして後段に供給され、後段ではリカバリデータＤＡＴＡ−Ｒの同期クロックとしてリカバリクロックＣＬＫ−Ｒが用いられる。
【００５５】
クロックデータリカバリ回路７０を更に詳述する。クロックデータリカバリ回路７０は、周波数検出回路（ＦＤ）７２、位相検出回路（ＰＤ）７１、セレクタ（ＳＥＬ）７３、ループフィルタ（ＬＰＦ）７４、電圧制御発振回路として機能される上記ＬＣ共振型発振回路５０、及びフリップフロップ７５を備える。
【００５６】
周波数検出回路７２には、符号化されたデータＤＡＴＡが入力される。周波数検出回路７２は、入力されるデータＤＡＴＡと、再生されたリカバリクロックＣＬＫ−Ｒとの周波数差を検出する。即ち、受信したデータＤＡＴＡからクロック周波数情報を抽出する。周波数検出回路７２では、リカバリクロックＣＬＫ−Ｒの周波数を粗調する。リカバリクロックＣＬＫ−Ｒの周波数が受信したデータＴＡＴＡの周波数よりも低ければ、周波数検出回路７２は、リカバリクロックＣＬＫ−Ｒの周波数を上げるための電圧レベルで制御信号Ｆｃを生成する。リカバリクロックＣＬＫ−Ｒの周波数が受信したデータＤＡＴＡの周波数よりも高ければ、周波数検出回路７２は、リカバリクロックＣＬＫ−Ｒの周波数を下げるための電圧レベルで制御信号Ｆｃを生成する。
【００５７】
位相検出回路７１は、データＤＡＴＡと、リカバリクロックＣＬＫ−Ｒとの位相差を検出する。即ち、受信したデータＤＡＴＡからクロック位相情報を抽出する。位相検出回路７１では、リカバリクロックＣＬK−Ｒの周波数を微調する。リカバリクロックＣＬＫ−Ｒの位相が受信したデータＤＡＴＡの位相よりも遅れていれば、位相検出回路７１は、リカバリクロックＣＬＫ−Ｒの位相を進めるための電圧レベルで信号Ｐｃを生成する。リカバリクロックＣＬＫ−Ｒの位相が受信したデータＤＡＴＡの位相よりも進んでいれば、位相検出回路７１は、リカバリクロックＣＬＫ−Ｒの位相を遅らせるための電圧レベルで信号Ｐｃを生成する。
【００５８】
セレクタ７３で選択された信号Ｆｃ又は信号Ｐｃはループフィルタ７４に供給され、短い周期の変動が遮断されて、制御信号Ｖｃとして出力される。電圧制御発振回路としてのＬＣ共振型発振回路５０は、制御信号Ｖｃに応じた周波数のリカバリクロックＣＬＫ−Ｒを生成する。図４のＬＣ共振型発振回路５０においてリカバリクロックＣＬＫ−Ｒは例えばノード５４又は５５から取り出される。
【００５９】
リカバリクロックＣＬＫ−Ｒは周波数検出回路７２及び位相検出回路７１へフィードバックされると共に、フリップフロップ７５のラッチクロックとして利用される。
【００６０】
クロックデータリカバリ回路７０では、上述の説明から明らかなようにＰＬＬ動作を行って、入力されたデータＤＡＴＡにリカバリクロックＣＬＫ−Ｒの周波数が合わせられる。
【００６１】
図７にはリカバリクロックＣＬＫ−Ｒと入力データＤＡＴＡの関係が例示される。リカバリクロックＣＬＫ−Ｒは入力データＤＡＴＡのジッタに追従する。即ち入力データＤＡＴＡはジッタによってその変化点が揺れる。したがって、入力データＤＡＴＡをリカバリクロックＣＬＫ−Ｒの変化に同期してラッチする場合に、正確にデータをラッチするにはリカバリクロックＣＬＫ−Ｒのジッタは小さいほうがよい。
【００６２】
上記クロックデータリカバリ回路７０によれば、前記ＬＣ共振型発振回路５０で生成される低ジッタのリカバリクロックＣＬＫ−Ｒをフリップフロップ７５のデータ取り込みクロックに用いるから、ＬＣ共振型発振回路５０の位相雑音が小さいほど、入力データＤＡＴＡのジッタが大きくても、フリップフロップ７５によるデータの取り込みエラーを生じ難い。したがって、シリアル入力されるコード化された入力データＤＡＴＡの取りこぼしを無くすことができる。
【００６３】
＜表示ドライバ、液晶パネル＞
図８にはクロックデータリカバリ回路を適用した半導体デバイスとして表示ドライバが例示される。図９には図８の表示ドライバなどを搭載した電子回路１の一例として液晶パネルを示す。
【００６４】
図９に示されるように、液晶パネルとしての電子回路１には、前述の通り、ガラス基板１５に画素電極及びカラーフィルタなどによって液晶表示画素アレイ（ＤＰＡＲＹ)８０が形成され、更に、相互容量方式でタッチセンスを行うためのタッチセンサアレイ（ＴＳＡＲＹ）８１が形成されている。ガラス基板１５にはタッチパネルコントローラ（ＴＰＣ）８３、表示ドライバ（ＤＰＣ）８２、及びサブプロセッサ（ＳＭＰＵ）８４が配置される。サブプロセッサ８４はホストプロセッサ８５にインタフェースされる。
【００６５】
特に制限されないが、タッチパネルコントローラ８３、表示ドライバ８２、及びサブプロセッサ８４はＣＭＯＳ集積回路製造技術によって１個の半導体チップに形成された１チップの半導体デバイス（ＤＲＶＩＣ）４０とされる。図示はしないが、タッチパネルコントローラ８３、表示ドライバ８２、及びサブプロセッサ８４を夫々個別の半導体集積回路化したり、適宜の２個を組み合わせて１個の半導体集積回路化してもよい。
【００６６】
表示ドライバ８２はホストプロセッサ８５から画像データを入力し、表示タイミングに同期しながら、液晶表示画素アレイ８０の表示ライン単位で画素を順次走査駆動し、走査駆動された表示ラインの画素には表示データに応ずる階調信号を並列的に供給する制御を行う。これによって、表示フレーム期間毎に表示フレーム単位の画像データが液晶表示画素アレイ８０に表示可能になる。
【００６７】
タッチセンサアレイ８１は、特に制限されないが、複数の駆動電極と複数の検出電極が誘電体を介して交差配置され、交差位置で対応する駆動電極と検出電極に接続された検出容量が配置される。
【００６８】
タッチパネルコントローラ８３はタッチパネル１の駆動電極を順次駆動し、駆動された駆動電極と検出電極との間の検出容量などの容量成分を介して検出電極に現れる信号を周期的に積分して前記容量成分に応ずる検出データを生成する。
【００６９】
サブプロセッサ８４はタッチパネルコントローラ８３に対する初期設定や動作モードを制御し、タッチパネルコントローラ８３が取得した検出データに基づいて、指が接近したタッチ位置の演算などを行う。特に制限されないが、サブプロセッサ８４を省略する場合にはその機能をホストプロセッサ８５で実現すればよい。
【００７０】
ホストプロセッサ８５は液晶パネルのような電子回路１、更には電子回路１を搭載した携帯情報端末などの電子機器の全体的な制御を司る。例えばホストプロセッサ８５が表示データを生成すると、表示ドライバ８２がその表示データを受け取って、表示タイミングに同期しながら表示データに応ずる表示信号を液晶表示画素アレイ８０に供給する。また、ホストプロセッサ８５は、サブプロセッサ８４が演算した位置座標を受け取り、そのときの表示内容と位置座標との関係から、タッチセンサアレイ８１からの入力操作を解析して、その入力に応答する制御を行う。
【００７１】
尚、ホストプロセッサ８５には図示を省略する周辺回路として、例えば、携帯情報端末に必要な通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他データ処理用のアクセラレータなどが接続される。
【００７２】
図８に例示されるように、表示ドライバ８２は、特に制限されないが、ホストプロセッサ８５に接続されるホストインタフェース回路（ＨＳＴＩＦ）９２、表示ドライバ８２の全体的な動作クロック信号を生成する発振回路（ＯＳＣ）９３、タイミング制御回路（ＴＭＧＣＮＴ）９４、フレームバッファメモリ（ＦＢＭＲＹ）９５、ラインラッチ回路（ＬＴＣＨ）９６、ラインラッチ回路（ＬＴＣＨ）９７、ソースドライバ（ＳＲＣＤＲＶ）９８、レジスタ回路（ＣＲＥＧ）９９、パネルインタフェース回路（ＰＮＬＩＦ）１０１、及び駆動電圧発生回路（ＬＶＬＧ）１０２を有する。
【００７３】
ホストインタフェース回路９２にはホストプロセッサ８５からコマンド、制御データ及び画像データが供給される。供給されたコマンドはレジスタ回路９９のコマンドレジスタ（図示せず）に入力され、入力されたコマンドに基づいて表示ドライバ８２の内部が制御される。制御に用いる各種タイミング信号はコマンドや制御データに基づいてタイミング制御回路９４が生成する。
【００７４】
入力された画像データはフレームバッファメモリ９５に格納される。格納された画像データは水平表示タイミングに同期して表示ライン単位でフレームバッファメモリ９５から順次ラインラッチ回路９６，９７に内部転送される。ソースドライバ９８は内部転送された表示ライン単位のデータに従った階調電圧を持つソース駆動信号Ｓ１〜Ｓｍを液晶表示画素アレイ８０に出力する。階調電圧は外部アナログ電圧ＶＳＰ，ＶＳＮを受けて駆動電圧発生回路１０２が生成する。例えば電圧ＶＳＰは＋５Ｖ、電圧ＶＳＮは−５Ｖである。その他のロジック用の電源電圧はＤＰＨＹＶＣＣ、外部インタフェース用電源電圧はＩＯＶＣＣとして図示してある。
【００７５】
タイミング制御回路９４は上述の如くコマンドや制御データに基づいて表示ドライバ８２の内部を制御するための内部タイミング信号を生成すると共に、液晶表示画素アレイ８０に対する表示動作に必要な表示タイミング信号を生成する。表示タイミング信号はパネルインタフェース回路１０１からタイミング信号Ｔ１〜Ｔｎとして液晶表示画素アレイ７０に出力される。
【００７６】
ホストインタフェース回路（ＨＳＴＩＦ）９２は、例えばＭｉＰｉ（Mobile Industry Processor Interface）などのインタフェース仕様に準拠し、図６で説明したクロックデータリカバリ回路７０を有し、シリアルに入力されたデータＤＡＴＡからリカバリクロックＣＬＫ−ＲとリカバリデータＤＡＴＡ−Ｒを抽出する。抽出されたリカバリデータＤＡＴＡ−Ｒが画像データの場合にはフレームバッファメモリ９５に格納され、コマンドや制御データの場合にはレジスタ回路９９に格納される。
【００７７】
表示動作中にソースドライバ（ＳＲＣＤＲＶ）９８は比較的大きな電圧振幅の複数ビットのソース駆動信号Ｓ１〜Ｓｍを表示データに応じて変化させ続ける。このための表示ドライバ８２を備えた半導体デバイス４０は大きな雑音を発生する半導体集積回路とされる。一般に、スパイラルインダクタは等価的にアンテナとして機能するから、実際に周囲の雑音を拾って、インダクタ特性の悪化が懸念されるところである。
【００７８】
この点について、スパイラルインダクタ３０は比較的大きなノイズ源となる半導体デバイス４０のチップ内又はチップパッケージ上に形成されず、半導体デバイス４０の直下であっても半導体デバイス４０とは別体でガラス基板１５に形成されている。別体であるから半導体デバイス４０からの物理的な距離が大きくなってノイズの影響が緩和される。しかも、シリコンは半導体なので、渦電流損があるが、ガラス基板１５は完全な絶縁体なので、渦電流損もなく、インダクタ特性の悪化も少ない。更に、前述の通り、メタライズによって形成されたスパイラルインダクタ３０は小型に形成されていてもパターンが厚くされて巻き抵抗が１オーム程度に低抵抗化されているから大きなＱ値が確保され位相誤差の少ない安定した発振が実現されている。
【００７９】
したがって、画像データなどのデータを高速に入力するするホストインタフェース回路９２のようなインタフェース回路において、ＬＣ共振型発振回路５０で生成される低ジッタクロックＣＬＫ−Ｒをクロックデータリカバリ回路７０のデータ取り込みクロックに用いることにより、入力データの取りこぼしを無くすことができるから、半導体デバイス４０の高速シリアル入力が可能になる。表示ドライバ８２が画像データをそのような高速シリアル入力することができるので、データ量の多い高精細画像データを表示フレーム時間に間に合うように高速に入力することができ、表示ドライバ８２の高精細表示への対応が容易になる。
【００８０】
＜イコライザアンプ＞
図１０にはスパイラルインダクタ３０をイコライザアンプに適用した例が示される。図１０において半導体デバイス４０Ａは、ガラス基板１５に形成された２個のスパイラルインダクタ３０Ａ，３０Ａを差動入力トランジスタ１１１，１１２の夫々の外付け負荷素子として用いるイコライザアンプ１１３を有する。１１４は電流源である。スパイラルインダクタ３０Ａ，３０Ａのパターンニング手法やその材質はスパイラルインダクタ３０と同様であり、その詳細な説明は省略する。半導体デバイス４０Ａの長手縁辺に沿って形成されている外部端子列は図示を省略してある。
【００８１】
半導体デバイス４０Ａに形成されたイコライザアンプ１１３にとってガラス基板１５に形成された２個のスパイラルインダクタ３０Ａ，３０Ａは外付け素子とされ、接続端子４４Ａ，４５Ａを介して半導体デバイス４０Ａに接続される。スパイラルインダクタ３０Ａ，３０Ａの構成は上記スパイラルインダクタ３０と同様であるから詳細な説明は省略する。
【００８２】
外付け素子としてのスパイラルインダクタ３０Ａ，３０Ａを用いることにより、イコライザアンプ１１３の動作帯域を向上させるインダクタピーキングを容易に実現することができる。図１１にはイコライザアンプ１１３の周波数特性が例示され、これに示されるように高周波帯域でアンプゲインのピークが得られるようになっている。このときのスパイラルインダクタ３０Ａ，３０Ａのインダクタンスの大きさについては増幅出力のジッタを抑えるために最適化することが必要な場合もある。その場合には巻き数や断面積の最適化が必要になるが、ガラス基板上でメタライズによりパターンを形成するからその大きさや特性を容易に調整することが可能であり、最適化への対応が容易である。
＜櫛型容量＞
図１２にはガラス基板に形成した受動素子の別の例である櫛型容量を平面的に示す説明図である。図１２においてガラス基板１５にはメタライズで形成された受動素子として櫛型容量１２０が形成され、櫛型容量１２０の上方に配置された半導体デバイス４０Ｂに接続端子４４Ｂ，４５Ｂを介して櫛型容量１２０が接続される。櫛型容量１２０は、櫛状の第１容量電極１２１と櫛状の第２容量電極１２２が互いの櫛歯を非接触で入れ子の状に配置とするようにパターンニングされて成る。その材質やメタライズの手法はスパイラルインダクタ３０と同様であり、その詳細な説明は省略する。半導体デバイス４０Ｂの長手縁辺に沿って形成されている外部端子列は図示を省略してある。
【００８３】
図１３に等価回路で示されるように、ガラス基板１５にパターン形成された櫛型容量１２０の容量端子１２１，１２２には対接地などの寄生容量を生じない。これに対し、図１４に等価回路で示されるように、ＭＯＳ容量１３０の場合には対接地などの寄生容量１３１を生ずるから、高周波の信号成分が当該寄生容量１３１を介してリークする。したがって、櫛型容量１２０は高周波信号経路への使用に好適である。更に、ガラス基板１５にパターンニングされるので、櫛型容量１２０は、スパイラルインダクタと同様に、大きさの自由度が高く、渦電流損による特性劣化なども殆どない。
【００８４】
＜容量結合バッファ＞
図１５にはガラス基板に夫々形成したスパイラルインダクタ３０Ａ，３０Ａをアンプの負荷とし、櫛型容量１２０，１２０を入力容量として用いる容量結合バッファを備えた半導体デバイス４０Ｃが例示される。図１５に示される容量結合バッファ１４０は、図１０のイコライザアンプ１１３と同様の構成を備え、その差動入力トランジスタ１１１，１１２の夫々のゲート電極に図１２の櫛型容量１２０が接続されて成る。その他の構成は上述と同様であるからその詳細な説明は省略する。
【００８５】
図１５の容量結合バッファ１４０によれば、入力容量として櫛型容量１２０，１２０は直流成分をカットするから、高周波の信号成分だけを差動入力するのに好適である。
【００８６】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、受動素子はインダクタ及びキャパシタに限定されず、抵抗であってもよい。
【００８８】
スパイラルインダクタの巻き数は１以下であってもよい。
【００８９】
ＬＣ共振型発振回路を直列共振型とすることも可能である。
【００９０】
容量結合バッファはイコライザアンプをベースにする構成に限定されず、単なる差動アンプをベースにして構成してもよい。
【００９１】
ガラス基板に形成したインダクタの用途はＬＣ共振型発振回路及び差動アンプのインダクタピーキング用の負荷に限定されず、その他適宜の用途に用いることができる。同様に、ガラス基板に形成された櫛型容量の用途は差動アンプの入力容量に限定されず、その他の用途にも適用可能である。
【００９２】
ガラス基板に形成した櫛型容量とスパイラルインダクタの双方を用いる用途はインダクタピーキング機能を持つ容量結合バッファに限定されない。櫛型容量及びスパイラルインダクタの双方を一つの半導体デバイスに接続する別の用途として、ＬＣ共振型発振回路のインダクタンスとキャパシタンスの双方を外付け素子とする場合にも適用可能である。
【００９３】
また、上記実施の形態ではガラス基板に１個の半導体デバイスを搭載し、これに受動素子を接続する場合について説明したが、本発明はそれに限定されず、ガラス基板に搭載される半導体デバイスの数は幾つでもよく、搭載された所要数の半導体デバイスの夫々に固有の受動素子をガラス基板に形成して電子回路を構成することも可能である。例えば、ガラス基板に複数個の表示ドライバを並設するような用途に対応することができる。
【符号の説明】
【００９４】
１  電子回路
１１  第１面
１２  第２面
１３，１４  配線パターン
１５  ガラス基板
２０  フィルタ基板
３０，３０Ａ  スパイラルインダクタ
４０，４０Ａ，４０Ｂ，４０Ｃ  半導体デバイス
４１  第３面
４２，４３  外部端子列
４４，４５  接続端子
５０  ＬＣ共振型発振回路
５１  可変容量素子５
５２，５３  ＭＯＳトランジスタ
５４，５５  並列接続ノード
５６，５７  インバータ５６，５７
Ｖｃ  制御電圧
６０，６１，６２  インバータ
７０  クロックデータリカバリ回路（ＣＤＲ）
ＤＡＴＡ  入力データ
ＣＬＫ−Ｒ  リカバリクロック
ＤＡＴＡ−Ｒ  リカバリデータ（復調データ）
７２  周波数検出回路（ＦＤ）
７１  位相検出回路（ＰＤ）
７３  セレクタ（ＳＥＬ）
７４  ループフィルタ（ＬＰＦ）
７５  フリップフロップ（ＦＦ）
Ｆｃ，Ｐｃ  制御信号
８０  液晶表示画素アレイ（ＤＰＡＲＹ）
８１  タッチセンサアレイ（ＴＳＡＲＹ）
８２  表示ドライバ（ＤＰＣ）
８３  タッチパネルコントローラ（ＴＰＣ）
８４  サブプロセッサ（ＳＭＰＵ）
８５  ホストプロセッサ
９２  ホストインタフェース回路（ＨＳＴＩＦ）
９３  発振回路（ＯＳＣ）
９４  タイミング制御回路（ＴＭＧＣＮＴ）
９５  フレームバッファメモリ（ＦＢＭＲＹ）
９６，９７  ラインラッチ回路（ＬＴＣＨ）
９８  ソースドライバ（ＳＲＣＤＲＶ）
９９  レジスタ回路（ＣＲＥＧ）
１０１  パネルインタフェース回路（ＰＮＬＩＦ）
１０２  駆動電圧発生回路（ＬＶＬＧ）
１１１，１１２  差動入力トランジスタ
１１３  イコライザアンプ
１２０  櫛型容量
１２１  櫛状の第１容量電極
１２２  櫛状の第２容量電極
１４０  容量結合バッファ
【図１】
2015185558.tif 000003
【図２】
2015185558.tif 000004
【図３】
2015185558.tif 000005
【図４】
2015185558.tif 000006
【図５】
2015185558.tif 000007
【図６】
2015185558.tif 000008
【図７】
2015185558.tif 000009
【図８】
2015185558.tif 000010
【図９】
2015185558.tif 000011
【図１０】
2015185558.tif 000012
【図１１】
2015185558.tif 000013
【図１２】
2015185558.tif 000014
【図１３】
2015185558.tif 000015
【図１４】
2015185558.tif 000016
【図１５】
2015185558.tif 000017