(57)【要約】【課題】安価に製造することができ、帰還容量が低減されたトレンチゲート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を得る。【解決手段】溝２５の幅が広いために、外周溝に対応した構造を設けなくともドライエッチングや洗浄は容易である。このため、外周溝に対応した構造は設けられず、連結されない複数の溝２５が単純に平行に複数本並んだのみの構成とされている。溝２５の上下端部は円弧形状とされる。溝２５においては、左右のゲート電極２８とこれらの間の底面電極２９とが分離されて形成されている。溝２５内のどの箇所においてもゲート電極２８と底面電極２９との間の間隔を一定とすることが特に容易となる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた複数の前記溝が並行に形成された半導体装置であって、
前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、
前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され前記第１の主電極と電気的に接続された底面電極を具備し、
平面視において、複数の前記溝は前記半導体基板において分離されて形成されたことを特徴とする半導体装置。
【請求項２】
平面視において、
前記溝の長手方向における端部は、円弧形状、又は円弧形状が直線部で連結された形状、とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝の長手方向と垂直な幅は３〜１５μｍの範囲であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝は、前記半導体基板をドライエッチングすることによって形成されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図７は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置１１０）の構成の一例を示す断面図である。図７において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（トレンチ）８５が形成されている。溝８５は、図７における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８５の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８５を埋め込むように形成されている。
【０００４】
また、半導体基板８０の表面側においては、溝８５の両側に、ソース領域となるｎ＋層８８が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０が形成されている。一方、半導体基板８０の表面側においては層間絶縁層９１が溝８５を覆うように形成されているため、ソース電極８９は、ｎ＋層８８とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図７に示された範囲外の表面側において、例えば溝８５の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図７に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８５毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８５の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８８の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極（第１の主電極）８９とドレイン電極（第２の主電極）９０との間の電流のスイッチング制御をすることができる。各溝８５毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
なお、図７はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、ｎ＋層８１をｐ＋層、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすることができる。
【０００６】
このパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓと入力容量Ｃｉｓｓとを小さくする必要がある。図７の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。ここで、図７の構造においては、トレンチ８５底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。酸化膜８６を厚くすることによってＣｒｓｓを小さくすることができることは明らかであるが、動作速度以外のＭＯＳＦＥＴの特性も酸化膜８６の厚さに大きく依存するため、酸化膜８６の厚さは、通常は動作速度以外において所望の特性が得られるように設定される。このため、層間絶縁層９１とは異なり、酸化膜８６は、半導体層（ｐ−層８３等）との間の界面特性が特に良好となる熱酸化によって薄く形成される。この場合、Ｃｒｓｓを低減することは困難である。
【０００７】
こうした問題を解決するために、特許文献１においては、溝８５底部においてのみ酸化膜８６を特に厚くする構造が記載されている。また、特許文献２には、溝８５の底部にゲート電極８７、酸化膜８６とそれぞれ同様の構成をもつ第１半導体層、第１酸化膜を設け、その上に上記のゲート電極８７、酸化膜８６を形成した構成が記載されている。
【０００８】
これらの構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、これらの構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８５の側面におけるｐ−層８３上（側面）の酸化膜８６を薄くされるため、動作速度以外においても良好な特性のパワーＭＯＳＦＥＴを得ることができる。
【０００９】
また、図８は、上記の構成において半導体基板８０の表面に形成された溝８５の平面形状を模式的に示す図である。ここでは、この半導体装置１１０が形成されたチップが矩形形状であり、この中に上記の溝８５が複数本平行に形成されている。図７は、図８におけるＸ−Ｘ方向の断面図となっている。
【００１０】
溝８５は、半導体基板８０をドライエッチングすることによって形成されるが、この際に、特に溝８５が細い場合には、エッチングガス（エッチングプラズマ）を均一に溝８５中に供給することが困難であるため、一様な形状の溝８５を形成することは容易ではない。また、ドライエッチング後には、エッチング生成物が溝８５中に多く残存し、これを除去するために、洗浄液を用いた洗浄工程が行われる。溝８５が細い場合には、この洗浄が容易ではないことも明らかである。
【００１１】
このため、実際には、図８に示されるように、複数の溝８５全体を周囲で取り囲む外周溝１８５が複数の溝８５と連結するように形成される場合が多い。外周溝１８５は、この半導体装置１１０の動作においては全く機能しないが、これによって、半導体装置１１０の動作における中心部分となる溝８５を形成する際のドライエッチングに際してのエッチングガスの供給やエッチング後の洗浄が容易となる。同様の構成が特許文献１に記載の構造においても有効であることは明らかである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−１５８２６８号公報
【特許文献２】特開２００６−９３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の技術において、熱酸化工程では一様に酸化が進むため、溝の側面の酸化膜を薄く保ったままで溝の底面においてのみ局所的に厚い酸化膜を形成することは実際には困難である。このため、局所的に厚い酸化膜を形成するためには、例えば、形成された酸化膜を局所的に残存させるエッチングを行い、その後で再度熱酸化を行うという工程、あるいは更にこうした工程を複数回繰り返すことが必要となり、その製造工程が複雑となった。
【００１４】
また、特許文献２に記載の技術における、溝の底部に第１半導体層、第１酸化膜を設けた上に周知のトレンチゲート構造を有する構造は、溝内の構造を形成するための工程が別途必要となり、やはりその製造工程が複雑となった。また、このように溝内の構造を複雑にして溝内の構造に関わる製造工程が多くなった場合には、図８の構成を用いた場合でも、溝内の洗浄が不充分となり、これに起因した歩留まりの低下が顕著となった。
【００１５】
このように、製造工程が複雑となるため、特許文献１、２に記載の半導体装置を低コストで製造することは困難であった。すなわち、帰還容量が低減されたトレンチゲート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を安価に製造することは困難であった。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた複数の前記溝が並行に形成された半導体装置であって、前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され前記第１の主電極と電気的に接続された底面電極を具備し、平面視において、複数の前記溝は前記半導体基板において分離されて形成されたことを特徴とする。
本発明の半導体装置は、平面視において、前記溝の長手方向における端部は、円弧形状、又は円弧形状が直線部で連結された形状、とされたことを特徴とする。
本発明の半導体装置において、前記溝の長手方向と垂直な幅は３〜１５μｍの範囲であることを特徴とする。
本発明の半導体装置において、前記溝は、前記半導体基板をドライエッチングすることによって形成されたことを特徴とする。
【発明の効果】
【００１８】
本発明は以上のように構成されているので、安価に製造することができ、帰還容量が低減されたトレンチゲート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。
【図４】本発明の実施の形態に係る半導体装置の平面図（ａ）、断面図（ｂ）（ｃ）である。
【図５】本発明の実施の形態に係る半導体装置における溝の平面構成を示す図である。
【図６】本発明の実施の形態に係る半導体装置における溝の端部付近の平面構造の拡大図である。
【図７】従来のトレンチゲート型の半導体装置の一例の構造を示す断面図である。
【図８】従来のトレンチゲート型の半導体装置の一例における溝の平面構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
【００２１】
図１は、参考例となる半導体装置（パワーＭＯＳＦＥＴ）１０の構造を示す断面図である。本発明の実施の形態となる半導体装置は、この半導体装置１０が配列された構造を具備する。この半導体装置１０は、半導体基板２０中に形成された溝（トレンチ）中にゲート電極が形成された構成を具備するトレンチゲート型の素子である。図１において、この半導体基板２０においては、ドレイン層となるｎ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成されている。半導体基板２０の表面側には、ｐ−層２３を貫通する溝（トレンチ）２５が形成されている。溝２５は、図１における紙面と垂直方向に延伸して並行に複数（図１においては２つ）形成されている。溝２５の内面（側面及び底面）には酸化膜２６が一様に形成されている。ただし、特許文献１に記載の技術と同様に、酸化膜２６を側面で薄く、底面で厚くしてもよい。
【００２２】
半導体基板２０の表面側においては、溝２５の両側に、ｎ＋層２７が形成されている。半導体基板２０の裏面全面には、ｎ＋層（ドレイン層）２１と電気的に接続されるドレイン電極（第２の主電極）４０が形成されている。
【００２３】
酸化膜２６は、溝２５から離れた半導体基板２０の表面においては除去されている。図１においては、溝２５が２つ並んだ構造が示されており、以下では、単一の溝２５に対応した構造について説明する。この半導体装置１０においては、特に溝２５内の構造が図７に示された半導体装置８０と異なっている。
【００２４】
まず、ゲート電極２８は、溝２５の左右の側壁部のｐ−層２３に沿ってそれぞれ設けられており、溝２５の底面で左右に分離されて形成されている。ただし、左右のゲート電極２８の各々は図示の範囲外（例えば溝２５の長手方向の端部）で接続されている。ゲート電極２８は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
【００２５】
一方、溝２５の底面においては、上面からみた場合には後述する図４（ａ）に示されるように左右のゲート電極２８の間において、左右のゲート電極２８と分離（絶縁）された底面電極２９が形成されている。溝２５の底面においても酸化膜２６は形成されているため、底面電極２９はその下のｎ−層２２とも絶縁される。この状態で、左右のゲート電極２８を覆い、かつ底面電極２９とその両側のゲート電極２８とを分離するように、層間絶縁層３０が溝２５内に形成されている。
【００２６】
この状態で、半導体基板２０の表面を覆うように、ソース電極（第１の主電極）３５が形成されている。上記の構成により、ソース電極３５は、図７の構成の半導体装置１１０と同様に半導体基板２０の表面においてｐ−層２３、ｎ＋層２７と接続されると共に、層間絶縁層３０中に設けられた貫通孔によって、溝２５の底面における底面電極２９とも接続される。層間絶縁層３０により、ソース電極３５とゲート電極２８とは絶縁される。
【００２７】
図７の半導体装置１１０と同様に、全てのゲート電極２８は、表面側において、溝２５の延伸方向端部側で共通のゲート配線と接続される。このゲート配線とソース電極３５とは分離されている。このため、ソース電極（第１の主電極）３５、ドレイン電極（第２の主電極）４０、ゲート配線（ゲート電極２８）の電位を各々制御し、ゲート配線に印加した電圧によってソース電極３５、ドレイン電極４０間の電流のスイッチング制御をすることができる。
【００２８】
この構造においては、ゲート電極２８が溝２５の底面側に形成されず、両側に分断されたことで、ゲート電極２８・ドレイン電極４０間容量Ｃｒｓｓが低減される。更に、底面電極２９がソース電極３５と同電位（接地電位）とされるために、ゲート電極２８・ドレイン電極４０間の容量Ｃｒｓｓ（帰還容量）が低減される。
【００２９】
また、一般的なトレンチゲート型の素子においては、溝２５の幅が広い場合（例えば幅が１〜２０μｍの場合）、溝２５の底部側における空乏層が広がりにくくなるために、この部分で耐圧が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対して、上記のように左右のゲート電極２８の間に底面電極２９を設けることによって、溝２５の幅が広い場合でも、溝２５の底部側における空乏層が良好に広がるために、耐圧を向上させることが可能である。
【００３０】
また、図１の構造においては、酸化膜２６は、溝２５の内部に一様に形成されているため、１回の熱酸化工程によって酸化膜２６を形成することができる。また、同一の多結晶シリコン層をパターニングすることによって、ゲート電極２８と底面電極２９とを同時に形成することができる。
【００３１】
以下に、この製造方法について具体的に説明する。図２（ａ）〜（ｈ）、図３（ｉ）〜（ｎ）は、この半導体装置１０の製造工程を示す工程断面図である。ここでは、一つの溝２５に関わる構造のみについて示す。
【００３２】
まず、図２（ａ）に示されるように、ｎ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成された半導体基板２０における溝２５が形成されるべき箇所の表面（ｐ−層２３中）に、溝２５よりも広い幅とされたｎ＋層２７をイオン注入によって形成する。
【００３３】
次に、図２（ｂ）に示されるように、ｎ＋層２７が形成された領域中に溝２５を形成する（溝形成工程）。溝２５は、例えばフォトレジストをマスクとして半導体基板２０をドライエッチングすることによって形成することができる。溝２５は、ｐ−層２３を貫通し、ｎ−層２２に達する深さとされる。
【００３４】
次に、図２（ｂ）の構造を熱酸化することによって、溝２５内を含む半導体基板２０の表面全体に酸化膜２６を形成する（酸化工程）。その後に、溝２５から離れた領域における酸化膜２６をエッチング除去する。これによって、図２（ｃ）に示されるように、酸化膜２６は、溝２５の内部（底面、側面）及びその周囲にのみ残存する。ここで、酸化膜２６の厚さは溝２５内で一様とした場合、１回の熱酸化で酸化膜２６を形成することができる。
【００３５】
次に、導電性をもつように高濃度にドーピングされた多結晶シリコン（ゲート電極材料）５０をＣＶＤ法によって表面全面に成膜する（ゲート電極成膜工程）。この際、図２（ｄ）に示されるように、溝２５の内部が多結晶シリコン５０で埋め込まれず、多結晶シリコン５０の厚さが溝２５の側面及び底面において略均一に覆われるような成膜条件で多結晶シリコン５０の成膜は行われる。
【００３６】
次に、この成膜された多結晶シリコン５０をパターニングする（ゲート電極パターニング工程）。図２（ｅ）〜（ｈ）はこの工程を詳細に説明する図である。まず、図２（ｅ）に示されるように、フォトレジスト層１００を全面に塗布形成した後に、マスクを用いた露光・現像を行い、図２（ｆ）に示されるように、フォトレジスト層１００をパターニングする。ここで、段差部を含んで形成されたフォトレジスト層１００を露光・現像して段差の上下を通じて高精度でパターニングすることは、露光の際の焦点深度の制限があるために、一般には容易ではない。しかしながら、図示されるように、ここでパターニングされるのは、溝２５の内部のみであるため、露光の際の焦点を溝２５の底面に合わせることによって、図２（ｆ）に示されるパターニングを容易に行うことができる。
【００３７】
その後、図２（ｇ）に示されるように、多結晶シリコン５０をドライエッチング（異方性エッチング）することにより、特に溝２５内での多結晶シリコン５０を選択的に除去し、ゲート電極２８と底面電極２９とを分離して形成する。その後、図２（ｈ）に示されるように、フォトレジスト層１００を除去する。これによって、図１におけるゲート電極２８、底面電極２９が形成される。なお、多結晶シリコン５０は、図示の範囲外（例えば溝２５の延伸方向の端部側等）でも、配線材料として一部残存するようにパターニングされる。
【００３８】
その後、図３（ｉ）に示されるように、ＣＶＤ法によって絶縁層（ＳｉＯ２）６０を表面全面に成膜する（層間絶縁層成膜工程）。この際、多結晶シリコン５０と同様に、溝２５の内部に絶縁層６０が形成される。
【００３９】
次に、この成膜された絶縁層６０をパターニングする（層間絶縁層パターニング工程）。図３（ｊ）〜（ｍ）はこの工程を詳細に説明する図である。まず、図３（ｊ）に示されるように、図２（ｄ）と同様にフォトレジスト層１００を塗布形成する。その後に、図３（ｋ）に示されるように、溝２５の外側、及び溝２５内における底面電極２９上で絶縁層６０が露出するように、フォトレジスト層１００を同様にパターニングする。この場合のパターンにおいても、加工線幅の小さな箇所は溝２５の内部となるため、露光の際の焦点を溝２５の底面に合わせて行うことにより、容易にこのパターニングを行うことができる。
【００４０】
その後、絶縁層６０のドライエッチングを行うことにより、図３（ｌ）に示されるように、絶縁層６０は、層間絶縁層３０として残存する。その後、図３（ｍ）に示されるようにフォトレジスト１００を除去する。
【００４１】
その後、図３（ｎ）に示されるように、表面にソース電極３５、裏面にドレイン電極４０を形成する（電極形成工程）ことにより、図１の半導体装置１０が製造される。なお、図３（ｎ）に示された領域においては表面全面にソース電極３５が形成されているが、実際には、ドレイン電極４０とは異なり、ソース電極３５は半導体装置１０の表面全面には形成されない。実際には溝２５は図２、３における紙面と垂直方向に延伸しており、その端部においてゲート電極２８は、ソース電極３５と接さないように表面側において引き出されるようにパターニングされる。これによって、ゲート電極２８、ソース電極３５、ドレイン電極４０のそれぞれが電極端子として機能する。
【００４２】
図１の構成においては、ソース電極３５と底面電極２９とが直接接しているために、底面電極２９はソース電極３５と同電位とされた。ここで、実際には底面電極２９は溝２５の延伸方向において溝２５と同様に延伸しているが、底面電極２９自身は電流の経路とはならない。このため、ソース電極３５と細長い底面電極２９とが溝２５の延伸方向において一様に接している必要はなく、これらの接触部分は適宜設定することが可能である。
【００４３】
図４（ａ）は、こうした場合における構成を上面から見た平面図を示す。ここで、ソース電極３５、層間絶縁層３０の記載を省略し、底面電極２９上における層間絶縁層３０の開口部３０１が記載されている。図４（ａ）におけるＡ−Ａ方向の断面図が図４（ｂ）であり、Ｂ−Ｂ方向の断面図が図４（ｃ）である。この例では開口部３０１（すなわち、ソース電極３５と底面電極２９との接続箇所）が千鳥配列とされているが、例えば、チップの中央部分では開口部３０１を設けず、チップの端部にのみ開口部３０１を設けてもよい。こうした設定は、層間絶縁層パターニング工程（図３（ｋ））におけるマスクパターンによって行うことができる。層間絶縁層３０（絶縁層６０）の形状は、ゲート電極２８と底面電極２９とが絶縁できる限りにおいて、適宜設定することができる。
【００４４】
ここで、上記の構造においては、溝２５の底面において、ゲート電極２８と底面電極２９とが分離して形成されている。このため、上記の半導体装置１０においては、溝２５の幅は広いことが好ましい。このため、溝２５の幅はその深さよりも大きくすることが好ましい。具体的には、この幅は３〜１５μｍ程度とすることが好ましい。
【００４５】
次に、本発明の実施の形態に係る半導体装置について説明する。この半導体装置は、こうした幅の広い溝２５が複数本形成された場合における、溝２５の好ましい平面形状を具備する。この半導体装置のチップ内における溝２５の平面形状を図５に示す。この図は、溝形成工程（図２（ｂ））におけるマスクパターンに対応し、図１は、図５におけるＣ−Ｃ方向の断面に対応する。この場合には、溝２５の幅が広いために、図８における外周溝１８５に対応した構造を設けなくともドライエッチングや洗浄は容易である。このため、外周溝１８５に対応した構造は設けられず、連結されない複数の溝２５が単純に平行に複数本並んだのみの構成とされている。
【００４６】
ただし、図５における溝２５の上下端部は円弧形状とされる。溝２５の平面形状が矩形である場合には、四隅において、ドライエッチング後の洗浄が困難となるが、端部を円弧形状とすることにより、洗浄が容易となる。また、溝２５の上端部の平面構造を拡大して図６に示す。図１等に示されるように、溝２５においては、左右のゲート電極２８とこれらの間の底面電極２９とが分離されて形成されている。溝２５の端部を円弧形状とすることにより、溝２５内のどの箇所においてもゲート電極２８と底面電極２９との間の間隔（図２（ｆ）〜（ｈ）においてエッチングされる隙間の間隔）を一定とすることが特に容易となる。
【００４７】
また、溝２５の上下端部の形状として、矩形の角部が円弧形状に置換された形態（左右にそれぞれ円弧形状を具備し、これらが直線部で連結された形態）を用いることもできる。こうした場合においても、上記と同様の効果を奏することは明らかである。こうした形態は、平面視において複数の溝２５を分離した構成とすることによって可能となる。
【００４８】
すなわち、外周溝を用いない図５の構成は、ゲート電極２８と、これと電気的に分離された底面電極２９とを共に溝２５中に具備する半導体装置を特に容易に製造することができるため、特に好ましい。
【００４９】
また、図８のように外周溝１８５を形成する場合には、外周溝１８５が形成された箇所では半導体基板８０が薄くなり、この部分の機械的強度が低下することが明らかである。特に、こうした機械的強度が低下した領域がチップの周辺に形成される場合には、チップの取り扱い時に外周溝１８５の部分でチップ（半導体基板８０）が割れたり、欠けることがあった。また、製造工程において、半導体基板８０に他の物質から成る層（絶縁層６０、ソース電極３５等）を形成する場合には、熱膨張係数の差に起因する応力が発生する。こうした場合に、半導体層８０において局所的に機械的強度の低い部分が形成された場合には、ウェハの反りが大きくなる場合があり、例えば製造工程の途中でウェハに割れが発生したり、製造装置内におけるウェハの固定が困難となる場合があった。図５の構成によって、こうした問題も解決される。このため、半導体装置の歩留まりを高くすることができ、これを低コストで製造することができる。
【００５０】
また、図８の構成においては、外周溝１８５の内側において溝８５が形成された領域が実際の半導体装置１１０の動作に関わる活性領域となり、外周溝１８５が形成された領域は実質的には動作に直接関わらない非活性領域となる。これに対して、非活性領域が形成されない図５の構成においては、溝２５が占める面積を大きくすることができるため、活性領域の面積を大きくすることができ、より大きな電流を駆動することができる。
【００５１】
なお、上記においては、半導体装置がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴ等のトレンチゲート型の素子においても同様の構造を用いることができる。すなわち、半導体基板の表面において溝が形成され、その内面に形成された酸化膜と接するゲート電極が設けられ、半導体基板の表面側に形成された第１の主電極と裏面側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同様の効果を奏することは明らかである。
【００５２】
また、上記の構成において、導電型（ｐ型、ｎ型）を逆転させても同様の効果を奏することは明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００５３】
１０、１１０  半導体装置（パワーＭＯＳＦＥＴ）
２０、８０  半導体基板
２１、２７、８１、８８  ｎ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２５、８５  溝（トレンチ）
２６、８６  酸化膜
２８、８７  ゲート電極
２９  底面電極
３０、９１  層間絶縁層
３５、８９  ソース電極（第１の主電極）
４０、９０  ドレイン電極（第２の主電極）
５０  多結晶シリコン（ゲート電極材料）
６０  絶縁層（ＳｉＯ２）
１００  フォトレジスト層
１８５  外周溝
３０１  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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