(57)【要約】【課題】小型の半導体光学素子を提供する。【解決手段】半導体光学素子１０は、ｎ型半導体層１１と、ｐ型半導体層１２と、ｎ型半導体層１１とｐ型半導体層１２との間に設けられたｉ型半導体層１３と、ｐ型半導体層１２の表層を第１メサ領域１５と第２メサ領域１６とに分割する溝部１４と、第１メサ領域１５上に形成された第１ｐ側電極１７と、第２メサ領域１６上に形成された第２ｐ側電極１８と、ｎ型半導体層１１上に形成されたｎ側電極１９とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ｎ型半導体層と、
ｐ型半導体層と、
前記ｎ型半導体層と前記ｐ型半導体層との間に設けられたｉ型半導体層と、
前記ｐ型半導体層の表層を第１メサ領域と第２メサ領域とに分割する溝部と、
前記第１メサ領域上に形成された第１ｐ側電極と、
前記第２メサ領域上に形成された第２ｐ側電極と、
前記ｎ型半導体層上に形成されたｎ側電極と、
を備えることを特徴とする半導体光学素子。
【請求項２】
前記第１ｐ側電極と前記ｎ側電極の間には順方向電圧が印加され、
前記第２ｐ側電極と前記ｎ側電極の間には逆方向電圧が印加されることを特徴とする請求項１に記載の半導体光学素子。
【請求項３】
前記溝部の幅は、前記ｎ型半導体層、前記ｉ型半導体層および前記ｐ型半導体層の合計の厚みの３倍以上であることを特徴とする請求項１または２に記載の半導体光学素子。
【請求項４】
前記ｎ型半導体層は、ｎ型ＧａＡｓ基板、ｎ型ＧａＡｓバッファ層、ｎ型ＡｌＧａＡｓクラッド層およびアンドープＡｌＧａＡｓクラッド層を含んで構成され、
前記ｐ型半導体層は、アンドープＡｌＧａＡｓクラッド層、ｐ型ＡｌＧａＡｓクラッド層およびｐ型ＧａＡｓ層を含んで構成され、
前記ｉ型半導体層は、アンドープＧａＡｓ／ＡｌＡｓ超格子層を含んで構成されることを特徴とする請求項１から３のいずれかに記載の半導体光学素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光および受光機能を有する半導体光学素子に関する。
【背景技術】
【０００２】
従来、ＳＦＰ（Small Form-Factor Pluggable）などの光モジュールには、レーザダイオード(Laser Diode：ＬＤ)と、該レーザダイオードからの光出力強度を監視するためのフォトダイオード(Photo-diode：ＰＤ)が搭載されている。これらのレーザダイオードおよびフォトダイオードは、それぞれが独立したものをプリント基板上に搭載するか、Ｓｉ基板に集積化するのが一般的である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４４４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＷＤＭ(Wavelength Division Multiplexing)などの光通信において、光モジュールは数多く用いられている。そのため、光モジュールの小型化は常に求められている。光モジュールの小型化には、発光および受光機能を有する半導体光学素子の小型化が重要である。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、小型の半導体光学素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の半導体光学素子は、ｎ型半導体層と、ｐ型半導体層と、ｎ型半導体層とｐ型半導体層との間に設けられたｉ型半導体層と、ｐ型半導体層の表層を第１メサ領域と第２メサ領域とに分割する溝部と、第１メサ領域上に形成された第１ｐ側電極と、第２メサ領域上に形成された第２ｐ側電極と、ｎ型半導体層上に形成されたｎ側電極とを備える。
【０００７】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００８】
本発明によれば、小型の半導体光学素子を提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）および（ｂ）は、本発明の実施形態に係る半導体光学素子を説明するための図である。
【図２】本発明の実施形態に係る半導体光学素子の動作を説明するための図である。
【図３】半導体光学素子の実施例を示す図である。
【発明を実施するための形態】
【００１０】
図１（ａ）および（ｂ）は、本発明の実施形態に係る半導体光学素子１０を説明するための図である。図１（ａ）は半導体光学素子１０の平面図を示し、図１（ｂ）は半導体光学素子１０の断面図を示す。なお、本明細書において各図面は各層などの位置関係を説明することを目的としているため、必ずしも実際の寸法関係を表すものではない。
【００１１】
図１（ａ）および（ｂ）に示すように、半導体光学素子１０は、ｎ型半導体層１１と、ｐ型半導体層１２と、ｎ型半導体層１１とｐ型半導体層１２との間に設けられたｉ型半導体層１３とを備える、ダブルヘテロ構造の半導体である。ｎ型半導体層１１、ｉ型半導体層１３およびｐ型半導体層１２の合計の厚みＴは、例えば約２μｍとすることができる。
【００１２】
図１（ａ）に示すように、半導体光学素子１０は、平面視において正方形状を有する。本実施形態に係る半導体光学素子１０において、ｐ型半導体層１２の表層には溝部１４が形成されている。この溝部１４は、ｐ型半導体層１２の表層の一部（中央部分）をエッチングで除去することにより形成される。この溝部１４は、ｐ型半導体層１２の表層を第１メサ領域１５と第２メサ領域１６とに分割している。第１メサ領域１５および第２メサ領域１６は、エッチングされていない領域である。溝部１４の幅（言い換えると第１メサ領域１５と第２メサ領域１６との間の距離）Ｗは、例えば約６μｍ、溝部１４の深さＤは例えば約１０ｎｍとすることができる。
【００１３】
第１メサ領域１５上には、第１ｐ側電極１７が形成される。第１ｐ側電極１７は、第１メサ領域１５の略全域を覆うように形成されてよい。また、第２メサ領域１６上には、第２ｐ側電極１８が形成される。第２ｐ側電極１８は、第２メサ領域１６の略全域を覆うように形成されてよい。また、ｎ型半導体層１１上には、ｎ型電極１９が形成される。ｎ型電極１９は、ｎ型半導体層１１の略全域を覆うように形成されてよい。
【００１４】
図２は、本発明の実施形態に係る半導体光学素子１０の動作を説明するための図である。図２に示すように、第１メサ領域１５に形成された第１ｐ側電極１７とｎ型電極１９の間には、第１電源２０により順方向電圧が印加される。一方、第２メサ領域１６に形成された第２ｐ側電極１８とｎ型電極１９の間には、第２電源２１により逆方向電圧が印加される。
【００１５】
本実施形態において、第１ｐ側電極１７と、ｐ型半導体層１２の第１メサ領域１５と、第１メサ領域１５の下方に位置するｉ型半導体層１３、ｎ型半導体層１１およびｎ型電極１９の一部は、ファブリ・ペロー型の半導体レーザ２２を構成している。
【００１６】
一方、第２ｐ側電極１８と、ｐ型半導体層１２の第２メサ領域１６と、第２メサ領域１６の下方に位置するｉ型半導体層１３、ｎ型半導体層１１およびｎ型電極１９の一部は、ＰＩＮフォトダイオードを構成している。
【００１７】
第１電源２０により印加された順方向電圧により、第１ｐ側電極１７からｎ型電極１９に向かって電流Ｉ１が流れると、第１メサ領域１５の下方に位置するｉ型半導体層１３が発光する。図２には、ｉ型半導体層１３で発生したレーザ光の一部が半導体光学素子１０の外部に出射される様子を示す（光線Ｌ１）。
【００１８】
ｉ型半導体層１３の屈折率は、上下に位置するｐ型半導体層１２およびｎ型半導体層１１の屈折率よりも高いので、ｉ型半導体層１３は光を閉じ込める光導波路として機能する。従って、半導体レーザ２２のｉ型半導体層１３で発生した光の一部は、ｉ型半導体層１３を通ってＰＩＮフォトダイオード２３に向かう（光線Ｌ２）。
【００１９】
ｉ型半導体層１３を通ってＰＩＮフォトダイオード２３に到達した光は、ｉ型半導体層１３において吸収される。この光の吸収によってキャリア（電子と正孔）が励起され、ｎ型電極１９から第２メサ領域１６に向かって光電流Ｉ２が流れる。この光電流Ｉ２を検出することで、半導体レーザ２２の光出力強度を監視することができる。
【００２０】
溝部１４の幅Ｗは、ｎ型半導体層１１、ｉ型半導体層１３およびｐ型半導体層１２の合計の厚みＴより十分に大きくすることが望ましい。この場合、半導体レーザ２２、ＰＩＮフォトダイオード２３それぞれにおいて、縦方向（層厚方向）に電流を流すことができる。すなわち、半導体レーザ２２を流れる電流Ｉ１の一部がＰＩＮフォトダイオード２３側に回り込んだり、ＰＩＮフォトダイオード２３を流れる光電流Ｉ２の一部が半導体レーザ２２に回り込んだりといった事態が起こらない。その結果、半導体レーザ２２、ＰＩＮフォトダイオード２３をそれぞれ好適に機能させることができる。また、電流の回り込みによる損傷を防ぐことができる。本発明者による実験によると、ｎ型半導体層１１、ｉ型半導体層１３およびｐ型半導体層１２の合計の厚みＴの３倍以上とすることで、半導体レーザ２２、ＰＩＮフォトダイオード２３をそれぞれ好適に機能させることができることが分かっている（上述の実施形態では、Ｗ＝６μｍ、Ｔ＝２μｍ）。
【００２１】
以上説明したように、本実施形態によれば、一つの半導体素子に半導体レーザ２２と、光出力強度監視用のＰＩＮフォトダイオード２３を形成することができるため、小型の半導体光学素子１０を実現できる。この半導体光学素子１０を用いることにより、光モジュールの小型化を図ることができる。また、本実施形態に係る半導体光学素子１０では、半導体レーザ２２とＰＩＮフォトダイオード２３の位置合わせが不要であるため、製造コストを低減することが可能となる。
【００２２】
図３は、半導体光学素子１０の実施例を示す。図３に示すように、ｎ型半導体層１１は、ｎ型ＧａＡｓ基板３０上に、ｎ型ＧａＡｓバッファ層３１、ｎ型ＡｌＧａＡｓクラッド層３２およびアンドープＡｌＧａＡｓクラッド層３３を順にエピタキシャル成長させることによって形成される。
【００２３】
ｉ型半導体層１３は、ｎ型半導体層１１のアンドープＡｌＧａＡｓクラッド層３３上に、アンドープＧａＡｓ／ＡｌＡｓ超格子層３４をエピタキシャル成長させることで形成される。
【００２４】
ｐ型半導体層１２は、ｉ型半導体層１３のアンドープＧａＡｓ／ＡｌＡｓ超格子層３４上に、アンドープＡｌＧａＡｓクラッド層３５、ｐ型ＡｌＧａＡｓクラッド層３６およびｐ型ＧａＡｓ層３７を順にエピタキシャル成長させることによって形成される。
【００２５】
ＰＩＮ構造を形成後、ｐ型半導体層１２のｐ型ＧａＡｓ層３７に対し、エッチングマスクを介してエッチングを施すことにより、溝部１４が形成される。溝部１４によって形成された第１メサ領域１５上には第１ｐ側電極１７が設けられ、第２メサ領域１６上には第２ｐ側電極１８が設けられる。また、ｎ型半導体層１１のｎ型ＧａＡｓ基板３０上にはｎ型電極１９が設けられる。第１ｐ側電極１７、第２ｐ側電極１８およびｎ型電極１９は、オーミックコンタクトであり、Ａｌ、Ｔｉ、Ａｇなどが利用できる。第１ｐ側電極１７、第２ｐ側電極１８およびｎ型電極１９は、蒸着法やスパッタ法を用いて形成することができる。
【００２６】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００２７】
１０  半導体光学素子、  １１  ｎ型半導体層、  １２  ｐ型半導体層、  １３  ｉ型半導体層、  １４  溝部、  １５  第１メサ領域、  １６  第２メサ領域、  １７  第１ｐ側電極、  １８  第２ｐ側電極、  １９  ｎ型電極、  ２０  第１電源、  ２１  第２電源、  ２２  半導体レーザ、  ２３  ＰＩＮフォトダイオード、  ３０  ｎ型ＧａＡｓ基板、  ３１  ｎ型ＧａＡｓバッファ層、  ３２  ｎ型ＡｌＧａＡｓクラッド層、  ３３  アンドープＡｌＧａＡｓクラッド層、  ３４  アンドープＧａＡｓ／ＡｌＡｓ超格子層、  ３５  アンドープＡｌＧａＡｓクラッド層、  ３６  ｐ型ＡｌＧａＡｓクラッド層、  ３７  ｐ型ＧａＡｓ層。
【図１】
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【図２】
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【図３】
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