(57)【要約】【課題】転送スイッチのオフ動作に影響されず画素電圧を所望の一定値に設定可能とし、安定な動作を実現する。【解決手段】画素１２は、ＳＲＡＭ部１２１、転送部１２２、及び画素部１２３から構成されている。転送部１２２は、NTr2及びPTr1とからなるトランスミッションゲートによる転送スイッチと、インバータＩＮＶ３とから構成されている。インバータＩＮＶ３の高電圧側電源端子にはＳＲＡＭ部１２１の高電圧側電源電圧VDDとは異なるＶ1が印加され、ＩＮＶ３の低電圧側電源端子にはＳＲＡＭ部１２１の低電圧側電源の接地電位GNDとは異なるＶ0が印加されている。インバータＩＮＶ３の出力電圧はＶ1又はＶ0である。Ｖ1、Ｖ0を赤、緑、青それぞれの色の専用画像表示部に合った画素電圧に設定することができる。【選択図】図２
2015184529.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる画像表示部と、
前記画像表示部を構成する前記複数の画素の全てに、映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介して順次に書き込んだ後、書き込んだ前記サブフレームデータを全画素から読み出す画素制御手段とを備えるとともに、
前記複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記サブフレームデータを、前記列データ線を介してサンプリングして保持するスタティック・ランダム・アクセス部と、
前記スタティック・ランダム・アクセス部に保持された前記サブフレームデータを読み出して上書き保持して前記画素電極に画素電圧として出力する転送部と
を備え、
前記スタティック・ランダム・アクセス部は、
書き込み時にオンとされて前記列データ線を介して供給される前記サブフレームデータをサンプリング出力する画素選択スイッチと、
前記画素選択スイッチによりサンプリング出力された前記サブフレームデータを保持する、互いの出力端子が他方の入力端子に接続された２のインバータからなる自己保持型メモリとからなり、
前記転送部は、
サブフレームデータ表示時にオンとされて前記自己保持型メモリに保持されている前記サブフレームデータを読み出して転送する転送スイッチと、
前記スタティック・ランダム・アクセス部の高電位側電源電圧と異なる高電位側電源電圧Ｖ1と前記スタティック・ランダム・アクセス部の低電位側電源電圧と異なる低電位側電源電圧Ｖ0とに設定されており、前記転送スイッチにより転送された前記サブフレームデータを、上書き保持するとともに極性反転して前記画素電極へ前記電圧Ｖ1またはＶ0を前記画素電圧として出力するインバータとからなる
ことを特徴とする液晶表示装置。
【請求項２】
前記電圧Ｖ1及びＶ0は、外部の上位装置により、前記スタティック・ランダム・アクセス部の高電位側電源電圧より小で、かつ、低電位側電源電圧より大なる電圧の範囲内の、任意の値に設定可能とされていることを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に複数ビットで表される階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置における中間調表示方式の一つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
このサブフレーム駆動方式の液晶表示装置において、複数本の行走査線と複数本の列データ線との各交差部に設けられた各画素のそれぞれが、列データ線を介して供給されるサブフレームデータをサンプリングして書き込んで記憶させるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と、ＳＲＡＭに記憶されたサブフレームデータを読み出してサブフレーム期間保持して液晶表示素子の画素電極に印加して液晶表示素子により画像表示させるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とから構成された液晶表示装置が知られている（例えば、特許文献１参照）。
【０００４】
上記のＳＲＡＭは、行走査線にゲートが接続され、列データ線にドレインが接続された画素選択トランジスタと、互いの入力端子が他方の出力端子に接続された２つのインバータからなる自己保持型メモリとからなり、２つのインバータの一方の入力端子と他方の出力端子とが画素選択トランジスタのソースに接続された構成である。また、上記のＤＲＡＭは、ＳＲＡＭから出力されるサブフレームデータを所定のタイミングでオンされて転送させる転送スイッチ（例えばトランスミッションゲートにより構成される）と、その転送スイッチを通して供給されるサブフレームデータを保持する保持容量とからなり、保持容量で保持されたサブフレームデータを画素電極に印加する構成である。転送スイッチはトリガパルスによりスイッチングされる。
【０００５】
特許文献１記載の液晶表示装置の画素書き込み時は、行走査線を介して供給される行選択信号により１行（１ライン）の複数の画素ずつ排他的に順番に選択されていき、１フレームではすべての行（全ライン）の複数の画素が選択される。この画素選択時にＳＲＡＭを構成する画素選択トランジスタがオンとされ、列データ線を介して供給されるサブフレームデータがサンプリングされて自己保持型メモリに供給されて記憶される。
【０００６】
全ての画素に対して上記と同様の動作により各サブフレームデータの書き込みが終了すると、所定論理値のトリガパルスにより全画素の転送スイッチがほぼ同時にオンとされ、各画素内の転送スイッチを通してＳＲＡＭからサブフレームデータを読み出して保持容量に供給してサブフレーム期間保持させると共に画素電極に印加する。これにより、全画素の液晶表示素子によりサブフレーム期間の画像表示が行われる。そのサブフレーム期間の表示中に、次のサブフレームのサブフレームデータの各画素への書き込みが開始され、次のサブフレームの表示までに全画素への書き込みが終了する。以下、上記と同様の動作が１フレームの全てのサブフレームで繰り返される。なお、詳細な説明は後述するが、液晶表示素子の共通電極にはサブフレームに同期して反転する共通電極が印加される。
【０００７】
このようにして、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一または異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて白の表示を行い、最小階調表示時は全てのサブフレームにおいて黒表示とし、それ以外の階調の場合は表示する階調に応じてサブフレーム毎に黒または白を選択し、複数のサブフレームの組み合わせによって階調表示を行う。この従来の液晶表示装置は、入力されるサブフレームデータが階調を示すデータであり、画素がＳＲＡＭとＤＲＡＭの２つの記憶部からなるデジタル駆動方式となっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−９２７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の従来の液晶表示装置では、保持容量が保持する画素電圧は、同じ画素の転送スイッチのオフ動作の状態によって変化してしまう問題がある。例えば、転送スイッチを構成するＮチャネルのＭＯＳ型電界効果トランジスタのゲートにトリガパルスを印加してスイッチングする構成では、トリガパルスの“Ｈ”レベル期間、転送スイッチをオンとしてＳＲＡＭに記憶されているサブフレームデータを保持容量に転送させる。
【００１０】
この場合、全画素のＳＲＡＭから“Ｈ”レベルのサブフレームデータを読み出す時は、トリガパルスが“Ｈ”レベルから“Ｌ”レベルへ立ち下がっていく早い段階で転送スイッチがオフとなるので、トリガパルス伝送線の負荷（寄生容量）が軽くなり、トリガパルスの立ち下がりが早くなる。これに対し、１画素のＳＲＡＭのみから“Ｈ”レベルのサブフレームデータを読み出し、残りの全ての画素のＳＲＡＭからは“Ｌ”レベルのサブフレームデータを読み出す時は、トリガパルスが立ち下がっていくとき転送スイッチがオンのままなので、トリガパルス伝送線の負荷（寄生容量）が重くなり、トリガパルスの立ち下がりが遅くなる。
【００１１】
全画素の記憶データが“Ｈ”レベルの時の“Ｈ”レベルの画素データはフィードスルーの影響で電圧低下が大きく、１画素のみ記憶データが“Ｈ”レベルの時の“Ｈ”レベルの画素データは電圧低下が小さくなり、同じ“Ｈ”レベルであっても画素電圧が異なってしまう。このようにトリガパルスの波形が異なると、保持容量に保持される画素電圧が同じ論理値でも異なってしまう。画素電圧の値が僅かでも異なると、例えば数十ｍＶでも変化すると、その変化が画像として見えてしまう。
【００１２】
本発明は以上の点に鑑みなされたもので、転送スイッチのオフ動作に影響されず画素電圧を所望の一定値に設定可能とし、安定な動作を実現した液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記の目的を達成するため、複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる画像表示部と、画像表示部を構成する複数の画素の全てに、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介して順次に書き込んだ後、書き込んだサブフレームデータを全画素から読み出す画素制御手段とを備えるとともに、
複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、サブフレームデータを、列データ線を介してサンプリングして保持するスタティック・ランダム・アクセス部と、スタティック・ランダム・アクセス部に保持されたサブフレームデータを読み出して上書き保持して画素電極に画素電圧として出力する転送部とを備え、
スタティック・ランダム・アクセス部は、書き込み時にオンとされて列データ線を介して供給されるサブフレームデータをサンプリング出力する画素選択スイッチと、画素選択スイッチによりサンプリング出力されたサブフレームデータを保持する、互いの出力端子が他方の入力端子に接続された２のインバータからなる自己保持型メモリとからなり、
転送部は、サブフレームデータ表示時にオンとされて自己保持型メモリに保持されているサブフレームデータを読み出して転送する転送スイッチと、スタティック・ランダム・アクセス部の高電位側電源電圧と異なる高電位側電源電圧Ｖ1とスタティック・ランダム・アクセス部の低電位側電源電圧と異なる低電位側電源電圧Ｖ0とに設定されており、転送スイッチにより転送されたサブフレームデータを、上書き保持するとともに極性反転して画素電極へ電圧Ｖ1またはＶ0を画素電圧として出力するインバータとからなることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、転送スイッチのオフ動作に影響されず画素電圧を所望の値に設定でき、また安定な動作を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の液晶表示装置の一実施の形態の構成図である。
【図２】図１中の一画素の一実施の形態の回路図である。
【図３】図２の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００１６】
次に、本発明の実施の形態について図面と共に説明する。
【００１７】
図１は、本発明になる液晶表示装置の一実施の形態の構成図を示す。同図において、本実施の形態の液晶表示装置１０は、画像表示部１１、タイミングジェネレータ１３、垂直シフトレジスタ１４、データラッチ回路１５、水平シフトレジスタ１６、ラッチ回路１７、及びレベルシフタ/画素ドライバ１８により構成されている、サブフレーム駆動方式の液晶表示装置である。
【００１８】
画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向に延在するｍ本（ｍは２以上の自然数）の行走査線G1〜Gmと、レベルシフタ/画素ドライバ１８に一端が接続されて列方向に延在するｎ本（ｎは２以上の自然数）の列データ線VD1〜VDnとが交差する各交差部に設けられ、二次元マトリクス状に配置された全部でｍ×ｎ個の画素１２から構成されている。画像表示部１１を構成する画素１２は、一端がタイミングジェネレータ１３に接続された一組のトリガ線（ＴＲＧ及びＴＲＧＢ）に共通接続されている。なお、図１では図示の便宜上、トリガ線は１本のみとしている。また、全ての画素１２には外部から電源電圧Ｖ0及びＶ1が共通に印加される。本実施の形態の液晶表示装置１０は、後述する画素１２の構成に特徴がある。
【００１９】
タイミングジェネレータ１３は、上位装置１９から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックCLKといった外部信号を入力信号として受け、これらの外部信号に基づいて、ＶスタートパルスVST、ＨスタートパルスHST、クロック信号VCK及びHCK、ラッチパルスLT、２種類のトリガパルスTRG及びTRGBなどの各種信号を生成する。
【００２０】
ＶスタートパルスVSTは、各サブフレーム開始タイミングに出力されるパルス信号であり、ＶスタートパルスVSTによってサブフレームの切り替わりが制御される。ＨスタートパルスHSTは、水平シフトレジスタ１６に入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号VCKのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号HCKは、水平シフトレジスタ１６におけるシフトクロックであり、例えば３２ビット幅でサブフレームデータをシフトしていくための信号である。
【００２１】
ラッチパルスLTは、水平シフトレジスタ１６が水平方向の１行の画素のサブフレームデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスは常に逆論理値の関係にある正転トリガパルスTRGと反転トリガパルスとからなり、これらはトリガ線を通して画像表示部１１を構成する全画素１２に共通に供給される。これら正転トリガパルスTRGと反転トリガパルスとは、サブフレーム期間内で画像表示部１１内の各画素１２内の後述するＳＲＡＭ部に順次サブフレームデータを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素の後述する転送スイッチをオンに制御してＳＲＡＭ部の記憶サブフレームデータを同じ画素１２内の画素電極に一度に転送させる。
【００２２】
垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスVSTを、クロック信号VCKによって転送し、行走査線G1〜Gmに対して行選択信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１において最も上にある行走査線G1から最も下にある行走査線Gmに向かって、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００２３】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分別された３２ビット幅のサブフレームデータを、上位装置１９からの基本クロックCLKに基づいてラッチした後、基本クロックCLKに同期して水平シフトレジスタ１６へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００２４】
水平シフトレジスタ１６は、タイミングジェネレータ１３からの１Ｈの最初に供給されるＨスタートパルスHSTによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチ回路１７は、水平シフトレジスタ１６が画像表示部１１の１行分の画素数ｎと同じｎビット分（これは３２ビットの複数倍のビット数）のデータをシフトし終わった時点で、タイミングジェネレータ１３から供給されるラッチパルスLTに従って、水平シフトレジスタ１６から並列に供給されるｎビットのサブフレームデータをラッチし、レベルシフタ/画素ドライバ１８のレベルシフタへ出力する。ラッチ回路１７へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスHSTが再び出力され、水平シフトレジスタ１６は、クロック信号HCKに同期してデータラッチ回路１５から供給される次のサブフレームの３２ビット幅のデータのシフトを再開する。
【００２５】
レベルシフタ/画素ドライバ１８のレベルシフタは、ラッチ回路１７によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ/画素ドライバ１８の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線VD1〜VDnに並列に出力する。
【００２６】
水平ドライバを構成する水平シフトレジスタ１６、ラッチ回路１７及びレベルシフタ/画素ドライバ１８は、１Ｈ内において今回サブフレームデータを書き込む画素行に対するサブフレームデータの出力と、次の１Ｈ内でサブフレームデータを書き込む画素行に関するデータのシフトとを並行して行う。或る１Ｈにおいて、ラッチされた１行分のｎ個（ｎビット）のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線VD1〜VDnに並列に、かつ、一斉に出力される。
【００２７】
画像表示部１１を構成する複数の画素のうち、垂直シフトレジスタ１４からの行選択信号により選択された１行のｎ個の画素１２は、レベルシフタ/画素ドライバ１８から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線VD1〜VDnを介して画素毎にサンプリングしてそれぞれの画素内のＳＲＡＭ部に書き込む。同様の動作をＨスタートパルスHSTの出力から繰り返し行い、ｍ行分の画素１２への書き込みを１行の画素単位で行うことで画像表示部１１を構成する全画素への１サブフレームの書き込みが終了する。
【００２８】
次に、本実施形態の液晶表示装置１０の特徴である画素１２の構成について説明する。
【００２９】
図２は、図１中の一画素の一実施の形態の回路図を示す。図２に示す一画素１２は、図１に示したｎ本の列データ線VD1〜VDnのうちの任意の１本の列データ線ＶＤと、ｍ本の行走査線G1〜Gmのうちの任意の１本の行走査線Ｇとが交差する交差部に設けられた、アクティブマトリックス型液晶表示装置の画素である。
【００３０】
図２に示すように、本実施の形態の画素１２は、スタティック・ランダム・アクセス・メモリ部（ＳＲＡＭ部）１２１、転送部１２２、及び画素部１２３から構成されている。ＳＲＡＭ部１２１は、スイッチングトランジスタであるＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）NTr1と、２個のインバータＩＮＶ１及びＩＮＶ２とから構成されている。NTr1は画素選択スイッチを構成しており、そのドレインが列データ線ＶＤに接続され、そのゲートが行走査線Ｇに接続され、そのソースがインバータＩＮＶ１の入力端子及びインバータＩＮＶ２の出力端子に接続されている。インバータＩＮＶ１及びＩＮＶ２は一方の出力端子が他方の入力端子に接続されて公知の自己保持型メモリを構成している。
【００３１】
ＳＲＡＭ部１２１では、転送スイッチNTr1からのデータ書き込みを容易にするため、インバータＩＮＶ２を構成するトランジスタの駆動力は、インバータＩＮＶ１を構成するトランジスタの駆動力及びNTr1の駆動力に比べて小さく設定されているが、詳細な説明は本発明の要旨ではないので省略する。
【００３２】
転送部１２２は、それぞれのドレイン同士、及びソース同士が接続されたＮＭＯＳトランジスタNTr2及びＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）PTr1とからなるトランスミッションゲートによる転送スイッチと、インバータＩＮＶ３とから構成されている。転送スイッチをトランスミッションゲート（相補スイッチ）としているのは、ＳＲＡＭ部１２１の出力電圧がＶＤＤ、ＧＮＤのどちらでも信号を効率良く通すことができるので、安定動作に貢献するためである。
【００３３】
転送スイッチは入力端子（NTr2及びPTr1のドレイン又はソース）がインバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子に接続され、出力端子が（NTr2及びPTr1のソース又はドレイン）がインバータＩＮＶ３の入力端子に接続され、NTr2のゲートが正転トリガパルスTRG伝送線に接続され、PTr1のゲートが反転トリガパルスTRGB伝送線に接続されている。インバータＩＮＶ３は出力端子が画素電極PEに接続されている。また、インバータＩＮＶ３の高電圧側電源端子にはＳＲＡＭ部１２１の高電圧側電源電圧VDDとは異なるＶ1が印加され、ＩＮＶ３の低電圧側電源端子にはＳＲＡＭ部１２１の低電圧側電源の接地電位GNDとは異なるＶ0が印加されている。これにより、インバータＩＮＶ３の出力電圧はＶ1又はＶ0となる。また、インバータＩＮＶ３の出力電圧がVDD、GNDとは異なるＶ1又はＶ0に設定できるため、赤、緑、青の３原色のそれぞれ専用の画像表示部で液晶表示装置を構成する場合などでは、Ｖ1、Ｖ0を赤、緑、青それぞれの色に合った画素電圧に設定することが可能となる。なお、一例として、GND＜Ｖ0＜Ｖ1＜VDDである。
【００３４】
画素部１２３は、離間対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封入された構造の公知の液晶素子により構成されている。画素毎に設けられた画素電極ＰＥには転送部１２２からサブフレームデータが印加され、全画素に共通に設けられた共通電極ＣＥには共通電圧Ｖcomが外部装置１９から印加される。後述するように、共通電圧Ｖcomはサブフレーム期間毎に極性反転し、かつ、ハイレベル電圧値とローレベル電圧値とがそれぞれ所定値に設定された矩形波である。
【００３５】
ここで、転送部１２２にインバータＩＮＶ３を使う利点について説明する。転送スイッチを構成するNTr2及びPTr1のそれぞれのゲートに印加される正転トリガパルスTRG及び反転トリガパルスTRGBの波形が従来の液晶表示装置と同様の理由で、全画素のＳＲＡＭ部の記憶状態によって変化して転送スイッチを通してＳＲＡＭ部１２１からインバータＩＮＶ３に供給されるデータのレベルが若干変化しても、インバータＩＮＶ３は、入力データレベルが閾値以上であるか否かにより論理値を判定して、その論理値を反転したデータを出力する。
【００３６】
このため、インバータＩＮＶ３は、供給されるデータのレベルが同じ論理値の場合は、そのレベルが若干変化しても同じ論理値であると判定するため、入力データの論理値を正確に判定して、かつ、その論理値を反転した予め設定されたレベル変動の無い電圧Ｖ0またはＶ1を出力し、画素電圧として画素電極PEへ印加する。従って、インバータＩＮＶ３を用いることで、従来の液晶表示装置のようなトリガパルスの波形の変化が画素電圧に影響を与えることはない。
【００３７】
次に、本実施の形態の液晶表示装置１０の動作について、図３のタイミングチャートを併せ参照して説明する。
【００３８】
前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線G1から行走査線Gmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
【００３９】
図３（Ａ）は、レベルシフタ/画素ドライバ１８から列データ線VD（VD1〜VDn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。右下がりの斜線の水平投影区間が書き込み期間を示す。なお、図３（Ａ）中、ｎＢ０、ｎＢ１、ｎＢ２はＢＯ、Ｂ１、Ｂ２のサブフレームデータの反転データであることを示す。また、図３（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線に出力されるトリガパルスTRGを示す。このトリガパルスTRGは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線に出力される反転トリガパルスTRGBは正転トリガパルスTRGと常に逆論理値であるのでその図示は省略してある。
【００４０】
まず、図２に示す画素１２は行選択信号により選択されると、画素選択スイッチNTr1がオンとされ、その時列データ線VDに出力される図３（Ａ）のビットＢ０の正転サブフレームデータ（論理値「１」のときVDD、論理値「０」のとき0）が画素選択スイッチNTr1によりサンプリングされて２つのインバータＩＮＶ１及びＩＮＶ２からなる自己保持型メモリに書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２のＳＲＡＭ部１２１の自己保持型メモリにビットＢ０のサブフレームデータの書き込みが行われる。
【００４１】
上記書き込み動作が終了した後の図３に示す時刻ｔ1で、図３（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスTRGが画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、全ての画素１２の転送部１２２内の転送スイッチNTr2及びPTr1がオンとされるため、ＳＲＡＭ部１２１に記憶されているビットＢ０の正転サブフレームデータが反転されて転送スイッチNTr2及びPTr1を通してインバータＩＮＶ３に一斉に転送される。
【００４２】
インバータＩＮＶ３は、入力されたビットＢ０のサブフレームデータ（論理値「１」のときVDD、論理値「０」のとき０）を一時保持するとともに再び極性反転してビットＢ０の正転サブフレームデータを画素電極ＰＥに印加する。このインバータＩＮＶ３によるビットＢ０の正転サブフレームデータの保持期間は、時刻ｔ1から図３（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスTRGが入力される時刻ｔ2までの１サブフレーム期間である。
【００４３】
ここで、インバータＩＮＶ３から画素電極ＰＥに印加されるサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには電源電圧Ｖ1が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときにはＶ0が印加される。一方、液晶素子の共通電極ＣＥには、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが画素電極PEに印加されるサブフレーム期間は、図３（Ｉ）に示すように０Ｖよりも例えば液晶LCMの閾値電圧だけ低いマイナスの電圧ｃに設定される。
【００４４】
液晶素子は画素電極PEの画素電圧と共通電極CEの共通電極電圧との差電圧の絶対値である液晶LCMの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが画素電極PEに印加される時刻ｔ1〜ｔ2の１サブフレーム期間では、液晶LCMの印加電圧はサブフレームデータのビット値が「１」であるときは、図３（Ｊ）に示すように（Ｖ1−ｃ）という正の大きな電圧となり、液晶素子は白を表示する。一方、サブフレームデータのビット値が「０」であるときは、図３（Ｋ）に示すように（Ｖ0−ｃ）という正の小さな電圧となり、液晶素子は黒を表示する。
【００４５】
上記のビットＢ０の正転サブフレームデータを表示している時刻ｔ1〜ｔ2の１サブフレーム期間内において、図３（Ａ）に示すように次のビットＢ０の反転サブフレームデータｎＢ０の全画素１２内のＳＲＡＭ部１２１への書き込みが、前述したＢ０の正転サブフレームデータの書き込み時と同様にして行われる。これにより、全画素１２内のＳＲＡＭ部１２１は、それまで記憶していたビットＢ０の正転サブフレームデータを反転サブフレームデータｎＢ０に書き換える（上書き記憶する）。
【００４６】
その書き込み動作が終了した後の図３に示す時刻ｔ2で、図３（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスTRGが画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、全ての画素１２の転送部１２２内の転送スイッチNTr2及びPTr1がオンとされるため、ＳＲＡＭ部１２１に記憶されているビットＢ０の反転サブフレームデータｎＢ０が反転されて転送スイッチNTr2及びPTr1を通してインバータＩＮＶ３に一斉に転送される。
【００４７】
インバータＩＮＶ３は、入力された正転サブフレームデータＢ０（論理値「１」のときVDD、論理値「０」のとき０）を上書き保持するとともに再び極性反転して反転サブフレームデータｎＢ０（論理値「１」のときV1、論理値「０」のときＶ0）を画素電極ＰＥに印加する。このインバータＩＮＶ３による反転サブフレームデータｎＢ０の保持期間は、時刻ｔ2から図３（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスTRGが入力される時刻ｔ3までの１サブフレーム期間である。
【００４８】
ここで、共通電極電圧Ｖcomは、反転サブフレームデータが画素電極PEに印加されるサブフレーム期間は、図３（Ｉ）に示すようにＶ1よりも大きな所定の正の電圧ｄに設定される。従って、反転サブフレームデータｎＢ０が画素電極PEに印加される時刻ｔ2〜ｔ3の１サブフレーム期間では、液晶LCMの印加電圧は反転サブフレームデータのビット値が「１」であるときは、図３（Ｋ）に示すように（Ｖ1−d）という負の小さな電圧となり、液晶素子は黒を表示する。一方、反転サブフレームデータのビット値が「０」であるときは、図３（Ｊ）に示すように（Ｖ0−d）という負の大きな電圧となり、液晶素子は白を表示する。
【００４９】
すなわち、液晶の印加電圧において、図３（Ｊ）に示す正の大きな電圧（Ｖ1−c）と負の大きな電圧（Ｖ0−ｄ）とは極性が異なるが絶対値が同一の大なる値であり、いずれの場合も液晶素子は白を表示する。一方、図３（Ｋ）に示す正の小さな電圧（Ｖ0−c）と負の小さな電圧（Ｖ1−ｄ）とは極性が異なるが絶対値が同一の小なる値であり、いずれの場合も液晶素子は黒を表示する。
【００５０】
また、図３（Ａ）に示すようにビットＢ０の正転サブフレームデータに続いて、Ｂ０の反転サブフレームデータｎＢ０が供給される。ここで、ビットＢ０の正転サブフレームデータとＢ０の反転サブフレームデータｎＢ０のビット値は常に逆論理値の関係にある。従って、ビットＢ０の正転サブフレームデータが論理値「１」のときは続いて入力される反転サブフレームデータｎＢ０の論理値は「０」である。逆に、ビットＢ０の正転サブフレームデータが論理値「０」のときは続いて入力される反転サブフレームデータｎＢ０の論理値は「１」である。
【００５１】
従って、時刻t1〜t2の期間においてビットＢ０の正転サブフレームデータが論理値「１」で液晶の印加電圧が図３（Ｊ）に示すように（Ｖ1−ｃ）という正の大きな電圧で白を表示するときは、続いて時刻t2〜t3の期間において入力される反転サブフレームデータｎＢ０が論理値「０」であり、そのときの液晶の印加電圧が図３（Ｊ）に示すように負の大きな電圧（Ｖ0−ｄ）であり時刻t1〜t2と同じ白を表示する。すなわち、ビットＢ０は時刻t1〜t3の２サブフレーム期間にわたって、同じ白を表示する。
【００５２】
一方、時刻t1〜t2の期間においてビットＢ０の正転サブフレームデータが論理値「０」で液晶の印加電圧が図３（Ｋ）に示すように（Ｖ0−ｃ）という正の小さな電圧で黒を表示するときは、続いて時刻t2〜t3の期間において入力される反転サブフレームデータｎＢ０が論理値「１」であり、そのときの液晶の印加電圧が図３（Ｋ）に示すように負の小さな電圧（Ｖ1−ｄ）であり時刻t1〜t2と同じ黒を表示する。このように、正転サブフレームデータと反転サブフレームデータにより、同じビットの２サブフレーム期間にわたって常に同じ白表示または黒表示を行う。
【００５３】
また、画素電極ＰＥに印加される画素電圧は、時刻t1〜t2の１サブフレーム期間と時刻t2〜t3の次の１サブフレーム期間とは絶対値は同じであるが極性が反転しているので液晶素子の交流駆動ができる。
【００５４】
時刻t3以降も上記と同様の動作が行われる。図３（Ｃ）はビットＢ０〜Ｂ３の正転サブフレームデータがすべて論理値「１」（反転サブフレームデータｎＢ０〜ｎＢ３がすべて論理値「０」）のときの列データ線VDのサブフレームデータの波形、同図（Ｄ）はそのときのＳＲＡＭ部１２１の出力サブフレームデータの波形、同図（Ｅ）はそのときの画素電位を示す。また、図３（Ｆ）はビットＢ０〜Ｂ３の正転サブフレームデータがすべて論理値「０」（反転サブフレームデータｎＢ０〜ｎＢ３がすべて論理値「１」）のときの列データ線VDのサブフレームデータの波形、同図（Ｇ）はそのときのＳＲＡＭ部１２１の出力サブフレームデータの波形、同図（Ｈ）はそのときの画素電位を示す。
【００５５】
なお、１ビットのサブフレームビットの書き込み期間は図３（Ａ）に右下がりの斜線で模式的に示すように各サブフレームビットで同じであるが、サブフレーム表示期間は各サブフレーム毎に異なっていてよい。図３の例では１番目のサブフレームビットの２サブフレーム表示期間（Ｂ０＋ｎＢ０）と、２番目のサブフレームビットの２サブフレーム表示期間（Ｂ１＋ｎＢ１）と、３番目のサブフレームビットの２サブフレーム表示期間（Ｂ２＋ｎＢ２）と、４番目のサブフレームビットの２サブフレーム表示期間（Ｂ３＋ｎＢ３）とは、１：２：４：８の関係にあり、これにより４ビットのパルス幅変調（ＰＷＭ）方式での階調表現が行われる。ただし、本発明はこのような関係に限定されるものではない。
【００５６】
このように、本実施の形態によれば、転送部１２２を、転送スイッチNTr2及びPTr1からのサブフレームデータをインバータＩＮＶ３で一時保持してインバータＩＮＶ３の電源電圧Ｖ1またはＶ0を画素電極ＰＥへ印加する構成としたため、トリガパルスTRG及びTRGBの伝送線に接続される画素１２の状態が異なることによる保持電圧差が生じないので、画質を安定させることができる。
【００５７】
また、本実施形態では、インバータＩＮＶ３の電源電圧Ｖ1またはＶ0を上位装置１９により制御可能としており、それらは他の回路部の電源電圧VDD及びGNDとは異なる電圧値にすることができる。このため、赤、緑、青の３原色のそれぞれ専用の画像表示部で液晶表示装置１０を構成する場合などでは、Ｖ1、Ｖ0を赤、緑、青の専用の画像表示部毎にそれぞれの色に合った画素電圧に設定、調整することができる。
【００５８】
なお、本発明は以上の実施形態に限定されるものではなく、例えば画素電極ＰＥは反射電極及び透過電極のいずれでもよい。また、ＳＲＡＭ部に書き込んだサブフレームデータを読み出す方法としては、全画素から同時に読み出す場合に限らず、画素１つずつ順番に読み出してもよいし、複数本のラインの画素群単位で順番に読み出すようにしてもよい。
【符号の説明】
【００５９】
１０  液晶表示装置
１１  画像表示部
１２  画素
１３  タイミングジェネレータ
１４  垂直シフトレジスタ
１５  データラッチ回路
１６  水平シフトレジスタ
１７  ラッチ回路
１８  レベルシフタ/画素ドライバ
１９  上位装置
１２１  スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）部
１２２  転送部
１２３  画素部
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ
NTr1  画素選択スイッチを構成するＮＭＯＳトランジスタ
NTr2  転送スイッチを構成するＮＭＯＳトランジスタ
PTr1  転送スイッチを構成するＰＭＯＳトランジスタ
PE  画素電極
CE  共通電極
LCM  液晶
【図１】
2015184529.tif 000003
【図２】
2015184529.tif 000004
【図３】
2015184529.tif 000005