(57)【要約】【課題】  半導体集積回路の試験において、試験の容易性を確保しつつ、故障検出率を上昇させる。【解決手段】  本発明は、記憶装置を含む半導体集積回路であって、第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力する第１の出力制御回路と、前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力するインバータ回路と、前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として出力する第２の出力制御回路と、を備え、テストモードにおいて、前記記憶装置に前記インバータ回路から出力される前記第２のクロックが入力され、前記記憶装置は、該第２のクロックに従って、前記第３のデータ信号を前記第２の出力制御回路に出力する、半導体集積回路である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
記憶装置を含む半導体集積回路であって、
第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力する第１の出力制御回路と、
前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力するインバータ回路と、
前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として出力する第２の出力制御回路と、を備え、
テストモードにおいて、前記記憶装置に前記インバータ回路から出力される前記第２のクロックが入力され、前記記憶装置は、該第２のクロックに従って、前記第３のデータ信号を前記第２の出力制御回路に出力する、
半導体集積回路。
【請求項２】
前記テストモードにおいて、前記第２のクロックを前記記憶装置に出力し、非テストモードにおいて、前記第１のクロックを前記記憶装置に出力するように制御される第１の選択回路をさらに備える、
請求項１記載の半導体集積回路。
【請求項３】
前記テストモードにおいて、前記記憶装置をイネーブル状態にするための第１のイネーブル信号を前記記憶装置に出力し、非テストモードにおいて、前記第１のイネーブル信号以外の第２のイネーブル信号を前記記憶装置に出力する第２の選択回路をさらに備える、
請求項１又は２記載の半導体集積回路。
【請求項４】
前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す所定のタイミングで、前記第２のデータ信号が示すデータを記憶するとともに、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力する、
請求項１記載の半導体集積回路。
【請求項５】
前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す第１のタイミングで、前記第２のデータ信号が示すデータを記憶し、前記第２のクロックが示す第２のタイミングで、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力する、
請求項１記載の半導体集積回路。
【請求項６】
記憶装置を含む半導体集積回路を半導体試験装置の制御の下で試験するための試験システムであって、
前記半導体集積回路は、
第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力する第１の出力制御回路と、
前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力するインバータ回路と、
前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として前記半導体試験装置に出力する第２の出力制御回路と、を備え、
前記半導体集積回路は、前記半導体試験装置によってオン／オフが制御されるテストモードにおいて、前記記憶装置に前記インバータ回路から出力される前記第２のクロックが入力され、前記記憶装置は、該第２のクロックに従って、前記第３のデータ信号を前記第２の出力制御回路に出力し、
前記半導体試験装置は、前記半導体集積回路が出力する前記第４のデータ信号の状態が前記第４のデータ信号の期待値と一致するか否かを判断し、前記第４のデータ信号の状態が前記期待値と一致すると判断する場合に、前記半導体集積回路は正常に動作していると判断し、前記第４のデータ信号の状態が前記期待値と一致しないと判断する場合に、前記半導体集積回路は正常に動作していないと判断する、
試験システム。
【請求項７】
前記半導体集積回路は、
前記テストモードにおいて、前記第２のクロックを前記記憶装置に出力し、非テストモードにおいて、前記第１のクロックを前記記憶装置に出力するように制御される第１の選択回路をさらに備える、
請求項６記載の試験システム。
【請求項８】
前記半導体集積回路は、
前記テストモードにおいて、前記記憶装置をイネーブル状態にするための第１のイネーブル信号を前記記憶装置に出力し、非テストモードにおいて、前記第１のイネーブル信号以外の第２のイネーブル信号を前記記憶装置に出力する第２の選択回路をさらに備える、
請求項６又は７記載の試験システム。
【請求項９】
前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す所定のタイミングで、前記第２のデータ信号が示すデータを記憶するとともに、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力する、
請求項６記載の試験システム。
【請求項１０】
前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す第１のタイミングで、前記第２のデータ信号が示すデータを記憶し、前記第２のクロックが示す第２のタイミングで、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力する、
請求項６記載の試験システム。
【請求項１１】
前記期待値は、前記半導体集積回路が正常に動作すると仮定して設定された前記第４のデータ信号の状態を示す値である、請求項６記載の試験システム。
【請求項１２】
前記半導体試験装置は、前記半導体集積回路に前記記憶装置が存在せず、前記第２のデータ信号は前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の状態の期待値を決定する、
請求項１１記載の試験システム。
【請求項１３】
前記半導体試験装置は、前記第２のデータ信号が前記第１のクロックが示す所定のタイミングで前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の状態の期待値を決定する、
請求項１１記載の試験システム。
【請求項１４】
記憶装置を備える半導体集積回路を半導体試験装置の制御の下で試験するための試験方法であって、
第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力することと、
前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力することと、
前記記憶装置をイネーブル状態に設定することと、
前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として出力することと、
前記第４のデータ信号の状態を評価することと、
を含み、
前記第４のデータ信号として出力することは、前記第４のデータ信号の期待値を設定することを含み、
前記第４のデータ信号の状態を評価することは、
前記第４のデータ信号の状態が前記期待値と一致するか否かを判断することと、
前記第４のデータ信号の状態が前記期待値と一致すると判断する場合に、前記半導体集積回路は正常に動作していると判断し、前記第４のデータ信号の状態が前記期待値と一致しないと判断する場合に、前記半導体集積回路は正常に動作していないと判断することと、
を含む、試験方法。
【請求項１５】
前記期待値は、前記半導体集積回路が正常に動作すると仮定して設定された前記第４のデータ信号の状態を示す値である、請求項１４記載の試験方法。
【請求項１６】
前記第４のデータ信号の状態の期待値を設定することは、前記半導体集積回路に前記記憶装置が存在せず、前記第２のデータ信号は前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の期待値を決定することを含む、
請求項１５記載の試験方法。
【請求項１７】
前記第４のデータ信号の状態の期待値を設定することは、前記第２のデータ信号は、前記第１のクロックが示す所定のタイミングで、前記第３のデータ信号として、前記第２の出力制御回路に出力されるように、前記第４のデータ信号の期待値を決定することを含む、
請求項１５記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその試験方法に関し、特に、記憶装置を備える半導体集積回路及びその試験方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程において、その性能等を試験して、良品と不良品との選別を行う試験工程が欠かせない。半導体集積回路の試験工程においては、高品質を維持しながら、低コストで半導体集積回路の試験を実施することが求められている。
【０００３】
半導体集積回路に対する試験の精度の指標として、故障検出率という指標が存在する。故障検出率は、半導体集積回路において発生し得る故障の総数を試験によって検出可能な半導体集積回路の故障の総数で割ることで求められる。故障検出率を上昇させることは、半導体集積回路の品質を高める上で重要である。
【０００４】
また、一般に、記憶装置を備える半導体集積回路は、記憶装置に対して複雑な制御を行う必要があるため、その試験において、試験の制御アルゴリズムの設計工数の増大や試験時間の増大を招きやすい。記憶装置を備える半導体集積回路にとって、容易に試験を実行することは、半導体集積回路の試験に必要なコストを抑える上で重要である。
【０００５】
このような、半導体集積回路の故障検出率を上昇させるための半導体集積回路のテストシステムと、記憶装置を備える半導体集積回路の試験を容易に実施する半導体集積回路とが従来より存在する。
【０００６】
例えば、下記特許文献１は、ＲＡＭとその周辺回路と前記ＲＡＭに対する制御回路とが搭載されている半導体集積回路において、前記ＲＡＭのデータ出力端子と前記周辺回路のスキャンチェーンとの接続につき、前記データ出力端子が前記スキャンチェーンにおける初段のフリップフロップに接続され、前記制御回路は、前記周辺回路に対するスキャンモードのパターンシフト動作時に前記ＲＡＭをリード状態に制御するように構成され、前記パターンシフト動作時において、前記ＲＡＭから前記初段のフリップフロップに対してスキャンテストパターンを供給するように構成されていることを特徴とする、半導体集積回路のテストシステムを開示する。
【０００７】
また、下記非特許文献１は、記憶装置が搭載されている半導体集積回路であって、前記記憶装置の入力信号線に接続されるバイパス信号線と、前記バイパス信号線及び前記記憶装置の出力信号線を選択的に切り替えて出力する選択回路とをさらに備え、試験動作時に、前記バイパス信号線を選択し出力するように選択回路を制御し、通常動作時に前記記憶装置の出力信号線を選択し出力するように選択回路を制御する、半導体集積回路を開示する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許２００４−１２３７４号公報
【非特許文献１】佐藤康夫、“ＬＳＩ多様化へのテストの挑戦〜品質とコストのバランスを目指して〜”、第１７頁、２００９年３月５日、一般社団法人電子情報技術産業協会、インターネット＜URL; http://semicon.jeita.or.jp/STRJ/STRJ/2008/5C_TEST.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示されるような従来の半導体集積回路のテストシステムは、半導体集積回路の試験において、ＲＡＭに対してアドレス制御、読み出し制御及び書き込み制御などの種々の制御を行う必要があった。従って、斯かる半導体集積回路のテストシステムでは、半導体集積回路に対する制御が複雑となり、該制御の複雑化は、半導体集積回路に対する試験の容易性に悪影響をもたらしていた。
【００１０】
また、非特許文献１に開示されるような従来の半導体集積回路は、記憶装置の入力信号線に接続されるバイパス信号線と、記憶装置から出力される出力信号線を選択的に切り替えて出力する選択回路とを備え、試験動作時には記憶装置のバイパス信号線を選択し出力することによって、記憶装置を制御することなく、半導体集積回路に対する試験を行うように構成されていた。しかしながら、斯かる半導体集積回路は、試験動作時にバイパス信号線を選択し出力することから、記憶装置に接続される各種の信号線の故障を検出することができず、それに伴って、半導体集積回路の故障検出率の低下を招いていた。
【００１１】
そこで、本発明は、半導体集積回路に対する試験の容易性を確保しつつ、半導体集積回路の故障検出率を上昇させることができる半導体集積回路を提供することを目的とする。
【００１２】
また、本発明は、短時間で半導体集積回路の試験を実施することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１４】
即ち、ある観点に従う本発明は、記憶装置を含む半導体集積回路であって、第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力する第１の出力制御回路と、前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力するインバータ回路と、前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として出力する第２の出力制御回路と、を備え、テストモードにおいて、前記記憶装置に前記インバータ回路から出力される前記第２のクロックが入力され、前記記憶装置は、該第２のクロックに従って、前記第３のデータ信号を前記第２の出力制御回路に出力する、半導体集積回路である。
【００１５】
ここで、前記半導体集積回路は、前記テストモードにおいて、前記第２のクロックを前記記憶装置に出力し、非テストモードにおいて、前記第１のクロックを前記記憶装置に出力するように制御される第１の選択回路をさらに備えても良い。
【００１６】
さらに、前記半導体集積回路は、前記テストモードにおいて、前記記憶装置をイネーブル状態にするための第１のイネーブル信号を前記記憶装置に出力し、非テストモードにおいて、前記第１のイネーブル信号以外の第２のイネーブル信号を前記記憶装置に出力する第２の選択回路をさらに備えても良い。
【００１７】
また、前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す所定のタイミングで、前記第２のデータ信号が示すデータを記憶するとともに、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力しても良い。
【００１８】
また、前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す第１のタイミングで、前記第２のデータ信号が示すデータを記憶し、前記第２のクロックが示す第２のタイミングで、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力しても良い。
【００１９】
さらに、別の観点に従う本発明は、記憶装置を含む半導体集積回路を半導体試験装置の制御の下で試験するための試験システムであって、前記半導体集積回路は、第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力する第１の出力制御回路と、前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力するインバータ回路と、前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として前記半導体試験装置に出力する第２の出力制御回路と、を備え、前記半導体集積回路は、前記半導体試験装置によってオン／オフが制御されるテストモードにおいて、前記記憶装置に前記インバータ回路から出力される前記第２のクロックが入力され、前記記憶装置は、該第２のクロックに従って、前記第３のデータ信号を前記第２の出力制御回路に出力し、前記半導体試験装置は、前記半導体集積回路が出力する前記第４のデータ信号の状態が前記第４のデータ信号の期待値と一致するか否かを判断し、前記第４のデータ信号の状態が前記期待値と一致すると判断する場合に、前記半導体集積回路は正常に動作していると判断し、前記第４のデータ信号の状態が前記期待値と一致しないと判断する場合に、前記半導体集積回路は正常に動作していないと判断する、試験システムである。
【００２０】
ここで、前記半導体集積回路は、前記テストモードにおいて、前記第２のクロックを前記記憶装置に出力し、非テストモードにおいて、前記第１のクロックを前記記憶装置に出力するように制御される第１の選択回路をさらに備えても良い。
【００２１】
さらに、前記半導体集積回路は、前記テストモードにおいて、前記記憶装置をイネーブル状態にするための第１のイネーブル信号を前記記憶装置に出力し、非テストモードにおいて、前記第１のイネーブル信号以外の第２のイネーブル信号を前記記憶装置に出力する第２の選択回路をさらに備えても良い。
【００２２】
また、前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す所定のタイミングで、前記第２のデータ信号が示すデータを記憶するとともに、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力しても良い。
【００２３】
また、前記記憶装置は、前記テストモードにおいて、前記第２のクロックが示す第１のタイミングで、前記第２のデータ信号が示すデータを記憶し、前記第２のクロックが示す第２のタイミングで、前記記憶したデータに従う前記第３のデータ信号を前記第２の出力制御回路へ出力しても良い。
【００２４】
また、前記期待値は、前記半導体集積回路が正常に動作すると仮定して設定された前記第４のデータ信号の状態を示す値であっても良い。
【００２５】
さらに、前記半導体試験装置は、前記半導体集積回路に前記記憶装置が存在せず、前記第２のデータ信号は前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の状態の期待値を決定しても良い。
【００２６】
また、前記半導体試験装置は、前記第２のデータ信号が前記第１のクロックが示す所定のタイミングで前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の状態の期待値を決定しても良い。
【００２７】
さらに、別の観点に従う本発明は、記憶装置を備える半導体集積回路を半導体試験装置の制御の下で試験するための試験方法であって、第１のクロックに従って、第１のデータ信号を第２のデータ信号として前記記憶装置に出力することと、前記第１のクロックに対して逆相となる第２のクロックを前記記憶装置に出力することと、前記記憶装置をイネーブル状態に設定することと、前記記憶装置から出力される、前記第２のデータ信号に対応する第３のデータ信号を前記第１のクロックに従って、第４のデータ信号として出力することと、前記第４のデータ信号の状態を評価することと、を含み、前記第４のデータ信号として出力することは、前記第４のデータ信号の期待値を設定することを含み、前記第４のデータ信号の状態を評価することは、前記第４のデータ信号の状態が前記期待値と一致するか否かを判断することと、前記第４のデータ信号の状態が前記期待値と一致すると判断する場合に、前記半導体集積回路は正常に動作していると判断し、前記第４のデータ信号の状態が前記期待値と一致しないと判断する場合に、前記半導体集積回路は正常に動作していないと判断することと、を含む、試験方法である。
【００２８】
ここで、前記期待値は、前記半導体集積回路が正常に動作すると仮定して設定された前記第４のデータ信号の状態を示す値であっても良い。
【００２９】
さらに、前記第４のデータ信号の状態の期待値を設定することは、前記半導体集積回路に前記記憶装置が存在せず、前記第２のデータ信号は前記第３のデータ信号として前記第２の出力制御回路に出力されるように、前記第４のデータ信号の期待値を決定することを含んでも良い。
【００３０】
また、前記第４のデータ信号の状態の期待値を設定することは、前記第２のデータ信号は、前記第１のクロックが示す所定のタイミングで、前記第３のデータ信号として、前記第２の出力制御回路に出力されるように、前記第４のデータ信号の期待値を決定することを含んでも良い。
【発明の効果】
【００３１】
本発明によれば、半導体集積回路は、半導体集積回路の試験において、試験の容易性を確保しつつ、故障検出率を上昇させることができるようになる。
【００３２】
また本発明によれば、半導体集積回路は、半導体集積回路の試験において、短時間で試験を実施することができるようになる。
【００３３】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。
【図２】本発明の一実施形態に係る半導体試験方法を実現する試験システムを示す図である。
【図３】本発明の一実施形態に係る半導体試験方法を実現する試験システムにおける各種の信号のタイミングチャートである。
【図４】本発明の一実施形態に係る半導体試験方法において、半導体試験装置の動作を概略的に説明するためのフローチャートである。
【図５】本発明の一実施形態に係る半導体試験方法における半導体集積回路の各種の信号のタイミングチャートである。
【図６】本発明の一変形例に係る半導体試験方法において、半導体試験装置の動作を概略的に説明するためのフローチャートである。
【図７】本発明の一実施形態に係る半導体試験方法を実現する試験システムを示す図である。
【発明を実施するための形態】
【００３５】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００３６】
図１は、本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。同図に示すように、本実施形態に係る半導体集積回路１は、例えば、ドライバやＩＣ（Integrated Circuit）、マイクロコントローラであり、典型的には、出力制御回路ＦＦ１と、論理否定回路２６と、記憶装置２８と、出力制御回路ＦＦ４とを含んで構成される。
【００３７】
出力制御回路ＦＦ１は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１は、クロック端子ＣＫに入力される半導体集積回路１の駆動クロックであるクロックＣＬＫに基づいて、半導体集積回路１の他のコンポーネント（図示せず）からデータ端子Ｄに入力されるデータ信号ＤＡＴＡ１をデータ入力信号ＩＤＡＴＡとして出力端子Ｑから記憶装置２８のデータ入力端子ＤＩＮに出力する。
【００３８】
論理否定回路２６は、例えば、インバータ回路である。論理否定回路２６は、クロックＣＬＫに対して論理否定を行い、反転クロックＣＬＫ＿ＩＮＶとして該クロックを記憶装置２８のクロック端子ＣＫに出力する。
【００３９】
記憶装置２８は、例えば、書き込み動作及び読み出し動作を１回のクロックのタイミングで実行することができる揮発性メモリ（例えばＳＲＡＭ等）や書き換え可能な不揮発性メモリ（例えばフラッシュメモリ等）である。記憶装置２８は、１回のクロックのタイミングで、半導体集積回路１の各種の処理で必要となるデータを記憶（即ち書き込み動作）するとともに、該記憶したデータをそのまま出力（即ち読み出し動作）する。
【００４０】
具体的には、記憶装置２８は、クロック端子ＣＫに入力されるクロックＣＬＫ＿ＩＮＶに基づいて、データ入力端子ＤＩＮに入力されるデータ入力信号ＩＤＡＴＡが示す対象データを半導体集積回路１の他のコンポーネント（図示せず）からアドレス端子ＡＤに入力されるアドレス信号ＡＤＤが示すターゲット領域に記憶（即ち、書き込み）するとともに、該記憶した対象データをデータ出力信号ＯＤＡＴＡとして、データ出力端子ＤＯＵＴから出力制御回路ＦＦ４のデータ端子Ｄに出力（即ち、読み出し）する。また、記憶装置２８は、半導体集積回路１の他のコンポーネント（図示せず）から制御端子ＣＴに入力される制御信号ＣＮＴ３に基づいて、特殊な処理（例えば、ビット線単位での書き込み動作／読み出し動作など）のオン／オフを切り替える。また、記憶装置２８はリードライトイネーブル端子ＲＷＥを有し、該リードライトイネーブル端子ＲＷＥに入力される信号に基づいて、書き込み動作及び読み出し動作の制御、又は読み出し動作の制御のいずれかを選択する。本例においては、リードライトイネーブル端子ＲＷＥには、接地信号ＧＮＤが入力されるため、記憶装置２８の状態は、書き込み動作及び読み出し動作が可能な状態（即ち、書き込み動作がイネーブルであり、かつ、書き込まれた対象データがデータ出力端子ＤＯＵＴに出力される状態）となる。
【００４１】
出力制御回路ＦＦ４は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ４は、クロック端子ＣＫで受けるクロックＣＬＫに基づいて、記憶装置２８のデータ出力端子ＤＯＵＴからデータ端子Ｄに入力されるデータ出力信号ＯＤＡＴＡをテスト出力信号ＯＴＥＳＴとして出力端子Ｑから出力する。
【００４２】
以上のように構成される半導体集積回路１は、テストモードにおいて、出力制御回路ＦＦ１及びＦＦ４を駆動するクロックＣＬＫと逆相のクロックであるクロックＣＬＫ＿ＩＮＶが記憶装置２８のクロック端子ＣＫに入力されることによって、出力制御回路ＦＦ１から出力されるデータ入力信号ＩＤＡＴＡが示す対象データをクロックＣＬＫの１クロックのタイミングで、データ出力信号ＯＤＡＴＡとして出力制御回路ＦＦ４のデータ端子Ｄに入力することができる。これにより、半導体集積回路１は、その試験の制御内容（即ち、テストアルゴリズム）を決定するにあたって、記憶装置２８がテスト出力信号ＯＴＥＳＴの状態及び出力タイミングにもたらす影響を考慮する必要がない状態となるため、試験の容易性を確保することができる。また、半導体集積回路１は、データ信号ＤＡＴＡ１の状態が記憶装置２８を介して出力制御回路ＦＦ４に伝搬するため、記憶装置２８のデータ出力端子ＤＯＵＴに接続される信号線の故障を検出することができ、故障検出率を上昇させることができるようになる。
【００４３】
図２は、本発明の一実施形態に係る半導体試験方法を実現する試験システムを示す図である。同図に示すように、本実施形態に係る半導体試験方法は、例えば、被試験対象である半導体集積回路２と、これを試験するための半導体試験装置３とを含む試験システムにより実現される。
【００４４】
半導体集積回路２は、上述した実施形態に係る半導体集積回路１に対する他の構成例である。半導体集積回路２は、半導体集積回路１の構成に加えて、例えば、駆動回路２１と、出力制御回路ＦＦ１乃至ＦＦ４と、論理回路２２、２３、２４及び２９と、選択回路２５及び２７と、論理否定回路２６と、記憶装置２８とを含んで構成される。半導体集積回路２は、半導体試験装置３に接続され、半導体試験装置３の制御の下でその試験が行われる。半導体集積回路２は、その一機能として、各コンポーネントの状態を所望の状態に設定するとともに、該設定に対応したテスト出力信号ＯＴＥＳＴを生成し、該信号を半導体試験装置３に出力する。
【００４５】
駆動回路２１は、半導体集積回路２における各種の制御信号を生成及び出力し、半導体集積回路２における各コンポーネントを制御するとともに、半導体試験装置３から出力されるテスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、半導体集積回路２のテストモードのオン／オフを切り替える。具体的には、駆動回路２１は、データ信号ＤＡＴＡ１を生成し、該信号を出力制御回路ＦＦ１のデータ端子Ｄに出力する。また、駆動回路２１は、クロックＣＬＫを生成し、該信号を出力制御回路ＦＦ１乃至ＦＦ４のクロック端子ＣＫと、論理否定回路２６とに出力する。また、駆動回路２１は、制御信号ＣＮＴ１及びリードライトイネーブル信号ＲＷＥ１を生成し、該２つの信号をそれぞれ出力制御回路ＦＦ２及びＦＦ３のデータ端子Ｄに出力する。また、駆動回路２１は、テスト信号ＴＥＳＴを生成し、該信号を選択回路２５及び２７の選択端子ＳＬに出力する。また、駆動回路２１は、半導体試験装置３から出力されるテスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、半導体集積回路２の試験を行うか否かを判断する。駆動回路２１は、半導体集積回路２の試験を行うと判断する場合、テスト信号ＴＥＳＴの状態を“１”とする。一方、駆動回路２１は、半導体集積回路２に対する試験を行わないと判断する場合、テスト信号ＴＥＳＴの状態を“０”とする。
【００４６】
出力制御回路ＦＦ１は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ１は、駆動回路２１からクロック端子ＣＫに出力されるクロックＣＬＫに基づいて、駆動回路２１からデータ端子Ｄに出力されるデータ信号ＤＡＴＡ１をデータ信号ＤＡＴＡ２として、出力端子Ｑから論理回路２２に出力する。
【００４７】
論理回路２２は、例えば、半導体素子や抵抗、容量素子などから構成される組み合わせ回路である。論理回路２２は、出力制御回路ＦＦ１から受けるデータ信号ＤＡＴＡ２に対して所定の論理演算を行い、データ入力信号ＩＤＡＴＡとして該信号を記憶装置２８のデータ入力端子ＤＩＮに出力する。
【００４８】
出力制御回路ＦＦ２は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ２は、駆動回路２１からクロック端子ＣＫに出力されるクロックＣＬＫに基づいて、駆動回路２１からデータ端子Ｄに出力される制御信号ＣＮＴ１を制御信号ＣＮＴ２として、出力端子Ｑから論理回路２３に出力する。
【００４９】
論理回路２３は、例えば、半導体素子や抵抗、容量素子などから構成される組み合わせ回路である。論理回路２３は、出力制御回路ＦＦ２から受ける制御信号ＣＮＴ２に対して所定の論理演算を行い、制御信号ＣＮＴ３及びアドレス信号ＡＤＤをそれぞれ生成し、制御信号ＣＮＴ３を記憶装置２８の制御端子ＣＴに、アドレス信号ＡＤＤを記憶装置２８のアドレス端子ＡＤにそれぞれ出力する。
【００５０】
出力制御回路ＦＦ３は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ３は、駆動回路２１からクロック端子ＣＫに出力されるクロックＣＬＫに基づいて、駆動回路２１からデータ端子Ｄに出力されるリードライトイネーブル信号ＲＷＥ１をリードライトイネーブル信号ＲＷＥ２として、出力端子Ｑから論理回路２４に出力する。
【００５１】
論理回路２４は、例えば、半導体素子や抵抗、容量素子などから構成される組み合わせ回路である。論理回路２４は、出力制御回路ＦＦ３から受けるリードライトイネーブル信号ＲＷＥ２に対して所定の論理演算を行い、リードライトイネーブル信号ＲＷＥ３として該信号を選択回路２５の入力端子Ａ０に出力する。
【００５２】
選択回路２５は、例えば、マルチプレクサである。選択回路２５は、駆動回路２１から選択端子ＳＬに出力されるテスト信号ＴＥＳＴに基づいて、論理回路２４から入力端子Ａ０に出力されるリードライトイネーブル信号ＲＷＥ３と、入力端子Ａ１に出力される接地信号ＧＮＤとのうち一方を選択し、該選択した信号をリードライトイネーブル信号ＲＷＥ４として、出力端子Ｙから記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。より具体的には、選択回路２５は、選択端子ＳＬに入力されるテスト信号ＴＥＳＴの状態を判断する。選択回路２５は、テスト信号ＴＥＳＴの状態が例えば“０”であると判断する場合、論理回路２４から入力端子Ａ０に入力されるリードライトイネーブル信号ＲＷＥ３を選択し、該選択した信号をリードライトイネーブル信号ＲＷＥ４として、出力端子Ｙから記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。一方、選択回路２５は、テスト信号ＴＥＳＴの状態が例えば“１”であると判断する場合、入力端子Ａ１に入力される接地信号ＧＮＤを選択し、該選択した信号をリードライトイネーブル信号ＲＷＥ４として出力端子Ｙから記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。選択回路２５が接地信号ＧＮＤを選択することによって、記憶装置２８は、テストモードにおいて、書き込み動作がイネーブルであり、かつ記憶された対象データがデータ出力端子ＤＯＵＴに出力される状態に維持される。
【００５３】
論理否定回路２６は、例えば、インバータ回路である。論理否定回路２６は、駆動回路２１から出力されるクロックＣＬＫに対して論理否定を行い、反転クロックＣＬＫ＿ＩＮＶとして選択回路２７の入力端子Ａ１に出力する。
【００５４】
選択回路２７は、例えば、マルチプレクサである。選択回路２７は、選択端子ＳＬに入力されるテスト信号ＴＥＳＴに基づいて、入力端子Ａ０に入力されるクロックＣＬＫと、論理否定回路２６から入力される入力端子Ａ１に入力される反転クロックＣＬＫ＿ＩＮＶとのうち一方を選択し、該選択したクロックをクロックＣＬＫ２として、出力端子Ｙから記憶装置２８のクロック端子ＣＫに出力する。より具体的には、選択回路２７は、選択端子ＳＬに入力されるテスト信号ＴＥＳＴの状態を判断する。選択回路２７は、テスト信号ＴＥＳＴの状態が例えば“０”であると判断する場合、入力端子Ａ０に入力されるクロックＣＬＫを選択し、該選択したクロックをクロックＣＬＫ２として、出力端子Ｙから記憶装置２８のクロック端子ＣＫに出力する。一方、選択回路２７は、テスト信号ＴＥＳＴの状態が例えば“１”であると判断する場合、論理否定回路２６から入力端子Ａ１に入力される反転クロックＣＬＫ＿ＩＮＶを選択し、該選択したクロックをクロックＣＬＫ２として、出力端子Ｙから記憶装置２８のクロック端子ＣＫに出力する。選択回路２７が反転クロックＣＬＫ＿ＩＮＶを選択することによって、半導体集積回路２は、テストモードにおいて、論理回路２２から出力されるデータ入力信号ＩＤＡＴＡが示す対象データをクロックＣＬＫの１クロックのタイミングで、データ出力信号ＯＤＡＴＡとして出力制御回路ＦＦ４に出力するようになる。
【００５５】
記憶装置２８は、図１に示したものと同じである。記憶装置２８は、例えば、書き込み動作及び読み出し動作を１回のクロックのタイミングで実行することができる揮発性メモリ（例えばＳＲＡＭ等）や書き換え可能な不揮発性メモリ（例えばフラッシュメモリ等）であり、半導体集積回路２の各種の処理で必要となるデータを記憶するとともに、該記憶したデータを出力する。本例において、記憶装置２８は、選択回路２７からクロック端子ＣＫに出力されるクロックＣＬＫ２の例えば、立ち上がりのタイミングで、選択回路２５からリードライトイネーブル端子ＲＷＥに出力されるリードライトイネーブル信号ＲＷＥ４の状態に基づいて、書き込み動作がイネーブルであり、かつ記憶した対象データがデータ出力端子ＤＯＵＴに出力される状態のオン／オフを切り替える。
【００５６】
出力制御回路ＦＦ４は、例えば、Ｄ型フリップフロップである。出力制御回路ＦＦ４は、駆動回路２１からクロック端子ＣＫに出力されるクロックＣＬＫに基づいて、記憶装置２８のデータ出力端子ＤＯＵＴからデータ端子Ｄに出力されるデータ出力信号ＯＤＡＴＡをデータ信号ＤＡＴＡ３として出力端子Ｑから論理回路２９に出力する。
【００５７】
論理回路２９は、例えば、半導体素子や抵抗、容量素子、誘導素子などから構成される組み合わせ回路である。論理回路２９は、出力制御回路ＦＦ４から受けるデータ信号ＤＡＴＡ３に対して所定の論理演算を行い、テスト出力信号ＯＴＥＳＴとして該信号を半導体試験装置３に出力する。
【００５８】
半導体試験装置３は、例えば、制御装置３１と、コンパレータ３２と、記憶装置３３とを含んで構成される。半導体試験装置３は、半導体集積回路２に対する試験動作の制御を行う。また、半導体試験装置３は、制御装置３１の制御の下、半導体集積回路２からテスト出力信号ＯＴＥＳＴを受け、該信号に基づいて半導体集積回路２が正常に動作しているか否かを判断する。
【００５９】
制御装置３１は、半導体集積回路２に対する制御内容（即ち、テストアルゴリズム）を決定し、該制御内容を示すテスト制御信号ＴＥＳＴ＿ＣＮＴを生成し、該テスト制御信号ＴＥＳＴ＿ＣＮＴを半導体集積回路２に出力することによって、半導体集積回路２の試験動作の制御を行う。また、制御装置３１は、テスト出力信号ＯＴＥＳＴの状態の期待値を決定し、該期待値を示す期待値信号ＶＡＬＵＥを生成し該信号をコンパレータ３２に出力するとともに、コンパレータ３２から出力されるテスト結果信号ＲＴＥＳＴを受け、該テスト結果信号ＲＴＥＳＴに基づいて半導体集積回路２が正常に動作しているか否かを判断する。
【００６０】
ここで、期待値は、半導体試験装置３が半導体集積回路２に対して試験動作の制御を行う場合に、半導体集積回路２が正常に動作すると仮定して、半導体集積回路２が半導体試験装置３に出力すると予想されるテスト出力信号ＯＴＥＳＴの状態を示す値である。期待値は、典型的には、半導体試験装置３が半導体集積回路２に対して行う試験動作の制御内容と、半導体集積回路２の回路構成とによって定められる。
【００６１】
コンパレータ３２は、半導体集積回路２から出力されるテスト出力信号ＯＴＥＳＴと、制御回路３１から出力される期待値信号ＶＡＬＵＥとを受け、該２つの信号の状態が一致しているか否かを判断する。コンパレータ３２は、該２つの信号の状態が一致していると判断する場合、テスト出力信号ＯＴＥＳＴの状態は所望の状態にある（即ち“ＰＡＳＳ”）と判断する。一方、コンパレータ３２は、該２つの信号の状態が一致していないと判断する場合、テスト出力信号ＯＴＥＳＴの状態は所望の状態にない（即ち“ＦＡＩＬ”）と判断する。コンパレータ３２は、上述した判断を行った後に、該判断結果に基づいてテスト結果信号ＲＴＥＳＴを生成し、該信号を制御装置３１に出力する。
【００６２】
記憶装置３３は、例えば、ストレージデバイス（例えばＨＤＤ：Hard disk drive等）や揮発性メモリ（例えばＳＲＡＭ等）、書き換え可能な不揮発性メモリ（例えばフラッシュメモリ等）である。記憶装置３３は、半導体集積回路２に対する試験動作に関する制御内容と、テスト出力信号ＯＴＥＳＴの状態の期待値とをプログラムとして記憶するとともに、該記憶した制御内容及び期待値を制御回路３１に出力する。斯かる制御内容及び期待値は、典型的には、外部の別の装置（例えば、汎用コンピュータなど）によって生成され、記憶装置３３に記憶される。
【００６３】
なお、制御装置３１は、典型的には、記憶装置３３に記憶される試験プログラムに従って本実施形態の半導体試験方法を実行するように構成されるが、これに限られるものではなく、例えば、制御装置３１は、プログラムによって実現される処理内容をハードウェア／ファームウェアによって構成するものであっても良い。
【００６４】
半導体試験方法を実行する試験システムは、半導体試験装置３の制御に基づいて、半導体集積回路２のテストモードのオン／オフを切り替える。さらに、該試験システムは、テストモードにおいて、記憶装置２８のクロック端子ＣＫに、出力制御回路ＦＦ１及びＦＦ４を駆動するクロックＣＬＫと逆相のクロックを入力することによって、出力制御回路ＦＦ１から論理回路２２を介して出力されるデータ入力信号ＩＤＡＴＡが示す対象データをクロックＣＬＫの１クロックのタイミングで、データ出力信号ＯＤＡＴＡとして出力制御回路ＦＦ４のデータ端子Ｄに入力する。
【００６５】
次に、半導体集積回路２における駆動回路２１が出力するデータ信号ＤＡＴＡ１の状態の伝搬を図２及び図３を参照しつつ説明する。図３は、本発明の一実施形態に係る半導体試験方法を実現する試験システムにおける各種の信号のタイミングチャートである。
【００６６】
同図において、駆動回路２１は、半導体試験装置３から出力されるテスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、データ信号ＤＡＴＡ１の状態をα（０）として、出力制御回路ＦＦ１のデータ端子Ｄに出力すると仮定する。また、駆動回路２１は、該テスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、テスト信号ＴＥＳＴの状態を“１”として選択回路２５及び２７に出力し続けると仮定する。なお、記憶装置２８は、制御信号ＣＮＴ３及びアドレス信号ＡＤＤを受けるが、本例において記憶装置２８はデータの記憶及び出力さえできれば良いため、該２つの信号の状態はドントケアであって良い。
【００６７】
時刻ｔ０で、出力制御回路ＦＦ１はクロックＣＬＫの立ち上がりエッジを検知し、駆動回路２１から出力されるデータ信号ＤＡＴＡ１をデータ信号ＤＡＴＡ２として、論理回路２２に出力する。データ信号ＤＡＴＡ２の状態は、データ信号ＤＡＴＡ１の状態と同じであるため、α（０）となる。次に、論理回路２２は、出力制御回路ＦＦ１から出力されるデータ信号ＤＡＴＡ２に基づいて、論理演算を行う。論理回路２２は、時刻ｔ１で、該論理演算を終え、該論理演算の結果をデータ入力信号ＩＤＡＴＡとして、記憶装置２８のデータ入力端子ＤＩＮに出力する。データ入力信号ＩＤＡＴＡの状態は、該論理演算によって、α（１）となる。
【００６８】
時刻ｔ２で、記憶装置２８のリードライトイネーブル端子ＲＷＥに入力されるリードライトイネーブル信号ＲＷＥ４の状態は、テスト信号ＴＥＳＴの状態の“１”に基づいて“０”を維持するため、記憶装置２８は、書き込み動作がイネーブルであり、かつ、記憶した対象データがデータ出力端子ＤＯＵＴに出力される状態を維持している。また、記憶装置２８のクロック端子ＣＫに入力されるクロックＣＬＫ２は、反転クロックＣＬＫ＿ＩＮＶの状態と同じ状態を維持している。従って、時刻ｔ２で、記憶装置２８は、クロックＣＬＫの立ち下りエッジ（即ち、クロックＣＬＫ２の立ち上がりエッジ）を検知し、論理回路２２から出力されるデータ入力信号ＩＤＡＴＡが示す状態α（１）を記憶するとともに、該状態α（１）を示すデータ出力信号ＯＤＡＴＡを生成し、該信号を出力制御回路ＦＦ４に出力する。
【００６９】
時刻ｔ３で、出力制御回路ＦＦ４はクロックＣＬＫの立ち上がりエッジを検知し、記憶装置２８のデータ出力端子ＤＯＵＴから出力されるデータ出力信号ＯＤＡＴＡをデータ信号ＤＡＴＡ３として、論理回路２９に出力する。データ信号ＤＡＴＡ３の状態は、データ出力信号ＯＤＡＴＡと同じであるため、α（１）となる。次に、論理回路２９は、出力制御回路ＦＦ４から出力されるデータ信号ＤＡＴＡ３に基づいて、論理演算を行う。論理回路２９は、時刻ｔ４で、該論理演算を終え、該論理演算の結果をテスト出力信号ＯＴＥＳＴとして、該信号を半導体試験装置３に出力する。テスト出力信号ＯＴＥＳＴの状態は、該論理演算によって、α（２）となる。
【００７０】
時刻ｔ４以降において、半導体試験装置３はテスト出力信号ＯＴＥＳＴの状態α（２）が、該信号の状態の期待値と一致するか否かを判断する。半導体試験装置３は、該状態と該期待値とが一致すると判断する場合、半導体集積回路２は正常に動作していると判断し試験を終了する。一方、半導体試験装置３は、該状態と該期待値とが一致しないと判断する場合、半導体集積回路２は正常に動作していないと判断し試験を終了する。
【００７１】
同図に示すように、出力制御回路ＦＦ１がデータ信号ＤＡＴＡ２を出力して（時刻ｔ０）から、出力制御回路ＦＦ４がデータ信号ＤＡＴＡ３を出力する（時刻ｔ３）までの期間は、クロックＣＬＫの１周期となる。従って、本実施形態に係る半導体試験方法において、半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態の期待値を決定するにあたって、記憶装置２８がテスト出力信号ＯＴＥＳＴの状態及び出力タイミングにもたらす影響を考慮することなく、該期待値を決定することができる。具体的には、半導体設計装置３は、半導体集積回路２には記憶装置２８が存在せず、論理回路２２が出力するデータ入力信号ＩＤＡＴＡは出力制御回路ＦＦ４のデータ入力端子Ｄに出力されるものと仮定して、テスト出力信号ＯＴＥＳＴの状態の期待値を決定することができる。
【００７２】
次に、半導体集積回路２に対する試験を図２及び図４を参照しつつ説明する。図４は、本発明の一実施形態に係る半導体試験方法において、半導体試験装置の動作を概略的に説明するためのフローチャートである。同図を参照して、まず、半導体試験装置３は、記憶装置２８のクロック端子ＣＫに、半導体集積回路２におけるクロックＣＬＫに対して逆相となるクロックが入力されるように設定する。具体的には、半導体試験装置３は、テスト制御信号ＴＥＳＴ＿ＣＮＴを駆動回路２１に出力することによって、駆動回路２１にテスト信号ＴＥＳＴの状態を“Ｈ”に設定させ、駆動回路２１に選択回路２７がクロックＣＬＫと反転クロックＣＬＫ＿ＩＮＶとのうち、反転クロックＣＬＫ＿ＩＮＶを選択し、該クロックを記憶装置２８のクロック端子ＣＫに出力するように制御させる（Ｓ４０１）。
【００７３】
次に、半導体試験装置３は、記憶装置２８を書き込み動作がイネーブルであり、かつ記憶した対象データがデータ出力端子ＤＯＵＴに出力される状態に設定する。具体的には、半導体試験装置３は、テスト制御信号ＴＥＳＴ＿ＣＮＴを駆動回路２１に出力することによって、駆動回路２１にテスト信号ＴＥＳＴの状態を“Ｈ”に設定させ、駆動回路２１に選択回路２５がリードライトイネーブル信号ＲＷＥ３と接地信号ＧＮＤとのうち、接地信号ＧＮＤを選択し、該信号を記憶装置２８のリードライトイネーブル端子ＲＷＥに出力するように、選択回路２５を制御させる（Ｓ４０２）。
【００７４】
半導体試験装置３は、半導体集積回路２には記憶装置２８が存在せず、論理回路２２が出力するデータ入力信号ＩＤＡＴＡが出力制御回路ＦＦ４のデータ入力端子Ｄに出力されるものとして、テスト出力信号ＯＴＥＳＴの状態の期待値を決定する（Ｓ４０３）。半導体試験装置３は、テスト制御信号ＴＥＳＴ＿ＣＮＴを介して、半導体集積回路２が試験動作を行うように、半導体集積回路２の各種の制御信号の状態を制御する（Ｓ４０４）。
【００７５】
半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、ステップＳ４０３の処理において設定したテスト出力信号ＯＴＥＳＴの状態の期待値と一致するか否かを判断する（Ｓ４０５）。半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、該期待値と一致すると判断する場合（Ｓ４０５のＹｅｓ）、半導体集積回路２は正常に動作していると判断し（Ｓ４０６）、半導体集積回路２に対する試験を終了する。一方、半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、該期待値と一致しないと判断する場合（Ｓ４０５のＮｏ）、半導体集積回路２は正常に動作していないと判断し（Ｓ４０７）、半導体集積回路２に対する試験を終了する。
【００７６】
上述したように、本実施形態に係る半導体試験方法を実行する試験システムは、記憶装置２８のクロック端子ＣＫに出力制御回路ＦＦ１及びＦＦ４を駆動するクロックＣＬＫと逆相のクロックを入力することによって、半導体集積回路２の試験において、記憶装置２８がテスト出力信号ＯＴＥＳＴの状態及び出力タイミングにもたらす影響を考慮することなく、テスト出力信号ＯＴＥＳＴの状態の期待値を決定することができる。また、本実施形態に係る試験システムは、駆動回路２１が出力するデータ信号ＤＡＴＡ１の状態が記憶装置２８を介して半導体試験装置３に伝搬するため、記憶装置２８に接続される信号線Ｗ＿ＯＤＡＴＡの故障を検出することができる。
【００７７】
従って、本実施形態に係る半導体集積回路２及び半導体試験装置３を含む試験システムは、半導体集積回路２に対する試験において、試験の容易性を確保しつつ、故障検出率を上昇させることができるようになる。また、斯かる試験システムは、半導体集積回路２の試験において、短時間で半導体集積回路２の試験を実施することができるようになる。
【００７８】
なお、本実施形態において、記憶装置２８は、書き込み動作及び読み出し動作を１回のクロックのタイミングで実行することができる揮発性メモリ（例えばＳＲＡＭ等）や書き換え可能な不揮発性メモリ（例えばフラッシュメモリ等）であるが、これに限られるものではなく、記憶装置２８は書き込み動作及び読み出し動作の制御をそれぞれ別々に行い、さらに該書き込み動作及び読み出し動作を実行するために、それぞれ一回以上のクロックを必要とする揮発性メモリや書き換え可能な不揮発性メモリであっても良い。
【００７９】
次に、本発明の一実施形態に係る半導体集積回路２及び半導体試験装置３を含む試験システムを斯かる記憶装置２８に適用した半導体集積回路２Ａの動作について説明する。
【００８０】
図７は、本発明の一実施形態に係る半導体試験方法を実現する試験システムを示す図である。同図に示すように、本実施形態に係る半導体集積回路２Ａは、半導体集積回路２から選択回路２５を除去することによって構成される。
【００８１】
同図に示すように、論理回路２４は、出力制御回路ＦＦ３から受けるリードライトイネーブル信号ＲＷＥ２に対して所定の論理演算を行い、リードライトイネーブル信号ＲＷＥ４として該信号を記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。
【００８２】
また、本例においては、記憶装置２８は、リードライトイネーブル端子ＲＷＥに入力されるリードライトイネーブル信号ＲＷＥ４に基づいて、書き込み動作及び読み出し動作の制御のうちいずれか一方を選択するものと仮定する。また、本例においては、説明の簡単のため、記憶装置２８は、書き込み動作及び読み出し動作の制御の実行に、それぞれ１回のクロックを必要とするものと仮定する。
【００８３】
具体的には、記憶装置２８の図示しないコントローラは、選択回路２７からクロック端子ＣＫに出力されるクロックＣＬＫ２に基づいて、論理回路２４からリードライトイネーブル端子ＲＷＥに出力されるリードライトイネーブル信号ＲＷＥ４の状態を判断する。コントローラは、リードライトイネーブル信号ＲＷＥ４の状態が、例えば、“０”であると判断する場合、データ入力端子ＤＩＮに入力されるデータ入力信号ＩＤＡＴＡが示す対象データをアドレス端子ＡＤに入力されるアドレス信号ＡＤＤが示すターゲット領域に記憶（即ち、書き込み）する。記憶装置２８は、リードライトイネーブル信号ＲＷＥ４の状態が、例えば、“１”であると判断する場合、記憶した対象データをデータ出力信号ＯＤＡＴＡとして、データ出力端子ＤＯＵＴから出力制御回路ＦＦ４のデータ端子Ｄに出力（即ち、読み出し）する。
【００８４】
図５は、本発明の一実施形態に係る半導体試験方法における半導体集積回路の各種の信号のタイミングチャートである。同図において、半導体集積回路２Ａにおける駆動回路２１は、半導体試験装置３から出力されるテスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、データ信号ＤＡＴＡ１の状態をα（０）として、出力制御回路ＦＦ１のデータ端子Ｄに出力すると仮定する。また、駆動回路２１は、該テスト制御信号ＴＥＳＴ＿ＣＮＴに基づいて、テスト信号ＴＥＳＴの状態を“１”として選択回路２７に出力し続けると仮定する。なお、記憶装置２８は、制御信号ＣＮＴ３及びアドレス信号ＡＤＤを受けるが、本例において記憶装置２８はデータの記憶及び出力さえできれば良いため、制御信号ＣＮＴ３及びアドレス信号ＡＤＤの状態はドントケアであって良い。
【００８５】
時刻ｔ０で、論理回路２４は、リードライトイネーブル信号ＲＷＥ４の状態を“０”として、該信号を記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。記憶装置２８は、リードライトイネーブル端子ＲＷＥに入力されるリードライトイネーブル信号ＲＷＥ４の状態“０”に基づいて、書き込み動作及び読み出し動作の制御うち、書き込み動作の制御を選択する。また、時刻ｔ０で、出力制御回路ＦＦ１は、クロックＣＬＫの立ち上がりエッジを検知し、駆動回路２１から出力されるデータ信号ＤＡＴＡ１をデータ信号ＤＡＴＡ２として、該信号を論理回路２２に出力する。データ信号ＤＡＴＡ２の状態は、データ信号ＤＡＴＡ１の状態と同じであるため、α（０）となる。次に、論理回路２２は、出力制御回路ＦＦ１から出力されるデータ信号ＤＡＴＡ２に基づいて、論理演算を行う。論理回路２２は、時刻ｔ１で、該論理演算を終え、該論理演算の結果をデータ入力信号ＩＤＡＴＡとして、該信号を記憶装置２８のデータ入力端子ＤＩＮに出力する。データ入力信号ＩＤＡＴＡの状態は、該論理演算によって、α（１）となる。
【００８６】
時刻ｔ２（０）で、論理回路２４は、リードライトイネーブル信号ＲＷＥ４の状態を“０”に維持している。さらに、記憶装置２８のクロック端子ＣＫに入力されるクロックＣＬＫ２は、反転クロックＣＬＫ＿ＩＮＶの状態と同じ状態を維持している。従って、時刻ｔ２（０）で、記憶装置２８は、クロックＣＬＫの立ち下りエッジ（即ち、クロックＣＬＫ２の立ち上がりエッジ）を検知し、論理回路２２から出力されるデータ入力信号ＩＤＡＴＡが示す状態α（１）を記憶する。
【００８７】
時刻ｔ２（１）で、論理回路２４は、リードライトイネーブル信号ＲＷＥ４の状態を“１”として、該信号を記憶装置２８のリードライトイネーブル端子ＲＷＥに出力する。記憶装置２８は、リードライトイネーブル端子ＲＷＥに入力されるリードライトイネーブル信号ＲＷＥ４の状態“１”に基づいて、書き込み動作及び読み出し動作の制御のうち、読み出し動作の制御を選択する。
【００８８】
時刻ｔ２（２）で、論理回路２４は、リードライトイネーブル信号ＲＷＥ４の状態を“１”に維持している。さらに、記憶装置２８のクロック端子ＣＫに入力されるクロックＣＬＫ２は、反転クロックＣＬＫ＿ＩＮＶの状態と同じ状態を維持している。従って、時刻ｔ２（２）で、記憶装置２８は、クロックＣＬＫの立ち下りエッジ（即ち、クロックＣＬＫ２の立ち上がりエッジ）を検知し、時刻ｔ２（０）で記憶した状態α（１）をデータ出力信号ＯＤＡＴＡとして、該信号を出力制御回路ＦＦ４のデータ端子Ｄに出力する。
【００８９】
時刻ｔ３以降における半導体集積回路２Ａ及び半導体試験装置３の動作については、図３に示したものと同じであるため、その説明を省略する。なお、時刻ｔ０以前及び時刻ｔ３以降において、リードライトイネーブル信号ＲＷＥ４の状態はドントケアであって良い。
【００９０】
図５に示すように、出力制御回路ＦＦ１がデータ信号ＤＡＴＡ２を出力して（時刻ｔ０）から出力制御回路ＦＦ４がデータ信号ＤＡＴＡ３を出力する（時刻ｔ３）までの期間は、クロックＣＬＫの２周期となる。従って、半導体試験装置３は、記憶装置２８がテスト出力信号ＯＴＥＳＴの状態及び出力タイミングにもたらす影響に対して少ない考慮で、半導体集積回路２Ａに対する試験を行うことができる。具体的には、半導体試験装置３は、半導体集積回路２Ａの試験動作の制御において、記憶装置２８に対するアドレス制御を行うことなく、半導体集積回路２Ａに対する試験を行うことができる。また、半導体試験装置３は、論理回路２２が出力するデータ入力信号ＩＤＡＴＡの状態α（１）が、クロックＣＬＫの１クロックのタイミングで、出力制御回路ＦＦ４に伝搬するものと仮定して、テスト出力信号ＯＴＥＳＴの期待値を決定することができる。
【００９１】
次に、半導体集積回路２Ａに対する試験の動作を図６及び図７を参照しつつ説明する。図６は、本発明の一変形例に係る半導体試験方法において、半導体試験装置の動作を概略的に説明するためのフローチャートである。
【００９２】
同図を参照して、まず、半導体試験装置３は、記憶装置２８のクロック端子ＣＫに、半導体集積回路２ＡにおけるクロックＣＬＫに対して逆相となるクロックが入力されるように設定する。具体的には、半導体試験装置３は、テスト制御信号ＴＥＳＴ＿ＣＮＴを駆動回路２１に出力することによって、駆動回路２１にテスト信号ＴＥＳＴの状態を“Ｈ”に設定させ、駆動回路２１に選択回路２７がクロックＣＬＫと反転クロックＣＬＫ＿ＩＮＶとのうち、反転クロックＣＬＫ＿ＩＮＶを選択し、該クロックを記憶装置２８のクロック端子ＣＫに出力するように制御させる（Ｓ６０１）。
【００９３】
半導体試験装置３は、論理回路２２が出力するデータ入力信号ＩＤＡＴＡの状態が、クロックＣＬＫの１クロックのタイミングで、出力制御回路ＦＦ４に伝搬するものとして、テスト出力信号ＯＴＥＳＴの期待値を決定する（Ｓ６０２）。なお、斯かる期待値は、上述したように、記憶装置３３に記憶されたプログラムに基づいて決定されても良いし、制御回路３１の回路構成に基づいて決定されても良い。半導体試験装置３は、テスト制御信号ＴＥＳＴ＿ＣＮＴを介して、半導体集積回路２Ａが試験動作を行うように、半導体集積回路２Ａの各種の制御信号の状態を制御する（Ｓ６０３）。
【００９４】
半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、ステップＳ６０２の処理において設定したテスト出力信号ＯＴＥＳＴの状態の期待値と一致するか否かを判断する（Ｓ６０４）。半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、該期待値と一致すると判断する場合（Ｓ６０４のＹｅｓ）、半導体集積回路２Ａは正常に動作していると判断し（Ｓ６０５）、半導体集積回路２Ａに対する試験を終了する。一方、半導体試験装置３は、テスト出力信号ＯＴＥＳＴの状態が、該期待値と一致しないと判断する場合（Ｓ６０４のＮｏ）、半導体集積回路２Ａは正常に動作していないと判断し（Ｓ６０６）、半導体集積回路２Ａに対する試験を終了する。
【００９５】
上述したように、本実施形態に係る試験システムは、書き込み動作及び読み出し動作にそれぞれ１回以上のクロックを必要とする記憶装置２８を含む半導体集積回路２Ａに対しても、記憶回路２８のクロック端子ＣＫに出力制御回路ＦＦ１及びＦＦ４を駆動するクロックＣＬＫと逆相のクロックを入力することによって、記憶装置２８がテスト出力信号ＯＴＥＳＴの状態及び出力タイミングにもたらす影響に対して少ない考慮で試験を行うことができる。また、本実施形態に係る試験システムは、駆動回路２１が出力するデータ信号ＤＡＴＡ１の状態が記憶装置２８を介して半導体試験装置３に伝搬するため、記憶装置２８に接続される信号線Ｗ＿ＯＤＡＴＡの故障を検出することができる。
【００９６】
従って、本実施形態に係る半導体集積回路２Ａ及び半導体試験装置３を含む試験システムは、書き込み動作及び読み出し動作にそれぞれ１回以上のクロックを必要とする記憶装置２８を含む半導体集積回路２Ａに対する試験において、試験の容易性を確保しつつ、故障検出率を上昇させることができるようになる。また、斯かる試験システムは、斯かる半導体集積回路２Ａの試験において、短時間で半導体集積回路２Ａの試験を実施することができるようになる。
【００９７】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００９８】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００９９】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１００】
本発明は、半導体集積回路の分野に広く利用することができる。
【符号の説明】
【０１０１】
１，２…半導体集積回路
３…半導体試験装置
２１…駆動回路
２２，２３，２４，２９…論理回路
２５，２７…選択回路
２６…論理否定回路
２８，３３…記憶装置
３１…制御装置
３２…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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