(57)【要約】【課題】誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。【解決手段】第１の電源端子１と第２の電源端子２間に接続される第１のトリガ回路３と、第２のトリガ回路６を有する。第１のトリガ回路３のトリガ信号に応答して駆動信号を出力する第１のバッファ回路４と、第２のトリガ回路６のトリガ信号に応答して駆動信号を出力する第２のバッファ回路７を有する。第１と第２の電源端子間には、シャント回路９を有する。シャント回路９は、主電流路が直列に接続される第１のスイッチ回路５と第２のスイッチ回路８を有する。第１のスイッチ回路５の導通は第１のバッファ回路４の駆動信号により制御され、第２のスイッチ回路８の導通は第２のバッファ回路７の駆動信号により制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源端子と、
第２の電源端子と、
前記第１と第２の電源端子間に接続され、第１のトリガ信号を出力する第１のトリガ回路と、
前記第１と第２の電源端子間に、前記第１のトリガ回路と並列に接続され、第２のトリガ信号を出力する第２のトリガ回路と、
前記第１のトリガ信号に応答して第１の駆動信号を出力する第１のバッファ回路と、
前記第２のトリガ信号に応答して第２の駆動信号を出力する第２のバッファ回路と、
前記第１と第２の電源端子間に主電流路が直列に接続される第1のスイッチ回路と第２のスイッチ回路を有するシャント回路と、
を具備し、前記第１のスイッチ回路の導通は前記第１の駆動信号により制御され、前記第２のスイッチ回路の導通は前記第２の駆動信号により制御されることを特徴とする静電気保護回路。
【請求項２】
前記第１と第２の電源端子間に印加される所定の電源電圧が印加された定常状態では、前記第１のバッファ回路は前記第１のスイッチ回路をオフにする信号を出力し、前記第２のバッファ回路は前記第２のスイッチ回路をオンにする信号を出力することを特徴とする請求項１に記載の静電気保護回路。
【請求項３】
前記第１のトリガ回路と前記第２のトリガ回路は抵抗とコンデンサの直列回路を有し、前記第１のトリガ回路の時定数は、前記第２のトリガ回路の時定数よりも大きいことを特徴とする請求項１または２に記載の静電気保護回路。
【請求項４】
前記第２のトリガ信号のレベルを所定時間保持する保持手段を備えることを特徴とする請求項１から３のいずれか一項に記載の静電気保護回路。
【請求項５】
前記第２のバッファ回路は、少なくとも一つのインバータを有し、前記保持手段は、前記インバータに逆並列接続されるインバータを有することを特徴とする請求項４に記載の静電気保護回路。
【請求項６】
前記保持手段は、前記第１のトリガ信号によりリセットされることを特徴とする請求項４または５に記載の静電気保護回路。
【請求項７】
前記第１のスイッチ回路はソースが前記第２の電源端子に接続されたＮＭＯＳトランジスタで構成され、前記第２のスイッチ回路はソースが前記第１の電源端子に接続され、ドレインが前記ＮＭＯＳトランジスタのドレインと接続されたＰＭＯＳトランジスタで構成されることを特徴とする請求項１から６のいずれか一項に記載の静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、静電気保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
静電気保護回路の代表例に、ＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のＭＯＳトランジスタを駆動する構成となっている。放電用のＭＯＳトランジスタのオン時間は、トリガ回路の時定数により定まる為、ＥＳＤサージを十分放電できる時定数とする必要がある。しかしながら、時定数が大きくなると、電源立上げ時の電圧変動や、内部回路の動作に伴う電源電圧の揺動にトリガ回路が応答し、ＥＳＤサージではないにも拘わらず放電用のＭＯＳトランジスタが誤動作する可能性が有る。電源立上げ時に放電用のＭＯＳトランジスタが誤動作すると、電源電圧が十分に立上らないといった不都合が生じ、内部回路の動作不良を引き起こす場合が有る。また、電源電圧の揺動にトリガ回路が応答することにより、放電用のＭＯＳトランジスタが長時間に渡ってオンした場合には、放電用のＭＯＳトランジスタ自体が破壊に至ると言った事態が生じる恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１７２０９１号公報
【特許文献２】特表２００７−５２３４７６号公報
【特許文献３】特開２０１１−１９２７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、第１の電源端子と、第２の電源端子を有する。前記第１と第２の電源端子間に接続される第１のトリガ回路と、前記第１と第２の電源端子間に、前記第１のトリガ回路と並列に接続される第２のトリガ回路を有する。前記第１のトリガ回路のトリガ信号に応答して駆動信号を出力する第１のバッファ回路と、前記第２のトリガ回路のトリガ信号に応答して駆動信号を出力する第２のバッファ回路を有する。前記第１と第２の電源端子間に主電流路が直列に接続される第１のスイッチ回路と第２のスイッチ回路を有するシャント回路を有する。前記第１のスイッチ回路の導通は前記第１のバッファ回路の駆動信号により制御され、前記第２のスイッチ回路の導通は前記第２のバッファ回路の駆動信号により制御される静電気保護回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の静電気保護回路を示す図である。
【図２】図２は、第２の実施形態の静電気保護回路を示す図である。
【図３】図３は、第３の実施形態の静電気保護回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、第１の電源端子１と第２の電源端子２の間に接続される第１のトリガ回路３を有する。第１のトリガ回路３のトリガ信号は、第１のバッファ回路４に供給される。第１のバッファ回路４は、第１のトリガ回路３からのトリガ信号を増幅して、第１のスイッチ回路５に供給する。第１のスイッチ回路５の導通は、第１のバッファ回路４からの駆動信号によって制御される。
【００１０】
第１の電源端子１と第２の電源端子２の間には、第１のトリガ回路３と並列に第２のトリガ回路６が接続される。第２のトリガ回路６のトリガ信号は、第２のバッファ回路７に供給される。第２のバッファ回路７は、第２のトリガ回路６からのトリガ信号を増幅して、第２のスイッチ回路８に供給する。第２のスイッチ回路８の導通は、第２のバッファ回路７からの駆動信号によって制御される。第１のスイッチ回路５と第２のスイッチ回路８の主電流路は第１の電源端子１と第２の電源端子２の間に直列に接続され、シャント回路９を構成する。第１の電源端子１と第２の電源端子２の間には、内部回路が接続されるが、省略している。
【００１１】
第１の電源端子１と第２の電源端子２の間に所定の電圧が印加され、内部回路（図示せず）が通常動作を行っている定常状態では、第１のスイッチ回路５には、第１のバッファ回路４から第１のスイッチ回路５をオフにする駆動信号が供給される。一方、第２のスイッチ回路８には、第２のスイッチ回路８をオンにする駆動信号が第２のバッファ回路７から供給される。シャント回路９を構成する第１のスイッチ回路５がオフであるため、第１の電源端子１と第２の電源端子２の間に所定の電圧が印加された定常状態では、シャント回路９はオフ状態で有る。
【００１２】
第１の電源端子１と第２の電源端子２の間にＥＳＤサージが印加されると、第１のトリガ回路３がＥＳＤサージに応答して、トリガ信号を第１のバッファ回路４に供給する。第１のバッファ回路４は、トリガ信号を増幅して第１のスイッチ回路５に駆動信号を供給する。スイッチ回路５は、第１のバッファ回路４の駆動信号に応答してオンとなる。第２のトリガ回路６は、ＥＳＤサージには応答しない設定となっており、第２のスイッチ回路８は、オン状態を維持する。この為、ＥＳＤサージに対しては、シャント回路９の第１のスイッチ回路５と第２のスイッチ回路８の両方がオン状態となり、ＥＳＤサージを放電する。
【００１３】
第１の電源端子１と第２の電源端子２の間に、ＥＳＤサージよりも急峻な立上りの電圧変動が生じる場合がある。例えば、電源電圧を立上げる時のチャージポンプ（図示せず）の動作により、急峻な立上りの電源電圧の変動が生じる場合がある。この場合には、第１のトリガ回路３と第２のトリガ回路６の両方が電源電圧の変動に応答する。第１のトリガ回路３が応答することにより、第１のトリガ回路３から第１のバッファ回路４にトリガ信号が供給され、第１のバッファ回路４から第１のスイッチ回路５に駆動信号が供給される。これにより、第１のスイッチ回路５は、オンする。一方、第２のトリガ回路６が応答することにより、第２のトリガ回路６から第２のバッファ回路７にトリガ信号が供給され、第２のバッファ回路７から第２のスイッチ回路８に駆動信号が供給される。これにより、第２のスイッチ回路８は、オフ状態になる。すなわち、定常状態ではオン状態にある第２のスイッチ回路８は、第２のバッファ回路７の駆動信号を受けてオフ状態となる。これにより、第１の電源端子１と第２の電源端子２の間にＥＳＤサージよりも急峻な立上りの電圧変動が生じる場合には、シャント回路９はオフ状態になる。
【００１４】
本実施形態によれば、第１の電源端子１と第２の電源端子２の間に並列に接続される２つのトリガ回路（３、６）を有する。従って、第１と第２のトリガ回路（３、６）の電源電圧の変動等に対する応答特性は、それぞれ独立に設定することが出来る。例えば、第１のトリガ回路３は、ＥＳＤサージとＥＳＤサージよりも早い立上りの電源電圧変動に応答する特性とすることが出来る。一方、第２のトリガ回路６は、ＥＳＤよりも早い立上りの電源電圧の変動等に対してのみ応答する特性に設定することが出来る。シャント回路９を構成する２つのスイッチ回路（５、８）は、それぞれのトリガ回路（３、６）のトリガ信号を増幅して出力するバッファ回路（４、７）の駆動信号により導通が制御される。直列接続される２つのスイッチ回路（５、８）の両方がオンの場合のみシャント回路９はオン状態になるため、ＥＳＤサージよりも急峻な立ち上りの電圧変動等に対しては、シャント回路９が動作しない構成とすることが出来る。すなわち、電源電圧の立上げ時等の電源電圧の変動に対して、シャント回路９が誤動作しない静電気保護回路を提供することが出来る。
【００１５】
（第２の実施形態）
図２は、第２の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、第１のトリガ回路３は、抵抗３１とコンデンサ３２の直列回路を有する。抵抗３１とコンデンサ３２の共通接続ノード３３は、第１のバッファ回路４に接続される。第１のバッファ回路４は、直列接続された３段のインバータ（４１、４２、４３）を有する。各インバータ（４１、４２、４３）は、例えば、ＣＭＯＳインバータで構成される。第１のバッファ回路４は、第１のトリガ回路３からのトリガ信号を増幅して、第１のスイッチ回路５に駆動信号を供給する。
第１のスイッチ回路５は、ＮＭＯＳトランジスタ５１を有する。ＮＭＯＳトランジスタ５１のゲート電極には、第１のバッファ回路４からの駆動信号が供給される。ＮＭＯＳトランジスタ５１のソース電極とバックゲート電極は、第２の電源端子２に接続される。
【００１６】
第２のトリガ回路６は、抵抗６１とコンデンサ６２の直列回路を有する。抵抗６１とコンデンサ６２の共通接続ノード６３は、第２のバッファ回路７に接続される。第２のバッファ回路７は、直列接続された２段のインバータ（７１、７２）を有する。各インバータ（７１、７２）は、例えば、ＣＭＯＳインバータで構成される。第２のバッファ回路７は、第２のトリガ回路６からのトリガ信号を増幅して、第２のスイッチ回路８に駆動信号を供給する。第２のスイッチ回路８は、ＰＭＯＳトランジスタ８１を有する。ＰＭＯＳトランジスタ８１のゲート電極には、第２のバッファ回路７からの駆動信号が供給される。ＰＭＯＳトランジスタ８１のソース電極とバックゲート電極は、第１の電源端子１に接続される。
【００１７】
ＮＭＯＳトランジスタ５１のドレイン電極は、ＰＭＯＳトランジスタ８１のドレイン電極に接続される。主電流路となるＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ８１のソース・ドレイン流路が第１の電源端子１と第２の電源端子２の間に直列接続され、シャント回路９が構成される。
【００１８】
例えば、第１のトリガ回路３を構成する抵抗３１とコンデンサ３２で構成されるＣＲ回路の時定数は、ＥＳＤ試験規格を満たす値に設定される。ＥＳＤ人体帯電モデル（ＨＢＭ法：Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）では、１００ｐＦ（ピコファラッド）に充電した電荷を、１．５ｋΩ（キロオーム）の抵抗を介して放電させる試験を行う。この為、第１のトリガ回路３の時定数は、このＥＳＤ試験規格である１００ｐＦのコンデンサと１．５ｋΩの抵抗による時定数１５０ｎＳ（ナノ秒）を考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定される。ＥＳＤサージを十分に放電する為である。例えば、抵抗３１の値を１ＭΩ（メガオーム）にし、コンデンサ３２の値を１ｐＦにすることにより、時定数を１μＳに設定することが出来る。
【００１９】
第２のトリガ回路６を構成する抵抗６１とコンデンサ６２で構成されるＣＲ回路の時定数は、例えば、第１の電源端子１と第２の電源端子２の間に接続される内部回路（図示せず）の回路動作速度、あるいは、電源立上げ時のチャージポンプ（図示せず）の電圧立上げの速度を考慮して設定される。内部回路の動作による電源電圧の変動、あるいは、電源電圧立上げ時の電源電圧変動に第２のトリガ回路６を応答さる為である。内部回路の動作による電源電圧の変動、あるいは、電源電圧立上げ時の電源電圧変動に第２のトリガ回路６を応答させて第２のスイッチ回路８を構成するＰＭＯＳトランジスタ８１をオフさせることにより、シャント回路９をオフ状態に維持することが出来る。すなわち、内部回路の動作による電源電圧の変動、あるいは、電源電圧立上げ時の電源電圧変動に対しては、第１の電源端子１と第２の電源端子２の間はシャントされない構成とすることが出来る。
【００２０】
例えば、電源立上げ時のチャージポンプ（図示せず）による電源電圧の立上り時間が１００ｐＳ（ピコ秒）のオーダーの場合には、第２のトリガ回路６の時定数は、例えば、１ｎＳ（ナノ秒）に設定される。第２のトリガ回路６の時定数を電源電圧の立上り時間の１０倍程度の値に設定にすることにより、第２のトリガ回路６を電源立上げ時等の電源電圧の早い変動に応答させることが出来る。第２のトリガ回路６が応答することにより、第２のバッファ回路７からは、Ｈｉｇｈレベルの駆動信号がＰＭＯＳトランジスタ８１のゲート電極に供給され、ＰＭＯＳトランジスタ８１はオフ状態を維持する。すなわち、シャント回路９は、オフ状態である。
【００２１】
第１の電源端子１と第２の電源端子２の間にＥＳＤサージが印加された場合には、第１のトリガ回路３は応答して、トリガ信号を第１のバッファ回路４に供給する。第１のバッファ回路４からＨｉｇｈレベルの駆動信号がＮＭＯＳトランジスタ５１のゲート電極に供給され、ＮＭＯＳトランジスタ５１はオン状態となる。一方、第２のトリガ回路６の時定数は、１ｎＳ程度の小さい時定数に設定されているため、例えば、１０ｎＳ程度の立上り時間を有するＥＳＤサージには応答しない。この為、第２のバッファ回路７からは、Ｌｏｗレベルの駆動信号がＰＭＯＳトランジスタ８１のゲート電極に供給され、ＰＭＯＳトランジスタ８１はオン状態となる。これにより、ＥＳＤサージに対しては、第１のスイッチ回路５を構成するＮＭＯＳトランジスタ５１と第２のスイッチ回路８を構成するＰＭＯＳトランジスタ８１が、両方ともオン状態となるため第１の電源端子１と第２の電源端子２の間のシャント回路９がオン状態となり、ＥＳＤサージを放電することが出来る。
【００２２】
第１の電源端子１と第２の電源端子２の間に所定の電圧が印加された定常状態、例えば、第１の電源端子１に高電位側の電圧ＶＤＤが印加され、第２の電源端子２に接地電位ＶＳＳが印加され、内部回路（図示せず）が通常動作を行っている定常状態では、第１のトリガ回路３の共通接続ノード３３からＨｉｇｈレベルの信号が第１のバッファ回路４に供給され、第１のスイッチ回路５のＮＭＯＳトランジスタ５１のゲート電極には、第１のバッファ回路４からＬｏｗレベルの駆動信号が供給されるため、ＮＭＯＳトランジスタ５１はオフ状態である。一方、第２のトリガ回路６の共通接続ノード６３からはＬｏｗレベルの信号が第２のバッファ回路７に供給され、第２のスイッチ回路８のＰＭＯＳトランジスタ８１のゲート電極には、Ｌｏｗレベルの駆動信号が供給され、ＰＭＯＳトランジスタはオン状態である。すなわち、シャント回路９を構成する第１のスイッチ回路５がオフであるため、第１の電源端子１と第２の電源端子２の間に所定の電圧が印加された定常状態では、シャント回路９はオフ状態で有る。
【００２３】
本実施形態によれば、第１のトリガ回路３と第２のトリガ回路６の時定数の設定により、ＥＳＤサージの放電が可能で、且つ、ＥＳＤサージよりも早い電源立上げ時の電源電圧の変動等に対してはシャント回路がオフ状態を維持する静電気保護回路を提供することが出来る。すなわち、電源電圧の立上げ時等の電源電圧の変動に対して、シャント回路９が誤動作しない静電気保護回路を提供することが出来る。また、第１のトリガ回路３の時定数は大きい値に設定することが出来るため、ＥＳＤサージを十分に放電することが可能となる。例えば、第１のトリガ回路３と第２のトリガ回路６の時定数を比較した場合、第２のトリガ回路６の時定数は、第１のトリガ回路３の時定数に対して、１／１０００倍程度の値に設定される。換言すれば、第１のトリガ回路３の時定数は、第２のトリガ回路６の時定数の１０００倍程度の値に設定することが出来る。
【００２４】
（第３の実施形態）
図３は、第３の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一符号を付して、説明を省略する。本実施形態は、第２のバッファ回路７の入力信号のレベルを所定時間保持する保持手段１０を有する。保持手段１０は、第２のバッファ回路７のインバータ７１に逆並列接続されたインバータ１０１を有する。インバータ１０１は、例えば、ＣＭＯＳインバータで構成される。共通接続ノード６３の電位がＨｉｇｈレベルになると、インバータ７１からはＬｏｗレベルの出力信号がインバータ回路１０２に供給され、Ｈｉｇｈレベルの信号がインバータ１０２からインバータ７１に供給される帰還回路が構成される。この帰還回路により、インバータ７１の入力端の入力信号レベル、すなわち、第２のバッファ回路７へ供給されるトリガ信号のレベルがＨｉｇｈレベルに維持される。インバータ７１とインバータ１０１による帰還回路は、いわゆるラッチ回路を構成する。保持手段１０は、リセット用のＮＭＯＳトランジスタ１０２を有する。ＮＭＯＳトランジスタ１０２のゲート電極は、第１のバッファ回路４のインバータ４１の出力を受ける。ＮＭＯＳトランジスタ１０２のソース電極とバックゲート電極は、第２の電源端子２に接続され、ドレイン電極は、インバータ１０１の出力端に接続される。
【００２５】
既述した様に、ＥＳＤサージよりも早い立上り速度を有する電源立ち上げ時の電源電圧の変動等に応答させる為、第２のトリガ回路６の時定数は、小さい値に設定される。この為、第２のトリガ回路６の共通接続ノード６３の電位は、短時間でＨｉｇｈレベルになるが、一方、その短い時定数に従い急速にＬｏｗレベルになる。保持手段１０により、所定の時間、第２のバッファ回路７の入力信号のレベルをＨｉｇｈレベルに維持することにより、第２のバッファ回路７からＨｉｇｈレベルの駆動信号が第２のスイッチ回路８のＰＭＯＳトランジスタ８１のゲート電極に供給される。これにより、ＰＭＯＳトランジスタ８１がオフになり、シャント回路９を所定時間の間オフ状態に保つことが出来る。すなわち、ＥＳＤサージではない、ＥＳＤサージよりも早い立上り速度を有する電源立上げ時の電源電圧の変動等に対し、シャント回路９が誤動作しない状態を維持させることが出来る。
【００２６】
第１のトリガ回路３の時定数により設定される所定時間、例えば、１μＳの後に、第１のバッファ回路４の１段目のインバータ４１からＮＭＯＳトランジスタ１０２にＨｉｇｈレベルのリセット信号が供給され、ＮＭＯＳトランジスタ１０２がオンとなる。これにより、第２のバッファ回路７の１段目のインバータ７１の入力端の入力信号のレベルがＬｏｗレベルとなり、Ｌｏｗレベルの駆動信号が第２のバッファ回路７からＰＭＯＳトランジスタ８１のゲート電極に供給されて、ＰＭＯＳトランジスタ８１がオン状態に復帰する。
【００２７】
本実施形態によれば、第２のトリガ回路６の時定数を小さく設定しても、保持手段１０の動作により所定時間の間は第２のスイッチ回路８を構成するＰＭＯＳトランジスタ８１をオフ状態に維持することが出来るため、ＥＳＤサージではない電源電圧の急峻で過渡的な変動等による静電気保護回路の誤動作を回避することが出来る。
【００２８】
第１及び第２のスイッチ回路（５、８）を構成するＭＯＳトランジスタの導電型は、適宜変更することが可能である。導電型の変更に合わせ、例えば、第１及び第２のバッファ回路（４、７）を構成するインバータの数を調整する。なお、第１および第２のバッファ回路はインバータに限られない。また、第１及び第２のスイッチ回路（５、８）は、バイポーラトランジスタを用いて構成することも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ流路となり、制御電極がベース電極となる。この場合、バイアスの関係から、ＮＭＯＳトランジスタに変えてＮＰＮトランジスタを用いる構成とすることが出来る。
【００２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１  第１の電源端子、２  第２の電源端子、３  第１のトリガ回路、４  第１のバッファ回路、５  第１のスイッチ回路、６  第２のトリガ回路、７  第２のバッファ回路、８  第２のスイッチ回路、９  シャント回路、１０  保持手段。
【図１】
2015153762.tif 000003
【図２】
2015153762.tif 000004
【図３】
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