(57)【要約】【課題】ｋＴＣノイズ及び固定パターンノイズを低減することができる光電変換装置を提供することを課題とする。【解決手段】光電変換装置は、光電変換部（２）の電荷を制御電極に入力して増幅出力する増幅用トランジスタ（３）と、増幅用トランジスタの制御電極及び増幅用トランジスタの第１の主電極を接続するためのリセット用トランジスタ（４）とを含む複数の画素（１）が配列される画素エリアを有する光電変換装置であって、画素エリアの外に設けられ、複数の画素に対して共通に設けられ、増幅用トランジスタの第１の主電極に第１の定電流を流し又は第１の定電位を印加する第１の切り替え部（１０）と、画素エリアの外に設けられ、複数の画素に対して共通に設けられ、増幅用トランジスタの第２の主電極に第２の定電流を流し、第２の定電位を印加し、又は増幅用トランジスタの第２の主電極を浮遊状態にする第２の切り替え部（１１，１２）とを有する。【選択図】図１
2015198342.tif 000002
【特許請求の範囲】
【請求項１】
光を電荷に変換して蓄積する光電変換部と、
前記光電変換部の電荷を制御電極に入力して増幅出力する増幅用トランジスタと、
前記増幅用トランジスタの前記制御電極及び前記増幅用トランジスタの第１の主電極を接続するためのリセット用トランジスタとを含む複数の画素が配列される画素エリアを有する光電変換装置であって、
前記画素エリアの外に設けられ、前記複数の画素に対して共通に設けられ、前記増幅用トランジスタの前記第１の主電極に第１の定電流を流し又は第１の定電位を印加する第１の切り替え部と、
前記画素エリアの外に設けられ、前記複数の画素に対して共通に設けられ、前記増幅用トランジスタの第２の主電極に第２の定電流を流し、第２の定電位を印加し、又は前記増幅用トランジスタの第２の主電極を浮遊状態にする第２の切り替え部と
を有することを特徴とする光電変換装置。
【請求項２】
前記増幅用トランジスタの前記制御電極は、直接、前記光電変換部に接続されることを特徴とする請求項１記載の光電変換装置。
【請求項３】
さらに、前記増幅用トランジスタの前記制御電極に接続され、電荷を保持するフローティングディフュージョン部と、
前記光電変換部の電荷を前記フローティングディフュージョン部に転送する転送用トランジスタとを有することを特徴とする請求項１記載の光電変換装置。
【請求項４】
前記第１の定電流及び第２の定電流は、相互に大きさが同じであることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
【請求項５】
前記第２の切り替え部は、前記第１の定電流に基づく大きさの前記第２の定電流を流す回路手段を備えていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記第２の切り替え部は、
第１のトランジスタと
前記第１のトランジスタの第１の主電極及び前記増幅用トランジスタの前記第１の主電極間に接続される第１のスイッチと、
前記第１のトランジスタの前記第１の主電極及び前記第１のトランジスタの制御電極間に接続される第２のスイッチと、
前記第１のトランジスタの前記制御電極に接続される容量とを有することを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
【請求項７】
前記第１の切り替え部は、前記第２の定電流に基づく大きさの前記第１の定電流を流す回路手段を備えていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項８】
リセット動作期間では、
前記第１の切り替え部は、前記増幅用トランジスタの前記第１の主電極に前記第１の定電流を流し、
前記第２の切り替え部は、前記増幅用トランジスタの前記第２の主電極に前記第２の定電位を印加し、
前記リセット用トランジスタは導通し、
前記増幅用トランジスタの前記第１の主電極、前記リセット用トランジスタ及び前記増幅用トランジスタの前記制御電極の負のフィードバックループが形成され、前記増幅用トランジスタの前記制御電極がリセットされることを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
【請求項９】
読み出し動作期間では、
前記第１の切り替え部は、前記増幅用トランジスタの前記第１の主電極に前記第１の定電位を印加し、
前記第２の切り替え部は、前記増幅用トランジスタの前記第２の主電極に前記第２の定電流を流し、
前記リセット用トランジスタは導通せず、
前記増幅用トランジスタは、フォロワ動作し、前記増幅用トランジスタの前記制御電極に入力された電荷量に応じた出力を前記増幅用トランジスタの前記第２の主電極に出力することを特徴とする請求項１〜８のいずれか１項に記載の光電変換装置。
【請求項１０】
電荷蓄積動作期間では、
前記第１の切り替え部は、前記増幅用トランジスタの前記第１の主電極に前記第１の定電位を印加し、
前記第２の切り替え部は、前記増幅用トランジスタの前記第２の主電極を浮遊状態にし、
前記リセット用トランジスタは導通せず、
前記光電変換部は、光を電荷に変換して蓄積することを特徴とする請求項１〜９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記増幅用トランジスタは、ＭＯＳトランジスタであり、
前記第１の主電極は、ドレインであり、
前記第２の主電極は、ソースであり、
前記制御電極は、ゲートであることを特徴とする請求項１〜１０のいずれか１項に記載の光電変換装置。
【請求項１２】
前記複数の画素において、信号蓄積開始から信号蓄積終了までのタイミングを揃えた電子シャッターを行うことを特徴とする請求項３記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
自動焦点制御用センサ（以下ＡＦセンサと称する）は、光電変換によって発生した電荷を蓄積中に何度も非破壊読み出しをする自動ゲイン制御動作（以下ＡＧＣ動作と称する）を行う。そのため、ＡＦセンサは、一般に、フォトダイオードと信号増幅用トランジスタの制御電極部とが直接に接続された構造の画素を有する。また、光電変換膜が画素上に積層されたイメージセンサが知られている。この光電変換膜は、半導体に形成された画素部の素子（一般には増幅用トランジスタの制御電極）に配線を介して直接接続される。以上のような構成の画素をここでは直結型画素と称する。
【０００３】
一方、一般的なＣＭＯＳイメージセンサ画素は、フォトダイオードに蓄積された電荷を、増幅用トランジスタのゲート電極に接続される電荷検知部に転送する構成を有する。このような構成の画素をここでは転送型画素と称する。
【０００４】
直結型画素は、転送型画素では実現困難なＡＧＣ動作や積層膜の利用を可能にするが、転送型画素のような相間二重サンプリングによるノイズ除去を行うことが難しい。以下の特許文献１では、直結型画素に対応したリセット方法が開示されている。また、特許文献２では、直結型画素のリセットノイズを低減化する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−９８２１５号公報
【特許文献２】米国特許第６４９３０３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
直結型画素のリセットでは、ノイズを十分に低減できない。すなわち、特許文献１は、画素の増幅用トランジスタのゲートを所定の電圧にリセットするものであり、ｋＴＣノイズが生ずる。また、増幅用トランジスタのしきい値ばらつきに起因する固定パターンノイズが生ずる。
【０００７】
また、特許文献２は、ｋＴＣノイズなどのリセットノイズを低減できる。しかし、１つの画素内に定電流用のＭＯＳトランジスタを設けることが画素サイズの増加につながる。なぜなら、増幅用トランジスタの極性と逆の極性をもつトランジスタを定電流用として設ける、すなわち、極性が反対の２つのウエルを１つの画素に設けることになるからである。
【０００８】
また、画素ごとに定電流用のＭＯＳトランジスタが設けられると、リセット時の画素内の定電流値と読み出し時のソースフォロワ動作におけるソース側の定電流値とが画素ごとにずれることによる固定パターンノイズが生じる。
【０００９】
本発明の目的は、画素のサイズを小さくしつつ、相間二重サンプリングを用いずに、ｋＴＣノイズ及び固定パターンノイズを低減することができる光電変換装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の光電変換装置は、光を電荷に変換して蓄積する光電変換部と、前記光電変換部の電荷を制御電極に入力して増幅出力する増幅用トランジスタと、前記増幅用トランジスタの前記制御電極及び前記増幅用トランジスタの第１の主電極を接続するためのリセット用トランジスタとを含む複数の画素が配列される画素エリアを有する光電変換装置であって、前記画素エリアの外に設けられ、前記複数の画素に対して共通に設けられ、前記増幅用トランジスタの前記第１の主電極に第１の定電流を流し又は第１の定電位を印加する第１の切り替え部と、前記画素エリアの外に設けられ、前記複数の画素に対して共通に設けられ、前記増幅用トランジスタの第２の主電極に第２の定電流を流し、第２の定電位を印加し、又は前記増幅用トランジスタの第２の主電極を浮遊状態にする第２の切り替え部とを有することを特徴とする。
【発明の効果】
【００１１】
画素のサイズを小さくしつつ、相間二重サンプリングを用いずに、ｋＴＣノイズ及び固定パターンノイズを低減し、高ＳＮ比を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態による光電変換装置の回路図である。
【図２】第１の実施形態による光電変換装置の動作のタイミング図である。
【図３】画素リセット時の増幅ＭＯＳトランジスタ入出力特性を示す図である。
【図４】画素読み出し時の増幅ＭＯＳトランジスタ入出力特性を示す図である。
【図５】第２の実施形態による光電変換装置の回路図である。
【図６】第２の実施形態による光電変換装置の動作のタイミング図である。
【図７】第３の実施形態による光電変換装置の回路図である。
【図８】第３の実施形態による光電変換装置の動作のタイミング図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態による光電変換装置の構成例を示す回路図である。本実施形態では、フォトダイオード２に蓄積される電荷は電子であり、画素１内のトランジスタ３〜５はＮ型ＭＯＳトランジスタである。また、画素１以外の周辺回路は、基本的には、エンハンスメント型ＭＯＳトランジスタで構成され、ＭＯＳトランジスタのゲート電位から閾値電圧を差し引いた電位よりもドレイン電位が高いならば飽和領域動作をする。
【００１４】
なお、フォトダイオード２に蓄積される電荷はホールであってもよく、画素１内のトランジスタはＰ型ＭＯＳトランジスタ、Ｎ型、Ｐ型のＪＦＥＴ、又はそれらの組み合わせであってもよい。また、周辺回路のＭＯＳトランジスタは、ＪＦＥＴ又はバイポーラトランジスタに置き換えてもよい。また、フォトダイオード２の代わりに光電変換膜を使用してもよい。
【００１５】
１は画素である。フォトダイオード２は、光を電荷に変換して蓄積する光電変換部である。増幅用トランジスタ３は、フォトダイオード２の電荷をゲート（制御電極）に入力して増幅出力するＮ型ＭＯＳトランジスタである。増幅用トランジスタ３のゲートは、直接、フォトダイオード２のカソードに接続される。リセット用トランジスタ４は、増幅用トランジスタ３のゲート（制御電極）及び増幅用トランジスタ３のドレイン（第１の主電極）を接続するためのＮ型ＭＯＳトランジスタである。５は、２次元行列状に配置される複数の画素１のうちの行を選択するためのＮ型ＭＯＳトランジスタである。画素１は、フォトダイオード２及びトランジスタ３、４、５を有する。６は増幅用トランジスタ３のドレイン及びリセット用トランジスタ４のドレインに接続されるドレイン線である。７は選択用トランジスタ５のソースに接続される画素出力線である。８はリセット用トランジスタ４のゲートに接続されるリセット制御線である。９は選択用トランジスタ５のゲートに接続される選択制御線である。画素エリアには、複数の画素１が２次元行列状に配列される。各列の画素１には、ドレイン線６と画素出力線７が共通に接続される。また、各行の画素１には、リセット制御線８と選択制御線９が共通に接続される。
【００１６】
１０はドレイン線６に接続されるＰ型ＭＯＳトランジスタである。１１及び１２はそれぞれ画素出力線７にドレインが接続されるＮ型ＭＯＳトランジスタである。１３は電源供給配線である。１４はドレイン線６を制御するための画素ドレイン制御線であり、トランジスタ１０のゲートに接続される。１５及び１６はそれぞれ画素出力線７を制御するための画素出力制御線である。１７は所望の電位ＶＲＥＳを供給する電源線である。ＭＯＳトランジスタ１０は、ドレインがドレイン線６に接続され、ゲートが制御線１４に接続され、ソースが電源供給配線１３に接続される。ＭＯＳトランジスタ１１は、ソースが接地電位ノードに接続され、ゲートが制御線１５に接続され、ドレインが画素出力線７に接続される。ＭＯＳトランジスタ１２は、ソースが電源線１７に接続され、ゲートが制御線１６に接続され、ドレインが画素出力線７に接続される。ＭＯＳトランジスタ１０、１１、１２は、それぞれ、各列の画素１に接続されるが、電源線１３、１７及び制御線１４、１５、１６はすべての列に共通に接続される。
【００１７】
１８は制御線１４に印加する制御信号電位の切り替えスイッチ回路である。１９はＰ型ＭＯＳトランジスタである。２０はＮ型ＭＯＳトランジスタである。２１は切り替え制御線であり、ＭＯＳトランジスタ１９のゲートとＭＯＳトランジスタ２０のゲートに接続される。切り替えスイッチ回路１８は、トランジスタ１９及び２０を有する。ＭＯＳトランジスタ１９及びＭＯＳトランジスタ２０のドレインは、相互に接続され、切り変えスイッチ回路１８の出力部を構成し、制御線１４に接続される。ＭＯＳトランジスタ２０のソースは、接地電位ノードに接続されている。
【００１８】
２２は制御線１５に印加する制御信号電位の切り替えスイッチ回路である。２３及び２４は、それぞれＮ型ＭＯＳトランジスタである。２５はインバータである。２６は切り替え制御線であり、ＭＯＳトランジスタ２４のゲート及びインバータ２５の入力端子に接続される。切り替えスイッチ回路２２は、トランジスタ２３、２４及びインバータ２５を有する。ＭＯＳトランジスタ２３及びＭＯＳトランジスタ２４のドレインは、相互に接続され、切り変えスイッチ回路２２の出力部を構成し、制御線１５に接続される。ＭＯＳトランジスタ２３のソースは、接地電位ノードに接続されている。
【００１９】
２７は定電流生成回路である。２８及び２９は、それぞれＮ型ＭＯＳトランジスタである。３０は抵抗である。３１はＰ型ＭＯＳトランジスタである。定電流生成回路２７は、トランジスタ２８、２９、抵抗３０、及びトランジスタ３１を有する。３２は、定電流生成回路２７の第１の出力線である。３３は、定電流生成回路２７の第２の出力線である。ＭＯＳトランジスタ２８及び２９のソースは、接地電位ノードに接続される。ＭＯＳトランジスタ２８及び２９のゲートは、ＭＯＳトランジスタ２８のドレイン及び第１の出力線３２に接続される。抵抗３０は、ＭＯＳトランジスタ２８のドレイン及びＭＯＳトランジスタ３１のソース間に接続される。ＭＯＳトランジスタ３１のソースは、電源供給配線１３に接続される。ＭＯＳトランジスタ３１のゲート及びドレインは、ＭＯＳトランジスタ２９のドレイン及び第２の出力線３３に接続される。定電流生成回路２７の第１の出力線３２は、ＭＯＳトランジスタ２４のソースに接続される。定電流生成回路２７の第２の出力線３３は、ＭＯＳトランジスタ１９のソースに接続される。
【００２０】
３４はリセット制御線８にリセット制御パルスを印加する端子である。３５は選択制御線９に選択制御パルスを印加する端子である。端子３４及び３５は、各行の画素１ごとに設けられ、垂直レジスタ等によって走査及び行選択され、各制御パルスが印加される。３６、３８、３９は、それぞれ、順に制御線１６、２６、２１に制御パルスを入力するための端子である。３７は所望の電位ＶＲＥＳを供給する端子である。
【００２１】
第１の切り替え部は、ＭＯＳトランジスタ１０、切り替えスイッチ回路１８及び定電流生成回路２７を含み、画素エリアの外の周辺回路に設けられ、複数の画素１に対して共通に設けられる。第１の切り替え部は、増幅用トランジスタ３のドレイン（第１の主電極）に第１の定電流Ｉ０を流し又は第１の定電位（電源電位）を印加する。
【００２２】
第２の切り替え部は、ＭＯＳトランジスタ１１、１２、選択用トランジスタ５、切り替えスイッチ回路２２及び定電流生成回路２７を含み、画素エリアの外の周辺回路に設けられ、複数の画素１又は５４（図７）に対して共通に設けられる。第２の切り替え部は、増幅用トランジスタ３のソース（第２の主電極）に第２の定電流Ｉ０を流し、第２の定電位ＶＲＥＳを印加し、又は増幅用トランジスタ３のソースを浮遊状態にする。第１の定電流及び第２の定電流は、相互に大きさが同じである。
【００２３】
次に、回路動作を説明する。ＭＯＳトランジスタ２８に流れる電流は、基本的に、電源電位と抵抗３０の抵抗値で決まる。ＭＯＳトランジスタ対２８及び２９は、カレントミラー回路を成し、基本的にはＭＯＳトランジスタ２８を流れる電流と同じ大きさの電流Ｉ０がＭＯＳトランジスタ２９とＭＯＳトランジスタ３１に流れる。なお、実際には、ＭＯＳトランジスタ対２８及び２９のチャンネル幅等に一定の比を持たせ、ＭＯＳトランジスタ２８を流れる電流値とＭＯＳトランジスタ２９を流れる電流値とが一定の比になるようにすることがあるが、簡単のためここではその比率は１とする。
【００２４】
ＭＯＳトランジスタ２９は、ＭＯＳトランジスタ１１に対して、ある決まった値Ｍ倍の大きさを持つ。すなわち、ＭＯＳトランジスタ１１のチャンネル長がＬ、ＭＯＳトランジスタ１１のチャンネル幅がＷである場合、ＭＯＳトランジスタ２９のチャンネル長はＬ、ＭＯＳトランジスタ２９のチャンネル幅はＷ×Ｍである。同様に、ＭＯＳトランジスタ３１は、ＭＯＳトランジスタ１０に対して、ある決まった値Ｍ倍の大きさを持つ。
【００２５】
定電流生成回路２７の第１の出力線３２の電位が切り替えスイッチ回路２２を介してゲート制御線１５に供給されるならば、ＭＯＳトランジスタ１１は定電流値Ｉ０／Ｍの電流供給部として働く。同様に、定電流生成回路２７の第２の出力線３３の電位が切り替えスイッチ回路１８を介してゲート制御線１４に供給されるならば、ＭＯＳトランジスタ１０は定電流値Ｉ０／Ｍの電流供給部として働く。
【００２６】
切り替えスイッチ回路２２のＭＯＳトランジスタ２３及び２４は、どちらか一方がオンするように構成されている。制御線１５には、接地電位、又は定電流生成回路２７の第１の出力線３２の電位が出力される。すなわち、ＭＯＳトランジスタ１１は、オフ状態となるか、又は定電流供給部として働く。
【００２７】
切り替えスイッチ回路１８のＭＯＳトランジスタ１９及び２０は、どちらか一方がオンするように構成されている。制御線１４には、接地電位、又は定電流生成回路２７の第２の出力線３３の電位が出力される。すなわち、ＭＯＳトランジスタ１０は、電源電位供給部、又は定電流供給部として働く。
【００２８】
図２は、図１の光電変換装置の駆動方法を説明するためのタイミングチャートである。図２には、図１のパルス入力端子３４、３５、３６、３８、３９に入力される制御パルスが示されている。その制御パルスは、基本的に接地電位であるローレベル、電源電位であるハイレベルよりなる２値パルスである。また、図３はリセット動作を説明するためのＭＯＳトランジスタの入出力特性を示し、図４は読み出し動作を説明するためのＭＯＳトランジスタの入出力特性を示す。
【００２９】
図２において、リセット動作時においては、端子３６がハイレベル、端子３８及び３９がローレベルとなるので、ＭＯＳトランジスタ１１はオフ状態、ＭＯＳトランジスタ１２はオン状態となる。すると、画素出力線７は固定電位ＶＲＥＳに設定され、ＭＯＳトランジスタ１０は定電流供給部として働く。端子３５もハイレベルとなり、選択用トランジスタ５がオン状態となる。端子３４もハイレベルとなり、トランジスタ４がオン状態となり、ドレイン線６とフォトダイオード２の信号蓄積部とが電気的に導通する。
【００３０】
ＭＯＳトランジスタのゲート電圧をＶＧ、ソース電位をＶＳ、ＫをＭＯＳトランジスタの構造（つまりチャンネル長、チャンネル幅、チャンネル移動度、ゲート酸化膜厚等）で決まる定数、閾値電圧をＶｔｈとする。飽和領域動作においては、一般にドレイン電流ＩＤ＝Ｋ×（ＶＧ−Ｖｔｈ−ＶＳ）2で表される。よって、ＶＳ＝ＶＲＥＳ、ドレインに一定電流Ｉ０が流される場合、図３に示すように、入力ＶＧ−出力ＶＤの特性は、Ｉ０＝Ｋ×（ＶＧ１−Ｖｔｈ−ＶＲＥＳ）2で決まるゲート電位ＶＧ１において、大きな負ゲインを生ずることになる。
【００３１】
図３のＭＯＳトランジスタを、リセット動作時の増幅用トランジスタ３とみなせば分かるように、リセット時の上記パルス条件において、増幅用トランジスタ３のゲート電位すなわちフォトダイオード２の信号蓄積部はＶＧ１の値にリセットされる。この時、ミクロ的にみると、リセットされる増幅用トランジスタ３のゲート電位にはＶＧ１を中心とした熱的ゆらぎが生じる。しかし、このゲート電位がＶＧ１よりも高くゆらごうとする時には、図３で示すような負のフィードバックによって、ドレイン線６の電位が低くなり、ゲート電位が高いほうへとゆらごうとするのを抑える。逆に、増幅用トランジスタ３のゲート電位がＶＧ１よりも低くゆらごうとする時には、図３で示すような負のフィードバックによってドレイン線６の電位が高くなり、ゲート電位が低いほうへとゆらごうとするのを抑える。
【００３２】
端子３４がローレベルになった時点でリセット動作が終了し、増幅用トランジスタ３のゲート電位にはＶＧ１を中心にして熱的ゆらぎ分の電位が加わったものが取り込まれる。しかるに、リセット時に働く負のフィードバックメカニズムによって、この熱的ゆらぎ分は、単に一定のリセット電位に対してゲート電位をリセットした場合に生じる熱的ゆらぎ（いわゆるｋＴＣノイズ）よりも小さく抑えることができる。
【００３３】
本実施形態においては、負のフィードバックが各列に設けられた演算増幅器等によるものではなく、画素１の増幅用トランジスタ３そのものによって形成され、定電流源のみが画素１外の回路から供給される。よって、フィードバックループが小さい。フィードバックループが大きいと、フィードバックの時間的遅れが生じやすく、熱的ゆらぎ低減効果の低下を招くが、本実施形態では、小さいループであるために熱的ゆらぎの低減効果が大きい。しかも、本実施形態は、リセット時に要する定電流も読み出し時における定電流と同じであって、従来のフィードバックリセット方法に比べて電力消費が小さい。
【００３４】
図２に示すように、リセット動作が終了した後は、信号蓄積動作になる。端子３９がハイレベルになり、トランジスタ１０及び２０がオンし、ドレイン線６には、ＭＯＳトランジスタ１０を通して、電源電位（第１の定電位）が印加される。選択用トランジスタ５、ＭＯＳトランジスタ１１、ＭＯＳトランジスタ１２は、ともにオフ状態となり、画素出力線７は浮遊状態となり、電流の流れはない。フォトダイオード２は、光電変換により電荷を生成して蓄積する。
【００３５】
次に、信号読み出し動作においては、ドレイン線６は電源電位を保ったまま、端子３５及び端子３８にハイレベルパルスを加えることにより、選択用トランジスタ５がオン状態になり、画素出力線７にはＭＯＳトランジスタ１１によって一定電流Ｉ０が流れる。フォトダイオード２に蓄積された電荷がゼロすなわちダーク時には、信号読み出しの時点でも、増幅用トランジスタ３のゲート電位はＶＧ１である。
【００３６】
図４はソースフォロワ動作をするＭＯＳトランジスタの入出力特性を示す。図４におけるＭＯＳトランジスタをダーク時の増幅用トランジスタ３に置き換えれば分かるように、ゲート電位がＶＧ１であり、しかもソースに流れる負荷電流はリセット時の電流Ｉ０と同じ大きさの定電流であるので、ソース出力電位はＶＲＥＳである。ダーク読み出し出力は、増幅用トランジスタ３の閾値電圧Ｖｔｈや電流電圧特性を決める定数Ｋに依存しない。よって、増幅用トランジスタ３の閾値電圧Ｖｔｈのばらつきや定数Ｋのばらつきがあっても、複数の画素１のダーク出力はＶＲＥＳにそろい、基本的には固定パターンノイズ（ＦＰＮ）を含まない。
【００３７】
なお、直結型画素の特徴として、読み出し動作においては、画素信号が非破壊で読み出されるので、リセット動作を行わずに、引き続きの信号蓄積動作を継続することも可能である。ＡＦセンサにおいては、この非破壊読み出しを利用して、信号蓄積動作期間中に繰り返し読み出しを行い、コントラスト等が十分とれる映像信号になったかどうかを判断するいわゆるＡＧＣ動作を行う。したがって、状況によって、最終読み出し動作までの信号蓄積動作期間が変化する。一般の撮像センサでは、リセット後、一定の信号蓄積動作期間後に信号読み出し動作を行う。しかし、本実施形態は、上記の駆動方法に限定されず、どのような駆動方法でもよい。
【００３８】
以上説明したように、直結型画素のリセット時に、画素１の増幅用トランジスタ３のみで、負のフィードバックループを形成することにより、リセット時のｋＴＣノイズを低減することができる。また、リセット時にドレイン側から供給される定電流と同じ大きさの定電流をソース側から流してソースフォロワ動作を行うことで、信号読み出し動作を行うことにより、固定パターンノイズ（ＦＰＮ）を低減することができる。リセット動作は、特に少ない消費電力で行うことができる。したがって、本実施形態の光電変換装置をＡＦセンサに適用すれば、ランダムノイズ低減によりＡＧＣ性能の向上、ＳＮ比向上、リセット時間の低減による動作時間の短縮を、消費電力をさほど増大させず、しかも簡単な回路で実現することができる。
【００３９】
積層膜あるいはフォトダイオード２の光電変換部が増幅用トランジスタ３のゲートと直結した撮像センサに適用する場合にも、特許文献１の撮像センサと比べ、固定パターンノイズ低減によるＳＮ比向上、消費電力の低減をより簡単な回路で実現することができる。
【００４０】
なお、本実施形態は基本的に画素出力にはＦＰＮを含まないとはいえ、ＭＯＳトランジスタ１０により供給される定電流とＭＯＳトランジスタ１２により供給される定電流とは、ＭＯＳトランジスタの特性ばらつきによって、多少の差が生じる。かつ、その差が各列ごとに異なると列方向の縦線として現れる一次元固定パターンが生ずる。特許文献２と比べると、リセット時の定電流値と読み出し時の定電流値が同じになるように設定されていること、またトランジスタ１０、１２は画素外に設けられるのでサイズを大きくして、その特性ばらつきを抑えることができるのでＦＰＮは小さく抑えられる。また、固定パターンノイズが一次元ＦＰＮになるため、その固定パターンノイズをメモリに記憶してＦＰＮ補正することが容易となる。
【００４１】
（第２の実施形態）
図５は、本発明の第２の実施形態による光電変換装置の構成例を示す回路図である。図５において、図１と同一の部品には同一番号を付し、再度の説明は省略する。以下、本実施形態が第１の実施形態と異なる点を説明する。Ｎ型ＭＯＳトランジスタ４０は、増幅用トランジスタ３のドレイン及び第１のトランジスタ１１のドレイン間に接続される第１のスイッチである。容量４１は、第１のトランジスタ１１のゲートに接続され、第１のトランジスタ１１のゲート電位を保持する。Ｎ型ＭＯＳトランジスタ４２は、第１のトランジスタ１１のドレイン及び第１のトランジスタ１１のゲート間に接続される第２のスイッチである。４３は容量４１の保持部電極の電位を接地電位にリセットするＮ型ＭＯＳトランジスタである。４４はＭＯＳトランジスタ４０のゲートに接続される制御線である。４５はＭＯＳトランジスタ４２のゲートに接続される制御線である。４６はＭＯＳトランジスタ４３のゲートに接続される制御線である。４７は制御線４４に制御パルスを印加するパルス入力端子である。４８は制御線４５に制御パルスを印加するパルス入力端子である。４９は制御線４６に制御パルスを印加するパルス入力端子である。ＭＯＳトランジスタ４０、保持容量４１、ＭＯＳトランジスタ４２、ＭＯＳトランジスタ４３は、それぞれ、各列に設けられる。制御線４４、４５、４６は、基本的に全列についての共通配線である。
【００４２】
次に、図５の光電変換装置の動作について説明する。第１の実施形態で固定パターンノイズ除去の原理を説明した。しかし、すでに述べたように、実際の回路では、各列に配されるＮ型ＭＯＳトランジスタ１１及びＰ型ＭＯＳトランジスタ１０は、そのサイズを大きくすることで特性ばらつきをある程度抑えることができるものの、特性ばらつきを完全に無くすことは難しい。よって、各列において、Ｐ型ＭＯＳトランジスタ１０が供給する定電流の値とＮ型ＭＯＳトランジスタ１１が供給する定電流の値との差が各列でばらつくことになる。これによって、増幅用トランジスタ３のダーク時の出力値は、ＶＲＥＳを中心に各列でばらつきを生ずる。
【００４３】
第２の実施形態は、Ｐ型ＭＯＳトランジスタ１０から供給される定電流と同じ値の定電流がＮ型ＭＯＳトランジスタ１１から供給されるよう、各列ごとにＮ型ＭＯＳトランジスタ１１のゲート電位を決める。そして、Ｐ型ＭＯＳトランジスタ１０から流れる定電流をＮ型ＭＯＳトランジスタ１１のドレインとゲートとを導通させた状態でＮ型ＭＯＳトランジスタ１１に流し込み、その時のＭＯＳトランジスタ１１のゲート電位をサンプルホールドする。Ｎ型ＭＯＳトランジスタ１１は、このサンプルホールドされたゲート電位によって定電流供給部となり、Ｐ型ＭＯＳトランジスタ１０による定電流と同じ値の定電流が、信号読み出し動作時にＮ型ＭＯＳトランジスタ１１から供給される。ＭＯＳトランジスタ１０の特性ばらつきはあるので、各列の定電流の値はばらつく。しかし、ＭＯＳトランジスタ１０による定電流値とＭＯＳトランジスタ１１による定電流値との差のばらつきが無くなるので、増幅用トランジスタ３のダーク時の出力値はばらつき無く、ＶＲＥＳとなる。
【００４４】
図６は、図５の光電変換装置の駆動方法を説明するためのタイミングチャートである。図６において、図５の各パルス入力端子に入力される制御パルスが示されている。その制御パルスは、基本的には、接地電位であるローレベル、電源電位であるハイレベルよりなる２値パルスである。図６におけるリセット動作、信号蓄積動作については、図２におけるものと同じなので、説明を省略する。その後、読み出し準備動作において、ＭＯＳトランジスタ１１のゲート電位のサンプル及びホールドが行われる。すなわち、端子３９がローレベルになることで、ＭＯＳトランジスタ１０が定電流供給部として働き、端子３９がハイレベルとなることで、ＭＯＳトランジスタ４０を介してドレイン線６と画素出力線７とが電気的に導通する。端子４８がハイレベル、端子４９がローレベルになることで、ＭＯＳトランジスタ１１のゲートとドレインが電気的に導通し、ＭＯＳトランジスタ１０から供給される定電流がＭＯＳトランジスタ１１に流れる。この状態でのＭＯＳトランジスタ１１のゲート電位は、端子４８がローレベルになることで、容量４１にホールドされる。その後、信号読み出し動作時には、端子３９をハイレベルにすることで、ＭＯＳトランジスタ１０を電源電圧供給部とし、端子４７をローレベルとすることで、ＭＯＳトランジスタ４０をオフ状態とする。端子４８及び４９をともにローレベルとすることで、ＭＯＳトランジスタ１１を定電流供給部とする。容量４１にゲート電位がホールドされているので、ＭＯＳトランジスタ１１は、ＭＯＳトランジスタ１０からドレイン線６に供給される第１の定電流に基づく大きさの第２の定電流を画素出力線７に流すことができる。端子３５をハイレベルにすることで、選択用トランジスタ５が導通し、増幅用トランジスタ３がソースフォロワ動作することにより、画素出力線７に画素信号出力電位が表れる。先に説明したように、信号読み出し動作において、増幅用トランジスタ３のソース側の負荷電流となるＭＯＳトランジスタ１１の定電流の値は、リセット動作時におけるＭＯＳトランジスタ１０の定電流値と同じ値である。これにより、ＭＯＳトランジスタ１０及び１１の特性ばらつきの影響を受けずに、画素１のダーク出力はばらつきのないＶＲＥＳ値となる。つまり、本実施形態は、第１の実施例と比べて、固定パターンノイズが大きく低減する。
【００４５】
本実施形態を直結型画素を用いた撮像センサに適用すれば、第１の実施形態を適用した場合に比べて、固定パターンノイズがより一層低減することで、さらなるＡＧＣ性能の向上や、さらなるＳＮ比の向上が簡単な回路で実現できる。
【００４６】
なお、本実施形態において、ゲート電位のサンプルホールドをＰ型ＭＯＳトランジスタ１０の側で行うような構成にすることもできる。ＭＯＳトランジスタ１０は、ＭＯＳトランジスタ１１が流す第２の定電流に基づく大きさの第１の定電流をドレイン線６に流す。この場合は、Ｎ型ＭＯＳトランジスタ１１の定電流と同じ値の定電流となるように、Ｐ型ＭＯＳトランジスタ１０のゲート電位が決められる。そして、このサンプルホールドは、リセット動作前に設けられるリセット準備動作で行われることになる。リセット動作時におけるＭＯＳトランジスタ１０の定電流値は、読み出し動作時におけるＭＯＳトランジスタ１１の定電流値と同じであり、固定パターンノイズ低減効果は図５及び図６で示した場合と同等である。
【００４７】
以上説明したように、本実施形態の光電変換装置をＡＦセンサに適用すれば、第１の実施形態を適用した場合に比べて、より一層固定パターンノイズが低減し、ＡＧＣ性能、ＳＮ比の向上を実現できる。また、積層膜あるいはフォトダイオード２の光電変換部が増幅用トランジスタ３のゲートに直結した撮像センサに本実施形態を適用する場合にも、第１の実施形態の場合に比べ、固定パターンノイズ低減によるより一層のＳＮ比向上を実現することができる。
【００４８】
（第３の実施形態）
図７は、本発明の第３の実施形態による光電変換装置の構成例を示す回路図である。図７において、図１と同一の部品には同一番号を付し、再度の説明は省略する。以下、本実施形態が第１の実施形態と異なる点を説明する。５０は増幅用トランジスタ３のゲートに接続され、電荷を保持するフローティングディフュージョン部（以下ＦＤ部と称する）である。転送用トランジスタ５１は、フォトダイオード２の電荷をＦＤ部５０へ転送するためのＮ型ＭＯＳトランジスタである。５２は転送用トランジスタ５１のゲートに接続される転送制御線である。５３は制御線５２に転送用パルスを印加するための端子である。制御線５２は、各行に配される。端子５３は、各行ごとに配され、垂直レジスタ等によって走査及び行選択され、転送制御パルスが印加される。５４は画素であり、図１における画素１に、さらにＦＤ部５０と転送用トランジスタ５１が追加されている。ただし、リセット用トランジスタ４は、ドレイン線６とＦＤ部５０とを接続する。
【００４９】
画素５４は、転送型のＣＭＯＳセンサの画素である。Ｐ型ＭＯＳトランジスタ１０を電源電位供給スイッチとして、Ｎ型ＭＯＳトランジスタ１１を定電流供給源として動かし、通常、従来のＣＭＯＳセンサの信号蓄積動作、ＦＤリセット動作、信号読み出し動作を実行することができる。むろん、ＦＤ部５０のリセット時の画素出力と、ＦＤ部５０にさらに信号電荷転送時の電荷が加わった時の画素出力との差分によりノイズ除去を行う。すなわち、相間二重サンプリング（以下ＣＤＳと称する）が各列毎に行われるように、各列にＣＤＳ用の読み出し回路を設ける。このような従来一般のＣＭＯＳセンサ動作の詳細は省略する。
【００５０】
図８は、図７の光電変換装置の駆動方法を説明するためのタイミングチャートである。本実施形態は、転送型画素における信号蓄積開始から信号蓄積終了までのタイミングを全行揃えた電子シャッター（以下ＧＥＳ；Global Electronic Shutterと称する）を可能にする。図８において、図７のパルス入力端子３４、３５、３６、３８、３９、５３に入力される制御パルスが示されている。その制御パルスは、基本的に、接地電位であるローレベル、電源電位であるハイレベルよりなる２値パルスである。
【００５１】
最初に、ＰＤリセット動作では、フォトダイオード２の電荷をリセットする。図８の各端子のレベルにより、ドレイン線６は電源電位レベルになり、画素出力線７はどことも接続されない浮遊状態であり、リセット用トランジスタ４が導通状態になる。これにより、画素５４のＦＤ部５０は電源電位となり、この状態で端子５３に印加される転送パルスにより、フォトダイオード２の信号電荷は電源に排出され、フォトダイオード２はリセットされる。この動作は全画素一斉に行われる。すなわち、各行の端子３４、３５、５３には、同じタイミングのパルスが入力される。
【００５２】
次のＦＤリセット動作においては、ドレイン線６からはＭＯＳトランジスタ１０によって定電流が供給され、画素出力線７はＭＯＳトランジスタ１２を通してＶＲＥＳ電位に固定される。この状態で、リセット用トランジスタ４と選択用トランジスタ５が導通状態になると、第１の実施形態で説明したメカニズムによるｋＴＣノイズ、固定パターンノイズを低減するリセットがかかる。ただし、第１の実施形態でリセットされるのはフォトダイオード２であったが、第３の実施形態ではＦＤ部５０がリセットされる。このリセットは、各行順次に行われる。すなわち、ＦＤリセット動作のための端子３４及び３５のハイレベルパルスは、順次１行ずつ印加される。これにより、全行のＦＤ部５０のリセットを行う。このＦＤリセット動作期間は、全画素５４のフォトダイオード２には入射光により発生した電荷が蓄積していくので、信号蓄積動作でもある。
【００５３】
所定の信号蓄積動作時間が経過した後、信号転送動作期間では、フォトダイオード２からＦＤ部５０への信号電荷転送動作が全行一斉に行われる。これは、リセット用トランジスタ４と選択用トランジスタ５が非導通状態で、全行の端子５３に転送パルスを印加することにより行われる。転送パルスにより、転送用トランジスタ５１がオン状態になり、フォトダイオード２からＦＤ部５０へ電荷が転送される。ＦＤ部５０は、電荷を蓄積する。
【００５４】
次の読み出し動作期間においては、第１の実施形態で説明したのと同じく、ドレイン線６はＭＯＳトランジスタ１０を介して電源電位ノードに接続される。端子３８をハイレベルにすることにより、画素出力線７にはＭＯＳトランジスタ１１によって一定電流Ｉ０が流れる。これにより、各行の端子３５に順次パルスを印加して、各行の選択ＭＯＳトランジスタ５を導通させ、増幅用トランジスタ３をソースフォロワ動作させることにより、選択行の画素５４の出力が画素出力線７に現れる。本実施形態は、第１の実施形態と同様に、ダーク出力信号に含まれるリセットノイズ及び固定パターンノイズは小さく抑えられる。
【００５５】
本実施形態において、画素５４の信号蓄積動作の開始と終了は、ぞれぞれ、ＰＤリセット動作期間のフォトダイオード２の一斉リセット動作と信号転送動作期間の電荷の一斉転送動作で決まる。そのため、信号蓄積動作のタイミングが全画素揃った電子シャッター（ＧＥＳ）が実現される。
【００５６】
一般的に、ＧＥＳ動作を行うのには、画素５４にフォトダイオード２以外にもう１つの電荷保持部が必要である。そうしないと、ＧＥＳ動作とＣＤＳ動作とが両立しないからである。しかるに、電荷保持部は、フォトダイオード２と同程度の面積を必要とするので、フォトダイオード２の面積低下により、感度及び飽和が低下する。ＦＤ部５０を電荷保持部とすれば、ＣＤＳ動作が成り立たず、ＳＮ比の低下を招く。
【００５７】
本実施形態では、ＣＤＳ動作ができなくても、ｋＴＣノイズ及び固定パターンノイズの両方の低減を行うことができるので、通常のＣＭＯＳセンサが有する高ＳＮ比と飽和信号電荷を維持しながら、ＧＥＳの実現を可能にする。
【００５８】
なお、ＧＥＳ動作においては、電荷保持部として使うＦＤ部５０の遮光などが必要である。また、ＧＥＳを可能にする第３の実施形態は、第１の実施形態を転送型画素に適用したものであるが、第２の実施形態を転送型画素に適用して、ＧＥＳを可能にしてもよい。これにより、さらに固定パターンノイズが低減し、ＳＮ比が向上する。
【００５９】
第１〜第３の実施形態においては、リセット時のフィードバックループにドレイン線６が含まれていた。しかし、画素の行数が多い場合には、ドレイン線６の容量が大きくなるので、増幅用トランジスタ３のゲート電位変動に対するドレイン線６の電位の追随が遅くなる。増幅用トランジスタ３のゲート電位のゆらぎの周波数のうち、この負のフィードバックの遅れ時間の逆数で規定される周波数よりも大きい周波数成分にはゆらぎ低減効果、つまりｋＴＣノイズ低減効果がなくなってくる。これに対応し、リセット時におけるリセット用トランジスタ４のオン抵抗を高くすることで、増幅用トランジスタ３のゲート電位変動を遅くして、ドレイン線６の電位がゆらぎに追随するようにし、ｋＴＣノイズの低減効果を高くすることができる。
【００６０】
画素エリアには、複数の画素１又は５４が配列される。第１の切り替え部は、ＭＯＳトランジスタ１０、切り替えスイッチ回路１８及び定電流生成回路２７を含み、画素エリアの外の周辺回路に設けられ、複数の画素１又は５４に対して共通に設けられる。第１の切り替え部は、増幅用トランジスタ３のドレイン（第１の主電極）に第１の定電流Ｉ０を流し又は第１の定電位（電源電位）を印加する。
【００６１】
第２の切り替え部は、ＭＯＳトランジスタ１１，１２、選択用トランジスタ５、切り替えスイッチ回路２２及び定電流生成回路２７を含み、画素エリアの外の周辺回路に設けられ、複数の画素１又は５４に対して共通に設けられる。第２の切り替え部は、増幅用トランジスタ３のソース（第２の主電極）に第２の定電流Ｉ０を流し、第２の定電位ＶＲＥＳを印加し、又は増幅用トランジスタ３のソースを浮遊状態にする。第１の定電流及び第２の定電流は、相互に大きさが同じである。
【００６２】
リセット動作期間では、第１の切り替え部は、増幅用トランジスタ３のドレインに第１の定電流Ｉ０を流し、第２の切り替え部は、増幅用トランジスタ３のソースに第２の定電位ＶＲＥＳを印加し、リセット用トランジスタ４は導通する。増幅用トランジスタ３のドレイン、リセット用トランジスタ４及び増幅用トランジスタ３のゲートの負のフィードバックループが形成され、増幅用トランジスタ３のゲートがリセットされる。
【００６３】
信号蓄積動作期間（電荷蓄積動作期間）では、第１の切り替え部は、増幅用トランジスタ３のドレインに第１の定電位（電源電位）を印加し、第２の切り替え部は、増幅用トランジスタ３のソースを浮遊状態にし、リセット用トランジスタ４は導通しない。フォトダイオード２は、光を電荷に変換して蓄積する。
【００６４】
読み出し動作期間では、第１の切り替え部は、増幅用トランジスタ３のドレインに第１の定電位（電源電位）を印加し、第２の切り替え部は、増幅用トランジスタ３のソースに第２の定電流Ｉ０を流し、リセット用トランジスタ４は導通しない。増幅用トランジスタ３は、フォロワ動作し、増幅用トランジスタ３のゲートに入力された電荷量に応じた出力を増幅用トランジスタ３のソースに出力する。
【００６５】
ＭＯＳトランジスタ１１は、画素出力線７に対して定電流供給部又はオフ状態として切り替えられる。ドレイン線６からの定電流と画素出力線７の定電流とは、大きさが同じであり、逆向きに設定される。画素リセット時には、ドレイン線６から定電流を供給し、画素出力線７は定電位ＶＲＥＳに設定される。増幅用トランジスタ３による負のフィードバックを形成し、ｋＴＣノイズが低減する。読み出し時には、ドレイン線６を電源電位に設定し、画素出力線７には定電流が流れる。増幅用トランジスタ３は、ソースフォロワ動作し、そのダーク出力は固定パターンノイズを含まないリセット時の定電位となる。画素出力のｋＴＣノイズ及び固定パターンノイズは、ともに低減され、ＣＤＳ無しで、高ＳＮ比の信号を得ることができるので、第１及び第２の実施形態のように、フォトダイオード２と増幅用トランジスタ３とが直結した画素１に適用できる。また、第３の実施形態のように、フォトダイオード２から電荷を転送する画素５４に適用し、信号蓄積動作タイミングの揃った電子シャッター機能を実現することができる。
【００６６】
増幅用トランジスタ３のゲートをリセットする際に、ドレイン線６より定電流を供給し、ソース側の画素出力線７を定電位ＶＲＥＳとし、ドレイン線６の電位をリセット電位とする。読み出しの際には、リセット時の定電流と同じ大きさの定電流を増幅用トランジスタ３のソース側の画素出力線７に供給し、ソースフォロワ動作を行う。各列において、リセット時の定電流と、読み出し時の定電流とを同じ大きさにする。
【００６７】
リセット時には、ドレイン線６に定電流を供給し、画素出力線７を固定電位ＶＲＥＳとすることにより、画素の増幅用トランジスタ３自身で負のフィードバックループができる。この簡単な回路で、フィードバックリセットを実現して、ｋＴＣノイズを除去する。信号読み出し時には、画素出力線７にリセット時と同じ大きさの定電流を流し、ソースフォロワ動作を行うことにより、固定パターンノイズを除去する。すなわち、信号電荷がない場合には、リセット時に設定した固定電位が出力される。この出力には、増幅用トランジスタ３の閾値電圧Ｖｔｈのばらつきは含まれない。つまり、固定パターンノイズが除去されている。
【００６８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６９】
１  画素、２  フォトダイオード、３  増幅用トランジスタ、４  リセット用トランジスタ、１０，１１，１２  トランジスタ
【図１】
2015198342.tif 000003
【図２】
2015198342.tif 000004
【図３】
2015198342.tif 000005
【図４】
2015198342.tif 000006
【図５】
2015198342.tif 000007
【図６】
2015198342.tif 000008
【図７】
2015198342.tif 000009
【図８】
2015198342.tif 000010