(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】不揮発性メモリの制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４を有する構成とし、周辺回路領域のトランジスタは、ｈｉｇｈ−ｋ／メタル構成を適用する。このように、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜１１４が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜１０７）の電荷の不均一を低減し、消去精度を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
前記第１ゲート電極部と前記第１絶縁膜との間に配置された金属化合物膜と、
を有し、
前記第１絶縁膜は、前記第１ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成され、窒化シリコン膜より誘電率が高い高誘電率膜を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ゲート電極部は、前記第１ゲート電極部の片側に前記第１絶縁膜を介してサイドウォール状に形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記金属化合物膜は、前記第１ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１ゲート電極部は、シリコン膜を有する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２ゲート電極部は、シリコン膜を有する、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板の第１領域に、前記第１ゲート電極部、前記第２ゲート電極部、前記第１絶縁膜、および前記第２絶縁膜を有する第１素子が形成され、
前記半導体基板の第２領域に、前記半導体基板上に第３絶縁膜を介して配置された第３ゲート電極部と、前記第３ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有する第２素子が形成され、
前記第３絶縁膜は、前記高誘電率膜を有し、
前記第３ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成され、その内部に電荷蓄積部を有する第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成された第２絶縁膜と、
前記第２ゲート電極部と前記第２絶縁膜との間に配置された金属化合物膜と、
を有し、
前記第２絶縁膜は、前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成され、窒化シリコン膜より誘電率が高い高誘電率膜を有する、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２ゲート電極部は、前記第１ゲート電極部の片側に前記第２絶縁膜を介してサイドウォール状に形成されている、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記金属化合物膜は、前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成されている、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第２ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１ゲート電極部は、シリコン膜を有する、半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記第１ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記半導体基板の第１領域に、前記第１ゲート電極部、前記第２ゲート電極部、前記第１絶縁膜、および前記第２絶縁膜を有する第１素子が形成され、
前記半導体基板の第２領域に、前記半導体基板の前記第２領域上に第３絶縁膜を介して配置された第３ゲート電極部と、前記第３ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有する第２素子が形成され、
前記第３絶縁膜は、前記高誘電率膜を有し、
前記第３ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項１６】
（ａ）半導体基板の第１領域に、内部に電荷蓄積部を有する第１絶縁膜を介して第１導電膜を形成する工程、
（ｂ）前記半導体基板上および前記第１導電膜の上方および側面に、第２絶縁膜および第２導電膜を順次形成する工程、
（ｃ）前記第２絶縁膜および前記第２導電膜をエッチングすることにより、前記第１領域と隣接する第２領域に、前記第２絶縁膜を介して前記第２導電膜を残存させる工程、
（ｄ）前記半導体基板および前記第２導電膜上に、第３絶縁膜を形成する工程、
を有し、
前記第２絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程は、第３領域にも、前記第２絶縁膜を介して前記第２導電膜を残存させる工程である、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記（ｄ）工程の後に、
（ｅ）前記第３絶縁膜を前記第２導電膜が露出するまで除去する工程、
（ｆ）前記第３領域の前記第２導電膜を除去することにより凹部を形成する工程、
（ｇ）前記凹部に金属膜または金属化合物膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記（ａ）工程の前記第１導電膜は、第１膜の側壁に前記第１絶縁膜を介してサイドウォール状に形成されている、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第２導電膜をサイドウォール状にエッチングする工程である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が広く用いられている。
【０００３】
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴとにより形成される。このような不揮発性メモリなどのメモリセルと、周辺回路を形成するＭＩＳＦＥＴとが、半導体基板上に混載される場合、それぞれの領域で、ゲート電極が形成されることになる。
【０００４】
例えば、特許文献１（特開２０１１−４９２８２号公報）には、ダマシンプロセスを用いてＭＩＳＦＥＴをｈｉｇｈ−ｋ膜およびメタルゲート電極で形成する半導体装置の製造方法が開示されている。
【０００５】
また、特許文献２（特開２０１１−１０３３３２号公報）および特許文献３（特開２０１０−１０８９７６号公報）には、不揮発性メモリと、周辺回路形成領域に形成されるＭＩＳＦＥＴとを有する半導体装置が開示されている。そして、ＭＩＳＦＥＴのゲート絶縁膜に、高誘電率膜を用いることが記載されている。
【０００６】
また、特許文献４（特開２０１０−８７２５２号公報）には、コントロールゲート電極下のゲート絶縁膜に高誘電率膜を用いたスプリットゲート型トランジスタが開示されている。
【０００７】
また、特許文献５（特開２００９−５９９２７号公報）には、ダミーゲートの側壁にメモリゲート電極を形成した後、ダミーゲートを除去し、コントロールゲート電極を形成する不揮発性半導体記憶装置の製造方法が開示されている。
【０００８】
また、特許文献６（特開２０１２−２４８６５２号公報）には、金属膜とその上のシリコン膜との積層膜で形成されたメモリゲート電極を有するスプリットゲート型の不揮発性メモリが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−４９２８２号公報
【特許文献２】特開２０１１−１０３３３２号公報
【特許文献３】特開２０１０−１０８９７６号公報
【特許文献４】特開２０１０−８７２５２号公報
【特許文献５】特開２００９−５９９２７号公報
【特許文献６】特開２０１２−２４８６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
不揮発性メモリなどのメモリセルと、周辺回路を構成するＭＩＳＦＥＴとが、半導体基板上に混載される場合がある。
【００１１】
このＭＩＳＦＥＴのゲート絶縁膜として、例えば窒化シリコン膜よりも比誘電率が高い高誘電率膜、いわゆるｈｉｇｈ−ｋ膜が用いられ、また、ＭＩＳＦＥＴのゲート電極としていわゆるメタルゲート電極が用いられることがある。
【００１２】
一方、このようなＭＩＳＦＥＴとメモリセルとが混載された半導体装置においては、その製造工程を好適化するため種々の検討が必要である。また、メモリセルにおいても、微細化や低消費電力化の観点からｈｉｇｈ−ｋ膜やメタルゲート電極の適用が望まれる場合がある。このように、混載されるメモリセルとＭＩＳＦＥとの特性に応じて、こられの構成や製造工程を検討する必要がある。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願において開示される一実施の形態に示される半導体装置は、第１ゲート電極部と半導体基板との間に形成された第１絶縁膜と、第２ゲート電極部と半導体基板との間および第１ゲート電極部と第２ゲート電極部との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜とを有する。そして、第１絶縁膜は、第１ゲート電極部と半導体基板との間および第１ゲート電極部と第２ゲート電極部との間に形成され、窒化シリコン膜より誘電率が高い高誘電率膜を有する。また、第１ゲート電極部と第１絶縁膜との間には、金属化合物膜が配置される。
【００１６】
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域に第１絶縁膜を介して形成された第１導電膜の上方および側面と、前記第１領域と隣接する第２領域とに、第２絶縁膜および第２導電膜を順次形成する。次いで、第２絶縁膜および第２導電膜をエッチングすることにより、前記第２領域に第２絶縁膜を介して第２導電膜を残存させる。そして、第２絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。
【発明の効果】
【００１７】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１８】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１の半導体装置を示す断面図である。
【図２】実施の形態１の半導体装置を示す断面図である。
【図３】実施の形態１の半導体装置を示す断面図である。
【図４】実施の形態１の半導体装置のメモリアレイを示す平面図である。
【図５】実施の形態１の半導体装置のメモリアレイを示す回路図である。
【図６】実施の形態１の半導体装置の構成例を示すブロック図である。
【図７】実施の形態１の半導体装置を示す断面図である。
【図８】消去開始から消去終了までのフローを示す図である。
【図９】書込み開始から書込み終了までのフローを示す図である。
【図１０】消去パルスの第１例を示す図である。
【図１１】消去パルスの第２例を示す図である。
【図１２】消去パルスの第３例を示す図である。
【図１３】書込みパルスの第１例を示す図である。
【図１４】書込みパルスの第２例を示す図である。
【図１５】実施の形態１の半導体装置の製造工程を示すフローチャートである。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図であって、図２８に続く半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２９に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図であって、図３０に続く半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す断面図であって、図３１に続く半導体装置の製造工程を示す断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３２に続く半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図であって、図３３に続く半導体装置の製造工程を示す断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図であって、図３４に続く半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図であって、図３５に続く半導体装置の製造工程を示す断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図であって、図３６に続く半導体装置の製造工程を示す断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す断面図であって、図３７に続く半導体装置の製造工程を示す断面図である。
【図４０】実施の形態１の半導体装置の製造工程を示す断面図であって、図３８に続く半導体装置の製造工程を示す断面図である。
【図４１】実施の形態１の半導体装置の製造工程を示す断面図であって、図３９に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態１の半導体装置の製造工程を示す断面図であって、図４０に続く半導体装置の製造工程を示す断面図である。
【図４３】実施の形態１の半導体装置の製造工程を示す断面図であって、図４１に続く半導体装置の製造工程を示す断面図である。
【図４４】実施の形態１の半導体装置の製造工程を示す断面図であって、図４２に続く半導体装置の製造工程を示す断面図である。
【図４５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４３に続く半導体装置の製造工程を示す断面図である。
【図４６】実施の形態１の半導体装置の製造工程を示す断面図であって、図４４に続く半導体装置の製造工程を示す断面図である。
【図４７】実施の形態１の半導体装置の製造工程を示す断面図であって、図４５に続く半導体装置の製造工程を示す断面図である。
【図４８】実施の形態１の半導体装置の製造工程を示す断面図であって、図４６に続く半導体装置の製造工程を示す断面図である。
【図４９】実施の形態１の半導体装置の製造工程を示す断面図であって、図４７に続く半導体装置の製造工程を示す断面図である。
【図５０】実施の形態２の半導体装置を示す断面図である。
【図５１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態２の半導体装置の製造工程を示す断面図であって、図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】実施の形態２の半導体装置の製造工程を示す断面図であって、図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】実施の形態２の半導体装置の製造工程を示す断面図であって、図５３に続く半導体装置の製造工程を示す断面図である。
【図５５】実施の形態２の半導体装置の製造工程を示す断面図であって、図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】実施の形態２の半導体装置の製造工程を示す断面図であって、図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】実施の形態２の半導体装置の製造工程を示す断面図であって、図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】実施の形態３の半導体装置を示す断面図である。
【図５９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６０】実施の形態３の半導体装置の製造工程を示す断面図であって、図５９に続く半導体装置の製造工程を示す断面図である。
【図６１】実施の形態３の半導体装置の製造工程を示す断面図であって、図６０に続く半導体装置の製造工程を示す断面図である。
【図６２】実施の形態３の半導体装置の製造工程を示す断面図であって、図６１に続く半導体装置の製造工程を示す断面図である。
【図６３】実施の形態３の半導体装置の製造工程を示す断面図であって、図６２に続く半導体装置の製造工程を示す断面図である。
【図６４】実施の形態３の半導体装置の製造工程を示す断面図であって、図６３に続く半導体装置の製造工程を示す断面図である。
【図６５】実施の形態４の半導体装置を示す断面図である。
【図６６】実施の形態５の半導体装置を示す断面図である。
【図６７】実施の形態５の半導体装置の製造工程を示す断面図である。
【図６８】実施の形態５の半導体装置の製造工程を示す断面図であって、図６７に続く半導体装置の製造工程を示す断面図である。
【図６９】実施の形態５の半導体装置の製造工程を示す断面図であって、図６８に続く半導体装置の製造工程を示す断面図である。
【図７０】実施の形態５の半導体装置の製造工程を示す断面図であって、図６９に続く半導体装置の製造工程を示す断面図である。
【図７１】実施の形態５の半導体装置の製造工程を示す断面図であって、図７０に続く半導体装置の製造工程を示す断面図である。
【図７２】実施の形態５の半導体装置の製造工程を示す断面図であって、図７１に続く半導体装置の製造工程を示す断面図である。
【図７３】実施の形態５の半導体装置の製造工程を示す断面図であって、図７２に続く半導体装置の製造工程を示す断面図である。
【図７４】実施の形態５の半導体装置の製造工程を示す断面図であって、図７３に続く半導体装置の製造工程を示す断面図である。
【図７５】実施の形態５の半導体装置の製造工程を示す断面図であって、図７４に続く半導体装置の製造工程を示す断面図である。
【図７６】実施の形態５の半導体装置の製造工程を示す断面図であって、図７５に続く半導体装置の製造工程を示す断面図である。
【図７７】実施の形態５の半導体装置の製造工程を示す断面図であって、図７６に続く半導体装置の製造工程を示す断面図である。
【図７８】実施の形態５の半導体装置の製造工程を示す断面図であって、図７７に続く半導体装置の製造工程を示す断面図である。
【図７９】実施の形態６の半導体装置を示す断面図である。
【図８０】実施の形態６の半導体装置を示す断面図である。
【図８１】実施の形態６の半導体装置の製造工程を示す断面図である。
【図８２】実施の形態６の半導体装置の製造工程を示す断面図である。
【図８３】実施の形態６の半導体装置の製造工程を示す断面図であって、図８１に続く半導体装置の製造工程を示す断面図である。
【図８４】実施の形態６の半導体装置の製造工程を示す断面図であって、図８２に続く半導体装置の製造工程を示す断面図である。
【図８５】実施の形態６の半導体装置の製造工程を示す断面図であって、図８３に続く半導体装置の製造工程を示す断面図である。
【図８６】実施の形態６の半導体装置の製造工程を示す断面図であって、図８４に続く半導体装置の製造工程を示す断面図である。
【図８７】実施の形態６の半導体装置の製造工程を示す断面図であって、図８５に続く半導体装置の製造工程を示す断面図である。
【図８８】実施の形態６の半導体装置の製造工程を示す断面図であって、図８６に続く半導体装置の製造工程を示す断面図である。
【図８９】実施の形態６の半導体装置の製造工程を示す断面図であって、図８７に続く半導体装置の製造工程を示す断面図である。
【図９０】実施の形態６の半導体装置の製造工程を示す断面図であって、図８８に続く半導体装置の製造工程を示す断面図である。
【図９１】実施の形態６の半導体装置の製造工程を示す断面図であって、図８９に続く半導体装置の製造工程を示す断面図である。
【図９２】実施の形態６の半導体装置の製造工程を示す断面図であって、図９０に続く半導体装置の製造工程を示す断面図である。
【図９３】実施の形態６の半導体装置の製造工程を示す断面図であって、図９１に続く半導体装置の製造工程を示す断面図である。
【図９４】実施の形態６の半導体装置の製造工程を示す断面図であって、図９２に続く半導体装置の製造工程を示す断面図である。
【図９５】実施の形態６の半導体装置の製造工程を示す断面図であって、図９３に続く半導体装置の製造工程を示す断面図である。
【図９６】実施の形態６の半導体装置の製造工程を示す断面図であって、図９４に続く半導体装置の製造工程を示す断面図である。
【図９７】実施の形態６の半導体装置の製造工程を示す断面図であって、図９５に続く半導体装置の製造工程を示す断面図である。
【図９８】実施の形態６の半導体装置の製造工程を示す断面図であって、図９６に続く半導体装置の製造工程を示す断面図である。
【図９９】実施の形態７の半導体装置を示す断面図である。
【図１００】実施の形態８の半導体装置を示す断面図である。
【図１０１】実施の形態８の半導体装置の製造工程を示す断面図である。
【図１０２】実施の形態８の半導体装置の製造工程を示す断面図であって、図１０１に続く半導体装置の製造工程を示す断面図である。
【図１０３】実施の形態８の半導体装置の製造工程を示す断面図であって、図１０２に続く半導体装置の製造工程を示す断面図である。
【図１０４】実施の形態８の半導体装置の製造工程を示す断面図であって、図１０３に続く半導体装置の製造工程を示す断面図である。
【図１０５】実施の形態９の半導体装置を示す断面図である。
【図１０６】実施の形態９の半導体装置の製造工程を示す断面図である。
【図１０７】実施の形態９の半導体装置の製造工程を示す断面図であって、図１０６に続く半導体装置の製造工程を示す断面図である。
【図１０８】実施の形態９の半導体装置の製造工程を示す断面図であって、図１０７に続く半導体装置の製造工程を示す断面図である。
【図１０９】実施の形態９の半導体装置の製造工程を示す断面図であって、図１０８に続く半導体装置の製造工程を示す断面図である。
【図１１０】実施の形態９の半導体装置の製造工程を示す断面図であって、図１０９に続く半導体装置の製造工程を示す断面図である。
【図１１１】実施の形態９の半導体装置の製造工程を示す断面図であって、図１１０に続く半導体装置の製造工程を示す断面図である。
【図１１２】実施の形態９の半導体装置の製造工程を示す断面図であって、図１１１に続く半導体装置の製造工程を示す断面図である。
【図１１３】実施の形態９の半導体装置の製造工程を示す断面図であって、図１１２に続く半導体装置の製造工程を示す断面図である。
【図１１４】実施の形態９の半導体装置の製造工程を示す断面図であって、図１１３に続く半導体装置の製造工程を示す断面図である。
【図１１５】実施の形態１０の半導体装置を示す断面図である。
【図１１６】実施の形態１１の半導体装置の周辺トランジスタのうちの一部のものの構成を示す断面図である。
【図１１７】実施の形態１２の半導体装置のメモリセルの構成を示す断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２５】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【００２６】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。ここで言うトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼ばれる。
【００２７】
（メモリセルの構造説明）
図１〜図３は、本実施の形態の半導体装置を示す断面図である。図４は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図１は、図４のＡ−Ａ断面に対応し、図２は、図４のＢ−Ｂ断面、Ｃ−Ｃ断面に対応し、図３は、図４のＤ−Ｄ断面に対応する。図５は、本実施の形態の半導体装置のメモリアレイを示す回路図である。図６は、本実施の形態の半導体装置の構成例を示すブロック図である。
【００２８】
図１〜図３に示すように、メモリセル（素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【００２９】
具体的に、メモリセルは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、それぞれ、シリコン膜よりなる。また、このシリコン膜の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００３０】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図１に示すように、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４と制御ゲート電極部ＣＧとの間に、金属化合物膜（バリア膜）として、窒化チタン膜１１５が形成されている。
【００３１】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【００３２】
また、窒化チタン膜１１５（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【００３３】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜１０６と、その上の窒化シリコン膜１０７と、その上の酸窒化シリコン膜１０８よりなる。窒化シリコン膜１０７は、電荷蓄積部となる。
【００３４】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【００３５】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、絶縁膜ＯＮＯ（１０６、１０７、１０８）、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４および金属化合物膜（窒化チタン膜１１５）が順次配置される構成となる。
【００３６】
また、メモリセルは、さらに、半導体基板１００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォール膜（側壁絶縁膜、サイドウォールスペーサ）ＳＷが形成されている。
【００３７】
ソース領域ＭＳは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極部ＣＧ側のサイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このような、低濃度半導体領域および高濃度半導体領域よりなるソース電極（または、ドレイン電極）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００３８】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極部ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極部ＭＧ側のサイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【００３９】
なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを動作時を基準に定義している。後述する書き込み動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、書き込み動作時に低電圧を印加する半導体領域をソース領域ＭＳと、統一して呼ぶことにする。
【００４０】
また、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ（ｎ＋型半導体領域１１９ｂ）、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００４１】
また、メモリセル上には、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される。
【００４２】
ここで、図１に示す２つのメモリセルは、ドレイン領域ＭＤを挟んでほぼ対称に配置される。なお、後述するように、メモリセル領域ＭＡには、さらに、複数のメモリセルが配置される。例えば、図１に示すメモリセル領域ＭＡの左側のメモリセルのさらに左にはソース領域ＭＳを共有するメモリセル（図示せず）が配置される。
【００４３】
このソース領域ＭＳを挟んで配置される制御ゲート電極部ＣＧ間の領域を領域ＣＣＡとする。また、ドレイン領域ＭＤを挟んで配置されるメモリゲート電極部ＭＧ間の領域を領域ＭＭＡとする。図１においては、領域ＭＭＡの両側に領域ＣＣＡが配置されている。なお、この領域ＣＣＡには、制御ゲート電極部ＣＧの側壁に沿って配置されているｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４および金属化合物膜（窒化チタン膜１１５）の形成領域も含むものとする。また、領域ＭＭＡには、メモリゲート電極部ＭＧの側壁に沿って配置されている絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成領域も含むものとする。
【００４４】
上述したとおり、共有されるドレイン領域ＭＤおよび共有されるソース領域ＭＳが交互に配置されるように、メモリセルが図１中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルがアレイ状に形成されている。以下に、図４〜図６を参照しながら、メモリアレイについて説明する。
【００４５】
（メモリアレイ）
図４に示すように、メモリセルの制御ゲート電極部ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）とメモリゲート電極部ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）は、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。
【００４６】
また、活性領域（ハッチング部）は、Ｘ方向に延在するライン状に複数設けられ、Ｘ方向に延在する各ラインは、Ｙ方向に延在する接続部により、接続されている。この活性領域は、素子分離領域１０３により区画され、ｐ型ウエルＰＷの露出領域である。
【００４７】
上記接続部に対して対称的に、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧが配置されている。制御ゲート電極部ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）側の活性領域上には、コンタクト部が設けられている。Ｘ方向に並んで配置されるコンタクト部を接続するように、配線（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）がＸ方向に配置されている。上記接続部および接続部間に、ドレイン領域ＭＤが設けられる。よって、この領域（接続部および接続部間）は、後述するドレイン線となる（Drain１、Drain２）。また、上記コンタクト部の下にソース領域ＭＳが設けられる。よって、配線（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）は、後述するソース線（Source１、Source２、Source３、Source４）となる。
【００４８】
図５に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ドレイン線となるDrain１、Drain２とソース線Source１、Source２、Source３、Source４との交点にアレイ状に配置される。
【００４９】
図６に示すように、メモリセルアレイ９は、メモリ部Ｂ中に設けられている。例えば、このメモリ部Ｂとロジック部Ａとで、本実施の形態の半導体装置Ｃが構成される。
【００５０】
メモリ部Ｂは、例えば、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書込み回路８、メモリセルアレイ９、および電源回路１０などから構成されている。制御回路１は、ロジック部Ａから入力される制御用信号を一時的に格納し、制御する。また、制御回路１はメモリセルアレイ９内のメモリセルの制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧの電位の制御を行なう。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ３は、ロジック部Ａから入力されたアドレスを一時的に格納する。アドレスバッファ３には、行デコーダ４および列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書込み回路８は、入出力回路２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。電源回路１０は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路１１などから構成される。
【００５１】
なお、図４〜図６に示す構成は一例であり、本実施の形態の半導体装置の構成は、これらのものに限定されるものではない。
【００５２】
（周辺トランジスタの構造説明）
メモリセルアレイ９の周りに設けられる各種回路は、周辺トランジスタなどの素子により構成される。図７は、本実施の形態の半導体装置を示す断面図である。
【００５３】
図７に示すように、周辺トランジスタは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、メタル電極膜１２２と、その上部の金属膜１２３とからなる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図７に示すように、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【００５４】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなるサイドウォール膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、サイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００５５】
また、周辺トランジスタのゲート電極部ＧＥの両側には、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。
【００５６】
（動作）
次いで、メモリセルの基本的な動作の一例について説明する。メモリセルの動作として、（１）読出し動作、（２）消去動作、（３）書込み動作の３つの動作について説明する。但し、これらの動作の定義には種々のものがあり、特に消去動作と書込み動作については、逆の動作として定義されることもある。
【００５７】
（１）読出し動作
例えば、制御ゲート電極部ＣＧ側のソース領域ＭＳに１．２Ｖ程度の正電位を与え、制御ゲート電極部ＣＧに１．２Ｖ程度の正電位を与えることで、制御ゲート電極部ＣＧ下のチャネルをオン状態にする。そして、メモリゲート電極部ＭＧを所定の電位（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）とすることで、保持していた電荷情報を電流として読み出すことができる。ここで、書込み状態のしきい値と消去状態のしきい値の中間電位が０Ｖとなるように設定することで、メモリゲート電極部ＭＧに印加する電圧を電源回路内で昇圧する必要がなく、読出しを高速化することができる。
【００５８】
（２）消去動作
例えば、メモリゲート電極部ＭＧに１２Ｖの電圧を印加し、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のドレイン領域ＭＤに０Ｖを、制御ゲート電極部ＣＧ側のソース領域ＭＳに０Ｖを印加する。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜１０７（電荷蓄積部）にＦＮトンネル現象によりホールを注入することで消去を行う（ＦＮトンネル方式）。ただし、制御ゲート電極部ＣＧ側のソース領域ＭＳは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。
【００５９】
図８は、消去開始から消去終了までのフローを示す図である。図８に示すように、消去パルスを印加して窒化シリコン膜１０７中にホールを注入することで消去を行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度消去パルスを印加するというシーケンスを繰返す。所望のしきい値に到達した場合には、消去終了となる。
【００６０】
なお、１回目（Ｎ＝１）の消去後にベリファイを行った後、さらに、消去を行う場合（Ｎ＞１）の消去条件は必ずしも１回目の消去条件と同じである必要はない。消去パルスの第１例を図１０に示す。図１０に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１２Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）を０Ｖ、ソース領域ＭＳ（Source）を０Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１４Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）を０Ｖ、ソース領域ＭＳ（Source）を０Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。
【００６１】
消去パルスの第２例を図１１に示す。図１１に示すように、ｐ型ウエルＰＷ（Well）に負電位を印加してもよい。図１１に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）を０Ｖ、ソース領域ＭＳ（Source）を０Ｖ、ｐ型ウエルＰＷ（Well）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１３Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）を０Ｖ、ソース領域ＭＳ（Source）を０Ｖ、ｐ型ウエルＰＷ（Well）を−１Ｖとする。この場合には、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとの間の電位差に対してメモリゲート電極部ＭＧとｐ型ウエルＰＷ（Well）との間の電位差が大きくなる。このため、メモリゲート電極部ＭＧ下の窒化シリコン膜１０７中にホールが注入されやすくなるため、窒化シリコン膜１０７中の電子を効率的に消去できる。
【００６２】
また、基板（Ｗｅｌｌ）側でバンド間トンネルによりホットホールを発生させ、窒化シリコン膜１０７中に注入することにより消去を行ってもよい（ＢＴＢＴ方式）。消去パルスの第３例を図１２に示す。図１２に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを−６Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）をＯｐｅｎ状態、ソース領域ＭＳ（Source）を６Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを−７Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤ（Drain）をＯｐｅｎ状態、ソース領域ＭＳ（Source）を７Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。この場合には、メモリセルのしきい値をより低く設定することができることから、チャネル電流を増大させることが可能となる。また、メモリセルの消去動作の高速化を図ることができる。
【００６３】
（３）書込み動作
例えば、メモリゲート電極部ＭＧに１０．５Ｖの電圧を印加し、制御ゲート電極部ＣＧに０．９Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のドレイン領域ＭＤに４．６Ｖを、制御ゲート電極部ＣＧ側のソース領域ＭＳにドレイン領域より低い電位、例えば０．３Ｖを印加する。これによりメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に集中的に電子の注入が行なわれる。この注入方式は、ＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式と呼ばれる。
【００６４】
図９は、書込み開始から書込み終了までのフローを示す図である。図９に示すように、ＳＳＩパルスを印加して窒化シリコン膜１０７中に電子を注入することで書込みを行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度ＳＳＩパルスを印加するというシーケンスを繰返す。所望のしきい値に到達した場合には、書込み終了となる。
【００６５】
なお、１回目（Ｎ＝１）の書込み後にベリファイを行った後、さらに、書込みを行う場合（Ｎ＞１）の書込み条件は必ずしも１回目の書込み条件と同じである必要はない。書込みパルスの第１例を図１３に示す。図１３に示すように、１回目の書込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを１０Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ドレイン領域ＭＤ（Drain）を４．５Ｖ、ソース領域ＭＳ（Source）を０．３Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ドレイン領域ＭＤ（Drain）を４．９Ｖ、ソース領域ＭＳ（Source）を０．３Ｖ、ｐ型ウエルＰＷ（Well）を０Ｖとする。
【００６６】
書込みパルスの第２例を図１４に示す。図１４に示すように、ｐ型ウエルＰＷ（Well）に負電位を印加してもよい。図１４に示すように、１回目の書込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを１０Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ドレイン領域ＭＤ（Drain）を４．５Ｖ、ソース領域ＭＳ（Source）を０．３Ｖ、ｐ型ウエルＰＷ（Well）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ドレイン領域ＭＤ（Drain）を４．９Ｖ、ソース領域ＭＳ（Source）を０．３Ｖ、ｐ型ウエルＰＷ（Well））を−１Ｖとする。この場合には、ドレイン領域ＭＤとｐ型ウエルＰＷ（Well）との間の電位差や、メモリゲート電極部ＭＧとｐ型ウエルＰＷ（Well）との間の電位差を大きくできることから、書込み速度の高速化を図ることができる。
【００６７】
このように、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜１０７）の電荷の不均一を低減し、消去精度を向上させることができる。
【００６８】
特に、上記ＦＮトンネル方式で消去を行う場合、ＢＴＢＴ方式と比較して、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）の電界が大きくなり、この端部に多くのホールが集中して注入される。このため、電荷蓄積部（窒化シリコン膜１０７）における電荷（ホール、電子）の分布にばらつきが生じやすく、消去精度が劣化する恐れがある。
【００６９】
これに対し、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。よって、消去精度を向上させることができる。
【００７０】
さらに、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、絶縁膜ＯＮＯ（１０６、１０７、１０８）、ｈｉｇｈ−ｋ絶縁膜１１４および金属化合物膜（窒化チタン膜１１５）が順次配置される構成であるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。よって、消去精度を向上させることができる。
【００７１】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【００７２】
［製法説明］
次いで、図１５〜図４９を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１５は、本実施の形態の半導体装置の製造工程を示すフローチャートであり、図１６〜図４９は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００７３】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【００７４】
図１５に示すように、半導体装置の製造フローは、素子分離領域の形成ステップ（ＳＴ１）、ウエルの形成ステップ（ＳＴ２）、メモリゲート電極部および電荷蓄積膜の形成ステップ（ＳＴ３）および制御ゲート電極部および周辺トランジスタの形成ステップ（ＳＴ４）およびコンタクト（プラグ）および配線の形成ステップ（ＳＴ５）を有する。以下に、詳細に説明する。
【００７５】
まず、図１６および図１７に示すように、半導体基板１００の主面に素子分離領域１０３を形成する。まず、半導体基板１００として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板を準備する。次いで、半導体基板１００を熱酸化することにより１０ｎｍ程度の酸化シリコン膜１０１を形成する。次いで、酸化シリコン膜１０１上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて５０ｎｍ程度の窒化シリコン膜１０２を堆積する。次いで、フォトリソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜１０１、窒化シリコン膜１０２および半導体基板１００をエッチングすることにより、深さが１５０ｎｍ程度の素子分離溝を形成する。次いで、素子分離溝の内部を含む窒化シリコン膜１０２上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。
【００７６】
次いで、図１８および図１９に示すように、半導体基板１００中に、ｐ型ウエルＰＷを形成する。まず、窒化シリコン膜１０２を除去し、酸化シリコン膜１０１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型ウエルＰＷを形成する。なお、図１８および図１９においては、ｐ型ウエルＰＷの形成領域のみが表示されているが、他の領域において、ｎ型不純物をイオン注入することによってｎ型ウエルを形成してもよい。
【００７７】
次いで、図２０および図２１に示すように、半導体基板１００上にポリシリコン膜１０５を形成する。ポリシリコン膜１０５は、メモリゲート電極部ＭＧをサイドウォール状に形成する際の側壁を構成する膜であり、他の材料膜で構成してもよい。
【００７８】
まず、ウェットエッチングなどを用いて、酸化シリコン膜１０１を除去した後、半導体基板１００上に、２ｎｍ程度の酸化シリコン膜１０４を熱酸化により形成する。次いで、酸化シリコン膜１０４および素子分離領域１０３上に、ＣＶＤ法などを用いて１２０ｎｍ程度のポリシリコン膜１０５を形成する。
【００７９】
次いで、図２２および図２３に示すように、ポリシリコン膜１０５中に開口部ＯＡ１を形成する。例えば、フォトリソグラフィー技術およびドライエッチング技術を用いて、領域ＭＭＡのポリシリコン膜１０５およびその下層の酸化シリコン膜１０４を除去し、開口部ＯＡ１を形成する。言い換えれば、ポリシリコン膜１０５および酸化シリコン膜１０４の積層膜を領域ＣＣＡに残存させる。この際、周辺回路領域ＰＡにも、ポリシリコン膜１０５および酸化シリコン膜１０４の積層膜を残存させる。開口部ＯＡ１の幅は、例えば２００ｎｍ程度である。
【００８０】
次いで、図２４〜図２７に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）およびメモリゲート電極部ＭＧを形成する。まず、図２４および図２５に示すように、開口部ＯＡ１内およびポリシリコン膜１０５上に、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。例えば、半導体基板１００上に、酸化シリコン膜１０６を形成する。この酸化シリコン膜１０６は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜１０６をＣＶＤ法などを用いて形成してもよい。次いで、酸化シリコン膜１０６上に、窒化シリコン膜１０７を、例えば、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜１０７が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。次いで、窒化シリコン膜１０７上に、酸窒化シリコン膜１０８をＣＶＤ法により、８ｎｍ程度の膜厚で堆積する。これにより、酸化シリコン膜１０６、窒化シリコン膜１０７および酸窒化シリコン膜１０８からなる絶縁膜ＯＮＯを形成することができる。
【００８１】
この絶縁膜ＯＮＯは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜１０６、酸窒化シリコン膜１０８）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜１０７）のポテンシャル障壁高さが低くなるよう構成する。また、本実施の形態においては、絶縁膜ＯＮＯの内部の電荷蓄積部として、窒化シリコン膜１０７を形成しているが、電荷蓄積部として、例えば、酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。また、絶縁膜ＯＮＯを構成する各膜の膜厚は上記のものに限定されるものではなく、例えば、そのメモリセルの動作方式などに応じて適宜調整される。
【００８２】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜１０９を堆積する（図２４、図２５）。
【００８３】
次いで、図２６および図２７に示すように、開口部ＯＡ１（ポリシリコン膜１０５）の側壁部に、サイドウォール状のポリシリコン膜１０９を形成する。
【００８４】
例えば、ポリシリコン膜１０９をエッチバックする。このエッチバック工程では、ポリシリコン膜１０９をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、開口部ＯＡ１（ポリシリコン膜１０５）の側壁部に、絶縁膜ＯＮＯを介して、ポリシリコン膜１０９を、サイドウォール状（側壁膜状）に残存させることができる。このポリシリコン膜１０９が、メモリゲート電極部ＭＧとなる。メモリゲート長（メモリゲート電極部ＭＧのゲート長）は、ポリシリコン膜１０９の堆積膜厚に対応して決まる。また、ポリシリコン膜１０５の堆積膜厚およびポリシリコン膜１０９の堆積膜厚を調整することで、メモリゲート電極部ＭＧの高さを調整することができる。なお、メモリゲートの加工性を向上させるために、ダミーゲート形成領域を設けてもよい。例えば、メモリアレイの端部においては、メモリセルを形成しても特性がばらつく恐れがある。例えば、上記ポリシリコン膜１０９の寸法がばらつき、メモリセルの特性がばらつく。よって、このようなメモリアレイの端部をダミーゲート形成領域とし、制御ゲート電極部ＣＧの両端部に形成されるポリシリコン膜１０９をダミーゲートとしてメモリセルの動作に寄与しないように制御してもよい。
【００８５】
次いで、図２８および図２９に示すように、ドレイン領域ＭＤおよび酸化シリコン膜１１２を形成する。
【００８６】
まず、ポリシリコン膜１０５およびポリシリコン膜１０９をマスクとして、開口部ＯＡ１の底面（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａを形成する。この際、ｎ−型半導体領域１１１ａは、ポリシリコン膜１０９の側壁に自己整合して形成される。次いで、ポリシリコン膜１０９の側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成する。例えば、開口部ＯＡ１の内部およびポリシリコン膜１０５、１０９上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、ポリシリコン膜１０９の側壁部に、サイドウォール膜ＳＷを形成する。次いで、ポリシリコン膜１０５、１０９およびサイドウォール膜ＳＷをマスクとして、開口部ＯＡ１の底面（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂを形成する。この際、ｎ＋型半導体領域１１１ｂは、サイドウォール膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるドレイン領域ＭＤが形成される。
【００８７】
次いで、開口部ＯＡ１の内部およびポリシリコン膜１０５、１０９上に、酸化シリコン膜１１２を堆積する。この酸化シリコン膜１１２については、後の工程で除去するため、ウェットエッチングレートの大きいＳＯＧ（Spin On Glass）膜などを用いることが好ましい。
【００８８】
次いで、図３０および図３１に示すように、この酸化シリコン膜１１２の上部を、ポリシリコン膜１０５の表面が露出するまで除去する。例えば、ＣＭＰ法およびウェットエッチング法などを用いて、酸化シリコン膜１１２の上部を、ポリシリコン膜１０５の表面が露出するまで除去する。この工程により、開口部ＯＡ１の内部において、ポリシリコン膜１０９間が、酸化シリコン膜１１２で埋め込まれる。これにより、ポリシリコン膜１０９が、酸化シリコン膜１１２で覆われ、メモリセル領域ＭＡにおいて、領域ＣＣＡのポリシリコン膜１０５が露出する。また、周辺回路領域ＰＡのポリシリコン膜１０５が露出する。
【００８９】
次いで、図３２および図３３に示すように、ポリシリコン膜１０５を除去し、ｈｉｇｈ−ｋ絶縁膜１１４等を形成する。まず、ポリシリコン膜１０５を除去し、領域ＣＣＡの半導体基板１００（ｐ型ウエルＰＷ）上に、１ｎｍ程度の酸化シリコン膜１１３を熱酸化などにより形成する。次いで、酸化シリコン膜１１３および酸化シリコン膜１１２上に、ｈｉｇｈ−ｋ絶縁膜１１４を形成する。ｈｉｇｈ−ｋ絶縁膜１１４としては、例えば、Ｈｆ酸化膜などを用いることができる。例えば、Ｈｆ酸化膜をＣＶＤ法などを用いて５ｎｍ程度の膜厚で堆積する。次いで、ｈｉｇｈ−ｋ絶縁膜１１４上に、窒化チタン膜１１５を、ＣＶＤ法などを用いて１０ｎｍ程度の膜厚で堆積する。
【００９０】
次いで、窒化チタン膜１１５上に、ＣＶＤ法などを用いて１００ｎｍ程度のポリシリコン膜１１６を堆積する（図３２、図３３）。
【００９１】
次いで、図３４および図３５に示すように、ポリシリコン膜１１６の上部を、ＣＭＰ法などにより除去することにより、平坦化を行う。この際、半導体基板１００（ｐ型ウエルＰＷ）上に、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５の積層膜を介して配置されるポリシリコン膜１１６の表面の高さが、例えば、半導体基板１００（ｐ型ウエルＰＷ）から８０ｎｍ程度となるように、研磨量を制御する。この工程により、領域ＭＭＡにおいては、ポリシリコン膜１０９および酸化シリコン膜１１２が露出し、領域ＣＣＡにおいては、ポリシリコン膜１１６が露出する。領域ＭＭＡのポリシリコン膜１０９が、メモリゲート電極部ＭＧとなる。
【００９２】
次いで、図３６および図３７に示すように、ポリシリコン膜１１６、１０９および酸化シリコン膜１１２上に、窒化シリコン膜１１７をＣＶＤ法などを用いて堆積する。次いで、フォトリソグラフィー技術およびドライエッチング技術を用いて、周辺回路領域ＰＡにのみ窒化シリコン膜１１７を残存させる。
【００９３】
次いで、図３８および図３９に示すように、メモリセル領域ＭＡに、制御ゲート電極部ＣＧを形成し、周辺回路領域ＰＡに、ゲート電極部置換用のポリシリコン膜１１６を形成し、さらに、メモリセルのソース領域ＭＳおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。
【００９４】
まず、フォトリソグラフィー技術およびドライエッチング技術を用いて、ポリシリコン膜１１６と、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５の積層膜とをエッチングする。この工程により、メモリセル領域ＭＡに、制御ゲート電極部ＣＧが形成される。また、周辺回路領域ＰＡにおいては、窒化シリコン膜１１７と、ポリシリコン膜１１６と、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５の積層膜とをエッチングする。この工程により、ゲート電極部置換用のポリシリコン膜１１６が形成される。このゲート電極部置換用のポリシリコン膜１１６上には、窒化チタン膜１１７が残存している。
【００９５】
また、上記エッチングにより、メモリセル領域ＭＡの領域ＣＣＡにおいて、制御ゲート電極部ＣＧの一方の側の半導体基板１００（ｐ型ウエルＰＷ）が露出し、周辺回路領域ＰＡにおいて、ポリシリコン膜１１６の両側の半導体基板１００（ｐ型ウエルＰＷ）が露出する。
【００９６】
次いで、酸化シリコン膜１１２、制御ゲート電極部ＣＧおよびポリシリコン膜１１６をマスクとして、上記半導体基板１００（ｐ型ウエルＰＷ）の露出部に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。この際、ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧまたはポリシリコン膜１１６の側壁に自己整合して形成される。
【００９７】
次いで、制御ゲート電極部ＣＧおよびポリシリコン膜１１６の側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成する。酸化シリコン膜１１２、制御ゲート電極部ＣＧおよびポリシリコン膜１１６上を含む半導体基板１００（ｐ型ウエルＰＷ）上に、ＣＶＤ法などを用いて酸化シリコン膜１１８を堆積する。この酸化シリコン膜１１８をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、制御ゲート電極部ＣＧおよびポリシリコン膜１１６の側壁部に、サイドウォール膜ＳＷを形成する。
【００９８】
次いで、制御ゲート電極部ＣＧ、ポリシリコン膜１１６およびサイドウォール膜ＳＷ等をマスクとして、半導体基板１００（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１９ｂを形成する。この際、ｎ＋型半導体領域１１９ｂは、サイドウォール膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、メモリセル領域ＭＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース領域ＭＳが形成される。また、周辺回路領域ＰＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【００９９】
次いで、図４０および図４１に示すように、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
【０１００】
まず、酸化シリコン膜１１２をウェットエッチングなどにより除去する。その結果、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤが露出する。次いで、半導体基板１００上に、金属膜（図示せず）を形成し、半導体基板１００に対して熱処理を施すことによって、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤと上記金属膜とを反応させる。これにより、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤの上部に、それぞれ金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【０１０１】
次いで、図４２〜図４７に示すように、周辺回路領域ＰＡのポリシリコン膜１１６を金属膜１２３等と置換することにより、周辺トランジスタのゲート電極部ＧＥを形成する。
【０１０２】
まず、図４２および図４３に示すように、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧおよびポリシリコン膜１１６の上方に、層間絶縁膜として酸化シリコン膜１２１をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで研磨する。この工程後においては、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧ上には、酸化シリコン膜１２１が存在する。
【０１０３】
次いで、ウェットエッチングなどにより窒化シリコン膜１１７を除去し、周辺回路領域ＰＡのポリシリコン膜１１６を露出させる。次いで、ポリシリコン膜１１６をエッチングにより除去する。この工程により、周辺トランジスタのゲート電極部形成領域に凹部（溝、窪み）ＴＧＥが設けられる。
【０１０４】
次いで、図４４および図４５に示すように、上記凹部ＴＧＥ内を含む酸化シリコン膜１２１上に、メタル電極膜１２２および金属膜１２３を形成する。例えば、メタル電極膜１２２として、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜を堆積した後、さらに、金属膜１２３として、アルミニウム膜を形成する。これらの膜は、例えば、スパッタリング法などにより形成することができる。
【０１０５】
次いで、図４６および図４７に示すように、メタル電極膜１２２および金属膜１２３を、酸化シリコン膜１２１の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、メタル電極膜１２２および金属膜１２３を、酸化シリコン膜１２１の表面が露出するまで研磨する。この工程により、凹部ＴＧＥに、メタル電極膜１２２を介して金属膜１２３が埋め込まれる。言い換えれば、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。また、別の言い方をすれば、周辺回路領域ＰＡのポリシリコン膜１１６がメタル電極膜１２２および金属膜１２３の積層膜で置換される。
【０１０６】
ここで、メタル電極膜１２２としては、メタル材料、例えば、金属膜や導電性を有する金属化合物膜（例えば、窒化金属膜など）を用いることができる。このメタル電極膜１２２が、メタルゲート電極を構成する。但し、メタル電極膜１２２の下層に位置する窒化チタン膜１１５（金属化合物膜、バリア膜）を含めてメタルゲート電極とみなしてもよい。即ち、この窒化チタン膜１１５（金属化合物膜、バリア膜）は、メタル材料の拡散防止のバリア膜として機能するものであるが、メタル電極膜１２２の一部とみなしても良い。また、メタル電極膜１２２上の金属膜１２３は、ゲート電極部ＧＥのさらなる低抵抗化を図るために形成する。
【０１０７】
なお、本実施の形態においては、周辺トランジスタとして、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、ｐチャネル型ＭＩＳＦＥＴを形成してもよい。ｐチャネル型ＭＩＳＦＥＴは、導電型を逆にして、ｎチャネル型ＭＩＳＦＥＴと同様に形成することができる。また、ｐチャネル型ＭＩＳＦＥＴのメタル電極膜としては、２０ｎｍ程度の窒化タンタル／窒化チタン／窒化タンタルからなる膜を用いることができる。
【０１０８】
次いで、図４８および図４９に示すように、酸化シリコン膜１２１およびゲート電極部ＧＥ上に、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２４中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜１２４上に、配線１２５を形成する。プラグは、例えば、層間絶縁膜中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線１２５は、例えば、酸化シリコン膜１２４上に、導電性膜を堆積し、パターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０１０９】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、メモリセル（メモリトランジスタ、制御トランジスタ）と、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０１１０】
（実施の形態２）
実施の形態１の半導体装置においては、周辺トランジスタにのみ、ｈｉｇｈ−ｋ／メタル構成を適用したが、メモリセルを構成する制御トランジスタにも、ｈｉｇｈ−ｋ／メタル構成を適用してもよい。
【０１１１】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１１２】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０１１３】
（メモリセルの構造説明）
図５０は、本実施の形態の半導体装置を示す断面図である。制御ゲート電極部ＣＧが、メタル電極膜１２２と、その上部の金属膜１２３で構成されている以外は、実施の形態１（図１等参照）の場合と同様の構成である。但し、本実施の形態の半導体装置においては、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧ上に、酸化シリコン膜１２１が配置されず、酸化シリコン膜１２４が配置されている。即ち、酸化シリコン膜１２１は、制御ゲート電極部ＣＧ間およびメモリゲート電極部ＭＧ間を埋め込むように配置され、酸化シリコン膜１２１、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧ上には、酸化シリコン膜１２４が配置されている。以下、詳細に説明する。
【０１１４】
図５０に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１１５】
具体的に、メモリセルは、実施の形態１の場合と同様に、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、メモリゲート電極部ＭＧは、シリコン膜よりなり、制御ゲート電極部ＣＧは、メタル電極膜１２２と、その上部の金属膜１２３とからなる。また、上記シリコン膜の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１１６】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【０１１７】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１１８】
また、窒化チタン膜１１５（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１１９】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜１０６と、その上の窒化シリコン膜１０７と、その上の酸窒化シリコン膜１０８よりなる。窒化シリコン膜１０７は、電荷蓄積部となる。
【０１２０】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１２１】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、絶縁膜ＯＮＯ（１０６、１０７、１０８）、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４および金属化合物膜（窒化チタン膜１１５）が順次配置される構成となる。
【０１２２】
また、メモリセルは、さらに、半導体基板１００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォール膜（側壁絶縁膜、サイドウォールスペーサ）ＳＷが形成されている。
【０１２３】
実施の形態１の場合と同様に、ソース領域ＭＳは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなり、ドレイン領域ＭＤは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。また、メモリゲート電極部ＭＧ、ソース領域ＭＳ（ｎ＋型半導体領域１１９ｂ）、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１２４】
また、メモリセル上には、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される。
【０１２５】
周辺トランジスタの構成は、実施の形態１の場合と同様であるため、その説明を省略する。また、メモリセルの動作例も、実施の形態１の場合と同様であるため、その説明を省略する。
【０１２６】
このように、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４が配置されるため、実施の形態１の場合と同様に、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜１０７）の電荷の不均一を低減し、消去精度を向上させることができる。特に、上記ＦＮトンネル方式で消去を行う場合においても、消去精度を向上させることができる。
【０１２７】
また、制御トランジスタにも、ｈｉｇｈ−ｋ／メタル構成を適用することにより、制御ゲート電極部の低抵抗化を図り、制御トランジスタの低消費電力化を図るなど、制御トランジスタの特性を向上させることができる。
【０１２８】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０１２９】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０１３０】
［製法説明］
次いで、図５１〜図５７を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図５１〜図５７は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３１】
以下、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０１３２】
なお、窒化シリコン膜１１７の形成工程までは、実施の形態１（図１６〜図３７）の場合と同様である。即ち、実施の形態１の場合と同様にして、半導体基板１００の主面に素子分離領域（１０３）を形成し、半導体基板１００中に、ｐ型ウエルＰＷを形成する。次いで、実施の形態１の場合と同様にして、絶縁膜ＯＮＯ（１０６、１０７、１０８）およびサイドウォール状のメモリゲート電極部ＭＧ（ポリシリコン膜１０９）を形成する。次いで、ドレイン領域ＭＤおよびサイドウォール膜ＳＷを形成した後、ポリシリコン膜１０９間に酸化シリコン膜１１２を形成する。次いで、半導体基板１００上に、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を形成し、さらに、その上にポリシリコン膜１１６を形成する。次いで、ポリシリコン膜１１６の上部を除去する。このようにして、領域ＭＭＡにおいては、絶縁膜ＯＮＯ（１０６、１０７、１０８）を介してメモリゲート電極部ＭＧが形成され、領域ＣＣＡにおいては、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を介してポリシリコン膜１１６が形成される。また、周辺回路領域ＰＡにおいては、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を介してポリシリコン膜１１６が形成される。
【０１３３】
この後、図５１に示すように、ポリシリコン膜１１６、１０９および酸化シリコン膜１１２上に、窒化シリコン膜１１７をＣＶＤ法などを用いて堆積する。
【０１３４】
次いで、図５２に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、メモリセル領域ＭＡにおいては、制御ゲート電極部形成領域および領域ＭＭＡに窒化シリコン膜１１７を残存させる。また、周辺回路領域ＰＡにおいては、ゲート電極部形成領域に窒化シリコン膜１１７を残存させる。この後、窒化シリコン膜１１７をマスクとして、ポリシリコン膜１１６等をエッチングする。残存するポリシリコン膜１１６は、制御ゲート電極部置換用またはゲート電極部置換用のポリシリコン膜である。
【０１３５】
次いで、窒化シリコン膜１１７等をマスクとして、上記半導体基板１００（ｐ型ウエルＰＷ）の露出部に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。この際、ｎ−型半導体領域１１９ａは、ポリシリコン膜１１６の側壁に自己整合して形成される。次いで、実施の形態１の場合と同様にして、ポリシリコン膜１１６の側壁部にサイドウォール膜（側壁絶縁膜）ＳＷを形成し、ポリシリコン膜１１６およびサイドウォール膜ＳＷ等をマスクとして、半導体基板１００（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入する。これにより、サイドウォール膜ＳＷに自己整合して、ｎ＋型半導体領域１１９ｂが形成される。このｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、メモリセル領域ＭＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース領域ＭＳが形成される。また、周辺回路領域ＰＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【０１３６】
次いで、図５３に示すように、メモリゲート電極部ＭＧ上の窒化シリコン膜１１７を除去し、実施の形態１の場合と同様にして金属シリサイド膜ＳＩＬを形成する（図５４）。まず、窒化シリコン膜１１７をウェットエッチングなどにより除去する。その結果、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤが露出する。次いで、半導体基板１００上に、金属膜（図示せず）を形成し、半導体基板１００に対して熱処理を施すことによって、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤと上記金属膜とを反応させる。これにより、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤの上部に、それぞれ金属シリサイド膜ＳＩＬが形成される。
【０１３７】
次いで、図５５に示すように、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤおよびポリシリコン膜１１６の上方に、層間絶縁膜として酸化シリコン膜１２１をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで研磨する。次いで、ウェットエッチングなどにより窒化シリコン膜１１７を除去し、メモリセル領域ＭＡおよび周辺回路領域ＰＡのポリシリコン膜１１６を露出させる。次いで、ポリシリコン膜１１６をエッチングにより除去する。この工程により、制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧが設けられ、周辺トランジスタのゲート電極部形成領域に凹部ＴＧＥが設けられる。
【０１３８】
次いで、図５６に示すように、上記凹部ＴＣＧ、ＴＧＥ内を含む酸化シリコン膜１２１上に、メタル電極膜１２２および金属膜１２３を形成する。例えば、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜を堆積した後、さらに、アルミニウム膜を形成する。これらの膜は、例えば、スパッタリング法などにより形成することができる。
【０１３９】
次いで、図５７に示すように、メタル電極膜１２２および金属膜１２３を、酸化シリコン膜１２１の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、メタル電極膜１２２および金属膜１２３を、窒化シリコン膜１１７の表面が露出するまで研磨する。この工程により、凹部ＴＣＧ、ＴＧＥに、メタル電極膜１２２を介して金属膜１２３が埋め込まれる。言い換えれば、凹部ＴＣＧ中に制御ゲート電極部ＣＧが形成され、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。また、別の言い方をすれば、メモリセル領域ＭＡのポリシリコン膜１１６がメタル電極膜１２２および金属膜１２３の積層膜で置換され、周辺回路領域ＰＡのポリシリコン膜１１６がメタル電極膜１２２および金属膜１２３の積層膜で置換される。
【０１４０】
この後、酸化シリコン膜１２１およびゲート電極部ＧＥ等上に、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２４中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜１２４上に、配線１２５を形成する（図５０参照）。プラグは、例えば、層間絶縁膜中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線１２５は、例えば、酸化シリコン膜１２４上に、導電性膜を堆積し、パターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０１４１】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する制御トランジスタを有するメモリセルと、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、制御トランジスタにｈｉｇｈ−ｋ／メタル構成を適用したメモリセルと、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０１４２】
（実施の形態３）
実施の形態１の半導体装置においては、周辺トランジスタにのみ、メタル電極膜を用いたが、メモリセルを構成するメモリトランジスタおよび制御トランジスタにも、メタル電極膜を用いてもよい。
【０１４３】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１４４】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０１４５】
（メモリセルの構造説明）
図５８は、本実施の形態の半導体装置を示す断面図である。メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧが、それぞれ、メタル電極膜１２２と、その上部の金属膜１２３で構成されている以外は、実施の形態１（図１等参照）の場合と同様の構成である。但し、本実施の形態の半導体装置においては、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧ上に、酸化シリコン膜１２１が配置されず、酸化シリコン膜１２４が配置されている。即ち、酸化シリコン膜１２１は、制御ゲート電極部ＣＧ間およびメモリゲート電極部ＭＧ間を埋め込むように配置され、酸化シリコン膜１２１、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧ上には、酸化シリコン膜１２４が配置されている。以下、詳細に説明する。
【０１４６】
図５８に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１４７】
具体的に、メモリセルは、実施の形態１の場合と同様に、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧは、それぞれ、メタル電極膜１２２と、その上部の金属膜１２３とからなる。
【０１４８】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【０１４９】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１５０】
また、窒化チタン膜１１５（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１５１】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜１０６と、その上の窒化シリコン膜１０７と、その上の酸窒化シリコン膜１０８よりなる。窒化シリコン膜１０７は、電荷蓄積部となる。
【０１５２】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１５３】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、絶縁膜ＯＮＯ（１０６、１０７、１０８）、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４および金属化合物膜（窒化チタン膜１１５）が順次配置される構成となる。
【０１５４】
また、メモリセルは、さらに、半導体基板１００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォール膜（側壁絶縁膜、サイドウォールスペーサ）ＳＷが形成されている。
【０１５５】
実施の形態１の場合と同様に、ソース領域ＭＳは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなり、ドレイン領域ＭＤは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。また、ソース領域ＭＳ（ｎ＋型半導体領域１１９ｂ）、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１５６】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される。
【０１５７】
周辺トランジスタの構成は、実施の形態１の場合と同様であるため、その説明を省略する。また、メモリセルの動作例も、実施の形態１の場合と同様であるため、その説明を省略する。
【０１５８】
このように、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４が配置されるため、実施の形態１の場合と同様に、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜１０７）の電荷の不均一を低減し、消去精度を向上させることができる。特に、上記ＦＮトンネル方式で消去を行う場合においても、消去精度を向上させることができる。
【０１５９】
また、制御トランジスタおよびメモリトランジスタにも、メタル電極膜を適用することにより、制御ゲート電極部やメモリゲート電極部の低抵抗化を図り、これらのトランジスタの低消費電力化を図るなど、トランジスタの特性を向上させることができる。
【０１６０】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０１６１】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０１６２】
［製法説明］
次いで、図５９〜図６４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図５９〜図６４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１６３】
以下、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０１６４】
なお、窒化シリコン膜１１７の形成工程までは、実施の形態１（図１６〜図３７）の場合と同様である。即ち、実施の形態１の場合と同様にして、半導体基板１００の主面に素子分離領域（１０３）を形成し、半導体基板１００中に、ｐ型ウエルＰＷを形成する。次いで、実施の形態１の場合と同様にして、絶縁膜ＯＮＯ（１０６、１０７、１０８）およびサイドウォール状のポリシリコン膜１０９を形成する。このポリシリコン膜１０９は、メモリゲート電極部置換用のポリシリコン膜である。次いで、ドレイン領域ＭＤおよびサイドウォール膜ＳＷを形成した後、ポリシリコン膜１０９間に酸化シリコン膜１１２を形成する。次いで、半導体基板１００上に、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を形成し、さらに、その上にポリシリコン膜１１６を形成する。次いで、ポリシリコン膜１１６の上部を除去する。このようにして、領域ＭＭＡにおいては、絶縁膜ＯＮＯ（１０６、１０７、１０８）を介してポリシリコン膜１０９が形成され、領域ＣＣＡにおいては、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を介してポリシリコン膜１１６が形成される。また、周辺回路領域ＰＡにおいては、酸化シリコン膜１１３、ｈｉｇｈ−ｋ絶縁膜１１４および窒化チタン膜１１５を介してポリシリコン膜１１６が形成される。このポリシリコン膜１０９は、メモリゲート電極部置換用のポリシリコン膜である。また、ポリシリコン膜１１６は、制御ゲート電極部置換用またはゲート電極部置換用のポリシリコン膜である。
【０１６５】
この後、図５９に示すように、ポリシリコン膜１１６、１０９および酸化シリコン膜１１２上に、窒化シリコン膜１１７をＣＶＤ法などを用いて堆積する。次いで、フォトリソグラフィー技術およびドライエッチング技術を用いて、メモリセル領域ＭＡにおいては、制御ゲート電極部形成領域および領域ＭＭＡに窒化シリコン膜１１７を残存させる。また、周辺回路領域ＰＡにおいては、ゲート電極部形成領域に窒化シリコン膜１１７を残存させる。
【０１６６】
次いで、窒化シリコン膜１１７等をマスクとして、上記半導体基板１００（ｐ型ウエルＰＷ）の露出部に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。この際、ｎ−型半導体領域１１９ａは、ポリシリコン膜１１６の側壁に自己整合して形成される。次いで、実施の形態１の場合と同様にして、ポリシリコン膜１１６の側壁部にサイドウォール膜（側壁絶縁膜）ＳＷを形成し、ポリシリコン膜１１６およびサイドウォール膜ＳＷ等をマスクとして、半導体基板１００（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入する。これにより、サイドウォール膜ＳＷに自己整合して、ｎ＋型半導体領域１１９ｂが形成される。このｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、メモリセル領域ＭＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース領域ＭＳが形成される。また、周辺回路領域ＰＡにおいて、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【０１６７】
次いで、図６０に示すように、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）上の酸化シリコン膜１１２および窒化シリコン膜１１７を除去する。次いで、実施の形態１の場合と同様にして金属シリサイド膜ＳＩＬを形成する（図６１）。例えば、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）上の酸化シリコン膜１１２および窒化シリコン膜１１７をウェットエッチングなどにより除去する。その結果、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤが露出する。次いで、半導体基板１００上に、金属膜（図示せず）を形成し、半導体基板１００に対して熱処理を施すことによって、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤと上記金属膜とを反応させる。これにより、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤの上部に、それぞれ金属シリサイド膜ＳＩＬが形成される。
【０１６８】
次いで、図６２に示すように、窒化シリコン膜１１７および金属シリサイド膜ＳＩＬ上に、層間絶縁膜として酸化シリコン膜１２１をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、酸化シリコン膜１２１の上部を、窒化シリコン膜１１７の表面が露出するまで研磨する。次いで、ウェットエッチングなどにより窒化シリコン膜１１７を除去し、メモリセル領域ＭＡおよび周辺回路領域ＰＡのポリシリコン膜１１６、１０９を露出させる。次いで、ポリシリコン膜１１６、１０９をエッチングにより除去する。この工程により図６３に示すように、メモリゲート電極部形成領域に凹部（溝、窪み）ＴＭＧが設けられ、制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧが設けられ、周辺トランジスタのゲート電極部形成領域に凹部ＴＧＥが設けられる。
【０１６９】
次いで、図６４に示すように、上記凹部ＴＭＧ、ＴＣＧ、ＴＧＥ内を含む酸化シリコン膜１２１上に、メタル電極膜１２２および金属膜１２３を形成する。例えば、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜を堆積した後、さらに、アルミニウム膜を形成する。これらの膜は、例えば、スパッタリング法などにより形成することができる。
【０１７０】
次いで、メタル電極膜１２２および金属膜１２３を、酸化シリコン膜１２１の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、メタル電極膜１２２および金属膜１２３を、酸化シリコン膜１２１の表面が露出するまで研磨する。この工程により、凹部ＴＭＧ、ＴＣＧ、ＴＧＥに、メタル電極膜１２２を介して金属膜１２３が埋め込まれる。言い換えれば、凹部ＴＭＧ中にメモリゲート電極部ＭＧが形成され、凹部ＴＣＧ中に制御ゲート電極部ＣＧが形成され、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。また、別の言い方をすれば、メモリセル領域ＭＡのポリシリコン膜１１６、１０９がメタル電極膜１２２および金属膜１２３の積層膜で置換され、周辺回路領域ＰＡのポリシリコン膜１１６がメタル電極膜１２２および金属膜１２３の積層膜で置換される。
【０１７１】
この後、酸化シリコン膜１２１およびゲート電極部ＧＥ等上に、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２４中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜１２４上に、配線１２５を形成する（図５８参照）。プラグは、例えば、層間絶縁膜中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線１２５は、例えば、酸化シリコン膜１２４上に、導電性膜を堆積し、パターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０１７２】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有するメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、ｈｉｇｈ−ｋ／メタル構成を適用したメモリセル（メモリトランジスタ、制御トランジスタ）と、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０１７３】
（実施の形態４）
本実施の形態においては、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成する。そして、周辺回路領域ＰＡのｎ−ＭＯＳタイプのトランジスタのゲート電極部と、制御ゲート電極部ＣＧとを同じ材料で形成し、周辺回路領域ＰＡのｐ−ＭＯＳタイプのトランジスタのゲート電極部と、メモリゲート電極部ＭＧとを同じ材料で形成する。
【０１７４】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１７５】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０１７６】
図６５は、本実施の形態の半導体装置を示す断面図である。周辺回路領域ＰＡの領域ＮＴＡに、ｎ−ＭＯＳタイプのトランジスタが形成され、領域ＰＴＡに、ｐ−ＭＯＳタイプのトランジスタが形成されている。そして、ｎ−ＭＯＳタイプのトランジスタのゲート電極部ＧＥと制御ゲート電極部ＣＧが、それぞれ、メタル電極膜１２２Ａと、その上部の金属膜１２３Ａで構成され、ｐ−ＭＯＳタイプのトランジスタのゲート電極部ＧＥとメモリゲート電極部ＭＧが、それぞれ、メタル電極膜１２２Ｂと、その上部の金属膜１２３Ｂで構成されている。他の構成は、実施の形態１（図１等参照）の場合と同様の構成である。以下、詳細に説明する。
【０１７７】
図６５に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１７８】
具体的に、メモリセルは、実施の形態１の場合と同様に、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、制御ゲート電極部ＣＧは、メタル電極膜１２２Ａと、その上部の金属膜１２３Ａとからなる。メモリゲート電極部ＭＧは、メタル電極膜１２２Ｂと、その上部の金属膜１２３Ｂとからなる。
【０１７９】
メタル電極膜１２２Ａは、例えば、窒化タンタル／チタン／アルミニウムなどからなる。また、メタル電極膜１２２Ｂは、例えば、窒化タンタル／窒化チタン／窒化タンタルなどからなる。金属膜１２３Ａおよび金属膜１２３Ｂは、それぞれ、アルミニウム膜などからなるが、これらの膜を異なる金属膜としてもよい。
【０１８０】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【０１８１】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１８２】
また、窒化チタン膜１１５（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１８３】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜１０６と、その上の窒化シリコン膜１０７と、その上の酸窒化シリコン膜１０８よりなる。窒化シリコン膜１０７は、電荷蓄積部となる。
【０１８４】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０１８５】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、絶縁膜ＯＮＯ（１０６、１０７、１０８）、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４および金属化合物膜（窒化チタン膜１１５）が順次配置される構成となる。
【０１８６】
また、メモリセルは、さらに、半導体基板１００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォール膜（側壁絶縁膜、サイドウォールスペーサ）ＳＷが形成されている。
【０１８７】
実施の形態１の場合と同様に、ソース領域ＭＳは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなり、ドレイン領域ＭＤは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。また、ソース領域ＭＳ（ｎ＋型半導体領域１１９ｂ）、ドレイン領域ＭＤ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１８８】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される。
【０１８９】
周辺回路領域ＰＡには、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方が形成され、ｎ−ＭＯＳタイプのトランジスタは、領域ＮＴＡに、ｐ−ＭＯＳタイプのトランジスタは、領域ＰＴＡに形成されている。
【０１９０】
ｎ−ＭＯＳタイプのトランジスタは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、メタル電極膜１２２Ａと、その上部の金属膜１２３Ａとからなる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【０１９１】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなるサイドウォール膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、サイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１９２】
ｐ−ＭＯＳタイプのトランジスタは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｎ型ウエルＮＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、メタル電極膜１２２Ｂと、その上部の金属膜１２３Ｂとからなる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１４とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜１１５が形成されている。
【０１９３】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなるサイドウォール膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｐ＋型半導体領域１１９ｄとｐ−型半導体領域１１９ｃよりなる。ｐ−型半導体領域１１９ｃは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｐ＋型半導体領域１１９ｄは、サイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｐ−型半導体領域１１９ｃよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｐ＋型半導体領域１１９ｄ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１９４】
また、周辺回路領域ＰＡには、層間絶縁膜として酸化シリコン膜１２１が形成され、さらに、この酸化シリコン膜１２１上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。
【０１９５】
このように、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１４が配置されるため、実施の形態１の場合と同様に、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜１０７）の電荷の不均一を低減し、消去精度を向上させることができる。特に、上記ＦＮトンネル方式で消去を行う場合においても、消去精度を向上させることができる。
【０１９６】
また、制御トランジスタおよびメモリトランジスタにも、メタル電極膜を適用することにより、制御ゲート電極部やメモリゲート電極部の低抵抗化を図り、これらのトランジスタの低消費電力化を図るなど、トランジスタの特性を向上させることができる。
【０１９７】
さらに、制御ゲート電極部とメモリゲート電極部とを構成するメタル電極膜や金属膜を個別に選択可能とすることで、各トランジスタの閾値電圧の調整が容易となる。例えば、ゲート電極部の下方の不純物濃度（チャネルインプラ）を低濃度とすることができ、各トランジスタの閾値電圧のばらつきを抑制することができる。
【０１９８】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０１９９】
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。以下、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０２００】
なお、上記酸化シリコン膜１２１の形成工程（図６２参照）までの工程については、実施の形態３の場合と同様であるため、その説明を省略する。
【０２０１】
図６２に示す窒化シリコン膜１１７のうち、領域ＣＣＡおよび領域ＮＴＡの窒化シリコン膜１１７を、フォトリソグラフィー技術およびエッチング技術を用いて除去する。これにより、領域ＣＣＡおよび領域ＮＴＡのポリシリコン膜１１６が露出する。次いで、ポリシリコン膜１１６をエッチングにより除去する。これにより、制御ゲート電極部形成領域に凹部（溝、窪み）が設けられ、領域ＮＴＡのゲート電極部形成領域に凹部が設けられる。
【０２０２】
次いで、上記凹部内に、実施の形態３の場合と同様にして、メタル電極膜１２２Ａを介して金属膜１２３Ａを埋め込む。例えば、半導体基板上に、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜およびアルミニウム膜を形成した後、これらの膜の上部を、ＣＭＰ法などを用いて研磨する。
【０２０３】
この後、領域ＭＭＡおよび領域ＰＴＡのポリシリコン膜１１６をエッチングにより除去する。これにより、メモリゲート電極部形成領域に凹部（溝、窪み）が設けられ、領域ＰＴＡのゲート電極部形成領域に凹部が設けられる。
【０２０４】
次いで、上記凹部内に、実施の形態３の場合と同様にして、メタル電極膜１２２Ｂを介して金属膜１２３Ｂを埋め込む。但し、メタル電極膜１２２Ｂは、メタル電極膜１２２Ａとは異なる材料である。例えば、半導体基板上に、窒化タンタル／窒化チタン／窒化タンタルなどからなる２０ｎｍ程度の膜およびアルミニウム膜を形成した後、これらの膜の上部を、ＣＭＰ法などを用いて研磨する。
【０２０５】
次いで、酸化シリコン膜１２１およびゲート電極部ＧＥ等上に、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２４中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜１２４上に、配線１２５を形成する（図６５参照）。
【０２０６】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有するメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。特に、異なる金属膜を有するメモリセルと、異なる金属膜を有する周辺トランジスタ（ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタ）とを同一の半導体基板上に効率よく形成することができる。
【０２０７】
（実施の形態５）
実施の形態１の半導体装置においては、メモリゲート電極部ＭＧをサイドウォール状に形成したが、制御ゲート電極部ＣＧをサイドウォール状に形成してもよい。
【０２０８】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０２０９】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０２１０】
（メモリセルの構造説明）
図６６は、本実施の形態の半導体装置を示す断面図である。図６６に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０２１１】
具体的に、メモリセルは、半導体基板５００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板５００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、メモリゲート電極部ＭＧは、シリコン膜よりなり、制御ゲート電極部ＣＧは、メタル電極膜５１６と、その上部の金属膜５１７とからなる。
【０２１２】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板５００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図６６に示すように、絶縁膜として、酸化シリコン膜５１０とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜５１１と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜５１２が形成されている。
【０２１３】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１は、制御ゲート電極部ＣＧと半導体基板５００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０２１４】
また、窒化チタン膜５１２（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板５００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０２１５】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板５００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（５０４、５０５、５０６）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜５０４と、その上の窒化シリコン膜５０５と、その上の酸窒化シリコン膜５０６よりなる。窒化シリコン膜５０５は、電荷蓄積部となる。
【０２１６】
絶縁膜ＯＮＯ（５０４、５０５、５０６）は、メモリゲート電極部ＭＧと半導体基板５００（ｐ型ウエルＰＷ）との間に配置されている。このメモリゲート電極部ＭＧ上には、酸化シリコン膜５０８が配置されている。そして、絶縁膜ＯＮＯ（５０４、５０５、５０６）、メモリゲート電極部ＭＧおよび酸化シリコン膜５０８の積層膜の側壁には、サイドウォール形状の酸化シリコン膜５０９が配置されている。
【０２１７】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、酸化シリコン膜５０９、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１および金属化合物膜（窒化チタン膜５１２）が順次配置される構成となる。
【０２１８】
また、メモリセルは、さらに、半導体基板５００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０２１９】
ソース領域ＭＳは、制御ゲート電極部ＣＧの側面に対して自己整合的に形成されたｎ＋型半導体領域５１４よりなり、ドレイン領域ＭＤは、メモリゲート電極部ＭＧの側面下から形成されたｎ＋型半導体領域５１４よりなる。
【０２２０】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜５１５が形成され、さらに、この酸化シリコン膜５１５上には、層間絶縁膜として酸化シリコン膜５１８が形成されている。この酸化シリコン膜５１８上には、配線５２０等が形成される。
【０２２１】
（周辺トランジスタの構造説明）
図６６に示すように、周辺トランジスタは、半導体基板５００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、メタル電極膜５１６と、その上部の金属膜５１７とからなる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板５００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図６６に示すように、絶縁膜として、酸化シリコン膜５１０とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜５１１とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜５１２が形成されている。
【０２２２】
ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域５１４よりなる。ｎ＋型半導体領域５１４は、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。
【０２２３】
また、周辺回路領域ＰＡには、層間絶縁膜として酸化シリコン膜５１５が形成され、さらに、この酸化シリコン膜５１５上には、層間絶縁膜として酸化シリコン膜５１８が形成されている。
【０２２４】
このように、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜５０５）の電荷の不均一を低減し、消去精度を向上させることができる。
【０２２５】
特に、上記ＦＮトンネル方式で消去を行う場合、ＢＴＢＴ方式と比較して、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）の電界が大きくなり、この端部に多くのホールが集中して注入される。このため、電荷蓄積部（窒化シリコン膜５０５）における電荷（ホール、電子）の分布にばらつきが生じやすく、消去精度が劣化する恐れがある。
【０２２６】
これに対し、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。よって、消去精度を向上させることができる。
【０２２７】
さらに、本実施の形態によれば、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、酸化シリコン膜５０９、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）５１１および金属化合物膜（窒化チタン膜５１２）が順次配置される構成であるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。よって、消去精度を向上させることができる。
【０２２８】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０２２９】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０２３０】
［製法説明］
次いで、図６７〜図７８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図６７〜図７８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０２３１】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０２３２】
まず、半導体基板５００の主面に素子分離領域を形成する。この素子分離領域は、実施の形態１の場合と同様に、半導体基板５００上に、図６７に示す酸化シリコン膜５０１および窒化シリコン膜５０２を形成した後、素子分離溝（図示せず）を形成し、その内部に、酸化シリコン膜を埋め込むことにより形成する。
【０２３３】
次いで、図６８に示すように、半導体基板５００中に、ｐ型ウエルＰＷを形成する。このｐ型ウエルＰＷは、実施の形態１の場合と同様に、ｐ型不純物（例えばホウ素（Ｂ）など）を、酸化シリコン膜５０１を介してイオン注入することによって形成する。
【０２３４】
次いで、図６９に示すように、半導体基板５００（ｐ型ウエルＰＷ）上に、絶縁膜ＯＮＯ（５０４、５０５、５０６）を形成し、さらに、その上部に、ポリシリコン膜５０７および酸化シリコン膜５０８を形成する。
【０２３５】
まず、半導体基板５００上に、酸化シリコン膜５０４を形成する。この酸化シリコン膜５０４は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５０４をＣＶＤ法などを用いて形成してもよい。次いで、酸化シリコン膜５０４上に、窒化シリコン膜５０５を、例えば、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５０５が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。次いで、窒化シリコン膜５０５上に、酸窒化シリコン膜５０６をＣＶＤ法により、８ｎｍ程度の膜厚で堆積する。これにより、酸化シリコン膜５０４、窒化シリコン膜５０５および酸窒化シリコン膜５０６からなる絶縁膜ＯＮＯを形成することができる。
【０２３６】
次いで、酸窒化シリコン膜５０６（絶縁膜ＯＮＯ）上に、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜５０７を形成する。このポリシリコン膜５０７は、メモリゲート電極部ＭＧとなる。次いで、ポリシリコン膜５０７上に、ＣＶＤ法などを用いて６０ｎｍ程度の酸化シリコン膜５０８を形成する。
【０２３７】
次いで、図７０に示すように、絶縁膜ＯＮＯ、ポリシリコン膜５０７および酸化シリコン膜５０８をパターニングすることにより、メモリゲート電極部ＭＧを形成する。例えば、フォトリソグラフィー技術を用いて、酸化シリコン膜５０８上のメモリゲート電極部形成領域に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、絶縁膜ＯＮＯ、ポリシリコン膜５０７および酸化シリコン膜５０８をエッチングする。これにより、半導体基板５００（ｐ型ウエルＰＷ）上に、絶縁膜ＯＮＯを介して配置され、ポリシリコン膜５０７よりなるメモリゲート電極部ＭＧが形成される。このメモリゲート電極部ＭＧ上には、酸化シリコン膜５０８が残存している。この酸化シリコン膜５０８をキャップ絶縁膜と呼ぶことがある。
【０２３８】
次いで、メモリゲート電極部ＭＧの側壁に、サイドウォール形状の酸化シリコン膜５０９を形成する。即ち、絶縁膜ＯＮＯ、ポリシリコン膜５０７および酸化シリコン膜５０８の積層膜の側壁部に、酸化シリコン膜５０９を形成する。
【０２３９】
例えば、上記積層膜上を含む半導体基板５００（ｐ型ウエルＰＷ）上に、ＣＶＤ法などを用いて酸化シリコン膜５０９を堆積する。次いで、この酸化シリコン膜５０９をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、上記積層膜の側壁部に、サイドウォール形状の酸化シリコン膜（サイドウォール膜）５０９を形成する。なお、ここでは、酸化シリコン膜（サイドウォール膜）５０９を、単層構造としたが、積層構造としてもよい。例えば、半導体基板５００（ｐ型ウエルＰＷ）上に、酸化シリコン膜、窒化シリコン膜およびシリコン酸化膜を順次堆積した後、異方的なドライエッチングを行うことにより、３層構造のサイドウォール膜を形成してもよい。このように、サイドウォール膜を積層構造とすることにより、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとの間の絶縁耐圧をさらに向上することができる。
【０２４０】
次いで、図７１に示すように、酸化シリコン膜（サイドウォール膜）５０９および上記積層膜上を含む半導体基板５００（ｐ型ウエルＰＷ）上に、ｈｉｇｈ−ｋ絶縁膜５１１、窒化チタン膜５１２およびポリシリコン膜５１３を形成する。
【０２４１】
まず、半導体基板５００上に、酸化シリコン膜５１０を形成する。この酸化シリコン膜５１０は、例えば、熱酸化法により、１ｎｍ程度の膜厚で形成する。次いで、酸化シリコン膜（サイドウォール膜）５０９および上記積層膜上を含む酸化シリコン膜５１０上に、ｈｉｇｈ−ｋ絶縁膜５１１を形成する。ｈｉｇｈ−ｋ絶縁膜５１１としては、例えば、Ｈｆ酸化膜などを用いることができる。例えば、Ｈｆ酸化膜をＣＶＤ法などを用いて５ｎｍ程度の膜厚で堆積する。次いで、ｈｉｇｈ−ｋ絶縁膜５１１上に、窒化チタン膜５１２を、ＣＶＤ法などを用いて１０ｎｍ程度の膜厚で堆積する。
【０２４２】
次いで、窒化チタン膜５１２上に、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜５１３を堆積する。このポリシリコン膜５１３は、制御ゲート電極部置換用のポリシリコン膜となる。よって、このポリシリコン膜５１３の堆積膜厚に対応して制御ゲート長（制御ゲート電極部ＣＧのゲート長）が決まる。
【０２４３】
次いで、図７２に示すように、周辺回路領域ＰＡのポリシリコン膜５１３上をマスク膜（図示せず）で覆い、メモリセル領域ＭＡのポリシリコン膜５１３をエッチバックする。このエッチバック工程では、ポリシリコン膜５１３をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、メモリゲート電極部ＭＧの両側（絶縁膜ＯＮＯ、ポリシリコン膜５０７および酸化シリコン膜５０８の積層膜の両側）に、酸化シリコン膜（サイドウォール膜）５０９、ｈｉｇｈ−ｋ絶縁膜５１１および窒化チタン膜５１２を介して、ポリシリコン膜５１３を、サイドウォール状（側壁膜状）に残存させることができる。この際、窒化チタン膜５１２、ｈｉｇｈ−ｋ絶縁膜５１１および酸化シリコン膜５１０のうち、サイドウォール状のポリシリコン膜５１３の側壁部および下部に沿って配置される部分以外の膜は除去される。領域ＣＣＡ側に位置するサイドウォール状のポリシリコン膜５１３は、制御ゲート電極部置換用のポリシリコン膜である。次いで、上記マスク膜（図示せず）を除去する。
【０２４４】
次いで、図７３に示すように、領域ＭＭＡ側に位置するサイドウォール状のポリシリコン膜５１３を除去しつつ、周辺回路領域ＰＡに、ゲート電極部置換用のポリシリコン膜５１３を形成する。次いで、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。
【０２４５】
まず、フォトリソグラフィー技術を用いて、領域ＣＣＡに位置するサイドウォール状のポリシリコン膜５１３上および周辺トランジスタのゲート電極部形成領域に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、領域ＭＭＡに位置するポリシリコン膜５１３をエッチングする。この際、ポリシリコン膜５１３下の窒化チタン膜５１２、ｈｉｇｈ−ｋ絶縁膜５１１および酸化シリコン膜５１０は除去される。なお、ポリシリコン膜５１３の側壁部に沿って配置されている窒化チタン膜５１２およびｈｉｇｈ−ｋ絶縁膜５１１は、メモリゲート電極部ＭＧの側壁部に沿って残存する。このメモリゲート電極部ＭＧの側壁部に沿って残存している窒化チタン膜５１２、ｈｉｇｈ−ｋ絶縁膜５１１、酸化シリコン膜５１０および酸化シリコン膜５０９を側壁残存膜と呼ぶ。
【０２４６】
次いで、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することにより、メモリセル領域ＭＡに、メモリセルのソース領域ＭＳおよびドレイン領域ＭＤを形成し、周辺回路領域ＰＡにソース、ドレイン領域ＳＤを形成する。具体的には、メモリゲート電極部ＭＧ（側壁残存膜を含む）およびポリシリコン膜５１３をマスクとして、上記半導体基板１００（ｐ型ウエルＰＷ）の露出部に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域５１４を形成する。この際、領域ＭＭＡにおいて、メモリゲート電極部ＭＧの側壁部の側壁残存膜の下部からメモリゲート電極部ＭＧの端部まで、ｎ型不純物が拡散するように、ｎ型不純物の注入条件や熱拡散の条件を調整する。メモリセル領域ＭＡの領域ＭＭＡのｎ＋型半導体領域５１４は、メモリセルのドレイン領域ＭＤとなり、メモリセル領域ＭＡの領域ＣＣＡのｎ＋型半導体領域５１４は、メモリセルのソース領域ＭＳとなる。また、周辺回路領域ＰＡのｎ＋型半導体領域５１４は、周辺トランジスタのソース、ドレイン領域ＳＤとなる。ここで、メモリゲート電極部ＭＧにおいては、絶縁膜ＯＮＯ、ポリシリコン膜５０７および酸化シリコン膜５０８により、１２０ｎｍ程度の高さがあるため、ｎ型不純物の注入時に、不純物がメモリゲート電極部ＭＧの下方のチャネル領域まで突き抜けて到達することを防止することができる。
【０２４７】
この後、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤ上に、実施の形態１において説明したサリサイド技術を用いて、金属シリサイド膜（図示せず）を形成してもよい。
【０２４８】
次いで、図７４〜図７８に示すように、ポリシリコン膜５１３をメタル電極膜５１６等と置換することにより、メモリセルの制御ゲート電極部ＣＧおよび周辺トランジスタのゲート電極部ＧＥを形成する。
【０２４９】
まず、図７４に示すように、ポリシリコン膜５１３およびメモリゲート電極部ＭＧ上に、層間絶縁膜として酸化シリコン膜５１５をＣＶＤ法などを用いて堆積する。次いで、図７５に示すように、この酸化シリコン膜５１５の上部を、ＣＭＰ法などを用いて、メモリセル領域ＭＡおよび周辺回路領域ＰＡのポリシリコン膜５１３の表面が露出するまで研磨する。次いで、図７６に示すように、ポリシリコン膜５１３をエッチングにより除去する。この工程により、メモリセル領域ＭＡの制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧが形成され、周辺回路領域ＰＡの周辺トランジスタのゲート電極部形成領域に凹部（溝）ＴＧＥが形成される。
【０２５０】
次いで、図７７に示すように、上記凹部ＴＣＧ、ＴＧＥ内を含む酸化シリコン膜５１５上に、メタル電極膜５１６を介して金属膜５１７を形成する。例えば、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜を堆積した後、さらに、アルミニウム膜を形成する。これらの膜は、例えば、スパッタリング法などにより形成することができる。
【０２５１】
次いで、図７８に示すように、メタル電極膜５１６および金属膜５１７を、酸化シリコン膜５１５の表面が露出するまで除去する。例えば、ＣＭＰ法などを用いて、メタル電極膜５１６および金属膜５１７を、酸化シリコン膜５１５の表面が露出するまで研磨する。この工程により、凹部ＴＣＧ、ＴＧＥ中に、それぞれ、メタル電極膜５１６を介して金属膜５１７が埋め込まれる。言い換えれば、凹部ＴＣＧ中にメモリセルの制御ゲート電極部ＣＧが形成され、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。また、別の言い方をすれば、メモリセル領域ＭＡのポリシリコン膜５１３および周辺回路領域ＰＡのポリシリコン膜５１３が、それぞれメタル電極膜５１６および金属膜５１７の積層膜で置換される。
【０２５２】
次いで、酸化シリコン膜５１５、制御ゲート電極部ＣＧおよびゲート電極部ＧＥ等の上に、層間絶縁膜として酸化シリコン膜５１８をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜５１５、５１８中に、プラグを形成し、さらに、酸化シリコン膜５１８上に、配線５２０を形成する（図６６参照）。プラグは、例えば、層間絶縁膜中に導電性膜を埋め込むことにより形成することができる。また、配線５２０は、例えば、酸化シリコン膜５１８上に、導電性膜を堆積し、パターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０２５３】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有する制御トランジスタを有するメモリセルと、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜および金属膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、制御トランジスタにｈｉｇｈ−ｋ／メタル構成を適用したメモリセルと、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０２５４】
また、本実施の形態によれば、実施の形態１において説明したポリシリコン膜１０５、即ち、メモリゲート電極部ＭＧをサイドウォール状に形成する際の側壁を構成する膜が不要となる。このため、ポリシリコン膜１０５の形成工程や除去工程が不要となり、半導体装置の製造工程を簡略化することができる。
【０２５５】
（実施の形態６）
実施の形態５においては、半導体基板の主面に素子分離領域を形成した後、半導体基板上に絶縁膜ＯＮＯを形成したが、半導体基板上に絶縁膜ＯＮＯを形成した後に、素子分離領域を形成してもよい。
【０２５６】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０２５７】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０２５８】
図７９および図８０は、本実施の形態の半導体装置を示す断面図である。なお、図７９の左図（Ａ−Ａ部）は、図４のＡ−Ａ断面に対応し、図７９の中央図（Ｂ−Ｂ部）は、図４のＢ−Ｂ断面に対応し、図７９の右図（Ｃ−Ｃ部）は、Ｃ−Ｃ断面に対応する。
【０２５９】
図７９に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。図７９の左図に示すように、本実施の形態のメモリセルの構成は、実施の形態５（図６６）の場合と同様である。
【０２６０】
具体的に、メモリセルは、半導体基板６００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板６００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、メモリゲート電極部ＭＧは、シリコン膜（６０４、６０７）よりなり、制御ゲート電極部ＣＧは、メタル電極膜６１６と、その上部の金属膜６１７とからなる。
【０２６１】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板６００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図７９に示すように、絶縁膜として、酸化シリコン膜６１０とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）６１１とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜６１１と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜６１２が形成されている。
【０２６２】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）６１１は、制御ゲート電極部ＣＧと半導体基板６００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０２６３】
また、窒化チタン膜６１２（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板６００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０２６４】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板６００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（６０１、６０２、６０３）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜６０１と、その上の窒化シリコン膜６０２と、その上の酸窒化シリコン膜６０３よりなる。窒化シリコン膜６０２は、電荷蓄積部となる。
【０２６５】
絶縁膜ＯＮＯ（６０１、６０２、６０３）は、メモリゲート電極部ＭＧと半導体基板６００（ｐ型ウエルＰＷ）との間に配置されている。このメモリゲート電極部ＭＧ上には、酸化シリコン膜６０８が配置されている。そして、絶縁膜ＯＮＯ（６０１、６０２、６０３）、メモリゲート電極部ＭＧおよび酸化シリコン膜６０８の積層膜の側壁には、サイドウォール形状の酸化シリコン膜６０９が配置されている。
【０２６６】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、酸化シリコン膜６０９、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）６１１および金属化合物膜（窒化チタン膜６１２）が順次配置される構成となる。
【０２６７】
また、メモリセルは、さらに、半導体基板６００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０２６８】
ソース領域ＭＳは、制御ゲート電極部ＣＧの側面に対して自己整合的に形成されたｎ＋型半導体領域６１４よりなり、ドレイン領域ＭＤは、メモリゲート電極部ＭＧの側面下から形成されたｎ＋型半導体領域６１４よりなる。
【０２６９】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜６１５が形成され、さらに、この酸化シリコン膜６１５上には、層間絶縁膜として酸化シリコン膜６１８が形成されている。この酸化シリコン膜６１８上には、配線６２０等が形成される。
【０２７０】
但し、本実施の形態においては、図７９の中央図に示すように、絶縁膜ＯＮＯを貫通し、半導体基板の途中まで達するように素子分離領域６０６が形成されている。
【０２７１】
実施の形態１において、図４を参照しながら説明したように、活性領域（ハッチング部）は、Ｘ方向に延在するライン状に設けられ、メモリセル列が配置される。このメモリセル列は、Ｙ方向（ゲート幅方向）に複数配置される。よって、図７９の中央図に示すＢ−Ｂ断面においては、活性領域（ｐ型ウエルＰＷの露出領域）と素子分離領域６０６とは、交互に配置される。ここで、本実施の形態においては、絶縁膜ＯＮＯを貫通するように、素子分離領域６０６が形成されている。なお、Ｘ方向に延在するライン状の活性領域は、Ｙ方向に延在する接続部により接続されているため、この接続部上には絶縁膜ＯＮＯが形成されている。
【０２７２】
図８０に示す周辺トランジスタの構成は、実施の形態５（図６６）の場合と同様であるため、その説明を省略する。また、メモリセルの動作例は、実施の形態１の場合と同様であるため、その説明を省略する。
【０２７３】
このように、本実施の形態によれば、実施の形態５の場合と同様に、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）６１１が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜６０２）の電荷の不均一を低減し、消去精度を向上させることができる。特に、上記ＦＮトンネル方式で消去を行う場合においても、消去精度を向上させることができる。
【０２７４】
また、制御トランジスタにも、ｈｉｇｈ−ｋ／メタル構成を適用することにより、制御ゲート電極部ＣＧの低抵抗化を図り、制御トランジスタの低消費電力化を図るなど、制御トランジスタの特性を向上させることができる。
【０２７５】
さらに、本実施の形態においては、絶縁膜ＯＮＯを貫通するように、素子分離領域６０６が形成されているため、素子分離領域６０６上の絶縁膜ＯＮＯを介した電荷の拡散を抑制することができる。これにより、メモリセルの動作特性を向上させることができる。
【０２７６】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０２７７】
［製法説明］
次いで、図８１〜図９８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図８１〜図９８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０２７８】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０２７９】
まず、図８１および図８２に示すように、半導体基板６００中に、ｐ型ウエルＰＷを形成し、半導体基板６００上に、酸化シリコン膜６０１、窒化シリコン膜６０２および酸窒化シリコン膜６０３からなる絶縁膜ＯＮＯを形成した後、半導体基板６００の主表面に素子分離領域６０６を形成する。
【０２８０】
具体的には、半導体基板６００中のｐ型ウエルＰＷは、実施の形態１の場合と同様に、半導体基板６００中にｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成することができる。
【０２８１】
次いで、半導体基板６００（ｐ型ウエルＰＷ）上に、絶縁膜ＯＮＯ（６０１、６０２、６０３）を形成し、さらに、その上部に、ポリシリコン膜６０４および窒化シリコン膜６０５を形成する。まず、半導体基板６００上に、酸化シリコン膜６０１を形成する。この酸化シリコン膜６０１は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜６０１をＣＶＤ法などを用いて形成してもよい。次いで、酸化シリコン膜６０１上に、窒化シリコン膜６０２を、例えば、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜６０２が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。窒化シリコン膜６０２上に、酸窒化シリコン膜６０３をＣＶＤ法により、８ｎｍ程度の膜厚で堆積する。これにより、酸化シリコン膜６０１、窒化シリコン膜６０２および酸窒化シリコン膜６０３からなる絶縁膜ＯＮＯを形成することができる。
【０２８２】
次いで、酸窒化シリコン膜６０３（絶縁膜ＯＮＯ）上に、ＣＶＤ法などを用いて２０ｎｍ程度のポリシリコン膜６０４を形成する。このポリシリコン膜６０４は、メモリゲート電極部ＭＧの一部となる。次いで、ポリシリコン膜６０４上に、ＣＶＤ法などを用いて５０ｎｍ程度の窒化シリコン膜６０５を形成する。
【０２８３】
次いで、素子分離領域６０６を形成する。この素子分離領域６０６は、実施の形態１で説明したＳＴＩ法を用いて形成することができる。即ち、窒化シリコン膜６０５、ポリシリコン膜６０４および絶縁膜ＯＮＯを貫通し、半導体基板６００（ｐ型ウエルＰＷ）に至る深さ１５０ｎｍ程度の素子分離溝を形成し、その内部に、酸化シリコン膜を埋め込むことにより素子分離領域６０６を形成する。
【０２８４】
次いで、図８３および図８４に示すように、窒化シリコン膜６０５を除去した後、素子分離領域６０６およびポリシリコン膜６０４上に、除去した窒化シリコン膜６０５の膜厚分以上のポリシリコン膜６０７を形成する。これにより、素子分離領域６０６によって分離された複数のポリシリコン膜６０４がポリシリコン膜６０７により接続される。この２層のポリシリコン膜６０４、６０７が、メモリゲート電極部ＭＧとなる。次いで、ポリシリコン膜６０７上に、ＣＶＤ法などを用いて酸化シリコン膜６０８を形成する。
【０２８５】
次いで、図８５および図８６に示すように、フォトリソグラフィー技術を用いて、メモリゲート電極部形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、酸化シリコン膜６０８、ポリシリコン膜６０７、６０４および絶縁膜ＯＮＯをドライエッチングする。これにより、半導体基板６００（ｐ型ウエルＰＷ）上に、絶縁膜ＯＮＯを介してメモリゲート電極部ＭＧ（ポリシリコン膜６０４、６０７）が形成される。このメモリゲート電極部ＭＧ上には、酸化シリコン膜６０８が残存している。
【０２８６】
次いで、メモリゲート電極部ＭＧの側壁に、サイドウォール形状の酸化シリコン膜６０９を、実施の形態５の場合と同様に形成する。次いで、半導体基板６００上に、酸化シリコン膜６１０を形成し、酸化シリコン膜（サイドウォール膜）６０９および酸化シリコン膜６０８上を含む半導体基板６００（ｐ型ウエルＰＷ）上に、ｈｉｇｈ−ｋ絶縁膜６１１、窒化チタン膜６１２およびポリシリコン膜６１３を、実施の形態５の場合と同様に形成する。
【０２８７】
次いで、図８７および図８８に示すように、周辺回路領域ＰＡのポリシリコン膜６１３上をマスク膜（図示せず）で覆い、メモリセル領域ＭＡのポリシリコン膜６１３をエッチバックする。このエッチバック工程では、実施の形態５の場合と同様に、ポリシリコン膜６１３をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、メモリゲート電極部ＭＧの両側（絶縁膜ＯＮＯ、ポリシリコン膜６０４、６０７および酸化シリコン膜６０８の積層膜の両側）に、酸化シリコン膜（サイドウォール膜）６０９、ｈｉｇｈ−ｋ絶縁膜６１１および窒化チタン膜６１２を介して、ポリシリコン膜６１３を、サイドウォール状（側壁膜状）に残存させることができる。領域ＣＣＡ側に位置するサイドウォール状のポリシリコン膜６１３は、制御ゲート電極部置換用のポリシリコン膜である。次いで、上記マスク膜（図示せず）を除去する。
【０２８８】
次いで、図８９および図９０に示すように、領域ＭＭＡ側に位置するサイドウォール状のポリシリコン膜６１３を除去しつつ、周辺回路領域ＰＡに、ゲート電極部置換用のポリシリコン膜６１３を形成する。次いで、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。これらの工程は、実施の形態５の場合と同様である。
【０２８９】
この後、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤ上に、実施の形態１において説明したサリサイド技術を用いて、金属シリサイド膜（図示せず）を形成してもよい。
【０２９０】
次いで、図９１〜図９８に示すように、ポリシリコン膜６１３をメタル電極膜６１６等と置換することにより、メモリセルの制御ゲート電極部ＣＧおよび周辺トランジスタのゲート電極部ＧＥを形成する。
【０２９１】
まず、図９１および図９２に示すように、ポリシリコン膜６１３および酸化シリコン膜６０８上に、層間絶縁膜として酸化シリコン膜６１５をＣＶＤ法などを用いて堆積する。次いで、図９３および図９４に示すように、この酸化シリコン膜６１５の上部を、ＣＭＰ法などを用いて、メモリセル領域ＭＡおよび周辺回路領域ＰＡのポリシリコン膜６１３の表面が露出するまで研磨する。次いで、ポリシリコン膜６１３をエッチングにより除去する。この工程により、図９５および図９６に示すように、メモリセル領域ＭＡの制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧが形成され、周辺回路領域ＰＡの周辺トランジスタのゲート電極部形成領域に凹部（溝、窪み）ＴＧＥが形成される。
【０２９２】
次いで、実施の形態５の場合と同様に、凹部ＴＣＧおよび凹部ＴＧＥ内を含む酸化シリコン膜６１５上に、メタル電極膜６１６を介して金属膜６１７を形成する。次いで、図９７および図９８に示すように、メタル電極膜６１６および金属膜６１７を、酸化シリコン膜６１５の表面が露出するまでＣＭＰ法などを用いて除去する。このように、凹部ＴＣＧおよび凹部ＴＧＥに、メタル電極膜６１６を介して金属膜６１７を埋め込むことにより、メモリセルの制御ゲート電極部ＣＧおよび周辺トランジスタのゲート電極部ＧＥを形成する。
【０２９３】
次いで、実施の形態５の場合と同様に、酸化シリコン膜６１５、酸化シリコン膜６０８、制御ゲート電極部ＣＧおよびゲート電極部ＧＥ上に、層間絶縁膜として酸化シリコン膜６１８をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜６１８中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜６１８上に、配線６２０を形成する（図７９、図８０参照）。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０２９４】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する制御トランジスタを有するメモリセルと、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、制御トランジスタにｈｉｇｈ−ｋ／メタル構成を適用したメモリセルと、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０２９５】
また、本実施の形態によれば、実施の形態１において説明したポリシリコン膜１０５、即ち、メモリゲート電極部ＭＧをサイドウォール状に形成する際の側壁を構成する膜が不要となる。このため、ポリシリコン膜１０５の形成工程や除去工程が不要となり、半導体装置の製造工程を簡略化することができる。
【０２９６】
また、本実施の形態によれば、半導体基板上に絶縁膜ＯＮＯを形成した後で素子分離領域を形成することにより、絶縁膜ＯＮＯを貫通するように、素子分離領域６０６を形成することができる。これにより、前述したように、素子分離領域６０６上の絶縁膜ＯＮＯを介した電荷の拡散を抑制することができ、メモリセルの動作特性を向上させることができる。
【０２９７】
（実施の形態７）
実施の形態５においては、メモリゲート電極部ＭＧの両側に、酸化シリコン膜５０９等を介して、ポリシリコン膜５１３を、サイドウォール状（側壁膜状）に形成した後、領域ＭＭＡ側に位置するポリシリコン膜５１３を除去したが、このポリシリコン膜を残存させてもよい。以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０２９８】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０２９９】
図９９は、本実施の形態の半導体装置を示す断面図である。図９９に示すように、本実施の形態のメモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０３００】
ここで、本実施の形態においては、領域ＭＭＡに、ダミー制御ゲート電極部ＤＣＧが形成されている以外は、実施の形態５（図６６）の場合と同様である。
【０３０１】
具体的に、メモリセルは、半導体基板７００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板７００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧと、半導体基板７００（ｐ型ウエルＰＷ）の上方に配置され、メモリゲート電極部ＭＧと隣り合うダミー制御ゲート電極部ＤＣＧとを有する。例えば、メモリゲート電極部ＭＧは、シリコン膜よりなり、制御ゲート電極部ＣＧは、メタル電極膜７１６と、その上部の金属膜７１７とからなる。ダミー制御ゲート電極部ＤＣＧは、メタル電極膜７１６と、その上部の金属膜７１７とからなる。
【０３０２】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図９９に示すように、絶縁膜として、酸化シリコン膜７１０とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜７１１と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜７１２が形成されている。
【０３０３】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１は、制御ゲート電極部ＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０３０４】
また、窒化チタン膜７１２（金属化合物膜）は、制御ゲート電極部ＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０３０５】
メモリセルは、さらに、ダミー制御ゲート電極部ＤＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図９９に示すように、絶縁膜として、酸化シリコン膜７１０とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜７１１とダミー制御ゲート電極部ＤＣＧとの間に、金属化合物膜として、窒化チタン膜７１２が形成されている。
【０３０６】
ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１は、ダミー制御ゲート電極部ＤＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間およびダミー制御ゲート電極部ＤＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０３０７】
また、窒化チタン膜７１２（金属化合物膜）は、ダミー制御ゲート電極部ＤＣＧと半導体基板７００（ｐ型ウエルＰＷ）との間およびダミー制御ゲート電極部ＤＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【０３０８】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板７００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（７０４、７０５、７０６）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜７０４と、その上の窒化シリコン膜７０５と、その上の酸窒化シリコン膜７０６よりなる。窒化シリコン膜７０５は、電荷蓄積部となる。
【０３０９】
絶縁膜ＯＮＯ（７０４、７０５、７０６）は、メモリゲート電極部ＭＧと半導体基板７００（ｐ型ウエルＰＷ）との間に配置されている。このメモリゲート電極部ＭＧ上には、酸化シリコン膜７０８が配置されている。そして、絶縁膜ＯＮＯ（７０４、７０５、７０６）、メモリゲート電極部ＭＧおよび酸化シリコン膜７０８の積層膜の側壁には、サイドウォール形状の酸化シリコン膜７０９が配置されている。
【０３１０】
よって、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間には、メモリゲート電極部ＭＧ側から、酸化シリコン膜７０９、ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１および金属化合物膜（窒化チタン膜７１２）が順次配置される構成となる。
【０３１１】
また、メモリセルは、さらに、半導体基板７００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０３１２】
ソース領域ＭＳは、制御ゲート電極部ＣＧの側面に対して自己整合的に形成されたｎ＋型半導体領域７１４よりなり、ドレイン領域ＭＤは、メモリゲート電極部ＭＧの側面下から形成されたｎ＋型半導体領域７１４よりなる。なお、このドレイン領域ＭＤの上方にダミー制御ゲート電極部ＤＣＧが配置される。但し、このダミー制御ゲート電極部ＤＣＧは、メモリセルの動作に寄与しない。例えば、メモリセルの動作時には、ダミー制御ゲート電極部ＤＣＧをフローティングか固定電位（たとえばグランド電位０ｖ）状態とし、メモリセルの動作に寄与しないように制御する。
【０３１３】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜７１５が形成され、さらに、この酸化シリコン膜７１５上には、層間絶縁膜として酸化シリコン膜７１８が形成されている。この酸化シリコン膜７１８上には、配線７２０等が形成される。
【０３１４】
本実施の形態の周辺トランジスタの構成は、実施の形態５（図６６）の場合と同様であるため、その説明を省略する。また、メモリセルの動作例は、前述したダミー制御ゲート電極部ＤＣＧの制御以外は、実施の形態１の場合と同様であるため、その説明を省略する。
【０３１５】
このように、本実施の形態によれば、実施の形態５の場合と同様に、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間にｈｉｇｈ−ｋ絶縁膜（高誘電率膜）７１１が配置されるため、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部（角部）における消去時の電界強度が緩和される。その結果、電荷蓄積部（窒化シリコン膜７０５）の電荷の不均一を低減し、消去精度を向上させることができる。特に、上記ＦＮトンネル方式で消去を行う場合においても、消去精度を向上させることができる。
【０３１６】
また、制御トランジスタにも、ｈｉｇｈ−ｋ／メタル構成を適用することにより、制御ゲート電極部ＣＧの低抵抗化を図り、制御トランジスタの低消費電力化を図るなど、制御トランジスタの特性を向上させることができる。
【０３１７】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０３１８】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０３１９】
［製法説明］
次いで、本実施の形態の半導体装置（図９９）の製造方法を説明する。本実施の形態においては、実施の形態５の図７２に示すメモリゲート電極部ＭＧの両側のサイドウォール状のポリシリコン膜（５１３）を残した状態で、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。次いで、実施の形態５の場合と同様に、ポリシリコン膜（５１３）をメタル電極膜７１６と、その上部の金属膜７１７とで、置換することにより、メモリセルの制御ゲート電極部ＣＧ、ダミー制御ゲート電極部ＤＣＧおよび周辺トランジスタのゲート電極部ＧＥを形成する。
【０３２０】
このように、上記工程によれば、実施の形態５において説明したポリシリコン膜（５１３）の除去工程が不要となる。このため、半導体装置の製造工程を簡略化することができる。
【０３２１】
（実施の形態８）
実施の形態５の半導体装置においては、周辺トランジスタにのみ、メタル電極膜を適用したが、メモリセルを構成するメモリトランジスタおよび制御トランジスタにも、メタル電極膜を適用してもよい。
【０３２２】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０３２３】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０３２４】
図１００は、本実施の形態の半導体装置を示す断面図である。図１００に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０３２５】
なお、本実施の形態の半導体装置においては、メモリゲート電極部ＭＧの構成以外は、実施の形態５と同様であるため、メモリゲート電極部ＭＧについて説明し、他の構成についての説明は省略する。
【０３２６】
図１００に示すように、メモリゲート電極部ＭＧは、制御ゲート電極部ＣＧや周辺トランジスタのゲート電極部ＧＥと同様に、メタル電極膜８１７と、その上部の金属膜８１８とからなる。
【０３２７】
このように、本実施の形態の半導体装置においては、実施の形態５と同様の構成であるため、実施の形態５の場合と同様に、消去精度を向上させることができる。
【０３２８】
また、本実施の形態の半導体装置においては、制御トランジスタおよびメモリトランジスタにも、メタル電極膜を適用したので、制御ゲート電極部やメモリゲート電極部の低抵抗化を図り、これらのトランジスタの低消費電力化を図るなど、トランジスタの特性を向上させることができる。
【０３２９】
［製法説明］
次いで、図１０１〜図１０４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１０１〜図１０４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０３３０】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０３３１】
まず、実施の形態５の場合と同様に、半導体基板８００中に、素子分離領域およびｐ型ウエルＰＷを形成する。
【０３３２】
次いで、図１０１に示すように、半導体基板８００（ｐ型ウエルＰＷ）上に、絶縁膜ＯＮＯ（８０４、８０５、８０６）を形成する。次いで、絶縁膜ＯＮＯ上に、ストッパー膜ＥＳを形成する。
【０３３３】
まず、半導体基板８００上に、酸化シリコン膜８０４を形成する。この酸化シリコン膜８０４は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜８０４をＣＶＤ法などを用いて形成してもよい。次いで、酸化シリコン膜８０４上に、窒化シリコン膜８０５を、例えば、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜８０５が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。窒化シリコン膜８０５上に、酸窒化シリコン膜８０６をＣＶＤ法により、８ｎｍ程度の膜厚で堆積する。これにより、酸化シリコン膜８０４、窒化シリコン膜８０５および酸窒化シリコン膜８０６からなる絶縁膜ＯＮＯを形成することができる。
【０３３４】
次いで、酸窒化シリコン膜８０６（絶縁膜ＯＮＯ）上に、ＣＶＤ法などを用いてストッパー膜ＥＳとして、５ｎｍ程度の窒化シリコン膜をＣＶＤ法などにより堆積する。
【０３３５】
次いで、ストッパー膜ＥＳ上に、ＣＶＤ法などを用いて８０ｎｍ程度のポリシリコン膜８０７を形成する。次いで、ポリシリコン膜８０７上に、ＣＶＤ法などを用いて２０ｎｍ程度の酸化シリコン膜８０８を形成する。
【０３３６】
次いで、図１０２に示すように、実施の形態５の場合と同様にして、絶縁膜ＯＮＯ、ストッパー膜ＥＳ、ポリシリコン膜８０７および酸化シリコン膜８０８をパターニングすることにより、メモリゲート電極部置換用のポリシリコン膜８０７を形成する。次いで、メモリゲート電極部置換用のポリシリコン膜８０７の側壁に、実施の形態５の場合と同様にして、サイドウォール形状の酸化シリコン膜８０９を形成する。
【０３３７】
次いで、図１０３に示すように、実施の形態５の場合と同様にして、制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧを設け、周辺トランジスタのゲート電極部形成領域に凹部ＴＧＥを設ける。この際、メモリゲート電極部形成領域にも凹部（溝、窪み）ＴＭＧを設ける。
【０３３８】
例えば、実施の形態５の場合と同様にして、酸化シリコン膜８１０、ｈｉｇｈ−ｋ絶縁膜８１１、窒化チタン膜８１２および置換用ポリシリコン膜（図示せず）を形成した後、これらの膜を、メモリゲート電極部置換用のポリシリコン膜８０７の両側に、サイドウォール状に残存させる（図示せず）。次いで、上記サイドウォール状の置換用ポリシリコン膜のうち、領域ＭＭＡ側に位置する膜を除去する。残存する置換用ポリシリコン膜は、制御ゲート電極部またはゲート電極部の置換用ポリシリコン膜となる。次いで、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。次いで、層間絶縁膜として酸化シリコン膜８１６を形成し、この酸化シリコン膜８１６の上部を、ＣＭＰ法などを用いて、置換用ポリシリコン膜の表面が露出するまで研磨する。この際、酸化シリコン膜８０８が除去され、置換用ポリシリコン膜およびポリシリコン膜８０７が露出する。
【０３３９】
次いで、置換用ポリシリコン膜およびポリシリコン膜８０７をエッチングにより除去することにより、メモリゲート電極部形成領域に凹部（溝、窪み）ＴＭＧを、制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧを、周辺トランジスタのゲート電極部形成領域に凹部ＴＧＥを形成する。ここで、上記エッチングの際、メモリゲート電極部形成領域の凹部（溝、窪み）ＴＭＧの底部のストッパー膜（窒化シリコン膜）ＥＳを除去する（図１０３）。
【０３４０】
次いで、実施の形態５の場合と同様にして、凹部ＴＭＧ、ＴＣＧ、ＴＧＥ中に、それぞれ、メタル電極膜８１７を介して金属膜８１８を埋め込む。まず、図１０４に示すように、上記凹部ＴＭＧ、ＴＣＧ、ＴＧＥ内を含む酸化シリコン膜８１６上に、メタル電極膜８１７を介して金属膜８１８を形成する。次いで、メタル電極膜８１７および金属膜８１８を、酸化シリコン膜８１６の表面が露出するまで、ＣＭＰ法などを用いて、研磨する。これにより、凹部ＴＭＧ中にメモリセルのメモリゲート電極部ＭＧが形成され、凹部ＴＣＧ中にメモリセルの制御ゲート電極部ＣＧが形成され、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。
【０３４１】
次いで、酸化シリコン膜８１６上に、層間絶縁膜として酸化シリコン膜８１９をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜８１６、８１９中に、プラグを形成し、さらに、酸化シリコン膜８１９上に、配線８２１を形成する（図１００参照）。
【０３４２】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有するメモリセルと、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。
【０３４３】
（実施の形態９）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０３４４】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０３４５】
（メモリセルの構造説明）
図１０５は、本実施の形態の半導体装置を示す断面図である。図１０５に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０３４６】
具体的に、メモリセルは、半導体基板９００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板９００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、メモリゲート電極部ＭＧは、シリコン膜よりなり、制御ゲート電極部ＣＧは、メタル電極膜９１６と、その上部の金属膜９１７とからなる。メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図１０５に示すように、絶縁膜として、酸化シリコン膜９０４とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）９０５とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜９０５と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜９０６が形成されている。
【０３４７】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（９０９、９１０、９１１）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜９０９と、その上の窒化シリコン膜９１０と、その上の酸窒化シリコン膜９１１よりなる。窒化シリコン膜９１０は、電荷蓄積部となる。
【０３４８】
絶縁膜ＯＮＯ（９０９、９１０、９１１）は、メモリゲート電極部ＭＧと半導体基板９００（ｐ型ウエルＰＷ）との間、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間およびメモリゲート電極部ＭＧと酸化シリコン膜９１５との間に配置されている。言い換えれば、絶縁膜ＯＮＯは、制御ゲート電極部ＣＧの側壁と半導体基板９００（ｐ型ウエルＰＷ）と酸化シリコン膜９１５の側壁で構成される凹部の側壁および底面に沿うように配置される。また、別の言い方をすれば、絶縁膜ＯＮＯ（９０９、９１０、９１１）は、メモリゲート電極部ＭＧと半導体基板９００（ｐ型ウエルＰＷ）との間、制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間およびメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側と逆側の側面に沿って形成されている。ここで、上記凹部の底面には窪みが設けられている。ここでは、凹部の底面の外周部から中央部に向かって徐々に深くなるように窪みが設けられている。
【０３４９】
また、メモリセルは、さらに、半導体基板９００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０３５０】
ソース領域ＭＳは、制御ゲート電極部ＣＧの側面に対して自己整合的に形成されたｎ＋型半導体領域９１４よりなり、ドレイン領域ＭＤは、メモリゲート電極部ＭＧの側面に沿って配置された絶縁膜ＯＮＯ下から形成されたｎ＋型半導体領域９１４よりなる。
【０３５１】
また、メモリセル領域ＭＡには、層間絶縁膜として酸化シリコン膜９１５が形成され、さらに、この酸化シリコン膜９１５上には、層間絶縁膜として酸化シリコン膜９１８が形成されている。この酸化シリコン膜９１８上には、配線９２０等が形成される。
【０３５２】
（周辺トランジスタの構造説明）
図１０５に示すように、周辺トランジスタは、半導体基板９００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、メタル電極膜９１６と、その上部の金属膜９１７とからなる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜９０４とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）９０５とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜９０５とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜９０６が形成されている。
【０３５３】
ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域９１４よりなる。ｎ＋型半導体領域９１４は、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。
【０３５４】
また、周辺回路領域ＰＡには、層間絶縁膜として酸化シリコン膜９１５が形成され、さらに、この酸化シリコン膜９１５上には、層間絶縁膜として酸化シリコン膜９１８が形成されている。
【０３５５】
このように、本実施の形態によれば、半導体基板９００の窪み上に絶縁膜ＯＮＯを配置したので、消去時において、絶縁膜ＯＮＯに対する電界が強くなる。このため、半導体基板９００の窪みを設けず、平坦とした場合と比較して、消去速度を向上させることができる。このように、メモリセルの動作特性を向上させることができる。
【０３５６】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。また、周辺トランジスタにおいても、ｎ−ＭＯＳタイプのトランジスタを例示したが、周辺トランジスタとしてｐ−ＭＯＳタイプのトランジスタを用いてもよく、また、周辺回路領域ＰＡに、ｎ−ＭＯＳタイプのトランジスタおよびｐ−ＭＯＳタイプのトランジスタの双方を形成してもよい。
【０３５７】
なお、メモリセルの動作例は、実施の形態１の場合と同様であるため、その説明を省略する。
【０３５８】
また、本実施の形態の半導体装置においても、実施の形態１において説明した図４、図５に示すメモリアレイの構成や図６に示す回路ブロック例を適用することができる。
【０３５９】
［製法説明］
次いで、図１０６〜図１１４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１０６〜図１１４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０３６０】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０３６１】
まず、半導体基板９００の主面に素子分離領域（図示せず）を形成する。この素子分離領域は、実施の形態１の場合と同様に形成する。次いで、図１０６に示すように、半導体基板９００中に、ｐ型ウエルＰＷを形成する。このｐ型ウエルＰＷは、実施の形態１の場合と同様に、イオン注入により形成する。
【０３６２】
次いで、半導体基板９００（ｐ型ウエルＰＷ）上に、酸化シリコン膜９０４を形成し、さらに、この酸化シリコン膜９０４上に、ｈｉｇｈ−ｋ絶縁膜９０５を形成する。まず、半導体基板９００（ｐ型ウエルＰＷ）上に、１ｎｍ程度の酸化シリコン膜９０４を熱酸化などにより形成する。次いで、酸化シリコン膜９０４上に、ｈｉｇｈ−ｋ絶縁膜９０５を形成する。ｈｉｇｈ−ｋ絶縁膜９０５としては、例えば、Ｈｆ酸化膜などを用いることができる。例えば、Ｈｆ酸化膜をＣＶＤ法などを用いて５ｎｍ程度の膜厚で堆積する。
【０３６３】
次いで、ｈｉｇｈ−ｋ絶縁膜９０５上に、窒化チタン膜９０６を、ＣＶＤ法などを用いて１０ｎｍ程度の膜厚で堆積する。
【０３６４】
次いで、窒化チタン膜９０６上に、ＣＶＤ法などを用いて１００ｎｍ程度のポリシリコン膜９０７を堆積する。次いで、ポリシリコン膜９０７上に、ＣＶＤ法などを用いて２０ｎｍ程度の酸化シリコン膜９０８を形成する。
【０３６５】
次いで、図１０７に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、メモリゲート電極部形成領域の酸化シリコン膜９０８、ポリシリコン膜９０７、窒化チタン膜９０６、ｈｉｇｈ−ｋ絶縁膜９０５および酸化シリコン膜９０４を除去し、凹部（溝、窪み）ＴＭＧを形成する。この際、半導体基板９００（ｐ型ウエルＰＷ）の表面が窪むまでエッチングを行う。ここでは、凹部（溝、窪み）ＴＭＧの底面の外周部から中央部に向かって徐々に深くなるように窪みを設ける。
【０３６６】
次いで、図１０８に示すように、凹部（溝、窪み）ＴＭＧ内を含む酸化シリコン膜９０８上に、絶縁膜ＯＮＯ（９０９、９１０、９１１）およびポリシリコン膜９１２を形成する。まず、凹部（溝、窪み）ＴＭＧ内を含む酸化シリコン膜９０８上に、酸化シリコン膜９０９を、例えば、ＣＶＤ法などにより、４ｎｍ程度の膜厚で堆積する。次いで、酸化シリコン膜９０９上に、窒化シリコン膜９１０を、例えば、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜９１０が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。次いで、窒化シリコン膜９１０上に、酸窒化シリコン膜９１１をＣＶＤ法により、８ｎｍ程度の膜厚で堆積する。
【０３６７】
次いで、絶縁膜ＯＮＯ（９０９、９１０、９１１）上に、ポリシリコン膜９１２をＣＶＤ法などを用いて、凹部（溝、窪み）ＴＭＧを埋め込む膜厚で堆積する。
【０３６８】
次いで、図１０９に示すように、メモリゲート電極部ＭＧを形成する。例えば、ポリシリコン膜９１２の表面をエッチバックする。この際、凹部（溝、窪み）ＴＭＧ内のポリシリコン膜９１２の膜厚が、ポリシリコン膜９０７の膜厚以下となるまでエッチバックする。この工程により、凹部（溝、窪み）ＴＭＧ内に形成されるポリシリコン膜９１２が、メモリゲート電極部ＭＧとなる。
【０３６９】
次いで、絶縁膜ＯＮＯ（９０９、９１０、９１１）およびポリシリコン膜９１２上に、ＣＶＤ法などにより、酸化シリコン膜９１３を堆積する。次いで、ＣＭＰ法などを用いて、酸化シリコン膜９１３の上部を、ポリシリコン膜９０７の表面が露出するまで除去する。
【０３７０】
次いで、図１１０に示すように、制御ゲート電極部置換用のポリシリコン膜９０７およびゲート電極部置換用のポリシリコン膜９０７を形成する。まず、フォトリソグラフィー技術を用いて、制御ゲート電極部形成領域および凹部ＴＭＧ上を覆うフォトレジスト膜（図示せず）およびゲート電極部形成領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、ポリシリコン膜９０７、窒化チタン膜９０６、ｈｉｇｈ−ｋ絶縁膜９０５および酸化シリコン膜９０４をエッチングする（図１１０）。これにより、メモリゲート電極部ＭＧの隣に絶縁膜ＯＮＯを介してポリシリコン膜９０７が形成される。このポリシリコン膜９０７は、制御ゲート電極部置換用のポリシリコン膜となる。また、周辺回路領域ＰＡのポリシリコン膜９０７は、ゲート電極部置換用のポリシリコン膜となる。
【０３７１】
次いで、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。具体的には、メモリゲート電極部ＭＧ上の酸化シリコン膜９１３およびポリシリコン膜９０７をマスクとして、上記半導体基板９００（ｐ型ウエルＰＷ）の露出部に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域９１４を形成する。メモリゲート電極部ＭＧ間のｎ＋型半導体領域９１４は、メモリセルのドレイン領域ＭＤとなり、メモリセル領域ＭＡのポリシリコン膜９０７側のｎ＋型半導体領域９１４は、メモリセルのソース領域ＭＳとなる。また、周辺回路領域ＰＡのｎ＋型半導体領域９１４は、周辺トランジスタのソース、ドレイン領域ＳＤとなる。この不純物の注入の際、メモリゲート電極部ＭＧ上には、酸化シリコン膜９１３が配置され、１２０ｎｍ程度の高さがあるため、ｎ型不純物の注入時に、不純物がメモリゲート電極部ＭＧの下方のチャネル領域まで突き抜けて到達することを防止することができる。
【０３７２】
なお、ポリシリコン膜９０７の側壁等にサイドウォール膜を形成し、ソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤをそれぞれＬＤＤ構造としてもよい（実施の形態１参照）。また、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤ上に、実施の形態１において説明したサリサイド技術を用いて、金属シリサイド膜（図示せず）を形成してもよい。
【０３７３】
次いで、図１１１に示すように、ポリシリコン膜９０７およびメモリゲート電極部ＭＧの上方に、層間絶縁膜として酸化シリコン膜９１５をＣＶＤ法などを用いて堆積する。次いで、図１１２に示すように、この酸化シリコン膜９１５の上部を、ポリシリコン膜９０７の表面が露出するまで、ＣＭＰ法などを用いて除去する。
【０３７４】
次いで、図１１３に示すように、ポリシリコン膜９０７をエッチングにより除去する。この工程により、制御ゲート電極部形成領域に凹部（溝、窪み）ＴＣＧが設けられ、周辺トランジスタのゲート電極部形成領域に凹部ＴＧＥが設けられる。
【０３７５】
次いで、図１１４に示すように、上記凹部ＴＣＧ、ＴＧＥ内を含む酸化シリコン膜９１５上に、メタル電極膜９１６および金属膜９１７を形成する。例えば、窒化タンタル／チタン／アルミニウムなどからなる２０ｎｍ程度の膜を堆積した後、さらに、アルミニウム膜を形成する。これらの膜は、例えば、スパッタリング法などにより形成することができる。次いで、メタル電極膜９１６および金属膜９１７を、酸化シリコン膜９１５の表面が露出するまで、ＣＭＰ法などを用いて除去する。
【０３７６】
この工程により、凹部ＴＣＧ、ＴＧＥに、メタル電極膜９１６を介して金属膜９１７が埋め込まれる。言い換えれば、凹部ＴＣＧ中に制御ゲート電極部ＣＧが形成され、凹部ＴＧＥ中に周辺トランジスタのゲート電極部ＧＥが形成される。
【０３７７】
この後、酸化シリコン膜９１５およびゲート電極部ＧＥ等上に、層間絶縁膜として酸化シリコン膜９１８をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜９１８中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜９１８上に、配線９２０を形成する（図１０５参照）。
【０３７８】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、メモリセル領域ＭＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する制御トランジスタを有するメモリセルと、周辺回路領域ＰＡに形成され、ｈｉｇｈ−ｋ絶縁膜およびメタル電極膜を有する周辺トランジスタとを同一の半導体基板上に効率よく形成することができる。言い換えれば、制御トランジスタにｈｉｇｈ−ｋ／メタル構成を適用したメモリセルと、ｈｉｇｈ−ｋ／メタル構成を適用した周辺トランジスタとを同一の半導体基板上に混載することが可能となる。
【０３７９】
また、上記工程によれば、半導体基板の窪み（ＴＭＧ）を形成し、この窪み上に絶縁膜ＯＮＯを配置することで、半導体装置の消去特性を向上させることができる。
【０３８０】
（実施の形態１０）
実施の形態９においては、メモリゲート電極部ＭＧの片側にのみ、メタル電極膜９１６と、その上部の金属膜９１７とからなる積層膜を形成したが、メモリゲート電極部ＭＧの両側に、メタル電極膜９１６と、その上部の金属膜９１７とからなる積層膜を形成してもよい。
【０３８１】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０３８２】
図１１５は、本実施の形態の半導体装置を示す断面図である。図１１５に示すように、メモリセルは、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０３８３】
ここで、本実施の形態においては、メモリゲート電極部ＭＧの一方の側に隣り合うように配置された制御ゲート電極部ＣＧと、メモリゲート電極部ＭＧの他方の側に隣り合うように配置されたダミー制御ゲート電極部ＤＣＧと、を有する。
【０３８４】
メモリゲート電極部ＭＧは、シリコン膜よりなり、制御ゲート電極部ＣＧは、メタル電極膜９１６と、その上部の金属膜９１７とからなる。ダミー制御ゲート電極部ＤＣＧは、メタル電極膜９１６と、その上部の金属膜９１７とからなる。
【０３８５】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜９０４とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）９０５とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜９０５と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜９０６が形成されている。
【０３８６】
メモリセルは、さらに、ダミー制御ゲート電極部ＤＣＧと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、絶縁膜として、酸化シリコン膜９０４とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）９０５とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜９０５と制御ゲート電極部ＣＧとの間に、金属化合物膜として、窒化チタン膜９０６が形成されている。
【０３８７】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板９００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（９０９、９１０、９１１）を有する。絶縁膜ＯＮＯは、例えば、酸化シリコン膜９０９と、その上の窒化シリコン膜９１０と、その上の酸窒化シリコン膜９１１よりなる。窒化シリコン膜９１０は、電荷蓄積部となる。
【０３８８】
また、メモリセルは、さらに、半導体基板７００のｐ型ウエルＰＷ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０３８９】
ソース領域ＭＳは、制御ゲート電極部ＣＧの側面に対して自己整合的に形成されたｎ＋型半導体領域９１４よりなり、ドレイン領域ＭＤは、メモリゲート電極部ＭＧの側面下から形成されたｎ＋型半導体領域９１４よりなる。なお、このドレイン領域ＭＤの上方にダミー制御ゲート電極部ＤＣＧが配置される。但し、このダミー制御ゲート電極部ＤＣＧは、メモリセルの動作に寄与しない。例えば、メモリセルの動作時には、ダミー制御ゲート電極部ＤＣＧをフローティング状態とし、メモリセルの動作に寄与しないように制御する。
【０３９０】
このような半導体装置の製造工程は、例えば、実施の形態９の図１１０に示す工程において、メモリゲート電極部ＭＧの両側にポリシリコン膜９０７が残存するようにパターニングを行う。そして、メモリゲート電極部ＭＧの両側にポリシリコン膜９０７を残した状態で、メモリセルのソース領域ＭＳ、ドレイン領域ＭＤおよび周辺トランジスタのソース、ドレイン領域ＳＤを形成する。この後、実施の形態９と同様にして、ポリシリコン膜９０７を、メタル電極膜９１６および金属膜９１７に置換する。
【０３９１】
このように、メモリゲート電極部ＭＧの一方の側に制御ゲート電極部ＣＧを設け、他方の側にダミー制御ゲート電極部ＤＣＧを設けることにより、ディスターブストレスに対する閾値の変動を抑制することができる。言い換えれば、ディスターブ耐性が向上する。
【０３９２】
本実施の形態においては、メモリゲート電極部ＭＧとディスターブの原因であるホットキャリア生成場所であるドレイン領域ＭＤとの間に、ダミー制御ゲート電極部ＤＣＧが存在している。このため、ダミー制御ゲート電極部ＤＣＧによりホットキャリアの影響を抑制できるためと考えられる。
【０３９３】
（実施の形態１１）
実施の形態１においては、周辺トランジスタに、ｈｉｇｈ−ｋ／メタル構成を適用したが、周辺トランジスタの一部においては、ｈｉｇｈ−ｋ／メタル構成を適用せず、例えば、シリコン膜よりなるゲート電極部ＧＥを用いてもよい。
【０３９４】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０３９５】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０３９６】
図１１６は、本実施の形態の半導体装置の周辺トランジスタのうちの一部のものの構成を示す断面図である。なお、他の構成、即ち、本実施の形態の半導体装置のメモリセルの構成および他の周辺トランジスタの構成は、実施の形態１の場合と同様である。
【０３９７】
図１１６に示すように、本実施の形態の半導体装置の周辺トランジスタの一部のものは、半導体基板１１００（ｐ型ウエルＰＷ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤとを有する。ゲート電極部ＧＥは、シリコン膜よりなる。このシリコン膜の上部には、金属シリサイド膜ＳＩＬが形成されている。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜と金属化合物膜とを有する。絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する。ここでは、図１１６に示すように、絶縁膜として、酸化シリコン膜１１１３とｈｉｇｈ−ｋ絶縁膜（高誘電率膜）１１１４とが形成されている。また、ｈｉｇｈ−ｋ絶縁膜１１１４とゲート電極部ＧＥとの間に、金属化合物膜として、窒化チタン膜１１１５が形成されている。
【０３９８】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなるサイドウォール膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１１９ｂとｎ−型半導体領域１１１９ａよりなる。ｎ−型半導体領域１１１９ａは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１９ｂは、サイドウォール膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０３９９】
また、周辺回路領域ＰＡには、層間絶縁膜として酸化シリコン膜１１２１が形成され、さらに、この酸化シリコン膜１１２１上には、層間絶縁膜として酸化シリコン膜１１２４が形成されている。
【０４００】
このような周辺トランジスタの形成領域においては、例えば、実施の形態１の図３６〜図４０に示す工程において、窒化シリコン膜１１７を形成せずに、パターニングすることにより、ゲート電極部ＧＥを形成すればよい。この後、メモリゲート電極部ＭＧや制御ゲート電極部ＣＧと同様に、シリコン膜よりなるゲート電極部ＧＥの上部に金属シリサイド膜ＳＩＬを形成する。
【０４０１】
このように、複数の周辺トランジスタのうち、一部をｈｉｇｈ−ｋ／メタル構成を適用せず、例えば、シリコン膜よりなるゲート電極部ＧＥを有するように構成してもよい。なお、すべての周辺トランジスタのゲート電極部ＧＥをシリコン膜よりなるゲート電極部ＧＥとしてもよい。
【０４０２】
（実施の形態１２）
実施の形態１の半導体装置においては、メモリゲート電極部ＭＧをサイドウォール状に形成したが、さらに、制御ゲート電極部ＣＧもサイドウォール状に形成してもよい。
【０４０３】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０４０４】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０４０５】
図１１７は、本実施の形態の半導体装置のメモリセルの構成を示す断面図である。なお、制御ゲート電極部ＣＧがサイドウォール状であること以外は、実施の形態１の場合と同様である。
【０４０６】
図１１７に示すように、本実施の形態のメモリセルは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、それぞれ、シリコン膜よりなる。また、このシリコン膜の上部には、金属シリサイド膜ＳＩＬが形成されている。さらに、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、それぞれ、サイドウォール状に形成されている。
【０４０７】
このようなメモリセルの形成においては、例えば、実施の形態１の図３２に示すポリシリコン膜１１６をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去すればよい。この工程により、ポリシリコン膜１１６を、サイドウォール状（側壁膜状）に残存させることができる。この後、図３９に示すように、窒化シリコン膜１１７をマスクとして、周辺回路領域ＰＡに、ゲート電極部置換用のポリシリコン膜１１６を形成する。以降の工程は、実施の形態１の場合と同様である。
【０４０８】
このように、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧの双方を、サイドウォール状に形成してもよい。これにより、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの微細化を図ることができる。
【０４０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０４１０】
［付記１］
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成され、前記第２ゲート電極部の前記第１ゲート電極部側と逆側の側面に沿って形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
前記第１ゲート電極部と前記第１絶縁膜との間に配置された金属化合物膜と、
を有し、
前記第１絶縁膜は、窒化シリコン膜より誘電率が高い高誘電率膜を有する、半導体装置。
【０４１１】
［付記２］
付記１記載の半導体装置において、
前記半導体基板の第１領域に、前記第１ゲート電極部、前記第２ゲート電極部、前記第１絶縁膜、および前記第２絶縁膜を有する第１素子が形成され、
前記半導体基板の第２領域に、前記半導体基板の前記第２領域上に第３絶縁膜を介して配置された第３ゲート電極部と、前記第３ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有する第２素子が形成され、
前記第３絶縁膜は、前記高誘電率膜を有し、
前記第３ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【０４１２】
［付記３］
（ａ）半導体基板上に、第１絶縁膜を介して第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１導電膜をエッチングすることにより、半導体基板の第１領域に第１凹部を形成する工程、
（ｃ）前記第１導電膜および前記第１凹部上に、第２絶縁膜および第２導電膜を順次形成する工程、
（ｄ）前記第２絶縁膜および前記第２導電膜を前記第１導電膜が露出するまで除去する工程、
（ｅ）前記第１絶縁膜および前記第１導電膜をエッチングすることにより、前記第１領域と隣接する第２領域に、前記第１絶縁膜を介して前記第１導電膜を残存させる工程、
を有する、半導体装置の製造方法。
【０４１３】
［付記４］
付記３記載の半導体装置の製造方法において、
前記（ｅ）工程は、第３領域にも、前記第１絶縁膜を介して前記第１導電膜を残存させる工程である、半導体装置の製造方法。
【０４１４】
［付記５］
付記４記載の半導体装置の製造方法において、前記（ｅ）工程の後に、
（ｆ）前記第１導電膜上に、第３絶縁膜を形成する工程、
（ｇ）前記第３絶縁膜を前記第１導電膜が露出するまで除去する工程、
（ｈ）前記第１導電膜を除去することにより第２凹部を形成する工程、
（ｉ）前記第２凹部に金属膜または金属化合物膜を形成する工程、
を有する、半導体装置の製造方法。
【符号の説明】
【０４１５】
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書込み回路
９  メモリセルアレイ
１０  電源回路
１１  電流トリミング回路
１００  半導体基板
１０１  酸化シリコン膜
１０２  窒化シリコン膜
１０３  素子分離領域
１０４  酸化シリコン膜
１０５  ポリシリコン膜
１０６  酸化シリコン膜
１０７  窒化シリコン膜
１０８  酸窒化シリコン膜
１０９  ポリシリコン膜
１１１ａ  ｎ−型半導体領域
１１１ｂ  ｎ＋型半導体領域
１１２  酸化シリコン膜
１１３  酸化シリコン膜
１１４  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
１１５  窒化チタン膜（金属化合物膜）
１１６  ポリシリコン膜
１１７  窒化シリコン膜
１１８  酸化シリコン膜
１１９ａ  ｎ−型半導体領域
１１９ｂ  ｎ＋型半導体領域
１１９ｃ  ｐ−型半導体領域
１１９ｄ  ｐ＋型半導体領域
１２１  酸化シリコン膜
１２２  メタル電極膜
１２２Ａ  メタル電極膜
１２２Ｂ  メタル電極膜
１２３  金属膜
１２３Ａ  金属膜
１２３Ｂ  金属膜
１２４  酸化シリコン膜
１２５  配線
５００  半導体基板
５０１  酸化シリコン膜
５０２  窒化シリコン膜
５０４  酸化シリコン膜
５０５  窒化シリコン膜
５０６  酸窒化シリコン膜
５０７  ポリシリコン膜
５０８  酸化シリコン膜
５０９  酸化シリコン膜
５１０  酸化シリコン膜
５１１  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
５１２  窒化チタン膜
５１３  ポリシリコン膜
５１４  ｎ＋型半導体領域
５１５  酸化シリコン膜
５１６  メタル電極膜
５１７  金属膜
５１８  酸化シリコン膜
５２０  配線
６００  半導体基板
６０１  酸化シリコン膜
６０２  窒化シリコン膜
６０３  酸窒化シリコン膜
６０４  ポリシリコン膜
６０５  窒化シリコン膜
６０６  素子分離領域
６０７  ポリシリコン膜
６０８  酸化シリコン膜
６０９  酸化シリコン膜
６１０  酸化シリコン膜
６１１  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
６１２  窒化チタン膜
６１３  ポリシリコン膜
６１４  ｎ＋型半導体領域
６１５  酸化シリコン膜
６１６  メタル電極膜
６１７  金属膜
６１８  酸化シリコン膜
６２０  配線
７００  半導体基板
７０４  酸化シリコン膜
７０５  窒化シリコン膜
７０６  酸窒化シリコン膜
７０８  酸化シリコン膜
７０９  酸化シリコン膜
７１０  酸化シリコン膜
７１１  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
７１２  窒化チタン膜
７１４  ｎ＋型半導体領域
７１５  酸化シリコン膜
７１６  メタル電極膜
７１７  金属膜
７１８  酸化シリコン膜
７２０  配線
８００  半導体基板
８０４  酸化シリコン膜
８０５  窒化シリコン膜
８０６  酸窒化シリコン膜
８０７  ポリシリコン膜
８０８  酸化シリコン膜
８０９  酸化シリコン膜
８１０  酸化シリコン膜
８１１  ｈｉｇｈ−ｋ絶縁膜
８１２  窒化チタン膜
８１６  酸化シリコン膜
８１７  メタル電極膜
８１８  金属膜
８１９  酸化シリコン膜
８２１  配線
９００  半導体基板
９０４  酸化シリコン膜
９０５  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
９０６  窒化チタン膜
９０７  ポリシリコン膜
９０８  酸化シリコン膜
９０９  酸化シリコン膜
９１０  窒化シリコン膜
９１１  酸窒化シリコン膜
９１２  ポリシリコン膜
９１３  酸化シリコン膜
９１４  ｎ＋型半導体領域
９１５  酸化シリコン膜
９１６  メタル電極膜
９１７  金属膜
９１８  酸化シリコン膜
９２０  配線
１１００  半導体基板
１１１３  酸化シリコン膜
１１１４  ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）
１１１５  窒化チタン膜
１１１９ａ  ｎ−型半導体領域
１１１９ｂ  ｎ＋型半導体領域
１１２１  酸化シリコン膜
１１２４  酸化シリコン膜
Ａ  ロジック部
Ｂ  メモリ部
Ｃ  半導体装置
ＣＣＡ  領域
ＣＧ  制御ゲート電極部
ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４  制御ゲート電極部
ＤＣＧ  ダミー制御ゲート電極部
Ｄｒａｉｎ１、Ｄｒａｉｎ２  ドレイン線
ＥＳ  ストッパー膜
ＧＥ  ゲート電極部
ＭＡ  メモリセル領域
ＭＤ  ドレイン領域
ＭＧ  メモリゲート電極部
ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４  メモリゲート電極部
ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４  配線
ＭＭＡ  領域
ＭＳ  ソース領域
ＮＴＡ  領域
ＮＷ  ｎ型ウエル
ＯＡ１  開口部
ＯＮＯ  絶縁膜
ＰＡ  周辺回路領域
ＰＴＡ  領域
ＰＷ  ｐ型ウエル
ＳＤ  ソース、ドレイン領域
ＳＩＬ  金属シリサイド膜
Ｓｏｕｒｃｅ１、Ｓｏｕｒｃｅ２、Ｓｏｕｒｃｅ３、Ｓｏｕｒｃｅ４  ソース線
ＳＷ  サイドウォール膜（側壁絶縁膜）
ＴＣＧ  凹部
ＴＧＥ  凹部
ＴＭＧ  凹部
【図１】
2015103698.tif 000003
【図２】
2015103698.tif 000004
【図３】
2015103698.tif 000005
【図４】
2015103698.tif 000006
【図５】
2015103698.tif 000007
【図６】
2015103698.tif 000008
【図７】
2015103698.tif 000009
【図８】
2015103698.tif 000010
【図９】
2015103698.tif 000011
【図１０】
2015103698.tif 000012
【図１１】
2015103698.tif 000013
【図１２】
2015103698.tif 000014
【図１３】
2015103698.tif 000015
【図１４】
2015103698.tif 000016
【図１５】
2015103698.tif 000017
【図１６】
2015103698.tif 000018
【図１７】
2015103698.tif 000019
【図１８】
2015103698.tif 000020
【図１９】
2015103698.tif 000021
【図２０】
2015103698.tif 000022
【図２１】
2015103698.tif 000023
【図２２】
2015103698.tif 000024
【図２３】
2015103698.tif 000025
【図２４】
2015103698.tif 000026
【図２５】
2015103698.tif 000027
【図２６】
2015103698.tif 000028
【図２７】
2015103698.tif 000029
【図２８】
2015103698.tif 000030
【図２９】
2015103698.tif 000031
【図３０】
2015103698.tif 000032
【図３１】
2015103698.tif 000033
【図３２】
2015103698.tif 000034
【図３３】
2015103698.tif 000035
【図３４】
2015103698.tif 000036
【図３５】
2015103698.tif 000037
【図３６】
2015103698.tif 000038
【図３７】
2015103698.tif 000039
【図３８】
2015103698.tif 000040
【図３９】
2015103698.tif 000041
【図４０】
2015103698.tif 000042
【図４１】
2015103698.tif 000043
【図４２】
2015103698.tif 000044
【図４３】
2015103698.tif 000045
【図４４】
2015103698.tif 000046
【図４５】
2015103698.tif 000047
【図４６】
2015103698.tif 000048
【図４７】
2015103698.tif 000049
【図４８】
2015103698.tif 000050
【図４９】
2015103698.tif 000051
【図５０】
2015103698.tif 000052
【図５１】
2015103698.tif 000053
【図５２】
2015103698.tif 000054
【図５３】
2015103698.tif 000055
【図５４】
2015103698.tif 000056
【図５５】
2015103698.tif 000057
【図５６】
2015103698.tif 000058
【図５７】
2015103698.tif 000059
【図５８】
2015103698.tif 000060
【図５９】
2015103698.tif 000061
【図６０】
2015103698.tif 000062
【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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