(57)【要約】【課題】出力電圧ＶＯＵＴの安定性を改善する。【解決手段】第１フィルタ１１０は、電源回路２の出力電圧ＶＯＵＴを平滑化した電圧レベルを有する検出電圧ＶＤＥＴを生成する。Ａ／Ｄコンバータ１００は、（i）電源回路２の出力電圧ＶＯＵＴに応じた電圧レベルを有するフィードバック電圧ＶＦＢを、そのピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータＳ２に変換し、（ii）検出電圧ＶＤＥＴをデジタルの検出データＳ６に変換する。誤差検出器１０２および補償器１０４は、フィードバックデータＳ２がその目標データＤＲＥＦと一致するようにデューティ指令値Ｓ５を調節する。デジタルパルス変調器１０６は、デューティ指令値Ｓ５に応じたデューティ比を有するパルス信号Ｓ１を生成する。補正部１２０は、検出データＳ６とフィードバックデータＳ２の差分にもとづいて、目標データＤＲＥＦを補正する。【選択図】図３
2015186384.tif 000002
【特許請求の範囲】
【請求項１】
デジタル制御電源回路の制御回路であって、
前記デジタル制御電源回路の出力電圧の時間平均に応じた電圧レベルを有する検出電圧を生成する第１フィルタと、
（i）前記デジタル制御電源回路の出力電圧に応じた電圧レベルを有するフィードバック電圧を、前記出力電圧のピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータに変換するとともに、（ii）前記検出電圧をデジタルの検出データに変換するＡ／Ｄコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記検出データと前記フィードバックデータの差分にもとづいて、前記目標データを補正する補正部と、
を備えることを特徴とする制御回路。
【請求項２】
前記補正部は、
前記検出データと前記フィードバックデータの差分を示す差分データを生成する差分データ生成部と、
前記目標データの設定値に、前記差分データを加算する加算器と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記補正部は、
前記フィードバックデータを時間平均化する第２フィルタと、
前記検出データを時間平均化する第３フィルタと、
をさらに含むことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記Ａ／Ｄコンバータは、前記検出データを、前記パルス信号の周期より長い周期で更新することを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記補償器は、ＰＩＤ（比例、積分、微分）制御を行うことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
少なくともスイッチングトランジスタ、誘導素子および前記スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、
前記出力電圧にもとづいて前記スイッチングトランジスタを制御する請求項１から６のいずれかに記載の制御回路と、
を備えることを特徴とするデジタル制御電源回路。
【請求項８】
請求項７に記載のデジタル制御電源回路を備えることを特徴とする電子機器。
【請求項９】
請求項７に記載のデジタル制御電源回路を備えることを特徴とする移動体通信用の基地局。
【請求項１０】
デジタル制御電源回路の制御方法であって、
前記デジタル制御電源回路の出力電圧を平滑化した電圧レベルを有する検出電圧を生成するステップと、
前記デジタル制御電源回路の出力電圧に応じた電圧レベルを有するフィードバック電圧を、前記出力電圧のピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータに変換するステップと、
前記検出電圧をデジタルの検出データに変換するステップと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成するステップと、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成するステップと、
前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
前記検出データと前記フィードバックデータの差分にもとづいて、前記目標データを補正するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御電源回路に関する。
【背景技術】
【０００２】
与えられた入力電圧よりも高い電圧あるいは低い電圧を生成するために、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路が利用される。こうした電源回路には、アナログ制御方式と、デジタル制御方式が存在する。アナログ制御方式では、電源回路の出力電圧とその目標値の誤差を、誤差増幅器によって増幅し、誤差増幅器の出力に応じてスイッチングのデューティ比を制御することで、出力電圧を目標値に安定化させる。デジタル制御方式では、電源回路の出力電圧をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によってスイッチングトランジスタのデューティ比を制御する。
【０００３】
デジタル制御方式の電源回路（デジタル制御電源回路、以下単に電源回路とも称する）は、制御アルゴリズムに制約が少ないため設計の自由度が高く、またソフトウェア的に制御方式を変更できるという利点がある。また、長期的な運用に際して、各種データの履歴をデジタル値として保持可能という利点もある。
【０００４】
図１は、本発明者が検討したデジタル制御電源回路（単に電源回路と称する）の構成を示すブロック図である。
【０００５】
電源回路２ｒは、制御回路１０ｒおよび出力回路２０を備える。電源回路２ｒは、入力ライン２００の入力電圧ＶＩＮを受け、それを降圧して、出力ライン２０２に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。
【０００６】
出力回路２０は、ドライバ２０４、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。図１には降圧ＤＣ／ＤＣコンバータの出力回路が示される。ドライバ２０４は、制御回路１０ｒの出力端子ＯＵＴから出力されるパルス信号Ｓ１にもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２をスイッチングする。
【０００７】
制御回路１０ｒのフィードバック端子ＦＢには、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが入力される。制御回路１０ｒは、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６を備える。Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢをデジタルのフィードバックデータＳ２に変換する。誤差検出器１０２は、フィードバックデータＳ２とその目標値ＤＲＥＦの差分を示す誤差データＳ３を計算する。補償器１０４は、ＰＩＤ制御などを行い、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。デジタルパルス変調器１０６は、デューティ指令値Ｓ５を受け、それに応じたデューティ比を有するパルス信号Ｓ１を生成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２８４３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者らは、図１の電源回路２ｒについて検討した結果、以下の課題を認識するに至った。
【００１０】
図２は、図１の電源回路２ｒの動作波形図である。Ａ／Ｄコンバータ１００が、スイッチング周期ごとに１回、出力電圧ＶＯＵＴをサンプリングする場合を考える。ここでは、スイッチングトランジスタＭ１がオフしたタイミングで出力電圧ＶＯＵＴがサンプリングされるものとする。この場合、リップルのピークで出力電圧ＶＯＵＴがサンプリングされ、出力電圧ＶＯＵＴのピーク値が目標値ＶＲＥＦに近づくようにデューティ比Ｄが調節され、フィードバックがかかる。負荷に供給されるのは、出力電圧ＶＯＵＴの平均レベルＶＯＵＴ＿ＡＶＥであり式（１）で与えられる。
ＶＯＵＴ＿ＡＶＥ＝ＶＲＥＦ−ＶＲＩＰ／２    …（１）
つまりリップルＶＲＩＰが増大するにしたがって、出力電圧ＶＯＵＴの平均レベルＶＯＵＴ＿ＡＶＥは低下していく。
【００１１】
いま、出力電圧ＶＯＵＴのリップルＶＲＩＰとして、出力キャパシタＣ１のＥＳＲ（等価直列抵抗）の電圧降下に起因する成分に着目する。このときのリップルＶＲＩＰは、式（２）で与えられる。
ＶＲＩＰ＝ＥＳＲ×ＶＯＵＴ×（１−Ｄ）／（Ｌ・ｆＳＷ）      …（２）
Ｄはスイッチングのデューティ比であり、ｆＳＷはスイッチング周波数、ＬはインダクタＬ１のインダクタンスである。
【００１２】
出力キャパシタＣ１として電解コンデンサを用いた場合、経年劣化により、そのＥＳＲが時間とともに増大していく。また、温度が低下すると出力キャパシタＣ１のＥＳＲは増大する。したがって図１の電源回路２ｒでは、ＥＳＲが増大すると、リップルＶＲＩＰが増大し、出力電圧ＶＯＵＴの平均レベルＶＯＵＴ＿ＡＶＥが低下するという問題がある。
【００１３】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、出力電圧ＶＯＵＴの安定性を改善可能なデジタル制御電源回路およびその制御回路の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、デジタル制御電源回路の制御回路に関する。制御回路は、デジタル制御電源回路の出力電圧に応じた電圧レベルを有するフィードバック電圧を、出力電圧のピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータに変換するＡ／Ｄコンバータと、フィードバックデータとフィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、デューティ指令値を受け、デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、フィードバック電圧から得られる出力電圧のリップル電圧の振幅にもとづいて、目標データを補正する補正部と、を備える。
フィードバックデータは、出力電圧ＶＯＵＴのピークレベル（またはボトムレベル）を表し、ピークレベル（ボトムレベル）が基準電圧と一致するようフィードバックがかかる。そこで出力電圧のリップル電圧に応じて、基準電圧を指示する目標データを補正することにより、出力電圧の平均レベルを一定に保つことができる。
【００１５】
より詳しくは本発明のある態様の制御回路は、デジタル制御電源回路の出力電圧の時間平均に応じた電圧レベルを有する検出電圧を生成する第１フィルタと、（i）デジタル制御電源回路の出力電圧に応じた電圧レベルを有するフィードバック電圧を、出力電圧のピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータに変換するとともに、（ii）検出電圧をデジタルの検出データに変換するＡ／Ｄコンバータと、フィードバックデータと、フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、デューティ指令値を受け、デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、検出データとフィードバックデータの差分にもとづいて、目標データを補正する補正部と、を備える。
【００１６】
検出データは、出力電圧ＶＯＵＴの平均レベルを表し、フィードバックデータは、出力電圧ＶＯＵＴのピークまたはボトムレベルを表し、検出データとフィードバックデータの差分はリップル振幅の１／２を表すこととなる。したがって、検出データとフィードバックデータの差分によって目標データを補正することにより、出力電圧の平均レベルを一定に保つことができる。
【００１７】
補正部は、検出データとフィードバックデータの差分を示す差分データを生成する差分データ生成部と、目標データの設定値に、差分データを加算する加算器と、を含んでもよい。
【００１８】
補正部は、フィードバックデータを時間平均化する第２フィルタと、検出データを時間平均化する第３フィルタと、をさらに含んでもよい。
【００１９】
Ａ／Ｄコンバータは、検出データを、パルス信号の周期より長い周期で更新してもよい。
【００２０】
補償器は、ＰＩＤ（比例、積分、微分）制御を行ってもよい。
【００２１】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２２】
本発明の別の態様は、デジタル制御電源回路に関する。デジタル制御電源回路は、少なくともスイッチングトランジスタ、誘導素子およびスイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、出力電圧にもとづいてスイッチングトランジスタを制御する上述のいずれかの制御回路と、を備えてもよい。誘導素子は、インダクタもしくはトランスを含む。
【００２３】
本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。
【００２４】
本発明の別の態様は、移動体通信用の基地局に関する。基地局は、上述のデジタル制御電源回路を備える。
【００２５】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明のある態様によれば、出力電圧の安定性を改善できる。
【図面の簡単な説明】
【００２７】
【図１】本発明者が検討したデジタル制御電源回路の構成を示すブロック図である。
【図２】図１の電源回路の動作波形図である。
【図３】実施の形態に係る電源回路の回路図である。
【図４】図３の制御回路のより具体的な構成例を示すブロック図である。
【図５】図４の制御回路の動作波形図である。
【図６】図３の電源回路全体の動作波形図である。
【図７】第１変形例に係る電源回路の回路図である。
【図８】図８（ａ）、（ｂ）は、電源回路を備える電子機器を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３０】
図３は、実施の形態に係る電源回路２の回路図である。電源回路２は、制御回路１０および出力回路２０を備える。
【００３１】
出力回路２０は、制御回路１０に外付けされるいくつかの回路部品および配線を含む。出力回路２０は、少なくとも、スイッチングトランジスタＭ１、インダクタＬ１および出力ライン２０２を有する。図３には、降圧ＤＣ／ＤＣコンバータの出力回路が示されており、同期整流トランジスタＭ２、出力キャパシタＣ１およびドライバ２０４をさらに備える。ドライバ２０４は、制御回路１０の出力端子ＯＵＴからのパルス信号Ｓ１にもとづいてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングし、入力ライン２００の入力電圧ＶＩＮを降圧し、出力ライン２０２に所定レベルに安定化された直流の出力電圧ＶＯＵＴを発生させる。ドライバ２０４はパルス信号Ｓ１がハイレベルのときにスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、ローレベルのときにスイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。
【００３２】
なお出力回路２０のトポロジーは特に限定されず、昇圧型、昇降圧型、電圧反転型のコンバータであってもよいし、インダクタに代えてトランスを利用したコンバータであってもよい。
【００３３】
制御回路１０は、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６、第１フィルタ１１０、補正部１２０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路１０は、汎用マイコンの一部であってもよいし、専用に設計されたＡＳＩＣ（Application Specific IC）であってもよい。また図３およびその他の図面に示される各ブロックは、専用のハードウェアで構成してもよいし、ソフトウェアプログラムを実行するプロセッサにより構成してもよい。
【００３４】
第１フィルタ１１０は、電源回路２の出力電圧ＶＯＵＴを平滑化し、出力電圧ＶＯＵＴの時間平均に応じた電圧レベルを有する検出電圧ＶＤＥＴを生成する。検出電圧ＶＤＥＴは、出力電圧ＶＯＵＴの平均電圧ＶＯＵＴ＿ＡＶＥを用いて以下の式で与えられる。
ＶＤＥＴ＝ＶＯＵＴ＿ＡＶＥ×Ｒ２／（Ｒ１＋Ｒ２）
【００３５】
Ａ／Ｄコンバータ１００は、（i）デジタル制御電源回路の出力電圧ＶＯＵＴに応じた電圧レベルを有するフィードバック電圧ＶＦＢを、出力電圧ＶＯＵＴのピークまたはボトムにおいてサンプリングし、デジタルのフィードバックデータＳ２に変換する。たとえばフィードバック電圧ＶＦＢは、出力回路２０の抵抗分圧回路Ｒ１、Ｒ２によって出力電圧ＶＯＵＴを分圧した電圧である。またＡ／Ｄコンバータ１００は、（ii）検出電圧ＶＤＥＴをデジタルの検出データＳ６に変換する。
【００３６】
Ａ／Ｄコンバータ１００は、上記（i）、（ii）の機能を時分割で行う。変換部１００ａと、その前段に設けられたセレクタ１００ｂを含む。セレクタ１００ｂは、検出電圧ＶＤＥＴとフィードバック電圧ＶＦＢを受け、一方を選択する。変換部１００ａは、セレクタ１００ｂが選択した電圧をアナログ−デジタル変換する。これにより単一の変換部１００ａを用いて２つの電圧をデジタルデータに変換でき、ハードウェア資源を節約できる。
【００３７】
あるいはＡ／Ｄコンバータ１００は、検出電圧ＶＤＥＴを検出データに変換する変換部と、フィードバック電圧ＶＦＢをフィードバックデータに変換する変換部を備えてもよい。この場合、上記（i）、（ii）の機能を同時並列的に行ってもよい。
【００３８】
Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢをパルス信号Ｓ１の周期（スイッチング周期）ＴＳＷごとに取り込んで更新する。一方Ａ／Ｄコンバータ１００は、検出電圧ＶＤＥＴをスイッチング周期ＴＳＷより長い周期（更新周期ＴＵＤ）ごとに取り込み、検出データＳ６を更新周期ＴＵＤごとに更新する。更新周期ＴＵＤは、リップル電圧ＶＲＩＰの変動に追従できればよいため、スイッチング周期ＴＳＷよりも長くてよい。たとえば出力キャパシタＣ１のＥＳＲの変動は、月あるいは年という時間スケールで発生する。したがって更新周期ＴＵＤは、スイッチング周期ＴＳＷに対して十分に長い数百ｍｓ〜数秒、たとえば１秒としてもよい。
【００３９】
誤差検出器１０２は、フィードバックデータＳ２と、フィードバック電圧ＶＦＢの目標値を示す目標データＤＲＥＦの差分を示す誤差データＳ３を生成する。補償器１０４は、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。補償器１０４の演算処理は特に限定されないが、たとえばＰＩＤ制御を行ってもよい。あるいはＰＩ制御などが採用される場合もある。
【００４０】
デジタルパルス変調器１０６はデューティ指令値Ｓ５を受け、デューティ指令値Ｓ５に応じたデューティ比Ｄを有するパルス信号Ｓ１を生成する。本実施の形態においてデジタルパルス変調器１０６はパルス幅変調（ＰＷＭ）を行うものとする。パルス信号Ｓ１は、所定の周期（以下、スイッチング周期という）Ｔｐを有しており、そのハイレベルの区間をオン時間ＴＯＮ、ローレベルの区間をオフ時間ＴＯＦＦと称する。
ＴＯＮ＝Ｄ×Ｔｐ
ＴＯＦＦ＝（１−Ｄ）×Ｔｐ
【００４１】
たとえばデジタルパルス変調器１０６は、フリーランカウンタとデジタルコンパレータで構成することができる。フリーランカウンタは、周期的に値が遷移するキャリアを生成する。デジタルコンパレータは、キャリアの値とデューティ指令値Ｓ５のクロス点においてパルス信号Ｓ１を遷移させる。なおデジタルパルス変調器１０６の構成は特に限定されず、公知技術を用いればよい。
【００４２】
補正部１２０には、検出データＳ６とフィードバックデータＳ２の差分が入力される。補正部１２０は、それらの差分にもとづいて、目標データＤＲＥＦを補正する。
【００４３】
以上が制御回路１０の基本構成である。本発明の範囲は、図３のブロック図によって把握されるさまざまな回路に及ぶが、以下ではその中の具体的なひとつについて説明する。
【００４４】
図４は、図３の制御回路１０のより具体的な構成例を示すブロック図である。
バッファ１１４は、フィードバック電圧ＶＦＢを受け、Ａ／Ｄコンバータ１００に出力する。Ａ／Ｄコンバータ１００の入力インピーダンスが十分に高い場合、バッファ１１４は省略可能である。
【００４５】
第１フィルタ１１０は、たとえば能動素子を用いたローパスフィルタ、すなわちアクティブローパスフィルタで構成してもよい。あるいは第１フィルタ１１０はパッシブフィルタであってもよい。第１フィルタ１１０のカットオフ周波数は、フィードバック電圧ＶＦＢに重畳されるリップルを除去できるように、パルス信号Ｓ１の周波数（スイッチング周波数）より低く設定される。
【００４６】
なお第１フィルタ１１０の出力インピーダンスが高い場合には、第１フィルタ１１０の出力段に、バッファを挿入してもよい。
【００４７】
補正部１２０は、差分データ生成部１２２および加算器１２４を含む。
差分データ生成部１２２は、検出データＳ６とフィードバックデータＳ２の差分を示す差分データＳ７を生成する。差分データ生成部１２２は、セレクタ１２６、減算器１２８、第２フィルタ１３０、第３フィルタ１３２を含む。セレクタ１２６は、Ａ／Ｄコンバータ１００からフィードバックデータＳ２が出力されるとき（φ１）、フィードバックデータＳ２を第２フィルタ１３０に出力する。またセレクタ１２６は、Ａ／Ｄコンバータ１００から検出データＳ６が出力されるとき（φ２）、検出データＳ６を第３フィルタ１３２に出力する。第２フィルタ１３０はフィードバックデータＳ２の時間平均を演算し、第３フィルタ１３２は検出データＳ６の時間平均を演算する。第２フィルタ１３０、第３フィルタ１３２によってノイズの影響を除去でき、安定的な制御が可能となる。
【００４８】
減算器１２８は、フィードバックデータＳ２から検出データＳ６を減算し、差分データＳ７を生成する。差分データＳ７は、出力電圧ＶＯＵＴのリップルの振幅ＶＲＩＰの１／２を示す。
【００４９】
加算器１２４は、目標データの設定値（定数）ＤＲＥＦ０に差分データＳ７を加算し、目標データＤＲＥＦを生成する。こうして生成された目標データＤＲＥＦが示す目標電圧ＶＲＥＦは、式（３）で表される。
ＶＲＥＦ＝ＶＲＥＦ０＋（ＶＦＢ−ＶＤＥＴ）＝ＶＲＥＦ０＋ＶＲＩＰ／２      …（３）
【００５０】
制御回路１０は、フィードバックデータＳ２が目標データＤＲＥＦに近づくように、言い換えればフィードバック電圧ＶＦＢが基準電圧ＶＲＥＦに近づくように、出力回路２０を制御する。
【００５１】
以上が電源回路２の構成である。続いてその動作を説明する。
図５は、図４の制御回路１０の動作波形図である。
出力電圧ＶＯＵＴのピークごとに、フィードバック電圧ＶＦＢがデジタルのフィードバックデータＳ２に変換される。また出力電圧ＶＯＵＴの平均レベルを示す検出電圧ＶＤＥＴは、更新周期ＴＵＤごとに少なくとも１回、もしくは複数回、取り込まれ、検出データＳ６に変換される。そして第２フィルタ１３０、第３フィルタ１３２により移動平均されたデータＳ２’、Ｓ６’にもとづいて差分データＳ７が生成され、目標データＤＲＥＦが補正される。
【００５２】
図６は、図３の電源回路２全体の動作波形図である。
ＥＳＲが増大すると、それに比例してリップル電圧ＶＲＩＰが増大する。この電源回路２では、基準電圧ＶＲＥＦが、上述の式（３）にしたがって、リップル電圧ＶＲＩＰに追従して変化し、フィードバック電圧ＶＦＢのピークレベルＶＦＢ＿ＰＥＡＫが、式（３）の基準電圧ＶＲＥＦと一致するように、つまり式（４）が成り立つようにフィードバックがかかる。
ＶＦＢ＿ＰＥＡＫ＝ＶＲＥＦ＝ＶＲＥＦ０＋ＶＲＩＰ／２      …（４）
【００５３】
出力ライン２０２に接続される負荷には、フィードバック電圧ＶＦＢ（実際は出力電圧ＶＯＵＴ）の平均電圧ＶＦＢ＿ＡＶＥが供給されることとなる。フィードバック電圧のピークＶＦＢ＿ＰＥＡＫと平均ＶＦＢ＿ＡＶＥの間には、式（５）の関係が成り立つ。
ＶＦＢ＿ＰＥＡＫ＝ＶＦＢ＿ＡＶＥ＋ＶＲＩＰ／２      …（５）
式（４）と（５）を対比すると、式（４）が成り立つようにフィードバックがかかることは、ＶＦＢ＿ＡＶＥがＶＲＥＦ０に近づくようにフィードバックがかかることと等価であることがわかる。
【００５４】
ここで目標電圧ＶＲＥＦ０は、ＥＳＲや時間によらない定数である。したがって電源回路２によれば、出力電圧ＶＯＵＴのリップル電圧ＶＲＩＰが変化しても、出力電圧ＶＯＵＴの平均値を、所定の目標電圧ＶＲＥＦ０に応じた電圧レベル（ＶＲＥＦ０×（Ｒ１＋Ｒ２）／Ｒ２）に安定化できる。
【００５５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５６】
（第１変形例）
実施の形態では、降圧コンバータについて説明したが本発明はそれには限定されない。図７は、第１変形例に係る電源回路２ａの回路図である。図７の電源回路２ａは、いわゆるアクティブクランプ方式のフォワードコンバータである。出力回路２０ａは、トランスＴ１によって１次側と２次側に分けられる。１次側には、トランスＴ１の１次巻線Ｗ１と、１次巻線Ｗ１と接続されたスイッチングトランジスタＭ１ａ、補助トランジスタＭ１ｂ、クランプキャパシタＣ２、ドライバ２０４ａ、２０４ｂが設けられる。トランスＴ１の１次側と２次側の絶縁が要求される用途では、アイソレータ２０６が追加される。
【００５７】
２次側には、トランスＴ１の２次巻線Ｗ２と、２次巻線Ｗ２と接続された整流用のトランジスタＭ２ａ、Ｍ２ｂ、キャパシタＣ１、インダクタＬ１およびドライバ２０４ｃが受けられる。抵抗Ｒ１、Ｒ２は、出力電圧ＶＯＵＴを分圧し、フィードバック電圧ＶＦＢを生成する。
【００５８】
制御回路１０ａは、そのフィードバック端子ＦＢに入力されたフィードバック電圧ＶＦＢにもとづいて、パルス信号Ｓ１を生成し、パルス信号Ｓ１およびそれから派生するパルス信号を利用して、トランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ、Ｍ２ｂを駆動する。
【００５９】
本発明は、このようなアクティブクランプ方式のフォワードコンバータにおいても有効である。そのほか、通常のフォワードコンバータにおいても本発明は有効であり、また２次側の整流用トランジスタＭ２ａ、Ｍ２ｂをダイオードに置換したトポロジーにおいても有効である。
【００６０】
またフォワードコンバータではなく、フライバックコンバータ、ハーフブリッジ型、フルブリッジ型のコンバータにも本発明は適用可能である。当業者によれば、本発明は、特定の出力回路２０のトポロジーに限定されることなく適用可能であることが理解される。
【００６１】
（第２変形例）
実施の形態では、フィードバック電圧ＶＦＢを出力電圧ＶＯＵＴのピークのタイミングでサンプリングし、フィードバック電圧ＶＦＢのピークを目標電圧ＶＲＥＦと一致させる場合を説明したが本発明はそれには限定されない。第２変形例において、制御回路１０は、フィードバック電圧ＶＦＢのボトムＶＦＢ＿ＢＯＴが基準電圧ＶＲＥＦと一致するようにフィードバック制御する。この場合、Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢを出力電圧ＶＯＵＴのボトムのタイミングでサンプリングし、フィードバックデータＳ２を生成する。補正部１２０は、式（３’）にしたがって基準電圧ＶＲＥＦを補正する。
ＤＲＥＦ＝ＤＲＥＦ０−（Ｓ２−Ｓ６）
ＶＲＥＦ＝ＶＲＥＦ０−（ＶＦＢ−ＶＤＥＴ）＝ＶＲＥＦ０−ＶＲＩＰ／２      …（３’）
【００６２】
（第３変形例）
実施の形態では、ＥＳＲの変化にともなう出力電圧ＶＯＵＴの変動を抑制する場合について説明したが、本発明はそれには限定されない。たとえば入力電圧ＶＩＮが変化すると、リップル電圧ＶＲＩＰは変化し、出力電圧ＶＯＵＴの平均レベルが変動しうる。本発明によれば、入力電圧ＶＩＮの変動にともなう出力電圧ＶＯＵＴの変動も抑制できる。この場合、検出電圧ＶＤＥＴの更新周期ＴＵＤをさらに短くし、更新頻度を高めることで、入力電圧変動に追従できる。
【００６３】
（第４変形例）
実施の形態では、デジタルパルス変調器１０６が電圧モードのパルス幅変調を行う場合を説明したが、変調方式は特に限定されない。パルス幅変調に代えてその他の変調方式、たとえばピーク電流モードや平均電流モードの変調器を備える制御回路においても本発明は有効である。
【００６４】
（第５変形例）
実施の形態では第１フィルタ１１０によって出力電圧ＶＯＵＴ（フィードバック電圧ＶＦＢ）の平均レベルを検出し、出力電圧ＶＯＵＴ（フィードバック電圧ＶＦＢ）のピーク（またはボトム）と平均レベルの差分にもとづいてリップル電圧ＶＲＩＰ／２を検出したが、本発明はそれには限定されない。たとえば第１フィルタ１１０を省略し、Ａ／Ｄコンバータ１００によって、フィードバック電圧ＶＦＢのピークとボトムの一方をフィードバックデータＳ２とし、その他方を検出データＳ６としてもよい。この場合、フィードバックデータＳ２と検出データＳ６の差分を演算することでリップル電圧ＶＲＩＰを検出できる。この場合、式（４）にもとづいて基準データＤＲＥＦを補正すればよい。
ＤＲＥＦ＝ＤＲＥＦ０＋（Ｓ２−Ｓ６）／２    （Ｓ２がフィードバック電圧のピーク）
ＤＲＥＦ＝ＤＲＥＦ０−（Ｓ２−Ｓ６）／２    （Ｓ２がフィードバック電圧のボトム）
【００６５】
（電源回路の用途）
最後に、電源回路２の用途を説明する。図８（ａ）、（ｂ）は、電源回路２を備える電子機器を示すブロック図である。図８（ａ）の電子機器１ａは、商用交流電源４からの交流電圧を整流するブリッジ回路６と、平滑キャパシタ８と、上述の電源回路２と、負荷９を備える。この場合、電源回路２としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器１ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。
【００６６】
図８（ｂ）の電子機器１ｂは、電池３と、電池の電圧を受ける上述の電源回路２と、負荷９を備える。こうした電子機器１ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷９は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。
【００６７】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６８】
２…電源回路、１０…制御回路、２０…出力回路、１００…Ａ／Ｄコンバータ、１０２…誤差検出器、１０４…補償器、１０６…デジタルパルス変調器、１１０…第１フィルタ、１１４…バッファ、１２０…補正部、１２２…差分データ生成部、１２４…加算器、１２６…セレクタ、１２８…減算器、１３０…第２フィルタ、１３２…第３フィルタ、２００…入力ライン、２０２…出力ライン、２０４…ドライバ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｓ１…パルス信号、Ｓ２…フィードバックデータ、Ｓ３…誤差データ、Ｓ５…デューティ指令値、Ｓ６…検出データ、Ｓ７…差分データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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