(57)【要約】【課題】耐圧の低下が抑制される半導体装置と、その製造方法を提供する。【解決手段】Ｐ型の半導体基板の表面を覆うＰ型エピタキシャル層の表面から半導体基板の表面に達するように、ハイサイド側回路領域１３が配置されたＮ型拡散層３が形成されている。ハイサイド側回路領域１３を所定の幅をもって取り囲むように、Ｎ型の高耐圧分離領域１６が形成されている。高耐圧分離領域１６は、矩形のハイサイド側回路領域１３の角パターンに沿って位置するコーナー部１８と、直線パターンにそって位置する直線部１７とを備えている。コーナー部１８のＮ型拡散層３ｂの不純物の濃度は、直線部１７のＮ型拡散層３ａの不純物の濃度よりも高く設定されている。【選択図】図４
2015103562.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面を覆うように形成された第１導電型の第１半導体層と、
前記第１半導体層の表面から第１深さに達するように形成された第２導電型の第２半導体層と、
前記第１半導体層に配置され、第１電圧によって駆動する第１回路が形成された第１領域と、
前記第２半導体層に配置され、前記第１電圧よりも高い第２電圧によって駆動する第２回路が形成された第２領域と、
前記第２半導体層に、幅をもって前記第２領域を取り囲むように前記第２領域に沿って形成され、前記第１領域と前記第２領域とを電気的に分離する第２導電型の分離領域と
を有し、
前記第２領域は、レイアウトパターンとして直線パターンおよび角パターンを含み、
前記分離領域は、
前記幅と第１厚さをもって前記直線パターンに沿って位置し、前記第１半導体層と接合する、第２導電型の第１不純物を有する第３半導体層と、
前記幅と第２厚さをもって前記角パターンに沿って位置し、前記第１半導体層と接合する、第２導電型の第２不純物を有する第４半導体層と
を備え、
前記第４半導体層と前記第１半導体層とが接合する接合面の面積を面積Ａとし、
前記第３半導体層において、前記第３半導体層と前記第１半導体層とが接合する接合面の面積が前記面積Ａと同じ面積に相当することになる、前記幅および前記第１厚さを有する領域を領域Ａとすると、
前記第４半導体層における前記第２不純物の数と、前記第３半導体層の前記領域Ａにおける前記第１不純物の数とが同じ数になる態様で、前記第３半導体層の前記第１不純物の濃度と前記第１厚さ、および、前記第４半導体層の前記第２不純物の濃度と前記第２厚さが設定された、半導体装置。
【請求項２】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与する電界となる第２導電型の不純物の濃度を濃度Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与する電界となる第２導電型の不純物の濃度を濃度Ｂとすると、
前記第３半導体層における前記第１不純物の濃度は、前記濃度Ｂであり、
前記第４半導体層における前記第２不純物の濃度は、前記濃度Ａであり、
前記第３半導体層の前記第１厚さと前記第４半導体層の前記第２厚さは同じ厚さに設定された、請求項１記載の半導体装置。
【請求項３】
前記第３半導体層では、
前記第２導電型の不純物の濃度が相対的に高い第１箇所と、相対的に低い第２箇所とが含まれ、
前記第１箇所と前記第２箇所とがストライプ状に配置された、請求項２記載の半導体装置。
【請求項４】
前記第３半導体層では、
前記第２導電型の不純物の濃度が相対的に高い第１箇所と、相対的に低い第２箇所とが含まれ、
前記第２箇所はドット状に配置された、請求項２記載の半導体装置。
【請求項５】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与する電界となる第２導電型の不純物の濃度を濃度Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与する電界となる第２導電型の不純物の濃度を濃度Ｂとすると、
前記第３半導体層の前記第１不純物の濃度および前記第４半導体層の前記第２不純物の濃度は、前記濃度Ａであり、
前記第３半導体層の前記第１厚さは、前記第４半導体層の前記第２厚さよりも薄く設定された、請求項１記載の半導体装置。
【請求項６】
主表面を有する半導体基板を用意する工程と、
前記半導体基板の前記主表面を覆うように、第１領域が配置される第１導電型の第１半導体層を形成する工程と、
前記第１半導体層の表面から第１深さに達するように、第２領域が配置される第２導電型の第２半導体層を形成する工程と、
前記第２半導体層に、幅をもって前記第２領域を取り囲むように前記第２領域に沿って前記第１深さに達する分離領域を形成する工程と、
前記第１領域に、第１電圧によって駆動する第１回路を形成する工程と、
前記第２領域に、前記第１電圧よりも高い第２電圧をもって駆動する第２回路を形成する工程と
を有し、
前記第２領域では、レイアウトパターンとして直線パターンおよび角パターンを含むレイアウトパターンが形成され、
前記分離領域を形成する工程は、
前記直線パターンに沿って第２導電型の第１不純物を導入することにより、前記幅を有し、前記第１深さに達する第３半導体層を形成する工程と、
前記角パターンに沿って第２導電型の第２不純物を導入することにより、前記幅を有し、前記第１深さに達する第４半導体層を形成する工程と
を備え、
前記第４半導体層と前記第１半導体層とが接合する接合面の面積を面積Ａとし、
前記第３半導体層において、前記第３半導体層と前記第１半導体層とが接合する接合面の面積が前記面積Ａと同じ面積に相当することになる、前記幅を有し前記第１深さに達する領域を領域Ａとすると、
前記第３半導体層および前記第４半導体層を形成する工程では、
前記第４半導体層に導入される前記第２不純物の数と、前記領域Ａに導入される前記第１不純物の数とが同じ数になる態様で、前記第３半導体層が形成される領域に導入される前記第１不純物と、前記第４半導体層に導入される前記第２不純物とが調整される、半導体装置の製造方法。
【請求項７】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ｂとすると、
前記第３半導体層および前記第４半導体層を形成する工程は、
前記第４半導体層が形成される領域をマスクで覆った状態で、前記第３半導体層が形成される領域に、前記条件Ｂのもとで前記第１不純物を導入する第１工程と、
前記第３半導体層が形成される領域をマスクで覆った状態で、前記第４半導体層が形成される領域に、前記条件Ａのもとで前記第２不純物を導入する第２工程と
を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ｂとすると、
前記第３半導体層および前記第４半導体層を形成する工程は、
前記条件Ａのもとで、前記第３半導体層が形成される領域に前記第１不純物を導入するとともに、前記第４半導体層が形成される領域に前記第２不純物を導入する第１工程と、
前記第４半導体層が形成される領域をマスクで覆った状態で、前記第３半導体層が形成される領域に、前記条件Ａよりも少ない量をもって第１導電型の第３不純物を導入する第２工程と
を含む、請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２工程では、ストライプ状に前記第１導電型の不純物が導入される、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２工程では、ドット状に前記第１導電型の不純物が導入される、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与する電界となる所定量の第２導電型の不純物を導入する条件を条件Ｂとすると、
前記第３半導体層および前記第４半導体層を形成する工程では、
前記条件Ｂのもとで、前記第３半導体層が形成される領域に前記第１不純物を導入するとともに、前記第４半導体層が形成される領域に前記第２不純物を導入する第１工程と、
前記第３半導体層が形成される領域をマスクで覆った状態で、前記第４半導体層が形成される領域に、前記第２不純物を追加導入する第２工程と
を含む、請求項６記載の半導体装置の製造方法。
【請求項１２】
前記第１電圧および前記第２電圧をそれぞれ印加した際に、
前記第４半導体層の底に位置する前記第１半導体層と前記第４半導体層との接合面の電界が、臨界電圧に関与することになる電界となる所定量の第２導電型の不純物を導入する条件を条件Ａとし、
前記第３半導体層の底に位置する前記第１半導体層と前記第３半導体層との接合面の電界が、臨界電圧に関与することになる電界となる所定量の第２導電型の不純物を導入する条件を条件Ｂとすると、
前記第３半導体層および前記第４半導体層を形成する工程は、
前記条件Ａのもとで、前記第３半導体層が形成される領域に前記第１不純物を導入するとともに、前記第４半導体層が形成される領域に前記第２不純物を導入する第１工程と、
前記第４半導体層が形成される領域をマスクで覆った状態で、前記第３半導体層が形成される領域にエッチング処理を施すことにより、前記第３半導体層の上面の位置を前記第４半導体層の上面の位置よりも低くする第２工程と
を含む、請求項６記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、横型の高耐圧素子を備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
横型の高耐圧素子を備えた半導体装置として、誘導電動機等の負荷を動作させるための駆動回路（ドライバ回路）について説明する。駆動制御回路では、基板電位を基準として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体素子のスイッチング動作を制御するローサイド側回路と、基板電位よりも高い所定の電位（高電圧）を基準として、半導体素子のスイッチング動作を制御するハイサイド側回路と、ハイサイド側回路とローサイド側回路との間の信号伝達を行うレベルシフト回路とが設けられている。
【０００３】
ハイサイド側回路は、ローサイド側回路とは電気的に分離されている。構造的には、ハイサイド側回路が形成されたハイサイド側回路領域の周囲を取り囲むように形成された高耐圧分離領域によって、ハイサイド側回路領域とローサイド側回路が形成されたローサイド側回路領域とが電気的に分離されている。
【０００４】
高耐圧分離領域は、リサーフ構造（効果）を利用して、基板電位と高電圧とを電気的に分離している。すなわち、高耐圧分離領域では、Ｎ型の不純物領域の不純物の濃度（ＣＮ）と不純物領域の厚さ（ｄ）が、リサーフ条件（ＣＮ×ｄ≦所定濃度）を満たすように設定されている。なお、リサーフ構造を開示した文献の例として、非特許文献１および非特許文献２がある。
【０００５】
ハイサイド側回路領域のレイアウトパターンとして、たとえば、矩形状のパターンが採用されている場合、パターンが直線状に延びる箇所では、高耐圧分離領域は直線状に延在（直線部）し、パターンの角では、高耐圧分離領域は扇型形状（コーナー部）になる。このため、高耐圧分離領域は、直線部とコーナー部によって構成されることになる。
【０００６】
従来、高耐圧分離領域では、直線部の不純物の濃度とコーナー部の不純物の濃度とは、同じ濃度に設定されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J.A. Appels and H.M.J Vaes "High voltage thin layer devices (RESURF devices)" IEDM, pp238-241 1979.
【非特許文献２】J.A. Appels, M.G. Collet, P.A.H. Hart, H.M.J. Vaes and J.F.C.M. Verhoeven "Thin layer high-voltage devices (RESURF devices)" Philips J. Res. 35, 1-13, 1980.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
高耐圧分離領域のＮ型の不純物領域は、ローサイド側回路領域のＰ型の不純物領域と接することになる。ハイサイド側回路領域とローサイド側回路領域との耐圧は、Ｎ型の不純物領域とＰ型の不純物領域とが接するＰＮ接合に、逆電圧が印加された場合の空乏層の伸びによって決定される。
【０００９】
ここで、高耐圧分離領域の直線部とコーナー部とでは、同一面積のＰＮ接合面積に対して、コーナー部の体積（ＶＣ）は、直線部の体積（ＶＬ）よりも小さくなる。そうすると、Ｎ型の不純物領域の不純物の濃度（ＣＮ）とＰ型の不純物領域の不純物の濃度（ＣＰ）とが同じである場合には、コーナー部の不純物の数（ＣＮ×ＶＣ）は、直線部の不純物の数（ＣＰ×ＶＬ）よりも少なくなる。
【００１０】
このため、直線部とコーナー部とでは空乏層の伸びが異なってしまい、直線部とコーナー部とで同時に同じ耐圧（最大耐圧）を確保することができず、半導体装置としての耐圧が、直線部およびコーナー部のうち、低い方の耐圧によって決まってしまうという問題があった。
【００１１】
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、耐圧の低下が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、主表面を有する半導体基板と、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１領域と、第２領域と、第２導電型の分離領域とを有している。第１導電型の第１半導体層は、半導体基板の主表面を覆うように形成されている。第２導電型の第２半導体層は、第１半導体層の表面から第１深さに達するように形成されている。第１領域は、第１半導体層に配置され、第１電圧によって駆動する第１回路が形成されている。第２領域は、第２半導体層に配置され、第１電圧よりも高い第２電圧によって駆動する第２回路が形成されている。第２導電型の分離領域は、第２半導体層に、幅をもって第２領域を取り囲むように第２領域に沿って形成され、第１領域と第２領域とを電気的に分離する。第２領域は、レイアウトパターンとして直線パターンおよび角パターンを含んでいる。分離領域は、第３半導体層と第４半導体層とを備えている。第３半導体層は、第２導電型の第１不純物を有し、幅と第１厚さをもって直線パターンに沿って位置し第１半導体層と接合する。第４半導体層は、第２導電型の第２不純物を有し、幅と第２厚さをもって角パターンに沿って位置し第１半導体層と接合する。第４半導体層と第１半導体層とが接合する接合面の面積を面積Ａとする。第３半導体層において、第３半導体層と第１半導体層とが接合する接合面の面積が面積Ａと同じ面積に相当することになる、幅および第１厚さを有する領域を領域Ａとする。第４半導体層における第２不純物の数と、第３半導体層の領域Ａにおける第１不純物の数とが同じ数になる態様で、第３半導体層の第１不純物の濃度と第１厚さ、および、第４半導体層の第２不純物の濃度と第２厚さが設定されている。
【００１３】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。主表面を有する半導体基板を用意する。半導体基板の主表面を覆うように、第１領域が配置される第１導電型の第１半導体層を形成する。第１半導体層の表面から第１深さに達するように、第２領域が配置される第２導電型の第２半導体層を形成する。第２半導体層に、幅をもって第２領域を取り囲むように第２領域に沿って第１深さに達する分離領域を形成する。第１領域に、第１電圧によって駆動する第１回路を形成する。第２領域に、第１電圧よりも高い第２電圧をもって駆動する第２回路を形成する。第２領域では、レイアウトパターンとして直線パターンおよび角パターンを含むレイアウトパターンが形成される。分離領域を形成する工程は、直線パターンに沿って第２導電型の第１不純物を導入することにより、幅を有し、第１深さに達する第３半導体層を形成する工程と、角パターンに沿って第２導電型の第２不純物を導入することにより、幅を有し、第１深さに達する第４半導体層を形成する工程とを備えている。第４半導体層と第１半導体層とが接合する接合面の面積を面積Ａとする。第３半導体層において、第３半導体層と第１半導体層とが接合する接合面の面積が面積Ａと同じ面積に相当することになる、幅を有し第１深さに達する領域を領域Ａとする。第３半導体層および第４半導体層を形成する工程では、第４半導体層に導入される第２不純物の数と、領域Ａに導入される第１不純物の数とが同じ数になる態様で、第３半導体層が形成される領域に導入される第１不純物と、第４半導体層に導入される第２不純物とが調整される。
【発明の効果】
【００１４】
本発明に係る半導体装置によれば、第１電圧と第２電圧とをそれぞれ印加した際に、分離領域において、第３半導体層において伸びる空乏層の幅と第４半導体層において伸びる空乏層の幅とが同じになる。これにより、耐圧の低下を抑制することができる。
【００１５】
本発明に係る半導体装置の製造方法によれば、第１電圧と第２電圧とをそれぞれ印加した際に、分離領域において、第３半導体層において伸びる空乏層の幅と第４半導体層において伸びる空乏層の幅とが同じになる。これにより、耐圧の低下を抑制することができる半導体装置を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の各実施の形態に係る、高耐圧素子を備えた半導体装置の一例を示すブロック図である。
【図２】本発明の各実施の形態に係る、高耐圧素子を備えた半導体装置の平面図である。
【図３】図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】本発明の実施の形態１に係る、高耐圧素子を備えた半導体装置の平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、図４に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】半導体装置の問題点を説明するための直線部を示す断面斜視図である。
【図８】半導体装置の問題点を説明するためのコーナー部を示す断面斜視図である。
【図９】同実施の形態において、半導体装置の作用効果を説明するための、ＰＮ接合面およびＮ＋／Ｎ界面にそれぞれ生じる電界プロファイルを示す第１の図である。
【図１０】同実施の形態において、半導体装置の作用効果を説明するための、ＰＮ接合面およびＮ＋／Ｎ界面にそれぞれ生じる電界プロファイルを示す第２の図である。
【図１１】同実施の形態において、半導体装置の作用効果を説明するための、高耐圧分離領域を示す部分平面図である。
【図１２】同実施の形態において、半導体装置の作用効果を説明するためのコーナー部を示す断面斜視図である。
【図１３】同実施の形態において、半導体装置の作用効果を説明するための直線部を示す断面斜視図である。
【図１４】同実施の形態において、半導体装置の製造方法の主要工程のフローチャートを示す図である。
【図１５】同実施の形態において、高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図１６】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す平面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す平面図である。
【図１９】本発明の実施の形態２に係る、高耐圧素子を備えた半導体装置の製造方法の高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図２０】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す平面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す平面図である。
【図２３】本発明の実施の形態３に係る、高耐圧素子を備えた半導体装置の製造方法の高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図２４】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す平面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す平面図である。
【図２７】本発明の実施の形態４に係る、高耐圧素子を備えた半導体装置の製造方法の高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図２８】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す平面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す平面図である。
【図３１】本発明の実施の形態５に係る、高耐圧素子を備えた半導体装置の製造方法の高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図３２】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す平面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す平面図である。
【図３５】本発明の実施の形態６に係る、高耐圧素子を備えた半導体装置の製造方法の高耐圧分離領域への不純物の振り分けのフローを示す図である。
【図３６】同実施の形態において、高耐圧分離領域への不純物の振り分けの一工程を示す平面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４０】各実施の形態において、第１の変形例を示す部分平面図である。
【図４１】各実施の形態において、第２の変形例を示す部分平面図である。
【図４２】各実施の形態において、第３の変形例を示す部分平面図である。
【発明を実施するための形態】
【００１７】
はじめに、各実施の形態における、横型の高耐圧素子を備えた半導体装置の一例として、誘導電動機等の負荷を動作させるための駆動回路の構成（ブロック図）について説明する。図１に示すように、半導体装置Ｄにおける駆動制御回路では、半導体基板の電位を基準としてＩＧＢＴ１１のスイッチング動作を制御するローサイド側回路１４ａと、半導体基板の電位よりも高い所定の電位（高電圧）を基準として、ＩＧＢＴ１１のスイッチング動作を制御するハイサイド側回路１３ａと、ハイサイド側回路１３ａとローサイド側回路１４ａとの間の信号伝達を行うレベルシフト回路１５ａとが設けられている。なお、各ＩＧＢＴ１１には、還流ダイオード１２が接続されている。
【００１８】
次に、各実施の形態の半導体装置Ｄの構造の概要について説明する。図２および図３に示すように、Ｐ型の半導体基板１の表面を覆うようにＰ型エピタキシャル層１ａ（第１半導体層）が形成されている。Ｐ型エピタキシャル層１ａにおける所定の位置に、ローサイド側回路領域１４（第１領域）が配置されている。ローサイド側回路領域１４には、低電圧で駆動する半導体素子２０を含むローサイド側回路１４ａが形成されている。
【００１９】
Ｐ型エピタキシャル層１ａの表面から半導体基板１の表面に達するように、Ｎ型拡散層３（第２半導体層）が形成されている。Ｎ型拡散層３と半導体基板１との間に、Ｎ＋埋め込み拡散層４が形成されている。Ｎ型拡散層３には、ハイサイド側回路領域１３（第２領域）が配置されている。ハイサイド側回路領域１３には、高電圧で駆動する半導体素子１９を含むハイサイド側回路１３ａが形成されている。そのハイサイド側回路領域１３を所定の幅をもって取り囲むように、ハイサイド側回路領域１３に沿ってＮ型の高耐圧分離領域１６（分離領域）が形成されている。
【００２０】
ここでは、ハイサイド側回路領域１３のレイアウトパターンは矩形とされる。このため、高耐圧分離領域１６は、所定の幅をもって、矩形のハイサイド側回路領域１３の角パターンに沿って位置する扇型形状のコーナー部（第４半導体層）１８と、直線パターンにそって位置する直線部（第３半導体層）１７とを備えている。
【００２１】
高耐圧分離領域１６の表面には、熱酸化膜６が形成されている。熱酸化膜６の表面には、金属またはポリシリコン等のフィールドプレート（図示せず）が形成されている。高耐圧分離領域１６を取り囲むように、Ｐ型拡散層２（第１半導体層）が形成されている。ハイサイド側回路領域１３およびローサイド側回路領域１４を覆うように絶縁層（図示せず）が形成されている。
【００２２】
各実施の形態に係る半導体装置Ｄでは、高耐圧分離領域１６におけるコーナー部１８のＮ型拡散層３ｂおよび直線部１７のＮ型拡散層３ａでは、それぞれのＮ型の不純物の濃度と厚みが、リサーフ条件を満たしている。また、コーナー部１８のＮ型拡散層３ｂの不純物の濃度（濃度Ａ）と直線部１７のＮ型拡散層３ａの不純物の濃度（濃度Ｂ）とは異なっている。
【００２３】
なお、ローサイド側回路領域１４が配置される層として、Ｐ型エピタキシャル層１ａを例に挙げたが、このようなエピタキシャル層に限られるものではなく、たとえば、不純物拡散層でもよい。
【００２４】
以下、高耐圧分離領域を備えた半導体装置Ｄの構造について、より具体的に説明する。なお、各図では、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００２５】
実施の形態１
実施の形態１に係る半導体装置Ｄについて説明する。図４、図５および図６に示すように、高耐圧分離領域１６は、レイアウトパターンとして、矩形状のハイサイド側回路領域１３の角パターンに沿って位置する、中心角がほぼ９０°の扇型形状のコーナー部１８と、直線パターンに沿って位置する直線部１７とを備えている。ハイサイド側回路領域１３には、高電圧が印加されるＮ＋型拡散層５が形成されている。
【００２６】
コーナー部１８のＮ型拡散層３ｂの不純物の濃度は、直線部１７のＮ型拡散層３ａの不純物の濃度よりも約２倍高く設定されている。これにより、Ｎ型拡散層３ｂの不純物の数と、Ｎ型拡散層３ａにおける所定の体積中の不純物の数とが同じ数になり、耐圧低下を抑制することができる。このことについて説明する。
【００２７】
高耐圧分離領域１６のＮ型拡散層３ａ、３ｂは、Ｐ型拡散層２と接合することでＰＮ接合が形成されている。まず、図７および図８は、そのＰＮ接合の面積として、同一面積のＰＮ接合面１３１を有する、高耐圧分離領域１１６における直線部の部分（直線部１１７）とコーナー部の部分（コーナー部１１８）とを取出したものである。図７および図８に示すように、直線部１１７のＰＮ接合面１３１の面積と、コーナー部１１８のＰＮ接合面１３１の面積とが同じ場合、コーナー部１１８のＮ型拡散層１０３ｂの体積は、直線部１１７のＮ型拡散層１０３ａの体積よりも小さくなる。
【００２８】
不純物の濃度は、単位体積中の不純物の数として定義（／ｃｍ3）されている。このため、直線部１１７におけるＮ型拡散層１０３ａの不純物の濃度と、コーナー部１１８におけるＮ型拡散層１０３ｂの不純物の濃度が同じ濃度の場合には、コーナー部１１８のＮ型拡散層１０３ｂに含まれるＮ型の不純物の数は、直線部１１７のＮ型拡散層１０３ａに含まれるＮ型の不純物の数よりも少なくなる。
【００２９】
そうすると、ＰＮ接合面１３１に逆電圧が印加された場合において、ＰＮ接合面１３１から伸びる空乏層の伸びが、直線部１１７とコーナー部１１８とでは異なり、直線部１１７とコーナー部１１８とで、同時に最大の耐圧に調整することができなくなる。この場合には、コーナー部１１８の耐圧に決定されることになる。
【００３０】
次に、Ｎ型拡散層の不純物の濃度、厚さがリサーフ条件を満たすように最適化された高耐圧分離領域に高電圧が印加された場合のＰＮ接合における電界強度について説明する。図９に示すように、高耐圧分離領域１１６には、Ｐ型の半導体基板１０１とＮ型拡散層１０３とのＰＮ接合面１３２（水平方向）と、Ｎ型拡散層１０３とＰ型拡散層１０２とのＰＮ接合面１３１（垂直方向）とが存在する。
【００３１】
電圧として、Ｐ型拡散層１０２に基準電圧が印加され、Ｎ＋型拡散層１０５に高電圧が印加される。それぞれの電圧が印加されると、ＰＮ接合面１３１からＮ型拡散層１０３へ向かって、空乏層が横方向に広がってＮ＋／Ｎ界面１３３に到達し、Ｎ型拡散層１０３が完全に空乏化される。このとき、ＰＮ接合面１３１に生じる電界強度はリサーフ効果により、ＰＮ接合面１３２に生じる電界強度よりも小さく、ＰＮ接合面１３１に生じる電界強度とＰＮ接合面１３２に生じる電界強度は、シリコン（Ｓｉ）の臨界電界Ｅｃｒｉよりも低い。
【００３２】
印加する電圧をさらに高くすると、ＰＮ接合面１３２に生じる電界強度が、ＰＮ接合面１３１に生じる電界強度よりも高くなって、シリコン（Ｓｉ）の臨界電界Ｅｃｒｉに達して、アバランシェ降伏を起こす。このときの印加電圧が耐圧となる。この耐圧は、ＰＮ接合面１３２に生じる電界強度を垂直方向に積分した値（面積ＳＥ）に相当する。なお、印加電圧を高くする際に、Ｎ＋／Ｎ界面１３３における電界強度も高くなるが、ＰＮ接合面１３２に生じる電界強度より小さくなるように、Ｎ型拡散層１０３の不純物の濃度と厚さが調整されている。
【００３３】
次に、Ｎ型拡散層１０３の不純物の濃度が低くなる場合について説明する。Ｎ型拡散層１０３の不純物の濃度が低くなると、ＰＮ接合面１３１からＮ型拡散層１０３へ空乏層がより広がりやすくなる。そうすると、図１０に示すように、ＰＮ接合面１３２に生じる電界強度がシリコン（Ｓｉ）の臨界電界Ｅｃｒｉに達する前に、Ｎ＋／Ｎ界面１３３に生じる電界がシリコン（Ｓｉ）の臨界電界Ｅｃｒｉに達してしまい、アバランシェ降伏を起こしてしまう。このため、高耐圧分離領域１１６の耐圧は、Ｎ型拡散層１０３の不純物の濃度と厚さが最適化された場合よりも低くなる。
【００３４】
次に、直線部とコーナー部におけるＮ型の不純物の数について説明する。図１１に、コーナー部１１８と直線部１１７を含む高耐圧分離領域１１６の一部を示す。一般に、ＰＮ接合へ一定の電圧を印加した際に不純物領域へ伸びる空乏層の幅Ｗは、不純物領域の不純物の数をｎとすると、Ｗ∝（１／ｎ）1/2で近似される。
【００３５】
ここで、コーナー部１１８とＰ型拡散層１０２とのＰＮ接合面１３１（垂直方向）の接合面積と同じ面積の接合面を有する直線部１１７の部分を直線部１１７ａとする。また、高耐圧分離領域１１６の幅を幅Ｌ、ＰＮ接合面１３１のレイアウト上の長さを長さＳＬ（＝Ｌ×π／２）、Ｎ型拡散層１０３の厚さを厚さＴＨ、Ｎ型拡散層１０３の不純物の濃度を濃度ＣＮとする。
【００３６】
そうすると、コーナー部１１８における不純物の数は、π×Ｌ2×ＴＨ×ＣＮ／４となり、直線部１１７ａにおける不純物の数は、π×Ｌ2×ＴＨ×ＣＮ／２となる。このため、コーナー部１１８における空乏層の伸びは、直線部１１７ａにおける空乏層の伸びよりも２1/2倍長くなる。
【００３７】
さらに、高電圧が印加されるＮ＋型拡散層１０５は、直線部１１７では、直線部１１７に沿って配置されている（図７参照）のに対して、コーナー部１１８では、ある曲率半径をもって形成されている。このため、直線部１１７に比べて、コーナー部１１８ではＮ＋／Ｎ界面に生じる電界強度が強くなる。
【００３８】
そうすると、直線部１１７とコーナー部１１８とで同一の不純物の濃度にした場合には、コーナー部１１８における不純物の不純物の数が少なくなり、コーナー部１１８では、ＰＮ接合面１３２に生じる電界強度がシリコン（Ｓｉ）の臨界電界Ｅｃｒｉに達する前に、Ｎ＋／Ｎ界面に生じる電界強度がシリコン（Ｓｉ）の臨界電界Ｅｃｒｉに達してしまい、耐圧が低下することになる。
【００３９】
上述した半導体装置Ｄの高耐圧分離領域１６では、コーナー部１８のＮ型拡散層３ｂへ伸びる空乏層の幅と、直線部１７のＮ型拡散層３ａへ伸びる空乏層の幅とが同じ幅になるように、Ｎ型拡散層３ｂに含まれる不純物の数（Ａ）と、Ｎ型拡散層３ａに含まれる不純物の数（Ｂ）とが同じ数に設定されている。なお、同じ数とは、厳密に同じ数を意図するものではなく、製造上の誤差（ばらつき）を含むものである。
【００４０】
不純物の数（Ａ）と、不純物の数（Ｂ）とを同じにするには、上述した不純物の数の見積もりから、コーナー部１８のＮ型拡散層３ｂの不純物の濃度を、直線部１７のＮ型拡散層３ａの不純物の濃度よりも、約２倍高く設定すればよいことになる。これにより、コーナー部１８の近傍に位置するＮ＋／Ｎ界面に生じる電界強度を抑えることができ、耐圧のばらつきを抑えて半導体装置Ｄとしての耐圧低下を防止することができる。
【００４１】
この構造について、もう少し詳しく説明する。図１２に示すように、コーナー部１８のＮ型拡散層３ｂとＰ型拡散層２とが接合する接合面の面積を面積ＪＡとする。図１３に示すように、直線部１７のＮ型拡散層３ａにおいて、Ｎ型拡散層３ａとＰ型拡散層２とが接合する接合面の面積が、面積ＪＡと同じ面積に相当することになる、幅および厚さを有する領域（体積）を領域ＵＶとする。
【００４２】
そうすると、コーナー部１８のＮ型拡散層３ｂにおけるＮ型の不純物の数と、直線部１７のＮ型拡散層３ａの領域ＵＶにおけるＮ型の不純物の数とが、同じ数になる態様で、コーナー部１８のＮ型拡散層３ｂの不純物の濃度と厚さ、および、直線部１７のＮ型拡散層３ａの不純物の濃度と厚さが設定されている。なお、領域ＵＶは直線部１７における任意の位置の領域であって、特定の位置の領域を意図するものではない。
【００４３】
また、上述した半導体装置Ｄの作用効果について、もう少し定性的に説明すると以下のようになる。
【００４４】
まず、直線部１７について、Ｎ型拡散層３ａの不純物の濃度と厚さを最適化するとは、Ｐ型拡散層２に基準電位を印加し、Ｎ＋型拡散層５に高電圧を印加した際に、Ｎ型拡散層３ａとＰ型の半導体基板１とのＰＮ接合面３２に生じる電界を電界Ａとし、Ｎ型拡散層３ａとＰ型拡散層２とのＰＮ接合面３１に生じる電界を電界Ｂとし、Ｎ型拡散層３とＮ＋型拡散層との界面３３に生じる電界を電界Ｃとすると、電界Ａが臨界電界に関与する電界になるように不純物の濃度と厚さを設定することをいう。
【００４５】
ところが、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度と厚さの条件を、コーナー部１８のＮ型拡散層３ｂに適用した場合には、コーナー部１８において、Ｎ型拡散層３ｂとＮ＋型拡散層５との界面に生じる電界が、臨界電界に達してしまうことになる。
【００４６】
次に、コーナー部１８について、Ｎ型拡散層３ｂの不純物の濃度と厚さを最適化するとは、Ｐ型拡散層２に基準電位を印加し、Ｎ＋型拡散層５に高電圧を印加した際に、Ｎ型拡散層３、３ｂとＰ型の半導体基板１とのＰＮ接合面３２に生じる電界を電界Ｄとし、Ｎ型拡散層３ｂとＰ型拡散層２とのＰＮ接合面３１に生じる電界を電界Ｅとし、Ｎ型拡散層３とＮ＋型拡散層との界面３３に生じる電界を電界Ｆとすると、電界Ｄが臨界電界に関与する電界になるように不純物の濃度と厚さを設定することをいう。
【００４７】
ところが、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度と厚さの条件を、直線部１７のＮ型拡散層３ａに適用した場合には、直線部１７のＮ型拡散層３ａの不純物の濃度が高くなり、リサーフ条件を満たさなくなって、耐圧が急激に低下する場合が想定される。
【００４８】
上述した半導体装置Ｄの高耐圧分離領域１６では、電界Ａが電界Ｂおよび電界Ｃよりも高く、電界Ｄが電界Ｅおよび電界Ｆよりも高く、電界Ａおよび電界Ｄの双方が臨界電界に関与する電界になるように、Ｎ型拡散層３ａ、３ｂの不純物の濃度と厚さとが設定されている。これにより、Ｎ＋／Ｎ界面に生じる電界が臨界電界に達するのを抑えることができ、その結果、半導体装置Ｄの耐圧の低下を防止することができる。
【００４９】
次に、上述した半導体装置Ｄの製造方法の主要工程について説明する。図１４に、主要工程のフローチャートを示す。図１４に示すように、まず、ステップＳ１では、Ｐ型の半導体基板が用意される。その後、リサーフ構造、ローサイド側回路領域の半導体素子およびハイサイド側回路領域の半導体素子を形成するための所定の不純物を導入する処理が行われる。その処理の中で、高耐圧分離領域への不純物の導入（注入）が振り分けられることになる（ステップＳ２）。
【００５０】
次に、その不純物の振り分けの第１例について、具体的に説明する。図１５および図１６に示すように、コーナー部１８を露出し、直線部１７を覆うレジストパターン４１が形成される。次に、そのレジストパターン４１を注入マスクとして、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度となる条件（たとえば、２×１０12ｃｍ-2程度）のもとで、Ｎ型の不純物２１ａがコーナー部１８に注入される。その後、レジストパターン４１が除去される。
【００５１】
次に、図１５および図１７に示すように、コーナー部１８を覆い、直線部１７を露出するレジストパターン４２が形成される。次に、そのレジストパターンを注入マスクとして、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度となる条件（たとえば、１×１０12ｃｍ-2程度）のもとで、Ｎ型の不純物２１ｂが直線部１７に注入される。
【００５２】
次に、レジストパターン４２を除去することによって、図１８に示すように、ハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６が形成される。なお、ハイサイド側回路領域１３のＮ型拡散層３の不純物の濃度としては、Ｎ型拡散層３ａの不純物の濃度およびＮ型拡散層３ｂの不純物の濃度のいずれの濃度でもよい。
【００５３】
こうして製造された半導体装置Ｄでは、すでに説明したように、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００５４】
なお、高耐圧分離領域１６への不純物の振り分けを説明する便宜上、レジストパターンとしては、ハイサイド側回路領域１３とローサイド側回路領域１４を覆うレジストパターン４１、４２を示した。上述したように、高耐圧分離領域１６への不純物の振り分けは、ローサイド側回路領域１４やハイサイド側回路領域１３等の半導体素子等を形成するための不純物を導入する処理と並行して行われる。このため、実際の工程では、ハイサイド側回路領域１３やローサイド側回路領域１４では、半導体素子等に対応したレジストパターンが形成されることになる。このことは、後述する各実施の形態の製造方法においても同様である。
【００５５】
実施の形態２
ここでは、半導体装置の製造方法の主要工程における、高耐圧分離領域への不純物の導入（注入）の振り分けの第２例について説明する。
【００５６】
図１９および図２０に示すように、コーナー部１８および直線部１７を露出し、他の領域を覆うレジストパターン４３が形成される。次に、そのレジストパターン４３を注入マスクとして、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度となる条件のもとで、Ｎ型の不純物２２ａがコーナー部１８および直線部１７に注入される。その後、レジストパターン４３が除去される。
【００５７】
次に、図１９および図２１に示すように、コーナー部１８を覆い、直線部１７を露出するレジストパターン４４が形成される。次に、レジストパターン４４を注入マスクとして、Ｐ型の不純物２２ｂが直線部１７に注入される。このときのＰ型の不純物の注入量としては、Ｎ型の不純物が中和されて、正味のＮ型の不純物の濃度が、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度になる所定の注入量が設定される。
【００５８】
次に、レジストパターン４４を除去することによって、図２２に示すように、ハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６が形成される。
【００５９】
こうして製造された半導体装置Ｄでは、最終的に、コーナー部１８に注入されるＮ型の不純物の量と直線部１７に注入されるＮ型の不純物の量は、実施の形態１において説明した半導体装置Ｄの場合と同様になる。これにより、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００６０】
実施の形態３
ここでは、半導体装置の製造方法の主要工程における、高耐圧分離領域への不純物の導入（注入）の振り分けの第３例について説明する。
【００６１】
図２３および図２４に示すように、コーナー部１８および直線部１７を露出し、他の領域を覆うレジストパターン４５が形成される。次に、そのレジストパターン４５を注入マスクとして、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度となる条件のもとで、Ｎ型の不純物２３ａがコーナー部１８および直線部１７に注入される。その後、レジストパターン４５が除去される。
【００６２】
次に、図２３および図２５に示すように、コーナー部１８を露出し、直線部１７を覆うレジストパターン４６が形成される。次に、レジストパターン４６を注入マスクとして、Ｎ型の不純物２３ｂがコーナー部１８に追加的に注入される。このときのＮ型の不純物の注入量としては、正味のＮ不型の不純物の濃度が、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度になる所定の注入量が設定される。
【００６３】
次に、レジストパターン４６を除去することによって、図２６に示すように、ハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６が形成される。
【００６４】
こうして製造された半導体装置Ｄでは、最終的に、コーナー部１８に注入されるＮ型の不純物の量と直線部１７に注入されるＮ型の不純物の量は、実施の形態１において説明した半導体装置Ｄの場合と同様になる。これにより、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００６５】
実施の形態４
ここでは、半導体装置の製造方法の主要工程における、高耐圧分離領域への不純物の導入（注入）の振り分けの第４例について説明する。
【００６６】
図２７および図２８に示すように、コーナー部１８および直線部１７を露出し、他の領域を覆うレジストパターン４７が形成される。次に、そのレジストパターン４７を注入マスクとして、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度となる条件のもとで、Ｎ型の不純物２４ａがコーナー部１８および直線部１７に注入される。その後、レジストパターン４７が除去される。
【００６７】
次に、図２７および図２９に示すように、コーナー部１８を覆い、直線部１７をストライプ状に覆うレジストパターン４８が形成される。次に、レジストパターン４８を注入マスクとして、Ｐ型の不純物２４ｂが直線部１７にストライプ状に注入される。このときのＰ型の不純物の注入量としては、Ｎ型の不純物が中和されて、正味のＮ型の不純物の濃度が、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度になる所定の注入量が設定される。
【００６８】
次に、レジストパターン４８を除去することによって、図３０に示すように、ハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６が形成される。特に、高耐圧分離領域１６の直線部１７では、Ｎ型の不純物の濃度が相対的に高い箇所と、相対的に低い箇所とが、ストライプ状に配置される。
【００６９】
こうして製造された半導体装置Ｄでは、最終的に、コーナー部１８に注入されるＮ型の不純物の量と直線部１７に注入されるＮ型の不純物の量は、実施の形態１において説明した半導体装置Ｄの場合と同様になる。これにより、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００７０】
特に、上述した半導体装置Ｄの製造方法では、直線部１７におけるストライプ状のレジストパターン４８の幅とピッチを調整することで、Ｎ型拡散層３ａのＮ型の不純物の調整を精密に行うことができる。
【００７１】
実施の形態５
ここでは、半導体装置の製造方法の主要工程における、高耐圧分離領域への不純物の導入（注入）の振り分けの第５例について説明する。
【００７２】
図３１および図３２に示すように、コーナー部１８および直線部１７を露出し、他の領域を覆うレジストパターン４９が形成される。次に、そのレジストパターン４９を注入マスクとして、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度となる条件のもとで、Ｎ型の不純物２５ａがコーナー部１８および直線部１７に注入される。その後、レジストパターン４９が除去される。
【００７３】
次に、図３１および図３３に示すように、コーナー部１８を覆い、直線部１７をドット状に覆うレジストパターン５０が形成される。次に、レジストパターン５０を注入マスクとして、Ｐ型の不純物２５ｂが直線部１７にドット状（または、マトリクス状）に注入される。このときのＰ型の不純物の注入量としては、Ｎ型の不純物が中和されて、正味のＮ型の不純物の濃度が、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度になる所定の注入量が設定される。
【００７４】
次に、レジストパターン５０を除去することによって、図３４に示すように、ハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６が形成される。特に、高耐圧分離領域１６の直線部１７では、Ｎ型の不純物の濃度が相対的に低い箇所が、ドット状（またはマトリクス状）に配置される。
【００７５】
こうして製造された半導体装置Ｄでは、最終的に、コーナー部１８に注入されるＮ型の不純物の量と直線部１７に注入されるＮ型の不純物の量は、実施の形態１において説明した半導体装置Ｄの場合と同様になる。これにより、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００７６】
特に、上述した半導体装置Ｄの製造方法では、直線部１７にＰ型の不純物をドット状に注入することで、同一のＰ型の不純物の注入量に対して、ストライプ状に注入する場合に比べて、直線部１７のＮ型の不純物の濃度を、より低濃度側に調整することができる。
【００７７】
実施の形態６
ここでは、半導体装置の製造方法の主要工程における、高耐圧分離領域への不純物の導入（注入）の振り分けの第６例について説明する。
【００７８】
図３５および図３６に示すように、コーナー部１８および直線部１７を露出し、他の領域を覆うレジストパターン５１が形成される。次に、そのレジストパターン５１を注入マスクとして、コーナー部１８のＮ型拡散層３ｂについて最適化された不純物の濃度となる条件のもとで、Ｎ型の不純物２６ａがコーナー部１８および直線部１７に注入される。その後、図３７に示すように、レジストパターン５１が除去される。
【００７９】
次に、図３５および図３８に示すように、直線部１７を露出し、他の領域を覆うレジストパターン５２が形成される。次に、そのレジストパターン５２をエッチングマスクとして、露出した直線部１７にエッチング処理を施すことにより、直線部１７の上面の位置を、コーナー部１８の上面の位置よりも下げる。すなわち、直線部１７の厚さを、コーナー部１８の厚さよりも薄くする。
【００８０】
このときのエッチング量（厚さ）としては、正味のＮ型の不純物の濃度が、直線部１７のＮ型拡散層３ａについて最適化された不純物の濃度（不純物の数）になる厚さにまでエッチングされる。
【００８１】
次に、レジストパターン５２を除去することによって、図３９に示すように、ハイサイド側回路領域とローサイド側回路領域とを電気的に分離する高耐圧分離領域１６が形成される。特に、高耐圧分離領域１６の直線部１７では、Ｎ型拡散層３ａの厚さが、コーナー部１８のＮ型拡散層３ｂの厚さよりも薄くなっている。
【００８２】
こうして製造された半導体装置Ｄでは、直線部１７のＮ型拡散層３ａのＮ型の不純物の濃度は、コーナー部１８のＮ型拡散層３ｂのＮ型の不純物の濃度と同じであるが、直線部１７のＮ型拡散層３ａの厚さが、コーナー部１８のＮ型拡散層３ｂの厚さよりも薄くなっている。これにより、コーナー部１８に注入されているＮ型の不純物の量と直線部１７に注入されているＮ型の不純物の量は、実施の形態１において説明した半導体装置Ｄの場合と同様になる。これにより、コーナー部１８に伸びる空乏層の幅と、直線部１７に伸びる空乏層の幅とが実質的に同じ幅になって、コーナー部１８における耐圧の低下を抑制することができる。
【００８３】
なお、上述した各実施の形態では、矩形状のハイサイド側回路領域１３とローサイド側回路領域１４とを電気的に分離する高耐圧分離領域１６を例に挙げて説明した。このため、高耐圧分離領域１６のコーナー部１８としては、中心角度が約９０°の扇型形状を例に挙げた。
【００８４】
高耐圧分離領域１６が取り囲むハイサイド側回路領域１３のレイアウトパターンとしては、矩形状のレイアウトパターンに限られるものではなく、たとえば、図４０に示す、六角形のハイサイド側回路領域１３や、図４１に示す、五角形のハイサイド側回路領域１３でもよい。これらの高耐圧分離領域１６の角では、その角に対応する中心角と幅に相当する半径とを有する扇型形状のコーナー部１８を備えることになる。
【００８５】
また、六角形や五角形等の多角形に限られず、ハイサイド側回路領域１３のレイアウトパターンとして、直線パターンと角パターン含むレイアウトパターンに対して、その直線パターンに沿って直線部を形成し、角パターンに沿ってコーナー部を形成すればよく、コーナー部の不純物の数と、直線部における所定の領域ＵＶ（図１３参照）中の不純物の数とが同じ数になるように、不純物の濃度を設定すればよい。また、角パターンとしては、丸みを帯びたパターンでもよい。
【００８６】
さらに、コーナー部として、コーナー部１８のＮ型拡散層３ｂとＰ型拡散層２との接合面が、レイアウト上、円弧を描く接合面（円柱の側面の一部）を例に挙げたが、図４２に示すように、レイアウト上、折れ線を描くような接合面（ＰＮ接合面３１）となるコーナー部でもよい。
【００８７】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８８】
本発明は、横型の高耐圧素子を備えた半導体装置に有効に利用される。
【符号の説明】
【００８９】
１  半導体基板、２  Ｐ型拡散層、３、３ａ、３ｂ、３ｃ、３ｄ、４  Ｎ＋埋め込み拡散層、５  Ｎ＋型拡散層、６  熱酸化膜、１１  ＩＧＢＴ、１２  ダイオード、１３  ハイサイド側回路領域、１３ａ  ハイサイド側回路、１４  ローサイド側回路領域、１４ａ  ローサイド側回路、１５  レベルシフト回路領域、１５ａ  レベルシフト回路、１６  高耐圧分離領域、１７  直線部、１８  コーナー部、１９、２０  半導体素子、２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２５ａ、２５ｂ、２６ａ  不純物、３１、３２  ＰＮ接合面、３３  Ｎ＋／Ｎ界面、４１、４２、４３、４４、４５、４６、４７、４８、４９、５０、５１  レジストパターン、ＵＶ  領域、Ｄ  半導体装置、ＳＥ  面積、ＳＬ  長さ。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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