(57)【要約】【課題】マイクロコンピュータ等により構成される制御回路が故障した場合に、異常の発生を素早く検出する。【解決手段】ウォッチドッグ信号ＳＧｗ／ｄを入力するための信号入力端子２１ａと、ＳＧｗ／ｄのパルスの立ち上がりエッジのタイミングを検出するポジエッジ検出部２３と、ＳＧｗ／ｄのパルスの立ち下がりエッジのタイミングを検出するネガエッジ検出部２４と、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部２５とを設けた。各エッジで時間計測部２５をクリアする時間が大幅に短縮され、短時間で異常を検出できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備えたことを特徴とする定周期信号監視回路。
【請求項２】
請求項１に記載の定周期信号監視回路であって、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する、
ことを特徴とする定周期信号監視回路。
【請求項３】
請求項２に記載の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号を生成するクリア信号発生部、
を備えたことを特徴とする定周期信号監視回路。
【請求項４】
請求項２に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力する、
ことを特徴とする定周期信号監視回路。
【請求項５】
請求項４に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第１のフリップフロップと、前記第１のフリップフロップがセットされた後で前記第１のフリップフロップを自動的にリセットする第１の遅延回路とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第２のフリップフロップと、前記第２のフリップフロップがセットされた後で前記第２のフリップフロップを自動的にリセットする第２の遅延回路とを備えた、
ことを特徴とする定周期信号監視回路。
【請求項６】
請求項２に記載の定周期信号監視回路であって、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備える、
ことを特徴とする定周期信号監視回路。
【請求項７】
所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路に関する。
【背景技術】
【０００２】
車両に搭載される様々な電子制御装置（ＥＣＵ：Electoric Control Unit）には所定のプログラムに従って動作する制御用のマイクロプロセッサ、すなわちマイクロコンピュータ（ＣＰＵ：Central Processing Unit）が内蔵されている。
【０００３】
このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合や、マイクロコンピュータが故障した場合や、プログラム自体に含まれる欠陥（バグ）の影響により予期しない動作が生じ、マイクロコンピュータが暴走状態になる場合がある。
【０００４】
マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。
【０００５】
そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。
【０００６】
特許文献１の車載電子制御装置においては、図１に示されたメインＣＰＵ１０が暴走してウォッチドッグ信号ＷＤＳのパルス幅が過大になると、これを電源制御回路１１３が検出してリセットパルス信号ＲＳＴを発生する。
【０００７】
また、特許文献２の車両用電子制御システムにおいても、電源制御ＩＣ２３に内蔵されているウォッチドッグタイマ２４が、ＣＰＵ１から送出されるウォッチドッグ信号に基づきＣＰＵ１の動作状態を監視し、異常発生時にはリセット信号ＲＳＴを送出する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１３９８８号公報
【特許文献２】特開２０１１−９８５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１及び特許文献２に示されているように、マイクロコンピュータが出力するウォッチドッグ信号を監視することにより、マイクロコンピュータの動作の異常を検出することが可能である。また、ウォッチドッグ信号を監視する回路は、異常を検出するとマイクロコンピュータに対してリセット信号を与える。リセット信号を与えると、マイクロコンピュータは電源投入時と同じように、ハードウェアの状態を初期化してプログラムの実行を先頭位置からやり直すことになる。
【００１０】
したがって、例えば電磁ノイズの入力などの一時的な要因によりマイクロコンピュータが暴走した場合には、リセット信号を与えることによりマイクロコンピュータの動作を正常な状態に復帰させることができる。
【００１１】
しかしながら、マイクロコンピュータの内部で継続的な故障が発生した場合には、リセット信号を与えてもマイクロコンピュータの動作を正常な状態に復帰させることができない。また、負荷の通電のオンオフを制御する電子制御装置においてマイクロコンピュータの故障が発生した場合には、ウォッチドッグ信号を監視する回路を搭載している場合であっても、負荷の通電のオンオフができなくなってしまう。
【００１２】
そのため、車載電子制御装置などにおいては、マイクロコンピュータの故障が発生した場合に備えて、バックアップをするための回路を搭載することが望ましい。つまり、マイクロコンピュータが故障した場合であっても負荷の通電のオンオフができるように、マイクロコンピュータの代わりに負荷を制御するバックアップ制御信号を生成する回路が必要になる。
【００１３】
ところで、マイクロコンピュータのプログラムが暴走したような場合には、前記ウォッチドッグ信号が出力されるマイクロコンピュータの出力ポートの状態は不確定になる。つまり、前記出力ポートから低レベル（０Ｖに近い電位）が出力される場合もあるし、高レベル（例えば５Ｖに近い電位）が出力される場合もある。
【００１４】
したがって、前記ウォッチドッグ信号を監視する回路においては、信号の直流電位は無視し、電位の変化（交流成分：ＡＣ）のみを監視する必要がある。このような用途の電気回路においては、監視回路の入力にコンデンサを接続して直流成分（ＤＣ）を遮断することが一般的に行われる。
【００１５】
入力にコンデンサを接続した監視回路の構成例を図４に示す。また、この監視回路における各部の信号波形の例を図５に示す。
【００１６】
図４に示す監視回路においては、マイクロコンピュータが定期的に出力するウォッチドッグ信号Ｗ／Ｄが入力端子５４に印加される。このウォッチドッグ信号は、直流遮断用のコンデンサＣ１を介して、カウンタ５１のクリア端子ＣＬＲに入力される。また、カウンタ５１のクリア端子は抵抗器Ｒ１を介して接地されている。また、クロック発生器５３から出力されるクロックパルスＣＬＫが、カウンタ５１のクロック入力端子ＣＫに印加される。
【００１７】
カウンタ５１のＱ３出力端子に接続されているＤ型フリップフロップ５２は、カウンタ５１の出力信号が高レベル「Ｈｉ」になったときに、これをラッチしてバックアップ制御信号ＳＧｂｋを生成する。
【００１８】
図４のカウンタ５１は、図５に示すように、クリア信号ＳＧｃｒの電位がクリアしきい値より低いときに、クロックパルスＣＬＫを計数する。また、クリア信号ＳＧｃｒの電位がクリアしきい値より高いときには計数値をクリアする。
【００１９】
図４の監視回路においては、コンデンサＣ１を含む時定数回路を用いているので、クリア信号ＳＧｃｒの電位がその時定数に従って変化する。そのため、図５に示すように、カウンタ５１がクリア状態を維持している時間（クリア時間）が比較的長くなる。そして、ウォッチドッグ信号Ｗ／Ｄが停止してから、バックアップ制御信号ＳＧｂｋが出力されるまでのバックアップ復帰時間が、図５のようにクリア時間の影響で長くなってしまう。つまり、負荷の通電を制御する電子制御装置においては、マイクロコンピュータが故障した場合に、バックアップ制御信号ＳＧｂｋを素早く出力できないので、負荷を制御できない時間が長くなる。しかも、コンデンサＣ１の特性の個体差によるばらつきが大きいような状況においては、バックアップ復帰時間の長さに大きなばらつきが生じる可能性がある。
【００２０】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータ等により構成される制御回路が故障した場合に、異常の発生を素早く検出することが可能な定周期信号監視回路及び負荷制御用バックアップ信号発生回路を提供することにある。
【課題を解決するための手段】
【００２１】
前述した目的を達成するために、本発明に係る定周期信号監視回路は、下記（１）〜（６）を特徴としている。
（１）  所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備えたことを特徴とする定周期信号監視回路。
（２）  上記（１）の構成の定周期信号監視回路であって、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する、
ことを特徴とする定周期信号監視回路。
（３）  上記（２）の構成の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号を生成するクリア信号発生部、
を備えたことを特徴とする定周期信号監視回路。
（４）  上記（２）の構成の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力する、
ことを特徴とする定周期信号監視回路。
（５）  上記（４）の構成の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第１のフリップフロップと、前記第１のフリップフロップがセットされた後で前記第１のフリップフロップを自動的にリセットする第１の遅延回路とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第２のフリップフロップと、前記第２のフリップフロップがセットされた後で前記第２のフリップフロップを自動的にリセットする第２の遅延回路とを備えた、
ことを特徴とする定周期信号監視回路。
（６）  上記（２）の構成の定周期信号監視回路であって、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備える、
ことを特徴とする定周期信号監視回路。
【００２２】
上記（１）の構成の定周期信号監視回路によれば、前記定周期信号におけるエッジを検出したタイミングに基づいて時間を計測するので、直流を遮断するためのコンデンサを利用する必要がない。したがって、ＣＲ回路の時定数の影響を受けなくなる。つまり、ウォッチドッグ信号のような定周期信号が停止した場合に、最小の時間で異常を検出することが可能になる。
上記（２）の構成の定周期信号監視回路によれば、前記定周期信号におけるポジエッジ及びネガエッジを検出したタイミングに基づいて時間を計測するので、直流を遮断するためのコンデンサを利用する必要がない。したがって、ＣＲ回路の時定数の影響を受けなくなる。つまり、ウォッチドッグ信号のような定周期信号が停止した場合に、最小の時間で異常を検出することが可能になる。
上記（３）の構成の定周期信号監視回路によれば、前記ポジエッジを検出した時、及び前記ネガエッジを検出したときに計測時間をクリアすることができるので、定周期信号が停止している時間だけを計測することが可能になる。
上記（４）の構成の定周期信号監視回路によれば、前記ポジエッジを検出したタイミング、及び前記ネガエッジを検出したタイミングでそれぞれパルスを出力するので、これらのパルスに基づいて容易にタイミングの制御を行うことが可能になる。
上記（５）の構成の定周期信号監視回路によれば、前記ポジエッジを検出したタイミング、及び前記ネガエッジを検出したタイミングでそれぞれパルスを出力することができる。
上記（６）の構成の定周期信号監視回路によれば、クロックパルスの計数により時間を計測するので、比較的高精度で時間を測定することが可能になる。
【００２３】
前述した目的を達成するために、本発明に係る負荷制御用バックアップ信号発生回路は、下記（７）を特徴としている。
（７）  所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
【００２４】
上記（７）の構成の負荷制御用バックアップ信号発生回路によれば、前記定周期信号におけるエッジを検出したタイミングに基づいて時間を計測するので、直流を遮断するためのコンデンサを利用する必要がない。したがって、ＣＲ回路の時定数の影響を受けなくなる。つまり、ウォッチドッグ信号のような定周期信号が停止した場合に、最小の時間で異常を検出し、前記バックアップ制御信号を出力することが可能になる。
【発明の効果】
【００２５】
本発明の定周期信号監視回路及び負荷制御用バックアップ信号発生回路によれば、マイクロコンピュータ等により構成される制御回路が故障した場合に、異常の発生を素早く検出することが可能になる。
【００２６】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【００２７】
【図１】図１は、実施形態の負荷制御用バックアップ信号発生回路を含む電子制御装置の構成例を示す電気回路図である。
【図２】図２は、図１に示した回路の一部分の詳細な構成を示す電気回路図である。
【図３】図３は、図１に示した回路の動作例を示すタイムチャートである。
【図４】図４は定周期信号監視回路の構成例を示す電気回路図である。
【図５】図５は定周期信号監視回路の動作例を示すタイムチャートである。
【発明を実施するための形態】
【００２８】
本発明の定周期信号監視回路及び負荷制御用バックアップ信号発生回路に関する具体的な実施の形態について、各図を参照しながら以下に説明する。
【００２９】
＜構成例の説明＞
＜装置全体の概要の説明＞
本実施形態の定周期信号監視回路２１及びバックアップ信号発生部２２を含む電子制御装置１００の主要部の構成例を図１に示す。
【００３０】
図１に示した電子制御装置１００は、メインの制御部としてマイクロコンピュータ（略して「マイコン」）１０を備えている。マイクロコンピュータ１０は、例えば内部メモリ（ＲＯＭ）に予め組み込まれているプログラムを実行することにより、この電子制御装置に必要とされる機能を実現するための制御を行うことができる。
【００３１】
図１に示した構成例においては、マイクロコンピュータ１０は、検出した状況に応じて、出力ポート１１に単純な二値信号、もしくはＰＷＭ（パルス幅変調）信号である制御信号ＳＧ１を出力し、負荷３１の通電を制御することができる。
【００３２】
負荷３１の具体例としては、様々な車載電装品を想定することができる。また、パワーＦＥＴにより構成されるスイッチングデバイス３２が、ＰＷＭ信号又は二値信号である通電制御信号ＳＧ２のオンオフ（高レベル／低レベル）に従って、負荷３１の通電のオンオフを制御する。
【００３３】
負荷３１を制御するための通電制御信号ＳＧ２は、通常はマイクロコンピュータ１０の処理により出力ポート１１に出力される制御信号ＳＧ１に従って変化する。しかし、マイクロコンピュータ１０に継続的な又は一時的な故障が発生する場合がある。マイクロコンピュータ１０が故障すると、制御信号ＳＧ１が変化しなくなり、負荷３１のオンオフを制御できない状態になる。
【００３４】
バックアップ信号発生部２２は、マイクロコンピュータ１０が故障した場合のバックアップとして搭載されている。つまり、マイクロコンピュータ１０に異常が発生し、通常系の出力である制御信号ＳＧ１が正しく出力されないときに、バックアップ信号発生部２２の出力するバックアップ制御信号ＳＧｂｋが、マイクロコンピュータ１０の代わりに負荷３１を制御する。
【００３５】
定周期信号監視回路２１は、マイクロコンピュータ１０が定期的に出力するウォッチドッグ信号ＳＧｗ／ｄを監視することにより、マイクロコンピュータ１０における異常発生の有無を識別する。バックアップ信号発生部２２は、定周期信号監視回路２１の出力に基づいて、バックアップ制御信号ＳＧｂｋを生成する。
【００３６】
マイクロコンピュータ１０の出力ポート１１は、逆流防止用のダイオードＤ３を介して、スイッチングデバイス３２の制御入力（ゲート端子）と接続されている。また、バックアップ信号発生部２２の出力は、ダイオードＤ４を介してスイッチングデバイス３２の制御入力と接続されている。
【００３７】
したがって、マイクロコンピュータ１０が故障して制御信号ＳＧ１が出力されなくなったときには、スイッチングデバイス３２は、ダイオードＤ４を介して入力されるバックアップ制御信号ＳＧｂｋに従ってオンオフすることができる。また、制御信号ＳＧ１が出力されなくなった後、直ちにバックアップ制御信号ＳＧｂｋを出力できれば、負荷３１を制御できない時間を最小限にすることができる。
【００３８】
＜定周期信号監視回路２１の説明＞
図１に示した定周期信号監視回路２１は、マイクロコンピュータ１０のウォッチドッグ信号出力ポート１２と接続されたウォッチドッグ入力端子２１ａを備えている。つまり、定周期信号監視回路２１は定周期信号であるウォッチドッグ信号ＳＧｗ／ｄを監視して異常の有無を識別する。
【００３９】
また、定周期信号監視回路２１の内部には、ポジエッジ検出回路２３、ネガエッジ検出回路２４、ダイオードＤ１、Ｄ２、カウンタ２５、及びクロック発生器２６が備わっている。
【００４０】
ポジエッジ検出回路２３及びネガエッジ検出回路２４の入力端子は、共にウォッチドッグ入力端子２１ａと接続されている。また、ポジエッジ検出回路２３の出力端子はダイオードＤ１を経由してカウンタ２５のクリア入力端子ＣＬＲと接続され、ネガエッジ検出回路２４の出力端子はダイオードＤ２を経由してカウンタ２５のクリア入力端子ＣＬＲと接続されている。
【００４１】
ポジエッジ検出回路２３は、ウォッチドッグ入力端子２１ａにおけるウォッチドッグ信号ＳＧｗ／ｄの低レベル（Ｌｏ）から高レベル（Ｈｉ）への変化、すなわち立ち上がりエッジを検出したときにパルスを出力する。また、ネガエッジ検出回路２４は、ウォッチドッグ入力端子２１ａにおけるウォッチドッグ信号ＳＧｗ／ｄの高レベル（Ｈｉ）から低レベル（Ｌｏ）への変化、すなわち立ち下がりエッジを検出したときにパルスを出力する。
【００４２】
ポジエッジ検出回路２３の出力及びネガエッジ検出回路２４の出力はいずれもカウンタ２５のクリア入力端子ＣＬＲと接続されているので、ポジエッジ検出回路２３がポジエッジを検出したタイミング、及びネガエッジ検出回路２４がネガエッジを検出したタイミングで、それぞれカウンタ２５の計数値をクリアすることができる。つまり、カウンタ２５のクリア入力端子ＣＬＲに印加されるクリア信号ＳＧｃｒは、ポジエッジ検出回路２３が出力するパルス信号とネガエッジ検出回路２４が出力するパルス信号との論理和（ＯＲ）である。
【００４３】
カウンタ２５は、クリア入力端子ＣＬＲの他に、クロック入力端子ＣＫと、ｎビットの出力端子Ｑ１、Ｑ２、Ｑ３、・・・、Ｑｎを有している。カウンタ２５は、クリア入力端子ＣＬＲに有効なクリア信号レベル（本実施形態では「Ｈｉ」）が印加されていないときに、クロック入力端子ＣＫに印加されるクロックパルス信号ＣＬＫのパルス数を計数する。そして、計数結果の二進数の数値が、出力端子Ｑ１、Ｑ２、Ｑ３、・・・、Ｑｎにそれぞれ二値信号（Ｈｉ／Ｌｏ）として現れる。図１の例では、カウンタ２５の出力端子Ｑ３の信号「Ｈｉ」を有効な異常検出信号として利用している。
【００４４】
クロック発生器２６は、周期が一定のクロックパルス信号ＣＬＫを常時出力する。クロック発生器２６については、例えば水晶発振器として構成することもできるが、高い精度を要求されない用途においては、コンデンサ及び抵抗器を用いたＣＲ時定数回路を含む安価な発振回路を利用することもできる。クロックパルス信号ＣＬＫの周期については、監視対象のウォッチドッグ信号ＳＧｗ／ｄのパルス周期に比べて十分に短くすることで異常検出における時間の精度を向上することができる。
【００４５】
＜ポジエッジ検出回路２３及びネガエッジ検出回路２４の説明＞
図１に示した回路の一部分の詳細な構成を図２に示す。すなわち、図１に示したポジエッジ検出回路２３及びネガエッジ検出回路２４の詳細な構成例を図２に示してある。
【００４６】
図２に示した例では、ポジエッジ検出回路２３は、Ｄ型フリップフロップ（ＤＦＦ）２３ａ及び遅延回路２３ｂを備えている。Ｄ型フリップフロップ２３ａは、データ入力端子（Ｄ）が高レベルの電源ライン（ＶＤＤ）に接続してプルアップしてあり、クロック入力端子（ＣＫ：Ｈｉでアクティブ）がウォッチドッグ入力端子２１ａと接続してある。
【００４７】
また、Ｄ型フリップフロップ２３ａの正側の出力端子（Ｑ）が、遅延回路２３ｂを介してそれ自身のリセット入力端子（ＲＳＴ）と接続してある。遅延回路２３ｂについては、抵抗器とコンデンサとで構成される積分回路として構成してある。また、遅延回路２３ｂの出力側を、ダイオードＤ１を介してカウンタ２５のクリア入力端子ＣＬＲと接続してある。なお、遅延回路２３ｂの入力側をダイオードＤ１と接続しても良い。
【００４８】
図２の例では、Ｄ型フリップフロップ２３ａは、クロック入力端子（ＣＫ）に印加される信号の立ち上がりエッジのタイミングでデータ入力端子（Ｄ）のレベルをラッチ（保持）し、保持したレベルを出力端子（Ｑ）に出力する。また、リセット入力端子（ＲＳＴ）に有効なリセットレベル「Ｈｉ」が印加されると、Ｄ型フリップフロップ２３ａは初期状態にリセットされる。
【００４９】
また、図２の例では、ネガエッジ検出回路２４は、Ｄ型フリップフロップ２４ａ及び遅延回路２４ｂを備えている。Ｄ型フリップフロップ２４ａは、データ入力端子（Ｄ）が高レベルの電源ライン（ＶＤＤ）に接続してプルアップしてあり、クロック入力端子（ＣＫ：Ｌｏでアクティブ）がウォッチドッグ入力端子２１ａと接続してある。
【００５０】
また、Ｄ型フリップフロップ２４ａの正側の出力端子（Ｑ）が、遅延回路２４ｂを介してそれ自身のリセット入力端子（ＲＳＴ）と接続してある。また、遅延回路２４ｂの出力側を、ダイオードＤ２を介してカウンタ２５のクリア入力端子ＣＬＲと接続してある。なお、遅延回路２４ｂの入力側をダイオードＤ２と接続しても良い。
【００５１】
図２の例では、Ｄ型フリップフロップ２４ａは、クロック入力端子（ＣＫ）に印加される信号の立ち下がりエッジのタイミングでデータ入力端子（Ｄ）のレベルをラッチ（保持）し、保持したレベルを出力端子（Ｑ）に出力する。また、リセット入力端子（ＲＳＴ）に有効なリセットレベル「Ｈｉ」が印加されると、Ｄ型フリップフロップ２４ａは初期状態にリセットされる。
【００５２】
したがって、ウォッチドッグ入力端子２１ａに現れるウォッチドッグ信号ＳＧｗ／ｄのパルスの立ち上がりエッジにおいて、Ｄ型フリップフロップ２３ａの出力端子（Ｑ）が「Ｌｏ」から「Ｈｉ」に切り替わる。この信号「Ｈｉ」が、遅延回路２３ｂで僅かに遅延してＤ型フリップフロップ２３ａのリセット入力端子（ＲＳＴ）に印加されるので、Ｄ型フリップフロップ２３ａは直ちにリセットされ、Ｄ型フリップフロップ２３ａの出力端子（Ｑ）が「Ｌｏ」に戻る。
【００５３】
つまり、ウォッチドッグ入力端子２１ａにウォッチドッグ信号ＳＧｗ／ｄのパルスの立ち上がりエッジが現れたときには、ごく短い時間幅だけ「Ｈｉ」になるパルスが、Ｄ型フリップフロップ２３ａの出力端子（Ｑ）に出力される。遅延回路２３ｂを用いることにより、一定時間だけ「Ｈｉ」になるパルスを確実に出力することが可能になる。
【００５４】
また、ウォッチドッグ入力端子２１ａに現れるウォッチドッグ信号ＳＧｗ／ｄのパルスの立ち下がりエッジにおいて、Ｄ型フリップフロップ２４ａの出力端子（Ｑ）が「Ｌｏ」から「Ｈｉ」に切り替わる。この信号「Ｈｉ」が、遅延回路２４ｂで僅かに遅延してＤ型フリップフロップ２４ａのリセット入力端子（ＲＳＴ）に印加されるので、Ｄ型フリップフロップ２４ａは直ちにリセットされ、Ｄ型フリップフロップ２４ａの出力端子（Ｑ）が「Ｌｏ」に戻る。
【００５５】
つまり、ウォッチドッグ入力端子２１ａにウォッチドッグ信号ＳＧｗ／ｄのパルスの立ち下がりエッジが現れたときには、ごく短い時間幅だけ「Ｈｉ」になるパルスが、Ｄ型フリップフロップ２４ａの出力端子（Ｑ）に出力される。遅延回路２４ｂを用いることにより、一定時間だけ「Ｈｉ」になるパルスを確実に出力することが可能になる。
【００５６】
したがって、ダイオードＤ１の出力信号とダイオードＤ２の出力信号との論理和であるクリア信号ＳＧｃｒには、ウォッチドッグ信号ＳＧｗ／ｄのパルスの立ち上がり及び立ち下がりの両方のタイミングでそれぞれ短時間だけパルスが現れる。
【００５７】
＜バックアップ信号発生部２２の説明＞
図１に示したバックアップ信号発生部２２は、Ｄ型フリップフロップを用いたラッチ回路２７として構成してある。ラッチ回路２７のデータ入力端子（Ｄ）は、抵抗器を介して高レベルの電源ライン（ＶＤＤ）に接続してプルアップしてある。また、ラッチ回路２７のクロック入力端子（ＣＫ：Ｈｉでアクティブ）は、入力端子２２ｂを経由してカウンタ２５の３ビット目の出力端子（Ｑ３）と接続してある。
【００５８】
つまり、カウンタ２５から出力される（Ｑ３）の信号が「Ｌｏ」から「Ｈｉ」に切り替わったときに、ラッチ回路２７は、そのデータ入力端子（Ｄ）の「Ｈｉ」をラッチして、この信号「Ｈｉ」をバックアップ制御信号ＳＧｂｋとして出力する。
【００５９】
＜動作の説明＞
図１に示した回路の動作例を図３に示す。図３に示す動作について以下に説明する。
【００６０】
クロックパルス信号ＣＬＫには周期が一定のパルスが常時現れている。また、マイクロコンピュータ１０が正常に動作しているときには、マイクロコンピュータ１０が様々なルーチンを実行する毎に、ウォッチドッグ信号出力ポート１２のレベルを変更するので、ウォッチドッグ信号ＳＧｗ／ｄとして周期がほぼ一定のパルスが繰り返し現れる。
【００６１】
このように、ウォッチドッグ信号ＳＧｗ／ｄにパルスが現れているときには、ポジエッジ検出回路２３は、図３のようにＳＧｗ／ｄのパルスの立ち上がりエッジ毎に、時間長の短いパルスＰｐを出力する。また、ネガエッジ検出回路２４は、図３のようにＳＧｗ／ｄのパルスの立ち下がりエッジ毎に、時間長の短いパルスＰｎを出力する。
【００６２】
クリア信号ＳＧｃｒにパルスＰｐ又はＰｎが現れると、そのタイミングでカウンタ２５の計数値がクリアされ、計数動作も停止する。但し、パルスＰｐ、Ｐｎはいずれも「Ｈｉ」の時間幅が短いので、図３中の「クリア時間」が短くなり、パルスＰｐ、Ｐｎが出力された後でクリア信号ＳＧｃｒは直ちに「Ｌｏ」に戻る。したがって、パルスＰｐ、Ｐｎの後でカウンタ２５は再びクロックパルスの計数を再開する。
【００６３】
図３中の「クリア時間」は、図５中の「クリア時間」と比較すると、遙かに短いことが分かる。つまり、ポジエッジ検出回路２３及びネガエッジ検出回路２４が時間幅の短いパルスを出力するので、「クリア時間」を短くすることができる。
【００６４】
カウンタ２５における計数動作の進行に伴い、カウンタ２５の各ビットの出力（Ｑ１〜Ｑｎ）に現れる信号のレベル（Ｈｉ／Ｌｏ）は計数値を表すレベルに変化する。そして、カウンタ２５の計数値が１０進数の「４」になると、Ｑ３の信号が「Ｈｉ」に切り替わり、そのタイミングでラッチ回路２７がデータ端子（Ｄ）の「Ｈｉ」をラッチする。これにより、バックアップ制御信号ＳＧｂｋとして「Ｈｉ（負荷のＯＮ状態に相当）」が出力される。
【００６５】
マイクロコンピュータ１０の動作が正常なときには、ウォッチドッグ信号ＳＧｗ／ｄのパルスが周期的に現れるので、カウンタ２５は計数値が大きくなる前にリセットされる。したがって、正常時はバックアップ制御信号ＳＧｂｋに「Ｈｉ」が出力されることはなく、通電制御信号ＳＧ２は制御信号ＳＧ１に従って変化する。
【００６６】
一方、マイクロコンピュータ１０の動作に異常が発生すると、ウォッチドッグ信号ＳＧｗ／ｄのパルスが「Ｌｏ」又は「Ｈｉ」のいずれかの状態で停止する。その場合、ポジエッジ検出回路２３のパルスＰｐ、及びネガエッジ検出回路２４のパルスＰｎが現れなくなるため、カウンタ２５はクロックパルス信号ＣＬＫの計数を継続する。そして、ウォッチドッグ信号ＳＧｗ／ｄのパルスが停止してから所定時間が経過すると、カウンタ２５の出力（Ｑ３）が「Ｈｉ」になり、このタイミングでラッチ回路２７がバックアップ制御信号ＳＧｂｋとして「Ｈｉ」を出力する。
【００６７】
したがって、マイクロコンピュータ１０に異常が発生し、制御信号ＳＧ１が停止した場合であっても、図３に示すように「バックアップ復帰時間」を経過したときにバックアップ制御信号ＳＧｂｋが通電制御信号ＳＧ２に現れる。このバックアップ制御信号ＳＧｂｋにより、マイクロコンピュータ１０の異常発生時であっても、負荷３１の通電を制御することができる。
【００６８】
＜変形の可能性＞
図１に示した構成においては、カウンタ２５の計数出力端子Ｑ３から出力されるカウンタ出力信号をラッチ回路２７が監視しているが、必要に応じてＱ１〜Ｑｎのいずれかの信号を監視するように変更しても良い。すなわち、クロック発生器２６が出力するクロックパルスＣＬＫのパルス周期の違いや、ウォッチドッグ信号ＳＧｗ／ｄのパルス出力が停止してからバックアップ制御信号ＳＧｂｋが起動するまでの所要時間の期待値に合わせて適宜変更することが想定される。
【００６９】
図１に示した構成においては、定周期信号監視回路２１がクロック発生器２６を内蔵しているが、所望のクロックパルスを出力可能な外部装置（図示せず）と定周期信号監視回路２１とを接続できる環境であれば、クロック発生器２６を定周期信号監視回路２１に内蔵する必要はなくなる。
【００７０】
図１に示した構成においては、ウォッチドッグ信号ＳＧｗ／ｄのパルス出力が停止し、バックアップ制御信号ＳＧｂｋがオンになると、スイッチングデバイス３２がオンになって負荷３１が常時通電状態になる。しかし、例えば手動でも負荷３１を制御したいような場合には、所定の操作スイッチに応じて変化する信号と、バックアップ制御信号ＳＧｂｋとの論理和や論理積により通電制御信号ＳＧ２を制御することも想定できる。
【００７１】
また、図１に示した定周期信号監視回路２１及びバックアップ信号発生部２２は、ウォッチドッグ信号ＳＧｗ／ｄのパルスの状態のみに基づいて異常の有無を識別しているが、その他の信号、例えば制御信号ＳＧ１を同時に監視しても良い。
【００７２】
ここで、上述した本発明に係る定周期信号監視回路及び負荷制御用バックアップ信号発生回路の実施形態の特徴をそれぞれ以下［１］〜［７］に簡潔に纏めて列記する。
［１］  所定のプログラムに従って動作する制御用プロセッサ（マイクロコンピュータ１０）が正常時に定期的に出力する所定の定周期信号（ウォッチドッグ信号ＳＧｗ／ｄ）を、制御用プロセッサの外側から監視する定周期信号監視回路（２１）であって、
前記定周期信号を入力するための信号入力端子（ウォッチドッグ入力端子２１ａ）と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部（ポジエッジ検出回路２３，ネガエッジ検出回路２４）と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部（カウンタ２５）と、
を備えたことを特徴とする定周期信号監視回路。
［２］  上記［１］に記載の定周期信号監視回路であって、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部（ポジエッジ検出回路２３）と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部（ネガエッジ検出回路２４）と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する、
ことを特徴とする定周期信号監視回路。
［３］  上記［２］に記載の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号（クリア信号ＳＧｃｒ）を生成するクリア信号発生部（ダイオードＤ１，Ｄ２）、
を備えたことを特徴とする定周期信号監視回路。
［４］  上記［２］に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号（Ｐｐ）を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号（Ｐｎ）を出力する、
ことを特徴とする定周期信号監視回路。
［５］  上記［４］に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第１のフリップフロップ（Ｄ型フリップフロップ２３ａ）と、前記第１のフリップフロップがセットされた後で前記第１のフリップフロップを自動的にリセットする第１の遅延回路（２３ｂ）とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第２のフリップフロップ（Ｄ型フリップフロップ２４ａ）と、前記第２のフリップフロップがセットされた後で前記第２のフリップフロップを自動的にリセットする第２の遅延回路（２４ｂ）とを備えた、
ことを特徴とする定周期信号監視回路。
［６］  上記［２］に記載の定周期信号監視回路であって、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部（クロック発生器２６）と、前記クロックパルスを計数するカウンタ（２５）と、を備える、
ことを特徴とする定周期信号監視回路。
［７］  所定のプログラムに従って動作する制御用プロセッサ（マイクロコンピュータ１０）に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷（３１）のスイッチ（スイッチングデバイス３２）に対してバックアップ制御信号（ＳＧｂｋ）を供給するための負荷制御用バックアップ信号発生回路（定周期信号監視回路２１、バックアップ信号発生部２２）であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号（ウォッチドッグＳＧｗ／ｄ）を入力するための信号入力端子（ウォッチドッグ入力端子２１ａ）と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部（ポジエッジ検出回路２３，ネガエッジ検出回路２４）と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部（カウンタ２５）と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部（ラッチ回路２７）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
【符号の説明】
【００７３】
１０  マイクロコンピュータ
１１  出力ポート
１２  ウォッチドッグ信号出力ポート
２１  定周期信号監視回路
２２  バックアップ信号発生部
２１ａ  ウォッチドッグ入力端子
２２ａ  バックアップ制御信号出力端子
２３  ポジエッジ検出回路
２４  ネガエッジ検出回路
２３ａ，２４ａ  Ｄ型フリップフロップ
２３ｂ，２４ｂ  遅延回路
２５  カウンタ
２６  クロック発生器
２７  ラッチ回路
３１  負荷
３２  スイッチングデバイス
３３  電源ライン
３４  アースライン
１００  電子制御装置
Ｄ１，Ｄ２，Ｄ３，Ｄ４  ダイオード
ＣＬＫ  クロックパルス信号
ＳＧ２  通電制御信号
ＳＧｗ／ｄ  ウォッチドッグ信号
ＳＧｃｒ  クリア信号
ＳＧｂｋ  バックアップ制御信号
【図１】
2015232766.tif 000003
【図２】
2015232766.tif 000004
【図３】
2015232766.tif 000005
【図４】
2015232766.tif 000006
【図５】
2015232766.tif 000007