(57)【要約】【課題】低損失で確実に逆流を防止することのできる整流回路を提供する。【解決手段】整流回路１は、制御回路１０と整流用トランジスタ２０を有する。制御回路１０は、トランジスタ２０のソース、ドレイン、及び、ゲートが各々接続される端子Ｔ１〜Ｔ３と；電源電圧ＶＣＣが印加される端子Ｔ４と；コレクタが端子Ｔ１に接続され、エミッタが端子Ｔ３に接続されたトランジスタＱ１と；コレクタが端子Ｔ２に接続され、ベース及びエミッタがトランジスタＱ１のベースに接続されたトランジスタＱ２と；トランジスタＱ１のエミッタと端子Ｔ４との間に接続された抵抗Ｒ１と；トランジスタＱ２のエミッタと端子Ｔ４との間に接続された抵抗Ｒ２と；を有し、端子Ｔ１と端子Ｔ２との電位差に応じてトランジスタ２０のオン／オフ制御を行う。トランジスタＱ１及びＱ２は、互いにペア性を持つように半導体装置１１に集積化されている。【選択図】図１
2015198421.tif 000002
【特許請求の範囲】
【請求項１】
整流トランジスタのソースが接続される第１端子と；
前記整流トランジスタのドレインが接続される第２端子と；
前記整流トランジスタのゲートが接続される第３端子と；
電源電圧が印加される第４端子と；
コレクタが前記第１端子に接続され、エミッタが前記第３端子に接続された第１トランジスタと；
コレクタが前記第２端子に接続され、ベース及びエミッタがいずれも前記第１トランジスタのベースに接続された第２トランジスタと；
第１端が前記第１トランジスタのエミッタに接続され、第２端が前記第４端子に接続された第１抵抗と；
第１端が前記第２トランジスタのエミッタに接続され、第２端が前記第４端子に接続された第２抵抗と；
を有し、
前記第１端子と前記第２端子との電位差に応じて前記整流トランジスタのオン／オフ制御を行う制御回路であって、
前記第１トランジスタと前記第２トランジスタは、互いにペア性を持つように第１半導体装置に集積化されていることを特徴とする制御回路。
【請求項２】
前記第１半導体装置は、前記第１トランジスタと前記第２トランジスタのベース・エミッタ間逆耐圧が前記電源電圧よりも高くなるように素子設計されていることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１トランジスタのエミッタと前記第３端子との間に挿入されたエミッタフォロワをさらに有することを特徴とする請求項１または請求項２に記載の制御回路。
【請求項４】
前記エミッタフォロワは、
コレクタが前記第４端子に接続され、エミッタが前記第３端子に接続され、ベースが前記第１トランジスタのエミッタに接続された第３トランジスタと；
コレクタが前記第１端子に接続され、エミッタが前記第３端子に接続され、ベースが前記第１トランジスタのエミッタに接続された第４トランジスタと；
を含むことを特徴とする請求項３に記載の制御回路。
【請求項５】
前記第３トランジスタと前記第４トランジスタは、互いにペア性を持つように前記第１半導体装置とは異なる第２半導体装置に集積化されていることを特徴とする請求項４に記載の制御回路。
【請求項６】
前記第２半導体装置は、前記第３トランジスタと前記第４トランジスタのコレクタ・エミッタ間耐圧が前記電源電圧よりも高くなるように素子設計されていることを特徴とする請求項５に記載の制御回路。
【請求項７】
前記制御回路は、前記第１半導体装置、前記第２半導体装置、前記第１抵抗、及び、前記第２抵抗をプリント配線基板上に搭載したモジュールであることを特徴とする請求項５または請求項６に記載の制御回路。
【請求項８】
請求項１〜請求項７のいずれか一項に記載の制御回路と、
前記制御回路によってオン／オフ制御される整流トランジスタと、
を有することを特徴とする整流回路。
【請求項９】
請求項８に記載の整流回路を備えたことを特徴とする電源装置。
【請求項１０】
請求項９に記載の電源装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路に関する。
【背景技術】
【０００２】
近年、ダイオードよりも順方向降下電圧の低い電界効果トランジスタを用いて整流動作（逆流防止動作）を実現する整流回路が提案されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８７５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の整流回路を実際の製品として具現化するためには、さらなる検討の余地（ペア性確保、耐圧設計、端子配置など）があった。
【０００５】
本発明は、本願の発明者により見出された上記の課題に鑑み、低損失で確実に逆流を防止することのできる整流回路とこれに用いられる制御回路、並びに、整流回路を備えた電源装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る制御回路は、整流トランジスタのソースが接続される第１端子と；前記整流トランジスタのドレインが接続される第２端子と；前記整流トランジスタのゲートが接続される第３端子と；電源電圧が印加される第４端子と；コレクタが前記第１端子に接続され、エミッタが前記第３端子に接続された第１トランジスタと；コレクタが前記第２端子に接続され、ベース及びエミッタがいずれも前記第１トランジスタのベースに接続された第２トランジスタと；第１端が前記第１トランジスタのエミッタに接続され、第２端が前記第４端子に接続された第１抵抗と；第１端が前記第２トランジスタのエミッタに接続され、第２端が前記第４端子に接続された第２抵抗と；を有し、前記第１端子と前記第２端子との電位差に応じて前記整流トランジスタのオン／オフ制御を行うものであって、前記第１トランジスタと前記第２トランジスタは、互いにペア性を持つように第１半導体装置に集積化されている構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成る制御回路において、前記第１半導体装置は、前記第１トランジスタと前記第２トランジスタのベース・エミッタ間逆耐圧が前記電源電圧よりも高くなるように素子設計されている構成（第２の構成）にするとよい。
【０００８】
また、上記第１または第２の構成から成る制御回路において、前記第１トランジスタのエミッタと前記第３端子との間に挿入されたエミッタフォロワをさらに有する構成（第３の構成）にするとよい。
【０００９】
また、上記第３の構成から成る制御回路において、前記エミッタフォロワは、コレクタが前記第４端子に接続され、エミッタが前記第３端子に接続され、ベースが前記第１トランジスタのエミッタに接続された第３トランジスタと；コレクタが前記第１端子に接続され、エミッタが前記第３端子に接続され、ベースが前記第１トランジスタのエミッタに接続された第４トランジスタと；を含む構成（第４の構成）にするとよい。
【００１０】
また、上記第４の構成から成る制御回路において、前記第３トランジスタと前記第４トランジスタは、前記第１半導体装置とは異なる第２半導体装置に集積化された構成（第５の構成）にするとよい。
【００１１】
また、上記第５の構成から成る制御回路において、前記第２半導体装置は、前記第３トランジスタと前記第４トランジスタのコレクタ・エミッタ間耐圧が前記電源電圧よりも高くなるように素子設計されている構成（第６の構成）にするとよい。
【００１２】
また、上記第５または第６の構成から成る制御回路は、前記第１半導体装置、前記第２半導体装置、前記第１抵抗、及び、前記第２抵抗をプリント配線基板上に搭載したモジュールである構成（第７の構成）にするとよい。
【００１３】
また、本発明に係る整流回路は、上記第１〜第７いずれかの構成から成る制御回路と、前記制御回路によってオン／オフ制御される整流トランジスタと、を有する構成（第８の構成）とされている。
【００１４】
また、本発明に係る電源装置は、上記第８の構成から成る整流回路を備えた構成（第９の構成）とされている。
【００１５】
また、本発明に係る電子機器は、上記第９の構成から成る電源装置を備えた構成（第１０の構成）とされている。
【発明の効果】
【００１６】
本発明によれば、低損失で確実に逆流を防止することのできる整流回路を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】整流回路１の一構成例を示す回路図
【図２】半導体装置１１の一構成例を示す回路図
【図３】半導体装置１２の一構成例を示す回路図
【図４】プリント配線基板１００の表面レイアウト例を示すパターン図
【図５】プリント配線基板１００の裏面レイアウト例を示すパターン図
【図６】制御回路１０の一構成例を示すパターン図
【図７】整流回路１のターンオン特性を示すタイミングチャート
【図８】整流回路１のターンオフ特性を示すタイミングチャート
【図９】電源装置の第１構成例を示す回路図
【図１０】電源装置の第２構成例を示す回路図
【図１１】電源装置の第３構成例を示す回路図
【図１２】サーバＸの外観図
【発明を実施するための形態】
【００１８】
＜整流回路＞
図１は、整流回路１の一構成例を示す回路図である。本構成例の整流回路１は、制御回路１０と、整流トランジスタ２０と、電圧源３０と、キャパシタ４０と、を有する。
【００１９】
制御回路１０は、整流トランジスタ２０の制御主体であり、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ３と、ｐｎｐ型バイポーラトランジスタＱ４と、抵抗Ｒ１及びＲ２と、を含む。また、制御回路１０は、回路外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を有する。
【００２０】
制御回路１０の外部において、外部端子（ソースピン）Ｔ１には、整流トランジスタ２０のソースが接続される。外部端子（ドレインピン）Ｔ２には、整流トランジスタ２０のドレインが接続される。外部端子（ゲートピン）Ｔ３には、整流トランジスタ２０のゲートが接続される。外部端子（電源ピン）Ｔ４には、電源電圧ＶＣＣが印加される。なお、外部端子Ｔ２と整流トランジスタ２０のドレインとの間には、誘導性負荷（インダクタ）を介在させてもよい。
【００２１】
制御回路１０の内部において、トランジスタＱ１のコレクタは、外部端子Ｔ１に接続されている。トランジスタＱ１のエミッタは、トランジスタＱ３及びＱ４のベースに接続されている。トランジスタＱ２のコレクタは、外部端子Ｔ２に接続されている。トランジスタＱ２のベース及びエミッタは、いずれもトランジスタＱ１のベースに接続されている。トランジスタＱ３のコレクタは、外部端子Ｔ４に接続されている。トランジスタＱ４のコレクタは、外部端子Ｔ１に接続されている。トランジスタＱ３及びＱ４のエミッタは、いずれも外部端子Ｔ３に接続されている。抵抗Ｒ１及びＲ２の第１端は、それぞれトランジスタＱ１及びＱ２のエミッタに接続されている。抵抗Ｒ１及びＲ２の第２端は、いずれも外部端子Ｔ４に接続されている。なお、抵抗Ｒ１と抵抗Ｒ２との抵抗比は、およそ２：１に設定することが望ましい。
【００２２】
なお、整流回路１が搭載されるアプリケーションによっては、外部端子Ｔ１及びＴ２に比較的高い電圧（数十Ｖ〜数百Ｖ）が印加され得るので、各端子に接続される半導体素子については、その耐圧を十分に考慮する必要がある。例えば、バイポーラトランジスタでは、一般的にエミッタ耐圧よりもコレクタ耐圧の方が高いことが知られている。これを鑑みると、外部端子Ｔ１及びＴ２には、トランジスタＱ１及びＱ２のエミッタを接続するのではなく、トランジスタＱ１及びＱ２のコレクタを接続することが望ましいと言える。
【００２３】
上記構成から成る制御回路１０は、整流トランジスタ２０のソースからドレインに向かう電流を通過させる一方、整流トランジスタ２０のドレインからソースに向かう電流を遮断するように、整流トランジスタ２０のオン／オフ制御を行う。なお、制御回路１０の具体的な動作については、後ほど詳細に説明する。
【００２４】
また、上記構成から成る制御回路１０において、トランジスタＱ１及びＱ２は、いずれも半導体装置１１に集積化されており、トランジスタＱ３及びＱ４は、いずれも半導体装置１２に集積化されている。このように、制御回路１０は、トランジスタＱ１〜Ｑ４の全てを単一の半導体装置に集積化するのではなく、２組のトランジスタペアを各々独立した半導体装置１１及び１２に分離して集積化した構成とされている。なお、当該構成を採用することの技術的意義についても、後ほど詳細に説明する。
【００２５】
整流トランジスタ２０は、制御回路１０によってオン／オフ制御される整流用素子であり、本構成例では、エンハンスメント型のＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられている。なお、整流回路１全体を一つの整流ダイオードと看做した場合、整流トランジスタ２０のソースは、整流ダイオードのアノードに相当し、整流トランジスタ２０のドレインは、整流ダイオードのカソードに相当する。そこで、以下では、整流トランジスタ２０のソースに印加される電圧をアノード電圧ＶＡと呼び、整流トランジスタ２０のドレインに印加される電圧をカソード電圧ＶＣと呼び、整流トランジスタ２０のゲートに印加される電圧をゲート電圧ＶＧと呼ぶことにする。また、以下では、整流トランジスタ２０のドレイン・ソース間電圧をＶ１（＝ＶＣ−ＶＡ）と呼び、整流トランジスタ２０のゲート・ソース間電圧をＶ２（＝ＶＧ−ＶＡ）と呼ぶことにする。
【００２６】
電圧源３０は、アノード電圧ＶＡよりも高い電源電圧ＶＣＣ（例えばＶＡ＋１２Ｖ）を生成して外部端子Ｔ４に供給する。
【００２７】
キャパシタ４０は、電源電圧ＶＣＣの変動成分（ノイズなど）を除去するための入力平滑手段であり、外部端子Ｔ４と外部端子Ｔ１との間に接続されている。なお、キャパシタ４０の容量値は、０．１〜１μＦ程度に設定することが望ましい。
【００２８】
＜制御回路（動作）＞
次に、制御回路１０の動作について述べる。ＶＣ≧ＶＡ（Ｖ１≧０）であるときには、トランジスタＱ１がオンしてトランジスタＱ２がオフするので、トランジスタＱ１のエミッタ電圧ＶＥがローレベル（ＶＥ≒ＶＡ）となる。エミッタ電圧ＶＥがローレベルであるときには、トランジスタＱ３がオフしてトランジスタＱ４がオンするので、外部端子Ｔ１と外部端子Ｔ３との間がトランジスタＱ４を介して短絡される。その結果、整流トランジスタ２０のゲート電圧ＶＧがローレベル（ＶＧ≒ＶＡ）となり、整流トランジスタ２０がオフするので、整流トランジスタ２０のドレインからソースに向かう電流が遮断される。
【００２９】
一方、ＶＣ＜ＶＡ（Ｖ１＜０）であるときには、トランジスタＱ１がオフしてトランジスタＱ２がオンするので、トランジスタＱ１のエミッタ電圧ＶＥがハイレベル（ＶＥ≒ＶＣＣ）となる。エミッタ電圧ＶＥがハイレベルであるときには、トランジスタＱ３がオンしてトランジスタＱ４がオフするので、外部端子Ｔ３と外部端子Ｔ４との間がトランジスタＱ３を介して短絡される。その結果、整流トランジスタ２０のゲート電圧ＶＧがハイレベル（ＶＧ≒ＶＣＣ）となり、整流トランジスタ２０がオンするので、整流トランジスタ２０のソースからドレインに向かう電流が通過される。
【００３０】
このように、制御回路１０は、外部端子Ｔ１に印加されるアノード電圧ＶＡと外部端子Ｔ２に印加されるカソード電圧ＶＣとの電位差に応じて、整流トランジスタ２０のオン／オフ制御を行うことにより、整流トランジスタ２０のソースからドレインに向かう電流を通過させる一方、整流トランジスタ２０のドレインからソースに向かう電流を遮断する。このように、ダイオードよりも順方向降下電圧の低い整流トランジスタ２０を整流素子とすることにより、低損失で整流動作（逆流防止動作）を実現することが可能となる。
【００３１】
なお、本構成例の制御回路１０は、整流トランジスタ２０のゲート電圧ＶＧをできる限り高速に駆動するための電流増幅手段として、トランジスタＱ１のエミッタと外部端子Ｔ３との間に挿入されたエミッタフォロワ（トランジスタＱ３及びＱ４）を有している。ただし、当該エミッタフォロワは、制御回路１０の必須要素ではなく、半導体装置１２を省略してトランジスタＱ１のエミッタを外部端子Ｔ３に直接接続しても構わない。
【００３２】
＜半導体装置＞
図２は、半導体装置１１の一構成例を示す回路図である。本構成例の半導体装置１１には、トランジスタＱ１及びＱ２が集積化されている。また、半導体装置１１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１１〜Ｔ１６を有する。外部端子Ｔ１１〜Ｔ１３は、矩形パッケージの第１辺に図示の順序で配列されており、外部端子Ｔ１４〜Ｔ１６は、矩形パッケージの第２辺（第１辺と反対側）に図示の順序で配列されている。なお、外部端子Ｔ１１と外部端子Ｔ１６、外部端子Ｔ１２と外部端子Ｔ１５、及び、外部端子Ｔ１３と外部端子Ｔ１４は、それぞれ同一の直線上に配置するとよい。
【００３３】
半導体装置１１の内部において、トランジスタＱ１のエミッタは、外部端子Ｔ１３に接続されている。トランジスタＱ１のコレクタは、外部端子Ｔ１４に接続されている。トランジスタＱ１のベースは、外部端子Ｔ１２に接続されている。トランジスタＱ２のエミッタは、外部端子Ｔ１６に接続されている。トランジスタＱ２のコレクタは、外部端子Ｔ１１に接続されている。トランジスタＱ２のベースは、外部端子Ｔ１５に接続されている。
【００３４】
ここで、トランジスタＱ１及びＱ２は、互いにペア性を持つように、いずれも同一のプロセスかつ同一のレイアウトで半導体装置１１に形成されている。このような構成とすることにより、トランジスタＱ１及びＱ２の動作特性（直流電流増幅率、利得帯域幅積、及び、ｐｎ接合容量など）を揃えることができる。従って、制御回路１０による整流トランジスタ２０のオン／オフ制御を高精度化し、整流動作（逆流防止動作）の確実性を高めることが可能となる。
【００３５】
また、半導体装置１１は、トランジスタＱ１及びＱ２のベース・エミッタ間逆耐圧が電源電圧ＶＣＣよりも高くなるように素子設計されている。例えば、ＶＣＣ＝ＶＡ＋１２Ｖである場合には、トランジスタＱ１及びＱ２のベース・エミッタ間逆耐圧が２５Ｖ程度となるように素子設計を行うことが望ましい。
【００３６】
図３は、半導体装置１２の一構成例を示す回路図である。本構成例の半導体装置１２には、トランジスタＱ３及びＱ４が集積化されている。また、半導体装置１２は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ２１〜Ｔ２６を有する。外部端子Ｔ２１〜Ｔ２３は、矩形パッケージの第１辺に図示の順序で配列されており、外部端子Ｔ２４〜Ｔ２６は、矩形パッケージの第２辺（第１辺と反対側）に図示の順序で配列されている。なお、外部端子Ｔ２１と外部端子Ｔ２６、外部端子Ｔ２２と外部端子Ｔ２５、及び、外部端子Ｔ２３と外部端子Ｔ２４は、それぞれ同一の直線上に配置するとよい。
【００３７】
半導体装置２１の内部において、トランジスタＱ３のエミッタは、外部端子Ｔ２１に接続されている。トランジスタＱ３のコレクタは、外部端子Ｔ２６に接続されている。トランジスタＱ３のベースは、外部端子Ｔ２２に接続されている。トランジスタＱ４のエミッタは、外部端子Ｔ２４に接続されている。トランジスタＱ４のコレクタは、外部端子Ｔ２３に接続されている。トランジスタＱ４のベースは、外部端子Ｔ２５に接続されている。
【００３８】
ここで、半導体装置１２は、トランジスタＱ３及びＱ４のコレクタ・エミッタ間耐圧が電源電圧ＶＣＣよりも高くなるように素子設計されている。例えば、ＶＣＣ＝ＶＡ＋１２Ｖである場合には、トランジスタＱ３及びＱ４のコレクタ・エミッタ間耐圧が２５Ｖ程度となるように素子設計を行うことが望ましい。一方、トランジスタＱ３及びＱ４のベース・エミッタ間逆耐圧については、一般的なトランジスタと同じく、３〜５Ｖ程度となるように素子設計を行えばよい。
【００３９】
なお、トランジスタＱ１〜Ｑ４を全て同一のウェハ上に形成しようとすると、トランジスタＱ１及びＱ２のペア性を取り難くなったり、各トランジスタ毎に最適な耐圧設計を行い難くなる。一方、トランジスタＱ１及びＱ２が集積化される半導体装置１１と、トランジスタＱ３及びＱ４が集積化される半導体装置１２を別々に用意しておけば、上記の問題を解消することが可能となる。
【００４０】
＜制御回路（モジュール構造）＞
図４及び図５は、それぞれ、プリント配線基板１００の表面レイアウト例及び裏面レイアウト例を示すパターン図である。プリント配線基板１００の表面側には、半導体装置１１を実装するためのパッド１０１〜１０６と、半導体装置１２を実装するためのパッド１１１〜１１６と、抵抗Ｒ１及びＲ２を実装するためのパッド１２１〜１２４が形成されている。また、プリント配線基板１００には、プリント配線基板１００を貫通するビアホール１３１〜１３６が形成されており、これらのビアホール１３１〜１３６を介して表面配線パターンと裏面配線パターン（説明の便宜上、いずれも符号なし、以下も同様）との間が電気的に接続されている。また、プリント配線基板１００の端縁部には、先述の外部端子Ｔ１〜Ｔ４が形成されている。
【００４１】
まず、図４を参照しながらプリント配線基板１００の表面レイアウトについて述べる。パッド１０１は、表面配線パターンを介して外部端子Ｔ２に接続されている。パッド１０２は、表面配線パターンを介してパッド１０５及び１０６に接続されている。パッド１０３は、表面配線パターンを介してパッド１１２に接続されている。パッド１０４は、表面配線パターンを介して外部端子Ｔ１とパッド１１３に接続されている。パッド１０６は、表面配線パターンを介してパッド１２１に接続されている。パッド１１１は、表面配線パターンを介して外部端子Ｔ３とビアホール１３４に接続されている。パッド１１２は、表面配線パターンを介してパッド１１５とビアホール１３２に接続されている。パッド１１４は、表面配線パターンを介してビアホール１３１に接続されている。パッド１１６は、表面配線パターンを介してビアホール１３３に接続されている。パッド１２２は、表面配線パターンを介して外部端子Ｔ４、パッド１２３、及び、ビアホール１３６に接続されている。パッド１２４は、表面配線パターンを介してビアホール１３５に接続されている。
【００４２】
次に、図５を参照しながらプリント配線基板１００の裏面レイアウトについて述べる。ビアホール１３１は、裏面配線パターンを介してビアホール１３４に接続されている。ビアホール１３２は、裏面配線パターンを介してビアホール１３５に接続されている。ビアホール１３３は、裏面配線パターンを介してビアホール１３６に接続されている。
【００４３】
なお、配線抵抗や配線容量の影響をできるだけ低減するためには、外部端子Ｔ１〜Ｔ３に接続される配線パターンをできるだけ短くかつ太く形成することが望ましい。
【００４４】
図６は、制御回路１０の一構成例（表面に半導体装置１１及び１２と抵抗Ｒ１及びＲ２を搭載済みのプリント配線基板１００）を示すパターン図である。半導体装置１１は、外部端子Ｔ１１〜Ｔ１６とパッド１０１〜１０６とを各々半田付けするように実装される。半導体装置１２は、外部端子Ｔ２１〜Ｔ２６とパッド１１１〜１１６とを各々半田付けするように実装される。抵抗Ｒ１は、その両端とパッド１２１及び１２２とを各々半田付けするように実装される。抵抗Ｒ２は、その両端とパッド１２３及び１２４とを各々半田付けするように実装される。上記の実装により、先出の回路構成（図１）が実現される。
【００４５】
このように、制御回路１０は、半導体装置１１及び１２、並びに、抵抗Ｒ１及びＲ２をプリント配線基板１００上に搭載したモジュールとして提供することが望ましい。なお、本モジュールは、整流トランジスタ２０を含んでいないので、整流トランジスタ２０については任意に選択することが可能である。ただし、整流トランジスタ２０を任意に選択する必要がないのであれば、整流トランジスタ２０を本モジュールに含めても構わない。また、プリント配線基板１００とその表面実装部品は、全体を樹脂などで封止してもよい。
【００４６】
＜ターンオン特性／ターンオフ特性＞
図７及び図８は、それぞれ、整流回路１のターンオン特性及びターンオフ特性を示すタイミングチャートであり、上から順に、整流トランジスタ２０のドレイン・ソース間電圧Ｖ１とゲート・ソース間電圧Ｖ２が描写されている。
【００４７】
図７で示したように、ドレイン・ソース間電圧Ｖ１が正（例えば＋２００ｍＶ）から負（例えば−２００ｍＶ）に転じると、ゲート・ソース間電圧Ｖ２がローレベルからハイレベルに立ち上がり、整流トランジスタ２０がオンとなる。逆に、図８で示したように、ドレイン・ソース間電圧Ｖ１が負から正に転じると、ゲート・ソース間電圧Ｖ２がハイレベルからローレベルに立ち下がり、整流トランジスタ２０がオフとなる。
【００４８】
なお、制御回路１０を形成する抵抗Ｒ１及びＲ２（図１を参照）の抵抗値が低いほど、ターンオン時間ｔ１及びターンオフ時間ｔ２は短くなるが、その背反として制御回路１０の駆動電流が大きくなる。そのため、両者のバランスを鑑み、抵抗Ｒ１及びＲ２の抵抗値は５０ｋΩ以下（例えばＲ１＝２０ｋΩ、Ｒ２＝１０ｋΩ）に設定することが望ましい。このとき、無負荷時のターンオン時間ｔ１及びターンオフ時間ｔ２はそれぞれ１〜２μｓ及び６０〜１００ｎｓ程度となり、制御回路１０の駆動電流は１〜２ｍＡ程度となる。
【００４９】
また、配線抵抗や配線容量に起因するターンオン時間ｔ１及びターンオフ時間ｔ２の増大を避けるためには、制御回路１０の外部端子Ｔ１〜Ｔ３と整流トランジスタ２０をできるだけ近くに配置することが望ましい。なお、先出の図４〜図６では、外部端子Ｔ１〜Ｔ４の配置バランスを優先して、外部端子Ｔ１が外部端子Ｔ２及びＴ３から離れた位置に設けられているが、制御回路１０と整流トランジスタ２０との近接配置を最優先とするのであれば、先出の図１で示したように、外部端子Ｔ１〜Ｔ３を一列に並べたモジュールを形成することが望ましい。
【００５０】
＜電源装置への適用＞
図９は、電源装置の第１構成例を示す回路図である。本構成例の電源装置２００は、商用交流電源ＰＷから入力される交流入力電圧Ｖｉを直流出力電圧Ｖｏに変換して負荷Ｚに出力する絶縁型のＡＣ／ＤＣコンバータであり、ダイオードブリッジ２１０と、スイッチ制御部２２０と、トランス２３０と、出力トランジスタ（ＮＭＯＳＦＥＴ）２４０と、整流回路２５０と、キャパシタ２６０と、フォトカプラ２７０と、を有する。
【００５１】
ダイオードブリッジ２１０は、交流入力電圧Ｖｉを全波整流して直流電圧Ｖｄｃを生成する。スイッチ制御部２２０は、フォトカプラ２７０の出力信号（出力電圧Ｖｏに応じた帰還信号）に基づいてスイッチ２４０のオン／オフ制御を行うことにより、トランス２３０の一次巻線を駆動する。整流回路２５０は、整流ダイオードの代替回路であり、先の整流回路１を好適に用いることができる。
【００５２】
本構成例の電源装置２００において、スイッチ２４０のオン期間中には、直流電圧Ｖｄｃの印加端からトランス２３０の一次巻線に一次電流が流れるので、当該一次巻線にエネルギが蓄えられる。一方、スイッチ２４０のオフ期間中には、トランス２３０の二次巻線に誘起電圧が生じるので、当該二次巻線から整流回路２５０を介した二次電流が流れる。このとき、負荷Ｚには上記の誘起電圧を整流及び平滑することで得られる直流出力電圧Ｖｏが供給される。以降も、基本的に上記と同様のスイッチング制御動作が繰り返される。
【００５３】
ここで、整流ダイオードの代替回路として、整流トランジスタを備えた整流回路２５０（先の整流回路１に相当）を用いることにより、整流動作時の電力損失を低減することができるので、電源効率を高めることが可能となる。
【００５４】
図１０は、電源装置の第２構成例を示す回路図である。本構成例の電源装置３００は、入力電圧Ｖｉを出力電圧Ｖｏに降圧して負荷Ｚに出力するＤＣ／ＤＣコンバータであり、スイッチ制御部３１０と、出力トランジスタ（ＮＭＯＳＦＥＴ）３２０と、整流回路３３０と、インダクタ３４０と、キャパシタ３５０と、を有する。
【００５５】
本構成例の電源装置３００において、スイッチ３２０のオン期間中には、入力電圧Ｖｉの印加端からインダクタ３４０を介して電流が流れるので、インダクタ３４０にエネルギが蓄えられる。一方、スイッチ３２０のオフ期間中には、インダクタ３４０に蓄積されていたエネルギの放出に伴い、接地端から整流回路３３０を介してインダクタ３４０に向けた電流が流れる。以降も、基本的に上記と同様のスイッチング制御動作が繰り返されることにより、インダクタ３４０におけるエネルギの蓄積と放出が繰り返される。その結果、負荷Ｚには入力電圧Ｖｉを降圧した出力電圧Ｖｏが供給される。
【００５６】
ここで、整流ダイオードの代替回路として、整流トランジスタを備えた整流回路３３０（先の整流回路１に相当）を用いることにより、整流動作時の電力損失を低減することができるので、電源効率を高めることが可能となる。
【００５７】
図１１は、電源装置の第３構成例を示す回路図である。本構成例の電源装置４００は、ｍ個（ｍ≧２）のＤＣ／ＤＣコンバータ４１０−１〜ｍと、ｍ個の整流回路４２０−１〜ｍと、電源バスライン４３０と、を有する。
【００５８】
ＤＣ／ＤＣコンバータ４１０−１〜ｍは、電源バスライン４３０に対して並列に接続されており、各個独立に出力電圧Ｖｏ１〜Ｖｏｍを生成する。
【００５９】
整流回路４２０−１〜ｍは、それぞれ、ＤＣ／ＤＣコンバータ４１０−１〜ｍと電源バスライン４３０との間に挿入されており、電源バスライン４３０から整流回路４２０−１〜ｍに向けた逆流電流を遮断する。
【００６０】
電源バスライン４３０は、負荷Ｚに接続されており、これに印加される出力電圧Ｖｏが負荷Ｚに供給される。
【００６１】
本構成例の電源装置４００であれば、ＤＣ／ＤＣコンバータ４１０−１〜ｍの少なくとも一つが正常に動作している限り、負荷Ｚに対する出力電圧Ｖｏの供給を継続することが可能となる。
【００６２】
ここで、整流ダイオードの代替回路として、整流トランジスタを備えた整流回路４２０−１〜ｍ（先の整流回路１に相当）を用いることにより、整流動作時の電力損失を低減することができるので、電源効率を高めることが可能となる。
【００６３】
＜サーバへの適用＞
図１２は、サーバＸの外観図である。サーバＸに搭載される電源装置Ｘ１としては、先に説明した電源装置２００〜４００のいずれを用いることも可能である。特に、サーバＸには、２４時間３６５日連続稼働にも耐えることのできる高い信頼性が要求されるので、その電源装置Ｘ１としては、より冗長性の高い電源装置４００が最適であると言える。
【００６４】
＜その他の変形例＞
なお、上記では、整流回路１を備えた電源装置の搭載先としてサーバを例に挙げたが、電源装置の搭載先はこれに限定されるものではなく、電子機器全般に搭載することが可能である。また、整流回路１の適用対象は電源装置に限定されるものではなく、整流ダイオードの代替回路として、種々の用途に適用することが可能である。
【００６５】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００６６】
本発明に係る整流回路は、例えば、サーバなどの電源装置に用いられる整流ダイオードの代替回路として利用することが可能である。
【符号の説明】
【００６７】
１    整流回路
１０    制御回路
１１、１２    半導体装置
２０    整流トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
３０    電圧源
４０    キャパシタ
１００    プリント配線基板
１０１〜１０６    パッド（半導体装置１１の実装用）
１１１〜１１６    パッド（半導体装置１２の実装用）
１２１〜１２４    パッド（抵抗Ｒ１及びＲ２の実装用）
１３１〜１３６    ビアホール
２００    電源装置
２１０    ダイオードブリッジ
２２０    スイッチ制御部
２３０    トランス
２４０    出力トランジスタ（ＮＭＯＳＦＥＴ）
２５０    整流回路
２６０    キャパシタ
２７０    フォトカプラ
３００    電源装置
３１０    スイッチ制御部
３２０    出力トランジスタ（ＮＭＯＳＦＥＴ）
３３０    整流回路
３４０    インダクタ
３５０    キャパシタ
４００    電源装置
４１０−１〜ｍ    ＤＣ／ＤＣコンバータ
４２０−１〜ｍ    整流回路
４３０    電源バスライン
Ｑ１〜Ｑ３    ｎｐｎ型バイポーラトランジスタ
Ｑ４    ｐｎｐ型バイポーラトランジスタ
Ｒ１、Ｒ２    抵抗
Ｔ１〜Ｔ４、Ｔ１１〜Ｔ１６、Ｔ２１〜Ｔ２６    外部端子
ＰＷ    商用交流電源
Ｚ    負荷
Ｘ    サーバ
Ｘ１    電源装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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