(57)【要約】      （修正有）【課題】バンド間トンネルリングによる漏洩が減少し、性能が向上したｆｉｎＦＥＴ半導体素子及びその製造方法を提供する。【解決手段】絶縁体層と、絶縁体層上に配置される下部半導体層３８０と、下部半導体層上に配置されるチャネル領域３２０と、下部半導体層及び下部半導体層に隣接するチャネルフィンの第１側面上に配置されるソース領域と、下部半導体層及び下部半導体層に隣接するチャネルフィンの第２側面上に配置されるドレイン領域と、を備える。第１側面と第２側面とは互いに対向し、下部半導体層、チャネルフィン、ソース領域及びドレイン領域の各々は第１半導体物質及び第２半導体物質を含み、下部半導体層は第１半導体物質を第１比率で含み、チャネルフィンは第１半導体物質を第１比率より小さい第２比率で含み、ソース領域は第１半導体物質を第２比率より大きい第３比率で含み、ドレイン領域は第１半導体物質を第２比率より大きい第４比率で含む。【選択図】図４
2015103814.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体層と、
前記絶縁体層上に配置される下部半導体層と、
前記下部半導体層上に配置されるチャネルフィンと、
前記下部半導体層及び該下部半導体層に隣接する前記チャネルフィンの第１側面上に配置されるソース領域と、
前記下部半導体層及び該下部半導体層に隣接する前記チャネルフィンの第２側面上に配置されるドレイン領域と、を備え、
前記第１側面と前記第２側面とは互いに対向し、
前記下部半導体層、前記チャネルフィン、前記ソース領域、及び前記ドレイン領域の各々は、第１半導体物質及び第２半導体物質を含み、
前記下部半導体層は前記第１半導体物質を第１比率で含み、前記チャネルフィンは前記第１半導体物質を前記第１比率より小さい第２比率で含み、前記ソース領域は前記第１半導体物質を前記第２比率より大きい第３比率で含み、前記ドレイン領域は前記第１半導体物質を前記第２比率より大きい第４比率で含むことを特徴とするｆｉｎＦＥＴ半導体素子。
【請求項２】
前記第１半導体物質はシリコンであり、前記第２半導体物質はゲルマニウムであることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項３】
前記ソース領域に含まれる前記第１半導体物質の前記第３比率及び前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は、前記下部半導体層に含まれる前記第１半導体物質の前記第１比率以下であることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項４】
前記ソース領域に含まれる前記第１半導体物質の前記第３比率及び前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は、前記下部半導体層に含まれる前記第１半導体物質の前記第１比率と同じであることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項５】
前記下部半導体層は５ｎｍ〜１５ｎｍの範囲の厚さを有し、前記チャネルフィンは１０ｎｍ〜７５ｎｍの範囲の厚さを有することを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項６】
前記下部半導体層は５ｎｍの厚さを有し、前記チャネルフィンは３５ｎｍの厚さを有することを特徴とする請求項５に記載のｆｉｎＦＥＴ半導体素子。
【請求項７】
前記チャネルフィン及び前記チャネルフィンの下の前記下部半導体層の第１部分を含むチャネルと、
前記ソース領域及び前記ソース領域の下の前記下部半導体層の第２部分を含むソースと、
前記ドレイン領域と前記ドレイン領域の下の前記下部半導体層の第３部分を含むドレインと、を含むことを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項８】
前記チャネルフィンの上面上にゲートスタックをさらに含み、前記ゲートスタックは前記チャネルフィンの側壁面に延長することを特徴とする請求項７に記載のｆｉｎＦＥＴ半導体素子。
【請求項９】
前記ドレイン領域は、前記下部半導体層のリセスされた部分上に配置され、前記ドレイン領域と前記絶縁体層の各々に隣接した面の間の距離は前記チャネルフィンと前記絶縁体層の各々に隣接した面の間の距離より小さいことを特徴とする請求項８に記載のｆｉｎＦＥＴ半導体素子。
【請求項１０】
前記下部半導体層に含まれる前記第１半導体物質の前記第１比率は１０％〜４０％の範囲内であり、前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は１０％〜４０％の範囲内であり、前記チャネルフィンに含まれる前記第１半導体物質の前記第２比率は５％〜３５％の範囲内であり、
前記第４比率は前記第１比率以下であり、前記第２比率は前記第４比率未満であることを特徴とする請求項９に記載のｆｉｎＦＥＴ半導体素子。
【請求項１１】
前記ｆｉｎＦＥＴ半導体素子はｎ型ｆｉｎＦＥＴであって、
前記ドレイン領域は、前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、
前記上部ドレイン領域に含まれる前記第１半導体物質の比率は、前記下部ドレイン領域に含まれる前記第１半導体物質の比率より大きいことを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１２】
前記ｆｉｎＦＥＴ半導体素子はｐ型ｆｉｎＦＥＴであって、
前記ドレイン領域は、前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、
前記上部ドレイン領域に含まれる前記第１半導体物質の比率は、前記下部ドレイン領域に含まれる前記第１半導体物質の比率より小さいことを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１３】
前記ｆｉｎＦＥＴ半導体素子はｐ型ｆｉｎＦＥＴであって、
前記ドレイン領域は前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、
前記上部ドレイン領域は、前記上部ドレイン領域中に２０％以下の比率で含まれる錫及び前記下部ドレイン領域中よりも低い比率で前記上部ドレイン領域中に含まれるシリコンのうちの少なくとも一つと、ゲルマニウムとを含むことを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１４】
前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、
前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、
前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のそれぞれに含まれる前記第１半導体物質の比率の各々は、順次に前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と同じであることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１５】
前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、
前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、
前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のそれぞれに含まれる前記第１半導体物質の比率の各々は、順次に前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１６】
前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、
前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、
前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のうちの少なくとも一つに含まれる第１半導体物質の比率が前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なることを特徴とする請求項１に記載のｆｉｎＦＥＴ半導体素子。
【請求項１７】
前記下部半導体層及び前記ｎ型ｆｉｎＦＥＴの前記チャネルフィンのうちの少なくとも一つに含まれるシリコンの比率を減少させるマスク（ｍａｓｋｅｄ）ゲルマニウム濃縮工程により生成される、前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のうちの少なくとも一つに含まれる前記第１半導体物質の比率が前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なることを特徴とする請求項１６に記載のｆｉｎＦＥＴ半導体素子。
【請求項１８】
第１基板、前記第１基板上にＳｉｙＧｅ１−ｙを含む第１層、及び前記第１層上にＳｉｘＧｅ１−ｘ（ここで、ｘ＞ｙである）を含む第２層を含むドナー（ｄｏｎｏｒ）ウェハを形成するステップと、
前記第１基板と前記第１層の少なくとも一部分の間に劈開面を形成するステップと、
第２基板上に絶縁体層を形成するステップと、
前記第２層と前記絶縁体層とが隣接するように前記ドナーウェハを前記絶縁体層にボンディングするステップと、
前記劈開面でドナーウェハを切断するステップと、を有することを特徴とするｆｉｎＦＥＴ半導体素子の製造方法。
【請求項１９】
フィンを形成するように前記第１及び第２層をエッチングするステップと、
前記フィンの第１及び第２の露出した領域が形成されるように前記第１と第２の露出した領域の間の前記フィンのチャネル領域上にダミーゲートを形成するステップと、
前記フィンの前記第１露出領域及び第２露出領域をリセスするステップと、
前記リセスされた第１露出領域にソース領域を、前記リセスされた第２露出領域にドレイン領域を形成するステップと、をさらに含み、
前記ソース領域及びドレイン領域はＳｉｚＧｅ１−ｚ（ここでｚ＞ｙである）を含むことを特徴とする請求項１８に記載のｆｉｎＦＥＴ半導体素子の製造方法。
【請求項２０】
前記第２層の厚さは、前記第１層の厚さより薄く、前記第２層の格子定数は前記第１層の格子定数と同じであることを特徴とする請求項１８に記載のｆｉｎＦＥＴ半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳しくは、ｆｉｎＦＥＴ半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
絶縁体上ゲルマニウム（ＧｅＯＩ：Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ｆｉｎＦＥＴ構造は、ｐＦＥＴ及びｎＦＥＴのキャリヤ移動度を増加させ、チャネルフィンの直下の下部絶縁体層の使用によるサブ−フィン漏洩電流を減少させるために開発された。しかし、ｆｉｎＦＥＴ構造全体が１００％のゲルマニウム（Ｇｅ）で形成された純粋なＧｅＯＩ  ｆｉｎＦＥＴ構造では、純粋なゲルマニウムの有する狭いバンドギャップによりバンド間トンネリング（ＢＴＢＴ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ−Ｔｕｎｎｅｌｉｎｇ）現象が生じる。したがって、純粋なＧｅＯＩ  ｆｉｎＦＥＴ構造はオフ状態での漏洩電流が増加する。
【０００３】
バンド間トンネリングによる漏洩を防止するために、Ｇｅフィルムにシリコン（Ｓｉ）を添加してＳｉＧｅ化合物を形成する方法がある。ＳｉＧｅ化合物はバンドギャップを増加させ、バンド間トンネリングによる漏洩を大きく減少させる。しかし、ＧｅＯＩ  ｆｉｎＦＥＴ全体に一定比率のシリコンを添加することは結果的に、チャネル全体の移動度を目標値より減少させるため、ＧｅＯＩ  ｆｉｎＦＥＴ構造の性能が低下する。
【０００４】
図１は、従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【０００５】
図１を参照すると、従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子１００は、基板１０５及び基板１０５上に配置された絶縁体層１１０を含む。また、従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子１００は、フィン（ｆｉｎ）形態のチャネル領域１２０を含む。従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子１００は、チャネル領域１２０の上面に配置されてフィンの側壁面に延長するゲートスタック１５０を含む。チャネル領域１２０の側面上の領域はリセスエッチングにより除去され、ソース領域１３０及びドレイン領域１４０がチャネル領域１２０の対向する側面上のリセスされた領域にエピタキシャル再成長される。ソース領域１３０及びドレイン領域１４０は、バンド間トンネリング（ＢＴＢＴ）による漏洩を減少させ、性能を向上させるために、チャネル領域１２０より高い比率（ｐｅｒｃｅｎｔａｇｅ）のシリコンを含む。
【０００６】
しかし、絶縁体層１１０とソース領域１３０及びドレイン領域１４０のエピタキシャル物質とは互いに格子が一致しない場合もある。仮に、リセスエッチングにより絶縁体層１１０が露出するように完全リセスエッチングを行った場合、高いシリコン比率を有するＳｉＧｅのエピタキシャル再成長によりリセスされた領域を再び満たすためのテンプレートとして機能するフィン（ｆｉｎ）物質が下部に残らない。したがって、部分的なリセスエッチングによりソース領域１３０及びドレイン領域１４０の各々と絶縁体層１１０との間にフィン物質領域（１６０、１７０）を残す。しかし、フィン物質領域（１６０、１７０）は、ソース領域１３０及びドレイン領域１４０より低い比率のシリコンを含むため、ｆｉｎＦＥＴ構造の下部では高いＢＴＢＴ漏洩が生じる。
【０００７】
図２及び図３は、他の従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。図３は、図２のＡ−Ａ’線に沿った断面図である。
【０００８】
図２及び図３を参照すると、他の従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子２００は、基板２０５及び基板２０５上に配置された絶縁体層２１０を含む。また、他の従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子２００は、フィン（ｆｉｎ）形態を有するチャネル領域２２０を含む。他の従来技術によるｆｉｎＦＥＴ半導体素子２００は、チャネル領域２２０の上面に配置されてフィンの側壁面に延長するゲートスタック２５０を含む。ソース領域２３０及びドレイン領域２４０は、チャネル領域２２０の対向する側面上にフィンを囲むようにエピタキシャル成長する。ソース領域２３０及びドレイン領域２４０は、ＢＴＢＴ漏洩の減少と性能の向上のため、チャネル領域２２０より高いシリコン比率を有する。
【０００９】
しかし、ソース領域２３０及びドレイン領域２４０の周りに成長しているフィン物質領域は、ソース領域１３０及びドレイン領域１４０より低い比率のシリコンを有するため、ｆｉｎＦＥＴ構造の下部またはｆｉｎＦＥＴ構造全体では高いＢＴＢＴ漏洩が生じる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、バンド間トンネリングによる漏洩が減少し、性能が向上した半導体素子及びその製造方法を提供することにある
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明の一態様によるｆｉｎＦＥＴ半導体素子は、絶縁体層と、前記絶縁体層上に配置される下部半導体層と、前記下部半導体層上に配置されるチャネルフィンと、前記下部半導体層及び該下部半導体層に隣接する前記チャネルフィンの第１側面上に配置されるソース領域と、前記下部半導体層及び該下部半導体層に隣接する前記チャネルフィンの第２側面上に配置されるドレイン領域と、を備え、前記第１側面と前記第２側面とは互いに対向し、前記下部半導体層、前記チャネルフィン、前記ソース領域、及び前記ドレイン領域の各々は、第１半導体物質及び第２半導体物質を含み、前記下部半導体層は前記第１半導体物質を第１比率で含み、前記チャネルフィンは前記第１半導体物質を前記第１比率より小さい第２比率で含み、前記ソース領域は前記第１半導体物質を前記第２比率より大きい第３比率で含み、前記ドレイン領域は前記第１半導体物質を前記第２比率より大きい第４比率で含むことを特徴とする。
【００１２】
前記第１半導体物質はシリコンであり、前記第２半導体物質はゲルマニウムであり得る。
前記ソース領域に含まれる前記第１半導体物質の前記第３比率及び前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は、前記下部半導体層に含まれる前記第１半導体物質の前記第１比率以下であり得る。
前記ソース領域に含まれる前記第１半導体物質の前記第３比率及び前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は、前記下部半導体層に含まれる前記第１半導体物質の前記第１比率と同じであり得る。
前記下部半導体層は５ｎｍ〜１５ｎｍの範囲の厚さを有し、前記チャネルフィンは１０ｎｍ〜７５ｎｍの範囲の厚さを有し得る。
前記下部半導体層は５ｎｍの厚さを有し、前記チャネルフィンは３５ｎｍの厚さを有し得る。
前記チャネルフィン及び前記チャネルフィンの下の前記下部半導体層の第１部分を含むチャネルと、前記ソース領域及び前記ソース領域の下の前記下部半導体層の第２部分を含むソースと、前記ドレイン領域と前記ドレイン領域の下の前記下部半導体層の第３部分を含むドレインと、を含み得る。
【００１３】
前記ｆｉｎＦＥＴ半導体素子は、前記チャネルフィンの上面上にゲートスタックをさらに含み、前記ゲートスタックは前記チャネルフィンの側壁面に延長し得る。
前記ドレイン領域は、前記下部半導体層のリセスされた部分上に配置され、前記ドレイン領域と前記絶縁体層の各々に隣接した面の間の距離は前記チャネルフィンと前記絶縁体層の各々に隣接した面の間の距離よりも小さくても良い。
前記下部半導体層に含まれる前記第１半導体物質の前記第１比率は１０％〜４０％の範囲内であり、前記ドレイン領域に含まれる前記第１半導体物質の前記第４比率は１０％〜４０％の範囲内であり、前記チャネルフィンに含まれる前記第１半導体物質の前記第２比率は５％〜３５％の範囲内であり、前記第４比率は前記第１比率以下であり、前記第２比率は前記第４比率未満であり得る。
【００１４】
前記ｆｉｎＦＥＴ半導体素子はｎ型ｆｉｎＦＥＴであって、前記ドレイン領域は、前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、前記上部ドレイン領域に含まれる前記第１半導体物質の比率は、前記下部ドレイン領域に含まれる前記第１半導体物質の比率より大きくても良い。
前記ｆｉｎＦＥＴ半導体素子はｐ型ｆｉｎＦＥＴであって、前記ドレイン領域は、前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、前記上部ドレイン領域に含まれる前記第１半導体物質の比率は、前記下部ドレイン領域に含まれる前記第１半導体物質の比率より小さくても良い。
さらに、前記ｆｉｎＦＥＴ半導体素子はｐ型ｆｉｎＦＥＴであって、前記ドレイン領域は前記下部半導体層に隣接する下部ドレイン領域及び該下部ドレイン領域上に配置された上部ドレイン領域を備え、前記上部ドレイン領域は、前記上部ドレイン領域中に２０％以下の比率で含まれる錫及び前記下部ドレイン領域中よりも低い比率で前記上部ドレイン領域中に含まれるシリコンのうちの少なくとも一つと、ゲルマニウムとを含み得る。
【００１５】
また、前記ｆｉｎＦＥＴ半導体素子は、前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のそれぞれに含まれる前記第１半導体物質の比率の各々は、順次に前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と同じであり得る。
【００１６】
前記ｆｉｎＦＥＴ半導体素子は、前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のそれぞれに含まれる前記第１半導体物質の比率の各々は、順次に前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なり得る。
前記ｆｉｎＦＥＴ半導体素子は、前記下部半導体層上に配置された第２チャネルフィン、第２ソース領域、及び第２ドレイン領域を備えるｐ型ｆｉｎＦＥＴをさらに含み、前記チャネルフィンはｎ型ｆｉｎＦＥＴの第１チャネルフィンを、前記ソース領域はｎ型ｆｉｎＦＥＴの第１ソース領域を、前記ドレイン領域はｎ型ｆｉｎＦＥＴの第１ドレイン領域を成し、前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のうちの少なくとも一つに含まれる第１半導体物質の比率が前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なり得る。
前記下部半導体層及び前記ｎ型ｆｉｎＦＥＴの前記チャネルフィンのうちの少なくとも一つに含まれるシリコンの比率を減少させるマスク（ｍａｓｋｅｄ）ゲルマニウム濃縮工程により生成される、前記第２チャネルフィン、前記第２ソース領域、及び前記第２ドレイン領域のうちの少なくとも一つに含まれる前記第１半導体物質の比率が前記第１半導体物質の前記第２比率、第３比率、及び第４比率の各々と異なり得る。
【００１７】
上記目的を達成するためになされた本発明の一態様によるｆｉｎＦＥＴ半導体素子の製造方法は、第１基板、前記第１基板上にＳｉｙＧｅ１−ｙを含む第１層、及び前記第１層上にＳｉｘＧｅ１−ｘ（ここで、ｘ＞ｙである）を含む第２層を含むドナー（ｄｏｎｏｒ）ウェハを形成するステップと、前記第１基板と前記第１層の少なくとも一部分の間に劈開面を形成するステップと、第２基板上に絶縁体層を形成するステップと、前記第２層と前記絶縁体層とが隣接するように前記ドナーウェハを前記絶縁体層にボンディングするステップと、前記劈開面でドナーウェハを切断するステップと、を有することを特徴とする。
【００１８】
前記ｆｉｎＦＥＴ半導体素子の製造方法は、フィンを形成するように前記第１層及び第２層をエッチングするステップと、前記フィンの第１及び第２の露出した領域が形成されるように前記第１と第２の露出した領域の間の前記フィンのチャネル領域上にダミーゲートを形成するステップと、前記フィンの前記第１露出領域及び第２露出領域をリセスするステップと、前記リセスされた第１露出領域にソース領域を、前記リセスされた第２露出領域にドレイン領域を形成するステップと、をさらに含み、前記ソース領域及びドレイン領域はＳｉｚＧｅ１−ｚ（ここでｚ＞ｙである）を含み得る。
前記第２層の厚さは前記第１層の厚さより薄く、前記第２層の格子定数は前記第１層の格子定数と同じであり得る。
【発明の効果】
【００１９】
本発明のｆｉｎＦＥＴ半導体素子によれば、性能が向上し、バンド間トンネルリング（ＢＴＢＴ）による漏洩を減少させることができる。
【図面の簡単な説明】
【００２０】
【図１】従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【図２】他の従来技術によるＧｅＯＩ  ｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【図３】図２のＡ−Ａ’線に沿った断面図である。
【図４】本発明の一実施形態によるｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【図５】図４のＢ−Ｂ’線に沿った断面図である。
【図６】本発明の他の実施形態によるｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【図７】図４のｆｉｎＦＥＴ半導体素子の製造方法を示す工程断面図である。
【図８】図４のｆｉｎＦＥＴ半導体素子の製造方法を示す工程断面図である。
【図９】図４のｆｉｎＦＥＴ半導体素子の製造方法を示す工程断面図である。
【図１０】図４のｆｉｎＦＥＴ半導体素子の製造方法を示す工程断面図である。
【図１１】図８の絶縁体上に形成される半導体の製造方法を示すフローチャートである。
【図１２】図４のｆｉｎＦＥＴ半導体素子の製造方法を示すフローチャートである。
【図１３】本発明の更に他の実施形態によるｎ型ｆｉｎＦＥＴとｐ型ｆｉｎＦＥＴを含むｆｉｎＦＥＴ半導体素子を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明を実施するための形態の具体例を図面を参照しながら詳細に説明する。なお、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現される。本実施形態は、単に開示内容を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の技術的思想を十分に知らしめるために提供するものである。明細書全体に亘って同一参照符号は同一構成要素を示す。
【００２２】
第１、第２などの用語を多様な素子及び構成要素を説明するために使用するが、これらの素子及び構成要素はこれらの用語によって限定されない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で述べる第１構成要素は本発明の技術的思想内で第２構成要素であり得る。
【００２３】
素子（ｅｌｅｍｅｎｔｓ）または層が、他の素子または層の「上（ｏｎ）」にあるとする場合、他の素子の真上または中間に他の層または他の素子を介在する場合のすべてを含む。一方、素子が「直接の上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「真上」にあるとする場合、これは中間に他の素子または層が介在しないことを示す。
【００２４】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示すように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に説明するために使用する。空間的に相対的な用語は、図面に示す方向に加え、使用時または動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に示す素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記載した素子は他の素子の「上（ａｂｏｖｅ）」に置かれる。したがって、例示的な用語である「下」は下と上の方向をすべて含む。素子は他の方向にも配向し得る、これにより空間的に相対的な用語は配向によって解釈される。
【００２５】
本明細書で使用する用語は実施形態を説明するものであり、本発明を制限するものではない。本明細書で、単数型は文言で特に言及しない限り複数型も含む。本明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は記載した構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００２６】
本明細書で使用するすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解される意味として使用する。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
【００２７】
図４及び図５は、本発明の一実施形態によるｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。図５は、図４のＢ−Ｂ’線に沿った断面図である。
【００２８】
図４及び図５を参照すると、ｆｉｎＦＥＴ半導体素子３００は基板３０５及び基板３０５上に配置された絶縁体層３１０を含む。下部半導体層３８０は絶縁体層３１０上に配置される。フィン（ｆｉｎ）形態のチャネル領域３２０は下部半導体層３８０上に配置される。ゲートスタック３５０はチャネル領域３２０の上面に配置されてフィンの側壁面に延長する。ソース領域３３０及びドレイン領域３４０は、下部半導体層３８０及びチャネル領域３２０の対向する側面上に配置される。
【００２９】
下部半導体層３８０、チャネル領域３２０、ソース領域３３０、及びドレイン領域３４０の各々は、第１半導体物質及び第２半導体物質を含む。本実施形態において、第１半導体物質はシリコン（Ｓｉ）であり、第２半導体物質はゲルマニウム（Ｇｅ）である。本実施形態ではＳｉ及びＧｅに関連して説明するが、Ｇｅと錫（Ｓｎ）との組合せのような他の物質を使用し得る。
【００３０】
第１半導体物質及び第２半導体物質の相対的な比率（ｐｅｒｃｅｎｔａｇｅ）は多様な領域において異なる。例えば、下部半導体層３８０は、ｘ％のＳｉを含むＳｉｘＧｅ１−ｘを含む。チャネル領域３２０は、ｙ％のＳｉを含むＳｉｙＧｅ１−ｙを含む。ソース領域３３０及びドレイン領域３４０の各々は、ｚ％のＳｉを含むＳｉｚＧｅ１−ｚを含む。
【００３１】
また、本実施形態において、下部半導体層３８０、チャネル領域３２０、及びソース領域３３０とドレイン領域３４０の各々に含まれるＳｉの比率は、ｘ％、ｙ％、またはｚ％で表すが、これに制限されない。したがって、下部半導体層３８０に含まれる第１半導体物質の比率は第１比率、フィン形態のチャネル領域３２０に含まれる第１半導体物質の比率は第２比率、ソース領域３３０に含まれる第１半導体物質の比率は第３比率、ドレイン領域３４０に含まれる第１半導体物質の比率は第４比率で表す。
【００３２】
なお、多様な領域での組成が均一でない場合もある。言い換えると、一つの領域はその一つの領域全体に亘って均一ではないＳｉ及び／またはＧｅの比率を有する。本実施形態において、ｆｉｎＦＥＴ半導体素子の一部領域及び／または全体領域の組成は、製造工程または処理工程の中間段階における一部領域及び／または全体領域の組成と異なる。
【００３３】
本実施形態において、チャネル領域３２０に含まれるＳｉの比率は、ソース領域３３０及びドレイン領域３４０に含まれるＳｉの比率よりも小さい。例えば、チャネル領域３２０は、Ｓｉをｙ％の比率で含む。例えば、チャネル領域３２０のＳｉのｙ％の比率は約５％〜３５％の範囲内である。ソース領域３３０及びドレイン領域３４０は、チャネル領域３２０のｙ％の比率より大きいｚ％の比率でＳｉを含む。例えば、ソース領域３３０及びドレイン領域３４０のｚ％の比率は約１０％〜４０％の範囲内である。下部半導体層３８０は、チャネル領域３２０のｙ％の比率より大きく、ソース領域３３０及びドレイン領域３４０のｚ％の比率以上であるｘ％の比率でＳｉを含む。例えば、下部半導体層３８０のＳｉのｘ％の比率は約１０％〜４０％の範囲内である。
【００３４】
下部半導体層３８０は、ソース領域３３０の下に下部半導体層３８０の下部ソース領域３６０が配置されるようにソース領域３３０の下に延長される。本実施形態によるｆｉｎＦＥＴ半導体素子３００のソースはソース領域３３０及び下部ソース領域３６０を含む。
【００３５】
同様に、下部半導体層３８０は、ドレイン領域３４０の下に下部半導体層３８０の下部ドレイン領域３７０が配置されるようにドレイン領域３４０の下に延長される。本実施形態によるｆｉｎＦＥＴ半導体素子３００のドレインはドレイン領域３４０及び下部ドレイン領域３７０を含む。
【００３６】
また、下部半導体層３８０の下部ソース領域３６０及び下部ドレイン領域３７０はＳｉをｘ％の比率で含む。ソース領域３３０及びドレイン領域３４０並びに下部ソース領域３６０及び下部ドレイン領域３７０は、チャネル領域３２０のｙ％の比率より高い比率のＳｉを含むため、ｆｉｎＦＥＴ半導体素子３００はソース及びドレインの全体を通してＳｉを高い比率で含む。したがって、本実施形態によるｆｉｎＦＥＴ半導体素子はバンド間トンネリング（ＢＴＢＴ）による漏洩を減少させることができる。
【００３７】
下部半導体層３８０は、チャネル領域３２０の厚さに比べて薄い。例えば、下部半導体層３８０は約５ｎｍ〜１５ｎｍ範囲内の厚さを有し、チャネル領域３２０は約１０ｎｍ〜７５ｎｍ範囲内の厚さを有する。本実施形態において、下部半導体層３８０は約５ｎｍの厚さを有し、チャネル領域３２０は約３５ｎｍの厚さを有する。
【００３８】
図６は、本発明の他の実施形態によるｆｉｎＦＥＴ半導体素子を概略的に示す断面図である。
【００３９】
図６を参照すると、ｆｉｎＦＥＴ半導体素子４００は、図４及び図５のｆｉｎＦＥＴ半導体素子３００と全体的に類似する。ただし、ｆｉｎＦＥＴ半導体素子４００のソースは、下部半導体層４８０に隣接する下部ソース領域４３０と下部ソース領域４３０上に配置された上部ソース領域４３５とを含む。同様に、ｆｉｎＦＥＴ半導体素子４００のドレインは、下部半導体層４８０に隣接する下部ドレイン領域４４０と下部ドレイン領域４４０上に配置された上部ドレイン領域４４５とを含む。
【００４０】
下部ソース領域４３０及び下部ドレイン領域４４０は、ｚ％のＳｉを含むＳｉｚＧｅ１−ｚを含む。上部ソース領域４３５及び上部ドレイン領域４４５は、ｚ＊％のＳｉを含むＳｉｚ＊Ｇｅ１−ｚ＊を含み、ｚ＊％は下部ソース領域４３０及び下部ドレイン領域４４０のｚ％とは異なる。
【００４１】
本実施形態において、ｆｉｎＦＥＴ半導体素子４００は、ｎ型ｆｉｎＦＥＴであり得、上部ソース領域４３５及び上部ドレイン領域４４５に含まれるＳｉのｚ＊％の比率は下部ソース領域４３０及び下部ドレイン領域４４０のｚ％の比率よりも大きい。一方、本実施形態の他の例において、ｆｉｎＦＥＴ半導体素子４００は、ｐ型ｆｉｎＦＥＴであり得、上部ソース領域４３５及び上部ドレイン領域４４５に含まれるＳｉのｚ＊の％比率は下部ソース領域４３０及び下部ドレイン領域４４０のｚ％の比率よりも小さい。
【００４２】
本実施形態の更に他の例において、ｆｉｎＦＥＴ半導体素子４００は、ｐ型ｆｉｎＦＥＴであり得、上部ソース領域４３５及び上部ドレイン領域４４５はＧｅＳｎを含む。例えば、上部ソース領域４３５及び上部ドレイン領域４４５に含まれるＳｎの比率は２０％以下である。本実施形態の更に他の例において、ＳｉまたはＳｎの比率はソース領域及びドレイン領域内で互いに異なる場合もある。例えば、ソース領域及びドレイン領域内でのＳｉまたはＳｎの比率は、下部半導体層４８０に隣接する領域では大きく、下部半導体層４８０から遠くなるほど小さくなる勾配を有し、またはこれと逆の場合もある。
【００４３】
図７〜図１０は、図４に示したｆｉｎＦＥＴ半導体素子の製造方法を示す工程断面図である。図１１は、図８に示す絶縁体上に形成される半導体の製造方法を示すフローチャートである。図１２は、図４に示したｆｉｎＦＥＴ半導体素子の製造方法を示すフローチャートである。
【００４４】
図７及び図１１を参照すると、ＳｉＧｅドナー（ｄｏｎｏｒ）ウェハ５００が形成される（ステップ８１０）。ドナーウェハ５００はバッファ層５１０を含む。ＳｉｙＧｅ１−ｙ層５２０はバッファ層５１０上に形成される。ＳｉｙＧｅ１−ｙ層５２０の厚さは少なくとも図４で求められる最終のチャネル領域３２０の厚さである。ＳｉｘＧｅ１−ｘ層５３０はＳｉｙＧｅ１−ｙ層５２０上に形成される。ＳｉｘＧｅ１−ｘ層５３０の厚さは概ね図４で求められる最終の下部半導体層３８０の厚さである。本実施形態において、ＳｉｙＧｅ１−ｙ層５２０及びＳｉｘＧｅ１−ｘ層５３０はエピタキシャル成長により形成される。ＳｉｙＧｅ１−ｙ層５２０の格子定数は大略ＳｉｘＧｅ１−ｘ層５３０の格子定数と同じである。その後、酸化物層などからなる絶縁体層（図示せず）がＳｉｘＧｅ１−ｘ層５３０上に形成される。
【００４５】
劈開（ｃｌｅａｖｉｎｇ）面５４０がドナーウェハ５００内に形成される（ステップ８２０）。劈開面５４０はＳｉｙＧｅ１−ｙ層５２０に沿った深さを有する。
【００４６】
図８及び図１１を参照すると、絶縁体層３１０が基板３０５上に形成される（ステップ８３０）。基板３０５はＳｉ基板である。絶縁体層３１０は酸化物層である。図７のドナーウェハ５００は絶縁体層３１０上にボンディングされ、その後、絶縁体５６０上に半導体を形成するように劈開面５４０に沿って切断される（ステップ８４０）。例えば、切断工程は設計ウェハ技術であるスマートカット（登録商標）を利用して行われる。ドナーウェハ５００はボンディングする前に、ＳｉｘＧｅ１−ｘ層５３０が絶縁体層３１０に隣接するように裏返しにされる。
【００４７】
本実施形態の他の例において、絶縁体層３１０は基板３０５の代わりにＳｉｘＧｅ１−ｘ層５３０上に形成される。ドナーウェハ５００は絶縁体上に半導体を形成するため、基板３０５上にボンディングされる。この場合、ドナーウェハ５００はボンディングする前に、絶縁体層３１０が基板３０５に隣接するように裏返しにされる。本実施形態の更に他の例において、絶縁体層３１０は基板３０５及びＳｉｘＧｅ１−ｘ層５３０上の両方に形成される。この場合も、ドナーウェハ５００はボンディングする前に、絶縁体層３１０に隣接するように裏返しにされる。
【００４８】
図９及び図１２を参照すると、ＳｉｙＧｅ１−ｙ層５２５及びＳｉｘＧｅ１−ｘ層５３０は絶縁体層３１０上にＳｉｙＧｅ１−ｙ／ＳｉｘＧｅ１−ｘフィンを形成するようにパターニング及びエッチングされる（ステップ９１０）。ダミーゲート６１０がフィンの側壁に沿ってフィン上に形成される（ステップ９２０）。本実施形態の他の例では、側壁スペーサがダミーゲート６１０の側壁上に形成される。側壁スペーサはダミーゲート６１０の側壁上に延長され、側壁スペーサの基板からの高さは、基板からＳｉｙＧｅ１−ｙ層５２５の上面までの高さ以上であり、基板からダミーゲート６１０の上面までの高さ以下である。
【００４９】
図１０及び図１２を参照すると、ＳｉｙＧｅ１−ｙ層５２５及びＳｉｘＧｅ１−ｘ層５３０のダミーゲート６１０によって保護されない領域が、エッチングによってリセスされる（ステップ９３０）。側壁スペーサを含む実施形態では、上記領域は側壁スペーサにより保護され、エッチングによってリセスされない。ＳｉｙＧｅ１−ｙ層の領域はチャネル領域３２０を形成するため、完全にリセスされる。ＳｉｘＧｅ１−ｘ層の領域は下部半導体層３８０を形成するため、部分的にエッチングされる。
【００５０】
図４、５、及び図１２を参照すると、ソース領域３３０及びドレイン領域３４０はＳｉｚＧｅ１−ｚのエピタキシャル再成長により形成される（ステップ９４０）。図９及び図１０のダミーゲート６１０はｆｉｎＦＥＴ半導体素子を形成するためゲートスタック３５０に置き替えられる。
【００５１】
図１３は、本発明の他の実施形態によるｎ型ｆｉｎＦＥＴ及びｐ型ｆｉｎＦＥＴを含むｆｉｎＦＥＴ半導体素子を示す断面図である。
【００５２】
図１３を参照すると、ｆｉｎＦＥＴ半導体素子１０００は、基板１００５及び基板１００５上に配置された絶縁体層１０１０を含む。ｎ型ｆｉｎＦＥＴ１００１は絶縁体層１０１０上に配置される。ｎ型ｆｉｎＦＥＴ１００１は絶縁体層１０１０上に配置された下部半導体層１０８０を含む。フィン（ｆｉｎ）形態のチャネル領域１０２０は下部半導体層１０８０上に配置される。ゲートスタック１０５０はチャネル領域１０２０の上面上に配置されてフィンの側壁面に延長される。ソース領域１０３０及びドレイン領域１０４０は下部半導体層１０８０上に配置され、チャネル領域１０２０の対向する側面上に配置される。
【００５３】
また、ｆｉｎＦＥＴ半導体素子１０００は絶縁体層１０１０上に配置されたｐ型ｆｉｎＦＥＴ１００２を含む。ｐ型ｆｉｎＦＥＴ１００２は絶縁体層１０１０上に下部半導体層１０８５を含む。フィン（ｆｉｎ）形態のチャネル領域１０２５は下部半導体層１０８５上に配置される。ゲートスタック１０５５はチャネル領域１０２５の上面上に配置されてフィンの側壁面に延長される。ソース領域１０３５とドレイン領域１０４５は下部半導体層１０８５上に配置され、チャネル領域１０２５の対向する側面上に配置される。
【００５４】
ｎ型ｆｉｎＦＥＴ１００１及びｐ型ｆｉｎＦＥＴ１００２の各々は、実質的に図４のｆｉｎＦＥＴ半導体素子３００と同様である。本実施形態において、ｎ型ｆｉｎＦＥＴ１００１に含まれるＳｉの比率、ｘ％、ｙ％、及びｚ％の各々は、図４のｆｉｎＦＥＴ半導体素子３００に関連して説明したように、ｐ型ｆｉｎＦＥＴ１００２に含まれるＳｉの比率の各々とほぼ同じである。本実施形態において、ｎ型ｆｉｎＦＥＴ１００１に含まれるＳｉの比率の各々はｐ型ｆｉｎＦＥＴ１００２に含まれるＳｉの比率の各々と異なる。
【００５５】
本実施形態において、ｎ型ｆｉｎＦＥＴ１００１に含まれるＳｉの比率、ｘ％、ｙ％、及び／またはｚ％のうちの少なくとも一つは、これと対応するｐ型ｆｉｎＦＥＴ１００１に含まれるＳｉ比率のうちの少なくとも一つと異なる。ｎ型ｆｉｎＦＥＴ１００１が含むＳｉの比率に対応するｐ型ｆｉｎＦＥＴに含まれるＳｉの比率との差異はマスクＧｅ（ゲルマニウム）濃縮工程の結果である。例えば、マスクＧｅ濃縮工程は、下部半導体層１０８０及び／またはｎ型ｆｉｎＦＥＴのチャネル領域１０２０に含まれるＳｉの比率を減少させる。
【００５６】
以上、図面を参照しながら本発明の実施形態を詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５７】
１００、２００    ＧｅＯＩ  ｆｉｎＦＥＴ半導体素子
３００、４００、１０００    ｆｉｎＦＥＴ半導体素子
１０５、２０５、３０５、４０５、１００５    基板
１１０、２１０、３１０、４１０、１０１０    絶縁体層
１２０、２２０、３２０、４２０、１０２０、１０２５    チャネル領域
１３０、２３０、３３０、１０３０、１０３５    ソース領域
１４０、２４０、３４０、１０４０、１０４５    ドレイン領域
１５０、２５０、３５０、４５０、１０５０、１０５５    ゲートスタック
１６０、１７０    フィン物質領域
３６０、４３０    下部ソース領域
３７０、４４０    下部ドレイン領域
３８０、４８０、１０８０、１０８５    下部半導体層
４３５    上部ソース領域
４４５    上部ドレイン領域
５００    （ＳｉＧｅ）ドナーウェハ
５１０    バッファ層
５２０、５２５    ＳｉｙＧｅ１−ｙ層
５３０    ＳｉｘＧｅ１−ｘ層
５４０    劈開面
５６０    絶縁体
６１０    ダミーゲート
１００１    ｎ型ｆｉｎＦＥＴ
１００２    ｐ型ｆｉｎＦＥＴ
【図１】
2015103814.tif 000003
【図２】
2015103814.tif 000004
【図３】
2015103814.tif 000005
【図４】
2015103814.tif 000006
【図５】
2015103814.tif 000007
【図６】
2015103814.tif 000008
【図７】
2015103814.tif 000009
【図８】
2015103814.tif 000010
【図９】
2015103814.tif 000011
【図１０】
2015103814.tif 000012
【図１１】
2015103814.tif 000013
【図１２】
2015103814.tif 000014
【図１３】
2015103814.tif 000015
【外国語明細書】
2015103814000001.pdf