(57)【要約】      （修正有）【課題】ＬＣ材料注入やＯＬＥＤ材料の積層の前にパネルの適切な機能性を確認して、生産性を最大にする方法を提供する。【解決手段】画素のアレイと、前記画素に信号を提供するように構成された周辺回路とを有するフラットパネルディスプレイをテストする方法であって、パネルにＶＩＯＳテストヘッドをレジストし７１０、少なくとも１つのテスト信号を前記周辺回路に印加し、前記周辺回路の１つ以上の電圧イメージを獲得する工程７２０と、獲得した電圧イメージに基づいて前記周辺回路内の欠陥を検出する工程７４０とを有する方法。【選択図】図７
2015129912.tif 000002
【特許請求の範囲】
【請求項１】
画素のアレイと、前記画素に信号を提供するように構成された周辺回路とを有するフラットパネルディスプレイをテストする方法であって、
少なくとも１つのテスト信号を前記周辺回路に印加する工程と、
前記周辺回路の１つ以上の電圧イメージを獲得する工程と、
獲得した電圧イメージに基づいて前記周辺回路内の欠陥を検出する工程と
を有することを特徴とする方法。
【請求項２】
前記周辺回路は、複数の周期的に配置された単位セルを含み、各電圧イメージは、前記単位セルの１つのものであることを特徴とする請求項１に記載の方法。
【請求項３】
前記周期的に配置された単位セルの周期を判別する工程をさらに含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記周期は、前記１つ以上の電圧イメージに基づいて判別されることを特徴とする請求項３に記載の方法。
【請求項５】
前記周期は、前記１つ以上の電圧イメージの高速フーリエ変換に基づいて判別されることを特徴とする請求項４に記載の方法。
【請求項６】
各電圧イメージを基準と比較する工程をさらに有し、
欠陥の前記検出工程は、１つ以上の電圧イメージと前記基準との差を検出する工程を含むことを特徴とする請求項２に記載の方法。
【請求項７】
前記基準を決める工程をさらに有することを特徴とする請求項６に記載の方法。
【請求項８】
前記基準は、前記電圧イメージに基づいて決められることを特徴とする請求項７に記載の方法。
【請求項９】
前記基準は、前記電圧イメージの平均に基づいて決められることを特徴とする請求項８に記載の方法。
【請求項１０】
前記周辺回路は、
複数のシフトレジスタと、
前記複数のシフトレジスタと前記画素のアレイとの間に配置された複数のインターフェースとを有することを特徴とする請求項１に記載の方法。
【請求項１１】
画素のアレイと、前記画素に信号を提供するように構成された周辺回路とを有するフラットパネルディスプレイをテストするように構成されたシステムであって、
少なくとも１つのテスト信号を前記周辺回路に印加するように構成されたプローブアセンブリと、
前記周辺回路の１つ以上の電圧イメージを獲得するように構成された電圧イメージシステムと、
獲得した電圧イメージに基づいて前記周辺回路内の欠陥を検出するように構成されたプロセッサと
を有することを特徴とするシステム。
【請求項１２】
前記周辺回路は、周期的に配置された複数の単位セルを含み、各電圧イメージは、単位セルの１つのものであることを特徴とする請求項１１記載のシステム。
【請求項１３】
前記プロセッサは、さらに、周期的に配置された前記単位セルの周期を判別するように構成されていることを特徴とする請求項１２記載のシステム。
【請求項１４】
前記周期は、１つ以上の電圧イメージに基づいて判別されることを特徴とする請求項１３記載のシステム。
【請求項１５】
前記周期は、１つ以上の電圧イメージの高速フーリエ変換に基づいて判別されることを特徴とする請求項１４記載のシステム。
【請求項１６】
前記プロセッサは、さらに、各電圧イメージを基準と比較するように構成され、前記欠陥の検出は、１つ以上の電圧イメージと前記基準との差を検出する工程を有することを特徴とする請求項１２記載のシステム。
【請求項１７】
前記プロセッサは、さらに、前記基準を決めるように構成されていることを特徴とする請求項１６記載のシステム。
【請求項１８】
前記基準は、前記電圧イメージに基づいて決められることを特徴とする請求項１７記載のシステム。
【請求項１９】
前記基準は、前記電圧イメージの平均に基づいて判別されることを特徴とする請求項１８記載のシステム。
【請求項２０】
前記周辺回路は、
複数のシフトレジスタと、
前記複数のシフトレジスタと前記画素のアレイとの間に配置される複数のインターフェース接続と
を含むことを特徴とする請求項１１記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、液晶で使用される薄膜トランジスタ（ＴＦＴ）アレイ、有機発光ダイオード及び関係するディスプレイの検査に関し、特に、集積駆動回路を含むＴＦＴアレイの検査に関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）パネルに関する製造コストの多くの部分は、液晶（ＬＣ）材料が上方カラーフィルタと下方ＴＦＴバックプレーンとの間に注入されるときに発生する。故に、この製造工程の前に、ＴＦＴバックプレーンにおける欠陥を特定して修正することは、有効である。なお、ＴＦＴバックプレーンは、「パネル」とも称す。同様に、有機発光ダイオード（ＯＬＥＤ）に関する製造コストの多くの部分は、ＯＬＥＤ材料がＴＦＴバックプレーンに配置されるときに発生する。ＬＣ又はＯＬＥＤ材料が積層される前のＬＣＤ又はＯＬＥＤパネルの検査に関連する問題は、ＬＣ又はＯＬＥＤ材料が無い状態では、ディスプレイは機能せず、検査のための画像を生成しないことである。ＬＣ又はＯＬＥＤ材料の積層前に、所定の画素に存在する信号は、画素の電極での電圧によって生成された電場である。パネル上のアレイをテストする技術は、大抵、トランジスタゲートやデータライン上の駆動電圧を変更する機能として、電場や画素電圧などの、画素電極の電気的特性を利用する。
【０００３】
フォトン・ダイナミクス株式会社によって発明されたアレイパネルテスター、例えば米国特許第４，９８３，９１１号に記載されるような、(PDI)/Orbotech's Voltage Imaging（登録商標）光システム（ＶＩＯＳ）は、電気光学トランスデューサを使用する。この電気光学トランスデューサは、テスト下のデバイスの電場を、ＶＩＯＳテストヘッドの中の光センサによって記録された光情報へと変換する。パネルテストマシン（パターンジェネレータとしても周知である）は、ＶＩＯＳ検出器と共に画素アレイの検査用に使用される信号を駆動するために、パネルの周辺に設けられたパッドへのメカニカルコンタクトを使用して、パネルを電気的に駆動する。このＶＩＯＳ検出器は、ＬＣ材料がパネルへと注入される前、又は、ＯＬＥＤ材料がＴＦＴバックプレーン上に配置される前に、画素アレイの信号と関連する電場を検出する。
【０００４】
今日の液晶ディスプレイ（ＬＣＤ）及び有機発光ダイオード（ＯＬＥＤ）ディスプレイパネルの多くの部分には、集積ゲート駆動（ＩＧＤ）回路が組み込まれている。この集積ゲート駆動回路は、セパレートゲートドライバＩＣを有するディスプレイとは異なり、ＴＦＴパネル組み立てプロセスの一部として組み立てられる。このセパレートゲートドライバＩＣは、パネル製造プロセスの終了間際にパネルに取り付けられる。ＩＧＤ回路は、大抵、パネルのアクティブ画素アレイ領域の周辺部に形成される。ＩＧＤ技術は、コストを下げ、ベゼルサイズ及び重量を減らし、外部の、タブ結合ゲートドライブＩＣを備えたディスプレイに対するディスプレイの頑丈さを改善する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４，９８３，９１１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、パネルテストは、主としてＩＧＤ回路領域ではなく、アレイ領域を描画することを対象としてきた。
【０００７】
このように、ＬＣ材料注入やＯＬＥＤ材料の積層の前にパネルの適切な機能性を確認するために、アクティブアレイ領域に加え、ＩＧＤ回路内の欠陥を検出して、生産性を最大にすると共にコストを削減する方法に対する需要が存在する。
【０００８】
本発明の実施の形態の性質及び効果の理解のために、以下の詳細な記載及び添付図面を参照する。
【課題を解決するための手段】
【０００９】
一の発明に関する概念は、画素のアレイと、画素に信号を提供するように構成された周辺回路とを含むフラットパネルディスプレイをテストする方法である。この方法は、少なくとも１のテスト信号を周辺回路に印加し、周辺回路の１以上の電圧イメージを獲得し、獲得した電圧イメージに基づいて周辺回路内の欠陥を検出することである。
【００１０】
他の発明に関する概念は、フラットパネルディスプレイをテストするように構成されたシステムである。フラットパネルディスプレイは、画素のアレイと、信号を画素に供給するように構成された周辺回路とを含む。システムは、少なくとも１つのテスト信号を周辺回路に印加するように構成されたプローブアセンブリと、周辺回路の１つ以上の電圧イメージを獲得するように構成された電圧イメージングシステムと、獲得した電圧イメージに基づいて周辺回路の欠陥を検出するように構成されたプロセッサとを含む。
【図面の簡単な説明】
【００１１】
【図１】複数の信号ライン、複数の短絡バー、及びＶＩＯＳテストヘッドを使用してテストされるパネル内のアレイ領域の簡易化したハイレベルブロック図を示す。
【図２】パネル内の複数のシフトレジスタを含むＩＧＤ回路を示す。
【図３Ａ】図２のＩＧＤ回路に印加される複数の入力信号のタイミング図を示す。
【図３Ｂ】図２のＩＧＤ回路によって生成される複数の出力信号のタイミング図を示す。
【図４Ａ】パネル内のＩＧＤ回路欠陥と関係するライン欠陥を含むアレイ領域の簡易化された模擬電圧イメージを示す。
【図４Ｂ】パネル内のＩＧＤ回路欠陥と関係するブロック欠陥を含むアレイ領域の簡易化された模擬電圧イメージを示す。
【図５】本発明の一の実施の形態により、パネルは複数の信号ラインを使用して駆動され、一方、ＶＩＯＳテストヘッドを使用してテストされるパネル内のＩＧＤ回路の簡易化されたハイレベルブロック図を示す。
【図６】パネル内のＩＧＤ回路内での例示的なシフトレジスタの簡易化されたイメージを示す。
【図７】本発明の一実施の形態による、パネル内に形成され且つ周期的に配置された複数の単位セルを含む周辺回路及びアクティブアレイを含むフラットパネルディスプレイをテストする方法の簡易化されたハイレベルフローチャートを示す。
【図８】本発明の他の実施の形態により、図７に示す方法のステップの簡易化されたハイレベルフローチャートを示す。
【図９】本発明の実施の形態による方法９００の簡易化されたハイレベルフローチャートを示す。
【図１０】本発明の実施の形態によるシステム１０００の簡易化されたハイレベル概略図を示す。
【発明を実施するための形態】
【００１２】
本発明の一の実施の形態である方法は、集積駆動回路を含むＴＦＴディスプレイパネルのための検査技術を含む。図１は、アレイ領域１０２の簡易化されたハイレベルブロック図を示す。以下の記載において、アレイ領域１０２は、パネル内の「画素のアレイ」と称す。このパネルは、本発明の一の実施の形態により、複数の信号ライン１５０、１５２、１５４、１５６、複数の短絡バー１０８２、１０８１、及びアレイ領域１０２の上方に配置されるＶＩＯＳテストヘッド１０３を使用してテストされる。パネルは、さらに、ゲートラインの一端部又は両端部で、アレイ領域１０２の周辺部に配置されたＩＧＤ回路１０４を含む。なお、図１は、アクティブ領域の一側部にＩＧＤ領域を示す。ＩＧＤ回路１０４は、第１の信号ライン１５０、第２の信号ライン１５２、第３の信号ライン１５４、及び第４の信号ライン１５６に接続される。これらの信号ラインは、それぞれ、クロック信号ＣＫ１，クロック信号ＣＫ２，供給電圧Ｖｄｄ，及びイネーブル信号ＶｓｔをＩＧＤ回路１０４に供給するために使用される。ＩＧＤ回路１０４は、次に、その出力信号をＮゲートライン１１４−１，１１４−２〜１１４−Ｎに供給するとき、ＩＧＤ回路及びＮゲートラインは、「パネル動作中に目的通りに」、すなわち、クロック信号ＣＫ１，ＣＫ２及びイネーブル信号Ｖｓｔに反応して一度に１のゲートラインとして駆動される。
【００１３】
パネルは、さらに、短絡バー１０８１、１０８２を含み、複数のデータライン１０６を並列に駆動する。データラインは、１組の「奇数」ラインと「偶数」ラインとに分けられる。これらのラインは、それぞれ短絡バー１０８１、１０８２を介してコンタクトパッドＤＯ（奇数データ）１１０及びＤＥ（偶数データ）１１２に接続される。アレイ領域１０２の画素は、同一の短絡バーに一緒に接続され、同時にオンにされ、交差データ及びゲートデータは、共にアクティブにされ、例えばデータ「ハイ」になる。類似するものとして、パネルは、１つ以上のゲートパッド（図示せぬ）に接続された１つ以上のゲート短絡バー（図示せぬ）も含む。ゲート短絡バーによって、ＩＧＤ回路は、１つ以上のゲート短絡バーが複数のゲートラインを直接並列駆動するときに、バイパスされることが可能となる。短絡バーは、パネル組み立てプロセスの後のステージの間に、パネルから切り離される。
【００１４】
ＴＦＴアレイを電気的にテストするために、電気駆動信号のパターンが適用され、フォトン・ダイナミクスの電圧イメージングシステム（ＶＩＯＳ）などの検出手段が、信号のパターンに応答しない画素を観察しながら、パネルの領域１０２の上をスキャンする。電気駆動信号のパターンが、ＩＧＤ回路１０４、又は１つ以上のゲート短絡バーを介してアレイ領域１０２に適用され、また、データ短絡バー又は各データラインを介してデータラインに適用される。生成されたディスプレイパターンは、予測ディスプレイパターンと比較され、米国特許第７、７１４、５８９号に詳細を記載するように欠陥を検出する。なお、米国特許第７、７１４、５８９号は、Ｍ・ジュン等により「集積ドライバＩＣを備えたＴＦＴ−ＬＣＤの検査のために高周波数クロック信号及び短絡バーを使用するアレイテスト」とタイトルが付されている。
【００１５】
図２は、パネル内の複数のＮシフトレジスタ２０４−１〜２０４−Ｎ（以下、集合的に、又は択一的にシフトレジスタ２０４と称す）を含む周期回路１０４の一例を示す。以下の記載において、「ＩＧＤ回路」、「ＩＧＤ回路素子」及び「シフトレジスタ」は、アレイ領域１０２における対応するゲートライン１１４への接続の各々を含むものとして理解すべきである。図３Ａは、図２のＩＧＤ回路１０４に印加される複数の入力信号のタイミング図を示す。図３Ｂは、図２のＩＧＤ回路１０４によって生成された複数の出力信号のタイミング図を示す。図２、図３Ａ及び図３Ｂを参照すると、各シフトレジスタ２０４は、互いに位相が１８０度ずれている対をなすクロック信号ＣＫ１ ３５０、ＣＫ２ ３５２と、供給電圧Ｖｄｄ ３５４とを受け取る。信号Ｖｓｔ ３５６は、シフトレジスタ２０４−１の入力端子ＥＮ−１に印加されて、ロー対ハイ遷移を作るとき、シフトレジスタ２０４−１は、出力パルス３１４−１を生成する。この出力パルス３１４−１は、ゲートライン１１４−１（図示せず）に供給されるものとして示されている。出力パルス３１４−１は、クロック信号ＣＫ１，ＣＫ２に対して同期している。すなわち、信号Ｖｓｔによって、駆動パターンのスタートが可能になる。シフトレジスタ２０４−１の出力パルスは、シフトレジスタ２０４−２へのイネーブル信号ＥＮ−２として入力される。シフトレジスタ２０４−２は、次に、その出力パルス３１４−２をゲートライン１１４−２（図示せず）に供給する。そして、シフトレジスタ２０４−Ｎまで続く。従って、出力パルス３１４は、入力クロック信号ＣＫ１，ＣＫ２のストリームに相当しつつ、時系列的に階段状の形態で生成される。これは、「目的通りの」操作の一例である。
【００１６】
図４Ａは、例えばＶＩＯＳテストヘッドによって観察され、パネル内のＩＧＤ回路１０４の欠陥に関連したライン欠陥４１０を含む、アレイ領域１０２の簡易化された模擬電圧イメージ４０４を示す。「ラインタイプ」欠陥４１０は、ＩＧＤ回路１０４内の関連するシフトレジスタ４３４内の欠陥の結果であり、他のゲートライン（欠陥の無い）１１４とは実質的に異なる電圧条件を有するＮゲートライン１１４の１つの結果として検出される。図４Ｂは、パネル内の他のタイプのＩＧＤ回路欠陥に関連する「ブロックタイプ」欠陥４２０を含むアレイ領域１０２の簡易化された模擬電圧イメージ４０６を示す。ブロック欠陥４２０は、不良のシフトレジスタ４４４を有するゲートラインの後に駆動されることになっているゲートラインと、Ｎゲートライン１１４の１つと対応した不良のシフトレジスタ４４４の結果である。これは、全て、不良のゲートラインの前に駆動される通常のゲートライン電圧とは実質的に異なる電圧条件を有する。シフトレジスタ４３４、４４４は、例えば、図２に示すシフトレジスタ２０４の１つに相当する。ライン欠陥４１０及びブロック欠陥４２０は、領域１０２の上を図１に示すＶＩＯＳテストヘッド１０３を移動させることによって、位置が突き止められる。
【００１７】
アレイ領域１０２における欠陥は、ＩＧＤ回路１０４での欠陥により隠されることがあり、従来の短絡バーを使用してゲートラインを駆動することによって検出される。この短絡バーによって、ＩＧＤ回路はバイパスされることが可能となり、通常の電圧レベルを提供してゲートライン１１４を駆動する。
【００１８】
上記技術は、ＩＧＤ欠陥検出における相当の改良を可能とするが、例えば、欠陥を含むシフトレジスタ内で、ＩＧＤの特別な欠陥素子の位置の検索に関するなど、重大な制限が依然存在する。その理由は、ＩＧＤ欠陥は、その正確な性質に依存して広範囲に変化する特性を有するからである。ＩＧＤ欠陥によっては、欠陥の下流のパネル全領域での電圧の変化につながることがある。一方、バンドに制限された領域に亘る電圧の変化につながることもある（例えば、電圧は、あるゲートインデックスＮの下に通常再び増える）。他のＩＧＤ欠陥は、通常の電圧よりも低い（又は高い）電圧を有する１つ以上の隔離されたラインによる特徴がある。さらに、ある場合において、アレイ領域１０２でのＩＧＤ欠陥の影響は、弱いことがあり、故に、検出が困難となる。
【００１９】
本発明の一の実施の形態により、新しいＩＧＤ欠陥検出方法は、ＩＧＤ領域での構造の直流電圧イメージングを提供する。すなわち、実施の形態によっては、アレイ領域１０２の直流電圧イメージからのＩＧＤ欠陥の推測（すなわち、間接ＩＧＤ欠陥検出）とは対照的に、新しいＩＧＤ欠陥検出方法は、周辺回路領域から直接的に電圧イメージを獲得する。新しいＩＧＤ欠陥検出方法は、欠陥のあるＩＧＤ回路素子のより正確な検出及び位置の特定を提供するのみならず（例えば、シフトレジスタに欠陥があるか否かの判別が可能になる）、不良のシフトレジスタ内で、欠陥が位置する場所を判別するための能力を提供する。さらに、新しいＩＧＤ欠陥検出方法は、シフトレジスタの多数の素子（例えば、１０個を上回るトランジスタ）のうちの欠陥のある素子を特定する。一の実施の形態において、周辺回路は、複数のシフトレジスタ２０４とアレイ領域１０２との間に配置された複数のインターフェース接続を含む。一の実施の形態において、複数のインターフェース接続は、シフトレジスタ間の信号ラインとゲートライン１１４の一部とを含み、シフトレジスタ２０４とアレイ領域１０２との間に配置されても良い。
【００２０】
図５は、本発明の一の実施の形態により、複数の信号ライン１５０、１５２、１５４を使用してパネルが駆動されている間に、ＶＩＯＳテストヘッド５０３を使用してテストされているパネル内のＩＧＤ回路１０４の簡易化されたハイレベルブロック図を示す。図５に示す特徴は、図１に示す特徴と同様である。明白な違いを以下に記載する。
【００２１】
信号がＩＧＤ回路１０４に印加されるとき、ＩＧＤ回路１０４に含まれる導電性素子は、電圧に晒され、これによって、電場が、ＩＧＤ回路の領域内のディスプレイの表面から発せられる。これらの電場は、ＬＣ材料がパネルへと注入される前にアクティブ領域内の画素がテストされる方法と同様に、ＩＧＤを含むパネルの周辺領域の上方に直接（少なくとも部分的に）配置されたＶＩＯＳテストヘッド５０３を使用してイメージングされる。しかしながら、ＶＩＯＳテストヘッド５０３は、多数の信号をパネルに結合する関連ハードウエア及びプローブコンタクトと干渉しないような方法で配置される。
【００２２】
ＩＧＤ回路の直流電圧イメージングの実施の一の概念は、パネルの表面を横切るように移動するＶＩＯＳテストヘッドとプローブアセンブリとの間の機械的な干渉を避ける能力である。これに、以下に議論する幾つかの方法でアドレスする。
【００２３】
一の実施の形態において、ＶＩＯＳテストヘッド５０３は、パネルへ多数の信号を結合するように構成された関連するハードウエア（図示せず）及び機械的プローブアセンブリと干渉せずに、パネル上方の所定距離の空気のクッションの上にＶＩＯＳテストヘッド５０３を浮かせるように構成された少なくとも１つのエアインジェクタブロック５２０を含む。さらに、エアインジェクタブロック５２０は、物理的領域の一部であるが、ＶＩＯＳテストヘッド５０３のイメージング領域ではなく、ＶＩＯＳテストヘッド５０３の領域がイメージングされるべき領域（例えば、この場合はＩＧＤ回路１０４）を超えていることを示唆する。これは、次に、ＩＧＤ回路（又は、等価的にはパネルアクティブ領域）からの最小限の分離を有するプローブアセンブリのプローブのハードウエアになる。また、これは、基板領域の効率の悪い利用につながる。一の実施の形態において、エアインジェクタブロック５２０は、ＶＩＯＳテストヘッド５０３の少なくとも一側部に沿って配置されている。このＶＩＯＳテストヘッド５０３は、ＶＩＯＳテストヘッド５０３の異なる側部５１５に接触又は直に接触する検出面を、ＶＩＯＳテストヘッド５０３に備えるように構成されている。一の実施の形態において、エアインジェクタブロック５２０は、向きが、パネルのゲートライン１１４と実質的に平行な長軸５１７に沿うように配置されている。ＶＩＯＳテストヘッド５０３又はパネルプレートは、ＶＩＯＳテストヘッド５０３内の検出モデュレータによって描画される有効領域が、パネルの端部での電圧イメージの獲得と干渉するエアインジェクタブロック５２０によって生じる閉鎖領域を有さずに、パネルの一端部に向けて最も遠くまで延在することを確実にするように、回転されても良い。
【００２４】
一の実施の形態において、パネルは、機械的にプローブで調査されるように構成されている複数のコンタクトパッド５３０を含む。コンタクトパッド５３０は、機械的なプローブアセンブリ（プローブピンそのものを含む）が複数のコンタクトパッド５３０と接触しているときに、さらに、ＶＩＯＳテストヘッド５０３に接続されたプローブアセンブリが、ＶＩＯＳテストヘッド５０３の動作と干渉しないように構成されている。例えば、複数のコンタクトパッド５３０は、ＩＧＤ回路１０４及びアレイ領域１０２から離れたパネルの側部で少なくとも一列に配置されている。一の実施の形態において、複数のコンタクトパッド５３０は、データライン１０６の方向と実質的に直交する側部にアレイ領域１０２の外側の周辺に配置されている。例えば、コンタクトパッド５３０の少なくとも１の列の長軸５４０は、データライン１０６の長手方向に対して実質的に直交する。一の実施の形態において、プローブアセンブリは、ＶＩＯＳテストヘッド５０３との機械的な干渉を最小限にするように構成されている。例えば、プローブアセンブリは、小さなプローブピンと小さなプローブピンホルダとを使用する。
【００２５】
一の実施の形態において、ＶＩＯＳテストの間、ＩＧＤ回路１０４は、図３Ａ及び図３Ｂに示すような、通常の、又は「目的とした」動作に対し使用されるパターンを使用して駆動される。他の実施の形態において、ＶＩＯＳテストの間、ＩＧＤ回路１０４は、特定のタイプの欠陥を強調するために使用される特別なパターンを使用して駆動される。例えば、シフトレジスタのＴＦＴのチャネルにおける短絡は、ＴＦＴのソースが、信号ライン１５０、１５２、１５４、１５６の少なくとも１つを使用し、又はＩＧＤ回路１０４を駆動してハイに維持されながらも、ＴＦＴのゲートがローに駆動されているときに検出される。他のパターンが、異なるタイプの欠陥を検出するために設計される。
【００２６】
図６は、パネル内のＩＧＤ回路でのシフトレジスタの一例の簡易化されたイメージ６０４を示し、一般的に、ＩＧＤ回路１０４の構造がアレイ領域１０２のものよりもより複雑であることを示している。しかしながら、図２に示すように、ＩＧＤ回路１０４は、ゲートライン１１４とは直交する方向に周期的であり、その周期性は、ゲートライン周期の整数倍（この整数は大抵は１又は２である）である。例えば、偶数番号のインデックスのシフトレジスタ（例えばシフトレジスタ２０４−２）に対するレイアウトデザインパターンが、奇数番号のインデックスのシフトレジスタ（例えばシフトレジスタ２０４−１）に比較して、ゲートライン１１４と平行な軸に沿って１８０度フリップされるとき、整数の倍数は２である。この周期的回路構造の周期的に配置された単位セルは、シフトレジスタ２０４に相当し、複雑である。故に、アレイ領域１０２での欠陥検出用に使用されるアルゴリズムとは異なるアルゴリズムが必要とされる。
【００２７】
図７は、本発明の一の実施の形態による、パネル内に形成され周期的に配置された複数の単位セルを含む周辺回路領域及びアクティブアレイを含むフラットパネルディスプレイをテストするための方法の簡易化されたハイレベルフローチャート７００を示す。図２及び図５を参照すると、パネルの周縁部にこの目的のために実行されるアライメント基準マークによってパネルにＶＩＯＳテストヘッド５０３をレジストした（７１０）後、ＶＩＯＳテストヘッド５０３は、ＩＧＤ領域の上方に配置される（７２０）。複数の信号がパネルに印可され、ＶＩＯＳテストヘッド５０３は、印可された信号の結果としてＩＧＤ領域の電圧イメージを獲得する。電圧イメージは、ＩＧＤ領域の機能性を判断するために使用される。
【００２８】
実施の形態によっては、パネルの周期的回路の配置と関連したレイアウト情報及び結果であるレジストレーションデータ（例えば、パネル上のシフトレジスタ２０４の位置）により、パネルの周辺（例えば、ＩＧＤ回路１０４）内の周期的に配置された複数の単位セル（例えば、Ｎシフトレジスタ２０４）の各々と関連した電圧イメージにおける対象領域（ＲＯＩ'ｓ）が、判別される（７３０）。実施の形態によっては、パネルでの周期的回路の空間的周期により、レイアウト情報又は電圧イメージの何れかから判別されるように、電圧イメージ内の対象領域（ＲＯＩ'ｓ）が判別される（７３０）。結果としてのディスプレイパターンが形成される。欠陥が、結果としてのディスプレイパターンと、予測された、すなわち基準ディスプレイパターンとの差により、さらに、以下に詳細を記載する閾値レベルにより、検出される（７４０）。
【００２９】
ＩＧＤ回路素子ＲＯＩ内の欠陥ブロブの位置は、パネルのレイアウト情報との比較に基づいた欠陥を分類するために使用される（７５０）。これは、レイアウト情報を、シフトレジスタ２０４の特徴（例えば、トランジスタ又はトランジスタのグループ）に相当する様々なゾーンへと細分し、欠陥のあるセル（シフトレジスタ）をレイアウト情報へとマッピングすることによって、欠陥がどのゾーンが対応しているかを判別することによって行われる。分類の精度は、ＶＩＯＳの有効分解能の関数として増加する。
【００３０】
図８は、本発明の他の実施の形態による、図７に示す方法ステップ７３０、７４０の簡易化されたハイレベルフローチャート８００を示す。電圧イメージの獲得及びレジストレーションの後、第１のＩＧＤ回路素子又は単位セル（例えば、レジストレーションポイントに最も近い単位セル）に相当するＲＯＩは、８１０で判別される。第１の単位セル判別は、レジストレーションポイントに対する所定のシフトにより、又は、基準ポイントを含む画像の一部及び第１素子を、基準、すなわち「最高」イメージ（周知の欠陥の無い単位セルの保存された電圧イメージ、又はシフトレジスタ及びレジストレーションマーク）に対応させることによって、行われる。
【００３１】
次に、周期的に配置された単位セル（例えばシフトレジスタ２０４）の周期性が判別される（８２０）。この周期性の判別は、例えば、高速フーリエ変換が続く単位セル、又は第１ＩＧＤ回路素子に相当するＲＯＩの周期的に繰り返される単位セルの反復方向（例えば、ゲートライン１１４の長軸と直交する方向）に沿ってプロジェクションを行うことによって行われる。単位セル、又はＩＧＤ回路素子間の所定ピッチ（例えば、レイアウト情報を使用して判別される）も使用することができる。
【００３２】
次のステップにおいて、第１の単位セル（例えば、第２、第３等の単位セル）の後、単位セル又はＩＧＤ回路素子に相当するＲＯＩが判別される（８３０）。第１の後のＲＯＩの判別は、前のステップ８２０で検出された周期性及び最高イメージや第１の単位セルのＲＯＩにより、ＩＧＤ回路のＲＯＩをＮ個のサブＲＯＩへとスライスすることによって行われる。
【００３３】
ＩＧＤ回路素子に対する基準ＲＯＩは、次にステップ８４０にて構成される。この基準ＲＯＩは、最高イメージにより形成され、又は、全ての又は幾つかのＩＧＤ回路素子のＲＯＩを平均化することによって構成される。この基準は、例えば、中間プロジェクションピーク（又は谷）強度の形を取る。例えば、基準ＲＯＩは、適宜の単位セル又はＩＧＤ回路素子の近傍（例えば、最近傍）の単位セル素子から排他的に構成される。近傍の単位セル素子から基準ＲＯＩを構成することは、いわゆる、局所平均化であり、これは、長期変動の衝撃を最小にするために使用される。又は、一の実施の形態において、複数の単位セルに亘る包括的な平均化が使用される。一の実施の形態において、アウトライアの単位セル（例えば、妥協した電圧イメージを備えた欠陥のある単位セル）は、基準を作成するとき、除外される。
【００３４】
そのように作成された基準ＲＯＩは、複数の単位セル又はＩＧＤ回路素子ＲＯＩの各々と比較され（ステップ８５０）、欠陥を検出する。一例として、プロジェクションのピークまたは谷の強度を、基準（例えば、中間）プロジェクションピーク強度と比較しても良い。比較は、センサの画素毎のセンサ画素の減算により行われる。ローパスフィルタリングが、画像データのノイズの衝撃を最小にするために使用される。欠陥のあるセルは、基準又は近傍との差が、ＲＯＩでの適宜の画素に対するセル内での適宜の位置で一連の所定閾値又は所定閾値を超えるセルとして、特定される。所定閾値は、絶対数に対して、基準ＲＯＩの強度に対して、又は、基準ＲＯＩを構成する各ＩＧＤ ＲＯＩ間の変化によりセットされる。なお、後者のアプローチは、「適応閾値法」と呼ばれる。他の「閾値法」のアプローチも想定される。欠陥のある画素は、ブロブと呼ばれる接続素子へとグループ化される。欠陥ブロブは、そのサイズ（例えば、接続されたセンサ画素のある個数よりも少ない個数の形成されたブロブ）又は他の基準に基づいて無視されることがある。
【００３５】
図９は、本発明の実施の形態による方法９００の簡易化されたハイレベルフローチャートを示す。方法９００を使用して、ＦＰＤのＩＧＤ回路などの周期的回路の欠陥が検出される。この方法により、電圧イメージングシステムは、例えば、以下に記載されるようなＶＩＯＳテストヘッドが、周期的回路の電圧イメージを捉えるために使用される。この周期的回路は、電気入力信号により駆動される。この電気入力信号は、仮に適切に機能するならば、周期的回路の１つ以上のノードが周知の電圧状態を想定するように構成されている。本明細書にて議論する他の方法の１つ以上の概念が、方法９００において使用される。
【００３６】
電圧イメージングシステムは、周期的回路とアライメント（又はレジスト）される（ステップ９１０）。例えば、電圧イメージングシステムは、光学的特徴認識制御システムを使用してアライメントされる。例えば、光学的特徴認識制御システムは、周期的回路の物理的特徴をメモリに記憶されたパターンと一致させるように構成されている。例えば、１以上のアライメント基準マークや他のパターンが物理的周期的回路の一部として生成される。マークやパターンの表示がメモリに記憶され、電圧イメージングシステムは、電圧イメージングシステムが物理的マークやパターンの画像を生成するようにアライメントされる。この物理的マークやパターンは、メモリ内のマークやパターンの表示と一致し、位置的にアライメントされる。
【００３７】
又は、周期的回路は、アライメント基準マークや他のパターンが、光学的特徴認識システムの視野内にあるように、物理的に配置される。次に、マークやパターンの位置は、光学的特徴認識システムを使用して高精度でレジストされる。電圧イメージングシステムと光学的特徴認識システムとの間の周知のオフセットを使用して、電圧イメージングシステムによって検査されるべき周期的回路の第一の部分とアライメントマークやパターンとの間のオフセットが測定される。このオフセットに基づいて、電圧イメージングシステムは、周期的回路の第一の部分に配置される。
【００３８】
他のアライメント機構及びスキームが、追加的に又は代わりに使用される。例えば、ユーザは、電圧イメージングシステムを配置するためにアライメント情報を表現する情報を入力しても良い。又は、アライメント用のポジショニングを表す情報をメモリに保存しても良い。
【００３９】
さらに、周期的回路の空間周期が測定される（ステップ９２０）。例えば、空間周期は、電圧イメージングシステムを使用して獲得された周期的回路の１つ以上の電圧システムに基づいて測定される。１つ以上のイメージが、プロセッサによって解析されて周期的回路の周期を判別する。例えば、高速フーリエ変換（ＦＦＴ）が電圧イメージのデータに対して行われて、ある方向に対する周期的回路の空間周期を判別する。この方向に対して、判別された空間周期は、周期的回路の繰り返し単位セルの長さを表す。実施の形態によっては、電圧イメージのデータは、周期的回路の繰り返しのセルの方向に沿ったプロジェクションを含む。
【００４０】
周期的回路の周期を判別する他の方法が、追加的に、又は代わりに、使用されても良い。例えば、ユーザが空間周期を表す情報を入力しても良い。又は、空間周期を表す情報をメモリに保存しても良い。
【００４１】
周期的回路の周期は、複数の対象領域（ＲＯＩ）の各々の寸法を測定するために使用される。例えば、各ＲＯＩの長さ、又はＲＯＩのピッチが、周期的回路の１の空間周期に相当し、又は等しい。実施の形態によっては、各ＲＯＩの長さ、又はＲＯＩのピッチは、周期的回路の空間周期の整数倍に相当したり、又は等しいことがある。
【００４２】
長さ、又はピッチ情報及びアライメント情報に基づいて、各ＲＯＩの位置が判別される。ＲＯＩの位置が判別されると、少なくとも１つの電圧イメージに、各ＲＯＩ用にアクセスする（ステップ９３０）。実施の形態によっては、周期的回路の空間周期を判別するために使用される周期的回路の１つ以上の電圧イメージに、アクセスする。実施の形態によっては、ＲＯＩ用に１つ以上の電圧イメージが、電圧イメージングシステムに１つ以上の新しい電圧イメージを獲得させるようにすることによって、電圧イメージングシステムを使用して獲得される。
【００４３】
この方法は、基準イメージにアクセスする工程（ステップ９４０）を含む。例えば、実施の形態によっては、基準イメージは、プロセッサと連通してメモリに保存される。例えば、電圧イメージングシステムを使用して、周期的回路の知られた良い部分の電圧イメージを捉えてもよい。また、基準イメージを、捉えた電圧イメージに基づいて生成して、メモリに保存することもできる。
【００４４】
実施の形態によっては、基準イメージを、テストすべき装置の電圧イメージに基づいて生成しても良い。例えば、全ての又は幾つかのＲＯＩの電圧イメージを平均化して、基準イメージを生成しても良い。又は、プロジェクションの平均高さを、基準イメージを生成するために使用してもよい。
【００４５】
基準イメージにアクセスすると、各ＲＯＩの電圧イメージが、基準イメージと比較される（ステップ９５０）。
【００４６】
比較に基づいて、各ＲＯＩに、オペレーショナル又は不良の何れかであるとしてアクセスする（ステップ９６０）。例えば、電圧イメージが基準イメージとは閾値を上回る量だけ異なるＲＯＩに、１つ以上の欠陥を含むものとしてアクセスする。さらに、電圧イメージが基準イメージとは閾値未満異なるＲＯＩに、オペレーショナルであるとしてアクセスする。
【００４７】
図１０は、本発明の実施の形態によるシステム１０００の簡易化されたハイレベルの概略図を示す。システム１０００は、プロセッサ１０１０と、電子メモリ１０２０と、電圧イメージングシステム１０３０と、プローブアセンブリ１０４０と、入力装置１０５０と、出力装置１０６０とを含む。
【００４８】
プロセッサ１０１０は、電子メモリ１０２０と、電圧イメージングシステム１０３０と、プローブアセンブリ１０４０と、入力装置１０５０と、出力装置１０６０との各々と電気的に通信する。プロセッサ１０１０は、システム１０００が本明細書に記載する方法の各工程及び動作を実行するように、電子メモリ１０２０と、電圧イメージングシステム１０３０と、プローブアセンブリ１０４０と、入力装置１０５０と、出力装置１０６０との各々と対話するように構成されている。プロセッサ１０１０は、メモリ１０２０に保存されたインストラクションを実行するように構成されている。インストラクションによって、システム１０００は、本明細書に記載する方法の各工程と動作とを実行するように構成されている。
【００４９】
入力装置１０５０は、ユーザによって使用されて情報をプロセッサ１０１０に対し通信するように構成されている。例えば、入力装置１０５０は、キーボードを含む。
【００５０】
出力装置１０６０は、プロセッサ１０１０から情報を受け取り、受け取った情報をユーザに対し通信するように構成されている。例えば、出力装置１０６０は、ディスプレイを含む。
【００５１】
電子メモリ１０２０は、コンピュータ読み取り可能なインストラクションを保存する。このインストラクションは、例えばプロセッサ１０１０によって実行されるとき、プロセッサ１０１０、又はシステム１０００に本明細書に記載する方法及び動作を実行させる。電子メモリ１０２０は、本明細書に記載する様々なメモリとして機能するように他の情報も保存しても良い。
【００５２】
電圧イメージングシステム１０３０は、本明細書に記載する様々な電圧イメージングシステムによって実行される方法及び動作を実行するように構成されている。例えば、電圧イメージングシステム１０３０は、ＶＩＯＳテストヘッドを含む。
【００５３】
プローブアセンブリ１０４０は、本明細書に記載する様々なプローブアセンブリによって実行される方法及び行為を実行するように構成されている。
【００５４】
本発明の実施の形態により、ＩＧＤ回路の直流電圧イメージングを導入することによって、アレイ領域１０２の検査は、ＩＧＤ回路１０４をバイパスするための短絡バーを使用することによって全体的に行うことができる。故に、ＩＧＤ回路の一部とアレイ領域１０２の一部との両方を含む検査領域に対して、２組の電圧イメージが得られる。一の実施の形態において、２組の電圧イメージは、目的としたＩＧＤ回路１０４を使用したフルゲートパターンによって得られた１の電圧イメージと、バイパスパターンによって得られたもう１つの電圧イメージとを含む。その後のイメージプロセッシングは、パターン（例えば、ＩＧＤ用にフルゲートパターン、アクティブ領域用にバイパスパターン）が意図されている領域に相当するＲＯＩに割り当てられる。
【００５５】
本発明の実施の形態は、ＴＦＴ集積データドライバが生産中に実行されるときの、係るドライバ回路内の欠陥の検出に適用される。本発明の実施の形態は、エレクトロオプティカルトランスデューサベースの技術よりも電圧測定技術と共に使用される。他の技術の一例は、パネル構造体が電子ビームに露光された後に生成される２次電子による電圧測定である。
【００５６】
本発明の実施の形態は、ＩＧＤ回路内の欠陥の発見に限定されず、アレイ領域１０２の外側でのパネルの周辺領域に配置された周期的に繰り返される複雑な回路構成での欠陥の発見に適用可能である。
【００５７】
本発明の上記実施の形態は、例示であって、限定的ではない。様々な変更例や等価例が可能である。本発明は一例として集積ゲート駆動回路について記載したが、本発明は、フラットパネルの周辺にある周期的回路のタイプに限定されない。本発明は、一例としてＬＣＤ及びＯＬＥＤディスプレイパネルについて記載したが、ディスプレイパネル技術のタイプに限定されない。本発明は、例えば、Voltage Imaging （登録商標）光学系（ＶＩＯＳ）テストヘッドについて記載したが、本発明は、使用される電圧イメージング技術のタイプに限定されない。さらに、本発明は、テストの用途に使用されるが、フラットパネル上の他の回路、マイクロエレクトロニクス回路、回路基板、ソーラーパネル、半導体回路など、薄膜フィルムトランジスタアレイのテストに限定されない。他の追加や、省略、変更例が、本発明の開示の範囲内にあり、本発明の権利範囲内にあることを理解すべきである。
【符号の説明】
【００５８】
１０３  ＶＩＯＳテストヘッド
１０４  ＩＧＤ回路
１５０、１５２、１５４、１５６  信号ライン
１０００  システム
１０１０  プロセッサ
１０２０  メモリ
１０４０  プローブアセンブリ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2015129912000001.pdf