(57)【要約】      （修正有）【課題】センスアンプ動作時にビット線に供給されるリファレンス電圧を、メモリセルからビット線に読み出されるハイデータとローデータのレベルのセンターに設定可能とする。【解決手段】複数のメモリセルＭＣのうち選択された１つのメモリセルに接続されたビット線の電圧とリファレンス電圧ＶＲＥＦ＿Ｒを比較増幅するセンスアンプＳＡを備え、リファレンス電圧ＶＲＥＦ＿Ｒの設定にあたり、ビット線に第１の電位ＶＡＲＹ／２を印加して複数のメモリセルＭＣの内の選択された１つのメモリセルに第１の電荷を保持させ、その後、ビット線に接続する複数のメモリセルＭＣの全てを非選択とした上でビット線に第２の電位を印加し、その後、１つのメモリセルに保持される第１の電荷に対応する第３の電位をビット線に発生させる制御を行い第３の電位に基づきリファレンス電位ＶＲＥＦ＿Ｒを生成する。【選択図】図４
2015225686.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続されるビット線と、
前記複数のメモリセルのうち選択された１つのメモリセルに接続された前記ビット線の電圧とリファレンス電圧とを比較増幅するセンスアンプと、
を備え、
前記リファレンス電圧の設定にあたり、前記ビット線に第１の電位を印加して前記複数のメモリセルの内の選択された１つの前記メモリセルに第１の電荷を保持させ、
その後、前記ビット線に接続する前記複数のメモリセルの全てを非選択とした上で、前記ビット線に第２の電位を印加し、
その後、前記メモリセルに保持される前記第１の電荷に対応する第３の電位を前記ビット線に発生させる、制御を行う制御回路と、  
前記第３の電位に基づき、前記リファレンス電圧を生成するリファレンス電圧生成回路と、  
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の電位は、前記メモリセルが第１及び第２の値のいずれか一方を保持させる際に前記ビット線に夫々印加される電位の中間電位である、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記リファレンス電圧は、前記第３の電位と実質的に等しい、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
複数の他のメモリセルと、
前記複数の他のメモリセルに接続される他のビット線と、
前記センスアンプの第１の端子と前記ビット線との間に接続された第１のスイッチと、
前記第１の端子と前記他のビット線との間に接続された第２のスイッチと、
をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記制御回路は、前記他のビット線に、前記第２の電位を印加して前記複数の他のメモリセルの内の選択された１つの前記他のメモリセルに第２の電荷を保持させ、
その後、前記複数の他のメモリセルの内の全ての前記他のメモリセルを非選択に制御して、前記他のビット線に前記第２の電位を印加し、
その後、前記第２の電荷に対応する第４の電位を前記他のビット線に発生させ、
前記リファレンス電圧生成回路は、前記第３の電位である前記ビット線と、前記第４の電位である前記他のビット線とを電気的に接続して得られる第５の電位に基づき、前記リファレンス電圧を生成する、ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の電位は、前記複数のメモリセルに第１の値を保持させる際に前記ビット線に印加される電位であり、
前記第２の電位は、前記複数のメモリセルに第２の値を保持させる際に前記ビット線に印加される電位である、ことを特徴とする請求項５記載の半導体装置。
【請求項７】
複数の他のメモリセルと、
前記複数の他のメモリセルに接続される他のビット線と、
前記ビット線と前記他のビット線との間に接続されたスイッチと、
をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記制御回路は、前記他のビット線に前記第２の電位を印加して前記複数の他のメモリセルの内の選択された１つの前記他のメモリセルに第２の電荷を保持させ、
その後、前記複数の他のメモリセルの内の全ての前記他のメモリセルを非選択に制御して前記他のビット線に前記第２の電位を印加し、
その後、前記第２の電荷に対応する第４の電位を前記他のビット線に発生させ、
前記リファレンス電圧生成回路は、前記第３の電位である前記ビット線と前記第４の電位である前記他のビット線とを電気的に接続して得られる第５の電位に基づき、前記リファレンス電圧を生成する、ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の電位は、前記複数のメモリセルに第１の値を保持させる際に前記ビット線に印加される電位であり、
前記第２の電位は、前記複数のメモリセルに第２の値を保持させる際に前記ビット線に印加される電位である、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
それぞれが複数のメモリセルに接続される前記ビット線を複数備え、
前記複数のビット線にそれぞれ接続された複数の前記センスアンプを備え、
前記リファレンス電圧の設定にあたり、前記制御回路は、
前記複数のビット線の各々に第１の電位を与え、活性化されたワード線で選択されるメモリセルに第１の電荷を予め保持させておき、
前記各ビット線を第２の電位にプリチャージし、
その後、前記プリチャージを解除し、前記複数のビット線の各々について、活性化されたワード線で選択される前記メモリセルが保持する前記第１の電荷を前記ビット線に読み出した電位を、前記センスアンプにて、所定の電圧に設定されたリファレンス電圧と比較増幅し、
前記各センスアンプでの比較増幅結果に基づき、前記複数のビット線の前記複数のメモリセルからの複数の読み出しデータについて、ハイレベルである個数とローレベルである個数をそれぞれ計数する第１、第２のカウンタと、
前記第１、第２のカウンタでの前記計数結果に基づき、ハイレベルのデータの個数とローレベルのデータの個数が等しいか否か判定する判定回路と、
を備え、
前記判定回路での判定の結果、ハイレベルのデータの個数とローレベルのデータの個数が等しくない場合には、前記リファレンス電圧を、前記所定の電圧に対して予め定められた電圧変動分変化させた上で、前記第２の電位へのプリチャージからの処理を、前記リファレンス電圧の所定電圧が、予め定められた設定電圧となるまで順次行い、
ハイレベルのデータの個数とローレベルのデータの個数が等しい場合、または、ハイレベルのデータの個数とローレベルのデータの個数の差が最も小さくなるリファレンス電圧を、前記リファレンス電圧生成回路で生成する最適なリファレンス電圧として設定する、ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリセルからの読み出しと書き込みを行う半導体記憶装置を含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等を備えた半導体装置において、例えば相補型のビット線対（ＴｒｕｅとＢａｒのビット線）を比較増幅するセンスアンプがよく知られている。ワード線が選択される前にビット線対を所定の電圧（例えば、メモリセルアレイ電源電圧（ＶＡＲＹ）の１／２の電圧）でプリチャージ及びイコライズ（平衡化）し、次に、選択されたワード線を活性化電位とし該ワード線に接続するメモリセルの容量に保持されたデータ（電荷）がセルトランジスタを介してビット線に転送され、センスアンプにおいて該ビット線の電圧を他方のビット線のリファレンス電圧と比較増幅する。なお、ＶＡＲＹ／２以外の電圧でビット線対をプリチャージする方式として、例えば特許文献１には、ビット線をＶＳＳ（接地電位）にプリチャージするＶＳＳプリチャージ方式のＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３９８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に関連技術の問題点を検討する。
【０００５】
センスアンプに接続するビット線対のうち、選択されたメモリセルから読み出されたデータが一方のビット線に供給され、ダミーセル（実メモリセルと同一構成とされ、例えばリファレンス電圧が書き込まれているセル）から他方のビット線にリファレンス電圧が供給される構成において、例えばダミーセルが不良等の場合、該他方のビット線に適正なリファレンス電圧を供給することができなくなる。この結果、センスアンプにおいて一方のビット線に接続される全てのメモリセルのリードやライトが正しく行われなくなる、という問題がある。
【課題を解決するための手段】
【０００６】
本発明の１つの側面によれば、複数のメモリセルと、前記複数のメモリセルに接続されるビット線と、前記複数のメモリセルのうち選択された１つのメモリセルに接続された前記ビット線の電圧とリファレンス電圧とを比較増幅するセンスアンプと、を備え、前記リファレンス電圧の設定にあたり、前記ビット線に第１の電位を印加して前記複数のメモリセルの内の選択された１つの前記メモリセルに第１の電荷を保持させ、その後、前記ビット線に接続する前記複数のメモリセルの全てを非選択とした上で前記ビット線に第２の電位を印加し、その後、前記１つのメモリセルに保持される前記第１の電荷に対応する第３の電位を前記ビット線に発生させる、制御を行う制御回路と、前記第３の電位に基づき、前記リファレンス電圧を生成するリファレンス電圧生成回路と、を備えた半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、半導体装置において、リファレンス電圧生成回路から他方のビット線に供給されるリファレンス電圧は、一方のビット線に読み出されたハイデータを示す電圧とローデータを示す電圧との合計電圧の１／２になる。よって、該一方のビット線に接続される全てのメモリセルにおいて、リード・ライトが正しく行われる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１乃至３の装置構成を例示する図である。
【図２】本発明の実施形態１、３におけるメモリセルアレイの構成を例示する図である。
【図３】本発明の実施形態２におけるメモリセルアレイの構成を例示する図である。
【図４】本発明の実施形態１、３におけるメモリセルアレイの構成の一部を例示する図である。
【図５】本発明の実施形態２におけるメモリセルアレイの構成の一部を例示する図である。
【図６】本発明の実施形態１におけるメモリセルアレイのメイン入出力線付近の構成の一部を例示する図である。
【図７】本発明の実施形態１におけるプリチャージスイッチ、センスアンプ、カラムスイッチを例示する図である。
【図８】本発明の実施形態２におけるプリチャージスイッチ、センスアンプ、カラムスイッチを例示する図である。
【図９】本発明の実施形態２におけるプリチャージスイッチ、センスアンプ、カラムスイッチを例示する図である。
【図１０】本発明の実施形態３におけるプリチャージスイッチ、センスアンプ、カラムスイッチを例示する図である。
【図１１】本発明の実施形態１乃至３におけるデータコントローラの構成の一部を例示する図である。
【図１２】本発明の実施形態１乃至３におけるリファレンス電圧生成回路の構成を例示する図である。
【図１３】図１２のリファレンス電圧生成回路の判定回路の構成を例示する図である。
【図１４】本発明の実施形態１の通常動作を説明するタイミング波形図である。
【図１５】本発明の実施形態２の通常動作を説明するタイミング波形図である。
【図１６】本発明の実施形態３の通常動作を説明するタイミング波形図である。
【図１７】本発明の実施形態１のテスト動作を説明するタイミング波形図である。
【図１８】本発明の実施形態２のテスト動作を説明するタイミング波形図である。
【図１９】本発明の実施形態３のテスト動作を説明するタイミング波形図である。
【発明を実施するための形態】
【０００９】
以下では、はじめに本発明の基本概念を説明し、つづいて実施形態について説明する。
【００１０】
センスアンプ（ＳＡ）の一対のビット線（ＢＬ、／ＢＬ：記号／はBarを表す）が接地電圧（ＶＳＳ）にプリチャージされている。ビット線（例えばＢＬ）に接続されるメモリセルが選択されると、ビット線（ＢＬ）のプリチャージは解除され、ビット線（例えば／ＢＬ）にはリファレンス電圧（ＶＲＥＦ）が印加される。
【００１１】
選択されたメモリセル（ＭＣ）の容量（capacitor）に電源電圧（ＶＡＲＹ）が保持されている場合、ビット線（ＢＬ）の電圧をＶとすると、電荷再分配により、
Ｑ＝Ｃｓ×ＶＡＲＹ＝（Ｃｓ＋Ｃｂ）×Ｖ
が成り立つ。ただし、ＣｓはメモリセルＭＣの容量の容量値であり、Ｃｂはビット線ＢＬの寄生容量の容量値である。よって、
Ｖ＝ＶＡＲＹ×Ｃｓ／（Ｃｓ＋Ｃｂ）
となる。
【００１２】
選択されたメモリセル（ＭＣ）の容量に接地電圧（ＶＳＳ）が保持されている場合、ビット線（ＢＬ）の電圧はほぼＶＳＳである。
【００１３】
センスアンプ（ＳＡ）は、このビット線（ＢＬ）の電圧と、ビット線（／ＢＬ）に印加されるリファレンス電圧（ＶＲＥＦ）とを比較増幅する。リファレンス電圧（ＶＲＥＦ）は、該ビット線（ＢＬ）のハイレベルの電圧（ＶＡＲＹ×Ｃｓ／（Ｃｓ＋Ｃｂ））と、該ビット線（ＢＬ）のローレベルの電圧（ＶＳＳ×Ｃｓ／（Ｃｓ＋Ｃｂ））との中間電位であることが望まれる。
【００１４】
ここで、メモリセルの容量Ｃｓやビット線の寄生容量Ｃｂは、製造ばらつき等に影響される。したがって、電圧（ＶＡＲＹ×Ｃｓ／（Ｃｓ＋Ｃｂ））も製造ばらつき等に影響され、リファレンス電圧ＶＲＥＦも製造ばらつき等に影響される。
【００１５】
つまり、複数のＤＲＡＭ間において、電圧（ＶＡＲＹ×Ｃｓ／（Ｃｓ＋Ｃｂ））は同一にならず、リファレンス電圧（ＶＲＥＦ）も同一にならない（ばらつく）。よって、各ＤＲＡＭにおいて、個別に、リファレンス電圧（ＶＲＥＦ）は、メモリセルからビット線に読み出されるハイレベル（ＶＡＲＹ×Ｃｓ／（Ｃｓ＋Ｃｂ））と、ローレベル（ＶＳＳ×Ｃｓ／（Ｃｓ＋Ｃｂ））との合計電圧の１／２であることが望まれる。以下の説明からも明らかとされるように、本発明によれば、ＤＲＡＭ毎に、適正なリファレンス電圧（ＶＲＥＦ）を検出して適用することを可能としている。
【００１６】
本発明の一形態によれば、複数のメモリセル（ＭＣ）と、該複数のメモリセル（ＭＣ）に接続されるビット線（例えば図４のＢＬ（１））と、前記複数のメモリセルのうち選択された１つのメモリセルに接続された前記ビット線（例えば図４のＢＬ（１））の電圧とリファレンス電圧（例えば図４のＶＲＥＦ＿Ｒ）を比較増幅するセンスアンプ（例えば図４のＳＡ（１））と、を備えている。制御回路は、前記ビット線（図４のＢＬ（１））に第１の電位（ＶＡＲＹ／２）を印加して前記複数のメモリセル（ＭＣ）の内の選択された１つの前記メモリセルに第１の電荷を保持させる。前記制御回路は、その後、前記ビット線（図４のＢＬ（１））に接続する前記複数のメモリセルの全てを非選択とした上で、前記ビット線（図４のＢＬ（１））に第２の電位（ＶＳＳ）を印加する。前記制御回路は、前記１つのメモリセルに保持される前記第１の電荷に対応する第３の電位を、前記ビット線（図４のＢＬ（１））に発生させる。リファレンス電圧生成回路は、この第３の電位を用いて、前記リファレンス電圧（例えば図４のＶＲＥＦ＿Ｒ）を生成する。
【００１７】
本発明の一形態において、前記第１の電位は、前記メモリセルが第１及び第２の値のいずれか一方を保持させる際に前記ビット線に夫々印加される電位の中間電位である。また、前記リファレンス電圧は、前記第３の電位と実質的に等しい。
【００１８】
本発明の別の形態において、上述した一形態における複数のメモリセル（例えば図５のＭＣ（Ｏ））と、前記複数のメモリセル（図５のＭＣ（Ｏ））に接続されるビット線（例えば図５のＬＢＬ（１＿２）（Ｏ））の構成に加えて、複数の他のメモリセル（例えば図５のＭＣ（Ｅ））と、前記複数の他のメモリセル（図５のＭＣ（Ｅ））に接続される他のビット線（例えば図５のＬＢＬ（１＿２）（Ｅ））と、センスアンプ（例えば図５のＬＳＡ（１））の第１の端子（例えば図５のＳＬ（１））と前記ビット線（図５のＬＢＬ（１＿２）（Ｏ））との間に接続された第１のスイッチ（例えば図５の２０３）と、前記第１の端子（図５のＳＬ（１））と前記他のビット線（図５のＬＢＬ（１＿２）（Ｅ））との間に接続された第２のスイッチ（例えば図５の２０４）とをさらに備えた構成としてもよい。前記制御回路は、前記ビット線（図５のＬＢＬ（１＿２）（Ｏ））に第１の電位を印加して前記複数のメモリセル（例えば図５のＭＣ（Ｏ））の内の選択された１つの前記メモリセルに第１の電荷を保持させ、前記他のビット線（図５のＬＢＬ（１＿２）（Ｅ））に、第２の電位を印加して前記複数の他のメモリセルの内の選択された１つの前記他のメモリセル（図５のＭＣ（Ｅ））に第２の電荷を保持させ、次に、前記複数のメモリセル（図５のＭＣ（Ｏ））の内の全ての前記他のメモリセルを非選択に制御して、前記ビット線（図５のＬＢＬ（１＿２）（Ｏ））に前記第２の電位を印加し、前記複数の他のメモリセル（図５のＭＣ（Ｅ））の内の全ての前記他のメモリセルを非選択に制御して、前記他のビット線（図５のＬＢＬ（１＿２）（Ｅ））に前記第２の電位を印加し、その後、前記メモリセル（図５のＭＣ（Ｏ））に保持される前記第１の電荷に対応する第３の電位を前記ビット線（図５のＬＢＬ（１＿２）（Ｏ））に発生させ、前記他のメモリセル（図５のＭＣ（Ｅ））に保持される前記第２の電荷に対応する第４の電位を前記他のビット線（図５のＬＢＬ（１＿２）（Ｅ））に発生させ、前記リファレンス電圧生成回路は、前記第３の電位である前記ビット線（図５のＬＢＬ（１＿２）（Ｏ））と、前記第４の電位である前記他のビット線（図５のＬＢＬ（１＿２）（Ｅ））とを電気的に接続して得られる第５の電位に基づき、前記リファレンス電圧を生成する。この形態において、前記第１の電位は、前記複数のメモリセルに第１の値を保持させる際に前記ビット線に印加される電位であり、前記第２の電位は、前記複数のメモリセルに第２の値を保持させる際に前記ビット線に印加される電位である。
【００１９】
本発明のさらに別の形態において、前述した一形態の複数のメモリセル（ＭＣ）と、前記複数のメモリセル（ＭＣ）に接続されるビット線（例えば図１０のＢＬ、あるいは図４のＢＬ（１））に加え、複数の他のメモリセルと、前記複数の他のメモリセルに接続される他のビット線（例えば図１０の／ＢＬ、あるいは図４の／ＢＬ（１））と、前記ビット線（図１０のＢＬ、図４のＢＬ（１））と前記他のビット線（図１９の／ＢＬ、図４の／ＢＬ（１））との間に接続されたスイッチ（図１０のＱ１９）とをさらに備える。前記制御回路は、前記ビット線（図１０のＢＬ、図４のＢＬ（１））に第１の電位を印加して前記複数のメモリセルの内の選択された１つの前記メモリセルに第１の電荷を保持させ、前記他のビット線（図１０の／ＢＬ、図４の／ＢＬ（１））に前記第２の電位を印加して前記複数の他のメモリセルの内の選択された１つの前記他のメモリセルに第２の電荷を保持させ、その後、前記複数のメモリセルの内の全ての前記メモリセルを非選択に制御して、前記ビット線（図１０のＢＬ、図４のＢＬ（１））に前記第２の電位を印加し、前記複数の他のメモリセルの内の全ての前記他のメモリセルを非選択に制御して、前記他のビット線（図１０の／ＢＬ、図４の／ＢＬ（１））に前記第２の電位を印加し、その後、前記メモリセルに保持される前記第１の電荷に対応する第３の電位を前記ビット線（図１０のＢＬ、図４のＢＬ（１））に発生させ、前記他のメモリセルに保持される前記第２の電荷に対応する第４の電位を前記他のビット線（図１０の／ＢＬ、図４の／ＢＬ（１））に発生させる。前記リファレンス電圧生成回路は、前記第３の電位である前記ビット線と、前記第４の電位である前記他のビット線とを電気的に接続して得られる第５の電位に基づき、前記リファレンス電圧を生成する。前記第１の電位は、前記複数のメモリセルに第１の値を保持させる際に前記ビット線に印加される電位であり、前記第２の電位は、前記複数のメモリセルに第２の値を保持させる際に前記ビット線に印加される電位である。
【００２０】
以下、本発明の実施形態１−３の要部についてその概要をそれぞれ説明する。
【００２１】
＜実施形態１：概要＞
図４を参照すると、オープンビット線構造、非階層型ビット線構造のメモリセルアレイの一部が模式的に例示されている。図４に示すように、メモリセルアレイは、それぞれが複数のセンスアンプを備えたセンスアンプ列ＳＡＡを備えている。図４において、センスアンプ列ＳＡＡ１＿２に含まれる複数のセンスアンプとしてＳＡ（１）、ＳＡ（３）が示されており、センスアンプ列ＳＡＡ１＿３に含まれる複数のセンスアンプとしてＳＡ（２）、ＳＡ（４）が示されている。センスアンプ列ＳＡＡ１＿２の両側に、メモリマットＭａｔ１＿２、Ｍａｔ１＿３がそれぞれ設けられている。センスアンプ列ＳＡＡ１＿２のセンスアンプＳＡ（１）、ＳＡ（３）のメモリマットＭａｔ１＿２側の一端にそれぞれ接続されたビット線ＢＬ（１）、ＢＬ（３）は、メモリマットＭａｔ１＿２内をメインワード線ＭＷＬ２、サブワード線ＳＷＬ１＿２に直交する方向に互いに平行に延伸されている。また、センスアンプＳＡ（１）、ＳＡ（３）のメモリマットＭａｔ１＿３側の一端にそれぞれ接続されたビット線／ＢＬ（１）、／ＢＬ（３）は、メモリマットＭａｔ１＿３内をメインワード線ＭＷＬ３、サブワード線ＳＷＬ１＿３に直交する方向に互いに平行に延伸されている。メモリマットＭａｔ１＿３内のビット線ＢＬ（２）、ＢＬ（４）はセンスアンプ列ＳＡＡ１＿３のセンスアンプＳＡ（２）、ＳＡ（４）の一端にそれぞれ接続されている。なお、図の左側には、メモリマットＭａｔ１＿２内のビット線／ＢＬ（２）、／ＢＬ（４）にそれぞれ一端が接続する複数のセンスアンプを備えたセンスアンプ列ＳＡＡ１＿１（不図示）が設けられている。
【００２２】
メモリマットＭａｔ１＿２側のビット線ＢＬ（１）、ＢＬ（３）とリファレンス電圧線ＶＲＥＦ＿Ｌ間には、制御信号ＲＥＦ２にゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２０１、２０２がそれぞれ接続されている。制御信号ＲＥＦ２が活性化電位（ハイレベル）のとき、スイッチ２０１、２０２が導通し、ビット線ＢＬ（１）、ＢＬ（３）にはリファレンス電圧ＶＲＥＦ＿Ｌが供給される。メモリマットＭａｔ１＿３側のビット線／ＢＬ（１）、／ＢＬ（３）とリファレンス電圧線ＶＲＥＦ＿Ｒ間には、制御信号ＲＥＦ３にゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２１１、２１２がそれぞれ接続されている。制御信号ＲＥＦ３が活性化電位（ハイレベル）のとき、スイッチ２１１、２１２が導通し、ビット線／ＢＬ（１）、／ＢＬ（３）にはリファレンス電圧ＶＲＥＦ＿Ｒが供給される。
【００２３】
リファレンス電圧（例えばＶＲＥＦ＿Ｒ）の最適値の決定（設定）にあたり、例えばメモリマットＭａｔ１＿２において、例えばサブワード線ＳＷＬ１＿２（ｎ）に接続される全てのメモリセルＭＣには電圧（ＶＡＲＹ／２）が事前に供給される。電圧（ＶＡＲＹ／２）は、例えば、いずれも不図示のメイン入出力線側からローカル入力線を介してビット線（ＢＬ（１）、ＢＬ（３））に供給される。このとき、センスアンプ（ＳＡ（１）、ＳＡ（３））は非活性とされる。
【００２４】
次に、事前に電圧ＶＡＲＹ／２で充電されたメモリマットＭａｔ１＿２の複数のメモリセルＭＣの複数のセルデータが複数のビット線（例えばＢＬ（１）、ＢＬ（３））にそれぞれ読み出される。一方、メモリマットＭａｔ１＿３の制御信号ＲＥＦ３は、不図示の制御回路の制御のもと、活性化電位（ハイレベル）とされ、スイッチ２１１、２１２が導通する。その結果、リファレンス電圧線ＶＲＥＦ＿Ｒから、複数のセンスアンプＳＡ（１）、ＳＡ（３）の端子（ビット線／ＢＬ（１）、／ＢＬ（３）に接続する端子）に例えば接地電圧ＶＳＳがリファレンス電圧として印加される。活性化された複数のセンスアンプ（ＳＡ（１）、ＳＡ（３））は、それぞれ、該複数のビット線（例えばＢＬ（１）、ＢＬ（３））の電圧と、リファレンス電圧（＝ＶＳＳ）とを比較増幅する。この時、複数のメモリセルＭＣからセルデータがそれぞれ読み出された複数のビット線（例えばＢＬ（１）、ＢＬ（３））の電圧は、リファレンス電圧ＶＲＥＦ＿Ｒ（接地電圧ＶＳＳ）よりも大であるため、複数のセンスアンプ（ＳＡ（１）、ＳＡ（３））で比較増幅した結果は、いずれもハイデータとなる。なお、センスアンプ（ＳＡ（１）、ＳＡ（３））が活性化されるときには、電圧ＶＡＲＹ／２が事前に書き込まれたメモリセルＭＣは非選択とされおり、センスアンプ（ＳＡ（１）、ＳＡ（３））で比較増幅した結果のビット線（ＢＬ（１）、ＢＬ（３））の電位が、電圧ＶＡＲＹ／２が事前に書き込まれたメモリセルＭＣにリストアされることはない。
【００２５】
その後、リファレンス電圧ＶＲＥＦ＿Ｒは、例えば接地電圧ＶＳＳからステップ電圧Δ分上げられる。そして、その都度、例えばメモリマットＭＡＴ１＿２の複数のメモリセルから複数のビット線（例えばＢＬ（１）、ＢＬ（３））にそれぞれ読み出された全てのデータに対してハイデータの数及びローデータの数が計数される。
【００２６】
リファレンス電圧ＶＲＥＦ＿Ｒを、順次、段階的に（例えばステップ電圧Δ分単位で）上昇させていき、センスアンプで読み出されたハイデータの数とローデータの数が等しくなったところで、例えばテストは停止される。そして、そのときのリファレンス電圧ＶＲＥＦ＿Ｒが、最適なリファレンス電圧として、リファレンス電圧生成回路に設定される。あるいは、リファレンス電圧ＶＲＥＦ＿Ｒを、接地電圧ＶＳＳから段階的にセルアレイ電源電圧ＶＡＲＹまで上昇させてテストを行い、センスアンプで読み出されたハイデータの数とローデータの数が最も近い値となる時のリファレンス電圧ＶＲＥＦ＿Ｒがリファレンス電圧生成回路に設定される。センスアンプで読み出されたハイデータの数とローデータの数が等しくならない場合には、ハイデータの数とローデータの数の差の絶対値が最も小さい値となるときのリファレンス電圧ＶＲＥＦ＿Ｒをリファレンス電圧生成回路に設定するようにしてもよい。
【００２７】
メモリマットＭａｔ１＿３のメモリセルＭＣについても、上記の同様の処理が行われ、リファレンス電圧ＶＲＥＦ＿Ｌの最適値が、リファレンス電圧生成回路に設定される。
【００２８】
＜実施形態２：概要＞
次に、図５を参照すると、オープンビット線構造、階層型ビット線構造（１本のグロ―バルビット線に複数のローカルビット線が接続する）のメモリセルアレイの一部が模式的に例示されている。図５に示すように、メモリセルアレイは、複数のグローバルセンスアンプ列ＧＳＡＡ（図５では、ＧＳＡＡ１＿１、１＿２）を備えている。対向するグローバルセンスアンプ列ＧＳＡＡ１＿１、ＧＳＡＡ１＿２の間にメモリマットＭａｔ１＿２が設けられている。メモリマットＭａｔ１＿２において、複数のローカルセンスアンプ列ＬＳＡＡ（図５では、ＬＳＡＡ１＿２＿１、１＿２＿２、１＿２＿３）を備え、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２の両側に２つのサブメモリマットがある。すなわち、図５において、メモリマットＭａｔ１＿２では、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２を境に、図の左右両側に２つのサブメモリマットが設けられている。また、図示されないが、ローカルセンスアンプ列ＬＳＡＡ１＿２＿１を境に、図の左右両側に２つのサブメモリマットが設けられ、ローカルセンスアンプ列ＬＳＡＡ１＿２＿３を境に、図の左右両側に２つのサブメモリマットが設けられている。
【００２９】
ローカルセンスアンプ列ＬＳＡＡ１＿２＿２のローカルセンスアンプＬＳＡ（１）において、一対のローカルビット線ＬＢＬ（１＿２）（Ｏ）、／ＬＢＬ（１＿２）（Ｏ）、及び、一対のローカルビット線ＬＢＬ（１＿２）（Ｅ）、／ＬＢＬ（１＿２）（Ｅ）が用意される。以下、ローカルセンスアンプＬＳＡ（１）について説明する。
【００３０】
一方のサブメモリマットのサブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）に接続されるメモリセルＭＣのうち、奇数番目のメモリセルＭＣ（Ｏ）には、電源電圧ＶＡＲＹが供給され、偶数番目のメモリセルＭＣ（Ｅ）には、接地電圧ＶＳＳが供給される。他方のサブメモリマットの制御信号ＲＥＦ２＿２＿Ｒをハイレベルとすることで、スイッチ２１１、２１２が導通する。この結果、ローカルセンスアンプＬＳＡ（１）の端子（ノード）ＳＲ（１）には、リファレンス電圧ＶＲＥＦ＿Ｒ（初期値は例えば接地電圧ＶＳＳ）が印加される。
【００３１】
一方のサブメモリマットにおいて、電源電圧ＶＡＲＹと接地電圧ＶＳＳがそれぞれ書き込まれた２つのメモリセルＭＣ（Ｏ）とＭＣ（Ｅ）のデータを、偶数番目のローカルビット線ＬＢＬ（１＿２）（Ｏ）と奇数番目のローカルビット線ＬＢＬ（１＿２）（Ｅ）にそれぞれ読み出す。そして、制御信号ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）が活性化電位（ハイレベル）に制御され、スイッチ２０３、２０４が導通する。この結果、ローカルビット線ＬＢＬ（１＿２）（Ｏ）とローカルビット線ＬＢＬ（１＿２）（Ｅ）に接続されるローカルセンスアンプＬＳＡ（１）の端子（ノード）ＳＬ（１）には、電圧ＶＡＲＹ／２が生成される。
【００３２】
ローカルセンスアンプＬＳＡ（１）は、端子ＳＬ（１）の電圧と、端子ＳＲ（１）のリファレンス電圧ＶＲＥＦ＿Ｒとを比較増幅する。全てのローカルセンスアンプＬＳＡについて、前述の処理を並行して同時に行う。この時、ローカルセンスアンプＬＳＡから読み出されたデータは、全てハイデータとなる。
【００３３】
その後、リファレンス電圧ＶＲＥＦ＿Ｒは、接地電圧ＶＳＳから電源電圧ＶＡＲＹに、例えばステップ電圧Δ単位で段階的に高く制御し、その都度、読み出された全てのデータにおいて、ハイデータの数及びローデータの数が計数される。
【００３４】
リファレンス電圧ＶＲＥＦ＿Ｒがある電圧にした時に、ハイデータの数とローデータの数が最も等しくなる。この時のリファレンス電圧ＶＲＥＦ＿Ｒがリファレンス電圧生成回路に設定される。その後、上記の同様の処理を実行し、リファレンス電圧ＶＲＥＦ＿Ｌもリファレンス電圧生成回路に設定される。
【００３５】
＜実施形態３：概要＞
実施形態３では、図４を参照すると、メモリマットＭａｔ１＿２の例えばサブワード線ＳＷＬ１＿２（１）に接続される全てのメモリセルＭＣが選択され、該全てのメモリセルＭＣの容量には電源電圧ＶＡＲＹが供給され、またメモリマットＭａｔ１＿３の例えばサブワード線ＳＷＬ１＿３（１）に接続される全てのメモリセルＭＣが選択され、該全てのメモリセルＭＣの容量には、接地電圧ＶＳＳが供給される。その後、電源電圧ＶＡＲＹが供給されたメモリセルＭＣから一方のビット線（例えばＢＬ（１）、ＢＬ（３））にデータが読み出される。また、接地電圧ＶＳＳが供給されたメモリセルＭＣから他方のビット線（例えば／ＢＬ（１）、／ＢＬ（３））にデータが読み出され、これらの２つのビット線をセンスアンプＳＡ内部のバランススイッチ（図１０のＱ１９）を導通状態として、短絡させ、ビット線対ＢＬ（１）、／ＢＬ（１）を短絡し、ビット線対ＢＬ（１）、／ＢＬ（１）の電圧をＶＡＲＹ／２にする。ビット線対ＢＬ（３）、／ＢＬ（３）も同様に短絡し、電圧をＶＡＲＹ／２となる。なお、このとき、サブワード線ＳＷＬ１＿２（１）、サブワード線ＳＷＬ１＿３（１）はいずれも非活性電位（ローレベル）に制御されており、ビット線対ＢＬ（１）、／ＢＬ（１）、ビット線対ＢＬ（３）、／ＢＬ（３）にそれぞれ接続するメモリセルＭＣに各ビット線の電圧ＶＡＲＹ／２が書き込まれることはない。
【００３６】
その後、制御信号ＲＥＦ３を活性化電位（ハイレベル）に制御して、スイッチ２１１、２１２を導通させ、複数のビット線／ＢＬ（例えば／ＢＬ（１）、／ＢＬ（３））にそれぞれ接続される複数のセンスアンプ（例えばＳＡ（１）、ＳＡ（３））の端子に、接地電圧ＶＳＳをリファレンス電圧ＶＲＥＦ＿Ｒとして印加する。複数のセンスアンプ（例えばＳＡ（１）、ＳＡ（３））の各々は、ビット線ＢＬ（例えばＢＬ（１））の電圧（ＶＡＲＹ／２）と、ビット線／ＢＬ（例えば／ＢＬ（１））のリファレンス電圧ＶＲＥＦ＿Ｒ（ＶＳＳ）とを比較増幅する。この時、読み出された全てのデータはハイデータである。その後、リファレンス電圧ＶＲＥＦ＿Ｒは、接地電圧ＶＳＳから電源電圧ＶＡＲＹに、例えばステップ電圧Δ単位で、段階的に高く制御され、その都度、読み出された全てのデータにおいて、ハイデータの数及びローデータの数が計数される。その後、リファレンス電圧ＶＲＥＦ＿Ｒをある電圧にした時に、ハイデータの数とローデータの数が最も等しくなる。この時のリファレンス電圧ＶＲＥＦ＿Ｒが、リファレンス電圧生成回路に設定される。その後、上記の同様の処理を実行し、リファレンス電圧ＶＲＥＦ＿Ｌもリファレンス電圧生成回路に設定する。
【００３７】
以下、各実施形態について図面を参照して詳細に説明する。
【００３８】
＜半導体装置の構成例＞
図１は、実施形態１−３の半導体装置（ＤＲＡＭ）の構成を例示する図である。図１を参照すると、半導体装置（ＤＲＡＭ）１０は、クロックジェネレータ１０１、コマンドデコーダ１０２、モードレジスタ１０３、コントローラ１０４、ロウアドレスバッファ１０５、カラムアドレスバッファ１０７、リファレンス電圧生成回路１０８、メモリ部１０９、データコントローラ１１３、データラッチ１１５、入出力バッファ１１６を備えている。メモリ部１０９は、複数のメモリセルＭＣを備えたメモリセルアレイ１１０と、不図示のロウアドレスデコーダ、ワードドライバ等を備えたロウ系制御回路１１１と、不図示のカラムアドレスデコーダ、カラムスイッチ等を備えたカラム系制御回路１１２を備えている。ロウアドレスバッファ１０５はリフレッシュカウンタ１０６を備えている。データコントローラ１１３は、リードライトアンプ部１１４を備えている。なお、アドレス信号Ａ０〜Ａ１６、データ入出力端子ＤＱのビット数は、図１に示した例に制限されるものでないことは勿論である。以下、各部の概略を説明する。
【００３９】
クロックジェネレータ１０１は、半導体装置１０の外部から、クロック信号ＣＫ、反転クロック信号／ＣＫ、及び、クロック信号ＣＫ及び反転クロック信号／ＣＫがそれぞれ有効であるか否かを示すクロックイネーブル信号ＣＫＥを入力し、これらの信号に基づき、クロック信号ＣＫ及び反転クロック信号／ＣＫに同期する内部クロック信号ＣＬＫを生成し、内部クロック信号ＣＬＫを、例えばコマンドデコーダ１０２、コントローラ１０４、データラッチ１１５、入出力バッファ１１６等に供給する。
【００４０】
コマンドデコーダ１０２は、半導体装置１０の外部から半導体装置１０に供給されるチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及び、ライトイネーブル信号／ＷＥを入力する。これらの信号の組み合わせは、外部コマンド（アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、テストコマンド等）を構成している。コマンドデコーダ１０２は、半導体装置１０の外部から半導体装置１０に供給されるアドレス信号Ａ０〜Ａ１６を入力する。アドレス信号Ａ０〜Ａ１６の所定ビットフィールドは、半導体装置１０が内部コマンドを実行するためのコマンド情報を構成している。コマンドデコーダ１０２は、外部コマンド及びコマンド情報の保持、デコード、カウントなどを行うことにより、内部コマンドを生成し、内部コマンドをコントローラ１０４に供給する。
【００４１】
モードレジスタ１０３は、半導体装置１０の外部から半導体装置１０に供給されるアドレス信号Ａ０〜Ａ１６を入力する。これらのアドレス信号Ａ０〜Ａ１６の組み合わせは、内部コマンドのモードを示すコマンドモード情報（バースト長、ラップタイムなど）を構成している。モードレジスタ１０３は、コマンドモード情報を保持し、保持されるコマンドモード情報をコントローラ１０４に供給する。
【００４２】
コントローラ１０４は、コマンドデコーダ１０２から供給される内部コマンド、及び、モードレジスタ１０３から供給されるコマンドモード情報に基づき、内部コマンドを実行するための制御信号ＲＣＮＴ、Ｖｃ、ＣＤＬＭＩＯ、ＣＷＡＥ、Ｖｔを生成する。
【００４３】
コントローラ１０４は、生成した制御信号ＲＣＮＴをメモリ部１０９に供給する。コントローラ１０４は、生成した制御信号Ｖｃをロウアドレスバッファ１０５及びカラムアドレスバッファ１０７に供給する。
【００４４】
コントローラ１０４は、生成した制御信号ＣＤＬＭＩＯ、ＣＷＡＥをデータコントローラ１１３に供給する。コントローラ１０４は、生成した制御信号Ｖｔをリファレンス電圧生成回路１０８に供給する。
【００４５】
コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、メモリセルアレイ１１０のビット線ＢＬ（ローカルビット線ＬＢＬ）とメモリセルＭＣとの電気的接続を制御するサブワード線ＳＷＬ（選択スイッチの制御線）の活性及び非活性を制御する。ここで、コントローラ１０４は、アクティブコマンドに対応して所定のサブワード線ＳＷＬを活性に制御し、リードコマンドまたはライトコマンドに対応して、そのサブワード線ＳＷＬを活性に維持し、プリチャージコマンドに対応してそのサブワード線ＳＷＬを非活性に制御することにより、リードデータまたはライトデータが供給される期間において、そのサブワード線ＳＷＬの活性を維持する。
【００４６】
コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、ビット線ＢＬのプリチャージを制御する制御線ＢＬＥＱ（プリチャージスイッチの制御線：活性化時にビット線をプリチャージ及びイコライズする）の活性及び非活性を制御する。
【００４７】
また、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、不図示のセンスアンプＳＡの活性及び非活性を制御する。
【００４８】
また、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、メイン入出力線ＭＩＯとリードライトアンプ部１１４との電気的接続を制御する制御線ＣＤＬＭＩＯの活性及び非活性を制御する。
【００４９】
また、コントローラ１０４は、リードコマンド及びライトコマンドに基づき、カラムアドレスバッファ１０７を介し、ローカル入出力線ＬＩＯとビット線ＢＬとの電気的接続を制御する制御線ＹＳ（カラムスイッチの制御線）の活性及び非活性を制御する。つまり、コントローラ１０４は、センスアンプＳＡの選択及び非選択を制御する。
【００５０】
また、コントローラ１０４は、リードコマンド及びライトコマンドに基づき、リードライトアンプ部１１４の活性及び非活性を制御する。
【００５１】
テスト時には、モードレジスタ１０３からの信号に基づき、コントローラ１０４は、テスト信号ＴＥＳＴを活性化する制御を行い、内部コマンドを実行するための制御信号ＲＣＮＴ、Ｖｃ、ＣＤＬＭＩＯ、ＣＷＡＥ、Ｖｔを生成する。なお、テストモードはデバイス生産時にのみ使用されるテスト用のモードである。
【００５２】
リファレンス電圧生成回路１０８は、コントローラ１０４から供給される制御信号Ｖｔに基づき、後述する方法により、リファレンス電圧ＶＲＥＦ＿Ｒ、ＶＲＥＦ＿Ｌを生成する。リファレンス電圧生成回路１０８で生成されたリファレンス電圧ＶＲＥＦ＿Ｒ、ＶＲＥＦ＿Ｌは、メモリ部１０９に供給され、読み出し動作時にビット線ＢＬに供給されるリードデータに対するリファレンスとして機能する。
【００５３】
ロウアドレスバッファ１０５は、コントローラ１０４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちのロウアドレス信号を保持し、保持されるロウアドレス信号をメモリ部１０９に供給する。
【００５４】
ロウアドレスバッファ１０５のリフレッシュカウンタ１０６は、メモリセルＭＣに記憶されたデータにおける、信号レベルを回復させるリフレッシュ動作のタイミングを設定する。リフレッシュ動作時、選択されたメモリセルのセルデータがビット線に読み出されてセンスアンプでリファレンス電圧と比較増幅され、増幅結果のデータが再び当該メモリセルに書き戻される。
【００５５】
カラムアドレスバッファ１０７は、コントローラ１０４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちのカラムアドレス信号を保持し、保持されるカラムアドレス信号をメモリ部１０９に供給する。
【００５６】
メモリ部１０９は、メモリセルアレイ１１０、ロウ系制御回路１１１、及び、カラム系制御回路１１２を備える。
【００５７】
メモリセルアレイ１１０は、図示されない複数のセンスアンプＳＡ、複数のサブワード線ＳＷＬ、複数のビット線ＢＬ、複数のビット線ＢＬにそれぞれ相補的である複数のビット線／ＢＬ、及び、複数のサブワード線ＳＷＬと複数のビット線ＢＬ、／ＢＬとの複数の交点にそれぞれ設けられる複数のメモリセルＭＣを備える。このメモリセルＭＣは、選択トランジスタ及び容量を備える。一対のビット線ＢＬ、／ＢＬは、１つのセンスアンプＳＡに接続される。
【００５８】
不図示のセンスアンプＳＡは、読み出し動作において、メモリセルＭＣからビット線ＢＬに供給されるリードデータを増幅する。また、不図示のセンスアンプＳＡは、書き込み動作において、データコントローラからビット線ＢＬに供給されるライトデータを増幅し、ライトデータをメモリセルＭＣに書き込む。
【００５９】
ロウ系制御回路１１１は、ロウアドレスバッファ１０５から供給されるロウアドレス信号に基づき、複数のワード線ＳＷＬの内のいずれかを活性に制御する。
【００６０】
カラム系制御回路１１２は、カラムアドレスバッファ１０７から供給されるカラムアドレス信号に基づき、不図示の複数のセンスアンプＳＡの内のいずれかを選択に制御する。
【００６１】
データコントローラ１１３のリードライトアンプ部１１４は、読み出し動作において、メモリ部１０９から供給されるリードデータを増幅し、リードデータをデータラッチ１１５に供給する。
【００６２】
また、リードライトアンプ部１１４は、書き込み動作において、データラッチ１１５から供給されるライトデータを増幅し、ライトデータをメモリ部１０９に供給する。
【００６３】
データラッチ１１５は、読み出し動作において、データコントローラ１０４からパラレルデータとして供給される複数のリードデータをシリアルデータに変換し、且つ、リードデータをデータストローブ信号ＤＱＳと同期させてラッチし、リードデータを入出力バッファ１１６に供給する。
【００６４】
また、データラッチ１１５は、書き込み動作において、入出力バッファ１１６からシリアルデータとして供給される複数のライトデータをパラレルデータに変換し、且つ、ライトデータをデータストローブ信号ＤＱＳと同期させてラッチし、ライトデータをデータコントローラ１１３に供給する。
【００６５】
入出力バッファ１１６は、半導体装置１０の内部信号と外部信号とを相互に変換するインターフェイスとして機能する。データマスク（ＤＭ）端子がハイレベルとされると、ライト動作時、ＤＱ１〜４のデータ入力はマスクされデバイスへは書き込まれない。入出力端子ＤＱ１〜ＤＱ４の数は４つであり、１つのリードコマンドにより、各入出力端子から８ビットのリードデータがシリアルに出力される。例えば、メインワードドライバＭＷＤがメインワード線ＭＷＬ２を活性に制御すると、４つのサブワードドライバＳＷＤが４つのサブワード線ＳＷＬを活性にそれぞれ制御する。この場合、４つのメモリマットが選択され、４つのメモリマットにおいて、全ての複数のビット線ＢＬ、／ＢＬに複数のリードデータがそれぞれ読み出される。
【００６６】
＜メモリセルアレイ（全体の構成）：実施形態１、３＞
図２は、図１のメモリセルアレイ１１０の構成の一例（実施形態１、３）を例示する図である。図２入出力端子はＤＱ１〜ＤＱ４の４つであり、１つのリードコマンドにより、入出力端子ＤＱ１〜ＤＱ４の各端子から８ビットのリードデータがシリアルに出力される（計３２ビット）。
【００６７】
メインワードドライバＭＷＤ（図１のロウ系制御回路１１１に含まれる）がメインワード線ＭＷＬ２を活性に制御すると、４つのサブワードドライバＳＷＤ１＿２、ＳＷＤ２＿２、ＳＷＤ３＿２、ＳＷＤ４＿２が４つのサブワード線を活性にそれぞれ制御する。４つのメモリマットＭａｔ１＿２、Ｍａｔ２＿２、Ｍａｔ３＿２、Ｍａｔ４＿２が選択され、これら４つのメモリマットのそれぞれにおいて、全ての複数のビット線ＢＬ、／ＢＬに、サブワード線で選択された複数のメモリセルのセルデータが読み出される。ここで、メモリマットＭａｔ１＿２とＭａｔ１＿１の間のセンスアンプ列ＳＡＡ１＿１の全ての複数のセンスアンプＳＡが活性に制御され、複数のビット線ＢＬ、／ＢＬに読み出された全てのセルデータがそれぞれ増幅される。
【００６８】
カラム系制御回路（図１の１１２）が、センスアンプ列ＳＡＡ１＿１の内の４つのセンスアンプＳＡを選択し、これらの４つのセンスアンプＳＡと４つのローカル入出力線ＬＩＯ１＿１（１）〜ＬＩＯ１＿１（４）とを接続し、且つ、センスアンプ列ＳＡＡ１＿２の内の４つのセンスアンプＳＡを選択し、これらの４つのセンスアンプＳＡと４つのローカル入出力線ＬＩＯ１＿２（１）〜ＬＩＯ１＿２（４）とを接続する。４つのローカル入出力線ＬＩＯ１＿１（１）〜ＬＩＯ１＿１（４）、及び、４つのローカル入出力線ＬＩＯ１＿２（１）〜ＬＩＯ１＿２（４）は、８つのメイン入出力線ＭＩＯ１（１）〜ＭＩＯ１（８）を介して、リードライト増幅器ＲＷ−ＡＭＰ１（１）〜ＲＷ−ＡＭＰ１（８）にそれぞれ接続される。リードライト増幅器ＲＷ−ＡＭＰ１（１）〜ＲＷ−ＡＭＰ１（８）は入力したデータをそれぞれ増幅する。読み出された８つのデータは、データラッチ１１５にてパラレルデータからシリアルデータに変換され、入出力バッファ１１６により、入出力端子ＤＱ１から出力される。メモリマットＭａｔ２＿２、Ｍａｔ３＿２、Ｍａｔ４＿２についても同様である。
【００６９】
＜メモリセルアレイ（全体の構成）：実施形態２＞
図３は、図１のメモリセルアレイの別の構成例（オープンビット線構造、階層型ビット線構造の実施形態２）を例示する図である。入出力端子はＤＱ１〜Ｄ４は４つであり、１つのリードコマンドにより、各入出力端子から８ビットのリードデータがシリアルに出力される。例えば、メインワードドライバＭＷＤがメインワード線ＭＷＬ２＿３を活性に制御すると、メインワード線ＭＷＬ２＿３に接続された４つのサブワードドライバＳＷＤ１＿２、ＳＷＤ２＿２、ＳＷＤ３＿２、ＳＷＤ４＿２が４つのサブワード線ＳＷＬを活性にそれぞれ制御する。４つのメモリマットＭａｔ１＿２、Ｍａｔ２＿２、Ｍａｔ３＿２、Ｍａｔ４＿２が選択される。具体的には、１つのメモリマットにおいて、１つのサブメモリマットが選択される。４つのサブメモリマットが選択され、４つのサブメモリマットにおいて、全ての複数のローカルビット線ＬＢＬ（Ｏ）、ＬＢＬ（Ｅ）に、サブワード線で選択されたメモリセルのセルデータがそれぞれ読み出される。ここで、メモリマットＭａｔ１＿２において、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２の全ての複数のローカルセンスアンプＬＳＡが活性にそれぞれ制御され、グローバルセンスアンプ列ＧＳＡＡ１＿１の全ての複数のグローバルセンスアンプＧＳＡが活性にそれぞれ制御され、グローバルセンスアンプ列ＧＳＡＡ１＿２の全ての複数のグローバルセンスアンプＧＳＡが活性にそれぞれ制御され、複数のローカルビット線ＬＢＬ（Ｏ）から読み出された全てのセルデータがそれぞれ増幅される。
【００７０】
カラム系制御回路（図１の１１２）が、グローバルセンスアンプ列ＧＳＡＡ１＿１の内の４つのグローバルセンスアンプＧＳＡを選択し、これらの４つのグローバルセンスアンプＧＳＡと、４つのローカル入出力線ＬＩＯ１＿１（１）〜ＬＩＯ１＿１（４）とを接続し、且つ、グローバルセンスアンプ列ＧＳＡＡ１＿２の内の４つのグローバルセンスアンプＧＳＡを選択し、これらの４つのグローバルセンスアンプＧＳＡと４つのローカル入出力線ＬＩＯ１＿２（１）〜ＬＩＯ１＿２（４）とを接続する。４つのローカル入出力線ＬＩＯ１＿１（１）〜ＬＩＯ１＿１（４）、及び、４つのローカル入出力線ＬＩＯ１＿２（１）〜ＬＩＯ１＿２（４）は、８つのメイン入出力線ＭＩＯ１（１）〜ＭＩＯ１（８）を介して、リードライド増幅器ＲＷ−ＡＭＰ１（１）〜ＲＷ−ＡＭＰ１（８）にそれぞれ接続される。リードライド増幅器ＲＷ−ＡＭＰ１（１）〜ＲＷ−ＡＭＰ１（８）は読み出された８つのリードデータをそれぞれ増幅する。読み出された８つのリードデータは、データラッチ１１５により、パラレルデータからシリアルデータに変換され、入出力バッファ１１６により、入出力端子ＤＱ１から出力される。メモリマットＭａｔ２＿２、Ｍａｔ３＿２、Ｍａｔ＿４＿２も同様である。
【００７１】
＜メモリセルアレイの一部：実施形態１、３＞
図４は、図１、図２を参照して説明したメモリセルアレイの一部を例示する図である。図４を参照して、メモリマットＭａｔ１＿２とメモリマットＭａｔ１＿３との間のセンスアンプ列ＳＡＡ１＿２の近傍について説明する。メモリマットＭａｔのビット線構成は、オープンビット線構成であり、一対のビット線ＢＬ、／ＢＬが、１つのセンスアンプＳＡの図中左右両側のメモリマットＭａｔ１＿２とメモリマットＭａｔ１＿３にそれぞれ延在されている。また、メモリマットＭａｔのワード線の構成は、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。
【００７２】
１つのメインワード線ＭＷＬは、メインワードドライバＭＷＤに接続され、且つ、複数のサブワードドライバＳＷＤに共通に接続されている。１つのサブワード線ＳＷＬは、１つのサブワードドライバＳＷＤに接続され、且つ、複数のメモリセルＭＣに共通に接続されている。なお、サブワードドライバＳＷＤは、メインワード線ＭＷＬ、サブワード線ＳＷＬに接続されるほか、不図示のサブワード選択用デコーダ（サブロウデコーダ）から出力される不図示のサブワード選択線に接続されており、メインワード線ＭＷＬ及びサブワード選択線を選択することにより、１つのサブワード線ＳＷＬが選択的に活性化され、当該サブワード線ＳＷＬに接続するメモリセルＭＣが選択される。
【００７３】
図４において、メインサード線ＭＷＬ２に接続するサブワードドライバＳＷＤ１＿２には、複数本（ｎ本）のサブワード線ＳＷＬ１＿２（ｎ）、ＳＷＬ１＿２（ｎ−１）、ＳＷＬ１＿２（ｎ−２）、・・・ＳＷＬ１＿２（１）（不図示）が接続される。各サブワード線ＳＷＬ１＿２（ｉ）（ｉ＝１〜ｎ）は、ロウアドレスに基づき、メインサード線ＭＷＬ２の活性化時にいずれか１つが活性化される。
【００７４】
メインサード線ＭＷＬ３に接続するサブワードドライバＳＷＤ１＿３には、複数本（ｎ本）のサブワード線ＳＷＬ１＿３（１）、ＳＷＬ１＿２（２）、・・・ＳＷＬ１＿３（ｎ）（不図示）が接続される。サブワード線ＳＷＬ１＿３（ｉ）（ｉ＝１〜ｎ）は、ロウアドレスに基づき、メインサード線ＭＷＬ３の活性化時にいずれか１つが活性化される。例えば、サブワード線ＳＷＬ１＿２（ｎ）の活性化により、複数のメモリセルＭＣの選択トランジスタ（セルトランジスタ）がそれぞれ導通し、複数のメモリセルＭＣの容量の一端は、複数のビット線（例えばＢＬ（１）、ＢＬ（３）等）にそれぞれ接続される。これらの複数のメモリセルＭＣの容量は、蓄積電荷をデータとしてそれぞれ保持しており、データの読み出し時、活性化されたサブワード線に接続するメモリセルＭＣの保持データが、当該メモリセルが接続するビット線にそれぞれ読み出され、対応するセンスアンプＳＡによってそれぞれ増幅される。
【００７５】
センスアンプＳＡ（１）、ＳＡ（３）のメモリマットＭａｔ１＿２側の端子は、制御信号ＲＥＦ２にゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２０１、２０２を介してリファレンス電圧線ＶＲＥＦ＿Ｌに接続される。また、センスアンプＳＡ（１）、ＳＡ（３）ののメモリマットＭａｔ１＿３側の端子は、制御信号ＲＥＦ３にゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２１１、２１２を介してリファレンス電圧線ＶＲＥＦ＿Ｒに接続される。
【００７６】
例えばメモリマットＭａｔ１＿２のサブワード線ＳＷＬ１＿２（ｎ）が活性化すると、サブワード線ＳＷＬ１＿２（ｎ）に接続するメモリセルＭＣの保持データは、ビット線ＢＬ（１）、／ＢＬ（２）、ＢＬ（３）、／ＢＬ４（４）等に読み出される。センスアンプＳＡ（１）では、ビット線ＢＬ（１）に読み出された電圧と、リファレンス電圧ＶＲＥＦ＿Ｒとを比較増幅する。このとき、メモリマットＭａｔ１＿２側のスイッチ２０１、２０２に接続する制御信号ＲＥＦ２はローレベルとされ、スイッチ２０１、２０２は非導通状態とされる。メモリマットＭａｔ１＿３側の制御信号ＲＥＦ３がハイレベルとされ、スイッチ２１１、２１２が導通し、センスアンプＳＡ（１）のメモリマット１＿３側の端子はリファレンス電圧ＶＲＥＦ＿Ｒとされる。一方、メモリマットＭａｔ１＿３側のメモリセルのデータを読み出す場合には、例えばサブワード線ＳＷＬ１＿３（１）が活性化電位（ハイレベル）とされ、サブワード線ＳＷＬ１＿３（１）に接続するメモリセルＭＣから例えばビット線／ＢＬ（１）に読み出されたデータはセンスアンプＳＡ（１）において、メモリマットＭａｔ１＿２側のビット線ＢＬ（１）に供給されるリファレンス電圧ＶＲＥＦ＿Ｌと比較増幅される。すなわち、メモリマットＭａｔ１＿２の制御信号ＲＥＦ２がハイレベルとされ、スイッチ２０１、２０２が導通し、ビット線ＢＬ（１）にリファレンス電圧ＶＲＥＦ＿Ｌが印加される。なお、図４では、センスアンプＳＡと、ローカル入出力線（Ｌｏｃａｌ  ＩＯ線）との接続を制御するカラムスイッチとカラム選択信号、ビット線対をプリチャージする回路とプリチャージ制御信号はそれぞれ省略されている。図４のリファレンス電圧線ＶＲＥＦ＿Ｌ、ＶＲＥＦ＿Ｒのリファレンス電圧は、図１のリファレンス電圧生成回路１０８から供給される。また、図４のスイッチ２０１、２０２、２１１、２１２、２２１、２２２等の導通、非導通を制御する制御信号ＲＥＦ２、ＲＥＦ３は、図１のコントローラ１０４の制御のもと、ロウ系制御回路１１１から供給される。
【００７７】
＜メモリセルアレイの一部：実施形態２＞
図５は、図１、及び図３を参照して説明したメモリセルアレイの一部を説明する図である。ここでは、メモリマットＭａｔ１＿２のローカルセンスアンプ列ＬＳＡＡ１＿２＿２の近傍について説明する。メモリマットＭａｔのビット線の構成は、階層ビット線構成であり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化され、複数のローカルビット線ＬＢＬが、１つのグローバルビット線ＧＢＬに割り当てられる。また、メモリマットＭａｔのビット線構成は、オープンビット構成であり、一対のグローバルビット線ＧＢＬ、／ＧＢＬが、グローバルセンスアンプＧＳＡの両側にそれぞれ接続され、一対のローカルビット線ＬＢＬ、／ＬＢＬが、１つのローカルセンスアンプＬＳＡの図中両側にそれぞれ接続される。
【００７８】
奇数番目、偶数番目のローカルビット線ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）は、それぞれ、制御信号ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）に、ゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２０３、２０４を介して、ローカルセンスアンプＬＳＡ（１）の端子（ノード）ＳＬ（１）に接続される。奇数番目、偶数番目のローカルビット線ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）は、それぞれ、制御信号ＴＧ２＿２＿Ｌ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２０７、２０９を介して、グローバルビット線ＧＢＬ（１）に接続される。奇数番目、偶数番目のローカルビット線ＬＢＬ（２＿２）（Ｏ）、ＬＢＬ（２＿２）（Ｅ）は、それぞれ、制御信号ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２０５、２０６を介してローカルセンスアンプＬＳＡ（２）の端子（ノード）ＳＬ（２）に接続される。奇数番目、偶数番目のローカルビット線ＬＢＬ（２＿２）（Ｏ）、ＬＢＬ（２＿２）（Ｅ）は、それぞれ、制御信号ＴＧ２＿２＿Ｌ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２１０、２０８を介してグローバルビット線ＧＢＬ（２）に接続される。ローカルセンスアンプＬＳＡ（１）、ＬＳＡ（２）の端子（ノード）ＳＬ（１）、ＳＬ（２）は、制御信号ＲＥＦ２＿２＿Ｌにゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２０１、２０２を介してリファレンス電圧線ＶＲＥＦ＿Ｌに接続される。
【００７９】
奇数番目、偶数番目のローカルビット線／ＬＢＬ（１＿２）（Ｏ）、／ＬＢＬ（１＿２）（Ｅ）は、それぞれ、制御信号ＳＥＬ２＿２＿Ｒ（Ｏ）、ＳＥＬ２＿２＿Ｒ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２１３、２１４を介してローカルセンスアンプＬＳＡ（１）の端子（ノード）ＳＲ（１）に接続される。奇数番目、偶数番目のローカルビット線／ＬＢＬ（１＿２）（Ｏ）、／ＬＢＬ（１＿２）（Ｅ）は、それぞれ、制御信号ＴＧ２＿２＿Ｒ（Ｏ）、ＴＧ２＿２＿Ｒ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２１７、２１９を介して、グローバルビット線ＧＢＬ（１）に接続される。奇数番目、偶数番目のローカルビット線／ＬＢＬ（２＿２）（Ｏ）、／ＬＢＬ（２＿２）（Ｅ）は、それぞれ制御信号ＳＥＬ２＿２＿Ｒ（Ｏ）、ＳＥＬ２＿２＿Ｒ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２１５、２１６を介してローカルセンスアンプＬＳＡ（２）の端子（ノード）ＳＲ（２）に接続される。奇数番目、偶数番目のローカルビット線／ＬＢＬ（２＿２）（Ｏ）、／ＬＢＬ（２＿２）（Ｅ）は、それぞれ制御信号ＴＧ２＿２＿Ｒ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）にゲートが接続されるＮＭＯＳトランジスタ（スイッチ）２１８、２２０を介してグローバルビット線ＧＢＬ（２）に接続される。ローカルセンスアンプＬＳＡ（１）、ＬＳＡ（２）の端子（ノード）ＳＲ（１）、ＳＲ（２）は、それぞれ制御信号ＲＥＦ２＿２＿Ｒにゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２１１、２１２を介してリファレンス電圧線ＶＲＥＦ＿Ｒに接続される。
【００８０】
メモリマットＭａｔのワード線の構成は、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。１つのメインワード線ＭＷＬは、１つのメインワードドライバＭＷＤに接続され、且つ、複数のサブワードドライバＳＷＤに共通に接続されている。１本のサブワード線ＳＷＬは、１つのサブワードドライバＳＷＤに接続され、且つ、複数のメモリセルＭＣに共通に接続されている。
【００８１】
例えば、サブワード線ＳＷＬ１＿２＿２＿Ｒ（１）を活性に制御することにより、複数のメモリセルＭＣの選択トランジスタがそれぞれ導通し、複数のメモリセルＭＣは複数のローカルビット線ＬＢＬ（Ｏ）、ＬＢＬ（Ｅ）（ＬＢＬ（Ｏ）：奇数番目のローカルビット線、ＬＢＬ（Ｅ）：偶数番目のローカルビット線）にそれぞれ接続される。これらの複数のメモリセルＭＣの容量は電荷をデータとしてそれぞれ保持していて、これらのデータがリードデータとして複数のローカルビット線ＬＢＬにそれぞれ読み出される。ここで、制御線ＳＥＬ２＿２＿Ｒ（Ｏ）により、複数のスイッチ（２１３、２１５）がそれぞれ導通し、複数のローカルビット線ＬＢＬ（Ｏ）は複数のローカルセンスアンプＬＳＡにそれぞれ接続され、複数のリードデータが複数のローカルセンスアンプＬＳＡによってそれぞれ増幅される。制御線ＴＧ２＿２＿Ｒ（Ｏ）により、複数のスイッチ（２１７、２１８）がそれぞれ導通し、複数のローカルビット線ＬＢＬ（Ｏ）は、複数のグローバルセンスアンプＧＳＡにそれぞれ接続され、複数のリードデータが複数のグローバルセンスアンプＧＳＡによってそれぞれ増幅される。
【００８２】
その後、制御線ＳＥＬ２＿２＿Ｒ（Ｅ）により、複数のスイッチ（２１４、２１６）がそれぞれ導通し、複数のローカルビット線ＬＢＬ（Ｅ）は複数のローカルセンスアンプＬＳＡにそれぞれ接続され、複数のリードデータが複数のローカルセンスアンプＬＳＡによってそれぞれ増幅される。つまり、複数のローカルビット線ＬＢＬ（Ｏ）からそれぞれ供給される複数のリードデータは、メモリセルアレイの外部に出力するが、複数のローカルビット線ＬＢＬ（Ｅ）からそれぞれ供給される複数のリードデータは、複数のローカルセンスアンプＬＳＡによってそれぞれ増幅されてそれぞれリストアされる。
【００８３】
なお、図５では、グローバルセンスアンプＧＳＡとローカル入出力線ＬＩＯ線（差動線）とを接続するカラムスイッチ（ＹＳＷ）とカラム選択信号、及び、プリチャージ回路とプリチャージ制御信号が、それぞれ省略されている。ローカルセンスアンプＬＳＡに関して、ローカルビット線をプリチャージする回路とプリチャージ制御信号が、省略されている。なお、図５において、制御信号ＲＥＦ２＿２＿Ｌ、ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）、ＴＧ２＿２＿Ｌ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）、ＲＥＦ２＿２＿Ｒ、ＳＥＬ２＿２＿Ｒ（Ｏ）、ＳＥＬ２＿２＿Ｒ（Ｅ）、ＴＧ２＿２＿Ｒ（Ｏ）、ＴＧ２＿２＿Ｒ（Ｅ）は、例えば図１のコントローラ１０４の制御のもと、ロウ系制御回路１１１から供給される。
【００８４】
＜ＭＩＯ線付近：実施形態２＞
図６は、メモリセルアレイ（例えば図１、図２、図４を参照して説明した実施形態１）のメイン入出力線付近の一部を説明する図である。ここでは、一対のメイン入出力線ＭＩＯ、／ＭＩＯについて説明する。トランジスタＳＷＴ、及びＳＷＢは、それぞれ、ＭＩＯと電源（ＶＡＲＹ／２）間、及び、／ＭＩＯと電源（ＶＡＲＹ／２）間に接続され、ゲートに、例えばカラム系制御回路（図１の１１２）から供給される制御信号１及び制御信号２がそれぞれ接続される。トランジスタＳＷＴ、ＳＷＢは例えばＮＭＯＳトランジスタからなる。トランジスタＳＷＴ又はＳＷＢは、テスト動作時に、カラム系制御回路（図１の１１２）から供給される制御信号１、２により、導通・非導通がそれぞれ制御される。例えば制御信号１が活性化され、制御信号２が非活性のとき、導通状態のトランジスタＳＷＴからメイン入出力線ＭＩＯに電圧ＶＡＲＹ／２が供給され、さらに、ローカル入出力線（ＬＩＯ）、選択されたカラムのカラムスイッチ（ＹＳＷ）を介してビット線ＢＬに供給される。一方、制御信号２が活性化され、制御信号１が非活性のとき、導通状態のトランジスタＳＷＢから、メイン入出力線／ＭＩＯに電圧ＶＡＲＹ／２が供給され、ローカル入出力線（／ＬＩＯ）、選択されたカラムのカラムスイッチ（ＹＳＷ）を介してビット線／ＢＬに供給される。その際、センスアンプ（ＳＡ）は非活性に制御され（例えば図７の電源線ＳＡＮ、ＳＡＰはそれぞれハイレベル、ローレベルとされる）、ビット線の電圧（ＶＡＲＹ／２）が該ビット線に接続する所定のメモリセルＭＣに供給される。なお、トランジスタＳＷＴまたはトランジスタＳＷＢの配置場所はメモリセルアレイに限定されない。
【００８５】
＜プリチャージスイッチ、センスアンプ、カラムスイッチ：実施形態１＞
図７は、プリチャージスイッチ、センスアンプ、カラムスイッチ（図１、図２、図４等を参照して説明した実施形態１）の一例を説明する図である。図７を参照すると、プリチャージスイッチＰＳＷは、ＮＭＯＳトランジスタＱ１４、Ｑ１５、Ｑ１６を備えている。ＮＭＯＳトランジスタＱ１４、Ｑ１５、Ｑ１６のゲートは制御線ＢＬＥＱに共通接続されている。ビット線ＢＬ、／ＢＬ間に直列に接続されたＮＭＯＳトランジスタＱ１４、Ｑ１５の接続点は電源ＶＡＲＹ／２に接続されている。制御信号ＢＬＥＱがハイレベルのとき、ＮＭＯＳトランジスタＱ１４、Ｑ１５、Ｑ１６が導通し、ビット線対ＢＬ、／ＢＬを、接地電位ＶＡＲＹ／２にプリチャージ・イコライズする。
【００８６】
制御信号ＢＬＥＱは、ロウアドレスバッファ（図１の１０５）が保持するロウアドレス信号に基づいてロウ系制御回路１１１から供給される。
【００８７】
センスアンプＳＡは、活性化時に、高電位側の電源を供給する電源線ＳＡＰと低電位側の電源を供給する電源線ＳＡＮにそれぞれソースが接続され、ドレイン同士がビット線／ＢＬに接続され、ゲートがビット線ＢＬに接続されたＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１０からなるＣＭＯＳインバータと、電源線ＳＡＰと電源線ＳＡＮにそれぞれソースが接続され、ドレイン同士がビット線ＢＬに接続され、ゲートがビット線／ＢＬに接続されたＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１２からなるＣＭＯＳインバータを備えている。これら２つのＣＭＯＳインバータは入力と出力を互いにクロスカップル（交差接続）接続し正帰還により１ビットを保持するラッチ（ラッチ型コンパレータ）を構成している。
【００８８】
センスアンプＳＡは、ロウアドレスバッファ（図１の１０５）が保持するロウアドレス信号に基づいてロウ系制御回路（図１の１１１）から供給される制御線ＳＡＮ、ＳＡＰにより活性し、ビット線ＢＬ、／ＢＬの差電圧を増幅して、一方を活性化されたＳＡＰ（例えばＶＡＲＹ）電圧、他方をＳＡＮ（ＶＳＳ）の電圧の信号としてラッチする。
【００８９】
カラムスイッチＹＳＷは、ＮＭＯＳトランジスタＱ１７、Ｑ１８を有する。ＮＭＯＳトランジスタＱ１７〜Ｑ１８は、カラムアドレスバッファが保持するカラムアドレス信号に基づいてカラム系制御回路（カラムデコーダ）１１２から供給される制御線（カラム選択信号）ＹＳをゲートに受け、制御線ＹＳがハイレベルのとき導通し、ビット線対ＢＬ、／ＢＬを、ローカル入出力線対ＬＩＯ、／ＬＩＯにそれぞれ接続する。
【００９０】
＜グローバルビット線：プリチャージスイッチ、グローバルセンスアンプ、カラムスイッチ：実施形態２＞
図８は、図１、図３、図５等を参照して説明した実施形態２のグローバルビット線に関するプリチャージスイッチ、グローバルセンスアンプ、カラムスイッチ構成を例示する図である。図８を、図７と比較すると、ビット線、制御信号等は、図７の構成とは相違しているが、トランジスタ回路の構成は図７と同一である。図８を参照すると、図７のセンスアンプＳＡをグローバルセンスアンプＧＳＡとし、ビット線ＢＬ、／ＢＬをグローバルビット線ＧＢＬ、／ＧＢＬとし、制御線ＢＬＥＱを制御線ＢＬＥＱＧとしている。グローバルプリチャージスイッチＧＰＳＷにおいて、グローバルビット線ＧＢＬ、／ＧＢＬに直列に接続されるＮＭＯＳトランジスタＱ１４とＱ１５の接続点には、セルアレイの電源電圧ＶＡＲＹの１／２が供給される。このため、制御線ＢＬＥＱＧの活性化時（プリチャ−ジ時）に、グローバルビット線ＧＢＬ、／ＧＢＬは、電圧ＶＡＲＹ／２にプリチャージ・イコライズされる。また、グローバルセンスアンプＧＳＡの活性化時に、グローバルセンスアンプＧＳＡは、ローカルセンスアンプＬＳＡで比較増幅されグローバルビット線ＧＢＬ、／ＧＢＬに差動で転送された信号の差電圧を比較増幅する。すなわち、グローバルセンスアンプＧＳＡは、グローバルビット線ＧＢＬ、／ＧＢＬのうち、例えばプリチャージ電圧ＶＡＲＹ／２よりも若干高い電圧のグローバルビット線をハイレベル（ＶＡＲＹ）とし、プリチャージ電圧ＶＡＲＹ／２よりも若干低い電圧のグローバルビット線をローレベルに増幅してラッチする。
【００９１】
＜ローカルビット線：プリチャージスイッチ、グローバルセンスアンプ、カラムスイッチ：実施形態２＞
図９は、図１、図３、図５等を参照して説明した実施形態２のローカルビット線に関するプリチャージスイッチ、ローカルセンスアンプの構成を例示する図である。図９において、図７のセンスアンプＳＡをローカルセンスアンプＬＳＡとし、図７のカラムスイッチＹＳＷを削除し、図７のビット線ＢＬ、／ＢＬをローカルビット線ＬＢＬ、／ＬＢＬとし、図７の制御線ＢＬＥＱを制御線ＢＬＥＱＬとしている。
【００９２】
＜プリチャージスイッチ、センスアンプ、カラムスイッチ、バランススイッチ：実施形態３＞
図１０は、実施形態３の構成の一例を例示する図である。図１０を参照すると、図７の構成に、制御線（制御信号）ＢＳにゲートが接続され、ビット線対ＢＬ、／ＢＬ間に接続されたＮＭＯＳトランジスタＱ１９よりなるバランススイッチＢＳＷが追加されている。なお、通常動作時、制御信号ＢＳはローレベルとされ、ＮＭＯＳトランジスタＱ１９は非導通状態に設定される。バランススイッチＢＳＷ以外の構成は、図７と同一であるため、説明は省略する。テスト動作時に、コントローラ（図１の１０４）の制御のもと、ロウ系制御回路（図１の１１１）から制御信号ＢＳの活性化が制御される。
【００９３】
＜リードライトアンプ部：実施形態１−３共通＞
図１１は、図１のデータコントローラ１１３のリードライトアンプ部１１４について説明する図である。リードライトアンプ部１１４の構成は、図２、図３のデータコントローラ１１３に共通である。図１１において、リードライトアンプ部１１４＿１のリードライトアンプＲＷ−ＡＭＰ１１４＿１＿１〜１１４１＿８は、図２、図３のメイン入出力線ＭＩＯ１（１）〜ＭＩＯ１（８）に接続されるＲＷ−ＡＭＰ１（１）〜ＲＷ−ＡＭＰ１（８）に対応する。リードライトアンプ部１１４＿１、１１４＿２・・・１１４＿４のリードライトアンプＲＷ−ＡＭＰは、コントローラ１０４から供給される制御信号ＣＷＡＥにより、活性化が共通に制御される。メイン入出力線ＭＩＯ１（１）、／ＭＩＯ１（１）とリードライトアンプＲＷ−ＡＭＰ１１４＿１＿１の端子間には、コントローラ１０４から供給される制御信号ＣＤＬＭＩＯにゲートが共通に接続されたトランジスタＴＷＴ及びＴＷＢが接続されている。リードライトアンプＲＷ−ＡＭＰは、読み出し動作において、メイン入出力線ＭＩＯ、／ＭＩＯに転送されたメモリセルＭＣのセルデータを増幅してデータラッチ１１５に供給する。また、リードライトアンプＲＷ−ＡＭＰは、書き込み動作において、データラッチ１１５から供給されるライトデータを増幅してメイン入出力線ＭＩＯ、／ＭＩＯを差動で駆動し、ローカル入出力線ＬＩＯ、／ＬＩＯと、カラム選択線ＹＳで選択されたビット線ＢＬ、／ＢＬを介して、選択されたメモリセルＭＣに供給する。
【００９４】
＜リファレンス電圧生成回路：実施形態１−３＞
図１２は、図１のリファレンス電圧生成回路の構成を例示する図である。図１２を参照すると、リファレンス電圧生成回路１０８は、リファレンス電圧供給回路１０８１、リファレンス電圧制御回路１０８２、判定回路１０８３を備えている。
【００９５】
ここで、各センスアンプＳＡ（ローカルセンスアンプＬＳＡ）において、リファレンス電圧ＶＲＥＦ＿Ｌが供給される側（端子）では、電圧（ＶＡＲＹ／２）がメモリセルＭＣに供給された後に、当該メモリセルＭＣがビット線を介してセンスアンプＳＡに供給した電圧、及び、この電圧に等しい電圧が、供給されている。センスアンプＳＡ（ローカルセンスアンプＬＳＡ）において、リファレンス電圧ＶＲＥＦ＿Ｒが供給される側（端子）では、ＶＳＳからＶＡＲＹまで段階的に変化するリファレンス電圧ＶＲＥＦ＿Ｒが、下記のように、供給される。
【００９６】
判定回路１０８３は、データコントローラ１１３から供給されるリードデータＶｄに基づき、制御信号ＣＩを、カラム系制御回路（図１の１１２）に出力し、カラム系制御回路（図１の１１２）において、カラムアドレスが適宜インクリメントされるよう制御する。また、判定回路１０８３は、データコントローラ１１３から供給された全てのリードデータＶｄに関して、ハイレベルのリードデータＶｄの数の方がローレベルのデータよりも多い場合、リファレンス電圧制御回路１０８２に供給する制御信号Ｔｊをハイレベルに制御し、ローレベルのリードデータＶｄの方がハイレベルのデータよりも数が多い場合、制御信号Ｔｊをローレベルに設定する。
【００９７】
リファレンス電圧制御回路１０８２は、制御信号Ｔｊがハイレベルである場合、リファレンス電圧ＶＲＥＦ＿Ｒが一段階高くなるよう制御し、制御信号Ｔｊがローレベルからハイレベルからローレベルに変化した場合、リファレンス電圧供給回路が１０８２が、この時のリファレンス電圧ＶＲＥＦ＿Ｒを記憶するよう制御する。
【００９８】
リファレンス電圧供給回路１０８１は、リファレンス電圧制御回路１０８２の出力信号に基づき、リファレンス電圧ＶＲＥＦ＿Ｒを供給する。このリファレンス電圧ＶＲＥＦ＿Ｒは、接地電圧ＶＳＳから段階的に高く制御される。
【００９９】
次に、リファレンス電圧供給回路１０８１は、リファレンス電圧制御回路１０８２の出力信号に基づき、記憶されたリファレンス電圧ＶＲＥＦ＿Ｒを供給する。
【０１００】
その後、リファレンス電圧生成回路１０８は、上記と同様に、リファレンス電圧ＶＲＥＦ＿Ｌの生成を開始する。
【０１０１】
＜リファレンス電圧生成回路の判定回路：実施形態１−３＞
図１３は、図１２の判定回路１０８３の構成の一例を例示する図である。図１３を参照すると、判定回路１０８３は、内部判定回路１０８４、Ｈカウンタ１０８５、Ｌカウンタ１０８６、カラムカウンタ１０８７、比較回路１０８８を備えている。
【０１０２】
カラムカウンタ１０８７は、データコントローラ１１３から供給されるリードデータＶｄをカウントして、制御信号ＣＩをカラム系制御回路（図１の１１２）に出力し、カラムアドレスが適宜インクリメントされるよう制御する。
【０１０３】
内部判定回路１０８４は、データコントローラ１１３から出力されるリードデータＶｄを順番に入力し、入力したリードデータＶｄがハイレベルであるかローレベルであるかを判定する。
【０１０４】
Ｈカウンタ１０８５は、内部判定回路１０８４での判定結果を受け、該判定結果がリードデータＶｄがハイレベルであることを示す場合、カウンタ値を１つ増やす。
【０１０５】
Ｌカウンタ１０８６は、内部判定回路１０８４での判定結果を受け、該判定結果がリードデータＶｄがローレベルである場ことを示す合、カウンタ値を１つ増やす。
【０１０６】
比較回路１０８８は、カラムアドレスのインクリメント（＋１）が一巡した場合（例えばカラムアドレスを０から順に１つずつ増加させていき、例えばメモリマットに割り当てられている最大カラムアドレスに達したのち０に戻る）、Ｈカウンタ１０８５のカウンタ値とＬカウンタ１０８６のカウンタ値を比較し、比較結果を制御信号Ｔｊとして出力する。例えばＨカウンタ１０８５のカウンタ値の方がＬカウンタ１０８６のカウンタ値よりも大である場合、制御信号Ｔｊをハイレベルとし、Ｌカウンタ１０８６のカウンタ値の方がＨカウンタ１０８５のカウンタ値よりも大である場合、制御信号Ｔｊをローレベルとする。
【０１０７】
以下では、上記した実施形態１−３の動作について通常動作とテスト動作を、それぞれタイミング波形図を参照して、詳細に説明する。
【０１０８】
＜通常動作：実施形態１＞
図１４は、図１、図２、図４等を参照して説明した実施形態１の通常動作を説明するタイミング図である。図１４には、内部コマンド、ロウアドレス信号、図１のＴＥＳＴ、ＲＣＮＴ、図４のＲＥＦ２、ＲＥＦ３、ＢＬＥＱ２、ＭＷＬ２、ＳＷＬ１＿２（ｎ）、図７のＳＡＰ、ＳＡＮ、ＹＳ、ＢＬ（１）、／ＢＬ（１）の電圧波形が模式的に示されている。ＢＬＥＱ２は、図７のＢＬＥＱに対応する。また、ＭＷＬ２、ＳＷＬ１＿２（ｎ）は簡単のため１つの電圧波形として示されている。
【０１０９】
なお、メインワード線ＭＷＬ２、サブワード線ＳＷＬ１＿２（ｎ）のハイ（ｈｉｇｈ）電位はＶＰＰ（昇圧電圧）であってよい。センスアンプの電源線ＳＡＰ、ＳＡＮ、プリチャージ制御信号ＢＬＥＱ２、カラム選択信号ＹＳのハイ（ｈｉｇｈ）電位はＶＡＲＹであってよい。他の制御信号のｈｉｇｈ電位はアレイ電源電圧ＶＡＲＹよりも低い駆動電圧ＶＤＤ等であってよい（他の実施形態についても同様）。
【０１１０】
図１４において、図４のメモリマットＭａｔ１＿２のサブワード線ＳＷＬ１＿２（ｎ）及びビット線ＢＬ（１）に接続されるメモリセルＭＣにハイデータが書き込まれており、該サブワード線ＳＷＬ１＿２（ｎ）が活性に制御され、該メモリセルＭＣからハイデータが読み出される。また、通常動作時において、図１のテスト信号ＴＥＳＴは、ローレベルに制御される。図７においてビット線対ＢＬ、／ＢＬは、図４のビット線対ＢＬ（１）、／ＢＬ（１）に対応する。
【０１１１】
通常動作が開始される初期時点では、制御線（プリチャージ制御信号）ＢＬＥＱ２がハイレベルであり、図７のプリチャージスイッチＰＳＷ（ＮＭＯＳトランジスタＱ１４〜Ｑ１６）が導通し、ビット線ＢＬ、／ＢＬは、接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１１２】
半導体記憶装置の外部端子からのコマンドが入力され、コマンドデコーダ（図１の１０２）からアクティブコマンド（バンクアクティブコマンド）ＡＣＴが発行され、アクセス対象のメモリセルＭＣを指定するロウアドレス信号Ａ１が入力される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴはハイレベルに制御される。制御線ＲＣＮＴのハイレベルに応答して、ロウ系制御回路（図１の１１１）は所定の制御を実行する。具体的には、まず、制御線ＢＬＥＱ２をローレベルに設定し、プリチャージスイッチＰＳＷを非導通とする。その結果、ビット線対ＢＬ、／ＢＬのプリチャージ・イコライズ状態が解除される。
【０１１３】
その後、メインワードドライバＭＷＤからのメインワード線ＭＷＬ２とサブワードドライバＳＷＤ１＿２からのサブワード線ＳＷＬ１＿２（ｎ）がハイレベルにそれぞれ制御される。その結果、アクセス対象のメモリセルＭＣの選択トランジスタが導通し、ビット線ＢＬ（１）と、アクセス対象のメモリセルＭＣの容量の一端とが接続され、アクセス対象のメモリセルＭＣのハイデータがビット線ＢＬ（１）に読み出される。また、制御線ＲＥＦ３がハイレベルに切り替えられ、リファレンススイッチ（図４のスイッチ２１１、２１２・・・）が導通し、リファレンス電圧ＶＲＥＦ＿Ｒがビット線／ＢＬ（１）に供給される。
【０１１４】
その後、図７におけるセンスアンプ電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルにそれぞれ反転し、図４のセンスアンプ列ＳＡＡ１＿２の全てのセンスアンプＳＡ（１）、ＳＡ（３）・・・が活性し、センスアンプＳＡ（１）は、ビット線ＢＬ（１）に読み出されたアクセス対象のメモリセルＭＣのハイデータ（ＶＡＲＹ）と、リファレンス電圧ＶＲＥＦ＿Ｒが供給されるビット線／ＢＬ（１）の電圧を比較増幅（ラッチ）する。この場合、センスアンプＳＡ（１）はビット線ＢＬ（１）をハイレベル、／ＢＬ（１）をローレベルにラッチする。
【０１１５】
その後、リードコマンドＲＥＡＤが発行される。すると、アクセス対象のメモリセルＭＣに接続するビット線を含むカラム系において、図７の制御線ＹＳがハイレベルに制御され、カラムスイッチＹＳＷ（ＮＭＯＳトランジスタＱ１７、Ｑ１８）が導通し、ローカル入出力線ＬＩＯとビット線ＢＬ（１）とが接続され、／ＬＩＯと／ＢＬ（１）とが接続され、センスアンプＳＡ（１）でラッチされた、アクセス対象のメモリセルＭＣのハイデータは、ローカル入出力線対ＬＩＯ、／ＬＩＯ（図２のＬＩＯ１＿１（１）に対応）に差動で伝送され、さらに差動のメイン入出力線対ＭＩＯ、／ＭＩＯ（図２のＭＩＯ１（１）に対応）を介してリードライトアンプ部１１４（図２のＲＷ＿ＡＭＰ１（１））に入力され、リードライトアンプ部１１４からのリードデータ（ビットデータ）は、データラッチ１５に入力され、入出力バッファ１１６を介して、入出力端子ＤＱ１〜ＤＱ４から出力される（例えば図４のＢＬ（１）、ＳＷＬ１＿２（ｎ）の交点のメモリセルＭＣのセルデータは、図２のＤＱ１からの８ビットシリアルデータのうちの第１ビットとして出力される）。
【０１１６】
その後、プリチャージコマンドＰＲＥが発行される。すると、コントローラ（図１の１０４）から出力される制御線ＲＣＮＴと、メインワード線ＭＷＬ２とサブワード線ＳＷＬ１＿２（ｎ）とがローレベルに制御され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、まず、制御線ＢＬＥＱ２をローレベルからハイレベルに制御する。これと同時に、ハイレベルに制御されていた制御線ＲＥＦ３をローレベルとする。さらに、センスアンプの電源線ＳＡＮをローレベルからハイレベルとし、ＳＡＰをハイレベルからローレベルとして、センスアンプＳＡ（１）を非活性化する。再び、ビット線ＢＬ、／ＢＬは接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１１７】
＜実施形態２：通常動作＞
図１５は、図１、図３、図５、図８、図９を参照して説明した実施形態２の通常動作において、奇数番目のメモリセルからハイレベルのデータを読み出し、偶数番目のメモリセルのデータをリストアする例を例示する図である。図１５には、図１のＴＥＳＴ、ＲＣＮＴ、図５のＲＥＦ２＿２＿Ｌ、ＲＥＦ２＿２＿Ｒ、ＢＬＥＱＬ２＿２、ＢＬＥＱＧ２、ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）、ＴＧ２＿２＿Ｌ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）、ＭＷＬ２＿２＿Ｌ、ＳＷＬ１＿２＿２＿Ｌ（ｎ）、図９のＬＳＡ（１）のＳＡＰ、ＬＳＡ（１）のＳＡＮ、図８のＧＳＡ（１）のＳＡＰ、ＧＳＡ（１）のＳＡＮ、ＹＳ、図５のＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）の電圧波形が模式的に示されている。なお、ＢＬＥＱＬ２＿２は、図９のＢＬＥＱＬに対応し、ＢＬＥＱＧ２は、図８のＢＬＥＱＧに対応する。ＬＳＡ（１）は、図９のＬＳＡをＬＳＡ（１）に置き換えたものである。ＧＳＡ（１）は図８のＧＳＡをＧＳＡ（１）で置き換えたものである。
【０１１８】
図１５に示す動作例は、図３及び図５において、メモリマットＭａｔ１＿２のサブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）及びローカルビット線ＬＢＬ（１＿２）（Ｏ）に接続されるメモリセルＭＣ（Ｏ）にハイデータ（ＶＡＲＹ）が書き込まれており、サブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）及びローカルビット線ＬＢＬ（１＿２）（Ｅ）に接続されるメモリセルＭＣ（Ｅ）にハイデータ（ＶＡＲＹ）が書き込まれており、サブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）が活性に制御され、選択されたこれらのメモリセルＭＣからハイデータが読み出される。通常動作時において、テスト信号ＴＥＳＴはローレベルに制御される。
【０１１９】
通常動作が開始される初期時点では、制御線ＢＬＥＱＬ２＿２、ＢＬＥＱＧ２がそれぞれハイレベルとされ、図９のローカルプリチャージスイッチＬＰＳＷ、図８のプリチャージスイッチＧＰＳＷが導通し、ローカルビット線対ＬＢＬ（Ｏ）、／ＬＢＬ（Ｏ）と、ローカルビット線対ＬＢＬ（Ｅ）、／ＬＢＬ（Ｅ）、グローバルビット線対ＧＢＬ、／ＧＢＬは接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１２０】
また、図５の制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）がそれぞれハイレベルとされ、制御線ＳＥＬ２＿２＿Ｌ（Ｏ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２０３、２０５、ＳＥＬ２＿２＿Ｌ（Ｅ）にゲートが接続されたＮＭＯＳトランジスタ（スイッチ）２０４、２０６がそれぞれ導通し、ローカルビット線ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）がローカルセンスアンプＬＳＡ（１）にそれぞれ接続される。同様に、ローカルビット線ＬＢＬ（２＿２）（Ｏ）、ＬＢＬ（２＿２）（Ｅ）がローカルセンスアンプＬＳＡ（１）にＬＳＡ（２）に接続される。
【０１２１】
アクティブコマンドＡＣＴが発行され、同時に、アクセス対象のメモリセルＭＣを指定するロウアドレス信号Ａ１が入力される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴがハイレベルに制御され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、まず、制御線ＢＬＥＱＬ２＿２がローレベルに制御され、図８のプリチャージスイッチＬＰＳＷが非導通になり、ローカルビット線対ＬＢＬ（Ｏ）、／ＬＢＬ（Ｏ）、ローカルビット線対ＬＢＬ（Ｅ）、／ＬＢＬ（Ｅ）のプリチャージ状態がそれぞれ解除される。また、制御線ＳＥＬ２＿２＿Ｌ（Ｅ）がハイレベルからローレベルに制御され、ＳＥＬ２＿２＿Ｌ（Ｅ）にゲートが接続されたスイッチ２０４、２０６がそれぞれ非導通となる。その結果、ローカルビット線ＬＢＬ（１＿２）（Ｅ）とローカルセンスアンプＬＳＡ（１）との接続が解除される（非接続状態となる）。
【０１２２】
その後、図５のメインワード線ＭＷＬ２＿２＿Ｌ及びサブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）が活性化電位（ハイレベル）にそれぞれ制御され、アクセス対象のメモリセルＭＣ（Ｏ）、ＭＣ（Ｅ）の選択トランジスタがそれぞれ導通し、ローカルビット線ＬＢＬ（１＿２）（Ｏ）とアクセス対象のメモリセルＭＣ（Ｏ）の容量の一端とが接続され、アクセス対象のメモリセルＭＣ（Ｏ）の容量に保持されるハイデータがローカルビット線ＬＢＬ（１＿２）（Ｏ）に読み出される。また、ローカルビット線ＬＢＬ（１＿２）（Ｅ）とアクセス対象のメモリセルＭＣ（Ｅ）の容量の一端とが接続され、アクセス対象のメモリセルＭＣ（Ｅ）の容量に保持されるハイデータがローカルビット線ＬＢＬ（１＿２）（Ｅ）に読み出される。また、制御線ＲＥＦ２＿２＿Ｒがハイレベルに制御され、スイッチ２１１、２１２が導通し、リファレンス電圧ＶＲＥＦ＿ＲがローカルセンスアンプＬＳＡ（１）、ＬＳＡ（２）の一端が接続するノードＳＲ（１）、ＳＲ（２）に供給される。
【０１２３】
その後、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２の電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルに反転し、全てのローカルセンスアンプＬＳＡが活性化する。ローカルセンスアンプＬＳＡ（１）は、アクセス対象のメモリセルＭＣ（Ｏ）のハイデータが読み出されたローカルビット線ＬＢＬ（１＿２）（Ｏ）に接続する端子ＳＬ（１）の電圧と、ノードＳＲ（１）のリファレンス電圧とを比較増幅する。ローカルセンスアンプＬＳＡ（１）はノードＳＬ（１）、ＳＲ（１）をそれぞれハイレベル、ローレベルとしてラッチする。
【０１２４】
つづいて、制御線ＢＬＥＱＧ２がローレベルに制御され、図８のプリチャージスイッチＧＰＳＷ（ＮＭＯＳトランジスタＱ１４〜Ｑ１６）が非導通になり、グローバルビット線ＧＢＬのプリチャージ状態が解除される。
【０１２５】
その後、制御線ＴＧ２＿２＿Ｌ（Ｏ）がハイレベルに制御される。図５において、制御線ＴＧ２＿２＿Ｌ（Ｏ）にゲートが共通に接続されたＮＭＯＳトランジスタ（スイッチ）２０７、２０８が導通状態に設定される。ローカルビット線ＬＢＬ（１＿２）（Ｏ）は導通状態のスイッチ２０７を介してグローバルビット線ＧＢＬ（１）に接続される。すると、ローカルセンスアンプＬＳＡ（１）でラッチしているハイデータが、グローバルビット線ＧＢＬ（１）に転送され、グローバルビット線／ＧＢＬ（１）にはローデータが転送される。その後、グローバルセンスアンプ列ＧＳＡＡ１＿２において、電源線ＳＡＮがハイレベルからローレベルとなり、電源線ＳＡＰがローレベルからハイレベルとなり、グローバルセンスアンプ列のグローバルセンスアンプＧＳＡが活性化する。グローバルセンスアンプＧＳＡ（１）は、グローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）の電圧を比較増幅する。この場合、アクセス対象のメモリセルＭＣ（Ｏ）のハイデータが転送されたグローバルビット線ＧＢＬ（１）を、／ＧＢＬ（１）と比較増幅する。なお、グローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）は、ハイレベルに制御された制御信号ＢＬＥＱＧにより電圧ＶＡＲＹ／２にプリチャージされる。そして、制御信号ＢＬＥＱＧがローレベルとなり、グローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）のプリチャージが解除されたのち、グローバルセンスアンプＧＳＡが活性化される。
【０１２６】
その後、リードコマンドＲＥＡＤが発行される。すると、アクセス対象のメモリセルＭＣ（Ｏ）に接続されるビット線を含むカラム系において、制御線ＹＳがハイレベルに制御され、カラムスイッチＹＳＷ（図８のＮＭＯＳトランジスタＱ１７、Ｑ１８）が導通し、ローカル入出力線対ＬＩＯ、／ＬＩＯ（図３のＬＩＯ１＿２（１）の相補信号線対）と、グローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）とがそれぞれ接続され、アクセス対象のメモリセルＭＣ（Ｏ）のハイデータがグローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）に差動で転送される。
【０１２７】
メモリセルＭＣ（Ｅ）のハイデータにおいて、制御線ＳＥＬ２＿２＿Ｌ（Ｏ）がハイレベルからローレベルに制御され、図５のスイッチ２０３が非導通となり、ローカルビット線ＬＢＬ（１＿２）（Ｏ）とローカルセンスアンプＬＳＡ（１）との接続が解除される（非導通となる）。また、制御線ＳＥＬ２＿２＿Ｌ（Ｅ）がローレベルからハイレベルに制御され、図５のＮＭＯＳトランジスタ２０４が導通状態となり、ローカルビット線ＬＢＬ（１＿２）（Ｅ）がローカルセンスアンプＬＳＡ（１）に接続される。
【０１２８】
また、制御線ＳＥＬ２＿２＿Ｌ（Ｅ）のローレベルからハイレベルへの遷移ののち、制御線ＲＥＦ２＿２＿Ｒが、再びハイレベルに制御される。このため、リファレンス電圧線ＶＲＥＦ＿ＲとノードＳＲ（１）間に接続された、スイッチ（図５の２１１、２１２、・・・）が導通状態となる。リファレンス電圧ＶＲＥＦ＿ＲがローカルセンスアンプＬＳＡ（１）の一端が接続されたノードＳＲ（１）に供給される。
【０１２９】
その後、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２の電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルに反転し、全てのローカルセンスアンプＬＳＡが再び活性化する。ローカルセンスアンプＬＳＡ（１）は、アクセス対象のメモリセルＭＣ（Ｅ）のハイデータ（ＶＡＲＹ）が読み出されたローカルビット線ＬＢＬ（１＿２）（Ｅ）の電圧と、ノードＳＲ（１）のリファレンス電圧を比較する。ローカルセンスアンプＬＳＡ（１）はハイデータをラッチする（ノードＳＬ（１）をハイレベル、ＳＲ（１）をローレベルに差動でラッチする）。選択されたメモリセルＭＣ（Ｅ）のハイデータは、ローカルセンスアンプＬＳＡ（１）でリファレンス電圧と比較増幅され、グローカル入出力線対ＬＩＯ／ＬＩＯに転送することなく（外部に読み出されることなく）、ローカルビット線ＬＢＬ（１＿２）（Ｅ）に接続され、活性化されたサブワード線ＳＷＬ１＿２＿２Ｌ（ｎ）の交点のメモリセルＭＣ（Ｅ）にリストアされる。
【０１３０】
その後、プリチャージコマンドＰＲＥが発行される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴがローレベルに制御される。また、メインワード線ＭＷＬ２＿２＿Ｌとサブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）とが非活性化電位（ローレベル）に制御され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、まず、制御線ＢＬＥＱＬ２＿２、ＢＬＥＱＧ２をハイレベルに制御する。これと同時に、グローバルセンスアンプ列ＧＳＡＡ１＿２の電源線ＳＡＮがローレベルからハイレベル、電源線ＳＡＰがハイレベルからローレベルに反転する。すると、再び、奇数番目のローカルビット線対ＬＢＬ（Ｏ）、／ＬＢＬ（Ｏ）、及び、偶数番目のローカルビット線対ＬＢＬ（Ｅ）、／ＬＢＬ（Ｅ）、グローバルビット線対ＧＢＬ（１）は、接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１３１】
＜通常動作：実施形態３＞
図１６は、図１、図２、図４、図１０を参照して説明した実施形態３の通常動作を説明するタイミング図である。図１６には、内部コマンド、ロウアドレス信号、図１のＴＥＳＴ、ＲＣＮＴ、図４のＲＥＦ２、ＲＥＦ３、ＢＬＥＱ２、ＭＷＬ２、ＳＷＬ１＿２（ｎ）、図１０のＳＡＰ、ＳＡＮ、ＹＳ、ＢＬ（１）、／ＢＬ（１）、ＢＳの電圧波形が模式的に示されている。ＢＬＥＱ２は、図７のＢＬＥＱに対応する。また、ＭＷＬ２、ＳＷＬ１＿２（ｎ）は簡単のため１つの電圧波形として示されている。
【０１３２】
実施形態３の通常動作は、図１４の実施形態１のおける通常動作と基本的に同一とされる。ビット線ＢＬ（１）、／ＢＬ（１）をバランスさせるＮＭＯＳトランジスタＱ１９（バランススイッチ）のゲートに接続された制御線ＢＳが、図１４に対して追加されている。図１６は、通常動作時において、図４のメモリマットＭａｔ１＿２のサブワード線ＳＷＬ１＿２（ｎ）及びビット線ＢＬ（１）に接続されるメモリセルＭＣにハイデータが書き込まれており、該サブワード線ＳＷＬ１＿２（ｎ）が活性化電位に設定され、該メモリセルＭＣからハイデータが読み出される。また、通常動作時において、図１のテスト信号ＴＥＳＴは、ローレベルに制御される。なお、通常動作時、制御線ＢＳはローレベルに保持される。他の制御線等の動作は図１４を参照して説明したものと同様である。
【０１３３】
＜テスト動作：実施形態１＞
図１７は、図１、図２、図４、図７、図１４等を参照して説明し実施形態１におけるテスト動作を説明する図である。図１７には、内部コマンド、ロウアドレス信号、図１のＴＥＳＴ、図４のＭＷＬ２、ＳＷＬ１＿２（ｎ）、ＲＥＦ３、図７のＳＡＰ、ＳＡＮ、ＹＳ、図１３のＴｉ、図１２のＴｊ、図４、図１２のＶＲＥＦ＿Ｒの電圧波形が模式的に示されている。さらに、全てのビットの半数以上のビット線ＢＬと、全てのビットの半数以上のビット／ＢＬが模式的に示されている。テスト動作は、１回目からｎ回目まで実行される。
【０１３４】
テスト動作において、センスアンプ列ＳＡＡ１＿２に関する最適なリファレンス電圧ＶＲＥＦ＿Ｒを検出する。１回目のテストにおいて、アクティブコマンドの前に、図示されないが、ロウアドレスＡ１に対応するサブワード線に接続する複数のメモリセルＭＣには、電圧（ＶＡＲＹ／２）が、当該複数のメモリセルＭＣにそれぞれ接続するビット線から供給され、サブワード線を活性化電位（ハイレベル）に設定することで、複数のメモリセルＭＣの容量には電圧（ＶＡＲＹ／２）が保持される。すなわち、ビット線ＢＬ（図４のＢＬ（１）、ＢＬ（３））に接続するメモリセルＭＣが電圧（ＶＡＲＹ／２）に書き込まれる場合、前述した図６において、制御信号１を活性化電位としてスイッチＳＷＴを導通させ、メイン入出力線ＭＩＯを電圧（ＶＡＲＹ／２）とし、ローカル入出力線ＬＩＯ、カラムスイッチＹＳＷ、ビット線ＢＬ（図４のＢＬ（１）、ＢＬ（３））から、サブワード線ＳＷＬ１＿２（ｎ）に接続する複数のメモリセルＭＣの容量に電圧ＶＡＲＹ／２を印加する。このとき、センスアンプＳＡ（１）、ＳＡ（３）は非活性状態とされる。
【０１３５】
テスト時に、コントローラ（図１の１０４）における制御線ＴＥＳＴがハイレベルに制御され、テストアクティブコマンドＴＡＣＴ（バンクアクティブ）が発行される。同時に、アクセス対象の複数のメモリセルＭＣを指定するロウアドレス信号Ａ１が入力される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴがハイレベルに制御され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、メインワード線ＭＷＬ２及びサブワード線ＳＷＬ１＿２（ｎ）を活性化電位（ハイレベル）にそれぞれ制御する。その結果、アクセス対象の複数のメモリセルＭＣの選択トランジスタがそれぞれ導通し、複数のビット線ＢＬとアクセス対象の複数のメモリセルＭＣとがそれぞれ接続され、アクセス対象の複数のメモリセルＭＣのデータが、複数のビット線ＢＬにそれぞれ読み出される。
【０１３６】
この時、当該複数のメモリセルＭＣの容量には電圧（ＶＡＲＹ／２）が保持されている。メモリセルＭＣの容量に蓄積された電荷に基づき、電圧Ｖｐが、理想的なリファレンス電圧として、各ビット線ＢＬに供給される。
【０１３７】
また、図４の制御線ＲＥＦ３にハイパルスが供給される。図４において、制御線ＲＥＦ３がハイレベルのとき、スイッチ２１１、２１２がともに導通し、リファレンス電圧ＶＲＥＦ＿Ｒが複数のビット線／ＢＬ（１）、／ＢＬ（３）に供給される。
【０１３８】
リファレンス電圧ＶＲＥＦ＿Ｒは、リファレンス電圧生成回路１０８により、接地電圧ＶＳＳから電源電圧ＶＡＲＹまで、段階的に高くなるよう制御される。
【０１３９】
１回目のテスト動作では、リファレンス電圧ＶＲＥＦ＿Ｒは接地電圧ＶＳＳである。その後、センスアンプの電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルに制御され、センスアンプ列ＳＡＡ１＿２の全てのセンスアンプＳＡが活性化する。活性化した複数のセンスアンプＳＡ（ＳＡ（１）、ＳＡ（３））は、アクセス対象の複数のメモリセルＭＣのデータが読み出されたビット線ＢＬ（１）、ＢＬ（３）と、リファレンス電圧ＶＲＥＦ＿Ｒが印加されたビット線／ＢＬ（１）、／ＢＬ（３）をそれぞれ比較増幅する。なお、複数のセンスアンプＳＡ（例えばＳＡ（１）、ＳＡ（３））の活性化時に、サブワード線ＳＷＬ１＿２（ｎ）は非活性化電位とされ、該複数のセンスアンプＳＡ（例えばＳＡ（１）、ＳＡ（３））での比較増幅結果が、電圧ＶＡＲＹ／２が書き込まれたメモリセルＭＣ（ビット線ＢＬ（１）、ＢＬ（３）と、サブワード線ＳＷＬ１＿２（ｎ）の交点にそれぞれ接続するメモリセルＭＣ）にリストアされることはない。
【０１４０】
その後、リードコマンドＲＥＡＤが発行される。すると、アクセス対象の１つのメモリセルＭＣに接続するビット線系を含むカラム系において、図７の制御線（カラム選択信号）ＹＳが活性化電位（ハイレベル）に設定され、カラムスイッチＹＳＷ（図７のＡ１７、Ｑ１８）が導通し、ローカル入出力線対ＬＩＯ、／ＬＩＯと、ビット線対ＢＬ、／ＢＬとが接続され、アクセス対象のメモリセルＭＣのデータが、ビット線ＢＬ、／ＢＬからローカル入出力線対ＬＩＯ、／ＬＩＯに差動で転送される。ここで、カラムアドレスは、制御信号（図１のＣＩ）に応答して、カラム系制御回路（図１の１１２）によってインクリメント（＋１）で生成され、アクセス対象の複数のメモリセルＭＣに接続するビット線が順番に選択され、ローカル入出力線対ＬＩＯ、／ＬＩＯに順番に読み出される。ここで、電圧（ＶＡＲＹ／２）が書き込まれた複数のメモリセルＭＣに接続するビット線ＢＬの電圧は電圧Ｖｐである。
【０１４１】
一方、ビット線／ＢＬの電圧はリファレンス電圧（＝接地電圧ＶＳＳ）である。このため、ローカル入出力線対ＬＩＯ、／ＬＩＯ、メイン入出力線対ＭＩＯ、／ＭＩＯ、リードライトアンプ部１１４を介して読み出され、リファレンス電圧生成回路１０８に入力される全てのリードデータＶｄは、いずれもハイレベルとなる。
【０１４２】
したがって、図１３のリファレンス電圧生成回路１０８の判定回路１０８３において、内部判定回路１０８４から出力される信号Ｔｉも全てハイレベルとなる。ハイレベルのリードデータＶｄの数とローレベルのリードデータＶｄの数とを比較する図１３の比較回路１０８８は、ハイレベルのリードデータＶｄの数が多い場合、ハイレベルの制御信号Ｔｊを出力する。
【０１４３】
図１２のリファレンス電圧生成回路１０８において、判定回路１０８３からの制御信号Ｔｊがハイレベルであるため、リファレンス電圧制御回路１０８２は、リファレンス電圧ＶＲＥＦ＿Ｒとして、接地電圧ＶＳＳから接地電圧ＶＳＳよりも１段階高い電圧：ＶＳＳ＋ΔＶに設定する。
【０１４４】
その後、プリチャージコマンドＰＲＥが発行される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴ、ロウ系制御回路（図１の１１１）のメインワードドライバＭＷＤからのメインワード線ＭＷＬ２とサブワードドライバＳＷＤからのサブワード線ＳＷＬ１＿２（ｎ）が非活性電位（ローレベル）にそれぞれ制御され、ロウ系制御回路（図１の１１１）は所定の制御を実行する。例えばセンスアンプ列ＳＡの電源線ＳＡＮはローレベルからハイレベル、電源線ＳＡＰはハイレベルからローレベルに反転する。すると、再び、ビット線ＢＬ、／ＢＬは、接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１４５】
２回目以降のテスト動作において、リファレンス電圧ＶＲＥＦ＿Ｒが、１段階（例えばステップ電圧Δ）ずつ高くなり、所定の電圧になった時（例えば図１７のｎ回目のテスト動作時）、図１３のリファレンス電圧生成回路１０８の判定回路１０８３において、比較回路１０８８の出力信号Ｔｊが、ハイレベルからローレベルに変化する。図１３の比較回路１０８８において、ローレベルのリードデータＶｄの数がハイレベルのリードデータＶｄよりも多くなり（Ｈカウンタ１０８５のカウンタ値＜Ｌカウンタ１０８６のカウンタ値）、制御信号Ｔｊがローレベルに変化する。Ｔｊがハイレベルからローレベルに変化した時のｎ回目のテスト動作時のリファレンス電圧ＶＲＥＦ＿Ｒは、理想的なリファレンス電圧に最も近いので、テスト時以外の通常動作で使用されるリファレンス電圧ＶＲＥＦ＿Ｒとして、リファレンス電圧生成回路１０８に設定される。
【０１４６】
リファレンス電圧生成回路１０８は、図１２、図１３では図示されないヒューズトリミング部（例えば、電流で切断されるアンチヒューズ素子等を含む）を有している。例えば、不図示のヒューズトリミング部の各ヒューズの切断の有無を適宜制御することにより、リファレンス電圧生成回路１０８で生成されるリファレンス電圧が設定される。
【０１４７】
その後、上記と同様の方法で、リファレンス電圧ＶＲＥＦ＿Ｌも設定される。
【０１４８】
なお、上記のテスト動作が１つのメモリマットＭａｔで実行され、その後、全てのメモリマットＭａｔのリファレンス電圧ＶＲＥＦ＿Ｒが設定されても良いし、上記のテスト動作が複数のメモリマットＭａｔで実行され、その後、全てのメモリマットＭａｔのリファレンス電圧ＶＲＥＦ＿Ｒが設定されても良い。
【０１４９】
また、ｎ回目のテスト動作時のリファレンス電圧ＶＲＥＦ＿Ｒが設定されたが、ｎ−１回目のテスト動作時のリファレンス電圧ＶＲＥＦ＿Ｒが設定されても良い。
【０１５０】
＜テスト動作：実施形態２＞
図１８は、図１、図３、図５、図８、図１５等を参照して説明し実施形態２におけるテスト動作を説明する図である。図１８には、内部コマンド、ロウアドレス信号、図１のＴＥＳＴ、図５のＳＥＬ２＿２＿Ｌ（Ｏ）と（Ｅ）、ＲＥＦ２＿２＿Ｒ、図９のＳＡＰ、ＳＡＮ、図５のＬＢＬ（Ｏ）、ＬＢＬ（Ｅ）、図８のＹＳ、図１３のＴｉ、図１２のＴｊ、図５、図１２のＶＲＥＦ＿Ｒの電圧波形が模式的に示されている。さらに、全てのビットの半数以上のビット線ＳＬ（図５）と、全てのビットの半数以上のビットＳＲ（図５）が模式的に示されている。
【０１５１】
テスト動作は、１回目からｎ回目まで実行される。上記したように、実施形態１では、各メモリセルＭＣは、電圧（ＶＡＲＹ／２）が供給されていて、この電圧に基づき、電荷を保持している。この電荷に基づき、電圧Ｖｐが、理想的なリファレンス電圧として、各ビット線ＢＬに発生する。
【０１５２】
実施形態２では、各メモリセルＭＣ（Ｏ）は、電源電圧ＶＡＲＹが供給されていて、この電圧に基づき、第１の電荷を保持している。この第１の電荷に基づき、電圧が各ローカルビット線ＬＢＬ（Ｏ）に発生する。各メモリセルＭＣ（Ｅ）は、接地電圧ＶＳＳを供給されていて、この電圧に基づき、第２の電荷を保持している。この第２の電荷に基づき、電圧が各ローカルビット線ＬＢＬ（Ｅ）に発生する。その後、制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）がハイレベルにそれぞれ制御され、複数のスイッチ（２０３、２０４）がそれぞれ導通し、各ローカルビット線ＬＢＬ（Ｏ）と各ローカルビット線ＬＢＬ（Ｅ）とが接続し、電圧Ｖｐが理想的なリファレンス電圧として各ローカルビット線ＬＢＬ（Ｏ）及び各ローカルビット線ＬＢＬ（Ｅ）に発生する。
【０１５３】
テスト動作において、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２に関する最適なリファレンス電圧ＶＲＥＦ＿Ｒを検出する。１回目のテストにおいて、アクティブコマンドの前に、図示されないが、ロウアドレスＡ１に対応するサブワード線に接続する奇数段目の複数のメモリセルＭＣ（Ｅ）に、電圧ＶＡＲＹを書き込み、偶数段目の複数のメモリセルＭ（Ｏ）Ｃ電圧ＶＳＳの書き込みが行われる。
【０１５４】
テスト時に、コントローラ（図１の１０４）における制御線ＴＥＳＴがハイレベルに制御され、テストアクティブコマンドＴＡＣＴ（バンクアクティブ）が発行される。同時に、アクセス対象の複数のメモリセルＭＣを指定するロウアドレス信号Ａ１が入力される。
【０１５５】
また、図５の制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）にハイパルスが供給される。制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）がハイレベルのとき、スイッチ２０３、２０４がそれぞれ導通し、奇数番目と偶数番目のローカルビット線ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）が、ローカルセンスアンプＬＳＡ（１）のノードＳＬ（１）に接続される。電源電圧ＶＡＲＹが書き込まれたメモリセルＭＣ（Ｏ）のデータが読み出されたローカルビット線ＬＢＬ（１＿２）（Ｏ）と、接地電圧ＶＳＳが書き込まれたメモリセルＭＣ（Ｅ）のデータが読み出されたローカルビット線ＬＢＬ（１＿２）（Ｅ）の両方に接続されたノードＳＬ（１）の電圧はＶＡＲＹ／２となる。制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）はローレベルとなり、奇数番目と偶数番目のローカルビット線ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）とローカルセンスアンプＬＳＡ（１）のノードＳＬ（１）との接続は解除される。つづいて、制御信号ＲＥＦ２＿２＿Ｒのハイパルスに応答して、スイッチ２１１が導通し、ノードＳＲ（１）には、リファレンス電圧ＶＲＥＦ＿Ｒが印加される。
【０１５６】
リファレンス電圧ＶＲＥＦ＿Ｒは、テスト回数に応じて、リファレンス電圧生成回路１０８により、接地電圧ＶＳＳから電源電圧ＶＡＲＹまで、段階的に高くなるように制御される。
【０１５７】
１回目のテスト動作では、リファレンス電圧ＶＲＥＦ＿Ｒは接地電圧ＶＳＳである。その後、ローカルセンスアンプＬＳＡの電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルに反転し、ローカルセンスアンプ列ＬＳＡＡ１＿２＿２の全てのセンスアンプＬＳＡが活性化する。活性化した複数のセンスアンプＬＳＡは、ノードＳＬの電圧ＶＡＲＹ／２とリファレンス電圧ＶＲＥＦ＿Ｒが印加されたノードＳＲをそれぞれ比較増幅する。例えば、ローカルセンスアンプＬＳＡ（１）では、電源電圧ＶＡＲＹ／２のノードＳＬ（１）と、リファレンス電圧ＶＲＥＦ＿Ｒ（接地電圧）ＶＳＳのノードＳＲ（１）とを比較増幅し、ノードＳＬ（１）をハイレベル、ノードＳＲ（１）をローレベルにラッチする。
【０１５８】
その後、リードコマンドＲＥＡＤが発行される。アクセス対象のメモリセルＭＣ（Ｏ）に接続されるビット線を含むカラム系において、制御線ＹＳがハイレベルに設定され、カラムスイッチＹＳＷ（図８のＮＭＯＳトランジスタＱ１７、Ｑ１８）が導通し、グローバルビット線ＧＢＬ（１）、／ＧＢＬ（１）とローカル入出力線対ＬＩＯ、／ＬＩＯ（図３のＬＩＯ１＿２（１）の相補信号線対）とがそれぞれ接続される。カラムアドレスは、制御信号（図１のＣＩ）に応答して、カラム系制御回路（図１の１１２）によって、インクリメントで生成され（対応するカラムのカラムスイッチＹＳＷが導通してグローバルビット線対（ＧＢＬ、／ＧＢＬ）をローカル入出力線（ＬＩＯ、／ＬＩＯ）に接続する）、アクセス対象の複数のメモリセルが順番に選択され、アクセス対象の複数のメモリセルＭＣ（Ｏ）、ＭＣ（Ｅ）のデータに設定された電源電圧ＶＡＲＹと接地電圧ＶＳＳを平均化した電圧とリファレンス電圧ＶＲＥＦ＿Ｒの比較増幅結果が、ローカル入出力線ＬＩＯに順番に読み出される。
【０１５９】
ここで、各ローカルビット線ＬＢＬ（Ｏ）、ＬＢＬ（Ｅ）の電圧は電圧Ｖｐであり、リファレンス電圧は接地電圧ＶＳＳであるので、読み出された全てのリードデータＶｄはそれぞれハイレベルになり、全ての制御信号Ｔｉ（図１２の判定回路１０８３の出力）もそれぞれハイレベルになる。図１３の比較回路１０８８がハイレベルのリードデータＶｄの数とローレベルのリードデータＶｄの数とを比較し、ハイレベルのリードデータＶｄの数が多い場合、比較回路１０８８はハイレベルの制御信号Ｔｊを出力する。この時、制御信号Ｔｊがハイレベルであるので、リファレンス電圧ＶＲＥＦ＿Ｒは接地電圧ＶＳＳから接地電圧ＶＳＳよりも、例えばステップ電圧Δ分、高い電圧に変更される。
【０１６０】
その後、プリチャージコマンドＰＲＥが発行される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴがローレベルに制御される。また、メインワード線ＭＷＬ２＿２＿Ｌとサブワード線ＳＷＬ１＿２＿２＿Ｌ（ｎ）とが非活性化電位（ローレベル）に設定され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、まず、制御線ＢＬＥＱＬ２＿２、ＢＬＥＱＧ２をハイレベルに設定する。これと同時に、グローバルセンスアンプ列ＧＳＡＡ１＿２の電源線ＳＡＮをローレベルからハイレベル、電源線ＳＡＰをハイレベルからローレベルに設定する。すると、再び、奇数番目のローカルビット線対ＬＢＬ（Ｏ）、／ＬＢＬ（Ｏ）、及び、偶数番目のローカルビット線対ＬＢＬ（Ｅ）、／ＬＢＬ（Ｅ）、グローバルビット線対ＧＢＬ（１）は、接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１６１】
２回目以降のテスト動作において、リファレンス電圧ＶＲＥＦ＿Ｒが、ステップ電圧Δ分、１段階ずつ高くなる。テストアクティブＴＡＣＴが活性化されると、制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）が活性化されて、奇数番目のローカルビット線ＬＢＬ（Ｏ）（例えばＬＢＬ（１＿２）（Ｏ））、偶数番目のローカルビット線ＬＢＬ（Ｅ）（例えばＬＢＬ（１＿２）（Ｅ））がローカルセンスアンプＬＳＡの一端（例えばノードＳＬ（１））に接続される。その結果、ローカルセンスアンプＬＳＡの一端（ＳＬ（１））には、電源電圧ＶＡＲＹが供給されたメモリセルＭＣ（Ｏ）と、接地電圧ＶＳＳが供給されたメモリセルＭＣ（Ｅ）に接続する奇数、偶数番目のローカルビット線ＬＢＬ（Ｅ）、ＬＢＬ（Ｏ）の中間の電位が生成される。つづいて、制御線ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｌ（Ｅ）が非活性化され、ローカルビット線ＬＢＬ（Ｅ）、ＬＢＬ（Ｏ）とローカルセンスアンプＬＳＡの一端（ＳＬ（１））との接続が解除される。その後、制御信号ＲＥＦ２＿２＿Ｒが活性化され、ローカルセンスアンプＬＳＡの他方の端子（例えばノードＳＲ（１））にはリファレンス電圧ＶＲＥＦ＿Ｒ（段階的に高くなる）が供給され、ローカルセンスアンプＬＳＡは、ノードＳＬ（１）とＳＲ（１）の電圧を比較増幅する。リファレンス電圧ＶＲＥＦ＿Ｒが所定の電圧になった時（ｎ回目のテスト動作時）、図１３のリファレンス電圧生成回路１０８の判定回路１０８３において、比較回路１０８８の出力信号Ｔｊが、ハイレベルからローレベルに変化する。図１３の比較回路１０８８において、ローレベルのリードデータＶｄの数がハイレベルのリードデータＶｄよりも多くなり（Ｈカウンタ１０８５のカウンタ値＜Ｌカウンタ１０８６のカウンタ値）、制御信号Ｔｊがローレベルに変化する。Ｔｊがハイレベルからローレベルに変化した時のｎ回目のテスト動作時のリファレンス電圧ＶＲＥＦ＿Ｒは、理想的なリファレンス電圧に最も近いので、テスト時以外の通常動作で使用されるリファレンス電圧ＶＲＥＦ＿Ｒとして、リファレンス電圧生成回路１０８に設定される。
【０１６２】
＜テスト動作：実施形態３＞
図１９は、図１、図２、図４、図９、図１４等を参照して説明し実施形態３におけるテスト動作を説明する図である。図１９には、内部コマンド、ロウアドレス信号、図１のＴＥＳＴ、図４のＲＥＦ３、図９のＢＳ、ＳＡＰ、ＳＡＮ、ＹＳ、図１３のＴｉ、図１２のＴｊ、図４、図１２のＶＲＥＦ＿Ｒの電圧波形が模式的に示されている。さらに、全てのビットの半数以上のビット線ＢＬと、全てのビットの半数以上のビット／ＢＬが模式的に示されている。実施形態３では、図３のセンスアンプ列ＳＡＡ１＿２のリファレンス電圧ＶＲＥＦ＿Ｒを検出するため、ロウアドレスＡ１の複数のメモリセルＭＣは、電源電圧ＶＡＲＹが書き込まれており、且つ、ロウアドレスＢ１の複数のメモリセルＭＣには接地電圧ＶＳＳが書き込まれている、ものとする。なお、以下では、説明のため、ロウアドレスＡ１に対応するメインワード線とサブワード線を、図４のＭＷＬ２、ＳＷＬ１＿２（ｎ）、ロウアドレスＢ１に対応するメインワード線とサブワード線を、図４のＭＷＬ３、ＳＷＬ１＿３（１）とする。
【０１６３】
テスト時に、コントローラ（図１の１０４）における制御線ＴＥＳＴがハイレベルに制御され、テストアクティブコマンドＴＡＣＴ（バンクアクティブ）が発行される。同時に、アクセス対象の複数のメモリセルＭＣを指定するロウアドレス信号Ａ１が入力される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴがハイレベルに制御され、ロウ系制御回路（図１の１１１）が所定の制御を実行する。具体的には、メインワード線ＭＷＬ２及びサブワード線ＳＷＬ１＿２（ｎ）を活性化電位（ハイレベル）にそれぞれ制御する。その結果、アクセス対象の複数のメモリセルＭＣの選択トランジスタがそれぞれ導通し、複数のビット線ＢＬとアクセス対象の複数のメモリセルＭＣとがそれぞれ接続され、アクセス対象の複数のメモリセルＭＣのデータが、複数のビット線ＢＬにそれぞれ読み出される。この時、図４の複数のビット線ＢＬ（１）、ＢＬ（３）に接続される当該複数のメモリセルＭＣには電圧ＶＡＲＹが書き込まれている。図４の複数のビット線／ＢＬ（１）、／ＢＬ（３）に接続される当該複数のメモリセルＭＣには電圧ＶＳＳが書き込まれている。
【０１６４】
図９の制御線ＢＳに、ロウ系制御回路（図１の１１１）から活性化電位（ハイパルス）が供給される。制御線ＢＳがハイレベルのとき、ビット線対ＢＬ、／ＢＬ間のバランススイッチＢＳＷ（図９のトランジスタＱ１９）が導通し、各ビット線対ＢＬ、／ＢＬ同士（図４のＢＬ（１）と／ＢＬ（１）同士）が通電し、電圧Ｖｐ（ＶＡＲＹとＶＳＳの中間電位）が理想的なリファレンス電圧として、ビット線ＢＬ及び／ＢＬに発生する。制御線ＢＳが非活性電位（ローレベル）となると、バランススイッチＢＳＷ（図９のトランジスタＱ１９）は非導通となり、ビット線対ＢＬ、／ＢＬ間は非接続となる。なお、ビット線対ＢＬ、／ＢＬ間のバランススイッチＢＳＷ（図９のトランジスタＱ１９）が導通するとき、ビット線ＢＬ、／ＢＬに接続するメモリセルＭＣは非選択とされ、電圧Ｖｐ（ＶＡＲＹとＶＳＳの中間電位）が、電圧ＶＡＲＹが書き込まれているメモリセルと、電圧ＶＳＳが書き込まれているメモリセルにリストアされることはない。
【０１６５】
制御線ＢＳが非活性化したのち、図４の制御線ＲＥＦ３には、ロウ系制御回路（図１の１１１）からハイパルスが供給される。図４において、制御線ＲＥＦ３がハイレベルのとき、リファレンス電圧線ＶＲＥＦ＿ＲとセンスアンプＳＡ（１）、ＳＡ（３）の一端（ビット線／ＢＬ（１）、／ＢＬ（３））との間のスイッチ２１１、２１２が導通し、リファレンス電圧ＶＲＥＦ＿Ｒが複数のビット線／ＢＬ（１）、／ＢＬ（３）に供給される。
【０１６６】
リファレンス電圧ＶＲＥＦ＿Ｒは、リファレンス電圧生成回路１０８により、接地電圧ＶＳＳから電源電圧ＶＡＲＹまで、例えばステップ電圧Δを単位に段階的に高くなるよう制御される。
【０１６７】
１回目のテスト動作では、リファレンス電圧ＶＲＥＦ＿Ｒは接地電圧ＶＳＳである。その後、センスアンプの電源線ＳＡＮがハイレベルからローレベル、電源線ＳＡＰがローレベルからハイレベルに反転し、センスアンプ列ＳＡＡ１＿２の全てのセンスアンプＳＡが活性化する。活性化した複数のセンスアンプＳＡのうち、例えばＳＡ（１）は、バランススイッチ(図１０のＱ１９)を介してビット線対ＢＬ（１）、／ＢＬ（１）同士が接続されたことで生成された電圧（ＶＡＲＹとＶＳＳとが平均化された電圧）を保持するビット線ＢＬ（１）と、リファレンス電圧（接地電圧ＶＳＳ）が供給されたビット線／ＢＬ（１）の電圧を比較増幅する。
【０１６８】
その後、リードコマンドＲＥＡＤが発行される。すると、アクセス対象の１つのメモリセルＭＣに接続するビット線系を含むカラム系において、図７の制御線（カラム選択信号）ＹＳが活性化電位（ハイレベル）に設定され、カラムスイッチＹＳＷ（図７のＡ１７、Ｑ１８）が導通し、ローカル入出力線対ＬＩＯ、／ＬＩＯと、ビット線対ＢＬ、／ＢＬとが接続され、アクセス対象のメモリセルＭＣのデータが、ビット線ＢＬ、／ＢＬからローカル入出力線対ＬＩＯ、／ＬＩＯに差動で転送される。ここで、カラムアドレスがカラム系制御回路（図１の１１２）によりインクリメント（＋１）で生成され、アクセス対象の複数のメモリセルＭＣが順番に選択される。アクセス対象の複数のメモリセルＭＣ（ロウアドレスＡ１で選択され、電源電圧ＶＡＲＹが書き込まれたメモリセル）と、ロウアドレスＢ１で選択され、接地電圧ＶＳＳが書き込まれたメモリセルＭＣにそれぞれ接続する相補のビット線対ＢＬ、／ＢＬを、バランススイッチ（図１０のＱ１９）を介して接続することで生成した電圧（ＶＡＲＹとＶＳＳとが平均化された電圧）と、リファレンス電圧とがセンスアンプＳＡで比較増幅される。センスアンプＳＡで増幅されたデータは、制御信号（カラム選択信号）ＹＳで選択されたカラムスイッチＹＳＷを介してローカル入出力線対ＬＩＯ、／ＬＩＯに順番に読み出される。
【０１６９】
ここで、ビット線ＢＬがＶＡＲＹとＶＳＳとが平均化された電圧であり、ビット線／ＢＬの電圧はリファレンス電圧（＝接地電圧ＶＳＳ）であるため、ローカル入出力線対ＬＩＯ、／ＬＩＯ、メイン入出力線対ＭＩＯ、／ＭＩＯ、リードライトアンプ部１１４を介してから読み出され、リファレンス電圧生成回路１０８に入力される全てのリードデータＶｄは、いずれもハイレベルとなる。
【０１７０】
したがって、図１３のリファレンス電圧生成回路１０８の判定回路１０８３において、内部判定回路１０８４から出力される信号Ｔｉも全てハイレベルとなる。ハイレベルのリードデータＶｄの数とローレベルのリードデータＶｄの数とを比較する図１３の比較回路１０８８は、ハイレベルのリードデータＶｄの数が多い場合、ハイレベルの制御信号Ｔｊを出力する。図１２のリファレンス電圧生成回路１０８において、判定回路１０８３からの制御信号Ｔｊがハイレベルであるため、リファレンス電圧制御回路１０８２は、リファレンス電圧ＶＲＥＦ＿Ｒとして、接地電圧ＶＳＳから接地電圧ＶＳＳよりも一段（ステップ電圧Δ）高い電圧に設定する。
【０１７１】
その後、プリチャージコマンドＰＲＥが発行される。すると、コントローラ（図１の１０４）からの制御線ＲＣＮＴ、ロウ系制御回路（図１の１１１）のメインワードドライバＭＷＤからのメインワード線ＭＷＬ２とサブワードドライバＳＷＤからのサブワード線ＳＷＬ１＿２（ｎ）が非活性電位（ローレベル）に設定され、ロウ系制御回路（図１の１１１）は所定の制御を実行する。例えばセンスアンプ列ＳＡの電源線ＳＡＮがローレベルからハイレベル、電源線ＳＡＰがハイレベルからローレベルに反転し、再び、ビット線ＢＬ、／ＢＬは、接地電圧ＶＳＳにそれぞれプリチャージされる。
【０１７２】
２回目以降のテスト動作において、リファレンス電圧ＶＲＥＦ＿Ｒは、ステップ電圧Δ１段階ずつ高くなる。テストアクティブＴＡＣＴが活性化されると、制御線ＢＳが活性化されて、バランススイッチＢＳＷ（図９のトランジスタＱ１９）が導通し、電圧ＶＡＲＹが書き込まれたメモリセルに接続するビット線（ＢＬ又は／ＢＬの一方）と、電圧ＶＳＳが書き込まれたメモリセルに接続するビット線（ＢＬ又は／ＢＬの他方）間が短絡し、一方のビット線ＢＬが電圧Ｖｐとなる。その後、バランススイッチＢＳＷ（図９のトランジスタＱ１９）が非導通となり、ビット線ＢＬ、／ＢＬ間の接続を解除したのち、制御信号ＲＥＦ３が活性化される。その結果、他方のビット線／ＢＬにはリファレンス電圧ＶＲＥＦ＿Ｒが供給され、センスアンプでは、ビット線ＢＬの電圧Ｖｐとビット線／ＢＬのリファレンス電圧ＶＲＥＦ＿Ｒと比較増幅する。リファレンス電圧ＶＲＥＦ＿Ｒが、所定の電圧になった時（ｎ回目のテスト動作時）、図１３のリファレンス電圧生成回路１０８の判定回路１０８３において、比較回路１０８８の出力信号Ｔｊが、ハイレベルからローレベルに変化する。図１３の比較回路１０８８において、ローレベルのリードデータＶｄの数がハイレベルのリードデータＶｄよりも多くなり（Ｈカウンタ１０８５のカウンタ値＜Ｌカウンタ１０８６のカウンタ値）、制御信号Ｔｊがローレベルに変化する。Ｔｊがハイレベルからローレベルに変化した時のｎ回目のテスト動作時のリファレンス電圧ＶＲＥＦ＿Ｒは、理想的なリファレンス電圧に最も近いので、テスト時以外の通常動作で使用されるリファレンス電圧ＶＲＥＦ＿Ｒとして、リファレンス電圧生成回路１０８に設定される。
【０１７３】
上記各実施形態のいずれにおいても、センスアンプで選択されたメモリセルに接続されるビット線の電圧と比較されるリファレンス電圧をビット線に転送されるハイデータと、ローデータのセンターに設定することで、適正なリファレンス電圧としセンスアンプの動作マージンを確保することができる。
【０１７４】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１７５】
１０  半導体装置（ＤＲＡＭ）
１０１  クロックジェネレータ
１０２  コマンドデコーダ
１０３  モードレジスタ
１０４  コントローラ
１０５  ロウアドレスバッファ
１０６  リフレッシュカウンタ
１０７  カラムアドレスバッファ
１０８  リファレンス電圧生成回路
１０９  メモリ部
１１０  メモリセルアレイ
１１１  ロウ系制御回路
１１２  カラム系制御回路
１１３  データコントローラ
１１４、１１４＿１、１１４＿２  リードライトアンプ部
１１４＿１＿１〜１１４＿１＿８、１１４＿２＿１  リードライトアンプ（ＲＷ−ＡＭＰ）
１１５  データラッチ
１１６  入出力バッファ
２０１〜２２２  スイッチ（ＮＭＯＳトランジスタ）
１０８１  リファレンス電圧供給回路
１０８２  リファレンス電圧制御回路
１０８３  判定回路
１０８４  内部判定回路
１０８５  Ｈカウンタ
１０８６  Ｌカウンタ
１０８７  カラムカウンタ
１０８８  比較回路
Ａ０〜Ａ１６  アドレス信号
ＢＬ  ビット線（Ｔｒｕｅ）
ＢＬＥＱ、ＢＬＥＱＧ    制御信号（プリチャージ制御信号）
ＢＳ  制御信号
ＢＳＷ  バランススイッチ
ＣＩ  制御信号（カラム系）
ＣＫ  外部クロック信号
ＣＫＥ  クロックイネ−ブル信号
ＣＬＫ  内部クロック信号
ＤＭ  データマスク信号
ＤＱ１〜ＤＱ４  データ入出力端子
ＤＱＳ  データストローブ信号（入出力端子）
ＧＢＬ、ＧＢＬ（１）、ＧＢＬ（２）  グローバルビット線
ＧＳＡＡ１＿１〜ＧＳＡＡ１＿３・・・ＧＳＡＡ４＿１〜ＧＳＡＡ４＿３  グロ―バルセンスアンプ
ＬＢＬ、ＬＢＬ（１＿２）（Ｏ）、ＬＢＬ（１＿２）（Ｅ）、ＬＢＬ（２＿２）（Ｏ）、ＬＢＬ（２＿２）（Ｅ）  ローカルビット線
ＬＩＯ、ＬＩＯ１＿１（１）〜ＬＩＯ１＿１（４）、ＬＩＯ１＿３（１）〜ＬＩＯ１＿３（４）、・・・、ＬＩＯ４＿１（１）〜ＬＩＯ４＿１（４）ＬＩＯ４＿３（１）〜ＬＩＯ４＿３（４）  ローカル入出力線（ローカル入出力線）
ＬＳＡ（１）、ＬＳＡ（２）  ローカルセンスアンプ
ＬＳＡＡ１＿１＿１〜ＬＳＡＡ１＿１＿３・・・ＬＳＡＡ４＿４＿１〜ＬＳＡＡ４＿４＿３  ローカルセンスアンプ列
Ｍａｔ１＿１〜Ｍａｔ１＿４・・・Ｍａｔ４＿１〜Ｍａｔ４＿４    メモリマット
ＭＣ、ＭＣ（Ｏ）、ＭＣ（Ｅ）  メモリセル
ＭＩＯ、ＭＩＯ１（１）〜ＭＩＯ１（８）・・・ＭＩＯ４（１）〜ＭＩＯ４（８）メイン入出力線（メインデータ線）
ＭＷＤ  メインワードドライバ
ＭＷＬ、ＭＷＬ２、ＭＷＬ３、ＭＷＬ２＿２＿Ｌ、ＭＷＬ２＿２＿Ｒ  メインワード線
Ｑ１０〜Ｑ１９  ＭＯＳトランジスタ
ＲＥＦ２、ＲＥＦ３、ＲＥＦ２＿２＿Ｌ、ＲＥＦ２＿２＿Ｒ  制御信号
ＲＣＮＴ  制御信号（ロウ系）
ＲＷ＿ＡＭＰ１（１）〜ＲＷ＿ＡＭＰ１（８）・・・ＲＷ＿ＡＭＰ４（１）〜ＲＷ＿ＡＭＰ４（８）  リードライトアンプ
ＳＡＮ、ＳＡＰ  センスアンプ電源
ＳＡ（１）〜ＳＡ（４）  センスアンプ
ＳＡＡ１＿１〜ＳＡＡ１＿３・・・ＳＡＡ４＿１〜ＳＡＡ４＿３  センスアンプ列
ＳＥＬ２＿２＿Ｌ（Ｅ）、ＳＥＬ２＿２＿Ｌ（Ｏ）、ＳＥＬ２＿２＿Ｒ（Ｅ）、ＳＥＬ２＿２＿Ｒ（Ｏ）  制御信号（制御線）
ＳＬ（１）、ＳＬ（２）、ＳＲ（１）、ＳＲ（２）  センスアンプノード
ＳＷＢ、ＳＷＴ  トランジスタ
ＳＷＤ１＿１〜ＳＷＤ１＿４・・・ＳＷＤ４＿１〜ＳＷＤ４＿４  サブワードドライバ
ＳＷＬ、ＳＷＬ１＿２（ｎ−２）〜ＳＷＬ１＿２（ｎ）、ＳＷＬ１＿３（１）〜ＳＷＬ１＿３（３）、ＳＷＬ１＿２＿２Ｌ（ｎ−２）〜ＳＷＬ１＿２＿２Ｌ（ｎ）、ＳＷＬ１＿２＿２Ｒ（１）〜ＳＷＬ１＿２＿２Ｒ（３）、  サブワード線
ＴＧ２＿２＿Ｌ（Ｏ）、ＴＧ２＿２＿Ｌ（Ｅ）、ＴＧ２＿２＿Ｒ（Ｏ）、ＴＧ２＿２＿Ｒ（Ｅ）  制御信号（制御線）
Ｔｉ    制御信号（判定結果）
Ｔｊ    制御信号（比較結果）
ＴＷＢ、ＴＷＴ    ＮＭＯＳトランジスタ
Ｖｃ、Ｖｔ  制御信号
Ｖｄ  読み出しデータ
ＶＲＥＦ＿Ｒ、ＶＲＥＦ＿Ｒ  リファレンス電圧（リファレンス電圧線）
ＹＳ  カラム選択信号
ＹＳＷ    カラムスイッチ
／ＣＫ  外部クロック信号
／ＣＳ  チップセレクト信号
／ＣＡＳ  カラムアドレスストローブ信号
／ＲＡＳ  ロウアドレスストローブ信号  
／ＷＥ  ライトイネーブル信号  
【図１】
2015225686.tif 000003
【図２】
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【図３】
2015225686.tif 000005
【図４】
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【図５】
2015225686.tif 000007
【図６】
2015225686.tif 000008
【図７】
2015225686.tif 000009
【図８】
2015225686.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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