(57)【要約】【課題】ダイオードストリングのリーク電流が増加することを防止することができるＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路のダイオードストリングは、通常動作時に、アノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成されている。各々のダイオードは、ＮウェルおよびディープＮウェルによって基板分離された、各々対応するＰ型基板の中に形成されたＰ型アクティブ領域およびＮ型アクティブ領域からなるＰＮ接合によって構成されている。初段のダイオードのＰ型アクティブ領域がダイオードストリングのアノードとなり、前段のダイオードのＮ型アクティブ領域が順次後段のダイオードのＰ型アクティブ領域に接続され、最終段のダイオードのＮ型アクティブ領域がダイオードストリングのカソードとなる。ＮウェルおよびディープＮウェルは、ダイオードストリングのアノード、もしくは、半導体集積回路の電源端子に接続される。【選択図】図１
2015103605.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードストリングを備え、前記ダイオードストリングを使用して、ＥＳＤによる静電破壊から、半導体集積回路の内部回路を保護するＥＳＤ保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、ＮウェルおよびディープＮウェルによって基板分離された、各々対応するＰ型基板もしくはＰウェルの中に形成されたＰ型アクティブ領域およびＮ型アクティブ領域からなるＰＮ接合によって構成され、
初段の前記ダイオードのＰ型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのＮ型アクティブ領域が順次後段の前記ダイオードのＰ型アクティブ領域に接続され、最終段の前記ダイオードのＮ型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記ＮウェルおよびディープＮウェルは、前記ダイオードストリングのアノード、もしくは、前記半導体集積回路の電源端子に接続されていることを特徴とするＥＳＤ保護回路。
【請求項２】
ダイオードストリングを備え、前記ダイオードストリングを使用して、ＥＳＤによる静電破壊から、半導体集積回路の内部回路を保護するＥＳＤ保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、ＰウェルおよびディープＰウェルによって基板分離された、各々対応するＮ型基板もしくはＮウェルの中に形成されたＰ型アクティブ領域およびＮ型アクティブ領域からなるＰＮ接合によって構成され、
初段の前記ダイオードのＰ型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのＮ型アクティブ領域が順次後段の前記ダイオードのＰ型アクティブ領域に接続され、最終段の前記ダイオードのＮ型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記ＰウェルおよびディープＰウェルは、前記ダイオードストリングのカソード、もしくは、前記半導体集積回路のグランド端子に接続されていることを特徴とするＥＳＤ保護回路。
【請求項３】
さらに、前記半導体集積回路のグランド端子から信号入力端子へ向かって順方向に接続されたダイオードと、
前記電源端子と前記グランド端子との間に接続され、ＥＳＤによる過電圧が前記電源端子に印加された時にオンして、前記電源端子から前記グランド端子へ向かってＥＳＤによる電流を流す保護素子とを備え、
前記ダイオードストリングは、前記信号入力端子から前記グランド端子へ向かって順方向に接続されている請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
さらに、前記半導体集積回路のグランド端子から前記電源端子へ向かって順方向に接続されたダイオードを備え、
前記ダイオードストリングは、前記電源端子から前記グランド端子へ向かって順方向に接続されている請求項１または２に記載のＥＳＤ保護回路。
【請求項５】
前記ダイオードストリングは、前記半導体集積回路の信号入力端子からグランド端子へ向かって順方向に接続され、
前記ＮウェルおよびディープＮウェルは、前記半導体集積回路の電源端子に接続されている請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記ダイオードストリングは、前記半導体集積回路の電源端子からグランド端子へ向かって順方向に接続され、
前記ＮウェルおよびディープＮウェルは、前記半導体集積回路の電源端子に接続されている請求項１に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードストリングを使用して、ＥＳＤ（Electro-Static Discharge：静電気放電）による静電破壊から、半導体集積回路の内部回路を保護するＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
寄生容量の低減や動作電圧の調整などの観点から、例えば、半導体集積回路の電源端子−グランド端子間または信号入力端子−グランド端子間のＥＳＤ保護回路において、複数のダイオードが直列に接続されたダイオードストリングが使用されることがある。
【０００３】
図６は、ダイオードストリングを備えるＥＳＤ保護回路の構成を表す一例の回路図である。同図には、保護端子（Zap PAD）と基準端子（Base PAD）との間に接続された半導体集積回路の内部回路２８が示されている。
ＥＳＤ保護回路としてのダイオードストリング５０は、通常動作時に、アノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、保護端子から基準端子へ向かって順方向に接続されている。
例えば、保護端子は、信号入力端子または電源端子であり、基準端子は、グランド端子である。
【０００４】
通常動作時に、保護端子に供給される電圧をＶｚｂ、ダイオードストリング５０のしきい値電圧をＶｏｎ＿ｄｉｏｓｔｒとすると、両者の間には、式（１）に示す関係が成り立つ。
Ｖｚｂ＜Ｖｏｎ＿ｄｉｏｓｔｒ  …  （１）
従って、ダイオードストリング５０は、通常動作時にはオフであり、内部回路２８の動作には何ら影響を与えない。
【０００５】
一方、基準端子を基準として、通常動作時に、電圧Ｖｚｂよりも高い、ＥＳＤによるプラスの過電圧が保護端子に印加された場合、ダイオードストリング５０がオンし、ＥＳＤによる電流は、保護端子からダイオードストリング５０を介して基準端子へ向かって放電される。
このように、ダイオードストリング５０により、ＥＳＤによる静電破壊から、内部回路２８を保護することができる。
【０００６】
続いて、図７は、従来のダイオードストリングのレイアウトを表す一例の断面図である。同図に示すように、従来のダイオードストリング５０を構成する各々のダイオード５２は、Ｎウェル５４の中に形成されたＰ型アクティブ領域（Ｐ＋）５６およびＮ型アクティブ領域（Ｎ＋）５８からなるＰＮ接合によって構成されている。
同図中、最も左側のダイオード５２が初段のダイオードであり、最も右側のダイオード５２が最終段のダイオードである。
【０００７】
初段のダイオード５２のＰ型アクティブ領域５６がダイオードストリング５０のアノードとなり、そのＮ型アクティブ領域５８が、２段目のダイオード５２のＰ型アクティブ領域５６に接続されている。以後同様に、前段のダイオード５２のＮ型アクティブ領域５８が順次後段のダイオード５２のＰ型アクティブ領域５６に接続され、最終段のダイオード５２のＮ型アクティブ領域５８がダイオードストリング５０のカソードとなる。
【０００８】
また、ダイオードストリング５０の周囲には、ガードリング（Ｇ．Ｒ．）（Ｐ＋）６０が配置されている。ガードリング６０は、ダイオードストリング５０のカソードに接続されている。
【０００９】
一般的に、ダイオードストリング５０を構成する各々のダイオード５２は、図７に示すように、Ｎウェル５４内に形成される。この構成では、通常動作時に、ダイオードストリング５０のアノードおよびカソードに供給される電圧が、ダイオードストリング５０がターンオンする電圧にいたっていない場合であっても、図８に示すように、僅かな漏れ電流が各ダイオード５２のアノード−カソード間に流れる。
各々のダイオード５２の漏れ電流は、各々のダイオード５２を構成するＰ型アクティブ領域５６、Ｎウェル５４、および、Ｐ型基板（Ｐ−）６２からなる縦方向の寄生ＰＮＰバイポーラトランジスタ６６のベース電流となり、リーク電流の増加をもたらす可能性がある。
【００１０】
ダイオードストリング５０のアノードとカソードとの間の電圧が高くなるに従って、寄生ＰＮＰバイポーラトランジスタ６６のエミッタ−コレクタ間の電圧が高くなり、それだけリーク電流が増える。
また、温度が高くなるに従って、ダイオードストリング５０を構成する各々のダイオード５２のＰＮ接合における漏れ電流が大きくなり、寄生ＰＮＰバイポーラトランジスタ６６のベース電流が増えるため、リーク電流が増える。
【００１１】
これに対し、リーク電流を低減する方法として、例えば、以下の２つの方法１、２が考えられる。
【００１２】
（方法１）ダイオードストリング５０を構成する各々のダイオード５２の面積を小さくする。
ダイオード５２の面積を小さくすることにより、寄生ＰＮＰバイポーラトランジスタ６６のサイズが小さくなるため、リーク電流を低減することができる。
しかし、この方法では、ＥＳＤ保護回路としてのダイオードストリング５０のサイズが小さくなるため、同一電流に対するクランプ電圧が大きくなり、ＥＳＤ保護回路としての特性が劣化する。
【００１３】
（方法２）ダイオードストリング５０を構成するダイオード５２の段数を増やす。
ダイオード５２の段数を増やすことにより、ダイオード５２の漏れ電流が減少するため、結果として寄生ＰＮＰバイポーラのベース電流が抑えられるため、リーク電流を低減することができる。
しかし、この方法では、ダイオードストリング５０のしきい値が高くなるため、同様に、同一電流に対するクランプ電圧が大きくなり、ＥＳＤ保護素子としての特性が劣化する。また、レイアウト面積が増大するという別の問題が発生する。さらに、通常動作時の電源電圧が高くなると、必要なダイオード５２の段数が大幅に増加し、ＥＳＤ保護回路として、ダイオードストリング５０を使用することができなくなる。
【００１４】
従来、ダイオードストリング５０のリーク電流が問題になることはほとんどなかったが、近年では、これが問題となる可能性が生じてきた。
例えば、半導体集積回路の製造プロセスが進歩するに従って、Ｎウェル５４の深さは浅くなる傾向がある。Ｎウェル５４の深さが浅くなると、縦方向の寄生ＰＮＰバイポーラトランジスタ６６のベース長が短くなるため、リーク電流が増加する。
また、従来の半導体集積回路は、取り扱う信号が低速であったため、リーク電流を気にする必要がない場合が多かった。しかし、近年の半導体集積回路は、数ＧＨｚという高速の信号を取り扱うことから、微少なリーク電流であっても信号特性に影響が出る。そのため、近年の半導体集積回路では、従来は問題となっていなかったレベルのリーク電流でも、許容されなくなってきている。
【００１５】
図９は、ダイオードストリングを構成するダイオードの段数と、ダイオードストリングがオンする電圧、および、所定のリーク電流が流れ始める電圧との関係を表す一例のグラフである。
このグラフから、ダイオードストリング５０がオンする電圧は、ダイオードストリング５０を構成するダイオード５２の段数に依存して変化することが分かる。つまり、ダイオード５２の段数を増やすことにより、ダイオード５２の段数に応じて、ダイオードストリング５０のしきい値電圧を大きくすることができる。
その一方で、所定のリーク電流が流れ始める電圧は、ダイオードストリング５０を構成するダイオード５２の段数に単純に依存して変化しない。つまり、ダイオード５２の段数を単純に増やしても、ダイオード５２の段数に応じて、リーク電流を低減することはできない。
【００１６】
通常、レイアウト面積や、ＥＳＤ保護回路の駆動力等の観点から、ダイオードストリング５０を構成するダイオード５２の段数は、通常動作時にオンしない範囲でできる限り少なくなるように設計される。
しかし、微少なリーク電流でも問題となるような半導体集積回路では、例えば、ダイオードストリング５０を構成するダイオード５２の段数を増やしてリーク電流を低減する必要があるが、前述のように、単純にダイオード５２の段数を増やすだけでは、リーク電流を低減することは難しい。
【００１７】
ここで、本発明に関連性のある先行技術文献として、特許文献１〜４がある。
例えば、特許文献１には、ｐ型基板と、ｎ型エピタキシャル層との間に、ｎ＋型埋込層を形成することが記載されている。特許文献２〜４にも、同様の埋込層を形成することが記載されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平９−２１３９４７号公報
【特許文献２】特開２００３−２２４２５２号公報
【特許文献３】特開２００４−４７９３７号公報
【特許文献４】特開２０１０−１７１１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、前記従来技術の問題点を解消し、ダイオードストリングのリーク電流が増加することを防止することができるＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、ダイオードストリングを備え、前記ダイオードストリングを使用して、ＥＳＤによる静電破壊から、半導体集積回路の内部回路を保護するＥＳＤ保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、ＮウェルおよびディープＮウェルによって基板分離された、各々対応するＰ型基板もしくはＰウェルの中に形成されたＰ型アクティブ領域およびＮ型アクティブ領域からなるＰＮ接合によって構成され、
初段の前記ダイオードのＰ型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのＮ型アクティブ領域が順次後段の前記ダイオードのＰ型アクティブ領域に接続され、最終段の前記ダイオードのＮ型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記ＮウェルおよびディープＮウェルは、前記ダイオードストリングのアノード、もしくは、前記半導体集積回路の電源端子に接続されていることを特徴とするＥＳＤ保護回路を提供するものである。
【００２１】
また、本発明は、ダイオードストリングを備え、前記ダイオードストリングを使用して、ＥＳＤによる静電破壊から、半導体集積回路の内部回路を保護するＥＳＤ保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、ＰウェルおよびディープＰウェルによって基板分離された、各々対応するＮ型基板もしくはＮウェルの中に形成されたＰ型アクティブ領域およびＮ型アクティブ領域からなるＰＮ接合によって構成され、
初段の前記ダイオードのＰ型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのＮ型アクティブ領域が順次後段の前記ダイオードのＰ型アクティブ領域に接続され、最終段の前記ダイオードのＮ型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記ＰウェルおよびディープＰウェルは、前記ダイオードストリングのカソード、もしくは、前記半導体集積回路のグランド端子に接続されていることを特徴とするＥＳＤ保護回路を提供する。
【００２２】
ここで、さらに、前記半導体集積回路のグランド端子から信号入力端子へ向かって順方向に接続されたダイオードと、
前記電源端子と前記グランド端子との間に接続され、ＥＳＤによる過電圧が前記電源端子に印加された時にオンして、前記電源端子から前記グランド端子へ向かってＥＳＤによる電流を流す保護素子とを備え、
前記ダイオードストリングは、前記信号入力端子から前記グランド端子へ向かって順方向に接続されていることが好ましい。
【００２３】
また、さらに、前記半導体集積回路のグランド端子から前記電源端子へ向かって順方向に接続されたダイオードを備え、
前記ダイオードストリングは、前記電源端子から前記グランド端子へ向かって順方向に接続されていることが好ましい。
【００２４】
また、前記ダイオードストリングは、前記半導体集積回路の信号入力端子からグランド端子へ向かって順方向に接続され、
前記ＮウェルおよびディープＮウェルは、前記半導体集積回路の電源端子に接続されていることが好ましい。
【００２５】
また、前記ダイオードストリングは、前記半導体集積回路の電源端子からグランド端子へ向かって順方向に接続され、
前記ＮウェルおよびディープＮウェルは、前記半導体集積回路の電源端子に接続されていることが好ましい。
【発明の効果】
【００２６】
本発明では、ダイオードストリングを構成する各々のダイオードが、例えば、ＮウェルおよびディープＮウェルによって基板分離された、各々対応するＰ型基板またはＰウェルの中に形成されている。これにより、本発明によれば、ダイオードストリングのリーク電流がベース電流となってオンする縦方向の寄生ＰＮＰバイポーラトランジスタが存在しないため、ダイオードストリングのリーク電流が増加することを防止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明のＥＳＤ保護回路が備えるダイオードストリングのレイアウトを表す一実施形態の断面図である。
【図２】図１に示すダイオードストリングを備えるＥＳＤ保護回路の構成を表す一例の回路図である。
【図３】図２に示すダイオードストリングのレイアウトを表す一例の断面図である。
【図４】図１に示すダイオードストリングを備えるＥＳＤ保護回路の構成を表す別の例の回路図である。
【図５】図４に示すダイオードストリングのレイアウトを表す一例の断面図である。
【図６】ダイオードストリングを備えるＥＳＤ保護回路の構成を表す一例の回路図である。
【図７】従来のダイオードストリングのレイアウトを表す一例の断面図である。
【図８】図７に示すダイオードストリングにおいて、ダイオードストリングを構成する各々のダイオードに流れる漏れ電流、および、寄生ＰＮＰバイポーラトランジスタを介して流れるリーク電流を表す一例の概念図である。
【図９】ダイオードストリングを構成するダイオードの段数と、ダイオードストリングがオンする電圧、および、所定のリーク電流が流れ始める電圧との関係を表す一例のグラフである。
【発明を実施するための形態】
【００２８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。
【００２９】
図１は、本発明のＥＳＤ保護回路が備えるダイオードストリングのレイアウトを表す一実施形態の断面図である。
本実施形態のＥＳＤ保護回路は、図６に示すＥＳＤ保護回路の場合と同様に、ダイオードストリング１０を備え、ダイオードストリング１０を使用して、ＥＳＤによる静電破壊から、半導体集積回路の内部回路２８を保護するものである。
ダイオードストリング１０は、通常動作時に、アノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、保護端子から基準端子へ向かって順方向に接続されている。
同様に、保護端子は、信号入力端子または電源端子であり、基準端子は、グランド端子である。
【００３０】
図１に示すダイオードストリング１０を構成する各々のダイオード１２は、各々対応するＰ型基板（Ｐ−）１４の中に形成され、Ｐ型アクティブ領域（Ｐ＋）１６およびＮ型アクティブ領域（Ｎ＋）１８からなるＰＮ接合によって構成されている。
基板表面と平行な方向に対して、各々のダイオード１２の形成領域を含むように、基板表面から所定の深さにディープＮウェル（Deep Nwell）２０が形成されている。また、基板表面と直交する方向に対して、各々のダイオード１２の形成領域の周囲を取り囲み、かつ、基板表面とディープＮウェル２０との間を接続するように、Ｎウェル（Ｎ−）２２が形成されている。
これにより、各々のダイオード１２に対応するＰ型基板１４は、Ｎウェル２２およびディープＮウェル２０によって基板分離されている。
同様に、同図中、最も左側のダイオード１２が初段のダイオードであり、最も右側のダイオード１２が最終段のダイオードである。
【００３１】
初段のダイオード１２のＰ型アクティブ領域１６がダイオードストリング１０のアノードとなり、そのＮ型アクティブ領域１８が、２段目のダイオード１２のＰ型アクティブ領域１６に接続されている。以後同様に、前段のダイオード１２のＮ型アクティブ領域１８が順次後段のダイオード１２のＰ型アクティブ領域１６に接続され、最終段のダイオード１２のＮ型アクティブ領域１８がダイオードストリング１０のカソードとなる。
【００３２】
また、ダイオードストリング１０の周囲には、ガードリング（Ｇ．Ｒ．）（Ｐ＋）２４が配置されている。ガードリング２４は、ダイオードストリング１０のカソードに接続されている。
【００３３】
Ｎウェル２２およびディープＮウェル２０は、ダイオードストリング１０のアノード、もしくは、電源端子に接続されている。
ディープＮウェル２０には、通常動作時に、ダイオードストリング１０のアノードに供給される電圧よりも高い電圧を供給する必要がある。その理由は、初段のダイオード１２を構成するＰ型アクティブ領域１６と、Ｎウェル２２およびディープＮウェル２０とによって構成される寄生ダイオード２６がオンするのを防止し、ダイオードストリング１０のアノードから寄生ダイオード２６を介してＮウェル２２およびディープＮウェル２０が接続されたノードへリーク電流が流れないようにするためである。
【００３４】
本実施形態のダイオードストリング１０では、ダイオードストリング１０を構成する各々のダイオード１２が、Ｎウェル２２およびディープＮウェル２０によって基板分離された、各々対応するＰ型基板１４の中に形成されている。これにより、ダイオードストリング１０のリーク電流がベース電流となってオンする縦方向の寄生ＰＮＰバイポーラトランジスタが存在しないため、ダイオードストリング１０のリーク電流が増加することを防止することができる。
【００３５】
一方で、ダイオードストリング１０を構成する各々のダイオード１２のＰ型基板（Ｐ−領域）１４、Ｎウェル２２およびディープＮウェル２０、ならびに、Ｐ型基板１４からなる寄生ＰＮＰバイポーラトランジスタが存在する。
しかし、Ｎウェル２２およびディープＮウェル２０には、通常動作時に、ダイオードストリング１０のアノードに供給される電圧以上の電圧が供給されるため、この寄生ＰＮＰバイポーラトランジスタが、通常動作時に動作することはない。従って、この寄生ＰＮＰバイポーラトランジスタを介してリーク電流が増加することはない。
【００３６】
次に、図１に示すダイオードストリング１０の適用方法について説明する。
ダイオードストリング１０は、例えば、信号入力端子とグランド端子との間の保護、もしくは、電源端子とグランド端子との間の保護に適用することが想定される。
まず、ダイオードストリング１０を、信号入力端子とグランド端子との間の保護に適用する場合について説明する。
【００３７】
図２は、図１に示すダイオードストリングを備えるＥＳＤ保護回路の構成を表す一例の回路図である。同図には、電源端子ＶＤＤとグランド端子ＧＮＤとの間に接続され、信号入力端子ＩＮを介して入力される信号に基づいて動作する内部回路２８が示されている。同図に示すＥＳＤ保護回路３０は、図１に示すダイオードストリング１０と、ダイオード３２と、保護素子３４とを備えている。
【００３８】
ダイオードストリング１０は、信号入力端子ＩＮからグランド端子ＧＮＤへ向かって順方向に接続され、通常動作時に、信号入力端子ＩＮに供給される信号の電圧およびグランド端子ＧＮＤに供給されるグランド電圧ではオンしない段数のダイオード１２を直列に接続して構成されている。また、ダイオードストリング１０のＮウェル２２およびディープＮウェル２０は、図３に示すように、電源端子ＶＤＤに接続されている。
ダイオード３２は、グランド端子ＧＮＤから信号入力端子ＩＮへ向かって順方向に接続されている。
保護素子３４は、電源端子ＶＤＤとグランド端子ＧＮＤとの間に接続されている。保護素子３４は、具体的な回路の構成を省略しているが、通常動作時にはオフし、ＥＳＤによる過電圧が電源端子に印加された時にオンして、電源端子ＶＤＤからグランド端子ＧＮＤへ向かってＥＳＤによる電流を流すものである。
【００３９】
通常動作時に、電源端子ＶＤＤに供給される電源電圧をＶｄｄ、グランド端子ＧＮＤに供給されるグランド電圧をＶｇｎｄ、信号入力端子ＩＮに入力される信号の電圧をＶｉｎとすると、これらの電源電圧Ｖｄｄ、グランド電圧Ｖｇｎｄおよび信号の電圧Ｖｉｎの通常動作時の関係は、式（２）に示すようになる。
Ｖｄｄ＞Ｖｉｎ＞Ｖｇｎｄ  …  （２）
【００４０】
通常動作時において、ダイオードストリング１０のしきい値は、信号の電圧Ｖｉｎよりも大きい電圧に設定されているため、ダイオードストリング１０はオンしない。
また、信号入力端子ＩＮから電源端子ＶＤＤへ向かって、初段のダイオード１２を構成するＰ型アクティブ領域１６と、Ｎウェル２２およびディープＮウェル２０とによって構成される寄生ダイオード２６が存在するが、電源電圧Ｖｄｄ＞信号の電圧Ｖｉｎであるため、この寄生ダイオード２６もオンしない。
ダイオード３２は、信号の電圧Ｖｉｎ＞グランド電圧Ｖｇｎｄであるためオンしない。
保護素子３４は、電源電圧Ｖｄｄおよびグランド電圧Ｖｇｎｄではオンしない。
従って、ＥＳＤ保護回路３０は、内部回路２８の通常動作時には何ら影響を与えない。
【００４１】
一方、ＥＳＤ発生時において、まず、グランド端子ＧＮＤを基準として、電源電圧Ｖｄｄよりも大きいプラスの過電圧が信号入力端子に印加された場合、ダイオードストリング１０がオンし、信号入力端子ＩＮからダイオードストリング１０を介してグランド端子ＧＮＤへ向かってＥＳＤによる電流が流れる。
このように、ダイオードストリング１０により、ＥＳＤによる静電破壊から、信号入力端子ＩＮに接続されている内部回路２８を保護することができる。
【００４２】
続いて、グランド端子ＧＮＤを基準として、グランド電圧Ｖｇｎｄよりも小さいマイナスの過電圧が信号入力端子ＩＮに印加された場合、ダイオード３２がオンし、グランド端子ＧＮＤからダイオード３２を介して信号入力端子ＩＮへ向かってＥＳＤによる電流が流れる。
このように、ダイオード３２により、ＥＳＤによる静電破壊から、信号入力端子ＩＮに接続されている内部回路２８を保護することができる。
【００４３】
続いて、電源端子ＶＤＤを基準として、プラスの過電圧が信号入力端子ＩＮに印加された場合、寄生ダイオード２６がオンし、信号入力端子ＩＮから寄生ダイオード２６を介して電源端子ＶＤＤへ向かってＥＳＤによる電流が流れる。
このように、寄生ダイオード２６により、ＥＳＤによる静電破壊から、信号入力端子ＩＮに接続されている内部回路２８を保護することができる。
【００４４】
続いて、電源端子ＶＤＤを基準として、マイナスの過電圧が信号入力端子ＩＮに印加された場合、ダイオード３２および保護素子３４がオンし、電源端子ＶＤＤから保護素子３４、グランド端子ＧＮＤおよびダイオード３２を介して信号入力端子ＩＮへ向かってＥＳＤによる電流が流れる。
このように、ダイオード３２および保護素子３４により、ＥＳＤによる静電破壊から、信号入力端子ＩＮに接続されている内部回路２８を保護することができる。
【００４５】
続いて、ダイオードストリング１０を、電源端子とグランド端子との間の保護に適用する場合について説明する。
【００４６】
図４は、図１に示すダイオードストリングを備えるＥＳＤ保護回路の構成を表す別の例の回路図である。同図には、同様に、電源端子ＶＤＤとグランド端子ＧＮＤとの間に接続された内部回路２８が示されている。同図に示すＥＳＤ保護回路４０は、図１に示すダイオードストリング１０と、ダイオード３６とを備えている。
ダイオードストリング１０は、電源端子ＶＤＤからグランド端子ＧＮＤへ向かって順方向に接続され、通常動作時に、電源電圧Ｖｄｄおよびグランド電圧Ｖｇｎｄではオンしない段数のダイオード１２を直列に接続して構成されている。また、ダイオードストリング１０のＮウェル２２およびディープＮウェル２０は、図５に示すように、電源端子ＶＤＤに接続されている。
ダイオード３６は、グランド端子ＧＮＤから電源端子ＶＤＤへ向かって順方向に接続されている。
【００４７】
通常動作時において、ダイオードストリング１０のしきい値は、電源電圧Ｖｄｄよりも大きい電圧に設定されているため、ダイオードストリング１０はオンしない。
また、初段のダイオード１２を構成するＰ型アクティブ領域１６と、Ｎウェル２２およびディープＮウェル２０とによって構成される寄生ダイオード２６は、寄生ダイオード２６のアノードおよびカソードがともに電源電圧Ｖｄｄであるため、オンしない。
ダイオード３６は、電源電圧Ｖｄｄ＞グランド電圧Ｖｇｎｄであるためオンしない。
従って、ＥＳＤ保護回路４０は、内部回路２８の通常動作時には何ら影響を与えない。
【００４８】
一方、ＥＳＤ発生時において、まず、グランド端子ＧＮＤを基準として、プラスの過電圧が電源端子ＶＤＤに印加された場合、ダイオードストリング１０がオンし、電源端子ＶＤＤからダイオードストリング１０を介してグランド端子ＧＮＤへ向かってＥＳＤによる電流が流れる。
このように、ダイオードストリング１０により、ＥＳＤによる静電破壊から、電源端子ＶＤＤに接続されている内部回路２８を保護することができる。
【００４９】
続いて、グランド端子ＧＮＤを基準として、マイナスの過電圧が電源端子ＶＤＤに印加された場合、ダイオード３６がオンし、グランド端子ＧＮＤからダイオード３６を介して電源端子ＶＤＤへ向かってＥＳＤによる電流が流れる。
このように、ダイオード３６により、ＥＳＤによる静電破壊から、電源端子ＶＤＤに接続されている内部回路２８を保護することができる。
【００５０】
なお、Ｎウェル２２およびディープＮウェル２０を形成する方法は従来公知であり、本発明においても、従来公知の方法を含む、各種の方法を利用してＮウェル２２およびディープＮウェル２０を形成することができる。
また、基板分離されたＰ型基板１４にさらにＰ型不純物を注入してＰウェル（Ｐ−）を形成し、ダイオードストリング１０を構成する各々のダイオード１２を、各々対応するＰウェルの中に形成することもできる。
【００５１】
また、ダイオードストリング１０において、ＮウェルおよびディープＮウェルの代わりに、ＰウェルおよびディープＰウェルを、Ｐ型基板またはＰウェルの代わりに、Ｎ型基板もしくはＮウェルを、それぞれ使用し、ＰウェルおよびディープＰウェルを、ダイオードストリングのカソード、もしくは、グランド端子に接続することにより、同様の機能を有するダイオードストリングを構成することができる。
【００５２】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００５３】
１０、５０  ダイオードストリング
１２、５２  ダイオード
１４、６２  Ｐ型基板
１６、５６  Ｐ型アクティブ領域
１８、５８  Ｎ型アクティブ領域
２０  ディープＮウェル
２２、５４  Ｎウェル
２４、６０  ガードリング
２６  寄生ダイオード
２８  内部回路
３０、４０  ＥＳＤ保護回路
３２、３６  ダイオード
３４  保護素子
６６  寄生ＰＮＰバイポーラトランジスタ
【図１】
2015103605.tif 000003
【図２】
2015103605.tif 000004
【図３】
2015103605.tif 000005
【図４】
2015103605.tif 000006
【図５】
2015103605.tif 000007
【図６】
2015103605.tif 000008
【図７】
2015103605.tif 000009
【図８】
2015103605.tif 000010
【図９】
2015103605.tif 000011