(57)【要約】【課題】少なくとも、位相周波数比較回路Ｂと、チャージポンプＢと、ローパスフィルタＢと、電圧制御発振回路Ｂと、分周器Ｂとがこの順に接続され、チャージポンプＢおよび電圧制御発振回路Ｂは、それぞれの基準電流源Ｂを制御するための入力端子を有するＰＬＬ回路において、低電圧電源で、位相ノイズ、消費電力の増加を抑制でき、さらにＰＬＬループ帯域幅バラツキを抑制できるＰＬＬ回路を提供する。【解決手段】基準電流源Ｂを制御するレプリカＰＬＬを有し、レプリカＰＬＬは、少なくとも、位相周波数比較回路Ａと、チャージポンプＡと、ローパスフィルタＡと、電圧制御発振回路Ａと、分周器Ａがこの順に接続され、レプリカＰＬＬのロックアップを検出するロックアップ検出回路を有し、ロックアップ検出回路により検出されたロックアップ時に電圧制御発振回路Ａの入力信号を、基準電流源Ｂを制御する入力端子に入力するスイッチを有することを特徴とする。【選択図】図１
2015167346.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、位相周波数比較回路Ｂと、チャージポンプＢと、ローパスフィルタＢと、電圧制御発振回路Ｂと、分周器Ｂとがこの順に接続され、チャージポンプＢおよび電圧制御発振回路Ｂは、それぞれの基準電流源Ｂを制御するための入力端子を有するＰＬＬ回路において、
基準電流源Ｂを制御するレプリカＰＬＬを有し、
レプリカＰＬＬは、少なくとも、位相周波数比較回路Ａと、チャージポンプＡと、ローパスフィルタＡと、電圧制御発振回路Ａと、分周器Ａがこの順に接続され、電圧制御発振回路Ａは、電圧制御発振回路Ｂと同じ構成で、分周器Ａは分周器Ｂとは異なる分周数であり、
チャージポンプＡおよび電圧制御発振回路Ａ並びにチャージポンプＢは、基準電圧・電流源回路によりそれぞれの基準電流源Ａ、基準電流源Ｂを制御され、
さらにレプリカＰＬＬは、レプリカＰＬＬのロックアップ状態を検出するロックアップ検出回路を有し、ロックアップ検出回路により検出されたロックアップ時に、電圧制御発振回路Ａの入力信号を、電圧制御発振回路Ｂの基準電流源Ｂを制御する入力端子に入力するスイッチを有することを特徴とするＰＬＬ回路。
【請求項２】
少なくとも、位相周波数比較回路Ｂと、チャージポンプＢと、ローパスフィルタＢと、電圧制御発振回路Ｂと、分周器Ｂとがこの順に接続され、チャージポンプＢおよび電圧制御発振回路Ｂは、それぞれの基準電流源Ｂを制御するための入力端子を有するＰＬＬ回路において、
基準電流源Ｂを制御するレプリカＰＬＬを有し、
レプリカＰＬＬは、少なくとも、位相周波数比較回路Ａと、チャージポンプＡと、ローパスフィルタＡと、電圧制御発振回路Ａと、分周器Ａがこの順に接続され、電圧制御発振回路Ａは、電圧制御発振回路Ｂと同じ構成で、分周器Ａは分周器Ｂとは異なる分周数であり、チャージポンプＡおよび電圧制御発振回路Ａは、基準電圧・電流源回路によりそれぞれの基準電流源Ａを制御され、さらにレプリカＰＬＬは、レプリカＰＬＬのロックアップ状態を検出するロックアップ検出回路を有し、ロックアップ検出回路により検出されたロックアップ時に、電圧制御発振回路Ａの入力信号を、基準電流源Ｂを制御する入力端子に入力するスイッチを有することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧のＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来、ＰＬＬ（位相同期）回路は広く利用されており、その基本的な回路構成を図５に示した。
ＰＬＬ回路１００は一般に、位相周波数比較回路（ＰＦＤ）２２と、チャージポンプ（ＣＰ）２００と、ローパスフィルタ（ＬＦ）３０と、電圧制御発振回路（ＶＣＯ）４０より構成されている。位相周波数比較回路２２には外部からの基準信号ＲＥＦと、基本的には、電圧制御発振回路（ＶＣＯ）４０からの帰還信号ＦＢが入力しており、この位相周波数比較回路２２よりその位相差信号がチャージポンプ２００を介して、ローパスフィルタ３０に接続される。ローパスフィルタ３０では位相差信号の不要成分を取り除いて、その出力に応じて直流電圧に変換し、電圧制御発振回路４０に駆動入力する。この発振回路４０では、直流電圧によって周波数の変化した信号を出力し、これがＰＬＬ回路１００の出力となる。又この出力は基本の回路では、帰還信号ＦＢとして位相周波数比較回路２２に入力している。基準電圧・電流源回路６０から安定した信号が、基準信号端子ＩＲＥＦに入力している。このＰＬＬ回路１００では入力信号が入力されると、電圧制御発振回路で自走発振し、同時に位相補正動作を繰返し、最終的にロックアップし、ＰＬＬ回路１００の安定した出力となる。この出力が安定するまでの期間をロックアップタイムという。このＰＬＬ回路は、シンセサイザ、データ伝送での復調回路、ＦＭ復調回路、あるいはモータ回転数制御など多様に応用されている。また、ＰＬＬ回路１００の出力と、帰還信号ＦＢとの間に、分周回路５０を介してフィードバックし、位相周波数比較回路２２に入力し、周波数逓倍した出力信号を得る利用方法が、一般的である。
【０００３】
チャージポンプ（ＣＰ）２００と電圧制御発振回路（ＶＣＯ）４０には、安定した定電流源を得るために、基準電圧・電流源回路６０よりそれぞれの基準電流源に入力している。基準電圧・電流源回路には、バンドギャップリファレンスなどが利用される。ＶＣＯの発振器の基準電流源は、安定して自走発振するための電流源で、フィードバックによるロックアップの動作を安定化する要因となる。ＶＣＯの発振は、基準電流源と、ローパスフィルタの出力とで、制御される。
【０００４】
公知文献を以下に示す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−００４３５０号公報
【特許文献２】特開２００５−０７３１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路では、その高集積化の開発を常に進めているが、ディープサブミクロン・プロセスにおいて、従来よりも低電圧電源、低耐圧ＭＯＳデバイスのみで回路を構成する必要がある。低電圧電源、低耐圧ＭＯＳデバイスのみでＰＬＬ回路を構成する場合は、その電源電圧範囲や、デバイス特性の制限下において、回路定数を最適化することにより最大性能を引き出し、性能限界としていた。また、上記のような、バンドギャップリファレンスに代表される基準電圧・電流回路は低電圧電源、低耐圧ＭＯＳデバイスのバラツキにより、電流バラツキを制御するのは難しく、それを電流源とした電圧制御型発振器（ＶＣＯ）の発振周波数バラツキは、ＰＬＬ回路の位相ノイズ低減を困難にしていた。
【０００７】
問題点１
低耐圧ＭＯＳデバイスのみで設計した場合、電源電圧を下げるため低消費電力化の効果がある一方で、低耐圧ＭＯＳトランジスタの電流静特性バラツキ、及び電圧ダイナミックレンジが狭くなることにより、発振回路のバラツキ問題を補うため制御感度を高くする必要がある。このため、入力電圧ノイズによる位相変調により、ＰＬＬ回路の位相ノイズが大きくなり問題となっていた。要求特性が必須である場合は、高耐圧ＭＯＳデバイスへの変更、及び高電圧化をおこなうことで、その問題を回避していた。
【０００８】
問題点２
ＰＬＬ回路を構成する要素回路のチャージポンプ回路については、電圧ダイナミックレンジを狭くした場合、有効となる制御電圧レンジも同じように狭くなる。このとき必要とする遅延可変レンジを環境条件・製造バラツキを含めて補償するためには、制御感度を高くすることで、単位あたりの電圧範囲の可変レンジを広くする必要があり、これは位相ノイズ増加の原因となっていた。また制御感度を高くできない場合は、トリミング技術により想定する素子バラツキ範囲において、最適である素子が選択できるような補正回路を追加していた。そのため回路が複雑化し、設計検証を繁雑にしていた。
【０００９】
問題点３
ＰＬＬ回路の基準電圧・電流回路については、位相ノイズの低減のため電圧・電流精度を高くすることによるトレードオフとしてレイアウトサイズが大きくなり、かつ低電源電圧条件下では、発振周波数ばらつき、位相ノイズ特性を抑制することは困難であった。
【００１０】
本発明はこのような問題点を解決するもので、低電圧電源で、位相ノイズ、消費電力の増加を抑制でき、さらにＰＬＬループ帯域幅バラツキを抑制できるＰＬＬ回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明のＰＬＬ回路は、周波数制御電流が０である状態（ＶＣＯ自走発振状態）では、バンドギャップリファレンス回路（ＢＧＲ）に代表される基準電圧・電流回路ではなく、ＶＣＯ自走発振になるように別に独立したＰＬＬ回路（以降レプリカＰＬＬと呼ぶ）により生成した電流値を参照し、メインＰＬＬを発振させることにより、発振範囲バラツキと位相ノイズを低減することで、課題を解決する。
【００１２】
すなわち、本発明の請求項１の発明は、
少なくとも、位相周波数比較回路Ｂと、チャージポンプＢと、ローパスフィルタＢと、電圧制御発振回路Ｂと、分周器Ｂとがこの順に接続され、チャージポンプＢおよび電圧制御発振回路Ｂは、それぞれの基準電流源Ｂを制御するための入力端子を有するＰＬＬ回路において、
基準電流源Ｂを制御するレプリカＰＬＬを有し、
レプリカＰＬＬは、少なくとも、位相周波数比較回路Ａと、チャージポンプＡと、ローパスフィルタＡと、電圧制御発振回路Ａと、分周器Ａがこの順に接続され、電圧制御発振回路Ａは、電圧制御発振回路Ｂと同じ構成で、分周器Ａは分周器Ｂとは異なる分周数であり、
チャージポンプＡおよび電圧制御発振回路Ａ並びにチャージポンプＢは、基準電圧・電流源回路によりそれぞれの基準電流源Ａ、基準電流源Ｂを制御され、
さらにレプリカＰＬＬは、レプリカＰＬＬのロックアップ状態を検出するロックアップ検
出回路を有し、ロックアップ検出回路により検出されたロックアップ時に、電圧制御発振回路Ａの入力信号を、電圧制御発振回路Ｂの基準電流源Ｂを制御する入力端子に入力するスイッチを有することを特徴とするＰＬＬ回路。
【００１３】
本発明の請求項２の発明は、
少なくとも、位相周波数比較回路Ｂと、チャージポンプＢと、ローパスフィルタＢと、電圧制御発振回路Ｂと、分周器Ｂとがこの順に接続され、チャージポンプＢおよび電圧制御発振回路Ｂは、それぞれの基準電流源Ｂを制御するための入力端子を有するＰＬＬ回路において、
基準電流源Ｂを制御するレプリカＰＬＬを有し、
レプリカＰＬＬは、少なくとも、位相周波数比較回路Ａと、チャージポンプＡと、ローパスフィルタＡと、電圧制御発振回路Ａと、分周器Ａがこの順に接続され、電圧制御発振回路Ａは、電圧制御発振回路Ｂと同じ構成で、分周器Ａは分周器Ｂとは異なる分周数であり、チャージポンプＡおよび電圧制御発振回路Ａは、基準電圧・電流源回路によりそれぞれの基準電流源Ａを制御され、さらにレプリカＰＬＬは、レプリカＰＬＬのロックアップを検出するロックアップ検出回路を有し、ロックアップ検出回路により検出されたロックアップ時に、電圧制御発振回路Ａの入力信号を、基準電流源Ｂを制御する入力端子に入力するスイッチを有することを特徴とするＰＬＬ回路としたものである。
【発明の効果】
【００１４】
本発明は以上のような構成であるので、自走発振周波数バラツキを既存回路と比較して非常に小さくすることができる。低電圧源であっても、バラツキが殆ど無い自走発振周波数を得ることにより、既存回路と比較してＶＣＯ制御感度を小さく設計することができ、Ｆｉｌｔｅｒ（ＣＲ−Ｆｉｌｔｅｒ）、及びチャージポンプ電流ノイズがＶＣＯにより位相変調（位相ノイズ）される量を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明のＰＬＬ回路の実施の形態例を示した回路図である。
【図２】本発明のＰＬＬ回路の実施形態例のメインＰＬＬとレプリカＰＬＬのＶＣＯの、具体例である。
【図３】本発明のＰＬＬ回路の実施形態例のロックアップシーケンスの概略を示した説明図である。
【図４】ＰＬＬ回路の電圧制御発振回路の入力電圧と出力周波数との特性を模式的に示した説明図である。
【図５】従来のＰＬＬ回路の基本的な構成例の回路図である。
【発明を実施するための形態】
【００１６】
以下本発明を実施するための形態につき説明する。
【００１７】
図１は、本発明のＰＬＬ回路の実施の形態例を示した回路図である。本形態例のＰＬＬ回路１はメインＰＬＬと、レプリカＰＬＬとからなる。メインＰＬＬ１０１は、位相周波数比較回路Ｂ２１と、チャージポンプＢ２０１と、ローパスフィルタＢ３１と、電圧制御発振回路Ｂ４１と、分周器Ｂ５１とがこの順に接続され、チャージポンプＢ２０１および電圧制御発振回路Ｂ４１は、それぞれの基準電流源Ｂを制御するための入力端子ＩＲＥＦＢを有する。そして、基準電流源Ｂを制御するレプリカＰＬＬ１０を有しており、レプリ
カＰＬＬ１０は、少なくとも、位相周波数比較回路Ａ２と、チャージポンプＡ２０と、ローパスフィルタＡ３と、電圧制御発振回路Ａ４と、分周器Ａ５がこの順に接続されている。電圧制御回路Ａ４は、電圧制御回路Ｂ４１と同じ構成で、分周器Ａ５は分周器Ｂ５１とは異なる分周数であり、チャージポンプＡ２０および電圧制御発振回路Ａ４は、基準電圧・電流源回路６によりそれぞれの基準電流源Ａを制御される。さらに、レプリカＰＬＬ１０は、レプリカＰＬＬ１０のロックアップ状態を検出するロックアップ検出回路７を有し、ロックアップ検出回路７により検出されたロックアップ時に、電圧制御発振回路Ａ４の入力信号を、基準電流源Ｂを制御する入力端子ＩＲＥＦＡに入力するスイッチ８を有している。
【００１８】
このような構成から、本実施形態のＰＬＬは、次のような動作を行う。
図３は、本実施形態のロックアップシーケンスの概略を示した説明図である。
本ＰＬＬ回路に入力信号ＣＬＫＩＮが供給されると、まず、レプリカＰＬＬ１０の電圧制御発振回路Ａ４は、基準電圧・電流源回路６で制御された基準電流源Ａで、自走発振を行う（レプリカＶＣＯにオフセット電流Ioffset1の供給を行う。図３（ｂ）、（ｃ）で示すReplica  PLL  lockingの範囲。図２を参照）。同時に、チャージポンプＡ２０の基準電流源Ａも活性化され、レプリカＰＬＬのロックアップに向けて、位相補正動作を繰り返す（ＶＣＯ制御電流Ioffset2の供給を行う。図３（ｂ）、（ｃ）、Replica  PLL  lockingの範囲）。ロックアップしたときに、ロックアップ検出回路７によりロックアップ状態が検出され（検出回路の検出信号ＬＤの活性化、図３（ａ）の、立上りの部分）、スイッチ８が切り替わり、電圧制御発振回路Ａ４の入力信号を、メインＰＬＬの基準電流源Ｂを制御する入力端子ＩＲＥＦＢに入力し、制御電流Ioffset2を供給する。また、メインＰＬＬと、レプリカＰＬＬの電圧制御発振回路ＶＣＯは、同じ構成であり、特性が整合する。レプリカＰＬＬと同様に、基準電圧・電流源回路６で制御された基準電流も、メインＰＬＬのＶＣＯを制御する。
したがって、基準電流源Ｂの電流がレプリカＰＬＬのロックアップ時の電流になるように制御されるので、メインＰＬＬの自走発振周波数は、レプリカＰＬＬのロックアップ周波数となる。そして、メインＰＬＬが自走発振すると同時に、この基準電流源Ｂを基に、位相補正動作を繰り返しロックアップする（ＶＣＯ制御電流Ioffset1 、Ioffset2、Icontの供給、図３（ｂ）、（ｃ）、Main  PLL  lockingの範囲）。
【００１９】
図２は、本実施形態のメインＰＬＬと、レプリカＰＬＬのＶＣＯの具体例である。ＶＣＯとしては、共にリング発振回路を用いており、バッファを経由してＶＣＯの入力電圧ＶＣ（１）、ＶＣ（２）と（ＶＣＯへの制御電流としては、メインＰＬＬではIcont、レプリカＰＬＬではIoffset2）、基準電流源と（メインＰＬＬではオフセット電流Ioffset2 およびIoffset1、レプリカＰＬＬではIoffset1）を、リング発振器の遅延時間を制御する電流源に接続している。レプリカＰＬＬの基準電流源は、バンドギャップリファレンスを用いた基準電圧・電流源回路により制御され、オフセット電流Ioffset1をリング発振回路に供給する。
また、メインＰＬＬと、レプリカＰＬＬの電圧制御発振回路ＶＣＯは、同じ構成であり、レプリカＰＬＬと同様に、基準電圧・電流源回路６で制御された基準電流Ioffset1も、メインＰＬＬのＶＣＯを制御する。
【００２０】
ＶＣＯの入力電圧ＶＣ（１）は、バッファを経由してアナログスイッチに入力している。アナログスイッチは、ＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタとを並列接続して形成されている。また、ロックアップ検出回路から出力される検出信号ＬＤにより、接続、切断される。スイッチの出力は、メインＰＬＬの基準電流源に接続されている。したがって、レプリカＰＬＬがロックアップしてから、レプリカＰＬＬのＶＣＯ入力信号ＶＣ（１）が、バッファを経由してメインＰＬＬの基準電流源に入力し、これによるオフセット電流Ioffset2 、Ioffset1を基に自走発振し、メインＰＬＬの入力信号ＶＣ（２）による制御電流Icontも印加され、さらに位相補正動作を繰り返し、メインＰＬＬがロックアップする。
【００２１】
なお、レプリカＰＬＬの分周器の分周数は、メインＰＬＬの分周器のとは異なる分周数とする。これは、メインＰＬＬの自走発振をロックアップ周波数と異なる発振周波数とすることにより、メインＰＬＬのロックアップに一定以上の周波数可変範囲（制御利得）を確保するためである。本実施形態例では、図１に示すように、メインＰＬＬをＮ倍、レプリカＰＬＬをＮ−１倍としている。
【００２２】
また、このような動作から、基準電圧・電流源回路で制御された基準電流を省略する設計も可能である。
【００２３】
以上のように、メインＰＬＬはレプリカＰＬＬがロックアップしたときの電圧制御発振回路の入力信号で、基準電流源が制御されるので、自走発振周波数が一定にでき、以下に示す効果が得られる。
【００２４】
図４は、電圧制御発振回路の入力電圧と出力周波数との特性を示した模式図で、図４（ａ）は、従来の回路の一例で、図４（ｂ）は、本発明の回路の一例である。
【００２５】
図４（ａ）に示すように、従来のリング発振ＶＣＯでは、自走発振周波数範囲では、設計したＶＣＯ自走発振（Target  freq.  ＶＣＯ自走発振）に対し製造上や、その他の要因でバラツキが発生する。また、このバラツキに対応し、設計自走発振周波数（図で示すTarget  freq.  ＶＣＯ自走発振）より大きい場合は、ＶＣＯの利得が大きく、図での傾きが大きくなり、設計自走発振より小さい場合は、傾きも小さくなる。この状態で、設計した周波数にロックアップした場合、この傾きの差が大きいため、設計した周波数（図で示すTarget  freq.  ＰＬＬ  Ｎ逓倍）でのＶＣＯの入力電圧Vcontのバラツキも大きくなる。
【００２６】
本発明のＰＬＬは、図４（ｂ）に例示するような特性を有する。メインＰＬＬは、基準電流源に、レプリカＰＬＬのロックアップしたときのＶＣＯ入力信号が入力するので、レプリカＰＬＬのロックアップ周波数が、メインＰＬＬの自走発振周波数となるように制御動作する（図で示すTarget  freq.  レプリカＰＬＬ  Ｎ−１逓倍）。したがって、メインＰＬＬの自走発振周波数のバラツキが減少する。この結果、ＶＣＯの利得のバラツキも減少し、メインＰＬＬのロックアップ後の設計した周波数（図で示すTarget  freq.  メインＰＬＬ  Ｎ逓倍）でのＶＣＯの入力電圧Vcontのバラツキも、小さくなる。
【００２７】
このような作用効果が得られることから、自走発振周波数バラツキを既存回路と比較して非常小さくすることができる。低電圧源であっても、バラツキが殆ど無い自走発振周波数を得ることにより、既存回路と比較してＶＣＯ制御感度を小さく設計することができ、Ｆｉｌｔｅｒ（ＣＲ−Ｆｉｌｔｅｒ）、及びチャージポンプ電流ノイズがＶＣＯにより位相変調（位相ノイズ）される量を低減することができる。
【００２８】
以上に、メインＰＬＬの基準電流源を、レプリカＰＬＬがロックアップしたときの電圧制御発振回路の入力信号で制御することによる作用・効果を述べた。本実施形態ではさらにチャージポンプの基準電流源を従来のバンドギャップリファレンスなどに代えて、レプリカＰＬＬがロックアップしたときの電圧制御発振回路の入力信号で制御する。
【００２９】
このような構成のＰＬＬでは、電圧制御発振回路とチャージポンプは次のように動作をする。電圧発振回路で図４（ｂ）に示したようにレプリカＰＬＬのロックアップ後、ＰＬＬのロックアップに向っている状況で、リング発振ＶＣＯの制御感度は、各々の遅延を形
成する素子のｇｍ値に支配され、ｇｍ値が大きい場合制御感度が大きくなり、小さい場合感度も小さくなる。また、同じ発振周波数に対しては、ｇｍ値が大きい場合素子に流れる電流が小さくなり、小さい場合電流は大きくなる。一方、チャージポンプ出力電流は、基準電流源がＶＣＯと同じくレプリカＰＬＬのロックアップ時の入力電流源としているので、ＶＣＯの各素子に流れる電流と大小が同じ電流となる。また、チャージポンプの出力電流は、基準電流(定電流源)に比例する。したがって、ＶＣＯ感度が大きい場合、電流が小さくなり、チャージポンプの出力電流は小さくなる。ＶＣＯ感度が小さい場合、電流が大きくなり、チャージポンプの出力電流は大きくなる。このとき、ＰＬＬ開ループ伝達関数における、電流出力型チャージポンプであるときの位相比較利得Ｋｐと、電圧制御発振回路の利得Ｋｖは単純な積の関係にあるから、ＰＬＬ伝達関数のＶＣＯ利得のバラつきは、位相比較利得Ｋｐにより相殺される。このため、ＰＬＬ伝達関数のループ帯域幅のばらつき幅を小さくすることができる。ロックアップ時間も高速化することができる。
【００３０】
このように、チャージポンプの基準電流源を従来のバンドギャップリファレンスなどに代えて、レプリカＰＬＬがロックアップしたときの電圧制御発振回路の入力信号で制御することによって、ＰＬＬの伝達関数のバラツキを抑制してロックアップできる。このため、ＰＬＬ伝達関数のループ帯域幅のばらつき幅を小さくし、高速でロックアップできる。
【符号の説明】
【００３１】
１・・・・ＰＬＬ回路
１０・・・レプリカＰＬＬ回路
１０１・・メインＰＬＬ回路
２・・・・位相周波数比較回路
２０・・・チャージポンプ
３・・・・ローパスフィルタ
４・・・・電圧制御発振回路
５・・・・分周器
６・・・・基準電圧・電流源回路
７・・・・ロックアップ検出回路
８・・・・スイッチ
２１・・・位相周波数比較回路
２０１・・チャージポンプ
３１・・・ローパスフィルタ
４１・・・電圧制御発振回路
５１・・・分周器
２２・・・・位相周波数比較回路
２００・・・チャージポンプ
３０・・・・ローパスフィルタ
４０・・・・電圧制御発振回路
５０・・・・分周器
６０・・・・基準電圧・電流源回路
【図１】
2015167346.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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