(57)【要約】【課題】転送ゲートがオフの際に発生するノイズ信号を抑制しうるＭＯＳトランジスタを有する固体撮像装置を提供する。【解決手段】半導体基板に配置された光電変換素子と、半導体基板に配置され、光電変換素子からの電荷が転送され、増幅部の入力ノードを構成する第１導電型の第１の半導体領域と、第１の半導体領域をソース領域又はドレイン領域とするＭＯＳトランジスタのゲート電極と、第１の半導体領域の内側に配置され、ゲート電極の第１の半導体領域側の端部下の位置において半導体基板と絶縁膜との界面に接して配置された、第１導電型とは逆導電型の第２導電型の第２の半導体領域とを有する。【選択図】図３
2015198152.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に配置された光電変換素子と、
前記半導体基板に配置され、前記光電変換素子からの電荷が転送され、増幅部の入力ノードを構成する第１導電型の第１の半導体領域と、
前記第１の半導体領域をソース領域又はドレイン領域とするＭＯＳトランジスタのゲート電極と、
前記第１の半導体領域の内側に配置され、前記ゲート電極の前記第１の半導体領域側の端部下の位置において前記半導体基板と絶縁膜との界面に接して配置された、前記第１導電型とは逆導電型の第２導電型の第２の半導体領域と
を有することを特徴とする固体撮像装置。
【請求項２】
半導体基板に形成された光電変換素子と、
前記半導体基板に形成され、前記光電変換素子からの電荷が転送され、増幅部の入力ノードを構成する第１導電型の第１の半導体領域と、
前記第１の半導体領域をソース領域又はドレイン領域とするＭＯＳトランジスタのゲート電極と、
前記ゲート電極の前記第１の半導体領域側の端部下の位置において前記半導体基板と絶縁膜との界面に接して配置された、前記第１導電型とは逆導電型の第２導電型の第２の半導体領域とを有し、
前記第２の半導体領域の前記ゲート電極側の端部は、前記第１の半導体領域の前記ゲート電極側の端部よりも前記ゲート電極側に位置している
ことを特徴とする固体撮像装置。
【請求項３】
前記第２の半導体領域に、前記ＭＯＳトランジスタのオフ時に前記第１の半導体領域に印加される電圧と前記ゲート電極に印加される電圧との間の固定電圧が印加される
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記ＭＯＳトランジスタは、転送ＭＯＳトランジスタである
ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記ＭＯＳトランジスタは、リセットＭＯＳトランジスタである
ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第２の半導体領域は、前記ＭＯＳトランジスタのオフ時に、空乏化していない前記第２導電型の領域を有する
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記第２の半導体領域は、前記第２導電型の第３の半導体領域に電気的に接続されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
画素領域と、前記画素領域外に配される周辺回路とを有し、前記周辺回路を構成する周辺ＭＯＳトランジスタは、前記第２の半導体領域に相当する領域を含まない
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の固体撮像装置の制御方法であって、
前記第１の半導体領域内のキャリアを排斥するリセット動作を行った後における前記第１の半導体領域の第１の電位を読み出す工程と、
前記光電変換素子内のキャリアを前記第１の半導体領域に転送した後における前記第１の半導体領域の第２の電位を読み出す工程と、
前記第１の電位と前記第２の電位との差分に基づいて出力信号を生成する工程と
を有することを特徴とする固体撮像装置の制御方法。
【請求項１０】
請求項１乃至８のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置へ被写体の像を結像する光学系と
を含むことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
デジタルビデオカメラやデジタルスチルカメラなどに用いられる固体撮像素子として、フォトダイオードとＭＯＳトランジスタとにより画素を構成するＭＯＳ型固体撮像素子が広く普及してきている。この一つの理由は高いＳ／Ｎ比を得られることにあるが、より高性能の固体撮像装置を実現すべく更なる検討が行われている。
【０００３】
下記特許文献１に記載された技術は、転送ＭＯＳトランジスタのドレイン領域であるフローティングディフュージョン（ＦＤ）の下方にＰ型の半導体領域を設けることを提案するものである。ＦＤの下方にＰ型半導体領域を設けてポテンシャル障壁を形成することにより、転送ＭＯＳトランジスタのソース−ドレイン間におけるキャリアのパンチスルーを防止し、フォトダイオードに蓄積された信号電荷のリークを防止することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−０１５７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
固体撮像素子からの信号出力を得る方法として、「Ｎ読み」の出力と「Ｓ読み」の出力とを比較してその差分を出力とする「Ｓ−Ｎ動作」と呼ばれる制御方法がある。ここで、「Ｎ読み」とは、ＦＤのキャリアを排斥するリセット動作をした後のＦＤ電位（ノイズ信号）を読み出す動作をいう。また、「Ｓ読み」とは、フォトダイオード内のキャリア（画素の光信号）をＦＤに転送した後のＦＤ電位を読み出す動作をいう。
【０００６】
本発明者が固体撮像装置の特性向上を図るべく鋭意検討を行っている中で、このＳ−Ｎ動作のＮ読みとＳ読みとの間の転送ゲートがオフの期間に暗電流が発生することを見いだした。この暗電流はＦＤの電位に影響し出力ノイズとなるため、可能な限り抑制することが望ましい。しかしながら、これまでに提案されているＭＯＳトランジスタの構造、例えば特許文献１に記載のＭＯＳトランジスタでは、この暗電流の抑制は十分ではなかった。
【０００７】
本発明の目的は、ＭＯＳトランジスタのオフ時にＦＤ領域で発生するノイズ信号を抑制しうる固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板に配置された光電変換素子と、前記半導体基板に配置され、前記光電変換素子からの電荷が転送され、増幅部の入力ノードを構成する第１導電型の第１の半導体領域と、前記第１の半導体領域をソース領域又はドレイン領域とするＭＯＳトランジスタのゲート電極と、前記第１の半導体領域の内側に配置され、前記ゲート電極の前記第１の半導体領域側の端部下の位置において前記半導体基板と絶縁膜との界面に接して配置された、前記第１導電型とは逆導電型の第２導電型の第２の半導体領域とを有することを特徴とする固体撮像装置が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板に形成された光電変換素子と、前記半導体基板に形成され、前記光電変換素子からの電荷が転送され、増幅部の入力ノードを構成する第１導電型の第１の半導体領域と、前記第１の半導体領域をソース領域又はドレイン領域とするＭＯＳトランジスタのゲート電極と、前記ゲート電極の前記第１の半導体領域側の端部下の位置において前記半導体基板と絶縁膜との界面に接して配置された、前記第１導電型とは逆導電型の第２導電型の第２の半導体領域とを有し、前記第２の半導体領域の前記ゲート電極側の端部は、前記第１の半導体領域の前記ゲート電極側の端部よりも前記ゲート電極側に位置していることを特徴とする固体撮像装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ＭＯＳトランジスタのオフ時にＦＤ領域で発生するノイズ信号を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態による固体撮像装置の構成を示すブロック図である。
【図２】本発明の第１実施形態による固体撮像装置の画素部を構成する固体撮像素子の構成例を示す回路図である。
【図３】本発明の第１実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。
【図４】本発明の第１実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【図５】第１の比較例によるＭＯＳトランジスタの構造を示す断面図である。
【図６】第２の比較例によるＭＯＳトランジスタの構造を示す断面図である。
【図７】第３の比較例によるＭＯＳトランジスタの構造を示す断面図である。
【図８】第４の比較例によるＭＯＳトランジスタの構造を示す断面図である。
【図９】本発明の第２実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【図１０】本発明の第３実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。
【図１１】本発明の第４実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【図１２】本発明の第５実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【図１３】本発明の第６実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。
【図１４】本発明の第６実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【図１５】本発明の第７実施形態による撮像システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
本発明の第１実施形態による固体撮像装置について図１乃至図８を用いて説明する。
【００１３】
図１は、本実施形態による固体撮像装置の構造を示すブロック図である。図２は、固体撮像装置の画素部の構成例を示す回路図である。図３は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。図４は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。図５乃至図８は、本実施形態の比較例によるＭＯＳトランジスタの構造を示す断面図である。
【００１４】
はじめに、本実施形態による固体撮像装置の構成について図１を用いて説明する。
【００１５】
本実施形態による固体撮像装置１００は、複数の有効画素がアレイ状に配置された画素アレイ２と、複数のダミー画素が１行に配置されたダミー画素部３とを含む画素部１を有している。図１の例では、ダミー画素部３は、画素アレイ２の１辺に沿って画素アレイ２の外側に配置されている。画素部１には、画素信号を読み出すための制御信号を出力する垂直走査回路６と、画素部１から読み出された画素信号を処理する画素信号処理部４とが接続されている。画像信号処理部４には、画像信号処理部４を制御するための水平走査回路５が接続されている。水平走査回路５及び垂直走査回路６には、画素信号の読み出しタイミングを制御するためのタイミング制御回路７が接続されている。画素信号処理部４には、画素信号を出力するための出力回路８が接続されている。
【００１６】
本実施形態による固体撮像装置の画素部１は、例えば図２に示す回路からなる１つの画素が構成される。すなわち、図２に示す画素は、光電変換素子である１つのフォトダイオード３０と、転送ＭＯＳトランジスタ３２と、リセットＭＯＳトランジスタ３４と、増幅用トランジスタ３６と選択トランジスタ３８とからなる。なお、図２に示す画素は、代表的な一例を示したものであり、本発明を適用しうる画素の回路構成はこれに限定されるものではない。
【００１７】
次に、本実施形態による固体撮像装置の画素部１を構成するＭＯＳトランジスタの構造について図３及び図４を用いて説明する。図４は、図３のＡ−Ａ′線断面図である。
【００１８】
本実施形態による固体撮像装置の画素部１は、図３及び図４に示すＭＯＳトランジスタによりその一部が構成されている。図３及び図４に示すＭＯＳトランジスタとしては、転送ＭＯＳトランジスタ３２或いはリセットＭＯＳトランジスタ３４が想定される。なお、これらについては、後述する実施形態においてより具体的に説明する。
【００１９】
図３及び図４に示すＭＯＳトランジスタは、半導体基板（例えば、シリコン基板）１０内に設けられたＰ型ウエル領域１２と、Ｐ型ウエル領域１２内に互いに離間して設けられたＮ型半導体領域１５及びＮ型半導体領域１６とを有している。Ｎ型半導体領域１５，１６は、ＭＯＳトランジスタのソース領域及びドレイン領域をなす領域である。Ｎ型半導体領域１５内の半導体基板１０の表面部には、Ｐ型半導体領域１４が設けられている。Ｐ型ウエル領域１２、Ｐ型半導体領域１４、Ｎ型半導体領域１５及びＮ型半導体領域１６が設けられた半導体基板１０の表面上には、ゲート絶縁膜１３が設けられている。Ｎ型半導体領域１５とＮ型半導体領域１６との間のゲート絶縁膜１３上には、ゲート電極１１が設けられている。
【００２０】
ここで、Ｐ型半導体領域１４は、ゲート電極１１とＮ型半導体領域１５との間に加わる電界が集中する半導体基板１０の部位に配置されている。典型的には、Ｐ型半導体領域１４は、「Ｎ型半導体領域の内側に配置され、ゲート電極のＮ型半導体領域側の端部下の位置において半導体基板と絶縁膜との界面に接して配置」されている。より具体的には、Ｐ型半導体領域１４は、図３及び図４に示すように、Ｎ型半導体領域１５内に配置され、且つ、ゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接するように配置される。ここで、絶縁膜とは、半導体基板１０上に形成される絶縁膜であり、ゲート絶縁膜１３や、図示しない層間絶縁膜などが該当する。
【００２１】
Ｎ型半導体領域１５は、ゲート電極１１又は図示しない他のゲート電極を含むＭＯＳトランジスタを介して、図示しない光電変換素子（フォトダイオード）と電気的に接続されている。すなわち、Ｎ型半導体領域１５は、固体撮像素子のフローティングディフュージョン（ＦＤ）の一部を構成している。ＦＤは、図示しないソースフォロアトランジスタのゲート電極と電気的に接続しており、増幅部の入力ノードを構成する。
【００２２】
各部位は、一例として、次のように構成され得る。ゲート絶縁膜１３は、例えば酸化ケイ素からなり、厚さは例えば１２ｎｍである。ゲート電極１１は、例えばＮ型ポリシリコンからなる。Ｐ型ウエル領域１２の不純物濃度は、例えば１．６Ｅ１６［ａｔｏｍｓ／ｃｍ３］である。Ｎ型半導体領域１５及びＮ型半導体領域１６の不純物濃度は、例えば１．０Ｅ１７［ａｔｏｍｓ／ｃｍ３］である。Ｐ型半導体領域１４の不純物濃度は、例えば６．０Ｅ１８［ａｔｏｍｓ／ｃｍ３］である。
【００２３】
次に、図３及び図４に示すＭＯＳトランジスタにおけるＰ型半導体領域１４の役割について説明する。ここで、ＭＯＳトランジスタの各部位には、一例として、Ｐ型ウエル領域１２に０Ｖ、Ｎ型半導体領域１５に３Ｖ、ゲート電極１１に−２Ｖが与えられるものとする。また、Ｐ型半導体領域１４は、固定電位を与えないフローティング状態であるものとする。なお、この印加電圧は、ＭＯＳトランジスタがオフである期間（例えば、「Ｓ−Ｎ動作」における「Ｎ読み」と「Ｓ読み」との間の期間）の動作を想定したものである。
【００２４】
Ｐ型半導体領域１４とＮ型半導体領域１５との間はＰＮ接合であるため、その界面近傍は空乏領域２３となり、公知のショックレー・リード・ホール（ＳＲＨ）理論に基づき、電子・正孔対が生成される。生成された正孔・電子は、電界に従って移動し、移動の過程ではインパクトイオン化が起こり、電子と正孔が更に生成される。Ｎ型半導体領域１５はＦＤであり増幅部の入力ノードを構成するものであり、キャリアが発生すると出力に対しノイズとなるため、インパクトイオン化率は小さいことが望ましい。
【００２５】
インパクトイオン化によるキャリア数の増幅率は、Ｏｋｕｔｏ  ａｎｄ  Ｃｒｏｗｅｌｌの理論により、以下の式
【数１】
2015198152.tif 000003
で表される。ここで、Ｆａｖａは電界、Ｔは温度、ａ，ｂ，ｃ，ｄ，δ，γ，Ｔ０は定数である。数１に示されるように、インパクトイオン化によるキャリア数の増加率は、電界が大きいほど、指数関数的に大きくなる。なお、ここでいう電界は、図３及び図４に示すＭＯＳトランジスタでは、ゲート電極１１とＮ型半導体領域１５との間に生じる電界に相当する。
【００２６】
ゲート電極１１とＮ型半導体領域１５との間に生じる電界の強度は、５Ｖの電位差と空乏層の幅によって規定される。本実施形態の構成では、最大電界の部位においてその値は約５００ｋＶ／ｃｍ程度である。この値は、Ｐ型半導体領域１４の効果によって電界が緩和された結果である。
【００２７】
仮に、Ｐ型半導体領域１４を含まない構造であれば、ゲート電極１１とＮ型半導体領域１５との間に約６００ｋＶ／ｃｍの電界が発生し、インパクトイオン化率は本実施形態の場合のおよそ１．４倍になる。
【００２８】
Ｐ型半導体領域１４を含まない構造の場合、ＭＯＳトランジスタがオフの期間に、Ｎ型半導体領域１５のゲート絶縁膜１３に近い部分が空乏化する。この空乏層からはＳＲＨ理論に基づき、電子・正孔対が発生する。特に、シリコンと酸化シリコンとの界面は結晶欠陥が多いため、半導体基板１０とゲート絶縁膜１３等の絶縁膜との界面における電子・正孔対の発生量は大きい。
【００２９】
発生した電子・正孔対のうちの電子は、Ｎ型半導体領域１５に蓄積され、出力信号に含まれるノイズの元となる。また正孔は、電界によりゲート電極１１に向かって加速され、インパクトイオン化を引き起こし、さらなる電子・正孔対を生成する。ここで生成される電子も、Ｎ型半導体領域１５に蓄積され、ノイズの元となる。
【００３０】
なお、特許文献１に記載のようなパンチスルーストッパはＮ型半導体領域１５の下部に配置されるものであり、正孔の発生から加速に至る経路上には存在せず、インパクトイオン化を引き起こす電界の緩和に寄与することはできない。
【００３１】
これに対し、本実施形態のＭＯＳトランジスタのＰ型半導体領域１４は、前述のように、ゲート電極１１とＮ型半導体領域１５との間に加わる電界が集中する半導体基板１０の部位に配置される。一例では、Ｐ型半導体領域１４は、Ｎ型半導体領域１５内に配置され、且つ、ゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接して配置されている。Ｐ型半導体領域１４をこのような配置にすることによる効果について、以下に比較例を参照しつつ説明する。
【００３２】
まず、第１の比較例として、図５に示す構造を考える。図５に示すＭＯＳトランジスタでは、Ｐ型半導体領域１４がゲート電極１１の端部下の部位から遠く離れた位置のＮ型半導体領域１５内に配置されている。このような場合、ゲート電極１１とＮ型半導体領域１５との間の電位差に起因して、ゲート電極１１の端の下部に空乏領域１７が発生する。空乏領域１７においてＳＲＨ理論に従って発生する正孔の多くが、電界によりゲート電極１１に向かって移動する。ゲート電極１１とＮ型半導体領域１５との間には、ゲート電極１１の端部の下に、約６００ｋＶ／ｃｍの高電界領域がある。このため、正孔がこの高電界領域を通過する際に、高い増幅率でインパクトイオン化が起こる。すなわち、図５に示す構造において、Ｐ型半導体領域１４は、インパクトイオン化を引き起こす電界の緩和に寄与することはできない。
【００３３】
次に、第２の比較例として、図６に示す構造を考える。図６に示すＭＯＳトランジスタでは、Ｐ型半導体領域１４がゲート電極１１の端部下を含まないゲート電極１１の直下に配置されている。このような場合、空乏領域１７で発生する正孔が、Ｐ型半導体領域１４ではなくゲート電極１１に向かって移動する。この場合もゲート電極１１の端部の下に約６００ｋＶ／ｃｍの高電界領域があり、正孔が通過する際のインパクトイオン化率が高くなる。すなわち、図６に示す構造において、Ｐ型半導体領域１４は、インパクトイオン化を引き起こす電界の緩和に寄与することはできない。
【００３４】
この点、Ｐ型半導体領域１４をゲート電極１１の端部下の位置を含むように配置することで、空乏領域１７で発生する正孔がゲート電極１１に向かって移動する際の移動経路上の電界が緩和されるため、インパクトイオン化率を効果的に低減することができる。
【００３５】
また、Ｐ型半導体領域１４は、Ｎ型半導体領域１５内に配置されている。すなわち、Ｐ型半導体領域１４は、図３に示す平面視においても図４に示す断面視においても、Ｎ型半導体領域１５よりも内側に形成されている。Ｎ型半導体領域１５をこのような配置とする理由について、以下に比較例を参照しつつ説明する。
【００３６】
まず、第３の比較例として図７に示す構造を考える。図７に示すＭＯＳトランジスタでは、Ｎ型半導体領域１５を、「ゲート電極１１の下部で半導体基板１０の表面と接する位置」を含まない領域に配置している。このような場合、ゲート電極１１に正電位を印加してゲートをオン状態にした際、Ｐ型半導体領域１４に阻害されて、チャネル１８とＮ型半導体領域１５とが電気的に接続できない場合が発生し得る。
【００３７】
次に、第４の比較例として図８に示す構造を考える。図８に示すＭＯＳトランジスタでは、Ｎ型半導体領域１５を、「Ｐ型半導体領域１４の下部」を含まない領域に配置している。このような場合も、Ｐ型半導体領域１４によってＮ型半導体領域１５が切り離され、チャネル１８とＮ型半導体領域１５とが電気的に接続できない場合が発生し得る。Ｐ型半導体領域１４をＮ型半導体領域１５の内側に配置することで、チャネル１８とＮ型半導体領域１５とを確実に電気的に接続できる。
【００３８】
Ｐ型半導体領域１４は、ゲート電極１１を含むＭＯＳトランジスタがオフ状態の時、Ｐ型半導体領域１４の全体が完全に空乏化することがない構成とすることが望ましい。すなわち、Ｐ型半導体領域１４の形成領域の少なくとも一部の領域がＰ型を維持していることが望ましい。例えば、各部の不純物濃度を上述の値に設定することで、Ｐ型半導体領域１４の完全な空乏化を防止することができる。他にも、Ｐ型半導体領域１４が完全に空乏化しない状態は、Ｐ型半導体領域１４の不純物濃度を十分に高くすることや、Ｐ型半導体領域１４のサイズを十分に大きくすることにより、実現することができる。或いは、ゲート電極１１、Ｎ型半導体領域１５，１６への印加電位を適切に設定することによっても、実現することができる。
【００３９】
このように、図３及び図４に示すＭＯＳトランジスタによれば、チャネル１８とＮ型半導体領域１５とを確実に電気的に接続できるとともに、インパクトイオン化による電子・正孔対の発生を効果的に抑制することができる。そしてその結果、ＭＯＳトランジスタのオフ時に発生したキャリアによるＮ型半導体領域１５の電位の変動を抑制することができる。
【００４０】
Ｎ型半導体領域１５は、前述のように、固体撮像素子のＦＤの一部を構成するものである。そして、ＦＤは図示しないソースフォロア回路のゲート電極と電気的に接続されており、増幅部の入力ノードを形成するものである。このため、ＦＤの電位の変動は、直接出力ノイズになる。
【００４１】
したがって、Ｎ型半導体領域１５の電位の変動を抑制しうる図３及び図４に示すＭＯＳトランジスタを、画素アレイ２を構成する固体撮像素子に用いれば、画素アレイ２からの出力ノイズを低減することができる。
【００４２】
固体撮像素子からの信号出力を得る方法として、「Ｎ読み」の出力と「Ｓ読み」の出力とを比較してその差分を出力とする「Ｓ−Ｎ動作」と呼ばれる制御方法がある。ここで、「Ｎ読み」とは、ＦＤ領域である半導体領域内のキャリアを排斥するリセット動作をした後のＦＤ電位（ノイズ信号）を読み出す動作をいう。また、「Ｓ読み」とは、光電変換素子内のキャリア（画素の光信号）をＦＤ領域に転送した後のＦＤ電位を読み出す動作をいう。
【００４３】
本実施形態によるＭＯＳトランジスタを含む固体撮像素子は、このような「Ｓ−Ｎ動作」を行う場合に特に有用である。
【００４４】
Ｓ−Ｎ動作では、通常、Ｎ読みの後、Ｓ読みをするまでの間に、各電位の静定のために一定の保持期間が必要であり、その間、ＦＤは外部から電位を与えられないフローティング状態となる。このとき、転送トランジスタ及びリセットトランジスタはオフ状態であり、電子・正孔対の発生とインパクトイオン化が起こり易い状態にある。したがって、本実施形態によるＭＯＳトランジスタの構成を用いることで、Ｎ読みからＳ読みまでの間に発生するキャリアを減らすことができ、ノイズの低減を図ることができる。
【００４５】
図３及び図４に示すＭＯＳトランジスタは、特に画素アレイ２を構成する固体撮像素子に用いるのが好ましい。また、画素アレイ２を構成する固体撮像素子とダミー画素部３を構成する固体撮像素子との整合性の観点から、図３及び図４に示すＭＯＳトランジスタは、ダミー画素部３を構成する固体撮像素子にも同様に適用することが好ましい。
【００４６】
一方、画素領域外に配される周辺回路を構成する周辺ＭＯＳトランジスタは、必ずしも図３及び図４に示すＭＯＳトランジスタにより形成する必要はない。すなわち、周辺ＭＯＳトランジスタは、図３及び図４に示すＭＯＳトランジスタのＰ型半導体領域１４に相当する逆導電型の領域をソース領域又はドレイン領域内に含むことを要しない。或いは、周辺ＭＯＳトランジスタは、図３及び図４に示すＭＯＳトランジスタのＰ型半導体領域１４に相当する領域の導電型が、ソース領域及びドレイン領域の導電型と同じである、ということもできる。
【００４７】
周辺ＭＯＳトランジスタのソース／ドレイン領域内に逆導電型の不純物領域を形成することは、拡散層抵抗を増加すること、ひいては高速動作を阻害する要因ともなりかねない。周辺回路を構成するＭＯＳトランジスタの構造は、周辺回路に求められる特性等に応じて、適宜選択することが望ましい。
【００４８】
なお、周辺回路としては、走査回路、増幅回路、ＡＤ変換回路、タイミング生成回路等が挙げられる。図１の例では、画像信号処理部４、水平走査回路５、垂直走査回路６、タイミング制御回路７、出力回路８が周辺回路に対応する。
【００４９】
このように、本実施形態によれば、ゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接してＰ型半導体領域１４を配置するので、ゲート電極１１とＮ型半導体領域１５との間の電界を緩和することができる。これにより、Ｎ型半導体領域１５内におけるインパクトイオン化によるキャリア発生率を低減し、読み出し信号に含まれるノイズ成分を低減することができる。
【００５０】
［第２実施形態］
本発明の第２実施形態による固体撮像装置について図９を用いて説明する。図１乃至図４に示す第１実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００５１】
図９は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【００５２】
本実施形態によるＭＯＳトランジスタは、図９に示すように、Ｐ型半導体領域１４とＮ型半導体領域１５との位置関係が、図３及び図４に示す第１実施形態のＭＯＳトランジスタとは異なっている。すなわち、本実施形態によるＭＯＳトランジスタでは、「Ｐ型半導体領域のゲート電極側の端部が、Ｎ型半導体領域のゲート電極側の端部よりもゲート電極側に位置」している。より具体的には、Ｐ型半導体領域１４のゲート電極１１側の端部が、Ｎ型半導体領域１５のゲート電極１１側の端部よりもゲート電極１１側に配置されている。Ｐ型半導体領域１４がゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接して配置されている点は、第１実施形態と同様である。ただし、Ｐ型半導体領域１４は、ゲート電極１１に駆動電圧である正電圧を印加してゲート電極下にチャネル１８が形成されたときに、Ｎ型半導体領域１６とＮ型半導体領域１５とがチャネル１８を介して電気的に接続されるように構成されている。
【００５３】
Ｎ型半導体領域１６とＮ型半導体領域１５とが電気的に接続できるようにする方法としては、Ｐ型半導体領域１４の不純物濃度を低減する、Ｐ型半導体領域１４の幅を狭くする、ゲート電極１１に印加する電圧を調整する、等が挙げられる。これらのうちのいずれか或いは任意の２つ以上の組み合わせを採用することにより、ＭＯＳトランジスタのオン時に、Ｎ型半導体領域１６とＮ型半導体領域１５とを電気的に接続することができる。例えば、第１実施形態の構成において、Ｐ型半導体領域１４の不純物濃度を６．０Ｅ１６［ａｔｏｍｓ／ｃｍ３］に変更することで実現できる。
【００５４】
Ｐ型半導体領域１４のゲート電極１１側の端部をＮ型半導体領域１５の端部よりもゲート電極１１側に配置した場合も、第１実施形態の場合と同様、Ｐ型半導体領域１４によってインパクトイオン化率を低減できる。そして、Ｐ型半導体領域１４の不純物濃度、Ｐ型半導体領域１４の幅、ゲート電極に印加する電圧を適宜調整することにより、チャネル１８とＮ型半導体領域１５との電気的な接続がＰ型半導体領域１４により阻害されるのを防止することができる。これらにより、本実施形態によるＭＯＳトランジスタにおいても、第１実施形態によるＭＯＳトランジスタと同様の効果を得ることができる。
【００５５】
このように、本実施形態によれば、ゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接してＰ型半導体領域１４を配置するので、ゲート電極１１とＮ型半導体領域１５との間の電界を緩和することができる。これにより、Ｎ型半導体領域１５内におけるインパクトイオン化によるキャリア発生率を低減し、読み出し信号に含まれるノイズ成分を低減することができる。
【００５６】
［第３実施形態］
本発明の第３実施形態による固体撮像装置について図１０を用いて説明する。図１乃至図９に示す第１及び第２実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００５７】
図１０は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。
【００５８】
本実施形態によるＭＯＳトランジスタは、図１０に示すように、Ｐ型半導体領域１４に電気的に接続された電極２４を更に有するほかは、図３及び図４に示す第１実施形態によるＭＯＳトランジスタと同様である。Ｐ型半導体領域１４には、電極２４を介して、ＦＤ電位とＭＯＳトランジスタがオフ時のゲート電極１１の電位との間の電位である固定電圧が印加される。
【００５９】
Ｐ型半導体領域１４にこのような固定電圧を印加することで、電極２４を介してホールを積極的に排出し、より効果的にインパクトイオン化率を低減することができる。また、ゲート電極１１とＮ型半導体領域１５との間に、中間電位の領域を設けることで、より効果的に電界を緩和することができる。Ｐ型半導体領域１４に例えば０Ｖの固定電位を与えた場合、電界は約３５０ｋＶ／ｃｍに緩和され、インパクトイオン化率は第１実施形態の場合の約０．３倍まで低減することができる。
【００６０】
Ｐ型半導体領域１４は、ゲート電極１１を含むＭＯＳトランジスタがオフ状態の時、Ｐ型半導体領域１４の全体が完全に空乏化することがない構成とすることが望ましい。これによりＰ型半導体領域１４に外部から安定した電位を与えることが可能になる。例えば、各部の不純物濃度を第１実施形態に記載した値に設定することで、Ｐ型半導体領域１４の完全な空乏化を防止することができる。他にも、Ｐ型半導体領域１４が完全に空乏化しない状態は、Ｐ型半導体領域１４の不純物濃度を十分に高くすること、Ｐ型半導体領域１４のサイズを十分に大きくすることにより、実現することができる。或いは、ゲート電極１１、Ｎ型半導体領域１５，１６への印加電位を適切に設定することによっても、実現することができる。
【００６１】
このように、本実施形態によれば、ゲート電極１１のＮ型半導体領域１５側の端部下の位置において半導体基板１０と絶縁膜との界面に接してＰ型半導体領域１４を配置するので、ゲート電極１１とＮ型半導体領域１５との間の電界を緩和することができる。これにより、Ｎ型半導体領域１５内におけるインパクトイオン化によるキャリア発生率を低減し、読み出し信号に含まれるノイズ成分を低減することができる。また、Ｐ型半導体領域１４に固定電圧を印加するので、ホールを積極的に排出し、より効果的にインパクトイオン化率を低減することができる。
【００６２】
［第４実施形態］
本発明の第４実施形態による固体撮像装置について図１１を用いて説明する。図１乃至図１０に示す第１乃至第３実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００６３】
図１１は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【００６４】
本実施形態によるＭＯＳトランジスタは、図１１に示すように、Ｎ型半導体領域１６内にＰ型半導体領域１９を更に有するほかは、図３及び図４に示す第１実施形態によるＭＯＳトランジスタと同様である。Ｐ型半導体領域１９は、Ｎ型半導体領域１６との間でＰＮ接合を形成している。これにより、Ｐ型半導体領域１９とＮ型半導体領域１６とで光電変換素子であるフォトダイオード２０が構成される。
【００６５】
ゲート電極１１、Ｎ型半導体領域１５及びＮ型半導体領域１６を有する本実施形態のＭＯＳトランジスタは、フォトダイオード２０とＦＤ領域であるＮ型半導体領域１５との間の電気的接続を制御するものである。つまり、本実施形態によるＭＯＳトランジスタは、フォトダイオード２０からＮ型半導体領域１５（ＦＤ領域）へキャリアの転送を行うために用いられる転送ＭＯＳトランジスタとして機能する。この場合、Ｎ型半導体領域１５が転送ＭＯＳトランジスタのドレイン領域に相当し、Ｎ型半導体領域１６が転送ＭＯＳトランジスタのソース領域に相当する。
【００６６】
このように、本発明のＭＯＳトランジスタは、固体撮像装置の転送ＭＯＳトランジスタに適用することができる。これにより、読み出し信号に含まれるノイズ成分が低減された高性能の固体撮像装置を実現することができる。
【００６７】
［第５実施形態］
本発明の第５実施形態による固体撮像装置について図１２を用いて説明する。図１乃至図１１に示す第１乃至第４実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００６８】
図１２は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【００６９】
本実施形態によるＭＯＳトランジスタは、図３及び図４に示す第１実施形態によるＭＯＳトランジスタの他に、ゲート電極１１を含まない他のＭＯＳトランジスタ２２と、光電変換素子であるフォトダイオード２１とを有している。図３及び図４に示す第１実施形態によるＭＯＳトランジスタのＮ型半導体領域１５は、図１２に示すように、ゲート電極１１を含まない他のＭＯＳトランジスタ２２を介して、フォトダイオード２１に電気的に接続されている。なお、フォトダイオード２１及びＭＯＳトランジスタ２２は、半導体基板１０の図示しない領域に形成されている。
【００７０】
ゲート電極１１、Ｎ型半導体領域１５及びＮ型半導体領域１６を有する本実施形態のＭＯＳトランジスタは、ＦＤ領域であるＮ型半導体領域１５のキャリアを排斥するために用いるリセットＭＯＳトランジスタとして機能する。この場合、Ｎ型半導体領域１５がリセットＭＯＳトランジスタのソース領域に相当し、Ｎ型半導体領域１６がリセットＭＯＳトランジスタのドレイン領域に相当する。また、ＭＯＳトランジスタ２２が転送ＭＯＳトランジスタに相当する。
【００７１】
このように、本発明のＭＯＳトランジスタは、固体撮像装置のリセットＭＯＳトランジスタに適用することができる。これにより、読み出し信号に含まれるノイズ成分が低減された高性能の固体撮像装置を実現することができる。
【００７２】
［第６実施形態］
本発明の第６実施形態による固体撮像装置について図１３及び図１４を用いて説明する。図１乃至図１２に示す第１乃至第５実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７３】
図１３は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す平面図である。図１４は、本実施形態による固体撮像装置に用いられるＭＯＳトランジスタの構造を示す断面図である。
【００７４】
本実施形態によるＭＯＳトランジスタでは、図１３及び図１４に示すように、Ｐ型半導体領域１４が、ゲート電極１１の延在方向に沿ってＰ型ウエル領域１２まで延伸するように形成されている。
【００７５】
このようにすることで、Ｐ型半導体領域１４とＰ型ウエル領域１２とを電気的に接続し、Ｐ型半導体領域１４の電位をＰ型ウエル領域１２と同電位にすることができる。したがって、図１０に示す第３実施形態によるＭＯＳトランジスタのように、Ｐ型半導体領域１４に接続する電極２４を設けなくとも、Ｐ型半導体領域１４にＰ型ウエル領域１２と同じ固定電位を与えることができる。これにより、電極２４を配置する面積が不要となり、より微細な画素を実現することが可能となる。
【００７６】
なお、Ｐ型半導体領域１４を電気的に接続する領域は、Ｐ型半導体領域１４と同じ導電型の領域であればよく、Ｐ型ウエル領域１２以外の他のＰ型半導体領域であってもよい。このようなＰ型半導体領域としては、素子分離領域に形成されるＮ型チャネル寄生トランジスタの動作を抑制するためのＰ型チャネルストップ領域や、隣接画素間における混色の原因となる電荷の移動を抑制するために画素間に配されるＰ型領域等が挙げられる。
【００７７】
［第７実施形態］
本発明の第７実施形態による撮像システムについて図１５を用いて説明する。図１乃至図１４に示す第１乃至第６実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７８】
図１５は、本実施形態による撮像システムの構成を示すブロック図である。
【００７９】
本実施形態による撮像システム８００は、例えば図１５に示すように、光学部８１０、固体撮像装置１００、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、固体撮像装置１００及び映像信号処理部８３０を有する。固体撮像装置１００には、先の実施形態で説明した固体撮像装置１００が用いられる。
【００８０】
レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置１００の、複数の画素が２次元状に配列された画素アレイ２に結像させ、被写体の像を形成する。固体撮像装置１００は、タイミング制御部８５０からの信号に基づくタイミングで、画素アレイ２に結像された光に応じた信号を出力する。固体撮像装置１００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。
【００８１】
記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００８２】
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像装置１００及び映像信号処理部８３０の駆動タイミングを制御する。
【００８３】
このように、本実施形態に依れば、第１乃至第６実施形態によるノイズ信号の少ない固体撮像装置を用いるので、高性能の撮像システムを実現することができる。
【００８４】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【００８５】
例えば、図１は本発明を適用しうる固体撮像装置の構成の一例を示したものであり、本発明を適用しうる固体撮像装置はこれに限定されるものではない。本発明は、光電変換素子とＭＯＳトランジスタとを含む固体撮像素子を有する固体撮像装置に広く適用することができる。
【００８６】
また、上記実施形態では、本発明のＭＯＳトランジスタが特有の効果を発揮する動作態様として、「Ｓ−Ｎ動作」における「Ｎ読み」と「Ｓ読み」との間の期間を一例として挙げたが、必ずしもこの動作態様に限定されるものではない。ゲート電極１１とＮ型半導体領域１５との間の電位差が、Ｎ型半導体領域１５内でインパクトイオン化を引き起こす程度となる種々の動作態様において、本発明のＭＯＳトランジスタの構造は有用である。
【００８７】
また、上記実施形態は、任意に組み合わせることができる。例えば、第６実施形態のＰ型半導体領域１４を、第２又は第３実施形態のＭＯＳトランジスタに組み合わせてもよい。また、第２又は第３実施形態のＭＯＳトランジスタは、第４実施形態に示したように転送ＭＯＳトランジスタとして用いてもよいし、第５実施形態に示したようにリセットＭＯＳトランジスタとして用いてもよい。
【００８８】
また、上記実施形態は、「Ｎ型」と「Ｐ型」とを全てを逆にした場合にも同様に成立する。その場合、ＭＯＳトランジスタの各部位に印加される電位は全て正負を逆にし、「電子」と「正孔」とを逆にして考えればよい。
【００８９】
また、上記実施形態に記載の固体撮像装置を適用可能な撮像システムは、図１５に示す第７実施形態による撮像システムに限定されるものではない。
【符号の説明】
【００９０】
１０  半導体基板
１１  ゲート電極
１２  Ｐ型ウエル領域
１３  ゲート絶縁膜
１４，１９  Ｐ型半導体領域
１５，１６  Ｎ型半導体領域
１７，２３  空乏領域
１８  チャネル
２０，２１  フォトダイオード
２２  ＭＯＳトランジスタ
２４  電極
【図１】
2015198152.tif 000004
【図２】
2015198152.tif 000005
【図３】
2015198152.tif 000006
【図４】
2015198152.tif 000007
【図５】
2015198152.tif 000008
【図６】
2015198152.tif 000009
【図７】
2015198152.tif 000010
【図８】
2015198152.tif 000011
【図９】
2015198152.tif 000012
【図１０】
2015198152.tif 000013
【図１１】
2015198152.tif 000014
【図１２】
2015198152.tif 000015
【図１３】
2015198152.tif 000016
【図１４】
2015198152.tif 000017
【図１５】
2015198152.tif 000018