(57)【要約】【課題】インピーダンス調整回路のノイズ耐性を向上させる。【解決手段】カウンタクロックｙに同期して、比較信号ＵＰＤＮＰＤ２の論理レベルに応じたカウント動作を実行し、カウント値に基づいてインピーダンス調整信号ＤＲＺＱＮを生成するカウンタ６１と、カウンタ６１にカウンタクロックｙを供給するカウンタクロック供給回路６２と、カウンタクロック供給回路６２に停止信号ＥＮＤＰＤを供給する遷移判定回路６４を備える。遷移判定回路６４は、縦続接続されたフリップフロップ回路６５〜６７を含み、比較信号又は前記比較信号の反転信号に同期してラッチ動作を行う。初段のフリップフロップ回路６５はイネーブル信号ＡＣＴＰＤを受け取り、最終段のフリップフロップ回路６７は停止信号ＥＮＤＰＤを出力する。本発明によれば、インピーダンス調整回路のノイズ耐性が向上する。【選択図】図５
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【特許請求の範囲】
【請求項１】
インピーダンス制御端子と、
前記インピーダンス制御端子に接続され、インピーダンス調整信号に応じたインピーダンスを示す可変インピーダンス回路と、
前記インピーダンス制御端子の電位を基準電位と比較して比較信号を生成する比較部と、
カウンタクロックに同期して、前記比較信号の論理レベルに応じたカウント動作を実行し、カウント値に基づいて前記インピーダンス調整信号を生成するカウンタと、
前記カウンタに前記カウンタクロックを供給するカウンタクロック供給回路と、
前記カウンタクロック供給回路に停止信号を供給する制御回路であって、当該制御回路は、縦続接続された少なくとも３つのフリップフロップ回路を含む遷移判定回路を有し、当該３つのフリップフロップ回路の各々は、クロックノードで前記比較信号又は前記比較信号の反転信号を受け取り、当該少なくとも３つのフリップフロップ回路の初段のフリップフロップ回路は制御信号を受け取り、当該少なくとも３つのフリップフロップ回路の最終段のフリップフロップ回路は前記停止信号を出力する、前記制御回路と、を含み、
前記カウンタクロック供給回路は、前記停止信号に応じて前記カウンタへの前記カウンタクロックの供給を停止することを特徴とする半導体装置。
【請求項２】
コマンドアドレス端子をさらに備え、
前記制御信号は、前記コマンドアドレス端子に第１のインピーダンス調整コマンドが入力されたことに応答して活性化することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御信号は、前記コマンドアドレス端子に第２のインピーダンス調整コマンドが入力されたことに応答して非活性化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記少なくとも３つのフリップフロップ回路は、前記比較信号の立ち上がりエッジに同期してラッチ動作を行う１又は２以上の第１のフリップフロップ回路と、前記比較信号の立ち下がりエッジに同期してラッチ動作を行う１又は２以上の第２のフリップフロップ回路を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記少なくとも３つのフリップフロップ回路は、前記第１及び第２のフリップフロップ回路の一方が２個以上連続して接続された第１の部分を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記少なくとも３つのフリップフロップ回路は、前記第１の部分の前段又は後段に配置され、前記第１及び第２のフリップフロップ回路の他方からなる第２の部分をさらに有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、前記比較信号がトグル状態であるか否かを判定するトグル判定回路をさらに有し、
前記制御回路は、前記比較信号がトグル状態であると前記トグル判定回路が判定していることを条件として、前記停止信号を前記カウンタクロック供給回路に出力することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
インピーダンス制御端子と、
前記インピーダンス制御端子に接続され、インピーダンス調整信号に応じたインピーダンスを示す可変インピーダンス回路と、
前記インピーダンス制御端子の電位を基準電位と比較して比較信号を生成する比較部と、
カウンタクロックに同期して、前記比較信号の論理レベルに応じたカウント動作を実行し、カウント値に基づいて前記インピーダンス調整信号を生成するカウンタと、
前記カウンタに前記カウンタクロックを供給するカウンタクロック供給回路と、
前記比較信号が第１の論理レベルから第２の論理レベルに変化した後、前記第２の論理レベルから前記第１の論理レベルに変化する変化パターンを少なくとも２回示したことに応答して、前記カウンタクロック供給回路を非活性化させる遷移判定回路と、を備えることを特徴とする半導体装置。
【請求項９】
前記カウンタクロック供給回路は、前記比較信号がトグル状態であることを条件として非活性化されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記カウンタは、前記比較信号が前記第１及び第２の論理レベルの一方である場合には前記カウンタクロックに同期して前記カウント値をカウントアップし、前記比較信号が前記第１及び第２の論理レベルの他方である場合には前記カウンタクロックに同期して前記カウント値をカウントダウンすることを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力回路のインピーダンス調整を行うインピーダンス調整回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、出力回路のインピーダンスが調整可能に構成されている。出力回路のインピーダンス調整は、キャリブレーション回路と呼ばれるインピーダンス調整回路を用いて行われる（特許文献１，２参照）。
【０００３】
インピーダンス調整回路には、出力回路のレプリカである可変インピーダンス回路が含まれており、可変インピーダンス回路のインピーダンスが所定の値に到達したことに応答してインピーダンス調整動作が完了する。可変インピーダンス回路のインピーダンスが所定の値に到達したか否かは、可変インピーダンス回路に接続されたインピーダンス制御端子の電位と基準電位とを比較することによって得られる比較信号の変化パターンによって検知することができる。
【０００４】
例えば、比較信号がローレベルからハイレベルに変化し、さらに、ハイレベルからローレベルに変化した場合に、可変インピーダンス回路のインピーダンスが所定の値に到達したと判断して、インピーダンス調整動作が完了する方法が考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９３２９１号公報
【特許文献２】特開２０１１−４０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の検知方法では、ノイズの影響によって誤判定がなされる可能性があった。このため、インピーダンス調整回路におけるノイズ耐性の向上が望まれている。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、インピーダンス制御端子と、前記インピーダンス制御端子に接続され、インピーダンス調整信号に応じたインピーダンスを示す可変インピーダンス回路と、前記インピーダンス制御端子の電位を基準電位と比較して比較信号を生成する比較部と、カウンタクロックに同期して、前記比較信号の論理レベルに応じたカウント動作を実行し、カウント値に基づいて前記インピーダンス調整信号を生成するカウンタと、前記カウンタに前記カウンタクロックを供給するカウンタクロック供給回路と、前記カウンタクロック供給回路に停止信号を供給する制御回路であって、当該制御回路は、縦続接続された少なくとも３つのフリップフロップ回路を含む遷移判定回路を有し、当該３つのフリップフロップ回路の各々は、クロックノードで前記比較信号又は前記比較信号の反転信号を受け取り、当該少なくとも３つのフリップフロップ回路の初段のフリップフロップ回路は制御信号を受け取り、当該少なくとも３つのフリップフロップ回路の最終段のフリップフロップ回路は前記停止信号を出力する、前記制御回路と、を含み、前記カウンタクロック供給回路は、前記停止信号に応じて前記カウンタへの前記カウンタクロックの供給を停止することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、インピーダンス制御端子と、前記インピーダンス制御端子に接続され、インピーダンス調整信号に応じたインピーダンスを示す可変インピーダンス回路と、前記インピーダンス制御端子の電位を基準電位と比較して比較信号を生成する比較部と、カウンタクロックに同期して、前記比較信号の論理レベルに応じたカウント動作を実行し、カウント値に基づいて前記インピーダンス調整信号を生成するカウンタと、前記カウンタに前記カウンタクロックを供給するカウンタクロック供給回路と、前記比較信号が第１の論理レベルから第２の論理レベルに変化した後、前記第２の論理レベルから前記第１の論理レベルに変化する変化パターンを少なくとも２回示したことに応答して、前記カウンタクロック供給回路を非活性化させる遷移判定回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、インピーダンス調整回路のノイズ耐性が向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】入出力回路２４に含まれる出力回路ＯＢの回路図である。
【図３】インピーダンス調整回路２５の構成を示すブロック図である。
【図４】インピーダンス調整回路２５の動作を説明するためのタイミング図である。
【図５】第１の実施形態によるインピーダンス調整信号生成回路５３の回路図である。
【図６】第１の実施形態によるインピーダンス調整信号生成回路５６の回路図である。
【図７】第１の実施形態によるインピーダンス調整信号生成回路５３の動作を説明するためのタイミング図である。
【図８】従来技術によるインピーダンス調整信号生成回路５３Ｘの回路図である。
【図９】第２の実施形態によるインピーダンス調整信号生成回路５３の回路図である。
【図１０】第２の実施形態によるインピーダンス調整信号生成回路５３の動作を説明するためのタイミング図である。
【図１１】変形例によるインピーダンス調整回路２５の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
図１に示すように、本実施形態による半導体装置１０はメモリセルアレイ２０を備えている。メモリセルアレイ２０は、複数のワード線ＷＬと複数のビット線ＢＬを含み、これらの交点にメモリセルＭＣが配置された構成を有している。メモリセルＭＣの種類については特に限定されず、ＤＲＡＭメモリセル、フラッシュメモリセル、ＲｅＲＡＭメモリセルなどを用いることができる。
【００１４】
ワード線ＷＬの選択はロウデコーダ２１によって行われ、ビット線ＢＬの選択はカラムデコーダ２２によって行われる。ロウデコーダ２１及びカラムデコーダ２２の動作は、アクセス制御回路２３によって制御される。
【００１５】
アクセス制御回路２３には、クロック端子３１やコマンドアドレス端子３２を介して、クロック信号ＣＬＫやコマンドアドレス信号ＣＡが供給される。アクセス制御回路２３は、内部クロック発生回路、コマンドデコーダ、アドレスバッファ、モードレジスタ等を含み、クロック信号ＣＬＫやコマンドアドレス信号ＣＡに基づいて、各種の制御信号を生成する。
【００１６】
例えば、コマンドアドレス信号ＣＡがロウアクセスを示している場合、アクセス制御回路２３はロウ制御信号ＲＣＴＬをロウデコーダ２１に供給することにより、所定のワード線ＷＬを選択する。ロウ制御信号ＲＣＴＬには、ロウアドレスやセンスアンプイネーブル信号などが含まれる。また、コマンドアドレス信号ＣＡがカラムアクセスを示している場合、アクセス制御回路２３はカラム制御信号ＣＣＴＬをカラムデコーダ２２に供給することにより、所定のビット線ＢＬを選択する。カラム制御信号ＣＣＴＬには、カラムアドレスやカラムスイッチタイミング信号などが含まれる。
【００１７】
さらに、カラムアクセス時には、アクセス制御回路２３から入出力制御信号ＩＯＣＴＬが出力され、入出力回路２４に供給される。入出力制御信号ＩＯＣＴＬはデータｄａｔａの入出力動作を制御するための信号であり、例えば、入出力タイミング信号、ドライバストレングス信号等を含む。これによりリード動作時においては、メモリセルアレイ２０から読み出されたデータｄａｔａがデータ入出力端子ＤＱから外部に出力され、ライト動作時においては、外部からデータ入出力端子ＤＱに入力されたデータｄａｔａがメモリセルアレイ２０に書き込まれる。
【００１８】
また、アクセス制御回路２３は、コマンドアドレス信号ＣＡが第１のインピーダンス調整コマンドを示している場合にはインピーダンス調整開始信号ＺＱＳを活性化させ、コマンドアドレス信号ＣＡが第２のインピーダンス調整コマンドを示している場合にはコードラッチ信号ＺＱＬを活性化させる。インピーダンス調整開始信号ＺＱＳ及びコードラッチ信号ＺＱＬは、インピーダンス調整回路２５に供給される。第１のインピーダンス調整コマンドは、リード動作やライト動作の途中であっても発行することが可能である。これに対し、第２のインピーダンス調整コマンドは、リード動作やライト動作が行われていない期間に発行される。
【００１９】
インピーダンス調整回路２５は、インピーダンス調整動作によってインピーダンス調整信号ＤＲＺＱを生成し、これを入出力回路２４に供給する。これにより、入出力回路２４に含まれる出力回路のインピーダンスは、インピーダンス調整信号ＤＲＺＱによって調整される。
【００２０】
図２は、入出力回路２４に含まれる出力回路ＯＢの回路図である。
【００２１】
図２に示すように、入出力回路２４に含まれる出力回路ＯＢは、電源配線ＶＬとデータ入出力端子ＤＱとの間に接続されたプルアップ回路ＰＵと、電源配線ＳＬとデータ入出力端子ＤＱとの間に接続されたプルダウン回路ＰＤとを備える。電源配線ＶＬは高位側の電源電位ＶＤＤＱが供給される配線であり、電源配線ＳＬは低位側の電源電位（接地電位）ＶＳＳＱが供給される配線である。
【００２２】
プルアップ回路ＰＵは、並列接続された複数のＰチャンネル型ＭＯＳトランジスタＰ０〜Ｐｎからなる。これらトランジスタＰ０〜Ｐｎのゲート電極には、ドライブ信号ＰＤＲＶの対応するビットがそれぞれ供給される。ドライブ信号ＰＤＲＶは、メモリセルアレイ２０から読み出されたデータｄａｔａと、インピーダンス調整信号ＤＲＺＱの一部であるプルアップインピーダンス調整信号ＤＲＺＱＰの各ビットをＮＡＮＤゲート回路Ｇ１０〜Ｇ１ｎによって論理合成することによって生成される。これにより、データｄａｔａがハイレベルである場合、プルアップインピーダンス調整信号ＤＲＺＱＰを構成するビットのうち、ハイレベルであるビットに対応するトランジスタＰ０〜Ｐｎがオンし、これによりデータ入出力端子ＤＱが電源電位ＶＤＤＱにプルアップされる。そして、プルアップ時におけるインピーダンスは、プルアップインピーダンス調整信号ＤＲＺＱＰによって決まる。
【００２３】
プルダウン回路ＰＤは、並列接続された複数のＮチャンネル型ＭＯＳトランジスタＮ０〜Ｎｎからなる。これらトランジスタＮ０〜Ｎｎのゲート電極には、ドライブ信号ＮＤＲＶの対応するビットがそれぞれ供給される。ドライブ信号ＮＤＲＶは、メモリセルアレイ２０から読み出されたデータｄａｔａの反転信号と、インピーダンス調整信号ＤＲＺＱの一部であるプルダウンインピーダンス調整信号ＤＲＺＱＮの各ビットをＡＮＤゲート回路Ｇ２０〜Ｇ２ｎによって論理合成することによって生成される。これにより、データｄａｔａがローレベルである場合、プルダウンインピーダンス調整信号ＤＲＺＱＮを構成するビットのうち、ハイレベルであるビットに対応するトランジスタＮ０〜Ｎｎがオンし、これによりデータ入出力端子ＤＱが接地電位ＶＳＳＱにプルダウンされる。そして、プルダウン時におけるインピーダンスは、プルダウンインピーダンス調整信号ＤＲＺＱＮによって決まる。
【００２４】
図３は、インピーダンス調整回路２５の構成を示すブロック図である。
【００２５】
図３に示すように、インピーダンス調整回路２５は、可変インピーダンス回路４１〜４３を備えている。可変インピーダンス回路４１，４３は、図２に示したプルダウン回路ＰＤのレプリカ回路であり、プルダウンインピーダンス調整信号ＤＲＺＱＮによってそのインピーダンスが調整される。また、可変インピーダンス回路４２は、図２に示したプルアップ回路ＰＵのレプリカ回路であり、プルアップインピーダンス調整信号ＤＲＺＱＰによってそのインピーダンスが調整される。
【００２６】
可変インピーダンス回路４１は、インピーダンス制御端子ＺＱに接続されている。図３に示すように、インピーダンス制御端子ＺＱは、当該半導体装置１０の外部に設けられた抵抗器Ｒｅに接続されているため、インピーダンス制御端子ＺＱの電位は、抵抗器Ｒｅのインピーダンスと可変インピーダンス回路４１のインピーダンスによって決まることになる。本例では、抵抗器Ｒｅの一端に電源電位ＶＤＤＱが供給される。
【００２７】
インピーダンス制御端子ＺＱの電位は、ノイズ除去用のフィルタＦ１を介して比較部５１の反転入力ノード（−）に供給される。一方、比較部５１の非反転入力ノード（＋）には、基準電位生成回路５２によって生成される基準電位ＶｒｅｆＰＤがノイズ除去用のフィルタＦ２を介して供給される。基準電位ＶｒｅｆＰＤは、インピーダンス制御端子ＺＱの電位の目標値であり、例えばＶＤＤＱ／２レベルに設定される。基準電位ＶｒｅｆＰＤのレベルは、可変とすることも可能である。かかる構成により、比較部５１は、インピーダンス制御端子ＺＱの電位と基準電位ＶｒｅｆＰＤとを比較し、その結果に基づいて１ビットの比較信号ＵＰＤＮＰＤを生成する。
【００２８】
比較信号ＵＰＤＮＰＤは、ハイレベルであればインピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも高いことを示し、ローレベルであればインピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも低いことを示す。比較信号ＵＰＤＮＰＤは、インピーダンス調整信号生成回路５３に供給される。インピーダンス調整信号生成回路５３には、比較信号ＵＰＤＮＰＤの他に、イネーブル信号ＡＣＴＰＤ及びクロック信号ＣＫａＰＤ，ＣＫｂＰＤを受け、これらに基づいた動作によってプルダウンインピーダンス調整信号ＤＲＺＱＮを生成する。インピーダンス調整信号生成回路５３の構成及びその動作については、追って詳述する。
【００２９】
一方、可変インピーダンス回路４２，４３は、接続ノードＡを介して接続されている。接続ノードＡの電位は、ノイズ除去用のフィルタＦ３を介して比較部５４の反転入力ノード（−）に供給される。一方、比較部５４の非反転入力ノード（＋）には、基準電位生成回路５５によって生成される基準電位ＶｒｅｆＰＵがノイズ除去用のフィルタＦ４を介して供給される。基準電位ＶｒｅｆＰＵは、接続ノードＡの電位の目標値であり、例えばＶＤＤＱ／２レベルに設定される。基準電位ＶｒｅｆＰＵのレベルは、可変とすることも可能である。また、基準電位ＶｒｅｆＰＵのレベルと基準電位ＶｒｅｆＰＤのレベルが相違しても構わない。かかる構成により、比較部５４は、接続ノードＡの電位と基準電位ＶｒｅｆＰＵとを比較し、その結果に基づいて１ビットの比較信号ＵＰＤＮＰＵを生成する。
【００３０】
比較信号ＵＰＤＮＰＵは、ハイレベルであれば接続ノードＡの電位が基準電位ＶｒｅｆＰＵよりも高いことを示し、ローレベルであれば接続ノードＡの電位が基準電位ＶｒｅｆＰＤよりも低いことを示す。比較信号ＵＰＤＮＰＵは、インピーダンス調整信号生成回路５６に供給される。インピーダンス調整信号生成回路５６には、比較信号ＵＰＤＮＰＵの他に、イネーブル信号ＡＣＴＰＵ、停止信号ＥＮＤＰＤ及びクロック信号ＣＫａＰＵ，ＣＫｂＰＵを受け、これらに基づいた動作によってプルアップインピーダンス調整信号ＤＲＺＱＰを生成する。インピーダンス調整信号生成回路５６の構成及びその動作については、追って詳述する。
【００３１】
イネーブル信号ＡＣＴＰＤ，ＡＣＴＰＵ及びクロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵは、制御回路５７によって生成される。制御回路５７は、インピーダンス調整開始信号ＺＱＳが活性化すると、イネーブル信号ＡＣＴＰＤ，ＡＣＴＰＵを活性化させるとともに、クロック信号ｉＣＬＫｚｑに同期してクロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵをクロッキングさせる。クロック信号ｉＣＬＫｚｑは、インピーダンス調整開始信号ＺＱＳによって活性化されるオシレータ５８によって生成される信号であり、外部から供給されるクロック信号ＣＬＫとは非同期である。
【００３２】
また、コードラッチ信号ＺＱＬが活性化すると、制御回路５７によってラッチ信号ＤＲＬが生成される。ラッチ信号ＤＲＬは、インピーダンス調整信号ＤＲＺＱを受けるラッチ回路５９に供給される。ラッチ回路５９は、ラッチ信号ＤＲＬに応答してインピーダンス調整信号ＤＲＺＱをラッチし、これを入出力回路２４に供給する。
【００３３】
図４は、インピーダンス調整回路２５の動作を説明するためのタイミング図である。
【００３４】
図４に示す例では、時刻ｔ１，ｔ２に第１のインピーダンス調整コマンドが発行され、これに応答してインピーダンス調整開始信号ＺＱＳが活性化されている。本実施形態よる半導体装置１０は、バックグラウンドでインピーダンス調整動作を行うことが可能であり、図４に示す例ではメモリセルアレイ２０がアクティブ状態である期間に第１のインピーダンス調整コマンドが発行されている。さらに、時刻ｔ３，ｔ４にはライトコマンドが発行され、これに応答してメモリセルアレイ２０はインピーダンス調整動作中にライト動作を実行する。ライト動作は、後述する時刻ｔ５，ｔ６よりも以前に終了する。
【００３５】
インピーダンス調整開始信号ＺＱＳが活性化すると、図３に示した制御回路５７は、イネーブル信号ＡＣＴＰＤ，ＡＣＴＰＵをハイレベルに活性化させるとともに、クロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵのクロッキングを開始する。クロック信号ＣＫｂＰＤ，ＣＫｂＰＵは、クロック信号ＣＫａＰＤ，ＣＫａＰＵに対して位相が遅れている。
【００３６】
詳細については後述するが、クロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵがクロッキングされると、インピーダンス調整信号生成回路５３，５６は、それぞれプルダウンインピーダンス調整信号ＤＲＺＱＮ及びプルアップインピーダンス調整信号ＤＲＺＱＰの更新動作を実行する。特に限定されるものではないが、本実施形態よる半導体装置１０では、プルダウンインピーダンス調整信号ＤＲＺＱＮの更新動作と、プルアップインピーダンス調整信号ＤＲＺＱＰの更新動作を並行して実行する。
【００３７】
そして、インピーダンス調整信号生成回路５６による調整動作が完了すると、インピーダンス調整信号生成回路５６は停止信号ＥＮＤＰＵを活性化させる。これに応答して、制御回路５７はクロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵのクロッキングを停止させる。これにより、インピーダンス調整信号ＤＲＺＱの値が確定する。また、制御回路５７は、停止信号ＥＮＤＰＵを活性化の活性化に応答して、イネーブル信号ＡＣＴＰＤ，ＡＣＴＰＵを非活性化する。
【００３８】
その後、時刻ｔ５，ｔ６に第２のインピーダンス調整コマンドが発行されると、コードラッチ信号ＺＱＬが活性化される。制御回路５７は、ラッチ信号ＤＲＬを活性化させる。これにより、インピーダンス調整信号ＤＲＺＱがラッチ回路５９にラッチされ、その値が入出力回路２４に供給される。その結果、入出力回路２４に含まれる出力回路ＯＢのインピーダンスは、インピーダンス調整信号ＤＲＺＱの値を反映したレベルに調整される。
【００３９】
図５は、第１の実施形態によるインピーダンス調整信号生成回路５３の回路図である。
【００４０】
図５に示すように、インピーダンス調整信号生成回路５３は、カウンタクロックｙに同期してアップダウン動作を行うカウンタ６１と、カウンタ６１にカウンタクロックｙを供給するカウンタクロック供給回路６２と、カウンタ６１に比較信号ＵＰＤＮＰＤ２を供給するフリップフロップ回路６３とを備える。
【００４１】
フリップフロップ回路６３は、クロック信号ＣＫａＰＤに同期して比較信号ＵＰＤＮＰＤ１をラッチし、ラッチした信号を比較信号ＵＰＤＮＰＤ２としてカウンタ６１のアップダウンノードＵＤに出力する。比較信号ＵＰＤＮＰＤ２の論理レベルは、カウンタ６１のカウントアップ動作又はカウントダウン動作を示しており、カウンタ６１は、比較信号ＵＰＤＮＰＤ２の論理レベルに応じ、カウンタクロックｙのクロッキングに同期してカウント値を更新する。カウンタ６１のカウント値は、プルダウンインピーダンス調整信号ＤＲＺＱＮとして用いられる。
【００４２】
カウンタクロック供給回路６２はＡＮＤゲート回路からなり、その一方の入力ノードにはクロック信号ＣＫｂＰＤが供給され、他方の入力ノードには停止信号ＥＮＤＰＤの反転信号が供給される。かかる構成により、停止信号ＥＮＤＰＤがローレベルに非活性化している期間においては、クロック信号ＣＫｂＰＤがそのままカウンタクロックｙとしてカウンタ６１に供給される。これにより、カウンタ６１は、クロック信号ＣＫｂＰＤに同期したカウント値の更新を行う。これに対し、停止信号ＥＮＤＰＤがハイレベルに活性化すると、カウンタクロックｙのクロッキングは停止する。これにより、カウンタ６１はカウント値の更新動作を停止する。
【００４３】
停止信号ＥＮＤＰＤは、遷移判定回路６４によって生成される。遷移判定回路６４は、カウンタ６１の更新動作を停止させる制御回路の一部として機能し、縦続接続された４つのフリップフロップ回路６５〜６８によって構成される。これらフリップフロップ回路６５〜６８のクロックノードには、比較信号ＵＰＤＮＰＤ２が供給される。このうち、フリップフロップ回路６５，６６は比較信号ＵＰＤＮＰＤ２の立ち上がりエッジに同期したラッチ動作を行い、フリップフロップ回路６７は比較信号ＵＰＤＮＰＤ２の立ち下がりエッジに同期したラッチ動作を行い、フリップフロップ回路６８はクロック信号ＣＫｂＰＤの立ち下がりエッジに同期したラッチ動作を行う。
【００４４】
そして、先頭のフリップフロップ回路６５にはイネーブル信号ＡＣＴＰＤが供給され、これが４つのフリップフロップ回路６５〜６８を通過すると、停止信号ＥＮＤＰＤとして出力される。
【００４５】
かかる構成により、フリップフロップ回路６５の出力信号ｘ１は、イネーブル信号ＡＣＴＰＤがハイレベルに変化した後、比較信号ＵＰＤＮＰＤ２に立ち上がりエッジが現れたことに応答してハイレベルとなる。また、フリップフロップ回路６６の出力信号ｘ２は、出力信号ｘ１がハイレベルに変化した後、比較信号ＵＰＤＮＰＤ２に立ち上がりエッジが現れたことに応答してハイレベルとなる。さらに、フリップフロップ回路６７の出力信号ｘ３は、出力信号ｘ２がハイレベルに変化した後、比較信号ＵＰＤＮＰＤ２に立ち下がりエッジが現れたことに応答してハイレベルとなる。
【００４６】
そして、出力信号ｘ３がハイレベルに変化した後、クロック信号ＣＫｂＰＤが立ち下がると、フリップフロップ回路６８からハイレベルに活性化された停止信号ＥＮＤＰＤが出力される。フリップフロップ回路６８は一種の遅延回路として機能し、出力信号ｘ３をハイレベルとする比較信号ＵＰＤＮＰＤ２の変化に応答して、カウンタ６１が確実にカウントダウンを完了するのを待って停止信号ＥＮＤＰＤを活性化させる役割を果たす。その遅延量は例えば１０ｎｓである。
【００４７】
インピーダンス調整信号生成回路５３は、このような構成を有する遷移判定回路６４を備えているため、イネーブル信号ＡＣＴＰＤがハイレベルに変化した後、比較信号ＵＰＤＮＰＤ２に２回の立ち上がりエッジが現れた後、立ち下がりエッジが現れたことを条件として、カウンタ６１の更新動作が停止することになる。このことは、比較信号ＵＰＤＮＰＤ２がローレベルからハイレベル変化し、さらに、ハイレベルからローレベル変化する変化パターンが２回出現したことに応答してカウンタ６１の更新動作が停止することを意味する。
【００４８】
図６は、第１の実施形態によるインピーダンス調整信号生成回路５６の回路図である。
【００４９】
図６に示すように、インピーダンス調整信号生成回路５６は、図５に示したインピーダンス調整信号生成回路５３と類似の構成を有しており、カウンタクロックｙに同期してアップダウン動作を行うカウンタ７１と、カウンタ７１にカウンタクロックｙを供給するカウンタクロック供給回路７２と、カウンタ７１に比較信号ＵＰＤＮＰＵ２を供給するフリップフロップ回路７３とを備える。
【００５０】
フリップフロップ回路７３は、クロック信号ＣＫａＰＵに同期して比較信号ＵＰＤＮＰＵ１をラッチし、ラッチした信号を比較信号ＵＰＤＮＰＵ２としてカウンタ７１のアップダウンノードＵＤに出力する。比較信号ＵＰＤＮＰＵ２の論理レベルは、カウンタ７１のカウントアップ動作又はカウントダウン動作を示しており、カウンタ７１は、比較信号ＵＰＤＮＰＵ２の論理レベルに応じ、カウンタクロックｙのクロッキングに同期してカウント値を更新する。カウンタ７１のカウント値は、プルダウンインピーダンス調整信号ＤＲＺＱＰとして用いられる。
【００５１】
カウンタクロック供給回路７２はＡＮＤゲート回路からなり、その一方の入力ノードにはクロック信号ＣＫｂＰＵが供給され、他方の入力ノードには停止信号ＥＮＤＰＵの反転信号が供給される。かかる構成により、停止信号ＥＮＤＰＵがローレベルに非活性化している期間においては、クロック信号ＣＫｂＰＵがそのままカウンタクロックｙとしてカウンタ７１に供給される。これにより、カウンタ７１は、クロック信号ＣＫｂＰＵに同期したカウント値の更新を行う。これに対し、停止信号ＥＮＤＰＵがハイレベルに活性化すると、カウンタクロックｙのクロッキングは停止する。これにより、カウンタ７１はカウント値の更新動作を停止する。
【００５２】
停止信号ＥＮＤＰＵは、遷移判定回路７４によって生成される。遷移判定回路７４は、カウンタ７１の更新動作を停止させる制御回路の一部として機能し、縦続接続された４つのフリップフロップ回路７５〜７８によって構成される。これらフリップフロップ回路７５〜７８のクロックノードには、比較信号ＵＰＤＮＰＤ２が供給される。このうち、フリップフロップ回路７５，７６は比較信号ＵＰＤＮＰＵ２の立ち上がりエッジに同期したラッチ動作を行い、フリップフロップ回路７７は比較信号ＵＰＤＮＰＵ２の立ち下がりエッジに同期したラッチ動作を行い、フリップフロップ回路７８はクロック信号ＣＫｂＰＵの立ち下がりエッジに同期したラッチ動作を行う。
【００５３】
そして、先頭のフリップフロップ回路７５には、イネーブル信号ＡＣＴＰＵ及び停止信号ＥＮＤＰＤを受けるＡＮＤゲート回路７９の出力信号が供給され、これが４つのフリップフロップ回路７５〜７８を通過すると、停止信号ＥＮＤＰＵとして出力される。
【００５４】
かかる構成により、フリップフロップ回路７５の出力信号ｘ１は、イネーブル信号ＡＣＴＰＵ及び停止信号ＥＮＤＰＤがハイレベルに変化した後、比較信号ＵＰＤＮＰＵ２に立ち上がりエッジが現れたことに応答してハイレベルとなる。また、フリップフロップ回路７６の出力信号ｘ２は、出力信号ｘ１がハイレベルに変化した後、比較信号ＵＰＤＮＰＵ２に立ち上がりエッジが現れたことに応答してハイレベルとなる。さらに、フリップフロップ回路７７の出力信号ｘ３は、出力信号ｘ２がハイレベルに変化した後、比較信号ＵＰＤＮＰＵ２に立ち下がりエッジが現れたことに応答してハイレベルとなる。
【００５５】
そして、出力信号ｘ３がハイレベルに変化した後、クロック信号ＣＫｂＰＵが立ち下がると、フリップフロップ回路７８からハイレベルに活性化された停止信号ＥＮＤＰＵが出力される。フリップフロップ回路７８は一種の遅延回路として機能し、出力信号ｘ３をハイレベルとする比較信号ＵＰＤＮＰＵ２の変化に応答して、カウンタ７１が確実にカウントダウンを完了するのを待って停止信号ＥＮＤＰＵを活性化させる役割を果たす。その遅延量は例えば１０ｎｓである。
【００５６】
インピーダンス調整信号生成回路５６は、このような構成を有する遷移判定回路７４を備えているため、イネーブル信号ＡＣＴＰＵ及び停止信号ＥＮＤＰＤがハイレベルに変化した後、比較信号ＵＰＤＮＰＵ２に２回の立ち上がりエッジが現れた後、立ち下がりエッジが現れたことを条件として、カウンタ７１の更新動作が停止することになる。このことは、比較信号ＵＰＤＮＰＵ２がローレベルからハイレベル変化し、さらに、ハイレベルからローレベル変化する変化パターンが２回出現したことに応答してカウンタ７１の更新動作が停止することを意味する。
【００５７】
ここで、ＡＮＤゲート回路７９に停止信号ＥＮＤＰＤを入力しているのは、インピーダンス調整信号生成回路５３に含まれるカウンタ６１の更新動作が停止したことを条件として、遷移判定回路７４の動作を開始させるためである。このような構成とすることにより、プルダウンインピーダンス調整信号ＤＲＺＱＮの更新動作と、プルアップインピーダンス調整信号ＤＲＺＱＰの更新動作を並行して実行する場合であっても、必ず、プルダウンインピーダンス調整信号ＤＲＺＱＮの更新動作が先に終了し、その次に、プルアップインピーダンス調整信号ＤＲＺＱＰの更新動作が終了することになる。つまり、プルアップインピーダンス調整信号ＤＲＺＱＰの更新動作が先に終了することがない。これは、可変インピーダンス回路４３のインピーダンスを参照することによって可変インピーダンス回路４２のインピーダンスが調整されるため、インピーダンス調整信号ＤＲＺＱＮを先に確定させる必要があるためである。
【００５８】
図７は、第１の実施形態によるインピーダンス調整信号生成回路５３の動作を説明するためのタイミング図である。
【００５９】
図７に示す例では、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも高い状態からスタートしている。この場合、比較信号ＵＰＤＮＰＤ２はローレベルとなり、カウンタ６１はクロック信号ＣＫｂＰＤのクロッキングに応答してプルダウンインピーダンス調整信号ＤＲＺＱＮの値を更新する。これにより、インピーダンス制御端子ＺＱの電位は低下し、徐々に基準電位ＶｒｅｆＰＤに近づく。
【００６０】
また、図７に示す例では、インピーダンス制御端子ＺＱに符号ＮＺで示すノイズが現れており、ノイズＮＺによってインピーダンス制御端子ＺＱの電位が瞬間的に基準電位ＶｒｅｆＰＤよりも低くなっている。このようなノイズＮＺが発生すると、比較信号ＵＰＤＮＰＤ２は誤ってハイレベルに変化してしまう。そして、ノイズＮＺが消えると、再び、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも高い状態に戻るため、比較信号ＵＰＤＮＰＤ２は再びローレベルに戻る。その結果、比較信号ＵＰＤＮＰＵ２には、ローレベルからハイレベル変化し、さらに、ハイレベルからローレベル変化する変化パターンＰＴ１が出現する。そして、遷移判定回路６４に含まれるフリップフロップ回路６５は、変化パターンＰＴ１に含まれる立ち上がりエッジに応答して、ハイレベルのイネーブル信号ＡＣＴＰＤをラッチするため、出力信号ｘ１がハイレベルに変化する。
【００６１】
その後も、カウンタ６１は、プルダウンインピーダンス調整信号ＤＲＺＱＮの値の更新を継続し、これによりインピーダンス制御端子ＺＱの電位は徐々に基準電位ＶｒｅｆＰＤに近づく。そして、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも低くなると、比較信号ＵＰＤＮＰＤ２はハイレベルに変化し、これによりプルダウンインピーダンス調整信号ＤＲＺＱＮの値は逆方向に更新されるようになる。その結果、インピーダンス制御端子ＺＱの電位は再び基準電位ＶｒｅｆＰＤよりも高くなり、比較信号ＵＰＤＮＰＤ２はローレベルに変化する。
【００６２】
このように、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤに到達すると、比較信号ＵＰＤＮＰＤ２はハイレベルとローレベルが交互に変化することになる。図７にはかかる変化パターンＰＴ２が示されている。そして、遷移判定回路６４に含まれるフリップフロップ回路６６は、変化パターンＰＴ２に含まれる立ち上がりエッジに応答して出力信号ｘ２をハイレベルに変化させ、遷移判定回路６４に含まれるフリップフロップ回路６７は、変化パターンＰＴ２に含まれる立ち上下がりエッジに応答して出力信号ｘ３をハイレベルに変化させる。
【００６３】
出力信号ｘ３がハイレベルに変化すると、クロック信号ＣＫｂＰＤの次の立ち下がりエッジに応答して停止信号ＥＮＤＰＤがハイレベルに活性化する。これにより、カウンタクロックｙのクロッキングが停止し、プルダウンインピーダンス調整信号ＤＲＺＱＮの値が固定される。
【００６４】
図示しないが、インピーダンス調整信号生成回路５６の動作も同様であり、停止信号ＥＮＤＰＤがハイレベルに変化した後、比較信号ＵＰＤＮＰＵ２に２回の変化パターンＰＴ１，ＰＴ２が出現したことに応答して、停止信号ＥＮＤＰＵがハイレベルとなる。停止信号ＥＮＤＰＵがハイレベルになると、図４を用いて説明したとおり、オシレータ５８が非活性化され、クロック信号ＣＫａＰＤ，ＣＫｂＰＤ，ＣＫａＰＵ，ＣＫｂＰＵのクロッキングが停止するとともに、イネーブル信号ＡＣＴＰＤ，ＡＣＴＰＵがローレベルに戻る。
【００６５】
図８は、従来技術によるインピーダンス調整信号生成回路５３Ｘの回路図である。
【００６６】
図８に示すインピーダンス調整信号生成回路５３Ｘは、遷移判定回路６４が遷移判定回路６４Ｘに置き換えられている点において、図５に示したインピーダンス調整信号生成回路５３と相違している。遷移判定回路６４Ｘは、図５に示した遷移判定回路６４からフリップフロップ回路６６が削除された構成を有している。
【００６７】
このような構成を有するインピーダンス調整信号生成回路５３Ｘを用いた場合、比較信号ＵＰＤＮＰＤ２に１回でも変化パターンＰＴ１が出現すると、停止信号ＥＮＤＰＤが活性化してしまう。このため、当該変化パターンＰＴ１が図７に示したノイズＮＺに起因するものである場合、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤに到達していないにもかかわらず、カウンタ６１の更新動作が停止してしまう。
【００６８】
これに対し、上述したインピーダンス調整信号生成回路５３，５６を使用すれば、比較信号ＵＰＤＮＰＤ２，ＵＰＤＮＰＵ２に２回の変化パターンＰＴ１，ＰＴ２が出現したことを条件として、カウンタ６１，７１の更新動作が停止するため、ノイズＮＺの影響によって誤った変化パターンＰＴ１が現れた場合であっても、これに応答してカウンタ６１，７１の更新動作が停止することがない。つまり、ノイズＮＺに起因する１回目の変化パターンＰＴ１が無視されるため、ノイズ耐性を向上させることが可能となる。
【００６９】
図９は、第２の実施形態によるインピーダンス調整信号生成回路５３の回路図である。
【００７０】
図９に示すように、第２の実施形態によるインピーダンス調整信号生成回路５３は、トグル判定回路８０が追加されている点において、図５に示した第１の実施形態によるインピーダンス調整信号生成回路５３と相違している。また、遷移判定回路６４に含まれるフリップフロップ回路６６は、比較信号ＵＰＤＮＰＤ２の立ち下がりエッジに同期してラッチ動作を行うよう構成されている。その他の構成については、図５に示した第１の実施形態によるインピーダンス調整信号生成回路５３と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７１】
トグル判定回路８０は、縦続接続された２個のフリップフロップ回路８１，８２を備える。フリップフロップ回路８１，８２はいずれもクロック信号ｙ２に同期してラッチ動作を行い、初段のフリップフロップ回路８１には比較信号ＵＰＤＮＰＤ２が供給される。クロック信号ｙ２は、クロック信号ＣＫａＰＤと停止信号ＥＮＤＰＤの反転信号を受けるＡＮＤゲート回路９０によって生成される。クロック信号ｙ２は、フリップフロップ回路６３のクロックノードにも供給される。
【００７２】
トグル判定回路８０には、比較信号ＵＰＤＮＰＤ２とフリップフロップ回路８１の出力信号ｘ４を受けて出力信号ｗ１を生成するＥＸＯＲゲート回路８３と、出力信号ｘ４とフリップフロップ回路８２の出力信号ｘ５を受けて出力信号ｗ１を生成するＥＸＯＲゲート回路８４がさらに含まれている。そして、出力信号ｘ３，ｗ１，ｗ２は、ＡＮＤゲート回路９１に供給され、その出力信号がフリップフロップ回路６８に供給される。フリップフロップ回路６８の出力信号は、上述の通り、停止信号ＥＮＤＰＤとして用いられる。
【００７３】
かかる構成により、出力信号ｗ１，ｗ２がいずれもハイレベルであることを条件として、遷移判定回路６４からの出力信号ｘ３が有効化される。つまり、出力信号ｗ１，ｗ２の少なくとも一方がローレベルであれば、遷移判定回路６４からの出力信号ｘ３が無効化され、停止信号ＥＮＤＰＤがハイレベルに活性化することはない。出力信号ｗ１，ｗ２がいずれもハイレベルとなるのは、フリップフロップ回路８１の入力信号と出力信号が異なる論理レベルを有し、且つ、フリップフロップ回路８２の入力信号と出力信号が異なる論理レベルを有している場合に限られる。
【００７４】
図示しないが、インピーダンス調整信号生成回路５６についても、図６に示したように、イネーブル信号ＡＣＴＰＵと停止信号ＥＮＤＰＤを受けるＡＮＤゲート回路７９の出力信号を遷移判定回路７４に供給すればよい。
【００７５】
図１０は、第２の実施形態によるインピーダンス調整信号生成回路５３の動作を説明するためのタイミング図である。
【００７６】
図１０に示す例では、インピーダンス制御端子ＺＱの電位がほぼ基準電位ＶｒｅｆＰＤの近傍にあり、これにより、比較信号ＵＰＤＮＰＤ２はハイレベルとローレベルが交互に変化する変化パターンＰＴ１を示している。これにより、遷移判定回路６４に含まれるフリップフロップ回路６５は、変化パターンＰＴ１に含まれる立ち上がりエッジに応答して出力信号ｘ１をハイレベルとし、遷移判定回路６４に含まれるフリップフロップ回路６６は、変化パターンＰＴ１に含まれる立ち下がりエッジに応答して出力信号ｘ２をハイレベルとする。
【００７７】
本例では、期間Ｔにて誤判定が発生し、本来であればローレベルとなるべき比較信号ＵＰＤＮＰＤ２がハイレベルを継続している。その結果、時刻ｔ１にて立ち上がった比較信号ＵＰＤＮＰＤ２は、ハイレベルである期間が４クロックサイクル継続した後、時刻ｔ２にて立ち下がる。つまり、ハイレベルである期間が１クロックサイクルを超える変化パターンＰＴ３が現れる。そして、遷移判定回路６４に含まれるフリップフロップ回路６７は、変化パターンＰＴ３に含まれる立ち下がりエッジに応答して出力信号ｘ３をハイレベルとする。この時、インピーダンス制御端子ＺＱの電位は、誤判定に起因する誤ったインピーダンス調整により、基準電位ＶｒｅｆＰＤから遠ざかった状態となる。
【００７８】
しかしながら、出力信号ｘ３がハイレベルに活性化しても、この時点では出力信号ｗ１，ｗ２の少なくとも一方がローレベルであることから、出力信号ｘ３が無効化され、停止信号ＥＮＤＰＤはローレベルに保たれる。つまり、誤ったインピーダンス調整がされている状態でカウンタ６１の更新動作が停止することはない。
【００７９】
そして、誤判定が解消し、インピーダンス制御端子ＺＱの電位が基準電位ＶｒｅｆＰＤよりも低くなると、比較信号ＵＰＤＮＰＤ２はハイレベルとローレベルが交互に変化する変化パターンＰＴ２を示す。これにより、トグル判定回路８０によって生成される出力信号ｗ１，ｗ２がいずれもハイレベルとなるため、出力信号ｘ３が有効化され、停止信号ＥＮＤＰＤがハイレベルに活性化する。その結果、カウンタクロックｙのクロッキングが停止し、カウンタ６１の更新動作が終了する。
【００８０】
このように、第２の実施形態によるインピーダンス調整信号生成回路５３を用いれば、連続して発生した誤判定によって、変化パターンＰＴ３のように、比較信号ＵＰＤＮＰＤ２の立ち上がりエッジから立ち下がりエッジまでの期間が１クロックサイクルを超える変化パターンが現れた場合、当該変化パターンＰＴ３をトリガとした停止信号ＥＮＤＰＤの活性化が防止される。つまり、停止信号ＥＮＤＰＤは、比較信号ＵＰＤＮＰＤ２が１クロックサイクルで交互にハイレベル及びローレベルとなるトグル状態を示していることを条件として活性化するため、連続した誤判定の影響を排除することが可能となる。
【００８１】
図１１は、変形例によるインピーダンス調整回路２５の構成を示すブロック図である。
【００８２】
図１１に示す変形例では、可変インピーダンス回路４１〜４３が可変インピーダンス回路４４〜４６に置き換えられている。可変インピーダンス回路４４，４６は、図２に示したプルアップ回路ＰＵのレプリカ回路であり、プルアップインピーダンス調整信号ＤＲＺＱＰによってそのインピーダンスが調整される。また、可変インピーダンス回路４５は、図２に示したプルダウン回路ＰＤのレプリカ回路であり、プルダウンインピーダンス調整信号ＤＲＺＱＮによってそのインピーダンスが調整される。これに伴い、抵抗器Ｒｅの一端には、接地電位ＶＳＳＱが供給されている。
【００８３】
このように、インピーダンス制御端子ＺＱに接続される可変インピーダンス回路は、プルアップ回路ＰＵのレプリカ回路であっても構わないし、プルダウン回路ＰＤのレプリカ回路であっても構わない。
【００８４】
また、図１１に示す変形例では、インピーダンス調整信号生成回路５６から出力される停止信号ＥＮＤＰＵが制御回路５７にも入力される。制御回路５７は、停止信号ＥＮＤＰＵが活性化すると、クロック信号ＣＫａＰＵ，ＣＫｂＰＵのクロッキングを停止させる。これにより、消費電流をより低減することが可能となる。また、インピーダンス調整信号生成回路５３は、停止信号ＥＮＤＰＵがハイレベルに活性化していることを条件として、停止信号ＥＮＤＰＤを活性化させる。
【００８５】
また、インピーダンス調整信号生成回路５３，５６によるインピーダンス調整動作を並行して行うことは必須でなく、例えば、インピーダンス調整信号生成回路５６によってプルアップインピーダンス調整信号ＤＲＺＱＰの値が確定した後、インピーダンス調整信号生成回路５３を用いたプルダウンインピーダンス調整信号ＤＲＺＱＮの調整動作を行っても構わない。この場合、インピーダンス調整信号生成回路５６を用いたプルアップインピーダンス調整信号ＤＲＺＱＰの調整動作中においてはクロック信号ＣＫａＰＤ，ＣＫｂＰＤのクロッキングを停止させ、インピーダンス調整信号生成回路５３を用いたプルダウンインピーダンス調整信号ＤＲＺＱＮの調整動作中においてはクロック信号ＣＫａＰＵ，ＣＫｂＰＵのクロッキングを停止させても構わない。
【００８６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８７】
例えば、上記の実施形態では、比較信号に同期してラッチ動作を行う３個のフリップフロップ回路が遷移判定回路に含まれているが、少なくとも１回分の変化パターンＰＴ１を排除可能である限り、遷移判定回路に含まれるフリップフロップ回路の個数については制限されない。
【符号の説明】
【００８８】
１０      半導体装置
２０      メモリセルアレイ
２１      ロウデコーダ
２２      カラムデコーダ
２３      アクセス制御回路
２４      入出力回路
２５      インピーダンス調整回路
３１      クロック端子
３２      コマンドアドレス端子
４１〜４７    可変インピーダンス回路
５１，５４    比較部
５２，５５    基準電位生成回路
５３，５６，５３Ｘ    インピーダンス調整信号生成回路
５７      制御回路
５８      オシレータ
５９      ラッチ回路
６１，７１    カウンタ
６２，７２    カウンタクロック供給回路
６３，６５〜６８，７３，７５〜７８，８１，８２    フリップフロップ回路
６４，７４，６４Ｘ    遷移判定回路
７９      ＡＮＤゲート回路
８０      トグル判定回路
８３，８４    ＥＸＯＲゲート回路
９０，９１    ＡＮＤゲート回路
ＢＬ      ビット線
ＤＱ      データ入出力端子
Ｆ１〜Ｆ４    フィルタ
Ｇ１０〜Ｇ１ｎ    ＮＡＮＤゲート回路
Ｇ２０〜Ｇ２ｎ    ＡＮＤゲート回路
ＭＣ      メモリセル
Ｎ０〜Ｎｎ，Ｐ０〜Ｐｎ    トランジスタ
ＯＢ      出力回路
ＰＤ      プルダウン回路
ＰＴ１〜ＰＴ３    変化パターン
ＰＵ      プルアップ回路
Ｒｅ      抵抗器
ＳＬ，ＶＬ    電源配線
ＷＬ      ワード線
ＺＱ      インピーダンス制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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