(57)【要約】【課題】過電流検出時のミュート時間を長くすることを可能とすること。【解決手段】ミュート制御装置１は、過電流を検出した場合に、電圧を過電流検出端子ＯＵＴに出力するデジタルアンプ１００のミュートを制御する。ミュート制御装置１は、変動回路３を備えている。変動回路３は、過電流検出端子ＯＵＴに接続されている。また、変動回路３は、デジタルアンプ１００が出力する電圧によって、フローティンググランドと負電源との間の電流消費量を増加させる。【選択図】図１
2015198352.tif 000002
【特許請求の範囲】
【請求項１】
過電流を検出した場合に、電圧を過電流検出端子に出力するデジタルアンプのミュートを制御するミュート制御装置であって、
正電源と負電源との間に設けられたフローティンググランドと、前記正電源と、の間に設けられ、入力が前記過電流検出端子に接続され、入力電圧の電位が第１の閾値以上である場合に、電位がハイレベルの電圧を出力し、且つ、入力電圧の電位が第２の閾値以下である場合に、電位がローレベルの電圧を出力するシュミット回路と、
入力が前記シュミット回路の出力に接続され、前記フローティンググランドと前記デジタルアンプのミュート端子との間に設けられ、入力電圧の電位がローレベルである場合に、オンの状態となるスイッチ素子と、
前記過電流検出端子に接続され、前記デジタルアンプが出力する電圧によって、前記フローティンググランドと前記負電源との間の電流消費量を増加させる変動回路と、
を備えることを特徴とするミュート制御装置。
【請求項２】
前記正電源と前記フローティンググランドとの間に接続された第１コンデンサと、
前記負電源と前記フローティンググランドとの間に接続された第２コンデンサと、をさらに備え、
前記変動回路は、
ベースが前記過電流検出端子に接続され、コレクタが第１抵抗を介して前記正電源に接続され、エミッタが前記フローティンググランドに接続されたｎｐｎ型の第１トランジスタと、
ベースが前記第１抵抗と前記第１トランジスタのコレクタとの間に接続され、エミッタが前記正電源に接続され、コレクタが前記負電源に接続されたｐｎｐ型の第２トランジスタと、
ベースが前記第２トランジスタのコレクタと前記負電源との間に接続され、コレクタが前記フローティンググランドに接続され、エミッタが第２抵抗を介して前記負電源に接続されたｎｐｎ型の第３トランジスタと、
を有することを特徴とする請求項１に記載のミュート制御装置。
【請求項３】
前記シュミット回路は、
ベースが第３抵抗を介して前記過電流検出端子に接続され、コレクタが第４抵抗を介して前記正電源に接続され、エミッタが前記フローティンググランドに接続されたｎｐｎ型の第４トランジスタと、
ベースが第５抵抗を介して前記第４抵抗と前記第４トランジスタのコレクタとの間に接続され、エミッタが前記正電源に接続され、コレクタが第６抵抗を介して前記フローティンググランドに接続されたｐｎｐ型の第５トランジスタと、
一端が前記第３抵抗と前記第４トランジスタのベースとの間に接続され、他端が前記フローティンググランドに接続された第７抵抗と、
一端が前記第５トランジスタのコレクタと前記第６抵抗との間に接続され、他端が第４トランジスタのベースと前記第７抵抗との間に接続された第８抵抗と、を有し、
前記入力が、前記第３抵抗の、前記第４トランジスタのベースと接続されていない側にあり、
前記出力が、前記第５トランジスタのコレクタと前記第６抵抗との間であることを特徴とする請求項１又は２に記載のミュート制御装置。
【請求項４】
前記スイッチ素子は、ベースが前記シュミット回路の出力に接続され、コレクタが前記フローティンググランドに接続され、エミッタが前記デジタルアンプのミュート端子に接続されたｐｎｐ型の第６トランジスタであることを特徴とする請求項１〜３のいずれか１項に記載のミュート制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音声信号等の入力信号を増幅するスイッチングアンプ等のデジタルアンプのミュートを制御するミュート制御装置に関する。
【背景技術】
【０００２】
音声信号等の入力信号を増幅するスイッチングアンプ等のデジタルアンプは、電源がオンされたときや電源がオフされたときに、電源電圧の変動に起因してノイズを発生することがある。例えば、デジタルアンプにスピーカーが接続されている場合、発生したノイズがスピーカーから出力されると、ユーザーにとって不快な音が発生する。これを防止するため、デジタルアンプのミュートを制御するミュート制御装置が用いられている（例えば、特許文献１参照。）。
【０００３】
また、ミュート制御装置は、デジタルアンプが過電流を検出した場合に、部品保護のため、デジタルアンプをミュートする。図３は、従来のミュート制御装置１０１の回路構成を示す図である。ミュート制御装置１０１には、シュミット回路１０２が用いられている。ミュート制御装置１０１においては、トランジスタＱ２、Ｑ３、抵抗Ｒ５〜Ｒ１１、ツェナーダイオードＤ１によりシュミット回路１０２が構成されている。
【０００４】
まず、一般的なシュミット回路の特性について説明する。図４は、一般的なシュミット回路の回路構成を示す図である。シュミット回路は、入力電圧の電位が閾値ＶＯＮ以上で、電位がハイレベルの電圧ＶＨを出力する。また、シュミット回路は、入力電圧の電位が閾値ＶＯＦＦ以下で、電位がローレベルの電圧ＶＨを出力する。閾値ＶＯＮ、及び、ＶＯＦＦは、以下の２式で表される。なお、ＶＢＥは、トランジスタＱ１のベース−エミッタ間電圧を示している。
ＶＯＮ＝｛１＋Ｒａ（１／Ｒｂ＋１／Ｒｆ）｝ＶＢＥ
ＶＯＦＦ＝ＶＯＮ−（ＶＨ＊Ｒａ／Ｒｆ）
ここで、ヒステリシスＶｈｉｓ＝ＶＨ＊Ｒａ／Ｒｆであり、ヒステリシスＶｈｉｓは、出力電圧ＶＨに比例している。
【０００５】
以下、図３に基づいて、過電流検出時のミュート制御装置１０１の動作について説明する。デジタルアンプ１０３は、ミュート端子ＭＵＴＥがローレベルの状態でミュート状態、ミュート端子ＭＵＴＥがハイレベルの状態でミュート解除状態となる。なお、図３では、デジタルアンプ１０３の、ミュート制御に必要な構成のみ示している。デジタルアンプ１０３は、過電流を検出すると、所定電位（例えば、５Ｖ）の電圧を過電流検出端子ＯＵＴに出力する。過電流検出端子ＯＵＴは、トランジスタＱ４のベースに接続されているため、トランジスタＱ４がオンの状態となる。トランジスタＱ４がオンの状態となると、コンデンサＣ３は、放電する。コンデンサＣ３が放電すると、コンデンサＣ３の電位が下降し、シュミット回路１０２の入力Ｖｉｎの電圧が、シュミット回路１０２の閾値ＶＯＦＦ以下となる。シュミット回路１０２は、入力Ｖｉｎの電圧がＶＯＦＦ以下となると、電位がローレベルの電圧を出力する（出力Ｖｏｕｔ：ローレベル）。これにより、トランジスタＱ１がオンの状態となることにより、ミュート端子ＭＵＴＥは、トランジスタＱ１を介して、フローティンググランドＦＧＮＤに接地され、ローレベルとなり、デジタルアンプ１０３がミュートする。ここで、トランジスタＱ４がオフの状態となると、コンデンサＣ３が充電される。コンデンサＣ３が充電されると、コンデンサＣ３の電位が上昇し、シュミット回路１０２の入力Ｖｉｎの電圧の電位が、閾値ＶＯＮまで上昇する。シュミット回路１０２は、入力Ｖｉｎの電圧が閾値ＶＯＮまで上昇すると、電位がハイレベルの電圧を出力する（出力Ｖｏｕｔ：ハイレベル）。そうすると、トランジスタＱ１がオフの状態となり、ミュート端子ＭＵＴＥは、ハイレベルとなる。これにより、デジタルアンプ１０３は、ミュート解除状態となる。なお、フローティンググランドＦＧＮＤは、正電源＋Ｖ、及び、負電源−Ｖに対する負荷によって電位が変動する。
【０００６】
図５は、デジタルアンプ１０３が過電流を検出した場合のミュート制御装置１０１における各部の電位の変化を示すグラフである。Ｖｏｕｔは、シュミット回路１０２の出力Ｖｏｕｔの電位を示している。ＶＭＵＴＥは、ミュート端子ＭＵＴＥの電位を示している。ＶＣは、コンデンサＣ３の電位（＝Ｖｉｎの電位）を示している。ＶＦＧＮＤは、フローティンググランドＦＧＮＤの電位を示している。デジタルアンプ１０３が過電流を検出し、過電流検出端子ＯＵＴに所定電位の電圧を出力すると、コンデンサＣ３の放電により、シュミット回路１０２の出力電圧の電位Ｖｏｕｔは、ローレベルとなっており、トランジスタＱ１がオンの状態となっている。このため、ミュート端子ＭＵＴＥの電位ＶＭＵＴＥもローレベルである。ここから、コンデンサＣ３が充電されることにより、コンデンサＣ３の電位ＶＣ（＝Ｖｉｎの電位）がシュミット回路１０２の閾値ＶＯＮまで上昇すると、シュミット回路１０２の出力電圧Ｖｏｕｔの電位がハイレベルとなる。このとき、トランジスタＱ１がオフの状態となり、ミュート端子ＭＵＴＥの電位ＶＭＵＴＥは、ハイレベルとなる。従って、ミュート制御装置１０１は、デジタルアンプ１０３が過電流を検出し、コンデンサＣ３が放電した後、コンデンサＣ３が充電され、コンデンサＣ３の電位ＶＣがシュミット回路１０２の閾値ＶＯＮまで上昇するまでの間、デジタルアンプ１０３をミュートさせている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１６６４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、従来のミュート制御装置１０１においては、デジタルアンプ１０３が過電流を検出し、コンデンサＣ３が放電した後、コンデンサＣ３が充電され、コンデンサＣ３の電位ＶＣがシュミット回路１０２の閾値ＶＯＮまで上昇するまでの間、デジタルアンプ１０３をミュートさせている。ここで、過電流検出時のミュート時間は、部品の保護のため、長い方が好ましい。
【０００９】
本発明の目的は、過電流検出時のミュート時間を長くすることを可能とすることである。
【課題を解決するための手段】
【００１０】
第１の発明のミュート制御装置は、過電流を検出した場合に、電圧を過電流検出端子に出力するデジタルアンプのミュートを制御するミュート制御装置であって、正電源と負電源との間に設けられたフローティンググランドと、前記正電源と、の間に設けられ、入力が前記過電流検出端子に接続され、入力電圧の電位が第１の閾値以上である場合に、電位がハイレベルの電圧を出力し、且つ、入力電圧の電位が第２の閾値以下である場合に、電位がローレベルの電圧を出力するシュミット回路と、入力が前記シュミット回路の出力に接続され、前記フローティンググランドと前記デジタルアンプのミュート端子との間に設けられ、入力電圧の電位がローレベルである場合に、オンの状態となるスイッチ素子と、前記過電流検出端子に接続され、前記デジタルアンプが出力する電圧によって、前記フローティンググランドと前記負電源との間の電流消費量を増加させる変動回路と、を備えることを特徴とする。
【００１１】
本発明では、変動回路は、デジタルアンプが出力する電圧によって、フローティンググランドと負電源との間の電流消費量を増加させる。これにより、フローティンググランドの電位が低下し、正電源とフローティンググランドの電位差が大きくなる。ここで、第２の閾値は、第１の閾値からシュミット回路のヒステリシスを引いた値である（第２の閾値＝第１の閾値−ヒステリシス）。ヒステリシスは、シュミット回路の出力電圧の電位に比例する。上述のように、フローティンググランドの電位が低下するため、シュミット回路の出力電圧とフローティンググランドとの電位差が大きくなり、これに比例するヒステリシスも大きくなる。これにより、第２の閾値が小さくなるため、過電流検出端子に出力される電圧の電位が第２の閾値まで下降するまでの時間が長くなる。従って、シュミット回路がハイレベルの電圧を出力してスイッチ素子をオフの状態にした後（ミュート状態）から、シュミット回路がローレベルの電圧を出力してスイッチ素子をオンの状態、すなわち、ミュート端子がスイッチ素子を介してフローティンググランドに接続され、デジタルアンプがミュート解除状態になるまでの時間が長くなる。このように、本発明によれば、過電流検出時のミュート時間を長くすることができる。
【００１２】
第２の発明のミュート制御装置は、第１の発明のミュート制御装置において、前記正電源と前記フローティンググランドとの間に接続された第１コンデンサと、前記負電源と前記フローティンググランドとの間に接続された第２コンデンサと、をさらに備え、前記変動回路は、ベースが前記過電流検出端子に接続され、コレクタが第１抵抗を介して前記正電源に接続され、エミッタが前記フローティンググランドに接続されたｎｐｎ型の第１トランジスタと、ベースが前記第１抵抗と前記第１トランジスタのコレクタとの間に接続され、エミッタが前記正電源に接続され、コレクタが前記負電源に接続されたｐｎｐ型の第２トランジスタと、ベースが前記第２トランジスタのコレクタと前記負電源との間に接続され、コレクタが前記フローティンググランドに接続され、エミッタが第２抵抗を介して前記負電源に接続されたｎｐｎ型の第３トランジスタと、を有することを特徴とする。
【００１３】
本発明では、デジタルアンプが過電流を検出し、電圧を過電流検出端子に出力すると、第１トランジスタは、ベースの電圧がハイレベルの電位となり、オンの状態となる。第１トランジスタがオンの状態となると、第２トランジスタは、ベースの電圧がローレベルの電位となり、オンの状態となる。第２トランジスタがオンの状態となると、第３トランジスタは、ベースの電圧がハイレベルの電位となり、オンの状態となる。このとき、負電源とフローティンググランドとの間に接続された第２コンデンサの電荷が抜かれることにより、第２コンデンサが放電する。これにより、フローティンググランドと負電源との間の電流消費量が増加する。このように、本発明では、トランジスタ等を使用した簡易な変動回路により、フローティンググランドと負電源との間の電流消費量を増加させることができる。
【００１４】
第３の発明のミュート制御装置は、第１又は第２の発明のミュート制御装置において、前記シュミット回路は、ベースが第３抵抗を介して前記過電流検出端子に接続され、コレクタが第４抵抗を介して前記正電源に接続され、エミッタが前記フローティンググランドに接続されたｎｐｎ型の第４トランジスタと、ベースが第５抵抗を介して前記第４抵抗と前記第４トランジスタのコレクタとの間に接続され、エミッタが前記正電源に接続され、コレクタが第６抵抗を介して前記フローティンググランドに接続されたｐｎｐ型の第５トランジスタと、一端が前記第３抵抗と前記第４トランジスタのベースとの間に接続され、他端が前記フローティンググランドに接続された第７抵抗と、一端が前記第５トランジスタのコレクタと前記第６抵抗との間に接続され、他端が第４トランジスタのベースと前記第７抵抗との間に接続された第８抵抗と、を有し、前記入力が、前記第３抵抗の、前記第４トランジスタのベースと接続されていない側にあり、前記出力が、前記第５トランジスタのコレクタと前記第６抵抗との間であることを特徴とする。
【００１５】
本発明では、第４トランジスタは、過電流検出端子に出力される電圧の電位により、ベースの電圧がハイレベルの電位となると、オンの状態となる。第４トランジスタがオンの状態となると、第５トランジスタは、ベースの電圧がローレベルの電位となり、オンの状態となる。シュミット回路の出力は、第５トランジスタのコレクタと第７抵抗との間であるから、第５トランジスタがオンの状態となると、シュミット回路は、電位がハイレベルの電圧を出力する。第４トランジスタは、ベースの電圧がローレベルの電位となると、オフの状態となる。第４トランジスタがオフの状態となると、第５トランジスタは、ベースの電圧がハイレベルの電位となり、オフの状態となる。第５トランジスタがオフの状態となると、シュミット回路は、電位がローレベルの電圧を出力する。このように、本発明では、トランジスタ等を使用した簡易なシュミット回路により、スイッチ素子を制御し、デジタルアンプをミュート状態、又は、ミュート解除状態に制御することができる。
【００１６】
第４の発明のミュート制御装置は、第１〜第３の発明のいずれかのミュート制御装置において、前記スイッチ素子は、ベースが前記シュミット回路の出力に接続され、コレクタが前記フローティンググランドに接続され、エミッタが前記デジタルアンプのミュート端子に接続されたｐｎｐ型の第６トランジスタであることを特徴とする。
【００１７】
本発明では、スイッチ素子は、ベースがシュミット回路の出力に接続され、コレクタがフローティンググランドに接続され、エミッタがデジタルアンプのミュート端子に接続されたｐｎｐ型の第６トランジスタである。従って、ｐｎｐ型のトランジスタを用いた簡易な構成のスイッチ素子により、デジタルアンプをミュート状態、又は、ミュート解除状態に制御することができる。
【発明の効果】
【００１８】
本発明によれば、過電流検出時のミュート時間を長くすることが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るミュート制御装置の回路構成を示す図である。
【図２】ミュート制御装置における各部の電位の変化を示すグラフである。
【図３】従来のミュート制御装置の回路構成を示す図である。
【図４】シュミット回路の回路構成を示す図である。
【図５】従来のミュート制御装置における各部の電位の変化を示すグラフである。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について説明する。図１は、本実施形態に係るミュート制御装置の回路構成を示す図である。ミュート制御装置１は、デジタルアンプ１００のミュートを制御する。図１に示すように、ミュート制御装置１には、電源Ｖ１の正電源＋Ｖと負電源−Ｖを抵抗Ｒ１、Ｒ２によって分圧することで、正電源＋Ｖと負電源−Ｖの間にフローティンググランドＦＧＮＤが設けられている。抵抗Ｒ１は、一端が正電源＋Ｖに接続されており、他端がフローティンググランドＦＧＮＤに接続されている。抵抗Ｒ２は、一端がフローティンググランドＦＧＮＤに接続されており、他端が負電源−Ｖに接続されている。また、抵抗Ｒ１に並列して、コンデンサＣ１（第１コンデンサ）、抵抗Ｒ２に並列して、コンデンサＣ２（第２コンデンサ）が設けられている。これらのコンデンサＣ１、Ｃ２は、正電源＋Ｖ、負電源−Ｖの電位を一定に保つためのものである。コンデンサＣ１は、一端が正電源＋Ｖに接続されており、他端がフローティンググランドＦＧＮＤに接続されている。コンデンサＣ２は、一端がフローティンググランドＦＧＮＤに接続されており、他端が負電源−Ｖに接続されている。
【００２１】
ミュート制御装置１は、シュミット回路２、トランジスタＱ１、変動回路３等を備えている。シュミット回路２は、フローティンググランドＦＧＮＤと正電源＋Ｖとの間に設けられている。また、シュミット回路２は、入力電圧の電位がＶＯＮ（第１の閾値）以上である場合に、電位がハイレベルの電圧を出力する（Ｖｏｕｔ：ハイレベル）。また、シュミット回路２は、入力電圧の電位がＶＯＦＦ（第２の閾値）以下である場合に、電位がローレベルの電圧を出力する（Ｖｏｕｔ：ローレベル）。なお、シュミット回路２の特性は、図４に示すシュミット回路と同様であるため、説明を省略し、以下、シュミット回路２の構成について説明する。
【００２２】
シュミット回路２は、トランジスタＱ２、Ｑ３、抵抗Ｒ５〜Ｒ１１、ツェナーダイオードＤ１を有する。トランジスタＱ３（第４トランジスタ）は、ｎｐｎ型のトランジスタである。トランジスタＱ３は、ベースが抵抗Ｒ１１（第３抵抗）を介して過電流検出端子ＯＵＴに接続されている。また、トランジスタＱ３は、コレクタがツェナーダイオードＤ１、抵抗Ｒ９（第４抵抗）を介して正電源＋Ｖに接続されている。また、トランジスタＱ３は、エミッタがフローティンググランドＦＧＮＤに接続されている。ツェナーダイオードＤ１は、カソードが抵抗Ｒ９に接続されている。また、ツェナーダイオードＤ１は、アノードがトランジスタＱ３のコレクタに接続されている。
【００２３】
トランジスタＱ２（第５トランジスタ）は、ｐｎｐ型のトランスタである。トランジスタＱ２は、ベースが抵抗Ｒ８（第５抵抗）を介して、抵抗Ｒ９とトランジスタＱ３のコレクタ（ツェナーダイオードＤ１）との間に接続されている。また、トランジスタＱ２は、エミッタが正電源＋Ｖに接続されている。また、トランジスタＱ２は、コレクタが抵抗Ｒ５、抵抗Ｒ６（第６抵抗）を介してフローティンググランドＦＧＮＤに接続されている。
【００２４】
抵抗Ｒ１０（第７抵抗）は、一端が抵抗Ｒ１１とトランジスタＱ３のベースとの間に接続されている。また、抵抗Ｒ１０は、他端がフローティンググランドＦＧＮＤに接続されている。抵抗Ｒ７（第８抵抗）は、一端がトランジスタＱ２のコレクタ（抵抗Ｒ５）と抵抗Ｒ６との間に接続されている。また、抵抗Ｒ７は、他端がトランジスタＱ３のベースと抵抗Ｒ１０との間に接続されている。
【００２５】
また、シュミット回路２の入力Ｖｉｎは、過電流検出端子ＯＵＴに接続されている。すなわち、シュミット回路２の入力Ｖｉｎは、抵抗Ｒ１１のトランジスタＱ３のベースと接続されていない側にある。従って、シュミット回路２は、過電流検出端子ＯＵＴに出力される電圧、すなわち、入力Ｖｉｎの電位によって、電位がハイレベルの電圧、又は、電位がローレベルの電圧を出力する。ここで、デジタルアンプ１００は、過電流を検出すると、電圧を過電流検出端子ＯＵＴに出力する。デジタルアンプ１００が出力する電圧の電位は、図２に示すＶｉｎのように変化する。また、シュミット回路２の出力Ｖｏｕｔは、抵抗Ｒ４を介して、トランジスタＱ１のベースに接続されている。すなわち、シュミット回路２の出力Ｖｏｕｔは、トランジスタＱ２のコレクタ（抵抗Ｒ５）と抵抗Ｒ６との間である。
【００２６】
シュミット回路２の動作について説明する。トランジスタＱ３は、入力Ｖｉｎの電位により、ベースの電圧がハイレベルの電位（ＶＯＮ以上）となると、オンの状態となる。トランジスタＱ３がオンの状態となると、トランジスタＱ２は、ベースの電圧がローレベルの電位となる。トランジスタＱ２は、ベースの電圧がローレベルの電位となると、オンの状態となる。シュミット回路の出力Ｖｏｕｔは、トランジスタＱ２のコレクタ（抵抗Ｒ５）と抵抗Ｒ６との間であるから、トランジスタＱ２がオンの状態となると、シュミット回路２は、電位がハイレベルの電圧を出力する（Ｖｏｕｔ：ハイレベル）。トランジスタＱ３は、ベースの電圧がローレベルの電位（ＶＯＦＦ以下）となると、オフの状態となる。トランジスタＱ３がオフの状態となると、トランジスタＱ２は、ベースの電圧がハイレベルの電位となる。トランジスタＱ２は、ベースの電圧がハイレベルの電位となると、オフの状態となる。トランジスタＱ２がオンの状態となると、シュミット回路２は、電位がローレベルの電圧を出力する（Ｖｏｕｔ：ローレベル）。
【００２７】
トランジスタＱ１（スイッチ素子、第６トランジスタ）は、入力がシュミット回路２の出力Ｖｏｕｔに接続され、フローティンググランドＦＧＮＤとデジタルアンプ１００のミュート端子ＭＵＴＥとの間に設けられ、入力電圧の電位がローレベルである場合に、オンの状態となるｐｎｐ型のトランジスタである。詳細には、トランジスタＱ１は、抵抗Ｒ４を介して、ベースがシュミット回路２の出力Ｖｏｕｔに接続されている。従って、シュミット回路２が、電位がローレベルの電圧を出力すると、トランジスタＱ１は、オンの状態となる。また、シュミット回路２が、電位がハイレベルの電圧を出力すると、トランジスタＱ１は、オフの状態となる。また、トランジスタＱ１は、コレクタがフローティンググランドＦＧＮＤに接続されている。また、トランジスタＱ１は、エミッタがデジタルアンプ１００のミュート端子ＭＵＴＥに接続されている。従って、トランジスタＱ１がオンの状態では、ミュート端子ＭＵＴＥがトランジスタＱ１を介して、フローティンググランＦＧＮＤに接続され、ミュート端子ＭＵＴＥがローレベルの電位となる。また、トランジスタＱ１がオフの状態では、ミュート端子ＭＵＴＥがハイレベルの電位となる。ここで、デジタルアンプ１００は、ミュート端子ＭＵＴＥがハイレベルの電位のとき、ミュート状態、ミュート端子ＭＵＴＥがローレベルの電位のとき、ミュート解除状態となる。
【００２８】
変動回路３は、過電流検出端子ＯＵＴに接続され、デジタルアンプ１００が出力する電圧によって、フローティンググランドＦＧＮＤと負電源−Ｖとの間の電流消費量を増加させるものである。変動回路３は、トランジスタＱ１１〜Ｑ１３、抵抗Ｒ１３、Ｒ１４、コンデンサＣ１１、ツェナーダイオードＤ１１を有する。
【００２９】
トランジスタＱ１１（第１トランジスタ）は、ｎｐｎ型のトランジスタである。トランジスタＱ１１は、ベースがデジタルアンプ１００の過電流検出端子ＯＵＴに接続されている。従って、デジタルアンプ１００が電圧を出力することにより、トランジスタＱ１１は、オンの状態となる。また、トランジスタＱ１１は、コレクタが抵抗Ｒ１３（第１抵抗）を介して正電源＋Ｖに接続されている。また、トランジスタＱ１１は、エミッタがフローティンググランドＦＧＮＤに接続されている。
【００３０】
トランジスタＱ１２（第２トランジスタ）は、ｐｎｐ型のトランジスタである。トランジスタＱ１２は、ベースが抵抗Ｒ１３とトランジスタＱ１１のコレクタとの間に接続されている。従って、トランジスタＱ１１がオンの状態のとき、トランジスタＱ３は、ベースの電圧がローレベルの電位となることで、オンの状態となる。また、トランジスタＱ１２は、エミッタが正電源＋Ｖに接続されている。また、トランジスタＱ１２は、コレクタがツェナーダイオードＤ１１を介して負電源−Ｖに接続されている。ツェナーダイオードＤ１１は、カソードがトランジスタＱ１２のコレクタに接続されている。また、ツェナーダイオードＤ１１は、アノードが負電源−Ｖに接続されている。
【００３１】
トランジスタＱ１３（第３トランジスタ）は、ｎｐｎ型のトランジスタである。トランジスタＱ１３は、ベースがトランジスタＱ１２のコレクタと負電源−Ｖ（ツェナーダイオードＤ１１）との間に接続されている。従って、トランジスタＱ１２がオンの状態のとき、トランジスタＱ１３は、ベースの電圧がハイレベルの電位となるため、オンの状態となる。また、トランジスタＱ１３は、コレクタが正電源＋Ｖに接続されている。また、トランジスタＱ１３は、エミッタが抵抗Ｒ１４（第２抵抗）を介して、負電源−Ｖに接続されている。
【００３２】
以下、デジタルアンプ１００が電圧を過電流検出端子ＯＵＴに出力した場合のミュート制御装置１の動作について説明する。デジタルアンプ１００が電圧を過電流検出端子ＯＵＴに出力すると、シュミット回路２の入力Ｖｉｎの電圧の電位は、シュミット回路２のＶＯＮ以上となる。シュミット回路２は、入力Ｖｉｎの電圧の電位が、ＶＯＮ以上となると、電位がハイレベルの電圧を出力する（Ｖｏｕｔ：ハイレベル）。シュミット回路２が、電位がハイレベルの電圧を出力すると、トランジスタＱ１４は、ベースの電圧がハイレベルの電位となる。トランジスタＱ１は、ベースの電圧がハイレベルの電位となると、オフの状態となる。トランジスタＱ１がオフの状態となると、デジタルアンプ１００のミュート端子ＭＵＴＥの電圧は、ハイレベルの電位となる。デジタルアンプ１００は、ミュート端子ＭＵＴＥの電圧がハイレベルの電位となると、ミュート状態となる。
【００３３】
これと同時に、変動回路３では、デジタルアンプ１００が電圧を過電流検出端子ＯＵＴに出力すると、トランジスタＱ１１は、ベースの電圧がハイレベルの電位となる。トランジスタＱ１１は、ベースの電圧がハイレベルの電位となると、オンの状態となる。トランジスタＱ１１がオンの状態となると、トランジスタＱ１２は、ベースの電圧がローレベルの電位となる。トランジスタＱ１２は、ベースの電圧がローレベルの電位となると、オンの状態となる。トランジスタＱ１２がオンの状態となると、トランジスタＱ１３は、ベースの電圧がハイレベルの電位となる。トランジスタＱ１３は、ベースの電圧がハイレベルの電位となると、オンの状態となる。トランジスタＱ１３がオンの状態となると、負電源−ＶとフローティンググランドＦＧＮＤとの間に接続されたコンデンサＣ２の電荷が抜かれることにより、コンデンサＣ２が放電する。これにより、フローティンググランドＦＧＮＤと負電源−Ｖとの間の電流消費量が増加する。フローティンググランドＦＧＮＤと負電源−Ｖとの間の電流消費量が増加すると、フローティンググランドＦＧＮＤの電位が低下することで、正電源＋ＶとフローティンググランドＦＧＮＤの電位差が大きくなる。また、シュミット回路２の出力Ｖｏｕｔの電圧とフローティンググランドＦＧＮＤとの電位差も大きくなる。
【００３４】
一方、シュミット回路２の入力Ｖｉｎの電圧の電位がＶＯＦＦまで下降すると、シュミット回路２は、電位がローレベルの電圧を出力する（Ｖｏｕｔ：ローレベル）。シュミット回路２が、電位がローレベルの電圧を出力すると、トランジスタＱ１は、ベースの電圧がローレベルの電位となる。トランジスタＱ１は、ベースの電圧がローレベルの電位となると、オンの状態となる。トランジスタＱ１がオンの状態となると、デジタルアンプ１００のミュート端子ＭＵＴＥは、トランジスタＱ１を介して、フローティンググランドＦＧＮＤに接続される。デジタルアンプ１００のミュート端子ＭＵＴＥは、フローティンググランドに接続されると、電圧がローレベルの電位となる。デジタルアンプ１００は、ミュート端子ＭＵＴＥの電圧がローレベルの電位となると、ミュート解除状態となる。
【００３５】
ここで、ＶＯＦＦは、ＶＯＮからシュミット回路２のヒステリシスを引いた値である（ＶＯＦＦ＝ＶＯＮ−ヒステリシス）。ヒステリシスは、シュミット回路２の出力Ｖｏｕｔの電圧の電位に比例する。上述のように、フローティンググランドＦＧＮＤの電位が低下しているため、シュミット回路２の出力Ｖｏｕｔの電圧とフローティンググランドＦＧＮＤとの電位差が大きくなり、これに比例するヒステリシスも大きくなる。これにより、ＶＯＦＦ（＝ＶＯＮ−ヒステリシス）が小さくなるため、入力Ｖｉｎの電圧の電位がＶＯＦＦまで下降するまでの時間が長くなる。従って、シュミット回路２によりトランジスタＱ１がオン、すなわち、ミュート端子ＭＵＴＥがトランジスタＱ１を介してフローティンググランドに接続され、デジタルアンプ１００がミュート解除状態になるまでの時間が長くなる。
【００３６】
なお、ミュート制御装置１は、デジタルアンプ１００が過電圧を検出した場合も、デジタルアンプ１００をミュートする。デジタルアンプ１００は、過電圧を検出すると、過電圧検出端子ＯＵＴ２に電圧を出力する。これにより、上述のように、デジタルアンプ１００がミュートの状態となる。ここで、過電圧検出端子ＯＵＴ２は、変動回路３に接続されていないため、変動回路３によるミュート状態からミュート解除状態となるまでの時間を長くする動作は行われない。このため、過電圧検出時は、従来と同じミュート時間となる。
【００３７】
図２は、デジタルアンプ１００が過電流を検出した場合のミュート制御装置１における各部の電位の変化を示すグラフである。Ｖｏｕｔは、シュミット回路２の出力Ｖｏｕｔの電位を示している。ＶＭＵＴＥは、ミュート端子ＭＵＴＥの電位を示している。Ｖｉｎは、シュミット回路２の入力Ｖｉｎの電位を示している。ＶＦＧＮＤは、フローティンググランドＦＧＮＤの電位を示している。デジタルアンプ１００が過電流を検出し、過電流検出端子ＯＵＴに電圧を出力すると、シュミット回路２の出力電圧の電位Ｖｏｕｔは、ハイレベルとなっており、トランジスタＱ１がオフの状態となっている。このため、ミュート端子ＭＵＴＥの電位ＶＭＵＴＥもハイレベルである。ここで、フローティンググランドＦＧＮＤの電位ＶＦＧＮＤは、変動回路３により、低下されている。これにより、ＶｏｕｔとＶＦＧＮＤとの電位差が大きくなっているため、上述のように、シュミット回路２のＶＯＦＦが小さくなっている。
【００３８】
シュミット回路２の入力電圧の電位Ｖｉｎがシュミット回路２のＶＯＦＦまで下降すると、シュミット回路２の出力電圧Ｖｏｕｔの電位がローレベルとなる。このとき、トランジスタＱ１がオンの状態となり、ミュート端子ＭＵＴＥの電位ＶＭＵＴＥは、ローレベルとなる。上述のように、シュミット回路２のＶＯＦＦが小さくなっているため、従来（図５参照）と比べて、シュミット回路２の入力電圧の電位Ｖｉｎがシュミット回路２のＶＯＦＦまで下降するまでの時間が長くなり、シュミット回路２が、電位がハイレベルの電圧を出力している時間が長くなっている。従来、図５に示すように、シュミット回路が、電位がハイレベルの電圧を出力している時間、すなわち、ミュート時間は、約１秒である。本実施形態では、図２に示すように、シュミット回路が、電位がハイレベルの電圧を出力している時間、すなわち、ミュート時間は、約１．９秒となっている。
【００３９】
以上説明したように、本実施形態では、変動回路３は、デジタルアンプ１００が出力する電圧によって、フローティンググランドＦＧＮＤと負電源−Ｖとの間の電流消費量を増加させる。これにより、フローティンググランドＦＧＮＤの電位が低下し、正電源＋ＶとフローティンググランドＦＧＮＤの電位差が大きくなる。ここで、シュミット回路２のＶＯＦＦは、ＶＯＮからシュミット回路２のヒステリシスを引いた値である（ＶＯＦＦ＝ＶＯＮ−ヒステリシス）。ヒステリシスは、シュミット回路２の出力Ｖｏｕｔの電圧の電位に比例する。上述のように、フローティンググランドＦＧＮＤの電位が低下するため、シュミット回路２の出力Ｖｏｕｔの電圧とフローティンググランドＦＧＮＤとの電位差が大きくなり、これに比例するヒステリシスも大きくなる。これにより、シュミット回路２のＶＯＦＦが小さくなるため、過電流検出端子ＯＵＴに出力される電圧の電位（シュミット回路２の入力Ｖｉｎの電位）がＶＯＦＦまで下降するまでの時間が長くなる。従って、シュミット回路２がハイレベルの電圧を出力してトランジスタＱ１をオフの状態にした後（ミュート状態）から、シュミット回路２がローレベルの電圧を出力してトランジスタＱ１をオンの状態、すなわち、ミュート端子ＭＵＴＥがトランジスタＱ１を介してフローティンググランドＦＧＮＤに接続され、デジタルアンプ１００がミュート解除状態になるまでの時間が長くなる。このように、本実施形態によれば、過電流検出時のミュート時間を長くすることができる。
【００４０】
また、本実施形態では、トランジスタＱ１１等を使用した簡易な変動回路３により、フローティンググランドＦＧＮＤと負電源−Ｖとの間の電流消費量を増加させることができる。
【００４１】
また、本実施形態では、トランジスタＱ２等を使用した簡易なシュミット回路２により、トランジスタＱ１を制御し、デジタルアンプ１００をミュート状態、又は、ミュート解除状態に制御することができる。
【００４２】
また、本実施形態では、ｐｎｐ型のトランジスタＱ１を用いた簡易な構成のスイッチ素子により、デジタルアンプ１００をミュート状態、又は、ミュート解除状態に制御することができる。
【００４３】
以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。
【００４４】
上述の実施形態においては、入力がシュミット回路２の出力Ｖｉｎに接続され、フローティンググランドＦＧＮＤとデジタルアンプ１００のミュート端子ＭＵＴＥとの間に設けられ、入力電圧の電位がローレベルである場合に、オンの状態となるスイッチ素子として、ｐｎｐ型のトランジスタＱ１を例示した。これに限らず、入力電圧の電位がローレベルである場合に、オンの状態となるスイッチ素子であれば、ＭＯＳＦＥＴ等であってもよい。
【００４５】
上述の実施形態においては、シュミット回路２は、ｎｐｎ型のトランジスタＱ２、ｐｎｐ型のトランジスタＱ３等により構成されている。これに限らず、ｎｐｎ型のトランジスタを２つ用いてシュミット回路を構成することも可能である。また、例えば、オペアンプを用いてシュミット回路を構成することも可能である。
【産業上の利用可能性】
【００４６】
本発明は、デジタルアンプのミュートを制御するミュート制御装置に好適に採用され得る。
【符号の説明】
【００４７】
１  ミュート制御装置
２  シュミット回路
３  変動回路
１００  デジタルアンプ
Ｑ１  トランジスタ（スイッチ素子、第６トランジスタ）
Ｑ２  トランジスタ（第５トランジスタ）
Ｑ３  トランジスタ（第４トランジスタ）
Ｑ１１  トランジスタ（第１トランジスタ）
Ｑ１２  トランジスタ（第２トランジスタ）
Ｑ１３  トランジスタ（第３トランジスタ）
Ｃ１  コンデンサ（第１コンデンサ）
Ｃ２  コンデンサ（第２コンデンサ）
Ｒ６  抵抗（第６抵抗）
Ｒ７  抵抗（第８抵抗）
Ｒ８  抵抗（第５抵抗）
Ｒ９  抵抗（第４抵抗）
Ｒ１０  抵抗（第７抵抗）
Ｒ１１  抵抗（第３抵抗）
Ｒ１３  抵抗（第１抵抗）
Ｒ１４  抵抗（第２抵抗）
ＭＵＴＥ  ミュート端子
ＯＵＴ  過電流検出端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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