(57)【要約】【課題】アバランシェ耐量低下を抑制することができる半導体装置を提供することである。【解決手段】第１半導体層の第１面に接続された第１電極と、第２面に接続された第２電極と、前記第２面側に設けられ、前記第１半導体層よりも高い第１導電型の不純物濃度を有する第２半導体層と、前記第１半導体層の前記第２面側に設けられた第３半導体層と、前記第１半導体層内に複数設けられ、絶縁膜を介して前記第２半導体層に接する第１ゲート電極と、前記第１半導体層内に複数設けられ、絶縁膜を介して前記第３半導体層に接し、隣接する距離の大きさが、隣接する前記第１ゲート電極間の距離の大きさとは１０％以上異なる第２ゲート電極と、前記第１半導体層内に複数設けられ、前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記第１半導体層、前記第１ゲート電極、及び前記第２ゲート電極に接する前記第３電極と、を有する。【選択図】図２
2015198133.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の第１面に電気的に接続された第１電極と、
前記第１面に対向する第２面に電気的に接続された第２電極と、
前記第１半導体層の前記第２面側に設けられ、前記第１半導体層よりも高い第１導電型の不純物濃度を有する第２半導体層と、
前記第１半導体層の前記第２面側に設けられた第２導電型の第３半導体層と、
前記第１半導体層内に複数設けられ、絶縁膜を介して前記第２半導体層に接する第１ゲート電極と、
前記第１半導体層内に複数設けられ、絶縁膜を介して前記第３半導体層に接し、隣接する距離の大きさが、隣接する前記第１ゲート電極間の距離の大きさとは１０％以上異なる第２ゲート電極と、
前記第１半導体層内に複数設けられ、前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記第１半導体層、前記第１ゲート電極、及び前記第２ゲート電極に接する第３電極と、
を有する半導体装置。
【請求項２】
隣接する前記第１ゲート電極間の距離は、隣接する前記第２ゲート電極間の距離よりも大きい請求項１に記載の半導体装置。
【請求項３】
隣接する前記第１ゲート電極間の距離は、隣接する前記第２ゲート電極間の距離よりも小さい請求項１に記載の半導体装置。
【請求項４】
前記第３電極は前記第２電極と同電位となるように設けられた請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１ゲート電極が設けられた領域の耐圧よりも、前記第２ゲート電極が設けられた領域の耐圧の方が小さくなるように設けられた請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
素子領域とダイオード領域を有する第１導電型の第１半導体層と、
前記第１半導体層の第１面に電気的に接続された第１電極と、
前記第１面に対向する第２面に電気的に接続された第２電極と、
前記素子領域の前記第２面側に設けられ、前記第１半導体層よりも高い第１導電型の不純物濃度を有する第２半導体層と、
前記ダイオード領域の前記第２面側に設けられた第２導電型の第３半導体層と、
前記素子領域における前記第１半導体層内に複数設けられ、絶縁膜を介して前記第２半導体層に接する第１ゲート電極と、
前記第１半導体層内に複数設けられ、前記素子領域において前記第１ゲート電極と交互に設けられ、前記絶縁膜を介して前記第１半導体層に接し、且つ前記素子領域において隣接する距離が前記ダイオード領域において隣接する距離と１０％以上異なる第３電極と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
低オン抵抗の半導体装置を得る一例として、ゲート電極を、半導体基板に対して垂直に伸びるトレンチ内に形成した半導体装置が知られている。このような半導体装置においては、複数のトレンチの間の間隔を狭めることにより、チャネル抵抗を低減させることで半導体装置のオン抵抗を低減させる技術が知られている。しかし、トレンチの間隔を狭めることは、キャリア抜き領域の形成が困難となることをも意味し、アバランシェ耐量が低下してしまうという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６４８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、アバランシェ耐量低下を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の第１面に電気的に接続された第１電極と、前記第１面に対向する第２面に電気的に接続された第２電極と、前記第１半導体層の前記第２面側に設けられ、前記第１半導体層よりも高い第１導電型の不純物濃度を有する第２半導体層と、前記第１半導体層の前記第２面側に設けられた第２導電型の第３半導体層と、前記第１半導体層内に複数設けられ、絶縁膜を介して前記第２半導体層に接する第１ゲート電極と、前記第１半導体層内に複数設けられ、絶縁膜を介して前記第３半導体層に接し、隣接する距離の大きさが、隣接する前記第１ゲート電極間の距離の大きさとは１０％以上異なる第２ゲート電極と、前記第１半導体層内に複数設けられ、前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記第１半導体層、前記第１ゲート電極、及び前記第２ゲート電極に接する第３電極と、を有する。
【０００６】
実施形態の半導体装置は、素子領域とダイオード領域を有する第１導電型の第１半導体層と、前記第１半導体層の第１面に電気的に接続された第１電極と、前記第１面に対向する第２面に電気的に接続された第２電極と、前記素子領域の前記第２面側に設けられ、前記第１半導体層よりも高い第１導電型の不純物濃度を有する第２半導体層と、前記ダイオード領域の前記第２面側に設けられた第２導電型の第３半導体層と、前記素子領域における前記第１半導体層内に複数設けられ、絶縁膜を介して前記第２半導体層に接する第１ゲート電極と、前記第１半導体層内に複数設けられ、前記素子領域において前記第１ゲート電極と交互に設けられ、前記絶縁膜を介して前記第１半導体層に接し、且つ前記素子領域において隣接する距離が前記ダイオード領域において隣接する距離と１０％以上異なる第３電極と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の平面図。
【図２】図１に示すＡ−Ａ’線における断面を示す断面図。
【図３】耐圧に対するトレンチ間距離の関係を示すグラフ。
【図４】第２の実施形態に係る半導体装置の断面図。
【図５】第３の実施形態に係る半導体装置の断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ型で、第２導電形をｐ型で説明するが、それぞれこの逆の導電型とすることも可能である。また、ｎ＋型、ｎ型の順でｎ型不純物の濃度が低くなることを表す。また、ｐ＋型、ｐ型の順でｐ型不純物の濃度が低くなることを表す。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。  
（第１の実施形態）
図１及び図２を用いて、第１の実施形態に係る半導体装置１について説明する。図１は第１の実施形態に係る半導体装置の平面図、及び図２は図１に示すＡ−Ａ’線における断面を示す断面図を示している。なお、図１においては、ソース電極１７、第１ゲート電極１５上の絶縁膜１４、及び第２ゲート電極２０上の絶縁膜１４を省略した平面図を示している。
【０００９】
図２に示すように、第１の実施形態に係る半導体装置１は、ドレイン電極１０（第１電極）、ｎ＋型半導体層１１、ｎ型ドリフト層１２（第１半導体層）、ｐ−型半導体層１３、絶縁膜１４、第１ゲート電極１５、ｎ＋型ソース層１６（第２半導体層）、ソース電極１７、フィールドプレート電極１８（第３電極）、ｐ＋型半導体層１９（第３半導体層）、第２ゲート電極２０を有する。
【００１０】
半導体装置１は、ドレイン領域としてのｎ＋型半導体層１１と、この上に例えばエピタキシャル成長により形成されたｎ型ドリフト層１２とを備える。また、半導体装置１はトレンチゲート型ＭＯＳＦＥＴが形成される素子領域と、キャリア抜き用のダイオードが形成されるダイオード領域とを備えている。ｎ＋型半導体層１１の裏面（第１面）には、ドレイン電極１０が電気的に接続される。ｎ＋型半導体層１１の不純物濃度は、一例として５．０×１０１９〜１．０×１０２０（ｃｍ−３）程度に設定され、ｎ型ドリフト層１２の不純物濃度は、一例として１．７５×１０１７（ｃｍ−３）程度に設定される。ただし、ｎ型ドリフト層１２の上層部の不純物濃度は、これよりも小さい、例えば１．０×１０１６（ｃｍ−３）程度に設定されても良い。
【００１１】
さらにこのｎ型ドリフト層１２の表面には、複数のトレンチＴ１及びトレンチＴ２が、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により形成される。トレンチＴ１は、トレンチＴ２よりも大きな深さを有する。この図２の例では、素子領域において、トレンチＴ１とトレンチＴ２がＡ−Ａ’方向（横方向）に１つずつ交互に設けられ、ダイオード領域においては、トレンチＴ１のみが横方向に複数設けられる。また、トレンチＴ１とトレンチＴ２は、この例ではＡ−Ａ’方向に直交する方向（縦方向）に延びるストライプ形状を有しているが、トレンチの形状はストライプ形状に限定されるものではない。
【００１２】
素子領域において隣接するトレンチＴ１間の距離・Ｗ１は、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２よりも１０％以上大きくなるように設けられている。
【００１３】
トレンチＴ２には、絶縁膜１４を介してポリシリコン等からなる第1ゲート電極１５が埋め込まれている。
【００１４】
また、トレンチＴ１には、絶縁膜１４を介して第２ゲート電極２０が埋め込まれると共に、第２ゲート電極２０よりも下側においてフィールドプレート電極１８が絶縁膜１４を介して埋め込まれている。換言すれば、フィールドプレート電極１８は、第２ゲート電極２０の下方のｎ型ドリフト層１２中に絶縁膜１４を介して設けられる。フィールドプレート電極１８は、ゲート電極１５のＡ−Ａ’方向の幅よりも小さい幅を有している。フィールドプレート電極１８は、図２では図示されない位置において、ソース電極１７と電気的に接続（短絡）されている。
【００１５】
なお、ｎ型ドリフト層１２の材料であるシリコンの仕事関数と、第１ゲート電極１５の材料の仕事関数の差が、素子領域に設けられるＭＯＳＦＥＴの閾値電圧以上になるように設定される。
【００１６】
第１ゲート電極１５に挟まれるｎ型ドリフト層１２の表面には、ｎ＋型ソース層１６が形成され、ソース電極１７と電気的に接続されている。すなわち、素子領域におけるｎ型ドリフト層１２の表面（第２面）にはｎ＋型ソース層１６が設けられる。ｎ＋型ソース層１６の不純物濃度は、ｎ型ドリフト層１２の不純物濃度よりも大きく、例えば１．０×１０１９ｃｍ−３程度に設定される。
【００１７】
また、第２ゲート電極２０に挟まれるｎ型ドリフト層１２には、ｐ−型半導体層１３が形成される。そして、ｐ−型半導体層１３の第２面側にはｐ＋型半導体層１９が形成され、ソース電極１７と電気的に接続されている。すなわち、ダイオード領域におけるｎ型ドリフト層１２の第２面にはｐ＋型半導体層１９が設けられる。ｐ＋型半導体層１９の不純物濃度は、ｐ−型半導体層１３の不純物濃度よりも大きく、例えばｐ＋型半導体層１９の不純物濃度が１．０×１０１９ｃｍ−３程度、ｐ−型半導体層１３の不純物濃度が１．０×１０１７ｃｍ−３程度に設定される。
【００１８】
そして、ｎ型ドリフト層１２の第２面にはソース電極１７が設けられる。半導体装置１は以上のような構成を有する。
【００１９】
なお、ダイオード部においてはソース電極１７がアノード電極、ドレイン電極１０がカソード電極となる。また、半導体装置１において、素子領域に対するダイオード領域の平面的な分布は限定されない。例えば、平面視において、ダイオード領域が半導体装置１の中央部、周辺部、それらの中間部にあってもよいし、複数箇所に分布することも可能である。平面視におけるダイオード領域の分布面積は必要に応じて決めることが可能である。
【００２０】
次に、半導体装置１の効果について説明する。図３は、耐圧に対するトレンチ間距離の関係を示すグラフである。図３に示すように、トレンチ間距離を大きくしていくと耐圧は上昇していくが、一定のピークを超えると減少していく傾向を有する。第１の実施形態に係る半導体装置１は、ピークとなるトレンチ間距離よりも小さい領域において、素子領域において隣接するトレンチＴ１間の距離・Ｗ１と、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２が設計される。
【００２１】
ここで、第１の実施形態に係る半導体装置１のように、ダイオード領域と素子領域が混載された半導体装置のダイオード領域においては、アバランシェ耐量確保のために、大電流が流せること、及び素子領域よりも先にブレークダウンを起こすことが必要となる。すなわち、ダイオード領域よりも素子領域の方が高い耐圧を有することが必要となる。素子領域の耐圧を上げる方法としては、例えば、ｎ型ドリフト層１２の不純物濃度を低くすることが挙げられるが、ｎ型ドリフト層１２の不純物濃度低下のみを行うと、素子領域のオン抵抗の増加を招いてしまう。また、トレンチＴ１の深さ調整等、その他の調整方法においてもオン抵抗の上昇等の問題点が生じる。
【００２２】
第１の実施形態に係る半導体装置１の場合、素子領域において隣接するトレンチＴ１間の距離・Ｗ１を、ダイオード領域の耐圧が素子領域の耐圧よりも低くなる関係を有するように、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２よりも１０％以上小さくなっている。そのため、素子領域とダイオード領域の耐圧差を確保することが可能となる。従って、ｎ型ドリフト層１２の不純物濃度を低くする必要も無くなるため、素子領域のオン抵抗を維持することが可能となる。
【００２３】
また、ダイオード領域もフィールドプレート構造を有しているため、ｎ型ドリフト層１２の不純物濃度を高くすることができ、ダイオード領域における単位面積当たりの電流許容値が高まるため、半導体装置１のダイオード領域の占有面積の更なる縮小化が可能となる。その際、ｎ型ドリフト層１２の不純物濃度を高くすることが可能であるため、素子領域の低オン抵抗化も可能となる。
【００２４】
（第２の実施形態）
以下に、図４を用いて第２の実施形態に係る半導体装置２について説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。図４は、第２の実施形態に係る半導体装置の断面図である。
【００２５】
第２の実施形態に係る半導体装置２が、第１の実施形態に係る半導体装置１と異なる点は、素子領域において隣接するトレンチＴ１間の距離・Ｗ１を、ダイオード領域の耐圧が素子領域の耐圧よりも低くなる関係を有するように、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２よりも１０％以上小さくなっている点である。それ以外の構成については半導体装置１と同様である。なお、半導体装置２の素子領域及びダイオード領域におけるトレンチＴ１間の距離は、図３において、ダイオード領域の耐圧が素子領域の耐圧よりも小さくなる領域内において設計される。
【００２６】
第２の実施形態に係る半導体装置２においても、素子領域とダイオード領域の耐圧差をある程度一定に確保できる。従って、ｎ型ドリフト層１２の不純物濃度を低くする必要も無くなるため、素子領域のオン抵抗を維持することが可能となる。
【００２７】
また、第２の実施形態に係る半導体装置２においても、ダイオード領域もフィールドプレート構造を有しているため、ｎ型ドリフト層１２の不純物濃度を高くすることができ、ダイオード領域における単位面積当たりの電流許容値が高まるため、半導体装置１のダイオード領域の占有面積の更なる縮小化が可能となる。
【００２８】
（第３の実施形態）
以下に、図５を用いて第３の実施形態に係る半導体装置３について説明する。なお、第３の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。図５は、第３の実施形態に係る半導体装置の断面図である。
【００２９】
第３の実施形態に係る半導体装置３が、第１の実施形態に係る半導体装置１と異なる点は、トレンチＴ１内に設けられる電極がフィールドプレート電極１８のみの点である。すなわち、半導体装置３のダイオード領域には第２ゲート電極２０が設けられていない。それ以外の構成については半導体装置１と同様である。なお、半導体装置３の素子領域及びダイオード領域におけるトレンチＴ１間の距離は、図３において、ダイオード領域の耐圧が素子領域の耐圧よりも小さくなる領域内において設計される。
【００３０】
第３の実施形態に係る半導体装置３においても、素子領域とダイオード領域の耐圧差をある程度一定に確保できる。従って、ｎ型ドリフト層１２の不純物濃度を低くする必要も無くなるため、素子領域のオン抵抗を維持することが可能となる。
【００３１】
また、第２の実施形態に係る半導体装置２においても、ダイオード領域もフィールドプレート構造を有しているため、ｎ型ドリフト層１２の不純物濃度を高くすることができ、ダイオード領域における単位面積当たりの電流許容値が高まるため、半導体装置１のダイオード領域の占有面積の更なる縮小化が可能となる。
【００３２】
なお、図５においては、素子領域において隣接するトレンチＴ１間の距離・Ｗ１を、ダイオード領域の耐圧が素子領域の耐圧よりも低くなる関係を有するように、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２よりも１０％以上大きくした構造を示している。しかし、第２の実施形態のように、素子領域において隣接するトレンチＴ１間の距離・Ｗ１を、ダイオード領域の耐圧が素子領域の耐圧よりも低くなる関係を有するように、ダイオード領域において隣接するトレンチＴ１間の距離・Ｗ２よりも１０％以上小さくした構造でも実施は可能である。
【００３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３４】
１，２，３…半導体装置、１０…ドレイン電極（第１電極）、１１…ｎ＋型半導体層、１２…ｎ型ドリフト層（第１半導体層）、１３…ｐ−型半導体層、１４…絶縁膜、１５…第１ゲート電極、１６…ｎ＋型ソース層（第２半導体層）、１７…ソース電極、１８…フィールドプレート電極（第３電極）、１９…ｐ＋型半導体層（第３半導体層）、２０…第２ゲート電極、Ｔ１，Ｔ２…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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