(57)【要約】【課題】電源配線の引き回しによる電圧降下を簡便に低減させることが可能な表示装置の電圧調整回路を提供する。【解決手段】第１の電源配線と、前記第１の電源配線と所定領域の一の方向における中央部分で接続される第２の電源配線と、前記所定領域において配線される第３の電源配線と、前記第２の電源配線と前記第３の電源配線との間に設けられ、前記第２の電源配線または前記第３の電源配線の単位長さ当たりの抵抗値よりも大きな単位長さ当たりの抵抗値を持つ素子を備えるフィルタ回路と、を備えることを特徴とする、表示装置の電圧調整回路が提供される。【選択図】図１
2015232650.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源配線と、
前記第１の電源配線と所定領域の一の方向における中央部分で接続される第２の電源配線と、
前記所定領域において配線される第３の電源配線と、
前記第２の電源配線と前記第３の電源配線との間に設けられ、前記第２の電源配線または前記第３の電源配線の単位長さ当たりの抵抗値よりも大きな単位長さ当たりの抵抗値を持つ素子を備えるフィルタ回路と、
を備えることを特徴とする、表示装置の電圧調整回路。
【請求項２】
前記第１の電源配線と前記第２の電源配線とは同一の配線層で形成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項３】
前記第１の電源配線と前記第３の電源配線とは別の配線層で形成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項４】
前記第１の電源配線と前記第２の電源配線とは同一平面上に接続点でのみ接して配置され、前記第１の電源配線と前記第３の電源配線とは異なる平面上に交差して配置されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項５】
前記フィルタ回路は、トランジスタで構成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項６】
前記所定領域は、画像を表示するアクティブ領域であり、
前記トランジスタのゲートに印加される電圧は、前記アクティブ領域の発光面積に応じて変化されることを特徴とする、請求項５に記載の表示装置の電圧調整回路。
【請求項７】
前記所定領域は、画像を表示するアクティブ領域であり、
前記中央部分は、前記アクティブ領域の一方の端及び前記一方の端に対向する端からそれぞれ前記アクティブ領域の長さの１／４の位置の間の部分であることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項８】
前記所定領域は、画像を表示するアクティブ領域であり、
前記第３の電源配線は、前記アクティブ領域においてマトリクス状に配置された画素回路に接続されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項９】
前記所定領域は、画像を表示するアクティブ領域の周縁部の領域であることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項１０】
前記フィルタ回路は、ダイオードで構成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項１１】
前記フィルタ回路は、抵抗体で構成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項１２】
前記フィルタ回路は、ダイオード接続されたトランジスタで構成されることを特徴とする、請求項１に記載の表示装置の電圧調整回路。
【請求項１３】
請求項１〜１２のいずれか１項に記載の表示装置の電圧調整回路を備えることを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の電圧調整回路及び表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を備えた表示装置が注目されている。有機ＥＬ素子は、光の透過量を変化させる液晶素子とは異なり、それ自体が発光する電流駆動型の自発光素子である。
【０００３】
有機ＥＬ素子を用いたアクディブマトリクス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ）駆動の電気光学装置では、有機ＥＬ素子に対して、発光階調を調整するための画素回路が設けられる。各画素回路における発光階調の設定は、発光階調に応じた電圧値または電流値を画素回路に供給し、有機ＥＬ素子に流れる駆動電流を調整することによって実行される。
【０００４】
有機ＥＬ素子を駆動するには有機ＥＬ素子に駆動電流を流す必要があることから、電源回路から画素回路までの電源配線において電圧降下が発生する。電源電圧が低下すると、有機ＥＬ素子の印加電圧が低下して発光輝度が低下し、輝度にムラが発生する。このような電源配線の引き回しによる電圧降下を低減するための技術として、例えば特許文献１で開示されているような技術がある。特許文献１では、補償回路を設けて、電源線の電圧を検出し、検出した電圧に応じたデータ電圧を入力することで電圧降下の補償を行なう技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第２０１２−００８６６９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記引用文献１で開示されている技術では、電源線の電圧を読み取ってデータへフィードバック（ｆｅｅｄｂａｃｋ）するのは次のフレーム（ｆｒａｍｅ）になるので、即時にデータを補正できないという問題があった。また上記引用文献１で開示されている技術では、現在のフレームの画像での全画素の電圧分布が分かったとしても、次のフレームの画像での電圧分布は計算によって求める必要があり、その計算を次のフレームまで終えるのは困難であるという問題があった。さらに上記引用文献１で開示されている技術では、陽極の電圧分布は分かるが陰極の電圧分布が分からず、有機ＥＬ素子に印加される電圧は陽極と陰極の電圧差であるので、陽極の電圧分布が分かるだけでは十分ではないいう問題があった。
【０００７】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、電源配線の引き回しによる電圧降下を簡便に低減させることが可能な、新規かつ改良された表示装置の電圧調整回路及び表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある観点によれば、第１の電源配線と、前記第１の電源配線と所定領域の一の方向における中央部分で接続される第２の電源配線と、前記所定領域において配線される第３の電源配線と、前記第２の電源配線と前記第３の電源配線との間に設けられ、前記第２の電源配線または前記第３の電源配線の単位長さ当たりの抵抗値よりも大きな単位長さ当たりの抵抗値を持つ素子を備えるフィルタ回路（ｆｉｌｔｅｒ  ｃｉｒｃｕｉｔ）と、を備えることを特徴とする、表示装置の電圧調整回路が提供される。
【０００９】
かかる構成によれば、フィルタ回路は、第１の電源配線及び第２の電源配線を通じて第３の電源配線に印加される電圧の分布を調整する。そして上記表示装置の電圧調整回路は、第３の電源配線に印加される電圧の分布を調整することで、電源配線の引き回しによる電圧降下を低減させることが可能になる。
【００１０】
前記第１の電源配線と前記第２の電源配線とは同一の配線層で形成されていてもよい。
【００１１】
前記第１の電源配線と前記第３の電源配線とは別の配線層で形成されていてもよい。
【００１２】
前記第１の電源配線と前記第２の電源配線とは同一平面上に接続点でのみ接して配置され、前記第１の電源配線と前記第３の電源配線とは異なる平面上に交差して配置されていてもよい。
【００１３】
前記フィルタ回路は、トランジスタ（ｔｒａｎｓｉｓｔｏｒ）で構成されていてもよい。
【００１４】
前記所定領域は、画像を表示するアクティブ（ａｃｔｉｖｅ）領域であり、前記トランジスタのゲート（ｇａｔｅ）に印加される電圧は、前記アクティブ領域の発光面積に応じて変化されてもよい。
【００１５】
前記所定領域は、画像を表示するアクティブ領域であり、前記中央部分は、前記アクティブ領域の一方の端及び前記一方の端に対向する端からそれぞれ前記アクティブ領域の長さの１／４の位置の間の部分であってもよい。
【００１６】
前記所定領域は、画像を表示するアクティブ領域であり、前記第３の電源配線は、前記アクティブ領域においてマトリクス状に配置された画素回路に接続されてもよい。
【００１７】
前記所定領域は、画像を表示するアクティブ領域の周縁部の領域であってもよい。
【００１８】
前記フィルタ回路は、ダイオード（ｄｉｏｄｅ）で構成されていてもよい。
【００１９】
前記フィルタ回路は、抵抗体で構成されていてもよい。
【００２０】
前記フィルタ回路は、ダイオード接続されたトランジスタで構成されていてもよい。
【００２１】
また、上記課題を解決するために、本発明の別の観点によれば、上記表示装置の電圧調整回路を備えることを特徴とする、表示装置が提供される。
【発明の効果】
【００２２】
以上説明したように本発明によれば、電源配線の引き回しによる電圧降下を簡便に低減させることが可能な、新規かつ改良された表示装置の電圧調整回路及び表示装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る画素回路１０の概要を示す説明図である。
【図２】本発明の一実施形態に係る自発光表示装置の画素回路１０の構成例を示す説明図である。
【図３Ａ】図２に示した画素回路１０の、Ａ部分を拡大して示した説明図である。
【図３Ｂ】画素回路１２１に用いる画素回路の具体例を示す説明図である。
【図３Ｃ】画素回路１２１に用いる画素回路の具体例を示す説明図である。
【図４】有機ＥＬ素子（ＯＬＥＤ）のアノードライン（Ａｎｏｄｅ  Ｌｉｎｅ）とカソードライン（Ｃａｔｈｏｄｅ  Ｌｉｎｅ）との間の電圧値をグラフで示す説明図である。
【図５】有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。
【図６】有機ＥＬ素子へ印加される電圧の理想的な値をグラフで示す説明図である。
【図７】アノードラインの横方向における中央部分に給電を行なった場合の、有機ＥＬ素子のアノードラインとカソードラインとの間の電圧値をグラフで示す説明図である。
【図８】アノードラインの横方向における中央部分に給電を行なった場合の、有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。
【図９Ａ】アノードラインの電圧分布を示す説明図である。
【図９Ｂ】有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。
【図１０】フィルタ回路１１０の概要を示す説明図である。
【図１１】フィルタ回路１１０を設けない場合に生じる電圧降下を示す説明図である。
【図１２】電圧降下の様子をグラフで示す説明図である。
【図１３】有機ＥＬ素子のアノード側に抵抗を挿入した場合における電圧降下を示す説明図である。
【図１４】電圧降下の様子をグラフで示す説明図である。
【図１５】隣接する画素間に抵抗を挿入した場合の電圧降下を示す説明図である。
【図１６】電圧降下の様子をグラフで示す説明図である。
【図１７】フィルタ回路１１０を設けた場合の隣接する画素間の電位差と設けない場合の隣接する画素間の電圧降下との関係をグラフで示す説明図である。
【図１８】画素回路を簡潔に示す説明図である。
【図１９】画素回路を簡潔に示す説明図である。
【図２０】画素回路を簡潔に示す説明図である。
【図２１】有機ＥＬ素子に印加される電圧の分布をグラフで示す説明図である。
【図２２】有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【図２３】有機ＥＬ素子に印加される電圧の分布をグラフで示す説明図である。
【図２４】有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【図２５】有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【図２６】有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２５】
＜１．本発明の一実施形態＞
［画素回路の概要］
まず、図面を参照しながら本発明の一実施形態に係る自発光表示装置の画素回路の概要を説明する。以下では、本発明の実施形態に係る表示装置が、有機ＥＬ素子を発光素子として有する有機ＥＬ表示装置である場合を例に挙げる。なお、本発明の実施形態に係る表示装置は、有機ＥＬ表示装置に限られない。例えば、本発明の実施形態に係る表示装置としては、無機ＥＬ素子（Ｉｎｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ  Ｅｌｅｍｅｎｔ）など、電流が流れることにより発光する任意の発光素子を有する表示装置が挙げられる。
【００２６】
図１は、本発明の一実施形態に係る自発光表示装置の画素回路１０の概要を示す説明図である。図１に示した画素回路１０は、本発明の表示装置の電圧調整回路の一例である。以下、図１を用いて本発明の一実施形態に係る自発光表示装置の画素回路１０の概要について説明する。
【００２７】
本発明の一実施形態に係る画素回路１０は、図１に示したように、画像を表示する領域であるアクティブ領域１００に、複数の画素回路１２１がマトリクス状に配置された回路である。画素回路１２１のそれぞれには有機ＥＬ素子が設けられており、本発明の一実施形態に係る画素回路１０は、画素回路１２１に流れる電流に応じて自発光することで画像を表示することができる。
【００２８】
図１には、アクティブ領域１００の所定の行１０１を拡大したものも示されている。アクティブ領域１００のそれぞれの行１０１には、フィルタ回路１１０と、画素回路部１２０と、が含まれる。また、アクティブ領域１００のそれぞれの行１０１は、電源線ＥＬＶＤＤ１、ＥＬＶＤＤ２、ＥＬＶＤＤ３、ＥＬＶＳＳが設けられる。
【００２９】
電源線ＥＬＶＤＤ１は、電源線ＥＬＶＤＤ２と、アクティブ領域１００の横方向における中央部分で接続されている。詳細については後述するが、電源線ＥＬＶＤＤ１は、電源線ＥＬＶＤＤ２と、アクティブ領域１００の横方向における中央部分で接続されることで、電源配線の引き回しによる画素回路部１２０における電圧降下を補償する。なおアクティブ領域１００の横方向における中央部分とは、例えば、アクティブ領域１００の左端及び右端からそれぞれアクティブ領域１００の横幅の１／４の位置の間の部分であり得るが、本発明では、アクティブ領域１００の横方向における中央部分は上述したものに限定されるものではない。また本実施形態では、電源線ＥＬＶＤＤ１は、電源線ＥＬＶＤＤ２と、アクティブ領域１００の横方向における中央部分で接続されているが、本発明は、異なる方向で電源線ＥＬＶＤＤ１と電源線ＥＬＶＤＤ２とが接続される構成も可能である。
【００３０】
電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間には、フィルタ回路１１０が設けられる。電源線ＥＬＶＤＤ３から電源線ＥＬＶＳＳに電流が流れることで、画素回路部１２０のそれぞれの画素回路１２１が電流量に応じて発光する。
【００３１】
フィルタ回路１１０は、図１に示したように電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間に設けられる回路である。フィルタ回路１１０は、アクティブ領域１００の横方向の全てにおいて均一な電圧が印加されるよう、電源線ＥＬＶＤＤ３の電圧を調整することを目的として設けられた回路である。フィルタ回路１１０は、電源線ＥＬＶＤＤ２または電源線ＥＬＶＤＤ３の単位長さ当たりの抵抗値よりも大きな単位長さ当たりの抵抗値を持つ素子を備える。フィルタ回路１１０は、この抵抗値の条件を満たすように構成されるものであれば、例えば、後述するようにトランジスタで構成されても良く、ダイオードで構成されても良く、抵抗体で構成されても良く、またダイオード接続されたトランジスタで構成されても良い。フィルタ回路１１０には、発光する画素回路１２１に応じてフィルタ回路１１０の動作を制御する制御線１３０が接続される。
【００３２】
本発明の表示装置の電圧調整回路の一例である、本発明の一実施形態に係る画素回路１０は、図１に示したような構成を有することにより、電源配線の引き回しによる電圧降下及び輝度ムラを簡便に低減させることが可能となる。画素回路１０の詳細な構成及び画素回路１０の動作については後述する。
【００３３】
以上、図１を用いて本発明の一実施形態に係る自発光表示装置の画素回路１０の概要について説明した。続いて、本発明の一実施形態に係る自発光表示装置の画素回路１０の回路構成例について説明する。
【００３４】
［画素回路の構成例］
図２は、本発明の一実施形態に係る自発光表示装置の画素回路１０の構成例を示す説明図である。また、図３Ａは、図２に示した画素回路１０の、Ａ部分を拡大して示した説明図である。以下、図２及び図３Ａを用いて本発明の一実施形態に係る自発光表示装置の画素回路１０の構成例について説明する。
【００３５】
上述したように、本発明の一実施形態に係る自発光表示装置の画素回路１０は、画像を表示する領域であるアクティブ領域１００に、複数の画素回路１２１がマトリクス状に、配置された回路である。そして画素回路１０には、電源線ＥＬＶＤＤ１、ＥＬＶＤＤ２、ＥＬＶＤＤ３が接続される。電源線ＥＬＶＤＤ１は、本発明の第１の電源配線に相当し、電源線ＥＬＶＤＤ２は、本発明の第２の電源配線に相当し、電源線ＥＬＶＤＤ３は、本発明の第３の電源配線に相当する。図２に示した例では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の、色の三原色のそれぞれの画素回路が規則的に配置され、色の三原色の画素回路のそれぞれについて電源線ＥＬＶＤＤ１、ＥＬＶＤＤ２、ＥＬＶＤＤ３が設けられている。なお、図２や図３Ａに示した例では、色の三原色の画素回路のそれぞれについて電源線ＥＬＶＤＤ１、ＥＬＶＤＤ２、ＥＬＶＤＤ３が設けられているが、本発明は係る例に限定されるものではなく、各電源線は、各色で共通であっても良い。
【００３６】
電源線ＥＬＶＤＤ１は、アクティブ領域１００の左側及び右側に設けられており、双方からアクティブ領域１００に対して給電する。赤色の画素回路に接続される電源線を電源線ＥＬＶＤＤ１＿Ｒ、ＥＬＶＤＤ２＿Ｒ、ＥＬＶＤＤ３＿Ｒとする。同様に、緑色の画素回路に接続される電源線を電源線ＥＬＶＤＤ１＿Ｇ、ＥＬＶＤＤ２＿Ｇ、ＥＬＶＤＤ３＿Ｇとし、青色の画素回路に接続される電源線を電源線ＥＬＶＤＤ１＿Ｂ、ＥＬＶＤＤ２＿Ｂ、ＥＬＶＤＤ３＿Ｂとする。
【００３７】
電源線ＥＬＶＤＤ１＿Ｒは、電源線ＥＬＶＤＤ２＿Ｒと、アクティブ領域１００の横方向における中央部分で接続されている。電源線ＥＬＶＤＤ１＿Ｒは、電源線ＥＬＶＤＤ２＿Ｒと、アクティブ領域１００の横方向における中央部分で接続されることで、電源配線の引き回しによる画素回路部１２０における電圧降下を補償する。同様に、電源線ＥＬＶＤＤ１＿Ｇは、電源線ＥＬＶＤＤ２＿Ｇと、アクティブ領域１００の横方向における中央部分で接続されており、電源線ＥＬＶＤＤ１＿Ｂは、電源線ＥＬＶＤＤ２＿Ｂと、アクティブ領域１００の横方向における中央部分で接続されている。
【００３８】
電源線ＥＬＶＤＤ２＿Ｒと電源線ＥＬＶＤＤ３＿Ｒとの間は、フィルタ回路１１０Ｒで接続されている。同様に、電源線ＥＬＶＤＤ２＿Ｇと電源線ＥＬＶＤＤ３＿Ｇとの間は、フィルタ回路１１０Ｇで接続されており、電源線ＥＬＶＤＤ２＿Ｂと電源線ＥＬＶＤＤ３＿Ｂとの間は、フィルタ回路１１０Ｂで接続されている。
【００３９】
図３Ａは、図２に示した画素回路１０の、Ａ部分を拡大して示した説明図である。図２に示した画素回路１０のＡ部分を拡大すると、図３Ａに示したように赤（Ｒ）、緑（Ｇ）、青（Ｂ）の、色の三原色のそれぞれの画素回路１２１Ｒ、１２１Ｇ、１２１Ｂが規則的に配置されている。画素回路１２１Ｒ、１２１Ｇ、１２１Ｂは、それぞれ、電流が流れると発光する有機ＥＬ素子を有する。画素回路１２１Ｒ、１２１Ｇ、１２１Ｂの内部の構成は、有機ＥＬ素子を有するものであれば、特定の構成に限定されるものではない。図３Ｂ及び図３Ｃは、画素回路１２１Ｒ、１２１Ｇ、１２１Ｂの内部の構成例を回路図で示す説明図である。画素回路１２１Ｒ、１２１Ｇ、１２１Ｂは、例えば図３Ｂ及び図３Ｃに示すような構成の画素回路でも良く、その他の構成を有する定電圧駆動の画素回路でも良く、定電流駆動の画素回路でも良い。
【００４０】
そして電源線ＥＬＶＤＤ２＿Ｒと電源線ＥＬＶＤＤ３＿Ｒとの間は、トランジスタＴｒＲで接続されている。このトランジスタＴｒＲが、図２で示したフィルタ回路１１０Ｒの機能を担う。同様に、電源線ＥＬＶＤＤ２＿Ｇと電源線ＥＬＶＤＤ３＿Ｇとの間は、フィルタ回路１１０Ｇの機能を担うトランジスタＴｒＧで接続されており、電源線ＥＬＶＤＤ２＿Ｂと電源線ＥＬＶＤＤ３＿Ｂとの間は、フィルタ回路１１０Ｂの機能を担うトランジスタＴｒＢで接続されている。
【００４１】
図３Ａに示したように、電源線ＥＬＶＤＤ２＿Ｒと電源線ＥＬＶＤＤ３＿Ｒとの間にトランジスタＴｒＲが、電源線ＥＬＶＤＤ２＿Ｇと電源線ＥＬＶＤＤ３＿Ｇとの間にトランジスタＴｒＧが、電源線ＥＬＶＤＤ２＿Ｂと電源線ＥＬＶＤＤ３＿Ｂとの間にトランジスタＴｒＢが、それぞれ設けられることで、本発明の一実施形態に係る画素回路１０は電源配線の引き回しによる電圧降下及び輝度ムラを簡便に低減させることが可能となる。
【００４２】
以上、本発明の一実施形態に係る自発光表示装置の画素回路１０の回路構成例について説明した。続いて、本発明の一実施形態に係る自発光表示装置の画素回路１０の動作について説明する。
【００４３】
［画素回路の動作］
（従来の動作）
まず従来の画素回路の動作について説明する。図４は、本発明の一実施形態に係る画素回路１０のように電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２とアクティブ領域１００の横方向における中央部分で接続されている場合では無い場合における、有機ＥＬ素子（ＯＬＥＤ）のアノードライン（Ａｎｏｄｅ  Ｌｉｎｅ）とカソードライン（Ｃａｔｈｏｄｅ  Ｌｉｎｅ）との間の電圧値をグラフで示す説明図である。図４に示したグラフの横軸は、左端を基準としたアクティブ領域の横方向の位置を示し、縦方向は電圧値を示している。また図５は、有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。
【００４４】
アクティブ領域の両端から給電する場合、図５に示したように、有機ＥＬ素子はアノードラインとカソードラインとの間で並列に接続されているので、アクティブ領域の横方向における中央部分に進んで行くに連れて、アノードラインでは電源配線の引き回しによる電圧降下が生じる。またカソードラインでは、アクティブ領域の横方向における中央が最も電圧が高く、端部に行くに連れて電圧が低下する電圧分布を有する。従って、有機ＥＬ素子に印加される電圧は、アクティブ領域の横方向における中央部が最も低く、端部に行くに連れて高くなっていく。
【００４５】
このように有機ＥＬ素子に電圧が印加されてしまうと、画面のすべての位置で均等に電圧が印加されず、アクティブ領域の横方向における中央部分では電流量が低下して、電流量の低下に伴って発光輝度が低下し、輝度にムラが発生することになる。図６は、有機ＥＬ素子へ印加される電圧の理想的な値をグラフで示す説明図である。図６の実線は、アノードラインとカソードラインとの間の電位差を示している。図６に示したように、アノードラインの電圧分布をカソードラインの電圧分布に合わせ込み、画面のすべての位置で均等に電圧が印加できれば、図６の実線で示したように画面のすべての位置で均等に電圧が印加され、輝度のムラを抑えることが可能になると考えられる。
【００４６】
そこで、アクティブ領域の横方向における中央部分での電流量を補うために、新たな電源線を用意して、アノードラインの横方向における中央部分にその電源線を接続するとどうなるかについて説明する。
【００４７】
図７は、アノードラインの横方向における中央部分に給電を行なった場合の、有機ＥＬ素子のアノードラインとカソードラインとの間の電圧値をグラフで示す説明図である。図７に示したグラフの横軸は、左端を基準としたアクティブ領域の横方向の位置を示し、縦方向は電圧値を示している。また図８は、アノードラインの横方向における中央部分に給電を行なった場合の、有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。
【００４８】
アノードラインの横方向における中央部分に給電を行なうことで、アノードラインの横方向における中央部分の電圧値は上昇する。従って、アノードラインの横方向における中央部分ではアノードラインの両端部分と同等の電圧が有機ＥＬ素子へ印加される。しかし、アノードラインの電圧は、アノードラインの横方向における中央部分と両端部分との間では図７に示したような値となる。従って、アノードラインとカソードラインとの間の電位差は図７の実線で示したような値となる。すなわち、アノードラインは横方向における中央部分ほど電流量が多く、端部に行くほど電流量が少なくなる。アノードラインの電圧降下は、中央部分に行くほど勾配が急峻になり、カソードラインの電圧分布と異なる形状となる。
【００４９】
図９Ａは、フィルタ回路１１０が備えられた場合における、アノードラインの電圧分布を示す説明図である。また図９Ｂは、フィルタ回路１１０が備えられた場合における、有機ＥＬ素子のアノードラインとカソードラインとの間に流れる電流の様子を示す説明図である。図９Ｂに示したように、フィルタ回路１１０を備えることで、図９Ａに示したようにアノードラインの電圧分布をなだらかにすることが出来れば、アノードラインとカソードラインとの間の電位差を図９Ａの実線で示したような値となる。従ってアノードラインの電圧分布をなだらかにすることが出来れば、アノードラインの電圧分布をカソードラインの電圧分布に似た形状とすることが出来て、画面のすべての位置で有機ＥＬ素子に均等に電圧が印加できる。
【００５０】
そこで本件発明者らは、アノードラインの電圧分布をカソードラインの電圧分布に合わせ込み、画面のすべての位置で有機ＥＬ素子に均等に電圧が印加できる技術について鋭意検討を行なった。そして本件発明者らは、以下で示すように、アノードラインの電圧分布をカソードラインの電圧分布に合わせ込んで、画面のすべての位置で有機ＥＬ素子に均等に電圧が印加することで、輝度のムラを抑えることが可能な画素回路の構成を見出すに至った。
【００５１】
（フィルタ回路の概要）
図１０は、本発明の一実施形態に係る画素回路１０に含まれる、フィルタ回路１１０の概要を示す説明図である。以下、図１０を用いて、本発明の一実施形態に係る画素回路１０に含まれる、フィルタ回路１１０の概要について説明する。
【００５２】
図１０に示したように、フィルタ回路１１０は、電源線ＥＬＶＤＤ２と、アノードラインである電源線ＥＬＶＤＤ３との間に設けられる回路である。そして図１０に示した例では、フィルタ回路１１０は画素回路１２１ごとに１つのトランジスタＴｒを有するように構成されている。図１０では、説明を簡単にするために、２つの画素回路１２１のみが図示されている。そしてフィルタ回路１１０の各トランジスタＴｒのゲートは、共通の制御線１３０に接続される。フィルタ回路１１０の各トランジスタＴｒは、共通の制御線１３０によって抵抗値の制御がなされる。なお図１０に示した例では、フィルタ回路１１０は画素回路１２１ごとに１つのトランジスタＴｒを有するように構成されているが、複数の画素に１つのトランジスタＴｒを有するように構成されていてもよい。また図１０では、フィルタ回路１１０の各トランジスタＴｒはＰチャネルトランジスタとして示しているが、フィルタ回路１１０の各トランジスタＴｒはＮチャネルトランジスタでもよい。
【００５３】
フィルタ回路１１０は、アノードラインである電源線ＥＬＶＤＤ３の電圧分布を、カソードラインの電圧分布に一致させるようにするための回路である。すなわちフィルタ回路１１０は、アノードラインである電源線ＥＬＶＤＤ３の電圧分布を、図９Ａに示したような形状にするための回路である。
【００５４】
フィルタ回路１１０の動作原理について説明する。まずフィルタ回路１１０を設けない場合に生じる電圧降下について説明する。図１１は、フィルタ回路１１０を設けない場合に生じる電圧降下を示す説明図である。図１１には、並列に接続されている２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２と、有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に電流を供給する電源Ｖと、が示されている。
【００５５】
２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２は並列に接続されており、画素間の配線の抵抗ｒは十分小さいので、電源Ｖから供給される電流は２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２とも略等しくなる。２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に流れる電流をＩとすると、図１１のＡ点からＣ点への電圧降下ΔＶＡＣは、ΔＶＡＣ＝Ｉｒとなる。図１２は、Ａ点からＣ点への電圧降下ΔＶＡＣの様子をグラフで示す説明図である。図１２のグラフは横軸が位置を、縦軸が電圧値を表している。図１２のグラフでは、Ａ点からＣ点へは電圧降下ΔＶＡＣは、ΔＶＡＣ＝Ｉｒとなることを示している。
【００５６】
図１３は、フィルタ回路１１０として、有機ＥＬ素子のアノード側に抵抗を挿入した場合における電圧降下を示す説明図である。図１３には、並列に接続されている２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２と、有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に電流を供給する電源Ｖと、が示されている。さらに図１３には、２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２のアノード側に、それぞれ抵抗Ｒが挿入された状態の構成が示されている。
【００５７】
２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２は並列に接続されており、画素間の配線の抵抗ｒは十分小さいので、電源Ｖから供給される電流は２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２とも略等しくなる。また２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２のアノード側には同じ抵抗Ｒが接続されている。従って、２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に流れる電流をＩとすると、図１３のＡ’点からＣ’点への電圧降下ΔＶＡ’Ｃ’は、ΔＶＡ’Ｃ’＝Ｉｒとなり、Ａ’点からＢ’点、及びＣ’点からＤ’点へは、それぞれ同じ電流Ｉが流れることから、図１３のＢ’点とＤ’点との間の電位差ΔＶＢ’Ｄ’は、ΔＶＢ’Ｄ’＝Ｉｒとなる。
【００５８】
図１４は、Ａ’点からＣ’点への電圧降下ΔＶＡ’Ｃ’及びＢ’点からＤ’点への電位差ΔＶＢ’Ｄ’の様子をグラフで示す説明図である。図１４のグラフは横軸が位置を、縦軸が電圧値を表している。図１４のグラフでは、Ａ’点からＣ’点への電圧降下ΔＶＡ’Ｃ’は、ΔＶＡ’Ｃ’＝Ｉｒとなり、Ａ’点からＢ’点、及びＣ’点からＤ’点へは、それぞれ電圧がＩＲ低下することから、Ｂ’点からＤ’点への電位差ΔＶＢ’Ｄ’も、ΔＶＢ’Ｄ’＝Ｉｒとなることを示している。
【００５９】
図１５は、隣接する画素間に抵抗を挿入した場合の電圧降下を示す説明図である。図１５には、並列に接続されている２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２と、有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に電流を供給する電源Ｖと、が示されている。図１５には、２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２のアノード側に、それぞれ抵抗Ｒが挿入された状態の構成が示されている。さらに図１５には、隣接する２つの有機ＥＬ素子ＯＬＥＤ１のアノード側と有機ＥＬ素子ＯＬＥＤ２のアノード側との間に抵抗ｒが挿入された状態の構成が示されている。
【００６０】
図１５のＢ’’点とＤ’’点との間には電位差があるので、Ｂ’’点とＤ’’点との間には、その電位差に応じた電流Δｉが流れる。２つの有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２に流れる電流が変わらないとすると。図１５のＡ’’点とＢ’’点との間に流れる電流はＩ＋Δｉとなり、図１５のＡ’’点とＣ’’点との間に流れる電流はＩ−Δｉとなる。
【００６１】
図１６は、Ａ’’点からＣ’’点への電圧降下ΔＶＡ’’Ｃ’’及びＢ’’点からＤ’’点への電位差ΔＶＢ’’Ｄ’’の様子をグラフで示す説明図である。図１３に示した構成と比較して、Ｂ’’点の電位は図１３のＢ’点の電位よりΔｉＲ低下する。また図１３に示した構成と比較して、Ｃ’’点の電位は図１３のＣ’点の電位よりΔｉＲ上昇する。そして図１３に示した構成と比較して、Ｄ’’点の電位は図１３のＤ’点の電位よりΔｉ（ｒ＋Ｒ）上昇する。従って図１５のＢ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’は、ΔＶＢ’’Ｄ’’＝Ｉｒ−ΔｉＲ−Δｉ（Ｒ＋ｒ）＝Ｉｒ−Δｉ（２Ｒ＋ｒ）となる。
【００６２】
図１１のＡ点からＣ点への電圧降下ΔＶＡＣと、図１５のＢ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’とを比較する。上述したように、Ａ点からＣ点へは電圧降下ΔＶＡＣは、ΔＶＡＣ＝Ｉｒである。また図１５のＢ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’は、キルヒホッフの法則からΔｉを消去して、以下の数式１の通りとなる。
【００６３】
【数１】
2015232650.tif 000003
【００６４】
従って、図１１のＡ点からＣ点への電圧降下ΔＶＡＣと、図１５のＢ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’との関係は以下の数式２の通りとなる。
【００６５】
【数２】
2015232650.tif 000004
【００６６】
図１７は、図１１のＡ点からＣ点への電圧降下ΔＶＡＣと、図１５のＢ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’との関係をグラフで示す説明図である。図１７に示したようにΔＶＢ’’Ｄ’’／ΔＶＡＣは、Ｒ／ｒの値が大きいほど小さくなる。従って、有機ＥＬ素子ＯＬＥＤ１、ＯＬＥＤ２のアノード側に挿入する抵抗Ｒの値を大きくすればするほど、Ｂ’’点とＤ’’点との間の電位差ΔＶＢ’’Ｄ’’が小さくなることが分かる。なお、抵抗Ｒの値を大きくすればするほど、有機ＥＬ素子を駆動する電圧、すなわち、電源Ｖから供給すべき電圧が大きくなっていくので、抵抗Ｒの値は画素回路のサイズに応じて最適な値を選択することが望ましい。
【００６７】
このようにフィルタ回路１１０を電源線ＥＬＶＤＤ２と、アノードラインである電源線ＥＬＶＤＤ３との間に設けることで、隣接する画素間の電圧降下を緩やかにすることが出来る。そして、フィルタ回路１１０を電源線ＥＬＶＤＤ２と、アノードラインである電源線ＥＬＶＤＤ３との間に設けることで、アノードラインである電源線ＥＬＶＤＤ３の電圧分布を、カソードラインの電圧分布に一致させるようにすることが可能になる。
【００６８】
（フィルタ回路の適用結果）
続いて、フィルタ回路１１０を電源線ＥＬＶＤＤ２と、アノードラインである電源線ＥＬＶＤＤ３との間に適用することによる結果を、フィルタ回路１１０を設けない場合と比較することによって説明する。
【００６９】
図１８は、本発明の一実施形態に係る画素回路１０のように電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２とアクティブ領域１００の横方向における中央部分で接続されている場合では無い場合における画素回路を簡潔に示す説明図である。図１９は、電源線ＥＬＶＤＤ１がアノードラインである電源線ＥＬＶＤＤ２とアクティブ領域１００の横方向における中央部分で接続されている場合における画素回路を簡潔に示す説明図である。そして、図２０は、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２とアクティブ領域１００の横方向における中央部分で接続されており、さらに電源線ＥＬＶＤＤ２とアノードラインである電源線ＥＬＶＤＤ３との間にフィルタ回路１１０としてトランジスタＴｒを画素毎に挿入した場合における画素回路を簡潔に示す説明図である。
【００７０】
なお、図１８〜図２０は、いずれも１行に有機ＥＬ素子が２１６０個設けられた画素回路を簡潔に示したものである。図１９及び図２０では、左側から６７４番目と１４８４番目の有機ＥＬ素子の位置で、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている構成が示されている。
【００７１】
図２０の回路に設けられるフィルタ回路１１０の各トランジスタＴｒのゲートは、制御線１３０に接続される。そしてフィルタ回路１１０の各トランジスタＴｒは、共通の制御線１３０によって抵抗値の制御がなされる。
【００７２】
また図１８ではアノードラインの配線幅が３０μｍ、図１９では電源線ＥＬＶＤＤの配線幅が１５μｍで、アノードラインの配線幅が１５μｍ、図２０では電源線ＥＬＶＤＤ１の配線幅が１０μｍで、電源線ＥＬＶＤＤ２の配線幅が１０μｍで、アノードラインの配線幅が１０μｍであるとする。
【００７３】
図１９の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されているだけの場合の有機ＥＬ素子に印加される電圧の分布と、有機ＥＬ素子に流れる電流の分布を示す。図２１は、図１９の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されているだけの場合の有機ＥＬ素子に印加される電圧の分布をグラフで示す説明図である。また図２２は、図１９の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されているだけの場合の有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【００７４】
図２１に示したグラフの、破線が電源線に印加される電圧の分布、実線が有機ＥＬ素子のアノードに印加される電圧の分布、点線が有機ＥＬ素子のカソードに印加される電圧の分布である。また図２２に示したグラフの、破線は電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されていない場合の有機ＥＬ素子に流れる電流の分布であり、実線は電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と単に接続されているだけの場合の有機ＥＬ素子に流れる電流の分布である。
【００７５】
図１９の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と単に接続されているだけの場合、図２２に示したように、図１８で示した回路構成と比較して、アクティブ領域全体としての電流の変化量は低下している。しかし図２１に示したように、アノードラインの電圧は、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍で変化が急峻になっている。
【００７６】
そして図２２に示したように、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍では電流の変化量も急峻になっている。図２２に示した電流分布は、そのまま輝度分布として現れる。従って、図１９の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されているだけの場合は、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍で輝度にムラが生じやすくなる。
【００７７】
次に、図２０の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の有機ＥＬ素子に印加される電圧の分布と、有機ＥＬ素子に流れる電流の分布を示す。図２３は、図２０の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の有機ＥＬ素子に印加される電圧の分布をグラフで示す説明図である。
【００７８】
また図２４は、図２０のように、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。
【００７９】
図２３に示したグラフの、１点鎖線が電源線ＥＬＶＤＤ１に印加される電圧の分布、破線が電源線ＥＬＶＤＤ１に印加される電圧の分布、実線が有機ＥＬ素子のアノードに印加される電圧の分布、点線が有機ＥＬ素子のカソードに印加される電圧の分布である。また図２４に示したグラフの、破線は電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の有機ＥＬ素子に流れる電流の分布であり、実線は電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の有機ＥＬ素子に流れる電流の分布である。
【００８０】
図２０の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合、図２４に示したように、図１８で示した回路構成と比較して、アクティブ領域全体としての電流の変化量は低下している。そして図２３に示したように、アノードラインの電圧は、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍で変化が、図１９の回路構成の場合と比較して緩やかになっている。
【００８１】
そして図２４に示したように、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍では電流の変化量も、図１９の回路構成の場合と比較して緩やかになっている。従って、図２０の様に、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合は、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続されている部分の近傍で輝度にムラが生じにくくなる。
【００８２】
以上から、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にフィルタ回路１１０が挿入されることで、アノードラインである電源線ＥＬＶＤＤ３の電圧分布を、カソードラインの電圧分布に一致させるようにすることが可能になる。
【００８３】
また、図１８に示した回路構成の電源線の配線幅と、図２０に示した回路構成の各電源線の配線幅の和とは、いずれも３０μｍで同一である。従って、図２０のように３本の電源線ＥＬＶＤＤ１、ＥＬＶＤＤ２、ＥＬＶＤＤ３を設ける場合であっても、電源線の配線幅を増加させずに、アノードラインである電源線ＥＬＶＤＤ３の電圧分布を、カソードラインの電圧分布に一致させるようにすることが可能になる。
【００８４】
ここで、フィルタ回路１１０としてトランジスタを用いる場合、以下で説明する現象が生じ得る。アクティブ領域１００の全体が発光する場合と、アクティブ領域１００の横方向における一部の領域が発光する場合とで、トランジスタのゲートに印加する電圧を変化させないと、有機ＥＬ素子に流れる電流量が変化する。
【００８５】
図２５は、図２０のように、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の、有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。そして図２５は、フィルタ回路１１０としてトランジスタを用いる場合において、発光領域の大きさによってトランジスタのゲートに印加する電圧を変化させないときの有機ＥＬ素子に流れる電流量をグラフで示した図である。図２５には、発光領域全体（Ｗｈｏｌｅ）、発光領域の半分（Ｈａｌｆ）、発光領域の１／４（Ｑｕａｒｔｅｒ１，２）、発光領域の１画素のみ（Ｐｉｘｅｌ）が、それぞれ発光する場合の有機ＥＬ素子に流れる電流量がグラフで示されている。
【００８６】
図２５に示したように、アクティブ領域１００の全体が発光する場合と、アクティブ領域１００の一部の領域が発光する場合とでは、トランジスタのゲートに印加する電圧を変化させないと、有機ＥＬ素子に流れる電流量が変化する。図２５に示したように、発光領域が小さくなればなるほど、有機ＥＬ素子に流れる電流量が大きくなる。有機ＥＬ素子に流れる電流量が大きくなると、その有機ＥＬ素子を有する画素の輝度が高くなってしまい、映像によっては輝度が激しく変動してしまう。
【００８７】
そこで本実施形態では、フィルタ回路１１０としてトランジスタを用いる場合、発光領域の大きさによってトランジスタのゲートに印加する電圧を変化させる。トランジスタのゲートに印加する電圧を変化させることで、トランジスタに流れる電流を調整することが出来る。そして発光領域の大きさによってトランジスタのゲートに印加する電圧を変化させて、トランジスタに流れる電流を調整することで、発光領域の大きさが変わっても輝度をほぼ一定に調整することが出来る。トランジスタに流れる電流の調整は、図１に示した制御線１３０によって行われる。制御線１３０は、トランジスタのゲートに印加する電圧を変化させるために設けられる。
【００８８】
図２６は、図２０のように、電源線ＥＬＶＤＤ１が電源線ＥＬＶＤＤ２と接続され、かつ、電源線ＥＬＶＤＤ２と電源線ＥＬＶＤＤ３との間にトランジスタＴｒが挿入されている場合の、有機ＥＬ素子に流れる電流の分布をグラフで示す説明図である。そして図２６は、フィルタ回路１１０としてトランジスタを用いる場合において、発光領域の大きさによってトランジスタのゲートに印加する電圧を変化させるときの有機ＥＬ素子に流れる電流量をグラフで示した図である。図２６には、図２５と同様に、発光領域全体（Ｗｈｏｌｅ）、発光領域の半分（Ｈａｌｆ）、発光領域の１／４（Ｑｕａｒｔｅｒ１，２）、発光領域の１画素のみ（Ｐｉｘｅｌ）が、それぞれ発光する場合の有機ＥＬ素子に流れる電流量がグラフで示されている。
【００８９】
そして、図２６に示したのは、発光領域全体が発光する場合はトランジスタのゲートに印加する電圧ＶＣＧが０Ｖに、発光領域の半分が発光する場合はトランジスタのゲートに印加する電圧ＶＣＧが３．１Ｖに、発光領域の１／４が発光する場合はトランジスタのゲートに印加する電圧ＶＣＧが３．６Ｖに、発光領域の１画素のみが発光する場合はトランジスタのゲートに印加する電圧ＶＣＧが４．７Ｖに、それぞれ調整された場合の有機ＥＬ素子に流れる電流量である。
【００９０】
図２６に示したように、アクティブ領域１００の全体が発光する場合と、アクティブ領域１００の一部の領域が発光する場合とでは、トランジスタのゲートに印加する電圧を変化させることで、有機ＥＬ素子に流れる電流量が変化しないよう制御することが出来る。また図２６のＱｕａｒｔｅｒ１，２を見ても分かるように、発光領域の広さに応じてトランジスタのゲートに印加する電圧ＶＣＧを設定することで有機ＥＬ素子に流れる電流量が変化しないよう制御することが出来る。
【００９１】
従って本実施形態に係る画素回路１０は、発光領域の大きさが変化する映像を表示しようとする場合に、トランジスタのゲートに印加する電圧ＶＣＧを変化させることで、映像によっては輝度が激しく変動してしまうことを防ぐことが出来る。また本実施形態に係る画素回路１０は、発光領域の大きさが変化する映像を表示しようとする場合に、発光領域の広さに応じてトランジスタのゲートに印加する電圧ＶＣＧを設定すれば輝度の激しい変動を抑制できるので、発光領域の情報さえ分かれば電圧ＶＣＧの値が決まる。従って本実施形態に係る画素回路１０は、トランジスタのゲートに印加する電圧ＶＣＧの制御が容易になる。
【００９２】
本実施形態に係る画素回路１０は、フィルタ回路１１０としてトランジスタを用いる場合において、アクティブ領域１００の発光領域の位置に関係なく、その発光領域の大きさによってトランジスタのゲートに印加する電圧を変化させることで有機ＥＬ素子に流れる電流量が変化しないよう制御することが出来る。従って本実施形態に係る画素回路１０は、複雑な演算を行わなくとも、発光領域の情報さえ分かればトランジスタのゲートに印加する電圧を発光領域の大きさに応じて変化させて、有機ＥＬ素子に流す電流を調整することが可能になる。
【００９３】
＜２．まとめ＞
以上説明したように本発明の一実施形態によれば、アクティブ領域のある一の方向（例えば横方向）における中央部分で電源線を接続し、さらに有機ＥＬ素子のアノード側にフィルタ回路１１０を設けることで、有機ＥＬ素子のアノードラインの電圧分布とカソードラインの電圧分布とを略一致させる、画素回路１０が提供される。本発明の一実施形態に係る画素回路１０は、フィルタ回路１１０を設けて、有機ＥＬ素子のアノードラインの電圧分布とカソードラインの電圧分布とを略一致させることで、電源配線の引き回しによる電圧降下及び輝度ムラを低減させることが可能になる。
【００９４】
また本発明の一実施形態に係る画素回路１０は、電源配線の引き回しによる電圧降下を低減させることができるので、電源の配線幅を狭くすることが可能になり、高精細化や高開口率化に大きく寄与できる。
【００９５】
なお上記実施形態では、フィルタ回路１１０にトランジスタを用いたが、有機ＥＬ素子のアノードラインの電圧分布とカソードラインの電圧分布とを略一致させるように機能する素子であれば、フィルタ回路１１０に用いるのはトランジスタに限られない。例えば、フィルタ回路１１０としてダイオードを用いてもよく、抵抗体を用いてもよい。また例えば、フィルタ回路１１０としてダイオード接続されたトランジスタを用いてもよい。
【００９６】
また上記実施形態では、アクティブ領域１００の電源線について、アクティブ領域１００の中央部分で電源線同士を接続し、さらにフィルタ回路１１０を設けることで、電源配線の引き回しによる電圧降下及び輝度ムラを低減させた例を示したが、本発明の表示装置の電圧調整回路は係る例に限定されるものではない。例えば、図２のいわゆる額縁領域にある電源線ＥＬＶＤＤ＿Ｒの配線も、アクティブ領域１００内の電源線ＥＬＶＤＤ２と同様に引き回しによって電圧が降下する。そこで、例えば図２の電源線ＥＬＶＤＤ＿Ｒを図１の電源線ＥＬＶＤＤ３として、同様にフィルタ回路１１０を設けることにより、額縁領域にある電源線ＥＬＶＤＤ＿Ｒの電圧降下を抑制することが可能になる。
【００９７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００９８】
１０    画素回路
１００    アクティブ領域
１１０    フィルタ回路
１２０    画素回路部
１２１    画素回路
１３０    制御線
【図１】
2015232650.tif 000005
【図２】
2015232650.tif 000006
【図３Ａ】
2015232650.tif 000007
【図３Ｂ】
2015232650.tif 000008
【図３Ｃ】
2015232650.tif 000009
【図４】
2015232650.tif 000010
【図５】
2015232650.tif 000011
【図６】
2015232650.tif 000012
【図７】
2015232650.tif 000013
【図８】
2015232650.tif 000014
【図９Ａ】
2015232650.tif 000015
【図９Ｂ】
2015232650.tif 000016
【図１０】
2015232650.tif 000017
【図１１】
2015232650.tif 000018
【図１２】
2015232650.tif 000019
【図１３】
2015232650.tif 000020
【図１４】
2015232650.tif 000021
【図１５】
2015232650.tif 000022
【図１６】
2015232650.tif 000023
【図１７】
2015232650.tif 000024
【図１８】
2015232650.tif 000025
【図１９】
2015232650.tif 000026
【図２０】
2015232650.tif 000027
【図２１】
2015232650.tif 000028
【図２２】
2015232650.tif 000029
【図２３】
2015232650.tif 000030
【図２４】
2015232650.tif 000031
【図２５】
2015232650.tif 000032
【図２６】
2015232650.tif 000033