(57)【要約】【課題】送信電力特性のばらつきを低減可能な半導体集積回路装置および高周波電力増幅器モジュールを提供する。【解決手段】例えば、バンドギャップリファレンス回路ＢＧＲと、レギュレータ回路ＶＲＥＧと、これらの間に設けられ、ユニティ・ゲイン・バッファＢＦを含んだ基準電圧補正回路ＶＲＥＦＣＴＬ１とを備え、ＶＲＥＦＣＴＬ１によってＢＧＲからのバンドギャップ電圧Ｖｂｇのばらつきを補正する。ＶＲＥＦＣＴＬ１は、それぞれ異なる抵抗値（Ｒｒ１〜Ｒｒ３）を持つ第１〜第３抵抗経路を備え、ＢＦの出力電圧を反映した電流（Ｉ２）を第１〜第３抵抗経路のいずれか１個に選択的に供給することで補正を行う。この際の選択は、ボンディングワイヤＢＷを端子ＲＥＦ１〜ＲＥＦ３のいずれか１個に接続することで行う。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１基準電圧を生成する基準電圧生成回路と、
前記第１基準電圧が入力され、前記第１基準電圧を補正した第２基準電圧を生成する基準電圧補正回路と、
負帰還構成の第１アンプ回路および帰還抵抗を含み、前記第２基準電圧と前記帰還抵抗の抵抗値に応じて所定の出力電圧を生成するレギュレータ回路とを備え、
前記基準電圧補正回路は、
前記第１基準電圧が入力され、前記第１基準電圧と略同電位となる第１電圧を出力し、入出力間のインピーダンス変換を行うバッファ回路と、
前記第１電圧の電圧値に応じた電流値を持つ第１電流を生成する第１抵抗と、
前記第１電流の電流値に比例する電流値を持つ第２電流が供給される第１ノードと、
前記第１ノードと第１電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第１、第２および第３抵抗経路とを備え、
前記第１ノードには、前記第１、第２および第３抵抗経路の中から選択されるいずれか１個の抵抗経路に伴う抵抗値と前記第２電流の電流値とに基づいて前記第２基準電圧が生成される半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記バッファ回路は、
第１入力ノードに前記第１基準電圧が入力される第２アンプ回路と、
前記第２アンプ回路の出力によって制御され、一端が前記第２アンプ回路の第２入力ノードと前記第１抵抗とに結合される第１トランジスタとを備え、
前記第２電流は、前記第１トランジスタとカレントミラー接続される第２トランジスタを介して前記第１ノードに供給される半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記半導体集積回路装置は、１個の半導体チップによって実現され、
前記半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第１ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第１ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第１ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記半導体チップの外部に設けられる前記第１電源電圧の供給領域にボンディングワイヤを介して接続することで実現される半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記半導体チップは、さらに、
第４端子と、
前記レギュレータ回路の出力ノードと前記第４端子の間に直列に結合される第１スイッチおよび第４抵抗と、
前記レギュレータ回路の出力ノードと前記第４端子の間に直列に結合され、前記第１スイッチおよび前記第４抵抗と並列に結合される第２スイッチおよび第５抵抗とを備え、
前記第４端子は、電力増幅用トランジスタのバイアス設定に用いられる半導体集積回路装置。
【請求項５】
請求項２記載の半導体集積回路装置において、
前記基準電圧生成回路は、バンドギャップリファレンス回路である半導体集積回路装置。
【請求項６】
請求項２記載の半導体集積回路装置において、
前記半導体集積回路装置は、１個の半導体チップによって構成され、
前記半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第１ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第１ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第１ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記半導体チップの内部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続することで実現される半導体集積回路装置。
【請求項７】
請求項２記載の半導体集積回路装置において、
前記半導体集積回路装置は、１個の半導体チップによって構成され、
前記半導体チップは、第５および第６端子を備え、
前記第１抵抗経路は、前記第１ノードと前記第５端子の間に結合される第６抵抗によって実現され、
前記第２および第３抵抗経路は、
前記第１ノードと前記第６端子の間に直列に結合される第７および第８抵抗と、
前記第８抵抗と並列に結合されるフューズとによって実現され、
前記第１抵抗経路の選択は、前記第５端子を、前記半導体チップの内部又は外部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続することで実現され、
前記第２抵抗経路の選択は、前記第６端子を、前記半導体チップの内部又は外部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続することで実現され、
前記第３抵抗経路の選択は、前記第６端子を、前記半導体チップの内部又は外部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続すると共に、前記フューズを切断することで実現される半導体集積回路装置。
【請求項８】
第１基準電圧を生成する基準電圧生成回路と、
第１入力ノードに前記第１基準電圧が入力される第１アンプ回路と、
前記第１アンプ回路の出力によって制御され、一端が前記第１アンプ回路の第２入力ノードに結合される第１トランジスタと、
前記第２入力ノードと第１電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第１、第２および第３抵抗経路と、
前記第１トランジスタとカレントミラー接続される第２トランジスタとを有する半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記半導体集積回路装置は、１個の半導体チップによって実現され、
前記半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第２入力ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第２入力ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第２入力ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記半導体チップの外部に設けられる前記第１電源電圧の供給領域にボンディングワイヤを介して接続することで実現される半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第２トランジスタに流れる電流は、電力増幅用トランジスタのバイアス設定に用いられる半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記基準電圧生成回路は、バンドギャップリファレンス回路である半導体集積回路装置。
【請求項１２】
請求項９記載の半導体集積回路装置において、
前記半導体集積回路装置は、１個の半導体チップによって構成され、
前記半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第２入力ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第２入力ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第２入力ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記半導体チップの内部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続することで実現される半導体集積回路装置。
【請求項１３】
単数または複数の半導体チップが搭載されるモジュール配線基板を備え、
前記単数または複数の半導体チップには、
複数の電力増幅用トランジスタと、
前記複数の電力増幅用トランジスタにバイアスを供給する制御ブロックとが形成され、
前記制御ブロックは、
第１基準電圧を生成する基準電圧生成回路と、
前記第１基準電圧が入力され、前記第１基準電圧を補正した第２基準電圧を生成する基準電圧補正回路と、
負帰還構成の第１アンプ回路および帰還抵抗を含み、前記第２基準電圧と前記帰還抵抗の抵抗値に応じて所定の出力電圧を生成するレギュレータ回路とを備え、
前記基準電圧補正回路は、
前記第１基準電圧が入力され、前記第１基準電圧と略同電位となる第１電圧を出力し、入出力間のインピーダンス変換を行うバッファ回路と、
前記第１電圧の電圧値に応じた電流値を持つ第１電流を生成する第１抵抗と、
前記第１電流の電流値に比例する電流値を持つ第２電流が供給される第１ノードと、
前記第１ノードと第１電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第１、第２および第３抵抗経路とを備え、
前記第１ノードには、前記第１、第２および第３抵抗経路の中から選択されるいずれか１個の抵抗経路に伴う抵抗値と前記第２電流の電流値とに基づいて前記第２基準電圧が生成され、
前記複数の電力増幅用トランジスタのバイアスは、前記レギュレータ回路の出力電圧に応じて定められる高周波電力増幅器モジュール。
【請求項１４】
請求項１３記載の高周波電力増幅器モジュールにおいて、
前記バッファ回路は、
第１入力ノードに前記第１基準電圧が入力される第２アンプ回路と、
前記第２アンプ回路の出力によって制御され、一端が前記第２アンプ回路の第２入力ノードと前記第１抵抗とに結合される第１トランジスタとを備え、
前記第２電流は、前記第１トランジスタとカレントミラー接続される第２トランジスタを介して前記第１ノードに供給される高周波電力増幅器モジュール。
【請求項１５】
請求項１４記載の高周波電力増幅器モジュールにおいて、
前記単数又は複数の半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第１ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第１ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第１ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記モジュール配線基板上に設けられる前記第１電源電圧の供給領域にボンディングワイヤを介して接続することで実現される高周波電力増幅器モジュール。
【請求項１６】
請求項１４記載の高周波電力増幅器モジュールにおいて、
前記単数又は複数の半導体チップは、さらに、
第２ノードと、
前記レギュレータ回路の出力ノードと前記第２ノードの間に直列に結合される第１スイッチおよび第４抵抗と、
前記レギュレータ回路の出力ノードと前記第２ノードの間に直列に結合され、前記第１スイッチおよび前記第４抵抗と並列に結合される第２スイッチおよび第５抵抗とを備え、
前記複数の電力増幅用トランジスタのバイアスは、前記第２ノードから供給される高周波電力増幅器モジュール。
【請求項１７】
請求項１４記載の高周波電力増幅器モジュールにおいて、
前記基準電圧生成回路は、バンドギャップリファレンス回路である高周波電力増幅器モジュール。
【請求項１８】
請求項１４記載の高周波電力増幅器モジュールにおいて、
前記単数又は複数の半導体チップは、さらに、第１、第２および第３端子を備え、
前記第１抵抗経路は、前記第１ノードと前記第１端子の間に結合される第１抵抗によって実現され、
前記第２抵抗経路は、前記第１ノードと前記第２端子の間に結合される第２抵抗によって実現され、
前記第３抵抗経路は、前記第１ノードと前記第３端子の間に結合される第３抵抗によって実現され、
前記第１、第２および第３抵抗経路の選択は、前記第１、第２および第３端子のいずれか１個を、前記単数又は複数の半導体チップの内部に設けられる前記第１電源電圧の供給端子にボンディングワイヤを介して接続することで実現される高周波電力増幅器モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および高周波電力増幅器モジュールに関し、特に、バイアス生成回路を備えた半導体集積回路装置や、バイアス生成回路ならびに当該バイアス生成回路によって駆動される高周波電力増幅器を備えた高周波電力増幅器モジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、高周波電力増幅装置における各段の出力用トランジスタを電流によって駆動する技術が示されている。当該電流は、バンドギャップリファレンス回路と、その出力を２入力の一方とするＣＭＯＳ差動増幅回路と、当該増幅回路の出力を当該増幅回路の２入力の他方に帰還するＰＭＯＳＦＥＴと、当該ＰＭＯＳＦＥＴに流れる電流を設定する抵抗とを備えた定電流回路を用いて生成される。
【０００３】
特許文献２には、高周波電力増幅装置の増幅段におけるトランジスタのバイアス電流を、当該増幅段が飽和型の動作モードの際には小さな温度依存性に設定し、非飽和型の動作モードの際には大きな正の温度依存性に設定する技術が示されている。当該バイアス電流は、飽和型の動作モードの際にはバンドギャップリファレンス回路を利用して生成され、非飽和型の動作モードの際には感温素子（ダイオード）を利用して生成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１７９５４号公報
【特許文献２】特開２００９−２１８９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、携帯電話機を代表とする無線通信端末では、基地局との距離に応じた送信電力の制御や、バッテリの寿命を延ばすための送信電力モードの切り替え制御等が行われる。このような電力制御は、高周波電力増幅装置における各出力段トランジスタのバイアスを適宜制御することで行われ、また、当該バイアスは、例えばバンドギャップリファレンス回路等を利用して生成される。
【０００６】
しかしながら、バンドギャップリファレンス回路からの生成電圧には、製造ばらつき等に応じて各高周波電力増幅装置間である程度の誤差が生じる場合がある。この場合、各高周波電力増幅装置間で送信電力特性にばらつきが生じる恐れがある。そこで、例えば、バイアス生成回路と出力段トランジスタが別の半導体チップである場合には、バイアス生成回路と出力段トランジスタの検査結果を利用して、双方のばらつきが相殺されるように組み合わせること等が考えられる。ただし、この場合、組み合わせの管理が煩雑となり、また、組み合わせの相手が得られない半導体チップが多く存在してしまう恐れがある。
【０００７】
後述する各実施の形態は、このようなことを鑑みてなされたものであり、その目的の一つは、送信電力特性のばらつきを低減可能な半導体集積回路装置および高周波電力増幅器モジュールを提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、基準電圧生成回路と、レギュレータ回路と、これらの間に設けられ、略１倍の電圧ゲインをもつバッファ回路を含んだ補正回路とを備え、当該補正回路によって基準電圧生成回路の出力電圧を補正する。当該補正回路は、具体的には、それぞれ異なる抵抗値を持つ第１〜第３抵抗経路を備え、バッファ回路の出力電圧を反映した電流を第１〜第３抵抗経路のいずれか１個に選択的に供給することで補正を行う。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、高周波電力増幅器モジュールにおいて、送信電力特性のばらつき低減が実現可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。
【図２】図１の無線通信システムにおいて、その高周波電力増幅器モジュール全体の概略構成例を示す全体ブロック図である。
【図３】図２の制御チップにおいて、その概略的な構成例を示す回路図である。
【図４】図３の制御チップにおいて、その基準電圧補正回路を含む主要部の詳細構成例を示す回路図である。
【図５】図２の高周波電力増幅器モジュールにおいて、その高周波電力増幅チップ周りの詳細な構成例を示す回路図である。
【図６】図２の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。
【図７】図６の変形例であり、図２の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。
【図８】図６および図７の高周波電力増幅器モジュールにおいて、その製造方法の一例を示すフロー図である。
【図９】図８のフローにおいて、プローブ検査時のグレード分類方法の一例を示す説明図である。
【図１０】図８の製造方法を用いた場合の効果の一例を示す概念図である。
【図１１】本発明の実施の形態２による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。
【図１２】図１１の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。
【図１３】図１２のコンパレータ回路ブロックの動作例を示す説明図である。
【図１４】本発明の実施の形態３による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。
【図１５】図１４の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。
【図１６】図１５のコンパレータ回路ブロックの動作例を含めた補正方法の一例を表す説明図である。
【図１７】本発明の実施の形態４による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。
【図１８】（ａ）および（ｂ）は、本発明の実施の形態５による高周波電力増幅器モジュールにおいて、その全体の概略構成例を示す全体ブロック図である。
【図１９】図１８（ｂ）の高周波電力増幅器モジュールにおいて、その高周波電力増幅制御チップの詳細な構成例を示す回路図である。
【図２０】図１９の高周波電力増幅制御チップにおいて、その基準電流生成・補正回路周りの詳細な構成例を示す回路図である。
【図２１】本発明の実施の形態６による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
《携帯電話システム（無線通信システム）の全体構成》
図１は、本発明の実施の形態１による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。図１の携帯電話システムは、ベースバンドユニットＢＢＵ、高周波システム部ＲＦＳＹＳ、アンテナＡＮＴ、スピーカＳＰＫ、およびマイクＭＩＣ等を備えている。ＢＢＵは、例えば、ＳＰＫやＭＩＣで用いるアナログ信号をディジタル信号に変換したり、通信に伴う様々なディジタル信号処理（変調、復調、ディジタルフィルタ処理等）を行ったり、通信に伴う各種制御信号の出力等を行う。この各種制御信号の中には、送信電力モードの切り替えを行うパワーモード選択信号ＰＭＤや周波数帯（バンド）の選択を行うバンド選択信号ＥＮが含まれる。
【００１７】
高周波システム部ＲＦＳＹＳは、高周波信号処理装置ＲＦＩＣ１と、ＳＡＷ（Surface Acoustic Wave）フィルタＳＡＷ１，ＳＡＷ２と、高周波電力増幅器モジュールＲＦＭＤ１と、ロウパスフィルタＬＰＦ１，ＬＰＦ２と、アンテナスイッチＡＮＴＳＷ／デュプレクサＤＰＸを備えている。ＲＦＩＣ１は、例えば、送信用ミキサ回路、受信用ミキサ回路、ロウノイズアンプ回路（ＬＮＡ）等を含んだ一つの半導体チップで構成され、主にＢＢＵで用いるベースバンド信号と、ＲＦＭＤ１で用いる高周波信号との間の周波数変換（アップコンバート、ダウンコンバート）等を行う。ＲＦＩＣ１は、ここでは、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）やＬＴＥ（Long Term Evolution）用等である。Ｗ−ＣＤＭＡ規格やＬＴＥ規格では、十を超える数の周波数帯（バンド）が定められる。特に限定はされないが、ＲＦＩＣ１は、ここでは、ハイバンドとロウバンドに対応するものとし、ハイバンドは例えば２ＧＨｚ帯近辺のバンドであり、ロウバンドは例えば９００ＭＨｚ帯近辺のバンドである。
【００１８】
高周波電力増幅器モジュールＲＦＭＤ１は、例えば、一つのモジュール配線基板（例えばセラミック配線基板）で実現され、高周波電力増幅回路ＨＰＡ１，ＨＰＡ２、制御ブロックＣＴＬＢＫ、および方向性結合器（カプラ）ＣＰＬ１，ＣＰＬ２等を備える。特に限定されないが、ＨＰＡ１，ＨＰＡ２，ＣＴＬＢＫは、単数又は複数の半導体チップで実現され、当該モジュール配線基板上に実装される。ＣＰＬ１，ＣＰＬ２は、例えば、当該モジュール配線基板上の配線層等を利用して形成される。高周波電力増幅回路ＨＰＡ１は、高周波信号処理装置ＲＦＩＣ１内の送信用ミキサ回路を介して出力されたＷ−ＣＤＭＡ（又はＬＴＥ）のハイバンドの高周波入力信号ＲＦｉｎ＿Ｈを受けて電力増幅を行う。高周波電力増幅回路ＨＰＡ２は、ＲＦＩＣ１の送信用ミキサ回路を介して出力されたＷ−ＣＤＭＡ（又はＬＴＥ）のロウバンド用の高周波入力信号ＲＦｉｎ＿Ｌを受けて電力増幅を行う。
【００１９】
制御ブロックＣＴＬＢＫは、ベースバンドユニットＢＢＵから高周波信号処理装置ＲＦＩＣ１を介して入力されたバンド選択信号ＥＮに基づいてハイバンド側（ＨＰＡ１側）かロウバンド側（ＨＰＡ１側）の一方を選択する。更に、ＣＴＬＢＫは、ＢＢＵからＲＦＩＣ１を介して入力されたパワーモード選択信号ＰＭＤに基づいて、選択したバンド（ＨＰＡ１又はＨＰＡ２）における電力モード（例えば、ハイパワーモード、ミドルパワーモード、ロウパワーモード）を設定する。
【００２０】
カプラＣＰＬ１，ＣＰＬ２は、それぞれ、高周波電力増幅回路ＨＰＡ１，ＨＰＡ２からの高周波出力信号の電力レベルを検波する。当該検波信号は図示しない電力検出回路によって、当該検波信号の大きさに応じた電圧を持つ電力検出電圧ＶＤＥＴに変換される。高周波信号処理装置ＲＦＩＣ１は、当該ＶＤＥＴに応じて高周波入力信号ＲＦｉｎ＿Ｈ又はＲＦｉｎ＿Ｌの振幅を制御する。Ｗ−ＣＤＭＡおよびＬＴＥでは、ＨＰＳＫ（Hybrid Phase Shift Keying），ＱＡＭ（Quadrature Amplitude Modulation）等の包括線変動が生じる変調方式が用いられるため、ＨＰＡ１，ＨＰＡ２には線形増幅が求められる。このため、図１のように、ＲＦｉｎ＿Ｈ又はＲＦｉｎ＿Ｌの振幅レベルと、ＨＰＡ１，ＨＰＡ２の電力モードの組み合わせによって送信電力の制御が行われる場合がある。
【００２１】
ロウパスフィルタＬＰＦ１は、高周波電力増幅回路ＨＰＡ１の高周波出力信号から不要な高調波成分を除去し、それをアンテナスイッチＡＮＴＳＷ／デュプレクサＤＰＸに出力する。ロウパスフィルタＬＰＦ２は、高周波電力増幅回路ＨＰＡ２の高周波出力信号から不要な高調波成分を除去し、それをＡＮＴＳＷ／ＤＰＸに出力する。ＡＮＴＳＷは、図示しないスイッチ切り替え信号に基づいて、アンテナＡＮＴの接続経路（ここでは、ハイバンドの送受信経路かロウバンドの送受信経路の一方）を選択する。デュプレクサＤＰＸは、例えば、送信信号と受信信号を所定の送信／受信周波数帯に応じて分割する。図示は省略するが、ここでは、例えばハイバンド用のデュプレクサとロウバンド用のデュプレクサを備える。
【００２２】
例えば、高周波電力増幅回路ＨＰＡ１からの高周波出力信号は、ハイバンド用のデュプレクサおよびアンテナスイッチＡＮＴＳＷを介したのち送信信号ＴＸとしてアンテナＡＮＴに送信される。逆にＡＮＴで受信した受信信号ＲＸは、ＡＮＴＳＷおよびハイバンド用のデュプレクサを介したのち受信信号ＲＸ＿ＨとしてＳＡＷフィルタＳＡＷ１に出力される。同様に、高周波電力増幅回路ＨＰＡ２からの高周波出力信号は、ロウバンド用のデュプレクサおよびＡＮＴＳＷを介したのちＴＸとしてＡＮＴに送信され、逆にＡＮＴで受信したＲＸは、ＡＮＴＳＷおよびロウバンド用のデュプレクサを介したのち受信信号ＲＸ＿ＬとしてＳＡＷフィルタＳＡＷ２に出力される。ＳＡＷ１はＲＸ＿Ｈから所定の受信周波数帯を抽出して高周波信号処理装置ＲＦＩＣ１に向けて出力し、ＳＡＷ２はＲＸ＿Ｌから所定の受信周波数帯を抽出してＲＦＩＣ１に向けて出力する。ＲＦＩＣ１は、ＳＡＷ１，ＳＡＷ２からの出力信号をロウノイズアンプ回路で増幅したのち、受信用ミキサ回路を用いてベースバンドの信号に変換する。
【００２３】
ここで、前述したように、高周波電力増幅回路ＨＰＡ１，ＨＰＡ２は、制御ブロックＣＴＬＢＫからの制御に基づいて複数のパワーモードで動作し、詳細は後述するが、ＣＴＬＢＫは、ＨＰＡ１，ＨＰＡ２のバイアスを適宜制御することで当該パワーモードの設定を行う。この際に、ＨＰＡ１，ＨＰＡ２には線形増幅（歪みの低減）や低消費電力（電力付加効率の向上）等が求められため、バイアスを目標値に対して高精度に設定することが望ましい。そこで、後述する本実施の形態による方式を用いることが有益となる。
【００２４】
《高周波電力増幅器モジュールの全体構成》
図２は、図１の無線通信システムにおいて、その高周波電力増幅器モジュール全体の概略構成例を示す全体ブロック図である。図２に示す高周波電力増幅器モジュールＲＦＭＤ１は、例えば、モジュール配線基板に１４個の外部端子ＰＮを備える。外部端子ＰＮ（ＲＦｉｎ＿Ｈ）は、ハイバンドの高周波入力信号ＲＦｉｎ＿Ｈ用の入力端子であり、外部端子ＰＮ（ＲＦｉｎ＿Ｌ）は、ロウバンドの高周波入力信号ＲＦｉｎ＿Ｌ用の入力端子である。外部端子ＰＮ（ＲＦｏｕｔ＿Ｈ）は、ハイバンドの高周波出力信号ＲＦｏｕｔ＿Ｈ用の出力端子であり、外部端子ＰＮ（ＲＦｏｕｔ＿Ｌ）は、ロウバンドの高周波出力信号ＲＦｏｕｔ＿Ｌ用の出力端子である。
【００２５】
外部端子ＰＮ（ＥＮ＿Ｈ）は、ハイバンドを選択する際のバンド選択信号ＥＮ＿Ｈ用の入力端子であり、外部端子ＰＮ（ＥＮ＿Ｌ）は、ロウバンドを選択する際のバンド選択信号ＥＮ＿Ｌ用の入力端子である。外部端子ＰＮ（ＶＢＡＴ）は、制御用電源電圧ＶＢＡＴの供給端子である。外部端子ＰＮ（ＰＭＤ０），ＰＮ（ＰＭＤ１）は、パワーモード選択信号ＰＭＤ０，ＰＭＤ１用の入力端子である。外部端子ＰＮ（ＶＣＣ）は、増幅用電源電圧ＶＣＣの供給端子であり、外部端子ＰＮ（ＧＮＤ）は、接地電源電圧ＧＮＤの供給端子である。外部端子ＰＮ（ＣＬｉｎ），ＰＮ（ＣＬｏｕｔ）は、カプラ用の端子である。
【００２６】
高周波電力増幅器モジュールＲＦＭＤ１は、更に、モジュール配線基板上に３個の半導体チップ（２個の高周波電力増幅チップＨＰＡＩＣ１，ＨＰＡＩＣ２と、１個の制御チップＣＴＬＩＣ）が実装され、モジュール配線基板上の配線層等を用いて２個の方向性結合器（カプラ）ＣＰＬ１，ＣＰＬ２が形成される。ＨＰＡＩＣ１は、図１のＨＰＡ１に対応し、縦続接続された２段の電力増幅回路ＰＡ１１，ＰＡ１２を備え、ＨＰＡＩＣ２は、図１のＨＰＡ２に対応し、縦続接続された２段の電力増幅回路ＰＡ２１，ＰＡ２２を備える。ＰＡ１１，ＰＡ１２，ＰＡ２１，ＰＡ２２のそれぞれは、特に限定はされないが、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）を増幅素子として形成される。
【００２７】
電力増幅回路ＰＡ１１，ＰＡ１２は、外部端子ＰＮ（ＶＣＣ）からの電源電圧ＶＣＣを用いて、外部端子ＰＮ（ＲＦｉｎ＿Ｈ）からの高周波入力信号ＲＦｉｎ＿Ｈを増幅し、カプラＣＰＬ１を介して外部端子ＰＮ（ＲＦｏｕｔ＿Ｈ）に高周波出力信号ＲＦｏｕｔ＿Ｈを出力する。電力増幅回路ＰＡ２１，ＰＡ２２は、ＰＮ（ＶＣＣ）からのＶＣＣを用いて、外部端子ＰＮ（ＲＦｉｎ＿Ｌ）からの高周波入力信号ＲＦｉｎ＿Ｌを増幅し、カプラＣＰＬ２を介して外部端子ＰＮ（ＲＦｏｕｔ＿Ｌ）に高周波出力信号ＲＦｏｕｔ＿Ｌを出力する。ＣＰＬ１，ＣＰＬ２は、外部端子ＰＮ（ＣＬｉｎ）と外部端子ＰＮ（ＣＬｏｕｔ）の間のモジュール配線経路上に直列に挿入される。例えば、ＰＮ（ＣＬｉｎ），ＰＮ（ＣＬｏｕｔ）の一方は終端抵抗等に接続され、他方は、ＣＰＬ１又はＣＰＬ２による検波信号を電力検出電圧（ＶＤＥＴ）に変換する電力検出回路（図示せず）に接続される。
【００２８】
制御チップＣＴＬＩＣは、図１の制御ブロックＣＴＬＢＫに対応し、例えば、シリコン基板上のＭＯＳトランジスタ等によって構成され、外部端子ＰＮ（ＶＢＡＴ）からの電源電圧ＶＢＡＴを用いて動作する。ＣＴＬＩＣは、外部端子ＰＮ（ＥＮ＿Ｈ）からのバンド選択信号ＥＮ＿Ｈの論理レベルに応じて高周波電力増幅チップＨＰＡＩＣ１の活性化・非活性化を制御し、外部端子ＰＮ（ＥＮ＿Ｌ）からのバンド選択信号ＥＮ＿Ｌの論理レベルに応じて高周波電力増幅チップＨＰＡＩＣ２の活性化・非活性化を制御する。また、ＣＴＬＩＣは、当該活性化された高周波電力増幅装置を対象に、外部端子ＰＮ（ＰＭＤ０），ＰＮ（ＰＭＤ１）の論理レベルの組み合わせに応じて、ハイパワーモード、ミドルパワーモード、ロウパワーモードの選択を行う。
【００２９】
《制御チップ（半導体集積回路装置）の概略回路構成》
図３は、図２の制御チップにおいて、その概略的な構成例を示す回路図である。図２に示す制御チップ（半導体集積回路装置）ＣＴＬＩＣは、シャットダウン・バンド制御回路ＳＤ・ＢＤＣＴＬと、パワーモード制御回路ＰＭＤＣＴＬと、バンドギャップリファレンス回路ＢＧＲと、基準電圧補正回路ＶＲＥＦＣＴＬと、レギュレータ回路ＶＲＥＧを備える。ＣＴＬＩＣは、更に、スイッチ制御回路ＳＷＣＴＬと、電力切り替えスイッチブロックＰＳＷＢＫ１，ＰＳＷＢＫ２と、バンド切り替えスイッチブロックＢＳＷＢＫ１，ＢＳＷＢＫ２を備える。
【００３０】
シャットダウン・バンド制御回路ＳＤ・ＢＤＣＴＬは、バンド選択信号ＥＮ＿Ｈ，ＥＮ＿Ｌに応じてロウバンド選択信号ＬＢ又はハイバンド選択信号ＨＢを出力するか、あるいは制御チップＣＴＬＩＣ全体をシャットダウンモードに遷移させる。ＳＤ・ＢＤＣＴＬは、例えば、ＥＮ＿Ｈ，ＥＮ＿Ｌ共に非選択状態の場合には、シャットダウンモードとしてバンドギャップリファレンス回路ＢＧＲの非活性化等を行う。パワーモード制御回路ＰＭＤＣＴＬは、パワーモード選択信号ＰＭＤ０，ＰＭＤ１に応じてハイパワーモード選択信号ＨＰＷ、ミドルパワーモード選択信号ＭＰＷ、ロウパワーモード選択信号ＬＰＷのいずれか１個を出力する。
【００３１】
バンドギャップリファレンス回路ＢＧＲは、広く知られているように、バイポーラトランジスタのベース・エミッタ間電圧（ＶＢＥ）の差分（ΔＶＢＥ）を取り出すことで生成した正の温度係数の電圧と、ＶＢＥの負の温度特性の電圧とを相殺することで温度依存性が小さい所定のバンドギャップ電圧（基準電圧）を生成する回路である。なお、ここでは、バンドギャップリファレンス回路を用いているが、必ずしもこれに限定されるものではなく、広く知られているその他の基準電圧生成回路によって代替えすることも可能である。具体的には、例えば、ＭＯＳトランジスタのしきい値電圧の差分を利用して、温度依存性が小さい基準電圧を生成する回路等が知られている。
【００３２】
基準電圧補正回路ＶＲＥＦＣＴＬは、詳細は後述するが、本実施の形態の主要な特徴の一つであり、バンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧を補正し、補正後の基準電圧Ｖｒｅｆを生成する。この際に、ＶＲＥＦＣＴＬは、複数（ここでは３個）の端子（ＲＥＦ１〜ＲＥＦ３）いずれかをボンディングワイヤＢＷを介して接地電源電圧ＧＮＤに接続することで当該補正を行う。レギュレータ回路ＶＲＥＧは、ここでは、負帰還構成を持つアンプ回路によって構成され、帰還抵抗の値に応じて補正後の基準電圧Ｖｒｅｆから所定の出力電圧を生成する。
【００３３】
電力切り替えスイッチブロックＰＳＷＢＫ１は、スイッチおよび抵抗からなる直列接続回路を６個備えている。その内の３個の直列接続回路は、レギュレータ回路ＶＲＥＧの出力ノードとバイアス制御信号ＶＣＮＴ１＿Ｈ用の端子の間に並列に接続され、当該３個のスイッチＳＷｈｈ１，ＳＷｈｍ１，ＳＷｈｌ１は、共にハイバンド初段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。残りの３個の直列接続回路は、ＶＲＥＧの出力ノードとバイアス制御信号ＶＣＮＴ１＿Ｌ用の端子の間に並列に接続され、当該３個のスイッチＳＷｌｈ１，ＳＷｌｍ１，ＳＷｌｌ１は、共にロウバンド初段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。
【００３４】
電力切り替えスイッチブロックＰＳＷＢＫ２は、ＰＳＷＢＫ１と同様に、スイッチおよび抵抗からなる直列接続回路を６個備えている。その内の３個の直列接続回路は、レギュレータ回路ＶＲＥＧの出力ノードとバイアス制御信号ＶＣＮＴ２＿Ｈ用の端子の間に並列に接続され、当該３個のスイッチＳＷｈｈ２，ＳＷｈｍ２，ＳＷｈｌ２は、共にハイバンド後段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。残りの３個の直列接続回路は、ＶＲＥＧの出力ノードとバイアス制御信号ＶＣＮＴ２＿Ｌ用の端子の間に並列に接続され、当該３個のスイッチＳＷｌｈ２，ＳＷｌｍ２，ＳＷｌｌ２は、共にロウバンド後段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。
【００３５】
バンド切り替えスイッチブロックＢＳＷＢＫ１は、バイアス制御信号ＶＣＮＴ１＿Ｈ用の端子と接地電源電圧ＧＮＤの間に接続されたスイッチＳＷｈ１と、バイアス制御信号ＶＣＮＴ１＿Ｌ用の端子とＧＮＤの間に接続されたスイッチＳＷｌ１を備える。バンド切り替えスイッチブロックＢＳＷＢＫ２は、バイアス制御信号ＶＣＮＴ２＿Ｈ用の端子とＧＮＤの間に接続されたスイッチＳＷｈ２と、バイアス制御信号ＶＣＮＴ２＿Ｌ用の端子とＧＮＤの間に接続されたスイッチＳＷｌ２を備える。当該スイッチＳＷｈ１，ＳＷｌ１，ＳＷｈ２，ＳＷｌ２のオン・オフは、前述したロウバンド選択信号ＬＢおよびハイバンド選択信号ＨＢによって制御される。スイッチ制御回路ＳＷＣＴＬは、前述したロウバンド選択信号ＬＢ、ハイバンド選択信号ＨＢ、ハイパワーモード選択信号ＨＰＷ、ミドルパワーモード選択信号ＭＰＷ、ロウパワーモード選択信号ＬＰＷに応じて、電力切り替えスイッチブロックＰＳＷＢＫ１，ＰＳＷＢＫ２内の各スイッチのオン・オフを制御する。
【００３６】
例えば、ハイバンドのハイパワーモードで動作する場合、バンド切り替えスイッチブロックＢＳＷＢＫ１，ＢＳＷＢＫ２において、スイッチＳＷｈ１，ＳＷｈ２がオフに、ＳＷｌ１，ＳＷｌ２がオンにそれぞれ制御される。また、電力切り替えスイッチブロックＰＳＷＢＫ１，ＰＳＷＢＫ２において、スイッチＳＷｈｈ１，ＳＷｈｈ２がオンに制御され、残りのスイッチがオフに制御される。これに伴い、レギュレータ回路ＶＲＥＧの出力ノードは、ＳＷｈｈ１および抵抗を介してバイアス制御信号ＶＣＮＴ１＿Ｈ用の端子に接続される共に、ＳＷｈｈ２および抵抗を介してバイアス制御信号ＶＣＮＴ２＿Ｈ用の端子に接続される。その結果、ＶＣＮＴ１＿Ｈ，ＶＣＮＴ２＿Ｈは、所定のバイアス電圧となり、バイアス制御信号ＶＣＮＴ１＿Ｌ，ＶＣＮＴ２＿Ｌは接地電源電圧ＧＮＤとなる。
【００３７】
また、例えば、ロウバンドのロウパワーモードで動作する場合、バンド切り替えスイッチブロックＢＳＷＢＫ１，ＢＳＷＢＫ２において、スイッチＳＷｈ１，ＳＷｈ２がオンに、ＳＷｌ１，ＳＷｌ２がオフにそれぞれ制御される。また、電力切り替えスイッチブロックＰＳＷＢＫ１，ＰＳＷＢＫ２において、スイッチＳＷｌｌ１，ＳＷｌｌ２がオンに制御され、残りのスイッチがオフに制御される。これに伴い、レギュレータ回路ＶＲＥＧの出力ノードは、ＳＷｌｌ１および抵抗を介してバイアス制御信号ＶＣＮＴ１＿Ｌ用の端子に接続される共に、ＳＷｌｌ２および抵抗を介してバイアス制御信号ＶＣＮＴ２＿Ｌ用の端子に接続される。その結果、ＶＣＮＴ１＿Ｌ，ＶＣＮＴ２＿Ｌは、所定のバイアス電圧となり、バイアス制御信号ＶＣＮＴ１＿Ｈ，ＶＣＮＴ２＿Ｈは接地電源電圧ＧＮＤとなる。
【００３８】
《制御チップ（半導体集積回路装置）の主要部（基準電圧補正回路周り）の詳細構成》
図４は、図３の制御チップにおいて、その基準電圧補正回路を含む主要部の詳細構成例を示す回路図である。図４には、図３におけるバンドギャップリファレンス回路ＢＧＲ、基準電圧補正回路ＶＲＥＦＣＴＬ、およびレギュレータ回路ＶＲＥＧが抽出して示され、また、電力切り替えスイッチブロックＰＳＷＢＫ１，ＰＳＷＢＫ２の一部が代表的に示されている。図４に示す基準電圧補正回路ＶＲＥＦＣＴＬ１は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、電流源ＩＳ０と、抵抗Ｒ０，Ｒｒ１〜Ｒｒ３を備える。
【００３９】
ＮＭＯＳトランジスタＭＮ１，ＭＮ２、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、および電流源ＩＳ０は、ＭＮ１，ＭＮ２を差動対トランジスタ、ＩＳ０をテール電流源、ＭＰ１，ＭＰ２を増幅用負荷電流源とする差動アンプ回路を構成する。当該差動アンプ回路の出力電圧（ＭＮ１とＭＰ１の共通ドレイン電圧）は、ソースに電源電圧ＶＢＡＴが供給されるＰＭＯＳトランジスタＭＰ３のゲートに印加される。ＭＮ１のゲートには、バンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧Ｖｂｇが印加され、ＭＮ２のゲートには、ＭＰ３のドレイン電圧が帰還される。この負帰還構成の差動アンプ回路（すなわちＭＮ１のゲートを入力としＭＰ３のドレインを出力とするゲイン１倍のユニティ・ゲイン・バッファＢＦ）によって、ＭＮ２のゲート電圧（ＭＰ３のドレイン電圧）はＶｂｇに収束する。ＭＰ３のドレインは、更に、抵抗Ｒ０を介して接地電源電圧ＧＮＤに接続される。ＭＰ３のソース・ドレイン間にはＶｂｇとＲ０で定まる電流Ｉ１（＝Ｖｂｇ／Ｒ０）が流れ、当該電流が流れるようにＢＦ内でＭＰ３のゲート電圧が制御される。
【００４０】
ＰＭＯＳトランジスタＭＰ３のソース・ドレイン間電流Ｉ１は、ＭＰ３との間でカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ４に転写される。ここでは、ＭＰ３とＭＰ４のトランジスタサイズが等しいものとし、ＭＰ４のソース・ドレイン間電流Ｉ２はＩ１に等しくなる。ＭＰ４のドレインは３個の抵抗Ｒｒ１〜Ｒｒ３の一端に共通に接続され、Ｒｒ１〜Ｒｒ３の他端は端子ＲＥＦ１〜ＲＥＦ３にそれぞれ接続される。ここで、ＲＥＦ１〜ＲＥＦ３のいずれか１個は、ボンディングワイヤＢＷを介して接地電源電圧ＧＮＤの実装領域ＡＲ＿ＧＮＤに接続される。ここで、Ｒｒ１〜Ｒｒ３の抵抗値は、Ｒｒ１＜Ｒｒ２＜Ｒｒ３であり、Ｒｒ２の抵抗値は、例えばＲｒ１の抵抗値とＲｒ３の抵抗値の中心値となるように設定される。
【００４１】
ここで、バンドギャップ電圧Ｖｂｇがある範囲内である場合には、端子ＲＥＦ２が実装領域ＡＲ＿ＧＮＤに接続される。その結果、基準電圧Ｖｒｅｆは、ＭＰ４のソース・ドレイン間電流Ｉ２（＝Ｖｂｇ／Ｒ０）および抵抗Ｒｒ２の抵抗値を用いて、（Ｉ２×Ｒｒ２）となる。一方、Ｖｂｇがある範囲内よりも正側にばらついた場合には、端子ＲＥＦ１がＡＲ＿ＧＮＤに接続される。その結果、Ｖｂｇのばらつきを＋αとすると、Ｖｒｅｆは、ＭＰ４のソース・ドレイン間電流Ｉ２（＝（Ｖｂｇ＋α）／Ｒ０）および抵抗Ｒｒ１の抵抗値を用いて、（Ｉ２×Ｒｒ１）となる。この場合、＋αに伴うＩ２の増加分をＲｒ１に伴うＲｒ２からの抵抗値減少分で相殺させることができる。
【００４２】
端子ＲＥＦ１の場合と逆に、バンドギャップ電圧Ｖｂｇがある範囲内よりも負側にばらついた場合には、端子ＲＥＦ３が実装領域ＡＲ＿ＧＮＤに接続される。その結果、Ｖｂｇのばらつきを−αとするとＶｒｅｆは、ＭＰ４のソース・ドレイン間電流Ｉ２（＝（Ｖｂｇ−α）／Ｒ０）および抵抗Ｒｒ３の抵抗値を用いて、（Ｉ２×Ｒｒ３）となる。この場合、−αに伴うＩ２の減少分をＲｒ３に伴うＲｒ２からの抵抗値増加分で相殺させることができる。なお、特に限定はされないが、例えば、Ｉ２は２０μＡ等であり、Ｒｒ１、Ｒｒ２、Ｒｒ３の抵抗値は、それぞれ、５８．５ｋΩ、６０．０ｋΩ、６１．５ｋΩ等である。Ｖｂｇは代表的には１．２５Ｖ程度であり、電源電圧ＶＢＡＴは３．５Ｖ等である。Ｒｒ１〜Ｒｒ３は、特に限定はされないが、半導体チップ上のポリシリコン層等によって実現される。
【００４３】
このようにして得られた基準電圧Ｖｒｅｆは、レギュレータ回路ＶＲＥＧを構成するアンプ回路ＡＭＰｖの正極側入力ノードに印加される。ＡＭＰｖの出力電圧は、帰還抵抗Ｒｆ１，Ｒｆ２によって抵抗分圧され、この抵抗分圧された電圧がＡＭＰｖの負極側入力ノードに帰還される。これによってＶＲＥＧからは、（（Ｒｆ１／Ｒｆ２）＋１）×Ｖｒｅｆ）で定められるレギュレータ電圧（例えば２．９Ｖ程度）が生成される。当該レギュレータ電圧は、電力切り替えスイッチブロックＰＳＷＢＫ内で、ハイパワーモード用抵抗Ｒｈ、ミドルパワーモード用抵抗Ｒｍ、ロウパワーモード用抵抗Ｒｌのいずれかを介して出力電圧端子ＶＯＵＴに出力される。当該Ｒｈ、Ｒｍ、Ｒｌの選択は、それぞれ、ハイパワーモード用スイッチＳＷｈ、ミドルパワーモード用スイッチＳＷｍ、ロウパワーモード用スイッチＳＷｌによって行われる。
【００４４】
特に限定はされないが、例えば、抵抗Ｒｈ，Ｒｍ，Ｒｌの抵抗値は、Ｒｈ＜Ｒｍ＜Ｒｌとなっており、これに伴い、出力電圧端子ＶＯＵＴに所定の負荷が接続された場合、ＶＯＵＴの電圧値は、ハイパワーモード時＞ミドルパワーモード時＞ロウパワーモード時となる。当該ＶＯＵＴは、図３におけるバイアス制御信号ＶＣＮＴ１＿Ｈ，ＶＣＮＴ２＿Ｈ，ＶＣＮＴ１＿Ｌ，ＶＣＮＴ２＿Ｌ用の各端子に対応する。詳細は後述するが、これらの各端子の電圧は、図２の電力増幅回路（例えばヘテロ接合バイポーラトランジスタ）ＰＡ１１，ＰＡ１２，ＰＡ２１，ＰＡ２２のベースバイアスに反映され、これによって、各電力増幅回路のゲインの大きさは、ハイパワーモード時＞ミドルパワーモード時＞ロウパワーモード時の順に制御される。
【００４５】
このような構成例において、本実施の形態１の主要な特徴の一つは、バンドギャップリファレンス回路ＢＧＲとレギュレータ回路ＶＲＥＧの間に、基準電圧補正回路ＶＲＥＦＣＴＬを設けた点にある。前述したように、ＶＲＥＦＣＴＬにおいて、バンドギャップ電圧Ｖｂｇのばらつき具合に応じて端子ＲＥＦ１〜ＲＥＦ３のいずれか１個をボンディングワイヤＢＷを介して実装領域ＡＲ＿ＧＮＤに接続することで、Ｖｂｇのばらつきが補正され、ほぼ一定値となる補正後の基準電圧Ｖｒｅｆを生成することが可能になる。また、Ｖｒｅｆをほぼ一定値に保てる（各半導体チップ間のＶｒｅｆの誤差を低減できる）ことで、高周波電力増幅チップＨＰＡＩＣ１，ＨＰＡＩＣ２の各パワーモードを目標値に対して高精度に設定することが可能となり、ＨＰＡＩＣ１，ＨＰＡＩＣ２における線形特性のばらつき（歪み特性のばらつき）や消費電力のばらつき（電力付加効率のばらつき）等を低減できる。言い換えれば、送信電力特性のばらつきを低減することが可能となる。なお、ＢＷは、代表的には金や銅等であるが、その抵抗値は、抵抗Ｒｈ，Ｒｍ，Ｒｌの抵抗値と比べて無視できる程度に小さいため、ＢＷに伴う誤差は特に問題とならない。
【００４６】
ここで、図４の比較例として、例えば、基準電圧補正回路ＶＲＥＦＣＴＬ１を設けずに、バンドギャップ電圧Ｖｂｇをレギュレータ回路ＶＲＥＧに直接印加し、ＶＲＥＧの帰還抵抗Ｒｆ１，Ｒｆ２を可変抵抗とすることで補正を行う方式等が考えられる。しかしながら、バンドギャップリファレンス回路ＢＧＲは、通常、高い出力インピーダンスを持つため、バッファ回路を介して低インピーダンスに変換した上でＶＲＥＧに印加することが高精度化の観点で望ましい。この観点で、ＶＲＥＦＣＴＬ１は、負帰還構成の差動アンプ回路（ゲイン１倍のユニティ・ゲイン・バッファＢＦ）に伴うバッファ機能を備えている。
【００４７】
また、バンドギャップ電圧Ｖｂｇがばらついた状態で、直接、レギュレータ回路ＶＲＥＧによる増幅（例えば約２倍のゲイン）を行うと、ばらつき量も増幅されてしまうため、より高精度化を図るためには、ＶＲＥＧの入力前にＶｂｇのばらつきを抑制することが望ましい。この観点でユニティ・ゲイン・バッファＢＦを主体とする基準電圧補正回路ＶＲＥＦＣＴＬ１によって補正を行うことが有益となる。さらに、帰還抵抗Ｒｆ１，Ｒｆ２を可変抵抗とすることでＶＲＥＧのゲイン（約２倍等）を変更した場合、ＶＲＥＧの周波数特性や位相余裕特性等も変わるため、安定性（精度）が低下する恐れがある。この観点で、ユニティ・ゲイン・バッファを主体とするＶＲＥＦＣＴＬ１によって補正を行うことで、広帯域にわたって安定した特性を得ることができる。
【００４８】
《高周波電力増幅チップ周りの詳細回路構成》
図５は、図２の高周波電力増幅器モジュールにおいて、その高周波電力増幅チップ周りの詳細な構成例を示す回路図である。図５に示す高周波電力増幅チップＨＰＡＩＣは、図２におけるＨＰＡＩＣ１，ＨＰＡＩＣ２のいずれか一方を代表的に示したものである。ここでは、当該ＨＰＡＩＣの外部（モジュール配線基板上）に設けられる周辺回路を含めてＨＰＡＩＣ周りの回路構成例が示されている。図５のＨＰＡＩＣは、入力整合回路ＭＮＴｉ、増幅用バイポーラトランジスタ（例えばＨＢＴ）Ｑ１，Ｑ２と、バイアス用バイポーラトランジスタＱｂ１，Ｑｂ２、段間整合回路ＭＮＴｍ、および高調波終端回路ＴＲＭの一部を備える。通常、Ｑ２のトランジスタサイズは、Ｑ１に比べて非常に大きく設定される。
【００４９】
図５において、外部端子ＰＮ（ＲＦｉｎ）（図２のＰＮ（ＲＦｉｎ＿Ｈ）又はＰＮ（ＲＦｉｎ＿Ｌ））からの高周波入力信号ＲＦｉｎは、コイルおよび交流結合容量等を含む入力整合回路ＭＮＴｉを介してエミッタ接地された初段の増幅用バイポーラトランジスタＱ１（図２のＰＡ１１又はＰＡ１２）のベースに入力される。Ｑ１のベースと電源電圧ＶＢＡＴの間には、初段のバイアス用バイポーラトランジスタＱｂ１のエミッタ・コレクタ経路が接続される。Ｑｂ１は、コレクタ接地（エミッタフォロワ）であり、ベースに制御チップＣＴＬＩＣからのバイアス制御信号ＶＣＮＴ１（図３のＶＣＮＴ１＿Ｈ又はＶＣＮＴ１＿Ｌ）が印加され、エミッタからＱ１のベースに向けてＶＣＮＴ１に応じた所定のバイアス電圧（バイアス電流）を供給する。
【００５０】
初段の増幅用バイポーラトランジスタＱ１のコレクタには、チップ外部の実装領域ＡＲ１に形成された電源供給ブロックＶＣＢＫ１を介して電源電圧が供給される。ＶＣＢＫ１には、電源電圧ＶＣＣをＱ１のコレクタに供給するチョークコイルＬ１等が含まれる。高周波電力増幅チップＨＰＡＩＣ内において、Ｑ１のコレクタ出力信号は、コイルおよび交流結合容量等を含む段間整合回路ＭＮＴｍを介してエミッタ接地された後段の増幅用バイポーラトランジスタＱ２（図２のＰＡ２１又はＰＡ２２）のベースに入力される。Ｑ２のベースと電源電圧ＶＢＡＴの間には、後段のバイアス用バイポーラトランジスタＱｂ２のエミッタ・コレクタ経路が接続される。Ｑｂ２は、コレクタ接地（エミッタフォロワ）であり、ベースに制御チップＣＴＬＩＣからのバイアス制御信号ＶＣＮＴ２（図３のＶＣＮＴ２＿Ｈ又はＶＣＮＴ２＿Ｌ）が印加され、エミッタからＱ２のベースに向けてＶＣＮＴ２に応じた所定のバイアス電圧（バイアス電流）を供給する。
【００５１】
後段の増幅用バイポーラトランジスタＱ２のコレクタには、チップ外部の実装領域ＡＲ２に形成された電源供給ブロックＶＣＢＫ２を介して電源電圧が供給される。ＶＣＢＫ２には、電源電圧ＶＣＣをＱ２のコレクタに供給するチョークコイルＬ２等が含まれる。Ｑ２のコレクタ出力信号は、出力整合回路ＭＮＴｏおよび方向性結合器（カプラ）ＣＰＬを順に介して外部端子ＰＮ（ＲＦｏｕｔ）（図２のＰＮ（ＲＦｏｕｔ＿Ｈ）又はＰＮ（ＲＦｏｕｔ＿Ｌ））から出力される。当該ＭＮＴｏおよびＣＰＬは、ＡＲ２内に形成される。また、Ｑ２のコレクタノードと接地電源電圧ＧＮＤの間には容量およびコイルＬｍの直列接続回路からなる高調波終端回路ＴＲＭが接続される。ＴＲＭは、Ｑ２のコレクタ出力信号に含まれる高調波成分を除去する。ＴＲＭ内のコイルＬｍは、ここでは、ＡＲ２内でモジュール配線基板上の配線（伝送線路）によって実現される。
【００５２】
《高周波電力増幅器モジュールのレイアウト構成［１］》
図６は、図２の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。図６では、図５における各符号に対応する符号が適宜付加されている。図６の高周波電力増幅器モジュールＲＦＭＤ１ａは、モジュール配線基板（例えばセラミック配線基板）を用いて構成される。モジュール配線基板（例えばセラミック配線基板）の表面には、接地電源電圧ＧＮＤが供給される広い面積の電極（パッド）ＰＤ１０（ＧＮＤ）が形成される。当該ＰＤ１０（ＧＮＤ）上には、Ｙ軸方向において制御チップＣＴＬＩＣを２個の高周波電力増幅チップＨＰＡＩＣ１，ＨＰＡＩＣ２で挟む形で３個の半導体チップが実装される（各半導体チップの裏面電極が接続される）。
【００５３】
Ｘ軸方向において、電極ＰＤ１０（ＧＮＤ）を挟んで一方側にはＹ軸方向に並んだ複数の電極（ＰＤ３ａ，ＰＤ４ａ，ＰＤ６ａ，ＰＤ６ｂ，ＰＤ７，ＰＤ８，ＰＤ９，ＰＤ４ｂ，ＰＤ３ｂ）が配置され、他方側には実装領域ＡＲ２＿Ｈ，ＡＲ２＿Ｌが設けられる。ＰＤ３ａおよびＰＤ４ａは、高周波入力信号ＲＦｉｎ＿Ｈ用および電源電圧ＶＢＡＴ用であり、ボンディングワイヤＢＷを介して高周波電力増幅チップＨＰＡＩＣ１に接続される。同様に、ＰＤ３ｂおよびＰＤ４ｂは、高周波入力信号ＲＦｉｎ＿Ｌ用およびＶＢＡＴ用であり、ボンディングワイヤＢＷを介して高周波電力増幅チップＨＰＡＩＣ２に接続される。ＰＤ４ａ（ＶＢＡＴ），ＰＤ４ｂ（ＶＢＡＴ）は、図５に示すように、バイアス用バイポーラトランジスタＱｂ１，Ｑｂ２に印加される。ＰＤ６ａ，ＰＤ６ｂ，ＰＤ７，ＰＤ８，ＰＤ９は、バンド選択信号ＥＮ＿Ｈ，ＥＮ＿Ｌ用、電源電圧ＶＢＡＴ用、およびパワーモード選択信号ＰＭＤ０，ＰＭＤ１用であり、ボンディングワイヤＢＷを介して制御チップＣＴＬＩＣに接続される。
【００５４】
実装領域ＡＲ２＿Ｈは、高周波電力増幅チップＨＰＡＩＣ１の近傍に設けられ、実装領域ＡＲ２＿Ｌは、高周波電力増幅チップＨＰＡＩＣ２の近傍に設けられる。例えば、ＡＲ２＿Ｈを代表として説明すると、ＡＲ２＿Ｈには、電極ＰＤ２ａ，ＰＤ５ａが形成されると共に、チョークコイルＬ２＿Ｈ等の各種外部部品が実装される。ＰＤ２ａには、図５に示すように、ＨＰＡＩＣ１内における後段の増幅用バイポーラトランジスタＱ２からのコレクタ出力信号ＲＦ２が複数のボンディングワイヤＢＷを介して入力される。ＰＤ５ａには、図５に示すように、ＨＰＡＩＣ１との間で高調波終端回路ＴＲＭを形成するためのボンディングワイヤＢＷが接続される。ＡＲ２＿Ｈには、その他、図５の実装領域ＡＲ２に示すような各種回路部品が実装ならびに形成される。
【００５５】
Ｙ軸方向において、電極ＰＤ１０（ＧＮＤ）を挟んで一方側には、実装領域ＡＲ１＿Ｈが設けられ、他方側には実装領域ＡＲ１＿Ｌが設けられる。実装領域ＡＲ１＿Ｈは、高周波電力増幅チップＨＰＡＩＣ１の近傍に設けられ、実装領域ＡＲ１＿Ｌは、高周波電力増幅チップＨＰＡＩＣ２の近傍に設けられる。例えば、ＡＲ１＿Ｈを代表として説明すると、ＡＲ１＿Ｈには、電極ＰＤ１ａが形成されると共に、チョークコイルＬ１＿Ｈ等の各種外部部品が実装される。ＰＤ１ａには、図５に示すように、ＨＰＡＩＣ１内における初段の増幅用バイポーラトランジスタＱ１からのコレクタ出力信号ＲＦ１がボンディングワイヤＢＷを介して入力される。ＡＲ１＿Ｈには、その他、図５の実装領域ＡＲ１に示すような各種回路部品が実装ならびに形成される。なお、図２に示した各外部端子ＰＮは、図６のモジュール配線基板の裏面に設けられ、図６に示した各電極は、モジュール配線基板を介して当該外部端子と適宜接続されることになる。
【００５６】
このような構成例において、本実施の形態１の主要な特徴の一つは、制御チップＣＴＬＩＣ上の内部電極（内部パッド）ＣＰＤ（ＲＥＦ）とモジュール配線基板上の電極ＰＤ１０（ＧＮＤ）とがボンディングワイヤＢＷによって接続されている点にある。ＣＰＤ（ＲＥＦ）は、図３および図４における端子ＲＥＦ１〜ＲＥＦ３のいずれかに該当する。また、図６の例では、当該ＢＷの接続箇所に該当するＰＤ１０（ＧＮＤ）の形状がＸ軸方向に向けて部分的に突出するような形状となっている点も主要な特徴の一つとなっている。これによって、ＣＰＤ（ＲＥＦ）とＰＤ１０（ＧＮＤ）間でＢＷによる接続を行うのに必要な最低限の距離を確保できる。すなわち、高周波電力増幅器モジュールの小型化を図るためには、ＰＤ１０（ＧＮＤ）の面積を必要最小限とすることが望ましいが、その結果、ＣＰＤ（ＲＥＦ）とＰＤ１０（ＧＮＤ）の距離が近すぎることによってＢＷによる接続が困難となる恐れがある。図６の例のようなＰＤ１０（ＧＮＤ）の形状によってこのような事態を防止できる。
【００５７】
《高周波電力増幅器モジュールのレイアウト構成［２］》
図７は、図６の変形例であり、図２の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。図７の高周波電力増幅器モジュールＲＦＭＤ１ｂは、図６のＲＦＭＤ１ａと比較して、主に、制御チップＣＴＬＩＣ内の端子ＲＥＦ１〜ＲＥＦ３周りの構成が異なっている。すなわち、図７の例では、モジュール配線基板上の電極ＰＤ１０（ＧＮＤ）が必要最小限の面積で構成されると共に、端子ＲＥＦ１〜ＲＥＦ３のいずれかに対応する内部電極ＣＰＤ（ＲＥＦ）は、同一半導体チップ内に形成された接地電源電圧ＧＮＤ用の内部電極ＣＰＤ（ＧＮＤ）に対してボンディングワイヤＢＷで接続されている。例えば、ＣＰＤ（ＲＥＦ）とＣＰＤ（ＧＮＤ）の間にＢＷによる接続を行うのに必要な最低限の距離を確保できる場合には、このような構成例を用いることが有益となる。
【００５８】
《高周波電力増幅器モジュールの製造方法》
図８は、図６および図７の高周波電力増幅器モジュールにおいて、その製造方法の一例を示すフロー図である。図９は、図８のフローにおいて、プローブ検査時のグレード分類方法の一例を示す説明図である。図８では、まず、ウエハ工程（Ｓ１０）が行われ、次いで組み立て工程（Ｓ２０）が行われる。ウエハ工程（Ｓ１０）では、まず、半導体ウエハが準備され（Ｓ１０１）、前工程プロセスによって当該半導体ウエハ上に所定の回路が形成される（Ｓ１０２）。図６および図７の例では、高周波電力増幅チップＨＰＡＩＣ１と、高周波電力増幅チップＨＰＡＩＣ２と、制御チップＣＴＬＩＣとがそれぞれ異なる半導体ウエハを用いて作製される。次いで、当該各半導体ウエハに対してプローブ検査が行われる（Ｓ１０３）。
【００５９】
ステップＳ１０３において、プローブ検査装置は、制御チップＣＴＬＩＣが形成される半導体ウエハを対象として、各ＣＴＬＩＣ毎に、図４の各回路を動作させ、図４の端子ＲＥＦ２に対してプローブを介して接地電源電圧ＧＮＤを供給した状態で出力電圧端子ＶＯＵＴの出力電圧をプローブを介して計測する。この際に、プローブ検査装置は、電力切り替えスイッチブロックＰＳＷＢＫ内の各スイッチの内、予め定められた少なくとも１個がオンとなるようにＣＴＬＩＣの制御を行う。なお、出力電圧端子ＶＯＵＴは、実際には、図３におけるバイアス制御信号ＶＣＮＴ１＿Ｈ，ＶＣＮＴ２＿Ｈ，ＶＣＮＴ１＿Ｌ，ＶＣＮＴ２＿Ｌ用の各端子のいずれかとなる。
【００６０】
半導体ウエハ上の各制御チップＣＴＬＩＣは、当該出力電圧（ＶＯＵＴ）の計測結果に基づいて例えば図９に示すようにグレード分類される。図９では、出力電圧（ＶＯＵＴ）が２．８５Ｖよりも低いＣＴＬＩＣは、グレードＡ（ＧｒＡ）に分類され、接地電源電圧ＧＮＤの接続先が端子ＲＥＦ３に定められる。出力電圧（ＶＯＵＴ）が２．８５Ｖ〜２．９５Ｖの範囲内のＣＴＬＩＣは、グレードＢ（ＧｒＢ）に分類され、ＧＮＤの接続先が端子ＲＥＦ２に定められる。出力電圧（ＶＯＵＴ）が２．９５Ｖよりも高いＣＴＬＩＣは、グレードＣ（ＧｒＣ）に分類され、ＧＮＤの接続先が端子ＲＥＦ１に定められる。
【００６１】
続いて、組み立て工程（Ｓ２０）において、まず、各半導体ウエハから各半導体チップを分断するダイシング工程（Ｓ２０１）が行われる。次いで、モジュール配線基板を準備したのち（Ｓ２０２）、当該モジュール配線基板上に各半導体チップ（ＨＰＡＩＣ１，ＨＰＡＩＣ２，ＣＴＬＩＣ）が実装（ダイボンディング）される（Ｓ２０３）。続いて、各半導体チップ間、および各半導体チップとモジュール配線基板間のワイヤボンディングが行われる（Ｓ２０４）。この際に、制御チップＣＴＬＩＣにおける端子ＲＥＦ１〜ＲＥＦ３は、図９で述べた当該ＣＴＬＩＣのグレード分類結果に基づいてワイヤボンディングが行われる。これらの各工程を経て高周波電力増幅器モジュールが完成する（Ｓ２０５）。
【００６２】
《本実施の形態による効果の具体例》
図１０は、図８の製造方法を用いた場合の効果の一例を示す概念図である。図１０に示すように、仮に図４の端子ＲＥＦ２を接地電源電圧ＧＮＤに固定して図４の各回路を動作させた場合、主にバンドギャップ電圧Ｖｂｇのばらつきに起因して、出力電圧（ＶＯＵＴ）において、各半導体チップ間で例えば±１２０ｍＶ程度のばらつきが生じる場合がある。そこで、ばらつき量が目標値に対して±５０ｍＶ以内の場合には補正不要（すなわちＲＥＦ２をＧＮＤに接続）とされ、±５０ｍＶを超える場合には補正要とされる。
【００６３】
例えば、ばらつき量が−１２０ｍＶの場合、端子ＲＥＦ２ではなく端子ＲＥＦ３をＧＮＤに接続することで、＋７０ｍＶ程度の補正を行うことができ、その結果、ばらつき量を−５０ｍＶ程度に抑制することができる。逆に、ばらつき量が＋１２０ｍＶの場合、ＲＥＦ２ではなく端子ＲＥＦ１をＧＮＤに接続することで、−７０ｍＶ程度の補正を行うことができ、その結果、ばらつき量を＋５０ｍＶ程度に抑制することができる。さらに、例えば、ばらつき量が−６０ｍＶの場合、ＲＥＦ２ではなくＲＥＦ３をＧＮＤに接続することで、＋７０ｍＶ程度の補正を行うことができ、その結果、ばらつき量を＋１０ｍＶ程度に抑制することができる。これらの結果、各半導体チップの出力電圧（ＶＯＵＴ）において、目標値に対するばらつき量を±５０ｍＶ程度に抑制することが可能になる。
【００６４】
以上、本実施の形態１の半導体集積回路装置および高周波電力増幅器モジュールを用いることで、代表的には送信電力特性のばらつきを低減することが可能になる。なお、ここでは、３個の端子ＲＥＦ１〜ＲＥＦ３を用いて補正を行ったが、勿論、３個に限定されるものではなく、同様にして４個以上の端子を設けることも可能である。この場合、回路面積が若干増大する恐れがあるが、基準電圧のばらつき量を更に抑制することができる。
【００６５】
（実施の形態２）
《基準電圧補正回路の詳細構成（変形例［１］）》
図１１は、本発明の実施の形態２による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図１１に示す基準電圧補正回路ＶＲＥＦＣＴＬ２は、図４のＶＲＥＦＣＴＬ１の変形例であり、図４と同様のユニティ・ゲイン・バッファＢＦ、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ０，Ｒｒ１〜Ｒｒ３に加えて、コンパレータ回路ブロックＣＭＰＢＫ１と、スイッチブロックＳＷＢＫ１を備えた構成となっている。
【００６６】
スイッチブロックＳＷＢＫ１は、スイッチＳＷｒ１〜ＳＷｒ３を備える。ＳＷｒ１はＰＭＯＳトランジスタＭＰ４のドレインと抵抗Ｒｒ１の一端の間に接続され、ＳＷｒ２はＭＰ４のドレインと抵抗Ｒｒ２の一端の間に接続され、ＳＷｒ３はＭＰ４のドレインと抵抗Ｒｒ３の一端の間に接続される。Ｒｒ１〜Ｒｒ３の他端は、接地電源電圧ＧＮＤに接続される。ＳＷｒ１〜ＳＷｒ３のオン・オフは、ＣＭＰＢＫ１によって制御される。このように、図１１の基準電圧補正回路ＶＲＥＦＣＴＬ２は、図４のＶＲＥＦＣＴＬ１の補正方式（端子ＲＥＦ１〜ＲＥＦ３のワイヤボンディング先を選択する方式）と異なり、スイッチＳＷｒ１〜ＳＷｒ３の選択によって補正を行う方式となっている。
【００６７】
図１２は、図１１の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。図１２に示すコンパレータ回路ブロックＣＭＰＢＫ１は、定電流Ｉ０が供給される直列接続の抵抗Ｒｃ１，Ｒｃ２と、コンパレータ回路ＣＭＰ１，ＣＭＰ２と、デコーダ回路ＤＥＣ１を備える。Ｒｃ１の一端からは（Ｉ０×（Ｒｃ１＋Ｒｃ２））の比較電圧Ｖｃｐ１が生成され、Ｒｃ２の一端からは（Ｉ０×Ｒｃ２）の比較電圧Ｖｃｐ２が生成される。ＣＭＰ１は、図１１のバンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧ＶｂｇをＶｃｐ１を基準に判定し、ＣＭＰ２は、当該ＶｂｇをＶｃｐ２を基準に判定する。ＤＥＣ１は、ＣＭＰ１，ＣＭＰ２の判定結果に応じて図１１のスイッチＳＷｒ１〜ＳＷｒ３に対するオン・オフ制御信号ＳＳ１〜ＳＳ３を生成する。
【００６８】
図１３は、図１２のコンパレータ回路ブロックの動作例を示す説明図である。図１３に示すように、コンパレータ回路ブロックＣＭＰＢＫ１（デコーダ回路ＤＥＣ１）は、バンドギャップ電圧Ｖｂｇが比較電圧Ｖｃｐ２から比較電圧Ｖｃｐ１の範囲内である場合には、オン・オフ制御信号ＳＳ２を活性化する（図１１のスイッチＳＷｒ２をオンに制御する）。また、ＣＭＰＢＫ１（ＤＥＣ１）は、ＶｂｇがＶｃｐ１よりも大きい場合にはオン・オフ制御信号ＳＳ１を活性化し（図１１のスイッチＳＷｒ１をオンに制御し）、ＶｂｇがＶｃｐ２よりも小さい場合にはオン・オフ制御信号ＳＳ３を活性化する（図１１のスイッチＳＷｒ３をオンに制御する）。
【００６９】
ここで、スイッチＳＷｒ１〜ＳＷｒ３のオン制御は、図４における端子ＲＥＦ１〜ＲＥＦ３の接地電源電圧ＧＮＤへの接続と機能的には等しくなる。これによって、実施の形態１の場合と同様の効果が得られる。また、実施の形態１と比較して、端子ＲＥＦ１〜ＲＥＦ３に伴うワイヤボンディング工程が不要となり、また、図９に示したようなグレード分類をコンパレータ回路ブロックによって自動的に行えることから、製造フローの簡略化（製造コストの低減）や、モジュール配線基板の小型化等が図れる場合がある。ただし、コンパレータ回路ブロックやスイッチブロックの付加に伴いチップ面積が増大する（チップコストが増大する）恐れや、コンパレータ回路ブロック自体の精度が問題となる恐れがある。この観点からは、実施の形態１の方式が望ましい。
【００７０】
（実施の形態３）
《基準電圧補正回路の詳細構成（変形例［２］）》
図１４は、本発明の実施の形態３による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図１４に示す基準電圧補正回路ＶＲＥＦＣＴＬ３は、図４のＶＲＥＦＣＴＬ１の変形例であり、図４と同様のユニティ・ゲイン・バッファＢＦ、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ０，Ｒｒ１，Ｒｒ２に加えて、コンパレータ回路ブロックＣＭＰＢＫ２と、スイッチブロックＳＷＢＫ２と、抵抗Ｒｒ３’と、フューズＦＳを備えた構成となっている。
【００７１】
スイッチブロックＳＷＢＫ２は、スイッチＳＷｒ１，ＳＷｒ２３を備える。ＳＷｒ１はＰＭＯＳトランジスタＭＰ４のドレインと抵抗Ｒｒ１の一端の間に接続され、ＳＷｒ２３はＭＰ４のドレインと抵抗Ｒｒ２の一端の間に接続される。Ｒｒ１の他端は接地電源電圧ＧＮＤに接続され、Ｒｒ２の他端は、並列接続された抵抗Ｒｒ３’およびフューズＦＳを介してＧＮＤに接続される。このように、図１１の基準電圧補正回路ＶＲＥＦＣＴＬ３は、図４のＶＲＥＦＣＴＬ１の補正方式（端子ＲＥＦ１〜ＲＥＦ３のワイヤボンディング先を選択する方式）と異なり、スイッチＳＷｒ１，ＳＷｒ２３の選択とフューズＦＳの組み合わせによって補正を行う方式となっている。
【００７２】
図１５は、図１４の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。図１５に示すコンパレータ回路ブロックＣＭＰＢＫ２は、定電流Ｉ０が供給される抵抗Ｒｃ３と、コンパレータ回路ＣＭＰ３を備える。Ｒｃ３の一端からは（Ｉ０×Ｒｃ３）の比較電圧Ｖｃｐ３が生成される。ＣＭＰ３は、図１４のバンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧ＶｂｇをＶｃｐ３を基準に判定し、図１４のスイッチＳＷｒ１，ＳＷｒ２３のオン・オフを制御する。
【００７３】
図１６は、図１５のコンパレータ回路ブロックの動作例を含めた補正方法の一例を表す説明図である。図１６に示すように、コンパレータ回路ブロックＣＭＰＢＫ２は、バンドギャップ電圧Ｖｂｇが比較電圧Ｖｃｐ３よりも大きい場合には図１４のスイッチＳＷｒ１をオンに制御し、ＶｂｇがＶｃｐ３以下の場合には図１１のスイッチＳＷｒ２３をオンに制御する。更に、このＣＭＰＢＫ２によるＳＷｒ１，ＳＷｒ２３の制御が行われた状態で、実施の形態１（図８等）の場合と同様に、プローブ検査装置を用いて出力電圧端子ＶＯＵＴの出力電圧を測定し、出力電圧端子ＶＯＵＴの出力電圧からバンドギャップ電圧Ｖｂｇを算出する。その結果、図１６に示すように、当該出力電圧（ＶＯＵＴ）が予め定めた所定の比較電圧Ｖ０よりも高い場合には、図１４のフューズＦＳをそのままとし、Ｖ０以下の場合にはレーザトリミングによってＦＳの切断を行う。
【００７４】
図１４において、スイッチＳＷｒ２３がオンの状態で、フューズＦＳがそのままの場合にはＰＭＯＳトランジスタＭＰ４のドレインと接地電源電圧ＧＮＤの間に抵抗Ｒｒ２が接続されることになり、ＦＳが切断された場合には、ＭＰ４のドレインとＧＮＤの間に抵抗Ｒｒ２と抵抗Ｒｒ３’が直列に接続されることになる。したがって、抵抗Ｒｒ３’の抵抗値を、Ｒｒ２＋Ｒｒ３’＝Ｒｒ３（Ｒｒ３は図４を参照）となるように設定すれば、図４等と同様の補正機能を実現できることになる。
【００７５】
このように、本実施の形態３の高周波電力増幅器モジュールを用いることで、実施の形態１および実施の形態２の場合と同様の効果が得られる。実施の形態１と比較すると、端子ＲＥＦ１〜ＲＥＦ３に伴うワイヤボンディング工程が不要となり、また、図９に示したようなグレード分類の一部をコンパレータ回路ブロックによって自動的に行えることから、製造フローの簡略化（製造コストの低減）や、モジュール配線基板の小型化等が図れる場合がある。ただし、コンパレータ回路ブロック、スイッチブロックならびにフューズの付加に伴いチップ面積が増大する（チップコストが増大する）恐れや、コンパレータ回路ブロック自体の精度が問題となる恐れがある。この観点からは、実施の形態１の方式が望ましい。
【００７６】
また、実施の形態２と比較すると、フューズを付加する変わりに、コンパレータ回路ブロックやスイッチブロックの回路面積を低減でき、これによってチップ面積（チップコスト）を低減できる場合がある。ただし、フューズのレーザトリミング工程が必要となるため、その分、製造コストが増大する恐れがある。この観点からは、実施の形態２の方式が望ましい。
【００７７】
（実施の形態４）
《基準電圧補正回路の詳細構成（変形例［３］）》
図１７は、本発明の実施の形態４による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図１７に示す基準電圧補正回路ＶＲＥＦＣＴＬ４は、図４の基準電圧補正回路ＶＲＥＦＣＴＬ１に、図１４で述べたフューズＦＳの方式を組み合わせたような構成例となっている。このような構成例を用いる場合、まず、実施の形態１（図８および図９等）で述べたように、プローブ検査によってグレード分類を行う。そして、図９のグレードＣ（ＧｒＣ）の場合には、端子ＲＥＦ１を接地電源電圧ＧＮＤにワイヤボンディングし、グレードＢ（ＧｒＢ）の場合にはＦＳを切断せずに端子ＲＥＦ２／ＲＥＦ３をＧＮＤにワイヤボンディングし、グレードＡ（ＧｒＡ）の場合にはＦＳを切断すると共に端子ＲＥＦ２／ＲＥＦ３をＧＮＤにワイヤボンディングする。
【００７８】
このような構成例を用いると、実施の形態１（図４）の場合と比較して、レーザトリミング工程の追加に伴い製造コストが増大する恐れがあるが、外部端子の削減に伴い回路面積（チップコスト）の低減が図れる場合がある。
【００７９】
（実施の形態５）
《高周波電力増幅器モジュールの全体構成（変形例）》
図１８（ａ）および図１８（ｂ）は、本発明の実施の形態５による高周波電力増幅器モジュールにおいて、その全体の概略構成例を示す全体ブロック図である。図１８（ａ）に示す高周波電力増幅器モジュールＲＦＭＤ２は、前述した図２のＲＦＭＤ１の変形例となっており、図２と比較して、電力増幅回路ＰＡ１１，ＰＡ１２，ＰＡ２１，ＰＡ２２と制御ブロックＣＴＬＢＫが１個の半導体チップ（高周波電力増幅制御チップＨＰＡＢＫＩＣ１）に形成された点が異なっている。例えば、各電力増幅回路をＬＤＭＯＳ（Laterally Diffused MOS）等によって実現できる場合には、このように制御チップを含めて１個の半導体チップに集積化することが可能になり、高周波電力増幅器モジュールの小型化、低コスト化等が可能になる。
【００８０】
図１８（ｂ）に示す高周波電力増幅器モジュールＲＦＭＤ３は、図１８（ａ）のＲＦＭＤ２の変形例となっている。図１８（ｂ）のＲＦＭＤ３は、図１８（ａ）と比較して、高周波電力増幅制御チップＨＰＡＢＫＩＣ２内のハイバンド用の電力増幅回路ＰＡ１１，ＰＡ１２とロウバンド用の電力増幅回路ＰＡ２１，ＰＡ２２とで高周波入力信号ＲＦｉｎ用の外部端子ＰＮ（ＲＦｉｎ）を共通化した点が異なっている。これによって、外部端子の削減が可能になり、高周波電力増幅器モジュールの更なる小型化、低コスト化等が可能になる。
【００８１】
《高周波電力増幅制御チップの詳細》
図１９は、図１８（ｂ）の高周波電力増幅器モジュールにおいて、その高周波電力増幅制御チップの詳細な構成例を示す回路図である。図１９に示す高周波電力増幅制御チップＨＰＡＢＫＩＣ２は、入力整合回路ＭＮＴｉ２と、ソース接地の増幅用ＮＭＯＳトランジスタＭＮｏ１ａ，ＭＮｏ２ａ，ＭＮｏ１ｂ，ＭＮｏ２ｂと、バイアス回路ＢＳ１ａ，ＢＳ２ａ，ＢＳ１ｂ，ＢＳ２ｂと、制御ブロックＣＴＬＢＫとを備える。ＭＮｏ１ａ，ＭＮｏ２ａ，ＭＮｏ１ｂ，ＭＮｏ２ｂは、例えばＬＤＭＯＳ等によって実現され、ＭＮｏ１ａはハイバンドの初段用、ＭＮｏ２ａはハイバンドの後段用、ＭＮｏ１ｂはロウバンドの初段用、ＭＮｏ２ｂはロウバンドの後段用である。
【００８２】
ＣＴＬＢＫは、シャットダウン・バンド制御回路ＳＤ・ＢＤＣＴＬと、バンドギャップリファレンス回路ＢＧＲと、基準電流生成・補正回路ＩＲＥＦＣＴＬと、温度補償回路ＴＭＰＣＰと、バイアス電流源ＩＳＢ１ａ，ＩＳＢ２ａ，ＩＳＢ１ｂ，ＩＳＢ２ｂと、スイッチ用ＮＭＯＳトランジスタＭＮｓ１を備える。シャットダウン・バンド制御回路ＳＤ・ＢＤＣＴＬは、図３の場合と同様に、バンド選択信号ＥＮ＿Ｈ，ＥＮ＿Ｌに応じてロウバンド選択信号ＬＢ又はハイバンド選択信号ＨＢを出力するか、あるいは制御チップＣＴＬＩＣ全体をシャットダウンモードに遷移させるシャットダウン信号ＰＳＤを出力する。バンドギャップリファレンス回路ＢＧＲは、図３等の場合と同様に、シャットダウン信号ＰＳＤ生成時には非活性化され、ロウバンド選択信号ＬＢ又はハイバンド選択信号ＨＢ生成時には活性化されると共にバンドギャップ電圧Ｖｂｇを生成する。
【００８３】
基準電流生成・補正回路ＩＲＥＦＣＴＬは、詳細は後述するが、図３等の基準電圧補正回路ＶＲＥＦＣＴＬと同様にバンドギャップ電圧Ｖｂｇの補正を行うが、図３等の場合と異なり、当該Ｖｂｇの補正と共に当該補正結果を反映した基準電流（バイアス電流）を生成する。当該バイアス電流は、バイアス電流源ＩＳＢ１ａ，ＩＳＢ２ａ，ＩＳＢ１ｂ，ＩＳＢ２ｂで用いられる。温度補償回路ＴＭＰＣＰは、ＩＳＢ１ａ，ＩＳＢ２ａ，ＩＳＢ１ｂ，ＩＳＢ２ｂで生成される各バイアス電流を対象に適宜温度補償を行う。すなわち、ＴＭＰＣＰは、増幅用ＮＭＯＳトランジスタＭＮｏ１ａ，ＭＮｏ２ａ，ＭＮｏ１ｂ，ＭＮｏ２ｂにおけるゲインの温度依存性を低減するため、各バイアス電流の増減を適宜制御する。
【００８４】
バイアス回路ＢＳ１ａは、増幅用ＮＭＯＳトランジスタＭＮｏ１ａとの間でカレントミラー回路を構成し、ドレインにバイアス電流源ＩＳＢ１ａからのバイアス電流が供給されるＮＭＯＳトランジスタと、当該ＮＭＯＳトランジスタのゲート間を接続する抵抗素子（高抵抗素子）を備える。これによって、ＭＮｏ１ａのソース・ドレイン間には、当該バイアス電流に当該カレントミラー回路のミラー比を反映したバイアス電流が供給される。ＭＮｏ１ａのゲートには、更に、高周波入力信号ＲＦｉｎが入力整合回路ＭＮＴｉ２およびＡＣ結合容量を介して入力される。ＭＮＴｉ２は、ここでは、容量やスパイラルインダクタ等によって構成される。ＢＳ１ａ内の抵抗素子は、当該ＲＦｉｎのＢＳ１ａ内のＮＭＯＳトランジスタへの周り込みを低減するためのものである。
【００８５】
バイアス回路ＢＳ２ａは、増幅用ＮＭＯＳトランジスタＭＮｏ２ａとの間でカレントミラー回路を構成し、ドレインにバイアス電流源ＩＳＢ２ａからのバイアス電流が供給されるＮＭＯＳトランジスタと、当該ＮＭＯＳトランジスタのゲート間を接続するボルテージフォロワ回路および抵抗素子（高抵抗素子）を備える。これによって、ＭＮｏ２ａのソース・ドレイン間には、当該バイアス電流に当該カレントミラー回路のミラー比を反映したバイアス電流が供給される。ＭＮｏ２ａのゲートには、更に、増幅用ＮＭＯＳトランジスタＭＮｏ１ａのドレインがＡＣ結合容量を介して入力される。ＢＳ２ａ内の抵抗素子は、ＢＳ１ａの場合と同様に、高周波信号の周り込みを低減するためのものであり、ボルテージフォロワ回路は、インピーダンス変換を行うためのものである。通常、ＭＮｏ２ａのトランジスタサイズはＭＮｏ１ａに比べて非常に大きくなるため、ここでは、後段側のバイアス回路のみにボルテージフォロワ回路を用いている。
【００８６】
バイアス回路ＢＳ１ｂは、前述したＢＳ１ａと同様の構成を備え、増幅用ＮＭＯＳトランジスタＭＮｏ１ｂに対応して設けられ、バイアス回路ＢＳ２ｂは、前述したＢＳ２ａと同様の構成を備え、増幅用ＮＭＯＳトランジスタＭＮｏ２ｂに対応して設けられる。ただし、ここでは、ＭＮｏ１ａとＭＮｏ１ｂとで高周波入力信号ＲＦｉｎを共通化しているため、ＭＮｏ１ｂのゲートには、ＲＦｉｎが入力整合回路ＭＮＴｉ２、スイッチ用ＮＭＯＳトランジスタＭＮｓ１およびＡＣ結合容量を介して入力される。なお、ＭＮｏ１ａ，ＭＮｏ１ｂのドレイン端子ＲＦ１ａ，ＲＦ１ｂには、図５の場合と同様に適宜電源電圧が供給され、ＭＮｏ２ａ，ＭＮｏ２ｂのドレイン端子ＲＦ２ａ，ＲＦ２ｂには、図５の場合と同様に適宜電源電圧が供給されると共に出力整合回路等が接続される。
【００８７】
このような構成例において、ハイバンドで動作する際（ハイバンド選択信号ＨＢが活性化された際）には、例えば、スイッチ用ＮＭＯＳトランジスタＭＮｓ１がオフに制御され、また、ロウバンド用のバイアス電流源ＩＳＢ１ｂ，ＩＳＢ２ｂからのバイアス電流の供給が停止状態（例えばバイアス電流がゼロ）に制御される。これによって、高周波入力信号ＲＦｉｎは、ハイバンドの増幅用ＮＭＯＳトランジスタＭＮｏ１ａ，ＭＮｏ２ａを介して増幅される。一方、ロウバンドで動作する際（ロウバンド選択信号ＬＢが活性化された際）には、例えば、ＭＮｓ１がオンに制御され、また、ハイバンド用のバイアス電流源ＩＳＢ１ａ，ＩＳＢ２ａからのバイアス電流の供給が停止状態（例えばバイアス電流がゼロ）に制御される。これによって、ＲＦｉｎは、ロウバンドの増幅用ＮＭＯＳトランジスタＭＮｏ１ｂ，ＭＮｏ２ｂを介して増幅される。
【００８８】
《基準電流生成・補正回路周りの詳細》
図２０は、図１９の高周波電力増幅制御チップにおいて、その基準電流生成・補正回路周りの詳細な構成例を示す回路図である。図２０に示す基準電流生成・補正回路ＩＲＥＦＣＴＬは、前述した図４の基準電圧補正回路ＶＲＥＦＣＴＬ１と同様のユニティ・ゲイン・バッファＢＦに加えて、抵抗Ｒｒ１〜Ｒｒ３およびＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４を備える。ＢＦは、バンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧Ｖｂｇを受けて、ＢＦ内のＰＭＯＳトランジスタＭＰ３のドレインに当該Ｖｂｇを出力する。Ｒｒ１〜Ｒｒ３は、一端が共通にＭＰ３のドレインに接続され、他端が端子ＲＥＦ１〜ＲＥＦ３にそれぞれ接続される。
【００８９】
図４等の場合と同様に、端子ＲＥＦ１〜ＲＥＦ３のいずれかは、ボンディングワイヤＢＷを介して接地電源電圧ＧＮＤ用の実装領域ＡＲ＿ＧＮＤに接続される。これにより、例えば、ＲＥＦ２がＡＲ＿ＧＮＤに接続された場合、（Ｖｂｇ／Ｒｒ２）で定められる電流がＰＭＯＳトランジスタＭＰ３のソース・ドレイン間に流れる。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４は、ＭＰ３との間でそれぞれカレントミラー回路を構成する。これにより、ＭＰ１１〜ＭＰ１４のソース・ドレイン間には、それぞれＭＰ３とのトランジスタサイズ比に応じた電流が生成される。ここでは、ＭＰ１１からの電流はバイアス電流源ＩＳＢ１ａで用いられ、ＭＰ１２からの電流はバイアス電流源ＩＳＢ２ａで用いられ、ＭＰ１３からの電流はバイアス電流源ＩＳＢ１ｂで用いられ、ＭＰ１４からの電流はバイアス電流源ＩＳＢ２ｂで用いられる。
【００９０】
このような構成例を用いると、実施の形態１における基準電圧（バイアス電圧）の場合と同様に、基準電流（バイアス電流）のばらつきを低減することができ、実施の形態１の場合と同様の効果が得られる。なお、図１９では、図１８（ｂ）に対応してハイバンドとロウバンドでＲＦｉｎを共通化する場合の回路構成例を示したが、図１８（ａ）のように共通化を行わない場合には、例えば、図１９におけるＭＮｏ１ｂのゲートがＡＣ結合容量ならびにＭＮＴｉ２とは異なる入力整合回路を介してチップ外部に接続されるような構成となる。また、図２０に示した基準電流生成・補正回路ＩＲＥＦＣＴＬは、勿論、実施の形態２〜実施の形態４の場合と同様に、適宜変更することも可能である。
【００９１】
（実施の形態６）
《携帯電話システム（無線通信システム）の全体構成（変形例）》
図２１は、本発明の実施の形態６による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。図２１の携帯電話システムは、前述した図１の変形例となっている。図２１に示す携帯電話システムは、図１の構成例と比較して、主に、図１のＲＦＩＣ１およびＲＦＭＤ１がそれぞれ図２１の高周波信号処理装置ＲＦＩＣ２および高周波電力増幅器モジュールＲＦＭＤ２に変更され、図１のＡＮＴＳＷ／ＤＰＸがアンテナスイッチＡＮＴＳＷに変更された構成例となっている。ここでは、図１の構成例との主な相違点に着目して説明を行う。ＲＦＩＣ２，ＲＦＭＤ２は、図１のＲＦＩＣ１，ＲＦＭＤ１がＷ−ＣＤＭＡ（又はＬＴＥ）のハイバンド／ロウバンド用であったのと異なり、ＧＳＭ（Global System for Mobile Communications）のハイバンド／ロウバンド用となっている。
【００９２】
特に限定はされないが、ＧＳＭのロウバンドは、８２４ＭＨｚ〜８４９ＭＨｚの送信周波数帯と８６９ＭＨｚ〜８９４ＭＨｚの受信周波数帯を持つＧＳＭ８５０や、８８０ＭＨｚ〜９１５ＭＨｚの送信周波数帯と９２５ＭＨｚ〜９６０ＭＨｚの受信周波数帯を持つＧＳＭ９００等である。また、ＧＳＭのハイバンドは、１７１０ＭＨｚ〜１７８５ＭＨｚの送信周波数帯と１８０５ＭＨｚ〜１８８０ＭＨｚの受信周波数帯を持つＤＣＳ（Digital Cellular System）１８００や、１８５０ＭＨｚ〜１９１０ＭＨｚの送信周波数帯と１９３０ＭＨｚ〜１９９０ＭＨｚの受信周波数帯を持つＰＣＳ（Personal Communications Service）１９００等である。
【００９３】
高周波電力増幅器モジュールＲＦＭＤ２は、図１のＲＦＭＤ１と同様に、高周波電力増幅回路ＨＰＡ１，ＨＰＡ２、制御ブロックＣＴＬＢＫ、および方向性結合器（カプラ）ＣＰＬ１，ＣＰＬ２等を備える。ＨＰＡ１は、ＲＦＩＣ２内の送信用ミキサ回路を介して出力されたＧＳＭのハイバンド用の送信高周波信号ＲＦｉｎ＿Ｈを受けて電力増幅を行い、ＨＰＡ２は、ＲＦＩＣ２内の送信用ミキサ回路を介して出力されたＧＳＭのロウバンド用の送信高周波信号ＲＦｉｎ＿Ｌを受けて電力増幅を行う。ＣＰＬ１，ＣＰＬ２は、それぞれ、ＨＰＡ１，ＨＰＡ２からの送信電力信号の電力レベルを検出し、その大きさに応じた電圧を持つ電力検出電圧ＶＤＥＴを生成する。ここで、当該ＶＤＥＴは、図１の場合と異なり、制御ブロックＣＴＬＢＫに入力される。
【００９４】
制御ブロックＣＴＬＢＫは、図１の場合と異なり、所謂ＡＰＣ（Automatic Power Control）回路を備える。ＡＰＣ回路は、ベースバンドユニットＢＢＵから高周波信号処理装置ＲＦＩＣ２を介して入力された電力指示信号ＶＲＡＭＰと前述した電力検出電圧ＶＤＥＴとを比較し、その誤差が縮小するように高周波電力増幅回路ＨＰＡ１，ＨＰＡ２のゲインを制御する。ＧＳＭでは、ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）等の定包括線変調が用いられるため、ＨＰＡ１，ＨＰＡ２は非線形増幅であってもよい。このため、図２１のように、ＡＰＣ回路でＨＰＡ１，ＨＰＡ２を制御することによる送信電力の制御が可能となる。
【００９５】
また、図２１のアンテナスイッチＡＮＴＳＷは、図１のＦＤＤ（Frequency Division Duplex）方式と異なりここではＴＤＤ（Time Division Duplex）方式となるため、アンテナの接続経路として、ハイバンドの送信経路、ハイバンドの受信経路、ロウバンドの送信経路、およびロウバンドの受信経路のいずれか１個を選択する構成となっている。高周波電力増幅回路ＨＰＡ１からの送信電力信号は、ＡＮＴＳＷを介したのち送信信号ＴＸとしてアンテナＡＮＴに送信され、逆にＡＮＴで受信した受信信号ＲＸは、ＡＮＴＳＷを介したのち受信信号ＲＸ＿ＨとしてＳＡＷフィルタＳＡＷ１に出力される。同様に、高周波電力増幅回路ＨＰＡ２からの送信電力信号は、ＡＮＴＳＷを介したのちＴＸとしてＡＮＴに送信され、逆にＡＮＴで受信したＲＸは、ＡＮＴＳＷを介したのち受信信号ＲＸ＿ＬとしてＳＡＷフィルタＳＡＷ２に出力される。
【００９６】
ここで、前述したように、高周波電力増幅回路ＨＰＡ１，ＨＰＡ２は、制御ブロックＣＴＬＢＫ内のＡＰＣ回路に基づいてゲインが制御され、ＣＴＬＢＫは、ＨＰＡ１，ＨＰＡ２のバイアスを適宜制御することで当該ゲインの制御を行う。この際に、ＡＰＣ回路は、例えば、電力指示信号ＶＲＡＭＰと電力検出電圧ＶＤＥＴとの誤差を所定の基準電圧（基準電流）を基準に増幅すること等でバイアスの制御を行う。このため、ＡＰＣ回路の制御範囲内で高精度なバイアス制御を行うためには、当該基準電圧（基準電流）が目標値に対して高精度であることが望ましい。そこで、これまでの各実施の形態で述べた補正方式を用いることが有益となる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００９８】
例えば、図４の基準電圧補正回路ＶＲＥＦＣＴＬ１は、ＮＭＯＳトランジスタを差動対とするアンプ回路や、ＰＭＯＳトランジスタによるカレントミラー回路等によって実現したが、場合によっては、ＰＭＯＳトランジスタを差動対とするアンプ回路や、ＮＭＯＳトランジスタによるカレントミラー回路等によって実現することも可能である。
【符号の説明】
【００９９】
ＡＭＰ  アンプ回路
ＡＮＴ  アンテナ
ＡＮＴＳＷ  アンテナスイッチ
ＡＲ  実装領域
ＢＢＵ  ベースバンドユニット
ＢＦ  ユニティ・ゲイン・バッファ
ＢＧＲ  バンドギャップリファレンス回路
ＢＳ  バイアス回路
ＢＳＷＢＫ  バンド切り替えスイッチブロック
ＢＷ  ボンディングワイヤ
ＣＭＰ  コンパレータ回路
ＣＭＰＢＫ  コンパレータ回路ブロック
ＣＰＤ  内部電極（内部パッド）
ＣＰＬ  方向性結合器（カプラ）
ＣＴＬＢＫ  制御ブロック
ＣＴＬＩＣ  制御チップ
ＤＥＣ  デコーダ回路
ＤＰＸ  デュプレクサ
ＥＮ  バンド選択信号
ＦＳ  フューズ
ＧＮＤ  接地電源電圧
ＨＢ  ハイバンド選択信号
ＨＰＡ  高周波電力増幅回路
ＨＰＡＩＣ  高周波電力増幅チップ
ＨＰＷ  ハイパワーモード選択信号
ＩＲＥＦＣＴＬ  基準電流生成・補正回路
ＩＳ  電流源
ＩＳＢ  バイアス電流源
Ｌ  コイル
ＬＢ  ロウバンド選択信号
ＬＰＦ  ロウパスフィルタ
ＬＰＷ  ロウパワーモード選択信号
ＭＩＣ  マイク
ＭＮ  ＮＭＯＳトランジスタ
ＭＮＴ  整合回路
ＭＰ  ＰＭＯＳトランジスタ
ＭＰＷ  ミドルパワーモード選択信号
ＰＡ  電力増幅回路
ＰＤ  電極（パッド）
ＰＭＤ  パワーモード選択信号
ＰＭＤＣＴＬ  パワーモード制御回路
ＰＮ  外部端子
ＰＳＤ  シャットダウン信号
ＰＳＷＢＫ  電力切り替えスイッチブロック
Ｑ  バイポーラトランジスタ
Ｒ  抵抗
ＲＥＦ  端子
ＲＦＩＣ  高周波信号処理装置
ＲＦＭＤ  高周波電力増幅器モジュール
ＲＦＳＹＳ  高周波システム部
ＲＦｉｎ  高周波入力信号
ＲＦｏｕｔ  高周波出力信号
ＲＸ  受信信号
ＳＡＷ  ＳＡＷフィルタ
ＳＤ・ＢＤＣＴＬ  シャットダウン・バンド制御回路
ＳＰＫ  スピーカ
ＳＳ  オン・オフ制御信号
ＳＷ  スイッチ
ＳＷＢＫ  スイッチブロック
ＳＷＣＴＬ  スイッチ制御回路
ＴＭＰＣＰ  温度補償回路
ＴＲＭ  高調波終端回路
ＴＸ  送信信号
ＶＢＡＴ  電源電圧
ＶＣＢＫ  電源供給ブロック
ＶＣＣ  電源電圧
ＶＣＮＴ  バイアス制御信号
ＶＤＥＴ  電力検出電圧
ＶＯＵＴ  出力電圧端子
ＶＲＥＦＣＴＬ  基準電圧補正回路
ＶＲＥＧ  レギュレータ回路
Ｖｂｇ  バンドギャップ電圧
Ｖｃｐ  比較電圧
Ｖｒｅｆ  基準電圧 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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