(57)【要約】【課題】せり上げエピタキシャル層を形成する際に、エピタキシャル層が異常成長するのを抑制する半導体装置の製造方法と半導体装置とを提供する。【解決手段】ステップＦ２では、ＳＯＩ基板に分離領域と素子形成領域が形成される。ステップＦ３では、ＳＯＩ領域とバルク領域とが形成される。このとき、ＳＯＩ領域とバルク領域との段差の側壁には、全周にわたって分離領域の分離絶縁膜が露出する。ステップＦ４では、ゲート電極が形成される。ステップＦ５では、バルク用トランジスタのエクステンション注入が行われる。このとき、エクステンション注入の不純物がＳＯＩ領域へ注入されるのを阻止する処理が行われる。ステップＦ６では、ＳＯＩ領域にせり上げエピタキシャル層が形成される。【選択図】図１
2015198219.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に絶縁層を介在させて半導体層が形成された基板部を用意する工程と、
前記基板部に分離領域を形成する工程と、
前記基板部に対して互いに隣接する第１領域および第２領域を規定し、前記第１領域に位置する前記半導体層および前記絶縁層を残すとともに、前記第２領域に位置する前記半導体層および前記絶縁層を除去して前記半導体基板と前記分離領域を露出することにより、前記第１領域には、第１素子形成領域および第１ダミー素子形成領域を形成し、前記第２領域には、第２素子形成領域および第２ダミー素子形成領域を形成する工程と、
前記第１領域に第１ゲート電極および第１ダミーゲート電極を形成し、前記第２領域に第２ゲート電極および第２ダミーゲート電極を形成する工程と、
前記第１素子形成領域および前記第１ダミー素子形成領域を被覆する被覆部を形成する工程と、
前記被覆部が形成された後、少なくとも前記被覆部をマスクとして、前記第２領域における前記第２素子形成領域に一導電型の不純物を導入する工程と、
前記第１素子形成領域に、エピタキシャル成長法によってせり上げエピタキシャル層を形成する工程と
を備え、
前記分離領域を形成する工程では、前記第２領域に位置する前記半導体層および前記絶縁層を除去することにより、前記第１領域と前記第２領域との境界に形成される段差の全体にわたり、前記分離領域が露出するように形成される、半導体装置の製造方法。
【請求項２】
前記被覆部を形成する工程では、前記被覆部として、前記第１素子形成領域および前記第１ダミー素子形成領域を含む前記第１領域の全体を覆うようにフォトレジストが形成される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記被覆部を形成する工程では、前記被覆部として、前記第１ダミー素子形成領域の全体を覆う前記第１ダミーゲート電極と、前記第１素子形成領域の全体を覆うフォトレジストとが形成され、
前記せり上げエピタキシャル層を形成する工程では、前記第１ダミー素子形成領域の全体が前記第１ダミーゲート電極によって覆われた状態で、前記せり上げエピタキシャル層が形成される、請求項１記載の半導体装置の製造方法。
【請求項４】
前記せり上げエピタキシャル層を形成する工程の前に、前記第１ゲート電極および前記第１ダミーゲート電極のそれぞれの側壁に側壁保護膜を形成する工程を有し、
前記被覆部を形成する工程では、前記被覆部として、前記第１ダミー素子形成領域を覆う前記第１ダミーゲート電極と、前記第１素子形成領域の全体を覆うフォトレジストとが形成され、
前記せり上げエピタキシャル層を形成する工程では、前記第１ダミー素子形成領域の全体が前記第１ダミーゲート電極および前記側壁保護膜によって覆われた状態で、前記せり上げエピタキシャル層が形成される、請求項１記載の半導体装置の製造方法。
【請求項５】
前記分離領域を形成する工程は、
素子形成領域としてあらかじめ登録されているパターンを第１パターンとして設定するステップと、
前記第１領域に対応するパターンとして第２パターンを設定するステップと、
前記第１パターンのうち、前記第２パターンの領域内に位置する前記第１パターンの部分を第３パターンとして設定するステップと、
前記第１パターンから、前記第３パターンと、前記第２パターンの境界に位置する前記第１パターンの部分とを除いたパターンを第４パターンとして設定するステップと、
前記第３パターンと前記第４パターンとを合わせたパターンを第５パターンとして設定するステップと
を含み、
前記第５パターンに基づいて前記分離領域が形成される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１ゲート電極、前記第１ダミーゲート電極、前記第２ゲート電極および前記第２ダミーゲート電極を形成する工程は、
前記第１領域に対応するパターンとして第２パターンを設定するステップと、
ゲート電極としてあらかじめ登録されているパターンを第６パターンとして設定するステップと、
前記第６パターンのうち、前記第２領域の領域内に位置する前記第６パターンの部分を第７パターンとして設定するステップと、
前記第６パターンから、前記第７パターンと、前記第２パターンの境界に位置する前記第６パターンの部分とを除いたパターンを第８パターンとして設定するステップと、
前記第７パターンおよび前記第８パターンとを合わせたパターンを第９パターンとして設定するステップと
を含み、
前記第９パターンに基づいて、前記第１ゲート電極、前記第１ダミーゲート電極、前記第２ゲート電極および前記第２ダミーゲート電極が形成される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記被覆部を形成する工程は、
不純物を導入する領域としてあらかじめ登録されているパターンを第１０パターンとして設定するステップと、
前記第１領域に対応するパターンを第２パターンとして設定するステップと、
前記第１０パターンから前記第２パターンを除いたパターンを第１１パターンとして設定するステップと
を含み、
前記第１１パターンに基づいて、前記第１領域を覆う前記フォトレジストが形成される、請求項２記載の半導体装置の製造方法。
【請求項８】
半導体基板および前記半導体基板の上に絶縁層を介在させて形成された半導体層を含む基板部と、
前記基板部に形成された分離領域と、
互いに隣接するように前記基板部に形成された第１領域および第２領域と、
前記分離領域によって前記第１領域に規定された第１素子形成領域および第１ダミー素子形成領域と、
前記分離領域によって前記第２領域に規定された第２素子形成領域および第２ダミー素子形成領域と、
前記第１領域および前記第２領域に形成されたゲート電極を含み、
前記第１素子形成領域に形成されたせり上げエピタキシャル層と、
を備え、
前記第１領域では、前記第１素子形成領域および前記第１ダミー素子形成領域は前記半導体層に形成され、
前記第２領域では、前記第２素子形成領域および前記第２ダミー素子形成領域は前記半導体基板に形成され、
前記第１領域と前記第２領域との境界には、前記絶縁層および前記半導体層の厚さに相当する段差が形成され、
前記分離領域は、前記段差の全周にわたり前記第１領域を囲むように位置する、半導体装置。
【請求項９】
前記第２素子形成領域に一導電型の不純物が導入され、前記不純物は窒素（Ｎ）を含む、請求項８記載の半導体装置。
【請求項１０】
前記ゲート電極は、前記第１領域と前記第２領域との前記境界を跨がないように配置された、請求項８または９に記載の半導体装置。
【請求項１１】
前記ゲート電極は、
前記第１素子形成領域に形成された第１ゲート電極と、
前記第１ダミー素子形成領域に形成された第１ダミーゲート電極と
を含み、
前記第１ダミー素子形成領域の全体が、前記第１ダミーゲート電極によって覆われた、請求項８〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記ゲート電極は、
前記第１素子形成領域に形成された第１ゲート電極と、
前記第１ダミー素子形成領域に形成された第１ダミーゲート電極と
を含み、
前記第１ゲート電極および前記第１ダミーゲート電極のそれぞれの側壁には側壁絶縁膜が形成され、
前記第１ダミー素子形成領域の全体が、前記第１ダミーゲート電極および前記側壁絶縁膜によって覆われた、請求項８〜１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、ＳＯＩ基板を適用してＳＯＩ領域とバルク領域とを形成する半導体装置の製造方法と半導体装置とに好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の高速化と低消費電力化を図るために、基板としてＳＯＩ（Silicon On Insulator）基板が用いられている。ＳＯＩ基板では、シリコン基板の上に、ＢＯＸ（Buried OXide）と称される埋め込み酸化膜を介在させてシリコン層が形成されている。
【０００３】
現在、そのようなＳＯＩ基板を用いて、ＳＯＩ基板に形成される半導体素子と、通常、バルク基板に形成される半導体素子とを混載した半導体装置の開発が進められている。この種の半導体装置では、ＳＯＩ基板における所定の領域に位置するシリコン層と埋め込み酸化膜を残し、他の領域に位置するシリコン層と埋め込み酸化膜を除去することによってシリコン基板が露出される。
【０００４】
露出したシリコン基板の領域がバルク領域として規定されて、そのバルク領域に、バルク用トランジスタ等の半導体素子が形成される。一方、残されたシリコン層等の領域がＳＯＩ領域として規定されて、そのＳＯＩ領域に、ＳＯＩ用トランジスタ等の半導体素子が形成される。特に、ＳＯＩ用トランジスタでは、ソース・ドレイン領域の寄生抵抗を低減するために、ソース・ドレイン領域が形成される領域に位置するシリコン層の表面に、エピタキシャル層が選択的に積層されることになる。このようなエピタキシャル層は、せり上げエピタキシャル層と称されている。
【０００５】
なお、このようなＳＯＩ領域とバルク領域とを備えた半導体装置を開示した特許文献として、たとえば、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−９３５１６号公報
【特許文献２】特開２０１３−８４７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置では次のような問題点があった。ＳＯＩ基板を用いて、ＳＯＩ領域とバルク領域を形成することで、ＳＯＩ領域とバルク領域との境界には、シリコン層と埋め込み酸化膜の厚さに相当する段差が生じ、その段差の側壁にシリコン層と埋め込み酸化膜が露出することになる。
【０００８】
また、せり上げエピタキシャル層を形成する前に行われる、バルク用トランジスタの不純物領域（エクステンション領域）を形成するための不純物を注入する工程では、ＳＯＩ領域に位置するシリコン層の一部にも不純物が注入されてしまい、そのシリコン層がアモルファス化することがある。
【０００９】
このため、せり上げエピタキシャル層を形成する際に、段差の側壁に露出したシリコン層の表面にエピタキシャル層が異常成長するおそれがあった。また、アモルファス化したシリコン層の表面にもエピタキシャル層が異常成長するおそれがあった。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体基板の表面上に絶縁層を介在させて半導体層が形成された基板部に分離領域を形成する工程と、基板に対して互いに隣接する第１領域および第２領域を規定し、第１領域に位置する半導体層および絶縁層を残すとともに、第２領域に位置する半導体層および絶縁層を除去して半導体基板と分離領域を露出することにより、第１領域には、第１素子形成領域および第１ダミー素子形成領域を形成し、第２領域には、第２素子形成領域および第２ダミー素子形成領域を形成する工程と、第１素子形成領域および第１ダミー素子形成領域を被覆する被覆部を形成する工程と、被覆部が形成された後、被覆部をマスクとして第２素子形成領域に一導電型の不純物を導入する工程と、第１素子形成領域に、エピタキシャル成長法によってせり上げエピタキシャル層を形成する工程とを備えている。分離領域を形成する工程では、第２領域に位置する半導体層および絶縁層を除去することにより、第１領域と第２領域との境界に形成される段差の全体にわたり、分離領域が露出するように形成される。
【００１２】
他の実施の形態によれば、半導体基板および半導体基板の上に絶縁層を介在させて形成された半導体層を含む基板部に形成された分離領域と、互いに隣接するように基板部に形成された第１領域および第２領域と、分離領域によって第１領域に規定された第１素子形成領域および第１ダミー素子形成領域と、分離領域によって第２領域に規定された第２素子形成領域および第２ダミー素子形成領域と、第１素子形成領域に形成されたせり上げエピタキシャル層とを備えている。第１領域では、第１素子形成領域および第１ダミー素子形成領域は半導体層に形成されている。第２領域では、第２素子形成領域および第２ダミー素子形成領域は半導体基板に形成されている。第１領域と第２領域との境界には、絶縁層および半導体層の厚さに相当する段差が形成されている。分離領域は、段差の全周にわたり第１領域を囲むように位置する。
【発明の効果】
【００１３】
一実施の形態によれば、エピタキシャル層の異常成長を抑制することができる。
他の実施の形態によれば、エピタキシャル層の異常成長を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】各実施の形態に係る半導体装置の製造方法の概要を示すフローチャートである。
【図２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す平面図である。
【図４】同実施の形態において、図３に示されている断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、図３および図４に示す工程の後に行われる工程を示す平面図である。
【図６】同実施の形態において、図５に示されている断面線ＶＩ−ＶＩにおける断面図である。
【図７】同実施の形態において、図５および図６に示す工程の後に行われる工程を示す平面図である。
【図８】同実施の形態において、図７に示されている断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】同実施の形態において、図７および図８に示す工程の後に行われる工程を示す平面図である。
【図１０】同実施の形態において、図９に示されている断面線Ｘ−Ｘにおける断面図である。
【図１１】同実施の形態において、図９および図１０に示す工程の後に行われる工程を示す平面図である。
【図１２】同実施の形態において、図１１に示されている断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図１１および図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す平面図である。
【図１６】同実施の形態において、図１５に示されている断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】同実施の形態において、図１５および図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す平面図である。
【図２１】同実施の形態において、図２０に示されている断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】比較例に係る半導体装置の製造方法の一工程を示す平面図である。
【図３２】図３１に示されている断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける断面図である。
【図３３】図３１および図３２に示す工程の後に行われる工程を示す平面図である。
【図３４】図３３に示されている断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける断面図である。
【図３５】図３３および図３４に示す工程の後に行われる工程を示す平面図である。
【図３６】図３５に示されている断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける断面図である。
【図３７】図３５および図３６に示す工程の後に行われる工程を示す平面図である。
【図３８】図３７に示されている断面線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩにおける断面図である。
【図３９】図３７および図３８に示す工程の後に行われる工程を示す平面図である。
【図４０】図３９に示されている断面線ＸＬ−ＸＬにおける断面図である。
【図４１】図３９および図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】図４１に示す工程の後に行われる工程を示す平面図である。
【図４３】図４２に示されている断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】図４２および図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】比較例に係る半導体装置の問題点を説明するための断面図であれる。
【図４６】実施の形態２に係る半導体装置の製造方法の一工程を示す平面図である。
【図４７】同実施の形態において、図４６に示されている断面線ＸＬＶＩＩ−ＸＬＶＩＩにおける断面図である。
【図４８】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す平面図である。
【図４９】同実施の形態において、図４８に示されている断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。
【図５０】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す平面図である。
【図５１】同実施の形態において、図５０に示されている断面線ＬＩ−ＬＩにおける断面図である。
【図５２】同実施の形態において、図５０および図５１に示す工程の後に行われる工程を示す平面図である。
【図５３】同実施の形態において、図５２に示されている断面線ＬＩＩＩ−ＬＩＩＩにおける断面図である。
【図５４】同実施の形態において、図５２および図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す平面図である。
【図５６】同実施の形態において、図５５に示されている断面線ＬＶＩ−ＬＶＩにおける断面図である。
【図５７】同実施の形態において、図５５および図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】実施の形態３に係る半導体装置の製造方法の一工程を示す平面図である。
【図６１】同実施の形態において、図６０に示されている断面線ＬＸＩ−ＬＸＩにおける断面図である。
【図６２】同実施の形態において、図６０および図６１に示す工程の後に行われる工程を示す平面図である。
【図６３】同実施の形態において、図６２に示されている断面線ＬＸＩＩＩ−ＬＸＩＩＩにおける断面図である。
【図６４】同実施の形態において、図６２および図６３に示す工程の後に行われる工程を示す平面図である。
【図６５】同実施の形態において、図６４に示されている断面線ＬＸＶ−ＬＸＶにおける断面図である。
【図６６】同実施の形態において、図６４および図６５に示す工程の後に行われる工程を示す平面図である。
【図６７】同実施の形態において、図６６に示されている断面線ＬＸＶＩＩ−ＬＸＶＩＩにおける断面図である。
【図６８】同実施の形態において、図６６および図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す平面図である。
【図７１】同実施の形態において、図７０に示されている断面線ＬＸＸＩ−ＬＸＸＩにおける断面図である。
【図７２】同実施の形態において、図７０および図７１に示す工程の後に行われる工程を示す断面図である。
【図７３】同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す断面図である。
【図７５】同実施の形態において、図７４に示す工程の後に行われる工程を示す断面図である。
【図７６】同実施の形態において、図７５に示す工程の後に行われる工程を示す断面図である。
【図７７】同実施の形態において、図７６に示す工程の後に行われる工程を示す断面図である。
【図７８】実施の形態４に係る、ＳＯＩ領域の境界にダミー素子形成領域とダミーゲート電極とを配置させないパターンの作成方法を示すフローチャートである。
【図７９】同実施の形態において、それぞれ初期状態のＳＯＩ領域のパターン、ダミー素子形成領域のパターンおよびダミーゲート電極のパターンを同一平面上に示した図である。
【図８０】同実施の形態において、ＳＯＩ領域のパターンを示す図である。
【図８１】同実施の形態において、初期状態のダミー素子形成領域のパターンから、ＳＯＩ領域の境界に位置するダミー素子形成領域のパターンを排除する手法を説明するための一ステップを示す図である。
【図８２】同実施の形態において、図８１に示すステップの後に行われるステップを示す図である。
【図８３】同実施の形態において、図８２に示すステップの後に行われるステップを示す図である。
【図８４】同実施の形態において、図８３に示すステップの後に行われるステップを示す図である。
【図８５】同実施の形態において、初期状態のダミーゲート電極のパターンから、ＳＯＩ領域の境界に位置するダミーゲート電極のパターンを排除する手法を説明するための一ステップを示す図である。
【図８６】同実施の形態において、図８５に示すステップの後に行われるステップを示す図である。
【図８７】同実施の形態において、図８６に示すステップの後に行われるステップを示す図である。
【図８８】同実施の形態において、図８７に示すステップの後に行われるステップを示す図である。
【図８９】同実施の形態において、図８４に示されるダミー素子形成領域のパターンと、図８８に示されるダミーゲート電極のパターンとを同一平面上に示した図である。
【図９０】同実施の形態において、注入ダミー領域のパターンから、ＳＯＩ領域のパターンを排除するパターンの作成方法を示すフローチャートである。
【図９１】同実施の形態において、初期状態の注入ダミー領域のパターンから、ＳＯＩ領域のパターンを排除する手法を説明するための一ステップを示す図である。
【発明を実施するための形態】
【００１５】
はじめに、ＳＯＩ領域とバルク領域を備えた半導体装置の製造方法の概要について説明する。
【００１６】
図１に示すように、まず、ステップＦ１では、ＳＯＩ基板（基板部）が準備される。次に、ステップＦ２では、分離領域と素子形成領域が形成される。分離領域によって素子形成領域が規定されることになる。素子形成領域には、ダミー素子形成領域が含まれる。次に、ステップＦ３では、ＳＯＩ基板に写真製版処理とエッチング処理を施すことによって、ＳＯＩ領域とバルク領域とが形成される。このとき、ＳＯＩ領域とバルク領域との段差の側壁には、全周にわたって分離領域の分離絶縁膜が露出することになる。
【００１７】
次に、ステップＦ４では、ゲート電極（配線）が形成される。ゲート電極には、ダミーゲート電極が含まれる。次に、ステップＦ５では、バルク領域に形成されるバルク用トランジスタのエクステンション領域を形成するためのエクステンション注入が行われる。このとき、あらかじめ、エクステンション注入の不純物がＳＯＩ領域へ注入されるのを阻止する処理が行われる。次に、ステップＦ６では、ＳＯＩ領域にせり上げエピタキシャル層が形成される。
【００１８】
次に、ステップＦ７では、ＳＯＩ領域に形成されるＳＯＩ用トランジスタのエクステンション領域を形成するためのエクステンション注入が行われる。次に、ステップＦ８では、バルク用トランジスタおよびＳＯＩ用トランジスタのソース・ドレイン領域を形成するためのソース・ドレイン注入が行われる。こうして、バルク領域にバルク用トランジスタが形成され、ＳＯＩ領域にＳＯＩ用トランジスタが形成される。その後、層間絶縁膜および配線等が形成されて半導体装置の主要部分が形成される。
【００１９】
この一連の製造工程において、特に、ステップＦ２、ステップＦ３およびステップＦ４では、ＳＯＩ領域とバルク領域との境界にダミー素子形成領域およびダミーゲート電極が配置されないように、ステップＦＥにおいて、あらかじめ、素子形成領域およびゲート電極等のパターン（マスクパターン）が作成される。また、ステップＦ５では、ＳＯＩ領域へエクステンション注入の不純物が注入されないように、ステップＦＲにおいて、あらかじめ、注入を阻止するフォトレジストのパターン（マスクパターン）が作成される。
【００２０】
上述した半導体装置の製造方法では、ＳＯＩ領域とバルク領域を形成する際に、ＳＯＩ領域とバルク領域との段差の側壁に、全周にわたって分離領域の分離絶縁膜を露出させることで、せり上げエピタキシャル層を形成する際に、ＳＯＩ領域において、エピタキシャル層が異常成長するのを抑制することができる。
【００２１】
また、バルク領域へエクステンション注入を行う際に、ＳＯＩ領域へエクステンション注入の不純物が注入されないように、ＳＯＩ領域を覆うようにレジストパターンを形成することで、ＳＯＩ領域におけるエピタキシャル層の異常成長を抑制することができる。また、ＳＯＩ領域に配置されるダミー素子形成領域を覆うようにダミーゲート電極を形成することで、ＳＯＩ領域におけるエピタキシャル層の異常成長を抑制することができる。さらに、ＳＯＩ領域に配置されるダミー素子形成領域を覆うように、ダミーゲート電極および側壁保護膜を形成することで、ＳＯＩ領域におけるエピタキシャル層の異常成長を抑制することができる。以下、各実施の形態において、半導体装置の製造工程について具体的に説明する。
【００２２】
実施の形態１
ここでは、ＳＯＩ領域とバルク領域との段差の側壁に、全周にわたって分離領域の分離絶縁膜を露出させ、そして、バルク領域へのエクステンション注入の際にＳＯＩ領域を覆うようにレジストパターンを形成する手法について説明する。
【００２３】
まず、図２に示すように、ＳＯＩ基板ＳＵＢが準備される。ＳＯＩ基板ＳＵＢでは、たとえば、シリコン基板ＳＳＵＢの上に、埋め込み酸化膜ＢＯＬを介在させてシリコン層ＳＬが形成されている。次に、所定の写真製版処理とエッチング処理を施すことにより、分離領域を形成するためのトレンチ分離溝ＴＲＥ（図４参照）が形成される。次に、そのトレンチ分離溝ＴＲＥを埋め込むように、ＳＯＩ基板ＳＵＢの上にシリコン酸化膜等の絶縁膜（図示せず）が形成される。
【００２４】
次に、たとえば、化学的機械研磨処理を施して、ＳＯＩ基板ＳＵＢの上面上に位置する絶縁膜の部分を除去することにより、図３および図４に示すように、トレンチ分離溝ＴＲＥ内に位置する絶縁膜の部分がトレンチ分離絶縁膜ＴＬとして残されて、分離領域ＴＲが形成される。分離領域ＴＲによって、素子形成領域ＳＲ（活性領域）が規定される。後述するように、素子形成領域ＳＲには、バルク用トランジスタやＳＯＩ用トランジスタ等の所定の半導体素子が形成される素子形成領域と、ダミー素子形成領域とが含まれる。
【００２５】
ここで、素子形成領域ＳＲ（分離領域ＴＲ）のパターンとして、ＳＯＩ領域とバルク領域との境界に、素子形成領域が配置されないパターンが設定（規定）される。このパターンの作成手法については、最後の実施の形態において説明する。
【００２６】
次に、ＳＯＩ領域とバルク領域とが形成される。図５および図６に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域が配置されることになる領域に、フォトレジストＰＲ１が形成される。次に、そのフォトレジストＰＲ１をエッチングマスクとして、露出した、ＳＯＩ基板ＳＵＢの領域にエッチング処理を施すことにより、シリコン層ＳＬおよび埋め込み酸化膜ＢＯＬが除去されて、シリコン基板ＳＳＵＢの表面が露出したバルク領域ＢＵＲが形成される。
【００２７】
バルク領域ＢＵＲでは、残された分離領域ＴＲによって、バルク用トランジスタ等の半導体素子が形成されることになる素子形成領域ＢＳＲと、ダミー素子形成領域ＢＤＳＲとが規定される。一方、エッチングされずに残されたＳＯＩ基板ＳＵＢの部分がＳＯＩ領域ＳＬＲとなる。ＳＯＩ領域ＳＬＲでは、分離領域ＴＲによって、ＳＯＩ用トランジスタ等の半導体素子が形成されることになる素子形成領域ＳＳＲと、ダミー素子形成領域ＳＤＳＲとが規定される。その後、フォトレジストＰＲ１が除去される。
【００２８】
次に、ゲート電極（ゲート配線）が形成される。ゲート電極には、ＳＯＩ用トランジスタおよびバルク用トランジスタのそれぞれのゲート電極と、ダミーゲート電極とが含まれる。ゲート電極のパターンとして、ＳＯＩ領域とバルク領域との境界に、ゲート電極が配置されないパターンが設定（規定）される。このパターンの作成手法については、最後の実施の形態において説明する。
【００２９】
図７および図８に示すように、熱酸化処理を施すことにより、シリコン酸化膜ＳＯＬが形成される。シリコン酸化膜ＳＯＬを覆うように、たとえば、化学的気相成長法により、ポリシリコン膜ＰＯＬが形成される。ポリシリコン膜ＰＯＬを覆うように、シリコン窒化膜ＳＮが形成される。所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのフォトレジストＰＲ２が形成される。
【００３０】
次に、フォトレジストＰＲ２をエッチングマスクとして、露出したシリコン窒化膜ＳＮにエッチング処理を施すことによって、ゲート電極をパターニングするためのハードマスクが形成される。そのハードマスク等をエッチングマスクとしてエッチング処理を施すことにより、ゲート電極が形成される。その後、フォトレジストＰＲ２が除去される。
【００３１】
これにより、図９および図１０に示すように、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥとダミーゲート電極ＳＤＧＥが形成される。ＳＯＩ用トランジスタのゲート電極ＳＧＥは、素子形成領域ＳＳＲを横切るように配置されている。バルク領域ＢＵＲでは、ゲート電極ＢＧＥとダミーゲート電極ＢＤＧＥが形成される。バルク用トランジスタのゲート電極ＢＧＥは、素子形成領域ＢＳＲを横切るように配置されている。
【００３２】
次に、バルク用トランジスタのエクステンション注入が行われる。ここでは、図面に示されるバルク用トランジスタとしては、ｎチャネル型のバルク用トランジスタを想定して説明する。
【００３３】
図１１および図１２に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域の全体を覆うフォトレジストＰＲ３が形成される。そのフォトレジストＰＲ３のパターンの作成方法については、最後の実施の形態において説明する。なお、フォトレジストＰＲ３は、ＳＯＩ領域ＳＬＲの他に、ｐチャネル型のバルク用トランジスタ（図示せず）が形成される領域も覆うように形成されている。
【００３４】
次に、図１３に示すように、フォトレジストＰＲ３等を注入マスクとして、ｎ型領域へ不純物を注入することにより、素子形成領域ＢＳＲにエクステンション領域ＢＥＴが形成される。ｎ型領域への不純物の例として、窒素（Ｎ2）、ヒ素（Ａｓ）およびリン（Ｐ）等がある。特に、窒素（Ｎ2）の場合、そのドーピング濃度は、１×１０20ｃｍ-3程度とされる。このとき、ｎ型の不純物は、バルク領域ＢＵＲのダミー素子形成領域ＢＤＳＲにも注入されることになる。その後、フォトレジストＰＲ３が除去される。
【００３５】
次に、ｐチャネル型のバルク用トランジスタ（図示せず）のエクステンション注入が行われる。ＳＯＩ領域を覆うとともに、ｎチャネル型のバルク用トランジスタが形成される領域を覆うフォトレジスト（図示せず）等を注入マスクとして、たとえば、フッ化ボロン（ＢＦ2）を注入することによりエクステンション領域（図示せず）が形成される。
【００３６】
次に、ＳＯＩ領域ＳＬＲにおける所定の領域にせり上げエピタキシャル層を形成する際に、所定の領域以外の領域にエピタキシャル層が形成されるのを阻止する膜（保護膜）が形成される。図１４に示すように、ゲート電極ＳＧＥ、ＢＧＥおよびダミーゲート電極ＳＤＧＥ、ＢＤＧＥを覆うように、たとえば、シリコン窒化膜ＥＳＬが形成される。
【００３７】
次に、図１５および図１６に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＳＬＲを露出し、バルク領域ＢＵＲ等を覆うフォトレジストＰＲ４が形成される。次に、フォトレジストＰＲ４をエッチングマスクとして、露出しているシリコン窒化膜ＥＳＬに異方性のエッチング処理を施すことにより、せり上げエピタキシャル層が形成される素子形成領域ＳＳＲ等に位置するシリコン層ＳＬの部分が露出する。
【００３８】
このとき、ゲート電極ＳＧＥ等の側壁には、シリコン窒化膜ＥＳＬが側壁保護膜ＥＳＬＳとして残される。その後、フォトレジストＰＲ４が除去される。次に、図１７に示すように、エピタキシャル成長法によって、露出した素子形成領域ＳＳＲにせり上げエピタキシャル層ＥＥＬが形成される。
【００３９】
次に、図１８に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＳＬＲを覆いバルク領域ＢＵＲを露出するフォトレジストＰＲ５が形成される。次に、フォトレジストＰＲ５をエッチングマスクとして、露出しているシリコン窒化膜ＥＳＬに異方性エッチングを施すことにより、素子形成領域ＢＳＲ等に位置するシリコン基板ＳＳＵＢの表面が露出する。また、ゲート電極ＢＧＥ等の側壁に側壁保護膜ＥＳＬＢが形成される。その後、フォトレジストＰＲ５が除去される。
【００４０】
次に、図１９に示すように、所定のウェットエッチング処理を施すことにより、側壁保護膜ＥＳＬＳ、ＥＳＬＢ等が除去される。このとき、ゲート電極ＳＧＥ等の側壁に側壁保護膜ＥＳＬＳが残されているＳＯＩ領域ＳＬＲの状態と同様に、バルク領域ＢＵＲでは、ゲート電極ＢＧＥ等の側壁に側壁保護膜ＥＳＬＢが残されている状態となっている。これにより、バルク領域ＢＵＲの全体がシリコン窒化膜ＥＳＬによって覆われている場合と比較して、ＳＯＩ領域ＳＬＲに過度のエッチングが施されることによるダメージを抑制することができる。
【００４１】
次に、ＳＯＩ用トランジスタのエクステンション注入が行われる。ここでは、図面に示されるＳＯＩ用トランジスタとしては、ｎチャネル型のＳＯＩ用トランジスタを想定して説明する。図２０および図２１に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＳＬＲを露出し、バルク領域ＢＵＲを覆うフォトレジストＰＲ６が形成される。
【００４２】
次に、フォトレジストＰＲ６を注入マスクとして、たとえば、ヒ素（Ａｓ）等のｎ型の不純物を注入することにより、素子形成領域ＳＳＲに、エクステンション領域ＳＥＴが形成される。このとき、ｎ型の不純物は、ＳＯＩ領域ＳＬＲのダミー素子形成領域ＳＤＳＲにも注入される。その後、フォトレジストＰＲ６が除去される。
【００４３】
次に、ｐチャネル型のＳＯＩ用トランジスタ（図示せず）のエクステンション注入が行われる。バルク領域を覆うとともに、ｎチャネル型のＳＯＩ用トランジスタが形成される領域を覆うフォトレジスト（図示せず）を注入マスクとして、たとえば、フッ化ボロン（ＢＦ2）を注入することによりエクステンション領域（図示せず）が形成される。
【００４４】
次に、ゲート電極ＳＧＥ、ＢＧＥ等の側壁にサイドウォール膜が形成される。図２２に示すように、ゲート電極ＳＧＥ、ＢＧＥおよびダミーゲート電極ＳＤＧＥ、ＢＤＧＥ等を覆うように、シリコン窒化膜ＳＮＳＤが形成される。
【００４５】
次に、図２３に示すように、シリコン窒化膜ＳＮＳＤの全面に異方性エッチングを施すことにより、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥおよびダミーゲート電極ＳＤＧＥのそれぞれの側壁にサイドウォール膜ＳＳＷが形成される。バルク領域ＢＵＲでは、ゲート電極ＢＧＥおよびダミーゲート電極ＢＤＧＥのそれぞれの側壁にサイドウォール膜ＢＳＷが形成される。
【００４６】
次に、ｎチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタのそれぞれのソース・ドレイン注入が行われる。ｐチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタがそれぞれ形成される領域を覆い、ｎチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタがそれぞれ形成される領域を露出するフォトレジスト（図示せず）が形成される。
【００４７】
次に、図２４に示すように、露出した領域に、ｎ型の不純物として、たとえば、ヒ素（ＡＳ）およびリン（Ｐ）を注入することにより、ＳＯＩ領域ＳＬＲでは、ソース・ドレイン領域ＳＳＤが形成される。バルク領域ＢＵＲでは、ソース・ドレイン領域ＢＳＤが形成される。こうして、ＳＯＩ領域ＳＬＲにＳＯＩ用トランジスタＳＴＲが形成され、バルク領域ＢＵＲにバルク用トランジスタＢＴＲが形成される。
【００４８】
次に、ｐチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタのそれぞれのソース・ドレイン注入が行われる。ｐチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタがそれぞれ形成される領域を露出し、ｎチャネル型のＳＯＩ用トランジスタおよびバルク用トランジスタがそれぞれ形成される領域を覆うフォトレジスト（図示せず）を注入マスクとして、ｐ型の不純物として、たとえば、ボロン（Ｂ）を注入することによりソース・ドレイン領域（図示せず）が形成される。
【００４９】
次に、サリサイド（Self ALIgned siliCIDE）法により、金属シリサイド膜が形成される。ゲート電極ＳＧＥ、ＢＧＥ、ダミーゲート電極ＳＤＧＥ、ＢＤＧＥおよびソース・ドレイン領域ＳＳＤ、ＢＳＤ等を覆うように、たとえば、コバルト膜等の金属膜（図示せず）が形成される。次に、所定の温度のもとで熱処理が施される。
【００５０】
これにより、ゲート電極ＳＧＥ、ＢＧＥ、ダミーゲート電極ＳＤＧＥ、ＢＤＧＥ中のシリコンと金属とが反応することで、金属シリサイド膜が形成される。また、ソース・ドレイン領域ＳＳＤ、ＢＳＤ中のシリコンと金属とが反応することで、金属シリサイド膜が形成される。その後、未反応の金属膜を除去することで、図２５に示すように、金属シリサイド膜ＭＳが露出する。
【００５１】
次に、図２６に示すように、ＳＯＩ用トランジスタおよびバルク用トランジスタ等を覆うように、ストレスライナー膜としてシリコン窒化膜ＳＮＬが形成される。次に、シリコン窒化膜ＳＮＬを覆うように、所定の厚さを有する、たとえば、シリコン酸化膜等のコンタクト層間絶縁膜ＣＩＬが形成される。
【００５２】
次に、コンタクト層間絶縁膜ＣＩＬに所定の写真製版処理およびエッチング処理を施すことにより、金属シリサイド膜ＭＳを露出するコンタクトホールが形成される。次に、コンタクトホールの側壁面を含むコンタクト層間絶縁膜ＣＩＬの表面上にバリアメタルとなる、たとえば、チタン（Ｔｉ）膜を介在させてタングステン（Ｗ）膜（いずれも図示せず）が形成される。次に、化学的機械研磨処理を施すことにより、コンタクト層間絶縁膜ＣＩＬの上面上に位置するタングステン膜の部分およびチタン膜の部分が除去される。
【００５３】
これにより、図２７に示すように、ＳＯＩ領域ＳＬＲでは、コンタクトホールＣＨ内にコンタクトプラグＰＬＳが形成される。バルク領域ＢＵＲでは、コンタクトホールＣＨ内にコンタクトプラグＰＬＢが形成される。次に、図２８に示すように、コンタクト層間絶縁膜ＣＩＬを覆うように、配線層間絶縁膜ＷＩＬ１が形成される。その配線層間絶縁膜ＷＩＬ１を覆うように、さらに、配線層間絶縁膜ＷＩＬ２が形成される。
【００５４】
次に、図２９に示すように、配線層間絶縁膜ＷＩＬ２および配線層間絶縁膜ＷＩＬ１に所定の写真製版処理およびエッチング処理を施すことにより、ＳＯＩ領域ＳＬＲでは、コンタクトプラグＰＬＳを露出する配線溝ＷＴＲが形成される。バルク領域ＢＵＲでは、コンタクトプラグＰＬＢを露出する配線溝ＷＴＲが形成される。
【００５５】
次に、配線溝ＷＴＲの底面および側壁面を含む配線層間絶縁膜ＷＩＬ２の表面上にバリアメタルとなる、たとえば、タンタル（Ｔａ）膜を介在させて銅（Ｃｕ）膜（いずれも図示せず）が形成される。次に、化学的機械研磨処理を施すことにより、配線層間絶縁膜ＷＩＬ２の上面上に位置する銅膜の部分およびタンタル膜の部分が除去される。
【００５６】
これにより、図３０に示すように、ＳＯＩ領域ＳＬＲでは、配線溝ＷＴＲに配線ＷＩＳが形成される。バルク領域ＢＵＲでは、配線溝ＷＴＲに配線ＷＩＢが形成される。配線ＷＩＳは、コンタクトプラグＰＬＳおよび金属シリサイド膜ＭＳを介して、ＳＯＩ用トランジスタのソース・ドレイン領域ＳＳＤに電気的に接続される。配線ＷＩＢは、コンタクトプラグＰＬＢおよび金属シリサイド膜ＭＳを介して、バルク用トランジスタのソース・ドレイン領域ＢＳＤに電気的に接続される。
【００５７】
その後、必要に応じて、上層の層間絶縁膜と配線（いずれも図示せず）が形成される。こうして、ＳＯＩ用トランジスタおよびバルク用トランジスタ等を備えた半導体装置の主要部分が完成する。
【００５８】
上述した半導体装置では、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に、全周にわたって分離領域ＴＲ（トレンチ分離絶縁膜ＴＬ）を露出させることで、せり上げエピタキシャル層ＥＥＬを形成する際に、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。また、バルク領域ＢＵＲへのエクステンション注入を行う際に、ＳＯＩ領域ＳＬＲを覆うフォトレジストＰＲ３を形成することで、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。このことについて、比較例に係る半導体装置と比較しながら説明する。
【００５９】
準備されたＳＯＩ基板ＣＳＵＢに対して、所定の写真製版処理とエッチング処理を施すことにより、分離領域を形成するためのトレンチ分離溝ＣＴＲＥ（図３２参照）が形成される。次に、そのトレンチ分離溝ＣＴＲＥを埋め込むように、ＳＯＩ基板ＣＳＵＢの上にシリコン酸化膜等の絶縁膜（図示せず）が形成される。
【００６０】
次に、化学的機械研磨処理を施して、ＳＯＩ基板ＣＳＵＢの上面上に位置する絶縁膜の部分を除去することにより、図３１および図３２に示すように、トレンチ分離溝ＣＴＲＥ内に残されたトレンチ分離絶縁膜ＣＴＬによって分離領域ＣＴＲが形成される。分離領域ＣＴＲによって、素子形成領域ＣＳＲが規定される。
【００６１】
比較例に係る半導体装置の素子形成領域ＣＳＲ（分離領域ＣＴＲ）では、ＳＯＩ領域とバルク領域との境界について考慮されておらず、素子形成領域ＣＳＲのパターンとしては、素子形成領域ＣＳＲが境界に跨るように位置するパターンが存在する。
【００６２】
次に、図３３および図３４に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域が配置されることになる領域に、フォトレジストＣＰＲ１が形成される。次に、そのフォトレジストＣＰＲ１をエッチングマスクとして、露出したＳＯＩ基板ＣＳＵＢの領域にエッチング処理を施すことにより、シリコン基板ＣＳＳＵＢの表面が露出したバルク領域ＣＢＵＲが形成される。
【００６３】
バルク領域ＣＢＵＲでは、残された分離領域ＣＴＲによって、素子形成領域ＣＢＳＲとダミー素子形成領域ＣＢＤＳＲとが規定される。一方、エッチングされずに残されたＳＯＩ基板ＣＳＵＢの部分がＳＯＩ領域ＣＳＬＲとなる。ＳＯＩ領域ＣＳＬＲでは、分離領域ＣＴＲによって、素子形成領域ＣＳＳＲとダミー素子形成領域ＣＳＤＳＲとが規定される。その後、フォトレジストＣＰＲ１が除去される。
【００６４】
次に、ゲート電極（ゲート配線）が形成される。図３５および図３６に示すように、ゲート酸化膜となるシリコン酸化膜ＣＳＯＬが形成される。シリコン酸化膜ＣＳＯＬを覆うように、ポリシリコン膜ＣＰＯＬが形成される。ポリシリコン膜ＣＰＯＬを覆うように、シリコン窒化膜ＣＳＮが形成される。所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのフォトレジストＣＰＲ２が形成される。比較例に係る半導体装置のゲート電極（ゲート配線）のパターンとしては、ゲート電極が境界に跨るように位置するパターンが存在する。
【００６５】
次に、フォトレジストＣＰＲ２等をエッチングマスクとして、エッチング処理を施すことによってゲート電極が形成される。その後、フォトレジストＣＰＲ２が除去される。これにより、図３７および図３８に示すように、ＳＯＩ領域ＣＳＬＲでは、ゲート電極ＣＳＧＥとダミーゲート電極ＣＳＤＧＥが形成される。バルク領域ＣＢＵＲでは、ゲート電極ＣＢＧＥとダミーゲート電極ＣＢＤＧＥが形成される。ダミーゲート電極には、ＳＯＩ領域ＣＳＬＲとバルク領域ＣＢＵＲとの境界に跨るダミーゲート電極が存在する。
【００６６】
次に、バルク用トランジスタのエクステンション注入が行われる。ここでは、図面に示されるバルク用トランジスタとしては、ｎチャネル型のバルク用トランジスタを想定して説明する。
【００６７】
図３９および図４０に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＣＳＬＲにおける、素子形成領域ＣＳＳＴを覆うフォトレジストＣＰＲ３が形成される。なお、フォトレジストＣＰＲ３は、ｐチャネル型のバルク用トランジスタ（図示せず）が形成される領域も覆っている。
【００６８】
次に、図４１に示すように、フォトレジストＣＰＲ３を注入マスクとして、ｎ型領域へ不純物を注入することにより、素子形成領域ＣＢＳＲにエクステンション領域ＣＢＥＴが形成される。このとき、ｎ型領域への不純物は、バルク領域ＣＢＵＲのダミー素子形成領域ＣＢＤＳＲにも注入されることになる。その後、フォトレジストＣＰＲ３が除去される。
【００６９】
次に、ｐチャネル型のバルク用トランジスタ（図示せず）のエクステンション注入が行われた後、所定の領域以外の領域にエピタキシャル層が形成されるのを阻止する膜が形成される。ゲート電極ＣＳＧＥ、ＣＢＧＥおよびダミーゲート電極ＣＳＤＧＥ、ＣＢＤＧＥを覆うように、シリコン窒化膜ＣＥＳＬ（図４３参照）が形成される。
【００７０】
次に、図４２および図４３に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＣＳＬＲを露出し、バルク領域ＣＢＵＲ等を覆うフォトレジストＣＰＲ４が形成される。次に、フォトレジストＣＰＲ４をエッチングマスクとして、露出しているシリコン窒化膜ＣＥＳＬに異方性のエッチング処理を施すことにより、せり上げエピタキシャル層が形成される素子形成領域ＣＳＳＲ等に位置するシリコン層ＣＳＬの部分が露出する。また、ゲート電極ＣＳＧＥ等の側壁には、シリコン窒化膜ＣＥＳＬが側壁保護膜ＣＥＳＬＳとして残される。その後、フォトレジストＣＰＲ４が除去される。
【００７１】
次に、図４４に示すように、エピタキシャル成長法によって、露出した素子形成領域ＣＳＳＲにせり上げエピタキシャル層ＣＥＥＬが形成される。その後、ＳＯＩ用トランジスタのエクステンション領域、ＳＯＩ用トランジスタおよびバルク用トランジスタのそれぞれのソース・ドレイン領域、コンタクトプラグおよび配線等（いずれも図示せず）が形成されて、比較例に係る半導体装置の主要部分が完成する。
【００７２】
比較例に係る半導体装置では、図４５の丸印Ａに示すように、ダミー素子形成領域ＣＳＤＳＲのパターンとして、ＳＯＩ領域ＣＳＬＲとバルク領域ＣＢＵＲとの境界にシリコン層が露出するように配置されたパターンが存在する。このため、せり上げエピタキシャル層を形成する際に、ＳＯＩ領域とバルク領域との境界の段差に露出したシリコン層の部分にエピタキシャル層が異常成長することがある。
【００７３】
また、図４１に示すように、バルク用トランジスタのエクステンション領域を形成する際に、ＳＯＩ領域ＣＳＬＲに露出したシリコン層の部分へ不純物が注入されることで、シリコン層がアモルファス化してしまうことがある。このため、せり上げエピタキシャル層を形成する際に、アモルファス化したシリコン層の部分にエピタキシャル層が異常成長することがある。
【００７４】
比較例に係る半導体装置に対して、実施の形態に係る半導体装置では、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に、全周にわたって分離領域ＴＲ（トレンチ分離絶縁膜ＴＬ）が露出する。これにより、せり上げエピタキシャル層ＥＥＬを形成する際に、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。
【００７５】
また、バルク領域ＢＵＲへのエクステンション注入を行う際に、ＳＯＩ領域ＳＬＲを覆うフォトレジストＰＲ３が形成される。これにより、ＳＯＩ領域に位置するシリコン層がアモルファス化するのを阻止することができ、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。
【００７６】
さらに、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に露出した埋め込み酸化膜が、後の工程においてなくなり、その上に位置するシリコン層の部分が異物として剥離してしまうのを抑制することができる。
【００７７】
実施の形態２
ここでは、ＳＯＩ領域とバルク領域との段差の側壁に、全周にわたって分離領域の分離絶縁膜を露出させ、そして、ＳＯＩ領域に配置されるダミー素子形成領域の全体をダミー電極によって覆う手法について説明する。なお、実施の形態１と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００７８】
まず、図２〜図４に示す工程と同様の工程を経て、図４６および図４７に示すように、ＳＯＩ基板ＳＵＢに、分離領域ＴＲが形成される。分離領域ＴＲによって、素子形成領域ＳＲが規定される。素子形成領域ＳＲには、所定の半導体素子が形成される素子形成領域と、ダミー素子形成領域とが含まれる。
【００７９】
次に、図５および図６に示す工程と同様の工程を経て、ＳＯＩ領域とバルク領域とが形成される。バルク領域ＢＵＲでは、残された分離領域ＴＲによって、バルク用トランジスタ等が形成されることになる素子形成領域ＢＳＲと、ダミー素子形成領域ＢＤＳＲとが規定される。一方、ＳＯＩ領域ＳＬＲでは、分離領域ＴＲによって、ＳＯＩ用トランジスタ等が形成されることになる素子形成領域ＳＳＲと、ダミー素子形成領域ＳＤＳＲとが規定される（図５および図６参照）。
【００８０】
次に、ゲート電極（ゲート配線）が形成される。図７および図８に示す工程と同様の工程を経て、図４８および図４９に示すように、シリコン酸化膜ＳＯＬ、ポリシリコン膜ＰＯＬおよびシリコン窒化膜ＳＮが順次形成される。次に、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのフォトレジストＰＲ２が形成される。このとき、ＳＯＩ領域ＳＬＲでは、パターニングされるダミーゲート電極によって、一つのダミー素子形成領域ＳＤＳＲの全体が覆われるように、フォトレジストＰＲ２が形成される。すなわち、パターニングされるダミーゲート電極（サイズ）がダミー素子形成領域ＳＤＳＲ（サイズ）よりも大きくなるように、フォトレジストＰＲ２が形成される。
【００８１】
次に、フォトレジストＰＲ２をエッチングマスクとして、露出したシリコン窒化膜ＳＮにエッチング処理を施すことによって、ゲート電極をパターニングするためのハードマスクが形成される。そのハードマスク等をエッチングマスクとしてエッチング処理を施すことにより、ゲート電極が形成される。その後、フォトレジストＰＲ２が除去される。
【００８２】
これにより、図５０および図５１に示すように、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥとダミーゲート電極ＳＤＧＥが形成される。ゲート電極ＳＧＥは、素子形成領域ＳＳＲを横切るように配置されている。ダミーゲート電極ＳＤＧＥのサイズは、ダミー素子形成領域ＳＤＳＲのサイズよりも大きく、ダミーゲート電極ＳＤＧＥは、ダミー素子形成領域ＳＤＳＲの全体を覆うように配置されている。バルク領域ＢＵＲでは、ゲート電極ＢＧＥとダミーゲート電極ＢＤＧＥが形成される。ゲート電極ＢＧＥは、素子形成領域ＢＳＲを横切るように配置されている。
【００８３】
次に、バルク用トランジスタのエクステンション注入が行われる。なお、図面に示されるバルク用トランジスタとしては、ｎチャネル型のバルク用トランジスタを想定して説明する。図５２および図５３に示すように、所定の写真製版処理を施すことにより、フォトレジストＰＲ７が形成される。
【００８４】
ここで、ＳＯＩ領域ＳＬＲでは、ダミーゲート電極ＳＤＧＥがダミー素子形成領域ＳＤＳＲの全体を覆うように配置されていることで、フォトレジストとしては、ＳＯＩ領域ＳＬＲの全体を覆う必要はなく、ＳＯＩ領域ＳＬＲのうち、素子形成領域ＳＳＲとその近傍の領域を覆うフォトレジストＰＲ７が形成される。なお、フォトレジストＰＲ７は、この他に、ｐチャネル型のバルク用トランジスタ（図示せず）が形成される領域も覆うように形成されている。
【００８５】
次に、図５４に示すように、フォトレジストＰＲ７等を注入マスクとして、ｎ型の不純物を注入することにより、素子形成領域ＢＳＲにエクステンション領域ＢＥＴが形成される。前述したように、ｎ型の不純物の例として、窒素（Ｎ2）、ヒ素（Ａｓ）およびリン（Ｐ）等がある。特に、窒素（Ｎ2）の場合、そのドーピング濃度は、１×１０20ｃｍ-3程度とされる。その後、フォトレジストＰＲ７が除去される。次に、ｐチャネル型のバルク用トランジスタ（図示せず）のエクステンション注入が行われる。
【００８６】
次に、図１４〜図１６に示す工程と同様の工程を経て、所定の領域以外の領域にエピタキシャル層が形成されるのを阻止する膜が形成される。図５５および図５６に示すように、せり上げエピタキシャル層が形成される素子形成領域ＳＳＲ等に位置するシリコン層ＳＬの部分を露出し、他の領域を覆うシリコン窒化膜ＥＳＬが形成される。次に、図５７に示すように、エピタキシャル成長法によって、露出した素子形成領域ＳＳＲにせり上げエピタキシャル層ＥＥＬが形成される。
【００８７】
次に、図１８および図１９に示す工程と同様の工程を経て、シリコン窒化膜ＥＳＬが除去される。次に、図２０および図２１に示す工程と同様の工程を経て、素子形成領域ＳＳＲに、エクステンション領域ＳＥＴが形成される（図５８参照）。次に、図２２および図２３に示す工程と同様の工程を経て、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥおよびダミーゲート電極ＳＤＧＥのそれぞれの側壁にサイドウォール膜ＳＳＷが形成され、バルク領域ＢＵＲでは、ゲート電極ＢＧＥおよびダミーゲート電極ＢＤＧＥのそれぞれの側壁にサイドウォール膜ＢＳＷが形成される（図５８参照）。
【００８８】
次に、図２４に示す工程と同様の工程を経て、ＳＯＩ領域ＳＬＲでは、ソース・ドレイン領域ＳＳＤが形成され、バルク領域ＢＵＲでは、ソース・ドレイン領域ＢＳＤが形成される（図５８参照）。こうして、ＳＯＩ領域ＳＬＲにＳＯＩ用トランジスタＳＴＲが形成され、バルク領域ＢＵＲにバルク用トランジスタＢＴＲが形成される。次に、図２５に示す工程と同様の工程を経て、図５８に示すように、金属シリサイド膜ＭＳが形成される。
【００８９】
次に、図２６に示す工程と同様の工程を経て、シリコン窒化膜ＳＮＬおよびコンタクト層間絶縁膜ＣＩＬが形成される（図５９参照）。次に、図２７に示す工程と同様の工程を経て、コンタクトホールＣＨ内にコンタクトプラグＰＬＳ、ＰＬＢが形成される（図５９参照）。次に、図２８に示す工程と同様の工程を経て、配線層間絶縁膜ＷＩＬ１および配線層間絶縁膜ＷＩＬ２が形成される（図５９参照）。次に、図２９に示す工程と同様の工程を経て、配線溝ＷＴＲが形成される（図５９参照）。
【００９０】
次に、図３０に示す工程と同様の工程を経て、図５９に示すように、ＳＯＩ領域ＳＬＲでは配線ＷＩＳが形成され、バルク領域ＢＵＲでは配線ＷＩＢが形成される。その後、必要に応じて、上層の層間絶縁膜と配線（いずれも図示せず）が形成される。こうして、ＳＯＩ用トランジスタおよびバルク用トランジスタ等を備えた半導体装置の主要部分が完成する。
【００９１】
上述した半導体装置では、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に、全周にわたって分離領域ＴＲ（トレンチ分離絶縁膜ＴＬ）が露出される。これにより、せり上げエピタキシャル層ＥＥＬを形成する際に、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。
【００９２】
また、バルク領域ＢＵＲへのエクステンション注入を行う際に、ＳＯＩ領域ＳＬＲでは、ダミー素子形成領域ＳＤＳＲの全体がダミーゲート電極ＳＤＧＥによって覆われ、素子形成領域ＳＳＲはフォトレジストＰＲ７によって覆われている。これにより、ＳＯＩ領域に位置するシリコン層がアモルファス化するのを阻止することができ、せり上げエピタキシャル層を形成する際に、エピタキシャル層が異常成長するのを抑制することができる。
【００９３】
さらに、エクステンション注入を阻止するフォトレジストとして、フォトレジストＰＲ７を形成することで、ＳＯＩ領域においてフォトレジストの残渣を抑制することができる。このことについて説明する。エクステンション注入等を行う際に、注入マスクとして形成されるフォトレジストに不純物が注入されると、そのフォトレジストの表面は硬化する。このため、フォトレジストを除去する際に、除去しきれずにフォトレジストが残ることがある。この傾向は、フォトレジストが形成されている領域の面積が増加するにしたがって大きくなる。
【００９４】
上述した半導体装置におけるＳＯＩ領域ＳＬＲでは、ダミーゲート電極ＳＤＧＥがダミー素子形成領域ＳＤＳＲの全体を覆うように配置されている。このため、バルク領域へのエクステンション注入の際に形成されるフォトレジストとしては、ＳＯＩ領域ＳＬＲの全体を覆うのではなく、ＳＯＩ領域ＳＬＲのうち、素子形成領域ＳＳＲとその近傍の領域を覆うフォトレジストＰＲ７が形成される。これにより、ＳＯＩ領域ＳＬＲにおいて、フォトレジストが形成される領域の面積が削減されて、フォトレジストの残渣を抑制することができる。
【００９５】
以上の他に、上述した半導体装置では、前述したように、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に露出した埋め込み酸化膜が、後の工程においてなくなり、その上に位置するシリコン層の部分が異物として剥離してしまうのを抑制することができる。
【００９６】
実施の形態３
ここでは、ＳＯＩ領域とバルク領域との段差の側壁に、全周にわたって分離領域の分離絶縁膜を露出させ、そして、ＳＯＩ領域に配置されるダミー素子形成領域をダミーゲート電極と側壁保護膜とによって覆う手法について説明する。なお、実施の形態１と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９７】
まず、図２〜図４に示す工程と同様の工程を経て、図６０および図６１に示すように、ＳＯＩ基板ＳＵＢに、分離領域ＴＲが形成される。分離領域ＴＲによって、素子形成領域ＳＲが規定される。素子形成領域ＳＲには、所定の半導体素子が形成される素子形成領域と、ダミー素子形成領域とが含まれる。
【００９８】
次に、図５および図６に示す工程と同様の工程を経て、ＳＯＩ領域とバルク領域とが形成される。バルク領域ＢＵＲでは、残された分離領域ＴＲによって、バルク用トランジスタ等が形成されることになる素子形成領域ＢＳＲと、ダミー素子形成領域ＢＤＳＲとが規定される。一方、ＳＯＩ領域ＳＬＲでは、分離領域ＴＲによって、ＳＯＩ用トランジスタ等が形成されることになる素子形成領域ＳＳＲと、ダミー素子形成領域ＳＤＳＲとが規定される（図５および図６参照）。
【００９９】
次に、ゲート電極（ゲート配線）が形成される。図７および図８に示す工程と同様の工程を経て、図６２および図６３に示すように、シリコン酸化膜ＳＯＬ、ポリシリコン膜ＰＯＬおよびシリコン窒化膜ＳＮが順次形成される。次に、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのフォトレジストＰＲ２が形成される。このとき、ＳＯＩ領域ＳＬＲでは、パターニングされるダミーゲート電極と後述する側壁絶縁膜とによって、一つのダミー素子形成領域ＳＤＳＲの全体が覆われるように、フォトレジストＰＲ２が形成される。すなわち、パターニングされるダミーゲート電極（サイズ）がダミー素子形成領域ＳＤＳＲ（サイズ）よりも小さくなるように、フォトレジストＰＲ２が形成される。
【０１００】
次に、フォトレジストＰＲ２をエッチングマスクとして、露出したシリコン窒化膜ＳＮにエッチング処理を施すことによって、ゲート電極をパターニングするためのハードマスクが形成される。そのハードマスク等をエッチングマスクとしてエッチング処理を施すことにより、ゲート電極が形成される。その後、フォトレジストＰＲ２が除去される。
【０１０１】
これにより、図６４および図６５に示すように、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥとダミーゲート電極ＳＤＧＥが形成される。ゲート電極ＳＧＥは、素子形成領域ＳＳＲを横切るように配置されている。ダミーゲート電極ＳＤＧＥは、ダミー素子形成領域ＳＤＳＲのうち、外周に沿って位置する部分を露出する態様で、ダミー素子形成領域ＳＤＳＲを覆うように配置されている。バルク領域ＢＵＲでは、ゲート電極ＢＧＥとダミーゲート電極ＢＤＧＥが形成される。ゲート電極ＢＧＥは、素子形成領域ＢＳＲを横切るように配置されている。
【０１０２】
次に、バルク用トランジスタのエクステンション注入が行われる。なお、図面に示されるバルク用トランジスタとしては、ｎチャネル型のバルク用トランジスタを想定して説明する。図６６および図６７に示すように、所定の写真製版処理を施すことにより、フォトレジストＰＲ８が形成される。
【０１０３】
ここで、ＳＯＩ領域ＳＬＲでは、ＳＯＩ領域ＳＬＲのうち、素子形成領域ＳＳＲとその近傍の領域を覆うフォトレジストＰＲ８が形成される。このため、ダミー素子形成領域ＳＤＳＲのうち、ダミーゲート電極ＳＤＧＥによって覆われていない、ダミー素子形成領域ＳＤＳＲの外周に沿って位置する部分（領域Ａ）には、エクステンション注入の不純物が注入されることになるが、後述するように、この領域Ａは、側壁絶縁膜によって覆われることになるため、エピタキシャル層の異常成長を阻止することができる。なお、フォトレジストＰＲ７は、この他に、ｐチャネル型のバルク用トランジスタ（図示せず）が形成される領域も覆うように形成されている。
【０１０４】
次に、図６８に示すように、フォトレジストＰＲ８等を注入マスクとして、ｎ型領域へ不純物を注入することにより、素子形成領域ＢＳＲにエクステンション領域ＢＥＴが形成される。すでに述べたように、ｎ型領域への不純物の例として、窒素（Ｎ2）、ヒ素（Ａｓ）およびリン（Ｐ）等がある。特に、窒素（Ｎ2）の場合、そのドーピング濃度は、１×１０20ｃｍ-3程度とされる。その後、フォトレジストＰＲ８が除去される。次に、ｐチャネル型のバルク用トランジスタ（図示せず）のエクステンション注入が行われる。
【０１０５】
次に、所定の領域以外の領域にエピタキシャル層が形成されるのを阻止する膜が形成される。図１４に示す工程と同様の工程を経て、図６９に示すように、ゲート電極ＳＧＥ、ＢＧＥおよびダミーゲート電極ＳＤＧＥ、ＢＤＧＥを覆うように、シリコン窒化膜ＥＳＬが形成される。
【０１０６】
次に、図１５および図１６に示す工程と同様に、所定の写真製版処理を施すことにより、図７０および図７１に示すように、ＳＯＩ領域ＳＬＲを露出し、バルク領域ＢＵＲ等を覆うフォトレジストＰＲ４が形成される。次に、フォトレジストＰＲ４をエッチングマスクとして、露出しているシリコン窒化膜ＥＳＬに異方性のエッチング処理を施すことにより、せり上げエピタキシャル層が形成される素子形成領域ＳＳＲ等に位置するシリコン層ＳＬの部分が露出する。
【０１０７】
このとき、ゲート電極ＳＧＥの側壁には、シリコン窒化膜ＥＳＬが側壁保護膜ＥＳＬＳとして残される。また、ダミーゲート電極ＳＤＧＥの側壁にも、シリコン窒化膜ＥＳＬが側壁保護膜ＥＳＬＳとして残される。ダミー素子形成領域ＳＤＳＲの外周に沿って露出した部分は、この側壁保護膜ＥＳＬＳによって覆われる。こうして、一つのダミー素子形成領域ＳＤＳＲは、ダミーゲート電極ＳＤＧＥと側壁保護膜ＥＳＬＳとによって覆われることになる。その後、フォトレジストＰＲ４が除去される。
【０１０８】
次に、図７２に示すように、エピタキシャル成長法によって、露出した素子形成領域ＳＳＲにせり上げエピタキシャル層ＥＥＬが形成される。次に、図１８に示す工程と同様の工程を経た後、所定のウェットエッチング処理を施すことにより、図７３に示すように、側壁保護膜ＥＳＬＳ等が除去される。
【０１０９】
次に、図７４に示すように、所定の写真製版処理を施すことにより、ＳＯＩ領域ＳＬＲにおける素子形成領域ＳＳＲを露出し、バルク領域ＢＵＲを含む他の領域を覆うフォトレジストＰＲ９が形成される。次に、フォトレジストＰＲ９を注入マスクとして、ｎ型の不純物を注入することにより、素子形成領域ＳＳＲに、エクステンション領域ＳＥＴが形成される。その後、フォトレジストＰＲ６が除去される。
【０１１０】
次に、図２２および図２３に示す工程と同様の工程を経て、ＳＯＩ領域ＳＬＲでは、ゲート電極ＳＧＥおよびダミーゲート電極ＳＤＧＥのそれぞれの側壁にサイドウォール膜ＳＳＷが形成され、バルク領域ＢＵＲでは、ゲート電極ＢＧＥおよびダミーゲート電極ＢＤＧＥのそれぞれの側壁にサイドウォール膜ＢＳＷが形成される（図７５参照）。次に、図２４に示す工程と同様の工程を経て、図７５に示すように、ＳＯＩ領域ＳＬＲでは、ソース・ドレイン領域ＳＳＤが形成され、バルク領域ＢＵＲでは、ソース・ドレイン領域ＢＳＤが形成される。こうして、ＳＯＩ領域ＳＬＲにＳＯＩ用トランジスタＳＴＲが形成され、バルク領域ＢＵＲにバルク用トランジスタＢＴＲが形成される。次に、図２５に示す工程と同様の工程を経て、図７６に示すように、金属シリサイド膜ＭＳが形成される。
【０１１１】
次に、図２６に示す工程と同様の工程を経て、シリコン窒化膜ＳＮＬおよびコンタクト層間絶縁膜ＣＩＬが形成される（図７７参照）。次に、図２７に示す工程と同様の工程を経て、コンタクトホールＣＨ内にコンタクトプラグＰＬＳ、ＰＬＢが形成される（図７７参照）。次に、図２８に示す工程と同様の工程を経て、配線層間絶縁膜ＷＩＬ１および配線層間絶縁膜ＷＩＬ２が形成される（図７７参照）。次に、図２９に示す工程と同様の工程を経て、配線溝ＷＴＲが形成される（図７７参照）。
【０１１２】
次に、図３０に示す工程と同様の工程を経て、図７７に示すように、ＳＯＩ領域ＳＬＲでは配線ＷＩＳが形成され、バルク領域ＢＵＲでは配線ＷＩＢが形成される。その後、必要に応じて、上層の層間絶縁膜と配線（いずれも図示せず）が形成される。こうして、ＳＯＩ用トランジスタおよびバルク用トランジスタ等を備えた半導体装置の主要部分が完成する。
【０１１３】
上述した半導体装置では、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に、全周にわたって分離領域ＴＲ（トレンチ分離絶縁膜ＴＬ）が露出される。これにより、せり上げエピタキシャル層ＥＥＬを形成する際に、ＳＯＩ領域ＳＬＲにおいてエピタキシャル層が異常成長するのを抑制することができる。
【０１１４】
また、バルク領域ＢＵＲへのエクステンション注入を行う際に、ＳＯＩ領域ＳＬＲでは、ダミー素子形成領域ＳＤＳＲの大部分がダミーゲート電極ＳＤＧＥによって覆われ、残りの露出したダミー素子形成領域ＳＤＳＲの外周に沿って位置する部分は、せり上げエピタキシャル層ＥＥＬを形成する前に側壁保護膜ＥＳＬＳによって覆われる。これにより、たとえ、露出したダミー素子形成領域ＳＤＳＲのシリコン層の部分がエクステンション注入により不純物が注入されてアモルファス化したとしても、せり上げエピタキシャル層を形成する際に、エピタキシャル層が異常成長するのを阻止することができる。
【０１１５】
さらに、エクステンション注入を阻止するフォトレジストとして、素子形成領域ＳＳＲを覆うフォトレジストＰＲ８を形成することで、ＳＯＩ領域ＳＬＲの全体をフォトレジストによって覆う場合に比べて、フォトレジストが形成される領域の面積を削減することができる。これにより、前述したように、フォトレジストの残渣を抑制することができる。
【０１１６】
以上の他に、上述した半導体装置では、すでに説明したように、ＳＯＩ領域ＳＬＲとバルク領域ＢＵＲとの段差の側壁に露出した埋め込み酸化膜が、後の工程においてなくなり、その上に位置するシリコン層の部分が異物として剥離してしまうのを抑制することができる。なお、実施の形態１〜３において示された絶縁膜や導電性膜等の膜種（材料）は一例であって、これらの膜種に限られるものではない。
【０１１７】
実施の形態４
第１例
第１例では、ＳＯＩ領域とバルク領域との境界にダミー素子形成領域およびダミーゲート電極を配置させないように、素子形成領域およびゲート電極等のパターン（マスクパターン）を作成する手法について説明する。
【０１１８】
まず、図１に示すように、ステップＦＥにおいて、素子形成領域、分離領域、ＳＯＩ領域およびゲート電極のそれぞれのパターンがあらかじめ設定（取得）される。そのステップＦＥについて詳しく説明する。
【０１１９】
図７８に示すように、ステップＦＥ１では、あらかじめ、ライブラリ等に登録されている、ＳＯＩ領域のパターンＳＯＩＰ、ダミー素子形成領域のパターンＯＤＤＵＭおよびダミーゲート電極のパターンＰＯＤＵＭのそれぞれが設定（取得）される。
【０１２０】
図７９に、初期状態のＳＯＩ領域のパターンＳＯＩＰ、ダミー素子形成領域のパターンＯＤＤＵＭおよびダミーゲート電極のパターンＰＯＤＵＭを同一平面上に示す。なお、図７９では、ＳＯＩ用トランジスタが形成される素子形成領域のパターンＡＰＤとＳＯＩ用トランジスタのゲート電極ＧＰＤのパターンも併せて示す。図７９に示すように、この初期状態では、ＳＯＩ領域のパターンＳＯＩＰの境界に跨るダミー素子形成領域のパターンＯＤＤＵＭとダミーゲート電極のパターンＰＯＤＵＭとが存在する。
【０１２１】
次に、ステップＦＥ２では、ＳＯＩ領域のパターンＳＯＩＰの境界に、ダミー素子形成領域のパターンＯＤＤＵＭとダミーゲート電極のパターンＰＯＤＵＭとを配置させない処理が行われる。
【０１２２】
（ダミー素子形成領域のパターンの処理）
まず、ダミー素子形成領域のパターンの処理について説明する。図８０に、ＳＯＩ領域のパターンＳＯＩＰを示し、図８１に、ダミー素子形成領域のパターンＯＤＤＵＭを示す。図８１に示すように、ＳＯＩ領域のパターンＳＯＩＰの境界を跨ぐように位置するダミー素子形成領域のパターンＯＤＤＵＭが境界に沿って存在する。
【０１２３】
次に、図８１に示すダミー素子形成領域のパターンＯＤＤＵＭから、図８２に示すように、ＳＯＩ領域のパターンＳＯＩＰの領域内に位置するダミー素子形成領域のパターンＯＤＤＵＭと、ＳＯＩ領域のパターンＳＯＩＰの境界に跨って位置するダミー素子形成領域のパターンＯＤＤＵＭとを排除したダミー素子形成領域のパターンＯＤＤＵＭが作成（抽出）される。この処理は、以下の演算式、
ＯＤＤＵＭ ｎｏｔ ＳＯＩＰ
によって表される。
【０１２４】
次に、図８１に示すダミー素子形成領域のパターンＯＤＤＵＭから、図８３に示すように、ＳＯＩ領域のパターンＳＯＩＰの領域内に位置するダミー素子形成領域のパターンＯＤＤＵＭが作成（抽出）される。この処理は、以下の演算式、
ＯＤＤＵＭ ａｎｄ ＳＯＩＰ
によって表される。
【０１２５】
次に、図８２に示すダミー素子形成領域のパターンＯＤＤＵＭと、図８３に示すダミー素子形成領域のパターンＯＤＤＵＭとを合わせる処理を行うことにより、図８４に示すように、ＳＯＩ領域のパターンＳＯＩＰの境界に跨るダミー素子形成領域のパターンＯＤＤＵＭが排除されたダミー素子形成領域のパターンＯＤＤＵＭが作成される。この処理は、以下の演算式、
（ＯＤＤＵＭ ｎｏｔ ＳＯＩＰ） ｏｒ （ＯＤＤＵＭ ａｎｄ ＳＯＩＰ）
によって表される。
【０１２６】
分離領域を形成する際には、図８４に示されるダミー素子形成領域のパターンＯＤＤＵＭと素子形成領域のパターンＡＰＤとに基づいて製造されたフォトマスクを用いて写真製版処理を行うことによってフォトレジストが形成される。次に、そのフォトレジストをエッチングマスクとして所定のエッチング処理を施すことによって、ダミー素子形成領域を含む素子形成領域を規定する分離領域のトレンチ分離溝ＴＲＥが形成されることになる（図３および図４参照）。
【０１２７】
（ダミーゲート電極のパターンの処理）
次に、ダミーゲート電極のパターンの処理について説明する。図８５に、ダミーゲート電極のパターンＰＯＤＵＭを示す。図８５に示すように、ＳＯＩ領域のパターンＳＯＩＰの境界を跨ぐように位置するダミーゲート電極のパターンＰＯＤＵＭが存在する。
【０１２８】
次に、図８５に示すダミーゲート電極のパターンＰＯＤＵＭから、図８６に示すように、ＳＯＩ領域のパターンＳＯＩＰの領域内に位置するダミーゲート電極のパターンＰＯＤＵＭと、ＳＯＩ領域のパターンＳＯＩＰの境界に跨って位置するダミーゲート電極のパターンＰＯＤＵＭとを排除したダミーゲート電極のパターンＰＯＤＵＭが作成（抽出）される。この処理は、以下の演算式、
ＰＯＤＵＭ ｎｏｔ ＳＯＩＰ
によって表される。
【０１２９】
次に、図８５に示すダミーゲート電極のパターンＰＯＤＵＭから、図８７に示すように、ＳＯＩ領域のパターンＳＯＩＰの領域内に位置するダミーゲート電極のパターンＰＯＤＵＭが作成（抽出）される。この処理は、以下の演算式、
ＰＯＤＵＭ ａｎｄ ＳＯＩＰ
によって表される。
【０１３０】
次に、図８６に示すダミーゲート電極のパターンＰＯＤＵＭと、図８７に示すダミーゲート電極のパターンＰＯＤＵＭとを合わせる処理を行うことにより、図８８に示すように、ＳＯＩ領域のパターンＳＯＩＰの境界に跨るダミーゲート電極のパターンＰＯＤＵＭが排除されたダミーゲート電極のパターンＰＯＤＵＭが作成される。この処理は、以下の演算式、
（ＰＯＤＵＭ ｎｏｔ ＳＯＩＰ） ｏｒ （ＰＯＤＵＭ ａｎｄ ＳＯＩＰ）
によって表される。
【０１３１】
ゲート電極およびダミーゲート電極を形成する際には、図８８に示されるダミーゲート電極のパターンＰＯＤＵＭとゲート電極のパターンＧＰＤとに基づいて製造されたフォトマスクを用いて写真製版処理を行うことによってフォトレジストＰＲ２が形成される（図７および図８参照）。次に、そのフォトレジストＰＲ２をエッチングマスクとして所定のエッチング処理を施すことによって、ゲート電極ＳＧＥ、ＢＧＥおよびダミーゲート電極ＳＤＧＥ、ＢＤＧＥが形成されることになる（図９および図１０参照）。
【０１３２】
上述した素子形成領域等のパターンの処理とゲート電極等のパターンの処理とを合わせることで、図８９に示すように、ＳＯＩ領域とバルク領域との境界にダミー素子形成領域およびダミーゲート電極が配置されないパターンが作成される。この処理は、以下の演算式、
（（ＯＤＤＵＭ ｏｒ ＰＯＤＵＭ） ｎｏｔ ＳＯＩＰ） ｏｒ （（ＯＤＤＵＭ ｏｒ ＰＯＤＵＭ） ａｎｄ ＳＯＩＰ）
によって表される。
【０１３３】
第２例
第２例では、バルク領域へのエクステンション注入の際にＳＯＩ領域へ不純物が注入されないように、不純物の注入を阻止するフォトレジストのパターンを作成する手法について説明する。
【０１３４】
まず、図１に示すように、ステップＦＲにおいて、不純物の注入を阻止するためのフォトレジストのパターンがあらかじめ設定（取得）される。そのステップＦＲについて詳しく説明する。
【０１３５】
図９０に示すように、ステップＦＲ１では、あらかじめ、ライブラリ等に登録されている、ＳＯＩ領域のパターンＳＯＩＰと、エクステンション注入の不純物を注入させる領域として注入ダミー領域のパターンＩＭＰＬＡＤＵＭとが設定（取得）される。
【０１３６】
図９１に、初期状態のＳＯＩ領域のパターンＳＯＩＰと、注入ダミー領域のパターンＩＭＰＬＡＤＵＭとを同一平面上に示す。次に、ステップＦＲ２では、ＳＯＩ領域への不純物の注入を阻止するパターンが作成される。すなわち、不純物を注入させる注入ダミー領域のパターンＩＭＰＬＡＤＵＭから、ＳＯＩ領域のパターンＳＯＩＰを排除する処理が行われる。この処理は、以下の演算式、
ＩＭＰＬＡＤＵＭ ｎｏｔ ＳＯＩＰ
によって表される。
【０１３７】
バルク用トランジスタのエクステンション注入を行う際には、図９１に示されるパターンに基づいて製造されたフォトマスクを用いて写真製版処理を行うことによってフォトレジストＰＲ３が形成される（図１１および図１２参照）。次に、そのフォトレジストＰＲ３を注入マスクとして、エクステンション注入を行うことによって、ＳＯＩ領域ＳＬＲへの不純物の注入を阻止しながら、バルク領域ＢＵＲにエクステンション領域ＢＥＴが形成されることになる（図１３参照）。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３９】
ＳＵＢ  ＳＯＩ基板、ＳＳＵＢ  シリコン基板、ＢＯＬ  埋め込み酸化膜、ＳＬ  シリコン層、ＴＲＥ  分離溝、ＴＬ  トレンチ分離絶縁膜、ＴＲ  分離領域、ＳＲ  素子形成領域、ＭＳ  金属シリサイド、ＳＬＲ  ＳＯＩ領域、ＳＤＳＲ  ダミー素子形成領域、ＳＤＧＥ  ダミーゲート電極、ＳＳＲ  素子形成領域、ＳＴＲ  ＳＯＩ用トランジスタ、ＳＧＥ  ゲート電極、ＳＥＴ  エクステンション領域、ＳＳＤ  ソース・ドレイン領域、ＥＥＬ  せり上げエピタキシャル層、ＳＳＷ  側壁絶縁膜、ＢＵＲ  バルク領域、ＢＤＳＲ  ダミー素子形成領域、ＢＤＧＥ  ダミーゲート電極、ＢＳＲ  素子形成領域、ＢＴＲ  バルク用トランジスタ、ＢＧＥ  ゲート電極、ＢＥＴ  エクステンション領域、ＢＳＤ  ソース・ドレイン領域、ＢＳＷ  側壁絶縁膜、ＳＮＬ  シリコン窒化膜、ＣＩＬ  コンタクト層間絶縁膜、ＣＨ  コンタクトホール、ＰＬＳ  コンタクトプラグ、ＰＬＢ  コンタクトプラグ、ＷＩＬ１  配線層間絶縁膜、ＷＩＬ２  配線層間絶縁膜、ＷＴＲ  配線溝、ＷＩＳ  配線、ＷＩＢ  配線、ＰＲ１  フォトレジスト、ＳＯＬ  シリコン酸化膜、ＰＯＬ  ポリシリコン膜、ＳＮ  シリコン窒化膜、ＰＲ２  フォトレジスト、ＰＲ３  フォトレジスト、ＥＳＬ  シリコン窒化膜、ＥＳＬＳ  側壁保護膜、ＥＳＬＢ  側壁保護膜、ＰＲ４  フォトレジスト、ＰＲ５  フォトレジスト、ＰＲ６  フォトレジスト、ＳＮＳＤ  シリコン窒化膜、ＳＳＷ  サイドウォール膜、ＢＳＷ  サイドウォール膜、ＰＲ７  フォトレジスト、ＰＲ８  フォトレジスト、ＰＲ９  フォトレジスト、ＳＯＩＰ  ＳＯＩ領域のパターン、ＯＤＤＵＭ  ダミー素子形成領域のパターン、ＡＰＤ  素子形成領域のパターン、ＰＯＤＵＭ  ダミーゲート電極のパターン、ＧＰＤ  ゲート電極のパターン、ＩＭＰＬＡＤＵＭ  注入ダミー領域のパターン。
【図１】
2015198219.tif 000003
【図２】
2015198219.tif 000004
【図３】
2015198219.tif 000005
【図４】
2015198219.tif 000006
【図５】
2015198219.tif 000007
【図６】
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【図７】
2015198219.tif 000009
【図８】
2015198219.tif 000010
【図９】
2015198219.tif 000011
【図１０】
2015198219.tif 000012
【図１１】
2015198219.tif 000013
【図１２】
2015198219.tif 000014
【図１３】
2015198219.tif 000015
【図１４】
2015198219.tif 000016
【図１５】
2015198219.tif 000017
【図１６】
2015198219.tif 000018
【図１７】
2015198219.tif 000019
【図１８】
2015198219.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３３】
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【図３４】
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【図３５】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４５】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５３】
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【図５５】
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【図５６】
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【図６０】
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【図６１】
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【図７０】
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【図７１】
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【図７３】
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【図７９】
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【図８０】
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【図８５】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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