(57)【要約】【課題】アンチヒューズ素子に保持された情報を高感度に読み出す。【解決手段】センスノードＡＦＢＬの電位に基づいて判定信号ＡＦＢＬＢを生成する判定回路１３３と、内部電位ＶＰＥＲＩの配線とセンスノードとの間に接続され判定信号ＡＦＢＬＢが供給される電流制御回路１３１と、接地電位ＶＳＳの配線とセンスノードＡＦＢＬとの間に接続され判定信号ＡＦＢＬＢが供給される電流制御回路１３２と、電源配線ＶＢＢＳＶとセンスノードＡＦＢＬとの間に接続されたアンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦを介して流れる電流を整流する整流回路１４０とを備える。本発明によれば、センス回路内の電源電圧を高めることなく、アンチヒューズ素子の両端間にかかる電圧が高められることから、読み出し感度が向上する。【選択図】図３
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【特許請求の範囲】
【請求項１】
それぞれ第１乃至第３の電位が供給される第１乃至第３の電源配線と、
センスノードの電位に基づいて判定信号を生成する判定回路と、
前記第１の電源配線と前記センスノードとの間に接続され、前記判定信号に基づいて導通状態が制御される第１の電流制御回路と、
前記第２の電源配線と前記センスノードとの間に接続され、前記判定信号に基づいて導通状態が制御される第２の電流制御回路と、
前記第３の電源配線と前記センスノードとの間に接続されたヒューズ素子と、
前記ヒューズ素子を流れる電流を整流する整流回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記整流回路は、前記ヒューズ素子に直列に接続される第１のトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、前記センスノードと前記ヒューズ素子との間にソース・ドレイン経路と、前記第２の電源配線に接続されるゲート電極とを有するＰＭＯＳ型のトランジスタであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタは、前記センスノードと前記ヒューズ素子との間にソース・ドレイン経路を有するＮＭＯＳ型のトランジスタであることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の電位と前記第３の電位の電位差は、前記第１の電位と前記第２の電位の電位差よりも大きいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記判定回路は、入力ノードが前記センスノードに接続されたインバータ回路を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記センスノードを前記第１の電位にプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の電流制御回路は、前記第１の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第１導電型の第２トランジスタを含み、
前記第２の電流制御回路は、前記第２の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第２導電型の第３トランジスタを含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１の電流制御回路は、前記第１トランジスタに直列に接続され、前記センスノードに流れる電流を制御するバイアストランジスタをさらに含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の電流制御回路は、前記第２トランジスタに直列に接続され、前記判定回路によるセンス動作時において導通状態となるイネーブルトランジスタをさらに含むことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記判定回路、前記第１の電流制御回路、前記第２の電流制御回路及び前記整流回路からなるセンス回路に対して、前記ヒューズ素子が複数個割り当てられていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２の電位は接地電位であり、前記第３の電位は前記接地電位よりも低い負電位であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２の電位は接地電位よりも高い電源電位であり、前記第３の電位は前記電源電位よりも高いことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１４】
所定のアドレスが割り当てられたメモリセルと、
前記メモリセルが不良である場合に置換される冗長メモリセルと、をさらに備え、
前記ヒューズ素子は、前記所定のアドレスを構成するビットの論理レベルを記憶することを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ヒューズ素子は、アンチヒューズであることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
それぞれ第１乃至第３の電位が供給される第１乃至第３の電源配線と、
センスノードの電位に基づいて判定信号を生成する判定回路と、
前記第１の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第１導電型の第１トランジスタと、
前記第２の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第２導電型の第２トランジスタと、
前記第３の電源配線と前記センスノードとの間に接続されたアンチヒューズ素子と、
前記アンチヒューズ素子に直列に接続された前記第１導電型の第３トランジスタと、を備え、
前記第１の電位と前記第３の電位の電位差は、前記第１の電位と前記第２の電位の電位差よりも大きいことを特徴とする半導体装置。
【請求項１７】
前記判定回路は、入力ノードが前記センスノードに接続され、出力ノードが前記第１及び第２トランジスタの前記ゲート電極に接続されたインバータ回路を含むことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記インバータ回路は、前記第１の電位と前記第２の電位との電位差を電源電圧として動作することを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、アンチヒューズ素子を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、不良のあるメモリセルは、冗長メモリセルに置換され、これによって当該不良のあるメモリセルが救済される。不良のあるメモリセルのアドレスは、製造段階においてアンチヒューズ素子などの不揮発性記憶素子にプログラミングされる（特許文献1参照）。
【０００３】
この不揮発性記憶素子としては、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子がある。特に、アンチヒューズ素子は、初期状態において両端間が絶縁されており、両端間に高電圧を印加することによって絶縁破壊すれば導通状態に遷移する。そして、絶縁破壊した後は、導通状態から絶縁状態に戻すことはできないため、不可逆的かつ不揮発的な情報の記憶が可能となる。
【０００４】
ここで、絶縁破壊した後におけるアンチヒューズ素子の抵抗値は必ずしも一定ではなく、大きなばらつきを有していることが知られている。つまり、絶縁破壊によって抵抗値が十分に低くなる場合もあれば、絶縁破壊されても抵抗値が比較的高いままとなる場合もある。このため、アンチヒューズ素子に記憶された情報を読み出すセンス回路は、このような抵抗値のばらつきが存在する場合であっても、絶縁破壊されているか否かを正しく判定できるよう、高感度な回路構成を採る必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８０３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アンチヒューズ素子に記憶された情報を高感度に読み出すためには、読み出し時においてアンチヒューズ素子の両端間に印加される電圧を高めることが有効であると考えられる。しかしながら、アンチヒューズ素子の両端間に印加される電圧を単純に高めるだけでは、その分、センス回路におけるリーク電流も増大するため、必ずしも読み出し感度を十分に高めることはできなかった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、それぞれ第１乃至第３の電位が供給される第１乃至第３の電源配線と、センスノードの電位に基づいて判定信号を生成する判定回路と、前記第１の電源配線と前記センスノードとの間に接続され、前記判定信号に基づいて導通状態が制御される第１の電流制御回路と、前記第２の電源配線と前記センスノードとの間に接続され、前記判定信号に基づいて導通状態が制御される第２の電流制御回路と、前記第３の電源配線と前記センスノードとの間に接続されたアンチヒューズ素子と、前記アンチヒューズ素子を介して流れる電流を整流する整流回路と、を備えることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、それぞれ第１乃至第３の電位が供給される第１乃至第３の電源配線と、センスノードの電位に基づいて判定信号を生成する判定回路と、前記第１の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第１導電型の第１トランジスタと、前記第２の電源配線と前記センスノードとの間に接続され、ゲート電極に前記判定信号が供給される第２導電型の第２トランジスタと、前記第３の電源配線と前記センスノードとの間に接続されたアンチヒューズ素子と、前記アンチヒューズ素子に直列に接続された前記第１導電型の第３トランジスタと、を備え、前記第１の電位と前記第３の電位の電位差は、前記第１の電位と前記第２の電位の電位差よりも大きいことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、センス回路内の電源電圧を高めることなく、アンチヒューズ素子の両端間にかかる電圧が高められることから、読み出し感度が向上する。しかも、アンチヒューズ素子の抵抗値が低い場合であっても、アンチヒューズ素子への電流の逆流も防止されるため、意図しない電流の発生を防止することもできる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】第１の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図３】第１の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０及び整流回路１４０の回路図である。
【図４】第１の実施形態の動作を説明するためのタイミング図である。
【図５】第１の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０及び整流回路１４０の回路図である。
【図６】第２の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図７】第２の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０、整流回路１４０及びベリファイビット選択回路１６０の回路図である。
【図８】第２の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０、整流回路１４０及びベリファイビット選択回路１６０の回路図である。
【図９】第２の実施形態の動作を説明するためのタイミング図である。
【図１０】第３の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図１１】アンチヒューズアレイ１７０の回路図である。
【図１２】ドライバ回路１９１の回路図である。
【図１３】第３の実施形態におけるロード回路１１０の回路図である。
【図１４】第３の実施形態におけるコネクト回路１２０の回路図である。
【図１５】第３の実施形態におけるセンス回路１３０の回路図である。
【図１６】第３の実施形態における整流回路１４０の回路図である。
【図１７】ラッチブロック１８０の回路図である。
【図１８】ラッチ回路２００の回路図である。
【図１９】第３の実施形態の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１乃至第３の各実施形態による半導体装置１０の構成を示すブロック図である。
【００１３】
半導体装置１０は、ＤＤＲ４（Double Data Rate 4）型のシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４及び電源端子１５ｖ，１５ｓを少なくとも備える。
【００１４】
クロック端子１１ａ，１１ｂは、相補の外部クロック信号ＣＫ，ＣＫＢがそれぞれ供給される。外部クロック信号ＣＫ，ＣＫＢは、内部クロック生成回路２１に供給される。内部クロック生成回路２１は内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路２２や各種内部回路に供給する役割を果たす。ＤＬＬ回路２２は、内部クロック信号ＩＣＬＫを受けて出力用の内部クロック信号ＬＣＬＫを生成し、これをデータ入出力回路８０に供給する。
【００１５】
コマンド端子１２ａ〜１２ｄは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳなどからなるコマンド信号ＣＭＤが供給される。これらのコマンド信号ＣＭＤは、コマンドデコーダ３１に供給される。コマンドデコーダ３１は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。
【００１６】
アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤはアドレスラッチ回路４１に供給され、内部クロック信号ＩＣＬＫに同期してラッチされる。アドレスラッチ回路４１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウデコーダ５１に供給され、カラムアドレスＹＡについてはカラムデコーダ５２に供給される。また、アンチヒューズ素子へのプログラミング時には、冗長アドレスＲＡが冗長アドレスデコーダ５５に供給される。
【００１７】
ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する。
【００１８】
ロウデコーダ５１は、アンチヒューズ回路５１ａ及びアドレス比較回路５１ｂを含む。但し、アンチヒューズ回路５１ａは、ロウデコード内に構成されることに限定されず、チップ内の別異の領域に構成されても良い。
【００１９】
アンチヒューズ回路５１ａは、情報を不揮発性的に記憶する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子で良い。特に、アンチヒューズ回路５１ａは、不良アドレス等の情報を記憶する。不良のあるワード線ＷＬに対応するロウアドレスＸＡが入力されると、当該ワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。
【００２０】
不良のあるワード線ＷＬのロウアドレスＸＡは、アンチヒューズ回路５１ａに記憶され、アクセスが要求されたロウアドレスＸＡとアンチヒューズ回路５１ａに記憶されたロウアドレスＸＡは、アドレス比較回路５１ｂによって比較される。アンチヒューズ回路５１ａの動作は、アンチヒューズ制御回路５４及び冗長アドレスデコーダ５５によって制御される。
【００２１】
メモリセルアレイ６０は、交差するワード線ＷＬとビット線ＢＬを備え、メモリセルＭＣは、その交点に配置される。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。
【００２２】
カラムデコーダ５２は、カラムアドレスＹＡに基づき、ビット線ＢＬを選択する。
【００２３】
カラムデコーダ５２は、アンチヒューズ回路５２ａ及びアドレス比較回路５２ｂを含む。アンチヒューズ回路５２ａは、カラムデコード内に構成されることに限定されず、チップ内の別異の領域に構成されても良い。さらに、アンチヒューズ回路５１ａ及び５２ａは、アレイ状に配置される複数のアンチヒューズで構成されてもよい。
【００２４】
アンチヒューズ回路５２ａは、情報を不揮発性的に記憶する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子で良い。特に、アンチヒューズ回路５２ａは、不良アドレス情報等を記憶する。不良のあるビット線ＢＬに対応するカラムアドレスＹＡが入力されると、当該ビット線ＢＬの代わりに冗長ビット線ＲＢＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。
【００２５】
不良のあるビット線ＢＬのカラムアドレスＹＡは、アンチヒューズ回路５２ａに記憶され、アクセスが要求されたカラムアドレスＹＡとアンチヒューズ回路５２ａに記憶されたカラムアドレスＹＡは、アドレス比較回路５２ｂによって比較される。アンチヒューズ回路５２ａの動作は、アンチヒューズ制御回路５４及び冗長アドレスデコーダ５５によって制御される。
【００２６】
カラムデコーダ５２によって選択されたビット線ＢＬ又は冗長ビット線ＲＢＬは、センスアンプＳＡ及びメインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。メインアンプ７０は、リード動作時においてはメインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給し、ライト動作時においてはリードライトバスＲＷＢＳを介して供給されたライトデータをメインＩ／Ｏ配線ＭＩＯに供給する。
【００２７】
リードライトバスＲＷＢＳはデータ入出力回路８０に接続されている。データ入出力回路８０は、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＱをデータ入出力端子１４からシリアルに出力するとともに、データ入出力端子１４を介してシリアルに入力されたライトデータＤＱをリードライトバスＲＷＢＳにパラレルに供給する。
【００２８】
電源端子１５ｖ，１５ｓは、それぞれ電源電位ＶＤＤ及び接地電位ＶＳＳが供給される。これら電源端子１５ｖ，１５ｓは電源回路９０に接続されている。電源回路９０は、電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、各種の内部電位を生成する。
【００２９】
電源回路９０が生成する内部電位は、内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを含む。内部電位ＶＰＰは、電源電位ＶＤＤを昇圧することによって生成される電位であり、主にロウデコーダ５１において用いられる。内部電位ＶＡＲＹは、電源電位ＶＤＤを降圧することによって生成される電位であり、主にセンスアンプ列５３において用いられる。内部電位ＶＰＥＲＩは、電源電位ＶＤＤを降圧することによって生成される電位であり、大部分の回路ブロックにおいて電源電位として用いられる。
【００３０】
内部電位ＶＰＰは、ポンプ回路１００にも供給される。ポンプ回路１００は、アンチヒューズ回路５１ａ，５２ａに対するコネクト動作時及びロード動作時に用いる各種電位を生成する回路である。ここで、「コネクト動作」とは、アンチヒューズ素子の両端間に高電圧を印加することによって絶縁破壊するプログラミング動作である。そして、アンチヒューズ素子が絶縁破壊されているか否かは、「ロード動作」によって判定される。
【００３１】
＜第１の実施形態＞
図２は、第１の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【００３２】
アンチヒューズ回路５１ａ，５２ａは、図２に示すように、ロード回路１１０、コネクト回路１２０、センス回路１３０及び整流回路１４０を備える。
【００３３】
ロード回路１１０は、アンチヒューズ素子を含む回路ブロックであり、コネクト動作時及びロード動作時に使用される。コネクト回路１２０及びセンス回路１３０は、それぞれコネクト動作時及びロード動作時に使用される。
【００３４】
整流回路１４０は、センス回路とロード回路１１０及びコネクト回路との間に接続され、ヒューズ素子を流れる電流を整流する。整流回路１４０は、ロード動作時において電流の逆流を防止するために用いられる。
【００３５】
ロード動作は、アンチヒューズ制御回路５４から供給されるプリチャージ信号ＰＲＥＢ及びロード信号ＬＯＡＤＴによって制御される。アンチヒューズ制御回路５４は、半導体装置１０の初期化時に活性化されるリセット信号ＲＳＴＢと、コネクト動作のベリファイ動作時に活性化されるベリファイ信号ＶＲＦＹによって制御される。
【００３６】
コネクト動作は、冗長アドレスデコーダ５５から供給されるセレクト信号ＲＳＥＴ及び冗長アドレスＲＡによって制御される。冗長アドレスデコーダ５５には、コネクト動作時に冗長アドレスＲＡ（不良のあるワード線ＷＬ又は不良のあるビット線ＢＬのアドレス）が供給され、これをデコードすることによって、コネクト対象となるアンチヒューズ回路５１ａ，５２ａに冗長アドレスＲＡを供給する。
【００３７】
センス回路１３０は、ロード動作時においてアンチヒューズ素子から読み出された情報をセンスするとともに、センスされた情報をラッチすることにより、判定信号である不良アドレス情報ＡＦＢＬＢを生成する。不良アドレス情報ＡＦＢＬＢは、アドレス比較回路５１ｂ，５２ｂに供給される。アドレス比較回路５１ｂ，５２ｂは、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡ又はカラムアドレスＹＡを比較し、両者が不一致（ミスヒット）であればロウアドレスＸＡ又はカラムアドレスＹＡに基づいてワード線ＷＬ又はビット線ＢＬを選択する。一方、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡ又はカラムアドレスＹＡが一致（ヒット）すれば、冗長ワード線ＲＷＬ又は冗長ビット線ＲＢＬを選択する。
【００３８】
ポンプ回路１００は、ポジティブポンプ１０１、ネガティブポンプ１０２，１０３、電源スイッチ１０４，１０５及び基準電位発生回路１０６を備える。
【００３９】
ポジティブポンプ１０１は、内部電位ＶＰＰを用いたポンピング動作によって高電位ＶＰＰＣを生成する回路である。高電位ＶＰＰＣは例えば５．０Ｖである。ポジティブポンプ１０１によって生成された高電位ＶＰＰＣは電源スイッチ１０４に供給される。電源スイッチ１０４は、プログラム信号ＰＧＰＴに基づき、高電位ＶＰＰＣ及び電源電位ＶＤＤのいずれか一方を電源配線ＶＰＰＳＶに供給する。電源配線ＶＰＰＳＶは、コネクト回路１２０に接続されている。
【００４０】
ネガティブポンプ１０２，１０３は、内部電位ＶＰＰを用いたポンピング動作によって負電位ＶＢＢＣ，ＶＢＢＬをそれぞれ生成する回路である。負電位ＶＢＢＣ，ＶＢＢＬは同電位であり、例えば−１．０Ｖである。ネガティブポンプ１０２，１０３によって生成された負電位ＶＢＢＣ，ＶＢＢＬは電源スイッチ１０５に供給される。電源スイッチ１０５は、プログラム信号ＰＧＮＴに基づき、負電位ＶＢＢＣ，ＶＢＢＬのいずれか一方を電源配線ＶＢＢＳＶに供給する。電源配線ＶＢＢＳＶは、ロード回路１１０に接続されている。１つの例として、電源配線ＶＢＢＳＶは、１アンチヒューズ素子ＡＦが１ビットを記憶する構成において、複数のアンチヒューズ素子ＡＦに共通に接続される構成で良い。
【００４１】
基準電位発生回路１０６は、バンドギャップリファレンス電位ＶＢＧＲに基づいてリファレンス電位ＶＲＥＦを生成する。バンドギャップリファレンス電位ＶＢＧＲは、プロセスばらつき、温度変化、電圧変化などに依存しない一定電位である。リファレンス電位ＶＲＥＦは、バイアス発生回路１５０に含まれる差動アンプ１５１の非反転入力ノード（＋）に供給される。差動アンプ１５１の出力ノードは、抵抗素子１５２を介して反転入力ノード（−）にフィードバックされている。差動アンプ１５１の出力ノードから出力されるバイアス電位ＢＩＡＳは、センス回路１３０に供給される。
【００４２】
図３は、第１の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０及び整流回路１４０の回路図である。
【００４３】
ロード回路１１０は、図３に示すように、接続ノードＡＦＮと電源配線ＶＢＢＳＶとの間に接続されたアンチヒューズ素子ＡＦと、接続ノードＡＦＮと接続ノードＡＦＵとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ１１１とを備える。センス回路１３０は、センスノードＡＦＢＬを含む。
【００４４】
整流回路１４０は、ロード回路１１０に含まれるＭＯＳトランジスタ１１１及びセンス回路１３０に含まれるセンスノードＡＦＢＬの間に接続される。整流回路１４０は、トランジスタ１４１を含み、トランジスタ１４１は、例えば、接続ノードＡＦＵ及びノードＡＦＢＬの間にソース・ドレイン経路を有し、接地に接続されるゲート電極を有するＰＭＯＳ型のトランジスタである。また、トランジスタ１４１は、使用される回路構成に応じて、接続ノードＡＦＵ及びノードＡＦＢＬの間にソース・ドレイン経路を有するＮＭＯＳ型のトランジスタで構成される場合も考慮される。
【００４５】
アンチヒューズ素子ＡＦは、初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。図３に示す回路は、１個のアンチヒューズ素子ＡＦに対応する回路部分であり、したがって、アンチヒューズ素子ＡＦの数だけ、図３に示す回路が半導体装置１０内に設けられる。アンチヒューズ素子ＡＦの必要数は、記憶可能な冗長アドレス数×冗長アドレスのビット数である。その他、イネーブルビット用にもアンチヒューズ素子ＡＦが必要となる場合がある。
【００４６】
トランジスタ１１１は、アンチヒューズ素子ＡＦと接続ノードＡＦＵとの接続を制御するためのスイッチであり、そのゲート電極にはロード信号ＬＯＡＤＴが供給される。また、トランジスタ１１１の基板は電源配線ＶＢＢＳＶに接続されている。
【００４７】
ロード信号ＬＯＡＤＴは、ロード動作時においてハイレベルに活性化する信号である。ロード動作時には、アンチヒューズ素子ＡＦを介して接続ノードＡＦＵが電源配線ＶＢＢＳＶに接続される。接続ノードＡＦＵは、Ｐチャンネル型ＭＯＳトランジスタ１４１からなる整流回路１４０を介して、センス回路１３０内のセンスノードＡＦＢＬに接続される。トランジスタ１４１のゲート電極は、接地電位ＶＳＳに固定され、接続ノードＡＦＵが負電位となってもセンスノードＡＦＢＬが負電位となることはない。
【００４８】
コネクト回路１２０は、電源配線ＶＰＰＳＶと接続ノードＡＦＮとの間に接続されたＰチャンネル型ＭＯＳトランジスタ１２１を備える。トランジスタ１２１のゲート電極は、セレクト信号ＲＳＥＴ及び冗長アドレスＲＡの対応するビットを受けるＮＡＮＤゲート回路１２２の出力信号を受ける。セレクト信号ＲＳＥＴは、冗長アドレスごとに割り当てられる信号であり、記憶可能な冗長アドレス数がＭ＋１個存在する場合には、Ｍ＋１ビットのセレクト信号ＲＳＥＴが用いられる。所定のセレクト信号ＲＳＥＴに対応したコネクト動作時において、冗長アドレスＲＡの対応するビットの論理レベルがハイレベルであれば、アンチヒューズ素子ＡＦが電源配線ＶＰＰＳＶに接続される。
【００４９】
センス回路１３０は、Ｐチャンネル型ＭＯＳトランジスタ１３１及びＮチャンネル型ＭＯＳトランジスタ１３２からなるインバータ回路と、判定回路であるインバータ回路１３３が循環接続されたラッチ回路を備える。インバータ回路１３３の入力ノードは、センスノードＡＦＢＬに接続される。トランジスタ１３１のソースは、内部電位ＶＰＥＲＩが供給され、トランジスタ１３２のソースは、接地電位ＶＳＳが供給される。内部電位ＶＰＥＲＩは、例えば１．０Ｖである。インバータ回路１３３の動作電源についても、内部電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧（１．０Ｖ）が用いられる。
【００５０】
Ｐチャンネル型のバイアストランジスタ１３４は、トランジスタ１３１とセンスノードＡＦＢＬとの間に接続される。バイアストランジスタ１３４のゲート電極は、バイアス電位ＢＩＡＳを受け、トランジスタ１３１，１３４からなる電流制御回路は、バイアス電位ＢＩＡＳに応じてセンスノードＡＦＢＬに流れるセンス電流の電流量を制御する。
【００５１】
Ｐチャンネル型のプリチャージトランジスタ１３５は、内部電位ＶＰＥＲＩが供給される電源配線とセンスノードＡＦＢＬとの間に接続される。プリチャージトランジスタ１３５のゲート電極は、プリチャージ信号ＰＲＥＢを受ける。プリチャージ信号ＰＲＥＢがローレベルに活性化すると、センスノードＡＦＢＬは、ＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００５２】
図４は、第１の実施形態の動作を説明するためのタイミング図である。
【００５３】
待機期間Ｔ１０では、プログラム信号ＰＧＰＴ，ＰＧＮＴがいずれもローレベルであり、したがって、電源配線ＶＰＰＳＶには電源電位ＶＤＤが供給され、電源配線ＶＢＢＳＶにはネガティブポンプ１０３を介して負電位ＶＢＢＬ（−１．０Ｖ）が供給される。
【００５４】
コネクト期間Ｔ１１では、プログラム信号ＰＧＰＴ，ＰＧＮＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（５．０Ｖ）が供給され、電源配線ＶＢＢＳＶにはネガティブポンプ１０２を介して負電位ＶＢＢＣ（−１．０Ｖ）が供給される。この状態で、セレクト信号ＲＳＥＴが順次ハイレベルに変化するとともに、これに対応する冗長アドレスＲＡの各ビットがコネクト回路１２０に入力される。図４に示す例では、セレクト信号ＲＳＥＴがＭ＋１ビット（ＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞）であり、冗長アドレスＲＡがｎ＋１ビット（ＲＡ＜０＞〜ＲＡ＜Ｎ＞）である場合が示される。
【００５５】
これにより、冗長アドレスＲＡの当該ビットがハイレベルであれば、図３に示したアンチヒューズ素子ＡＦの両端には約６Ｖのコネクト電圧が印加され、これによってアンチヒューズ素子ＡＦに含まれる絶縁膜が絶縁破壊される。かかる動作は、活性化するセレクト信号ＲＳＥＴを順次切り替えることにより、全ての冗長アドレスＲＡがプログラムされるまで繰り返し実行する。
【００５６】
プリチャージ期間Ｔ１２では、プログラム信号ＰＧＮＴがローレベルに戻るとともに、ベリファイ信号ＶＲＦＹがハイレベル、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００５７】
ベリファイ期間Ｔ１３では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、整流回路１４０及びアンチヒューズ素子ＡＦを介して、電源配線ＶＢＢＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦには、バイアス電位ＢＩＡＳによって決まるセンス電流が流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。
【００５８】
ここで、アンチヒューズ素子ＡＦがコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦにセンス電流がほとんど流れないため、符号Ａで示すように接続ノードＡＦＵの電位はプリチャージ状態を維持する。
【００５９】
これに対し、アンチヒューズ素子ＡＦがコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦにセンス電流が流れるため、符号Ｂで示すように接続ノードＡＦＵの電位が大きく低下する。
【００６０】
さらに、アンチヒューズ素子ＡＦがコネクトされている場合（導通状態である場合）において、（ｉ）抵抗値が比較的に高い場合と、（ｉｉ）抵抗値が十分に低い場合と、がある。
【００６１】
（ｉ）アンチヒューズ素子ＡＦがコネクトされている（導通状態である）にもかかわらずその抵抗値が比較的高い場合、つまり半コネクト状態である場合には、アンチヒューズ素子ＡＦに流れるセンス電流が小さいために、符号Ｃで示すように接続ノードＡＦＵの電位の低下は緩やかとなる。そして、センスノードＡＦＢＬの電位がセンス回路１３０の論理しきい値未満に低下すると、インバータ回路１３３が反転し、トランジスタ１３２を介してセンスノードＡＦＢＬのレベルが急速に低下する。これにより、アンチヒューズ素子ＡＦから読み出された情報がラッチされる。
【００６２】
本実施形態において、ベリファイ期間Ｔ１３では、アンチヒューズ素子ＡＦの両端に印加される電圧は、ＶＰＥＲＩ（１．０Ｖ）−ＶＢＢＬ（−１．０Ｖ）であることから、約２Ｖとなる。これにより、アンチヒューズ素子ＡＦの両端に印加される電圧をＶＰＥＲＩ−ＶＳＳ（＝１．０Ｖ）とした場合と比べ、より大きなセンス電流を確保することができる。このため、半コネクト状態であっても、センスノードＡＦＢＬの電位をより大きく低下させることが可能となり、正しいセンス動作が保証される。
【００６３】
（ｉｉ）アンチヒューズ素子ＡＦがコネクト状態であり、その抵抗値が十分に低い場合には、符号Ｂで示すように、接続ノードＡＦＵの電位が−１．０Ｖ近傍まで急速に低下する虞がある。
【００６４】
このような場合に、整流回路１４０は、ヒューズ素子を流れる電流を整流する機能を発揮する。つまり、センスノードＡＦＢＬと接続ノードＡＦＵとの間には、整流回路１４０が挿入されていることから、センスノードＡＦＢＬの電位が接地電位ＶＳＳ未満に低下することはない。トランジスタ１４１は、ゲート電極が接地されていることから、接続ノードＡＦＵの電位が急速に低下する際に、非導通となる。これによって、接続ノードＡＦＵの電位が接地電圧以下になることが防止される。つまり、接地電位ＶＳＳが供給される配線（トランジスタ１３２のソース）から電源配線ＶＢＢＳＶに向かって電流が逆流することはない。
【００６５】
また、図３に示されるＶＢＢＳＶノードが複数の読み出し回路１３０及びそれに対応するアンチヒューズ素子ＡＦに共通に備えられる例では、抵抗値が十分に低い素子ＡＦに接続されるＶＢＢＳＶノードから、抵抗値が比較的高い素子ＡＦに接続されるＶＢＢＳＶノードへ電流が流れ込み、この流れ込み電流により、抵抗値が比較的高い素子ＡＦの低電位側が浮き上がり、該素子ＡＦの両端に十分に電位差が生じず、読み出し不良となる現象が考慮される。しかし、抵抗値が十分に低い素子ＡＦにおいて、対応する整流回路１４０（トランジスタ１４１）が非導通となることにより、電流印加を防止するため、このような現象を防止できる。
【００６６】
再コネクト期間Ｔ１４では、ベリファイ動作の結果、正しくコネクトされていないアンチヒューズ素子ＡＦが存在する場合には、当該アンチヒューズ素子ＡＦに対して再コネクト動作が実行される。
【００６７】
待機期間Ｔ１５では、一連のプログラミングが完了する。
【００６８】
次に、プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦからの情報の読み出しが行われる。
【００６９】
リセット期間Ｔ１６では、リセット信号ＲＳＴＢがローレベルに活性化する。
【００７０】
プリチャージ期間Ｔ１７では、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００７１】
ロード期間Ｔ１８では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、整流回路１４０及びアンチヒューズ素子ＡＦを介して、電源配線ＶＢＢＳＶに接続された状態となる。
【００７２】
ロード期間Ｔ１８における動作は、上述したベリファイ期間Ｔ１３における動作と同じであり、アンチヒューズ素子ＡＦがコネクトされているか否かに応じて、センスノードＡＦＢＬの電位に差が生じる。
【００７３】
本実施形態では、ロード期間Ｔ１８では、アンチヒューズ素子ＡＦの両端間に印加される電圧は約２Ｖであり、大きなセンス電流を確保することができることから、半コネクト状態であっても、センスノードＡＦＢＬの電位を十分に低下させることが可能となる。
【００７４】
しかも、アンチヒューズ素子ＡＦがコネクト状態であり、その抵抗値が十分に低い場合であっても、整流回路１４０の存在により、接地電位ＶＳＳが供給される配線（トランジスタ１３２のソース）から電源配線ＶＢＢＳＶに向かって電流が逆流することもない。
【００７５】
以上説明したように、第１の実施形態によれば、電流の逆流を防止しつつ、アンチヒューズ素子ＡＦに保持された情報を高い感度で読み出すことができる。尚、上記の効果は、トランジスタ１３２のソースを電源配線ＶＢＢＳＶに接続することによっても得られるが、この場合には、センス回路１３０に対する設計変更が必要となるばかりでなく、トランジスタ１３２に印加される電圧が高くなるため、センス動作時においてトランジスタ１３２のリーク電流が増大する。トランジスタ１３２のリーク電流は、センス電流に対してノイズ成分となるため、読み出し感度を低下させてしまう。これらの点を考慮すれば、トランジスタ１３２のソースを電源配線ＶＢＢＳＶに接続するのではなく、上記実施形態の構成を採ることが望ましい。
【００７６】
＜第１の実施形態の変形例＞
図５は、第１の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０及び整流回路１４０の回路図である。
【００７７】
図５に示す変形例は、図３に示した回路に対して極性が全て逆となっている他は、図３に示した回路と同一である。つまり、Ｎチャンネル型ＭＯＳトランジスタ１１１，１３２の代わりにＰチャンネル型ＭＯＳトランジスタ１１２，１３７が用いられ、Ｐチャンネル型ＭＯＳトランジスタ１２１，１３１，１３４，１３５，１４１の代わりに、Ｎチャンネル型ＭＯＳトランジスタ１２３，１３６，１３８，１３９，１４２が用いられる。
【００７８】
整流回路１４０は、ロード回路１１０に含まれるＭＯＳトランジスタ１１２及びセンス回路１３０に含まれるインバータ回路１３３の入力ノードの間に接続される。整流回路１４０は、ＭＯＳトランジスタ１１２及びノインバータ回路１３３の入力ノードの間にソース・ドレイン経路を有するＮＭＯＳ型のトランジスタを備える。トランジスタ１４２のゲート電極は、固定電位、例えば、内部電位ＶＰＥＲＩに固定される。
【００７９】
ロード動作時においては、電源配線ＶＢＢＳＶに内部電位ＶＰＥＲＩよりも高い電位（例えば２．０Ｖ）が印加される。これにより、アンチヒューズ素子ＡＦがコネクトされており、且つ、その抵抗値が十分に低い場合であっても、電源配線ＶＢＢＳＶからトランジスタ１３６のソースに電流が逆流することはない。このように、極性を逆にした場合であっても、同じ効果を得ることが可能となる。
【００８０】
＜第２の実施形態＞
図６は、第２の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【００８１】
図６に示すように、本実施形態においては、バイアス発生回路１５０が削除されているとともに、ポンプ回路１００からネガティブポンプ１０２及び基準電位発生回路１０６が削除されている。また、電源スイッチ１０４，１０５の代わりに電源スイッチ１０７，１０８が用いられている。さらに、アンチヒューズ回路５１ａ，５２ａには、ベリファイビット選択回路１６０が追加されている。
【００８２】
電源スイッチ１０７は、プログラム信号ＰＧＴに応答して高電位ＶＰＰＣ（６．０Ｖ）、或いは、電源配線ＶＢＢＳＶ上の負電位ＶＢＢ（−１．０Ｖ）を選択し、これを電源配線ＶＰＰＳＶに出力する。電源スイッチ１０８は、プログラム信号ＰＧＴに応答して電源配線ＶＢＢＳＶ上の負電位ＶＢＢ（−１．０Ｖ）、或いは、内部電位ＶＰＰ（３．０Ｖ）を選択し、これをコネクト信号ＡＦＲＥＦとして出力する。その他の構成は、基本的に図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８３】
図７は、第２の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０、整流回路１４０及びベリファイビット選択回路１６０の回路図である。
【００８４】
第２の実施形態による整流回路１４０は、ロード回路１１０に含まれるＭＯＳトランジスタ１１１及びセンス回路１３０に含まれるセンスノードＡＦＢＬの間に接続される。整流回路１４０は、トランジスタ１４１を含み、トランジスタ１４１は、例えば、接続ノードＡＦＵ及びノードＡＦＢＬの間にソース・ドレイン経路を有し、接地に接続されるゲート電極を有するＰＭＯＳ型のトランジスタである。また、トランジスタ１４１は、使用される回路構成に応じて、接続ノードＡＦＵ及びノードＡＦＢＬの間にソース・ドレイン経路を有するＮＭＯＳ型のトランジスタで構成される場合も考慮される。
【００８５】
第２の実施形態によるロード回路１１０は、図７に示すように、電源配線ＶＰＰＳＶと接続ノードＡＦＮとの間に接続されたアンチヒューズ素子ＡＦと、接続ノードＡＦＮと接続ノードＡＦＵとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ１１３，１１１とを備えている。トランジスタ１１３のゲート電極は内部電位ＶＰＰに固定されており、その基板は電源配線ＶＢＢＳＶに接続されている。
【００８６】
第２の実施形態によるコネクト回路１２０は、接続ノードＡＦＮと接地電位ＶＳＳが供給される配線との間に接続されたＮチャンネル型ＭＯＳトランジスタ１２４，１２５を備えている。トランジスタ１２４のゲート電極には、コネクト動作時に活性化されるコネクト信号ＡＦＲＥＦが供給される。また、トランジスタ１２５のゲート電極には、セレクト信号ＲＳＥＴ及び冗長アドレスＲＡの対応するビットを受けるＮＡＮＤゲート回路１２６の出力信号が供給される。
【００８７】
第２の実施形態によるセンス回路１３０は、バイアストランジスタ１３４が削除されている代わりに、Ｎチャンネル型のイネーブルトランジスタ２３１が追加されている。イネーブルトランジスタ２３１のゲート電極には、プリチャージ信号ＰＲＥＢが供給される。かかる構成により、トランジスタ１３２，２３１からなる電流制御回路は、プリチャージ信号ＰＲＥＢがハイレベルである期間に活性化される。
【００８８】
ベリファイビット選択回路１６０は、内部電位ＶＰＥＲＩが供給される配線とセンス回路１３０との間に接続されたＰチャンネル型ＭＯＳトランジスタ１６１と、同じくこれらの間に直列に接続されたＰチャンネル型ＭＯＳトランジスタ１６２，１６３からなる。トランジスタ１６２のゲート電極には冗長アドレスＲＡの対応するビットが供給され、トランジスタ１６１，１６３のゲート電極にはイネーブル信号ＥＮＢ及びその反転信号がそれぞれ供給される。かかる構成により、イネーブル信号ＥＮＢがローレベルに活性化している場合、或いは、イネーブル信号ＥＮＢがハイレベルに非活性化しており、且つ、冗長アドレスＲＡの対応するビットがローレベルである場合に、ベリファイビット選択回路１６０は内部電位ＶＰＥＲＩをセンス回路１３０に供給する。
【００８９】
図８は、第２の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０、整流回路１４０及びベリファイビット選択回路１６０の回路図である。
【００９０】
図８に示す変形例は、コネクト回路１２０にＮチャンネル型ＭＯＳトランジスタ１２７が追加されるとともに、センス回路１３０に含まれるトランジスタ１３２，２３１の接続順序が逆転している点において、図７に示した回路と相違している。その他の構成については図７に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９１】
トランジスタ１２７は、ソースがトランジスタ１２４のソースに接続されており、ドレイン及びゲート電極にコネクト信号ＡＦＲＥＦ及びその反転信号がそれぞれ供給される。かかる構成により、コネクト信号ＡＦＲＥＦがローレベルに非活性化している期間においては、トランジスタ１２４のソースがローレベル（接地電位ＶＳＳ）に固定される。センス回路１３０の動作については、図７に示す回路と同じである。
【００９２】
図９は、第２の実施形態の動作を説明するためのタイミング図である。
【００９３】
待機期間Ｔ２０では、プログラム信号ＰＧＴがローレベルであり、したがって、電源配線ＶＰＰＳＶ，ＶＢＢＳＶにはいずれも負電位ＶＢＢ（−１．０Ｖ）が供給される。
【００９４】
コネクト期間Ｔ２１では、プログラム信号ＰＧＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（６．０Ｖ）が供給され、電源配線ＶＢＢＳＶには接地電位ＶＳＳ（０Ｖ）が供給される。また、コネクト信号ＡＦＲＥＦのレベルは内部電位ＶＰＰ（３．０Ｖ）となる。この状態で、セレクト信号ＲＳＥＴが順次ハイレベルに変化するとともに、これに対応する冗長アドレスＲＡの各ビットがコネクト回路１２０に入力される。図９に示す例においても、セレクト信号ＲＳＥＴがＭ＋１ビット（ＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞）であり、冗長アドレスＲＡがｎ＋１ビット（ＲＡ＜０＞〜ＲＡ＜Ｎ＞）である場合を示している。
【００９５】
これにより、冗長アドレスＲＡの当該ビットがハイレベルであれば、図７又は図８に示したアンチヒューズ素子ＡＦの両端には約６Ｖのコネクト電圧が印加され、これによってアンチヒューズ素子ＡＦに含まれる絶縁膜が絶縁破壊される。かかる動作は、活性化するセレクト信号ＲＳＥＴを順次切り替えることにより、全ての冗長アドレスＲＡがプログラムされるまで繰り返し実行する。
【００９６】
上記の動作は、ベリファイ動作を行った後、正しくコネクトされていないアンチヒューズ素子ＡＦに対して繰り返し実行しても構わない。ベリファイ動作は、イネーブル信号ＥＮＢをローレベルとすることによって、センス回路１３０を活性化させることにより行う。
【００９７】
待機期間Ｔ２２では、一連のプログラミングが完了する。
【００９８】
プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦからの情報の読み出しが行われる。
【００９９】
リセット期間Ｔ２３では、リセット信号ＲＳＴＢがローレベルに活性化すると、続くプリチャージ期間Ｔ２４において、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【０１００】
ロード期間Ｔ２５では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、整流回路１４０及びアンチヒューズ素子ＡＦを介して、電源配線ＶＰＰＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦにはセンス電流が流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。このとき、アンチヒューズ素子ＡＦの両端には、第１の実施形態と同様、約２Ｖの電圧が印加されることになる。
【０１０１】
そして、アンチヒューズ素子ＡＦがコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦにセンス電流がほとんど流れないため、符号Ａで示すように接続ノードＡＦＵの電位はプリチャージ状態を維持する。これに対し、アンチヒューズ素子ＡＦがコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦにセンス電流が流れるため、符号Ｂで示すように接続ノードＡＦＵの電位が大きく低下する。
【０１０２】
また、アンチヒューズ素子ＡＦが半コネクト状態である場合には、アンチヒューズ素子ＡＦに流れるセンス電流が小さいために、符号Ｃで示すように接続ノードＡＦＵの電位の低下は緩やかとなるが、本実施形態においてもロード動作時においてアンチヒューズ素子ＡＦの両端には約２Ｖの電圧が印加されることから、より高い感度でセンス動作を行うことが可能となる。
【０１０３】
さらに、アンチヒューズ素子ＡＦがコネクト状態であり、その抵抗値が十分に低い場合には、符号Ｃで示すように接続ノードＡＦＵの電位が−１．０Ｖ近傍まで急速に低下するが、本実施形態においてもセンスノードＡＦＢＬと接続ノードＡＦＵとの間には、整流回路１４０が挿入されていることから、センスノードＡＦＢＬの電位が接地電位ＶＳＳ未満に低下することはない。つまり、接地電位ＶＳＳが供給される配線（トランジスタ１３２のソース）から電源配線ＶＰＰＳＶに向かって電流が逆流することはない。
【０１０４】
＜第３の実施形態＞
図１０は、第３の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【０１０５】
図１０に示すように、本実施形態においては、アンチヒューズ回路５１ａ，５２ａがアンチヒューズアレイ１７０及びラッチブロック１８０によって構成されている。その他の構成は、基本的に図６に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０６】
図１１は、アンチヒューズアレイ１７０の回路図である。
【０１０７】
アンチヒューズアレイ１７０は、図１１に示すように、アレイ状に配置された複数のロード回路１１０を備えている。図１１に示す例では、複数のロード回路１１０がＮ＋１行×Ｍ＋１列のアレイを構成している。各行は冗長アドレスＲＡの各ビットに対応し、各列はそれぞれ１つの冗長アドレスＲＡに対応する。
【０１０８】
アンチヒューズアレイ１７０は、行方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられた複数のコネクト回路１２０、センス回路１３０及び整流回路１４０と、列方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられたドライバ回路１９１を備える。
【０１０９】
整流回路１４０は、対応する接続ノードＡＦＵ及びセンスノードＡＦＢＬの間に接続される。例えば、整流回路１４０＜０＞は、接続ノードＡＦＵ＜０＞及びセンスノードＡＦＢＬ＜０＞の間に接続される。整流回路１４０の構成は、図１６で詳述される。
【０１１０】
複数のロード回路１１０のうち、行方向に配列された複数のロード回路１１０は、それぞれの接続ノードＡＦＵが共通接続されている。これにより、行方向に配列された複数のロード回路１１０は、対応する整流回路１４０を介して、対応するセンス回路１３０に共通に接続されることになる。図１１においては、Ｎ＋１個の接続ノードＡＦＵをＡＦＵ＜０＞〜ＡＦＵ＜Ｎ＞と表記している。
【０１１１】
複数のロード回路１１０のうち、列方向に配列された複数のロード回路１１０の選択は、ドライバ回路１９１によって行われる。ドライバ回路１９１は、対応するセレクト信号ＲＳＥＴ及びメインワード信号ＭＷＬＲに基づいてプログラム信号ＷＬＰ及びリード信号ＷＬＲを生成し、これらの信号を列方向に配列された複数のロード回路１１０に共通に供給する。図１１においては、Ｍ＋１個のセレクト信号ＲＳＥＴをＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞と表記し、Ｍ＋１個のメインワード信号ＭＷＬＲをＭＷＬＲ＜０＞〜ＭＷＬＲ＜Ｍ＞と表記している。
【０１１２】
メインワード信号ＭＷＬＲは、ロード信号ＬＯＡＤＴ及び対応するレジスタ回路１９２の出力信号を受けるＡＮＤゲート回路１９３によって生成される。レジスタ回路１９２は各列に対応して設けられており、図１１に示すように縦続接続されることによってシフトレジスタを構成している。レジスタ回路１９２のクロックノードにはロードクロック信号ＬＯＡＤＣＬＫが供給されており、これによりロードクロック信号ＬＯＡＤＣＬＫのクロッキングに同期してラッチデータが順次シフトすることになる。また、これらレジスタ回路１９２は、ロード信号ＬＯＡＤＴがローレベルに非活性化されるとリセットされる。
【０１１３】
図１２は、ドライバ回路１９１の回路図である。
【０１１４】
図１２に示すように、ドライバ回路１９１は、メインワード信号ＭＷＬＲ及びセレクト信号ＲＳＥＴを受けるＯＲゲート回路１９４と、セレクト信号ＲＳＥＴ及びプログラム信号ＰＧＴを受けるＡＮＤゲート回路１９５とを備えている。
【０１１５】
ＯＲゲート回路１９４の出力信号は、バッファ回路１９６を介し、リード信号ＷＬＲとして出力される。バッファ回路１９６には、動作電源として内部電位ＶＰＰ（３．０Ｖ）及び電源配線ＶＢＢＳＶ上の電位が供給されているため、リード信号ＷＬＲの活性レベルは内部電位ＶＰＰ（３．０Ｖ）となる。
【０１１６】
一方、ＡＮＤゲート回路１９５の出力信号は、バッファ回路１９７を介し、プログラム信号ＷＬＰとして出力される。バッファ回路１９７には、電源配線ＶＰＰＳＶ，ＶＢＢＳＶが接続されているため、コネクト動作時におけるプログラム信号ＷＬＰのレベルは、電源配線ＶＰＰＳＶ上の高電位ＶＰＰＣ（６．０Ｖ）となり、ロード動作時におけるプログラム信号ＷＬＰのレベルは、電源配線ＶＢＢＳＶ上の負電位ＶＢＢ（−１．０Ｖ）となる。
【０１１７】
図１３は、第３の実施形態におけるロード回路１１０の回路図である。
【０１１８】
図１３に示すように、第３の実施形態におけるロード回路１１０は、直列接続されたアンチヒューズ素子ＡＦ及びトランジスタ１１１によって構成されている。そして、アンチヒューズ素子ＡＦの一端にはプログラム信号ＷＬＰが供給され、トランジスタ１１１のゲート電極にはリード信号ＷＬＲが供給される。トランジスタ１１１の基板は、電源配線ＶＢＢＳＶが接続されている。
【０１１９】
トランジスタ１１１のドレインは、接続ノードＡＦＵに接続されている。図１１に示したように、接続ノードＡＦＵは、行方向に配列された複数のロード回路１１０において共通接続される。
【０１２０】
図１４は、第３の実施形態におけるコネクト回路１２０の回路図である。
【０１２１】
図１４に示すように、第３の実施形態におけるコネクト回路１２０は、接続ノードＡＦＵと接地電位ＶＳＳが供給される配線との間に直列に接続されたトランジスタ１２４，１２５からなる。トランジスタ１２４のゲート電極にはコネクト信号ＡＦＲＥＦが供給され、トランジスタ１２５のゲート電極には冗長アドレスＲＡの対応するビットが供給される。また、トランジスタ１２４の基板は電源配線ＶＢＢＳＶに接続されており、これによってトランジスタ１２５に高電圧が印加されることを防止している。
【０１２２】
図１５は、第３の実施形態におけるセンス回路１３０の回路図である。
【０１２３】
図１５に示すように、第３の実施形態におけるセンス回路１３０は、バイアストランジスタ１３４が削除される代わりに、Ｎチャンネル型ＭＯＳトランジスタ２３２が追加されている点において、図３に示したセンス回路１３０と相違している。その他の点については、図３に示したセンス回路１３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１２４】
トランジスタ２３２は、センスノードＡＦＢＬとインバータ回路１３３の入力ノードとの間に挿入されており、そのゲート電極にはロード信号ＬＯＡＤＴが供給される。このため、ロード信号ＬＯＡＤＴがハイレベルに活性化すると、センスノードＡＦＢＬとインバータ回路１３３の入力ノードとが短絡される。
【０１２５】
図１６は、第３の実施形態における整流回路１４０の回路図である。
【０１２６】
図１６に示すように、第３の実施形態における整流回路１４０は、接続ノードＡＦＵとセンスノードＡＦＢＬとの間に接続されたトランジスタ１４１からなる。つまり、図３に示した整流回路１４０と同じ回路構成を有している。トランジスタ１４１のゲート電極は接地電位ＶＳＳに固定され、基板は電源配線ＶＢＢＳＶに接続されている。
【０１２７】
以上がアンチヒューズアレイ１７０の回路構成である。このような構成を有するアンチヒューズアレイ１７０に対してプログラミングを行う場合、ドライバ回路１９１を用いていずれかの列を選択した状態で、複数のコネクト回路１２０を用いて１又は２以上のアンチヒューズ素子ＡＦの両端に高電圧を印加する。これにより、列単位でのプログラミングが行われる。また、アンチヒューズアレイ１７０から情報を読み出す場合、ドライバ回路１９１を用いていずれかの列を選択した状態でロード信号ＬＯＡＤＴを活性化させることにより、複数のアンチヒューズ素子ＡＦにセンス電流を流す。これにより、列単位でのロード動作が行われる。
【０１２８】
ロード動作によって読み出された不良アドレス情報ＡＦＢＬＢは、図１０に示したラッチブロック１８０に供給される。
【０１２９】
図１７は、ラッチブロック１８０の回路図である。
【０１３０】
図１７に示すように、ラッチブロック１８０は、アレイ状に配置された複数のラッチ回路２００を備えている。図１７に示す例では、複数のラッチ回路２００がＮ＋１行×Ｍ＋１列のアレイを構成している。各行は冗長アドレスＲＡの各ビットに対応し、各列はそれぞれ１つの冗長アドレスＲＡに対応する。
【０１３１】
複数のラッチ回路２００のうち、行方向に配列された複数のラッチ回路２００には、不良アドレス情報ＡＦＢＬＢの対応するビットが共通に供給される。図１７においては、Ｎ＋１ビットの不良アドレス情報ＡＦＢＬＢをＡＦＢＬＢ＜０＞〜ＡＦＢＬＢ＜Ｎ＞と表記している。
【０１３２】
複数のラッチ回路２００のうち、列方向に配列された複数のラッチ回路２００の選択は、メインワード信号ＭＷＬＲによって行われる。メインワード信号ＭＷＬＲを生成する回路についてはすでに説明したとおりである。
【０１３３】
図１８は、ラッチ回路２００の回路図である。
【０１３４】
図１８に示すように、ラッチ回路２００は、循環接続された２つのインバータ回路２０１，２０２と、不良アドレス情報ＡＦＢＬＢの対応するビットを入力するためのトランジスタ２０３と、ラッチされた情報を出力するトランジスタ２０４とを備えている。
【０１３５】
トランジスタ２０３のゲート電極には、対応するメインワード信号ＭＷＬＲが供給される。これにより、アンチヒューズアレイ１７０から読み出された不良アドレス情報ＡＦＢＬＢの各ビットは、対応するラッチ回路２００に転送されることになる。
【０１３６】
また、トランジスタ２０４のゲート電極には、出力信号ＲＥＤＸが供給される。トランジスタ２０４は、インバータ回路２０１，２０２と出力ラインＲＸとの間に接続されており、これにより、出力信号ＲＥＤＸが活性化すると、ラッチ回路２００に保持されている情報が出力ラインＲＸに出力される。図１７に示すように、行方向に配列された複数のラッチ回路２００は、出力ラインＲＸを共有している。図１７においては、Ｎ＋１本の出力ラインＲＸをＲＸ＜０＞〜ＲＸ＜Ｎ＞と表記している。また、Ｍ＋１ビットの出力信号ＲＥＤＸをＲＥＤＸ＜０＞〜ＲＥＤＸ＜Ｍ＞と表記している。
【０１３７】
かかる構成により、アンチヒューズアレイ１７０に対してロード動作を行うと、アレイ状のロード回路１１０から読み出された不良アドレス情報ＡＦＢＬＢは、アレイ状のラッチ回路２００に次々と転送されることになる。ラッチ回路２００に転送された不良アドレス情報ＡＦＢＬＢは、出力ラインＲＸを介してアドレス比較回路５１ｂ，５２ｂに供給される。
【０１３８】
次に、第３の実施形態の動作について説明する。
【０１３９】
図１９は、第３の実施形態の動作を説明するためのタイミング図である。
【０１４０】
待機期間Ｔ３０では、プログラム信号ＰＧＴがローレベルであり、したがって、電源配線ＶＰＰＳＶ，ＶＢＢＳＶにはいずれも負電位ＶＢＢ（−１．０Ｖ）が供給される。
【０１４１】
コネクト期間Ｔ３１では、プログラム信号ＰＧＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（６．０Ｖ）が供給され、電源配線ＶＢＢＳＶには接地電位ＶＳＳ（０Ｖ）が供給される。また、コネクト信号ＡＦＲＥＦのレベルは内部電位ＶＰＰ（３．０Ｖ）となる。そして、所定のメインワード信号ＭＷＬＲが活性化している状態で、セレクト信号ＲＳＥＴが順次ハイレベルになるとともに、これに対応する冗長アドレスＲＡの各ビットが複数のコネクト回路１２０に入力される。これにより、選択された列を構成する複数のロード回路１１０には、当該冗長アドレスＲＡがプログラミングされることになる。
【０１４２】
かかる動作は、メインワード信号ＭＷＬＲの選択を切り替えることによって全ての列に対して行われる。これにより、アンチヒューズアレイ１７０の各列には、それぞれ対応する冗長アドレスＲＡがプログラミングされる。上記の動作は、ベリファイ動作を行った後、正しくコネクトされていないアンチヒューズ素子ＡＦに対して繰り返し実行しても構わない。
【０１４３】
プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦからの情報の読み出しが行われる。
【０１４４】
リセット期間Ｔ３３では、リセット信号ＲＳＴＢがローレベルに活性化する。
【０１４５】
プリチャージ期間Ｔ３４では、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、全てのセンス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【０１４６】
ロード期間Ｔ３５では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、整流回路１４０及びアンチヒューズ素子ＡＦを介して、電源配線ＶＰＰＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦにはセンス電流が流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。このとき、アンチヒューズ素子ＡＦの両端には、第１及び第２の実施形態と同様、約２Ｖの電圧が印加されることになる。
【０１４７】
そして、アンチヒューズ素子ＡＦがコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦにセンス電流がほとんど流れないため、符号Ａで示すように接続ノードＡＦＵの電位はプリチャージ状態を維持する。これに対し、アンチヒューズ素子ＡＦがコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦにセンス電流が流れるため、符号Ｂで示すように接続ノードＡＦＵの電位が大きく低下する。
【０１４８】
また、アンチヒューズ素子ＡＦが半コネクト状態である場合には、アンチヒューズ素子ＡＦに流れるセンス電流が小さいために、符号Ｃで示すように接続ノードＡＦＵの電位の低下は緩やかとなるが、本実施形態においてもロード動作時においてアンチヒューズ素子ＡＦの両端には約２Ｖの電圧が印加されることから、より高い感度でセンス動作を行うことが可能となる。
【０１４９】
さらに、アンチヒューズ素子ＡＦがコネクト状態であり、その抵抗値が十分に低い場合には、接続ノードＡＦＵの電位が−１．０Ｖ近傍まで急速に低下するが、本実施形態においてもセンスノードＡＦＢＬと接続ノードＡＦＵとの間には、整流回路１４０が挿入されていることから、センスノードＡＦＢＬの電位が接地電位ＶＳＳ未満に低下することはない。つまり、接地電位ＶＳＳが供給される配線（トランジスタ１３２のソース）から電源配線ＶＰＰＳＶに向かって電流が逆流することはない。
【０１５０】
このようにして読み出された不良アドレス情報ＡＦＢＬＢは、ラッチブロック１８０に含まれる所定のラッチ回路２００に書き込まれる。したがって、上記の動作を各列に対して順次実行すれば、各列に書き込まれた不良アドレス情報ＡＦＢＬＢが次々とラッチブロック１８０に転送される。図１９に示す例では、Ｍ＋１回のロード動作を繰り返すことにより、プリチャージ期間Ｔ３６及びロード期間Ｔ３７にて、全ての転送動作が完了している。
【０１５１】
以上説明した第３の実施形態のように、アンチヒューズ素子ＡＦを含むロード回路１１０をアレイ状に配置する場合であっても、第１及び第２の実施形態と同じ効果を得ることが可能となる。
【０１５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１５３】
例えば、上記実施形態の整流回路１４０やそれに関連する回路の構成は、アンチヒューズ素子に適用した場合を例に説明したが、ヒューズ回路、ヒューズ素子などの不揮発性記憶素子に適用することも考慮され得る。
【０１５４】
例えば、上記実施形態では、本発明をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＰＣＭ（Ｐｈａｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍｅｍｒｏｙ）、及びフラッシュメモリなど他の種類の半導体メモリデバイスに適用することも可能であるし、ＣＰＵやＤＳＰなどロジック系の半導体デバイスに適用することも可能である。
【符号の説明】
【０１５５】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｄ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ｖ，１５ｓ    電源端子
２１      内部クロック生成回路
２２      ＤＬＬ回路
３１      コマンドデコーダ
４１      アドレスラッチ回路
５１      ロウデコーダ
５１ａ，５２ａ    アンチヒューズ回路
５１ｂ，５２ｂ    アドレス比較回路
５２      カラムデコーダ
５３      センスアンプ列
５４      冗長アドレスデコーダ
５５      冗長アドレスデコーダ
６０      メモリセルアレイ
７０      メインアンプ
８０      データ入出力回路
９０      電源回路
１００    ポンプ回路
１０１    ポジティブポンプ
１０２，１０３    ネガティブポンプ
１０４，１０５    電源スイッチ
１０６    基準電位発生回路
１０７，１０８    電源スイッチ
１１０    ロード回路
１１１，１１３，１２３〜１２５，１２７，１３２，１３６，１４２，２０３，２０４，２３２    Ｎチャンネル型ＭＯＳトランジスタ
１１２，１２１，１３１，１３７，１４１，１６１〜１６３    Ｐチャンネル型ＭＯＳトランジスタ
１３３    インバータ回路
１２０    コネクト回路
１２２    ＮＡＮＤゲート回路
１２６    ＡＮＤゲート回路
１３０    センス回路
１３４，１３８    バイアストランジスタ
１３５，１３９    プリチャージトランジスタ
１４０    整流回路
１５０    バイアス発生回路
１５１    差動アンプ
１５２    抵抗素子
１６０    ベリファイビット選択回路
１７０    アンチヒューズアレイ
１８０    ラッチブロック
１９１    ドライバ回路
１９２    レジスタ回路
１９３，１９５    ＡＮＤゲート回路
１９４    ＯＲゲート回路
１９６，１９７    バッファ回路
２００    ラッチ回路
２０１，２０２    インバータ回路
２３１    イネーブルトランジスタ
ＡＦ      アンチヒューズ素子
ＡＦＢＬ  センスノード
ＡＦＮ，ＡＦＵ    接続ノード
ＢＬ      ビット線
ＭＣ      メモリセル
ＲＢＬ    冗長ビット線
ＲＭＣ    冗長メモリセル
ＲＷＢＳ  リードライトバス
ＲＷＬ    冗長ワード線
ＲＸ      出力ライン
ＳＡ      センスアンプ
ＶＰＰＳＶ，ＶＢＢＳＶ    電源配線
ＷＬ      ワード線
【図１】
2015167061.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015167061.tif 000009
【図８】
2015167061.tif 000010
【図９】
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【図１０】
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【図１１】
2015167061.tif 000013
【図１２】
2015167061.tif 000014
【図１３】
2015167061.tif 000015
【図１４】
2015167061.tif 000016
【図１５】
2015167061.tif 000017
【図１６】
2015167061.tif 000018
【図１７】
2015167061.tif 000019
【図１８】
2015167061.tif 000020
【図１９】
2015167061.tif 000021