(57)【要約】【課題】最大動作周波数を上げることができると共に、分周比設定信号をリタイミングする回路に高速動作を要求することのない可変分周回路を得る。【解決手段】各デュアルモジュラス分周器２０１，２０２は、自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの異なるエッジに同期させる。また、与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、ラッチ回路の出力信号に応じて分周比の決定を行う。【選択図】図１
2015228569.tif 000002
【特許請求の範囲】
【請求項１】
与えられる分周比制御信号に応じて２つの分周比のいずれかに決定され、自回路も分周比制御信号を出力するデュアルモジュラス分周器をｎ（ｎは２以上の整数）個直列に相互接続した構成を備え、
前記各デュアルモジュラス分周器は、
自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの異なるエッジに同期させ、かつ、前記与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、当該ラッチ回路の出力信号に応じて前記分周比の決定を行うことを特徴とする可変分周回路。
【請求項２】
前段のデュアルモジュラス分周器をｋ個とした場合に、後段側の（ｎ−ｋ）個のデュアルモジュラス分周器における出力クロックと出力分周比制御信号を、与えられる分周比設定信号に基づいてマスクするマスク回路と、
前記マスク回路によってマスクされるデュアルモジュラス分周器の出力クロックと出力分周比制御信号をリセットするリセット手段とを備えたことを特徴とする請求項１記載の可変分周回路。
【請求項３】
分周比設定信号をリタイミングするリタイミング回路と、前段ｋ個のデュアルモジュラス分周器のいずれかの出力分周比制御信号と出力クロック信号とを用いて、前記リタイミング回路のロード信号を生成するロード信号生成回路とを備えたことを特徴とする請求項２記載の可変分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルモジュラス分周器をｎ個直列に相互接続した可変分周回路に関するものである。
【背景技術】
【０００２】
可変分周回路は，例えばＰＬＬ（位相同期回路）の一部品として使われ、その場合ＶＣＯ（電圧制御発振器）の出力信号を設定された分周比に従って分周動作する。
従来、可変分周回路としては、例えば、特許文献１や非特許文献１に示されたような回路があった。このような従来の可変分周回路の構成を図１１に示す。
【０００３】
この構成は、２／３デュアルモジュラス分周器１０１を直列に縦続接続した構成であり、動作周波数に合わせたスケーリング設計を行えるため、容易に低消費電力な回路が実現できるというメリットがある。また、図１１において、フリップフロップ１０２は、各２／３デュアルモジュラス分周器１０１に対して分周比設定信号を与える回路であり、そのクロックとしてＬＯＡＤ信号が与えられる。ＯＲ回路１０３は、２段目の２／３デュアルモジュラス分周器１０１と３段目の２／３デュアルモジュラス分周器１０１の間、３段目の２／３デュアルモジュラス分周器１０１と４段目の２／３デュアルモジュラス分周器１０１の間に設けられた論理和回路である。ＯＲ回路１０４は、フリップフロップ１０２の出力と後段側のＯＲ回路１０４または後段側のフリップフロップ１０２の出力とが与えられる論理和回路である。また、最終段のＯＲ回路１０３には、最終段の２／３デュアルモジュラス分周器１０１のＭＯＤｏｕｔ信号と最終段のフリップフロップ１０２の出力信号の反転信号が与えられ、その出力信号がｍｏｄ４として３段目の２／３デュアルモジュラス分周器１０１のＭＯＤｉｎに与えられるようになっている。また、３段目のＯＲ回路１０３には、３段目の２／３デュアルモジュラス分周器１０１のＭＯＤｏｕｔ信号と最終段のＯＲ回路１０４の出力信号の反転信号が与えられ、その出力信号がｍｏｄ３として２段目の２／３デュアルモジュラス分周器１０１のＭＯＤｉｎに与えられるようになっている。
【０００４】
図１２は、２／３デュアルモジュラス分周器１０１の具体的な構成を示す回路図である。図示のように、２／３デュアルモジュラス分周器１０１は、ＡＮＤ回路１０５ａ〜１０５ｃ、ラッチ回路１０６ａ，１０６ｂ，１０７ａ，１０７ｂを備えている。ラッチ回路１０６ａ，１０６ｂには２／３デュアルモジュラス分周器１０１のＩＮ端子から入力されたクロックが供給され、ラッチ回路１０７ａ，１０７ｂには、クロックの反転信号が供給されるようになっている。また、ラッチ回路１０６ａ，１０６ｂの入力端子にはＡＮＤ回路１０５ａ，１０５ｂの出力端子がそれぞれ接続され、ラッチ回路１０７ｂの入力端子はＡＮＤ回路１０５ｃの出力端子に接続されている。ラッチ回路１０６ａのＱ出力はラッチ回路１０７ａの入力端子に接続され、ラッチ回路１０７ａのＱ出力は２／３デュアルモジュラス分周器１０１の出力端子に接続されると共に反転Ｑ出力はＡＮＤ回路１０５ａの一方の入力端子に接続されている。ラッチ回路１０６ｂのＱ出力はＭＯＤｏｕｔに接続されていると共に、ＡＮＤ回路１０５ｃの一方の入力端子に接続されている。ＡＮＤ回路１０５ｃの他方の入力端子には分周比設定信号Ｐが入力されるよう構成されている。ラッチ回路１０７ｂの反転Ｑ出力はＡＮＤ回路１０５ａの他方の入力端子に接続されている。ＡＮＤ回路１０５ｂの一方の入力端子にはラッチ回路１０７ａのＱ出力に供給され、他方の入力端子はＭＯＤｉｎ端子に接続されている。
【０００５】
このように構成された可変分周回路において、各２／３デュアルモジュラス分周器１０１は、ＩＮ端子から入力された信号を、２分周もしくは３分周してＯＵＴ端子より出力する。このとき２分周するか３分周するかはＭＯＤｉｎ端子より与えられるｍｏｄ信号に依存し、このｍｏｄ信号は次段の各２／３デュアルモジュラス分周器のＭＯＤｏｕｔ端子から出力される。図１１に示した構成においては、前半の２つの２／３デュアルモジュラス分周器は直接接続されており、後半の２つの２／３デュアルモジュラス分周器はＭＯＤｏｕｔ端子より出力されるｍｏｄ信号がＯＲ回路を介して前段に送られる構成となっている。本構成においては、計ｎ個の２／３デュアルモジュラス分周器を用いた場合、２ｎ−ｋから２ｎ＋１−１までの分周比を設定することができる。ただし、ここで、ｋは前半の２／３デュアルモジュラス分周器の個数である。図１１に示す構成では、ｎ＝４，ｋ＝２であるため、４から３１までの任意の値の分周比を設定できることになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６７６０３９７号明細書
【非特許文献】
【０００７】
【非特許文献１】Cicero S. Vaucher, Igor Ferencic，Matthias Locher，Sebastian Sedvallson，Urs Voegeli，and Zhenhua Wang著「A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35um CMOS Technology」，IEEE Journal of Solid-State Circuits，Vol.35，No.7，July 2000
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１１に示すような従来の可変分周回路には、以下に示す２つの問題点があった。その一つは、高速動作する前段部分に遅延の大きなパスがあり、最大動作周波数が低いことである。もう一つは、分周比設定信号（Ｐ＜０＞〜Ｐ＜４＞）をロードするＬＯＡＤ信号から確定しなければならないタイミングまでの時間が短く、分周比設定信号のリタイミングのためのフリップフロップ１０２に高速動作が要求されることである。本特性は、例えばＰＬＬにおけるフラクショナル制御に関連しており、分周比を１回毎に変更する際に、正確に分周設定が即座に反映されなければならないことが制約となっている。
【０００９】
上記問題点を詳しく説明する。図１３に示すのは、１段目の２／３デュアルモジュラス分周器と２段目の２／３デュアルモジュラス分周器の接続部の回路である。図中の太線で示した部分がクリティカルパスであり、最大動作周波数のネックとなる経路である。図１４にこのクリティカルパス内のタイミングチャートを示す。ここでは説明を簡略化するために各ゲートの遅延は一律にΔｔとし、ラッチのセットアップ・ホールド時間は考慮しない。また、信号ａを周期Ｔ、デューティ５０％の信号とする。信号ａの立ち上がりをトリガとして、ラッチは信号ｂを出力し、さらに次のラッチで信号ｄを、次のＡＮＤで信号ｅを生成する。次のラッチは信号ａの立ち下がりで取り込む。これらの関係より、３・Δｔ＜Ｔ／２の関係が成り立たなければならない。つまり、Ｔ＞６・Δｔとなり、これが上限周波数を決定する。
【００１０】
もう一つの問題点を説明するために図１５にタイミングチャートを示す。ここでは、分周比を１５から１６に変更する際の動作を示している。この場合、図中に示す“ｌｏａｄ可能区間”内に分周比設定信号（Ｐ＜０＞〜Ｐ＜４＞）を変化させなければならない。つまり、フリップフロップ１０２のクロックであるＬＯＡＤ信号をこの区間内に入れる必要がある。ここで、このＬＯＡＤ信号は本分周回路の動作と同期している必要があるため、分周回路内のいずれかの信号を使う必要がある。ただし、ｍｏｄ３やｍｏｄ４といった後半部分の信号は、分周比が小さい場合には動かないため、使用することはできない。その条件を考慮すると、ｍｏｄ２信号の立ち上がりエッジを使うのが望ましいと考える。このとき、ｍｏｄ２の立ち上がりとｌｏａｄ可能区間の終了との時間差は、ｃｌｋ１の１．５クロック分である。つまりフリップフロップ１０２はそのスピードで動作する必要がある。
【００１１】
この発明は上記のような課題を解決するためになされたもので、最大動作周波数を上げることができると共に、分周比設定信号をリタイミングする回路に高速動作を要求することのない可変分周回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る可変分周回路は、与えられる分周比制御信号に応じて２つの分周比のいずれかに決定され、自回路も分周比制御信号を出力するデュアルモジュラス分周器をｎ（ｎは２以上の整数）個直列に相互接続した構成を備え、各デュアルモジュラス分周器は、自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの異なるエッジに同期させ、かつ、与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、ラッチ回路の出力信号に応じて前記分周比の決定を行うものである。
【発明の効果】
【００１３】
この発明の可変分周回路は、与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、このラッチ回路の出力信号に応じて分周比の決定を行うようにしたので、最大動作周波数を上げることができると共に、分周比設定信号をリタイミングする回路に高速動作を要求することのない可変分周回路を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１による可変分周回路を示す構成図である。
【図２】この発明の実施の形態１による可変分周回路の前段側の２／３デュアルモジュラス分周器を示す構成図である。
【図３】この発明の実施の形態１による可変分周回路の後段側の２／３デュアルモジュラス分周器を示す構成図である。
【図４】この発明の実施の形態１による可変分周回路の１段目の２／３デュアルモジュラス分周器と２段目の２／３デュアルモジュラス分周器の接続部の回路を示す構成図である。
【図５】この発明の実施の形態１による可変分周回路の図４に示す各部の状態を示すタイミングチャートである。
【図６】この発明の実施の形態１による可変分周回路の動作を示すタイミングチャートである。
【図７】この発明の実施の形態２による可変分周回路を示す構成図である。
【図８】この発明の実施の形態２による可変分周回路の動作を示すタイミングチャートである。
【図９】この発明の実施の形態３による可変分周回路を示す構成図である。
【図１０】この発明の実施の形態３による可変分周回路の動作を示すタイミングチャートである。
【図１１】従来の可変分周回路を示す構成図である。
【図１２】従来の可変分周回路における２／３デュアルモジュラス分周器を示す構成図である。
【図１３】従来の可変分周回路における１段目の２／３デュアルモジュラス分周器と２段目の２／３デュアルモジュラス分周器の接続部の回路を示す構成図である。
【図１４】従来の可変分周回路における図１３に示す各部の状態を示すタイミングチャートである。
【図１５】従来の可変分周回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
実施の形態１．
図１は、この発明の実施の形態１による可変分周回路を示す構成図である。
図１に示す可変分周回路は、２／３デュアルモジュラス分周器２０１，２０２をｎ個（前半部ｋ個、後半部ｎ−ｋ個）直列に縦続接続した構成である。ここではｋ＝２，ｎ＝４の構成を示している。ただし、前半部の２／３デュアルモジュラス分周器２０１はｍｏｄ信号入力部にラッチを追加しており、後半部の２／３デュアルモジュラス分周器２０２は、これにさらにリセット機能を追加している。
【００１６】
図２に、２／３デュアルモジュラス分周器２０１の詳細構成を示す。ここでラッチ回路２０３が図１２に示す構成に対してｍｏｄ信号入力部に追加した回路である。ラッチ回路２０３のクロックは、２／３デュアルモジュラス分周器２０１の出力の反転信号となっている。即ち、ラッチ回路１０７ａの反転Ｑ出力が供給されるよう構成されている。また、ラッチ回路２０３の入力はＭＯＤｉｎ端子に接続され、Ｑ出力はＡＮＤ回路１０５ｂの他方の入力端子に与えられるよう構成されている。
【００１７】
図３は、２／３デュアルモジュラス分周器２０２の構成を示すブロック図である。ほぼ２／３デュアルモジュラス分周器２０１と同一の構成であるが、２／３デュアルモジュラス分周器２０１のラッチ回路１０７ａ，１０７ｂに代えてラッチ回路２０４ａ，２０４ｂを、ラッチ回路２０３に代えてラッチ回路２０５を備えている。２／３デュアルモジュラス分周器２０２では、Ｌｏｗスルーラッチであるラッチ回路２０４ａ，２０４ｂおよびＨｉｇｈスルーラッチであるラッチ回路２０５にセット機能が付いており、２／３デュアルモジュラス分周器２０２のＳＥＴ端子より与えられる信号で制御される。
【００１８】
次に、実施の形態１の可変分周回路の動作について説明する。
まず、後段の（ｎ−ｋ）個の２／３デュアルモジュラス分周器２０２の出力クロックと出力分周比制御信号をリセットすることについて説明する。ＯＲ回路１０３は、与えられる分周比設定信号の値に基づいて、後段の（ｎ−ｋ）個の２／３デュアルモジュラス分周器２０２の出力クロックと出力分周比制御信号をマスクする。例えば、分周比設定信号Ｐ＜４＞が“Ｌ”の場合、ｍｏｄ４信号は必ず“Ｈ”となる。これがマスクされた状態である。分周比設定信号Ｐ＜４＞が“Ｈ”の場合は、ｍｏｄ４信号は最終段の２／３デュアルモジュラス分周器２０２のＭＯＤｏｕｔ信号がそのまま表れるため、ＯＲ回路１０３が無いのと等価となる。さらに説明すると、分周比設定信号Ｐ＜４＞が“Ｌ”とは、分周比設定信号の値が１５以下ということになる。つまり、分周比設定が１５以下のとき、本可変分周回路は最終段の２／３デュアルモジュラス分周器２０２が無いのと同じとなる。また、分周比設定信号Ｐ＜３＞とＰ＜４＞が共に“Ｌ”の場合、つまり分周比設定信号Ｐの値が７以下のとき、ｍｏｄ３信号はＯＲ回路１０３でマスクされて常に“Ｈ”となる。これは、後ろから２段分の２／３デュアルモジュラス分周器が無いのと同じ状態を作り出していることになる。
【００１９】
このように、分周比制御信号（ｍｏｄ＊信号）をマスクすることで、それ以降の２／３デュアルモジュラス分周器２０２を無視することができるが、実際にはクロック信号（ｃｌｋ＊信号）が入っているので、無視された２／３デュアルモジュラス分周器２０２も動作している。つまり、例えばｍｏｄ３信号がＯＲ回路１０３でマスクされて常に“Ｈ”となっても、ｃｌｋ３にはアクティブな信号が出ているので、３段目の２／３デュアルモジュラス分周器２０２は動作している。ここで、例えば、分周比設定が変化してｍｏｄ３信号がマスクされない状態に変化した時、３段目の２／３デュアルモジュラス分周器２０２の内部状態がどうなっているか分からないのは問題となる。このため、ｍｏｄ３信号をマスクすると同時に、３段目の２／３デュアルモジュラス分周器２０２の動作を止めておく必要がある。そこで、本実施の形態では、出力クロックと出力分周比制御信号をリセットする。具体的には、図３で示した通り、ＳＥＴ信号によりラッチ回路２０４ａをリセットすることで動作を止めている。ここで、ＳＥＴ信号はｍｏｄ信号をマスクするために用いた信号と同一である。
【００２０】
このような構成により、分周比設定信号Ｐの値が２ｎをまたぐような場合でも可変分周回路を正常動作させることができる。
【００２１】
次に、本構成により、最大動作周波数が改善されることを説明する。図４に示すのは、１段目の２／３デュアルモジュラス分周器２０１と２段目の２／３デュアルモジュラス分周器２０１の接続部の回路である。１段目と２段目の接続部のタイミングチャートを図５に示す。図５中のａ〜ｆが図４中のａ〜ｆ点の信号に対応している。本構成においては、信号ｆが信号ａの立ち上がりでラッチする際のタイミングを考えると、信号ａの立ち下がりからの遅延時間が２・Δｔであり、これがＴ／２以下である必要がある。つまり、２・Δｔ＜Ｔ／２の関係が成り立たなければならない。よって、Ｔ＞４・Δｔとなり、図１１で示した構成（Ｔ＞６・Δｔ）と比較して上限周波数が１．５倍になることが分かる。
【００２２】
次に、ＬＯＡＤ信号の入力可能時間について説明する。図６に、分周比を１５から１６に変更する際の動作タイミングチャートを示す。本構成においては、図中に示す“ｌｏａｄ可能区間”内に分周比設定信号（Ｐ＜０＞〜Ｐ＜４＞）を変化させなければならない。ここで、ＬＯＡＤ信号として、ｍｏｄ１信号の立ち下がりエッジを使用すると、このエッジからｌｏａｄ可能区間の終了までの時間差は、ｃｌｋ１の４．５クロック分となる。つまり、図１１で示した構成（１．５クロック分）と比べて３倍の遅延が許されることになり、フリップフロップに要求される動作速度が大幅に緩和されることが分かる。以下、この点についてさらに詳細に説明する。
【００２３】
従来の図１１に示す構成の場合、ｌｏａｄ可能区間（分周比設定信号Ｐが変化しても良い区間）は、図１５に示したように、ｃｌｋ４の立ち上がりからｍｏｄ１の立ち下がりまでの間となる。ｌｏａｄ可能区間の終了ポイントは、各ｍｏｄ信号の立ち下がりより前に分周比設定信号が変化しなければならないという条件から決定される。ｍｏｄ１〜ｍｏｄ４信号の立ち下がりを比較すると、ｍｏｄ１が一番早く立ち下がるため、ｍｏｄ１の立ち下がりがｌｏａｄ可能区間の終了ポイントとなる。次に、ｌｏａｄ可能区間の開始ポイントであるが、これは最終段のｃｌｋ信号で決定される。最終段のＭＯＤｏｕｔ信号は、ｃｌｋ４の立ち上がり時に変化するため、これより前に分周比設定信号が変化してしまうと、このＭＯＤｏｕｔ信号がマスクされず、ｍｏｄ４信号が変化してしまうことになる。従って、ｃｌｋ４の立ち上がりがｌｏａｄ可能区間の開始ポイントとなる。
【００２４】
このｃｌｋ４立ち上がり〜ｍｏｄ１立ち下がりのｌｏａｄ可能区間に分周比設定信号をロードするためのＬＯＡＤ信号（フリップフロップ１０２のクロックとなる信号）に使えるのは、ｍｏｄ１とｍｏｄ２しか存在しない。ここで、ｍｏｄ３もｌｏａｄ可能区間内に入っているように見えるが、分周比設定によってはｍｏｄ３はマスクされて動作していないことがあるため使用することができない。
ここで、ＬＯＡＤ信号からｌｏａｄ可能区間の終了ポイントまでの時間が長い方が、ＬＯＡＤ信号の遅延マージンが大きくなるため、ｍｏｄ２信号の立ち上がりをＬＯＡＤ信号として使うことが最良となる。このとき、ＬＯＡＤ信号（＝ｍｏｄ２信号）に許される遅延は、ｌｏａｄ可能区間の終了までの時間なので、１．５クロック分（ｃｌｋ１基準）となる。
【００２５】
一方、本構成の場合、各段においてラッチ回路２０３（２０５）によりｍｏｄ信号が遅延するため、図６のタイミングチャートと図１５のタイミングチャートとを比較して、各ｍｏｄ信号が時間的に後にずれていることが分かる。この構成におけるｌｏａｄ可能区間も、従来構成と同じように求めることができる。
各ｍｏｄ信号の立ち下がりより前に分周比設定信号が変化しなければならないという条件は従来構成と同じである。しかし、本構成では、ｍｏｄ信号が立ち下がる順番が従来構成とは逆になる（ｍｏｄ１が最も遅く立ち下がる）ため、従来構成とは逆に、ｍｏｄ１の立ち下がりがｌｏａｄ可能区間の開始ポイントとなる。
【００２６】
また、本構成でのｌｏａｄ可能区間の終了ポイントは、従来構成と同様に最終段のｃｌｋの立ち下がりで決定される。つまり、本構成では、ｍｏｄ１の立ち下がりからｃｌｋ４の立ち上がりまでがｌｏａｄ可能区間となる。従来構成と同じく、ＬＯＡＤ信号として使用可能な信号はｍｏｄ１とｍｏｄ２であるが、ここではｍｏｄ１の立ち下がりを使用することで、ｌｏａｄ可能区間の終了ポイントまでの時間を最も長くとることができる。このとき、ＬＯＡＤ信号（＝ｍｏｄ１信号）に許される遅延は、４．５クロック分（ｃｌｋ１基準）となる。すなわち、従来構成に比べて３倍の遅延が許容されることになる。
【００２７】
なお、本実施の形態では、自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの立ち下がりエッジと立ち上がりエッジに同期させていた。例えば、図１の構成中の、前から２番目の２／３デュアルモジュラス分周器２０１について考えると、入力クロックはｃｌｋ２で、出力クロックはｃｌｋ３、出力分周比制御信号はｍｏｄ２である。図６のタイミングチャートから明らかなように、ｃｌｋ３は必ずｃｌｋ２の立ち下がりエッジと同じタイミングで変化しており、ｍｏｄ２はｃｌｋ２の立ち上がりエッジと同じタイミングで変化している。可変分周回路としては、このような関係に限定されるものではなく、例えば立ち上がりと立ち下がりの関係を逆転（ｃｌｋ３はｃｌｋ２の立ち上がり、ｍｏｄ２はｃｌｋ２の立ち下がり）としても良い。
【００２８】
このように、実施の形態１では、ラッチ回路を追加することにより、ｍｏｄ信号を遅延させ、各ｍｏｄ信号の立ち上がりエッジの順番を反転させたことが特徴である。これにより、ｌｏａｄ可能区間のタイミングが変わり、ｍｏｄ１信号の立ち下がりがＬＯＡＤ信号に使用できるようになり、結果的にｌｏａｄ可能区間の終了ポイントまでの時間が長くなる。つまりＬＯＡＤ信号に要求される遅延時間が緩和されることになる。
【００２９】
以上説明したように、実施の形態１の可変分周回路によれば、与えられる分周比制御信号に応じて２つの分周比のいずれかに決定され、自回路も分周比制御信号を出力するデュアルモジュラス分周器をｎ個直列に相互接続した構成を備え、各デュアルモジュラス分周器は、自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの異なるエッジに同期させ、かつ、与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、ラッチ回路の出力信号に応じて分周比の決定を行うようにしたので、最大動作周波数を上げることができると共に、分周比設定信号をリタイミングするフリップフロップに高速動作を要求することのない可変分周回路を実現することができる。
【００３０】
また、実施の形態１の可変分周回路によれば、前段のデュアルモジュラス分周器をｋ個とした場合に、後段側の（ｎ−ｋ）個のデュアルモジュラス分周器における出力クロックと出力分周比制御信号を、与えられる分周比設定信号に基づいてマスクするマスク回路と、マスク回路によってマスクされるデュアルモジュラス分周器の出力クロックと出力分周比制御信号をリセットするリセット手段とを備えたので、どのようなパターンで分周比を制御する場合でも可変分周回路を正常動作させることができる。
【００３１】
実施の形態２．
実施の形態１では、ＬＯＡＤ信号としてｍｏｄ１の立ち下がりエッジを使用した例を説明した。しかし、ｍｏｄ１信号のデューティ比は分周比に応じて小さくなるため、大きな分周比で用いた場合、パルス幅がかなり小さくなり、これによりフロップフロップ１０２に高速な反応が要求されることとなる。本実施の形態ではこれを解決するため、後段のｍｏｄ信号をベースとした信号をＬＯＡＤ信号として使用する。
【００３２】
図７に、実施の形態２による可変分周回路の一例を示す。図示の可変分周回路では、フリップフロップ２０６を用いて、ｍｏｄ２信号をｃｌｋ２の１クロック分だけ遅延した信号を生成し、それをＬＯＡＤ信号として用いる。すなわち、フリップフロップ２０６は、フリップフロップ１０２のＬＯＡＤ信号を生成するロード信号生成回路である。その他の構成は図１に示した実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００３３】
図８は、実施の形態２における各部の信号の状態を示すタイミングチャートである。図８に示すように、この場合、ＬＯＡＤ信号のデューティ比はｍｏｄ１信号を用いる場合と比べて２倍となり、フリップフロップ１０２に要求される反応時間も緩和される。
【００３４】
以上説明したように、実施の形態２の可変分周回路によれば、分周比設定信号をリタイミングするリタイミング回路と、前段ｋ個のデュアルモジュラス分周器のいずれかの出力分周比制御信号と出力クロック信号とを用いて、リタイミング回路のロード信号を生成するロード信号生成回路とを備えたので、さらに、リタイミング回路に要求される反応時間を緩和することができる。
【００３５】
実施の形態３．
図９に、実施の形態３による可変分周回路の一例を示す。実施の形態３は、実施の形態２の２／３デュアルモジュラス分周器の段数を５個に増加した構成である。すなわち、前段の２／３デュアルモジュラス分周器２０１を３個としている。
【００３６】
図示の可変分周回路では、フリップフロップ２０６の前段に、フリップフロップ１０２のＬＯＡＤ信号を生成するロード信号生成回路としてフリップフロップ２０７を備えている。フリップフロップ２０７はｃｌｋ２の反転信号をクロックとし、フリップフロップ２０６の出力を入力としている。そして、出力の反転信号をＬＯＡＤ信号として各フリップフロップ１０２に供給するよう構成されている。その他の構成は図７に示した実施の形態２と同様である。図１０は、各部の信号の状態を示すタイミングチャートである。
【００３７】
このような構成により、実施の形態２と同様に、ｍｏｄ１の立ち下がりエッジを用いる場合より大きなデューティ比のＬＯＡＤを実現することができる。
【００３８】
以上説明したように、実施の形態３の可変分周回路によれば、分周比設定信号をリタイミングするリタイミング回路と、前段ｋ個のデュアルモジュラス分周器のいずれかの出力分周比制御信号と出力クロック信号とを用いて、リタイミング回路のロード信号を生成するロード信号生成回路とを備えたので、さらに、リタイミング回路に要求される反応時間を緩和することができる。
【００３９】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４０】
１０２，２０６，２０７  フリップフロップ、１０３，１０４  ＯＲ回路、１０５ａ〜ｃ  ＡＮＤ回路、１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，２０３，２０４ａ，２０４ｂ，２０５  ラッチ回路、２０１，２０２  ２／３デュアルモジュラス分周器。
【図１】
2015228569.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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