(57)【要約】【課題】アナログ／ディジタル変換を高速に行うＡＤＣを提供する。【解決手段】実施形態によれば、アナログ／ディジタル変換器は、第１の変換部と、選択器と、第２の変換部とを備える。第１の変換部は、第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。選択器は、上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得る。第２の変換部は、選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する。第１の期間は、アナログ信号が第１の変換部及び第２の変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する。【選択図】図１
2015103820.tif 000002
【特許請求の範囲】
【請求項１】
第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する第１のアナログ／ディジタル変換部と、
前記上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得る選択器と、
前記選択参照電圧群を用いて前記アナログ信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する第２のアナログ／ディジタル変換部と
を具備し、
前記第１の期間は、前記アナログ信号が前記第１のアナログ／ディジタル変換部及び前記第２のアナログ／ディジタル変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する、
アナログ／ディジタル変換器。
【請求項２】
前記選択器は、前記上位ビットディジタル信号に基づいて複数の参照電圧を選択することによって前記選択参照電圧群を得る、請求項１のアナログ／ディジタル変換器。
【請求項３】
前記選択器は、前記上位ビットディジタル信号に対応する第１の参照電圧よりもａ（ａは整数）段階小さい第２の参照電圧と当該第１の参照電圧よりもｂ（ｂは整数）段階大きい第３の参照電圧とを選択することによって前記選択参照電圧群を得る、請求項２のアナログ／ディジタル変換器。
【請求項４】
第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する第１のアナログ／ディジタル変換部と、
前記上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得る選択器と、
前記選択参照電圧群を用いて前記アナログ信号をアナログ／ディジタル変換することによって中位ビットディジタル信号を生成する第２のアナログ／ディジタル変換部と、
前記第２のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する第３のアナログ／ディジタル変換部と
を具備し、
前記第１の期間は、前記アナログ信号が前記第１のアナログ／ディジタル変換部、前記第２のアナログ／ディジタル変換部及び前記第３のアナログ／ディジタル変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する、
アナログ／ディジタル変換器。
【請求項５】
第１のアナログ／ディジタル変換部が、第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成することと、
選択器が、前記上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得ることと、
第２のアナログ／ディジタル変換部が、前記選択参照電圧群を用いて前記アナログ信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成することと
を具備し、
前記第１の期間は、前記アナログ信号が前記第１のアナログ／ディジタル変換部及び前記第２のアナログ／ディジタル変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する、
アナログ／ディジタル変換方法。
【請求項６】
第１のアナログ／ディジタル変換部が、第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成することと、
選択器が、前記上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得ることと、
第２のアナログ／ディジタル変換部が、前記選択参照電圧群を用いて前記アナログ信号をアナログ／ディジタル変換することによって中位ビットディジタル信号を生成することと、
第３のアナログ／ディジタル変換部が、前記第２のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成することと
を具備し、
前記第１の期間は、前記アナログ信号が前記第１のアナログ／ディジタル変換部、前記第２のアナログ／ディジタル変換部及び前記第３のアナログ／ディジタル変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する、
アナログ／ディジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、アナログ／ディジタル変換器に関する。
【背景技術】
【０００２】
例えば実効分解能が１４ビットを超えるような高分解能のアナログ／ディジタル変換を実現するために、ΔΣ変調器などのマルチサンプリングアナログ／ディジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）が利用される。通常のＡＤＣは１つの入力信号に対して１回のサンプリングを行うのに対して、マルチサンプリングＡＤＣは１つの入力信号に対して複数回のサンプリングを行ってそのアナログ／ディジタル変換結果をディジタル領域で平均化する。故に、マルチサンプリングＡＤＣによれば、アナログ／ディジタル変換において高い分解能を達成することができる。
【０００３】
しかしながら、マルチサンプリングＡＤＣに必要とされるサンプリング回数は、当該マルチサンプリングＡＤＣの分解能に対して指数関数的に増大する。例えば、１ビット量子化器を内蔵するΔΣ変調器を単独で用いて１４ビットの実効分解能を実現するためには、１次変調器及び２次変調器において１０００回及び８８回のサンプリングがそれぞれ必要とされる。従って、マルチサンプリングＡＤＣの分解能の向上は、当該マルチサンプリングＡＤＣの動作速度の低下につながる。また、ΔΣ変調器の一種であるインクリメンタルΔΣ変調器は、例えばスイッチトキャパシタ積分器などのアナログ積分器を内蔵する。従って、フルスケールの参照電圧を用いて高分解能のアナログ／ディジタル変換を行うと、上記アナログ積分器における入力信号の電圧が大きく変動するので当該入力信号のセットリングに長い時間が必要とされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２０４８７３号広報
【非特許文献】
【０００５】
【非特許文献１】Ｊａｅ−ｈｏｎｇ  Ｋｉｍ，  ｅｔ  ａｌ．，  “Ａ  １４ｂ  Ｅｘｔｅｎｄｅｄ  Ｃｏｕｎｔｉｎｇ  ＡＤＣ  Ｉｍｐｌｅｍｅｎｔｅｄ  ｉｎ  ａ  ２４ＭＰｉｘｅｌ  ＡＰＳ−Ｃ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ”，  ＩＳＳＣＣ  ２０１２
【非特許文献２】Ｍｉｎ−Ｗｏｏｎｇ  Ｓｅｏ，  ｅｔ  ａｌ．，  “Ａｎ  ８０μＶｒｍｓ−Ｔｅｍｐｏｒａｌ−Ｎｏｉｓｅ  ８２ｄＢ−Ｄｙｎａｍｉｃ−Ｒａｎｇｅ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  ａ  １３−ｔｏ−１９ｂ  Ｖａｒｉａｂｌｅ−Ｒｅｓｏｌｕｔｉｏｎ  Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ  Ｆｏｌｄｉｎｇ−Ｉｎｔｅｇｒａｔｉｏｎ／Ｃｙｃｌｉｃ  ＡＤＣ”，  ＩＳＳＣＣ  ２０１１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、アナログ／ディジタル変換を高速に行うＡＤＣを提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態によれば、アナログ／ディジタル変換器は、第１のアナログ／ディジタル変換部と、選択器と、第２のアナログ／ディジタル変換部とを備える。第１のアナログ／ディジタル変換部は、第１の期間にアナログ信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。選択器は、上位ビットディジタル信号に基づいて１以上の参照電圧を選択することによって、フルスケールに比べて電圧範囲の狭い選択参照電圧群を得る。第２のアナログ／ディジタル変換部は、選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する。第１の期間は、アナログ信号が第１のアナログ／ディジタル変換部及び第２のアナログ／ディジタル変換部の合計の分解能に対応する精度までセットリングするよりも前に開始する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＡＤＣを例示するブロック図。
【図２】比較例に係るインクリメンタルΔΣ変調器を例示するブロック図。
【図３】図２のΔΣ変調器におけるアナログ信号及び帰還信号を例示する図。
【図４】図１の第２のアナログ／ディジタル変換部におけるアナログ信号及び帰還信号を例示する図。
【図５】図１のＡＤＣの動作を例示するタイミングチャート。
【図６】第２の実施形態に係るＡＤＣを例示するブロック図。
【図７】第３の実施形態に係るＡＤＣを例示するブロック図。
【図８】図７の第２のアナログ／ディジタル変換部の動作の説明図。
【図９】第４の実施形態に係るＡＤＣを例示するブロック図。
【図１０】第５の実施形態に係るＡＤＣを例示するブロック図。
【図１１】第６の実施形態に係るＡＤＣの動作の説明図。
【図１２】図１１のインクリメンタルΔΣ変調器及びナイキストＡＤＣの動作を例示するタイミングチャート。
【図１３】第６の実施形態に係るＡＤＣを例示するブロック図。
【図１４】図１３のＡＤＣの動作を例示するタイミングチャート。
【図１５】第７の実施形態に係るＡＤＣを例示するブロック図。
【図１６】第８の実施形態に係るＡＤＣを例示するブロック図。
【図１７】第９の実施形態に係るＡＤＣを例示するブロック図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。
【００１０】
（第１の実施形態）  
図１に例示されるように、第１の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部１００と、参照電圧選択器１１０と、マルチプレクサ１２０と、第２のアナログ／ディジタル変換器１３０とを備える。図１のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００１１】
第１のアナログ／ディジタル変換部１００は、後述される第１の期間にアナログ信号を入力する。そして、第１のアナログ／ディジタル変換部１００は、第１の期間にアナログ信号をアナログ／ディジタル変換することによって、上位ビットディジタル信号を生成する。第１のアナログ／ディジタル変換部１００は、上位ビットディジタル信号を参照電圧選択器１１０及びマルチプレクサ１２０へと出力する。
【００１２】
参照電圧選択器１１０は、第１のアナログ／ディジタル変換部１００から上位ビットディジタル信号を入力する。参照電圧選択器１１０は、上位ビットディジタル信号に基づいて複数の参照電圧から１つ以上を選択することによって、少なくとも１つの参照電圧を含む選択参照電圧群を得る。上記複数の参照電圧は、図示されない参照電圧生成器によって生成される。この選択参照電圧群に含まれる参照電圧の最小値と最大値との間の電圧範囲は、フルスケールに比べて狭い。参照電圧選択器１１０は、選択参照電圧群を第２のアナログ／ディジタル変換部１３０へと出力する。
【００１３】
例えば、参照電圧選択器１１０は、以下の技法に従って２つの参照電圧を選択してもよい。第１のアナログ／ディジタル変換部１００の分解能がＫビットであるとすると、当該第１のアナログ／ディジタル変換部１００は参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，・・・，ＶｒｅｆＸをフルスケールで用いてアナログ信号をアナログ／ディジタル変換する。尚、これら参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，・・・，ＶｒｅｆＸは、電圧の大きさの昇順に並べられている。また、Ｘ＝２Ｋである。
【００１４】
アナログ信号をアナログ／ディジタル変換することによって、Ｊという値のディジタル信号が生成されるとする。ここで、Ｊは０以上２Ｋ−１以下の値である。参照電圧選択器１１０は、上記ディジタル信号（Ｊ）に対応する参照電圧ＶｒｅｆＪよりも１段階小さい参照電圧Ｖｒｅｆ（Ｊ−１）と当該参照電圧ＶｒｅｆＪよりも１段階大きい参照電圧Ｖｒｅｆ（Ｊ＋１）とを選択する。この結果、第２のアナログ／ディジタル変換部１３０は、最大の参照電圧（ＶｒｅｆＰ）としてＶｒｅｆ（Ｊ＋１）を用いて、最小の参照電圧（ＶｒｅｆＮ）としてＶｒｅｆ（Ｊ−１）を用いる。このとき、第２のアナログ／ディジタル変換部１３０によって用いられる参照電圧の電圧範囲は、フルスケールの２／（２Ｋ−１）倍である。尚、一般化すれば、参照電圧選択器１１０は、上記ディジタル信号に対応する参照電圧ＶｒｅｆＪよりもａ段階小さい参照電圧Ｖｒｅｆ（Ｊ−ａ）と当該参照電圧ＶｒｅｆＪよりもｂ段階大きい参照電圧Ｖｒｅｆ（Ｊ＋ｂ）を選択できる。ここで、ａ及びｂは整数であって、ａはｂと等しくてもよいし異なっていてもよい。
【００１５】
第２のアナログ／ディジタル変換部１３０は、例えば、インクリメンタルΔΣ変調器、逐次比較型ＡＤＣなどで実装されてもよい。第２のアナログ／ディジタル変換部１３０は、後述される第２の期間にアナログ信号を入力する。更に、第２のアナログ／ディジタル変換部１３０は、参照電圧選択器１１０から選択参照電圧群を入力する。この選択参照電圧群は、上位ビットディジタル信号に基づいて適応的に決定されている。第２のアナログ／ディジタル変換部１３０は、第２の期間に選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部１３０は、下位ビットディジタル信号をマルチプレクサ１２０へと出力する。
【００１６】
マルチプレクサ１２０は、第１のアナログ／ディジタル変換部１００から上位ビットディジタル信号を入力し、第２のアナログ／ディジタル変換部１３０から下位ビットディジタル信号を入力する。マルチプレクサ１２０は、上位ビットディジタル信号及び下位ビットディジタル信号を多重化することにより、ディジタル信号を生成する。
【００１７】
前述のように、第１のアナログ／ディジタル変換部１００は、第１の期間にアナログ信号のアナログ／ディジタル変換を行う。この第１の期間は、アナログ信号が完全にセットリングするよりも前に開始するものとする。ここで、アナログ信号が完全にセットリングすることとは、例えば当該アナログ信号がＶＦＳ／２Ｋ＋Ｌの精度でセットリングすることを意味するものとする。ＶＦＳはフルスケールの参照電圧を表し、Ｌは第２のアナログ／ディジタル変換部１３０の分解能を表す。即ち、アナログ信号が完全にセットリングすることとは、当該アナログ信号が図１のＡＤＣ全体の分解能（即ち、第１のアナログ／ディジタル変換部１００及び第２のアナログ／ディジタル変換部１３０の合計の分解能）に対応する精度でセットリングすることを意味することになる。
【００１８】
即ち、上記第１の期間は、アナログ信号がＶＦＳ／２Ｋの精度（即ち、第１のアナログ／ディジタル変換部１００の分解能に対応する精度）でセットリングした後であって当該アナログ信号がＶＦＳ／２Ｋ＋Ｌの精度でセットリングするよりも前に開始することができる。他方、上記第２の期間は、アナログ信号が完全に（即ち、アナログ信号がＶＦＳ／２Ｋ＋Ｌの精度で）セットリングした後に、開始することができる。
【００１９】
尚、第１のアナログ／ディジタル変換部１００の分解能（Ｋ）が１ビット増加する毎に、全体の量子化雑音は６ｄＢ低減する。故に、第１のアナログ／ディジタル変換部１００の分解能を増加させることにより、第２のアナログ／ディジタル変換部１３０に必要とされるサンプリング回数を減少させることが可能である。
【００２０】
前述のように、第２のアナログ／ディジタル変換部１３０はフルスケールに比べて電圧範囲の狭い選択参照電圧群を用いる。故に、第２のアナログ／ディジタル変換部１３０が例えばアナログ積分器を内蔵している場合であっても、当該アナログ積分器における入力信号の電圧は大きく変動しないので当該入力信号のセットリングに長い時間が必要とされない。
【００２１】
以下、図１のＡＤＣに対する比較例として、図２に例示されるインクリメンタルΔΣ変調器が検討される。図２のインクリメンタルΔΣ変調器は、減算器と、アナログ積分器と、ＡＤＣと、ディジタル積分器と、ディジタル／アナログ変換器（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）とを備える。図２のインクリメンタルΔΣ変調器は、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、ディジタル信号（Ｄｏｕｔ）を生成する。
【００２２】
減算器は、アナログ信号を入力し、ＤＡＣからの帰還信号を入力する。減算器は、アナログ信号から帰還信号を減算することによって差分信号を生成する。減算器は、差分信号をアナログ積分器へと出力する。
【００２３】
アナログ積分器は、減算器から差分信号を入力する。アナログ積分器は、差分信号を積分することにより、積分信号を生成する。アナログ積分器は、積分信号をＡＤＣへと出力する。
【００２４】
ＡＤＣは、アナログ積分器から積分信号を入力する。ＡＤＣは、フルスケールの参照電圧を用いて積分信号をアナログ／ディジタル変換することによって、ディジタル信号を生成する。ＡＤＣは、ディジタル信号をディジタル積分器及びＤＡＣへと出力する。
【００２５】
ディジタル積分器は、ＡＤＣからディジタル信号を入力する。ディジタル積分器は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器は、図２のインクリメンタルΔΣ変調器によるアナログ／ディジタル変換の終了時に、ディジタル信号としての積分信号を出力する。
【００２６】
ＤＡＣは、ＡＤＣからディジタル信号を入力する。ＤＡＣは、フルスケールの参照電圧を用いてディジタル信号をディジタル／アナログ変換することによって、次サイクルの帰還信号を生成する。ＤＡＣは、帰還信号を減算器へと出力する。
【００２７】
図２のインクリメンタルΔΣ変調器におけるアナログ信号（Ｖｉｎ）及び帰還信号は、図３に例示されるように変化する。図３において、アナログ信号は実線で描かれていて、帰還信号は点線で描かれている。
【００２８】
帰還信号の電圧波形はパルス状であり、アナログ信号がＤｉｒｅｃｔ  Ｃｕｒｒｅｎｔ（ＤＣ）である場合に、当該帰還信号の電圧の平均値はアナログ信号の電圧に一致する。この帰還信号の振幅は、ＤＡＣによって用いられる参照電圧の電圧範囲に依存する。そして、上記差分信号は帰還信号に基づいて生成されるので、アナログ積分器における入力信号の電圧はＤＡＣによって用いられる参照電圧の電圧範囲が広いほど大きく変動する。即ち、ＤＡＣによって用いられる参照電圧の電圧範囲が広いほど、アナログ積分器における入力信号のセットリングに長い時間が必要とされる。従って、ＤＡＣがフルスケールの参照電圧を用いる場合に、アナログ積分器における入力信号のセットリングに必要な時間は最も大きくなる。
【００２９】
仮に、図１の第２のアナログ／ディジタル変換部１３０が図２と同一または類似のインクリメンタルΔΣ変調器であるならば、当該第２のアナログ／ディジタル変換部１３０におけるアナログ信号（Ｖｉｎ）及び帰還信号は図４に例示されるように変化する。図４において、アナログ信号は実線で描かれていて、帰還信号は点線で描かれている。前述のように、第２のアナログ／ディジタル変換部１３０はフルスケールに比べて電圧範囲の狭い選択参照電圧群を用いる。故に、図３の例に比べて、アナログ積分器における入力信号のセットリングに必要な時間は短縮される。即ち、適切な選択参照電圧群を用いることで、第２のアナログ／ディジタル変換部１３０におけるアナログ／ディジタル変換の精度を損なうことなくその動作周波数を高めることができるので、高速なアナログ／ディジタル変換が可能となる。
【００３０】
概括すれば、図１のＡＤＣは、図５に例示されるように動作する。即ち、アナログ入力信号（Ｖｉｎ）が完全にセットリングするよりも前に、第１のアナログ／ディジタル変換部１００が当該アナログ入力信号をアナログ／ディジタル変換する（第１の期間）。更に、参照電圧選択器１１０は、第１のアナログ／ディジタル変換部１００によって生成されたディジタル信号に基づいて参照電圧を選択することによって、選択参照電圧群を得る。アナログ入力信号が完全にセットリングした後に、第２のアナログ／ディジタル変換部１３０は選択参照電圧群を用いて当該アナログ入力信号を高速にアナログ／ディジタル変換する（第２の期間）。
【００３１】
以上説明したように、第１の実施形態に係るＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部と下位ビット向けの第２のアナログ／ディジタル変換部とを備える。第１のアナログ／ディジタル変換部は、アナログ信号が完全にセットリングするよりも前に当該アナログ信号を粗くアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。更に、この上位ビットディジタル信号に基づいてフルスケールに比べて電圧範囲の狭い選択参照電圧群が得られる。この選択参照電圧群は、第２のアナログ／ディジタル変換部において利用可能な動作周波数を高めることができる。第２のアナログ／ディジタル変換部は、アナログ信号が完全にセットリングした後に上記選択参照電圧群を用いて当該アナログ信号を細かくアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する。従って、このＡＤＣによれば、アナログ／ディジタル変換を高速に行うことができる。
【００３２】
（第２の実施形態）  
図６に例示されるように、第２の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部１００と、マルチプレクサ２１０と、マルチプレクサ１２０と、第２のアナログ／ディジタル変換部２３０と、参照電圧生成器２４０とを備える。図６のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００３３】
図６の第１のアナログ／ディジタル変換部１００は、参照電圧選択器１１０ではなくマルチプレクサ２１０へと上位ビットディジタル信号を出力する点で図１のアナログ／ディジタル変換部１００とは異なる。図６のマルチプレクサ１２０は、第２のアナログ／ディジタル変換部１３０ではなく第２のアナログ／ディジタル変換部２３０から下位ビットディジタル信号を入力する点で図１のマルチプレクサ１２０とは異なる。
【００３４】
マルチプレクサ２１０は、第１のアナログ／ディジタル変換部１００から上位ビットディジタル信号を入力する。マルチプレクサ２１０は、上位ビットディジタル信号に基づいて複数の参照電圧から１つ以上を選択することによって、少なくとも１つの参照電圧を含む選択参照電圧群を得る。上記複数の参照電圧は、参照電圧生成器２４０によって生成される。この選択参照電圧群の最小値と最大値との間の電圧範囲は、フルスケールに比べて狭い。マルチプレクサ２１０は、選択参照電圧群を第２のアナログ／ディジタル変換部２３０へと出力する。マルチプレクサ２１０は、参照電圧選択器１１０と同一または類似の処理を行ってもよい。
【００３５】
第２のアナログ／ディジタル変換部２３０は、インクリメンタルΔΣ変調器に相当する。第２のアナログ／ディジタル変換部２３０は、前述の第２の期間にアナログ信号を入力する。更に、第２のアナログ／ディジタル変換部２３０は、マルチプレクサ２１０から選択参照電圧群を入力する。この選択参照電圧群は、上位ビットディジタル信号に基づいて適応的に決定されている。第２のアナログ／ディジタル変換部２３０は、第２の期間に選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部２３０は、下位ビットディジタル信号をマルチプレクサ１２０へと出力する。
【００３６】
具体的には、第２のアナログ／ディジタル変換部２３０は、減算器２３１と、アナログ積分器２３２と、ＡＤＣ２３３と、ディジタル積分器２３４と、ＤＡＣ２３５とを備える。
【００３７】
減算器２３１は、アナログ信号を入力し、ＤＡＣ２３５からの帰還信号を入力する。減算器２３１は、アナログ信号から帰還信号を減算することによって差分信号を生成する。減算器２３１は、差分信号をアナログ積分器２３２へと出力する。
【００３８】
アナログ積分器２３２は、減算器２３１から差分信号を入力する。アナログ積分器２３２は、差分信号を積分することにより、積分信号を生成する。アナログ積分器２３２は、積分信号をＡＤＣ２３３へと出力する。
【００３９】
ＡＤＣ２３３は、マルチプレクサ２１０から選択参照電圧群を入力し、アナログ積分器２３２から積分信号を入力する。ＡＤＣ２３３は、選択参照電圧群を用いて積分信号をアナログ／ディジタル変換することによって、ディジタル信号を生成する。ＡＤＣ２３３は、ディジタル信号をディジタル積分器２３４及びＤＡＣ２３５へと出力する。尚、ＡＤＣ２３３は、図６のＡＤＣとの区別のために、内部ＡＤＣ２３３と呼ばれてもよい。
【００４０】
ディジタル積分器２３４は、ＡＤＣ２３３からディジタル信号を入力する。ディジタル積分器２３４は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器２３４は、第２のアナログ／ディジタル変換部２３０によるアナログ／ディジタル変換の終了時に、上位ビットディジタル信号としての積分信号をマルチプレクサ１２０へと出力する。
【００４１】
ＤＡＣ２３５は、マルチプレクサ２１０から選択参照電圧群を入力し、ＡＤＣ２３３からディジタル信号を入力する。ＤＡＣ２３５は、選択参照電圧群を用いてディジタル信号をディジタル／アナログ変換することによって、次サイクルの帰還信号を生成する。ＤＡＣ２３５は、帰還信号を減算器２３１へと出力する。ＤＡＣ２３５によって用いられる選択参照電圧群の電圧範囲が狭いほど、アナログ積分器２３２における入力信号のセットリングに必要とされる時間が短縮される。即ち、適切な選択参照電圧群を用いることで、第２のアナログ／ディジタル変換部２３０の動作周波数を高めることができるので、高速なアナログ／ディジタル変換が可能となる。
【００４２】
参照電圧生成器２４０は、例えば抵抗器ラダー回路に相当する。参照電圧生成器２４０は、例えば図示されない電圧源によって印加される電圧を分圧することによって、複数の参照電圧を生成する。
【００４３】
以上説明したように、第２の実施形態に係るＡＤＣは、前述の第１の実施形態において説明された第２のアナログ／ディジタル変換部としてインクリメンタルΔΣ変調器を採用する。故に、このＡＤＣによれば、第１の実施形態と同一または類似の効果を得ることができる。
【００４４】
（第３の実施形態）  
図７に例示されるように、第３の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部１００と、参照電圧選択器１１０と、マルチプレクサ１２０と、第２のアナログ／ディジタル変換部３３０とを備える。図７のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００４５】
図７の参照電圧選択器１１０は、第２のアナログ／ディジタル変換部１３０ではなく第２のアナログ／ディジタル変換部３３０へと選択参照電圧群を出力する点で図１の参照電圧選択器１１０とは異なる。図７のマルチプレクサ１２０は、第２のアナログ／ディジタル変換部１３０ではなく第２のアナログ／ディジタル変換部３３０から下位ビットディジタル信号を入力する点で図１のマルチプレクサ１２０とは異なる。
【００４６】
第２のアナログ／ディジタル変換部３３０は、逐次比較型ＡＤＣに相当する。第２のアナログ／ディジタル変換部３３０は、前述の第２の期間にアナログ信号を入力する。更に、第２のアナログ／ディジタル変換部３３０は、参照電圧選択器１１０から選択参照電圧群を入力する。この選択参照電圧群は、上位ビットディジタル信号に基づいて適応的に決定されている。第２のアナログ／ディジタル変換部３３０は、第２の期間に選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部３３０は、下位ビットディジタル信号をマルチプレクサ１２０へと出力する。
【００４７】
具体的には、第２のアナログ／ディジタル変換部３３０は、標本化器３３１と、コンパレータ３３２と、Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ（ＳＡＲ）ロジック回路３３３と、ＤＡＣ３３４と、ラッチレジスタ３３５とを備える。
【００４８】
標本化器３３１は、アナログ信号を入力する。標本化器３３１は、アナログ信号を標本化することによって標本化信号を得る。標本化器３３１は、標本化信号をコンパレータ３３２の第１の入力端子へと出力する。
【００４９】
コンパレータ３３２は、第１の入力端子及び第２の入力端子を備える。コンパレータ３３２は、標本化器３３１から第１の入力端子経由で標本化信号を入力し、ＤＡＣ３３４から第２の入力端子経由で帰還信号を入力する。コンパレータ３３２は、標本化信号及び帰還信号の比較結果信号をＳＡＲロジック回路３３３へと出力する。例えば、コンパレータ３２２は、標本化信号の電圧が帰還信号の電圧以上であれば「１」の比較結果信号を出力し、そうでなければ「０」の比較結果信号を出力してもよい。
【００５０】
ＳＡＲロジック回路３３３は、図８に例示されるように、バイナリ探索アルゴリズムに従って標本化信号に対応するディジタル信号（即ち、下位ビットディジタル信号）を探索する。具体的には、ＳＡＲロジック回路３３３は、ラッチレジスタ３３５に保存されている暫定信号をＤＡＣ３３４へと出力する。この暫定信号の初期値は、１０・・・０（即ち、中間スケール）である。それから、ＳＡＲロジック回路３３３は、標本化信号（Ｖｉｎ）と上記暫定信号に対応する帰還信号（ＶＤＡＣ）との比較結果信号をコンパレータ３３２から入力する。ＳＡＲロジック回路３３３は、ラッチレジスタ３３５に保存されている暫定信号のうち注目ビットを比較結果信号の値で置き換えることによって当該暫定信号を更新する。更に、ＳＡＲロジック回路３３３は、ラッチ３３５に保存されている暫定信号のうち次の注目ビットに「１」を暫定的に設定する。注目ビットは、Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ（ＭＳＢ）から順にＬｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ（ＬＳＢ）まで移動する。ＬＳＢ更新後に、ラッチレジスタ３３５は、下位ビットディジタル信号としての暫定信号をマルチプレクサ１２０へと出力する。
【００５１】
ＤＡＣ３３４は、参照電圧選択器１１０から選択参照電圧群を入力し、ＳＡＲロジック回路３３３から暫定信号を入力する。ＤＡＣ３３４は、選択参照電圧群を用いて暫定信号をディジタル／アナログ変換することによって、帰還信号を生成する。ＤＡＣ３３４は、帰還信号をコンパレータ３３２の第２の入力端子へと出力する。
【００５２】
ＤＡＣ３３４によって用いられる選択参照電圧群の電圧範囲が狭いほど、コンパレータ３３２の第２の入力端子における入力信号のセットリングに必要とされる時間が短縮される。即ち、適切な選択参照電圧群を用いることで、第２のアナログ／ディジタル変換部３３０の動作周波数を高めることができるので、高速なアナログ／ディジタル変換が可能となる。
【００５３】
以上説明したように、第３の実施形態に係るＡＤＣは、前述の第１の実施形態において説明された第２のアナログ／ディジタル変換部として逐次比較型ＡＤＣを採用する。故に、このＡＤＣによれば、第１の実施形態と同一または類似の効果を得ることができる。
【００５４】
（第４の実施形態）  
図９に例示されるように、第４の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部４００と、マルチプレクサ２１０と、マルチプレクサ１２０と、第２のアナログ／ディジタル変換部２３０と、参照電圧生成器２４０とを備える。図９のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００５５】
図９のマルチプレクサ２１０は、第１のアナログ／ディジタル変換部１００ではなく第１のアナログ／ディジタル変換部４００から上位ディジタル信号を入力する点で図６のマルチプレクサ２１０とは異なる。図９のマルチプレクサ１２０は、第１のアナログ／ディジタル変換部１００ではなく第１のアナログ／ディジタル変換部４００から上位ディジタル信号を入力する点で図６のマルチプレクサ１２０とは異なる。
【００５６】
第１のアナログ／ディジタル変換部４００は、シングルスロープ型ＡＤＣに相当する。シングルスロープ型ＡＤＣは、他の種別のＡＤＣに比べて小面積で実装することが可能である。また、シングルスロープ型ＡＤＣは、増幅器を必要としないので他の種別のＡＤＣに比べて消費電力が小さい。
【００５７】
第１のアナログ／ディジタル変換部４００は、前述の第１の期間にアナログ信号を入力する。第１のアナログ／ディジタル変換部４００は、第１の期間にアナログ信号をアナログ／ディジタル変換することによって、上位ビットディジタル信号を生成する。第１のアナログ／ディジタル変換部４００は、上位ビットディジタル信号をマルチプレクサ２１０及びマルチプレクサ１２０へと出力する。
【００５８】
具体的には、第１のアナログ／ディジタル変換部４００は、ランプ波発生器４０１と、コンパレータ４０２と、カウンタ４０３とを備える。
【００５９】
ランプ波発生器４０１は、第１のアナログ／ディジタル変換部４００の動作期間（即ち、第１の期間）に亘ってランプ波を発生する。ランプ波発生器４０１は、ランプ波をコンパレータ４０２の第１の入力端子へと出力する。
【００６０】
コンパレータ４０２は、第１の入力端子及び第２の入力端子を備える。コンパレータ４０２は、ランプ波発生器４０１から第１の入力端子経由でランプ波を入力し、第２の入力端子経由でアナログ信号を入力する。コンパレータ４０２は、図示されないクロック信号に同期して、ランプ波及びアナログ信号の比較結果信号をカウンタ４０３へと出力する。例えば、コンパレータ４０２は、アナログ信号の電圧がランプ波の電圧以上であれば「１」の比較結果信号を出力し、そうでなければ「０」の比較結果信号を出力してもよい。
【００６１】
カウンタ４０３は、コンパレータ４０２から比較結果信号を入力する。カウンタ４０３は、比較結果信号をカウントする。比較結果信号が反転する（即ち、ランプ波の電圧がアナログ信号の電圧よりも大きくなる）までの時間（クロック数）は、アナログ信号の電圧に比例する。故に、比較結果信号のカウント値は、アナログ信号のアナログ／ディジタル変換結果に相当する。カウンタ４０３は、上位ビットディジタル信号としてのカウント値をマルチプレクサ１２０へと出力する。
【００６２】
以上説明したように、第４の実施形態に係るＡＤＣは、前述の第２の実施形態において説明された第１のアナログ／ディジタル変換部としてシングルスロープ型ＡＤＣを採用する。故に、このＡＤＣによれば、第２の実施形態と同一または類似の効果を得ることができると共に第１のアナログ／ディジタル変換部を小面積かつ低消費電力で実装することができる。
【００６３】
（第５の実施形態）  
図１０に例示されるように、第５の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部５００と、マルチプレクサ２１０と、マルチプレクサ１２０と、第２のアナログ／ディジタル変換部２３０と、参照電圧生成器２４０とを備える。図１０のＡＤＣは、アナログ信号をアナログ／ディジタル変換することによって、上位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号を生成する。
【００６４】
図１０のマルチプレクサ２１０は、第１のアナログ／ディジタル変換部１００ではなく第１のアナログ／ディジタル変換部５００から上位ディジタル信号を入力する点で図６のマルチプレクサ２１０とは異なる。図１０のマルチプレクサ１２０は、第１のアナログ／ディジタル変換部１００ではなく第１のアナログ／ディジタル変換部５００から上位ディジタル信号を入力する点で図６のマルチプレクサ１２０とは異なる。
【００６５】
第１のアナログ／ディジタル変換部５００は、サイクリック型ＡＤＣに相当する。サイクリック型ＡＤＣは、高速にアナログ／ディジタル変換を行うことができる。具体的には、サイクリック型ＡＤＣは、ＮサイクルでＮビット分解能のアナログ／ディジタル変換を行う。更に、サイクリック型ＡＤＣは、単位回路をＮサイクルに亘って繰り返し動作させることでＮビット分解能のアナログ／ディジタル変換を行うので、分解能が増加してもその実装面積は殆ど増大しない。
【００６６】
第１のアナログ／ディジタル変換部５００は、前述の第１の期間にアナログ信号を入力する。第１のアナログ／ディジタル変換部５００は、第１の期間にアナログ信号をアナログ／ディジタル変換することによって、上位ビットディジタル信号を生成する。第１のアナログ／ディジタル変換部５００は、上位ビットディジタル信号をマルチプレクサ２１０及びマルチプレクサ１２０へと出力する。
【００６７】
具体的には、第１のアナログ／ディジタル変換部５００は、セレクタ５０１と、ＡＤＣ５０２と、ＤＡＣ５０３と、減算器５０４と、増幅器５０５とを備える。
【００６８】
セレクタ５０１は、第１の入力端子及び第２の入力端子を備える。セレクタ５０１は、アナログ信号を第１の入力端子経由で入力し、増幅器５０５からの帰還信号を第２の入力端子経由で入力する。セレクタ５０１は、これら２つの入力信号のうちいずれか一方を選択することによって、選択信号を得る。具体的には、セレクタ５０１は、第１サイクルではアナログ信号を選択し、第２サイクル以降では帰還信号を選択する。セレクタ５０１は、選択信号をＡＤＣ５０２へと出力する。第１のアナログ／ディジタル変換部５００が次サイクルでも動作するのであれば、セレクタ５０１は、選択信号を減算器５０４へも出力する必要がある。
【００６９】
ＡＤＣ５０２は、セレクタ５０１から選択信号を入力する。ＡＤＣ５０２は、選択信号をアナログ／ディジタル変換することによってディジタル信号を生成する。ＡＤＣ５０２は、ディジタル信号をマルチプレクサ１２０へと出力する。このディジタル信号は、上位ビットディジタル信号のうちの１ビットディジタル信号に相当する。第１のアナログ／ディジタル変換部５００が次サイクルでも動作するのであれば、ＡＤＣ５０２は、ディジタル信号をＤＡＣ５０３へも出力する必要がある。尚、ＡＤＣ５０２は、図１０のＡＤＣとの区別のために、内部ＡＤＣ５０２と呼ばれてもよい。
【００７０】
ＤＡＣ５０３は、ＡＤＣ５０２からディジタル信号を入力する。ＤＡＣ５０３は、ディジタル信号をディジタル／アナログ変換することによってアナログ信号を生成する。ＤＡＣ５０３は、アナログ信号を減算器５０４へと出力する。
【００７１】
減算器５０４は、セレクタ５０１から選択信号を入力し、ＤＡＣ５０３からアナログ信号を入力する。減算器５０４は、選択信号からアナログ信号を減算することによって、ＡＤＣ５０２におけるアナログ／ディジタル変換残差に相当する残差信号を生成する。減算器５０４は、残差信号を増幅器５０５へと出力する。
【００７２】
増幅器５０５は、減算器５０４から残差信号を入力する。増幅器５０５は、残差信号を２倍に増幅することによって、帰還信号を生成する。増幅器５０５は、帰還信号をセレクタ５０１の第２の入力端子へと出力する。
【００７３】
即ち、第１のアナログ／ディジタル変換部５００は、第１サイクルではアナログ信号の電圧と参照電圧との比較によって上位ビットディジタル信号におけるＭＳＢディジタル信号を生成する。更に、第１のアナログ／ディジタル変換部５００は、第２サイクルでは第１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって上位ビットディジタル信号におけるＳｅｃｏｎｄ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ（ＳＳＢ）ディジタル信号を生成する。同様に、第１のアナログ／ディジタル変換部５００は、第Ｎサイクルでは第Ｎ−１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって上位ビットディジタル信号におけるＬＳＢディジタル信号を生成する。
【００７４】
尚、ＡＤＣ５０２は、実装次第では、ＡＤＣ２３３と同一または類似の素子を含む。故に、ＡＤＣ５０２及びＡＤＣ２３３は時分割共有可能である。ＤＡＣ５０３及びＤＡＣ２３５についても同様である。更に、増幅器５０５も、実装次第では、アナログ積分器２３２と同一または類似の素子を含む。故に、増幅器５０５及びアナログ積分器２３２も時分割共有可能である。第１のアナログ／ディジタル変換部５００及び第２のアナログ／ディジタル変換部２３０との間で多くの素子を時分割共有することで、図１０のＡＤＣの面積を抑制することができる。
【００７５】
以上説明したように、第５の実施形態に係るＡＤＣは、前述の第２の実施形態において説明された第１のアナログ／ディジタル変換部としてサイクリック型ＡＤＣを採用する。故に、このＡＤＣによれば、第２の実施形態と同一または類似の効果を得ることができると共に第１のアナログ／ディジタル変換部を小面積に実装しつつ高速動作させることができる。
【００７６】
（第６の実施形態）  
図１１に例示されるように、上位ビット向けのインクリメンタルΔΣ変調器と下位ビット向けのナイキストＡＤＣとを組み合わせることにより、高分解能のアナログ／ディジタル変換を高速に行うことができる。具体的には、インクリメンタルΔΣ変調器は、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって上位ビットディジタル信号（ＤＭＳＢ）を生成する。それから、ナイキストＡＤＣは、上記インクリメンタルΔΣ変調器におけるアナログ／ディジタル変換残差に相当する残差信号をアナログ／ディジタル変換することによって下位ビットディジタル信号（ＤＬＳＢ）を生成する。
【００７７】
具体的には、図１１のインクリメンタルΔΣ変調器は、図１２に例示されるように動作する。図１２の例において、アナログ信号は、Ｍ回（Ｍは２以上の整数である）サンプリングされる。図１２において、Ｄ１，・・・，ＤＭは、インクリメンタルΔΣ変調器の内部ＡＤＣにおいて第１回目から第Ｍ回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号Ｄ１，・・・，ＤＭの積分結果（即ち、総和）が、上位ビットディジタル信号（ＤＭＳＢ）として出力される。図１２において、折れ線は、インクリメンタルΔΣ変調器の内部アナログ積分器においてホールドされる積分信号の電圧の変化を表す。Ｖｒｅｆは、インクリメンタルΔΣ変調器の内部ＡＤＣ及びＤＡＣによって用いられる参照電圧を表す。Ｖｒｅｓは、上記残差信号の電圧を表す。
【００７８】
図１２に示されるように、ディジタル信号が「１」である（換言すれば、積分信号がＶｒｅｆを超えた）場合に、当該ディジタル信号に対応する帰還信号の電圧（Ｖｒｅｆ）はアナログ信号よりも大きいので、当該帰還信号に基づいて負の電圧を持つ差分信号が生成される。即ち、アナログ積分器においてホールドされる積分信号の電圧は減少する。係る帰還制御によれば、内部ＡＤＣおける入力信号の電圧を一定範囲内に収めることができる。
【００７９】
図１２の例によれば、アナログ信号（Ｖｉｎ）、サンプリング回数Ｍ、参照電圧Ｖｒｅｆ、ディジタル信号Ｄ１，・・・，ＤＭ及び残差信号Ｖｒｅｓの間には、下記数式が成立する。
【００８０】
【数１】
2015103820.tif 000003
【００８１】
そして、第６の実施形態に係るＡＤＣは、中位ビット向けの第２のアナログ／ディジタル変換部及び下位ビット向けの第３のアナログ／ディジタル変換部として図１１に例示される構成を取り入れることによって、動作速度の低下を抑制しつつ分解能を高めることができる。
【００８２】
図１３に例示されるように、本実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部１００と、マルチプレクサ２１０と、マルチプレクサ６２０と、第２のアナログ／ディジタル変換部６３０と、参照電圧生成器２４０と、第３のアナログ／ディジタル変換部６６０とを備える。図１３のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号、中位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００８３】
図１３の第１のアナログ／ディジタル変換部１００は、マルチプレクサ１２０ではなくマルチプレクサ６２０へと上位ビットディジタル信号を出力する点で図６の第１のアナログ／ディジタル変換部１００とは異なる。図１３のマルチプレクサ２１０は、第２のアナログ／ディジタル変換部２３０ではなく第２のアナログ／ディジタル変換部６３０へと選択参照電圧群を出力する点で図６のマルチプレクサ２１０とは異なる。
【００８４】
マルチプレクサ６２０は、第１のアナログ／ディジタル変換部１００から上位ビットディジタル信号を入力し、第２のアナログ／ディジタル変換部６３０から中位ビットディジタル信号を入力し、第３のアナログ／ディジタル変換部６６０から下位ビットディジタル信号を入力する。マルチプレクサ６２０は、上位ビットディジタル信号、中位ビットディジタル信号及び下位ビットディジタル信号を多重化することにより、ディジタル信号を生成する。
【００８５】
第２のアナログ／ディジタル変換部６３０は、インクリメンタルΔΣ変調器に相当する。第２のアナログ／ディジタル変換部６３０は、前述の第２の期間にアナログ信号を入力する。更に、第２のアナログ／ディジタル変換部６３０は、マルチプレクサ２１０から選択参照電圧群を入力する。この選択参照電圧群は、上位ビットディジタル信号に基づいて適応的に決定されている。第２のアナログ／ディジタル変換部６３０は、第２の期間に選択参照電圧群を用いてアナログ信号をアナログ／ディジタル変換することによって、中位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部６３０は、中位ビットディジタル信号をマルチプレクサ６２０へと出力する。更に、第２のアナログ／ディジタル変換部６３０は、当該第２のアナログ／ディジタル変換部６３０におけるアナログ／ディジタル変換残差に相当する残差信号を第３のアナログ／ディジタル変換部６３０へと出力する。
【００８６】
具体的には、第２のアナログ／ディジタル変換部６３０は、減算器６３１と、アナログ積分器６３２と、ＡＤＣ６３３と、ディジタル積分器６３４と、ＤＡＣ６３５とを備える。
【００８７】
減算器６３１は、アナログ信号を入力し、ＤＡＣ６３５からの帰還信号を入力する。減算器６３１は、アナログ信号から帰還信号を減算することによって差分信号を生成する。減算器６３１は、差分信号をアナログ積分器６３２へと出力する。
【００８８】
アナログ積分器６３２は、減算器６３１から差分信号を入力する。アナログ積分器６３２は、差分信号を積分することにより、積分信号を生成する。アナログ積分器６３２は、積分信号をＡＤＣ６３３へと出力する。更に、アナログ積分器６３２は、第２のアナログ／ディジタル変換部６３０によるアナログ／ディジタル変換の終了時に、上記残差信号としての積分信号を第３のアナログ／ディジタル変換部６６０へと出力する。
【００８９】
ＡＤＣ６３３は、マルチプレクサ２１０から選択参照電圧群を入力し、アナログ積分器６３２から積分信号を入力する。ＡＤＣ６３３は、選択参照電圧群を用いて積分信号をアナログ／ディジタル変換することによって、ディジタル信号を生成する。ＡＤＣ６３３は、ディジタル信号をディジタル積分器６３２及びＤＡＣ６３５へと出力する。尚、ＡＤＣ６３３は、図１３のＡＤＣとの区別のために、内部ＡＤＣ６３３と呼ばれてもよい。
【００９０】
ディジタル積分器６３４は、ＡＤＣ６３３からディジタル信号を入力する。ディジタル積分器６３４は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器６３４は、第２のアナログ／ディジタル変換部６３０によるアナログ／ディジタル変換の終了時に、上位ビットディジタル信号としての積分信号をマルチプレクサ６２０へと出力する。
【００９１】
ＤＡＣ６３５は、マルチプレクサ２１０から選択参照電圧群を入力し、ＡＤＣ６３３からディジタル信号を入力する。ＤＡＣ６３５は、選択参照電圧群を用いてディジタル信号をディジタル／アナログ変換することによって、次サイクルの帰還信号を生成する。ＤＡＣ６３５は、帰還信号を減算器６３１へと出力する。ＤＡＣ６３５によって用いられる選択参照電圧群の電圧範囲が狭いほど、アナログ積分器６３２における入力信号のセットリングに必要とされる時間が短縮される。即ち、適切な選択参照電圧群を用いることで、第２のアナログ／ディジタル変換部６３０の動作周波数を高めることができるので、高速なアナログ／ディジタル変換が可能となる。
【００９２】
第３のアナログ／ディジタル変換部６６０は、マルチサンプリングＡＤＣとは異なる種別のＡＤＣ（例えば、ナイキストＡＤＣ）に相当する。ナイキストＡＤＣは、マルチサンプリングＡＤＣに比べて少ないサンプリング回数でアナログ／ディジタル変換を行うことができる。第３のアナログ／ディジタル変換部６６０は、第２のアナログ／ディジタル変換部６３０から残差信号を入力する。第３のアナログ／ディジタル変換部６６０は、残差信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第３のアナログ／ディジタル変換部６６０は、下位ビットディジタル信号をマルチプレクサ６２０へと出力する。
【００９３】
具体的には、図１４に例示されるように、図１３のＡＤＣの動作は、第１のアナログ／ディジタル変換部１００によるアナログ／ディジタル変換と、第２のアナログ／ディジタル変換部６３０によるアナログ／ディジタル変換と、第３のアナログ／ディジタル変換部６６０によるアナログ／ディジタル変換とを含む一連の処理の繰り返しに相当する。ここで、第１のアナログ／ディジタル変換部１００は、アナログ信号が完全にセットリングするよりも前にアナログ／ディジタル変換を開始する。第２のアナログ／ディジタル変換部６３０は、フルスケールに比べて電圧範囲の狭い選択参照電圧を用いてアナログ／ディジタル変換を行う。第３のアナログ／ディジタル変換部６６０は、第２のアナログ／ディジタル変換部６３０におけるアナログ／ディジタル変換残差に相当する残差信号を高速にアナログ／ディジタル変換する。故に、図１３のＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことができる。
【００９４】
以上説明したように、第６の実施形態に係るＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部と中位ビット向けの第２のアナログ／ディジタル変換部と下位ビット向けの第３のアナログ／ディジタル変換部とを備える。第１のアナログ／ディジタル変換部は、アナログ信号が完全にセットリングするよりも前に当該アナログ信号を粗くアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。更に、この上位ビットディジタル信号に基づいてフルスケールに比べて電圧範囲の狭い選択参照電圧群が得られる。この選択参照電圧群は、第２のアナログ／ディジタル変換部において利用可能な動作周波数を高めることができる。第２のアナログ／ディジタル変換部は、アナログ信号が完全にセットリングした後に上記選択参照電圧群を用いて当該アナログ信号を細かくアナログ／ディジタル変換することによって中位ビットディジタル信号を生成する。それから、第３のアナログ／ディジタル変換部は、第２のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号を高速にアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する。従って、このＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことができる。
【００９５】
（第７の実施形態）  
図１５に例示されるように、第７の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部４００と、マルチプレクサ２１０と、マルチプレクサ６２０と、第２のアナログ／ディジタル変換部６３０と、参照電圧生成器２４０と、第３のアナログ／ディジタル変換部７６０とを備える。図１５のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号、中位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【００９６】
図１５の第１のアナログ／ディジタル変換部４００は、マルチプレクサ１２０ではなくマルチプレクサ６２０へと上位ビットディジタル信号を出力する点で図９の第１のアナログ／ディジタル変換部４００とは異なる。図１５のマルチプレクサ２１０は、第２のアナログ／ディジタル変換部２３０ではなく第２のアナログ／ディジタル変換部６３０へと選択参照電圧群を出力する点で図９のマルチプレクサ２１０とは異なる。
【００９７】
図１５のマルチプレクサ６２０は、第３のアナログ／ディジタル変換部６６０ではなく第３のアナログ／ディジタル変換部７６０から下位ビットディジタル信号を入力する点で図１３のマルチプレクサ６２０とは異なる。図１５の第２のアナログ／ディジタル変換部６３０は、第３のアナログ／ディジタル変換部６６０ではなく第３のアナログ／ディジタル変換部７６０へと残差信号を出力する点で図１３の第２のアナログ／ディジタル変換部６３０とは異なる。
【００９８】
第３のアナログ／ディジタル変換部７６０は、シングルスロープ型ＡＤＣに相当する。第３のアナログ／ディジタル変換部７６０は、第２のアナログ／ディジタル変換部６３０から残差信号を入力する。第３のアナログ／ディジタル変換部７６０は、残差信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第３のアナログ／ディジタル変換部７６０は、下位ビットディジタル信号をマルチプレクサ６２０へと出力する。
【００９９】
具体的には、第３のアナログ／ディジタル変換部７６０は、ランプ波発生器７６１と、コンパレータ７６２と、カウンタ７６３とを備える。
【０１００】
ランプ波発生器７６１は、第３のアナログ／ディジタル変換部７６０の動作期間に亘ってランプ波を発生する。ランプ波発生器７６１は、ランプ波をコンパレータ７６２の第１の入力端子へと出力する。
【０１０１】
コンパレータ７６２は、第１の入力端子及び第２の入力端子を備える。コンパレータ７６２は、ランプ波発生器７６１から第１の入力端子経由でランプ波を入力し、第２のアナログ／ディジタル変換部６３０から第２の入力端子経由で残差信号を入力する。コンパレータ７６２は、図示されないクロック信号に同期して、ランプ波及び残差信号の比較結果信号をカウンタ７６３へと出力する。例えば、コンパレータ７６２は、残差信号の電圧がランプ波の電圧以上であれば「１」の比較結果信号を出力し、そうでなければ「０」の比較結果信号を出力してもよい。
【０１０２】
カウンタ７６３は、コンパレータ７６２から比較結果信号を入力する。カウンタ７６３は、比較結果信号をカウントする。比較結果信号が反転する（即ち、ランプ波の電圧が残差信号の電圧よりも大きくなる）までの時間（クロック数）は、残差信号の電圧に比例する。故に、比較結果信号のカウント値は、残差信号のアナログ／ディジタル変換結果に相当する。カウンタ７６３は、下位ビットディジタル信号としてのカウント値をマルチプレクサ６２０へと出力する。
【０１０３】
以上説明したように、第７の実施形態に係るＡＤＣは、前述の第６の実施形態において説明された第１のアナログ／ディジタル変換部及び第３のアナログ／ディジタル変換部としてシングルスロープ型ＡＤＣをそれぞれ採用する。故に、このＡＤＣによれば、第６の実施形態と同一または類似の効果を得ることができると共に第１のアナログ／ディジタル変換部及び第３のアナログ／ディジタル変換部を小面積かつ低消費電力で実装することができる。
【０１０４】
（第８の実施形態）  
図１６に例示されるように、第８の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部５００と、マルチプレクサ２１０と、マルチプレクサ６２０と、第２のアナログ／ディジタル変換部６３０と、参照電圧生成器２４０と、第３のアナログ／ディジタル変換部８６０とを備える。図１６のＡＤＣは、アナログ信号をアナログ／ディジタル変換することによって、上位ビットディジタル信号、中位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号を生成する。
【０１０５】
図１６の第１のアナログ／ディジタル変換部５００は、マルチプレクサ１２０ではなくマルチプレクサ６２０へと上位ビットディジタル信号を出力する点で図１０の第１のアナログ／ディジタル変換部５００とは異なる。図１６のマルチプレクサ２１０は、第２のアナログ／ディジタル変換部２３０ではなく第２のアナログ／ディジタル変換部６３０へと選択参照電圧群を出力する点で図１０のマルチプレクサ２１０とは異なる。
【０１０６】
図１６のマルチプレクサ６２０は、第３のアナログ／ディジタル変換部６６０ではなく第３のアナログ／ディジタル変換部８６０から下位ビットディジタル信号を入力する点で図１３のマルチプレクサ６２０とは異なる。図１６の第２のアナログ／ディジタル変換部６３０は、第３のアナログ／ディジタル変換部６６０ではなく第３のアナログ／ディジタル変換部８６０へと残差信号を出力する点で図１３の第２のアナログ／ディジタル変換部６３０とは異なる。
【０１０７】
第３のアナログ／ディジタル変換部８６０は、サイクリック型ＡＤＣに相当する。第３のアナログ／ディジタル変換部８６０は、第２のアナログ／ディジタル変換部６３０から残差信号を入力する。第３のアナログ／ディジタル変換部８６０は、残差信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号を生成する。第３のアナログ／ディジタル変換部８６０は、下位ビットディジタル信号をマルチプレクサ６２０へと出力する。
【０１０８】
具体的には、第３のアナログ／ディジタル変換部８６０は、セレクタ８６１と、ＡＤＣ８６２と、ＤＡＣ８６３と、減算器８６４と、増幅器８６５とを備える。
【０１０９】
セレクタ８６１は、第１の入力端子及び第２の入力端子を備える。セレクタ８６１は、第２のアナログ／ディジタル変換部６３０からの残差信号を第１の入力端子経由で入力し、増幅器８６５からの帰還信号を第２の入力端子経由で入力する。セレクタ８６１は、これら２つの入力信号のうちいずれか一方を選択することによって、選択信号を得る。具体的には、セレクタ８６１は、第１サイクルでは残差信号を選択し、第２サイクル以降では帰還信号を選択する。セレクタ８６１は、選択信号をＡＤＣ８６２へと出力する。第３のアナログ／ディジタル変換部８６０が次サイクルでも動作するのであれば、セレクタ８６１は、選択信号を減算器８６４へも出力する必要がある。
【０１１０】
ＡＤＣ８６２は、セレクタ８６１から選択信号を入力する。ＡＤＣ８６２は、選択信号をアナログ／ディジタル変換することによってディジタル信号を生成する。ＡＤＣ８６２は、ディジタル信号をマルチプレクサ６２０へと出力する。このディジタル信号は、下位ビットディジタル信号のうちの１ビットディジタル信号に相当する。第３のアナログ／ディジタル変換部８６０が次サイクルでも動作するのであれば、ＡＤＣ８６２は、ディジタル信号をＤＡＣ８６３へも出力する必要がある。尚、ＡＤＣ８６２は、図１６のＡＤＣとの区別のために、内部ＡＤＣ８６２と呼ばれてもよい。
【０１１１】
ＤＡＣ８６３は、ＡＤＣ８６２からディジタル信号を入力する。ＤＡＣ８６３は、ディジタル信号をディジタル／アナログ変換することによってアナログ信号を生成する。ＤＡＣ８６３は、アナログ信号を減算器８６４へと出力する。
【０１１２】
減算器８６４は、セレクタ８６１から選択信号を入力し、ＤＡＣ８６３からアナログ信号を入力する。減算器８６４は、選択信号からアナログ信号を減算することによって、ＡＤＣ８６２におけるアナログ／ディジタル変換残差に相当する残差信号を生成する。減算器８６４は、残差信号を増幅器８６５へと出力する。
【０１１３】
増幅器８６５は、減算器８６４から残差信号を入力する。増幅器８６５は、残差信号を２倍に増幅することによって、帰還信号を生成する。増幅器８６５は、帰還信号をセレクタ８６１の第２の入力端子へと出力する。
【０１１４】
即ち、第３のアナログ／ディジタル変換部８６０は、第１サイクルでは残差信号の電圧と参照電圧との比較によって下位ビットディジタル信号におけるＭＳＢディジタル信号を生成する。更に、第３のアナログ／ディジタル変換部８６０は、第２サイクルでは第１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって下位ビットディジタル信号におけるＳＳＢディジタル信号を生成する。同様に、第３のアナログ／ディジタル変換部８６０は、第Ｎサイクルでは第Ｎ−１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって下位ビットディジタル信号におけるＬＳＢディジタル信号を生成する。
【０１１５】
尚、ＡＤＣ８６２は、実装次第では、ＡＤＣ６３３と同一または類似の素子を含む。故に、ＡＤＣ８６２及びＡＤＣ６３３は時分割共有可能である。ＤＡＣ８６３及びＤＡＣ６３５についても同様である。更に、増幅器８６５も、実装次第では、アナログ積分器６３２と同一または類似の素子を含む。故に、増幅器８６５及びアナログ積分器６３２も時分割共有可能である。第３のアナログ／ディジタル変換部８６０及び第２のアナログ／ディジタル変換部６３０との間で多くの素子を時分割共有することで、図１６のＡＤＣの面積を抑制することができる。
【０１１６】
以上説明したように、第８の実施形態に係るＡＤＣは、前述の第６の実施形態において説明された第１のアナログ／ディジタル変換部及び第３のアナログ／ディジタル変換部としてサイクリック型ＡＤＣをそれぞれ採用する。故に、このＡＤＣによれば、第１の実施形態と同一または類似の効果を得ることができると共に第１のアナログ／ディジタル変換部及び第３のアナログ／ディジタル変換部を小面積に実装しつつ高速動作させることができる。
【０１１７】
（第９の実施形態）  
図１７に例示されるように、第９の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部４００と、マルチプレクサ２１０と、第２のアナログ／ディジタル変換部６３０と、参照電圧選択器２４０と、標本化器９５０と、第３のアナログ／ディジタル変換７６０と、増幅器９７０とを備える。尚、増幅器９７０は省略されてもよい。図１７のＡＤＣは、アナログ信号（Ｖｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号、中位ビットディジタル信号及び下位ビットディジタル信号を含むディジタル信号（Ｄｏｕｔ）を生成する。
【０１１８】
図１７の第２のアナログ／ディジタル変換部６３０は、第３のアナログ／ディジタル変換部７６０ではなく増幅器９７０へと残差信号を出力する点で図１５の第２のアナログ／ディジタル変換部６３０とは異なる。図１７の第３のアナログ／ディジタル変換部７６０は、第２のアナログ／ディジタル変換部６３０からの残差信号ではなく標本化器９５０からの標本化信号を入力する点で図１５の第３のアナログ／ディジタル変換部７６０とは異なる。
【０１１９】
増幅器９７０は、第２のアナログ／ディジタル変換部６３０から残差信号を入力する。増幅器９７０は、残差信号をＭ倍に増幅することによって、増幅された残差信号を生成する。増幅器９７０は、増幅された残差信号を標本化器９５０へと出力する。
【０１２０】
ここで、残差信号をＭ（＞１）倍に増幅することにより、第３のアナログ／ディジタル変換部７６０において発生する雑音（例えば、熱雑音、歪みなど）の影響は、入力換算で１／Ｍ倍に低減する。即ち、第３のアナログ／ディジタル変換部７６０への精度要求は、係る増幅が行われない場合に比べて緩和される。
【０１２１】
標本化器９５０は、増幅器９７０からの増幅された残差信号を入力する。標本化器９５０は、増幅された残差信号を標本化することによって標本化信号を得る。標本化器９５０は、例えばサンプル／ホールド回路であってもよい。標本化器９５０は、標本化信号を第３のアナログ／ディジタル変換部７６０へと出力する。
【０１２２】
ここで、図１７のＡＤＣは、残差信号の標本化後に、現行のアナログ信号の次のアナログ信号のセットリングを開始することができる。即ち、このＡＤＣは、第３のアナログ／ディジタル変換部７６０によるアナログ／ディジタル変換と現行のアナログ信号の次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部４００によるアナログ／ディジタル変換）とを並列的に実行（即ち、パイプライン処理）できる。
【０１２３】
以上説明したように、第９の実施形態に係るＡＤＣは、前述の第７の実施形態において説明された第２のアナログ／ディジタル変換部と第３のアナログ／ディジタル変換部との間に、当該第２のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号を標本化する標本化器を備えている。そして、このＡＤＣは、第３のアナログ／ディジタル変換部によるアナログ／ディジタル変換と次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部によるアナログ／ディジタル変換）とを並列的に実行する。故に、このＡＤＣによれば、第７の実施形態と同一または類似の効果を得ることができると共にアナログ／ディジタル変換をより高速に行うことが可能である。更に、このＡＤＣは、第２のアナログ／ディジタル変換部と標本化器との間に増幅器を備える。故に、このＡＤＣによれば、第３のアナログ／ディジタル変換部への精度要求が緩和されるので、当該第３のアナログ／ディジタル変換部を簡略化することができる。
【０１２４】
尚、図１７のＡＤＣのうち第１のアナログ／ディジタル変換部４００は、図１３の第１のアナログ／ディジタル変換部１００または図１６の第１のアナログ／ディジタル変換部５００に置き換えられてもよい。同様に、図１７のＡＤＣのうち第３のアナログ／ディジタル変換部７６０は、図１３の第３のアナログ／ディジタル変換部６６０または図１６の第３のアナログ／ディジタル変換部８６０に置き換えられてもよい。
【０１２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１００，４００，５００・・・第１のアナログ／ディジタル変換部
１１０・・・参照電圧選択器
１２０，２１０，６２０・・・マルチプレクサ
１３０，２３０，３３０，６３０・・・第２のアナログ／ディジタル変換部
２３１，５０４，６３１，８６４・・・減算器
２３２，６３２・・・アナログ積分器
２３３，５０２，６３３，８６２・・・ＡＤＣ
２３４，６３４・・・ディジタル積分器
２３５，３３４，５０３，６３５，８６３・・・ＤＡＣ
２４０・・・参照電圧生成器
３３１，９５０・・・標本化器
３３２，４０２，７６２・・・コンパレータ
３３３・・・ＳＡＲロジック回路
３３５・・・ラッチレジスタ
４０１，７６１・・・ランプ波発生器
４０３，７６３・・・カウンタ
５０１，８６１・・・セレクタ
５０５，８６５，９７０・・・増幅器
６６０，７６０，８６０・・・第３のアナログ／ディジタル変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015103820.tif 000016
【図１４】
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【図１５】
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【図１６】
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【図１７】
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