(57)【要約】【課題】変形包囲型ゲート電極を有するＳＯＩ構造のＭＩＳＦＥＴ【解決手段】半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に下地絶縁膜バリア層５あるいは第３の絶縁膜６が選択的に設けられ、下地絶縁膜バリア層５及び第３の絶縁膜６上に一対の第１の半導体層７が設けられ、一対の第１の半導体層７間に第２の半導体層８が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層８の周囲にはゲート絶縁膜１３を介して自己整合変形包囲型ゲート電極（上面部のゲート電極長が側面部及び下面部より長い包囲型ゲート電極）１４が設けられ、第１の半導体層７には高低濃度のソースドレイン領域（９〜１２）が設けられ、第２の半導体層８にはチャネル領域が設けられている完全単結晶半導体層に形成したＳＯＩ構造のＭＩＳＦＥＴ。【選択図】図１
2015103530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して設けられた半導体層の一部の周囲をゲート絶縁膜を介して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、チャネル領域を包囲している前記包囲型ゲート電極が部分的に異なるゲート電極長を備えていることを特徴とする半導体装置。
【請求項２】
前記包囲型ゲート電極で包囲されていない箇所の前記半導体層の直下に空孔を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の一部が歪み構造を有していることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
半導体基板上に複数の下層絶縁膜を介し、素子分離絶縁膜により島状に絶縁分離された第１の半導体層が形成された半導体装置の製造方法であって、前記第１の半導体層を含む全面に複数層からなる第１のマスク層を積層し、前記第１のマスク層を選択的に異方性エッチングすることにより第１の開孔部を形成し、前記第１の開孔部の側壁に第２のマスク層を形成し、前記第１及び第２のマスク層により前記第１の開孔部下の前記第１の半導体層、前記素子分離絶縁膜及び前記下層絶縁膜の一部を順次異方性エッチングすることにより第２の開孔部を形成し、前記第２のマスク層をエッチング除去して後、前記第１及び第２の開孔部を、露出した前記第１の半導体層の側面間にエピタキシャル成長された第２の半導体層と、前記第１及び第２の半導体層の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を包囲して形成されたゲート電極とにより平坦に埋め込み、部分的にゲート電極長が異なる包囲型ゲート電極を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、完全な単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高信頼、高性能、低電力且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３２〜図３４は本発明者により以前に出願された従来の半導体装置（特開２０１２−１４２４９２）の模式側断面図で、図３２はチャネル長方向で、チャネル領域部の模式側断面図、図３３はチャネル幅方向で、チャネル領域部の模式側断面図、図３４はチャネル長方向で、包囲型ゲート電極部の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉ層、６６はｐ型のＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５は燐珪酸ガラス（ＰＳＧ）膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
図３２（チャネル長方向、チャネル領域部）においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉ層（第１の半導体層）６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型のＳｉ層（第２の半導体層）６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。Ｓｉ層（第２の半導体層）６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、Ｓｉ層（第１の半導体層）６５には、概略ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、Ｓｉ層（第２の半導体層）６６には、概略チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
図３３（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、ゲート酸化膜７２を介して包囲型ゲート電極７３に包囲された構造を有するＳｉ層（第２の半導体層）６６が設けられている。包囲型ゲート電極７３の一部には、バリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されている。
図３４（チャネル長方向、包囲型ゲート電極部）においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜（ＳｉＯ２）６３が設けられ、シリコン酸化膜６３上には、シリコン窒化膜６４が設けられ、シリコン酸化膜（ＳｉＯ２）６３及びシリコン窒化膜（Ｓｉ３Ｎ４）６４が設けられていない箇所のシリコン窒化膜６２上には、包囲型ゲート電極（ゲート電極長がすべて同一）７３が形成されている。この側断面図では、本来Ｓｉ層６５は存在しないが、包囲型ゲート電極７３との位置関係を明確にするために、少し奥に存在するＳｉ層６５を破線で示している。
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介してＳｉ層（第２の半導体層）を左右から挟んだＳｉ層（第１の半導体層）を有する構造からなる完全空乏型の半導体層を設け、Ｓｉ層（第２の半導体層）の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略Ｓｉ層（第１の半導体層）にソースドレイン領域を設け、概略Ｓｉ層（第２の半導体層）にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタが形成されているため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりＳｉ層（第２の半導体層）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
しかし横（水平）方向エピタキシャル成長で形成するＳｉ層（第１の半導体層）が下地絶縁膜上に直接接して成長されるため、幾分なりと下地絶縁膜の影響を受け、部分非晶質化が防止できず、このため一対のＳｉ層（第１の半導体層）の側面間に横（水平）方向エピタキシャル成長で形成する、空孔上のＳｉ層（第２の半導体層でチャネル領域を形成）にも部分非晶質化が避けられず、電流リークを防止した完全な単結晶半導体層からなるＳＯＩ基板を形成することが難しいため、低電力化及び高信頼性への妨げになっていた。
また包囲型ゲート電極のゲート電極長が同一であるため、不純物拡散層からなるソースドレイン領域と包囲型ゲート電極の重なりが大きく、大きな浮遊容量が生じてしまうため、ＭＩＳ電界効果トランジスタの高速化への妨げになっていた。
また包囲型ゲート電極の形成により、バックチャネル効果の改善及びチャネル幅の増加による駆動電流の拡大はできるが、ＳＯＩ基板（半導体層）に対向するゲート電極面積が増加し、ゲート容量が拡大されるため、ＭＩＳ電界効果トランジスタの高速化への妨げになっていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する際、エピタキシャル半導体層の成長時において、下地の絶縁膜が接触する構造を使用しているため、接触する下地絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板を得ることが難しかったため、結晶性起因のリーク特性に問題があったこと。
（２）包囲型ゲート電極と不純物拡散層からなるソースドレイン領域の重なりが大きいため、大きな浮遊容量が生じてしまい、ＭＩＳ電界効果トランジスタの高速化への妨げになっていたこと。
（３）ＳＯＩ基板（半導体層）に対向する包囲型ゲート電極の面積が大きく、大きなゲート容量が存在するため、ＭＩＳ電界効果トランジスタの高速化への妨げになっていたこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板上に絶縁膜を介して設けられた半導体層の一部の周囲をゲート絶縁膜を介して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、チャネル領域を包囲している包囲型ゲート電極が部分的に異なるゲート電極長を備えている（変形包囲型ゲート電極）本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して変形包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、完全単結晶半導体層による結晶性起因の電流リークの改善、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またゲート酸化膜（ＳｉＯ２）を介して半導体層（チャネル領域）を完全に包囲する、部分的にゲート電極長が異なる変形包囲型ゲート電極を自己整合して形成することができるため、ＳＯＩ構造に特有なバックチャネル効果を改善できることによる高信頼性及び高性能化を、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を分離し、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層（ＴｉＮ）上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から半導体層（歪みＳｉ層）に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の変形包囲型ゲート電極を備えたＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  ｗｉｔｈ  Ｔｒａｎｓｆｏｒｍｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、ＴＳＧ（ティエスジー）構造と略称する。
ここで変形包囲型ゲート電極とは、チャネル領域を包囲する箇所のゲート電極長が同一でなく、部分的に異なっている包囲型ゲート電極を示している。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、変形包囲型ゲート電極部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２１】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２２】本発明の半導体装置における第２の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図２３】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、変形包囲型ゲート電極部）
【図２４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２５】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２６】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２７】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２８】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２９】本発明の半導体装置における第６の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図３０】本発明の半導体装置における第６の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３１】本発明の半導体装置における第６の実施例の模式側断面図（チャネル長方向、変形包囲型ゲート電極部）
【図３２】従来の半導体装置の模式側断面図（チャネル長方向、チャネル領域部）
【図３３】従来の半導体装置の模式側断面図（チャネル幅方向、チャネル領域部）
【図３４】従来の半導体装置の模式側断面図（チャネル長方向、包囲型ゲート電極部）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に第１の絶縁膜、第２の絶縁膜、下地絶縁膜バリア層及び半導体層膜厚規定用絶縁膜を積層する。
（２）選択的に半導体層膜厚規定用絶縁膜、下地絶縁膜バリア層、第２の絶縁膜及び第１の絶縁膜を順次エッチングし、Ｓｉ基板の一部を露出する。
（３）露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、このＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択的に半導体層膜厚規定用絶縁膜を除去し、縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（５）横（水平）方向エピタキシャルＳｉ層上にシリコン酸化膜を形成し、シリコン酸化膜をマスク層として、選択化学気相成長導電膜、縦（垂直）方向エピタキシャルＳｉ層、半導体層膜厚規定用絶縁膜及び下地絶縁膜バリア層を順次エッチングし、２段の開孔部を形成する。
（６）形成された開孔部に絶縁膜を平坦に埋め込み、素子分離領域を形成する。
（７）全面に複数層からなる第１のマスク層を形成して後、チャネル部に相当する箇所の第１のマスク層の一部を除去し、第１段目の開孔部を形成する。
（８）異方性ドライエッチングにより、第１段目の開孔部の側壁に第２のマスク層を形成する。
（９）第２のマスク層により、チャネル部に相当する箇所の残りの第１のマスク層、Ｓｉ層、下地絶縁膜バリア層、素子分離用絶縁膜及び第２の絶縁膜を選択的に順次異方性ドライエッチングし、第２段目の開孔部を形成する。
（１０）開孔部を通じ、下地絶縁膜バリア層を若干等方性エッチングし、Ｓｉ層下に間隙部を形成する。
（１１）間隙部に第３の絶縁膜を埋め込む。（以後形成する変形包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１２）第２のマスク層をエッチング除去し、２段になった第１段目及び第２段目の開孔部を形成する。
（１３）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１４）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して、自己整合形成の変形包囲型ゲート電極（上面部のゲート電極長が側面部及び下面部のゲート電極長より長い包囲型ゲート電極）を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び変形包囲型ゲート電極形成）
（１５）残りの第１のマスク層をすべてエッチング除去して後、変形包囲型ゲート電極に自己整合してＳｉ層にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１６）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＳＯＩ構造のＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
半導体基板上に第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に下地絶縁膜バリア層及び第３の絶縁膜が選択的に設けられ、下地絶縁膜バリア層及び第３の絶縁膜上に一対の第１の半導体層が設けられ、一対の第１の半導体層間に第２の半導体層が挟まれた構造からなる半導体層（ＳＯＩ基板）が島状に絶縁分離されて設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して、第１の絶縁膜上に、自己整合形成の変形包囲型ゲート電極（上面部のゲート電極長が側面部及び下面部のゲート電極長より長い包囲型ゲート電極）が設けられ、第１の半導体層には概略高濃度及び低濃度ソースドレイン領域が設けられ、第２の半導体層には概略チャネル領域が設けられ、高濃度のソースドレイン領域及び変形包囲型ゲート電極には配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２０は本発明の半導体装置における第１の実施例で、図１はチャネル長方向で、チャネル領域部の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル長方向で、変形包囲型ゲート電極部の模式側断面図、図４〜図２０は製造方法の工程断面図である。
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、７は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の変形包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。
【００１０】
図１はチャネル長方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上の一部には下地絶縁膜バリア層（ＴｉＮ）５あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６を介してｐ型のＳｉ層７が設けられ、シリコン酸化膜（ＳｉＯ２）３が設けられていない箇所には、ゲート酸化膜（ＳｉＯ２）１３を介して変形包囲型ゲート電極（ＷＳｉ、上面部のゲート電極長が側面部及び下面部のゲート電極長より長い包囲型ゲート電極）１４により包囲された構造を有するｐ型のＳｉ層８が設けられ、Ｓｉ層７及びＳｉ層８からなる半導体層（ＳＯＩ基板）がシリコン窒化膜（Ｓｉ３Ｎ４）４により島状に絶縁分離されて設けられている。変形包囲型ゲート電極１４の上面部の側壁にはサイドウォール１５が設けられ、Ｓｉ層７には、概略ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）が設けられ、Ｓｉ層８には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１０、１１）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（９、１２）及び変形包囲型ゲート電極１４には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。本願の下地絶縁膜バリア層は、金属化合物あるいは単体金属からなるもので、エピタキシャル半導体層成長時において、エピタキシャル半導体層には何ら影響を及ぼさず、下地絶縁膜の影響を防御するためのもので、完全な単結晶半導体層を成長させる役割をなすものである。またエピタキシャル半導体層成長後（製造方法は別途詳述）に下地絶縁膜バリア層（ＴｉＮ）５の側面に埋め込まれるシリコン酸化膜（ＳｉＯ２）６は下地絶縁膜バリア層（ＴｉＮ）５と変形包囲型ゲート電極（ＷＳｉ）１４とを絶縁分離させるものである。
【００１１】
図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１３を介して変形包囲型ゲート電極（ＷＳｉ）１４に包囲された構造を有するＳｉ層８が設けられている。変形包囲型ゲート電極１４の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。
【００１２】
図３はチャネル長方向で、変形包囲型ゲート電極部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４が設けられ、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）４が設けられていない箇所のシリコン窒化膜（Ｓｉ３Ｎ４）２上には、変形包囲型ゲート電極１４が形成されている。この側断面図では、本来Ｓｉ層７は存在しないが、変形包囲型ゲート電極１４との位置関係を明確にするために、少し奥に存在するＳｉ層７を破線で示している。本図は変形包囲型ゲート電極１４の上面部のゲート電極長が側面部及び下面部のゲート電極長より長いことを明示するために描かれたものであり、製造方法は後述するが、ゲート電極長の長短は自己整合的になされているものである。
【００１３】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して変形包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、完全単結晶半導体層による結晶性起因の電流リークの改善、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またゲート酸化膜（ＳｉＯ２）を介して半導体層（チャネル領域）を完全に包囲する、部分的にゲート電極長が異なる変形包囲型ゲート電極を自己整合して形成することができるため、ＳＯＩ構造に特有なバックチャネル効果を改善できることによる高信頼性及び高性能化を、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を分離し、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層（ＴｉＮ）上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
【００１４】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図４〜図２０及び図１〜図３を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１５】
図４（チャネル長方向、チャネル領域部）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）５を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を６０ｎｍ程度成長する。
【００１６】
図５（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、下地絶縁膜バリア層（ＴｉＮ）５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図６（チャネル長方向、チャネル領域部）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜２６を成長する。
【００１８】
図７（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）５の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図８（チャネル長方向、チャネル領域部）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２５の側面から下地絶縁膜バリア層（ＴｉＮ）５上にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）５により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）５がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。
【００２０】
図９（チャネル長方向、チャネル領域部）
次いでシリコン酸化膜（ＳｉＯ２）２７をマスク層として、タングステン膜２６、Ｓｉ層２５、シリコン窒化膜（Ｓｉ３Ｎ４）２４及び下地絶縁膜バリア層（ＴｉＮ）５を順次異方性ドライエッチングし、２段の開孔部を形成する。
【００２１】
図１０（チャネル長方向、チャネル領域部）
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）２７を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２２】
図１１（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで化学気相成長により、２０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）３０を成長する。
【００２３】
図１２（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、多結晶シリコン膜（ｐｏｌｙＳｉ）３０及びシリコン窒化膜（Ｓｉ３Ｎ４）２９を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２８の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２４】
図１３（チャネル長方向、チャネル領域部）
次いで化学気相成長により、３ｎｍ程度のタングステン膜（Ｗ）３１を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜（Ｗ）３１を残す。
【００２５】
図１４（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）３１及び多結晶シリコン膜（ｐｏｌｙＳｉ）３０をマスク層として、シリコン酸化膜（ＳｉＯ２）２８及びシリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層７の幅方向の両側に存在）を選択的に順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）３１をマスク層として、露出したＳｉ層７の一部を異方性ドライエッチングする。（その際、多結晶シリコン膜（ｐｏｌｙＳｉ）３０もエッチング除去される。）次いでタングステン膜（Ｗ）３１及びシリコン窒化膜（Ｓｉ３Ｎ４）２９をマスク層として、下地絶縁膜バリア層（ＴｉＮ）５及びシリコン酸化膜（ＳｉＯ２）３を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。連続して下地絶縁膜バリア層（ＴｉＮ）５を２０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。
【００２６】
図１５（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６を成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する変形包囲型ゲート電極（ＷＳｉ）１４と下地絶縁膜バリア層（ＴｉＮ）５とを絶縁分離するためのものである。）
【００２７】
図１６（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）３１をエッチング除去し、２段の開孔部を形成する。次いで露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長し、下部に空孔を有するＳｉ層８を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。）
【００２８】
図１７（チャネル長方向、チャネル領域部）
次いで２段の開孔部に残されたシリコン酸化膜（ＳｉＯ２）２８をエッチング除去する。次いで露出しているＳｉ層８の全周囲及び一部のＳｉ層７の上面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に２段の開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２９上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして２段の開孔部に平坦に埋め込まれた変形包囲型ゲート電極（ＷＳｉ、上面部のゲート電極長が側面部及び下面部のゲート電極長より長い包囲型ゲート電極）１４が自己整合して形成される。
【００２９】
図１８（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９をエッチング除去する。次いで露出したシリコン酸化膜（ＳｉＯ２）２８をイオン注入用のシリコン酸化膜（ＳｉＯ２）として、変形包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）２８をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、変形包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５及び変形包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）を形成する。
【００３０】
図１９（チャネル長方向、チャネル領域部）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図２０（チャネル長方向、チャネル領域部）
次いで化学気相成長により、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００３２】
図１（チャネル長方向、チャネル領域部）、図２（チャネル幅方向、チャネル領域部）、図３（チャネル長方向、変形包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＴＳＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００３３】
図２１〜図２３は本発明の半導体装置における第２の実施例で、図２１はチャネル長方向で、チャネル領域部の模式側断面図、図２２はチャネル幅方向で、チャネル領域部の模式側断面図（第１の実施例の図２に同じ）、図２３はチャネル長方向で、変形包囲型ゲート電極部の模式側断面図、図２４〜図２５は製造方法の工程断面図である。
図２１〜図２３はシリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２３は図１と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）、３３は空孔を示している。
同図においては、Ｓｉ層７の替りに微細なＳｉ層７及びＳｉ層３２が形成されていること、微細なＳｉ層７直下で、変形包囲型ゲート電極の下面部の側壁にのみシリコン酸化膜（ＳｉＯ２）３が形成され、Ｓｉ層３２直下には下地絶縁膜バリア層（ＴｉＮ）５及びシリコン酸化膜（ＳｉＯ２）３が設けられておらず、空孔３３が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ＭＩＳ電界効果トランジスタのソースドレイン領域直下に空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、シリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）で、より高速化が達成できる。
【００３４】
次いで本発明に係る半導体装置における第２の実施例の製造方法について図２４、図２５及び図２１〜図２３を参照して説明する。
第１の実施例に示される図４〜図１７の工程をおこなった後、図２４〜図２５の工程をおこなう。
【００３５】
図２４（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９及びシリコン酸化膜（ＳｉＯ２）２８を順次異方性エッチングする。次いで変形包囲型ゲート電極（ＷＳｉ）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、露出したＳｉ層７、直下の下地絶縁膜バリア層（ＴｉＮ）５、埋め込みシリコン酸化膜（ＳｉＯ２）６及びシリコン酸化膜（ＳｉＯ２）３を順次異方性エッチングし、開孔部を形成する。この際、Ｓｉ層８の両側面には若干Ｓｉ層７が残り、Ｓｉ層７の直下及び変形包囲型ゲート電極（ＷＳｉ）１４の下面部の両側面には若干、埋め込みシリコン酸化膜（ＳｉＯ２）６及びシリコン酸化膜（ＳｉＯ２）３が残る。
【００３６】
図２５（チャネル長方向、チャネル領域部）
次いで露出したＳｉ層７の側面からｐ型の横（水平）方向エピタキシャルＳｉ層３２を成長する。この際、Ｓｉ層３２直下には空孔３３が形成される。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。
【００３７】
次いで図１８（シリコン窒化膜（Ｓｉ３Ｎ４）エッチング除去工程以後）〜図２０の工程をおこなった後、図２１〜図２３の工程をおこなう。
【００３８】
図２１（チャネル長方向、チャネル領域部）、図２２（チャネル幅方向、チャネル領域部）、図２３（チャネル長方向、変形包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＴＳＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例３】
【００３９】
図２６は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、９〜２３は図１と同じ物を、３４はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）、３５はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）を示している。
同図においては、Ｓｉ層からなる半導体層の替りに一対のＳｉＧｅ層３４間に歪みＳｉ層３５が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例４】
【００４０】
図２７は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３６はサリサイド層（ＣｏＳｉ２）、３７は変形包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）を示している。
同図においては、変形包囲型ゲート電極の上面部が変形包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、それ以外の側面部及び下面部が変形包囲型ゲート電極（ＷＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の低抵抗化が可能で、より高速化が達成できる。
【実施例５】
【００４１】
図２８は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２３は図１と同じ物を、３８は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、下地絶縁膜バリア層（ＴｉＮ）５及び埋め込みシリコン酸化膜（ＳｉＯ２）６が設けられずに、Ｓｉ層７直下にシリコン酸化膜（ＳｉＯ２）３が設けられていること及び素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４とは別工程で埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）３８が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや簡単になり、コスト的には低減できるが、Ｓｉ層７をエピタキシャル成長する際、下地絶縁膜バリア層（ＴｉＮ）が存在していないため、下地のシリコン酸化膜（ＳｉＯ２）の影響を受け、部分的に非晶質化を含む半導体層となりうるため、電流リークがやや多くなるので、消費電力の増加があまり気にならない製品に限定して使用される必要がある。
【実施例６】
【００４２】
図２９〜図３１は本発明の半導体装置における第６の実施例で、図２９はチャネル長方向で、チャネル領域部の模式側断面図、図３０はチャネル幅方向で、チャネル領域部の模式側断面図、図３１はチャネル長方向で、変形包囲型ゲート電極部の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３９はシリコン酸化膜（ＳｉＯ２）、４０は変形包囲型ゲート電極（ＷＳｉ）を示している。
同図においては、変形包囲型ゲート電極の上面部が、厚いシリコン酸化膜（ＳｉＯ２）上に形成される上部と、薄いシリコン酸化膜（ＳｉＯ２）上に形成される下部とからなり、上面部の上部のゲート電極長が、上面部の下部、側面部及び下面部のゲート電極長より長い包囲型ゲート電極が形成されていること以外は対応する図１〜図３とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また変形包囲型ゲート電極の上面部においても、ソースドレイン領域と変形包囲型ゲート電極の重なりを低減できることによる浮遊容量の低減及びゲート容量の低減が可能で、より高速化が達成できる。
【００４３】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また変形包囲型ゲート電極、ゲート酸化膜、下地絶縁膜バリア層、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００４４】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００４５】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    下地絶縁膜バリア層（ＴｉＮ）
６    埋め込みシリコン酸化膜（ＳｉＯ２）
７    ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）
８    ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
９    ｎ＋型ソース領域
１０  ｎ型ソース領域
１１  ｎ型ドレイン領域
１２  ｎ＋型ドレイン領域
１３  ゲート酸化膜（ＳｉＯ２）
１４  変形包囲型ゲート電極（ＷＳｉ）
１５  サイドウォール（ＳｉＯ２）
１６  燐珪酸ガラス（ＰＳＧ）膜
１７  シリコン窒化膜（Ｓｉ３Ｎ４）
１８  バリアメタル（ＴｉＮ）
１９  導電プラグ（Ｗ）
２０  層間絶縁膜（ＳｉＯＣ）
２１  バリアメタル（ＴａＮ）
２２  Ｃｕ配線（Ｃｕシード層含む）
２３  バリア絶縁膜（Ｓｉ３Ｎ４）
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６  選択化学気相成長導電膜（Ｗ）
２７  シリコン酸化膜（ＳｉＯ２）
２８  シリコン酸化膜（ＳｉＯ２）
２９  シリコン窒化膜（Ｓｉ３Ｎ４）
３０  多結晶シリコン膜（ｐｏｌｙＳｉ）
３１  タングステン膜（Ｗ）
３２  ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）
３３  空孔
３４  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）
３５  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３６  サリサイド層（ＣｏＳｉ２）
３７  変形包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３８  埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
３９  シリコン酸化膜（ＳｉＯ２）
４０  変形包囲型ゲート電極（ＷＳｉ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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