(57)【要約】【課題】製造コストの削減を図ることができるインターポーザを提供する。【解決手段】インターポーザＦＰＣ２は、一方の表面に設けられ電子部品１１を実装するための実装端子２１１を含む第１の導体パターン２１と、反対側の表面に設けられ他の回路基板７１に接続するための接続端子２２１を含む第２の導体パターン２２と、第１の導体パターン２１と第２の導体パターン２２との間に設けられる第３の導体パターン２３と、可撓性を有するシート状の第１の基材２４と、を有する。【選択図】図１Ａ
2015103585.tif 000002
【特許請求の範囲】
【請求項１】
一方の表面に設けられ、電子部品を実装するための端子を含む第１の導体パターンと、
前記一方の表面の反対側の表面に設けられ、他の回路基板に接続するための端子を含む第２の導体パターンと、
前記第１の導体パターンと前記第２の導体パターンとの間に設けられる第３の導体パターンと、
可撓性を有するシート状の基材と、
を有することを特徴とする可撓性を有するインターポーザ。
【請求項２】
前記第２の導体パターンには、前記他の回路基板との接合強度の向上を図るための接合強度向上用パターンが含まれ、
前記強度向上用パターンは、前記電子部品を実装するための領域に対応する領域に設けられることを特徴とする請求項１に記載の可撓性を有するインターポーザ。
【請求項３】
前記接合強度向上用パターンは、前記電子部品を実装するための領域に対応する領域よりも広い範囲に設けられることを特徴とする請求項２に記載の可撓性を有するインターポーザ。
【請求項４】
前記第３の導体パターンには、接地のためのパターンが含まれることを特徴とする請求項１から３のいずれか１項に記載の可撓性を有するインターポーザ。
【請求項５】
前記第３の導体パターンは前記基材の一方の表面に設けられ、
前記第２の導体パターンは前記基材の他方の表面に設けられ、
前記第１の導体パターンは、前記第３の導体パターンに絶縁層を介して積層して設けられることを特徴とする請求項１から４のいずれか１項に記載の可撓性を有するインターポーザ。
【請求項６】
可撓性を有するインターポーザと、
前記可撓性を有するインターポーザの一方の表面に実装される電子部品と、
を有し、
前記可撓性を有するインターポーザは、請求項１から５のいずれか１項に記載の可撓性を有するインターポーザであることを特徴とする半導体装置。
【請求項７】
前記電子部品と前記可撓性を有するインターポーザとの間には、封止材が充填されることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可撓性を有するインターポーザと、このインターポーザを有する半導体装置に関する。
【背景技術】
【０００２】
回路基板の端子ピッチに比べて外部接続用端子のピッチが狭い半導体チップなどを所定の回路基板に実装する際には、インターポーザが用いられている。インターポーザは、外部接続用端子のピッチが互いに異なる半導体チップと回路基板とを中継する機能を有する。複数層の配線パターンを有する多層型のインターポーザの製造方法としては、たとえば特許文献１に示すように、ビルトアップ工法が用いられる。ビルトアップ工法は、コア層の表面にビルトアップ層を積層することによって、多層化による高密度化で狭ピッチの端子に対応するインターポーザを製造する方法である。しかしながら、ビルトアップ工法は、配線層数および工程数とが増加するため、製造コストが上昇する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記実情に鑑み、本発明が解決しようとする課題は、配線の微細パターン化を図り、配線層数を削減して製造コストの低廉化を図ることができるインターポーザと半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明のインターポーザは、一方の表面に設けられ、電子部品を実装するための端子を含む第１の導体パターンと、前記一方の表面の反対側の表面に設けられ、他の回路基板に接続するための端子を含む第２の導体パターンと、前記第１の導体パターンと前記第２の導体パターンとの間に設けられる第３の導体パターンと、可撓性を有するシート状の基材と、を有することを特徴とする。
【０００６】
本発明の半導体装置は、可撓性を有するインターポーザと、前記可撓性を有するインターポーザの一方の表面に実装される電子部品と、を有し、前記可撓性を有するインターポーザは本発明のインターポーザであることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＲＯＬＬ  ｔｏ  ＲＯＬＬ工法によってインターポーザを製造できる。したがって、インターポーザおよび半導体装置の製造コストの削減を図ることができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、インターポーザＦＰＣを有する半導体装置の断面構成の例を示す模式図である。
【図１Ｂ】図１Ｂは、第１の導体パターンの構成例を模式的に示す平面図である。
【図１Ｃ】図１Ｃは、第２の導体パターンの構成例を模式的に示す平面図である。
【図１Ｄ】図１Ｄは、第３の導体パターンの構成例を模式的に示す平面図である。
【図２Ａ】図２Ａは、第１の開始部材の構成例を示す断面模式図である。
【図２Ｂ】図２Ｂは、第２の開始部材の構成例を示す断面模式図である。
【図３Ａ】図３Ａは、インターポーザＦＰＣの製造方法の工程を示す断面模式図である。
【図３Ｂ】図３Ｂは、インターポーザＦＰＣの製造方法の工程を示す断面模式図である。
【図３Ｃ】図３Ｃは、インターポーザＦＰＣの製造方法の工程を示す断面模式図である。
【図３Ｄ】図３Ｄは、インターポーザＦＰＣの製造方法の工程を示す断面模式図である。
【図３Ｅ】図３Ｅは、インターポーザＦＰＣの製造方法の工程を示す断面模式図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態について、図面を参照して詳細に説明する。説明の便宜上、本発明の実施形態に係る可撓性を有するインターポーザを、「インターポーザＦＰＣ」と記す。また、電子部品などが実装される側を「実装側」と記し、他の回路基板に接続される側を「接続側」と記す。インターポーザＦＰＣを構成する各部材および製造段階の各部材についても同様とする。
【００１０】
≪インターポーザＦＰＣおよび半導体装置の構成≫
インターポーザＦＰＣおよび半導体装置の構成について、図１Ａ〜図１Ｄを参照して説明する。
図１Ａは、インターポーザＦＰＣ２を有する半導体装置１の断面構成の例を示す模式図であり、他の回路基板７１に接続された状態を示す図である。なお、図１Ａにおいては、上側が実装側であり、下側が接続側である。図１Ａに示すように、半導体装置１は、インターポーザＦＰＣ２と、このインターポーザＦＰＣ２に実装される電子部品１１とを含んで構成される。そして、他の回路基板７１に接続されて用いられる。これにより、インターポーザＦＰＣ２は、実装される電子部品１１と他の回路基板７１との間を中継して再配線する。
インターポーザＦＰＣ２に実装される電子部品１１の種類や構成は、半導体装置１の機能などに応じて適宜設定されるものであり、特に限定されるものではない。本実施形態では、電子部品１１の例として、フリップチップ実装型の半導体チップ１１１と、ノイズを防止または低減するバイパスコンデンサとしてのチップコンデンサ１１２を例に示す。
【００１１】
インターポーザＦＰＣ２は、多層型のＦＰＣであり、実装側に設けられる第１の導体パターン２１と、接続側に設けられる第２の導体パターン２２と、中間部（第１の導体パターン２１と第２の導体パターン２２の間）に内層として設けられる第３の導体パターン２３とを含む。さらに、インターポーザＦＰＣ２は、可撓性を有するシート状の第１の基材２４と、絶縁層２５とを有する。そして、インターポーザＦＰＣ２は、実装側から順に、第１の導体パターン２１、絶縁層２５、第３の導体パターン２３、第１の基材２４、第２の導体パターン２２が積層する積層構造を有する。
このほか、インターポーザＦＰＣ２は、第１の導体パターン２１と第２の導体パターン２２のそれぞれの所定の箇所を被覆するレジストパターン２６ａ，２６ｂとを有する。
【００１２】
図１Ｂは、第１の導体パターン２１の構成例を模式的に示す平面図である。第１の導体パターン２１は、電子部品１１などを接続するための複数の実装端子２１１と、それぞれの実装端子２１１から引き出される接続配線２１２とを含む。
本実施形態において、複数の実装端子２１１は、半導体チップ１１１を接続するための実装端子２１１ａと、チップコンデンサ１１２を接続するための実装端子２１１ｂとを含む。
半導体チップ１１１を接続するための複数の実装端子２１１ａは、たとえば、平面視においてインターポーザＦＰＣ２の中央部に、マトリックス状に配列されるように設けられる。なお、これらの実装端子２１１ａの数および間隔は、実装される半導体チップ１１１の端子の構成に応じて設定されるものであり、特に限定されるものではない。
チップコンデンサ１１２を接続するための実装端子２１１ｂは、半導体チップ１１１を実装するための実装端子２１１ａが設けられる領域の外側の所定の位置に設けられる。
接続配線２１２は、複数の実装端子２１１のそれぞれから引き出される。ここでは、接続配線２１２が、複数の実装端子２１１のそれぞれから、半導体チップ１１１が実装される領域Ａの外側に引き出される構成を示す。そして、それぞれの接続配線２１２は、たとえば、領域Ａ（半導体チップ１１１が実装される領域）の外側において、コンタクトホール２０１ａ，２０１ｂ（後述）と中継パターン２３２（後述）を介して、接続側の接続端子２２１（後述）に電気的に接続される。
【００１３】
図１Ｃは、第２の導体パターン２２の構成例を模式的に示す平面図である。図１Ｃに示すように、第２の導体パターン２２は、複数の接続端子２２１と強度向上用パターン２２２とを含む。
接続端子２２１は、他の回路基板７１に設けられる端子（以下、「ＢＧＡ用端子７１１」と記す）に電気的に接続するための端子である。接続端子２２１の表面にはＢＧＡ用端子７１１との効果的な接合をするためのはんだボール２２５が接合されている。接続端子２２１どうしの間隔は、ＢＧＡ用端子７１１どうしの間隔に応じて設定される。
強度向上用パターン２２２は、他の回路基板７１に物理的に接続されることにより、インターポーザＦＰＣ２と他の回路基板７１との接合強度の向上を図るためのパターンである。また、強度向上用パターン２２２は、インターポーザＦＰＣ２に実装される電子部品１１などの放熱（冷却）の機能も有する。強度向上用パターン２２２は、平面視において、半導体チップ１１１が実装される領域Ａに重畳するように設けられる。なお、強度向上用パターン２２２は、平面視において領域Ａよりも広い範囲に設けられる（領域Ａを包含する）ことが好ましい。
また、領域Ａに接続端子２２１が設けられる場合には、強度向上用パターン２２２に切欠きなどを形成し、この切欠きの内側に接続端子２２１を設ければよい。これにより、強度向上用パターン２２２を領域Ａに形成するとともに、強度向上用パターン２２２と接続端子２２１との干渉を防止することができる。強度向上用パターン２２２は、他の回路基板７１に設けられるパターン７１２とともに他の回路基板７１のアース線に接続されると良い。
【００１４】
図１Ｄは、第３の導体パターン２３の構成例を模式的に示す平面図である。図１Ｄに示すように、第３の導体パターン２３は、接地パターン２３１と複数の中継パターン２３２とを含む。
接地パターン２３１は、インターポーザＦＰＣ２が他の回路基板７１に接続された場合において、他の回路基板７１のアース線に接続されるパターンである。接地パターン２３１は、たとえば、インターポーザＦＰＣ２のほぼ全域にわたって設けられる構成が適用でき、第１の導体パターン２１や第２の導体パターン２２などの間で発生するクロストークの低減できる。また、第３の導体パターンから電源パターン（不図示）を接地パターン２３１と分離して設けることも良い。
中継パターン２３２は、第１の導体パターン２１の接続配線２１２と、第２の導体パターン２２の接続端子２２１とを、電気的に接続することにより中継するパターンである。接地パターン２３１がインターポーザＦＰＣ２のほぼ全域にわたって設けられる構成であれば、中継パターン２３２は、接地パターン２３１中に浮島状に設けられる。なお、中継パターン２３２と接地パターン２３１とは電気的に接続していない。
【００１５】
第１〜第３の導体パターン２１，２２，２３は、たとえば銅箔から形成される。銅箔の厚さは、たとえば３〜５０μｍ程度であることが好ましく、１２μｍ程度であることがより好ましい。本件発明の実施形態に係るインターポーザＦＰＣ２においては、半導体チップ１１１のチップ側パッド１１４に対応して第１の導体パターン２１で形成する実装端子２１１ａのスペース間隔に、より多数の接続配線２１２を配置して配線層数を少なくしている。その為には例えば第１の導体パターン２１の銅箔の厚さは、９μｍ以下を適用することがよい。この適用で、接続配線２１２におけるライン幅やライン間のスペース幅の微細化を達成する。
【００１６】
図１Ａに戻り、可撓性を有するシート状の第１の基材２４は、電気的な絶縁を有する材料のシートが適用できる。たとえば、厚さが２５μｍ程度のポリイミドのシートが適用できる。ただし、第１の基材２４の厚さは２５μｍに限定されるものではなく、たとえば１０〜７５μｍの範囲であってもよい。そして、第１の基材２４の接続側の表面に第２の導体パターン２２が設けられ、実装側の表面に第３の導体パターン２３が設けられる。
【００１７】
絶縁層２５は、第１の導体パターン２１と第３の導体パターン２３との間に設けられる。絶縁層２５は、可撓性を有するシート状の第２の基材２５１と、第２の基材２５１の両面のそれぞれに設けられる第１の接着剤層２５２と第２の接着剤層２５３との３層積層構造を有する。第２の基材２５１は、電気的な絶縁性を有する材料のシートが適用できる。たとえば、厚さが１０μｍ程度のポリイミドのシートが適用できる。ただし、第２の基材の厚さは１０μｍ程度に限定されるものではなく、５〜２５μｍ程度の範囲であってもよい。実装側の表面に設けられる第１の接着剤層２５２には、たとえば、厚さが５μｍ程度の熱硬化樹脂からなる接着剤が適用できる。接続側の表面に設けられる第２の接着剤層２５３には、たとえば、厚さが２５μｍ程度の第１の接着剤層と同様の熱硬化樹脂からなる接着剤が適用できる。なお、第１の接着剤層２５２および第２の接着剤層２５３の厚さは前記厚さに限定されず第３の導体パターンにおける導体間の窪みを埋め込める接着性が必要であり、５〜２５μｍの範囲が適用できる。
【００１８】
第１の導体パターン２１は、実装側の第１の接着剤層２５２によって第２の基材２５１に接着されている。そして、第１の導体パターン２１が接着された第２の基材２５１は、接続側の第２の接着剤層２５３によって、第１の基材２４および第３の導体パターン２３の実装側の表面に接着される。
なお、ポリイミドのシートに銅金属を蒸着やスパッタリングした後、更に銅めっきする接着剤レスのフレキシブル銅張板を、本実施形態に係るインターポーザＦＰＣ２に適用することもよい。この場合には、第１の接着剤層２５２を不要として第１の導体パターン２１と絶縁層２５とを構成できる。
【００１９】
さらに、インターポーザＦＰＣ２には、コンタクトホール２０１ａ，２０１ｂが設けられる。コンタクトホール２０１ａは、第１の導体パターン２１の所定の接続配線２１２と、第３の導体パターン２３の所定の中継パターン２３２とを電気的に接続する。コンタクトホール２０１ｂは、第２の導体パターン２２の所定の接続端子２２１と、第３の導体パターン２３の所定の中継パターン２３２とを電気的に接続する。これにより、所定の接続配線２１２と所定の接続端子２２１とは、所定のコンタクトホール２０１ａ，２０１ｂと所定の中継パターン２３２とを介して、電気的に接続する。
図１Ａなどに示すように、ある所定の接続配線２１２とある所定の接続端子２２１とを電気的に接続する一組のコンタクトホール２０１ａ，２０１ｂ（すなわち、ある一つの中継パターン２３２の両面に設けられるコンタクトホール２０１ａ，２０１ｂの組）は、同軸には設けられず、面方向に互いにずれた位置に設けられる。具体的には、接続端子２２１と中継パターン２３２を電気的に接続するコンタクトホール２０１ｂは、接続配線２１２と中継パターン２３２とを電気的に接続するコンタクトホール２０１ａよりも、面方向の中央から外側に設けられる。このようにインターポーザＦＰＣ２の内層を経由する配線であるコンタクトホール２０１ａ、中継パターン２３２およびコンタクトホール２０１ｂにおいても、配線ピッチを拡張を図っている。
なお、コンタクトホール２０１ａによりいずれの接続配線２１２と中継パターン２３２とが電気的に接続されるか、および、コンタクトホール２０１ｂによりいずれの接続端子２２１と中継パターン２３２とが接続されるかは、適宜設定されるものであり、特に限定されるものではない。
【００２０】
インターポーザＦＰＣ２の表面には、レジストパターン２６ａ，２６ｂが設けられる。実装側の表面に設けられるレジストパターン２６ａは、第１の導体パターン２１の所定の領域を被覆する。たとえば、レジストパターン２６ａは、第１の導体パターン２１の接続配線２１２を被覆する。ただし、第１の導体パターン２１の実装端子２１１は被覆されずに露出している。接続側の表面に設けられるレジストパターン２６ｂは、第２の導体パターン２２の所定の領域を被覆する。ただし、接続端子２２１および強度向上用パターン２２２は、レジストパターン２６ｂに被覆されずに露出している。これらのレジストパターン２６ａ，２６ｂには、感光性ソルダーレジスト（例えば、日本ポリテック製、ＮＰＲ−８０／ＩＤ５５Ｂ）が適用できる。レジストパターン２６ａ，２６ｂの厚さは特に限定されるものではないが、５〜６０μｍ程度が好適であり、２５μｍ程度がより好適である。なお、レジストパターン２６ａ、２６ｂは、感光性ソルダーレジストに代えて、例えばポリイミドのフィルムからなるカバーレイを適用するもよい。
【００２１】
本発明の実施形態に係る半導体装置１は、前述のとおり、インターポーザＦＰＣ２と、このインターポーザＦＰＣ２に実装される電子部品１１とを含む。本実施形態では、電子部品１１として、半導体チップ１１１とチップコンデンサ１１２とを示す。そして、半導体チップ１１１の端子とチップコンデンサ１１２の端子は、インターポーザＦＰＣの実装側の表面に露出している実装端子２１１にハンダ付けされる。実装端子２１１は、接続配線２１２とコンタクトホール２０１ａ，２０１ｂとを介して、接合側の表面に設けられる接続端子２２１に電気的に接続している。
この半導体装置１を他の回路基板７１に実装する際に、他の回路基板７１に設けられるＢＧＡ用端子７１１と、インターポーザＦＰＣ２の接合側の表面に設けられる接続端子２２１とを電気的に接続する。これにより、他の回路基板７１に設けられる配線（図略）と、半導体装置１に含まれる電子部品１１とが、インターポーザＦＰＣ２を介して電気的に接続する。
【００２２】
また、半導体装置１を他の回路基板７１に実装する際に、インターポーザＦＰＣ２の強度向上用パターン２２２を、他の回路基板７１に設けられるパターン７１２にハンダ付けする。このため、あらかじめ他の回路基板７１には、強度向上用パターン２２２を接続するためのパターン７１２が設けられることが好ましい。このような構成であると、インターポーザＦＰＣ２と他の回路基板７１との接合面積が大きくなるから、接合強度の向上を図ることができる。また、強度向上用パターン２２２が平面視において領域Ａを含む領域に設けられる構成であると、半導体チップ１１１が発する熱を、強度向上用パターン２２２を介して他の回路基板７１に伝達しやすくなる。したがって、半導体チップ１１１の冷却効果の向上を図ることができる。
【００２３】
≪インターポーザＦＰＣおよび半導体装置の製造方法≫
次いで、インターポーザＦＰＣ２および半導体装置１の製造方法について説明する。
図２Ａと図２Ｂは、インターポーザＦＰＣの製造の開始部材の構成例を示す断面模式図である。インターポーザＦＰＣ２は、図２Ａに示す第１の開始部材５１と、図２Ｂに示す第２の開始部材５２との２つの開始部材から製造される。図３Ａ〜図３Ｅは、インターポーザＦＰＣ２の製造方法の工程を示す断面模式図である。
【００２４】
図２Ａに示すように、第１の開始部材５１は、可撓性を有するシート状の部材である。具体的には、第１の開始部材５１は、第２の基材２５１と、第２の基材２５１の実装側の表面に設けられる第１の接着剤層２５２と、この第１の接着剤層２５２により第２の基材２５１に接着される導体シート５１１と、第２の基材２５１の接続側の表面に設けられる第２の接着剤層２５３との積層構造を有する。
【００２５】
図２Ｂに示すように、第２の開始部材５２は、第１の基材２４と、第１の基材２４の両面に設けられる導体シート５２１ａ，５２１ｂとからなる３層積層構造を有する。導体シート５２１ａ，５２１ｂには銅箔が適用できる。導体シート５２１ａ，５２１ｂ（銅箔）の厚さは、３〜５０μｍ程度が好ましく、１２μｍ程度がより好ましい。なお、第２の開始部材５２は、可撓性を有するシート状の部材である。そして、第２の開始部材５２は、ＲＯＬＬ  ｔｏ  ＲＯＬＬ  工法によって順次所定の加工が施され、最終的にインターポーザＦＰＣ２および半導体装置１が製造される。
【００２６】
図３Ａに示すように、第２の開始部材５２の第１の基材２４の実装側の表面に設けられる導体シート５２１ａから、第３の導体パターン２３を形成する。第３の導体パターン２３には、接地パターン２３１と中継パターン２３２とが含まれる。第３の導体パターン２３の形成方法には、エッチングなどの従来公知の方法が適用できる。
この工程により、第２の開始部材５２の第１の基材２４の実装側の表面には、第３の導体パターン２３が形成される。
【００２７】
次いで、図３Ｂに示すように、第２の開始部材５２の実装側の表面に、第１の開始部材５１を位置合わせして貼り付ける。そして、第２の接着剤層２５３を加熱しながら加圧することにより、第３の導体パターン２３が設けられた第１の開始部材５１と第２の開始部材５２とを接合する。この際、第３の導体パターン２３どうしの間には、接着剤が入り込んで充填される。このような工程を経ると、実装側から順に、導体シート５１１と、絶縁層２５（第１の接着剤層２５２、第２の基材２５１、第２の接着剤層２５３）と、第３の導体パターン２３と、第１の基材２４と、導体シート５２１ｂとが積層する。
【００２８】
次いで、図３Ｃに示すように、コンタクトホール２０１ａ，２０１ｂを形成する。まず、コンタクトホール２０１ａ，２０１ｂを形成する箇所にレーザーを照射し、実装側においては導体シート５１１と絶縁層２５を貫通する開口を形成し、接続側においては導体シート５２１ｂと第１の基材２４を貫通する開口を形成する。これにより、第３の導体パターン２３の所定の部分を露出させる。その後、形成した開口の内部に残っている樹脂残渣などを溶解する残渣処理（デスミア）を行う。そして、残渣処理の後、開口の内周面に、無電解メッキなどによって導体膜を形成する。このような工程を経て、コンタクトホール２０１ａ，２０１ｂが形成される。コンタクトホール２０１ａは、実装側の導体シート５１１と第３の導体パターン２３の所定の中継パターン２３２とを電気的に接続する。コンタクトホール２０１ｂは、接続側の導体シート５２１ｂと、第３の導体パターン２３の所定の中継パターン２３２とを電気的に接続する。また、第３の導体パターン２３の接地パターン２３１も、所定のコンタクトホール２０１ａ，２０１ｂを介し、所定の箇所において、実装側の導体シート５１１と接続側の導体シート５２１ｂとに電気的に接続される。
【００２９】
次いで、図３Ｄに示すように、実装側の導体シート５１１から第１の導体パターン２１を形成し、接続側の導体シート５２１ｂから第２の導体パターン２２を形成する。
第１の導体パターン２１には、実装端子２１１と接続配線２１２とが含まれる。本実施形態においては、さらに実装端子２１１に、半導体チップ１１１を接続するための実装端子２１１ａと、チップコンデンサ１１２を接続するための実装端子２１１ｂとが含まれる。
第２の導体パターン２２には、他の回路基板７１のＢＧＡ用端子７１１に接続するための接続端子２２１と、強度向上用パターン２２２とが含まれる。前述のように、強度向上用パターン２２２は、平面視において、半導体チップ１１１を実装する領域Ａに重畳するように、またはこの領域Ａを包含するように形成される。なお、第１の導体パターン２１と第２の導体パターン２２の形成には、エッチングなどの公知の方法が適用できる。
【００３０】
次いで、図３Ｅに示すように、実装側の表面と接続側の表面のそれぞれに、レジストパターン２６ａ，２６ｂを形成する。この際、実装側の表面においては、第１の導体パターン２１の実装端子２１１を露出させ、他の部分をレジストパターン２６ａで被覆する。一方、接続側の表面においては、第２の導体パターン２２の接続端子２２１および強度向上用パターン２２２を露出させ、他の部分をレジストパターン２６ｂで被覆する。
以上の工程を経て、インターポーザＦＰＣ２が製造される。
【００３１】
次いで、実装側の表面に、半導体チップ１１１やノイズ防止用のチップコンデンサ１１２などといった、所望の電子部品１１を実装する（図１Ａ参照）。半導体チップ１１１のインターポーザＦＰＣ２と対向する面には、チップ側パッド１１４が形成されており、チップ側パッド１１４とインターポーザＦＰＣ２の実装端子２１１ａとははんだバンプ１１３により電気的に接続されている。そして、電子部品１１とインターポーザＦＰＣ２の間に、アンダーフィル１３（封止材）を充填する。以上の工程を経て、半導体装置１が製造される。なお、アンダーフィル１３（封止材）は充填しなくてもよい。またはんだバンプ１１３の代わりにはんだボールにすることもよい。
【００３２】
更に、インターポーザＦＰＣ２の接着側の面に格子（グリッド）状に配置され接続端子２２１（図１Ｃ参照）が、各々の接続端子２２１に接合するはんだボール２２５を介して、他の回路基板７１のＢＧＡ用端子７１１と電気的に接続される。
【００３３】
上記の構成において、インターポーザＦＰＣ２の複数の実装端子２１１ａは、半導体チップ１１１に設けた狭い間隔に並んだ複数のチップ側パッド１１４と対応して互いに重ね合うように配置する。更にインターポーザＦＰＣ２内において端子の間隔を広げるように再配線し、接続側の面にはんだボール２２５を接合した複数の接続端子２２１を形成する。この接続端子２２１は、他の回路基板７１において製造可能なピッチ密度にまで広げて配置されたＢＧＡ用端子７１１に対応している。接続端子２２１とＢＧＡ用端子７１１とは、はんだボール２２５を介して接合する。その結果、狭い端子ピッチのチップ側パッド１１４を有する半導体チップ１１１と比較的広い端子ピッチのＢＧＡ用端子７１１を有する他の回路基板７１との電気的な接続が、インターポーザＦＰＣ２の再配線機能を用いて達成される。
半導体装置１は、半導体チップ１１１やチップコンデンサ１１２などの電子部品１１と、電子部品１１が実装されたインターポーザＦＰＣ２を含んで構成され、ＢＧＡ型半導体パッケージとも呼ばれる。
【００３４】
本実施形態によれば、第１の開始部材５１と第２の開始部材５２に可撓性を有する部材を適用することによって、インターポーザＦＰＣ２をＲＯＬＬ  ｔｏ  ＲＯＬＬ工法によって製造できる。したがって、従来のビルトアップ工法により製造する構成に比較して、製造コストの削減を図ることができる。また、フレキシブルプリント配線基板と同様の工程により製造できることから、ビルドアップ基板に比較して、電子部品１１を実装するための実装端子２１１の狭ピッチ化を図ることができる。また、ビルドアップ基板に比較して配線層数を削減して薄型化を図ることができる。
【産業上の利用可能性】
【００３５】
本発明は、可撓性を有するインターポーザに好適な技術である。そして、本発明によれば、インターポーザの製造コストの削減を図ることができる。
【符号の説明】
【００３６】
１：半導体装置、１１１：半導体チップ、１１２：チップコンデンサ、１３：アンダーフィル、２：インターポーザＦＰＣ、２０１ａ，２０１ｂ：コンタクトホール、２１：第１の導体パターン、２１１（２１１ａ，２１１ｂ）：実装端子、２１２：接続配線、２２：第２の導体パターン、２２１：接続端子、２２２：強度向上用パターン、２３：第３の導体パターン、２３１：接地パターン、２３２：中継パターン、２４：第１の基材、２５：絶縁層、２５１：第２の基材、２５２：第１の接着剤層、２５３：第２の接着剤層、２６ａ，２６ｂ：レジストパターン、Ａ：半導体チップが実装される領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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