(57)【要約】【課題】高精度なＡＤ変換機能を備えた、低消費電力な積分回路を提供する。【解決手段】一実施形態に係る積分回路は、第１の容量素子と、容量回路と、比較回路と、記憶回路と、演算回路とを備える。第１の容量素子は、信号電流が入力される。容量回路は、第１のスイッチと、第２の容量素子とを備え、第１の容量素子と並列に接続される。第２の容量素子は、第１のスイッチを介して信号電流が入力される。比較回路は、第１の容量素子の電圧と参照電圧とを比較する。記憶回路は、比較回路による比較結果を記憶し、記憶した比較結果に応じて第１のスイッチを開閉する。演算回路は、第１の容量素子及び第２の容量素子による積分値と、記憶回路に記憶された比較結果に応じた値と、の差分に応じた残差信号を出力する。【選択図】図１
2015228578.tif 000002
【特許請求の範囲】
【請求項１】
信号電流が入力される第１の容量素子と、
第１のスイッチ及び前記第１のスイッチを介して前記信号電流が入力される第２の容量素子を備え、前記第１の容量素子と並列に接続された容量回路と、
前記第１の容量素子の電圧と参照電圧とを比較する比較回路と、
前記比較回路による比較結果を記憶し、記憶した前記比較結果に応じて前記第１のスイッチを開閉する記憶回路と、
前記第１の容量素子及び前記第２の容量素子による積分値と、前記記憶回路に記憶された比較結果に応じた値と、の差分に応じた残差信号を出力する演算回路と、
を備える積分回路。
【請求項２】
１つ又は複数の前記容量回路を備え、
前記記憶回路は、前記第１の要量素子の電圧と前記参照電圧とがＮ（１≦Ｎ）回目に一致すると、Ｎ番目の前記容量回路の第１のスイッチをオンにする
請求項１に記載の積分回路。
【請求項３】
前記演算回路は、
前記比較結果に応じた電荷を発生させる発生回路と、
前記第１の容量素子及び前記第２の容量素子に蓄積された電荷と、前記発生回路が発生させた電荷と、の差分の電荷を出力する減算回路と、
前記減算回路が出力した電荷に応じた電圧を出力する第３の容量素子と、
を備える請求項１又は請求項２に記載の積分回路。
【請求項４】
前記第１の容量素子及び前記第２の容量素子に蓄積された電荷を放電させる第２のスイッチと、
前記第２のスイッチを開閉する制御回路と、
をさらに備える請求項１〜請求項３のいずれか１項に記載の積分回路。
【請求項５】
前記信号電流に含まれる信号成分を検出する検出回路をさらに備え、
前記制御回路は、前記検出回路が前記信号成分を検出してから第１の所定時間後に前記第２のスイッチをオンにする
請求項４に記載の積分回路。
【請求項６】
前記検出回路は、
第１端子から信号電流が入力される低域通過フィルタと、
第１端子が前記低域通過フィルタの第２端子に接続され、第２端子が前記信号入力端子に接続される電圧電流変換回路と、
第１入力端子及び第２入力端子を備え、前記第１入力端子が前記低域通過フィルタの第２端子に接続され、前記第２入力端子が前記電圧電流変換回路の第２端子に接続され、前記第１入力端子から入力された信号と前記第２端子から入力された信号との差に応じた信号を出力する比較器と、
前記低域通過フィルタの第２端子と前記比較器の第１入力端子との間に接続されたレベルシフト回路と、
を備える請求項５に記載の積分回路。
【請求項７】
前記制御回路は、前記検出回路が前記信号成分を検出してから第２の所定時間後に前記第１のスイッチをオンにする。
請求項５又は請求項６に記載の積分回路。
【請求項８】
前記信号電流を複製するカレントミラー回路と、
前記カレントミラー回路により複製された前記信号電流を折り返して入力される第４の容量素子と、
第３のスイッチ及び前記第３のスイッチを介して、前記カレントミラー回路により複製された前記信号電流を折り返して入力される第５の容量素子を備え、前記第４の容量素子と並列に接続された容量回路と、
をさらに備える請求項１〜請求項７のいずれか１項に記載の積分回路。
【請求項９】
前記信号電流に含まれる信号成分を検出する検出回路をさらに備え、
前記検出回路には、前記カレントミラー回路により複製された前記信号電流が入力される
請求項８に記載の積分回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積分回路に関する。
【背景技術】
【０００２】
従来のＡＤ変換器は、信号電流を積分する積分回路と、積分回路による積分値をＡＤ変換するＡＤ変換回路と、をそれぞれ備えていたため、回路規模の増大が問題であった。そこで、このような回路規模の増大を抑制するために、ＡＤ変換機能を備えた積分回路が提案されている。
【０００３】
ＡＤ変換機能を備えた従来の積分回路として、信号電流を積分しながら積分値と所定の閾値とを比較し、積分値が閾値に到達するたびに積分値を破棄し、積分値が閾値に到達した回数に基づいて、信号電流のＡＤ変換を実現する積分回路が提案されている。
【０００４】
しかしながら、このような積分回路では、積分値と閾値とを比較する比較回路の動作が遅延することにより、積分値の破棄が遅くなったり、積分値を破棄している期間の信号電流を積分できなくなったりするため、ＡＤ変換の精度が低下するという課題があった。また、積分値を破棄する際の出力のリンギングや、応答の遅さによる比較器の誤動作を防ぐために、位相余裕の大きい高速な増幅器が必要となり、消費電力が増加するという課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２５７５９３号公報
【非特許文献】
【０００６】
【非特許文献１】IEEE 4th International Workshop on Advances in Sensors and Interfaces, 2011
【非特許文献２】IEEE Nuclear Science Symposium and Medical Imaging conference Record, 2012
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高精度なＡＤ変換機能を備えた、低消費電力な積分回路を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る積分回路は、第１の容量素子と、容量回路と、比較回路と、記憶回路と、演算回路とを備える。第１の容量素子は、信号電流が入力される。容量回路は、第１のスイッチと、第２の容量素子とを備え、第１の容量素子と並列に接続される。第２の容量素子は、第１のスイッチを介して信号電流が入力される。比較回路は、第１の容量素子の電圧と参照電圧とを比較する。記憶回路は、比較回路による比較結果を記憶し、記憶した比較結果に応じて第１のスイッチを開閉する。演算回路は、第１の容量素子及び第２の容量素子による積分値と、記憶回路に記憶された比較結果に応じた値と、の差分に応じた残差信号を出力する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る積分回路を示す概略構成図。
【図２】図１の残差演算回路の一例を示す概略構成図。
【図３】第２実施形態に係る積分回路を示す概略構成図。
【図４】第３実施形態に係る積分回路を示す概略構成図。
【図５】信号検出回路の一例を示す概略構成図。
【図６】図４の残差演算回路の一例を示す図。
【図７】積分値と積分容量の電圧との関係を示す図。
【図８】積分値と出力電圧との関係を示す図。
【図９】図４の残差演算回路の他の例を示す図。
【図１０】第４実施形態に係る積分回路を示す概略構成図。
【図１１】第５実施形態に係る積分回路を示す概略構成図。
【図１２】図１１の積分回路の他の例を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態に係る積分回路について図面を参照して説明する。
【００１１】
（第１実施形態）
まず、第１実施形態に係る積分回路について、図１及び図２を参照して説明する。図１は、本実施形態に係る積分回路を示す概略構成図である。図１に示すように、本実施形態に係る積分回路は、入力端子ＴＩＮと、容量素子Ｃ１と、容量回路Ｘ１，Ｘ２と、比較回路１と、記憶回路２と、残差演算回路３と、残差出力端子ＴＯＲと、デジタル出力端子ＴＯＤとを備える。
【００１２】
入力端子ＴＩＮは、電流源Ｉと接続され、電流源Ｉから信号電流ＩＳＩＧが入力される。信号電流ＩＳＩＧには、不定期に、或いは定期的に、信号成分が含まれる。
【００１３】
容量素子Ｃ１（第１の容量素子）は、一端を入力端子ＴＩＮと接続され、他端をグラウンドと接続される。容量素子Ｃ１は、電流源Ｉから信号電流ＩＳＩＧが入力され、信号電流ＩＳＩＧに応じた電荷を蓄積する。以下では、電荷を蓄積することにより容量素子Ｃ１の一端（高圧側端子）に生じる電圧を電圧Ｖｃと称する。
【００１４】
容量回路Ｘ１は、容量素子Ｃ１と並列に接続されており、スイッチＳＷ１と、容量素子Ｃ２とを備える。スイッチＳＷ１（第１のスイッチ）は、容量素子Ｃ１と容量素子Ｃ２との間に接続される。容量素子Ｃ２（第２の容量素子）は、一端をスイッチＳＷ１に接続され、他端をグラウンドに接続される。容量素子Ｃ２は、スイッチＳＷ１を介して、電流源Ｉから信号電流ＩＳＩＧが入力され、信号電流ＩＳＩＧに応じた電荷を蓄積する。
【００１５】
容量回路Ｘ２は、容量素子Ｃ１と並列に接続されており、スイッチＳＷ２と、容量素子Ｃ３とを備える。スイッチＳＷ２は、容量素子Ｃ１と容量素子Ｃ３との間に接続される。容量素子Ｃ３は、一端をスイッチＳＷ２に接続され、他端をグラウンドに接続される。容量素子Ｃ３は、スイッチＳＷ２を介して、電流源Ｉから信号電流ＩＳＩＧが入力され、信号電流ＩＳＩＧに応じた電荷を蓄積する。
【００１６】
比較回路１は、容量素子Ｃ１の電圧Ｖｃと参照電圧Ｖｒｅｆとが入力され、電圧Ｖｃと参照電圧Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する。具体的には、比較回路１は、電圧Ｖｃと参照電圧Ｖｒｅｆとが一致するたびに、Ｈ（Ｈｉｇｈ）を出力し、それ以外の時は、Ｌ（Ｌｏｗ）を出力する。ＨとＬとは逆であってもよい。
【００１７】
参照電圧Ｖｒｅｆは、所定の定電圧であり、この積分回路に入力されることが想定される最大信号電流ＩＳＩＧが入力されたときの電圧Ｖｃより低く設定される。最大信号電流ＩＳＩＧが入力されたときの電圧Ｖｃを、以下では電圧ＶＭＡＸという（ＶＭＡＸ＞Ｖｒｅｆ）。
【００１８】
記憶回路２は、比較回路１から比較結果に応じた信号、すなわち、Ｈ又はＬが入力され、比較回路１の比較結果（Ｈ又はＬ）を記憶するとともに、記憶した比較結果に応じた開閉信号により、スイッチＳＷ１，ＳＷ２の開閉を制御する。この積分回路では、２回の比較結果に基づく１．５ビットのＡＤ変換を行うため、記憶回路２は、１回目の比較結果（Ｈ又はＬ）と、２回目の比較結果（Ｈ又はＬ）とをそれぞれ記憶し、１回目の比較結果に基づいてスイッチＳＷ１を開閉し、２回目の比較結果に基づいてスイッチＳＷ２を開閉する。
【００１９】
以下では、記憶回路２が開閉信号としてＨを出力するとスイッチＳＷ１，ＳＷ２はオンになり、開閉信号としてＬを出力するとスイッチＳＷ１，ＳＷ２がオフになるものとする。また、記憶回路２は、ｎ回目の比較結果がＨ（Ｌ）の場合、開閉信号としてＨ（Ｌ）を出力するものとする。記憶回路２によるスイッチＳＷ１，ＳＷ２の制御方法については後述する。
【００２０】
記憶回路２に記憶された比較結果は、ＡＤ変換されたデジタル信号として、デジタル出力端子ＴＯＤから出力される。図１に示すように、この積分回路は、デジタル出力端子ＴＯＤを２つ備え、一方の端子から１回目の比較結果（Ｈ又はＬ）が出力され、他方の端子から２回目の比較結果（Ｈ又はＬ）が出力される。
【００２１】
残差演算回路３は、容量素子Ｃ１〜Ｃ３による積分値と、記憶回路２に記憶された比較結果（デジタル信号）に応じた積分値と、の差分に応じた電圧ＶＲを、この積分回路によるＡＤ変換後の残差信号として、残差出力端子ＴＯＲから出力する。残差演算回路３による残差演算は、例えば、容量素子Ｃ１〜Ｃ３に蓄積された電荷と、比較結果に応じた電荷と、の差分を計算することにより行われてもよいし、電圧Ｖｃと比較結果に応じた電圧との差分を計算することにより行われてもよい。
【００２２】
次に、本実施形態に係る積分回路の動作について説明する。なお、動作開始前の積分回路では、スイッチＳＷ１，ＳＷ２はオフであり、容量素子Ｃ１，Ｃ２，Ｃ３には電荷が蓄積されていないものとする。
【００２３】
まず、この積分回路に、入力端子ＴＩＮから信号電流ＩＳＩＧが入力されると、信号電流ＩＳＩＧに応じた電荷が容量素子Ｃ１に蓄積され、容量素子Ｃ１の電圧Ｖｃが上昇する。比較回路１は、電圧Ｖｃと参照電圧Ｖｒｅｆとを比較し、電圧Ｖｃが参照電圧Ｖｒｅｆと一致すると（Ｖｃ＝Ｖｒｅｆ）、比較結果に応じた信号としてＨを出力する。記憶回路２は、Ｈが入力されると、１回目の比較結果をＨと記憶するとともに、スイッチＳＷ１にＨを出力する。これにより、スイッチＳＷ１がオンになる。
【００２４】
スイッチＳＷ１がオンになると、容量素子Ｃ１と容量素子Ｃ２とが並列に接続されるため、容量素子Ｃ１に蓄積された電荷が容量素子Ｃ１，Ｃ２の間で瞬間的に再配分され、容量素子Ｃ１，Ｃ２の電圧が等しくなる。ここで、容量素子Ｃ１，Ｃ２の容量をＣ１，Ｃ２で表すと、スイッチＳＷ１をオンにした後の電圧Ｖｃは、Ｖｒｅｆ×Ｃ１／（Ｃ１＋Ｃ２）となり、参照電圧Ｖｒｅｆより低くなる。
【００２５】
その後、信号電流ＩＳＩＧに応じた電荷は容量素子Ｃ１，Ｃ２に蓄積され、再び電圧Ｖｃが上昇する。比較回路１は、電圧Ｖｃと参照電圧Ｖｒｅｆとを比較し、電圧Ｖｃが参照電圧Ｖｒｅｆと一致すると（Ｖｃ＝Ｖｒｅｆ）、比較結果に応じた信号として再びＨを出力する。記憶回路２は、Ｈが入力されると、２回目の比較結果をＨと記憶するとともに、スイッチＳＷ２にＨを出力する。これにより、スイッチＳＷ２がオンになる。
【００２６】
スイッチＳＷ２がオンになると、容量素子Ｃ１，Ｃ２と容量素子Ｃ３とが並列に接続されるため、容量素子Ｃ１，Ｃ２に蓄積された電荷が容量素子Ｃ１〜Ｃ３の間で瞬間的に再配分され、容量素子Ｃ１〜Ｃ３の電圧が等しくなる。スイッチＳＷ２をオンにした後の電圧Ｖｃは、Ｖｒｅｆ×（Ｃ１＋Ｃ２）／（Ｃ１＋Ｃ２＋Ｃ３）となり、参照電圧Ｖｒｅｆより低くなる。
【００２７】
その後、信号電流ＩＳＩＧに応じた電荷は容量素子Ｃ１〜Ｃ３に蓄積され、再び電圧Ｖｃが上昇する。
【００２８】
信号電流ＩＳＩＧの積分、すなわち、信号電流ＩＳＩＧに応じた電荷の蓄積が終了すると、記憶回路２は、信号電流ＩＳＩＧをＡＤ変換したデジタル信号として、記憶した比較結果をデジタル出力端子ＴＯＤから出力する。その後、記憶回路２は、記憶した比較結果をリセットする。
【００２９】
また、残差演算回路３は、残差信号として、容量素子Ｃ１〜Ｃ３による積分値と、比較結果に応じた積分値との差分に応じた電圧ＶＲを、残差出力端子ＴＯＲから出力する。
【００３０】
以上説明した通り、本実施形態に係る積分回路では、信号電流ＩＳＩＧを積分しながら積分値をＡＤ変換することができる。したがって、この積分回路を用いることにより、ＡＤ変換器の回路規模を小型化することができる。
【００３１】
また、この積分回路では、信号電流ＩＳＩＧの積分は、積分容量として容量素子Ｃ２，Ｃ３を追加しながら行われる。このため、比較回路１や記憶回路２の遅延により、スイッチＳＷ１，ＳＷ２のオンが遅くなった場合であっても、遅延時間分の信号電流ＩＳＩＧは容量素子Ｃ１に蓄積される。したがって、この積分回路は、比較回路１や記憶回路２の動作の遅延による積分値への影響を抑制し、高精度なＡＤ変換を実現することができる。
【００３２】
さらに、この積分回路では、ＡＤ変換の際に積分値が破棄されず、電圧Ｖｃの低下は、容量素子間の電荷の再配分により実現される。すなわち、ＡＤ変換中に、各容量素子に蓄積された電荷の引き抜き（リセット）が行われない。このため、位相余裕の大きい高速な増幅器が不要となり、消費電力を低減することができる。
【００３３】
なお、本実施形態において、積分回路は容量回路を２つ備えるが、これに限られず、容量回路を１つ、或いは３つ以上備える構成も可能である。一般に、積分回路がＮ個（１≦Ｎ）の容量回路を備える場合、容量回路ｎ（１≦ｎ≦Ｎ）は、容量素子Ｃ１と並列に接続され、スイッチＳＷｎ（第１のスイッチ）と容量素子Ｃｎ＋１（第２の容量素子）とを備え、容量素子Ｃｎ＋１はスイッチＳＷｎを介して信号電流ＩＳＩＧが入力される。
【００３４】
そして、記憶回路２はｎ回目の比較結果（Ｈ又はＬ）を記憶するとともに、ｎ回目の比較結果に応じてスイッチＳＷｎを開閉する。ｎ回目の比較結果がＨ（Ｌ）の場合、記憶回路２は開閉信号としてＨ（Ｌ）を出力し、スイッチＳＷｎをオン（オフ）にする。積分回路は、信号電流ＩＳＩＧの積分中、ｎを１ずつ増加させながら同様の動作を繰り返し、信号電流ＩＳＩＧの積分及びＡＤ変換を行う。
【００３５】
ここで、図２は、残差演算回路３の一例を示す概略構成図である。図２の残差演算回路３は、容量素子Ｃ１〜Ｃ３に蓄積された電荷と、比較結果に応じた電荷と、の差分を計算することにより残差信号（電圧ＶＲ）を生成する。図２に示すように、この残差演算回路３は、電荷発生回路３１と、減算回路３２と、容量素子ＣＴとを備える。
【００３６】
電荷発生回路３１は、記憶回路２に記憶された比較結果に応じた電荷を発生させ、蓄積する。電荷発生回路３１が発生させる電荷は、予め設定される。
【００３７】
減算回路３２は、容量素子Ｃ１〜Ｃ３に蓄積された電荷から、電荷発生回路３１が発生させた電荷を減算し、差分の電荷を出力する。
【００３８】
容量素子ＣＴ（第３の容量素子）は、減算回路３２が出力した電荷を蓄積し、蓄積した電荷に応じた電圧を発生させる。減算回路３２が出力した電荷を蓄積することにより生じた容量素子ＣＴの電圧ＶＲが、この積分回路の残差信号となる。
【００３９】
なお、図２の残差演算回路３は、一例にすぎず、残差信号を生成可能な任意の構成とすることが可能である。また、残差演算のために、電荷の代わりに電圧Ｖｃを用いてもよい。
【００４０】
（第２実施形態）
次に、第２実施形態に係る積分回路について、図３を参照して説明する。図３は、本実施形態に係る積分回路を示す概略構成図である。図３に示すように、本実施形態に係る積分回路は、スイッチＳＷＲ０，ＳＷＲ１，ＳＷＲ２と、制御回路４とを備える。他の構成は、第１実施形態と同様である。
【００４１】
スイッチＳＷＲ０，ＳＷＲ１，ＳＷＲ２（第２のスイッチ）は、それぞれ容量素子Ｃ１，Ｃ２，Ｃ３と並列に接続されたリセットスイッチである。スイッチＳＷＲ０〜ＳＷＲ２がオンになることにより、容量素子Ｃ１〜Ｃ３に蓄積された電荷が放電される。
【００４２】
制御回路４は、開閉信号によりスイッチＳＷＲ０〜ＳＷＲ２の開閉をそれぞれ制御するとともに、残差演算開始信号により残差演算回路３が残差演算を開始するタイミングを制御する。以下では、残差演算開始信号として、残差演算回路３にＨが入力されると残差演算が開始されるものとする。残差演算開始信号は信号電流ＩＳＩＧの積分が開始されてから所定時間ｔ１（第１の所定時間）後にＨになり、スイッチＳＷＲ０〜ＳＷＲ２の開閉信号は積分が開始されてから所定時間ｔ２（＞ｔ１）後にＨになるものとする。
【００４３】
この積分回路では、信号電流ＩＳＩＧの積分開始時点で、スイッチＳＷＲ０〜ＳＷＲ２はオフになっているものとする。この積分回路で信号電流ＩＳＩＧの積分が開始されると、所定時間ｔ１後に、制御回路４が残差演算開始信号としてＨを出力し、残差演算回路３が残差演算を開始する。残差演算が終了し、積分開始から所定時間ｔ２が経過すると、制御回路４が開閉信号としてＨを出力し、スイッチＳＷＲ０〜ＳＷＲ２を全てオンにする。これにより、容量素子Ｃ１〜Ｃ３に蓄積された電荷が放電され、容量素子Ｃ１〜Ｃ３が次の信号電流ＩＳＩＧを積分可能な状態となる。
【００４４】
以上説明した通り、この積分回路によれば、残差演算の終了後に、スイッチＳＷＲ０〜ＳＷＲ２をオンにし、容量素子Ｃ１〜Ｃ３に蓄積された電荷を放電することができる。したがって、信号電流ＩＳＩＧを繰り返し積分することができる。
【００４５】
なお、積分の際にスイッチＳＷ１がオフの場合、容量素子Ｃ２には電荷が蓄積されないため、スイッチＳＷＲ１をオンにしなくてもよい。これは、スイッチＳＷＲ２についても同様である。このような制御は、例えば、記憶回路２に記憶された比較結果を用いることにより可能となる。
【００４６】
（第３実施形態）
次に、第３実施形態に係る積分回路について、図４〜図９を参照して説明する。図４は、本実施形態に係る積分回路を示す概略構成図である。図４に示すように、本実施形態に係る積分回路は、分流回路５と、信号検出回路６とを備える。他の構成は、第２実施形態と同様である。
【００４７】
分流回路５は、入力端子ＴＩＮと容量素子Ｃ１との間に接続される。分流回路５は、電流源Ｉから入力された信号電流ＩＳＩＧを所定の比率で分流し、分流した一方の電流を容量素子Ｃ１〜Ｃ３に入力し、他方の電流を信号検出回路６に入力する。したがって、本実施形態では、積分回路が積分する信号電流ＩＳＩＧは、分流回路５により所定の比率で分流された信号電流ＩＳＩＧとなる。なお、分流回路５の代わりに、カレントミラー回路のような信号電流ＩＳＩＧを複製する回路を備える構成も可能である。
【００４８】
信号検出回路６は、分流回路５により所定の比率で分流された他方の電流が入力され、信号電流ＩＳＩＧに含まれる信号成分を検出する。信号検出回路６は、信号成分を検出すると、検出信号を制御回路４に入力する。本実施形態において、制御回路４に検出信号が入力されたタイミングが、信号電流ＩＳＩＧの積分開始のタイミングとなる。
【００４９】
この積分回路では、無信号時、すなわち、信号検出回路６により信号成分が検出されていない期間、制御回路４は、開閉信号としてＨを出力し、スイッチＳＷＲ０〜ＳＷＲ２をオンにしている。このため、容量素子Ｃ１〜Ｃ３には、電荷が蓄積されず、積分は行われない。
【００５０】
信号検出回路６が信号成分を検出し、制御回路４に検出信号が入力されると、制御回路４は、開閉信号としてＬを出力し、スイッチＳＷＲ０〜ＳＷＲ２を全てオフにする。これにより、信号電流ＩＳＩＧの積分が開始される。すなわち、信号検出回路６による検出信号は、積分開始のトリガーとなる。
【００５１】
以降の積分動作は上述の通りであり、比較回路１の比較結果に応じてスイッチＳＷ１，ＳＷ２が順次オンにされ、信号電流ＩＳＩＧが容量素子Ｃ１〜Ｃ３によって積分される。そして、制御回路４は、検出信号が入力されてから所定時間ｔ１後、残差演算回路３に残差演算を開始させ、検出信号が入力されてから所定時間ｔ２後、スイッチＳＷＲ０〜ＳＷＲ２を全てオンにし、容量素子Ｃ１〜Ｃ３を放電させる。記憶回路２は、デジタル信号の出力後、記憶した比較結果をリセットし、スイッチＳＷ１，ＳＷ２をオフにする。これにより、積分回路は、無信号時の状態に戻り、次の信号電流ＩＳＩＧを積分可能となる。
【００５２】
以上説明した通り、この積分回路では、信号検出回路６によって信号電流ＩＳＩＧに含まれる信号成分を検出することにより、積分動作の開始タイミングを取得することができる。
【００５３】
ここで、図５は、本実施形態に係る積分回路の信号検出回路６の一例を示す図である。図６に示すように、この信号検出回路６は、低域通過フィルタＬＰＦと、電圧電流変換回路Ｇｍと、比較器Ｃｏｍと、レベルシフト回路ＬＳとを備える。
【００５４】
低域通過フィルタＬＰＦ（以下、「フィルタＬＰＦ」という）は、入力端子（第１端子）が分流回路５に接続され、出力端子（第２端子）が電圧電流変換回路Ｇｍの入力端子及び比較器Ｃｏｍの正入力端子に接続される。フィルタＬＰＦは、分流回路５から入力された信号電流ＩＳＩＧの低域成分（低周波成分）を通過させ、高域成分（高周波成分）を減衰させる。すなわち、遮断周波数以下の周波数成分を低周波成分として通過させ、遮断周波数より大きい周波数成分を高周波成分として減衰させる。フィルタＬＰＦは、１次のフィルタであってもよいし、２次以上の高次のフィルタであってもよい。以下、分流回路５とフィルタＬＰＦの入力端子との接続点をノードＮ１といい、フィルタＬＰＦの出力端子と電圧電流変換回路Ｇｍの入力端子との接続点をノードＮ２という。
【００５５】
電圧電流変換回路Ｇｍ（以下、「変換回路Ｇｍ」という）は、入力端子（第１端子）がノードＮ２に接続され、出力端子（第２端子）がノードＮ１及び比較器Ｃｏｍの第２入力端子に接続される。変換回路Ｇｍは、入力された電圧に応じた電流を出力する。変換回路Ｇｍは、例えば、トランジスタにより構成される。以下、変換回路Ｇｍの出力端子と比較器Ｃｏｍの負入力端子との接続点をノードＮ３という。
【００５６】
比較器Ｃｏｍは、正入力端子（第１入力端子）と、負入力端子（第２入力端子）と、出力端子とを備える。正入力端子はノードＮ２に接続され、負入力端子はノードＮ１及びノードＮ３に接続され、出力端子は制御回路４に接続される。比較器Ｃｏｍは、正入力端子から入力される基準電圧と、負入力端子から入力される信号電圧と、を比較して、基準電圧と信号電圧との差に応じた信号を出力する。例えば、比較器Ｃｏｍは、信号電圧が基準電圧より大きい場合、第１の信号を出力し、信号電圧が基準電圧より小さい場合、第２の信号を出力する。比較器Ｃｏｍは、例えば、オペアンプにより構成される。
【００５７】
レベルシフト回路ＬＳは、ノードＮ２と比較器Ｃｏｍの正入力端子との間に接続されており、ノードＮ２の電圧Ｖ２を所定の電圧Ｖｔｈだけ降下させて比較器Ｃｏｍに入力する。比較器Ｃｏｍは、入力電圧としてノードＮ１の電圧Ｖ１が入力され、基準電圧としてＶ２−Ｖｔｈが入力される。
【００５８】
次に、この信号検出回路の動作について説明する。以下では、信号電流ＩＳＩＧの大きさをＩ（ｓ）、ノードＮ１の電圧をＶ１（ｓ）、フィルタＬＰＦの出力端子の電圧をＶ２（ｓ）、フィルタＬＰＦの伝達関数をＨＬＰＦ（ｓ）、変換回路Ｇｍの電圧電流変換係数をＧｍ、変換回路Ｇｍの出力抵抗をｒｏと表し、出力抵抗ｒｏは電圧電流変換係数の逆数（１／Ｇｍ）より十分大きいものとする（ｒｏ＞１／Ｇｍ）。ＨＬＰＦ（ｓ）＝１／（１＋ｓ／ωｃ）とすると、比較器Ｃｏｍの負入力端子に入力される信号電圧、すなわち電圧Ｖ１は以下の式で表される。
Ｖ１（ｓ）＝Ｉ（ｓ）・ｒｏ／（１＋ＨＬＰＦ（ｓ）・Ｇｍ・ｒｏ）
＝Ｉ（ｓ）・ｒｏ・（１＋ｓ／ωｃ）／（１＋Ｇｍ・ｒｏ＋ｓ／ωｃ）・・・（１）
【００５９】
上記の式（１）において、ωｃはフィルタＬＰＦのカットオフ周波数であり、ｓはラプラス変数である。式（１）より、信号電流ＩＳＩＧは、低域成分が略１／Ｇｍのゲインで電圧Ｖ１に変換され、高域成分が略ｒｏのゲインで電圧Ｖ１に変換されることがわかる。上述の通り、ｒｏ＞１／Ｇｍであるから、信号電圧は、信号電流ＩＳＩＧの高域成分を低域成分より大きく増幅した電圧Ｖ１となる。
【００６０】
これに対して、比較器Ｃｏｍの正入力端子に入力される基準電圧は以下の式で表される。
Ｖ２（ｓ）−Ｖｔｈ＝Ｉ（ｓ）ｒｏ／（１＋Ｇｍ・ｒｏ＋ｓ／ωｃ）−Ｖｔｈ・・・（２）
【００６１】
上記の式（２）より、信号電流ＩＳＩＧは、低域成分が略１／Ｇｍのゲインで電圧Ｖ２に変換され、高域成分が１／Ｇｍより小さいゲインで電圧Ｖ２に変換されることがわかる。
【００６２】
この信号検出回路では、信号電流ＩＳＩＧの高域成分を強調して変換した電圧Ｖ１と、信号電流ＩＳＩＧの高域成分を抑制して変換した電圧Ｖ２−Ｖｔｈとを比較器Ｃｏｍで比較して信号電流ＩＳＩＧに含まれる信号成分を検出する。信号成分の入力時には、高域成分が多く含まれ、電圧Ｖ１と電圧Ｖ２−Ｖｔｈとの差が強調されるため、信号電流ＩＳＩＧが小さい場合であっても、精度よく信号成分を検出することができる。
【００６３】
また、入力電圧Ｖ１と比較される基準電圧Ｖ２−Ｖｔｈは、信号電流ＩＳＩＧから生成されるため、信号成分を含む信号電流ＩＳＩＧの入力頻度の変動に応じて変動する。したがって、信号成分を含む信号電流ＩＳＩＧが不定期に入力され、信号電流ＩＳＩＧの直流成分が変動する場合であっても、基準電圧は当該直流成分に追従して変動する。これにより、信号検出回路は、信号成分を含む信号電流ＩＳＩＧが不定期に入力される場合であっても、信号成分を精度よく検出することができる。
【００６４】
さらに、この信号検出回路は、レベルシフト回路ＬＳによって、信号成分が入力されたか否かを判定するための閾値電圧Ｖｔｈを任意に設定することができるため、信号電流ＩＳＩＧの直流成分の揺らぎや比較器Ｃｏｍの入力オフセットに起因する誤検出を抑制することができる。
【００６５】
図４のような信号検出回路６を用いることにより、信号成分を精度よく検出することができるため、積分動作の開始タイミングが正確になる。したがって、積分回路の積分精度を向上させることができる。
【００６６】
図６は、本実施形態に係る積分回路の残差演算回路３の一例を示す図である。図６に示すように、この残差演算回路３は、容量素子ＣＤ１，ＣＤ２と、スイッチＳＷＤ１１，ＳＷＤ１２，ＳＷＤ２１，ＳＷＤ２２，ＳＷＴと、増幅回路ＡＭＰと、容量素子ＣＴと、ＡＮＤ回路ＡＮＤ１，ＡＮＤ２と、を備える。上述の電荷発生回路３１及び減算回路３２は、容量素子ＣＤ１，ＣＤ２と、スイッチＳＷＤ１１，ＳＷＤ１２，ＳＷＤ２１，ＳＷＤ２２，ＳＷＴと、増幅回路ＡＭＰと、ＡＮＤ回路ＡＮＤ１，ＡＮＤ２とにより構成され、スイッチＳＷＤ１１，ＳＷＤ１２，ＳＷＤ２１，ＳＷＤ２２が切り替わることにより、それぞれの機能が実現される。
【００６７】
増幅回路ＡＭＰは、容量素子ＣＴと並列に接続され、容量素子Ｃ１〜Ｃ３に蓄積された電荷を負帰還により容量素子ＣＴに転送する。増幅回路ＡＭＰの出力端子は、残差出力端子ＴＯＲと接続される。
【００６８】
スイッチＳＷＴは、容量素子Ｃ１及び容量回路Ｘ１，Ｘ２と残差演算回路３との間を接続又は開放するスイッチであり、制御回路４からの残差演算開始信号により開閉される。スイッチＳＷＴは、残差演算開始信号がＨのときオンになり、Ｌのときオフになる。
【００６９】
容量素子ＣＤ１は、比較回路１の１回目の比較結果に応じた電荷を発生させて蓄積する。容量素子ＣＤ１は、一端をスイッチＳＷＤ１１と接続され、他端をスイッチＳＷＤ１２と接続される。
【００７０】
スイッチＳＷＤ１１，ＳＷＤ１２は、切り替え可能なスイッチである。スイッチＳＷＤ１１は、容量素子ＣＤ１の一端を、グラウンド又は容量素子ＣＴと接続する。スイッチＳＷＤ１２は、容量素子ＣＤ１の他端を、参照電圧Ｖｒｅｆの電圧源又はグラウンドと接続する。スイッチＳＷＤ１１，ＳＷＤ１２は、ＡＮＤ回路ＡＮＤ１からの切替信号により接続を切り替えられる。
【００７１】
ＡＮＤ回路ＡＮＤ１は、記憶回路２から１回目の比較結果が入力され、制御回路４から残差演算開始信号が入力され、スイッチＳＷＤ１１，ＳＷＤ１２の接続を切り替える切替信号（Ｈ又はＬ）を出力する。具体的には、ＡＮＤ回路ＡＮＤ１は、１回目の比較結果がＨ、かつ、残差演算開始信号がＨのとき、切替信号Ｈを出力し、それ以外の時は切替信号としてＬを出力する。
【００７２】
ＡＮＤ回路ＡＮＤ１の切替信号がＬの時、容量素子ＣＤ１は、スイッチＳＷＤ１１，ＳＷＤ１２によって、参照電圧Ｖｒｅｆの電圧源とグラウンドとの間に接続される。したがって、容量素子ＣＤ１には、参照電圧Ｖｒｅｆと容量素子ＣＤ１の容量ＣＤ１に応じた電荷が発生して蓄積される。これにより、電荷発生回路３１の機能が実現される。
【００７３】
ＡＮＤ回路ＡＮＤ１の切替信号がＨの時、容量素子ＣＤ１は、スイッチＳＷＤ１１，ＳＷＤ１２によって、容量素子ＣＴとグラウンドとの間に接続される。切替信号がＬの間に容量素子ＣＤ１の一端には−Ｖｒｅｆ×ＣＤ１の電荷が蓄積されるため、切替信号がＨになると、容量素子ＣＴからＶｒｅｆ×ＣＤ１の電荷が引き抜かれる。これにより、減算回路３２の機能が実現される。
【００７４】
容量素子ＣＤ２は、比較回路１の２回目の比較結果に応じた電荷を発生させて蓄積する。容量素子ＣＤ２は、一端をスイッチＳＷＤ２１と接続され、他端をスイッチＳＷＤ２２と接続される。
【００７５】
スイッチＳＷＤ２１，ＳＷＤ２２は、切り替え可能なスイッチである。スイッチＳＷＤ２１は、容量素子ＣＤ２の一端を、グラウンド又は容量素子ＣＴと接続する。スイッチＳＷＤ２２は、容量素子ＣＤ２の他端を、参照電圧Ｖｒｅｆの電圧源又はグラウンドと接続する。スイッチＳＷＤ２１，ＳＷＤ２２は、ＡＮＤ回路ＡＮＤ２からの切替信号により接続を切り替えられる。
【００７６】
ＡＮＤ回路ＡＮＤ２は、記憶回路２から２回目の比較結果が入力され、制御回路４から残差演算開始信号が入力され、スイッチＳＷＤ２１，ＳＷＤ２２の接続を切り替える切替信号（Ｈ又はＬ）を出力する。具体的には、ＡＮＤ回路ＡＮＤ２は、２回目の比較結果がＨ、かつ、残差演算開始信号がＨのとき、切替信号Ｈを出力し、それ以外の時は切替信号としてＬを出力する。
【００７７】
ＡＮＤ回路ＡＮＤ２の切替信号がＬの時、容量素子ＣＤ２は、スイッチＳＷＤ２１，ＳＷＤ２２によって、参照電圧Ｖｒｅｆの電圧源とグラウンドとの間に接続される。したがって、容量素子ＣＤ２には、参照電圧Ｖｒｅｆと容量素子ＣＤ２の容量ＣＤ２に応じた電荷が発生して蓄積される。これにより、電荷発生回路３１の機能が実現される。
【００７８】
ＡＮＤ回路ＡＮＤ２の切替信号がＨの時、容量素子ＣＤ２は、スイッチＳＷＤ２１，ＳＷＤ２２によって、容量素子ＣＴとグラウンドとの間に接続される。切替信号がＬの間に容量素子ＣＤ２の一端には−Ｖｒｅｆ×ＣＤ２の電荷が蓄積されるため、切替信号がＨになると、容量素子ＣＴからＶｒｅｆ×ＣＤ２の電荷が引き抜かれる。これにより、減算回路３２の機能が実現される。
【００７９】
この残差演算回路３では、信号検出回路６が信号成分を検出し、制御回路４に検出信号が入力されると、容量素子Ｃ１〜Ｃ３により信号電流ＩＳＩＧの積分が開始される。その後、所定時間ｔ１が経過すると、制御回路４から残差演算開始信号としてＨが出力される。これにより、スイッチＳＷＴがオンになる。また、１回目の比較結果がＨの場合、ＡＮＤ回路ＡＮＤ１の切替信号がＨになり、容量素子ＣＤ１が容量素子ＣＴに接続される。さらに、２回目の比較結果がＨの場合、ＡＮＤ回路ＡＮＤ２の切替信号がＨになり、容量素子ＣＤ２が容量素子ＣＴに接続される。
【００８０】
これにより、容量素子Ｃ１〜Ｃ３から電荷が容量素子ＣＴに転送されるとともに、容量素子ＣＴから容量素子ＣＤ１，ＣＤ２へ、比較結果に応じた電荷が引き抜かれ、残りの電荷が容量素子ＣＴに残り、残差信号として容量素子ＣＴの電圧ＶＲが出力される。これにより、残差演算が実現される。
【００８１】
ここで、図７は、この積分回路における、積分値と電圧Ｖｃとの関係を示す図である。上記の積分値とは、容量素子Ｃ１〜Ｃ３に蓄積された電荷の量のことである。図７において、横軸は積分値を示し、縦軸は容量素子Ｃ１の電圧Ｖｃを示し、Ｑは最大信号電流ＩＳＩＧが入力されたときの積分値を示す。このとき、Ｑ＝ＶＭＡＸ×（Ｃ１＋Ｃ２＋Ｃ３）となる。参照電圧ＶｒｅｆはＶｒｅｆ＝ＶＭＡＸ×３／４に設定され、容量素子Ｃ１〜Ｃ３の容量はそれぞれＣ１＝１８Ｃ（Ｆ）、Ｃ２＝１２Ｃ（Ｆ）、Ｃ３＝６Ｃ（Ｆ）に設定されているものとする。ここで、Ｃは所定の容量を表している。
【００８２】
このように設定された積分回路に信号電流ＩＳＩＧが入力されると、まず、信号電流ＩＳＩＧにより容量素子Ｃ１に電荷が蓄積され電圧Ｖｃが上昇する。容量素子Ｃ１にＱ×３／８の電荷が蓄積されると、Ｖｃ＝Ｖｒｅｆとなり、比較回路１が比較結果としてＨを出力する。記憶回路２は、１回目の比較結果としてＨを記憶するとともに、スイッチＳＷ１に開閉信号としてＨを出力し、スイッチＳＷ１をオンにする。これにより、容量素子Ｃ１に蓄積された電荷（＝Ｑ×３／８）が容量素子Ｃ１，Ｃ２に再配分され、電圧Ｖｃは、ＶＭＡＸ×９／２０まで低下する。
【００８３】
その後、容量素子Ｃ１，Ｃ２に電荷が蓄積され、電圧Ｖｃが上昇する。容量素子Ｃ１，Ｃ２にＱ×５／８の電荷が蓄積されると、再びＶｃ＝Ｖｒｅｆとなり、比較回路１が比較結果としてＨを出力する。記憶回路２は、２回目の比較結果としてＨを記憶するとともに、スイッチＳＷ２に開閉信号としてＨを出力し、スイッチＳＷ２をオンにする。これにより、容量素子Ｃ１，Ｃ２に蓄積された電荷（＝Ｑ×５／８）が容量素子Ｃ１〜Ｃ３に再配分され、電圧Ｖｃは、ＶＭＡＸ×５／８まで低下する。
【００８４】
その後は、容量素子Ｃ１〜Ｃ３により信号電流ＩＳＩＧの積分が継続される。図６の積分回路は、１．５ビットのＡＤ変換を行う構成のため、比較回数は２回までであり、電圧Ｖｃが参照電圧Ｖｒｅｆを越えても、Ｖｃ≦ＶＭＡＸの範囲で積分を継続する。
【００８５】
この積分回路では、容量素子Ｃ１〜Ｃ３に蓄積された電荷（積分値）から、比較結果に応じた電荷を引き抜き、残った電荷が容量素子ＣＴに残る。そして、残った電荷により生じる容量素子ＣＴの電圧ＶＲが残差信号となる。
【００８６】
ここで、図８は、この積分回路における、積分値と電圧ＶＲとの関係を示す図である。図８において、横軸は積分値を示し、縦軸は残差演算後の電圧ＶＲを示す。最大信号電流ＩＳＩＧが入力された時、ＶＲ＝ＶＭＡＸとなるように、容量素子ＣＴの容量はＣＴ＝１８Ｃ（Ｆ）に設定されているものとする。
【００８７】
１．５ビットのＡＤ変換を実現するためには、残差演算後の電圧ＶＲが所定の電圧で一定となるように、積分値から電荷を減算する必要がある。図８の場合、積分値がＱ×３／８，Ｑ×５／８の時にそれぞれ残差演算が行われているが、いずれの場合も、残差演算後の電圧ＶＲは、ＶＲ＝ＶＭＡＸ／４で一定となっている。なお、残差演算後の電圧ＶＲは、ＶＭＡＸ／４は、任意に設定可能であるが、０より大きい値に設定するのが好ましい。これにより、容量素子Ｃ１〜Ｃ３，ＣＴ，ＣＤ１，ＣＤ２に蓄積された電荷のオフセットによる影響を抑制することができる。
【００８８】
図８において、積分値がＱ×３／８未満の場合、すなわち、電圧Ｖｃが参照電圧Ｖｒｅｆと１回も一致しない場合、残差演算は行われない。積分値がＱ×３／８以上Ｑ×５／８未満の場合、すなわち、電圧Ｖｃが参照電圧Ｖｒｅｆと１回だけ一致した場合、残差演算回路３により積分値からＱ／４の電荷が減算される。積分値がＱ×５／８以上の場合、すなわち、電圧Ｖｃが参照電圧Ｖｒｅｆと２回一致した場合、残差演算回路３により積分値からＱ／２の電荷が減算される。
【００８９】
上記のような電荷の減算は、例えば、容量素子ＣＤ１，ＣＤ２の容量を、ＣＤ１＝ＣＤ２＝１２Ｃ（Ｆ）と設定することにより実現できる。これにより、Ｖｒｅｆ×ＣＤ１＝Ｖｒｅｆ×ＣＤ２＝ＶＭＡＸ×３／４×１２Ｃ＝Ｑ／４となる。したがって、電圧Ｖｃが参照電圧Ｖｒｅｆと１回だけ一致した場合、容量素子ＣＤ１に蓄積されたＱ／４の電荷が減算され、電圧Ｖｃが参照電圧Ｖｒｅｆと２回一致した場合、容量素子ＣＤ１，ＣＤ２に蓄積されたＱ／２（Ｑ／４＋Ｑ／４）の電荷が減算される。
【００９０】
なお、図６の残差演算回路３では、電圧Ｖｃが参照電圧Ｖｒｅｆと２回一致した場合、容量素子ＣＤ１，ＣＤ２の両方に蓄積された電荷を減算する構成となっているが、容量素子ＣＤ２の電荷のみを減算する構成としてもよい。この場合、図９に示すように、ＡＮＤ回路ＡＮＤ１に２回目の比較結果を反転して入力するとともに、容量素子ＣＤ２の容量をＣＤ２＝２４Ｃ（Ｆ）とすればよい。
【００９１】
（第４実施形態）
次に、第４実施形態に係る積分回路について、図１０を参照して説明する。図１０は、本実施形態に係る積分回路を示す概略構成図である。図１０に示すように、本実施形態に係る積分回路は、ＡＮＤ回路ＡＮＤ３と、ＡＮＤ回路ＡＮＤ４と、ＯＲ回路ＯＲ１と、ＯＲ回路ＯＲ２とを備える。他の構成は、第３実施形態と同様である。本実施形態の積分回路では、信号電流ＩＳＩＧの積分が開始されてから所定時間ｔ３（第２の所定時間）（＜ｔ１）後にスイッチＳＷ１，ＳＷ２がオンになり、容量素子Ｃ１〜Ｃ３に蓄積された電荷が再配分される。そして、所定時間ｔ１後にスイッチＳＷ１，ＳＷ２がオフになるとともに残差演算が開始される。
【００９２】
ＯＲ回路ＯＲ１は、記憶回路２から比較回路１による１回目の比較結果が入力され、制御回路４から再配分開始信号が入力され、出力信号（Ｈ又はＬ）を出力する。具体的には、ＯＲ回路ＯＲ１は、１回目の比較結果及び再配分開始信号の少なくとも一方としてＨが入力されたとき出力信号としてＨを出力し、それ以外の時は出力信号としてＬを出力する。再配分開始信号は、信号検出回路６が信号検出後、所定時間ｔ３後にＨになる信号である。
【００９３】
ＡＮＤ回路ＡＮＤ３は、ＯＲ回路ＯＲ１の出力信号が入力され、制御回路４から積分信号が入力され、スイッチＳＷ１に開閉信号を出力する。積分信号は、信号成分が検出されるとＨになり、所定時間ｔ１にＬになる信号である。ＡＮＤ回路ＡＮＤ３は、ＯＲ回路ＯＲ１の出力信号がＨ、かつ積分信号がＨのときにＨを出力し、それ以外の時はＬを出力する。
【００９４】
ＯＲ回路ＯＲ２は、記憶回路２から比較回路１による２回目の比較結果が入力され、制御回路４から再配分開始信号が入力され、出力信号（Ｈ又はＬ）を出力する。具体的には、ＯＲ回路ＯＲ２は、２回目の比較結果及び再配分開始信号の少なくとも一方としてＨが入力されたとき出力信号としてＨを出力し、それ以外の時は出力信号としてＬを出力する。
【００９５】
ＡＮＤ回路ＡＮＤ４は、ＯＲ回路ＯＲ２の出力信号が入力され、制御回路４から積分信号が入力され、スイッチＳＷ２に開閉信号を出力する。ＡＮＤ回路ＡＮＤ４は、ＯＲ回路ＯＲ２の出力信号がＨ、かつ積分信号がＨのときにＨを出力し、それ以外の時はＬを出力する。
【００９６】
この積分回路では、信号検出回路６が信号成分を検出すると、積分信号がＨになるとともに、信号電流ＩＳＩＧの積分が開始する。電圧Ｖｃが参照電圧Ｖｒｅｆと１回目に一致すると、１回目の比較結果がＨになり、ＯＲ回路ＯＲ１がＨを出力し、ＡＮＤ回路ＡＮＤ３の開閉信号がＨになる。これにより、スイッチＳＷ１がオンになり、容量素子Ｃ１，Ｃ２による積分が開始させる。同様に、電圧Ｖｃが参照電圧Ｖｒｅｆと２回目に一致すると、２回目の比較結果がＨになり、ＯＲ回路ＯＲ２がＨを出力し、ＡＮＤ回路ＡＮＤ４の開閉信号がＨになる。これにより、スイッチＳＷ２がオンになり、容量素子Ｃ１〜Ｃ３による積分が開始させる。ここまでの動作は、上述の各実施形態と同様である。
【００９７】
その後、信号検出から所定時間ｔ３が経過すると、再配分開始信号がＨになる。これにより、比較結果に関わらず、ＯＲ回路ＯＲ１及びＯＲ回路ＯＲ２の出力がいずれもＨになり、ＡＮＤ回路３及びＡＮＤ回路ＡＮＤ４の出力がいずれもＨになる。したがって、スイッチＳＷ１，ＳＷ２がいずれもオンになる。各容量素子に蓄積された電荷は、スイッチＳＷ１，ＳＷ２がいずれもオンになることにより、容量素子Ｃ１〜Ｃ３に再配分される。
【００９８】
その後、信号検出から所定時間ｔ１が経過すると積分信号はＬになり、ＡＮＤ回路ＡＮＤ３，ＡＮＤ４の出力がＬになる。これにより、スイッチＳＷ１，ＳＷ２がオフになる。また、演算開始信号がＨになり、残差演算が開始される。したがって、残差演算は、再配分後に容量素子Ｃ１に蓄積された電荷により行われる。
【００９９】
以上説明した通り、本実施形態の積分回路によれば、残差演算を再配分後の容量素子Ｃ１に蓄積された電荷により行うことができる。再配分により、残差演算に用いられる電荷は、再配分前のＣ１／（Ｃ１＋Ｃ２＋Ｃ３）倍となっているため、残差演算のために電荷発生回路３１が発生させる電荷もＣ１／（Ｃ１＋Ｃ２＋Ｃ３）倍となる。このために、容量素子ＣＤ１，ＣＤ２の容量をＣ１／（Ｃ１＋Ｃ２＋Ｃ３）倍に削減し、積分回路の回路面積を縮小させることができる。
【０１００】
（第５実施形態）
次に、第５実施形態に係る積分回路について、図１１及び図１２を参照して説明する。図１１は、本実施形態に係る積分回路を示す概略構成図である。図１１に示すように、本実施形態に係る積分回路は、容量素子Ｃ１Ｂと、容量回路Ｘ１Ｂ，Ｘ２Ｂと、分流回路５と、カレントミラー回路７とを備える。他の構成は第１実施形態と同様である。
【０１０１】
なお、図１１における容量素子Ｃ１Ａ及び容量回路Ｘ１Ａ，Ｘ２Ａは、図１における容量素子Ｃ１及び容量回路Ｘ１，Ｘ２と同一の構成である。図１において、容量素子Ｃ１，Ｃ２，Ｃ３は、他端をグラウンドに接続されたが、本実施形態では、容量素子Ｃ１Ａ，Ｃ２Ａ，Ｃ３Ａは、他端を基準電圧Ｖｒｅｆ２の電圧源に接続される。分流回路５は、第３実施形態で説明した通りである。
【０１０２】
カレントミラー回路７は、分流回路５と容量素子Ｃ１Ｂ及び容量回路Ｘ１Ｂ，Ｘ２Ｂとの間に接続されており、分流回路５により分流された信号電流ＩＳＩＧを複製して出力する。
【０１０３】
容量素子Ｃ１Ｂ（第４の容量素子）は、一端をカレントミラー回路７と接続され、他端を容量素子Ｃ１Ａの他端と接続されている。このため、容量素子Ｃ１Ａ，Ｃ１Ｂの他端には、基準電圧Ｖｒｅｆ２が印加される。容量素子Ｃ１Ｂには、カレントミラー回路７により複製された信号電流ＩＳＩＧが折り返して入力される。
【０１０４】
容量回路Ｘ１Ｂは、容量素子Ｃ１Ｂと並列に接続されており、スイッチＳＷ１Ｂと、容量素子Ｃ２Ｂとを備える。スイッチＳＷ１Ｂ（第３のスイッチ）は、カレントミラー回路７と容量素子Ｃ２Ｂとの間に接続される。スイッチＳＷ１Ｂは、スイッチＳＷ１Ａと同様の開閉信号により開閉を制御される。容量素子Ｃ２Ｂ（第５の容量素子）は、一端をスイッチＳＷ１Ｂに接続され、他端を容量素子Ｃ２Ａの他端と接続される。これにより、容量素子Ｃ２Ａ，Ｃ２Ｂの他端には、基準電圧Ｖｒｅｆ２が印加される。容量素子Ｃ２Ｂには、カレントミラー回路７により複製された信号電流ＩＳＩＧが折り返して入力される。
【０１０５】
容量回路Ｘ２Ｂは、容量素子Ｃ１Ｂと並列に接続されており、スイッチＳＷ２Ｂと、容量素子Ｃ３Ｂとを備える。スイッチＳＷ２Ｂ（第４のスイッチ）は、カレントミラー回路７と容量素子Ｃ３Ｂとの間に接続される。スイッチＳＷ２Ｂは、スイッチＳＷ２Ａと同様の開閉信号により開閉を制御される。容量素子Ｃ３Ｂ（第５の容量素子）は、一端をスイッチＳＷ２Ｂに接続され、他端を容量素子Ｃ３Ａの他端と接続される。これにより、容量素子Ｃ３Ａ，Ｃ３Ｂの他端には、基準電圧Ｖｒｅｆ２が印加される。容量素子Ｃ３Ｂには、カレントミラー回路７により複製された信号電流ＩＳＩＧが折り返して入力される。
【０１０６】
本実施形態において、残差演算回路３は、容量素子Ｃ１Ａ〜Ｃ３Ａによる積分値に基づく残差信号と、容量素子Ｃ１Ｂ〜Ｃ３Ｂによる積分値に基づく残差信号と、をそれぞれ出力する。そのため、図１１に示すように、この積分回路は、残差出力端子ＴＯＲを２つ備える。
【０１０７】
このような構成により、本実施形態に係る積分回路では、基準電圧Ｖｒｅｆ２を中心とした差動信号として、残差信号を出力することができる。
【０１０８】
図１２は、本実施形態に係る積分回路の他の例を示す図である。図１２の積分回路は、制御回路４と、信号検出回路６と、をさらに備える。この積分回路では、カレントミラー回路７の出力が２系統設けられ、一方が差動側、すなわち、容量素子Ｃ１Ｂ及び容量回路Ｘ１Ｂ，Ｘ２Ｂと接続され、他方が信号検出回路６と接続されている。
【０１０９】
このような構成によれば、信号成分を検出することができるとともに、分流回路５から入力された信号電流ＩＳＩＧを減少させることなく差動側に入力して積分することができる。したがって、信号電流ＩＳＩＧの減少による信号対雑音比の劣化を抑制することができる。
【０１１０】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１１】
１：比較回路、２：記憶回路、３：残差演算回路、４：制御回路、５：分流回路、６：信号検出回路、７：カレントミラー回路、３１：電荷発生回路、３２：減算回路、Ｘ：容量回路、Ｃ：容量素子、Ｓ：スイッチ、Ｉ：電流源、ＴＩＮ：入力端子、ＴＯＲ：残差出力端子、ＴＯＤ：デジタル出力端子、ＡＮＤ：ＡＮＤ回路、ＯＲ：ＯＲ回路
【図１】
2015228578.tif 000003
【図２】
2015228578.tif 000004
【図３】
2015228578.tif 000005
【図４】
2015228578.tif 000006
【図５】
2015228578.tif 000007
【図６】
2015228578.tif 000008
【図７】
2015228578.tif 000009
【図８】
2015228578.tif 000010
【図９】
2015228578.tif 000011
【図１０】
2015228578.tif 000012
【図１１】
2015228578.tif 000013
【図１２】
2015228578.tif 000014