(57)【要約】【課題】ブートストラップスイッチの昇圧用コンデンサを駆動する際に生じる入力信号の歪みを軽減するブートストラップスイッチ回路を提供する。【解決手段】本発明のブートストラップスイッチ回路は、昇圧用コンデンサと、ブートストラップスイッチを有し、前記昇圧用コンデンサは、前記ブートストラップスイッチがＯＮとなった時刻から第１の期間の間、入力電圧により昇圧され、昇圧後の出力電圧が前記入力電圧に追従して変動するブートストラップスイッチ回路であって、前記第１の期間のうち、前記ブートストラップスイッチがＯＮとなった時刻の直後の一定期間である第２の期間において、入力電圧に対する基準電圧を昇圧用コンデンサの一端に接続し、前記第１の期間のうち、前記第２の期間終了後の第３の期間において、前記基準電圧を前記昇圧用コンデンサの一端から切り離し、前記入力電圧を前記昇圧用コンデンサの一端に接続する第１のスイッチを備えることを特徴とする。【選択図】図２
2015167331.tif 000002
【特許請求の範囲】
【請求項１】
昇圧用コンデンサと、ブートストラップスイッチを有し、前記昇圧用コンデンサは、前記ブートストラップスイッチがＯＮとなった時刻から第１の期間の間、入力電圧により昇圧され、昇圧後の出力電圧が前記入力電圧に追従して変動するブートストラップスイッチ回路であって、
前記第１の期間のうち、前記ブートストラップスイッチがＯＮとなった時刻の直後の一定期間である第２の期間において、入力電圧に対する基準電圧を昇圧用コンデンサの一端に接続し、
前記第１の期間のうち、前記第２の期間終了後の第３の期間において、前記基準電圧を前記昇圧用コンデンサの一端から切り離し、前記入力電圧を前記昇圧用コンデンサの一端に接続する
第１のスイッチを備えることを特徴とするブートストラップスイッチ回路。
【請求項２】
前記第２の期間において、前記基準電圧を前記昇圧用コンデンサの一端に接続し、前記入力電圧を前記昇圧用コンデンサの一端から切り離し、
前記第３の期間において、前記入力電圧を前記昇圧用コンデンサの一端に接続し、前記基準電圧を前記昇圧用コンデンサの一端から切り離す
ように制御される第２のスイッチを備えることを特徴とする請求項１に記載のブートストラップスイッチ回路。
【請求項３】
前記第１の期間の開始を示すパルスのエッジを検出して、前記第２の期間の開始のタイミングを生成することを特徴とする、請求項１又は２に記載のブートストラップ回路。
【請求項４】
前記第１の期間の開始を示すパルスのエッジを検出して、前記第２の期間の開始を示すパルスおよび第３の期間の開始を示すパルスを生成する論理回路を備えることを特徴とする、請求項３に記載のブートストラップスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップスイッチ回路に関し、より詳細には、ブートストラップスイッチの昇圧用コンデンサを駆動する際に生じる入力信号の歪みを軽減するブートストラップスイッチに関する。
【背景技術】
【０００２】
近年、携帯電話等の無線通信基地局に用いられるＡ／Ｄコンバータ等において、数百ＭＨｚ帯の非常に高周波の入力信号を、非常に高い精度で大容量のデジタル信号に変換することを要求されている。特に、高周波の入力信号を精度よくサンプルするためには、小サイズでありながら通電時の抵抗値が小さく、入力信号電圧依存性の非常に少ないスイッチが必要となる。通常、これらのスイッチはＭＯＳＦＥＴなどの電界効果トランジスタによって構成されるが、ＭＯＳＦＥＴの微細化に伴う電源電圧の低下に伴い、通電時の抵抗値は増加し、また入力電圧に対して大きな依存性があるため、高周波の入力信号の高精度のサンプルを困難にしている。これらの問題点を解決する手段として、これまで広くブートストラップスイッチ回路が用いられてきた。
【０００３】
図１は、従来のブートストラップスイッチ回路（例えば、特許文献１参照）を示す回路構成図である。図１のブートストラップスイッチ回路１００は、電源電圧ＶＤＤを出力する電源１０１と、電源１０１にそれぞれドレインが接続されたＮＭＯＳトランジスタ１１１、１１２と、トッププレートがＮＭＯＳトランジスタ１１１のソースおよびＮＭＯＳトランジスタ１１２のゲートに接続されたコンデンサ１３１と、トッププレートがＮＭＯＳトランジスタ１１１のゲートおよびＮＭＯＳトランジスタ１１２のソースに接続されたコンデンサ１３２と、コンデンサ１３１のボトムプレートが接続されたクロック信号ノードＰＨＩＺ１０５と、入力側にコンデンサ１３１のボトムプレートが、出力側にコンデンサ１３２のボトムプレートが接続されたインバータ１３５とを備えている。ここでブートストラップスイッチ回路１００は、ＮＭＯＳトランジスタ１１１、１１２と、コンデンサ１３１、１３２と、インバータ１３５とによりチャージ・ポンプ回路を形成している。
【０００４】
また、ブートストラップスイッチ回路１００は、ドレインが電源１０１に、ゲートがＮＭＯＳトランジスタ１１２のゲートに接続されたＮＭＯＳトランジスタ１１３と、トッププレートがＮＭＯＳトランジスタＭＮ１１３のソースに接続された昇圧用コンデンサ１３３と、ドレインが昇圧用コンデンサ１３３のボトムプレートに、ゲートがクロック信号ノードＰＨＩＺ１０５に接続されたＮＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１１４のソースが接続された電圧ＶＳＳのグラウンド１０２とを備える。また、ブートストラップスイッチ回路１００は、ソースが電源１０１に接続されたＰＭＯＳトランジスタ１２１と、ソースが昇圧用コンデンサ１３３のボトムプレートに接続されたＮＭＯＳトランジスタ１１５と、ＰＭＯＳトランジスタ１２１のゲートおよびＮＭＯＳトランジスタ１１５のゲートに接続されたクロック信号ノードＰＨＩ１０６と、ゲートがＰＭＯＳトランジスタ１２１のドレインおよびＮＭＯＳトランジスタ１１５のドレインに、ソースが昇圧用コンデンサ１３３のトッププレートに接続されたＰＭＯＳトランジスタ１２２とを備える。また、ブートストラップスイッチ回路１００は、ドレインがＰＭＯＳトランジスタ１２２のドレインと、ゲートが電源１０１と接続されるＮＭＯＳトランジスタ１１６と、ドレインがＮＭＯＳトランジスタ１１６のソースと接続されるＮＭＯＳトランジスタ１１７と、ＮＭＯＳトランジスタ１１７のゲートと接続されるクロック信号ノードＰＨＩＺ１０７と、ＮＭＯＳトランジスタ１１７のソースに接続される電圧ＶＳＳのグラウンド１０３と、ドレインがＰＭＯＳトランジスタ１２２のゲートに接続されるＮＭＯＳトランジスタ１１８と、ドレインがＮＭＯＳトランジスタ１１８のソースおよびコンデンサ１３３のボトムプレートに接続されるＮＭＯＳトランジスタ１１９と、ソースがＮＭＯＳトランジスタ１１９のソースに接続されるＮＭＯＳトランジスタ１２０と、ＮＭＯＳトランジスタ１１６のドレインおよびＮＭＯＳトランジスタ１１８、ＮＭＯＳトランジスタ１１９およびＮＭＯＳトランジスタ１２０のゲートに接続されるブートノード１４１と、ＮＭＯＳトランジスタ１１９およびＮＭＯＳトランジスタ１２０のソースに接続され、入力電圧ＶＩＮを供給する入力ノード１４２と、ＮＭＯＳトランジスタ１２０のドレインに接続される出力ノード１４３とを備える。ここで、ＮＭＯＳトランジスタ１２０は、ブートストラップスイッチであり、コンデンサ１３３と、ＮＭＯＳトランジスタ１１３〜１１９と、ＰＭＯＳトランジスタ１２１、１２２とはブートストラップ電圧生成部を形成する。また、クロック信号ノードＰＨＩ１０６と、クロック信号ノードＰＨＩＺ１０５および１０７とは、逆相の関係にあり、電源電圧ＶＤＤとグランドＶＳＳとを交互に出力する。
【０００５】
図１のブートストラップ回路は、次のように動作する。
【０００６】
まず、ブートストラップスイッチ回路１００のチャージ・ポンプ部の動作について説明する。まず、コンデンサ１３１〜１３３の充電量はゼロとする。クロック信号ノードＰＨＩＺ１０５がＨＩＧＨになると、インバータ１３５の出力はＬＯＷとなる。クロック信号ノードＰＨＩＺ１０５からの電圧ＶＤＤによりＮＭＯＳトランジスタ１１４はＯＮとなるため、コンデンサ１３２及び１３３のボトムプレートの電圧はグラウンドの電圧ＶＳＳとなる。
【０００７】
一方、コンデンサ１３１のボトムプレートの電圧は上昇して電源電圧ＶＤＤとなり、さらにコンデンサ１３１のトッププレートの電圧も上昇して電源電圧ＶＤＤとなる。コンデンサ１３１のトッププレートの電圧の上昇によりＮＭＯＳトランジスタ１１２及び１１３はＯＮとなり、コンデンサ１３２及び１３３のトッププレートの電圧が上昇し、コンデンサ１３２及び１３３はＶＤＤ−ＶＴＨＮ（ＶＴＨＮはＮＭＯＳトランジスタ１１２及び１１３の閾値電圧）まで充電される。
【０００８】
次に、クロック信号ノードＰＨＩＺ１０５がＬＯＷになると、インバータ１３５の出力はＨＩＧＨとなり、コンデンサ１３２のトッププレートの電圧はさらに上昇して２ＶＤＤ−ＶＴＨＮとなる。一方で、コンデンサ１３１はボトムプレートの電圧がグラウンド電圧ＶＳＳに下降するので、電源電圧ＶＤＤに充電された状態になる。
【０００９】
クロック信号ノードＰＨＩＺ１０５が再びＨＩＧＨになると、コンデンサ１３１は電源電圧ＶＤＤに充電されているので、コンデンサ１３１のトッププレートの電圧は２ＶＤＤに上昇し、またコンデンサ１３２及び１３３は電源電圧ＶＤＤに完全に充電された状態となる。
【００１０】
定常状態では、コンデンサ１３１〜１３３は電源電圧ＶＤＤに充電された状態となる。またコンデンサ１３１のトッププレートの電圧はクロック信号ノードＰＨＩＺ１０５がＨＩＧＨのとき２ＶＤＤ、ＬＯＷのときＶＤＤとなり、一方でコンデンサ１３２のトッププレートの電圧はクロック信号ノードＰＨＩＺ１０５がＨＩＧＨのときＶＤＤ、ＬＯＷのとき２ＶＤＤとなる。このように、ブートストラップスイッチ回路１００のチャージ・ポンプ部は、１クロック期間の後に定常状態に達する。
【００１１】
全てのコンデンサ１３１〜１３３が電源電圧ＶＤＤに充電されたと仮定すると、ブートストラップスイッチ回路１００は次のように動作する。
【００１２】
クロック信号ノードＰＨＩＺ１０５および１０７がＨＩＧＨになると、コンデンサ１３１のトッププレートの電圧は２ＶＤＤとなり、ＮＭＯＳトランジスタ１１３はＯＮになるので、コンデンサ１３３はＶＤＤに充電された状態となる。また、クロック信号ノードＰＨＩＺ１０５（１０７）がＨＩＧＨになると、逆相であるクロック信号ノードＰＨＩ１０６はＬＯＷになるため、ＰＭＯＳトランジスタ１２１はＯＮとなる。ＰＭＯＳトランジスタ１２１はＯＮとなると、ＰＭＯＳトランジスタ１２２のゲートが電源電圧ＶＤＤになるのでＰＭＯＳトランジスタ１２２はＯＦＦとなる。
【００１３】
また、クロック信号ノードＰＨＩＺ１０７からの信号によりＮＭＯＳトランジスタ１１７はＯＮとなり、ＮＭＯＳトランジスタ１１７はＯＮとなることによりＮＭＯＳ１１６もＯＮとなる。このとき、ブートストラップスイッチであるＮＭＯＳトランジスタ１２０のゲート端子は、ＮＭＯＳトランジスタ１１６およびＮＭＯＳ１１７を介して接地されてグラウンド電圧ＶＳＳとなる。ＮＭＯＳトランジスタ１２０のゲート端子が接地されることにより、ＮＭＯＳトランジスタ１１８〜１２０はＯＦＦとなる。ＮＭＯＳトランジスタ１２０がＯＦＦになることにより、ＮＭＯＳトランジスタ１２０は入力ノード１４２を出力ノード１４３から切り離し、コンデンサ１３３を電源電圧ＶＤＤに充電する。
【００１４】
クロック信号ノードＰＨＩＺ１０５および１０７がＬＯＷになると、ＮＭＯＳトランジスタ１１４及び１１７はＯＦＦとなり、ＮＭＯＳトランジスタ１２０のゲート端子及びコンデンサ１３３のボトムプレートは高インピーダンスとなる。また、逆相であるクロック信号ノードＰＨＩ１０６はＨＩＧＨになるため、ＮＭＯＳトランジスタ１１５がＯＮとなる。このとき、コンデンサ１３３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタ１１５がコンデンサ１３３をＰＭＯＳトランジスタ１２２のゲート−ソース間に接続するため、ＰＭＯＳトランジスタ１２２のゲート−ソース間にはコンデンサ１３３の充電電圧分の電圧差が生じる。したがって、ＰＭＯＳトランジスタ１２２はＯＮになる。すると、コンデンサ１３３に蓄積された電荷はＮＭＯＳトランジスタ１１９および１２０のゲート端子に流れ始める。ＮＭＯＳトランジスタ１１９のゲート電圧が上昇すると、ＮＭＯＳトランジスタ１１９はＯＮとなり、コンデンサ１３３のボトムプレートは入力ノード１４２に接続され、入力電圧ＶＩＮに上昇し、このためにコンデンサ１３３のトッププレートは電源電圧ＶＤＤ＋入力電圧ＶＩＮに昇圧される。また、ＮＭＯＳトランジスタ１１９のゲート電圧が電源電圧ＶＤＤ−ＶＴＨＮを越えた時点で、ＮＭＯＳトランジスタ１１６はＯＦＦとなる。ＰＭＯＳトランジスタ１２２はＯＮ状態のため、ブートストラップスイッチであるＮＭＯＳトランジスタ１２０のゲート電圧は、電源電圧ＶＤＤ＋入力電圧ＶＩＮとなり、入力電圧ＶＩＮに追従した昇圧電圧となるため、入力電圧依存による歪みのない高精度のサンプル動作を可能とする。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特表２００８−５３３８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図１に示す、ブートストラップスイッチ回路１００では、信号クロックノードＰＨＩＺ１０５（１０７）がＬＯＷになった際に、グラウンド電圧ＶＳＳにあるコンデンサ１３３のボトムプレートに入力ノード１４２を接続して、昇圧用のコンデンサ１３３のボトムプレートを入力電圧ＶＩＮまで押し上げる必要がある。その際、入力ノード１４２からコンデンサ１３３のボトムプレートに対して大きな電流が流れ込み、入力電圧ＶＩＮを歪ませることがあるため、高精度化を困難にしている。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するために、請求項１に記載の発明は、昇圧用コンデンサと、ブートストラップスイッチを有し、前記昇圧用コンデンサは、前記ブートストラップスイッチがＯＮとなった時刻から第１の期間の間、入力電圧により昇圧され、昇圧後の出力電圧が前記入力電圧に追従して変動するブートストラップスイッチ回路であって、前記第１の期間のうち、前記ブートストラップスイッチがＯＮとなった時刻の直後の一定期間である第２の期間において、入力電圧に対する基準電圧を昇圧用コンデンサの一端に接続し、前記第１の期間のうち、前記第２の期間終了後の第３の期間において、前記基準電圧を前記昇圧用コンデンサの一端から切り離し、前記入力電圧を前記昇圧用コンデンサの一端に接続する第１のスイッチを備えることを特徴とする。
【００１８】
また、請求項２に記載の発明は、請求項１に記載のブートストラップスイッチ回路であって、前記第２の期間において、前記基準電圧を前記昇圧用コンデンサの一端に接続し、前記入力電圧を前記昇圧用コンデンサの一端から切り離し、前記第３の期間において、前記入力電圧を前記昇圧用コンデンサの一端に接続し、前記基準電圧を前記昇圧用コンデンサの一端から切り離すように制御される第２のスイッチを備えることを特徴とする。
【００１９】
また、請求項３に記載の発明は、請求項１又は２に記載のブートストラップスイッチ回路であって、前記第１の期間の開始を示すパルスのエッジを検出して、前記第２の期間の開始のタイミングを生成することを特徴とする。
【００２０】
また、請求項４に記載の発明は、請求項３に記載のブートストラップスイッチ回路であって、前記第１の期間の開始を示すパルスのエッジを検出して、前記第２の期間の開始を示すパルスおよび第３の期間の開始を示すパルスを生成する論理回路を備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ブートストラップスイッチの昇圧用コンデンサを駆動する際に生じる入力信号の歪みを大幅に軽減し、高速、高精度を可能とするブートストラップスイッチ回路を実現できる。
【図面の簡単な説明】
【００２２】
【図１】特許文献１に記載の従来のブートストラップスイッチ回路の回路構成図である。
【図２】本発明の第１の実施形態にかかるブートストラップスイッチ回路の回路構成図である。
【図３】図１に記載のブートストラップスイッチ回路のエッジ検出回路の回路構成図である。
【図４】図１に記載のブートストラップスイッチ回路のＮＭＯＳトランジスタ２２１に入力するためのＰＨＰ信号を、クロック信号ノードＰＨＩＺおよびＰＨＩからの出力信号と比較して示す図である。
【図５】本発明の第２の実施形態にかかるブートストラップスイッチ回路の回路図である。
【発明を実施するための形態】
【００２３】
［第１の実施形態］
図２は、本発明の第１の実施形態に係るブートストラップスイッチ回路を示す回路構成図である。図２のブートストラップスイッチ回路２００は、電源電圧ＶＤＤを出力する電源２０１と、電源２０１にそれぞれドレインが接続されたＮＭＯＳトランジスタ２１１、２１２と、トッププレートがＮＭＯＳトランジスタ２１１のソースおよびＮＭＯＳトランジスタ２１２のゲートに接続されたコンデンサ２３１と、トッププレートがＮＭＯＳトランジスタ２１１のゲートおよびＮＭＯＳトランジスタ２１２のソースに接続されたコンデンサ２３２と、コンデンサ２３１のボトムプレートが接続されたクロック信号ノードＰＨＩＺ２０５と、入力側がコンデンサ２３１のボトムプレートに、出力側がコンデンサ２３２のボトムプレートに接続されたインバータ２３５とを備えている。ここでブートストラップスイッチ回路２００は、ＮＭＯＳトランジスタ２１１、２１２と、コンデンサ２３１、２３２と、インバータ２３５によりチャージ・ポンプ回路を形成している。
【００２４】
また、ブートストラップスイッチ回路２００は、ドレインが電源２０１に、ゲートがＮＭＯＳトランジスタ２１２のゲートに接続されたＮＭＯＳトランジスタ２１３と、トッププレートがＮＭＯＳトランジスタＭＮ２１３のソースに接続されたコンデンサ２３３と、ドレインが昇圧用コンデンサ２３３のボトムプレートに、ゲートがクロック信号ノードＰＨＩＺ２０５に接続されたＮＭＯＳトランジスタ２１４と、ＮＭＯＳトランジスタ２１４のソースが接続された電圧ＶＳＳのグラウンド２０２とを備える。また、ブートストラップスイッチ回路２００は、クロック信号ノードＰＨＩ２０６と、ゲートがクロック信号ノードＰＨＩ２０６に、ソースが電源２０１に接続されたＰＭＯＳトランジスタ２２２と、ゲートがクロック信号ノードＰＨＩ２０６に、ソースがコンデンサ２３３のボトムプレートに接続されたＮＭＯＳトランジスタ２１５と、ゲートがＰＭＯＳトランジスタ２２２のドレインおよびＮＭＯＳトランジスタ２１５のドレインに、ソースがコンデンサ２３３のトッププレートに接続されたＰＭＯＳトランジスタ２２３とを備える。また、ブートストラップスイッチ回路２００は、電圧ＶＳＳのグラウンド２０３と、クロック信号ノードＰＨＩＺ２０７と、ドレインがＰＭＯＳトランジスタ２２３のドレインに、ゲートが電源２０１に接続されるＮＭＯＳトランジスタ２１６と、ゲートがクロック信号ノード（ＰＨＩＺ）２０７に、ドレインがＮＭＯＳトランジスタ２１７のソースに、ソースが電圧ＶＳＳのグラウンド２０３に接続されるＮＭＯＳトランジスタ２１７とを備える。また、ブートストラップスイッチ回路２００は、ブートノード２４１と、入力電圧ＶＩＮを供給する入力ノード２４２と、出力電圧ＶＯＵＴを出力する出力ノード２４３と、ドレインがＰＭＯＳトランジスタ２２３のゲートに、ゲートがブートノード２４１に接続されるＮＭＯＳトランジスタ２１８と、ドレインがＮＭＯＳトランジスタ２１８のソースおよびコンデンサ２３３のボトムプレートに、ゲートがブートノード２４１に、ソースが入力ノード２４１に接続されるＮＭＯＳトランジスタ２１９と、ドレインが出力ノード２４３に、ゲートがブートノード２４１に、ソースがＮＭＯＳトランジスタ２１９のソースおよび入力ノード２４２に接続されるＮＭＯＳトランジスタ２２０とを備える。ここで、コンデンサ２３３は昇圧用コンデンサであり、ＮＭＯＳトランジスタ２２０は、ブートストラップスイッチである。また、コンデンサ２３３と、ＮＭＯＳトランジスタ２１３〜２１９と、ＰＭＯＳトランジスタ２２２、２２３とはブートストラップ電圧生成部を形成する。また、クロック信号ノードＰＨＩ２０６と、クロック信号ノードＰＨＩＺ２０５および２０７とは、逆相の関係にあり、電源電圧ＶＤＤとグランドＶＳＳとを交互に出力する。
【００２５】
さらに、ブートストラップスイッチ回路２００は、入力にクロック信号ノードＰＨＩＺ２０５が接続され、クロック信号ノードＰＨＩＺ２０５の立ち下がりエッジを検出してパルスを生成するエッジ検出回路２５０と、入力電圧ＶＩＮに対する基準電圧ＶＡを供給する入力ノード２４４と、ドレインがコンデンサ２３３のボトムプレートに、ゲートがエッジ検出回路２５０の出力に、ソースが入力ノード２４３に接続されるＮＭＯＳトランジスタ２２１とを備える。
【００２６】
図３は、図１に記載のブートストラップスイッチ回路２００のエッジ検出回路２５０を示す回路構成図である。図３のエッジ検出回路２５０は、入力ノード２５１と、出力ノード２５２と、入力側に入力ノード２５１が接続されたインバータ２６１と、入力側にインバータ２６１の出力側が接続された遅延生成用バッファ群２６２と、入力側の一方が入力ノード２５１に、入力の他方が遅延生成用バッファ群２６２の出力側に、出力側が出力ノード２５１に接続されたＮＯＲ回路２６３とを備える。
【００２７】
図２のブートストラップ回路２００は、次のように動作する。
【００２８】
まず、ブートストラップスイッチ回路２００のチャージ・ポンプ部の動作について説明する。まず、コンデンサ２３１〜２３３の充電量はゼロとする。クロック信号ノードＰＨＩＺ２０５がＨＩＧＨになると、インバータ２３５の出力はＬＯＷとなる。クロック信号ノードＰＨＩＺ１２０５からの電圧ＶＤＤによりＮＭＯＳトランジスタ２１４はＯＮとなるため、コンデンサ２３２及び２３３のボトムプレートの電圧はグラウンド電圧ＶＳＳとなる。
【００２９】
一方、コンデンサ２３１のボトムプレートの電圧は上昇して電源電圧ＶＤＤとなり、さらにコンデンサ２３１のトッププレートの電圧も上昇して電源電圧ＶＤＤとなる。コンデンサ１３１のトッププレートの電圧の上昇によりＮＭＯＳトランジスタ２１２及び２１３はＯＮとなり、コンデンサ２３２及び２３３のトッププレートの電圧が上昇し、コンデンサ２３２及び２３３はＶＤＤ−ＶＴＨＮ（ＶＴＨＮはＮＭＯＳトランジスタ２１２及び２１３の閾値電圧）まで充電される。
【００３０】
次に、クロック信号ノードＰＨＩＺ２０５がＬＯＷになると、インバータ２３５の出力はＨＩＧＨとなり、コンデンサ２３２のトッププレートの電圧はさらに上昇して２ＶＤＤ−ＶＴＨＮとなる。一方で、コンデンサ２３１はボトムプレートの電圧がグラウンド電圧ＶＳＳに下降するので、電源電圧ＶＤＤに充電された状態になる。
【００３１】
クロック信号ノードＰＨＩＺ２０５が再びＨＩＧＨになると、コンデンサ２３１は電源電圧ＶＤＤに充電されているので、コンデンサ２３１のトッププレートの電圧は２ＶＤＤに上昇し、またコンデンサ２３２及び２３３は電源電圧ＶＤＤに完全に充電された状態となる。
【００３２】
定常状態では、コンデンサ２３１〜２３３は電源電圧ＶＤＤに充電された状態となる。またコンデンサ２３１のトッププレートの電圧はクロック信号ノードＰＨＩＺ２０５がＨＩＧＨのとき２ＶＤＤ、ＬＯＷのときＶＤＤとなり、一方でコンデンサ２３２のトッププレートの電圧はクロック信号ノードＰＨＩＺ２０５がＨＩＧＨのときＶＤＤ、ＬＯＷのとき２ＶＤＤとなる。このように、ブートストラップスイッチ回路２００のチャージ・ポンプ部は、１クロック期間の後に定常状態に達する。
【００３３】
全てのコンデンサ２３１〜２３３が電源電圧ＶＤＤに充電されたと仮定すると、ブートストラップスイッチ回路２００は次のように動作する。
【００３４】
クロック信号ノードＰＨＩＺ２０５および２０７がＨＩＧＨになると、コンデンサ２３１のトッププレートの電圧は２ＶＤＤとなり、ＮＭＯＳトランジスタ２１３はＯＮになるので、コンデンサ２３３はＶＤＤに充電された状態となる。また、クロック信号ノードＰＨＩＺ２０５（２０７）がＨＩＧＨになると、逆相であるクロック信号ノードＰＨＩ２０６はＬＯＷになるため、ＰＭＯＳトランジスタ２２２はＯＮとなる。ＰＭＯＳトランジスタ２２２はＯＮとなると、ＰＭＯＳトランジスタ２２３のゲートが電源電圧ＶＤＤになるのでＰＭＯＳトランジスタ２２３はＯＦＦとなる。
【００３５】
また、クロック信号ノードＰＨＩＺ２０７からの信号によりＮＭＯＳトランジスタ２１７はＯＮとなり、ＮＭＯＳトランジスタ２１７がＯＮとなることによりＮＭＯＳ２１６もＯＮとなる。このとき、ブートストラップスイッチであるＮＭＯＳトランジスタ２２０のゲート端子は、ＮＭＯＳトランジスタ２１６およびＮＭＯＳ２１７を介して接地されてグラウンド電圧ＶＳＳとなる。ＮＭＯＳトランジスタ２２０のゲート端子が接地されることにより、ＮＭＯＳトランジスタ２１８〜２２０はＯＦＦとなる。ＮＭＯＳトランジスタがＯＦＦになることにより、ＮＭＯＳトランジスタ２２０は入力ノード２４２を出力ノード２４３から切り離し、コンデンサ２３３を電源電圧ＶＤＤに充電する。
【００３６】
クロック信号ノードＰＨＩＺ２０５および２０７がＬＯＷになると、ＮＭＯＳトランジスタ２１４及び２１７はＯＦＦとなり、ＮＭＯＳトランジスタ２２０のゲート端子及びコンデンサ２３３のボトムプレートは高インピーダンスとなる。また、逆相であるクロック信号ノードＰＨＩ２０６はＨＩＧＨになるため、ＮＭＯＳトランジスタ２１５がＯＮとなる。このとき、コンデンサ２３３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタ２１５がコンデンサ２３３をＰＭＯＳトランジスタ２２３のゲート−ソース間に接続するため、ＰＭＯＳトランジスタ２２３のゲート−ソース間にはコンデンサ２３３の充電電圧分の電圧差が生じる。したがって、ＰＭＯＳトランジスタ２２３はＯＮになる。すると、コンデンサ２３３に蓄積された電荷はＮＭＯＳトランジスタ２１９および２２０のゲート端子に流れ始める。ＮＭＯＳトランジスタ２１９のゲート電圧が上昇すると、ＮＭＯＳトランジスタ２１９はＯＮとなり、コンデンサ２３３のボトムプレートは入力ノード２４２に接続される。また、ＮＭＯＳトランジスタ２１９のゲート電圧が電源電圧ＶＤＤ−ＶＴＨＮを越えた時点で、ＮＭＯＳトランジスタ２１６はＯＦＦとなる。
【００３７】
一方、エッジ検出回路２５０はクロック信号ノードＰＨＩＺ２０５の立下りエッジを検出して短いパルスを生成し、ＮＭＯＳトランジスタ２２１のゲートに入力する。具体的には、ＮＯＲ回路２６３の入力の一方には、クロック信号ノードＰＨＩＺ２０５からのＬＯＷの信号が入力され、また、ＮＯＲ回路２６３の入力の他方には、インバータ２６１により反転されたクロック信号ノードＰＨＩＺ２０５からの反転信号（ＨＩＧＨ）が入力される。ここで、インバータ２６１とＮＯＲ回路２６３の入力の他方との間には遅延生成バッファ群２６２が挿入されているため、クロック信号ノードＰＨＩＺ２０５からの信号がＮＯＲ回路２６３の入力の一方に入力される時刻よりも若干遅れてインバータ２６１とＮＯＲ回路２６３の入力の他方に反転信号（ＨＩＧＨ）が入力される。そのため、エッジ検出回路２５０は、クロック信号ノードＰＨＩＺ２０５の立ち下がり時刻からごく短い一定の期間だけＨＩＧＨの信号を出力し、その後、すぐにＬＯＷの信号を出力する。
【００３８】
エッジ検出回路２５０がＨＩＧＨの信号を出力すると、ＮＭＯＳトランジスタ２２１がＯＮし、コンデンサ２３３のボトムプレートに入力ノード２４４が接続される。このとき、コンデンサ２３３のボトムプレートは、入力ノード２４４と入力ノード２４２とからの電流が流れることにより、基準電圧ＶＡ付近まで上昇する。その後、ＮＭＯＳトランジスタ２２１がＯＦＦとなると、コンデンサ２３３のボトムプレートは入力ノード２４２のみが接続状態となり、コンデンサ２３３のボトムプレートの電圧は入力電圧ＶＩＮとなる。ボトムプレートの電圧が入力電圧ＶＩＮとなると、ブートストラップスイッチであるＮＭＯＳトランジスタ２２０のゲートであるブートノード２４１は電源電圧ＶＤＤ＋入力電圧ＶＩＮに昇圧される。したがって、ブートストラップスイッチであるＮＭＯＳトランジスタ２２０のゲート−ソース間電圧は、常にＶＤＤとなるため、入力電圧依存による歪みのない高精度のサンプル動作を可能とする。
【００３９】
本実施形態においては、コンデンサ２３３を昇圧するのに、最初の一定期間だけ基準電圧ＶＡと入力電圧ＶＩＮの両者によって昇圧させるため、従来技術に比べて入力電圧ＶＩＮからの電流の流れ込みによる歪特性の劣化が小さく、サンプル動作の高精度化が容易となる。
【００４０】
なお、本実施形態ではエッジ検出回路２５０を用いて、クロック信号ノードＰＨＩＺ２０５からの立下りの最初の一定期間をＨＩＧＨにするパルスを生成させているが、本実施形態の変形例として、例えば、ＮＭＯＳトランジスタ２２１に、クロック信号ノードＰＨＩＺ２０５からの立下りの最初の一定期間をＨＩＧＨにする独自のＰＨＰ信号を入力してもよい。
【００４１】
ここで、図４は、第１の実施形態の変形例にかかるブートストラップスイッチのＮＭＯＳトランジスタ２２１に入力するためのＰＨＰ信号を、クロック信号ノードＰＨＩＺおよびＰＨＩからの出力信号と比較して示す図である。ＰＨＰ信号は、クロック信号ノードＰＨＩＺにおける立ち下り時刻からごく短い一定の期間だけＨＩＧＨとなる信号であり、ＰＨＰ信号がＨＩＧＨになったときだけＮＭＯＳトランジスタ２２１がＯＮとなる。そうすると、第１の実施形態と同様にコンデンサ２３３のボトムプレートは、入力ノード２４４と入力ノード２４２とからの電流が流れることにより、基準電圧ＶＡ付近まで上昇する。その後、ＰＨＰ信号がＬＯＷになると、ＮＭＯＳトランジスタ２２１がＯＦＦとなり、コンデンサ２３３のボトムプレートは入力ノード２４２のみが接続状態となり、コンデンサ２３３のボトムプレートの電圧は入力電圧ＶＩＮとなる。
【００４２】
［第２の実施形態］
図５は、本発明の第２の実施形態に係るブートストラップスイッチ回路を示す回路構成図である。図５のブートストラップスイッチ回路５００は、電源電圧ＶＤＤを出力する電源５０１と、電源５０１にそれぞれドレインが接続されたＮＭＯＳトランジスタ５１１、５１２と、トッププレートがＮＭＯＳトランジスタ５１１のソースおよびＮＭＯＳトランジスタ５１２のゲートに接続されたコンデンサ５３１と、トッププレートがＮＭＯＳトランジスタ５１１のゲートおよびＮＭＯＳトランジスタ５１２のソースに接続されたコンデンサ５３２と、コンデンサ５３１のボトムプレートが接続されたクロック信号ノードＰＨＩＺ５０５と、入力側がコンデンサ５３１のボトムプレートに、出力側がコンデンサ５３２のボトムプレートに接続されたインバータ５３５とを備えている。ここでブートストラップスイッチ回路５００は、ＮＭＯＳトランジスタ５１１、５１２と、コンデンサ５３１、５３２と、インバータ５３５によりチャージ・ポンプ回路を形成している。
【００４３】
また、ブートストラップスイッチ回路５００は、ドレインが電源５０１に、ゲートがＮＭＯＳトランジスタ５１２のゲートに接続されたＮＭＯＳトランジスタ５１３と、トッププレートがＮＭＯＳトランジスタＭＮ５１３のソースに接続されたコンデンサ５３３と、ドレインが昇圧用コンデンサ５３３のボトムプレートに、ゲートがクロック信号ノードＰＨＩＺ５０５に接続されたＮＭＯＳトランジスタ５１４と、ＮＭＯＳトランジスタのソースが接続された電圧ＶＳＳのグラウンド５０２とを備える。また、ブートストラップスイッチ回路５００は、クロック信号ノードＰＨＩ５０６と、ゲートがクロック信号ノードＰＨＩ５０６に、ソースが電源５０１に接続されたＰＭＯＳトランジスタ５２２と、ゲートがクロック信号ノードＰＨＩ５０６に、ソースがコンデンサ５３３のボトムプレートに接続されたＮＭＯＳトランジスタ５１５と、ゲートがＰＭＯＳトランジスタ５２２のドレインおよびＮＭＯＳトランジスタ５１５のドレインに、ソースがコンデンサ５３３のトッププレートに接続されたＰＭＯＳトランジスタ５２３とを備える。また、ブートストラップスイッチ回路５００は、電圧ＶＳＳのグラウンド５０３と、クロック信号ノードＰＨＩＺ５０７と、ドレインがＰＭＯＳトランジスタ５２３のドレインに、ゲートが電源５０１に接続されるＮＭＯＳトランジスタ５１６と、ゲートがクロック信号ノードＰＨＩＺ５０７に、ドレインがＮＭＯＳトランジスタ５１６のソースに、ソースが電圧ＶＳＳのグラウンド５０３に接続されるＮＭＯＳトランジスタ５１７とを備える。また、ブートストラップスイッチ回路５００は、ブートノード５４１と、入力電圧ＶＩＮを供給する入力ノード５４２と、出力電圧ＶＯＵＴを出力する出力ノード５４３と、ドレインがＰＭＯＳトランジスタ５２３のゲートに、ゲートがブートノード５４１に接続されるＮＭＯＳトランジスタ５１８と、ドレインがＮＭＯＳトランジスタ５１８のソースおよびコンデンサ５３３のボトムプレートに、ソースが入力ノード５４２に接続されるＮＭＯＳトランジスタ５１９と、ドレインが出力ノード５４３に、ゲートがブートノード５４１に、ソースがＮＭＯＳトランジスタ５１９のソースおよび入力ノード５４２に接続されるＮＭＯＳトランジスタ５２０とを備える。ここで、コンデンサ５３３は昇圧用コンデンサであり、ＮＭＯＳトランジスタ５２０は、ブートストラップスイッチである。また、コンデンサ５３３と、ＮＭＯＳトランジスタ５１３〜５１９と、ＰＭＯＳトランジスタ５２２、５２３とはブートストラップ電圧生成部を形成する。また、クロック信号ノードＰＨＩ５０６と、クロック信号ノードＰＨＩＺ５０５および５０７とは、逆相の関係にあり、電源電圧ＶＤＤとグラウンドＶＳＳとを交互に出力する。
【００４４】
さらに、ブートストラップスイッチ回路５００は、入力にクロック信号ノードＰＨＩＺ５０５が接続され、クロック信号ノードＰＨＩＺ５０５の立ち下がりエッジを検出してパルスを生成するエッジ検出回路５５０と、入力電圧ＶＩＮに対する基準電圧ＶＡを供給する入力ノード５４４と、ドレインがコンデンサ５３３のボトムプレートに、ゲートがエッジ検出回路５５０の出力に、ソースが入力ノード５４４に接続されるＮＭＯＳトランジスタ５２１とを備える。また、ブートストラップスイッチ回路５００は、エッジ検出回路５５０からの出力信号が入力され、ブートノード５４１とＮＭＯＳトランジスタ５１９との間に挿入されたスイッチ５６０と、スイッチ５６０に接続された電圧ＶＳＳのグラウンド５０４とを備える。スイッチ５６０は、エッジ検出回路５５０からのＬＯＷの信号を受信すると、ブートノード５４１とＮＭＯＳトランジスタ５１９のゲートとを接続し、エッジ検出回路５５０からのＨＩＧＨの出力信号を受信するときは、ブートノード５４１をグラウンド５０４に接続する。
【００４５】
なお、立下りエッジを検出するエッジ検出回路５５０は、第１の実施形態において説明したものと同じである。
【００４６】
図５のブートストラップ回路５００は、次のように動作する。
【００４７】
まず、ブートストラップスイッチ回路５００のチャージ・ポンプ部の動作について説明する。まず、コンデンサ５３１〜５３３の充電量はゼロとする。クロック信号ノードＰＨＩＺ５０５がＨＩＧＨになると、インバータ５３５の出力はＬＯＷとなる。クロック信号ノードＰＨＩＺ１５０５からの電圧ＶＤＤによりＮＭＯＳトランジスタ５１４はＯＮとなるため、コンデンサ５３２及び５３３のボトムプレートの電圧はグラウンド電圧ＶＳＳとなる。
【００４８】
一方、コンデンサ５３１のボトムプレートの電圧は上昇して電源電圧ＶＤＤとなり、さらにコンデンサ５３１のトッププレートの電圧も上昇して電源電圧ＶＤＤとなる。コンデンサ５３１のトッププレートの電圧の上昇によりＮＭＯＳトランジスタ５１２及び５１３はＯＮとなり、コンデンサ５３２及び５３３のトッププレートの電圧が上昇し、コンデンサ５３２及び５３３はＶＤＤ−ＶＴＨＮ（ＶＴＨＮはＮＭＯＳトランジスタ５１２及び５１３の閾値電圧）まで充電される。
【００４９】
次に、クロック信号ノードＰＨＩＺ５０５がＬＯＷになると、インバータ５３５の出力はＨＩＧＨとなり、コンデンサ５３２のトッププレートの電圧はさらに上昇して２ＶＤＤ−ＶＴＨＮとなる。一方で、コンデンサ５３１はボトムプレートの電圧がグラウンド電圧ＶＳＳに下降するので、電源電圧ＶＤＤに充電された状態になる。
【００５０】
クロック信号ノードＰＨＩＺ５０５が再びＨＩＧＨになると、コンデンサ５３１は電源電圧ＶＤＤに充電されているので、コンデンサ５３１のトッププレートの電圧は２ＶＤＤに上昇し、またコンデンサ５３２及び５３３は電源電圧ＶＤＤに完全に充電された状態となる。
【００５１】
定常状態では、コンデンサ５３１〜５３３は電源電圧ＶＤＤに充電された状態となる。またコンデンサ５３１のトッププレートの電圧はクロック信号ノードＰＨＩＺ５０５がＨＩＧＨのとき２ＶＤＤ、ＬＯＷのときＶＤＤとなり、一方でコンデンサ５３２のトッププレートの電圧はクロック信号ノードＰＨＩＺ５０５がＨＩＧＨのときＶＤＤ、ＬＯＷのとき２ＶＤＤとなる。このように、ブートストラップスイッチ回路５００のチャージ・ポンプ部は、１クロック期間の後に定常状態に達する。
【００５２】
全てのコンデンサ５３１〜５３３が電源電圧ＶＤＤに充電されたと仮定すると、ブートストラップスイッチ回路５００は次のように動作する。
【００５３】
クロック信号ノードＰＨＩＺ５０５および５０７がＨＩＧＨになると、コンデンサ５３１のトッププレートの電圧は２ＶＤＤとなり、ＮＭＯＳトランジスタ５１３はＯＮになるので、コンデンサ５３３はＶＤＤに充電された状態となる。また、クロック信号ノードＰＨＩＺ５０５（５０７）がＨＩＧＨになると、逆相であるクロック信号ノードＰＨＩ５０６はＬＯＷになるため、ＰＭＯＳトランジスタ５２２はＯＮとなる。ＰＭＯＳトランジスタ５２２はＯＮとなると、ＰＭＯＳトランジスタ５２３のゲートが電源電圧ＶＤＤになるのでＰＭＯＳトランジスタ５２３はＯＦＦとなる。
【００５４】
また、クロック信号ノードＰＨＩＺ５０７からの信号によりＮＭＯＳトランジスタ５１７はＯＮとなり、ＮＭＯＳトランジスタ５１７がＯＮとなることによりＮＭＯＳ５１６もＯＮとなる。このとき、ブートストラップスイッチであるＮＭＯＳトランジスタ５２０のゲート端子は、ＮＭＯＳトランジスタ５１６およびＮＭＯＳ５１７を介して接地されてグラウンド電圧ＶＳＳとなる。ＮＭＯＳトランジスタ５２０のゲート端子が接地されることにより、ＮＭＯＳトランジスタ２１８、２２０はＯＦＦとなる。ＮＭＯＳトランジスタ５２０がＯＦＦになることにより、ＮＭＯＳトランジスタ５２０は入力ノード５４２を出力ノード５４３から切り離し、コンデンサ５３３を電源電圧ＶＤＤに充電する。
【００５５】
クロック信号ノードＰＨＩＺ５０５および５０７がＬＯＷになると、ＮＭＯＳトランジスタ５１４及び５１７はＯＦＦとなり、ＮＭＯＳトランジスタ５２０のゲート端子及びコンデンサ５３３のボトムプレートは高インピーダンスとなる。また、逆相であるクロック信号ノードＰＨＩ５０６はＨＩＧＨになるため、ＮＭＯＳトランジスタ５１５がＯＮとなる。このとき、コンデンサ５３３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタ５１５がコンデンサ５３３をＰＭＯＳトランジスタ５２３のゲート−ソース間に接続するため、ＰＭＯＳトランジスタ５２３のゲート−ソース間にはコンデンサ５３３の充電電圧分の電圧差が生じる。したがって、ＰＭＯＳトランジスタ５２３はＯＮになる。すると、コンデンサ５３３に蓄積された電荷はＮＭＯＳトランジスタ５２０のゲート端子に流れ始め、ＮＭＯＳトランジスタ５２０のゲート電圧が電源電圧ＶＤＤ−ＶＴＨＮを越えた時点で、ＮＭＯＳトランジスタ５１６はＯＦＦとなる。。一方、エッジ検出回路５５０はクロック信号ノードＰＨＩＺ５０５の立下りエッジを検出して短いＨＩＧＨパルスを生成し、ＮＭＯＳトランジスタ５２１のゲートおよびスイッチ５６０に入力する。このときＮＭＯＳトランジスタ５２１はＯＮとなり、ＮＭＯＳトランジスタ５１９はゲートが接地されるため、ＯＦＦとなる。そうすると、コンデンサ５３３のボトムプレートは入力ノード５４４に接続され、基準電圧ＶＡまで上昇する。また、ブートノード５４１は、コンデンサ５３３により電源電圧ＶＤＤ＋基準電圧ＶＡに昇圧される。
【００５６】
エッジ検出回路５５０は、クロック信号ノードＰＨＩＺ２０５の立ち下がり時刻からごく短い一定の期間だけＨＩＧＨの信号を出力し、その後、すぐにＬＯＷの信号を出力する。
【００５７】
エッジ検出回路５５０がＬＯＷの信号を出力すると、ＮＭＯＳトランジスタ５２１がＯＦＦとなり、ＮＭＯＳトランジスタ５１９はゲートがブートノード５４１と接続されるため、コンデンサ５３３のボトムプレートは入力ノード５４２のみが接続状態となり、コンデンサ５３３のボトムプレートの電圧は入力電圧ＶＩＮとなる。ボトムプレートの電圧が入力電圧ＶＩＮとなると、ブートストラップスイッチであるＮＭＯＳトランジスタ５２０のゲートであるブートノード５４１は電源電圧ＶＤＤ＋入力信号ＶＩＮに昇圧される。したがって、ブートストラップスイッチであるＮＭＯＳトランジスタ５２０のゲート−ソース間電圧は、常にＶＤＤとなるため、入力電圧依存による歪みのない高精度のサンプル動作を可能とする。
【００５８】
本実施形態においては、コンデンサ５３３を昇圧するのに、最初の一定期間だけ基準電圧ＶＡのみよって昇圧させるため、従来技術に比べて入力信号ＶＩＮからの電流の流れ込みによる歪特性の劣化が小さく、サンプル動作の高精度化が容易となる。
【００５９】
なお、本実施形態も第１の実施形態と同様にエッジ検出回路５５０を用いて、クロック信号ノードＰＨＩＺ５０５からの立下りの最初の一定期間をＨＩＧＨにするパルスを生成させているが、本実施形態の変形例として、例えば、ＮＭＯＳトランジスタ５２１に、クロック信号ノードＰＨＩＺ５０５からの立下りの最初の一定期間をＨＩＧＨにする独自のＰＨＰ信号を入力してもよい。
【符号の説明】
【００６０】
１００、２００、４００  ブートストラップスイッチ回路
１０１、２０１、４０１  電源
１０２、１０３、２０２、２０３、３０２〜３０４  グラウンド
１０５〜１０７、２０５〜２０７、３０５〜３０７  クロック信号ノード
１１１〜１２０、２１１〜２２１、４１１〜４２１  ＮＭＯＳトランジスタ
１２１、１２２、２２２、２２３、４２２、４２３  ＰＭＯＳトランジスタ
１３１〜１３３、２３１〜２３３、４３１〜４３３  コンデンサ
１３５、２３５、２６１、３３５  インバータ
１４１、２４１、３４１  ブートノード
１４２、２４２、２５１、３４２、３４４、  入力ノード
１４３、２４３、２５２、３４３  出力ノード
２５０、３５０  エッジ検出回路
２６２  遅延生成バッファ群
２６３  ＮＯＲ回路
３６０  スイッチ
【図１】
2015167331.tif 000003
【図２】
2015167331.tif 000004
【図３】
2015167331.tif 000005
【図４】
2015167331.tif 000006
【図５】
2015167331.tif 000007