(57)【要約】      （修正有）【課題】半導体集積化回路における端子間のサージ破壊に対して内部回路を保護する役割を担う素子、回路を提供する。【解決手段】ＲＣトリガ形式の静電保護回路において、出力ＭＯＳ２１のゲートとドレインの間に容量もしくは容量と同等の機能を実現する素子あるいは回路を挿入することによって、出力ＭＯＳ２１の入力容量および寄生容量の影響を排除する事が出来てゲートを高速に動作させ出力ＭＯＳ２１をオン状態にさせるので、その結果として出力ＭＯＳ２１を通してサージ電流を接地端子に流す事が出来る。【選択図】図７
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【特許請求の範囲】
【請求項１】
電源端子と接地端子の間に抵抗と容量を直列に接続し、その中間端子を入力としたインバータを複数段接続し、その出力端子がMOSのゲートに接続され、そのMOSのドレインとソースは電源端子又は接地端子に接続され、そのMOSのドレインとソース間にダイオードが接続された構成において、MOSのゲートとドレイン間に容量を接続してなることを特徴とする静電保護回路。
【請求項２】
請求項１において、抵抗は電源側に容量は接地側に配置され、インバータは奇数段を備え、MOSはNMOSとし、NMOSのゲートとドレイン間に容量が配置された事を特徴とする静電保護回路。
【請求項３】
請求項２において、NMOSのゲートとドレイン間の容量をPMOSに置き換え、そのゲート端子は、RとCの接続端子に接続された事を特徴とする静電保護回路。
【請求項４】
請求項２において、インバータ段の最後にインバータのプラス電源供給端子と電源端子の間にPMOSを挿入し、そのゲート端子はNMOSのゲート端子に接続された事を特徴とする静電保護回路。
【請求項５】
請求項４において、NMOSのゲートから接地端子に抵抗を接続した事を特徴とする静電保護回路。
【請求項６】
請求項２から５において、RとCを入れ替え、出力NMOSを出力PMOSに入れ替え、NMOSのゲートとドレイン間の容量またはPMOSを、入れ替えた出力PMOSのゲートと接地間にPMOSはNMOSに入れ替えて配置し、最終段のインバータのプラス電源供給端子と電源端子間のPMOSを同じインバータのマイナス電位供給端子と接地端子の間にNMOSとして入れ替えた事を特徴とする静電保護回路。
【請求項７】
請求項１においてインバータを３段以上の奇数段に増設した静電保護回路。
【請求項８】
請求項１においてインバータを１段にした静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積化回路(IC)における端子間のサージ（静電）破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｅｓｔｒｏｙ）に対して内部回路を保護する役割を担う素子、回路に関するものである。
【背景技術】
【０００２】
ＩＣには電気的機能を入力、または出力する入出力端子、ＩＣを駆動するための電源を供給する電源端子、電源の基準となる接地端子とで構成されている。ＩＣの製造を行う際、例えば静電気帯電した人が輸送等の目的でＩＣと接触した際に、端子を経由してＩＣ内部に電荷が導通され内部素子が破壊してしまう事がある。この為、特別な理由がない限りＩＣの各端子にはサージが内部に行き渡らない様に放電を行う保護素子、または保護回路を設置する。
【０００３】
ＥＳＤ対策用の保護回路は端子の機能、定格（最大入力、または出力される電圧）により使用する素子の耐圧が決まる。例えば１．５V程度の入出力であれば１．５V系の低耐圧素子を、３．３Vまたは５V程度であれば３．３V系または５．０V系の中耐圧素子を、３０Vまたはそれ以上の電圧であれば３０V系またはそれ以上の高耐圧素子を用いて構成する。
【０００４】
ＥＳＤ保護素子として用いられる素子としてはダイオードやMOSトランジスタが用いられる。またＥＳＤ保護回路としてはダイオード、ＭＯＳトランジスタの他に抵抗や容量を用いて構成される。
【０００５】
ＥＳＤ保護回路の形式の一つに抵抗と容量で時定数を作成し、その信号をインバータで受け、サージが印加された時のみ放電用MOSトランジスタが動作してサージを放電し、内部回路を保護するＲＣＴＭＯＳ（ＲＣトリガ）と呼ばれる形式のものがある。
【０００６】
図1は従来例の具体的な回路である。１はRとCで構成されたRC時定数回路である。２は１のRとCの接続点である１１を入力端子とする奇数段のインバータから成りいずれもＨｉレベルはＶＤＤ電圧、ＬｏレベルはＧＮＤ電圧である。２は３の出力トランジスタである大面積のNMOSのゲート端子２１に接続され、本NMOSを駆動するためのドライバ段の役目を負う。４はＧＮＤに対してＶＤＤ端子に負電圧が加わった時に順方向に電流を流す事にように設置されたダイオードDiである。ＶＤＤは正の電圧を供給する端子であり、ＧＮＤは接地端子である。
【０００７】
次に本回路の動作を図２を用いて説明をする。まずVDD端子にサージ電圧が加わった場合、一般にサージ電圧の立ち上りは非常に早く、一例ではnsec以下である。このためRC回路の容量Cは素早く電荷をためる事が出来ず11のノードはほぼGND電位にある。
【０００８】
そのため、図2に示したようにインバータ（IV1）の入力電位はLoレベルになり、それが後段のインバータを通して出力トランジスタのNMOSに伝わる。故に、NMOSのゲート端子21はHiレベルとなるので導通状態となりサージ電流をGNDに逃がす事が出来るのでVDD端子の電位は基準の電圧以下に抑えられ、本回路に接続される内部回路5を保護する事が可能となる。
【０００９】
次に通常の電源電圧がVDD端子に供給された場合を図3を用いて説明する。電源は例えば電池の時は電池の内部抵抗がある程度高いため電圧の立ち上り速度はサージ電圧のそれに比較して充分に遅い。このため、容量Cには電荷をためる事が出来るため、11のノードはVDD電圧の立ち上りに追随して立ち上る事になる。
【００１０】
故に、インバータIV1の入力電位はHiレベルとなり、出力トランジスタNMOSのゲート21の電位はLoレベルとなるのでNMOSはシャットダウン状態となる。この為、内部回路に何ら影響を与えない。
【００１１】
なおRCの時定数はサージ電荷の量と、電源電圧の立ち上り特性によって決める必要がある。例えばRC時定数が小さい場合は出力トランジスタのNMOSにサージ電荷が充分に流れ切れないうちに容量Cに電荷が蓄積されノード11の電位がHiレベルとなり、そのためNMOSのゲート電位がLoレベルとなりシャットダウンされてしまう。その結果、サージ電圧が十分に低くならずに内部回路の耐圧を超えてしまうため内部回路を破壊する恐れがある。
【００１２】
一方、RC時定数が大きいと電源電圧を投入した時にも容量Cになかなか電荷が蓄積されずNMOSのゲート電位はHiレベルとなるのでNMOSがオン状態となり、電源から電流をGNDに流してしまう不具合が生じる。以上から、RC時定数は1usec程度に設定される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
一般に耐圧の大きな素子は動作速度が遅くなる。例えばNMOSの場合に耐圧の小さな素子に比較してドレイン、ソース及びゲート領域が大きいためゲート入力容量および寄生容量が大きい。このため、ゲート電位の変化に対してスイッチングの過度特性が耐圧の低いMOSに比較して悪い。
【００１４】
図4は出力トランジスタ22に高耐圧のNMOSを使用した場合を示している。VDD端子に立ち上りの早いサージ電圧が加わった場合、図1で説明したように容量Cのノードである11はLoレベルを維持している。そのため出力トランジスタ22のNMOSのゲートはHiレベルになろうとするが、NMOSの応答速度が遅いためすぐにはオン状態となり得ない。
【００１５】
その結果、サージ電流はNMOSを流れる事が出来ずに内部回路に向かうが、内部回路では充分に大量のサージ電流をGNDに流す事が出来ず、VDD電圧は既定の電圧以下にならずに内部回路の耐圧を超えた電圧が内部回路にかかり破壊に至る。
【００１６】
図5はその時の様子を示した理解を助けるための概略図である。波形１はVDD端子に印加されたサージの様子を、波形２はノード２１の様子を、そして波形３はNMOSの状態を示している。
【００１７】
波形１で表示されているサージに対して、波形２は寄生容量の影響でサージ電圧に対して遅延を起こしている。その為NMOSをON状態にできずサージがピークに到達してしまい内部素子にダメージを与えてしまう。
【００１８】
図６は出力に高耐圧NMOSを用いた従来回路の図1の回路シミュレーション結果である。図中の1はVDDの電圧変化を示し、２はノード１１の電位変化であり、３はノード２１の電圧変化である。１にサージが印加されると２は最初はＬｏレベルとなるのでインバータIV1の出力はHiレベルとなり、IV2の出力はLoレベルとなるのでＩＶ３の出力はＨｉレベルとなるところが、出力トランジスタの入力容量および寄生容量が大きいため3に示すように充分にＨｉレベルとなっていない。このため、サージ電流を充分にGNDに逃がす事が出来ずに結果的にVDD電位は内部回路の耐圧である５０Ｖを大きく超えた９０Ｖ以上となっている。
【課題を解決するための手段】
【００１９】
図７に本発明のRCTMOS回路を示す。従来回路である図１の回路に対して出力トランジスタ21のNMOSのゲートとドレイン間に容量（シャント容量と呼ぶ）を接続した構成となっている。
【発明の効果】
【００２０】
図７のシャント容量（shuntC）を付加した回路においてＶＤＤ端子に立ち上がりの速いサージ電圧が加わった場合、図８の様にノード１１はＬｏレベルを維持、インバータＩＶ３の出力はＨｉとなる。この時ＮＭＯＳのゲートはシャント容量のためにＶＤＤの上昇に高速に追随するので結果としてサージが印加されたタイミングでＮＭＯＳは導通状態となりサージ電流を放電する事になる。
【００２１】
図９は上記図7のＲＣＴＭＯＳを用いてサージ印加された時の各部波形の理解を助けるための概略図である。波形１はVDD端子に印加されたサージの様子を、波形２はノード２１の様子を、そして波形３はNMOSの状態を示している。
【００２２】
波形１で表示されているサージに対して、波形２も同時に立ち上がっており素早くＮＭＯＳをＯＮ状態にでき、サージがピークに達する前に放電を行う。これにより内部回路は保護される。
【００２３】
図６と同様に図１０に本提案回路の図８のシミュレーション結果を示す。概略図の図8に示したと同様に出力NMOSのゲートノード21はVDDに追随して変化する結果、サージ電流は出力NMOSを通してGNDに流れるためサージ電圧VDDは内部回路の耐圧５０Ｖ以下の３０Ｖに抑制され内部回路は破壊される事はない。
【００２４】
一方、図１１においてＶＤＤに電源を印加（スピードの遅い電圧）する場合、図3の説明と同様に容量Cには電荷をためる事が出来るため、11のノードはVDD電圧の立ち上りに追随して立ち上る事になる。これによりIV1の出力はLoレベルとなり最終段であるIV3の出力もLoレベルとなるのでシャント容量に電荷が蓄積される。
【００２５】
この為、電源の立ち上がりに対してノード２１はＬｏレベルを維持するのでシャント容量の影響を受けず、内部回路へ影響を与えない。尚、シャント容量が付加されると電源起動時にシャント容量への電荷のチャージングが起こり瞬間的な突入電流が増える為、適切な容量値に落とし込む必要がある。
【発明を実施するための形態】
【実施例１】
【００２６】
図７はすでに説明したように本提案の基本構成を示している。この中で出力NMOSのドレイン−ゲート間にシャント容量を接続している。
【実施例２】
【００２７】
図1２は本提案の別の回路形態である。この回路は図６のＲＣＴＭＯＳにおいてシャント容量の代わりにシャント用ＰＭＯＳを用いた形式である。サージが印加された時点で図７の説明と同様にノード１１はＬｏ状態となる。このノード１１の信号をｓｈｕｎｔＰＭＯＳのゲートに入力すると強制的に導通状態となりノード２１の電位はＨｉに遷移しＮＭＯＳを高速でＯＮ状態にできる。
【００２８】
また電源印加時は図３の説明と同様にノード１１は電源立ち上がりに追随していく（Ｈｉ状態）のでｓｈｕｎｔＰＭＯＳはＯＦＦ状態を維持する。この為、ｓｈｕｎｔＰＭＯＳは電源起動時に内部回路の動作に影響しない。
【実施例３】
【００２９】
図１３は本提案の更に別の形態である。この回路は図７のＲＣＴＭＯＳ基本回路に、３段目のインバータＩＶ３の電源端子とVDDの間にＰＭＯＳを接続した形式である。ＶＤＤにサージが印加された場合、シャント容量を経由してＮＭＯＳのゲートをＨｉに引き上げる。同時にこのＨｉ信号がＰＭＯＳに入力される為、PMOSはシャットダウンされＩＶ３は電源から切り離され完全にＯＦＦ状態となる。
【００３０】
つまりＰＭＯＳを追加することで、ノード２１がＨｉになった時にＩＶ３のＶＤＤラインが切り離されるためＩＶ３入力段までの影響無く、ＮＭＯＳのゲート電圧をＨｉに維持できる。時間が経過するとPMOSのドレインソース間のリーク電流のためIV3は動作し始め、ノード21はLoレベルとなる。
【００３１】
このため、RCの時定数が小さい場合でもNMOSをオフ状態に長く維持する事が出来るのでサージ電流を流し切れる。故に、RとCは値を小さく出来るのでRとCの面積を削減出来てコストダウンに寄与できる。
【実施例４】
【００３２】
図１４は本提案の更に別の形態である。これは図１３の回路に出力用ＮＭＯＳのゲート−ＧＮＤ間に抵抗ｓｈｕｎｔＲを挿入した形式である。動作原理は図１３で説明したものと同様だが、抵抗ｓｈｕｎｔＲを追加する事によってＮＭＯＳゲートＨｉの時定数をｓｈｕｎｔC単体適用時よりも正確に調節可能になる。またＩＶ３の電源にＰＭＯＳがあるために出力用ＮＭＯＳのゲート電位がＨｉ状態でもＩＶ３側からｓｈｕｎｔＲ側へ貫通電流が流れない様になっている。
【００３３】
本回路の利点は追加したｓｈｕｎｔＲを調節することでｓｈｕｎｔＣとｓｈｕｎｔＲの時定数を決める事が出来て、RとCの時定数を正確に決定出来る事にある。
【実施例５】
【００３４】
図１５は本提案のさらに別形態である。図７のＲＣＴＭＯＳにおいて波形成形用インバータを１段に削減したものである。ＮＭＯＳのゲートに入力される波形はインバータ３段のものに比較し性能は落ちるがインバータ段数の減少により面積削減ができる。
【実施例６】
【００３５】
図１６は図１５と逆の提案である。波形整形用インバータを３以上の奇数段接続したものである。出力用にＮＭＯＳを用いている本構成ではインバータの接続数が奇数である限り、回路の動作原理が図７と同様になるという事は自明である。
【実施例７】
【００３６】
図１７は本提案の応用回路であり、ＶＤＤ、ＧＮＤと入出力端子Ｉ／Ｏを持つ内部回路を含めたＲＣＴＭＯＳ保護回路の形式である。Ｄｉ２はＶＤＤ端子から見て、Ｄｉ３はＧＮＤ端子から見て負電圧が加わった時に順方向に電流を流す事にように設置された保護ダイオードである。
【００３７】
本回路で、Ｉ／Ｏ端子にサージ電圧が印加された場合、Ｄｉ２を経由してＲＣＴＭＯＳ側にサージ電流が流れ込む。流れ込んだサージ電流は図８での動作と同様にＮＭＯＳ側へ放電される。この際もｓｈｕｎｔＣによりＮＭＯＳの高速動作が実現され内部回路を保護している。
【実施例８】
【００３８】
図１８は本提案の別の形態である。これまでの説明では出力トランジスタをNMOSとしてきたが、PMOSでも可能であり、その場合はRCの構成を上部に容量Cを下部に抵抗Rを配置する事になる。
【００３９】
また、バッファとなるインバータの数を調整する、出力MOSをNMOS又はPMOSとする、さらに、RCの接続を変える等、本提案の主旨を逸脱しない範囲で種々の回路構成が考えられる。
【図面の簡単な説明】
【００４０】
【図１】ＲＣを時定数素子として用いた静電保護回路（ＲＣＴＭＯＳ）の従来回路
【図２】図１におけるＲＣＴＭＯＳのサージ印加時の回路の動作原理を示す図
【図３】図１におけるＲＣＴＭＯＳの電源電圧印加時の回路の動作原理を示す図
【図４】図２における動作原理で出力に高耐圧ＭＯＳを用い、その入力容量および寄生容量を考慮した時の動作状態を示した図
【図５】図２のＲＣＴＭＯＳへサージ印加時、寄生容量の影響を考慮した時の各部動作波形を示した概略図
【図６】図４のＲＣＴＭＯＳ回路の各ノードをシミュレーションした時の波形図
【図７】図１の回路形式にNMOSのゲート−ドレイン間にシャント容量を追加した本提案回路
【図８】図７における本提案回路図のサージ印加時の回路の動作原理を示す図
【図９】図７におけるサージ印加時の各部動作波形を示した概略図
【図１０】図７におけるサージ印加時の各部動作波形をシミュレーションした時の波形図
【図１１】図７における本提案回路図の電源電圧印加時の動作原理を示す図
【図１２】本提案の別構成による回路図
【図１３】本提案のさらに別構成による回路図
【図１４】本提案のさらに別構成による回路図
【図１５】本提案のさらに別構成による回路図
【図１６】本提案のさらに別構成による回路図
【図１７】本提案の回路に入力端子を設けた内部回路を同時に示した回路図
【図１８】本提案の出力NMOSをPMOSに置き換えた別構成による回路図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成26年1月14日(2014.1.14)
【手続補正２】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正２
【補正方法】削除
【補正の内容】