(57)【要約】      （修正有）【課題】窒化物半導体からなる半導体装置において逆方向リーク電流をより低減するとともに、製造方法の自由度を高めることが可能な技術を提供する。【解決手段】半導体装置は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）バリア層４と、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）バリア層４の表面上に配設され、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）バリア層４の表面とショットキー接合を成すＮｉ単層構造からなるゲート電極６ａとを備える。窒素雰囲気中でゲート電極６ａに５００℃以上のアニーリング処理が行われたことによって、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）バリア層４の表面とゲート電極６ａとの間に反応層７が形成されている。【選択図】図１
2015167220.tif 000002
【特許請求の範囲】
【請求項１】
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層、または前記バリア層上に形成されたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層である半導体層と、
前記半導体層の表面上に配設され、前記半導体層の表面とショットキー接合を成す、少なくとも最下層がＮｉからなるゲート電極と、
前記ショットキー接合の界面に設けられ、前記ゲート電極最下層のＮｉと、前記半導体層に含まれる元素とを含むが、前記ゲート電極最下層のＮｉより上層の金属層から拡散した金属元素を含まない反応層とを備える、半導体装置。
【請求項２】
（ａ）Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層、または前記バリア層上に形成されたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層である半導体層の表面上に、前記半導体層の表面とショットキー接合を成すＮｉ単層構造からなるゲート電極を形成する工程と、
（ｂ）前記工程（ａ）後に、窒素雰囲気中で前記ゲート電極に５００℃以上７５０℃以下のアニーリング処理を行うことによって、前記半導体層の前記表面と前記ゲート電極との間に、前記ゲート電極のＮｉと、前記半導体層に含まれる元素とを含む反応層を形成する工程と
を備える、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ｂ）の前記アニーリング処理の温度は６５０℃以上７５０℃以下である、半導体装置の製造方法。
【請求項４】
請求項２または請求項３に記載の半導体装置の製造方法であって、
（ｃ）前記工程（ａ）前に、前記半導体層の前記表面上の前記ゲート電極が形成されるべき領域とは別の領域に電極を形成する工程と、
（ｄ）前記工程（ｃ）と前記工程（ａ）との間にて、アニーリング処理を行うことによって、前記半導体層と前記電極との間でオーミックコンタクトを形成する工程と
をさらに備える、半導体装置の製造方法。
【請求項５】
請求項２または請求項３に記載の半導体装置の製造方法であって、
（ｃ）前記工程（ｂ）後に、前記半導体層の前記表面上の前記ゲート電極が形成されるべき領域とは別の領域に電極を形成する工程と、
（ｄ）前記工程（ｃ）後に、７５０℃以下のアニーリング処理を行うことによって、前記半導体層と前記電極との間でオーミックコンタクトを形成する工程と
をさらに備える、半導体装置の製造方法。
【請求項６】
請求項２または請求項３に記載の半導体装置の製造方法であって、
（ｃ）前記工程（ｂ）前に、前記半導体層の前記表面上の前記ゲート電極が形成されるべき領域とは別の領域に電極を形成する工程
をさらに備え、
前記工程（ｂ）の前記アニーリング処理を行うことによって、前記反応層を形成するとともに、前記半導体層と前記電極との間でオーミックコンタクトを形成する、半導体装置の製造方法。
【請求項７】
請求項２，３，４，６のうちいずれか１項に記載の半導体装置の製造方法であって、
（ｅ）前記工程（ｂ）後に、前記ゲート電極と電気的に接続され、Ａｕを含む少なくとも１層以上の金属層を、前記ゲート電極上に形成する工程
をさらに備える、半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法であって、
（ｅ）前記工程（ｄ）後に、前記ゲート電極と電気的に接続され、Ａｕを含む少なくとも１層以上の金属層を、前記ゲート電極上に形成する工程
をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー接合を成すゲート電極を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ショットキーゲート電極（ショットキー接合を成すゲート電極）を備える半導体装置では、ゲート電極と半導体層表面とが成すショットキー接合のショットキー障壁を高くするなどして、逆方向リーク電流をより小さくすることが望ましい。Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）／ＧａＮヘテロ接合構造を代表とした窒化物半導体の電界効果トランジスタでは、一般的にＮｉ層の上にＡｕ層を積層したＮｉ／Ａｕ電極構造及びこれをベースとしたゲート電極構造が用いられている。このようなトランジスタの製造工程では、ショットキー障壁をより高くして、逆方向リーク電流（ゲートリーク電流）をより小さくなるように、つまり電気特性が向上するように、５００℃程度のアニーリング処理等がショットキーゲート電極の形成工程として付加される場合がある（例えば特許文献１、特許文献２及び非特許文献１）。ただし、一般的に、電極に対する５００℃を超える高温アニーリング処理は、逆方向リーク電流の低下ではなく、オーミックコンタクト（オーミック接合）を得るための手段として用いられる（例えば非特許文献１及び特許文献３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３８９５６号公報
【特許文献２】特開２００４−８７５８７号公報
【特許文献３】特開２００９−２３１３９５号公報
【非特許文献】
【０００４】
【非特許文献１】長谷川文夫，吉川明彦、「ワイドバンドギャップ半導体  光・電子デバイス」、森北出版株式会社、２００６年、ｐ．２４４−２４５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の通り、ショットキー接合に対して５００℃以上の高温アニーリング処理を適用することは、逆方向リーク電流の低減ではなく増加（オーミック化）を招く。このため、ショットキーゲート電極を備える窒化物半導体からなる電界効果トランジスタの製造工程において、５００℃以上のアニーリング処理を伴う工程は、ゲート電極形成前に行わなければならず、製造方法の順序に制限が掛かるという問題があった。つまり、逆方向リーク電流抑制の要請と、それに伴う製造方法の制限とが、課題となっている。
【０００６】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、窒化物半導体からなる半導体装置において逆方向リーク電流をより低減するとともに、製造方法の自由度を高めることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層、または前記バリア層上に形成されたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層である半導体層と、前記半導体層の表面上に配設され、前記半導体層の表面とショットキー接合を成す、少なくとも最下層がＮｉからなるゲート電極と、前記ショットキー接合の界面に設けられ、前記ゲート電極最下層のＮｉと、前記半導体層に含まれる元素とを含むが、前記ゲート電極最下層のＮｉより上層の金属層から拡散した金属元素を含まない反応層とを備える。
【０００８】
また、本発明に係る半導体装置の製造方法は、（ａ）Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層、または前記バリア層上に形成されたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層である半導体層の表面上に、前記半導体層の表面とショットキー接合を成すＮｉ単層構造からなるゲート電極を形成する工程と、（ｂ）前記工程（ａ）後に、窒素雰囲気中で前記ゲート電極に５００℃以上７５０℃以下のアニーリング処理を行うことによって、前記半導体層の前記表面と前記ゲート電極との間に、前記ゲート電極のＮｉと、前記半導体層に含まれる元素とを含む反応層を形成する工程とを備える。
【発明の効果】
【０００９】
本発明によれば、逆方向リーク電流をより低減することができるとともに、製造方法の自由度を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の平面模式図である。
【図３】実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図６】実施の形態１に係る半導体装置の電気特性を説明するための図である。
【図７】第１サンプルの深さ方向の元素比を示す図である。
【図８】第１サンプルの深さ方向の元素比を示す図である。
【図９】第１サンプルの深さ方向の元素比を示す図である。
【図１０】実施の形態１に係る半導体装置の電気特性を説明するための図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示すフローチャートである。
【図１２】実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示すフローチャートである。
【図１５】実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態４に係る半導体装置の構成を示す断面図である。
【図１７】実施の形態４に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。図１に示す半導体装置は、半絶縁性のＳｉＣ（炭化ケイ素）基板１と、バッファ層２と、ＧａＮチャネル層３と、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４と、ソース・ドレイン電極５と、ゲート電極６ａとを備えている。なお、Ａｌはアルミニウム、Ｇａはガリウム、Ｎは窒素である。
【００１２】
バッファ層２は、例えば少なくともＡｌｙ１Ｇａ１−ｙ１Ｎ（０≦ｙ１≦１）を含む層からなり、ＳｉＣ基板１上に配設されている。ＧａＮチャネル層３は、バッファ層２上に配設されている。窒化物半導体からなる半導体層であるＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４は、ＧａＮチャネル層３上に配設されている。ＧａＮチャネル層３及びＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４は、半導体動作層として設けられており、ＧａＮチャネル層３及びＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の界面に高濃度のキャリアを発生することが可能となっている。
【００１３】
なお、簡便のため、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層を有するエピタキシャル基板の層構造として、ＳｉＣからなる基板を用いた代表的な構成を先に例示しているが、必要に応じて、Ｓｉからなる基板を用いた構成でも構わない。また、バッファ層とＧａＮチャネル層との間にＡｌｙ２Ｇａ１−ｙ２Ｎ（０≦ｙ２≦１）からなる層などを挿入したダブルヘテロ構造を有しても構わない。さらには、ＧａＮチャネル層とＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層との間に、ＡｌＮからなるスペーサー層を有している場合や、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層上にＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）からなるキャップ層が形成されても構わない。
【００１４】
ソース・ドレイン電極５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上（Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層が形成されている場合には、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２≦１）キャップ層上）に配設されている。ソース・ドレイン電極５は、オーミック電極構造（オーミック電極）であり、ソース・ドレイン電極５とＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とがオーミックコンタクトを成している。
【００１５】
ゲート電極６ａは、複数のソース・ドレイン電極５に挟まれて、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上に配設されている。ゲート電極６ａはＮｉ（ニッケル）単層構造からなる。そして、ゲート電極６ａは、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とショットキー接合を成している。
【００１６】
ここで、窒素雰囲気中でゲート電極６ａに５００℃以上７５０℃以下のアニーリング処理が行われたことによって、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の上記表面とゲート電極６ａとの間に反応層７が形成されている。つまり、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とゲート電極６ａとのショットキー接合の界面（接触界面）にて、これらの反応層７が形成されている。なお、本実施の形態１では、当該アニーリング処理の温度は、５００℃以上７５０℃以下であるものとする。
【００１７】
図２は、本発明の実施の形態１に係る半導体装置の平面模式図である。図２に示す半導体装置は、ソース・ドレイン電極５及びゲート電極６ａだけでなく、ゲートフィーダー６ｂと、ゲート電極パッド６ｃとを備える。図２の半導体装置をトランジスタとして動作させるためには、入力信号である電位をゲート電極パッド６ｃから、電気的に接続されたゲートフィーダー６ｂを通して、最終的にゲート電極６ａに印加することによって、ソース・ドレイン電極５間の電流を制御することが求められる。つまり、実施の形態１は、逆方向リーク電流が流入し得るゲート電極６ａを主に対象とする技術であり、ゲートフィーダー６ｂ及びゲート電極パッド６ｃを主に対象とする技術ではない。そのため、本発明に係る構造とその製造方法の説明／記述においては、ゲート電極６ａ、ゲートフィーダー６ｂ及びゲート電極パッド６ｃを区別した。
【００１８】
＜製造方法＞
図３は、本実施の形態１に係る半導体装置の製造方法を示すフローチャートである。以下、当該半導体装置の製造方法を、図３に示すステップ順に説明する。
【００１９】
ステップＳ１にて、図４に示されるように、ＳｉＣ基板１上に、バッファ層２、ＧａＮチャネル層３及びＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４を順に形成する。なお、これらの半導体層は、例えばエピタキシャル成長法を用いて形成される。
【００２０】
その後、同ステップＳ１にて、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上のゲート電極６ａが形成されるべき領域とは別の領域に、ソース・ドレイン電極５となる電極を形成する。それから、アニーリング処理を行うことによって、当該電極から、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とオーミックコンタクトを成すソース・ドレイン電極５（オーミック電極）を形成する。
【００２１】
なお、本実施の形態１では、ソース・ドレイン電極５となる電極には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ（厚さは順に２０ｎｍ／１００ｎｍ／４０ｎｍ／３０ｎｍ）からなるオーミック電極構造が適用されるものとする。ただし、ソース・ドレイン電極５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とオーミックコンタクトが得られる電極構造（電極）であれば、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ電極構造に限ったものではなく、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ電極構造もしくはＴｉ／Ａｌ／Ｎｂ／Ａｕ電極構造、またはＴｉ／Ａｌ系以外の電極構造（電極）が適用されてもよい。なお、Ｔｉはチタン、Ａｕは金、Ｎｂはニオブである。
【００２２】
また、本実施の形態１では、ソース・ドレイン電極５となる電極は、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとする。ただし、所望のオーミックコンタクトが得られるのであれば、その他の方法（例えば、スパッタリフトオフ法、蒸着リフトオフ法とスパッタリフトオフ法とを組み合わせた方法、または、スパッタ後に不要メタルをエッチバックによって除去して形成する方法など）が用いられてもよい。
【００２３】
次にステップＳ２にて、図５に示されるように、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上に、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とショットキー接合を成すＮｉ単層構造のゲート電極６ａを形成する。
【００２４】
なお、本実施の形態１では、ゲート電極６ａの高さ方向の厚さは２００ｎｍであるものとするが、ショットキーゲート電極として機能するのであれば、その他の厚さが選択されてもよい。また、本実施の形態１では、ゲート電極６ａは、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとする。ただし、Ｎｉ単層構造のゲート電極６ａを形成できるのであれば、その他の方法（例えば、スパッタリフトオフ法、蒸着リフトオフ法とスパッタリフトオフ法とを組み合わせた方法、または、スパッタ後に不要メタルをエッチバックによって除去して形成する方法など）が用いられてもよい。
【００２５】
次にステップＳ３にて、窒素雰囲気中でゲート電極６ａに５００℃以上のアニーリング処理を行う。アニーリング処理の条件としては、例えば、不活性ガス雰囲気中において５分間の５００℃以上７５０℃以下のアニーリング処理を行う。望ましくは、Ｎ２雰囲気中において５分間の７００℃のアニーリング処理を行う。これにより、図１に示されるように、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の上記表面とゲート電極６ａとの間に反応層７が形成され、本実施の形態１に係る半導体装置が完成する。このように作製された半導体装置によれば、以下に説明するように、逆方向印加電圧における単位面積当たりの逆方向リーク電流が抑制されている。
【００２６】
＜効果＞
図６は、ショットキーゲート電極について、アニーリング処理の温度と、逆方向リーク電流との関係を示す図である。なお、逆方向リーク電流は負の値であるが、ここではその絶対値について説明する。
【００２７】
白抜き丸印は、Ｎｉ／Ａｕ電極構造の形成後にアニーリング処理をした第１サンプル（ショットキーゲート電極以外は本実施の形態１に係る半導体装置に対応）の逆方向リーク電流を示している。黒塗り三角印は、Ｎｉ単電極の形成後にアニーリング処理をした第２サンプル（本実施の形態１に係る半導体装置に対応）の逆方向リーク電流を示している。なお、アニーリング処理の時間はいずれも５分とした。
【００２８】
第１サンプル（白抜き丸印）同士で比較すると、５００℃程度以下のアニーリング処理であれば、アニーリング処理が施された第１サンプルのほうが、アニーリング処理を施されない第１サンプルよりも逆方向リーク電流が抑制され、かつ、アニーリング温度が高くなるほど、その抑制効果が大きくなる。しかし、図６に示されるように、第１サンプルの逆方向リーク電流は５００℃付近に極小値を持ち、アニーリング処理の温度が５００℃以上になると逆方向リーク電流が増加して電気特性が劣化する。
【００２９】
この原因は、Ｎｉ／Ａｕ電極構造とＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面との間の層構造が、アニーリング処理の温度によって異なるためと推定される。その根拠として、アニーリング処理の温度に関して、Ｎｉ／Ａｕ電極構造の深さ方向の元素比の差異を図７、図８、図９に示す。ここでは、Ａｌ０．１７Ｇａ０．８３Ｎ層（ｘ１＝０．１７としたＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４に対応）上に、Ｎｉ／Ａｕ電極構造（Ｎｉ層，Ａｕ層の膜厚は５０ｎｍ，１７０ｎｍ）が形成された複数のサンプル、つまり第１サンプルを作製した後、それぞれ異なる温度でアニーリング処理を行った。そして、各サンプルに対して、Ａｒスパッタ処理によるエッチングとＸＰＳ（X-ray photoelectron spectroscopy）評価とを行うことによって深さ方向の元素比を同定した。このため、図７〜図９において横軸のスパッタ時間が経過していく方向は、サンプルの深さ方向に対応している。
【００３０】
図７はアニーリング処理無しサンプル、図８は５００℃／５分のアニーリング処理適用サンプル、図９は７００℃／５分のアニーリング処理適用サンプルの評価結果である。図８に示されるように、５００℃のアニーリング処理適用サンプルでは、アニール処理無しサンプルに比べ、Ａｌ０．１７Ｇａ０．８３Ｎ層とＮｉ層との間及びＮｉ層とＡｕ層との間のそれぞれにおいて、元素の多少の相互拡散が認められるが、Ａｌ０．１７Ｇａ０．８３Ｎ層とＡｕ層との間で拡散は認められない。一方、７００℃のアニーリング処理適用サンプルでは、Ｎｉ層とＡｕ層との間の合金化によってＮｉ／Ａｕ層構造が失われ、その結果としてＡｌ０．１７Ｇａ０．８３Ｎ層までＡｕが拡散していることが確認できる。
【００３１】
ショットキー接合界面に着目した元素比分析結果（図７〜図９）と、逆方向リーク電流の推移（図６）とを照らし合わせると、一定温度までのアニーリング処理温度の上昇に伴う逆方向リーク電流の低減は、Ａｌ０．１７Ｇａ０．８３Ｎ層とＮｉ層との間に反応層が形成（維持）されることに起因すると推定される。その一方で、一定温度以上のアニーリング処理温度の上昇に伴う逆方向リーク電流の増加は、Ａｌ０．１７Ｇａ０．８３Ｎ層までＡｕが達して（半導体―Ａｕ接触が形成されて）上述の反応層が失われたことに起因すると推定される。
【００３２】
次に、アニーリング処理に伴う逆方向リーク電流の低減効果が、Ａｌ０．１７Ｇａ０．８３Ｎ層とＮｉ層との間に形成（維持）された反応層によって得られていることを確認するため、及び、逆方向リーク電流の低減効果に適した温度領域の範囲を見積るため、Ｎｉ単電極を用いた検証を発明者は行った。
【００３３】
図１０は、上述と同様、Ａｌ０．１７Ｇａ０．８３Ｎ層上にＮｉ単電極からなるゲート電極を形成したサンプルを作製し、アニーリング処理温度に依存したショットキー障壁高さを示したものである。なお、アニーリング時間は全て５分である。
【００３４】
図１０より、アニーリング温度が６５０℃、７００℃、７５０℃の条件の構成は、他の温度条件の構成に比べ、ショットキー障壁高さが高くなっていることが分かる。この結果は、図６で示した逆方向リーク電流の低減効果とよく対応しており、その効果が逆方向リーク電流の低減によるものであることを示している。さらに、ショットキー障壁高さがアニーリング処理の温度の変化とともに変化している点は、Ａｌ０．１７Ｇａ０．８３Ｎ層とＮｉ単電極との界面における変化（つまり、反応層の形成）が生じたことを示している。したがって、アニーリング処理に伴う逆方向リーク電流の低減効果は、Ａｌ０．１７Ｇａ０．８３Ｎ層とＮｉ層との間に形成（維持）された反応層によって得られていることを確認することができた。また、その効果が最も得られる温度範囲は、６５０℃以上７５０℃以下であることが分かった。
【００３５】
以上をまとめると、Ｎｉ／Ａｕ電極構造の形成後にアニーリング処理をした第１サンプルでは、５００℃以上のアニーリング処理を行うと、反応層が失われて逆方向リーク電流が増加して電気特性が劣化する。これに対して、本実施の形態１に係る製造方法では、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４上にＮｉ単層構造からなるゲート電極６ａを形成した後に、窒素雰囲気中でゲート電極６ａに５００℃以上７５０℃以下のアニーリング処理が行われる。このような構成によれば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４にＡｕが接触する可能性が無くなる。この結果、高温（Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とゲート電極６ａのＮｉとの間の反応層７にとって適切な温度）のアニーリング処理によって、反応層７を形成（維持）することができる。つまり、ゲート電極６ａのＮｉと、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４に含まれる元素とを含むが、例えば後述する金属層８から拡散した金属元素（例えばＡｕ）を含まない反応層７を形成（維持）することができる。この結果、図６に示されるように、逆方向リーク電流Ｉ［Ａ／ｃｍ２］を低減することができる。
【００３６】
また、Ｎｉ／Ａｕ構造のゲート電極の形成を含む製造方法では、逆方向リーク電流を増加させないために、５００℃以上のアニーリング処理を伴う工程（例えば最低でも６００℃程度のアニーリング処理が好ましいＴｉ／Ａｕ系のオーミック電極の形成工程など）は、ゲート電極の形成工程前に行わなければならない。
【００３７】
これに対して、本実施の形態１によれば、上述したように、５００℃以上のアニーリング処理を伴う工程をゲート電極の形成工程後に行っても、逆方向リーク電流の増加を抑制することができるので、製造方法の自由度を高めることができる。なお、本実施の形態１に係る半導体装置の製造方法であっても、７５０℃を超えるアニーリング処理を行うと、ショットキー特性の劣化が生じ、逆方向リーク電流は大きくなる。
【００３８】
なお、反応層７を構成する元素については、大気中で否応なく生じる自然酸化や水分の付着による元素、例えばＯ（酸素）、Ｈ（水素）及びＣ（炭素）などを含んでも構わない。例として、最上層がＡｌｘ１Ｇａ１−ｘ１Ｎ（ｘ１≒０．２０）バリア層であるエピタキシャル基板を大気中に曝した場合、バリア層表面をＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）分析すると、最表面層（表面と、表面から５ｎｍ奥側に進んだ部分との間の層）の含有量としてＯ（酸素）が１４％程度、Ｃ（炭素）が１３％程度検出されることがある。反応層７にも、これと同等のレベルの同種の元素が含まれ得るが、そのことが本実施の形態１に係る半導体装置に直ちに影響を及ぼすものではない。このため、反応層７には、これら元素がそのレベルで含まれてもよい。なお、ここで示した元素や値は、あくまで一例であり、絶対的なものではない。
【００３９】
＜実施の形態２＞
本発明の実施の形態２に係る半導体装置の構成は、実施の形態１に係る半導体装置の構成（図１）と同様である。このため、本実施の形態２に係る半導体装置において、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる点を中心に以下説明する。
【００４０】
＜製造方法＞
図１１は、本実施の形態２に係る半導体装置の製造方法を示すフローチャートである。以下、当該半導体装置の製造方法を、図１１に示すステップ順に説明する。
【００４１】
ステップＳ１１にて、図１２に示されるように、実施の形態１と同様にＳｉＣ基板１上に、バッファ層２、ＧａＮチャネル層３及びＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４を順に形成する。
【００４２】
その後、同ステップＳ１１にて、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上に、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とショットキー接合を成すＮｉ単層構造のゲート電極６ａを、ソース・ドレイン電極５の形成前に形成する。
【００４３】
なお、本実施の形態２では、ゲート電極６ａの高さ方向の厚さは２００ｎｍであるものとするが、ショットキーゲート電極として機能するのであれば、その他の厚さが選択されてもよい。また、本実施の形態２では、ゲート電極６ａは、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとするが、Ｎｉ単層構造のゲート電極６ａを形成できるのであれば、実施の形態１と同様にその他の方法が用いられてもよい。
【００４４】
次にステップＳ１２にて、窒素雰囲気中でゲート電極６ａに５００℃以上７５０℃以下のアニーリング処理を行う。アニーリング処理の条件としては、例えば、不活性ガス雰囲気中において５分間の５００℃以上７５０℃以下のアニーリング処理を行う。望ましくは、窒素雰囲気中において５分間の６５０℃以上７５０℃以下のアニーリング処理を行う。これにより、図１３に示されるように、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の上記表面とゲート電極６ａとの間に反応層７が形成される。
【００４５】
次にステップＳ１３にて、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上のゲート電極６ａが形成されるべき領域とは別の領域に、ソース・ドレイン電極５となる電極を形成する。それから、７５０℃以下のアニーリング処理を行うことによって、図１に示されるように、当該電極から、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とオーミックコンタクトを成すソース・ドレイン電極５（オーミック電極）を形成する。
【００４６】
なお、本実施の形態２では、ソース・ドレイン電極５となる電極には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ（厚さは順に２０ｎｍ／１００ｎｍ／４０ｎｍ／３０ｎｍ）からなるオーミック電極構造が適用されるものとする。ただし、ソース・ドレイン電極５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とオーミックコンタクトが得られる電極構造（電極）であれば、実施の形態１と同様にその他の電極構造（電極）が適用されてもよい。
【００４７】
また、本実施の形態２では、ソース・ドレイン電極５となる電極は、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとする。ただし、７５０℃以下のアニーリング処理によって所望のオーミックコンタクトが得られるのであれば、実施の形態１と同様にその他の方法が用いられもよい。
【００４８】
＜効果＞
実施の形態１で説明した第１サンプルの製造方法、つまりＮｉ／Ａｕ電極構造の形成後にアニーリング処理することによってゲート電極を形成する製造方法では、ゲート電極の形成工程後に５００℃以上のアニーリング処理を伴う工程を行うことができない。この結果、工程の順序に制限が生じるだけでなく、ゲート電極６ａを形成するまで、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４のゲート形成領域が高温環境や外部などに曝されるので、プロセス履歴（プロセスダメージ）が否応無く生じてしまう。
【００４９】
これに対して、本実施の形態２に係る半導体装置の製造方法によれば、高温のアニーリング処理（Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とゲート電極６ａのＮｉとの間の反応層７にとっては適切な温度のアニーリング処理）によって、反応層７を形成（維持）することができる。この結果、実施の形態１と同様に、逆方向リーク電流Ｉをより低減することができるとともに、製造方法の自由度を高めることができる。また、ゲート電極６ａを比較的早い段階で形成するので、ゲート形成領域が、ソース・ドレイン電極５を形成するためのアニーリング処理などの高温環境に曝されなくて済む。よって、ゲート形成領域のプロセス履歴（プロセスダメージ）を抑えることが可能となる。
【００５０】
＜実施の形態３＞
本発明の実施の形態３に係る半導体装置の構成は、実施の形態１に係る半導体装置の構成（図１）と同様である。このため、本実施の形態３に係る半導体装置において、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる点を中心に以下説明する。
【００５１】
＜製造方法＞
図１４は、本実施の形態３に係る半導体装置の製造方法を示すフローチャートである。以下、当該半導体装置の製造方法を、図１４に示すステップ順に説明する。
【００５２】
ステップＳ２１にて、図１５に示されるように、実施の形態１と同様にＳｉＣ基板１上に、バッファ層２、ＧａＮチャネル層３及びＡｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４を順に形成する。
【００５３】
次に、同ステップＳ２１にて、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上のゲート電極６ａが形成されるべき領域とは別の領域に、ソース・ドレイン電極５となる電極５ａを形成する。なお、本実施の形態３では、ソース・ドレイン電極５となる電極には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ（厚さは順に２０ｎｍ／１００ｎｍ／４０ｎｍ／３０ｎｍ）からなるオーミック電極構造が適用されるものとする。ただし、ソース・ドレイン電極５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４とオーミックコンタクトが得られる電極構造（電極）であれば、実施の形態１と同様にその他の電極構造（電極）が適用されてもよい。
【００５４】
また、本実施の形態３では、ソース・ドレイン電極５となる電極は、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとする。ただし、５００℃以上７５０℃以下のアニーリング処理によって所望のオーミックコンタクトが得られるのであれば、実施の形態１と同様にその他の方法が用いられもよい。
【００５５】
その後、同ステップＳ２１にて、アニーリング処理を行わずに、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面上に、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とショットキー接合を成すＮｉ単層構造のゲート電極６ａを形成する。なお、本実施の形態３に係るゲート電極６ａの高さ方向の厚さは２００ｎｍであるものとするが、実施の形態２と同様にその他の厚さが選択されてもよい。また、本実施の形態３では、ゲート電極６ａは、二層構造のレジストパターンを用いた蒸着リフトオフ法によって形成されるものとするが、Ｎｉ単層構造のゲート電極６ａを形成できるのであれば、実施の形態２と同様にその他の方法が用いられてもよい。
【００５６】
また、本実施の形態３では電極５ａを形成した後にゲート電極６ａを形成したが、これに限ったものではなく、ゲート電極６ａを形成した後に電極５ａを形成してもよい。
【００５７】
次にステップＳ２２にて、窒素雰囲気中でゲート電極６ａに５００℃以上７５０℃以下のアニーリング処理（好ましくは６５０℃以上７５０℃以下のアニーリング処理）を行う。これにより、図１に示されるように、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の上記表面とゲート電極６ａとの間に反応層７を形成するとともに、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層４の表面とオーミックコンタクトを成すソース・ドレイン電極５を電極５ａから形成する。
【００５８】
なお、本実施の形態３でのアニーリング処理は、オーミック接合と、反応層７の形成との同時形成が目的であるため、両者を同時に形成できる範囲（例えば不活性ガス雰囲気中において５００℃以上７５０℃以下）内の任意の温度（条件）が適用可能である。反応層７の形成を最優先とする場合には、窒素雰囲気中において５分間の７００℃のアニーリング処理を行うことが望ましい。
【００５９】
＜効果＞
本実施の形態３によれば、実施の形態２と同様の効果を得ることができる。また、オーミック電極（ソース・ドレイン電極５）を形成するためのアニーリング処理と、反応層７を形成するためのアニーリング処理とを同時に実施するので、高温熱処理が削減され、その結果としてプロセスダメージを低減することができる。また、製造工程の簡素化も期待できる。
【００６０】
＜実施の形態４＞
図１６は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。図１６に示す半導体装置は、実施の形態１〜３で説明した半導体装置に金属層８を追加したものである。このため、本実施の形態４に係る半導体装置において、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる点を中心に以下説明する。
【００６１】
＜製造方法＞
図１７は、本実施の形態４に係る半導体装置の製造方法を示すフローチャートである。以下、当該半導体装置の製造方法を、図１７に示すステップ順に説明する。
【００６２】
ステップＳ３１にて、実施の形態１〜３で説明した製造方法を用いて、図１に示す半導体装置を形成する。
【００６３】
次にステップＳ３２にて、図１６に示すように、ゲート電極６ａと電気的に接続され、Ａｕを含む少なくとも１層以上の金属層８を、ゲート電極６ａ上に形成する。金属層８の形成方法は、金属層８がＮｉ単層構造からなるゲート電極６ａと電気的に接続されるのであれば限定されないが、微細のパターニングが可能なレジストパターンを用いた蒸着リフトオフ法またはスパッタリフトオフ法を用いることが好ましい。あるいは、鍍金プロセスなどのその他のプロセスを用いてゲート電極６ａ上に金属層８を形成してもよい。
【００６４】
また、金属層８の構造としては、Ａｕを含む１層以上の金属の層であればよく、最も簡便なＡｕ単層が望ましい。しかしこれに限ったものではなく、例えば、高温環境下におけるＡｕの金属層中の拡散を抑制するためにＰｔ（プラチナ）／Ａｕ構造、Ｎｂ／Ａｕ構造、Ｔｉ／Ａｕ構造またはＮｉ／Ａｕ構造など、Ａｕ層を含む多層構造であってもよい。さらに、本実施の形態４では、金属層８の厚さは２００ｎｍであるものとするが、形成方法や所望の特性に合わせて他の厚さを選択してもよい。
【００６５】
＜効果＞
以上のような本実施の形態４によれば、実施の形態１などと同様の効果を得ることができる。また、金属層８に含まれるＡｕは、Ｎｉよりも抵抗率が低いので、実施の形態１〜３に係る半導体装置に比べてゲート抵抗を低減することができ、ゲート抵抗による入力信号の電圧降下を抑制することが可能となる。
【００６６】
なお、以上では、ゲート電極６ａの上層である金属層８と、Ｎｉ単層構造からなるゲート電極６ａとが、互いに異なる構成要素であるものとして説明したが、これに限ったものではない。例えば、ゲート電極６ａが上層に金属層８を含む構成であってもよい。つまり、ゲート電極６ａに、少なくとも最下層がＮｉであり、最下層のＮｉより上層が金属層８と同様の金属層である積層構造が適用される構成であってもよい。この構成においても、上述と同様の効果を得ることができる。
【００６７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００６８】
４  Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１≦１）バリア層、５  ソース・ドレイン電極、５ａ  電極、６ａ  ゲート電極、７  反応層、８  金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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