(57)【要約】【課題】電磁干渉問題を解消し、コスト削減、設計効率向上、並びに小型軽量化が可能となる、損失線路部品とその応用法、およびディジタル回路、スイッチング電源回路への応用の技術を提供する。【解決手段】エッチドアルミ箔、レジスト材、導電性ポリマー液、カーボンペースト、および銀ペーストを使用して低インピーダンス損失線路部品と整合インピーダンス損失線路部品を形成してディジタル回路とスイッチング電源回路に使用する。低インピーダンス損失線路は直流電源線路に挿入して使用し、整合インピーダンス損失線路はスイッチング信号線路またはスイッチング電源線路に挿入して使用する。スイッチング素子と損失線路に接続される直流電源線路、スイッチング信号線路、およびスイッチング電源線路の長さを孤立電磁波理論に基づいて制限することによって、電磁干渉の無い準定常閉回路に再構成する。【選択図】  図１
2015198482.tif 000002
【特許請求の範囲】
【請求項１】
第１の低インピーダンス損失線路チップおよび第１の整合インピーダンス損失線路チップが、両面にエッチング部が形成されたアルミニウム箔の表面に酸化皮膜が化成されて成る化成エッチドアルミ箔と、該化成エッチドアルミ箔の一面に形成される第１のカーボンペースト薄膜と、該第１のカーボンペースト薄膜の表面に形成される第１の銀ペースト薄膜と、有効チップ長に対応する一つの対向する２辺と有効チップ幅に対応する他の対向する２辺を有する一つ以上の空白の有効チップ領域を有し前記化成エッチドアルミ箔の他面に形成される第１のレジスト厚膜と、前記有効チップ領域内の前記化成エッチドアルミ箔のエッチング表面に形成される機能性高分子積層膜と、該機能性高分子積層膜の表面に形成されるカーボンペースト厚膜と、該カーボンペースト厚膜の表面に形成される第２の銀ペースト薄膜によって形成される第１の電極形成箔を、前記有効チップ領域の前記第１のレジスト厚膜を含む外縁部で矩形に切断して形成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項２】
請求項１記載の損失線路部品とその応用法および応用回路において、第２の低インピーダンス損失線路チップおよび第２の整合インピーダンス損失線路チップが、前記化成エッチドアルミ箔と、前記第１のカーボンペースト薄膜と、前記第１の銀ペースト薄膜と、前記第１のレジスト厚膜と、前記機能性高分子積層膜と、該機能性高分子積層膜の形成に使用される導電性ポリマー液に比べて高い粘性と低い導電率を有する導電性ポリマー液を使用して前記機能性高分子積層膜の表面に形成される導電性ポリマー厚膜と、該導電性ポリマー厚膜の表面に形成される第３の銀ペースト薄膜によって形成される第２の電極形成箔を、前記有効チップ領域の前記第１のレジスト厚膜を含む外縁部で矩形に切断して形成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項３】
請求項１から請求項２記載の損失線路部品とその応用法および応用回路において、前記機能性高分子積層膜が、前記化成エッチドアルミ箔のエッチング面に密着させて形成される第１の導電性薄膜と前記化成エッチドアルミ箔の表面のエッチングピット口を塞いで形成される第２の導電性薄膜、または前記第１の導電性薄膜と前記第２の導電性薄膜と前記化成エッチドアルミ箔のエッチングピット内で前記第１の導電性薄膜と前記第２の導電性薄膜との隙間の一部を埋めて形成される第３の導電性薄膜によって形成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項４】
請求項１から請求項３記載の損失線路部品とその応用法および応用回路において、低インピーダンス損失線路部品および整合インピーダンス損失線路部品が、前記第１の低インピーダンス損失線路チップ、前記第２の低インピーダンス損失線路チップ、前記第１の整合インピーダンス損失線路チップ、および前記第２の整合インピーダンス損失線路チップの前記第２の銀ペースト薄膜または前記第３の銀ペースト薄膜に導電性接着材で一面が固着され前記有効チップ長および前記有効チップ幅とそれぞれ同じかそれ以上の寸法を有し前記有効チップ幅に対応する他の対向する２辺の内側に２つの負極端子領域を有する負極平板金属箔と、前記有効チップ幅とそれぞれ同じかそれ以上の幅を有する短冊金属箔の一面の中央部を前記有効チップ領域の前記第１の銀ペースト薄膜に導電性接着材で固着され前記短冊金属箔を前記負極平板金属箔と非接触を保てる長さで前記負極平板金属箔の側に折り曲げられ前記短冊金属箔の端部を該短冊金属箔の一面が前記負極平板金属箔の他面との共通平面上に存在するように前記負極平板金属箔と反対の側に折り曲げられて２つの正極端子が形成される正極構造金属箔から構成される１個の損失線路構造体または前記共通平面上の前記有効チップ幅に対応する他の対向する２辺のいずれかに間隔を置いて整列配置される２個以上の前記損失線路構造体を、少なくとも前記共通平面に面する前記負極端子の一面と前記正極端子の一面を除いて気密封止材で覆って形成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項５】
請求項１から請求項４記載の損失線路部品とその応用法および応用回路において、前記低インピーダンス損失線路部品が、第１のスイッチング素子に最短の長さで一端を接続される第１の伝送線路の他端またはスイッチング素子で機能する第１のスイッチングモード回路の電源端子に最短の長さで一端を接続される第２の伝送線路の他端に一端を、直流電源に一端を接続される第３の伝送線路の他端と該第３の伝送線路の少なくとも５倍の特性インピーダンス値を有する第４の伝送線路の一端を接続して形成される第５の伝送線路の前記第４の伝送線路の他端に他端を接続され、第１の伝送線路の他端に接続される場合は孤立電磁波理論に従って前記第１のスイッチング素子のスイッチング時間に円周率を掛けた値の逆数として求められる修正主要周波数、第２の伝送線路の他端に接続される場合は10MHzから１GHzの周波数帯域において、それぞれ-40dB以下の値の前記第１の伝送線路または前記第２の伝送線路と前記直流電源の間の透過係数と、0.1Ω以下の値の前記第１の伝送線路または前記第２の伝送線路から見える端子インピーダンスを有していることを特徴とする、損失線路部品とその応用法および応用回路
【請求項６】
請求項１から請求項５記載の損失線路部品とその応用法および応用回路において、前記整合インピーダンス損失線路部品が、前記第１のスイッチング素子のスイッチング出力端子または第１のスイッチングモード回路のスイッチング電源波出力端子に最短の長さで一端を接続される第６の伝送線路の他端に一端を接続され他端をスイッチング電源波伝送用の第７の伝送線路の一端に接続され、または前記第１のスイッチング素子のスイッチング信号出力端子または第１のスイッチングモード回路のスイッチング信号波出力端子に最短の長さで一端を接続される第８の伝送線路の他端に一端を接続され他端をスイッチング信号波伝送用の第９の伝送線路の一端に接続され、前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子の前記修正主要周波数において、-40dB以下の値の前記第６の伝送線路と前記第７の伝送線路の間の透過係数または-10dB以下の値を有する前記第８の伝送線路と前記第９の伝送線路の間の透過係数と、-10dB以下の値の前記第６の伝送線路または前記第８の伝送線路との間の反射係数を有することを特徴とする、損失線路部品とその応用法および応用回路
【請求項７】
請求項１から請求項６記載の損失線路部品とその応用法および応用回路において、前記第１の伝送線路、前記第５の伝送線路、および前記第７の伝送線路の長さが、前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子によって励起される電源波または信号波の前記第１の伝送線路、前記第６の伝送線路、および前記第８の伝送線路上の進行所要時間を前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子のスイッチング時間の1/2.5以下とする値に制限されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項８】
請求項１から請求項７記載の損失線路部品とその応用法および応用回路において、バックコンバータの主回路が、第１の電源正極端子と第１の電源負極端子を有する第１の直流電源と、前記第１の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第１の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第１の直流電源線路と、該第１の直流電源線路の一端に接続される第１の低インピーダンス損失線路部品と、該第１の低インピーダンス損失線路部品の他端に一端が接続される第２の直流電源線路と、該第２の直流電源線路の他端の正極端子に電源端子が接続される第２のスイッチング素子と、該第２のスイッチング素子の前記スイッチング出力端子に一端の正極端子が接続され前記第２の直流電源線路の他端の負極端子に一端の負極端子が接続される第１のスイッチング電源線路と、該第１のスイッチング電源線路の他端に接続される第１の整合インピーダンス損失線路部品と、該第１の整合インピーダンス損失線路部品の他端に一端が接続される第２のスイッチング電源線路と、該第２のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第１のチョークコイルと、該第１のチョークコイルの一端に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第２のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１のダイオードと、前記第１のチョークコイルの多端の任意の長さと任意の断面積を有する導体を介して接続される第１の出力正極端子と、前記第２のスイッチング電源線路の他端の負極端子に任意の長さと任意の断面積を有する導体を介して接続される第１の出力負極端子と、該第１の出力負極端子と前記第１の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第１のコンデンサとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項９】
請求項１から請求項８記載の損失線路部品とその応用法および応用回路において、ブーストコンバータの主回路が、第２の電源正極端子と第２の電源負極端子を有する第２の直流電源と、前記第２の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第２のチョークコイルと、該第２のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第２の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第３のスイッチング電源線路と、該第３のスイッチング電源線路の他端に一端が接続される第２の整合インピーダンス損失線路部品と、該第２の整合インピーダンス損失線路部品の他端に一端が接続される第４のスイッチング電源線路と、該第４のスイッチング電源線路の他端の正極端子に前記スイッチング出力端子が接続され前記第４のスイッチング電源線路の他端の負極端子に電源端子が接続される第３のスイッチング素子と、前記第３のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第３のダイオードと、該第３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して接続される第３の出力正極端子と、前記第３の電源負極端子に任意の長さと任意の断面積を有する導体を介して接続される第３の出力負極端子と、該第３の出力負極端子と前記第３の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第３のコンデンサとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項１０】
請求項１から請求項９記載の損失線路部品とその応用法および応用回路において、バックブーストコンバータの主回路が、第３の電源正極端子と第３の電源負極端子を有する第３の直流電源と、前記第３の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第３の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第３の直流電源線路と、該第３の直流電源線路の一端に接続される第２の低インピーダンス損失線路部品と、該第２の低インピーダンス損失線路部品の他端に一端が接続される第４の直流電源線路と、該第４の直流電源線路の他端の正極端子に前記電源端子が接続される第４のスイッチング素子と、該第４のスイッチング素子のスイッチング出力端子に一端の正極端子が接続され前記第４の直流電源線路の他端の負極端子に一端の負極端子が接続される第５のスイッチング電源線路と、該第５のスイッチング電源線路の他端に接続される第３の整合インピーダンス損失線路部品と、該第３の整合インピーダンス損失線路部品の他端に一端が接続される第６のスイッチング電源線路と、該第６のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続され任意の長さと任意の断面積を有する導体を介して他端が前記第６のスイッチング電源線路の負極端子に接続される第３のチョークコイルと、該第３のチョークコイルの一端にカソード端子が接続される第３のダイオードと、該第３のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して接続される第１の出力負極端子と、前記第３のチークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第３の出力正極端子と、該第３の出力正極端子と前記第３の出力負極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第３のコンデンサとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項１１】
請求項１から請求項１０記載の損失線路部品とその応用法および応用回路において、フォワードコンバータの主回路の一次回路が、第４の電源正極端子と第４の電源負極端子を有する第４の直流電源と、前記第４の電源正極端子に一次巻線の中性端子が接続される第１のパルストランスと、該第１のパルストランスの一次巻線の極性端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され一端の負極端子が前記第４の電源負極端子に接続される第７のスイッチング電源線路と、該第７のスイッチング電源線路の他端に接続される第４の整合インピーダンス損失線路部品と、該第４の整合インピーダンス損失線路部品の他端に一端が接続される第８のスイッチング電源線路と、該第８のスイッチング電源線路の他端の正極端子にスイッチング出力端子が前記第８のスイッチング電源線路の他端の負極端子に電源端子がそれぞれ接続される第５のスイッチング素子と、前記第１のパルストランスの一次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記電源負極端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第４のダイオードと、前記第１のパルストランスの二次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第５のダイオードと、該第５のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第１のパルストランスの二次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第６のダイオードと、該第６のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第４のチョークコイルと、該第４のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第４の出力正極端子と、前記第６のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して接続される第４の出力負極端子と、該第４の出力負極端子と前記第４の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第４のコンデンサとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項１２】
請求項１から請求項１１記載の損失線路部品とその応用法および応用回路において、ハーフブリッジコンバータの主回路一次回路が、第５の正極電源端子と第５の負極電源端子を有する第５の直流電源と、前記第５の正極電源端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第５のコンデンサと、該第５のコンデンサの他端に任意の長さと任意の断面積を有する導体を介して一端が接続され前記第５の負極電源端子に任意の長さと任意の断面積を有する導体を介して他端が接続される第６のコンデンサと、該第６のコンデンサの一端に任意の長さと任意の断面積を有する導体を介して一次巻線の非極性端子が接続される第２のパルストランスと、該第２のパルストランスの一次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続され前記第５のコンデンサの一端に任意の長さと任意の断面積を有する導体を介してカソード端子が接続される第７のダイオードと、前記第７のダイオードのカソード端子に一端の正極端子が接続され該第７のダイオードのアノード端子に一端の負極端子が接続される第９のスイッチング電源線路と、該第９のスイッチング電源線路の他端に一端が接続される第５の整合インピーダンス損失線路部品と、該第５の整合インピーダンス損失線路部品の他端に一端が接続される第１０のスイッチング電源線路と、該第１０のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１０のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第６のスイッチング素子と、前記第７のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第５の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第８のダイオードと、該第８のダイオードのカソード端子に一端の正極端子が接続され前記第８のダイオードのアノード端子に一端の負極端子が接続される第１１のスイッチング電源線路と、該第１１のスイッチング電源線路の他端に一端が接続される第６の整合インピーダンス損失線路部品と、該第６の整合インピーダンス損失線路部品の他端に一端が接続される第１２のスイッチング電源線路と、該第１２のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第１２のスイッチング電源線路の他端の負極端子に電源端子が接続される第７のスイッチング素子とから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項１３】
請求項１から請求項１２記載の損失線路部品とその応用法および応用回路において、フルブリッジコンバータの主回路の一次回路が、第６の正極電源端子と第６の負極電源端子を有する第６の直流電源と、前記第６の正極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第９のダイオードと、該第９のダイオードのアノード端子に一端の負極端子が接続され前記第９のダイオードのカソード端子に一端の正極端子が接続される第１４のスイッチング電源線路と、該第１４のスイッチング電源線路の他端に一端が接続される第７の整合インピーダンス損失線路部品と、該第７の整合インピーダンス損失線路部品の他端に一端が接続される第１３のスイッチング電源線路と、該第１３のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１３のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第８のスイッチング素子と、前記第９のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続される第１０のダイオードと、前記第１０のダイオードのカソード端子に一端の正極端子が接続され前記第１０のダイオードのアノード端子に一端の負極端子が接続される第１５のスイッチング電源線路と、該第１５のスイッチング電源線路の他端に一端が接続される第８の整合インピーダンス損失線路部品と、該第８の整合インピーダンス損失線路部品の他端に一端が接続される第１６のスイッチング電源線路と、該第１６のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１６のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第９のスイッチング素子と、前記第９のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第６の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１１のダイオードと、該第１１のダイオードのカソード端子に一端の正極端子が接続され前記第１１のダイオードのアノード端子に一端の負極端子が接続される第１８のスイッチング電源線路と、該第１８のスイッチング電源線路の他端に一端が接続される第９の整合インピーダンス損失線路部品と、該第９の整合インピーダンス損失線路部品の他端に一端が接続される第１７のスイッチング電源線路と、該第１７のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第１７のスイッチング電源線路の他端の負極端子に電源端子が接続される第１０のスイッチング素子と、前記第１０のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第６の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１２のダイオードと、該第１２のダイオードのカソード端子に一端の正極端子が接続され前記第１２のダイオードのアノード端子に一端の負極端子が接続される第１９のスイッチング電源線路と、該第１９のスイッチング電源線路の他端に一端が接続される第１０の整合インピーダンス損失線路部品と、該第１０の整合インピーダンス損失線路部品の他端に一端が接続される第２０のスイッチング電源線路と、該第２０のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第２０のスイッチング電源線路の他端の負極端子に電源端子が接続される第１１のスイッチング素子と、前記第９のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第７のコンデンサと、該第８のコンデンサの他端に一次巻線の一端が前記第１０のダイオードのアノード端子に一次巻線の他端が接続される第３のトランスとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【請求項１４】
請求項１から請求項１３記載の損失線路部品とその応用法および応用回路において、前記ハーフブリッジコンバータの主回路の二次回路および前記フルブリッジコンバータの主回路の二次回路が、前記第２および第３のパルストランスの二次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１３のダイオードと、該第１３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して接続される第５の出力正極端子と、前記第１３のダイオードのアノード端子にカソード端子が接続され前記二次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１４のダイオードと、該第１３のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第５のチョークコイルと、該第５のチョークコイルの他端に接続される第９の出力負極端子と、前記第２および第３のパルストランスの三次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１５のダイオードと、該第１５のダイオードおよび前記１３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記三次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１６のダイオードと、該第１６のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続され他端が前記第５のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第６のチョークコイルと、前記第５の出力正極端子と前記第５の出力負極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第８のコンデンサとから構成されることを特徴とする、損失線路部品とその応用法および応用回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁ノイズの発生と侵入を抑止し、信頼性の向上、コスト削減、設計や製造の効率向上、並びに高周波化による小型軽量化が可能となる、損失線路部品とその応用法、およびスイッチング電源回路への応用の技術に関する。
【背景技術】
【０００２】
スイッチングモード回路はスイッチング素子と直流電源配線とスイッチング信号配線またはスイッチング信号配線とから構成される。近年、コンピュータを初め、ほとんどの電気・電子・動力機器にはスイッチング電源回路を含むスイッチングモード回路が使用されている。しかし、スイッチング時に発生する電磁波が強靱であるため電磁干渉の抑圧が非常に困難と考えられてきた。このため、ディジタル機器の性能が最近の１０年ほど停滞し、スイッチング電源の高周波化による小型軽量化が２０年以上進んでいない。
【０００３】
スイッチング電源回路から発生する電磁ノイズを抑制する技術は多く存在する。スイッチング電源回路に高速トランジスタを高周波でスイッチングさせると、小型軽量化に効果があるが電磁ノイズや消費電力が増えると考えられており、比較的低速のトランジスタをして比較的低周波でスイッチングさせる方法や、部分共振型によってトランジスタを緩やかにかつ比較的高周波でスイッチングさせる方法が採用されている。
【０００４】
ＩＴ・マルチメディア機器に対する強い小型軽量化・低価格化の要求に対応してこれらが使用するスイッチング電源回路への小型軽量化・低価格化の要求を満たすためには電磁ノイズの発生を根本的に抑圧しさらなる高周波でのスイッチングが強く望まれている。
【０００５】
ＩＥＣにおいては、ＩＴ・マルチメディア機器を対象に新たなＥＭＩ規格であるＣＩＳＰＲ３２の制定に向けた作業が進んでいる。この規格では、装置または機器からの放射妨害波について３２０[ＭＨｚ]から６[ＧＨｚ]まで、電源ラインおよび通信線による伝導妨害波について１５０[ｋＨｚ]から３０[ＭＨｚ]までが規制の対象となる。またこの規格では、情報技術装置や複数のマルチメディア機器毎に定められていた測定法や許容値がほぼ引き継がれている。
【０００６】
電磁気物理学では交流回路を電磁波の回路と定義している。電磁気物理学によると電磁波は電界または磁界、電圧または電流が変化することによって励起される。励起される電磁波は誘電体中を準光速で進行し交流回路の動作を支配する。一方導体中に侵入した電磁波は急速に減衰し役立たない。
【０００７】
スイッチング電源回路を含むスイッチングモード回路を構成するスイッチング素子は固体物理学に従う半導体工学に従って設計や解析が行われているが、交流回路理論や電気通信工学に従って設計や解析が行われてきている。
【０００８】
交流回路理論や電気通信工学では、回路電流として配線中の電荷の移動速度で定義される導体電流を採用している。1947年に量子物理学者のガモフが、導体中の電荷の移動は１秒間に1ｍｍも進めないことを簡単な計算式で証明している。極めて遅くしか移動できない導体電流は、誘電体中を準光速で進行する電磁波に継続してエネルギーを供給することは出来ない。従って、導体電流を回路電流として使用している交流回路理論や電気通信工学は電磁波物理学に反している。従って導体電流から電磁波が励起されるとする従来のＥＭＣ技術やアンテナ回路技術は全くの誤りである。
【０００９】
電磁波物理学によると回路配線の損失は減衰定数によって発生し損失は配線の長さに応じて指数的に増加する。また抵抗は電磁気物理学では認められていない。一方交流回路理論や電気通信工学では回路中の損失は抵抗によって発生するとしており、一様に抵抗が分布している回路配線の損失は配線の長さに比例して発生するとしている。従って、交流回路理論や電気通信工学では回路中の損失の考え方は電磁波物理学に反している。
【００１０】
電磁波物理学に従うと、電磁波は、スイッチング電源回路を含むスイッチングモード回路のスイッチングの瞬間のみに励起されることになる。しかし、従来の電磁波物理学で扱われるのは連続した線形電磁波だけであり、津波のように孤立した非線形波動に対応する電磁波理論は存在しない。これは、非線形波動物理学が最近になって開発されたことや、従来の電磁波物理学の完成度が非常に高いためにこの分野に関心を持つ物理学者が不在であったことが理由と思われる。
【００１１】
以上のような従来の回路理論における物理学との不整合や非線形電磁波物理学の不在が、世界の多くの研究者や技術者の長年の努力にもかかわらずスイッチングモード回路の性能向上やスイッチング電源回路の高周波化による小型軽量化が進まない主要な原因と判断し、本発明並びに本発明の背景となる孤立電磁波理論とこれに従う低インピーダンスン損失線路技術と整合インピーダンス損失線路技術の開発に取り組み、世界にさきがけて発表してきた。本発明はこのような理論や技術の開発に基づいて得られた成果の一部を成す。
【００１２】
歪波の解析には交流回路理論に従ってフーリエ変換が使用される。スイッチング電源回路を含むスイッチングモード回路の回路解析や電磁解析では、従来から交流回路理論や電気通信工学に基づいてスイッチング電圧波形をフーリエ変換して得られる基本波と膨大な数の高調波が使用され、解析に高度のスキルと他大の時間を要している。
【００１３】
一般的なスイッチングモード回路におけるスイッチング電圧波形は、孤立電磁波による伝送線路の充電電圧波形であり、ゼロ値レベルはグランドレベルで1値は直流電源レベルであり、いずれも物理学で定義する定常状態である。スイッチング電圧波形をフーリエ変換すると時比率に依存する一つの定常値が得られ、物理学と矛盾する。また、充電電圧波形であるスイッチング電圧波形からフーリエ変換によって得られる基本波と高調波を電磁波とすることは電磁波物理学に反している。
【００１４】
関連する従来の技術に関しては下記の特許文献に、本発明に係る孤立電磁波理論、低インピーダンスン損失線路技術、および整合インピーダンス損失線路技術の概要に関しては下記の非特許文献に、それぞれ記載されている。その要点は後述される。なお、従来の交流回路理論や電気通信工学の内容は省略される、
【特許文献１】特許公開２０１０−２８９８８
【特許文献２】特許公開２０１１−６６８６４
【特許文献３】特許公開２０１０−１３０３７１
【非特許文献１】遠矢弘和, 遠矢紀尚, “オンチップインバータが励起する孤立波の電源線路および信号線路上での挙動についての一考察”, 電気学会, 電子回路研究会資料ECT-09-54, pp.7-12, 2009.
【非特許文献２】Hirokazu Tohya and Noritaka Toya, “Solitary Electromagnetic Waves Generated by the Switching Mode Circuit”, in Behaviour of Electromagnetic Wavesin Different Media and Structures, pp. 249−274, InTech Open Access Publishing, Vienna, Austria 2011.
【非特許文献３】Hirokazu Tohya, “Switching Mode Circuit Analysis and Design−Innovative Methodology by Novel Solitary Electromagnetic Wave Theory”, Bentham Science Publishers, e-Book, 1st edition, 2013.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点の第１は、連続波を対象とする線形電磁波だけを扱い津波のように孤立した非線形波動に対応していない従来の電磁波物理学の問題である。このため、従来のスイッチング電源回路を含むスイッチングモード回路の回路や電磁波の解析では、物理学に反してフーリエ変換によって連続波に変換して行う以外に選択肢が無い状態に陥ってしまっている。
【００１６】
開発した孤立電磁波理論は、比較的最近確立されたる非線形波動物理学と半導体物理学と線形電磁波理論を融合して開発され、本発明の技術の基礎理論となる。孤立電磁波理論に従うと、スイッチングモードを電磁気学に従って正確かつ比較的容易に解析することが出来、孤立電磁波理論およびこの理論に従って開発された低インピーダンス損失線路技術と整合インピーダンス損失線路技術を活用することによってスイッチングモード回路における電磁干渉問題を解消し、スイッチングモード回路の性能を大幅に向上させることが可能となる。これらの理論や技術の詳細は
【非特許文献１】から
【非特許文献３】に示される。
【００１７】
孤立電磁波理論によって、スイッチングモード回路に３種の電流の存在が明らかになった。従来の線形電磁波理論に従うアナログ回路においても同様に４種の電流が存在すると考えられるが確認がほぼ不可能である。この事実が交流回路理論で定義している電流の定義の誤りがこれまで放置されてきたと推測される。
【００１８】
スイッチングモード回路に存在する第１の電流は、孤立電磁波が発する磁界の周回積分値として求められる電流であり孤立電磁波の波形を有する。該第１の電流は信号電位の上昇及び降下時のみに存在し伝送線路中を準光速で移動する孤立電磁波そのものである。孤立電磁波は信号電圧を含むスイッチング電圧を形成するために励起されるが、その一部が直流電源分配回路に漏洩し、または信号線路を含むスイッチング線路から漏洩し、クロストークを含む電磁妨害を引き起こす。
【００１９】
スイッチングモード回路に存在する第２の電流は、電圧源回路において孤立電磁波が伝送線路を充電するときにバルクコンデンサを含む直流電源から静電エネルギーが引き抜かれる時に存在し、伝送線路の充電が終わると消滅する。該第２の電流は静電エネルギーが発する磁界の周回積分値として求められる電流であり、直流電源の電圧を伝送線路の特性インピーダンスで割った一定値を有する。直流電源から静電エネルギーが引き抜かれる早さは孤立電磁波の移動速度と同じである。空間には静電エネルギー源が無いので、それ自身が伝送線路から漏れ出してクロストークを含む電磁妨害を引き起こすことは無い。
【００２０】
スイッチングモード回路に存在する第３の電流は、静磁エネルギーの流れであって静磁エネルギーから発する磁界の周回積分値として求められる。この電流は電流源によって決定され伝送線路の特性とは関係なく定常的に存在する。この電流の移動開始、移動停止、および経路の変更は孤立電磁波によって行われる。空間には静磁エネルギー源が存在しないので、それ自身が伝送線路から漏れ出してクロストークを含む電磁妨害を引き起こすことは無い。
【００２１】
スイッチングモード回路に存在する第４の電流は、導体中を移動する自由電子の流れであって自由電子の移動速度として求められるが、移動時に自由電子が発する磁界の周回積分値としても求められる。レジスタンス（Ｒ）やコンダクタンス（Ｇ）に流れるのがこの電流であり電圧源回路の中で定常的に存在する。この電流の移動開始、移動停止、および経路の変更は孤立電磁波によって行われる。この電流は秒速1mm以下でしか移動できないので、それ自身が電磁波となってストレイキャパシタンスを透過したり空間を進行したりして電磁妨害を発生させることは不可能である。
【００２２】
以上から、スイッチングモード回路の設計において、孤立電磁波または前記第１の電流だけに注目して孤立電磁波または前記第１の電流の存在を必要な部分に止めることが出来れば、電磁干渉を抑圧することが出来ると考えられる。孤立電磁波理論によれば、電源線路と信号線路を含むスイッチング線路に損失線路を挿入すると電磁干渉が抑圧され電源線路およびスイッチング線路の電位品質が大幅に向上すると考えられる。
【００２３】
解決しようとする問題点の第２は、交流回路理論や電気通信工学に従う従来のスイッチング電源回路を含むスイッチングモード回路の設計解析法である。導体電流を回路電流とし、回路損失を抵抗やその逆数であるコンダクタンスで表し、波形解析をフーリエ変換で行っており、いずれも物理学に反しているので、設計・解析の結果の信頼性が低く、ＥＭＣや性能の向上が困難である。
【００２４】
孤立電磁波理論を使用するとフーリエ変換が不要になるので、これまで困難と思われ敬遠されてきた電磁波物理学の定義に従い電磁波の回路としてスイッチン電源回路を含むスイッチング回路を設計し解析することが容易となる。これにより従来の電磁ノイズ発生メカニズムの誤りが顕在化する。孤立電磁波理論に従うと、交流回路理論や電気通信工学で必要とされた抵抗・コンダクタンス・コンデンサ・インダクタンスのほとんどを伝送線路構造の素子に置き換えることが出来るとともに、回路損失を電磁波物理学に従って減衰定数で表して回路の設計や解析を行うことが容易になる。
【００２５】
解決しようとする問題点の第３は、特許文献１に関する。特許文献１には、スイッチングモード電力変換装置の設計に孤立電磁波理論、損失線路部品、および低インピーダンス損失線路部品を使用している。しかし、電磁ノイズの発生を根本的に抑圧出来る準定常閉回路とする条件が開示されておらず、また開示されている回路が準定常回路となっていない。このため、スイッチング電源回路の電磁ノイズの発生と侵入を効果的に抑止できず、信頼性の向上、コスト削減、設計や製造の効率向上、並びに高周波化による小型軽量化を効果的に実現することが出来なかった。
【００２６】
解決しようとする問題点の第４は、特許文献２に関する。特許文献２には、低インピーダンス損失線路の製造と応用に関する技術が開示されている。低インピーダンス損失線路の製造に関しては、化成エッチドアルミ箔の両面に塗布して形成される導電性ポリマー薄膜の表面にカーボンペースト膜が形成される。両面のカーボンペースト膜に正極と負極の電極板を設ける構造であるため、低インピーダンス損失線路の端子インピーダンスや透過係数が上昇し、デカップリング性能が充分発揮できない可能性があった。低インピーダンス損失線路の応用に関しては、孤立電磁波理論に従う準定常閉回路とする条件が開示されていないので、スイッチング電源回路の電磁ノイズの発生と侵入を効果的に抑止できず、信頼性の向上、コスト削減、設計や製造の効率向上、並びに高周波化による小型軽量化を効果的に実現することが出来なかった。
【００２７】
解決しようとする問題点の第５は、特許文献３に関する。特許文献３には、孤立電磁波理論に従い、スイッチング回路またはディジタル回路を構成する信号回路のドライバまたはトランジスタの出力端子に接続される信号線路に接続して使用される同軸型損失線路の製造と応用に関する技術が開示されている。製造に関してはエッチドアルミ箔ではなくてエッチングの後酸化皮膜を形成したアルミを含む弁作用金属線を使用しており実用レベルに達していない。従って同軸型損失線路の実現可能性は未確認状態に止まっている。整合インピーダンス損失線路としての応用に関しては、孤立電磁波理論に従う準定常閉回路とする条件やこのとき同軸型損失線路に必要とされる特性が開示されていないので、スイッチング電源回路の電磁ノイズの発生と侵入を効果的に抑止できず、信頼性の向上、コスト削減、設計や製造の効率向上、並びに高周波化による小型軽量化を効果的に実現することが出来なかった。
【課題を解決するための手段】
【００２８】
上記課題を解決するため、請求項１記載の発明は、損失線路部品とその応用法および応用回路に係り、第１の低インピーダンス損失線路チップおよび第１の整合インピーダンス損失線路チップが、両面にエッチング部が形成されたアルミニウム箔の表面に酸化皮膜が化成されて成る化成エッチドアルミ箔と、該化成エッチドアルミ箔の一面に形成される第１のカーボンペースト薄膜と、該第１のカーボンペースト薄膜の表面に形成される第１の銀ペースト薄膜と、有効チップ長に対応する一つの対向する２辺と有効チップ幅に対応する他の対向する２辺を有する一つ以上の空白の有効チップ領域を有し前記化成エッチドアルミ箔の他面に形成される第１のレジスト厚膜と、前記有効チップ領域内の前記化成エッチドアルミ箔のエッチング表面に形成される機能性高分子積層膜と、該機能性高分子積層膜の表面に形成されるカーボンペースト厚膜と、該カーボンペースト厚膜の表面に形成される第２の銀ペースト薄膜によって形成される第１の電極形成箔を、前記有効チップ領域の前記第１のレジスト厚膜を含む外縁部で矩形に切断して形成されることを特徴としている。
【００２９】
また、請求項２記載の発明は、損失線路部品とその応用法および応用回路に係り、第２の低インピーダンス損失線路チップおよび第２の整合インピーダンス損失線路チップが、前記化成エッチドアルミ箔と、前記第１のカーボンペースト薄膜と、前記第１の銀ペースト薄膜と、前記第１のレジスト厚膜と、前記機能性高分子積層膜と、該機能性高分子積層膜の形成に使用される導電性ポリマー液に比べて高い粘性と低い導電率を有する導電性ポリマー液を使用して前記機能性高分子積層膜の表面に形成される導電性ポリマー厚膜と、該導電性ポリマー厚膜の表面に形成される第３の銀ペースト薄膜によって形成される第２の電極形成箔を、前記有効チップ領域の前記第１のレジスト厚膜を含む外縁部で矩形に切断して形成されることを特徴としている。
【００３０】
また、請求項３記載の発明は、損失線路部品とその応用法および応用回路に係り、前記機能性高分子積層膜が、前記化成エッチドアルミ箔のエッチング面に密着させて形成される第１の導電性薄膜と前記化成エッチドアルミ箔の表面のエッチングピット口を塞いで形成される第２の導電性薄膜、または前記第１の導電性薄膜と前記第２の導電性薄膜と前記化成エッチドアルミ箔のエッチングピット内で前記第１の導電性薄膜と前記第２の導電性薄膜との隙間の一部を埋めて形成される第３の導電性薄膜によって形成されることを特徴としている。
【００３１】
また、請求項４記載の発明は、損失線路部品とその応用法および応用回路に係り、低インピーダンス損失線路部品および整合インピーダンス損失線路部品が、前記第１の低インピーダンス損失線路チップ、前記第２の低インピーダンス損失線路チップ、前記第１の整合インピーダンス損失線路チップ、および前記第２の整合インピーダンス損失線路チップの前記第２の銀ペースト薄膜または前記第３の銀ペースト薄膜に導電性接着材で一面が固着され前記有効チップ長および前記有効チップ幅とそれぞれ同じかそれ以上の寸法を有し前記有効チップ幅に対応する他の対向する２辺の内側に２つの負極端子領域を有する負極平板金属箔と、前記有効チップ幅とそれぞれ同じかそれ以上の幅を有する短冊金属箔の一面の中央部を前記有効チップ領域の前記第１の銀ペースト薄膜に導電性接着材で固着され前記短冊金属箔を前記負極平板金属箔と非接触を保てる長さで前記負極平板金属箔の側に折り曲げられ前記短冊金属箔の端部を該短冊金属箔の一面が前記負極平板金属箔の他面との共通平面上に存在するように前記負極平板金属箔と反対の側に折り曲げられて２つの正極端子が形成される正極構造金属箔から構成される１個の損失線路構造体または前記共通平面上の前記有効チップ幅に対応する他の対向する２辺のいずれかに間隔を置いて整列配置される２個以上の前記損失線路構造体を、少なくとも前記共通平面に面する前記負極端子の一面と前記正極端子の一面を除いて気密封止材で覆って形成されることを特徴としている。
【００３２】
また、請求項５記載の発明は、損失線路部品とその応用法および応用回路に係り、前記低インピーダンス損失線路部品が、第１のスイッチング素子に最短の長さで一端を接続される第１の伝送線路の他端またはスイッチング素子で機能する第１のスイッチングモード回路の電源端子に最短の長さで一端を接続される第２の伝送線路の他端に一端を、直流電源に一端を接続される第３の伝送線路の他端と該第３の伝送線路の少なくとも５倍の特性インピーダンス値を有する第４の伝送線路の一端を接続して形成される第５の伝送線路の前記第４の伝送線路の他端に他端を接続され、第１の伝送線路の他端に接続される場合は孤立電磁波理論に従って前記第１のスイッチング素子のスイッチング時間に円周率を掛けた値の逆数として求められる修正主要周波数、第２の伝送線路の他端に接続される場合は10MHzから１GHzの周波数帯域において、それぞれ-40dB以下の値の前記第１の伝送線路または前記第２の伝送線路と前記直流電源の間の透過係数と、0.1Ω以下の値の前記第１の伝送線路または前記第２の伝送線路から見える端子インピーダンスを有していることを特徴としている。
【００３３】
また、請求項６記載の発明は、損失線路部品とその応用法および応用回路に係り、前記整合インピーダンス損失線路部品が、前記第１のスイッチング素子のスイッチング出力端子または第１のスイッチングモード回路のスイッチング電源波出力端子に最短の長さで一端を接続される第６の伝送線路の他端に一端を接続され他端をスイッチング電源波伝送用の第７の伝送線路の一端に接続され、または前記第１のスイッチング素子のスイッチング信号出力端子または第１のスイッチングモード回路のスイッチング信号波出力端子に最短の長さで一端を接続される第８の伝送線路の他端に一端を接続され他端をスイッチング信号波伝送用の第９の伝送線路の一端に接続され、前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子の前記修正主要周波数において、-40dB以下の値の前記第６の伝送線路と前記第７の伝送線路の間の透過係数または-10dB以下の値を有する前記第８の伝送線路と前記第９の伝送線路の間の透過係数と、-10dB以下の値の前記第６の伝送線路または前記第８の伝送線路との間の反射係数を有することを特徴としている。
【００３４】
また、請求項７記載の発明は、損失線路部品とその応用法および応用回路に係り、前記第１の伝送線路、前記第５の伝送線路、および前記第７の伝送線路の長さが、前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子によって励起される電源波または信号波の前記第１の伝送線路、前記第６の伝送線路、および前記第８の伝送線路上の進行所要時間を前記第１のスイッチング素子または前記第１のスイッチングモード回路のスイッチング出力駆動素子のスイッチング時間の1/2.5以下とする値に制限されることを特徴としている。
【００３５】
また、請求項８記載の発明は、損失線路部品とその応用法および応用回路に係り、バックコンバータの主回路が、第１の電源正極端子と第１の電源負極端子を有する第１の直流電源と、前記第１の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第１の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第１の直流電源線路と、該第１の直流電源線路の一端に接続される第１の低インピーダンス損失線路部品と、該第１の低インピーダンス損失線路部品の他端に一端が接続される第２の直流電源線路と、該第２の直流電源線路の他端の正極端子に電源端子が接続される第２のスイッチング素子と、該第２のスイッチング素子の前記スイッチング出力端子に一端の正極端子が接続され前記第２の直流電源線路の他端の負極端子に一端の負極端子が接続される第１のスイッチング電源線路と、該第１のスイッチング電源線路の他端に接続される第１の整合インピーダンス損失線路部品と、該第１の整合インピーダンス損失線路部品の他端に一端が接続される第２のスイッチング電源線路と、該第２のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第１のチョークコイルと、該第１のチョークコイルの一端に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第２のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１のダイオードと、前記第１のチョークコイルの多端の任意の長さと任意の断面積を有する導体を介して接続される第１の出力正極端子と、前記第２のスイッチング電源線路の他端の負極端子に任意の長さと任意の断面積を有する導体を介して接続される第１の出力負極端子と、該第１の出力負極端子と前記第１の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第１のコンデンサとから構成されることを特徴としている。
【００３６】
また、請求項９記載の発明は、損失線路部品とその応用法および応用回路に係り、ブーストコンバータの主回路が、第２の電源正極端子と第２の電源負極端子を有する第２の直流電源と、前記第２の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第２のチョークコイルと、該第２のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第２の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第３のスイッチング電源線路と、該第３のスイッチング電源線路の他端に一端が接続される第２の整合インピーダンス損失線路部品と、該第２の整合インピーダンス損失線路部品の他端に一端が接続される第４のスイッチング電源線路と、該第４のスイッチング電源線路の他端の正極端子に前記スイッチング出力端子が接続され前記第４のスイッチング電源線路の他端の負極端子に電源端子が接続される第３のスイッチング素子と、前記第３のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第３のダイオードと、該第３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して接続される第３の出力正極端子と、前記第３の電源負極端子に任意の長さと任意の断面積を有する導体を介して接続される第３の出力負極端子と、該第３の出力負極端子と前記第３の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第３のコンデンサとから構成されることを特徴としている。
【００３７】
また、請求項１０記載の発明は、損失線路部品とその応用法および応用回路に係り、バックブーストコンバータの主回路が、第３の電源正極端子と第３の電源負極端子を有する第３の直流電源と、前記第３の電源正極端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され前記第３の電源負極端子に任意の長さと任意の断面積を有する導体を介して一端の負極端子が接続される第３の直流電源線路と、該第３の直流電源線路の一端に接続される第２の低インピーダンス損失線路部品と、該第２の低インピーダンス損失線路部品の他端に一端が接続される第４の直流電源線路と、該第４の直流電源線路の他端の正極端子に前記電源端子が接続される第４のスイッチング素子と、該第４のスイッチング素子のスイッチング出力端子に一端の正極端子が接続され前記第４の直流電源線路の他端の負極端子に一端の負極端子が接続される第５のスイッチング電源線路と、該第５のスイッチング電源線路の他端に接続される第３の整合インピーダンス損失線路部品と、該第３の整合インピーダンス損失線路部品の他端に一端が接続される第６のスイッチング電源線路と、該第６のスイッチング電源線路の他端の正極端子に任意の長さと任意の断面積を有する導体を介して一端が接続され任意の長さと任意の断面積を有する導体を介して他端が前記第６のスイッチング電源線路の負極端子に接続される第３のチョークコイルと、該第３のチョークコイルの一端にカソード端子が接続される第３のダイオードと、該第３のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して接続される第１の出力負極端子と、前記第３のチークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第３の出力正極端子と、該第３の出力正極端子と前記第３の出力負極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第３のコンデンサとから構成されることを特徴としている。
【００３８】
また、請求項１１記載の発明は、損失線路部品とその応用法および応用回路に係り、フォワードコンバータの主回路の一次回路が、第４の電源正極端子と第４の電源負極端子を有する第４の直流電源と、前記第４の電源正極端子に一次巻線の中性端子が接続される第１のパルストランスと、該第１のパルストランスの一次巻線の極性端子に任意の長さと任意の断面積を有する導体を介して一端の正極端子が接続され一端の負極端子が前記第４の電源負極端子に接続される第７のスイッチング電源線路と、該第７のスイッチング電源線路の他端に接続される第４の整合インピーダンス損失線路部品と、該第４の整合インピーダンス損失線路部品の他端に一端が接続される第８のスイッチング電源線路と、該第８のスイッチング電源線路の他端の正極端子にスイッチング出力端子が前記第８のスイッチング電源線路の他端の負極端子に電源端子がそれぞれ接続される第５のスイッチング素子と、前記第１のパルストランスの一次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記電源負極端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第４のダイオードと、前記第１のパルストランスの二次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第５のダイオードと、該第５のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第１のパルストランスの二次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第６のダイオードと、該第６のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第４のチョークコイルと、該第４のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第４の出力正極端子と、前記第６のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して接続される第４の出力負極端子と、該第４の出力負極端子と前記第４の出力正極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第４のコンデンサとから構成されることを特徴としている。
【００３９】
また、請求項１２記載の発明は、損失線路部品とその応用法および応用回路に係り、ハーフブリッジコンバータの主回路一次回路が、第５の正極電源端子と第５の負極電源端子を有する第５の直流電源と、前記第５の正極電源端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第５のコンデンサと、該第５のコンデンサの他端に任意の長さと任意の断面積を有する導体を介して一端が接続され前記第５の負極電源端子に任意の長さと任意の断面積を有する導体を介して他端が接続される第６のコンデンサと、該第６のコンデンサの一端に任意の長さと任意の断面積を有する導体を介して一次巻線の非極性端子が接続される第２のパルストランスと、該第２のパルストランスの一次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続され前記第５のコンデンサの一端に任意の長さと任意の断面積を有する導体を介してカソード端子が接続される第７のダイオードと、前記第７のダイオードのカソード端子に一端の正極端子が接続され該第７のダイオードのアノード端子に一端の負極端子が接続される第９のスイッチング電源線路と、該第９のスイッチング電源線路の他端に一端が接続される第５の整合インピーダンス損失線路部品と、該第５の整合インピーダンス損失線路部品の他端に一端が接続される第１０のスイッチング電源線路と、該第１０のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１０のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第６のスイッチング素子と、前記第７のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第５の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第８のダイオードと、該第８のダイオードのカソード端子に一端の正極端子が接続され前記第８のダイオードのアノード端子に一端の負極端子が接続される第１１のスイッチング電源線路と、該第１１のスイッチング電源線路の他端に一端が接続される第６の整合インピーダンス損失線路部品と、該第６の整合インピーダンス損失線路部品の他端に一端が接続される第１２のスイッチング電源線路と、該第１２のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第１２のスイッチング電源線路の他端の負極端子に電源端子が接続される第７のスイッチング素子とから構成されることを特徴としている。
【００４０】
また、請求項１３記載の発明は、損失線路部品とその応用法および応用回路に係り、フルブリッジコンバータの主回路の一次回路が、第６の正極電源端子と第６の負極電源端子を有する第６の直流電源と、前記第６の正極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第９のダイオードと、該第９のダイオードのアノード端子に一端の負極端子が接続され前記第９のダイオードのカソード端子に一端の正極端子が接続される第１４のスイッチング電源線路と、該第１４のスイッチング電源線路の他端に一端が接続される第７の整合インピーダンス損失線路部品と、該第７の整合インピーダンス損失線路部品の他端に一端が接続される第１３のスイッチング電源線路と、該第１３のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１３のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第８のスイッチング素子と、前記第９のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続される第１０のダイオードと、前記第１０のダイオードのカソード端子に一端の正極端子が接続され前記第１０のダイオードのアノード端子に一端の負極端子が接続される第１５のスイッチング電源線路と、該第１５のスイッチング電源線路の他端に一端が接続される第８の整合インピーダンス損失線路部品と、該第８の整合インピーダンス損失線路部品の他端に一端が接続される第１６のスイッチング電源線路と、該第１６のスイッチング電源線路の他端の正極端子に電源端子が接続され前記第１６のスイッチング電源線路の他端の負極端子にスイッチング出力端子が接続される第９のスイッチング素子と、前記第９のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第６の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１１のダイオードと、該第１１のダイオードのカソード端子に一端の正極端子が接続され前記第１１のダイオードのアノード端子に一端の負極端子が接続される第１８のスイッチング電源線路と、該第１８のスイッチング電源線路の他端に一端が接続される第９の整合インピーダンス損失線路部品と、該第９の整合インピーダンス損失線路部品の他端に一端が接続される第１７のスイッチング電源線路と、該第１７のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第１７のスイッチング電源線路の他端の負極端子に電源端子が接続される第１０のスイッチング素子と、前記第１０のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記第６の負極電源端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１２のダイオードと、該第１２のダイオードのカソード端子に一端の正極端子が接続され前記第１２のダイオードのアノード端子に一端の負極端子が接続される第１９のスイッチング電源線路と、該第１９のスイッチング電源線路の他端に一端が接続される第１０の整合インピーダンス損失線路部品と、該第１０の整合インピーダンス損失線路部品の他端に一端が接続される第２０のスイッチング電源線路と、該第２０のスイッチング電源線路の他端の正極端子にスイッチング出力端子が接続され前記第２０のスイッチング電源線路の他端の負極端子に電源端子が接続される第１１のスイッチング素子と、前記第９のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第７のコンデンサと、該第８のコンデンサの他端に一次巻線の一端が前記第１０のダイオードのアノード端子に一次巻線の他端が接続される第３のトランスとから構成されることを特徴としている。
【００４１】
また、請求項１４記載の発明は、損失線路部品とその応用法および応用回路に係り、前記ハーフブリッジコンバータの主回路の二次回路および前記フルブリッジコンバータの主回路の二次回路が、前記第２および第３のパルストランスの二次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１３のダイオードと、該第１３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介して接続される第５の出力正極端子と、前記第１３のダイオードのアノード端子にカソード端子が接続され前記二次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１４のダイオードと、該第１３のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続される第５のチョークコイルと、該第５のチョークコイルの他端に接続される第９の出力負極端子と、前記第２および第３のパルストランスの三次巻線の非極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１５のダイオードと、該第１５のダイオードおよび前記１３のダイオードのカソード端子に任意の長さと任意の断面積を有する導体を介してカソード端子が接続され前記三次巻線の極性端子に任意の長さと任意の断面積を有する導体を介してアノード端子が接続される第１６のダイオードと、該第１６のダイオードのアノード端子に任意の長さと任意の断面積を有する導体を介して一端が接続され他端が前記第５のチョークコイルの他端に任意の長さと任意の断面積を有する導体を介して接続される第６のチョークコイルと、前記第５の出力正極端子と前記第５の出力負極端子との間に任意の長さと任意の断面積を有する導体を介して接続される第８のコンデンサとから構成されることを特徴としている。
【発明の効果】
【００４２】
本発明をスイッチング電源に適用すると、電磁ノイズが大幅に抑圧されるので、スイッチング電源装置の設計容易化、高信頼化、高性能化が可能となる。
【００４３】
本発明をスイッチング電源に適用すると、スイッチング周波数をスイッチング素子の限界まで高めることが出来るので、低コスト化、小型軽量化が可能となる。
【００４４】
本発明をスイッチング電源に適用すると、スイッチング電圧の上昇・降下時間が短縮され、チョークコイル・ダイオード、コンデンサ、スナバ回路、その他ノイズ対策部品などのスイッチングトランジスタ以外の部品で消費される高周波損失が抑圧される。
【００４５】
本発明をディジタル回路に適用すると、電磁ノイズが大幅に抑圧されるので、ディジタル回路の設計容易化、高信頼化、高性能化が可能となる。
【発明を実施するための最良の形態】
【００４６】
（実施の形態１）
図１は第１の断面図である。図２は第１の外観図である。図３は第２の断面図である。図４は第１の底面図である。図５はバックコンバータ回路の主回路の一例である。図６は第１の透過係数S21特性曲線である。図７は第１の端子インピーダンス特性曲線である。図８は第２の透過係数S21特性曲線である。図９は第２の端子インピーダンス特性曲線である。図１０は第１の反射係数S11特性曲線である。図１１は第３の透過係数S21特性曲線である。図１２は第３の端子インピーダンス特性曲線である。図１３は第４の透過係数S21特性曲線である。図１４は第５の透過係数S21特性曲線である。図１５は第２の反射係数S11特性曲線である。図１６は第３の反射係数S11特性曲線である。
【００４７】
図１の第１の断面図において、前記損失線路チップが、化成エッチドアルミ箔２０２と、化成エッチドアルミ箔２０２の一面に塗布して形成されるカーボンペースト薄膜２０６と、化成エッチドアルミ箔２０２の他面に一つ以上の有効チップ領域を除外して貼付または塗布して10μm以上の厚さで形成されるレジスト厚膜２０３と、前記有効チップ領域の化成エッチドアルミ箔２０２のエッチング表面に形成される導電性ポリマー薄膜２０１と、前記有効チップ領域の化成エッチドアルミ箔２０２の表面に形成される導電性ポリマー薄膜２０７と、導電性ポリマー薄膜２０１と導電性ポリマー薄膜２０７を接続するために形成される導電性ポリマー箔薄膜２０８と、導電性ポリマー薄膜２０７の表面に10μm以上の厚さで形成され導電性ポリマー厚膜２０４と、導電性ポリマー厚膜２０４の表面とカーボンペースト薄膜２０６の表面に塗布して形成される銀ペースト薄膜２０５によって形成される電極形成箔を、レジスト厚膜２０３の窓枠から少なくとも0.1mmの外側で前記電極形成箔の表面に垂直方向に切断して形成される。
【００４８】
図１の第１の断面図において、前記損失線路チップが、化成エッチドアルミ箔２０２と、化成エッチドアルミ箔２０２の一面に塗布して形成されるカーボンペースト薄膜２０６と、化成エッチドアルミ箔２０２の他面に一つ以上の有効チップ領域を除外して貼付または塗布して10μm以上の厚さで形成されるレジスト厚膜２０３と、前記有効チップ領域の化成エッチドアルミ箔２０２のエッチング表面に形成される導電性ポリマー薄膜２０１と、前記有効チップ領域の化成エッチドアルミ箔２０２の表面に形成される導電性ポリマー薄膜２０７と、導電性ポリマー薄膜２０１と導電性ポリマー薄膜２０７を接続するために形成される導電性ポリマー箔薄膜２０８と、導電性ポリマー薄膜２０７の表面に10μm以上の厚さで形成され導電性ポリマー厚膜２０４と、導電性ポリマー厚膜２０４の表面とカーボンペースト薄膜２０６の表面に塗布して形成される銀ペースト薄膜２０５によって形成される電極形成箔を、レジスト厚膜２０３の窓枠から少なくとも0.1mmの外側で前記電極形成箔の表面に垂直方向に切断して形成される。
【００４９】
図１の第１の断面図において、カーボンペースト薄膜２０６は、この薄膜の形成に使用するカーボンペーストに含まれるバインダーまたは希釈剤によって化成エッチドアルミ箔２０２の一面の酸化皮膜を破壊し、この面にコンデンサ構造または伝送線路構造が形成されるのを阻止する。これにより記損失線路チップの性能が向上する。
【００５０】
前記電極形成箔が、化成エッチドアルミ箔２０２の一面にカーボンペースト薄膜２０６が形成され前記電極形成箔が化成エッチドアルミ箔２０２の他面にレジスト厚膜２０３がそれぞれ形成された後に導電性ポリマー薄膜２０１、導電性ポリマー薄膜２０７、導電２０８、および導電性ポリマー厚膜２０４が、ディップまたは含浸の方法で形成される場合は、化成エッチドアルミ箔２０２の両面に導電性ポリマー薄膜および導電性ポリマー厚膜が形成されるが、カーボンペースト薄膜２０６形成時に化成エッチドアルミ箔２０２の一面の酸化皮膜が破壊されているので、導電性ポリマー薄膜および導電性ポリマー厚膜は何ら効果を発揮しない。
【００５１】
図２の損失線路チップの第１の外観図において、前記損失線路チップが、化成エッチドアルミ箔１６５とカーボンペースト薄膜１６６と銀ペースト薄膜１６７と有効チップ境界線１６３で囲まれ有効チップ長１６１と有効チップ幅１６２を有する一つ以上の有効チップ領域を除いて貼付または塗布して形成されるレジスト厚膜１６４と銀ペースト薄膜１７０を含む図１に示される構造を有し、チップ幅１６８、チップ長１６９、有効チップ長１６１、および有効チップ幅１３２を有して形成される。化成エッチドアルミ箔１６５の一面上のカーボンペースト薄膜１６６は、これに含まれるバインダーによって化成エッチドアルミ箔１６５の一面の化成絶縁膜を破壊しこの面への伝送線路構造の形成を阻止するために形成される。カーボンペースト薄膜１６６の形成を省略して化成エッチドアルミ箔１６５の一面上に同様の作用のある銀ペースト薄膜１６７を直接形成してもよい。銀ペースト薄膜１６７および銀ペースト薄膜１７０は電極金属箔を導電性接着剤で固着するために使用される。
【００５２】
図３の第２の断面図において、前記整合インピーダンス前記損失線路部品および前記低インピーダンス損失線路部品は、損失線路チップ１７１の一面のレジスト厚膜１７５の内側に形成された銀ペースト膜１７６の表面に導電性接着層１７９で厚さ0.1mm前後の負極金属箔１８０を固着し、負極金属箔１８０の表面に端子１７８および端子１８４の領域を残してレジスト厚膜１８１を形成し、損失線路チップ１７１の他面の銀ペースト膜１７２の表面に導電性接着層１７４で端子１７７および端子１８４を有する厚さ0.1mm前後の正極構造金属箔１７３を固着し、損失線路チップ１７１の全面または端子１７７、端子１７８、端子１８２，および端子１８４の領域を除いて前記整合インピーダンス前記損失線路部品および前記低インピーダンス損失線路部品の前面がシーリング材１８１を使用して気密封止され、部品厚さ１８５が1mm程度以下となるように形成される。
【００５３】
図４の第１の底面図は、整合インピーダンス損失線路部品および低インピーダンス損失線路部品の印刷配線基板または配線との接続に必要な端子面の配列を示している。該端子面は２つの正極の端子１９１、二つの負極の端子１９３、絶縁体１９２、レジスト厚膜１９４から構成され、それら全ては長さ１９９の幅を有する。長さ１９９は図２のチップ幅１６８に図３のシーリング材１８１の厚さの和に等しい値を有する。長さ１９７は、前記整合インピーダンス前記損失線路部品および低インピーダンス損失線路部品の定格通電電流を許容する値を有する。長さ１９５は、印刷配線基板または配線を接続可能な値を有する。長さ１９２は２つの正極端子１９１、二つの負極端子１９３は前記整合インピーダンス前記損失線路部品および低インピーダンス損失線路部品の定格電圧を許容する値を有する。長さ１９５と長さ１９８の和は図２の有効チップ長１６１にほぼ一致する。
【００５４】
図５に示すバックコンバータ回路の主回路は、端子６と共有プレーン７の一端に供給される安定化制御信号に従って、24Vの直流電源１から供給される非安定化直流電力を5V30Aの安定化直流電力に変換して端子１４と端子１５から出力する。
【００５５】
図５において、直流電源１は24V±10％である。本実施の形態のバックコンバータ回路の主回路の配線は、直流電源１を除いてＦＲ４材使用の四層プリント基板上に形成される。直流電源線路２は、四層プリント基板の一つの外層に形成される共有プレーン７とこれに近接する内層に形成される幅と長さがいずれも50mmの第一のマイクロストリップ導体と、共有プレーン７とこれに対向する外層に形成される幅が2mmで長さが50mmの第二のマイクロストリップ導体で形成される。直流電源線路４は、共有プレーン７とこれに対向する外層に形成される幅が50mmで長さが20mmのマイクロストリップ導体で構成される。スイッチング電源線路８とスイッチング電源線路１０は、共有プレーン７とこれに近接する内層に形成される幅と長さがいずれも50mmのマイクロストリップ導体で形成される。
【００５６】
直流電源線路２の第一のマイクロストリップ導体の一端が任意の長さと任意の断面積を有する導体を介して直流電源１に接続され、第二のマイクロストリップ導体の一端が低インピーダンス損失線路部品３の一端の正極端子に接続される。直流電源線路４の一端の正極端子が低インピーダンス損失線路部品３の一端の正極端子に接続され、直流電源線路４の他端の正極端子がPower MOS FET５のドレイン端子に接続される。これ以外の接続は図５に示される。直流電源線路とスイッチング電源線路以外の図５に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【００５７】
図６は５０Ωの測定系における低インピーダンス損失線路部品の透過係数S21特性の計算値であり、同様の試作品でその確度を検証済みである。図７は５０Ωの測定系における低インピーダンス損失線路部品の端子インピーダンス特性の計算値であり同様にその確度を検証済みである。図８は図５の回路に使用した時の低インピーダンス損失線路部品の透過係数S21特性の計算値である。図９は図５の回路に使用した時の低インピーダンス損失線路部品の端子インピーダンス特性の計算値である。図１０は図５の回路に使用した時の低インピーダンス損失線路部品の反射係数S11特性の計算値である。
【００５８】
図６と図７に示される５０Ωの測定系における有効チップ長毎の低インピーダンス損失線路部品の透過係数S21特性と端子インピーダンス特性は、以下の条件で計算によって求められた。エッチング部に形成されたアルミナ膜の厚さ：55.4nm、1cm2あたりの静電容量：13.9μF、容量出現率：0.8、線路長短縮率：0.45、有効チップ幅：2mm、導電性ポリマー薄膜の合計厚さ：1μm、導電性ポリマー厚膜の厚さ：50μm、カーボングラファイト層の厚さ：1μm、薄膜用導電性ポリマーの導電率を12,000S/m、厚膜用導電性ポリマーの導電率を7,000S/m、カーボンペーストの面積抵抗：15Ω/20μm、カーボングラファイトの導電率：72,727S/m、端子間結合容量：0.7×10-16F/m、エッチング内のボイドの平均厚さ：0.8μm。
【００５９】
図１１は５０Ωの測定系における整合インピーダンス損失線路部品の透過係数S21特性曲線の計算値であり、低インピーダンス損失線路部品の試作品でその確度を検証済みである。図１２は５０Ωの測定系における整合インピーダンス損失線路部品の端子インピーダンス特性の計算値である。図１３は図５の回路に使用した時の整合インピーダンス損失線路部品の透過係数S21の周波数特性の計算値である。図１４は図５の回路に使用した時の整合インピーダンス損失線路部品の透過係数S21の時間軸特性の計算値である。図１５は図５の回路に使用した時の整合インピーダンス損失線路部品の反射係数S11の周波数特性の計算値である。図１６は図５の回路に使用した時の反射係数S11の整合インピーダンス損失線路部品の時間軸特性の計算値である。時間軸は孤立電磁波理論で定義される前記修正主要数から変換して求めた。
【００６０】
図１１と図１２に示される５０Ωの測定系における有効チップ長毎の整合インピーダンス損失線路部品の透過係数S21特性と端子インピーダンス特性は、以下の条件で計算によって求められた。エッチング部に形成されたアルミナ膜の厚さ：0.56μm、1cm2あたりの静電容量：0.399μF、容量出現率：0.9、線路長短縮率：0.6、有効チップ幅：0.2mm、導電性ポリマー薄膜の合計厚さ：1μm、導電性ポリマー厚膜の厚さ：50μm、カーボングラファイト層の厚さ：1μm、薄膜用導電性ポリマーの導電率を12,000S/m、厚膜用導電性ポリマーの導電率を7,000S/m、カーボンペーストの面積抵抗：15Ω/20μm、カーボングラファイトの導電率：72,727S/m、端子間結合容量：0.3×10-16F/m、エッチング内のボイドの平均厚さ：0.3μm。
【００６１】
図５において、前記配線を除く損失線路部品使用バックコンバータ回路の主回路は、修正主要周波数が91MHzで修正主要周波数における出力インピーダンスが3.3ΩのRenesas製のJK0305DPB（N-MOSFET，30V，30A，3.5ns, 350pF, 13mΩ）のPower MOS FET５と、ＩＲ製のショットキバリアダイオード30SLJQ030 (30V 30A 0.5V at 20A)の ダイオード１１と、修正主要周波数における端子インピーダンスが500ΩのSumida製のCEP125NP-0R8NC-UD (800uH, 25.7A)のチョークコイル１２と、一般的な電解コンデンサであるコンデンサ１と、図６から図１０に示す特性を有するLILL08の低インピーダンス損失線路部品３とMILL32の整合インピーダンス損失線路部品９とから構成される。
【００６２】
図１７は第１の波形であって図５の回路のPower MOS FET５のオン時の整合インピーダンス損失線路部品９とスイッチング電源線路８の接続点の電位波形を示す。図１８は第２の波形であって図５の回路のPower MOS FET５のオン時の整合インピーダンス損失線路部品９とスイッチング電源線路１０の接続点の電位波形を示す。図１９は第３の波形であって図５の回路のPower MOS FET５のオン時の低インピーダンス損失線路部品３と直流電源線路４の接続点の電磁波の波形を示す。
【００６３】
図２０は第４の波形であって図５の回路のPower MOS FET５のオン時の低インピーダンス損失線路部品３と直流電源線路２の接続点の電磁波の波形を示す。図２１は第５の波形であって図５の回路のPower MOS FET５のオン時の整合インピーダンス損失線路部品９とスイッチング電源線路８の電磁波の波形を示す。図２２は第６の波形であって図５の回路のPower MOS FET５のオン時の整合インピーダンス損失線路部品９とスイッチング電源線路１０の電磁波の波形を示す。
【００６４】
図２３は第７の波形であって図５の回路のPower MOS FET５のオフ時のPower MOS FET５のドレイン端子の電位波形を示す。図２４は第８の波形であって図５の回路のPower MOS FET５のオフ時の低インピーダンス損失線路部品３と直流電源線路４の接続点の電磁波の波形を示す。図２５は第９の波形であって図５の回路のPower MOS FET５のオフ時の低インピーダンス損失線路部品３と直流電源線路２の接続点の電磁波の波形を示す。図２６は第１０の波形であって図５の回路のPower MOS FET５のオフ時のPower MOS FET５のドレイン端子の電磁波の波形を示す。
【００６５】
図２７は第１１の波形であって図５の回路のPower MOS FET５のオフ時のPower MOS FET５のソース端子の電位波形を示す。図２８は第１２の波形であって図５の回路のPower MOS FET５のオフ時の整合インピーダンス損失線路部品９とスイッチング電源線路１０の接続点の電位波形を示す。図２９は第１３の波形であって図５の回路のPower MOS FET５のオフ時のPower MOS FET５のソース端子の電磁波の波形を示す。図３０は第１４の波形であって図５の回路のPower MOS FET５のオフ時の整合インピーダンス損失線路部品９とスイッチング電源線路８の接続点の電磁波の波形を示す。図３１は第１５の波形であって図５の回路のPower MOS FET５のオフ時の整合インピーダンス損失線路部品９とスイッチング電源線路１０の接続点の電磁波の波形を示す。
【００６６】
図１７の電位波形の上昇時間は3.8nsであってPower MOS FET５のカタログ特性より0.3n長いだけでほとんど増加していない。図１８の電圧波形の上昇時間は図１７と同じ3.8nsで整合インピーダンス損失線路部品９による0.7nsの遅延だけが生じている。
【００６７】
図２７の電位波形の上昇時間は3.6nsであってPower MOS FET５のカタログ特性とほぼ変わらない。図２８の電圧波形の上昇時間は図２７と同じでスイッチング電源線路８と整合インピーダンス損失線路部品９による1.2nsの遅延だけが生じている。
【００６８】
図１９から図２１、図２４、図２６、図２９、および図３０の波形を有する電磁波は、ほぼ振幅の増減する傾向を示し進行波の特徴を有していないので空間に放射しても電磁干渉問題の原因とならない。図２０、図２２、図２５、および図３１の波形を有する電磁波は図１９から図２１、図２４、図２６、図２９、および図３０の波形を有する電磁波に比べて振幅が充分小さいので図５に示す回路の電源供給側と電源出力側に接続される電源配線による電磁干渉問題は発生しない。
【００６９】
Power MOS FET５がオフになるときにスパイク電圧と呼ばれる図２３の電位波形が発生するが、その振幅は28.6Vに抑圧されPower MOS FET５のドレイン定格電圧30Vを超えないのでPower MOS FET５の電圧破壊は無い。本実施例のバックコンバータにおける最高スイッチング周波数は図１７と図２７から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。
【００７０】
図５においてPower MOS FET５がオンになると、Power MOS FET５のソース端子の電位が上昇し始める。それに伴いPower MOS FET５のソース端子の電位をスイッチング電源線路８の端子インピーダンスで割った値の充電電流値を有する静電エネルギーがPower MOS FET５から供給され始める。前記充電電流値はチョークコイル１２の電流より大きいので、スイッチング電源線路８、整合インピーダンス損失線路部品９、およびスイッチング電源線路１０による約1.5nsの遅延の後、ダイオード１１が逆バイアス状態となってPower MOS FET５からチョークコイル１２への静電エネルギー供が始まる。
【００７１】
図５においてPower MOS FET５がオフになると、励起される孤立電磁波によってPower MOS FET５の電流が減少し始める。スイッチング電源線路８、整合インピーダンス損失線路部品９、およびスイッチング電源線路１０を孤立電磁波が進行する時間である約1.5nsの期間にスイッチング電源線路８と整合インピーダンス損失線路部品９、およびスイッチング電源線路１０から供給される静電エネルギーは、前述のようにチョークコイル１２の電流を維持するのに十分であるので、Power MOS FET５がオフを開始した時点でPower MOS FET５のドレイン電流はゼロとなる。Power MOS FET５がオフを開始してから約1.5ns後に孤立電磁波によってダイオード１１の逆バイアス状態が解除されダイオード１１によるチョークコイル１２の電流の維持が始まる。
【００７２】
Power MOS FET５のオン時のスイッチング損失は約1,800nJである。一方、Power MOS FET５のオフ時のスイッチング損失は微少である。また、スイッチング電源線路８、整合インピーダンス損失線路部品９、およびスイッチング電源線路１０に蓄積される静電エネルギーのほとんどは出力電力の一部として使用される。従ってスイッチング周波数が5MGzのときのスイッチング損失は9Wとなる。従って、チョークコイル１２の磁性体損失を考慮する必要はあるが、スイッチング損失の原因となる振動電磁波が存在せず高周波電力を消費するノイズ対策部品の付加が不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて大きく高めることが可能となる。
【００７３】
（実施の形態２）
図３２は力率制御ブーストコンバータ回路の主回路の一例を示す。整合インピーダンス損失線路部品３０には第１の実施例に使用されたMILL32が使用される。図５と図３２に使用されているスイッチング電源線路の仕様が同一であるため、本実施の形態においても図５３から図１６に示す特性を同様に使用できる。
【００７４】
図３２の回路は、交流電源２１に接続される全波整流器２２の非安定化出力電力を安定化直流電力に変換し端子３７と端子３８から出力する。交流電源として100Vの商用電源が使用され端子３７と端子３８から出力される安定化直流電圧は187Vに設定されている。コンデンサ２３は全波整流器２２からの整流電圧波形を変形させない程度の充分小さい容量値を有する。端子２４と端子２６との間で検出される電圧波形と端子２６と端子２７との間で検出される電流波形と端子３７と端子２８との間で検出される電圧値が公知の力率改善機能（PFC）を有する制御回路に入力され、交流電源２１の電圧波形と電流波形を一致させて力率を１に近い値に制御するとともに出力電圧を安定化させるゲート駆動信号が、端子３４と端子３５に対して前記制御回路から出力される。
【００７５】
図３２の回路はＦＲ４材使用の四層プリント基板上に形成され、スイッチング電源線路２９は、四層プリント基板の一つの外層に形成される共有プレーン３４と他の外層に形成される幅が5mmで長さが50mmのマイクロストリップ導体で構成され、スイッチング電源線路３２は共有プレーン３４に対向する内層に形成される幅が50mmで長さが50mmのマイクロストリップ導体で構成される。
【００７６】
整合インピーダンス損失線路部品３０の２つの正極端子はスイッチング電源線路２９、３２の正極端子に、整合インピーダンス損失線路部品３０の２つの負極端子は最短の長さの導体で共有プレーン３４に接続される。これ以外の接続は図３２に示される。直流電源線路とスイッチング電源線路以外の図３２に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【００７７】
図３２において、前記配線と整合インピーダンス損失線路部品３０を除く力率制御ブーストコンバータ回路の主回路は、修正主要周波数が70.7MHzで修正主要周波数における出力インピーダンスが62.53ΩのRenesas製のRJK4532DPF（N-MOSFET, 450V, 4A 4.5ns, 36pF）のPower MOS FET３３と、ファストリカバリダイオードRJU4351SDPE (430V, 10A, 25ns; Vｆ：1V at 1.5A)の ダイオード３１と、Sumida製のEI-28 (160uH, 5A)のチョークコイル２８と、一般的な電解コンデンサであるコンデンサ２３と３６、一般的な抵抗器である抵抗２５、一般的な全波整流器である新電元製のD3SBA60(600V 4A)の整流器２２から構成される。
【００７８】
図３３は第１６の波形であって図３２の回路のPower MOS FET３３のオン時の整合インピーダンス損失線路部品３０とスイッチング電源線路３２の接続点の電位波形を示す。図３４は第１７の波形であって図３２の回路のPower MOS FET３３のオン時の整合インピーダンス損失線路部品３０とスイッチング電源線路２９の接続点の電位波形を示す。図３５は第１８の波形であって図３２の回路のPower MOS FET３３のオン時の整合インピーダンス損失線路部品３０とスイッチング電源線路３２の接続点の電磁波の波形を示す。図３６は第１９の波形であって図３２の回路のPower MOS FET３３のオン時の整合インピーダンス損失線路部品３０とスイッチング電源線路２９の接続点の電磁波の波形を示す。
【００７９】
図３７は第２０の波形であって図３２の回路のPower MOS FET３３のオフ時の整合インピーダンス損失線路部品３０とスイッチング電源線路３２の接続点の電位波形を示す。図３８は第２１の波形であって図３２の回路のPower MOS FET３３のオフ時の整合インピーダンス損失線路部品３０とスイッチング電源線路２９の接続点の電位波形を示す。Power MOS FET３３のオフ時の通電電流の遮断によって発生するサージ電圧は、整合インピーダンス損失線路部品３０が使用されていなくても55V程度であって印加されるドレインソース間電圧187Vに比べて非常に小さいので、Power MOS FET３３への影響は無い。
【００８０】
図３９は第２２の波形であって図３２の回路のPower MOS FET３３のオフ時の整合インピーダンス損失線路部品３０とスイッチング電源線路３２の接続点の電磁波の波形を示す。図４０は第２３の波形であって図３２の回路のPower MOS FET３３のオフ時の整合インピーダンス損失線路部品３０とスイッチング電源線路２９の接続点の電磁波の波形を示す。
【００８１】
第１６の波形の電位降下時間は4.5nsであってPower MOS FET３３のカタログ特性と同じである。第１７の波形の電位上昇時間は第１６の波形の電位上昇時間と同じ4.5nsで整合インピーダンス損失線路部品９による0.65nsの遅延だけが生じている。
【００８２】
第２０の波形の電位上昇時間は4.5nsであってPower MOS FET５のカタログ特性と同じである。第２１の波形の電位上昇時間は第２０の波形の電位上昇時間と同じ4.5nsで整合インピーダンス損失線路部品９による0.65nsの遅延だけが生じている。図３７の第２０の波形，図３８の第２１の波形に示すようにPower MOS FET３３がオフになるときのスパイク電圧は存在しない。
【００８３】
第１８の波形と第２２の波形を有する電磁波は、ほぼ振幅の増減する傾向を示し進行波の特徴を有していないので空間に放射しても電磁干渉問題の原因とならない。第１９の波形と第２３の波形を有する電磁波は第１８の波形と第２２の波形を有する電磁波に比べて振幅が充分小さいので図３２に示す回路の電源供給側と電源出力側に接続される電源配線による電磁干渉問題は発生しない。
【００８４】
図３２においてPower MOS FET３３がオンになると正極性の孤立電界波が励起され、この正極性の孤立電磁波によってスイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積されていた静電エネルギーが、約1.5nsの遅延後ダイオード３１を経由してコンデンサ３６に押し出され始めるが、この直後のダイオード３１のアノード端子の電位がカソード端子の電位より低くなった時点でダイオード３１は逆バイアス状態となる。
【００８５】
チョークコイル２８が、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積されていた静電エネルギーを取り込む一方、交流電源２２、全波整流器２２、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、スイッチング電源線路３２、Power MOS FET３３、および抵抗器２５で形成される閉回路によってチョークコイル２８に対する静磁エネルギーの充電が始まる。
【００８６】
図３２においてPower MOS FET３３がオフになると正極性の孤立磁界波が励起され、この正極性の孤立磁界波によって、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積されていた静磁エネルギーが、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２からチョークコイル２８に向かって押し出される。この直後、チョークコイル２８の電流はダイオード３１を経由してコンデンサ３６に流れ込む。
【００８７】
スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積されていた静磁エネルギーは、これらに蓄積されていた静電エネルギーより遙かに少ない。
【００８８】
孤立磁界波と同時に励起される負極性の孤立電界波は、静磁エネルギーがチョークコイル２８に到達するまでは無力であるが、孤立電磁波が整合インピーダンス損失線路部品３０を透過する時に10-2.4に減衰するとそれに伴って孤立磁界波も同率で減衰する。孤立電磁波が整合インピーダンス損失線路部品３０内で大幅に減衰しても、孤立電磁波理論に従い、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積されている静磁エネルギーを押し出す能力は減衰しない。
【００８９】
チョークコイル２８の電流がダイオード３１を経由してコンデンサ３６に流れ込むのと同時に電流がダイオード３１を経由して孤立電界波に静電エネルギーが供給され孤立電界波が有効になる。有効になった孤立電界波は、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２を進行しPower MOS FET３３のドレイン電位をダイオード３１のアノード端子の電位に高める。孤立電界波は整合インピーダンス損失線路部品３０で10-2.4に減衰するのでPower MOS FET３３のドレイン端での反射は無視できる。スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２の合計の往復遅延時間は約3nsである。従って、Power MOS FET３３がオフになり始めてから約3ns遅れてPower MOS FET３３のドレインの電位が上昇し始めることになる。
【００９０】
本実施の形態の力率制御ブーストコンバータにおける最高スイッチング周波数は図３３と図３７から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。一方、Power MOS FET３３のスイッチングオフ時のスイッチング損失は無視できる程度であるが、スイッチングオン時のスイッチング損失は約540nJである。また、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積される静電エネルギーのほとんどは出力電力の一部として使用される。従ってスイッチング周波数が5MGzのときのスイッチング損失は2.2Wとなる。チョークコイル２８の磁性体損失を考慮する必要はあるが、スイッチング損失の原因となるノイズ対策部品の付加も不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて大きく高めることが可能となる。
【００９１】
（実施の形態３）
図４１はバックブーストコンバータ回路の主回路の一例を示す。本実施の形態に使用される低インピーダンス損失線路部品４３と整合インピーダンス損失線路部品４９には実施の形態１に使用されたLILL08とMILL32が使用される。図５と図４１に使用されている直流電源線路とスイッチング電源線路の仕様が同一であるため、本実施の形態においても図１１から図１６に示す特性を同様に使用できる。
【００９２】
図４１に示すバックブーストコンバータ回路の主回路は、端子４６と端子４７の間に供給される安定化制御信号に従って、24Vの直流電源４１から供給される非安定化電力を5V20Aの安定化直流電力に変換して端子５５と端子５６から出力する。
【００９３】
図４１において、直流電源４１は24V±10％である。直流電源１を除いてＦＲ４材使用四層プリント基板上に形成される損失線路部品使用バックコンバータ回路の主回路の配線は、外層の一つに形成される共有プレーン５０と近接する内層に形成される幅と長さがいずれも50mmの第一のマイクロストリップ導体と共有プレーン５０の対向する外層に形成される幅が2mmで長さが50mmの第二のマイクロストリップ導体が直列に接続され第二のマイクロストリップ導体が低インピーダンス損失線路部品３の一端の正極端子に接続される直流電源線路４２と、共有プレーン５０とこれに対向する外層に形成される幅が50mmで長さが20mmのマイクロストリップ導体で構成される直流電源線路４４と、共有プレーン５０と近接する内層に形成される幅と長さがいずれも50mmのマイクロストリップ導体で形成されるスイッチング電源線路４８とスイッチング電源線路５１から構成される。
【００９４】
低インピーダンス損失線路部品４３と整合インピーダンス損失線路部品４９の二つの負極端子は任意の太さの導体で最短の距離で共有プレーン５０に接続される。これ以外の接続は図４１に示される。直流電源線路とスイッチング電源線路以外の図４１に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【００９５】
図４１において、Power MOS FET４５には実施の形態１のPower MOS FET５と同一品が、ダイオード５３には実施の形態１のダイオード１１と同一品が、チョークコイル５２には実施の形態１のチョークコイル１２と同一品がそれぞれ使用され、コンデンサ５４には一般市販品が使用される。
【００９６】
図４２は第２４の波形であって図４１の回路のPower MOS FET４５のオン時の整合インピーダンス損失線路部品４９とスイッチング電源線路４８の接続点の電位波形を示す。図４３は第２５の波形であって図４１の回路のPower MOS FET４５のオン時の整合インピーダンス損失線路部品４９とスイッチング電源線路５１の接続点の電位波形を示す。図４４は第２６の波形であって図４１の回路のPower MOS FET４５のオン時の低インピーダンス損失線路部品４３と直流電源線路４４の接続点の電磁波の波形を示す。図４５は第２７の波形であって図４１の回路のPower MOS FET４５のオン時の低インピーダンス損失線路部品４３と直流電源線路４２の接続点の電磁波の波形を示す。図４６は第２８の波形であって図４１の回路のPower MOS FET４５のオン時の整合インピーダンス損失線路部品４９とスイッチング電源線路４８の電磁波の波形を示す。図４７は第２９の波形であって図４１の回路のPower MOS FET５のオン時の整合インピーダンス損失線路部品４９とスイッチング電源線路５１の電磁波の波形を示す。
【００９７】
図４８は第３０の波形であって図４１の回路のPower MOS FET４５のオフ時のPower MOS FET４５のドレイン端子の電位波形を示す。図４９は第３１の波形であって図４１の回路のPower MOS FET４５のオフ時の低インピーダンス損失線路部品４３と直流電源線路４４の接続点の電磁波の波形を示す。図５０は第３２の波形であって図４１の回路のPower MOS FET４５のオフ時の低インピーダンス損失線路部品４３と直流電源線路４２の接続点の電磁波の波形を示す。図５１は第３３の波形であって図４１の回路のPower MOS FET４５のオフ時のPower MOS FET４５のドレイン端子の電磁波の波形を示す。
【００９８】
図５２は第３４の波形であって図４１の回路のPower MOS FET４５のオフ時のPower MOS FET４５のソース端子の電位波形を示す。図５３は第３５の波形であって図４１の回路のPower MOS FET４５のオフ時の整合インピーダンス損失線路部品４９とスイッチング電源線路５１の接続点の電位波形を示す。図５４は第３６の波形であって図４１の回路のPower MOS FET４５のオフ時のソース端子の電磁波の波形を示す。図５５は第３７の波形であって図４１の回路のPower MOS FET４５のオフ時の整合インピーダンス損失線路部品４９とスイッチング電源線路４８の接続点の電磁波の波形を示す。図５６は第３８の波形であって図４１の回路のPower MOS FET４５のオフ時の整合インピーダンス損失線路部品４９とスイッチング電源線路５１の接続点の電磁波の波形を示す。
【００９９】
第３４の波形の電位上昇時間は3.8nsであってPower MOS FET４５のカタログ特性より0.3n長いだけでほとんど増加していない。第３５の波形の電位上昇時間は第３４の波形の電位上昇時間と同じ3.8nsで整合インピーダンス損失線路部品４９による0.7nsの遅延だけが生じている。
【０１００】
図４４、図４６、図４９、図５１、図５４、および図５５の波形を有する電磁波は、ほぼ振幅の増減する傾向を示し進行波の特徴を有していないので空間に放射しても電磁干渉問題の原因とならない。図４５、図４７、図５０、および図５６の波形を有する電磁波は図４４、図４６、図４９、図５１、図５４、および図５５の波形を有する電磁波に比べて振幅が充分小さいので図５に示す回路の電源供給側と電源出力側に接続される電源配線による電磁干渉問題は発生しない。
【０１０１】
Power MOS FET４５がオフになるときにスパイク電圧と呼ばれる図４８の電位波形が発生するが、その振幅は27.9Vに抑圧されPower MOS FET４５のドレイン定格電圧30Vを超えないのでPower MOS FET４５の電圧破壊は無い。本実施の形態のバックコンバータにおける最高スイッチング周波数は図１７と図２７から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。
【０１０２】
図４１においてPower MOS FET４５がオンになると、Power MOS FET４５のソース端子の電位が上昇し始める。それに伴いPower MOS FET４５のソース端子の電位をスイッチング電源線路４８の端子インピーダンスで割った値の充電電流値を有する静電エネルギーがPower MOS FET４５から供給され始める。前記充電電流値はチョークコイル１２の電流より大きいので、スイッチング電源線路４８、整合インピーダンス損失線路部品４９、およびスイッチング電源線路５１による約1.5nsの遅延の後、ダイオード５３が逆バイアス状態となってPower MOS FET４５からチョークコイル５２への静電エネルギー供が始まる。
【０１０３】
図４１においてPower MOS FET４５がオフになると、励起される孤立電磁波によってPower MOS FET４５の電流が減少し始める。スイッチング電源線路８、整合インピーダンス損失線路部品９、およびスイッチング電源線路１０を孤立電磁波が進行する時間である約1.5nsの期間にスイッチング電源線路８と整合インピーダンス損失線路部品９、およびスイッチング電源線路１０から供給される静電エネルギーは、前述のようにチョークコイル１２の電流を維持するのに十分であるので、Power MOS FET４５がオフを開始した時点でPower MOS FET４５のドレイン電流はゼロとなる。Power MOS FET４５がオフを開始してから約1.5ns後に孤立電磁波によってダイオード５３の逆バイアス状態が解除されダイオード５３によるチョークコイル５２の電流の維持が始まる。
【０１０４】
Power MOS FET４５のオン時のスイッチング損失は約1,400nJである。一方、Power MOS FET４５のオフ時のスイッチング損失は微少である。また、スイッチング電源線路４８、整合インピーダンス損失線路部品４９、およびスイッチング電源線路５２に蓄積される静電エネルギーのほとんどは出力電力の一部として使用される。従ってスイッチング周波数が2MGzのときのスイッチング損失は2.8Wとなる。従って、チョークコイル５２の磁性体損失を考慮する必要はあるが、スイッチング損失の原因となる振動電磁波が存在せず高周波電力を消費するノイズ対策部品の付加が不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて高めることが可能となる。
【０１０５】
（実施の形態４）
図５７は第６の透過係数S21特性曲線である。図５８は第４の端子インピーダンス特性曲線である。図５９は第７の透過係数S21特性曲線である。図６０は第８の透過係数S21特性曲線である。図６１は第４の反射係数S11特性曲線である。図６２は第５の反射係数S11特性曲線である。図６３はフォワードコンバータ回路の主回路の一例である。
【０１０６】
図６３に示すフォワードコンバータ回路の主回路は、端子７６と端子７７の間に供給される安定化制御信号に従って、187Vの直流電源６１から供給される非安定化直流電力を絶縁された5V30Aの安定化直流電力に変換して端子６９と端子７０から出力する。
【０１０７】
図６３の回路はＦＲ４材使用四層プリント基板上に形成され、スイッチング電源線路７１はＦＲ４材使用四層プリント基板の外層の一つに形成される共有プレーン７３と他の外層に形成される幅が5mmで長さが50mmのマイクロストリップ導体で構成され、スイッチング電源線路７４は共有プレーン７３と共有プレーン７３に対向する内層に形成される幅が50mmで長さが50mmのマイクロストリップ導体で構成される。
【０１０８】
整合インピーダンス損失線路部品７２の二つの正極端子はスイッチング電源線路７１、７４の正極端子に、整合インピーダンス損失線路部品７２の二つの負極端子は最短の長さの導体で共有プレーン７３に接続される。これ以外の接続は図６３に示される。スイッチング電源線路以外の図６３に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【０１０９】
図５７は５０Ωの測定系における整合インピーダンス損失線路部品の透過係数S21特性の計算値であり、同様の試作品でその確度を検証済みである。図５８は５０Ωの測定系における整合インピーダンス損失線路部品の端子インピーダンス特性の計算値であり同様にその確度を検証済みである。図５９は図６３の回路に使用した時の整合インピーダンス損失線路部品の透過係数S21の周波数特性の計算値である。図６０は図６３の回路に使用した時の整合インピーダンス損失線路部品の透過係数S21の時間軸特性の計算値である。図６１は図６３の回路に使用した時の整合インピーダンス損失線路部品の反射係数S11の周波数特性例の計算値である。図６２は図６３の回路に使用した時の整合インピーダンス損失線路部品の反射係数S11特性の時間軸特性の計算値である。時間軸は孤立電磁波理論で定義される前記修正主要数から変換して求めた。
【０１１０】
図５７と図５８に示される５０Ωの測定系における有効チップ長毎の整合インピーダンス損失線路部品の透過係数S21特性と端子インピーダンス特性は、以下の条件で計算によって求められた。エッチング部に形成されたアルミナ膜の厚さ：1.01μm、1cm2あたりの静電容量：0.143μF、容量出現率：0.9、線路長短縮率：0.6、有効チップ幅：0.28mm、導電性ポリマー薄膜の合計厚さ：1μm、導電性ポリマー厚膜の厚さ：50μm、カーボングラファイト層の厚さ：1μm、薄膜用導電性ポリマーの導電率を12,000S/m、厚膜用導電性ポリマーの導電率を7,000S/m、カーボンペーストの面積抵抗：15Ω/20μm、カーボングラファイトの導電率：72,727S/m、端子間結合容量：0.3×10-16F/m、エッチング内のボイドの平均厚さ：0.3μm。
【０１１１】
図６３の回路は、図３２に使用されたPower MOS FET３３と同一品のPower MOS FET７５と、図３２に使用されたダイオード３１と同一品のダイオード６３と、図３２に使用されたダイオード１１と同一品のダイオード６５、６６と、図３２に使用されたチョークコイル１２と同一品のチョークコイル６７と、一般市販品のトランス６４およびコンデンサ６８と、図５７から図６２に示す特性を有するMILL64の整合インピーダンス損失線路部品７３とから構成される。
【０１１２】
図６４は第３９の波形であって図３２の回路のPower MOS FET７５のオン時の整合インピーダンス損失線路部品７２とスイッチング電源線路７４の接続点の電位波形を示す。図６５は第４０の波形であって図６３の回路のPower MOS FET７５のオン時の整合インピーダンス損失線路部品７２とスイッチング電源線路７１の接続点の電位波形を示す。図６６は第４１の波形であって図６３の回路のPower MOS FET７５のオン時のPower MOS FET７５のソース・ドレイン端の電磁波の波形を示す。
【０１１３】
図６７は第４２の波形であって図６３の回路のPower MOS FET７５のオン時の整合インピーダンス損失線路部品７２とスイッチング電源線路７４の接続点の電磁波の波形を示す。図６８は第４３の波形であって図６３の回路のPower MOS FET７５のオン時の整合インピーダンス損失線路部品７２とスイッチング電源線路７１の接続点の電磁波の波形を示す。
【０１１４】
図６９は第４４の波形であって図６３の回路のPower MOS FET７５のオフ時の整合インピーダンス損失線路部品７２とスイッチング電源線路７４の接続点の電位波形を示す。図７０は第４５の波形であって図６３の回路のPower MOS FET７５のオフ時の整合インピーダンス損失線路部品７２とスイッチング電源線路７１の接続点の電位波形を示す。
【０１１５】
図７１は第４６の波形であって図６３の回路のPower MOS FET７５のオフ時の整合インピーダンス損失線路部品７２とスイッチング電源線路７４の接続点の電磁波の波形を示す。図７２は第４７の波形であって図６３の回路のPower MOS FET７５のオフ時の整合インピーダンス損失線路部品７２とスイッチング電源線路７１の接続点の電磁波の波形を示す。
【０１１６】
第３９の波形の電位降下時間は4.5nsであってPower MOS FET７５のカタログ特性と同じである。第４０の波形の電位降下時間は第３９の波形の電位降下時間と同じ4.5nsで整合インピーダンス損失線路部品７２とスイッチング電源線路７４による1nsの遅延だけが生じている。
【０１１７】
第４４の波形の電位上昇時間は4.5nsであってPower MOS FET７５のカタログ特性と同じである。第４５の波形の電位上昇時間は第４４の波形の電位上昇時間と同じ4.5nsで整合インピーダンス損失線路部品７２とスイッチング電源線路７４による1nsの遅延だけが生じている。
【０１１８】
第４１の波形、第４２の波形、および第４６の波形を有する電磁波は、ほぼ振幅の増減する傾向を示し進行波の特徴を有していないので空間に放射しても電磁干渉問題の原因とならない。第４３の波形と第４７の波形を有する電磁波は第４２の波形と第４６の波形を有する電磁波に比べて振幅が充分に小さい。本実施の形態のフォワードコンバータにおける最高スイッチング周波数は図６４と図６９から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。
【０１１９】
図６３においてPower MOS FET７５がオンになると正極性の孤立電界波が励起され、この正極性の孤立電磁波によってスイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４に蓄積されていた静電エネルギーが、約1.5nsの遅延後トランス６４の一次巻線の非極性端子を経由してコンデンサ６２に向けて押し出され始め、この直後のダイオード６３のカソード端子の電位がアノード端子の電位より高くなった時点でダイオード６３は逆バイアス状態となる。
【０１２０】
この時点で直流電源６１またはコンデンサ６２、トランス６４の一次巻線、スイッチング電源線路７１、整合インピーダンス損失線路部品７２、スイッチング電源線路７４、およびPower MOS FET７５で閉回路が形成され、トランス６４の一次巻線に対する静磁エネルギーの充電が始まる。
【０１２１】
図６３においてPower MOS FET７５がオフになると正極性の孤立磁界波が励起され、この正極性の孤立磁界波によって、スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４に蓄積されていた静磁エネルギーが、スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４からトランス６４の一次巻線に向かって押し出される。この直後、トランス６４の一次巻線の電流はダイオード６３を経由して直流電源６１およびコンデンサ６２に流れ込む。
【０１２２】
スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４に蓄積されていた静磁エネルギーは、これらに蓄積されていた静電エネルギーより遙かに少ない。
【０１２３】
孤立磁界波と同時に励起される負極性の孤立電界波は、静磁エネルギーがトランス６４の一次巻線の非極性端子に到達するまでは無効であるが、孤立電磁波が整合インピーダンス損失線路部品７２を透過する時に10-2.4に減衰するとそれに伴って孤立磁界波も同率で減衰する。孤立電磁波が整合インピーダンス損失線路部品７２内で大幅に減衰しても、孤立電磁波理論に従い、スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４に蓄積されている静磁エネルギーを押し出す能力は減衰しない。
【０１２４】
トランス６４の一次巻線の非極性端子に向かう電流が減少し始めるのと同時にトランス６４の一次巻線の極性端子の電位がゼロ以下となってダイオード６３が準バイアスとなり、トランス６４の一次巻線の電流が持続する。同時にトランス６４の一次巻線の非極性端子を経由して、トランス６４の一次巻線の非極性端子に到達する孤立電界波に静電エネルギーが供給され孤立電界波が有効になる。有効になった孤立電界波は、スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４を進行しPower MOS FET７５のドレイン電位を直流電源６１の正極端子の電位の２倍に上昇させる。孤立電界波は整合インピーダンス損失線路部品３０で10-2.4に減衰するのでPower MOS FET７５のドレイン端での反射は無視できる。スイッチング電源線路７１、整合インピーダンス損失線路部品７２、およびスイッチング電源線路７４の合計の往復遅延時間は約3nsである。従って、Power MOS FET７５がオフになり始めてから約3ns遅れてPower MOS FET７５のドレインの電位が上昇し始めることになる。
【０１２５】
本実施の形態のフォワードコンバータにおける最高スイッチング周波数は図６４と図６９から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。Power MOS FET７５のスイッチングオフ時のスイッチング損失は約130nJであり、スイッチングオン時のスイッチング損失は無視できる程度である。また、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積される静電エネルギーのほとんどは出力電力の一部として使用される。従ってスイッチング周波数が5MGzのときのスイッチング損失は0.65Wとなる。トランス６４の磁性体損失や一次巻線と二次巻線との間の遅延時間を考慮する必要はあるが、スイッチング損失の原因となるノイズ対策部品の付加も不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて大きく高めることが可能となる。
【０１２６】
（実施の形態５）
図７３はハーフブリッジコンバータ回路の主回路の一例を示す。整合インピーダンス損失線路部品８７および９４には第１の実施例に使用されたMILL32が使用される。図５と図７３に使用されているスイッチング電源線路の仕様が同一であるため、本実施の形態においても図１３から図１６に示す特性を同様に使用できる。
【０１２７】
図７３に示すハーフブリッジコンバータ回路の主回路は、端子９０と端子９１の間および端子９７と端子９８の間に供給される安定化制御信号に従って、187Vの直流電源６１から供給される非安定化直流電力を絶縁された5V30Aの安定化直流電力に変換して端子１０５と端子１１０から出力する。
【０１２８】
図７３の回路はＦＲ４材使用の四層プリント基板上に形成され、スイッチング電源線路８６および９３は、前記四層プリント基板の一つの外層に独立に形成される共有プレーン９９および１０６と他の外層に形成される幅が5mmで長さが50mmのマイクロストリップ導体で構成され、スイッチング電源線路８８および９５は共有プレーン９９および１０６にそれぞれ対向する内層に形成される幅と長さが50mmのマイクロストリップ導体で構成される。
【０１２９】
整合インピーダンス損失線路部品８７の２つの正極端子はスイッチング電源線路８６、８８に、整合インピーダンス損失線路部品８７の２つの負極端子は最短の長さの導体で共有プレーン９９にそれぞれ接続され、整合インピーダンス損失線路部品９４の２つの正極端子はスイッチング電源線路９３、９５に、整合インピーダンス損失線路部品９４の２つの負極端子は最短の長さの導体で共有プレーン１０６にそれぞれ接続される。これ以外の接続は図７３に示される。直流電源線路とスイッチング電源線路以外の図７３に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【０１３０】
図７３において、Power MOS FET８９、９６には実施の形態２のPower MOS FET３３と同一品が、ダイオード８８、９５には実施の形態２のダイオード３１と同一品が、ダイオード１０１、１０２、１０６、１０７には実施の形態１のダイオード１１と同一品が、チョークコイル１０３、１０９には実施の形態１のチョークコイル１２と同一品がそれぞれ使用され、コンデンサ１０４には一般市販品が使用される。
【０１３１】
図７３において、ダイオード１０１，１０２およびダイオード１０７，１０８は、それぞれPower MOS FET８９およびPower MOS FET９６のスイッチングによってパルストランス１００の二次巻線および三次巻線に励起されるパルス電力を分担して整流する機能を有する。これにより、パルストランス１００の一次巻線と二次巻線および一次巻線と三次巻線の巻数比が、コンデンサ８３の電圧とコンデンサ１０４の電圧およびコンデンサ８４の電圧とコンデンサ１０４の電圧の比の１／２よりやや小さい値となるので、パルストランス１００の一次巻線、二次巻線、三次巻線およびチョークコイル１０３、１０４の通電電流が、従来の三次巻線を使用しないハーフブリッジコンバータ回路の１／２となるとともに、端子１０５、１０６からの出力電圧が数ボルト以下と非常に低い場合でもパルストランス１００の一次巻線数が増えないので、トランス１００の体積や重量が軽減される。
【０１３２】
整合インピーダンス損失線路部品８７の２つの正極端子はスイッチング電源線路８６、８８の正極端子に、整合インピーダンス損失線路部品８７の２つの負極端子は最短の長さの導体で共有プレーン９９にそれぞれ接続され、整合インピーダンス損失線路部品９４の２つの正極端子はスイッチング電源線路９３、９５の正極端子に、整合インピーダンス損失線路部品９４の２つの負極端子は最短の長さの導体で共有プレーン１０６にそれぞれ接続される。これ以外の接続は図７３に示される。直流電源線路とスイッチング電源線路以外の図７３に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【０１３３】
Power MOS FET８９およびPower MOS FET９６のオン時の波形を図７４から図７７に示す。図７４は、第４８の波形であって整合インピーダンス損失線路部品８７とスイッチング電源線路８８の接続点の電位波形である。図７５は、第４９の波形であってスイッチング電源線路８６と整合インピーダンス損失線路部品８７の接続点の電位波形である。図７６は、第５０の波形であって整合インピーダンス損失線路部品８７とスイッチング電源線路８８の接続点の電磁波の波形である。図７７は、第５１の波形であってスイッチング電源線路８６と整合インピーダンス損失線路部品８７の接続点の電磁波の波形である。
【０１３４】
Power MOS FET８９およびPower MOS FET９６のオフ時の波形を図７８から図８１に示す。図７８は、第５２の波形であって整合インピーダンス損失線路部品８７とスイッチング電源線路８８の接続点の電位波形である。図７９は、第５３の波形であってスイッチング電源線路８６と整合インピーダンス損失線路部品８７の接続点の電位波形である。図８０は、第５４の波形であって整合インピーダンス損失線路部品８７とスイッチング電源線路８８の接続点の電磁波の波形である。図８１は、第５５の波形であってスイッチング電源線路８６と整合インピーダンス損失線路部品８７の接続点の電磁波の波形である。
【０１３５】
図７３においてPower MOS FET８９がオンになると正極性の孤立電界波が励起され、この正極性の孤立電磁波によってスイッチング電源線路８６、整合インピーダンス損失線路部品８７、およびスイッチング電源線路８８に蓄積されていた静電エネルギーが、約1.5nsの遅延後トランス１００とコンデンサ８２、８３、および８４に向けて押し出され始めるが、この直後にコンデンサ８４、トランス１００の一次巻線、スイッチング電源線路８６、整合インピーダンス損失線路部品８７、スイッチング電源線路８８、およびPower MOS FET８９で閉回路が形成され、トランス１００の一次巻線に対する静磁エネルギーの充電が始まる。
【０１３６】
図７３においてPower MOS FET８９がオフになると正極性の孤立磁界波が励起され、この正極性の孤立磁界波によって、スイッチング電源線路８６、整合インピーダンス損失線路部品８７、およびスイッチング電源線路８８に蓄積されていた静磁エネルギーが、スイッチング電源線路８６、整合インピーダンス損失線路部品８７、およびスイッチング電源線路８８からトランス１００の一次巻線に向かって押し出される。
【０１３７】
この時点でチョークコイル１０３およびチョークコイル１０９の働きでダイオード１０１およびダイオード１０７およびは導通状態である。従ってこの直後、トランス１００の励磁電流は、トランス１００の三次巻線、ダイオード１０７、およびダイオード１０８で形成される閉回路に流れる。このときのトランス１００の三次巻線の電圧はほぼゼロであるので、Power MOS FET９６がオンになるまでトランス１００の励磁電流の値が維持される。
【０１３８】
図７３においてPower MOS FET９６がオンになると正極性の孤立電界波が励起され、この正極性の孤立電磁波によってスイッチング電源線路９３、整合インピーダンス損失線路部品９４、およびスイッチング電源線路９５に蓄積されていた静電エネルギーが、約1.5nsの遅延後トランス１００とコンデンサ８２、８３、および８４に向けて押し出され始めるが、この直後にコンデンサ８２、８３、および８４、トランス１００の一次巻線、スイッチング電源線路９３、整合インピーダンス損失線路部品９４、およびスイッチング電源線路９５、およびPower MOS FET９６で閉回路が形成され、トランス１００の一次巻線に対する静磁エネルギーの充電が始まる。
【０１３９】
図７３においてPower MOS FET９６がオフになると正極性の孤立磁界波が励起され、この正極性の孤立磁界波によって、スイッチング電源線路９２、整合インピーダンス損失線路部品９３、およびスイッチング電源線路９４に蓄積されていた静磁エネルギーが、スイッチング電源線路９３、整合インピーダンス損失線路部品９４、およびスイッチング電源線路９５からトランス１００の一次巻線に向かって押し出される。
【０１４０】
この時点でチョークコイル１０３およびチョークコイル１０９の働きでダイオード１０１およびダイオード１０７およびは導通状態である。従ってこの直後、トランス１００の励磁電流は、トランス１００の二次巻線、ダイオード１０１、およびダイオード１０２で形成される閉回路に流れる。このときのトランス１００の二次巻線の電圧はほぼゼロであるので、Power MOS FET８９がオンになるまでトランス１００の励磁電流の値が維持される。
【０１４１】
スイッチング電源線路８６、整合インピーダンス損失線路部品８７、およびスイッチング電源線路８８、またはスイッチング電源線路９３、整合インピーダンス損失線路部品９４、およびスイッチング電源線路９５に蓄積されていた静磁エネルギーは、これらに蓄積されていた静電エネルギーより遙かに少ない。
【０１４２】
孤立磁界波と同時に励起される負極性の孤立電界波は、静磁エネルギーがトランス１００の一次巻線に到達するまでは無効であるが、孤立電磁波が整合インピーダンス損失線路部品８６または９３を透過する時に10-2.4に減衰するとそれに伴って孤立磁界波も同率で減衰する。孤立電磁波が整合インピーダンス損失線路部品８７または９４内で大幅に減衰しても、孤立電磁波理論に従い、スイッチング電源線路８６、整合インピーダンス損失線路部品８７、およびスイッチング電源線路８８、またはスイッチング電源線路９３、整合インピーダンス損失線路部品９４、およびスイッチング電源線路９５に蓄積されている静磁エネルギーを押し出す能力は減衰しない。
【０１４３】
Power MOS FET８９およびPower MOS FET９６のオフ時の通電電流の遮断によって発生するサージ電圧は、整合インピーダンス損失線路部品８７および整合インピーダンス損失線路部品９４が使用されていなくても176V程度であって印加されるドレインソース間電圧187Vに比べて非常に小さいので、Power MOS FET８９およびPower MOS FET９６への影響は無い。
【０１４４】
Power MOS FET８９のオフ時の整合インピーダンス損失線路部品８７とスイッチング電源線路８８の接続点の電磁波の波形とPower MOS FET９６のオフ時の整合インピーダンス損失線路部品９４とスイッチング電源線路９５の接続点の電磁波の波形は、実施の形態２の図３５に示した第１８の波形と同じである。Power MOS FET８９のオン時の整合インピーダンス損失線路部品８７とスイッチング電源線路８６の接続点の電磁波の波形とPower MOS FET９６のオン時の整合インピーダンス損失線路部品９４とスイッチング電源線路９３の接続点の電磁波の波形は、実施の形態２の図３６に示した第１９の波形と同じである。
【０１４５】
本実施の形態の回路では、トランス１００およびチョークコイル１０３，１０９の充放電静磁エネルギーはまたは磁界の周回積分値として求められる電流値は比較的大きいが空間には静磁エネルギー源が存在しないので実施の形態２で示したのと同様に、クロストークやストレイキャパシタンス等の空間を介する電磁干渉問題は発生しない。
【０１４６】
本実施の形態のハーフブリッジコンバータにおける最高スイッチング周波数は図６４と図６９から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。Power MOS FET８９、９６のスイッチングオフ時のスイッチング損失は合計で約1800nJであり、スイッチング周波数が1MGzのときのスイッチング損失は1.8Wである。従ってトランス１００とチョークコイル１０３、１０９の磁性体損失を考慮しなければ、損失の原因となる振動電磁波が存在せず高周波電力を消費するノイズ対策部品の付加が不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて大きく高めることが可能となる。
【０１４７】
（実施の形態６）
図８２はフルブリッジコンバータ回路の主回路の一例を示す。整合インピーダンス損失線路部品１２７、１３０、１４１および１４４には第１の実施例に使用されたMILL32が使用される。図５と図８２に使用されているスイッチング電源線路の仕様が同一であるため、本実施の形態においても図１３から図１６に示す特性を同様に使用できる。
整合インピーダンス損失線路部品１２７、１３０、１４１および１４４の両端に接続されるスイッチング電源線路の仕様は、第１の実施例に使用された整合インピーダンス損失線路部品９の両端に接続されるスイッチング電源線路の仕様と同一であるため、本実施の形態においても図１３から図１６に示す特性を使用できる。
【０１４８】
図８２に示すフルブリッジコンバータ回路の主回路は、端子１２２と端子１２３の間、端子１３４と端子１３５の間、端子１３７と端子１３８の間、端子１４８と端子１４９の間、および端子９７と端子９８の間に供給される安定化制御信号に従って、187Vの直流電源１２１から供給される非安定化直流電力を絶縁された5V60Aの安定化直流電力に変換して端子１５６と端子１６０から出力する。
【０１４９】
図８２において、ダイオード１５２，１５３およびダイオード１５７，１５８、はそれぞれPower MOS FET１３３、１３６およびPower MOS FET１２４、１４７のスイッチングによってパルストランス１５１の二次巻線および三次巻線に励起されるパルス電力を分担して整流する機能を有する。これにより、パルストランス１５１の一次巻線と二次巻線および一次巻線と三次巻線の巻数比が、直流電源１２１とコンデンサ１５５の電圧の比の１／２よりやや小さい値となるので、パルストランス１５１の一次巻線、二次巻線、三次巻線およびチョークコイル１５４、１５９の通電電流が、従来の三次巻線を使用しないハーフブリッジコンバータ回路の１／２となるとともに、端子１５６、１６０からの出力電圧が数ボルト以下と非常に低い場合でもパルストランス１５１の一次巻線数が増えないので、トランス１００の体積や重量が軽減される。
【０１５０】
図８２において、チョークコイル１５４と１５９の電流が、Power MOS FET１３３、１３６のオン状態の時間とPower MOS FET１２４、１４７のオン状態の時間にほぼ比例するので、Power MOS FET１３３、１３６がオン状態の時のトランス１５１の一次巻線に印加される電圧とPower MOS FET１２４、１４７がオン状態の時のトランス１５１の一次巻線に印加される電圧がPower MOS FET１３３、１３６のオン状態の時間とPower MOS FET１２４、１４７のオン状態の時間にほぼ反比例する値となる。これにより、Power MOS FET１３３、１３６、１２４、１４７のオン状態の時間のばらつきによって発生するトランス１５１の偏磁による磁性コアの飽和問題が解消される。
【０１５１】
図８２の回路はＦＲ４材使用の四層プリント基板上に形成され、スイッチング電源線路１２８、１２９、１４２、および１４３は、前記四層プリント基板の外層の一つに独立に形成される共有プレーン１１８、１１９、１２０、および１２１と他の外層に形成される幅が5mmで長さが50mmのマイクロストリップ導体で構成され、スイッチング電源線路１２６、１３１、１４０、および１４５は共有プレーン１１８、１１９、１２０、および１２１と、共有プレーン１１８、１１９、１２０、および１２１にそれぞれ対向する内層に形成される幅と長さが50mmのマイクロストリップ導体で構成される。
【０１５２】
整合インピーダンス損失線路部品１２７の２つの正極端子はスイッチング電源線路１２６、１２８の正極端子に、整合インピーダンス損失線路部品１２７の２つの負極端子は最短の長さの導体で共用プレーン１１８にそれぞれ接続され、整合インピーダンス損失線路部品１３０の２つの正極端子はスイッチング電源線路１２９、１３１の正極端子に、整合インピーダンス損失線路部品１３０の２つの負極端子は最短の長さの導体で共用プレーン１１９にそれぞれ接続され、整合インピーダンス損失線路部品１４１の２つの正極端子はスイッチング電源線路１４０、１４２の正極端子に、整合インピーダンス損失線路部品１４１の２つの負極端子は最短の長さの導体で共用プレーン１２０にそれぞれ接続され、整合インピーダンス損失線路部品１４４の２つの正極端子はスイッチング電源線路１４３、１４５の正極端子と、整合インピーダンス損失線路部品１４４の２つの負極端子は最短の長さの導体で共用プレーン１２１にそれぞれ接続される。これ以外の接続は図８２に示される。直流電源線路とスイッチング電源線路以外の図８２に示される配線は、任意の長さと断面を有する導体を使用して形成される。
【０１５３】
図８２において、Power MOS FET１２４、１３３、１３６、および１４７には実施の形態２のPower MOS FET３３と同一品が、ダイオード１２５、１３２、および１３９には実施の形態２のダイオード３１と同一品が、ダイオード１５２、１５３、１５７、および１５８には実施の形態１のダイオード１１と同一品が、チョークコイル１５４、１５９には実施の形態１のチョークコイル１２と同一品がそれぞれ使用され、トランス１５１およびコンデンサ１５０には一般市販品が使用される。
【０１５４】
Power MOS FET１２４およびPower MOS FET１４７、またはPower MOS FET１３３およびPower MOS FET１３６がスイッチングオンする時の各部の電位波形と各部の電磁波の波形は実施の形態５の図７４から図７７に示した波形と同じである。
【０１５５】
Power MOS FET１２４およびPower MOS FET１４７、またはPower MOS FET１３３およびPower MOS FET１３６がスイッチングオフする時の各部の電位波形と各部の電磁波の波形は実施の形態５の図７８から図８１に示した波形と同じである。
【０１５６】
本実施の形態の回路では、トランス１５２およびチョークコイル１５４，１５９の充放電静磁エネルギーはまたは磁界の周回積分値として求められる電流値は比較的大きいが空間には静磁エネルギー源が存在しないので実施の形態５で示したのと同様に、クロストークやストレイキャパシタンス等の空間を介する電磁干渉問題は発生しない。
【０１５７】
本実施の形態のフルブリッジコンバータにおける最高スイッチング周波数は図７４と図７８から約50MHzと推定されるが、この周波数で動作させた時に電磁干渉問題は全く発生しない。Power MOS FET１２４、１３３、Power MOS FET１３６、およびPower MOS FET７５のスイッチングオフ時のスイッチング損失は合計で約3,600nJであり、スイッチングオン時のスイッチング損失は無視できる程度である。また、スイッチング電源線路２９、整合インピーダンス損失線路部品３０、およびスイッチング電源線路３２に蓄積される静電エネルギーのほとんどは出力電力の一部として使用される。従ってスイッチング周波数が1MGzのときのスイッチング損失は3.6Wとなる。トランス１００とチョークコイル１０３、１０９の磁性体損失を考慮しなければ、損失の原因となる振動電磁波が存在せず高周波電力を消費するノイズ対策部品の付加が不要となるので、総合効率を維持したままでスイッチング周波数を従来に比べて大きく高めることが可能となる。
【０１５８】
（実施の形態７）
図８３は第２の外観図である。図８４は第２の底面図である。図８５は第９の透過係数S21特性曲線である。図８６は第５の端子インピーダンス特性曲線である。図８７は第１０の透過係数S21特性曲線である。図８８は第１１の透過係数S21特性曲線である。図８９は第６の反射係数S11特性曲線である。図９０は第７の反射係数S11特性曲線である。
【０１５９】
図８３は、ディジタル回路基板上のディジタル信号線路に挿入して使用される整合インピーダンス損失線路部品の前記合インピーダンス損失線路構造体の一例である。該整合インピーダンス損失線路部品には８個の前記合インピーダンス損失線路構造体が並列配置されている。個々の前記合インピーダンス損失線路構造体は、整合インピーダンス損失線路チップ２１１と、整合インピーダンス損失線路チップ２１１の一面に導電固着され端子２１０、２１７を有する正極構造金属箔２１２と、整合インピーダンス損失線路チップ２１１のソルダレジスト厚膜が形成されている他面に導電固着され端子２１３、２１６を有する負極導体箔２１４と、レジスト厚膜２１５から形成されている。
【０１６０】
図８４は、ディジタル回路基板上のディジタル信号線路に挿入して使用される整合インピーダンス損失線路部品の印刷配線基板との接続面の構造の一例である。該整合インピーダンス損失線路部品には独立した８個の整合インピーダンス損失線路として機能する。端子２２１は第１の前記整合インピーダンス損失線路構造体の一つの正極端子、端子２２５は第１の前記整合インピーダンス損失線路構造体の他の正極端子、端子２２２は第１の前記整合インピーダンス損失線路構造体の一つの負極端子、端子２２４は第１の前記整合インピーダンス損失線路構造体の他の負極端子、端子２２９は第８の前記整合インピーダンス損失線路構造体の一つの正極端子、端子２２６は第８の前記整合インピーダンス損失線路構造体の他の正極端子、端子２２８は第８の前記整合インピーダンス損失線路構造体の一つの負極端子、端子２２７は第８の前記整合インピーダンス損失線路構造体の他の負極端子、２３３はレジスト厚膜、２４０はシーリング材である。
【０１６１】
図８４において、端子２２１および端子２２９を含む８個の前記整合インピーダンス損失線路構造体の一つの正極端子はそれぞれ半導体集積回路のディジタル信号出力端子の一つに最短のトレースで接続される。端子２２５および端子２２６を含む８個の前記整合インピーダンス損失線路構造体の他の正極端子はそれぞれディジタル信号伝送線路のトレースの一端に接続される。端子２２２、端子２２４、端子２２７、および端子２２８を含む１６個の前記整合インピーダンス損失線路構造体の負極端子はそれぞれビアによってグランドプレーンに接続される。
【０１６２】
図８５は５０Ωの測定系における個々の整合インピーダンス損失線路の透過係数S21特性曲線の計算値である。図８６は５０Ωの測定系における個々の整合インピーダンス損失線路の端子インピーダンス特性の計算値である。図８７はディジタル回路基板に使用した時の整合インピーダンス損失線路部品の透過係数S21の周波数特性の計算値である。図８８はディジタル回路基板に使用した時の整合インピーダンス損失線路部品の透過係数S21の時間軸特性の計算値である。図８９はディジタル回路基板に使用した時の整合インピーダンス損失線路部品の反射係数S11の周波数特性の計算値である。図９０はディジタル回路基板に使用した時の反射係数S11の整合インピーダンス損失線路部品の時間軸特性の計算値である。時間軸は孤立電磁波理論で定義される前記修正主要数から変換して求めた。
【０１６３】
図８５と図８６に示される５０Ωの測定系における有効チップ長毎の整合インピーダンス損失線路部品の透過係数S21特性と端子インピーダンス特性は、以下の条件で計算によって求められた。エッチング部に形成されたアルミナ膜の厚さ：16.9nm、1cm2あたりの静電容量：5μF、容量出現率：0.9、線路長短縮率：0.6、有効チップ幅：5μm、機能性高分子積層膜の厚さ：1μm、導電性ポリマー厚膜の厚さ：5μm、カーボングラファイト薄膜の厚さ：1μm、機能性高分子積層膜の導電率を12,000S/m、導電性ポリマー厚膜の導電率を7,000S/m、カーボンペーストの面積抵抗：15Ω/20μm、カーボングラファイトの導電率：72,727S/m、端子間結合容量：1×10-20F/m、エッチング内のボイドの平均厚さ：0.8μm。
【０１６４】
本実施の形態の整合インピーダンス損失線路部品をFR4材使用ディジタル回路基板に使用した時の図８７から図９０に示される有効チップ長毎の整合インピーダンス損失線路部品の透過係数S21特性と反射係数S11特性は、本実施の形態の整合インピーダンス損失線路部品の一つの正極端子を２５Ωの端子インピーダンスを有する最短伝送線路で半導体集積回路側のディジタル信号出力端子に接続し、本実施の形態の整合インピーダンス損失線路部品の他の正極端子を絶縁体層厚さ0.1075mmでグランドプレーンと対向して配置される幅が0.25mm、長さが50mm以上の信号トレースに接続する条件で計算された。
【０１６５】
有効チップ長4mmの本実施の形態の整合インピーダンス損失線路部品のMILL04が、スイッチング時間が100psのディジタル信号出力駆動トランジスタの信号線路に使用されたときの透過係数S21特性と反射係数S11特性は、図８８と図９０からそれぞれ-102dBと-24dBであり、信号出力駆動トランジスタの信号線路のクロストークを含む電磁干渉はほぼ完全に抑圧出来る。また信号線路とMILL04との間の反射による伝送遅延は無視できる。従ってディジタル信号の最大スイッチング周波数が修正主要周波数と同じ3.18GHzとなる。この場合の最大信号データ伝送速度は6.2Gbpsである。クロストークが抑圧されているので、３２本の信号配線を有する信号線路または信号ケーブルを使用すると容易に198Gbpsのシステム内超高速データ伝送が可能になる。信号出力駆動トランジスタのスイッチング時間を１／２、信号線路または信号ケーブルの信号配線数を３倍にすると電気信号で1.19Tbpsのシステム内超高速データ伝送も可能になる。
【０１６６】
ディジタル回路基板上の半導体集積回路のディジタル信号線路の信号出力端子近傍に本実施の形態の整合インピーダンス損失線路部品を挿入し、ディジタル回路基板上の半導体集積回路の電源線路の受電端子近傍に実施の形態１に示した低インピーダンス損失線路部品または同等品を挿入すると、ディジタル回路基板上の全ての配線を電磁干渉の無い準定常状態にすることが出来る。特に信号線路に関してはクロストークが抑圧され整合終端回路が不要になる。これによりボード上、ボード間、および機器間の超高速並列ビット信号伝送が可能になるので電気信号によるテラbpsクラスの超高速データ伝送が実現する。またディジタル回路基板の配線・レイアウト設計が非常に容易になる。
【産業上の利用可能性】
【０１６７】
本発明は、従来の技術では解決が困難であったスイッチングモード回路とスイッチングモード電源回路のＥＭＣ（電磁適合性）問題を容易に解決することが出来る。信号線路のクロストークが抑圧され整合終端回路が不要になるのでボード上、ボード間、および機器間の電気信号によるTpbsクラスの超高速データ伝送が実現する。またディジタル回路基板の配線・レイアウト設計が非常に容易になる。また、高速スイッチング素子を使用してメガヘルツ帯でスイッチングを行っても電磁干渉問題が発生せず電力変換効率が悪化しないので、スイッチングモード電源回路の設計が容易になるとともに、スイッチングモード電源回路を内蔵する、情報技術機器、マルチメディア機器、電力変換機器、産業用機器、科学医療機器、計測機器の高性能化、小型軽量化、低消費電力化、低コスト化、品質・信頼性の向上を実現することが出来る。
【図面の簡単な説明】
【０１６８】
【図１】図１は、第１の断面図である。
【図２】図２は、第１の外観図である。
【図３】図３は、第２の断面図である。
【図４】図４は、第１の底面図である。
【図５】図５は、バックコンバータ回路の主回路の一例である。
【図６】図６は、第１の透過係数S21特性曲線である。
【図７】図７は、第１の端子インピーダンス特性曲線である。
【図８】図８は、第２の透過係数S21特性曲線である。
【図９】図９は、第２の端子インピーダンス特性曲線である。
【図１０】図１０は、第１の反射係数S11特性曲線である。
【図１１】図１１は、第３の透過係数S21特性曲線である。
【図１２】図１２は、第３の端子インピーダンス特性曲線である。
【図１３】図１３は、第４の透過係数S21特性曲線である。
【図１４】図１４は、第５の透過係数S21特性曲線である。
【図１５】図１５は、第２の反射係数S11特性曲線である。
【図１６】図１６は、第３の反射係数S11特性曲線である。
【図１７】図１７は、第１の波形である。
【図１８】図１８は、第２の波形である。
【図１９】図１９は、第３の波形である。
【図２０】図２０は、第４の波形である。
【図２１】図２１は、第５の波形である。
【図２２】図２２は、第６の波形である。
【図２３】図２３は、第７の波形である。
【図２４】図２４は、第８の波形である。
【図２５】図２５は、第９の波形である。
【図２６】図２６は、第１０の波形である。
【図２７】図２７は、第１１の波形である。
【図２８】図２８は、第１２の波形である。
【図２９】図２９は、第１３の波形である。
【図３０】図３０は、第１４の波形である。
【図３１】図３１は、第１５の波形である。
【図３２】図３２は、力率制御ブーストコンバータ回路の主回路の一例である。
【図３３】図３３は、第１６の波形である。
【図３４】図３４は、第１７の波形である。
【図３５】図３５は、第１８の波形である。
【図３６】図３６は、第１９の波形である。
【図３７】図３７は、第２０の波形である。
【図３８】図３８は、第２１の波形である。
【図３９】図３９は、第２２の波形である。
【図４０】図４０は、第２３の波形である。
【図４１】図４１は、バックブーストコンバータ回路の主回路の一例である。
【図４２】図４２は、第２４の波形である。
【図４３】図４３は、第２５の波形である。
【図４４】図４４は、第２６の波形である。
【図４５】図４５は、第２７の波形である。
【図４６】図４６は、第２８の波形である。
【図４７】図４７は、第２９の波形である。
【図４８】図４８は、第３０の波形である。
【図４９】図４９は、第３１の波形である。
【図５０】図５０は、第３２の波形である。
【図５１】図５１は、第３３の波形である。
【図５２】図５２は、第３４の波形である。
【図５３】図５３は、第３５の波形である。
【図５４】図５４は、第３６の波形である。
【図５５】図５５は、第３７の波形である。
【図５６】図５６は、第３８の波形である。
【図５７】図５７は、第６の透過係数S21特性曲線である。
【図５８】図５８は、第４の端子インピーダンス特性曲線である。
【図５９】図５９は、第７の透過係数S21特性曲線である。
【図６０】図６０は、第８の透過係数S21特性曲線である。
【図６１】図３０は、第４の反射係数S11特性曲線である。
【図６２】図６２は、第５の反射係数S11特性曲線である。
【図６３】図６３は、フォワードコンバータ回路の主回路の一例である。
【図６４】図６４は、第３９の波形である。
【図６５】図６５は、第４０の波形である。
【図６６】図６６は、第４１の波形である。
【図６７】図６７は、第４２の波形である。
【図６８】図６８は、第４３の波形である。
【図６９】図６９は、第４４の波形である。
【図７０】図７０は、第４５の波形である。
【図７１】図７１は、第４６の波形である。
【図７２】図７２は、第４７の波形である。
【図７３】図７３は、ハーフブリッジコンバータ回路の主回路の一例である。
【図７４】図７４は、第４８の波形である。
【図７５】図７５は、第４９の波形である。
【図７６】図７６は、第５０の波形である。
【図７７】図７７は、第５１の波形である。
【図７８】図７８は、第５２の波形である。
【図７９】図７９は、第５３の波形である。
【図８０】図８０は、第５４の波形である。
【図８１】図８１は、第５５の波形である。
【図８２】図８２は、フルブリッジコンバータ回路の主回路の一例である。
【図８３】図８３は第２の外観図である。
【図８４】図８４は第２の底面図である。
【図８５】図８５は第９の透過係数S21特性曲線である。
【図８６】図８６は第５の端子インピーダンス特性曲線である。
【図８７】図８７は第１０の透過係数S21特性曲線である。
【図８８】図８８は第１１の透過係数S21特性曲線である。
【図８９】図８９は第６の反射係数S11特性曲線である。
【図９０】図９０は第７の反射係数S11特性曲線である。
【符号の説明】
【０１６９】
１、４１、６１、８１、１２１  直流電源
２、４、４２、４４  直流電源線路
３、４３  低インピーダンス損失線路部品
５、３３、４５、７５、８９、９６、１２４、１３３、１３６、１４７  Power MOS FET
６、１４、１５、２４、２６、２７、３５、３７、３８、４６、４７、５５、５６、６９、７０、７６、７７、９０、９１、９７、９８、１０５、１１０、１２２、１２３、１３４、１３５、１３７、１３８、１４８、１４９、１５６、１６０、１７７、１７８、１８２、１８４、１９１、１９３、２１０、２１３、２１６、２１７、２２１、２２２、２２４、２２５、２２６、２２７、２２８、２２９  端子
７、３４、５０、７３、９９、１０６、１１８、１１９、１２０、１２１  共有プレーン
８、１０、２９、３２、４８、５１、７１、７４、８６、８８、９３、９５、１２６、１２８、１２９、１３１、１４０、１４２、１４３、１４５  スイッチング電源線路
９、３０、４９、７２、８７、９４、１２７、１３０、１４１、１４４  整合インピーダンス損失線路部品
１１、３１、５３、６３、６５、６６、８５、９２、１０１、１０２、１０７、１０８、１２５、１３２、１３９、１４６、１５２、１５３、１５７、１５８  ダイオード
１２、２８、５２、６７、１０３、１０９、１５４、１５９  チョークコイル
１３、２３、３６、５４、６２、６８、８２、８３、８４、１０４、１５０、１５５  コンデンサ
２１  交流電源
２２  全波整流器
２５  抵抗器
６４、１００、１５１  トランス
１６１  有効チップ長
１６２  有効チップ幅
１６３  有効チップ境界線
１６４、１７５、１８１、１９４、２０３、２１５、２２３  レジスト厚膜
１６５、２０２  化成エッチドアルミ箔
１６６、２０６  カーボンペースト薄膜
１６７、１７０、１７２、１７６、２０５  銀ペースト薄膜
１６８  チップ幅
１６９  チップ長
１７１  損失線路チップ
１７３、２１２  正極構造金属箔
１７４、１７９  導電性接着層
１８０、２１４  負極導体箔
１８３、１９２、２３０  シーリング材
１８５  部品厚さ
１９５  負極端子長
１９６、１９８  端子間距離
１９７  正極端子長
１９９  部品幅
２０１、２０７、２０８  導電性ポリマー薄膜
２０４  導電性ポリマー厚膜
２１１  整合インピーダンス損失線路チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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