(57)【要約】【課題】  複数の画像処理用の集積回路を効率よく使用することの可能な画像処理装置および撮像装置を提供する。【解決手段】  画像処理ＩＣ１０２，１０４は、対象とする画像データの形式が異なる集積回路である。プログラマブルロジックＩＣ１０３は、画像処理ＩＣ１０２が出力する画像データのデータ形式を、画像処理ＩＣ１０４が対象とする画像データの形式に変換して画像処理ＩＣ１０４に出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の形式の画像データを対象とした画像処理を行うための第１の集積回路と、
前記第１の形式とは異なる第２の形式の画像データを対象とした画像処理を行うための第２の集積回路と、
前記第１の集積回路および前記第２の集積回路に接続された、第３の集積回路とを有し、
前記第１の集積回路は、前記第１の形式の画像データを前記第３の集積回路に出力し、前記第３の集積回路は、前記第１の集積回路が出力した前記第１の形式の画像データを、前記第２の形式の画像データに変換して前記第２の集積回路に出力する、ことを特徴とする画像処理装置。
【請求項２】
前記第３の集積回路は、
前記第１の集積回路が出力した前記第１の形式の画像データと、
前記第２の集積回路が前記第３の集積回路から受け取り、画像処理を行って出力した前記第２の形式の画像データとを、
外部機器に出力するためのインターフェースに供給することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記第２の集積回路が行う画像処理は、前記第１の集積回路では行えない画像処理を含むことを特徴とする請求項１または２に記載の画像処理装置。
【請求項４】
前記第１の集積回路および前記第２の集積回路はそれぞれ、画像データを符号化する機能と、符号化された画像データを記録媒体に記録する機能を有することを特徴とする請求項１から３のいずれか１項に記載の画像処理装置。
【請求項５】
前記第２の形式の画像データは、前記第１の形式の画像データよりもデータ量が少ないことを特徴とする請求項１から４のいずれか１項に記載の画像処理装置。
【請求項６】
前記第２の形式の画像データは表示用であり、前記第１の形式の画像データが記録用であることを特徴とする請求項１から５のいずれか１項に記載の画像処理装置。
【請求項７】
前記第２の集積回路は、前記第２の形式の画像データにオンスクリーン情報を重畳して前記第３の集積回路に出力することを特徴とする請求項６記載の画像処理装置。
【請求項８】
前記第３の集積回路が、回路構成がプログラマブルな集積回路であることを特徴とする請求項１から７のいずれか１項に記載の画像処理装置。
【請求項９】
前記第３の集積回路が、前記第１の集積回路と前記第２の集積回路のそれぞれが単位時間あたりに処理する画像データが所定量となるように、前記第１〜第３の集積回路の動作クロックの少なくとも１つを制御することを特徴とする請求項１から８のいずれか１項に記載の画像処理装置。
【請求項１０】
請求項１から９のいずれか１項に記載の画像処理装置と、
前記第１の形式の画像データを前記第１の集積回路に出力する撮像素子と、
を有することを特徴とする撮像装置。
【請求項１１】
前記第２の集積回路は、前記第２の形式の画像データに、撮影補助情報をオンスクリーン情報として重畳して前記第３の集積回路に出力することを特徴とする請求項１０記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理装置および撮像装置に関する。
【背景技術】
【０００２】
近年では、ＦＰＧＡ(Field Programmable Gate Array)を代表とする、内部の回路構成（配線）を外部から変更可能なプログラマブルな集積回路が注目されている（特許文献１参照）。これらプログラマブルな集積回路は、必要に応じて回路構成を書き替えることで機能を変更させることができるため、動作モードに応じた機能の変更や、将来的な機能拡張など、多様な用途が考えられる。
【０００３】
また、ビデオカメラなどの撮像装置においては、画像処理用の集積回路（ＩＣ）を備えるものが一般的であり、近年では、複数の画像処理ＩＣを用いて、より高速に、また、大容量の画像データを処理する撮像装置も登場している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平11-40739号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数のＩＣを用いる場合、それらを直接接続するには、物理的インターフェースの通信仕様や電気的仕様などを合わせる必要があり、容易ではない。特に、特定用途向けＩＣ（ＡＳＩＣ）は、ある用途に必要なすべての機能を単体で実現できるように設計されているため、他のＡＳＩＣを接続することが想定されていないのが一般的であるため、ＡＳＩＣ同士の接続はさらに複雑さが増す。なお、ＡＳＩＣはApplication Specific Integrated Circuitの略である。
【０００６】
本発明はこのような問題を解決し、複数の画像処理用の集積回路を効率よく使用することの可能な画像処理装置および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的は、第１の形式の画像データを対象とした画像処理を行うための第１の集積回路と、第１の形式とは異なる第２の形式の画像データを対象とした画像処理を行うための第２の集積回路と、第１の集積回路および第２の集積回路に接続された、第３の集積回路とを有し、第１の集積回路は、第１の形式の画像データを第３の集積回路に出力し、第３の集積回路は、第１の集積回路が出力した第１の形式の画像データを、第２の形式の画像データに変換して第２の集積回路に出力する、ことを特徴とする画像処理装置によって達成される。
【発明の効果】
【０００８】
このような構成により、本発明によれば、複数の画像処理用の集積回路を効率よく使用することの可能な画像処理装置および撮像装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る画像処理装置としての撮像装置の機能構成例を示すブロック図
【図２】画像処理ＩＣおよびプログラマブルロジックＩＣの機能構成例を示すブロック図である。
【図３】実施形態の撮像装置における動画データの流れを示す図
【図４】第２の実施形態に係る撮像装置のクロック制御を説明する図
【発明を実施するための形態】
【００１０】
●（第１の実施形態）
以下、図面を用いて本発明の例示的な実施形態を説明する。図１は本発明の実施形態に係る画像処理装置の一例としての撮像装置１００の構成を示す図である。図１の撮像装置１００は、二つの画像処理用の集積回路（画像処理ＩＣ）１０２，１０４を、回路構成がプログラマブルな集積回路ＩＣ（ＰＬＩＣ）１０３を介して接続する構成を有する。なお、後述するように画像処理ＩＣ１０２，１０４はいずれもＣＰＵを有するが、回路構成は固定であり、プログラマブルロジックＩＣではない。また、画像処理ＩＣ１０２，１０４は、それぞれ異なる画像処理を行うために設計されたＡＳＩＣである。
【００１１】
図１において、撮像部１０１はレンズ等の光学系、撮像素子、撮像素子からの画像データを処理する回路を含む。撮像部１０１は、被写体を撮影して、動画データを出力する。本実施形態では、撮像部１０１は、１画面が横１９８０画素×縦１０８０画素、６０フレーム毎秒（ｆｐｓ）のプログレッシブ形式（第１の形式）の動画データ（１０８０／６０ｐ）を出力する。画像処理用の半導体集積回路１０２は、撮像部１０１からの動画データを処理する。なお、画像処理ＩＣ１０２はＣＰＵを内蔵しており、制御プログラムを実行することによって撮像装置１００の各部を制御する制御部としても機能する。
【００１２】
図２（ａ）に画像処理ＩＣ１０２（第１の集積回路）内部の機能ブロックを示す。画像処理ＩＣ１０２は、動画の処理のための各種の機能を有するＡＳＩＣであり、１０８０／６０ｐの動画データを処理する機能を有する。画像処理ＩＣ１０２にはＣＰＵ２０３をはじめ、画像補正部２０１、符号化処理部２０２、画像入出力部２０４、クロック部２０５が含まれる。画像処理ＩＣ１０２は、図１のクロック生成部１１７から基準となるクロックを受ける。クロック部２０５は受信したクロックを逓倍および／または分周することで内部の機能ブロック用の周波数を有するクロックを生成し、画像処理ＩＣ１０２の各機能ブロックに供給する。
【００１３】
図１に示すように、画像処理ＩＣ１０２の外部には、不揮発性メモリであるＲＯＭ１０８と、揮発性メモリであるＲＡＭ１０９が接続されている。ＣＰＵ２０３は、ＲＯＭ１０８に記録されているプログラムや各種調整パラメータなどを読み出し、それらをＲＡＭ１０９に展開し、実行する。ＣＰＵ２０３は、プログラムを実行することによって、画像処理ＩＣ１０２が有する各機能ブロックを制御することができる。
【００１４】
画像補正部２０１は、撮像部１０１から入力される動画データを補正する処理を行う。例えば、撮像素子の各画素のゲイン特性の補正や、ホワイトバランスの補正、円形レンズと四角形ＣＭＯＳセンサーの形状差により発生する周辺光量不足の補正などである。符号化処理部２０２は、Ｈ．２６４等の符号化方式に従い、動画データの符号化、復号処理を行い、データ量の圧縮と伸張処理を行う。また、画像処理ＩＣ１０２は、圧縮された動画データを記録媒体１１４に記録し、また、記録媒体１１４から動画データを再生する機能を持つ。本実施形態では、記録媒体１１４として、メモリカードなどのランダムアクセス可能な記録媒体を用いる。
【００１５】
画像入出力部２０４は、動画データをデジタルデータとして、画像処理ＩＣ１０２の外部と送受信する。本実施形態では、画像入出力部２０４は、ＰＬＩＣ１０３に対し、１０８０／６０ｐの動画データを出力する。また、画像入出力部２０４には、ＰＬＩＣ１０３から、１０８０／６０ｐの動画データが入力される。操作部１１３は、電源スイッチ、撮影開始、停止を指示するスイッチ、モード切り替えスイッチ等を備える。ユーザは操作部１１３を操作することにより、撮像装置１００に様々な動作の指示や設定を行うことができる。
【００１６】
画像処理ＩＣ１０４（第２の集積回路）は、動画の処理のための各種の機能を有するＡＳＩＣである。画像処理ＩＣ１０４は、画像処理ＩＣ１０２と同様の機能を有するが、１画面が横１９２０×縦１０８０、６０フィールド毎秒（以下１０８０／６０ｉ）のインタレース形式（第２の形式）の動画データを処理する機能を有する。１０８０／６０ｉの動画データは、１０８０／６０ｐの動画データに比べ、単位時間当たりのデータ量が半分である。そのため、画像処理ＩＣ１０４は、画像処理ＩＣ１０２よりも低速なクロックで動作させることができる。また、画像処理ＩＣ１０４は、撮影をアシストするための機能を有する。
【００１７】
図２（ｂ）に画像処理ＩＣ１０４内部の機能ブロックを示す。画像処理ＩＣ１０４はＣＰＵ２１４を備える。また、画像処理ＩＣ１０４は、画像解析部２１１、符号化処理部２１２、ＯＳＤ多重部２１３、画像入出力部２１５、クロック部２１６を有する。画像処理ＩＣ１０２と同様、画像処理ＩＣ１０４はクロック生成部１１９から基準となるクロックを受信する。クロック部２１６は受信したクロックを逓倍および／または分周することで内部の機能ブロック用の周波数を有するクロックを生成し、画像処理ＩＣ１０４の各機能ブロックに供給する。
【００１８】
また、画像処理ＩＣ１０４の外部には不揮発性メモリであるＲＯＭ１０８と、揮発性メモリである１０９が接続されている。ＣＰＵ２１４は、ＲＯＭ１１１に記録されているプログラムや各種調整パラメータなどを読み出し、それらをＲＡＭ１１２に展開し、実行する。ＣＰＵ２１４は、プログラムを実行することによって、画像処理ＩＣ１０４の各機能ブロックを制御する。画像解析部２１１は、動画データを解析し、例えば、合焦度を計測したり、被写体の動きを検出したりといった、撮像画像から得られる情報を抽出する役割を持っている。符号化処理部２１２は、Ｈ．２６４等の符号化方式に従い、動画データの符号化、復号処理を行い、データ量の圧縮と伸張処理を行う。また、画像処理ＩＣ１０４は、圧縮された動画データを記録媒体１１５に記録し、また、記録媒体１１５から動画データを再生する機能を持つ。本実施形態では、記録媒体１１５として、メモリカードなどのランダムアクセス可能な記録媒体を用いる。
【００１９】
ＯＳＤ多重部２１３は、動画データに対して文字やアイコンなどのＯＳＤ（オンスクリーンディスプレイ）情報を重畳する。例えば、各種のモードの情報や経過時間、記録残量時間の情報、あるいは様々な設定をユーザに選択させるためのメニュー表示などもＯＳＤ多重部２１３の機能である。さらに、ＯＳＤ多重部２１３においては、撮影をアシストするような情報も動画データに多重することができる。例えば、画像解析部２１１から得られた情報をもとに、合焦している部分をカラー表示するようなピーキングエッジ表示機能や、被写体の色情報を波形モニタ表示する機能などを有する。
【００２０】
画像入出力部２１５は、画像処理ＩＣ１０４の外部と、１０８０／６０ｉの動画データをデジタルデータとして送受信することが可能である。画像処理ＩＣ１０４には表示部１０７が接続され入力された動画データや、ＯＳＤ情報が多重された動画データなどを表示する。ユーザは表示部１０７に表示された画像により、撮像装置１００の動作状況を確認することができる。
【００２１】
プログラマブルロジックＩＣ（ＰＬＩＣ）１０３（第３の集積回路）は、内部の論理回路の構成を外部から書き替えることができる（再構成可能な）集積回路である。本実施形態では、ＰＬＩＣ１０３は、１０８０／６０ｐの動画データと、１０８０／６０ｉの動画データの何れも処理することが可能である。ＰＬＩＣ１０３内部の機能ブロックを図２（ｃ）に示す。ＰＬＩＣ１０３は、トランシーバ部３０１、メモリコントローラ３０２、画像処理部３０３、画像入出力部３０４、クロック部３０５を備える。
【００２２】
クロック部３０５は、クロック生成部１１８（図１）から入力される基準クロックを逓倍および／または分周し、内部の機能ブロック用の周波数を有するクロックを生成し、ＰＬＩＣ１０３の各機能ブロックに供給する。トランシーバ部３０１は、ＳＤＩ(Serial Digital Interface)のような高速シリアル通信によるデータの送受信を行うインターフェースを複数備えている。トランシーバ部３０１には、出力インターフェース（ＩＦ）１０５、１０６が接続される。出力ＩＦ１０５、１０６は、動画データを、接続された外部の機器（レコーダや表示装置など）に出力する。
【００２３】
メモリコントローラ３０２は、ＲＡＭ１１０に対する動画データの書き込み、読み出しを制御する。動画データのデータ量は膨大であるため、ＲＡＭ１１０には高速かつ大容量なメモリ素子が用いられる。近年ではＤＤＲ３−ＳＤＲＡＭなどが用いられることが多い。画像処理部３０３は、ＲＡＭ１１０を用いて、画像処理ＩＣ１０２と画像処理ＩＣ１０４との処理に適した形式に動画データを変更したり、同期信号を再生成したりする。画像入出力部３０４は、外部機器との間で、動画データをデジタルデータとして送受信する。例えば、後述のように、画像処理ＩＣ１０２との間では、１０８０／６０ｐの動画データを送受信する。また、画像処理ＩＣ１０４との間では、１０８０／６０ｉの動画データを送受信する。画像処理部３０３は、画像処理ＩＣ１０２から入力した動画データを画像処理ＩＣ１０４に出力する場合に、入力した１０８０／６０ｐの動画データを１０８０／６０ｉに変換する。また、画像処理部３０３は、画像処理ＩＣ１０４から入力した動画データを画像処理ＩＣ１０２に出力する場合に、入力した１０８０／６０ｉの動画データを１０８０／６０ｐに変換する。
【００２４】
このように、ＰＬＩＣ１０３は、直接接続が困難な画像処理ＩＣ１０２と画像処理ＩＣ１０４とを接続する機能を有する。また、ＰＬＩＣ１０３と画像処理ＩＣ１０２の間では、１０８０／６０ｉの動画データが送受信される。そのため、ＰＬＩＣ１０３と画像処理ＩＣ１０２の間の動画データの送受信のための動作クロックの周波数を、ＰＬＩＣ１０３と画像処理ＩＣ１０４の間の送受信のクロック周波数よりも低くすることができる。
【００２５】
なお、直接接続が困難な画像処理ＩＣ１０２と画像処理ＩＣ１０４とを接続する機能は、再構成できないＡＳＩＣなどの集積回路を用いても実現できる。しかし、プログラマブルでない集積回路を用いて画像処理ＩＣ１０２と１０４とを接続した場合、出荷後に、機能アップや新たなデータ転送フォーマットへの対応が必要となった場合、集積回路そのものを交換しなくてはならず、対応が困難である。それに対し、回路構成がプログラマブルなＰＬＩＣを用いることで、外部から回路構成を変更すれば足りるため、遙かに容易に対応が可能となる。
【００２６】
また、電源部１１６は、商用電源やバッテリ電源などから、それぞれのデバイスが要求する電圧や電流を生成し、各部に供給する。
【００２７】
次に、撮像装置１００の撮影時の動作について説明する。操作部１１３より電源オンの指示があると、画像処理ＩＣ１０２のＣＰＵ２０３は、電源部１１６を制御して、撮像装置１００の各部への電力供給を開始して、撮像装置１００を撮影待機状態とする。撮影待機状態において、ＣＰＵ２０３は、各部を制御して、撮像部１０１からの動画を表示部１０７に表示させる。
【００２８】
即ち、ＣＰＵ２０３は、撮像部１０１を制御し１０８０／６０ｐの動画データを画像処理ＩＣ１０２に供給させる。画像処理ＩＣ１０２は、撮像部１０１からの動画データを画像補正部２０１で処理した後、符号化処理部２０２で符号化せずにＰＬＩＣ１０３に送る。なお、ＰＬＩＣ１０３は、画像処理ＩＣ１０２からの１０８０／６０ｐの動画データを画像処理部３０３により、１０８０／６０ｉの動画データに変換し、画像処理ＩＣ１０４に送信する。
【００２９】
画像処理ＩＣ１０４は、ＰＬＩＣ１０３から受信した１０８０／６０ｉの動画データを表示部１０７に表示するのに適した形態に変換し、表示部１０７に表示する。また、このとき、ＯＳＤ多重部２１３は、表示される動画データに対し、各種のアイコン、情報等を多重する。
【００３０】
このように、撮影待機状態において、撮像部１０１により得られた動画データが画像処理ＩＣ１０２から、ＰＬＩＣ１０３を介して画像処理ＩＣ１０４に送られ、表示部１０７に表示される。
【００３１】
この状態で、操作部１１３から動画の記録開始の指示があった場合、ＣＰＵ２０３は、各部を制御し、動画データの記録を開始する。本実施形態では、記録待機状態において、ユーザは操作部１１３を操作することにより、記録媒体１１４と１１５のうち、何れかを記録先の記録媒体として指定することができる。また、ユーザは、記録媒体１１４と１１５の両方に動画を記録する様に設定することも可能である。
【００３２】
記録開始の指示があった場合、ＣＰＵ２０３は、記録先として記録媒体１１４と１１５の何れが指定されているかを判別する。そして、記録媒体１１４が記録先として指定されていた場合、ＣＰＵ２０３は、ＰＬＩＣ１０３への未符号化動画データの送信は継続しながら、符号化処理部２０２より動画データを符号化し、記録媒体１１４に記録する。また、記録媒体１１５が記録先として指定されていた場合、ＣＰＵ２０３は、画像処理ＩＣ１０４のＣＰＵ２１４に対し、動画の記録開始を指示する。ＣＰＵ２１４は、ＣＰＵ２０３からの記録開始の指示に応じて、符号化処理部２１２により動画データを符号化し、符号化された動画データを記録媒体１１５に記録する。
【００３３】
このように動画の記録が開始された後、操作部１１３から記録停止の指示があった場合、ＣＰＵ２０３は、記録媒体１１４、あるいは記録媒体１１５に対する動画の記録を停止させ、記録待機状態とする。
【００３４】
また、記録待機状態において、操作部１１３より、撮影を補助するための情報の表示が指示された場合、ＣＰＵ２０３は、ＣＰＵ２１４に対し、撮影補助情報の表示を指示する。ＣＰＵ２１４は、撮影補助情報の表示指示があった場合、画像解析部２１１の解析結果に応じた撮影補助情報を、ＯＳＤ多重部２１３により、ＰＬＩＣ１０３からの動画データに重畳する。そして、ＣＰＵ２１４は、撮影補助情報が重畳された動画を表示部１０７に表示する。
【００３５】
また、操作部１１３から外部出力の指示があった場合、ＣＰＵ２０３は、ＰＬＩＣ１０３のトランシーバ部３０１から、１０８０／６０ｐまたは、１０８０／６０ｉの動画データを出力するように制御する。また、オンスクリーン情報として撮影補助情報が重畳された動画データの出力が指示された場合、ＣＰＵ２０３は、画像処理ＩＣ１０４のＣＰＵ２１４に対し、ＯＳＤ情報の多重を指示する。更に、ＣＰＵ２０３は、ＯＳＤ多重部２１３で撮影補助情報が重畳された１０８０／６０ｉの動画データをＰＬＩＣ１０３に出力するように、ＣＰＵ２１４に指示する。そして、ＣＰＵ２０３は、画像処理ＩＣ１０４からの、撮影補助情報が重畳された動画データを、トランシーバ部３０１から外部に出力するように制御する。
【００３６】
以上の各処理における動画データの流れを図３に示す。撮像部１０１から入力された動画データは画像処理ＩＣ１０２に送られる。画像処理ＩＣ１０２で動画データの補正処理が行われ、ＰＬＩＣ１０３に送信される（パス４０１）。ＰＬＩＣ１０３では受信した動画データを、出力ＩＦ１０５に送るパス（パス４０２）と、１０８０／６０ｉの動画データに変換して画像処理ＩＣ１０４に送るパス（パス４０３）に分岐させる。パス４０２では、撮像部１０１から入ってきた動画データにＯＳＤが重畳されず、非圧縮の状態でＰＬＩＣ１０３のトランシーバ部３０１に送信される。ここで出力ＩＦ１０５に外部の記録装置を接続すれば、非圧縮の動画データを記録することが可能となる。つまり、画像処理ＩＣ１０２が処理する（出力する）動画データは記録用の動画データである。
【００３７】
一方、表示部１０７により撮影画像を表示するため、ＰＬＩＣ１０３により１０８０／６０ｉの動画データに変換して画像処理ＩＣ１０４に送る（パス４０３）。つまり、画像処理ＩＣ１０４は表示用の画像データを処理する。画像処理ＩＣ１０４ではＯＳＤ多重部２１３で必要な撮影情報や、撮影をアシストするためのＲＧＢ波形モニタ、またはピーキングエッジ表示などが重畳され、表示部１０７に表示される。更に、ＯＳＤ情報が多重された動画データが、再びＰＬＩＣ１０３に送られる（パス４０４）。ＯＳＤ情報が多重された動画データはＰＬＩＣ１０３のトランシーバ部３０１から、出力ＩＦ１０６を介して外部に出力される。ここで出力ＩＦ１０６に外部の表示装置を接続すれば、撮影をするためのアシスト情報が多重された動画を外部の表示装置により確認することができる。
【００３８】
パス４０３は、撮影されている動画の確認用に用いられる。そのため、パス４０３の動画データをインタレース形式としても、動画の内容を表示部１０７、あるいは外部の表示装置で確認するためには問題がない。このように、ＰＬＩＣ１０３により、画像処理ＩＣ１０４が処理する動画データのデータ量を画像処理ＩＣ１０２が処理する動画データに比べて小さくすることで、画像処理ＩＣ１０４の処理負荷を軽減することができる。また、画像処理ＩＣ１０４の消費電力の削減や、画像処理ＩＣ１０４のリソースをその他の処理に割くことができるようになる。
【００３９】
また、ＰＬＩＣ１０３はプログレッシブ形式からインタレース形式の動画に変換するだけでなく、画像処理部３０３により動画の画面サイズを縮小することができる。そのため、出力ＩＦ１０５あるいは１０６に接続された外部の表示装置の画面サイズが小型である場合は、パス４０３の動画データの画面サイズを縮小することで、画像処理ＩＣ１０４が処理するデータ量を更に削減させることが可能となる。このように、使用用途に合わせてフレキシブルに対応が可能となる。
【００４０】
その他にも有利な点として、出力ＩＦ１０５、１０６の一方を３Ｇ−ＳＤＩ規格に従い動作させ、もう片方をＨＤ−ＳＤＩ規格に従い動作させるなど、自由に選択させることができる。加えて、将来の伝送規格に応じた処理を行うことができるように予めＰＬＩＣ１０３の論理構成を設定しておくことで、フレキシブルに対応できるようにしておくことができる。無論、ＳＤＩに限らず、ＨＤＭＩ（登録商標）やディスプレイポートなど様々な規格に準じた動作を行うように構成することも可能である。さらにはインターフェースの数は２系統に限らず増やすことも可能である。
【００４１】
なお、本実施形態では、画像処理ＩＣ１０４は１０８０／６０ｉの動画データを処理する構成であったが、これ以外にも、画像処理ＩＣ１０２が処理する動画よりもフレーム数、或いは、画素数などのデータ量が少ない動画とすることもできる。例えば、１９２０×１０８０、３０ｆｐｓの動画を処理する構成とすることも可能である。
【００４２】
このように、本実施形態では、異なる用途向けに設計された複数の画像処理ＩＣを、画像処理ＩＣ間の入出力の差異（データの形式やインタフェースなど）を吸収するような集積回路を介して接続する。そのため、直接接続することが困難な画像処理ＩＣの機能を効率的に利用することができる。また、ある機能群を実現するために新たな画像処理ＩＣを設計しなおすことなく、従前存在する、一部の機能を実施可能な画像処理ＩＣを組み合わせて利用することが可能になり、設計および製造コストを抑制できる。また、プログラマブルロジックＩＣを用いて画像処理ＩＣを接続することで、将来的な機能拡張に対しても容易に対応可能である。
【００４３】
●（第２の実施形態）
次に、第２の実施形態を説明する。第２の実施形態では、画像処理ＩＣ１０２、１０４と、ＰＬＩＣ１０３の動作周波数の差を吸収する構成である。
【００４４】
前述のように、画像処理ＩＣ１０２と画像処理ＩＣ１０４にはクロック生成部１１７とクロック生成部１１９がそれぞれ独立して接続されている。動画データを処理するＩＣでは、動作クロックとして周波数が２７ＭＨｚのクロックを生成する発振器や発振子が用いられることが多い。しかし、印加される電圧や基板温度、部品ごとのバラつきなどによって、各発振器から出力されるクロックの周波数は全く同じ周波数にならない。ずれた周波数のクロックを用いて動画データを処理すると、各画像処理ＩＣ１０２，１０４が単位時間当たりに処理する画像データの量が多過ぎたり少な過ぎたりしてしまう。
【００４５】
そこで、ＰＬＩＣ１０３が、各画像処理ＩＣ１０２，１０４が処理する単位時間当たりの動画データ量が等しくなるように、クロック生成部１１７および１１９（あるいは１１８）を制御する。クロック生成部１１７、１１８、１１９として、制御コントロール電圧を変えることで周波数を可変できるＶＣＸＯ（電圧制御水晶発振器）を用いる。そして、図４のように、ＰＬＩＣ１０３から各クロック生成部１１７〜１１９を制御する。制御信号としてＰＷＭなどの変調パルスを生成し、平滑フィルタ回路などによって直流電圧化し、制御コントロール電圧としてクロック生成部１１７〜１１９に供給すればよい。
【００４６】
ＰＬＩＣ１０３では、画像処理ＩＣ１０２から送られてくる動画データを、メモリコントローラ３０２の制御に従ってＲＡＭ１１０に書き込んで一時的に記憶する。そして、ＲＡＭ１１０のアドレスを制御しながら動画データを読み出して出力ＩＦ１０５や画像処理部３０３に出力する。この時、ＲＡＭ１１０に書き込むアドレスの値と、読み出すアドレスの値の差が所定値になるよう、クロック生成部１１７もしくはクロック生成部１１８の周波数を調整するように制御すればよい。ＰＬＩＣ１０３から画像処理ＩＣ１０４に動画データを送る際にも同様に、ＲＡＭ１１０の書き込みアドレスと読み出しアドレスの差が所定値になるようにクロック生成部１１９の周波数を制御すればよい。換言すれば、ＰＬＩＣ１０３は、画像処理ＩＣ１０２，１０４用のバッファ領域に一時記憶される画像データの量が所定量になるよう、動作クロックの周波数を制御する。
【００４７】
また、各ＩＣ１０２〜１０４のクロック周波数の同期がとれているのであれば、図３のパス４０４、４０５は特にＲＡＭ１１０に一時記憶させなくても、動画データと一緒に送られてくるクロックをトランシーバ部３０１に送ることは可能である。
【００４８】
さらには、ＰＬＩＣ１０３に独立したクロック生成部１１８を接続しておくことは、出力ＩＦ１０５、１０６の性能に関しても有効である。具体的には、トランシーバ部３０１の動作クロックをクロック生成部１１８から直接供給することができるため、外的ノイズを排除した周波数揺らぎの小さいクロックを供給することが可能となる。例えば、出力ＩＦにＳＤＩを使用する場合、ＳＭＰＴＥで規格化されたジッター性能規格を満足しなければならないため、この構成は有利になる。
【００４９】
このように、本実施形態では、個々の画像処理ＩＣが単位時間あたりに処理する画像データの量が所定量となるよう、プログラマブルロジックＩＣが画像処理ＩＣの動作クロックの周波数を調整する。そのため、第１の実施形態の効果に加え、各画像処理ＩＣが処理する画像データのずれを抑制することを可能にするという効果を有する。
【００５０】
なお、上述の実施形態においては、画像処理ＩＣを接続する集積回路として、プログラマブルロジックＩＣを用いた例を説明した。しかし、異なる形式の画像データを対象とする画像処理ＩＣを接続して用いることを可能にする効果は、上述したプログラマブルロジックＩＣと同様の機能を有するＡＳＩＣを用いるなど、プログラマブルロジックＩＣ１を用いなくても実現可能である。
【符号の説明】
【００５１】
１０２，１０４…画像処理ＩＣ
１０３…プログラマブルロジックＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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