(57)【要約】【課題】容易に製造することができる半導体装置の製造方法を得る。【解決手段】半導体基板１１上に第１のウエル領域１４と、固定電極となる第２のウエル領域１２とを同時に形成する。第１及び第２のウエル領域上にそれぞれ第１のゲート絶縁膜２２ａと固定電極保護膜２２ｂを同時に形成する。第１のゲート絶縁膜２２ａと固定電極保護膜２２ｂ上にそれぞれフローティングゲート電極２３と犠牲膜２３ｂを同時に形成する。フローティングゲート電極２３と犠牲膜２３ｂ上にそれぞれ第２のゲート絶縁膜２５ａ，２７ａと可動電極保護膜２５ｂ，２７ｂを同時に形成する。第２のゲート絶縁膜２５ａ，２７ａと可動電極保護膜２５ｂ，２７ｂ上にそれぞれゲート電極３０ｃと可動電極３０ｄを同時に形成する。犠牲膜２３ｂを除去して空隙５０を形成し、空隙５０を真空封止して真空室５１とする。【選択図】図１０
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のウエル領域と、固定電極となる第２のウエル領域とを同時に形成する工程と、
前記第１及び第２のウエル領域上にそれぞれ第１のゲート絶縁膜と固定電極保護膜を同時に形成する工程と、
前記第１のゲート絶縁膜と前記固定電極保護膜上にそれぞれフローティングゲート電極と犠牲膜を同時に形成する工程と、
前記フローティングゲート電極と前記犠牲膜上にそれぞれ第２のゲート絶縁膜と可動電極保護膜を同時に形成する工程と、
前記第２のゲート絶縁膜と前記可動電極保護膜上にそれぞれゲート電極と可動電極を同時に形成する工程と、
前記犠牲膜を除去して空隙を形成し、前記空隙を真空封止して真空室とする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極と前記可動電極を覆う層間絶縁膜を形成する工程を更に備え、
前記ゲート電極と前記可動電極が前記層間絶縁膜で覆われた状態で前記犠牲膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜を形成する前に、接地電位に接続されたシールド膜を絶縁膜を介して前記可動電極上に形成する工程を更に備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記可動電極上において前記層間絶縁膜をエッチングして可動電極開口部を形成する工程を更に備え、
前記可動電極開口部を形成する際に前記シールド膜はエッチングストッパーとして機能することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記可動電極は複数の可動電極アンカーにより支持されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記可動電極は、可動電極検出領域と、前記可動電極検出領域の外周に配置された可動電極補償領域とを有し、
前記可動電極補償領域における前記可動電極アンカーの間隔を前記可動電極検出領域における前記可動電極アンカーの間隔よりも狭くすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のウエル領域の周囲にフィールド酸化膜を形成する工程と更に備え、
前記可動電極補償領域を前記フィールド酸化膜上に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記可動電極補償領域の直下には前記第２のウエル領域を形成しないことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第２のウエル領域の周囲にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上において前記層間絶縁膜にエッチングホールを形成する工程と、
前記エッチングホールからエッチング液を導入して前記犠牲膜をエッチング除去する工程とを備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記可動電極と前記エッチングホールとの間において前記犠牲膜上に、前記可動電極と同じ材料からなる犠牲膜保護膜を前記可動電極と同時に形成する工程を更に備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記可動電極の対向する両端に前記エッチングホールを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記可動電極の対向する両端に、前記第２のウエル領域と前記可動電極にそれぞれ接続された引き出し配線を形成し、それらの引き出し配線の隣にそれぞれ前記エッチングホールを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
連結しアレイ配置した複数の前記可動電極の中央部の１箇所に前記エッチングホールを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜上と前記エッチングホール内に第１封止膜を形成する工程と、
前記エッチングホールの周囲において前記第１封止膜と前記層間絶縁膜をエッチングして封止領域開口部を形成する工程と、
前記封止領域開口部内に第２封止膜を形成する工程とを更に備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記第２のウエル領域、前記固定電極保護膜、前記可動電極保護膜、前記可動電極、前記真空室により検出用圧力センサと参照用圧力センサを形成し、
前記検出用圧力センサにおいて前記可動電極上の前記層間絶縁膜を開口することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１６】
前記検出用圧力センサと前記参照用圧力センサでは前記可動電極は複数の可動電極アンカーにより支持され、
前記参照用圧力センサでは前記複数の可動電極アンカーだけでなく、前記可動電極アンカーの間に配置された参照電極アンカーでも前記可動電極が支持されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記参照用圧力センサにおいて前記層間絶縁膜を開口しないことを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
複数の前記可動電極と複数の前記第２のウエル領域をそれぞれ配線で並列接続することを特徴とする請求項１〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記可動電極の形状は円形であることを特徴とする請求項１〜１８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）構造と半導体圧力センサが集積化された半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、自動車をはじめ、様々な分野において半導体圧力センサが使用されている。半導体圧力センサとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路に集積された半導体圧力センサがある。小型、低コスト、高精度化を目的としたＣＭＯＳ集積化圧力センサが提案されている（例えば、特許文献１参照）。
【０００３】
この従来の半導体圧力センサでは、半導体基板に、ＣＭＯＳ回路が形成される領域（ＭＯＳ領域）と圧力センサが形成される領域（圧力センサ領域）とが規定されている。ＭＯＳ領域には、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタを含むＣＭＯＳ回路が形成されている。圧力センサ領域では、容量式圧力センサが形成されている。容量式の圧力センサでは、固定電極と可動電極とが形成され、固定電極と可動電極との間に真空室が設けられている。真空室は封止膜によって封止されている。圧力は、可動電極と固定電極との間の距離の変化を、容量値の変化として検出することによって測定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４２６７３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来は、圧力センサを形成する工程が、ＣＭＯＳ回路を形成する工程とは別の工程であった。即ち、真空室を形成するための犠牲膜を形成する工程、可動電極を形成する工程、及び真空室を封止する封止膜を形成する工程が、圧力センサを形成するための専用工程としてＣＭＯＳプロセスに追加されている。また、犠牲膜をエッチングによって除去する際には、その前にＭＯＳ領域を保護する保護膜を形成し、犠牲膜を除去した後にその保護膜を除去する必要がある。このため、プロセス工程が長く複雑になるという問題があった。
【０００６】
さらに、可動電極の下に配置される真空室は、ＭＯＳ領域のプロセスが終了する前に形成される。従って、ウエット処理等によって可動電極が固着しないようにスティッキング対策が必要になる。このため、プロセス中のセンサ部の取り扱いに注意する必要があるという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は容易に製造することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板１１上に第１のウエル領域と、固定電極となる第２のウエル領域とを同時に形成する工程と、前記第１及び第２のウエル領域上にそれぞれ第１のゲート絶縁膜と固定電極保護膜を同時に形成する工程と、前記第１のゲート絶縁膜と前記固定電極保護膜上にそれぞれフローティングゲート電極と犠牲膜を同時に形成する工程と、前記フローティングゲート電極と前記犠牲膜上にそれぞれ第２のゲート絶縁膜と可動電極保護膜を同時に形成する工程と、前記第２のゲート絶縁膜と前記可動電極保護膜上にそれぞれゲート電極と可動電極を同時に形成する工程と、前記犠牲膜を除去して空隙を形成し、前記空隙を真空封止して真空室とする工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明ではＭＯＳ構造の形成プロセスと圧力センサの形成プロセスを共通化することにより、容易に製造することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態に係る検出用圧力センサを示す断面図である。
【図１５】本発明の実施の形態に係る参照用圧力センサを示す断面図である。
【図１６】本発明の実施の形態に係る参照用圧力センサの変形例を示す断面図である。
【図１７】本発明の実施の形態に係る参照用圧力センサの変形例を示す断面図である。
【図１８】本発明の実施の形態に係る圧力センサ領域を示す平面図である。
【図１９】本発明の実施の形態に係る圧力センサ領域を示す拡大断面図である。
【図２０】本発明の実施の形態に係る圧力センサ領域の変形例を示す拡大断面図である。
【図２１】本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。
【図２２】本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。
【図２３】本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。
【図２４】図２３のＢ−Ｂに沿った断面図である。
【図２５】本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。
【図２６】図２５のＣ−Ｃに沿った断面図である。
【図２７】可動電極アレイ単体を並列接続した第１の例を示す平面図である。
【図２８】可動電極アレイ単体を並列接続した第２の例を示す平面図である。
【図２９】図２８の１つの可動電極アレイ単体を示す平面図である。
【図３０】本発明の実施の形態に係る参照用圧力センサを示す平面図である。
【図３１】本発明の実施の形態に係る参照用圧力センサの変形例１を示す平面図である。
【図３２】本発明の実施の形態に係る参照用圧力センサの変形例２を示す平面図である。
【図３３】本発明の実施の形態に係る圧力センサ領域の変形例を示す断面図である。
【図３４】本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。
【発明を実施するための形態】
【００１１】
図１〜１７は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。図１に示すように、半導体装置１０のシリコン基板１１は、圧力センサが形成される圧力センサ領域１６と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されるＭＯＳ領域１７とを有する。このシリコン基板１１の表面において圧力センサ領域１６にｎ型のウエル領域１２を形成し、ＭＯＳ領域１７にｎ型のウエル領域１３とｐ型のウエル領域１４を形成する。圧力センサ領域１６のウエル領域１２は圧力センサの固定電極として機能する。
【００１２】
具体的には、ｐ型のシリコン基板１１を覆うようにシリコン酸化膜とシリコン窒化膜（図示せず）を順番に形成する。次に、ＭＯＳ領域のうちＮＭＯＳ（Negative Channel Metal Oxide Semiconductor）が形成される領域が開口されたレジストマスク（図示せず）を形成し、このレジストマスクをエッチングマスクとしてエッチング処理を施すことにより、ＮＭＯＳが形成される領域のシリコン窒化膜を除去する。このレジストマスクを注入マスクとして用いてウエル領域１４を形成するためのｐ型不純物（例えばボロン）を注入する。その後、レジストマスクを除去する。
【００１３】
次に、熱酸化処理を施すことによってシリコン窒化膜が除去されたウエル領域１４の表面に比較的厚いシリコン酸化膜（図示せず）を形成する。次に、シリコン窒化膜を除去する。次に、シリコン酸化膜を注入マスクとして、圧力センサ領域のウエル領域１２及びＭＯＳ領域のウエル領域１３を形成するためのｎ型の不純物（例えばリン）を注入する。
【００１４】
次に、所定の条件のもとでアニール処理を施すことによって、注入されたｐ型不純物とｎ型不純物とが活性化されて拡散する。その後、シリコン基板１１の表面に残されたシリコン酸化膜を除去する。
【００１５】
次に、図２に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて圧力センサ領域１６とＭＯＳ領域１７にフィールド酸化膜１９を形成する。フィールド酸化膜１９の膜厚は、０．２〜１．０μｍ程度である。ウエル領域１２、ウエル領域１３及びウエル領域１４の表面に下敷酸化膜２１を形成する。フィールド酸化膜１９によって規定された領域内に形成されるＭＯＳトランジスタ等の半導体素子が、フィールド酸化膜１９とその直下に形成されたフィールドドーパント２０によって電気的に絶縁される。
【００１６】
具体的には、シリコン基板１１の表面に、下敷酸化膜２１、ポリシリコン膜（図示せず）、及びシリコン窒化膜（図示せず）を順に形成する。次に、所定の写真製版処理を施すことにより、フィールド酸化膜１９を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとしてエッチング処理を施すことにより、フィールド酸化膜１９を形成する部分においてシリコン窒化膜を除去する。その後、レジストマスクを除去する。次に、再び写真製版処理により、フィールドドーパントを形成するためのレジストマスク（図示せず）を形成する。このレジストマスクを注入マスクとして、フィールドドーパントとなる部分にｐ型の不純物（例えばボロン）を注入する。その後、レジストマスクを除去する。
【００１７】
次に、所定の条件のもとで酸化処理を施すことにより、シリコン窒化膜が除去された部分を局所的に酸化してフィールド酸化膜１９を形成する。このとき、注入されたｐ型の不純物が活性化されてフィールドドーパント２０が形成される。その後、残されたシリコン窒化膜を除去する。
【００１８】
次に、図３に示すように、圧力センサ領域１６における犠牲膜２３ｂと、ＭＯＳ領域１７におけるＥＰＲＯＭ（Erasable Programmable Read Only Memory）のフローティングゲート電極２３を同じ材料により同時に形成する。具体的には、下敷酸化膜２１を除去したシリコン基板１１に熱酸化処理を施すことにより、ＭＯＳ領域１７では露出したシリコン基板１１の表面に第１ゲート酸化膜２２ａ（膜厚５〜３０ｎｍ程度）、圧力センサ領域１６では露出したシリコン基板１１の表面に固定電極保護膜２２ｂを同時に形成する。この固定電極保護膜２２ｂは後述する犠牲膜をエッチング除去する際に固定電極となるウエル領域１２の保護膜となり、第１ゲート酸化膜２２ａはＭＯＳ領域１７に形成されるＥＰＲＯＭのゲート酸化膜となる。
【００１９】
次に、第１ゲート酸化膜２２ａ及び固定電極保護膜２２ｂを覆うように、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜（図示せず）を形成する。このポリシリコン膜の形成中又は形成直後に周知の方法によってリンを導入することにより、ｎ型のポリシリコン膜として導電性が得られるようにする。次に、写真製版処理を施すことにより、犠牲膜とフローティングゲートをパターニングするためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとして所定のエッチング処理を施すことによりポリシリコン膜をパターニングして、圧力センサ領域１６では犠牲膜２３ｂを形成し、ＭＯＳ領域１７ではＥＰＲＯＭのフローティングゲート電極２３（膜厚５０〜３００ｎｍ程度）を形成する。後述するようにこの犠牲膜２３ｂを除去することによって真空室を形成する。その後、レジストマスクを除去する。
【００２０】
次に、例えば熱酸化法によりＭＯＳ領域１７ではフローティングゲート電極２３を覆うように第２ゲート酸化膜２５ａ（膜厚５〜３０ｎｍ程度）、圧力センサ領域１６では犠牲膜２３ｂを覆うように第１可動電極保護膜２５ｂを同時に形成する。次に、ＣＶＤ法により、ＭＯＳ領域１７では第２ゲート酸化膜２５ａを覆うように第１シリコン窒化膜２７ａ（膜厚５〜３０ｎｍ程度）、圧力センサ領域１６では第２可動電極保護膜２７ｂを同時に形成する。第１可動電極保護膜２５ｂ及び第２可動電極保護膜２７ｂは、犠牲膜をエッチング処理によって除去する際の可動電極の保護膜となる。可動電極については後述する。
【００２１】
このように、固定電極となるウエル領域１２を保護する固定電極保護膜２２ｂと、第１ゲート酸化膜２２ａとを同時に形成する。真空室となる犠牲膜２３ｂと、ＥＰＲＯＭのフローティングゲート電極２３とを同時に形成する。可動電極を保護する第１可動電極保護膜２５ｂと第２ゲート酸化膜２５ａとを同時に形成する。可動電極を保護する第２可動電極保護膜２７ｂと第１シリコン窒化膜２７ａを同時に形成する。これにより、圧力センサを形成するための専用工程が不要である。
【００２２】
次に、ｐチャネル型のＭＯＳトランジスタが形成されるウエル領域１３を露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスクを注入マスクとして、ｐチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（例えばボロン）を注入する。その後、レジストマスクを除去する。また、ｎチャネル型のＭＯＳトランジスタが形成されるウエル領域１４を露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスクを注入マスクとして、ｎチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（例えばボロン）を注入する。その後、レジストマスクを除去する。
【００２３】
次に、ＭＯＳ領域１７のウエル領域１３とウエル領域１４を露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとして第１ゲート酸化膜２２ａ、第２ゲート酸化膜２５ａ及び第１シリコン窒化膜２７ａをエッチング除去してシリコン基板１１の表面を露出させる。その後、レジストマスクを除去する。
【００２４】
次に、図４に示すように、熱酸化処理を施すことにより、ウエル領域１３の表面に第３ゲート酸化膜２９ｂ（膜厚５〜３０ｎｍ程度）を形成し、ウエル領域１４の表面に第３ゲート酸化膜２９ａ（膜厚５〜３０ｎｍ程度）を形成する。
【００２５】
次に、図５に示すように、圧力センサ領域１６における可動電極３０ｄと、ＭＯＳ領域１７におけるｐチャネル型とｎチャネル型のＭＯＳトランジスタのゲート電極３０ａ，３０ｂと、ＥＰＲＯＭのゲート電極３０ｃとを同時に形成する。具体的には、第１シリコン窒化膜２７ａ、第２可動電極保護膜２７ｂ、及び第３ゲート酸化膜２９ａ，２９ｂを覆うように導電膜３０を形成する。この導電膜３０は、ポリシリコン膜（膜厚５０〜３００ｎｍ程度）とタングステンシリサイド（ＷＳｉ２）膜（膜厚５０〜３００ｎｍ程度）の２層構造の積層膜、いわゆるポリサイド膜である。ポリシリコン膜はＣＶＤ法によって形成し、その形成中又は形成直後にリンを導入することでｎ型のポリシリコン膜とする。タングステンシリサイド膜はスパッタ法又はＣＶＤ法によりポリシリコン膜を覆うように形成する。なお、導電膜３０はポリシリコン膜とチタンシリサイド（ＴｉＳｉ２）膜との積層膜でもよい。
【００２６】
次に、ＥＰＲＯＭのゲート電極をパターニングするためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとしてエッチング処理を施すことによりＭＯＳ領域１７におけるＥＰＲＯＭ形成領域の導電膜３０、第１シリコン窒化膜２７ａ、第２ゲート酸化膜２５ａ、フローティングゲート電極２３をパターニングする。その後、レジストマスクを除去する。
【００２７】
次に、図６に示すように、ＥＰＲＯＭのゲート電極を注入マスクとしてｎ型の不純物（例えばリン）を注入することにより第１ソース・ドレイン領域３３を形成する。次に、ｐチャネル型のＭＯＳトランジスタのゲート電極、ｎチャネル型のＭＯＳトランジスタのゲート電極及び可動電極をパターニングするためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとして導電膜３０にエッチング処理を施すことにより、ＭＯＳ領域１７ではｎチャネル型のＭＯＳトランジスタのゲート電極３０ａと、ｐチャネル型のＭＯＳトランジスタのゲート電極３０ｂとをパターニングする。また、圧力センサ領域１６ではダイヤフラムとしての可動電極３０ｄをパターニングする。レジストマスクを除去した後、所定の条件のもとで熱処理を施すことにより第１ソース・ドレイン領域３３を活性化する。
【００２８】
次に、ｎチャネル型のＭＯＳトランジスタを形成する部分のみを露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスク及びゲート電極３０ｂを注入マスクとしてｎ型の不純物（例えばリン）を注入することにより、図７に示すように、ＬＤＤ（Lightly Doped Drain）領域を形成する。その後、レジストマスクを除去する。次にゲート電極３０ａ，３０ｂ，３０ｃ、可動電極３０ｄを覆うように例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（図示せず）を形成する。このＴＥＯＳ膜の全面に異方性のドライエッチング処理を施すことにより、ゲート電極３０ａ，３０ｂ，３０ｃ及び可動電極３０ｄのそれぞれの側壁面と可動電極３０ｄの側壁面にそれぞれサイドウォール酸化膜３４を形成する。これにより、可動電極３０ｄ周辺の段差が軽減される。
【００２９】
次に、ウエル領域１４において、ｎチャネル型のＭＯＳトランジスタを形成する部分を露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスク及びゲート電極３０ｂを注入マスクとしてｎ型の不純物（例えばリン）を注入することにより第２ソース・ドレイン領域３７を形成する。その後、レジストマスクを除去する。次に、ウエル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域を露出し、他の領域を覆うレジストマスク（図示せず）を形成する。このレジストマスクとゲート電極３０ａを注入マスクとしてｐ型の不純物を注入することにより第３ソース・ドレイン領域３６を形成する。その後、レジストマスクを除去する。
【００３０】
次に、所定の条件のもとでアニール処理を施すことにより第２ソース・ドレイン領域３７及び第３ソース・ドレイン領域３６を活性化させる。次に、ゲート電極３０ａ，３０ｂ，３０ｃと可動電極３０ｄを覆うように例えばＣＶＤ法によりシリコン酸化膜３５を形成する。
【００３１】
次に、図８に示すように、シリコン酸化膜３５を覆うようにＴＥＯＳ系の酸化膜３８を形成する。この酸化膜３８を覆うように、シールド膜となる導電性のポリシリコン膜（図示せず）をＣＶＤ法により形成する。このポリシリコン膜の形成中又は形成直後に周知の方法によってリンを導入してｎ型のポリシリコン膜とする。
【００３２】
次に、写真製版処理を施すことにより露出しているポリシリコン膜を除去して可動電極３０ｄを覆うシールド膜３９を形成する。その後、レジストマスクを除去する。このとき、可動電極３０ｄ周辺の段差がサイドウォール酸化膜３４によって軽減されているため、クラック又はカバレッジの不足によるシールド膜３９の断線を防止でき、シールド膜の膜厚設定の自由度を上げることができる。
【００３３】
圧力センサ領域１６では、第１可動電極保護膜２５ｂ、第２可動電極保護膜２７ｂ、可動電極３０ｄ、酸化膜３５，３８及びシールド膜３９のそれぞれの膜厚を合計した値が、圧力センサのダイヤフラムの膜厚になり、この厚みによって外部圧力の変化に対する感度特性が決まる。
【００３４】
このように、圧力センサ領域１６の第１可動電極保護膜２５ｂ、第２可動電極保護膜２７ｂ及び可動電極３０ｄと、ＭＯＳ領域１７の第２ゲート酸化膜２５ａ、第１シリコン窒化膜２７ａ及びゲート電極３０ａ，３０ｂ，３０ｃとを同時に形成する。熱処理条件も両領域で同じ条件にする。このため、圧力センサとしては、大幅な変更には制約があるものの、ＭＯＳ領域に形成されるＭＯＳトランジスタ等の半導体素子の仕様に合わせた変更が可能である。
【００３５】
また、シールド膜３９及び酸化膜３８のそれぞれの膜厚や、形成方法を調整することによって、可動電極３０ｄの初期の容量値（可動電極３０ｄのそり量）に対する感度特性を制御することができる。さらに、圧力に対する感度特性も制御することができる。シールド膜３９の膜厚は５０〜１０００ｎｍ程度である。
【００３６】
また、シールド膜３９は酸化膜３８を介して可動電極３０ｄを覆っているため、可動電極３０ｄが外部と直接接触するのを防止することができる。加えて、シールド膜３９を接地電位に接続することによって、外界からの電荷等の影響を遮断することができ、圧力センサの特性変動を抑制することができる。なお、高い精度が要求されない圧力センサの場合にはシールド膜３９を省略してもよい。この場合には圧力センサ領域の専用工程を省くことができる。
【００３７】
次に、図９に示すように、酸化膜３８及びシールド膜３９を覆うように、層間絶縁膜４０を形成する。層間絶縁膜４０は、ＴＥＯＳ膜４０ａ、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜４０ｂ及びＴＥＯＳ膜４０ｃの積層構造である。なお、層間絶縁膜４０としてこれらの膜に限らず他の酸化膜を適用してもよい。また、層間絶縁膜４０に平坦化処理としてＢＰＳＧ膜４０ｂのエッチバック処理を行ってもよい。また、ＣＭＰ（Chemical Mechanical Polishing）処理を行ってもよい。
【００３８】
次に、写真製版処理により、コンタクトホールを形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとして、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとでエッチング処理を行う。これにより、ＭＯＳ領域１７では、層間絶縁膜４０等を貫通して第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７、第３ソース・ドレイン領域３６をそれぞれ露出するコンタクトホール４１ａを形成する。一方、圧力センサ領域１６では、シールド膜３９を露出するコンタクトホール４１ｂを形成する。図示していないが圧力センサ領域１６の固定電極となるウエル領域１２、可動電極３０ｄのコンタクトホールも同時に形成する。その後、レジストマスクを除去する。
【００３９】
エッチング処理としてウエットエッチングとドライエッチングを組み合わせてコンタクトホール４１ａ，４１ｂを形成してもよい。この場合、コンタクトホール４１ａ，４１ｂは開口部の上部において広がりを有する。また、ドライエッチングのみによりコンタクトホール４１ａ，４１ｂを形成してもよい。
【００４０】
次に、図１０に示すように、金属膜を用いた第１配線４３ａ、配線４３ｂを形成する。具体的には、層間絶縁膜４０を覆うようにバリアメタル膜とアルミニウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）を形成する。バリアメタル膜として、例えば、チタンナイトライド（ＴｉＮ）膜を用いる。このアルミニウムシリコン銅等をパターニングすることにより、ＭＯＳ領域１７では第１配線４３ａを形成し、圧力センサ領域１６では配線４３ｂを形成する。より具体的には、アルミニウムシリコン銅上にレジストマスクを形成し、そのレジストマスクをエッチングマスクとして、アルミニウムシリコン銅及びバリアメタル膜にエッチング処理を施す。その後、レジストマスクを除去することによって、第１配線４３ａと配線４３ｂを形成する。第１配線４３ａは、第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７及び第３ソース・ドレイン領域３６に電気的に接続される。配線４３ｂは、シールド膜３９、図示していないが圧力センサ領域１６の固定電極となるウエル領域１２、可動電極３０ｄに電気的に接続される。
【００４１】
なお、第１配線４３ａ、配線４３ｂとしては、コンタクトホール４１ａ，４１ｂにタングステンプラグを形成し、その後、バリアメタル及びアルミニウム銅（ＡｌＣｕ）膜を形成してパターニングするようにしてもよい。このような構成の場合において適したバリアメタルとしてはチタンシリサイド（ＴｉＳｉ２）、又はコバルトシリサイド（ＣｏＳｉ２）膜等がある。
【００４２】
次に、第１配線４３ａ及び配線４３ｂを覆うように層間絶縁膜４５を形成する。層間絶縁膜４５は、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで形成される。層間絶縁膜４５として、例えば、ＬＴＯ（Low Temperature Oxide）膜等が適している。なお、平坦化のために、ＳＯＧ（Spin on Glass）膜を含む積層構造を採用してもよい。また、層間絶縁膜４０の場合と同様にＣＭＰ処理を施してもよい。この層間絶縁膜４５は、後工程の犠牲膜エッチング時の圧力センサ領域１６、ＭＯＳ領域１７の表面保護膜となる。
【００４３】
次に、写真製版処理を施すことにより、図１１に示すエッチングホール４６ｂを形成するためにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとして、層間絶縁膜４０，４５等の絶縁膜にエッチング処理を施すことによってエッチングホール４６ｂを形成する。その後、レジストマスクを除去する。なお、フィールド酸化膜１９上にエッチングホール４６ｂを形成することで、犠牲膜エッチング時のプロセスマージンが向上する。
【００４４】
次に、図１１に示すように、エッチングホール４６ｂからエッチング液を導入して、ポリシリコン膜からなる犠牲膜２３ｂをエッチング除去して空隙５０を形成する。このエッチング処理の薬液として例えばウエットエッチング液のＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）を使用する。ＴＭＡＨは犠牲膜２３ｂのポリシリコンと層間絶縁膜４５との選択比が５０００〜１００００以上と大きいため、ＭＯＳ領域１７内の素子や圧力センサ領域１６の保護は、ＭＯＳ領域１７内の素子の仕様に合わせたプロセスで形成した層間絶縁膜４５で行うことができる。なお、犠牲膜２３ｂのエッチングはＸｅＦ２（二フッ化キセノン）などによるドライエッチングで実施してもよい。また、可動電極３０ｄの対向する両端にエッチングホール４６ｂを形成することで、犠牲膜エッチング時間を短縮することができる。
【００４５】
犠牲膜２３ｂをエッチングするときのＭＯＳ領域１７内の素子と圧力センサ領域１６の保護には、ＭＯＳ領域１７内の素子の仕様に合わせたプロセスで形成した層間絶縁膜４５を使用する。これにより、ＣＭＯＳプロセスとの標準化が可能になり、ＭＯＳ領域１７への熱処理、ドライエッチングなどのプロセスダメージを防止することができる。従って、半導体装置の製造が容易になるとともに、特性劣化を防止することができる。
【００４６】
次に、図１２に示すように、犠牲膜２３ｂを除去して形成された空隙５０を真空封止して真空室５１とする。まず、例えば、プラズマＣＶＤ法により、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件など）のもとで、プラズマＴＥＯＳ膜などの第１封止膜４８ｂを０．５〜１．０μｍ程度の膜厚で形成する。このとき、真空中において成膜を行うため、空隙５０が減圧されて真空室５１となり、その真空室５１を第１封止膜４８ｂによって真空封止する。その後、例えば、プラズマＣＶＤ法により、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件など）のもとで、第１封止膜４８ｂを覆うように、パッシベーション膜となる０．５〜１．０μｍ程度のシリコン窒化膜（図示せず）を形成する。
【００４７】
次に、圧力センサ領域１６において可動電極開口部を形成する部分、ＭＯＳ領域においてパッド開口部を形成する部分を露出するレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとしてエッチング処理を施すことによって、可動電極開口部とパッド開口部に対応した領域のシリコン窒化膜を除去する。これにより、ＭＯＳ領域１７ではパッシベーション膜５２ａを形成し、圧力センサ領域１６では、エッチングホール４６ｂを封止する第２封止膜５２ｂを形成する。これにより、真空室５１が第１封止膜４８ｂと第２封止膜５２ｂによって二重に封止されることになり、信頼性の高い真空封止が可能になる。
【００４８】
圧力センサ領域１６の第１封止膜４８ｂ、第２封止膜５２ｂをＭＯＳ領域１７の素子の仕様に合わせたプロセスで形成することによって、ＣＭＯＳプロセスとの共通化が可能になる。また、ＭＯＳ領域１７への熱処理、ドライエッチングなどのプロセスダメージを防止することができ、半導体装置の製造が容易になるとともに、特性劣化を防止することができる。
【００４９】
次に、図１３に示すように、圧力センサ領域１６に可動電極開口部５４ｂ、ＭＯＳ領域１７にパッド開口部５４ａを形成する。具体的には、まず圧力センサ領域１６に可動電極開口部５４ｂ、ＭＯＳ領域１７にパッド開口部５４ａを形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクとしてドライエッチング処理又はウエットエッチングとドライエッチングとを組み合わせたエッチング処理を行う。これにより、可動電極３０ｄ上において層間絶縁膜４０，４５をエッチングして可動電極開口部５４ｂ、パッド開口部５４ａを形成する。こうして、半導体圧力センサの主要部分を形成する。
【００５０】
導電性のポリシリコン膜からなるシールド膜３９は、可動電極開口部５４ｂを形成する際にエッチングストッパー膜として機能する。また、シールド膜３９は、エッチングのダメージから可動電極３０ｄを保護する。
【００５１】
また、犠牲膜２３ｂを除去して空隙５０を形成する工程及びエッチングホール４６ｂ（真空室５１）を第１封止膜４８ｂによって封止する工程は、可動電極開口部５４ｂを形成する前に行われるため、可動電極３０ｄの上に層間絶縁膜４０及び層間絶縁膜４５が積層された状態であり、可動電極３０ｄ上に十分な剛性がある。これにより、空隙５０を形成する工程及び真空室５１を封止する工程において、可動電極３０ｄのスティッキングを防止することができる。即ち、可動電極３０ｄがウエットエッチング処理の際に表面張力の影響によって固定電極（ウエル領域１２）側に付着するのを防ぐことができる。
【００５２】
圧力センサ領域１６における可動電極３０ｄの一方側が可動電極開口部５４ｂを介して外部空間に開放される。これにより、外部の圧力に対応して可動電極３０ｄが変位し、固定電極（ウエル領域１２）と可動電極３０ｄとの間隔（ギャップ）が変化する。半導体圧力センサでは、この間隔の変化を容量値の変化として検出することによって圧力値を測定する。また、可動電極３０ｄの直下に位置する真空室５１の圧力を基準圧力にすることで、半導体圧力センサを絶対圧センサとして機能させることができる。
【００５３】
半導体圧力センサは、容量の変化を圧力値として測定する容量式の半導体圧力センサであり、容量値は、可動電極３０ｄと固定電極（ウエル領域１２）との間の間隔の変化を容量値の変化として圧力値が測定される。容量値は、固定電極（ウエル領域１２）と真空室５１との間に位置する固定電極保護膜２２ｂの容量値Ａと、可動電極３０ｄと真空室５１との間に位置する第１可動電極保護膜２５ｂ及び第２可動電極保護膜２７ｂのそれぞれの容量値Ｂ，Ｃと、真空室５１の容量値Ｄとを合わせた合計容量値である。このうち、外部の圧力によって容量が変化するのは真空室５１の容量値Ｄだけであるため、圧力値をより精度よく測定するためには、容量値Ａ〜Ｃのそれぞれの初期の容量値（初期値）を正確に把握する必要がある。
【００５４】
ところが、固定電極保護膜２２ｂでは、この固定電極保護膜２２ｂとなる第１ゲート酸化膜２２ａを形成する際の膜厚のばらつき、及び、犠牲膜２３ｂをエッチングにより除去する際の固定電極保護膜２２ｂの膜減り量のばらつきのために、容量値Ａの初期値を把握することは難しい。また、第１可動電極保護膜２５ｂとなる第２ゲート酸化膜２５ａを形成する際の膜厚のばらつき、及び、犠牲膜２３ｂｄをエッチングにより除去する際の第１可動電極保護膜２５ｂの膜減り量のばらつきのために、容量値Ｂの初期値を把握することも難しい。さらに、第２可動電極保護膜２７ｂとなる第１シリコン窒化膜２７ａを形成する際の膜厚のばらつきのために、容量値Ｃの初期値を把握することも難しい。
【００５５】
図１４は、本発明の実施の形態に係る検出用圧力センサを示す断面図である。図１５は、本発明の実施の形態に係る参照用圧力センサを示す断面図である。上記のような初期値のばらつきをキャンセルするために、図１４に示す検出用圧力センサ１６ａの近くに、図１５に示すように参照用圧力センサ１６ｂを設けてもよい。検出用圧力センサ１６ａと参照用圧力センサ１６ｂは、第２のウエル領域１２、固定電極保護膜２２ｂ、可動電極保護膜２５ｂ，２７ｂ、可動電極３０ｄ、真空室５１等により形成する。
【００５６】
検出用圧力センサ１６ａではアレイ状に配置した４個の可動電極アンカー３１ａが可動電極３０ｄを支持するが、参照用圧力センサ１６ｂでは可動電極アンカー３１ａの間に配置された参照電極アンカー３１ｂでも可動電極３０ｄを支持する。従って、参照用圧力センサ１６ｂの方が検出用圧力センサ１６ａよりも外部圧力が加わっても可動電極３０ｄが変位し難い。従って、検出用圧力センサ１６ａの圧力センサの容量値の変化から参照用圧力センサ１６ｂの容量値の変化を差し引くことで、容量値の初期値ばらつきをキャンセルすることができる。これにより、外部の圧力変化による容量値の変化をより精度よく検知することができて、精度の高い圧力値を測定することができる。
【００５７】
図１６，１７は、本発明の実施の形態に係る参照用圧力センサの変形例を示す断面図である。図１４に示すように検出用圧力センサ１６ａにおいて可動電極３０上の層間絶縁膜４０，４５を開口するが、図１６，１７に示すように参照用圧力センサにおいて可動電極３０ｄ上の層間絶縁膜４０，４５を開口せずに残してもよい。これにより、更に圧力変化に対して変位し難い参照用圧力センサ１６ｂを得ることができる。
【００５８】
図１８は、本発明の実施の形態に係る圧力センサ領域を示す平面図である。図１〜１３の圧力センサ領域１６の断面図は図１８のＡ−Ａ部分に対応する。圧力センサの犠牲膜２３ｂは、ＭＯＳ領域１７のＥＰＲＯＭのフローティングゲート電極膜２３（膜厚５０〜３００ｎｍ程度）のポリシリコン膜と同時に形成される。また、可動電極３０ｄは、ＭＯＳ領域１７のゲート電極（例えば膜厚５０〜３００ｎｍ程度のポリシリコン膜と膜厚５０〜３００ｎｍ程度のタングステンシリサイド（ＷＳｉ２）膜）と同時に形成される。従って、圧力センサ領域１６はＭＯＳ領域１７の素子の特性に合わせた構造と同じ構造で形成されている。そのため、圧力センサ領域１６の犠牲膜２３ｂをエッチングして形成する空隙５０の高さは低く、可動電極３０ｄの膜厚は薄い構造となる。
【００５９】
従って、圧力変化に対する可動電極３０ｄと固定電極となるウエル領域１２間の容量変化が大きくなり過ぎて、圧力変化に対する容量変化の直線性が悪化したり、小さな圧力変化で可動電極３０ｄが固定電極と接触したりする。よって、可動電極３０ｄのサイズを小さくする必要がある。
【００６０】
ところが、圧力変化で検知可能な容量変化量を得るには、圧力センサの初期容量はある程度大きな値（数ｐＦ程度）が必要である。そこで、小さい可動電極３０ｄにそれぞれ犠牲膜２３ｂのエッチングホールや固定電極、可動電極３０ｄの各アルミ引き出し配線との接続コンタクトホールを形成し、アルミ配線で小さな可動電極３０ｄを並列に接続することができる。しかし、圧力センサの設置面積が大きくなり、コスト上昇の要因となり現実的には困難である。
【００６１】
従って、小さい可動電極３０ｄを連結しアレイ状に配置した可動電極アレイ単体１０ａに対応して、エッチングホール４６ｂや可動電極３０ｄ、固定電極となる第１ウエル１２、シールド膜３９にそれぞれコンタクトホールを形成し、アルミ配線で接続する方が配置面積を大幅に縮小することができる。可動電極アレイ単体１０ａのサイズは、犠牲膜２３ｂをエッチングし空隙５０を形成できる長さ、必要な圧力センサ初期容量値で決まる。
【００６２】
固定電極となるウエル領域１２の犠牲膜エッチング時の保護膜は、第１ゲート酸化膜２２ａと同じ材料の膜からなる固定電極保護膜２２ｂであるが、この第１ゲート酸化膜２２ａの膜厚は５〜３０ｎｍ程度と非常に薄い。犠牲膜エッチングをＴＭＡＨで行う場合、フローティングゲート電極２３と同じ材料の膜からなる犠牲膜２３ｂと第１ゲート酸化膜２２ａと同じ材料の膜からなる固定電極保護膜２２ｂの選択比を１００００、固定電極保護膜２２ｂの厚みを２０ｎｍとし、犠牲膜エッチングでの膜減り量を初期膜厚の１／２となる１０ｎｍまで許容すると、犠牲膜２３ｂの両端にエッチングホール４６ｂを形成できる犠牲膜２３ｂの最大幅は２００μｍとなる。
【００６３】
可動電極３０ｄは、フィールド酸化膜１９で囲われたフィールド領域内で可動電極アンカー３１ａにより４点支持されている。４×４個の可動電極３０ｄが連結されアレイ配置されている。可動電極アンカー３１ａは、犠牲膜２３ｂの可動電極アンカー形成部分を開口後に可動電極３０ｄとなる膜をデポすることで、可動電極３０ｄと同じ材料の膜で形成する。
【００６４】
固定電極は、フィールド酸化膜１９で囲われたフィールド領域内に形成されたウエル領域１２である。ウエル領域１２はＭＯＳ領域１７のウエル領域１３と同時に形成される。この固定電極の電位を取るため、フィールド酸化膜１９で囲われたフィールド部分の固定電極コンタクトホール４１ｄまでウエル領域１２を形成する。固定電極コンタクトホール４１ｄと接続する配線４３ｂは、可動電極開口部５４ｂから保護領域４９ｂを設けた位置に配置する。
【００６５】
犠牲膜２３ｂエッチング時のエッチング液導入孔であるエッチングホール４６ｂは、フィールド酸化膜１９で囲まれたフィールド領域内の第１ウエル１２と可動電極３０ｄの重なった部分の圧力センサ容量形成部分の可動電極開口部５４ｂから封止領域４９を延長したフィールド酸化膜１９上の犠牲膜２３ｂ上に形成する。即ち、犠牲膜エッチングにより空隙５０（真空室５１）となる犠牲膜２３ｂの両端において、犠牲膜エッチング時のエッチング液導入孔のエッチングホール４６ｂをフィールド酸化膜１９上に形成する。これにより、固定電極と可動電極３０ｄが上下に対向し圧力センサを形成しているフィールド酸化膜１９に囲われたフィールド領域内に犠牲膜エッチングが達するまでは、犠牲膜エッチングによる固定電極保護膜２２ｂの膜減りを心配する必要が無くなる。即ち、より大面積な可動電極アレイ単体１０ａを形成することができる。
【００６６】
シールド膜３９は、ＴＥＯＳ膜３８などの絶縁膜を介して可動電極３０ｄとウエル領域１２を覆うように形成する。但し、固定電極コンタクトホール４１ｄ、可動電極コンタクトホール４１ｃ、エッチングホール４６ｂ部分は開口しておく。シールド膜３９は電気的なシールド機能だけでなく、可動電極開口部５４ｂのエッチングプロセス中に可動電極３０ｄを保護する機能もあるため、可動電極開口部５４ｂとシールド膜３９は、写真製版の重ね合わせズレや開口エッチング時のサイドエッチング量を考慮し十分余裕を持って設計する必要がある。このシールド膜３９は圧力センサ領域１６だけに形成する膜であり、膜厚や形成プロセスはＭＯＳ領域１７の素子の特性に影響しない範囲で自由に設定することができる。従って、可動電極３０ｄ上に積層するシールド膜３９の形成方法、膜厚を調整することで圧力センサ特性を調整することができる。
【００６７】
可動電極３０ｄとなる膜は、ＭＯＳ領域１７のゲート電極（例えばポリシリコン膜（５０〜３００ｎｍ程度）とタングステンシリサイド（ＷＳｉ２）膜（膜厚５０〜３００ｎｍ程度））と共通で薄い膜である。そのため、導電性ポリシリコン膜で形成するシールド膜３９のわずかな変更で圧力センサ特性を調整することができる。
【００６８】
可動電極３０ｄ上にＣＭＯＳプロセスで標準的に使用する層間絶縁膜４０（例えばＴＥＯＳ、ＢＰＳＧ，ＴＥＯＳの積層膜）を積層する。次に、ＭＯＳ領域１７のコンタクトホール４１ａ、圧力センサ領域１６のコンタクトホール４１ｂを形成し、それぞれのアルミ配線となる第１配線４３ａ、配線４３ｂを形成し、ＣＭＯＳプロセスで標準的に使用する層間膜（例えばＰ−ＴＥＯＳ膜など）で層間絶縁膜４５により犠牲膜エッチング時のアルミ配線を保護する膜を積層する。その後、エッチングホール４６ｂを開口し犠牲膜エッチングを行う。
【００６９】
従って、真空室５１を形成する工程、即ち犠牲膜エッチングから真空封止膜デポまでの間は、ＭＯＳ領域１７のゲート電極と同じ材料の膜からなる薄い可動電極３０ｄ上は、層間絶縁膜４０と第２層間絶縁膜（膜厚は合計１０００〜２００ｎｍ程度）が積層された構造となっている。従って、可動電極３０ｄ上は厚い絶縁膜で覆われており、真空室５１を形成する工程中に可動電極３０ｄが、基板側にスティクションするのを防止するのに十分な剛性を確保することができる。
【００７０】
真空室５１の形成後に、連結しアレイ配置した可動電極３０ｄ上のシールド膜３９を露出させるため、可動電極開口部５４ｂで層間絶縁膜４０，４５、第１封止膜４８ｂを除去し、パッシベーション開口５５で第２封止膜５２ｂを除去する。この時、可動電極開口部５４ｂからエッチングホール４６ｂまでの領域が封止領域４９となり、この封止領域４９の幅は真空室５１を保持するのに重要なパラメータとなる。
【００７１】
図１９は、本発明の実施の形態に係る圧力センサ領域を示す拡大断面図である。パッシベーション膜５２ａと同じ材料の膜からなる（例えばＰ−ＳｉＮ）第２封止膜５２ｂ（例えばＰ−ＴＥＯＳ）を第１封止膜４８ｂ上に積層する。
【００７２】
図２０は、本発明の実施の形態に係る圧力センサ領域の変形例を示す拡大断面図である。層間絶縁膜４０，４５上とエッチングホール４６ｂ内に第１封止膜４８ｂを形成する。エッチングホール４６ｂの周囲において第１封止膜４８ｂと層間絶縁膜４０，４５をエッチングして封止領域開口部５４ｃを形成する。封止領域開口部５４ｃ内に、パッシベーション膜５２ａと同じ材料の膜（例えばＰ−ＳｉＮ）からなる第２封止膜５２ｂを形成する。これにより、エッチングホール４６ｂを第２封止膜５２ｂで囲むことができる。第２封止膜となるパッシベーション膜５２ａは、Ｐ−ＳｉＮ膜で耐湿性に優れているため、真空室５１の信頼性を向上させることができると同時に封止領域４９の幅を小さくすることができる。この結果、チップサイズの縮小によりコスト低減と信頼性の向上が可能となる。
【００７３】
また、犠牲膜２３ｂには、後工程で形成する可動電極３０ｄで可動電極アンカー３１ａを形成する箇所に開口部を形成する。これにより、４本の可動電極アンカー３１ａで支持された可動電極３０ｄが、フィールド酸化膜１９に囲われたフィールド上にアレイ配列（４×４個）された圧力センサを形成する。
【００７４】
図２１は、本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。図１８では正方形の可動電極３０ｄの各頂点に可動電極アンカー３１ａを４個配置したが、図２１に示すように可動電極３０ｄの各辺の中央も可動電極アンカー３１ａで支持した８点支持構造でもよい。８点支持構造の可動電極３０ｄを連結しアレイ配置した場合、４点支持構造の可動電極３０ｄを連結しアレイ配置した場合と比較して、圧力変化に対する容量変化が小さくなるため、一つの可動電極３０ｄの面積は大きくする必要がある。ただし、圧力変化に対する容量変化の直線性が向上する。また、実際の圧力センサ構成として、検出用電極と参照電極をペアとして考えると、図１５のように可動電極３０ｄ中央に参照電極アンカー３１ｂを追加することで、より圧力変化に対して動きにくい参照電極を形成することができる。これにより、より高精度な圧力センサを形成することができる。
【００７５】
図２２は、本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。可動電極３０ｄの形状は円形である。この円形の可動電極３０ｄを８個の可動電極アンカー３１ａで支持している。円形の可動電極３０ｄをアレイ配置した場合は可動電極３０ｄの間に空き領域ができるため、配置面積が大きくなる。しかし、可動電極３０ｄを円形にすることで過剰な圧力が印加されたときの破壊強度が向上するため、より高信頼性の圧力センサを形成することができる。
【００７６】
正方形の可動電極３０ｄの各頂点に可動電極アンカー３１ａを４個配置した形状例の図１８に戻って説明を続ける。可動電極３０ｄは、フィールド酸化膜１９で囲われたフィールド領域に形成する。固定電極と同様に、可動電極３０ｄの電位を取るため、フィールド酸化膜１９上の可動電極コンタクトホール４１ｃまで可動電極３０ｄを引き伸ばして形成する。この可動電極３０ｄは、ＭＯＳ領域１７内のｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタ、ＥＰＲＯＭのそれぞれのゲート電極３０ａ，３０ｂ，３０ｃと同時に形成する。
【００７７】
これにより、フィールド酸化膜１９に囲われたフィールド領域内の固定電極となるウエル領域１２と空隙５０（真空室５１）となる犠牲膜２３ｂを介して可動電極３０ｄが重なった箇所が圧力変化に対応し容量値が変化する圧力センサ部分となる。
【００７８】
層間絶縁膜４０デポ後、電気的な接続を実施する可動電極コンタクトホール４１ｃ、固定電極コンタクトホール４１ｄ、シールドコンタクトホール４１ｅをＭＯＳ領域１７のＭＯＳトランジスタ等の素子と同じプロセスで形成する。次にそれぞれのコンタクトホールをＭＯＳ領域１７のＭＯＳトランジスタ等の素子の第１配線４３ａと同じプロセスで配線４３ｂを形成する。
【００７９】
次に、第１配線４３ａ、配線４３ｂなどの保護膜として、層間絶縁膜４５をデポする。次に、犠牲膜２３ｂをエッチングするための、エッチング液導入孔となるエッチングホール４６ｂを犠牲膜２３ｂ上に形成する。次に犠牲膜エッチングを、例えばＴＭＡＨエッチング液で行い、犠牲膜２３ｂ部分を空隙５０にする。次に、空隙５０を真空室５１にするため、減圧中で第１封止膜４８ｂをデポし、エッチングホール４６ｂを塞ぐ。これにより、空隙５０は真空室５１となる。次に、可動電極３０ｄ、シールド膜３９上の層間絶縁膜４０，４５、第１封止膜４８ｂを開口し、可動電極開口部５４ｂを形成し、圧力センサ部を外部に開放する。
【００８０】
図２３は、本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。図２４は図２３のＢ−Ｂに沿った断面図である。図１８の平面図のように、可動電極アンカー３１ａの外側に犠牲膜２３ｂが無い領域は、可動電極アンカー３１ａの周辺が全てアンカー構造になる。この領域の可動電極３０ｄは、圧力に対する感度が他の領域の可動電極３０ｄと比べて低くなる。そこで、図２３では可動電極検出領域３０ｅの外周に可動電極補償領域３０ｆを形成する。可動電極補償領域３０ｆにおける可動電極アンカー３１ａの間隔を可動電極検出領域３０ｅにおける可動電極アンカー３１ａの間隔よりも狭くする。
【００８１】
４点支持の正方形の可動電極３０ｄの場合、一つの可動電極３０ｄの幅の４０％程度に可動電極補償領域３０ｆの幅を設定することで、連結しアレイ配置した可動電極３０ｄの全ての領域で圧力変化に対する感度をほぼ同一にすることができる。また、８点支持の正方形の可動電極３０ｄの場合、一つの可動電極３０ｄの幅の１０％程度に可動電極補償領域３０ｆの幅を設定することで、連結しアレイ配置した可動電極３０ｄの全ての領域で圧力変化に対する感度をほぼ同一にすることができる。これにより、連結しアレイ配置した可動電極３０ｄの全体の圧力に対する感度を均一にすることができる。
【００８２】
さらに、可動電極補償領域３０ｆは、可動電極検出領域３０ｅの各可動電極の圧力変化に対する感度を均一にするために配置した領域である。圧力センサ容量に可動電極補償領域３０ｆの容量値が加わらないようにした方が圧力変化に対する感度は良くなる。そのため、可動電極補償領域３０ｆをフィールド酸化膜１９上に形成し、フィールド酸化膜１９で囲まれたフィールド領域の固定電極（第１ウエル１２）上に可動電極検出領域３０ｅだけを形成することが好ましい。
【００８３】
図２５は、本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。図２６は図２５のＣ−Ｃに沿った断面図である。このように、可動電極補償領域３０ｆの直下にはウエル領域１２を形成せず、可動電極検出領域３０ｅの下だけに第１ウエル１２を形成する。これによりプロセスばらつきの影響を受けやすくなるが、感度が高くなる。
【００８４】
図１８〜２６に示したような可動電極アレイ単体１０ａで、必要な感度、初期容量が得られない場合は、可動電極アレイ単体１０ａを並列に接続すればよい。並列接続する場合は、固定電極となる第１ウエル１２と可動電極３０ｄはアルミ配線の配線４３ｂで並列接続する。このとき空隙５０も可動電極アレイ単体１０ａでそれぞれに真空封止して真空室５１を形成した方が、複数個の可動電極アレイを並列接続して大きな容量値変化を得る場合には信頼性の面で有利であり、製造も簡単である。具体的には、一つの可動電極アレイ単体１０ａが故障しても動作する可能性がある。また、犠牲膜エッチング時間が短縮できるため製造時間の短縮と犠牲膜エッチング時の保護が容易になる。
【００８５】
図２７は、可動電極アレイ単体を並列接続した第１の例を示す平面図である。複数の可動電極３０ｄと固定電極となる複数のウエル領域１２をそれぞれ配線４３ｂで並列接続する。このとき、犠牲膜２３ｂとエッチングホール４６ｂを可動電極アレイ単体１０ａ毎に形成することで、一部の可動電極３０ｄが破損し真空室５１が破壊されたとしても、その他の可動電極アレイ単体１０ａが複数並列接続しているため、圧力センサとして機能する。可動電極アレイ単体１０ａのサイズを小さくして並列接続するアレイ単体数を増やす方が信頼性は向上し、製造も容易になるが、チップ面積が大きくなりコストが上昇する。そのため、信頼性と生産性、コストの兼ね合いで最適配置方法を決定する必要がある。
【００８６】
図２８は、可動電極アレイ単体を並列接続した第２の例を示す平面図である。図２９は図２８の１つの可動電極アレイ単体を示す平面図である。複数の可動電極アレイ単体１０ａを並列接続する際に、圧力センサ配置面積を小さくするために、可動電極３０ｄの対向する両端に、第２のウエル領域１２と可動電極３０ｄにそれぞれ接続された引き出し配線である可動電極コンタクトホール４１ｃ、固定電極コンタクトホール４１ｄを形成する。それらの引き出し配線の隣にそれぞれ犠牲膜２３ｂのエッチングホール４６ｂを形成する。エッチングホール４６ｂとコンタクトホール４１ｄを同じ方向に配置したので、大幅な面積縮小が可能になる。図２９では２箇所にエッチングホール４６ｂを配置しているが４箇所に配置してもよい。対角線上に配置する方が犠牲膜２３ｂのエッチング時間は短縮することが可能となり、製造も容易になる。
【００８７】
図３０は、本発明の実施の形態に係る参照用圧力センサを示す平面図である。図２９に示す正方形４点支持可動電極アレイ配置のそれぞれの可動電極３０ｄの中央に参照電極アンカー３１ｂを形成し、圧力が加わった場合の可動電極３０ｄの変形量を小さくしている。参照用圧力センサには参照電極アンカー３１ｂ部分を検出用電極に対して追加しているため、この構造の違いにより、参照用圧力センサの初期容量値は検出電極の初期容量よりも大きくなる。従って、可動電極３０ｄの中央に形成する参照電極アンカー３１ｂの面積はできるだけ小さい方がよい。
【００８８】
図３１は、本発明の実施の形態に係る参照用圧力センサの変形例１を示す平面図である。図３０の参照用圧力センサに対して、更に可動電極３０ｄ上の可動電極開口部５４ｂを形成せずに層間絶縁膜４０，４５、第１封止膜４８ｂを残すことで、圧力が加わった時の容量変化量を更に小さくしている。
【００８９】
図３２は、本発明の実施の形態に係る参照用圧力センサの変形例２を示す平面図である。図３１の参照用圧力センサに対して、各可動電極３０ｄの中央に配置した参照電極アンカー３１ｂを無くし、可動電極３０ｄ上の可動電極開口部５４ｂを形成せずに、層間絶縁膜４０，４５、第１封止膜４８ｂを残す。これにより、圧力が加わった時の容量変化量は大きくなるが、可動電極３０ｄのアンカー配置は検出電極と同じであるため、精度の良い容量補正が可能である。
【００９０】
図３３は、本発明の実施の形態に係る圧力センサ領域の変形例を示す断面図である。連結しアレイ配置した複数の可動電極の中央部の１箇所にエッチングホール４６ｂを形成する。エッチングホール４６ｂを中央だけに配置すると犠牲膜２３ｂのエッチングは中央から同心円状に反応が進むため、犠牲膜２３ｂの両端にエッチングホール４６ｂを配置した場合と比較して２倍以上のエッチング時間が必要になる。但し、真空封止部分が１箇所でよいため、信頼性の向上とチップサイズの縮小が可能である。
【００９１】
図３４は、本発明の実施の形態に係る圧力センサ領域の変形例を示す平面図である。図２３の可動電極アレイ配置に対して、可動電極３０ｄとエッチングホール４６ｂとの間において犠牲膜２３ｂ上に、可動電極３０ｄと同じ材料からなる犠牲膜保護膜３０ｇを可動電極３０ｄと同時に形成する。これにより、プロセス中の犠牲膜２３ｂの薄膜化を防止することができる。また、犠牲膜２３ｂのエッチング処理時のプロセス安定化を図ることができる。
【００９２】
以上説明したように、本実施の形態では、半導体基板１１上に第１のウエル領域１４と、固定電極となる第２のウエル領域１２とを同時に形成する。第１及び第２のウエル領域上にそれぞれ第１のゲート絶縁膜２２ａと固定電極保護膜２２ｂを同時に形成する。第１のゲート絶縁膜２２ａと固定電極保護膜２２ｂ上にそれぞれフローティングゲート電極２３と犠牲膜２３ｂを同時に形成する。フローティングゲート電極２３と犠牲膜２３ｂ上にそれぞれ第２のゲート絶縁膜２５ａ，２７ａと可動電極保護膜２５ｂ，２７ｂを同時に形成する。第２のゲート絶縁膜２５ａ，２７ａと可動電極保護膜２５ｂ，２７ｂ上にそれぞれゲート電極３０ｃと可動電極３０ｄを同時に形成する。このようにＭＯＳ構造の形成プロセスと圧力センサの形成プロセスを共通化することにより、容易に製造することができる。よって、製造工程の増加を抑えて、生産コストの削減に寄与することができる。また、半導体圧力センサを形成するための製造工程を追加する必要なないため、熱処理に伴うＭＯＳ領域１７へのダメージ及びドライエッチング等によるダメージを防止することができる。また、半導体圧力センサとしての特性劣化を防止することができる。
【００９３】
また、ゲート電極３０ａ，３０ｂ，３０ｃの膜を形成するための薄い膜で可動電極３０ｄを形成することができ、ＥＰＲＯＭのフローティングゲート電極２３を形成するための薄い膜で犠牲膜２３ｂを形成して狭い空隙５０（真空室５１）を形成することができる。これにより、小型、低コストで高性能のＣＭＯＳプロセスと標準化された半導体圧力センサを簡単に形成することができる。
【００９４】
また、ＭＯＳ領域１７のゲート電極３０ｃ等と圧力センサ領域１６の可動電極３０ｄ等が層間絶縁膜４０，４５で覆われた状態で犠牲膜２３ｂを除去する。この層間絶縁膜４０，４５は圧力センサ領域１６とＭＯＳ領域１７で同時に形成される。これにより、犠牲膜２３ｂを除去する前に、圧力センサ領域１６を保護する膜を別途形成する必要がなく、犠牲膜２３ｂを除去した後に保護膜を別途除去する必要もなくなる。この結果、製造工程を削減し、生産コストを低減することができる。また、層間絶縁膜４０，４５によって、圧力センサ領域１６とＭＯＳ領域１７へのプロセスダメージを抑制することができる。また、可動電極３０ｄ上には十分な剛性があるため、空隙５０を形成し、空隙５０を真空封止して真空室５１とする工程において、可動電極３０ｄのスティッキングを防止することができる。
【００９５】
また、圧力センサ領域１６では、シールド膜３９を絶縁膜３８を介して可動電極３０ｄ上に形成する。このように可動電極３０ｄをシールド膜３９で覆うことで外部と直接接触するのを防止することができる。また、シールド膜３９は導電性のポリシリコン膜からなり、接地電位に接続されている。これにより、可動電極３０ｄに対する外部からの電荷等の影響を遮断することができるため、半導体圧力センサとしての特性の変動を抑制することができる。
【００９６】
また、可動電極３０ｄ上において層間絶縁膜４０，４５をエッチングして可動電極開口部５４ｂを形成する際に、シールド膜３９はエッチングストッパーとして機能する。これにより、エッチング処理に伴うダメージから可動電極３０ｄを保護することができる。また、シールド膜３９の膜厚（導電性のポリシリコン膜の膜厚）を調整することによって、可動電極３０ｄの応力特性及び圧力検出感度特性を制御することができる。
【００９７】
空隙の幅が狭いため、可動電極３０ｄのサイズを最適化することにより、可動電極３０ｄに過剰な圧力が加わった時に、可動電極０ｄの破壊を防止するストッパー機能を設けることができる。これにより、高信頼性の半導体圧力センサを形成することができる。
【符号の説明】
【００９８】
１１  半導体基板、１２，１４  ウエル領域、１６ａ  検出用圧力センサ、１６ｂ  参照用圧力センサ、１９  フィールド酸化膜、２２ａ  ゲート絶縁膜、２２ｂ  固定電極保護膜、２３  フローティングゲート電極、２３ｂ  犠牲膜、２５ａ，２７ａ  ゲート絶縁膜、２５ｂ，２７ｂ  可動電極保護膜、３０ｃ  ゲート電極、３０ｄ  可動電極、３０ｅ  可動電極検出領域、３０ｆ  可動電極補償領域、３０ｇ  犠牲膜保護膜、３１ａ  可動電極アンカー、３１ｂ  参照電極アンカー、３８  絶縁膜、３９  シールド膜、４０，４５  層間絶縁膜、４６ｂ  エッチングホール、４８ｂ  第１封止膜、４９  封止領域、５０  空隙、５１  真空室、５２ｂ  第２封止膜、５４ｂ  可動電極開口部、５４ｃ  封止領域開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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