(57)【要約】【課題】画素の微細化が可能であり、感度の向上と飽和電荷量の向上を図り、かつ、スミアノイズを低減して良好な画質を実現する、固体撮像装置を提供する。【解決手段】基板の光入射側の上に形成された光電変換部と、この光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、光入射側とは反対の側の基板内の、入射光が集光される集光領域以外の領域に形成され、第１電荷蓄積部と基板の深さ方向に積層されて形成された、第２電荷蓄積部と、光入射側とは反対の側の基板内の、集光領域以外の領域に形成され、信号電荷を電圧に変換するフローティングディフュージョン部とを備えた固体撮像装置を構成する。【選択図】図２
2015228388.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成する光電変換部と、
前記光入射側の前記基板内に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、
前記光入射側とは反対の側の前記基板内の、入射光が集光される集光領域以外の領域に形成され、前記第１電荷蓄積部と前記基板の深さ方向に積層されて形成された、第２電荷蓄積部と、
前記光入射側とは反対の側の前記基板内の、前記集光領域以外の領域に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部とを備えた
固体撮像装置。
【請求項２】
前記集光領域は、光電界強度がピーク光電界強度の１／ｅまでの範囲である、請求項１に記載の固体撮像装置。
【請求項３】
前記光入射側とは反対の側の前記基板内の、前記集光領域に形成され、前記フローティングディフュージョン部をリセットするためのリセット部をさらに備えた、請求項１に記載の固体撮像装置。
【請求項４】
前記光入射側とは反対の側の前記基板内の、前記集光領域に形成され、前記第１電荷蓄積部から電荷を排出する排出部をさらに備えた、請求項１に記載の固体撮像装置。
【請求項５】
前記第１電荷蓄積部から前記第２電荷蓄積部へ前記信号電荷を転送する、縦型のゲート電極をさらに備えた、請求項１に記載の固体撮像装置。
【請求項６】
前記第１電荷蓄積部から前記排出部へ電荷を排出する、縦型のゲート電極をさらに備えた、請求項４に記載の固体撮像装置。
【請求項７】
前記基板内の内部電界により、前記光電変換部で生成された前記信号電荷が、前記第１電荷蓄積部に集まる構成を有する、請求項１に記載の固体撮像装置。
【請求項８】
透明電極による外部電界により、前記光電変換部で生成された前記信号電荷が、前記第１電荷蓄積部に集まる構成を有する請求項１に記載の固体撮像装置。
【請求項９】
前記光電変換部が遮光部を兼ねる、請求項１に記載の固体撮像装置。
【請求項１０】
前記光電変換部は、カルコパイライト構造の化合物半導体で形成された光電変換膜を有する、請求項１に記載の固体撮像装置。
【請求項１１】
前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体で形成されている、請求項１０に記載の固体撮像装置。
【請求項１２】
前記光電変換部は、シリサイド系材料で形成された光電変換膜を有する、請求項１に記載の固体撮像装置。
【請求項１３】
前記光電変換膜は、前記基板上において、前記基板に格子整合するように形成されている、請求項１０に記載の固体撮像装置。
【請求項１４】
前記基板は、オフ基板である、請求項１３に記載の固体撮像装置。
【請求項１５】
前記光電変換部は前記基板よりも電子親和力が大きく、前記光電変換部と前記基板との間に形成され、電子親和力が前記基板の電子親和力と前記光電変換部の電子親和力の間になるように形成されている中間層をさらに備えた、請求項１に記載の固体撮像装置。
【請求項１６】
前記光電変換部は、有機材料で形成された光電変換膜を有する、請求項１に記載の固体撮像装置。
【請求項１７】
前記光電変換部の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成され、隣接する画素の間を分離する画素分離部を含む、請求項１０に記載の固体撮像装置。
【請求項１８】
前記光電変換部と前記フローティングディフュージョン部と前記第１電荷蓄積部と前記第２電荷蓄積部とを含む画素を複数有し、前記複数の画素が２次元アレイ状に配列され、前記第１電荷蓄積部に蓄積された信号電荷は、全画素同時に前記第２電荷蓄積部に転送されて前記第２電荷蓄積部で保持され、前記第２電荷蓄積部に保持された信号電荷は、画素の行毎に前記フローティングディフュージョン部に転送される、請求項１に記載の固体撮像装置。
【請求項１９】
光学レンズと、
基板と、前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成する光電変換部と、前記光入射側の前記基板内に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記光入射側とは反対の側の前記基板内の、入射光が集光される集光領域以外の領域に形成され、前記第１電荷蓄積部と前記基板の深さ方向に積層されて形成された、第２電荷蓄積部と、前記光入射側とは反対の側の前記基板内の、前記集光領域以外の領域に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部とを備えた固体撮像装置と、
前記固体撮像装置からの出力信号を処理する信号処理回路を備えた
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置に係わる。また、本技術は、固体撮像装置を備えた電子機器に係わる。
【背景技術】
【０００２】
固体撮像装置として、例えば、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積した光電荷を、ＭＯＳトランジスタを介して読み出す、ＣＭＯＳ（Complementary Metal Oxide Semicondoctor）型イメージセンサがある。
【０００３】
このＣＭＯＳ型イメージセンサでは、画素毎、行毎等でフォトダイオードに蓄積した光電荷を読み出し動作を実行する。そのため、光電荷を蓄積する露光期間が全ての画素で一致させることができず、被写体が動いている場合等では、撮像時に歪みが発生する。
【０００４】
そこで、全画素で同一の露光時間で撮像を行う、グローバル露光が実施されている。
【０００５】
そして、グローバル露光を実現する方法の一つとして、機械的な遮光手段を用いるメカニカルシャッター方式が広く使われている。
メカニカルシャッター方式では、機械的にメカニカルシャッターを開閉することによって、露光期間を全画素で一致させている。そして、メカニカルシャッターが閉じて実質的に光電荷が蓄積されない状態になってから、信号を順次読み出す。
ただし、メカニカルシャッター方式では、機械的な遮光手段が必要となるため、小型化が難しい。また、機械駆動速度に限界があるため、電気的な方法よりも同時性に劣る。
【０００６】
また、メカニカルシャッター方式を採用しないで、電気的な制御によって全画素を同時に駆動してグローバル露光を実現する、グローバルシャッター方式も使われている。具体的には、画素アレイのフォトダイオードを全画素行で同時にリセット駆動することにより、画素アレイ全体で信号電荷の蓄積を同時に開始する。そして、フローティングディフュージョン等の電荷蓄積部へ全画素行で同時に転送駆動することにより、画素アレイ全体で信号電荷の蓄積を同時に終了させる。
なお、電荷蓄積部に蓄えられた信号電荷の読み出しは、行順次走査で行われる。
【０００７】
このグローバルシャッター方式を採用する場合には、電荷蓄積部の上層に遮光膜等を設ける必要がある。これは、順次信号を読み出す期間の間に光が電荷蓄積部に入射すると、それがノイズとして信号に付加されるので、これを防ぐためである。
ただし、遮光膜を設けた場合には、フォトダイオードの開口面積が小さくなり、感度低下を招くとともに、飽和感度も低下する。また、電荷蓄積部が、光が入射するフォトダイオードから横方向に、比較的距離が近い位置に設けられるため、信号読出し中に、光の回折現象や散乱現象等によって、光が漏れて蓄積部に入射してノイズが増加することがある。これら飽和感度の低下やノイズの増加の結果として、画質劣化をもたらすことになる。
【０００８】
さらに、電荷蓄積部をシリコン基板に形成された浮遊拡散層により構成すると、シリコン基板と酸化膜との界面の結晶欠陥により暗電流が発生しやすくなるが、浮遊拡散層に電荷を保持する際に、画素を読み出す順番によって信号レベルに加わる暗電流に差が発生する。この暗電流の差は、リセットレベルによるノイズ除去ではキャンセルできない。
【０００９】
上述した暗電流の差を除去できない問題点を解決する手法として、画素内に浮遊拡散層とは別に、電荷を蓄積するメモリ部を搭載した構成が提案されている（例えば、特許文献１や特許文献２を参照）。メモリ部はフォトダイオードで蓄積した光電荷を一時的に保持する。フォトダイオードで蓄積した光電荷をメモリ部に転送するために、転送ゲートが設けられる。
しかし、このようなメモリ部を設ける構造では、さらにメモリ部も遮光する必要があり、画素面積に対して遮光する面積が大きくなり、開口面積はさらに小さくなるため、さらに感度低下を招くとともに、飽和感度も低下する。
【００１０】
一方、入射光に対する画素の開口面積を広げる手段として、裏面照射型の固体撮像装置がある。裏面照射型の固体撮像装置では、光入射面（裏面）の反対側の基板面(表面)に、トランジスタや配線等で構成される回路を形成するので、光入射側で画素の開口を大きくとれる特長があるために、微細化が可能となる。
【００１１】
ところで、裏面照射型の固体撮像装置において、グローバルシャター機能を追加する場合には、半導体基板の表面側まで光が進入することを防ぐために、光入射側に遮光膜を形成する構成が採られる。この場合、遮光膜を大きく形成すると、画素の開口面積が小さくなって微細化を困難にする結果となる。
これを無くす手段として、シリコン基板の外部にキャパシタを設けた構造が提案されている（例えば、特許文献３を参照。）。しかし、この構造では、キャパシタから発生する暗電流が大きく、高画質のものは得られない。
【００１２】
さらに、裏面照射型の固体撮像装置の光電変換膜に吸収係数が高いものを利用することで遮光膜を兼用して、結果としてグローバルシャッター機能を持たせる構成が提案されている（例えば、特許文献４を参照）。
この構成によれば、基板の光入射側に光電変換膜を設けることによって、蓄積部に光が入射してスミアノイズとなるのを防ぐことができる。
この構成では、光電変換膜で生成された電荷を一旦溜める第１の蓄積部と、露光後に順次信号を読み出す期間中に信号を保持するための第２の蓄積部が存在する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特表２００７−５０３７２２号公報
【特許文献２】特開２００６−３１１５１５号公報
【特許文献３】特開平４−２８１６８１号公報
【特許文献４】特開２０１２−４４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の光電変換膜を設けた構成では、第１の蓄積部と第２の蓄積部とを基板の横方向に配置していたため、画素の微細化が困難になっていた。
【００１５】
本技術の目的は、画素の微細化が可能であり、感度の向上と飽和電荷量の向上を図り、かつ、スミアノイズを低減して良好な画質を実現する、固体撮像装置を提供するものである。また、本技術の目的は、この固体撮像装置を備えた電子機器を提供するものである。
【課題を解決するための手段】
【００１６】
本技術の固体撮像装置は、基板と、この基板の光入射側の上に形成され、光量に応じた信号電荷を生成する光電変換部と、光入射側の基板内に形成され、光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部とを備える。
また、光入射側とは反対の側の基板内の、入射光が集光される集光領域以外の領域に形成され、第１電荷蓄積部と前記基板の深さ方向に積層されて形成された、第２電荷蓄積部を備える。
さらに、光入射側とは反対の側の基板内の、集光領域以外の領域に形成され、信号電荷を電圧に変換するフローティングディフュージョン部とを備える。
【００１７】
本技術の電子機器は、光学レンズと、上記本技術の固体撮像装置と、固体撮像装置からの出力信号を処理する信号処理回路を備えたものである。
【００１８】
上述の本技術の固体撮像装置の構成によれば、光電変換部が基板の光入射側の上に形成されていることにより、基板内に光電変換部を設ける必要がないことから、画素の微細化が可能となる。
さらに、第２電荷蓄積部が第１電荷蓄積部と基板の深さ方向に積層されて形成されているため、さらなる画素の微細化が図られる。
また、第１電荷蓄積部と第２電荷蓄積部とフローティングディフュージョン部を設けたことにより、第１電荷蓄積部に蓄積した信号電荷を、フローティングディフュージョン部に転送する前に、いったん第２電荷蓄積部に転送して保持させることができる。これにより、グローバルシャッター方式の全画素同時の露光が可能になる。
【００１９】
さらに、上述の本技術の固体撮像装置の構成によれば、第２電荷蓄積部とフローティングディフュージョン部が、入射光が集光される集光領域以外の領域に形成されているので、第２電荷蓄積部とフローティングディフュージョン部への入射光量が低減される。これにより、光の入射によって発生する、スミアノイズが低減されるため、高いＳ／Ｎ比が得られる。
【００２０】
上述の本技術の電子機器の構成によれば、本技術の固体撮像装置を備えているので、固体撮像装置において、画素の微細化を図り、全画素同時の露光が可能になり、高いＳ／Ｎ比が得られる。
【発明の効果】
【００２１】
上述の本技術によれば、画素の微細化を図ることができるため、固体撮像装置及び固体撮像装置を備えた電子機器の小型化や多画素化を図ることが可能になる。そして、多画素化を図ることによって、高解像度の画像を提供することが可能になる。
また、本技術によれば、全画素同時の露光が可能になるため、動きのある被写体を撮像したときの歪みの発生を防止することができる。そして、遮光膜を設けなくても全画素同時の露光が可能になるため、遮光膜を設けた場合と比較して、開口を広くして、感度の向上と飽和電荷量の向上を図ることができる。
また、本技術によれば、スミアノイズが低減されて、高いＳ／Ｎ比が得られるため、良好な画質を実現することができる。
【００２２】
従って、本技術により、高い感度と高い飽和電荷量を有し、かつ、高解像度で良好な画質を有する画像を提供することが可能な固体撮像装置、並びに、固体撮像装置を備えた電子機器を実現することが可能になる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態の固体撮像装置の概略構成図（平面図）である。
【図２】第１の実施の形態の固体撮像装置の画素領域における断面図である。
【図３】第１の実施の形態の固体撮像装置の画素の等価回路図である。
【図４】様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を示す図である。
【図５】カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その１）である。
【図６】カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その２）である。
【図７】様々なシリサイド系材料におけるフォトンエネルギーと消衰係数ｋとの関係を示す図である。
【図８】Ａ、Ｂ  画素における各部の配置を説明する図である。
【図９】シミュレーションを行った固体撮像装置の構造を示す図である。
【図１０】図９の構造の固体撮像装置において、光が伝達する様子をシミュレーションした結果を示す図である。
【図１１】第１の実施の形態の固体撮像装置の駆動方法のタイミングチャートである。
【図１２】第１の実施の形態の固体撮像装置の動作を示す図である。
【図１３】Ａ〜Ｃ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図１４】Ｄ〜Ｇ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図１５】光電変換部の形成に使用するＭＯＣＶＤ装置を示す図である。
【図１６】光電変換部の形成に使用するＭＢＥ装置を示す図である。
【図１７】Ａ〜Ｃ  第１の実施の形態の固体撮像装置の他の製造方法を示す製造工程図である。
【図１８】オフ基板上に光電変換部を形成したときの原子配列を示す図である。
【図１９】第１の実施の形態に対する第１変形例の固体撮像装置の概略構成図（要部の断面図）である。
【図２０】Ａ、Ｂ  図１９の基板と光電変換部の垂直方向の断面バンド構造を示す図である。
【図２１】図１９の光電変換部の水平方向の断面バンド構造を示す図である。
【図２２】第１の実施の形態に対する第２変形例の固体撮像装置の概略構成図（要部の断面図）である。
【図２３】第１の実施の形態に対する第３変形例の固体撮像装置の概略構成図（要部の断面図）である。
【図２４】第２の実施の形態の固体撮像装置の概略構成図（要部の断面図）である。
【図２５】第２の実施の形態の固体撮像装置の画素の等価回路図である。
【図２６】第２の実施の形態の固体撮像装置の駆動方法のタイミングチャートである。
【図２７】第２の実施の形態の固体撮像装置の動作を示す図である。
【図２８】第３の実施の形態の電子機器の概略構成図（ブロック図）である。
【発明を実施するための形態】
【００２４】
以下、本技術を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態（固体撮像装置）
２．第１の実施の形態に対する第１変形例
３．第１の実施の形態に対する第２変形例
４．第１の実施の形態に対する第３変形例
５．第１の実施の形態に対する第４変形例
６．第２の実施の形態（固体撮像装置）
７．第３の実施の形態（電子機器）
【００２５】
＜１．第１の実施の形態＞
第１の実施の形態の固体撮像装置の概略構成図（平面図）を、図１に示す。
本実施の形態は、本技術を、ＣＭＯＳ型イメージセンサに適用した場合である。
【００２６】
図１に示すように、本実施の形態の固体撮像装置１は、シリコンからなる基板１１上に配列された複数の画素２から構成される画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８を有して構成される。
【００２７】
画素２は、フォトダイオードからなる光電変換部と、複数の画素トランジスタとから構成され、基板１１上に２次元アレイ状に規則的に複数配列される。
画素２を構成する画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタが挙げられる。
【００２８】
画素領域３は、２次元アレイ状に規則的に配列された複数の画素２から構成される。画素領域３は、入射した光を光電変換して生成した信号電荷を増幅して、カラム信号処理回路５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とから構成されている。黒基準画素領域は、通常、有効画素領域の外周部に形成されている。
【００２９】
制御回路８は、垂直同期信号、水平同期信号、マスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等の動作の基準となる、クロック信号や制御信号等を生成する。そして、制御回路８で生成されたクロック信号や制御信号等は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等に入力される。
【００３０】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、各画素２のフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
【００３１】
カラム信号処理回路５は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の外周部に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に設けられている。
【００３２】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順に選択して、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３３】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して供給される信号に対して、信号処理を行って出力する。
【００３４】
次に、本実施の形態の固体撮像装置１の各画素２の構成について説明する。
本実施の形態の固体撮像装置１は、半導体基板の表面側を回路形成面として、半導体基板の裏面側を光入射面とした、裏面照射型構造の固体撮像装置である。
本実施の形態の固体撮像装置１の画素領域３における概略断面図を、図２に示す。また、本実施の形態の固体撮像装置１の各画素２の等価回路図を、図３に示す。なお、図２では、各画素２を構成する画素トランジスタの一部を回路図で示している。
【００３５】
図２に示すように、本実施の形態の固体撮像装置１は、第１電荷蓄積部５２、第２電荷蓄積部２５、フローティングディフュージョン部３４、及び複数の画素トランジスタが形成された基板１２を備える。
また、本実施の形態の固体撮像装置１は、基板１２の表面側に図示しない配線層を備えている。さらに、基板１２の光入射面となる裏面側には、積層して形成された、光電変換部５０、ｐ型半導体層５８、透明電極５７、カラーフィルタ層２３、オンチップレンズ２４を備える。
【００３６】
基板１２は、ｎ型の半導体基板（例えばｎ型のシリコン基板）で構成されており、例えば、３μｍ〜５μの厚さに形成されている。
また、各画素２を構成する不純物領域が形成される画素領域３は、第２導電型（本実施の形態ではｐ型）のウェル領域１３とされている。そして、各画素２は、基板１２に形成された画素分離部５３により区画されている。画素分離部５３は、基板１２の裏面側から所望の深さに形成された、高濃度のｐ型半導体層で形成されており、隣り合う画素を電気的に分離するように設けられている。
【００３７】
そして、ｐ型のウェル領域１３内に、各画素２を構成する第１電荷蓄積部５２や第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタを構成するソース・ドレイン領域２９，３５が形成される。
また、各画素２は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、第１リセットトランジスタＴｒ３、第２リセットトランジスタＴｒ４、増幅トランジスタＴｒ５、選択トランジスタＴｒ６の６つの画素トランジスタを備える。
【００３８】
第１電荷蓄積部５２は、基板１２の裏面側（光入射側）から所定の深さにまで形成されたｎ型半導体層で構成されている。第１電荷蓄積部５２は、対応する画素毎に形成されており、各画素では、画素分離部５３に区画された単位画素の領域内全域に形成されている。
この第１電荷蓄積部５２は、後述する光電変換部５０で生成された信号電荷を蓄積する蓄積部として機能する。
【００３９】
また、第１電荷蓄積部５２は、ｎ型の不純物濃度が基板の裏面側から深さ方向に向かって高くなるように、不純物を分布させた構成とすることが好ましい。このような構成とすることにより、第１電荷蓄積部５２を、基板１２の深さ方向にポテンシャル電位が高くなるようなポテンシャル勾配とすることができる。これにより、ポテンシャル勾配によって基板内に内部電界が生じて、この内部電界によって、光電変換部５０から移動してきた信号電荷（本実施の形態では電子）が、第１電荷蓄積部５２内において、基板１２表面側に自動的に移動する。
【００４０】
第２電荷蓄積部２５は、基板１２の表面側（光入射側とは反対の側）に形成されたｎ型半導体層で構成されている。第２電荷蓄積部２５は、基板１２の深さ方向（厚さ方向）において、第１電荷蓄積部５２と重なる位置に配置されている。即ち、第２電荷蓄積部２５は、基板１２の深さ方向において、第１電荷蓄積部５２の表面側に形成されている。このとき、第１電荷蓄積部５２を構成するｎ型半導体層と、第２電荷蓄積部２５を構成するｎ型半導体層とは、ｐ型のウェル領域１３を介して、それぞれのｎ型半導体層同士が電気的に分離されて配置されている。
また、第１電荷蓄積部５２から第２電荷蓄積部２５への信号電荷の読み出しをより完全なものとするため（即ち、転送残りを減らすため）、第２電荷蓄積部２５の不純物濃度を、第１電荷蓄積部５２の不純物濃度よりも高くすることが望ましい。
【００４１】
また、第２電荷蓄積部２５を構成するｎ型半導体層よりも表面側には、第２電荷蓄積部２５に接するように、薄いｐ型半導体層２６が形成されている。このｐ型半導体層２６により、基板１２の表面側に形成される配線層（図示せず）を構成する酸化膜と基板との界面で起こる暗電流の発生を抑制することができる。
【００４２】
なお、図２では、２つの画素のそれぞれにおいて、画素の右側と画素の左側とに第２電荷蓄積部２５及びｐ型半導体層２６が形成されている。これらの層２５，２６は、画素の周辺部全周にわたって形成されており、図２に示していない位置で、画素の右側と画素の左側にそれぞれ形成された部分が繋がって一体化されている。
【００４３】
フローティングディフュージョン部３４は、基板１２の表面側に形成されている。フローティングディフュージョン部３４は、高濃度のｎ型半導体層で構成されている。
その他、各画素トランジスタを構成するソース・ドレイン領域が、基板１２の表面側に形成されている。図２では、第１リセットトランジスタＴｒ３と第２リセットトランジスタＴｒ４のそれぞれを構成するドレイン３５，２９を代表して示している。
【００４４】
各画素トランジスタを構成するソース・ドレイン領域についても、フローティングディフュージョン部３４と同様に、高濃度のｎ型半導体層で構成されている。フローティングディフュージョン部３４及び各画素トランジスタを構成するソース・ドレイン領域も、基板１２の深さ方向に第１電荷蓄積部５２と重なる位置に形成されて、ｐ型のウェル領域１３を介して、ｎ型半導体層同士が接続しないように形成されている。
【００４５】
第１転送トランジスタＴｒ１は、ソースとなる第１電荷蓄積部５２と、ドレインとなる第２電荷蓄積部２５と、第１転送ゲート電極２７とで構成されている。第１転送トランジスタＴｒ１を構成する第１転送ゲート電極２７は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、第２電荷蓄積部２５を貫通して第１電荷蓄積部５２に達する深さに形成されている。この第１転送ゲート電極２７は、基板１２から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
【００４６】
なお、図２では示していないが、第１転送ゲート電極２７を形成する場合、トレンチの側面及び底面に薄くｐ型半導体層が形成されていても良い。トレンチの側面及び底面にｐ型半導体層を薄く形成することにより、トレンチ部と基板１２との界面で発生する暗電流を抑制することができる。
【００４７】
そして、第１転送ゲート電極２７には、図３に示すように、第１転送パルスφＴＲＧ１を供給する配線が接続されている。第１転送トランジスタＴｒ１では、第１転送ゲート電極２７に所望の第１転送パルスφＴＲＧ１が印加されることにより、第１電荷蓄積部５２に蓄積された信号電荷を第２電荷蓄積部２５に読み出すことができる。この場合、第１転送ゲート電極２７に沿ってチャネルが形成され、信号電荷は、第１転送ゲート電極２７に沿って第２電荷蓄積部２５に移動する。
【００４８】
第２転送トランジスタＴｒ２は、ソースとなる第２電荷蓄積部２５と、ドレインとなるフローティングディフュージョン部３４と、第２転送ゲート電極３２とで構成されている。第２転送トランジスタＴｒ２を構成する第２転送ゲート電極３２は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート電極２８を介して形成されている。
そして、第２転送ゲート電極３２には、図３に示すように、第２転送パルスφＴＲＧ２を供給する配線が接続されている。第２転送トランジスタＴｒ２では、第２転送ゲート電極３２に所望の第２転送パルスφＴＲＧ２が印加されることにより、第２電荷蓄積部２５に蓄積された信号電荷をフローティングディフュージョン部３４に読み出すことができる。
【００４９】
第１リセットトランジスタＴｒ３は、ソースとなるフローティングディフュージョン部３４と、電源電圧Ｖｄｄに接続されているドレイン（リセット部）３５と、第１リセットゲート電極３３とで構成されている。第１リセットトランジスタＴｒ３を構成する第１リセットゲート電極３３は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート絶縁膜２８を介して形成されている。
そして、第１リセットゲート電極３３には、図３に示すように、第１リセットパルスφＲＳＴ１を供給する配線が接続されている。第１リセットトランジスタＴｒ３では、第１リセットゲート電極３３に所望の第１リセットパルスφＲＳＴ１が印加されることにより、フローティングディフュージョン部３４の電位が電源電圧Ｖｄｄにリセットされる。
【００５０】
第２リセットトランジスタＴｒ４は、ソースとなる第１電荷蓄積部５２と、電源電圧Ｖｄｄに接続されているドレイン（排出部）２９と、第２リセットゲート電極３０とで構成されている。第２リセットトランジスタＴｒ４を構成する第２リセットゲート電極３０は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、ドレイン２９を貫通して第１電荷蓄積部５２に達する深さに形成されている。この第２リセットゲート電極３０は、基板１２の表面側から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
【００５１】
そして、第２リセットゲート電極３０には、図３に示すように、第２リセットパルスφＲＳＴ２を供給する配線が接続されている。第２リセットトランジスタＴｒ４では、第２リセットゲート電極３０に所望の第２リセットパルスφＲＳＴ２が印加されることにより、第２電荷蓄積部２５の電位が電源電位Ｖｄｄにリセットされる。この場合、第２リセットゲート電極３０に沿ってチャネルが形成され、信号電荷は第２リセットゲート電極３０に沿ってドレイン（排出部）２９に排出される。
【００５２】
増幅トランジスタＴｒ５は、電源電圧Ｖｄｄに接続されたドレインと、選択トランジスタＴｒ６のドレインを兼ねるソースと、増幅ゲート電極４５とで構成されている。図３に示すように、増幅トランジスタＴｒ５のソース・ドレイン間の増幅ゲート電極４５は、フローティングディフュージョン部３４に接続されている。
この増幅トランジスタＴｒ５は、電源電圧Ｖｄｄを負荷とするソースフォロア回路を構成しており、フローティングディフュージョン部３４の電位変化に応じた画素信号が増幅トランジスタＴｒ５から出力される。
【００５３】
選択トランジスタＴｒ６は、増幅トランジスタＴｒ５のソースを兼ねるドレインと、垂直信号線９に接続されているソースと、選択ゲート電極４６とで構成されている。図３に示すように、選択トランジスタＴｒ６のソース・ドレイン間の選択ゲート電極４６には、選択パルスφＳＥＬを供給する配線が接続されている。画素毎に選択パルスφＳＥＬが選択ゲート電極４６に供給されることにより、増幅トランジスタＴｒ５で増幅された画素信号が選択トランジスタＴｒ６を介して垂直信号線９に出力される。
【００５４】
なお、図２に示す断面構成では、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を回路図で示し、断面構成の図示を省略したが、実際には、基板１２の深さ方向において、第１電荷蓄積部５２と重なる位置に形成される。また、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を構成するソース・ドレイン領域も、例えば第１リセットトランジスタＴｒ３を構成するソース・ドレイン領域と同様の構成を有しているものである。
【００５５】
基板１２の表面側には、図示を省略するが、層間絶縁膜を介して複数層に積層された配線層が形成されている。これらの配線層を介して、各画素トランジスタに所望のパルスが供給され、各画素２の信号電荷が読み出される。
【００５６】
光電変換部５０は、入射した光の量に応じた信号電荷を生成できる光電変換材料で構成されており、基板１２の裏面側に積層して形成され、ｎ型半導体層からなる第１電荷蓄積部５２の上面を被覆するように、画素領域全体に設けられている。
また、光電変換部５０は、遮光膜を兼ねる構成とされている。即ち、光電変換部５０に入射した光は、ここにおいて光電変換され、基板１２側には入射しない構成とされている。また、光電変換部５０においても、画素分離部（以下、光電変換部側画素分離部５１）が形成されており、光電変換部５０が画素毎に区画されている。
【００５７】
このような光電変換部５０を構成する材料としては、カルコパイライト構造の化合物半導体を用いることができる。例えば、ＣｕＩｎＳｅ２を用いることができる。
様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を、図４に示す。図４に示すように、ＣｕＩｎＳｅ２の光吸収係数は、他の材料よりも高く、特に、シリコン単結晶（図４ではｘ−Ｓｉ）と比較して、約２桁高い。このため、ＣｕＩｎＳｅ２からなる光電変換部は、光電変換部としての機能だけではなく、可視光を遮光する機能を好適に果たすことができる。
【００５８】
光電変換部５０として用いられる材料は、可視光線の吸収係数がシリコンからなる基板１２よりも高く、光電変換機能が発現する材料であれば、単結晶、多結晶、アモルファスのいずれの結晶構造であってもよい。
また、光電変換部５０を構成するカルコパイライト材料として、ＣｕＩｎＳｅ２以外の他のカルコパイライト材料を用いても良い。他のカルコパイライト材料もＣｕＩｎＳｅ２と同様に吸収係数が高いため、他のカルコパイライト材料を用いても、光電変換部と遮光部とを兼ねることができる。例えば、銅−アルミニウム−銀−ガリウム−インジウム−イオウ−セレン（ＣｕＡｌＡｇＧａＩｎＳＳｅ）系混晶または銅−アルミニウム−銀−ガリウム−インジウム−亜鉛−イオウ−セレン（ＣｕＡｌＡｇＧａＩｎＺｎＳＳｅ）系混晶からなるカルコパイライト系化合物半導体からなる光電変換膜などがある。
このとき、結晶欠陥を減らすために、光電変換部５０の光電変換膜を基板と格子整合させることが望ましい。
【００５９】
カルコパイライト材料について、格子定数とバンドギャップとの関係を、図５及び図６に示す。図５に示すように、様々なカルコパイライト材料がある。
このうち、図６に示すように、ＣｕＡｌＧａＩｎＳＳｅ系混晶は、その格子定数をシリコンの格子定数５．４３Åに格子整合させたヘテロエピタキシーとなるように、組成を制御することができるので、結晶欠損を減少させることができる。
このため、ＣｕＡｌＧａＩｎＳＳｅ系混晶をシリコンからなる基板１２上に単結晶薄膜としてエピタキシャル成長させることが可能であり、ヘテロ界面で発生するミスフィット転移等の結晶欠陥を減少させることができる。
このような結晶欠陥は、バンドギャップ中に深い準位を形成し、この準位に捕獲された電子または正孔等のキャリアが、吐き出されるために、信号に付加される形で暗電流(ノイズ)となる。特に、深い準位では、吐き出されるまでの時定数が長いために、実用上、ノイズ発生が問題となる。
従って、格子整合させたヘテロエピタキシーによって、結晶欠陥を減らすことにより、暗電流の発生を抑制し、ノイズを減少させることができる。
【００６０】
また、光電変換部５０を構成するカルコパイライト材料は、その導電型がｐ型、ｎ型、ｉ型のいずれであってもよい。ただし、光電変換部５０で生成された信号電荷が第１電荷蓄積部５２側に移動するように、光電変換部５０内のポテンシャル電位が変化するように不純物濃度を変化させることが好ましい。本実施の形態のように、電子を信号電荷として用いる場合には、基板１２に向かってポテンシャル電位が高くなるように光電変換部５０を構成することで、光電変換部５０で生成した信号電荷がポテンシャル勾配に沿って移動し、第１電荷蓄積部５２に蓄積される。
【００６１】
光電変換部５０を構成するその他の材料としては、シリサイド系の材料を用いることもできる。様々なシリサイド系材料におけるフォトンエネルギーと消衰係数ｋとの関係を、図７に示す。
【００６２】
光吸収係数αは、消衰係数ｋと波長λとについて、α＝４πｋ／λの関係を示す。このため、図７からわかるように、ＣｏＳｉ，ＣｒＳｉ，ＨｆＳｉ，ＩｒＳｉ，ＭｏＳｉ，ＮｉＳｉ，ＰｄＳｉ，ＲｅＳｉ，ＴａＳｉ，ＴｉＳｉ，ＷＳｉ，ＺｒＳｉ等のシリサイド系材料は、シリコンよりも光吸収係数αが高い。
【００６３】
この他、β−鉄シリサイド材料（β−ＦｅＳｉ２）の光吸収係数は、シリコンよりも２桁程度高い（H.Katsumata,et al.,J.Appl.Phys.8(10),5995(1996)参照）。また、β−鉄シリサイド材料（β−ＦｅＳｉ２）には、シリコン基板にエピタキシャル成長させることができる（John E.Mahan,et al.,Appl.Phys.Lett.56(21),2126(1990)参照）。このため、β−鉄シリサイド材料（β−ＦｅＳｉ２）を用いることで、光電変換機能と遮光機能との両者を発現する光電変換部５０を形成することができる。
【００６４】
さらに、バリウムシリサイド系材料（ＢａＳｉ２）やＢａ１−ｘＳｒｘＳｉ２についても、吸収係数がシリコンよりも約２桁高い。また、ＳｉＧｅ，Ｍｇ２ＳｉＧｅ，ＳｒＳｉ２，ＭｎＳｉ１．７，ＣｒＳｉ２，ＮｉＳｉ系、ＣｕＳｉ系、ＣｏＳｉ系、ＰｔＳｉ系等のシリサイド系材料も、同様に吸収係数が高い。よって、シリサイド系材料を用いることで、遮光膜としても機能する光電変換部５０を形成することができる。
【００６５】
その他、ＦｅＳ２やＣｄＴｅやＣｕＳ等の無機材料も吸収係数が高く、光電変換部５０の材料として好適である。
【００６６】
さらに、光電変換部５０は、上述した無機材料の他、有機材料を用いて形成することもできる。有機材料も吸収係数が高く、遮光と光電変換を兼ねる材料と成りうる。
例えば、キナクリドン系色素や、クマリン系色素を含む有機材料、もしくは、その他の有機材料で、吸収係数がシリコンより２桁以上高い有機材料がある。これらの有機材料で光電変換部５０を形成することにより、光電変換部と遮光部を兼ねることができる。
【００６７】
なお、本実施の形態では、光電変換部５０の光入射側にカラーフィルタ層２３を設けているため、有機材料で光電変換部５０を構成する場合には、可視光全域に渡って感度を有する材料を用いても良い。また、各画素において、カラーフィルタ層２３が透過する光の波長に対応する波長の光を吸収するように光電変換部５０を構成しても良い。
【００６８】
ところで、有機材料は、電子の移動度が低い材料である。このため、有機材料を用いて光電変換部５０を構成する場合には、各画素の光電変換部５０を分離する光電変換部側画素分離部５１を形成しなくても良い。また、有機材料を用いて光電変換部５０を構成する場合には、有機材料を基板１２に塗布することで形成することができる。
【００６９】
ｐ型半導体層５８は、光電変換部５０の透明電極５７側に形成されている。
このｐ型半導体層５８は、光電変換部５０で生じた正孔がｐ型半導体層５８に入って横方向（光電変換部５０の膜面に沿う方向）に流れるように、高い不純物濃度を有する。
【００７０】
光電変換部５０の光入射側の面上に、高濃度のｐ型半導体層５８が形成されていることにより、暗電流の発生が抑制される。
また、ｐ型半導体層５８は、各画素間で、光電変換部側画素分離部５１を構成するｐ型半導体層を介して連結されるように形成されている。このため、光電変換部５０で生成された信号電荷（電子）は基板１２側に流れ、正孔は光電変換部５０からｐ型半導体層５８に移動し、光電変換部５０上を横方向に移動することができる。
【００７１】
透明電極５７は、光電変換部５０上部の光入射面側に形成されており、画素領域全面に形成されている。透明電極５７は、可視光領域の波長に対して光透過性を有する電極材料で形成され、例えば、酸化インジウム錫（ＩＴＯ）膜、酸化インジウム亜鉛膜、又は、酸化アルミニウム亜鉛（ＡＺＯ）膜、酸化亜鉛膜等の透明導電膜で構成することができる。
この透明電極５７は、グランド電位に接地されており、正孔蓄積によるチャージを防ぐように構成されている。
また、透明電極５７による外部電界によって、光電変換部５０で生成された信号電荷を第１電荷蓄積部５２に集めることができる。
【００７２】
このように、本実施の形態では、光電変換部５０の下層には、ｎ型半導体層からなる第１電荷蓄積部５２が形成され、光電変換部５０の上層には、グランド電位に接地された透明電極５７が形成されている。これにより、光電変換部５０において、入射した光量に応じて生成された信号電荷（電子）は、第１電荷蓄積部５２側に移動し、信号電荷の生成と共に発生する正孔は、透明電極５７側に移動する。
【００７３】
カラーフィルタ層２３は、光電変換部５０の上部に形成されており、例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の光を選択的に透過するフィルタ層が画素毎に配置されている。また、これらのフィルタ層は、例えばベイヤー配列で画素毎に配置されている。
カラーフィルタ層２３では、所望の波長の光が透過され、透過した光が基板１２上の光電変換部５０に入射する。
なお、本実施の形態では、各画素がＲ，Ｇ，Ｂのいずれかの光を透過する構成としたが、これに限定されるものではない。カラーフィルタ層２３を構成する材料としては、その他シアン、黄色、マゼンタ等の光を透過するような有機材料を使用してもよく、仕様により種々の選択が可能である。
【００７４】
オンチップレンズ２４は、カラーフィルタ層２３の上部に形成されており、画素毎に形成されている。オンチップレンズ２４では、入射した光が集光され、集光された光はカラーフィルタ層２３を介して光電変換部５０に効率良く入射する。なお、本実施の形態では、オンチップレンズ２４は、光電変換部５０の中心位置に、入射した光を集光させる構成とされている。
【００７５】
本実施の形態の固体撮像装置１では、特に、第２電荷蓄積部２５とフローティングディフュージョン部３４が、基板１２の表面側において、画素の周辺部に形成されている。
一方、基板１２の表面側の画素の中央部には、第１リセットトランジスタＴｒ３のドレイン（リセット部）３５及び第２リセットトランジスタＴｒ４のドレイン（排出部）２９が形成されている。
【００７６】
画素の中央部には、オンチップレンズ２４で集光されることにより、入射光のほとんどが集まる。
この画素の中央部に排出部２９及びリセット部３５等を配置し、かつ、その周辺部に第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４や増幅トランジスタＴｒ５や選択トランジスタＴｒ６等を配置する。これにより、グローバルシャッター動作のときに発生する、スミアノイズの悪影響を小さくすることができる。
即ち、第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４等に光が入射すると、スミアノイズとなるが、排出部２９及びリセット部３５等に光が入射してもスミアノイズへの影響が小さい。
【００７７】
ここで、画素の水平方向の位置と光電界強度との関係を図８Ａに示し、基板の表面側の画素内の平面配置の概略図を図８Ｂに示す。
図８Ａに示すように、オンチップレンズ２４の集光の光電界強度は、中心部が最も高く、周辺部では小さくなる。このうち、最大強度１から強度が１／ｅまでの範囲を集光領域とする。
また、図８Ｂに示すように、画素の中央部に、排出部２９及びリセット部３５を配置して、画素の周辺部に、蓄積部２５とフローティングディフュージョン部（ＦＤ）３４と増幅トランジスタＴｒ５と選択トランジスタＴｒ６を配置している。
さらに、図８Ａの集光領域（強度１／ｅ〜１）を、図８Ｂに破線で示す。
そして、図８Ｂに示すように、集光領域を示す破線内に、排出部２９及びリセット部３５等を入れることにより、スミアノイズを効果的に低減することができる。
【００７８】
なお、画素領域３の端部の画素では斜めに入射する光が増えるため、従来の固体撮像装置と同様に、適切な瞳補正を行って、上述の集光領域が各画素の中央部になるようにすることが望ましい。
【００７９】
ここで、本実施の形態の固体撮像装置１において、光が伝達する様子をシミュレーションした。
図２に示した構造を簡略化して、図９に示す構造の固体撮像装置とした。
具体的には、基板１２内の各部をまとめて、縦に２つの領域に分割し、上側を集積部、下側を、蓄積部と排出部・リセット部とした。蓄積部が画素の周辺部に配置されており、排出部及びリセット部が画素の中央部に配置されている。
【００８０】
図９に示す構造の固体撮像装置において、画素サイズＰを１．７５μｍとして、光電変換部を厚さが０．７５μｍのＣｕＩｎＧａＳ２膜として、基板１２内の集積部の厚さを１．５μｍ、蓄積部と排出部及びリセット部の厚さを１．５μｍとした。また、オンチップレンズＯＣＬの厚さを５００ｎｍとした。そして、オンチップレンズＯＣＬを介して、６００ｎｍの波長の光を垂直方向に入射させた場合の光の伝達する様子を、シミュレーションした。
図９に示す構造の固体撮像装置に対してシミュレーションした結果を、図１０に示す。
【００８１】
図１０に示すように、画素の中央部の排出部及びリセット部に光は集中しており、蓄積部にはほとんど光が入射していないことがわかる。
そして、蓄積部を画素の中央部に配置した場合と比較して、画素の周辺部に蓄積部を配置したことにより、蓄積部における吸収量が１／６まで低下することがわかった。このことは、スミアノイズとして約−１６ｄＢ分下がる効果があることを示唆している。
【００８２】
本実施の形態の固体撮像装置１は、具体的には、例えば、基板１２のｎ型シリコン領域に格子整合されたＣｕＡｌＧａＩｎＳＳｅ系混晶からなる光電変換部５０が厚さ１０００ｎｍで形成され、透明電極５７が厚さ１００ｎｍで形成された構成とすることができる。
【００８３】
本実施の形態の固体撮像装置１では、入射した光は、光電変換部５０において光電変換され、入射光に応じた信号電荷が光電変換部５０で生成される。生成された信号電荷は、基板１２内に移動し、第１電荷蓄積部５２に蓄積される。
第１電荷蓄積部５２に蓄積された信号電荷は、全画素同時に第２電荷蓄積部２５に転送され、行毎に、フローティングディフュージョン部３４に転送される。
この駆動方法の詳細については後述する。
【００８４】
本実施の形態の固体撮像装置１では、第１電荷蓄積部５２と、信号電荷を一時的に保持する第２電荷蓄積部２５とが、基板１２の深さ方向に積層して形成されている。このため、画素面積を縮小することができ、画素の微細化が可能となる。
また、第１電荷蓄積部５２に蓄積された信号電荷は、縦型トランジスタで構成された第１転送トランジスタＴｒ１で読み出すことができる。縦型トランジスタは、基板１２の深さ方向に信号電荷を読み出すため、通常の平面トランジスタのように、基板１２の水平方向に信号電荷を読み出す構成に比較して占有面積が小さい。このため、さらなる画素の微細化が可能となる。
【００８５】
また、本実施の形態の固体撮像装置１では、第１電荷蓄積部５２と第２電荷蓄積部２５とが基板１２の深さ方向に積層され、かつ、第１電荷蓄積部５２の信号電荷は縦型トランジスタからなる第１転送トランジスタＴｒ１で転送される。このため、第２電荷蓄積部２５の形成位置が、画素の周辺部で、かつ、第１電荷蓄積部５２に重なる位置であれば良く、画素トランジスタのレイアウトの自由度が高い。第２電荷蓄積部２５を、画素の周辺部に形成することにより、前述したように、グローバルシャッター動作のときに発生する、スミアノイズの悪影響を小さくすることができる。
【００８６】
また、本実施の形態の固体撮像装置１では、第１電荷蓄積部５２と、各画素トランジスタを構成する半導体層とが基板１２の深さ方向に重なる位置に形成されているため、第１電荷蓄積部５２の面積を広く取ることができる。これにより、飽和電荷量の向上を図ることができる。
【００８７】
さらに望ましくは、第１蓄積部５２の上方に、例えば、透明電極５７とカラーフィルタ層２３との間に、遮光膜を形成しても良い。
【００８８】
（駆動方法）
次に、本実施の形態の固体撮像装置１の駆動方法を説明する。
本実施の形態の固体撮像装置１の駆動方法のタイミングチャートを、図１１に示す。ここでは、ｎ行目の画素の読み出しのタイミングを例に説明する。
また、本実施の形態の固体撮像装置１の動作を、図１２の断面図に示す。
【００８９】
まず、全画素同時に第１リセットパルスΦＲＳＴ１の供給を開始し、第１リセットトランジスタＴｒ３をオンする。これにより、フローティングディフュージョン部３４に蓄積されていた信号電荷が電源電圧Ｖｄｄ側に排出され、フローティングディフュージョン部３４はリセットされる。ここで、フローティングディフュージョン部３４に蓄積されていた信号電荷は、前のフレームで読み出された信号電荷である。
その後、全画素同時に第１リセットパルスφＲＳＴ１の供給を停止し、第２リセットトランジスタＴｒ３をオフする。
【００９０】
次に、全画素同時に第１転送パルスφＴＲＧ１の供給を開始し、第１転送トランジスタＴｒ１をオンする。これにより、第１電荷蓄積部５２に蓄積されていた信号電荷が第２電荷蓄積部２５に転送される。
その後、全画素同時に第１転送パルスφＴＲＧ１の供給を停止し、第１転送トランジスタＴｒ１をオフする。
本実施の形態では、全画素同時に第２電荷蓄積部２５に読み出された信号電荷は、各行の読み出し時まで、第２電荷蓄積部２５に保持された状態となる。
【００９１】
次に、全画素同時に第２リセットパルスφＲＳＴ２の供給を開始し、第２リセットトランジスタＴｒ４をオンする。これにより、第１電荷蓄積部５２に残っていた信号電荷や、第１転送トランジスタＴｒ１をオフした時点から第２リセットトランジスタＴｒ４をオンする時点までの期間で蓄積された信号電荷を、電源電圧Ｖｄｄ側に排出して、リセットする。
その後、全画素同時に第２リセットパルスφＲＳＴ２の供給を停止し、第２リセットトランジスタＴｒ４をオフすることで、次のフレームの露光を開始する。
【００９２】
ここまでの一連の動作は、全画素同時に行われるものである。
本実施の形態では、全画素同時に第２リセットトランジスタＴｒ４をオフすることにより、グローバル露光が開始され、全画素同時に第１転送トランジスタＴｒ１をオンすることにより、グローバル露光が終了する。即ち、第２リセットトランジスタＴｒ４をオフした時から、次に第１転送トランジスタＴｒ１をオンするまでの期間が、露光期間とされる。露光期間では、光電変換部５０に入射した光量に応じた信号電荷が、光電変換部５０で生成される。そして、光電変換部５０で生成された信号電荷は、基板１２内のポテンシャル電位に沿って移動し、第１電荷蓄積部５２に蓄積される。
【００９３】
次に、行毎に読み出しを開始する。ｎ行の信号電荷の読み出しでは、ｎ行の動作の順番が回ってきたら、第２転送パルスφＴＲＧ２の供給を開始し、第２転送トランジスタＴｒ２をオンする。これにより、ｎ行の画素において、第２電荷蓄積部２５に蓄積されていた信号電荷がフローティングディフュージョン部３４に転送される。
その後、第２転送パルスφＴＲＧ２の供給を停止し、第２転送トランジスタＴｒ２をオフする。
【００９４】
次に、選択パルスφＳＥＬの供給を開始し、選択トランジスタＴｒ６をオンする。これにより、フローティングディフュージョン部３４の電位に対応する出力を画素信号としてカラム信号処理回路５（図１参照）に取り込む。カラム信号処理回路５では、先に取得したリセット信号と、この画素信号との差分を取ることにより相関二重サンプリングを行う。これにより、カラム信号処理回路５では、ｋＴｃノイズが除去された画素信号が得られる。
その後、選択パルスφＳＥＬの供給を停止し、選択トランジスタＴｒ６をオフし、ｎ行の画素の読み出しを終了する。
【００９５】
ｎ行目の画素の読み出しが終了した後は、ｎ＋１行目の画素の読み出しを行い、全行の画素の読み出しを順に行う。
このようにして、本実施の形態の固体撮像装置１の駆動を行うことができる。
【００９６】
本実施の形態の固体撮像装置１では、図１２に示すように、入射した光Ｌは光電変換部５０において光電変換され、そこで発生した信号電荷（電子）は第１電荷蓄積部５２に移動し、第１電荷蓄積部５２で主に蓄積される。また、光電変換部５０で生成された正孔は透明電極５７に移動する。
【００９７】
そして、露光期間において、第１電荷蓄積部５２で蓄積された信号電荷は、第１転送トランジスタＴｒ１がオンすることで、全画素同時に、図１２の「電子（読出時）」の矢印で示すように、第２電荷蓄積部２５に転送される。第２電荷蓄積部２５に転送された信号電荷は、第２電荷蓄積部２５で蓄積される。
第２電荷蓄積部２５に蓄積された信号電荷は、行毎のタイミングでフローティングディフュージョン部３４に転送される。
そして、読み出し時には、フローティングディフュージョン部３４の信号電荷の量に対応する画素信号が、選択トランジスタＴｒ６を通じて、垂直信号線９に出力される。
また、電子の排出時には、第２リセットトランジスタＴｒ４がオンすることにより、全画素同時に、図１２の「電子（排出時）」の矢印で示すように、第１電荷蓄積部５２の信号電荷が、第２リセットトランジスタＴｒ４のドレイン（排出部）２９に排出される。
【００９８】
（製造方法）
次に、本実施の形態の固体撮像装置１を製造する方法について説明する。
本実施の形態の固体撮像装置１は、例えば、以下に説明するようにして、製造することができる。
【００９９】
まず、ｎ型の基板１２に、例えばｐ型の不純物をイオン注入することにより、ｐ型のウェル領域１３を形成する。
その後、図１３Ａに示すように、基板１２の表面側にｎ型のドーパントであるＶ族のＰ（リン）等をイオン注入することにより、第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタのソース・ドレイン領域２９，３５を形成する。
その後、第２電荷蓄積部２５の表面側には、ｐ型の不純物を高濃度にイオン注入することにより、薄いｐ型半導体層２６を形成する。
これらの工程は、通常のＣＭＯＳ型固体撮像装置の製造プロセスを用いて、実行することができる。
【０１００】
次に、基板１２の表面側にシリコン等からなる支持基板（図示せず）を貼り合わせ、基板１２の裏面側が上を向くように、基板１２を反転させる。
その後、図１３Ｂに示すように、例えばＣＶＤ法を用いて、基板１２の裏面側にｎ型の不純物をドーピングしながら第１電荷蓄積部５２となるｎ型半導体層を所望の厚みとなるまでエピタキシャル成長させる。
【０１０１】
次に、図１３Ｃに示すように、第１電荷蓄積部５２のｎ型半導体層の上部に、画素分離部５３を形成する領域が開口されたレジスト層５５を形成する。このレジスト層５５は、通常のフォトリソグラフィ技術を用いて形成することができる。そして、レジスト層５５を介してｐ型の不純物を、例えばｐ型のウェル領域１３を構成する不純物濃度よりも高い濃度となるようにイオン注入することにより、画素分離部５３を形成する。画素分離部５３を構成するｐ型半導体層は、少なくとも第１電荷蓄積部５２を画素毎に分離できる深さに形成する。
【０１０２】
続いて、図１４Ｄに示すように、第１電荷蓄積部５２上のレジスト層５５を除去する。
次に、図１４Ｅに示すように、第１電荷蓄積部５２の上部に、例えばカルコパイライト系の材料をエピタキシャル成長させることにより、光電変換部５０を形成する。
本実施の形態において、カルコパイライト系の化合物半導体をエピタキシャル成長させる方法としては、分子線エピタキシー（ＭＢＥ）法、有機金属気相成長（ＭＯＣＶＤ）法、液相エピタキシー（ＬＰＥ）法を用いることができる。なお、エピタキシャル成長する方法であれば、基本的にいかなる成膜方法であっても良い。
【０１０３】
ところで、基板１２を構成するシリコンの格子定数は５１．４５ｎｍであり、ＣｕＡｌＧａＩｎＳＳｅ系混晶は、この格子定数に対応した材料を含み、基板１２と格子整合するように光電変換部５０を形成することが可能である。このため、例えば、ＣｕＧａＩｎＳ膜を光電変換部５０として基板１２上にエピタキシャル成長させることができる。
【０１０４】
ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、例えば、図１５に示すＭＯＣＶＤ装置を使用することができる。
基板１２上で光電変換部５０の結晶を成長させる際には、図１５に示すように、基板がサセプタ（カーボン製）の上に載せられる。サセプタは、高周波加熱装置（ＲＦコイル）で加熱され、基板１２の温度を制御できるように、熱電対とその温度制御機構が設けられている。一般的な基板温度としては、熱分解が可能となる４００〜１０００℃の温度範囲であるが、基板温度を下げるために、例えば、水銀ランプ等で基板表面を光照射して、原料の熱分解をアシストしても良い。
【０１０５】
そして、有機金属原料を水素でバブリングすることで、飽和蒸気圧状態とされて、各原料分子が反応管まで輸送される。ここでは、マスフローコントローラ（ＭＦＣ）で各原料に流す水素流量を制御することにより、原料の単位時間当たりに輸送されるモル量比が調整される。これにより、シリコンからなる基板１２上では、有機金属原料が熱分解されて結晶に取り込まれることで結晶成長が生じ、光電変換部５０を形成することができる。原料のモル量比は、形成される結晶の組成比に相関性があるため、この原料の単位時間当たりに輸送される原料のモル量比を制御することにより、エピタキシャル成長される光電変換部５０の組成比を制御することができる。
【０１０６】
ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、銅の有機金属原料としては、例えばアセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）を用いることができる。この他に、シクロペンタジエニル銅トリエチルリン（ｈ５−(Ｃ２Ｈ５)Ｃｕ:Ｐ（Ｃ２Ｈ５）３）を用いてもよい。また、ガリウム（Ｇａ）の有機金属原料としては、例えば、トリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができる。また、アルミニウム（Ａｌ）の有機金属原料としては、例えばトリメチルアルミニウム（Ａｌ（ＣＨ３）３）を用いることができる。また、インジウム（Ｉｎ）の有機金属原料には、例えば、トリメチルインジウム（Ｉｎ（ＣＨ３）３）を用いることができる。また、セレン（Ｓｅ）の有機金属原料には、例えば、ジメチルセレン（Ｓｅ（ＣＨ３）２）を用いることができる。また、イオウ（Ｓ）の有機金属原料には、例えば、ジメチルスルフィド（Ｓ（ＣＨ３）２）を用いることができる。また、亜鉛（Ｚｎ）の有機金属原料には、例えば、ジメチルジンク（Ｚｎ（ＣＨ３）２）を用いることができる。
【０１０７】
なお、シクロペンタジエニル銅トリエチルリン（ｈ５−（Ｃ２Ｈ５）Ｃｕ：Ｐ（Ｃ２Ｈ５）３）やアセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）やトリメチルインジウム（Ｉｎ（ＣＨ３）３）等の原料は、室温で固相状態である。このような場合には、原料を加熱して液相状態にする、または、固相状態でも単に高温にして蒸気圧を高くした状態で使ってもよい。
【０１０８】
ここで、有機金属原料を必ずしもこれらの原料に規定する必要はなく、有機金属であれば、同様にＭＯＣＶＤ成長の原料として使用できる。例えば、トリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）、トリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）、トリエチルインジウム（Ｉｎ（Ｃ２Ｈ５）３）、ジエチルセレン（Ｓｅ（Ｃ２Ｈ５）２）、ジエチルスルフィド（Ｓ（Ｃ２Ｈ５）２）およびジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）を原料として用いてもよい。
さらに、ＭＯＣＶＤ成長の原料は、必ずしも有機金属でなく、ガス系でもよい。例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）や、Ｓ原料として硫化水素（Ｈ２Ｓ）を使ってもよい。
【０１０９】
ＭＢＥ法を用いて光電変換部５０を形成する場合には、例えば、図１６に示すＭＢＥ装置を使用することができる。
ＭＢＥ法を用いて光電変換部５０を形成する際には、図１６に示すＭＢＥ装置内において、光電変換部５０を構成するための各単体原料を、超高真空中にある各クヌーセンセル内に入れて、これらの原料を適切な温度に加熱する。これにより、分子線を発生させ、基板１２上に照射することで、所望の結晶成長層を形成することができる。クヌーセンセル内に入れる単体原料としては、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、イオウ（Ｓ）を用いることができる。このとき、イオウ（Ｓ）のような蒸気圧が特に高い原料の場合には、分子線量の安定性が乏しいことがある。この場合、バルブドクラッキングセルを用いて、分子線量を安定化させてもよい。さらに、ガスソースＭＢＥのように、一部の原料をガスソースにしてもよい。この場合には、例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）を使用することができ、イオウ（Ｓ）原料としては、硫化水素（Ｈ２Ｓ）を使用することができる。
【０１１０】
なお、ＭＯＣＶＤ法又はＭＢＥ法を用いて光電変換部５０を形成する場合には、例えば、結晶成長と共にｎ型のドーパントであるＺｎの濃度を徐々に下げることで、結晶成長する方向にバンドが傾斜した光電変換部５０を形成することができる。このようにして光電変換部５０内のバンドを傾斜させることで、光電変換部５０で生成された信号電荷の基板１２側への移動が容易になる。
必ずしもｎ型のドーパントをドーピングする必要はなく、例えばＩＩＩ族原子とＩ族原子の供給量を制御するだけでも、濃度の変化でバンドの傾斜は可能である。
【０１１１】
そして、このような光電変換部５０は、基板１２上において格子整合するように形成されている。この場合には、ヘテロ界面で発生するミスフィット転位を減少させることができるため、光電変換部５０の結晶性が良好となる。よって、結晶欠陥が減少するために、暗電流の発生を抑制することができ、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば夜間）であっても、高画質な撮影が可能となる。
【０１１２】
ここで、格子不整は｜Δａ／ａ｜（Δａ：光電変換部の格子定数と基板の定数の差、ａ：基板の格子定数）で表すことができ、格子整合する場合には、Δａ／ａ＝０である。なお、本実施形態では、「格子整合」の定義は、結晶成長で形成された光電変換部５０の厚みが臨界膜厚以内の条件において格子整合に近い状態を含むものとする。つまり、臨界膜厚以内であれば、完全に格子整合しなくてもミスフィット転位が入らない結晶性の良好な状態が可能となる。
また、「臨界膜厚」の定義は、「MatthewとBlakesleeの式」（J.W. Matthews and A.E.Blakeslee, J.Cryst.Growth 27(1974)118-125.）又は「PeopleとBeanの式」（R.People and J.C. Bean, Appl. Phys.Lett.47(1985)322-324.）で規定される。
【０１１３】
以上のようにしてエピタキシャル結晶からなる光電変換部５０を形成した後、図１４Ｆに示すように、光電変換部５０の上部に、ｐ型の不純物を注入して、ｐ型半導体層５８を形成する。
【０１１４】
次に、図１４Ｇに示すように、ｐ型半導体層５８の上部に光電変換部側画素分離部５１が形成される領域が開口されたレジスト層５６を形成する。そして、そのレジスト層５６を介して、ｐ型のドーパントであるＧａ,Ｉｎ,Ａｓ又はＰをイオン注入することにより、光電変換部５０を画素毎に分離する光電変換部側画素分離部５１を形成する。このようにドーピングの濃度制御を行うことにより、画素間でポテンシャル障壁となるように、光電変換部側画素分離部５１を形成することができる。
その後、例えば４００℃〜１０００℃でアニール処理をすることで、各半導体層の不純物を活性化させる。
【０１１５】
その後、基板１２の表面側に各画素トランジスタを形成し、基板１２の裏面側に、透明電極５７、カラーフィルタ層２３、及びオンチップレンズ２４を形成する。
このようにして、本実施の形態の固体撮像装置を製造することができる。
【０１１６】
本実施の形態の固体撮像装置１は、上述した方法以外の方法でも製造することが可能である。
次に、本実施の形態の固体撮像装置１の他の製造方法を説明する。
まず、図１３Ａ〜図１４Ｄに示した各工程と同様にして、基板１２に所望の半導体層を形成する。
【０１１７】
その後、図１７Ａに示すように、基板１２の第１電荷蓄積部５２が形成された裏面側上部において、光電変換部側画素分離部５１が形成される部分にのみ選択的に絶縁膜５９を形成する。即ち、隣り合う画素の間を区画するように絶縁膜５９を形成する。
絶縁膜５９は、例えば、シリコン酸化膜、シリコン窒化膜で構成することができる。本実施の形態では、光電変換部側画素分離部５１は、基板１２側に形成された画素分離部２０と同じ位置に形成されるため、基板１２側に形成された画素分離部２０上部に絶縁膜５９を形成する。この絶縁膜５９は、基板１２の裏面側全面に例えばシリコン酸化膜を形成した後、フォトリソグラフィ技術を用いてパターン加工することによって形成することができ、その膜厚は、例えば５０〜１００ｎｍとされている。
【０１１８】
次に、基板１２の裏面側にＭＯＣＶＤ法、ＭＢＥ法等を用いて前述した化合物半導体をエピタキシャル成長させることにより、図１７Ｂに示すように、光電変換部５０を形成する。この製造方法では、基板１２の裏面側に画素間を区画する絶縁膜５９が形成されているため、基板１２の裏面側では、絶縁膜５９が形成されない基板１２の露出部分に光電変換部５０が選択的に結晶成長する。ここでは、膜厚が絶縁膜５９の膜厚よりも厚くなるように光電変換部５０を形成する。これにより、光電変換部５０が各画素に対応するように形成され、隣り合う光電変換部５０間には、トレンチが設けられる。
なお、このとき、結晶成長と共にｎ型のドーパントであるＺｎの濃度を徐々に下げることで、結晶成長する方向にバンドが傾斜した光電変換部５０を形成することができる。必ずしもｎ型のドーパントをドーピングする必要はなく、例えばＩＩＩ族原子とＩ族原子の供給量を制御するだけでも、濃度の変化でバンドの傾斜は可能である。
【０１１９】
次に、基板１２の裏面側において、カルコパイライト構造の化合物半導体をラテラル成長させることで、図１７Ｃに示すように、光電変換部側画素分離部５１及びｐ型半導体層５８を形成する。具体的には、Ｇａ，Ｉｎ，Ａｓ，Ｐ等のｐ型の不純物が多く含まれる条件で、カルコパイライト構造の化合物半導体をラテラル成長させる。これにより、横方向に結晶成長が速いために、隣り合う光電変換部５０の間のトレンチに、ｐ型の化合物半導体が埋め込まれると共に、光電変換部５０上部に高濃度のｐ型半導体層５８が形成される。
ここで、図２に示した断面構成図では、光電変換部５０の選択成長時に用いた絶縁膜５９の図示は省略している。
また、ＭＯＣＶＤ法及びＭＢＥ法では、結晶成長時の圧力制御により、ラテラル成長させるか選択成長させるかを制御することができる。
【０１２０】
本実施の形態では、例えば、光電変換部側画素分離部５１及びｐ型半導体層５８の不純物濃度は１×１０１７〜１×１０１９ｃｍ−３となるように形成する。このようにして、画素毎に光電変換部５０を分離する光電変換部側画素分離部５１と、光電変換部５０の光入射側のｐ型半導体層５８とを形成する。
【０１２１】
その後は、基板１２の表面側に各画素トランジスタを形成し、基板１２の裏面側に、透明電極５７、カラーフィルタ層２３、及びオンチップレンズ２４を形成する。
このようにして、本実施の形態の固体撮像装置を製造することができる。
【０１２２】
この製造方法では、ラテラル成長によって光電変換部側画素分離部５１やｐ型半導体層５８を形成するため、イオン注入やアニール等のプロセスで形成する場合に比較して、イオン注入時のダメージやアニール時の配線層への悪影響等が生じない。これにより、製造工程中におけるダメージを低減することができる。
【０１２３】
なお、本実施の形態に係る固体撮像装置を製造する方法は、上述した２つの製造方法に限定されるものではない。
例えば、図１４Ｅに示した工程の次に、レジスト層５６を形成して光電変換部側画素分離部５１を形成した後に、光電変換部５０の光入射面側にｐ型の不純物をイオン注入することで、ｐ型半導体層５８を形成するようにしても良い。即ち、ｐ型半導体層５８を形成する前に、光電変換部側画素分離部５１を形成しても良い。
【０１２４】
ところで、本実施の形態では、主面が（１００）面であるシリコン基板を用い、その主面に化合物半導体をエピタキシャル成長させて光電変換部を形成する場合について説明した。つまり、本実施形態では｛１００｝基板を用いる場合について説明している。しかし、本技術はこれに限定されるものではない。
イオン性がない無極性なシリコン基板上にイオン性元素の材料として上記の化合物半導体をエピタキシャル成長させた場合には、アンチフェーズドメインとよばれる欠陥が発生する場合がある。つまり、局所的にカチオンとアニオンとが逆フェーズになって成長し、アンチフェーズドメインが発生する。
このため、シリコン基板としてオフ基板を用いてもよい。オフ基板上にエピタキシャル成長をさせることにより、アンチフェーズドメインの発生を抑制することができる。例えば、シリコンからなる｛１００｝基板の面方向を＜０１１＞方向にオフしたオフ基板を用いることにより、アンチフェーズドメインが生じた領域が結晶成長と共に自己消滅するため結晶性を向上させることができる。オフ基板としては、例えば傾斜角度が１〜１０度の基板を用いることができる。
【０１２５】
ここで、オフ基板であるシリコン基板上に、光電変換部を形成した際の原子配列を、図１８に示す。
図１８では、例えば、Ｉ族原子は銅（Ｃｕ）原子であり、ＩＩＩ族原子は、ガリウム（Ｇａ）原子またはインジウム（Ｉｎ）原子であり、ＶＩ族原子は、硫黄（Ｓ）原子やセレン（Ｓｅ）原子などである。図１８において、白色の四角形のマークで表示している「Ｉ族またはＩＩＩ族原子列」は、紙面に垂直な方向において、Ｉ族原子とＩＩＩ族原子が交互に並んでいることを示している。
図１８は、シリコン基板上において、ＶＩ族原子から成長が開始した場合であり、かつ、Ｉ族又はＩＩＩ族のカチオン（プラスイオン性原子）とＶＩ族のアニオン（マイナスイオン性原子）の間のアンチフェーズドメインが、消滅する場合を示している。
【０１２６】
図１８に示すように、例えば、シリコン基板として、｛１００｝基板を＜０１１＞方向に傾斜角度（オフ角）θ１でオフしたオフ基板を用いる。
オフ基板であるシリコン基板上には、Ｉ族又はＩＩＩ族のカチオンプラスイオン性原子）とＶＩ族のアニオン（マイナスイオン性原子）が規則的に配列されて、光電変換部５０の膜が形成される。
このとき、領域Ｂ（一点鎖線で区画する領域）のように、カチオンとアニオンとが局所的に逆位相になって成長し、アンチフェーズドメインが生じる場合がある。
しかしながら、図１８に示すように、オフ基板の表面に結晶成長させているので、アンチフェーズドメインが生じた領域Ｂが三角形状で閉じる。そして、領域Ｂの上方では、アンチフェーズドメインが生じない領域Ａのみとなるように、エピタキシャル成長が進行する。このようにして、アンチフェーズドメインの発生を抑制することが可能である。
なお、図１８は、具体的には、傾斜角度（オフ角）θ１が６度である場合を示しているが、前述した１〜１０度の範囲の傾斜角度を有するオフ基板であれば、効果はある。
【０１２７】
上述の本実施の形態の固体撮像装置１の構成によれば、光電変換部５０が基板１２に積層して形成されていることにより、基板１２内に光電変換部を設ける必要がないことから、画素の微細化が可能となる。
さらに、基板１２の裏面側に形成される第１電荷蓄積部５２と、基板１２の表面側に形成される各画素トランジスタは、基板１２の深さ方向に積層して形成されているため、さらなる画素の微細化が図られる。
画素の微細化を図ることができるため、固体撮像装置１の小型化や多画素化を図ることが可能になる。そして、多画素化を図ることによって、高解像度の画像を提供することが可能になる。
【０１２８】
また、本実施の形態では、画素領域３の全面に渡って形成される光電変換部５０が遮光部を兼ねる構成とされているため、基板１２に入射光が到達することがなく、ノイズの発生が抑制される。
【０１２９】
そして、本実施の形態の固体撮像装置１の構成によれば、第１電荷蓄積部５２と第２電荷蓄積部２５を設けている。これにより、第１電荷蓄積部５２で蓄積された信号電荷を、全画素同時に第２電荷蓄積部２５に転送して、いったん第２電荷蓄積部２５に保持させた後に、行毎にフローティングディフュージョン部３４に転送して、垂直信号線に読み出すことができる。
従って、画素の微細化が図られた固体撮像装置１において、グローバルシャッター操作が可能となるため、全画素同時の露光が可能となり、フォーカルプレーン歪みが解消される。
また、遮光膜を設けなくても全画素同時の露光が可能になるため、遮光膜を設けた場合と比較して、開口を広くして、感度の向上と飽和電荷量の向上を図ることができる。
【０１３０】
また、本実施の形態では、第１電荷蓄積部１８に蓄積された信号電荷をリセットする第２リセットトランジスタＴｒ４を別途設けることにより、読み出し期間が終了する前に、次のフレームの露光期間を開始することができる。このような効果は、特に動画撮影に有効となる。
【０１３１】
さらに、本実施の形態の固体撮像装置１の構成によれば、第２電荷蓄積部２５及びフローティングディフュージョン部３４が画素の周辺部に形成されている。これにより、オンチップレンズ２４による集光領域である画素の中央部から、第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４が分離されている。これにより、光の入射によって発生する、スミアノイズが低減されるため、高いＳ／Ｎ比が得られる。
また、集光領域である画素の中央部に、排出部２９やリセット部３５が形成されているため、これらによって、スミアノイズとなる電荷を排出することができ、これによってもスミアノイズを低減することができる。
従って、グローバルシャッター機能を有し、暗電流が小さく、かつｋＴＣノイズが小さい固体撮像装置１を実現することができる。
【０１３２】
そして、本実施の形態の固体撮像装置１の構成によれば、グローバルシャッター機能を有する従来のＣＭＯＳイメージセンサと比較して、画素を微細化することが可能であり、高い解像度を実現できる。また、信号読み出し時に発生する回折光や散乱光が漏れて蓄積部に入ることによるノイズ付加がなく、かつ裏面照射型になっているので、感度や飽和感度が高く、高画質の撮像を提供することが可能になる。
【０１３３】
本実施の形態によれば、高い感度と高い飽和電荷量を有し、かつ、高解像度で良好な画質を有する画像を提供することが可能な固体撮像装置１を実現することが可能になる。
【０１３４】
＜２．第１の実施の形態に対する第１変形例＞
第１の実施の形態では、図２に示したように、光電変換部５０の上部にｐ型半導体層５８を形成していた。
これに対して、ｐ型半導体層５８を省略することも可能である。
また、光電変換部５０の上層の透明電極５７を省略することが可能である。
さらに、光電変換部５０を画素毎に分離する光電変換部側画素分離部５１も省略することが可能である。
以下に、第１変形例として、ｐ型半導体層、透明電極、光電変換部側画素分離部を省略した場合を説明する。
【０１３５】
第１の実施の形態に対する第１変形例の固体撮像装置１５の概略構成図（要部の断面図）を、図１９に示す。
図１９において、図２に対応する部分には、同一符号を付して重複説明を省略する。
【０１３６】
この第１変形例の固体撮像装置１５では、図１９に示すように、光電変換部５０の上に絶縁層６９が形成され、この絶縁層６９の上にカラーフィルタ層２３が形成されている。
即ち、図２に示した、光電変換部５０の上部のｐ型半導体層５８が省略されており、図２の透明電極５７の代わりに絶縁層６９が形成されている。
さらに、図１９に示すように、光電変換部５０が隣接する画素にわたって連続して形成されており、図２で光電変換部５０を画素毎に分離していた、光電変換部側画素分離部５１も省略されている。
【０１３７】
このように光電変換部５０を画素毎に分離しない場合には、例えば、光電変換部５０を構成するＣｕＩｎＧａＳ光電変換膜を、ｐ型半導体、又は、キャリア濃度の低い真性半導体とすれば良い。
このとき、基板１２の表面の横方向に、ｎ型（第１蓄積部５２）とｐ型（ｐ型半導体層５３）が交互に形成された構造であり、基板１２内で画素分離がなされている。これにより、エネルギー障壁が形成されるために、その上のＣｕＩｎＧａＳ光電変換膜にもエネルギー障壁が発生する。
【０１３８】
その他の構成は、図２に示した第１の実施の形態の固体撮像装置１と同様であるので、重複説明を省略する。
【０１３９】
ここで、上述したエネルギー障壁について、垂直方向及び水平方向の断面バンド構造を参照して説明する。
図１９の基板１２と光電変換部５０の垂直方向の断面バンド構造を、図２０Ａ及び図２０Ｂに示す。図２０Ａは、ｐ型半導体層５３の部分（画素の端の部分）の断面バンド構造を示し、図２０Ｂは、第１蓄積部５２の部分（画素の中央）の断面バンド構造を示している。
また、図１９の光電変換部５０の水平方向の断面バンド構造を、図２１に示す。
【０１４０】
図２０Ａに示すように、画素の端の部分では、ＣｕＩｎＧａＳがｐ型のシリコンに接しており、フェルミレベルＥＦがシリコンの価電子帯上端ＥＶ付近にあるために、ＣｕＩｎＧａＳでも大きなバンドの曲がりが生じない。そのために、伝導帯下端ＥＣがフェルミレベルＥＦより高エネルギー側に存在する(真空準位に近い側に存在する)。
一方、図２０Ｂに示すように、画素の中央では、ＣｕＩｎＧａＳがｎ型のシリコンに接しており、フェルミレベルＥＦがシリコンの伝導帯下端ＥＣ付近にある。このため、ＣｕＩｎＧａＳで大きなバンドの曲がりが生じると共に、ＣｕＩｎＧａＳの伝導帯下端ＥＣがフェルミレベルＥＦに近い位置で(低いエネルギー側で)存在する(真空準位から遠い位置に存在する)。ここでは、フェルミレベルＥＦのエネルギーを０ｅＶとしている。
【０１４１】
従って、ＣｕＩｎＧａＳ膜内では、図２１に示すような、水平方向断面バンド構造となる。このとき、光電変換で生成された電子にとって、画素の端の部分はエネルギー障壁となるために、電子は画素の中央に集まることになる。
さらに、図２０Ａ及び図２０Ｂに示すように、基板１２側への内部電界の傾斜により、もしくは、基板１２のｐ型のシリコンとｎ型のシリコンのｐｎ接合に逆バイアスをかけることにより、電子がｎ型のシリコン側まで運ばれることになる。
一方、光電変換で生成された正孔にとって、画素の中央はエネルギー障壁となるために、正孔は画素の端の部分に集まることになる。
さらに、シリコン基板のｐ型のシリコンとｎ型のシリコンのｐｎ接合に逆バイアスをかけることで、ｐ型のシリコン側まで正孔が運ばれることになる。
従って、ＣｕＩｎＧａＳの中の画素分離と上部の透明電極は必ずしも必要ない。
【０１４２】
この第１変形例の固体撮像装置１５の構成によれば、光電変換部５０の画素分離部と、透明電極が、不要になる。これにより、透明電極の分の材料コストを低減することや、製造工程を簡略化して工程数や製造コストを低減することが可能になる。
【０１４３】
なお、第１変形例では、図２のｐ型半導体層５８と透明電極５７の両方を省略しているが、ｐ型半導体層５８或いは透明電極５７のいずれか一方のみを省略することも可能である。
【０１４４】
＜第１の実施の形態に対する第２変形例＞
第１の実施の形態のように、基板１２上に光電変換部５０を形成する場合、光電変換部５０で生成された信号電荷を、光電変換部５０側から基板１２側に移動させやすくするため、ポテンシャル障壁を小さくするような中間層を設けてもよい。以下に、第２変形例として、中間層を設けた場合を説明する。
【０１４５】
第１の実施の形態に対する第２変形例の固体撮像装置１６の概略構成図（要部の断面図）を、図２２に示す。
図２２において、図２に対応する部分には、同一符号を付して重複説明を省略する。
【０１４６】
この第２変形例の固体撮像装置１６では、図２２に示すように、基板１２と光電変換部５０との間に中間層６０が形成されている。この中間層６０は、その電子親和力が、基板１２の電子親和力と光電変換部５０の電子親和力との間になるような材料で形成することができる。例えば、中間層６０の電子親和力が、シリコン基板１２の電子親和力と、光電変換部５０の電子親和力との間のちょうど中間の電子親和力になるように形成されることが、最も好適である。
【０１４７】
具体的には、中間層６０は、ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２で構成することができ、その膜厚は、５ｎｍとすることができる。中間層６０は、臨界膜厚以内であればよい。例えば、中間層６０を、ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２で構成した場合、基板１２との格子不整Δａ／ａ＝５．１２×１０−３となる。このとき、膜厚５ｎｍであれば、前述した「MatthewとBlakesleeの式」または「PeopleとBeanの式」で規定される臨界膜厚より小さくなる。
【０１４８】
その他、光電変換部５０がｐ型半導体で構成される場合には、中間層６０は、ｎ型半導体で構成することができる。とりわけ、光電変換部５０をｐ型のカルコパイライト層で構成する場合には、中間層６０は、ＩＩ−ＶＩ族半導体で構成することが好ましい(参考文献１〜３参照)。
参考文献１：Takeshi Yagioka and Tokio Nakada,Apllied Physics Express 2 (2009)072201
参考文献２：S.P.Grindle,A.H.Clark,S.Rezaie-Serej,E.Falconer,and J.McNeily,and L.L.Kazmerski,J.AppL Phys.51(10).(1980)5464
参考文献３：T.Makada,N.Okano,Y.Tanaka,H.Fukuda,and A.Kunioka,First WCOEC;Dec.5-9,1994;Hawaii
【０１４９】
この場合、光電変換部５０を構成するｐ型カルコパイライト層とシリコンからなる基板１２との界面に中間層６０としてＺｎＳ層やＣｄＳ層やＺｎＯ層を挟んでも良い。また、光電変換部５０がｎ型半導体層で構成される場合、中間層６０はｐ型半導体層で構成することができる。
【０１５０】
また、この第２変形例の固体撮像装置１６では、図２に示した、光電変換部５０の上部のｐ型半導体層５８が省略されている。
【０１５１】
その他の構成は、図２に示した第１の実施の形態の固体撮像装置１と同様であるので、重複説明を省略する。
【０１５２】
この第２変形例の固体撮像装置１６の構成によれば、基板１２と光電変換部５０との間に中間層６０が形成されていることにより、ポテンシャル障壁を小さくして、信号電荷を、光電変換部５０側から基板１２側に移動させやすくすることができる。
【０１５３】
＜４．第１の実施の形態に対する第３変形例＞
第１の実施の形態に対する第３変形例に係る固体撮像装置１７の要部の概略断面図を、図２３に示す。
図２３において、図２に対応する部分には同一符号を付して、重複説明を省略する。
【０１５４】
この第３変形例の固体撮像装置１７では、図２３に示すように、光電変換部５０と透明電極５７との間に、バリア層６８を形成している。即ち、図２のｐ型半導体層５８を形成する代わりに、バリア層６８を光電変換部５０と透明電極５７との間に形成した構成である。
【０１５５】
バリア層６８は、透明電極５７から光電変換部５０側へのキャリアの注入を防ぐために、透明電極５７と光電変換部５０上部の間に設けられている。バリア層６８は、電子の注入を防ぐことのできる材料で形成することができ、例えば、酸化亜鉛(ＺｎＯ)膜、酸化ニッケル(ＮｉＯ)膜、酸化銅(Ｃｕ２Ｏ)膜、又はダイアモンド(Ｃ)膜等で形成することができる。
【０１５６】
また、この第３変形例の固体撮像装置１７では、図２に示した、光電変換部５０の上部のｐ型半導体層５８が省略されている。
【０１５７】
その他の構成は、図２に示した第１の実施の形態の固体撮像装置１と同様であるので、重複説明を省略する。
【０１５８】
この第２変形例の固体撮像装置１７の構成によれば、バリア層６８を光電変換部５０と透明電極５７との間に形成したことにより、透明電極５７から光電変換部５０側への電子の注入を防ぐことができる。
【０１５９】
＜５．第１の実施の形態に対する第４変形例＞
第１の実施の形態では、光電変換部側画素分離部５１を、ｐ型半導体層で構成していた。
これに対して、光電変換部側画素分離部５１をｐ型の不純物を含まない半導体で形成することも可能である。
図示しないが、光電変換部側画素分離部５１をｐ型の不純物を含まない半導体で形成した場合を、第１の実施の形態に対する第４変形例として説明する。
【０１６０】
この第４変形例では、光電変換部側画素分離部５１をｐ型の不純物を含まない半導体で形成する。
この場合には、光電変換部側画素分離部５１は、バンドギャップが広いカルコパイライト系の化合物半導体で形成することができる。光電変換部５０と光電変換部側画素分離部５１とのバンドギャップ差がｋＴ＝２７ｍｅＶ以上となるように光電変換部側画素分離部５１を形成することで、画素間にポテンシャル障壁が形成されるため、画素間を電気的に分離することができる。
【０１６１】
バンドギャップ差を利用して画素分離する場合には、光電変換部側画素分離部５１は、図１７Ｃに示した工程において、ｐ型の不純物を含まない条件で、カルコパイライト系の化合物半導体をラテラル成長させる。具体的には、例えば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレンの組成比が、１．０：０．３６：０．６４：０：１．２８：０．７２あるいは、１．０：０．２４：０．２３：０．５３：２．０：０となるように、光電変換部側画素分離部５１を形成する。このように組成を制御することにより、画素間にポテンシャル障壁を形成し、光電変換部側画素分離部５１を形成することができる。
その後、Ｇａ，Ｉｎ，Ａｓ，Ｐ等の不純物が多く含まれる条件でカルコパイライト系の化合物半導体を結晶成長させることにより、ｐ型半導体層５８を形成する。
【０１６２】
以上述べたように、光電変換部側画素分離部５１をｐ型の不純物が含まれない構成としても、画素間の分離が可能である。
【０１６３】
＜６．第２の実施の形態（固体撮像装置）＞
第２の実施の形態の固体撮像装置２１の概略構成図（要部の断面図）を、図２４に示す。
本実施の形態の固体撮像装置２１も、半導体基板の表面側を回路形成面として、半導体基板の裏面側を光入射面とした、裏面照射型構造の固体撮像装置である。
本実施の形態の固体撮像装置２１は、第１の実施の形態の固体撮像装置１の第２リセットトランジスタＴｒ４を形成していない構成としている。
【０１６４】
本実施の形態の固体撮像装置２１では、図２４に示すように、各画素は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、リセットトランジスタＴｒ３、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６で構成されている。
また、本実施の形態の固体撮像装置２１では、第１の実施の形態の固体撮像装置１の第２リセットトランジスタＴｒ４を形成していないので、図２に示した、第２リセットトランジスタＴｒ４を構成していたドレイン（排出部）２９も形成されていない。
【０１６５】
その他の構成は、第１の実施の形態の固体撮像装置１と同様であるので、同一符号を付して、重複説明を省略する。
本実施の形態において、固体撮像装置２１の平面構造は、図１に示した平面構造と同様の構造とすることができる。
【０１６６】
本実施の形態の固体撮像装置２１の画素の等価回路図を、図２５に示す。
図２５に示すように、本実施の形態では、リセットトランジスタＴｒ３は、そのソースがフローティングディフュージョン部３４とされ、ドレイン３５が電源電圧Ｖｄｄに接続されている。また、リセットトランジスタＴｒ３のゲート電極３３には、配線を介してリセットパルスφＲＳＴが印加される。
【０１６７】
（駆動方法）
次に、本実施の形態の固体撮像装置２１の駆動方法を説明する。
本実施の形態の固体撮像装置２１の駆動方法のタイミングチャートを、図２６に示す。ここでは、ｎ行目の画素の読み出しのタイミングを例に説明する。
また、本実施の形態の固体撮像装置２１の動作を、図２７の断面図に示す。
【０１６８】
まず、全画素同時にリセットパルスφＲＳＴの供給を開始すると同時に、第１転送パルスφＴＲＧ１及び第２転送パルスφＴＲＧ２の供給を開始し、リセットトランジスタＴｒ３、第１転送トランジスタＴｒ１及び第２転送トランジスタＴｒ２を同時にオンする。これにより、フローティングディフュージョン部３４に蓄積されていた信号電荷が電源電圧Ｖｄｄ側に排出され、フローティングディフュージョン部３４はリセットされる。これと同時に、第２電荷蓄積部２５、第１電荷蓄積部５２も電源電圧Ｖｄｄに電気的に接続されるため、第２電荷蓄積部２５、第１電荷蓄積部５２もリセットされる。
【０１６９】
ここで、リセット前にフローティングディフュージョン部３４に蓄積されていた信号電荷は、前のフレームで読み出された信号電荷である。また、第１電荷蓄積部５２に蓄積されていた信号電荷は、前のフレームにおいて露光期間が終了した後に光電変換部５０で生成された信号電荷である。
【０１７０】
その後、全画素同時にリセットパルスφＲＳＴ、第１転送パルスφＴＲＧ１、及び第２転送パルスφＴＲＧ２の供給を停止し、リセットトランジスタＴｒ３、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２をオフする。そして、第１転送トランジスタＴｒ１がオフすることにより、露光期間が開始される。
【０１７１】
次に、全画素同時に第１転送パルスφＴＲＧ１の供給を開始し、第１転送トランジスタＴｒ１をオンする。これにより、露光期間が終了し、第１電荷蓄積部５２に蓄積されていた信号電荷が第２電荷蓄積部２５に転送される。
その後、全画素同時に第１転送パルスφＴＲＧ１の供給を停止することで第１転送トランジスタＴｒ１をオフする。
本実施の形態では、全画素同時に第２電荷蓄積部２５に読み出された信号電荷は、各行の読み出し時まで、第２電荷蓄積部２５に保持された状態となる。
【０１７２】
ここまでの一連の動作は、全画素同時に行われるものである。
本実施の形態では、全画素同時にリセットトランジスタＴｒ３、第１転送トランジスタＴｒ１、及び第２転送トランジスタＴｒ２をオフすることにより、グローバル露光が開始される。そして、全画素同時に第１転送トランジスタＴｒ１をオンすることにより、グローバル露光が終了する。即ち、第１転送トランジスタＴｒ１をオフした時から、第１転送トランジスタＴｒ１をオンするまでの期間が露光期間とされる。露光期間では、光電変換部０に入射した光量に応じた信号電荷が、光電変換部５０で生成される。そして、光電変換部５０で生成された信号電荷は、基板１２内のポテンシャル電位に沿って移動し、第１電荷蓄積部５２に蓄積される。
【０１７３】
次に、行毎に読み出しを開始する。ｎ行の信号電荷の読み出しでは、ｎ行の動作の順番が回ってきたら、第２転送パルスφＴＲＧ２の供給を開始し、第２転送トランジスタＴｒ２をオンする。これにより、ｎ行の画素において、第２電荷蓄積部２５に蓄積されていた信号電荷がフローティングディフュージョン部３４に転送される。
その後、第２転送パルスφＴＲＧ２の供給を停止し、第２転送トランジスタＴｒ２をオフする。
【０１７４】
次に、選択パルスφＳＥＬの供給を開始し、選択トランジスタＴｒ６をオンする。これにより、フローティングディフュージョン部３４の電位に対応する出力を画素信号としてカラム信号処理回路５（図１参照）に取り込む。カラム信号処理回路５では、先に取得したリセット信号と、この画素信号との差分を取ることにより相関二重サンプリングを行う。これにより、カラム信号処理回路５では、ｋＴｃノイズが除去された画素信号が得られる。
その後、選択パルスφＳＥＬの供給を停止し、選択トランジスタＴｒ６をオフし、ｎ行の画素の読み出しを終了する。
【０１７５】
ｎ行目の画素の読み出しが終了した後は、ｎ＋１行目の画素の読み出しを行い、全行の画素の読み出しを順に行う。
このようにして、本実施の形態の固体撮像装置２１の駆動を行うことができる。
【０１７６】
本実施の形態の固体撮像装置２１では、図２７に示すように、入射した光Ｌは光電変換部５０において光電変換され、そこで発生した信号電荷（電子）は第１電荷蓄積部５２に移動し、第１電荷蓄積部５２で主に蓄積される。また、光電変換部５０で生成された正孔は透明電極５７に移動する。
【０１７７】
そして、露光期間において、第１電荷蓄積部５２で蓄積された信号電荷は、第１転送トランジスタＴｒ１がオンすることで、全画素同時に、図２７の「電子（読出時・排出時）」の矢印で示すように、第２電荷蓄積部２５に転送される。第２電荷蓄積部２５に転送された信号電荷は、第２電荷蓄積部２５で蓄積される。
第２電荷蓄積部２５に蓄積された信号電荷は、行毎のタイミングでフローティングディフュージョン部３４に転送される。
そして、読み出し時には、フローティングディフュージョン部３４の信号電荷の量に対応する画素信号が、選択トランジスタＴｒ６を通じて、垂直信号線９に出力される。
また、電子の排出時には、第１転送トランジスタＴｒ１がオンすることにより、全画素同時に、図１２の「電子（読出時・排出時）」の矢印で示すように、第１電荷蓄積部５２の信号電荷が、第２電荷蓄積部２５に排出される。このとき、第２転送トランジスタＴｒ２及び第１リセットトランジスタＴｒ３もオンしているので、第２電荷蓄積部２５に排出された信号電荷は、さらに、フローティングディフュージョン部３４とドレイン（リセット部）３５を通じて排出される。
【０１７８】
（製造方法）
本実施の形態の固体撮像装置２１は、第１の実施の形態の固体撮像装置１と比較して、第２リセットトランジスタＴｒ４の各部を設けていないだけであるので、前述した第１の実施の形態の製造方法を採用して、製造を行うことができる。
【０１７９】
第１の実施の形態で説明した製造方法の具体例では、光電変換部５０をカルコパイライト材料で形成する場合の製造方法を説明した。
ここでは、製造方法の他の具体例として、光電変換部５０をシリサイド材料で形成する場合の製造方法を説明する。
【０１８０】
まず、基板１２として、シリコン基板を用意する。
次に、この基板１２上に、シリサイド材料からなる光電変換部５０を形成する。
シリサイド材料を形成する方法としては、以下の２つの方法が挙げられる。
（１）予めシリコン基板上にシリサイド用の金属材料（鉄、ニッケル、コバルト、バリウム等）を蒸着し、その後アニール処理でシリサイドを形成する方法。
（２）ＭＢＥ法やＭＯＣＶＤ法等でシリサイド材料を結晶成長させる方法。
【０１８１】
これら２つの方法のいずれかを用いて、例えば、コバルトシリサイドを３００ｎｍの厚さでシリコン基板に形成して光電変換部５０とする。この材料系は、シリコンの吸収係数に比べて１桁以上大きいために、遮光部と光電変換部を兼ねることができる。
なお、シリサイド以外にも、例えばＦｅＳ２でも、吸収係数が高く、同様な効果が得られる。
【０１８２】
上述の本実施の形態の固体撮像装置２１の構成によれば、光電変換部５０が基板１２に積層して形成されていることにより、基板１２内に光電変換部を設ける必要がなく、画素の微細化が可能となる。
さらに、基板１２の裏面側に形成される第１電荷蓄積部５２と、基板１２の表面側に形成される各画素トランジスタは、基板１２の深さ方向に積層して形成されているため、さらなる画素の微細化が図られる。
画素の微細化を図ることができるため、固体撮像装置２１の小型化や多画素化を図ることが可能になる。そして、多画素化を図ることによって、高解像度の画像を提供することが可能になる。
【０１８３】
また、本実施の形態では、画素領域の全面に渡って形成される光電変換部５０が遮光部を兼ねる構成とされているため、基板１２に入射光が到達することがなく、ノイズの発生が抑制される。
【０１８４】
そして、本実施の形態の固体撮像装置２１の構成によれば、第１電荷蓄積部５２と第２電荷蓄積部２５を設けている。これにより、第１電荷蓄積部５２で蓄積された信号電荷を、全画素同時に第２電荷蓄積部２５に転送して、いったん第２電荷蓄積部２５に保持させた後に、行毎にフローティングディフュージョン部３４に転送して、垂直信号線に読み出すことができる。
従って、画素の微細化が図られた固体撮像装置２１において、グローバルシャッター操作が可能となるため、全画素同時の露光が可能となり、フォーカルプレーン歪みが解消される。
また、遮光膜を設けなくても全画素同時の露光が可能になるため、遮光膜を設けた場合と比較して、開口を広くして、感度の向上と飽和電荷量の向上を図ることができる。
【０１８５】
また、上述の本実施の形態の固体撮像装置２１の構成によれば、フローティングディフュージョン部３４、第２電荷蓄積部２５、第１電荷蓄積部５２を一度にリセットすることができるため、回路構成が単純化されてバラツキが減ると共に、ノイズも減少するという効果がある。
また、本実施の形態の固体撮像装置２１では、第１電荷蓄積部５２をリセットするためのリセットトランジスタが別途設けられていないため、画素面積の縮小化が可能となる。
【０１８６】
さらに、本実施の形態の固体撮像装置２１の構成によれば、第２電荷蓄積部２５やフローティングディフュージョン部３４が画素の周辺部に形成されている。これにより、オンチップレンズ２４による集光領域である画素の中央部から、第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４が分離されている。これにより、光の入射によって発生する、スミアノイズが低減されるため、高いＳ／Ｎ比が得られる。
また、集光領域である画素の中央部に、リセット部３５が形成されているため、リセット部３５によって、スミアノイズとなる電荷を排出することができ、これによってもスミアノイズを低減することができる。
従って、グローバルシャッター機能を有し、暗電流が小さく、かつｋＴＣノイズが小さい固体撮像装置２１を実現することができる。
【０１８７】
そして、本実施の形態の固体撮像装置２１の構成によれば、グローバルシャッター機能を有する従来のＣＭＯＳイメージセンサと比較して、画素を微細化することが可能であり、高い解像度を実現できる。また、信号読み出し時に発生する回折光や散乱光が漏れて蓄積部に入ることによるノイズ付加がなく、かつ裏面照射型になっているので、感度や飽和感度が高く、高画質の撮像を提供することが可能になる。
【０１８８】
本実施の形態によれば、高い感度と高い飽和電荷量を有し、かつ、高解像度で良好な画質を有する画像を提供することが可能な固体撮像装置２１を実現することが可能になる。
【０１８９】
なお、上述した第２の実施の形態の構成に対しても、前述した第１の実施の形態に対する第１変形例〜第４変形例の同様の変形を行った構成とすることが可能である。
また、第１変形例〜第４変形例の構成は、組み合わせが可能な限りであれば、複数の変形例の構成を組み合わせても良い。
【０１９０】
さらに、本技術の固体撮像装置において、光電変換膜の上層に反射防止膜を設けても良い。
反射防止膜としては、例えば、ＳｉＮやＨｆＯを、〜λ／（４ｎ）の厚さで成膜すると効果的である。ここで、ｎは反射防止膜の屈折率で、λは光の波長である。
【０１９１】
上述した各実施の形態及び変形例は、全て、電子をキャリアとする、負の極性の光電荷読み出しの構成であった。
本技術は、正孔をキャリアとする、正の極性の光電荷読み出しの構成にも適用することが可能であり、その場合、全てｎ型とｐ型が反転した構造として、ドーピングも逆導電型とすれば良い。
【０１９２】
本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。
【０１９３】
＜７．第３の実施の形態（電子機器）＞
次に、第３の実施の形態の電子機器について説明する。
第３の実施の形態の電子機器の概略構成図（ブロック図）を、図２８に示す。
【０１９４】
図２８に示すように、本実施の形態の電子機器２００は、第１の実施の形態の固体撮像装置１と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。
【０１９５】
光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１の撮像面上に結像させる。これにより、固体撮像装置１内に一定期間信号電荷が蓄積される。
シャッタ装置２１１は、固体撮像装置１への光照射期間および遮光期間を制御する。
駆動回路２１２は、固体撮像装置１において、信号電荷の転送動作及びシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像装置１の信号転送を行う。
信号処理回路２１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いは、モニタに出力される。
【０１９６】
本実施の形態の電子機器２００では、固体撮像装置１において画素の微細化が図られるため、電子機器２００の小型化や高解像度化が図られる。また、固体撮像装置１において全画素同時の露光が可能になり、高いＳ／Ｎ比が得られるため、画質の向上が図られる。
【０１９７】
固体撮像装置１を適用できる電子機器２００としては、デジタルビデオカメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置に適用可能である。
【０１９８】
上述した本実施の形態の電子機器では、固体撮像装置として第１の実施の形態の固体撮像装置１を使用していた。
本技術の電子機器は、第１の実施の形態の固体撮像装置１を使用する構成に限定されず、本技術の固体撮像装置であれば、任意の固体撮像装置を使用することができる。
また、本技術の電子機器の構成は、図２８に示した構成に限定されるものではなく、本技術の固体撮像装置を使用する構成であれば、図２８に示した以外の構成とすることも可能である。
【０１９９】
なお、本開示は以下のような構成も取ることができる。
（１）基板と、前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成する光電変換部と、前記光入射側の前記基板内に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記光入射側とは反対の側の前記基板内の、入射光が集光される集光領域以外の領域に形成され、前記第１電荷蓄積部と前記基板の深さ方向に積層されて形成された、第２電荷蓄積部と、前記光入射側とは反対の側の前記基板内の、前記集光領域以外の領域に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部とを備えた固体撮像装置。
（２）前記集光領域は、光電界強度がピーク光電界強度の１／ｅまでの範囲である、前記（１）に記載の固体撮像装置。
（３）前記光入射側とは反対の側の前記基板内の、前記集光領域に形成され、前記フローティングディフュージョン部をリセットするためのリセット部をさらに備えた、前記（１）又は（２）に記載の固体撮像装置。
（４）前記光入射側とは反対の側の前記基板内の、前記集光領域に形成され、前記第１電荷蓄積部から電荷を排出する排出部をさらに備えた、前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）前記第１電荷蓄積部から前記第２電荷蓄積部へ前記信号電荷を転送する、縦型のゲート電極をさらに備えた、前記（１）から（４）のいずれかに記載の固体撮像装置。
（６）前記第１電荷蓄積部から前記排出部へ電荷を排出する、縦型のゲート電極をさらに備えた、前記（４）又は（５）に記載の固体撮像装置。
（７）前記基板内の内部電界により、前記光電変換部で生成された前記信号電荷が、前記第１電荷蓄積部に集まる構成を有する、前記（１）から（６）のいずれかに記載の固体撮像装置。
（８）透明電極による外部電界により、前記光電変換部で生成された前記信号電荷が、前記第１電荷蓄積部に集まる構成を有する前記（１）から（７）のいずれかに記載の固体撮像装置。
（９）前記光電変換部が遮光部を兼ねる、前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）前記光電変換部は、カルコパイライト構造の化合物半導体で形成された光電変換膜を有する、前記（１）から（９）のいずれかに記載の固体撮像装置。
（１１）前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体で形成されている、前記（１０）に記載の固体撮像装置。
（１２）前記光電変換部は、シリサイド系材料で形成された光電変換膜を有する、前記（１）から（９）のいずれかに記載の固体撮像装置。
（１３）前記光電変換膜は、前記基板上において、前記基板に格子整合するように形成されている、前記（１０）又は（１１）に記載の固体撮像装置。
（１４）前記基板は、オフ基板である、前記（１３）に記載の固体撮像装置。
（１５）前記光電変換部は前記基板よりも電子親和力が大きく、前記光電変換部と前記基板との間に形成され、電子親和力が前記基板の電子親和力と前記光電変換部の電子親和力の間になるように形成されている中間層をさらに備えた、前記（１）から（１４）のいずれかに記載の固体撮像装置。
（１６）前記光電変換部は、有機材料で形成された光電変換膜を有する、前記（１）から（９）に記載の固体撮像装置。
（１７）前記光電変換部の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成され、隣接する画素の間を分離する画素分離部を含む、前記（１０）又は（１１）に記載の固体撮像装置。
（１８）前記光電変換部と前記フローティングディフュージョン部と前記第１電荷蓄積部と前記第２電荷蓄積部とを含む画素を複数有し、前記複数の画素が２次元アレイ状に配列され、前記第１電荷蓄積部に蓄積された信号電荷は、全画素同時に前記第２電荷蓄積部に転送されて前記第２電荷蓄積部で保持され、前記第２電荷蓄積部に保持された信号電荷は、画素の行毎に前記フローティングディフュージョン部に転送される、前記（１）から（１７）のいずれかに記載の固体撮像装置。
（１９）光学レンズと、前記（１）から（１８）のいずれかに記載の固体撮像装置と、前記固体撮像装置からの出力信号を処理する信号処理回路を備えた電子機器。
【０２００】
本技術は、上述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【０２０１】
１，１５，１６，１７，２１  固体撮像装置、２  画素、３  画素領域、４  垂直駆動回路、５  カラム信号処理回路、６  水平駆動回路、７  出力回路、８  制御回路、９  垂直信号線、１０  水平信号線、１１，１２  基板、１３  ウェル領域、２３  カラーフィルタ層、２４  オンチップレンズ、２５  第２電荷蓄積部（蓄積部）、２６  ｐ型半導体層、２７  第１転送ゲート電極、２８  ゲート絶縁膜、２９  ドレイン（排出部）、３０  第２リセットゲート電極、３２  第２転送ゲート電極、３３  第１リセットゲート電極、３４  フローティングディフュージョン部、３５  ドレイン（リセット部）、４５  増幅ゲート電極、４６  選択ゲート電極、５０  光電変換部、５１  光電変換部側画素分離部、５２  第１電荷蓄積部、５３  画素分離部、５７  透明電極、５８  ｐ型半導体層、５９  絶縁膜、６０  中間層、６８  バリア層、６９  絶縁層、２００  電子機器、２１０  光学レンズ、２１１  シャッタ装置、２１２  駆動回路、２１３  信号処理回路、Ｔｒ１  第１転送トランジスタ、Ｔｒ２  第２転送トランジスタ、Ｔｒ３  第１リセットトランジスタ、Ｔｒ４  第２リセットトランジスタ、Ｔｒ５  増幅トランジスタ、Ｔｒ６  選択トランジスタ、φＴＲＧ１  第１転送パルス、φＴＲＧ２  第２転送パルス、φＲＳＴ１  第１リセットパルス、φＲＳＴ２  第２リセットパルス、φＲＳＴ  リセットパルス、φＳＥＬ  選択パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１０】
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