(57)【要約】【課題】コンタクトに対し、金属配線の合わせずれを低減できる半導体記憶装置及びその製造方法を提供する。【解決手段】  実施形態は、第１の方向に交互に配列され、第１の方向に直交する第２の方向に延伸する活性領域及び素子分離領域を含む半導体基板と、半導体基板と電気的に接続し、第１の方向の幅が、半導体基板に対して垂直である第３の方向に向かい連続的に狭くなり、第２の方向の幅が、第３の方向に向かい連続的に広くなる第１コンタクト部と、第１コンタクト部上部に第２の方向に延伸して設けられ、第１の方向の幅が、第１コンタクト部との接合部分において、第１コンタクト部の幅と同じであり、第３の方向に向かい連続的に狭くなる金属配線とを有する。【選択図】図１２
2015198136.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に交互に配列され、前記第１の方向に直交する第２の方向に延伸する活性領域及び素子分離領域を含む半導体基板と、
前記半導体基板と電気的に接続し、前記第１の方向の幅が、前記半導体基板に対して垂直である第３の方向に向かい連続的に狭くなり、前記第２の方向の幅が、第３の方向に向かい連続的に広くなる第１コンタクト部と、
前記第１コンタクト部上部に前記第２の方向に延伸して設けられ、前記第１の方向の幅が、前記第１コンタクト部との接合部分において、前記第１コンタクト部の幅と同じであり、第３の方向に向かい連続的に狭くなる金属配線と、
を有する半導体記憶装置。
【請求項２】
前記第１コンタクト部及び前記金属配線の前記第１の方向から見た側面が面一である
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１コンタクト部下部に設けられ、前記半導体基板と電気的に接続している第２コンタクト部とをさらに有し、
前記第１コンタクト部と接続する前記第２コンタクト部上部の前記第１の方向の幅が、前記第２コンタクト部と接合する前記第１コンタクト部下部の幅と同じであり、前記第２コンタクト部の前記第１の方向の幅が、前記第３の方向に向かい連続的に狭くなり、前記第２コンタクト部の前記第２の方向の幅が、前記第３の方向に向かい連続的に広くなる
請求項１乃至２のいずれかに一に記載の半導体記憶装置。
【請求項４】
前記第２コンタクト部、前記第１コンタクト部及び前記金属配線の前記第１の方向から見た側面が面一である
請求項３に記載の半導体記憶装置。
【請求項５】
前記金属配線及び前記第１コンタクト部が前記第１の方向に複数設けられ、隣り合う前記金属配線間及び、隣り合う前記第１コンタクト部間に前記絶縁膜が設けられ、さらに記金属配線間及び、隣り合う前記第１コンタクト部間に絶縁膜を介して絶縁領域が設けられている
請求項１乃至４のいずれか一に記載の半導体記憶装置。
【請求項６】
前記金属配線、前記第１コンタクト部及び前記第２コンタクト部が前記第１の方向に複数設けられ、隣り合う前記金属配線間、隣り合う前記第１コンタクト部間及び隣り合う第２コンタクト部間に絶縁膜が設けられ、隣り合う前記金属配線間、隣り合う前記第１コンタクト部間及び隣り合う第２コンタクト部間に前記絶縁膜を介して絶縁領域が設けられている
請求項３乃至５いずれか一に記載の半導体記憶装置。
【請求項７】
前記絶縁領域はエアギャップである
請求項５又は６に記載の半導体記憶装置。
【請求項８】
半導体基板中に形成された活性領域上に第１コンタクト部を形成する工程と、
前記第１コンタクト部上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にトレンチパターンを有する第１マスクを形成する工程と、
前記第１マスクを用いて、前記第１コンタクト部上面を露出させるまでエッチングを行い第１の方向に延伸する第１のトレンチを形成する工程と、
前記第１のトレンチ内に第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第２導電膜上に前記第１の方向と直交する第２の方向に延伸する第２マスクを形成する工程と、
前記第２マスクを用いて、前記第２導電膜をエッチングして金属配線を形成する工程と、
前記第２マスクを用いて、さらに前記第１導電膜をエッチングして、前記第２コンタクト部を形成する工程と、
前記金属配線及び前記第２コンタクト部が複数設けられ、隣り合う前記金属配線間及び隣り合う前記第２コンタクト部間に第２絶縁膜を形成し、隣り合う前記金属配線間及び隣り合う前記第２コンタクト部間に絶縁領域を形成する工程と
を備えた半導体記憶装置の製造方法。
【請求項９】
前記第１コンタクト部は前記第１の方向に延伸する第１導電膜であり、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にトレンチパターンを有する第１マスクを形成する工程と、
前記第１マスクを用いて、前記第１導電膜上面を露出させるまでエッチングを行い第１の方向に延伸する第１のトレンチを形成する工程と、
前記第１のトレンチ内に第２導電膜を形成する工程と、
前記第２導電膜上に第３導電膜を形成する工程と、
前記第３導電膜上に前記第１の方向と直交する第２の方向に延伸する第２マスクを形成する工程と、
前記第２マスクを用いて、前記第３導電膜をエッチングして金属配線を形成する工程と、前記第２マスクを用いて、さらに前記第２導電膜及び前記第１導電膜をエッチングして、前記第１コンタクト部及び第２コンタクト部を形成する工程と、
前記金属配線、前記第１コンタクト部及び前記第２コンタクト部から複数設けられ、隣り合う前記金属配線間、隣り合う前記第２コンタクト部間及び前記第１コンタクト部間に絶縁膜を形成する工程と、
隣り合う前記金属配線、前記第１コンタクト部及び前記第２コンタクト部間に絶縁領域を形成する工程と
を備えた請求項８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年のメモリの高集積化によりメモリセルの面積が縮小している。メモリセルは、ビット線と、ビット線と直交する複数のワード線の交わる位置に設けられている。ビット線は、縦方向に延びる複数の金属配線及びコンタクトで構成される。金属配線は、コンタクトの上面に位置合わせして形成される。従ってメモリセルの面積の縮小に伴い隣り合う金属配線間距離が短くなる場合、金属配線をコンタクトに精度よく位置合わせしないと、金属配線が隣のコンタクトに接触する恐れが生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１９９３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、コンタクトに対し、金属配線の合わせずれを低減できる半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態は、第１の方向に交互に配列され、第１の方向に直交する第２の方向に延伸する活性領域及び素子分離領域を含む半導体基板と、半導体基板と電気的に接続し、第１の方向の幅が、半導体基板に対して垂直である第３の方向に向かい連続的に狭くなり、第２の方向の幅が、第３の方向に向かい連続的に広くなる第１コンタクト部と、第１コンタクト部上部に第２の方向に延伸して設けられ、第１の方向の幅が、第１コンタクト部との接合部分において、第１コンタクト部の幅と同じであり、第３の方向に向かい連続的に狭くなる金属配線とを有する。
【図面の簡単な説明】
【０００６】
【図１】半導体記憶装置の構成を示す一部模式的平面図。
【図２】図１に示すIa-Iaに沿った半導体記憶装置の一部模式的断面図。
【図３】図１に示すIb-Ibに沿った半導体記憶装置の一部模式的断面図。
【図４】第１の実施形態に係る半導体記憶装置の製造方法を例示する説明図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図５】第１の実施形態に係る半導体記憶装置の製造方法を例示する説明図であり(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図６】第１の実施形態に係る半導体記憶装置の製造方法を例示する説明図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を例示する説明であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図８】第１の実施形態に係る半導体記憶装置の製造方法を例示する説明図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図９】第１の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１０】第１の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１１】第１の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１２】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり、 (a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１３】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１４】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１５】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１６】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【図１７】第２の実施形態に係る半導体記憶装置の一部模式的断面図であり、(a)は、図１の半導体記憶装置を示すIa-Iaに沿った断面図、(b)は図１の半導体記憶装置を示すIb-Ibに沿った断面図、(c)は、図１の半導体記憶装置のIc領域を拡大した平面図。
【発明を実施するための形態】
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。
【０００８】
半導体記憶装置１００は、半導体基板１、素子分離領域２、第１コンタクト３、絶縁膜４、第２コンタクト６、金属配線７、絶縁領域８、活性領域ＡＡ、ビット線ＢＬ、ワード線ＷＬ及び選択ゲートＳＧから構成される。
【０００９】
絶縁膜４は、説明の便宜のため第１絶縁膜４a、第２絶縁膜４b、第３絶縁膜４cとする。
【００１０】
（第１の実施形態）
第１の実施形態の半導体記憶装置を図１〜図３を参照して説明する。図１は、半導体記憶装置１００の構成を示す概略図である。図２は、本実施形態における半導体記憶装置をIa-Iaに沿った断面図である。図３は、本実施形態における半導体記憶装置をIb-Ibに沿った断面図である。
【００１１】
半導体基板１には、図１のY方向に延びる複数の素子分離領域２が設けられている。本実施形態において、半導体基板１に平行な方向のうち、素子分離領域２及び活性領域ＡＡが延びる方向をY方向とし、Y方向に対して直交する方向をX方向とする。半導体基板１に垂直方向をZ方向とする。素子分離領域２はX方向に離間して複数形成されている。半導体基板１の上層部には、素子分離領域２により活性領域ＡＡが設けられている。
【００１２】
ビット線ＢＬは活性領域ＡＡに重なるように、活性領域ＡＡの上方に設けられている。
【００１３】
ワード線ＷＬがX方向に延びており、Y方向に所定の間隔ごとに設けられている。
【００１４】
選択ゲート線ＳＧは、ワード線ＷＬの両端に配置されている。
【００１５】
第１コンタクト３は、隣り合う選択ゲートＳＧ間のコンタクト線ビット領域１３において、X方向に一列にそれぞれの活性領域ＡＡ上に設けられている。
【００１６】
図２に示すように、第２コンタクト６は、バリアメタル層６a及びビアメタル層６bから構成されており、第１コンタクト３上に設けられている。バリアメタル６aは、図２に示す断面方向では、第１コンタクト３と第２コンタクトの接続面にのみ設けられており、図３に示す断面方向では、第２絶縁膜４bに接する第２コンタクト６の側面及び第１コンタクト３と第２コンタクト６の接続面に設けられている。バリアメタル層６aには、例えば窒化チタン(TiN)等が材料として用いられる。ビアメタル層６bには、例えばタングステン(W)等の金属材料が用いられる。図２に示す断面方向では、第２コンタクト６上部側のX方向の幅は第２コンタクト６下部側より狭い。図３に示す断面方向では、第２コンタクト６上部側のY方向の幅は、第２コンタクト６下部側より広い。第２コンタクト６上部側のX方向の幅は、金属配線７（詳細は後述）下部側の接合部分の幅と同じである。
【００１７】
金属配線７は、第２コンタクト６上に設けられている。図２に示すように、金属配線７上部側のX方向の幅は、金属配線７下部側より狭い。つまり、金属配線７及び第２コンタクト６のX方向の幅が、金属配線７上部側から第２コンタクト６下部側に向かい連続して広くなるように設けられる。また、金属配線７及び第２コンタクト６の側面は、ずれがなく平らである。以後側面において、ずれがなく平らであることを面一であると表現する。金属配線７には、例えばタングステンなどの金属材料が用いられる。図３に示すように、金属配線７はY方向に延びている。
【００１８】
図２、図３に示すように、第３絶縁膜４cが、金属配線７の上部、及び隣り合う金属配線７間及び隣り合う第２コンタクト６間に設けられている。第３絶縁膜４cは、金属配線７側面及び第２コンタクト６側面に形成される。第３絶縁膜４cは例えばCVD法などにより形成されるシリコン酸化膜である。
【００１９】
絶縁領域８が、隣り合う金属配線７間及び隣り合う第２コンタクト６間に第３絶縁膜４cを介して存在する。絶縁領域８の最上部は、金属配線７上部より上側に位置する。絶縁領域８は例えば空気である。
【００２０】
以上、本実施形態は、X方向の幅が金属配線７上部側から第２コンタクト６下部側に向かい連続して広くなり、金属配線７及び第２コンタクト６の側面は面一である構造である。これにより、金属配線７及び第２コンタクト６の接合面積が増えるため、コンタクト抵抗を低減させることができる。さらに、金属配線７と第２コンタクト６の間に合わせずれが存在しないため、隣り合う金属配線７間と隣り合う第２コンタクト６間のリーク電流の増大を抑制することができる。更に、隣り合う金属配線７及び隣り合う第２コンタクト６の間に誘電率の低い絶縁領域８が存在するため、寄生容量を低減することができる。
【００２１】
次に、本実施形態における半導体記憶装置の製造工程について図４〜図１１を用いて説明する。図４（a）は、図１に示す本実施形態における半導体記憶装置をIa-Iaに沿った断面図であり、図４（b）は、図１に示す本実施形態における半導体記憶装置をIb-Ibに沿った断面図である。図４（c）は、図１に示す本実施形態における半導体記憶装置のIc領域を拡大した平面図である。以下図１１まで同じである。
【００２２】
図４(a)、(b)に示すように、素子分離領域２が形成されている半導体基板１上に第１絶縁膜４aが例えばCVD(Chemical Vapor Deposition)法などにより形成される。第１絶縁膜４aは例えばシリコン酸化膜である。活性領域ＡＡ上に第１コンタクト３が位置するように、第１絶縁膜４a上にフォトリソグラフィ法を用いてパターンが形成される（図示せず）。その後、パターンに基づき第１絶縁膜４aをRIE(Reactive Ion Etching)法を用いて加工して、コンタクトホール５aを形成する。
【００２３】
図５(a)、(b)に示すように、コンタクトホール５a中に例えばPVD(Physical Vapor Deposition)又はCVD法により導電材料を埋め込に第１コンタクト３を形成する。コンタクトホール５aに埋め込まれた余剰の導電材料をCMP(Chemical Mechanical Polishing)法を用いて除去する。その後、第１絶縁膜４a及び第１コンタクト３上に第２絶縁膜４bを例えばCVD(Chemical Vapor Deposition)法などにより形成する。第２絶縁膜４bは例えばシリコン酸化膜である。この第２絶縁膜４b上にフォトレジストを塗布し、リソグラフィ技術によりトレンチパターン状のレジストパターン９を形成する。レジストパターン９に基づいて第２絶縁膜４bをRIE(Reactive Ion Etching)により削り、第１コンタクト３上面を露出するX方向に延伸するコンタクトホール５bを形成する。図５(b)に示すように、コンタクトホール５b上部側のY方向の幅は、トレンチ５b下部側の幅よりも広い形状である。この形状により、導電材料の埋め込みが促進される効果を得る。
【００２４】
図６(a)、(b)に示すように、バリアメタル層６aがコンタクトホール５bの側壁及び底面に形成される。バリアメタル層６aは例えば窒化チタン(TiN)で形成される。窒化チタン(TiN)は例えばPVD(Physical Vapor Deposition)又はCVD法により形成される。第１導電膜６cは、バリアメタル層６aを介してコンタクトホール５bに形成される。第１導電膜６cは、例えばPVD法やCVD法などにより例えばタングステン等の導電材料から形成される。その後、CMP(Chemical Mechanical Polish)を用いて余剰なバリアメタル層６a、及び第１導電膜６cを除去して表面を平坦化する。
【００２５】
図７(a)、(b)に示すように、第２導電膜７aが第１導電膜６c及び第２絶縁膜４b上に例えばPVD法やCVD法などにより形成される。第２導電膜７aは例えばタングステン等の導電材料であり、第１導電膜６cと同一又は同等のエッチングレートを有することが望ましい。
【００２６】
図８(a)、(b)に示すように、第２導電膜７a上に、ハードマスク１０を形成する。ハードマスク１０は例えば、シリコン酸化膜等で構成され、第１絶縁膜４a及び第２絶縁膜４bと同一又は同等のエッチングレート特性を有し、かつ第１導電膜６c及び第２導電膜７a及びバリアメタル層６aとエッチング選択比が高い膜である。ハードマスク１０は、例えばCVD法等により形成される。その後、ハードマスク１０上にフォトレジストを塗布し、リソグラフィ技術等を用いてY方向に延伸する配線パターンマスク１１を形成する。
【００２７】
図９(a)、(b) 、(c)に示すように、配線パターンマスク１１に基づきハードマスク１０を配線パターンマスク１１形状に加工する。これによりハードマスク１０はY方向に延伸する配線パターンマスク１１形状に加工される。配線パターンマスク１１及びハードマスク１０に基づき第２導電膜７aを例えばRIEにより加工する。この場合、ハードマスク１０のエッチングレートは第２導電膜７aのエッチングレートと比較して極めて低いため、ハードマスク１０が残存した状態で第２導電膜７aが配線状にエッチングされる。これにより、図１０(a)、(b)に示すように、第２導電膜７aは、配線パターンマスク１１状に形成されたY方向に延伸する金属配線７に加工される。
【００２８】
図１０(a)、(c)に示すように、第２導電膜７aが完全に除去された箇所には、第２絶縁膜４b及び金属配線７と直交する第１導電膜６c及びバリアメタル層６aが露出する。さらに、ハードマスク１０に基づき第１導電膜６c及びバリアメタル６aを例えばRIEにより除去する。第１導電膜６c及びバリアメタル層６aは第２導電膜７aと同等のエッチングレートを有し、第２絶縁膜４bはハードマスク１０と同等のエッチングレートを有するため、露出した第２絶縁膜４b及び金属配線７と直交する第１導電膜６cのうち、第１導電膜６c及びバリアメタル６aのみがエッチングされて除去され、第２絶縁膜４bはエッチングされずに残存することになる。これにより、図１１に示すように、金属配線７及び第２コンタクト６が形成される。
【００２９】
図１１(a)に示すように、金属配線７及び第２コンタクト６の接合面において、金属配線７及び第２コンタクト６の側面がX方向断面から見て面一となる。また、金属配線７及び第２コンタクト６のX方向における幅は、金属配線７上部側から第２コンタクト６下部側に向かい連続して広くなるように形成される。また、隣り合う第２コンタクト６間には空間領域１２aが形成される。また、図１１(b)に示すように、Y方向断面から見た場合の第２コンタクト６の幅は、第２コンタクト６上部側から第２コンタクト６下部側に向かい連続して狭くなるように形成される。
【００３０】
その後、図２、図３に示すように金属配線７の上部、及び隣り合う金属配線７間及び隣り合う第２コンタクト６間に第３絶縁膜４cが形成される。第３絶縁膜４cは例えばCVD法により形成されるシリコン酸化膜である。第３絶縁膜４cが十分に埋め込まれなかった隣り合う金属配線７間及び隣り合う第２コンタクト６間に、空間領域１２aが形成される。この空洞が絶縁領域８である。絶縁領域８は例えば空気等のエアギャップである。エアギャップの誘電率は第２絶縁膜４bより低い。
【００３１】
以上、この製造方法により作製した半導体記憶装置１００は、金属配線７と第２コンタクト６のX方向の幅は、金属配線７上部側から第２コンタクト６下部側に向かい広くなり、金属配線７及び第２コンタクト６の側面はX方向から見て面一となる。
【００３２】
この構造により、金属配線７及び第２コンタクト６の接合面で合わせずれが生じない。これにより、隣り合う配線間のリーク電流の増大を抑制することができる。また金属配線７及び第２コンタクト６が接合する面積が増える。これにより、コンタクト抵抗を低減させることができる。更に、図１に示すようにコンタクト線ビット領域１３において、隣り合う第２コンタクト６の位置をY方向にずらして千鳥形状に形成することなく、X方向に一列に位置するよう形成できる。このため、Y方向のコンタクト線ビット領域１３の幅を短くすることができる。これにより、チップ面積を縮小することができる。また、金属配線７及び第２コンタクト６間にエアギャップが存在するため、寄生容量を低減することができる。
【００３３】
本実施形態では、コンタクト線ビット領域１３における第２コンタクト６及び金属配線７の構造及び製造方法について説明したが、周辺回路（図示せず）におけるコンタクト及び金属配線も同様の製造方法により形成することができる。これにより、周辺回路においても金属配線とコンタクトとの接触抵抗値の低減、寄生容量を低減することができる。
【００３４】
（第２の実施形態）
第２の実施形態の半導体記憶装置２００を図１２(a)、(b)、(c)を参照して説明する。図１２(a)は、図１に示す本実施形態における半導体記憶装置をIa-Iaに沿った断面図であり、図１２（b）は、図１に示す本実施形態における半導体記憶装置をIb-Ibに沿った断面図である。図１２（c）は、図１に示す本実施形態における半導体記憶装置のIc領域を拡大した平面図である。
【００３５】
第２の実施形態が第１の実施形態と異なる点は、第１コンタクト３を金属配線７及び第２コンタクト６と同時に形成することである。
【００３６】
第１コンタクト３を金属配線７及び第２コンタクト６と同時に形成したこと以外は第１の実施形態と同じであるので、同一部分には同一符号を付して詳細な説明は省略する。
【００３７】
第２実施形態に係る半導体記憶装置２００の構成について説明する。
【００３８】
図１２(a)に示すように、第１コンタクト３は、隣り合う選択ゲートＳＧ間のコンタクト線ビット領域１３において、X方向に一列にそれぞれの活性領域ＡＡ上に設けられている。第１コンタクト３は、それぞれの第１コンタクト３が隣り合うようにX方向に一列に配置されている。第１コンタクト３上部側のX方向の幅は、第１コンタクト３下部側の幅より狭い。
【００３９】
第２コンタクト６は第１コンタクト３上に設けられている。第２コンタクト６下部側のX方向の幅は、第１コンタクト３の接合部分の幅と同じである。第２コンタクト６上部側のX方向の幅は、第２コンタクト６の下部側の幅より狭い。
【００４０】
第２コンタクト６上に設けられている。金属配線７下部側のX方向の幅は、第２コンタクト６との接合部分の幅と同じである。金属配線７上部側のX方向の幅は、金属配線７下部側より狭い。つまり、X方向の幅が、金属配線７上部側から第１コンタクト３下部側に向かい連続して広くなるように設けられている。また金属配線７から第１コンタクト３までの側面は、X方向から見て面一である。図１２(b)に示すように、金属配線７は、Y方向に延びている。
【００４１】
第３絶縁膜４cが、金属配線７の上部、及び隣り合う金属配線７間、第２コンタクト６間及び第１コンタクト３間に設けられている。第３絶縁膜４cの形成により、絶縁膜４より誘電率の低い絶縁領域８が、隣り合う金属配線７間、第２コンタクト６間及び第１コンタクト３間に第３絶縁膜４cを介して存在する。
【００４２】
以上、金属配線７から第１コンタクト３までの側面は、X方向から見て面一であるため、金属配線７から第１コンタクト３にかけてそれぞれの接触面積が増える。これによりコンタクト抵抗を低減させることができる。また、金属配線７と隣り合う第２コンタクト６の間に合わせずれが存在しない。これにより隣り合う金属配線７から隣り合う第１コンタクト３まで一定の距離を保つとなり、リーク電流の増大を抑制することができる。また、誘電率の低い絶縁領域８が、隣り合う金属配線７間、第２コンタクト６間及び第１コンタクト３間に絶縁膜４を介して存在するため寄生容量を低減することができる。
【００４３】
次に、本実施形態における半導体記憶装置の製造工程について図１３〜図１７を用いて説明する。図１３（a）は、図１に示す本実施形態における半導体記憶装置をIa-Iaに沿った断面図であり、図１３（b）は、図１に示す本実施形態における半導体記憶装置をIb-Ibに沿った断面図である。図１３（c）は、図１に示す本実施形態における半導体記憶装置のIc領域を拡大した平面図である。
【００４４】
図１３(a)、(b)、に示すように、Y方向に延伸するAA領域が形成された半導体基板１上に第１絶縁膜４aを例えばCVD(Chemical Vapor Deposition)法などで形成する。第１絶縁膜４a上にフォトレジストを塗布し、リソグラフィ技術によりX方向に延伸するトレンチ状のレジストパターン（図示せず）を形成する。その後このレジストパターンに基づいて例えばRIE(Reactive Ion Etching)によりX方向に延伸するコンタクトホール５aを絶縁膜４a中に形成し、半導体基板上面を露出させる。
【００４５】
バリアメタル層３aがコンタクトホール５aの側壁及び底面に形成される。バリアメタル層３aは例えば窒化チタン(TiN)で形成される。窒化チタン(TiN)は例えばCVD法により形成される。図１４(a)、(b)に示すように、第３導電膜３cは、バリアメタル層３aを介してコンタクトホール５aに例えばスパッタ法やCVD法などにより設けられる。第３導電膜３cは例えばタングステン等の導電材料であり、第１導電膜６c、第２導電膜７aと同一あるいは同等のエッチングレートを有する。その後、CMP(Chemical Mechanical Polish)を用いて第１絶縁膜４a上に形成された余剰な第３導電膜３cを除去して表面を平坦化する。
【００４６】
以後、図１５(a)、(b)、(c)に示すように、第１導電膜６c、第２導電膜７a、ハードマスク１０、配線パターンマスク１１の形成まで第１の実施形態と同様である。なお、ハードマスク１０は第１絶縁膜４a及び第２絶縁膜４bと同一又は同様のエッチングレート特性を有しており、第１導電膜６c、第２導電膜７a、第３導電膜３cと高いエッチング選択比を有していることも第１の実施形態と同様である。
【００４７】
図１６(a)、(b)に示すように、配線パターンマスク１１に基づきハードマスク１０を配線パターンマスク１１状に加工する。これによりハードマスク１０はY方向に延伸する配線パターンマスク１１形状に加工される。
【００４８】
次に図１７に示すように、配線パターンマスク１１及びハードマスク１０に基づき、第２導電膜７aを例えばRIEを行う。ハードマスク１０が残存した状態で第２導電膜７aが配線状にエッチングされ、金属配線７が形成される。更に、第２導電膜７cが除去され露出した第１導電膜６c、並びにバリアメタル６a及び第３導電膜３cを配線パターンマスク１１及びハードマスク１０に基づき例えばRIEを行う。このRIEにより残存した第１導電膜６cが第２コンタクト６であり、第３導電膜３cが第１コンタクト３である。
【００４９】
以上より、配線パターンマスク１１及びハードマスク１０に基づき、第１導電膜６c、第２導電膜７a及び第３導電膜３cを例えばRIEにより第２コンタクト６、金属配線７及び第１コンタクト３に加工できる。また、第２コンタクト６、第１コンタクト３間には空間領域１２bが形成される。
【００５０】
図１２に示すように、金属配線７の上部、及び隣り合う金属配線７間、第２コンタクト６間及び第１コンタクト３間に第３絶縁膜４cが形成される。第３絶縁膜４cは例えばCVD法により形成されるシリコン酸化膜である。第３絶縁膜４cが十分に埋め込まれなかった金属配線７間、第２コンタクト６間及び第１コンタクト３間に、空洞が形成される。この空洞が絶縁領域８である。絶縁領域８は例えば空気等のエアギャップである。エアギャップの誘電率は第２絶縁膜７より低い。
【００５１】
この製造方法により、X方向における金属配線７と第２コンタクト６、第１コンタクト３の幅は、金属配線７上部側から第１コンタクト３下部側に向かい連続して広くなり、金属配線７及び第２コンタクト６、第１コンタクト３の側面はX方向から見て面一となる。その結果、本実施形態の製造方法により製造した半導体装置２００は、金属配線７及び第２コンタクト６の接合面、さらには第２コンタクト６及び第１コンタクト３の接合面で合わせずれが生じない。これにより、隣り合う配線間のリーク電流の増大を抑制することが可能となる。また金属配線７及び第２コンタクト６、さらには第２コンタクト６及び第１コンタクト３が接合する面積が増える。結果、コンタクト抵抗を低減させることができる。さらに、図１のコンタクト線ビット領域１３において、隣り合う第２コンタクト６の位置をY方向にずらして形成することなく、X方向に一列に位置するよう形成できる。これにより、Y方向のコンタクト線ビット領域１３の長さを必要としないため短くすることが可能であり、その結果、チップ面積を縮小することができる。また、金属配線７及び第２コンタクト６間にエアギャップが存在するため、寄生容量を低減することができる。
【００５２】
本実施形態では、コンタクト線ビット領域１３における第１コンタクト３、第２コンタクト６、及び金属配線７の構造及び製造方法について説明したが、周辺回路（図示せず）におけるコンタクト及び金属配線も同様の製造方法により形成することができる。これにより、周辺回路においても金属配線とコンタクトとの接触抵抗値の低減、寄生容量の増大を抑制することができる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１・・・半導体基板
２・・・素子分離領域
３・・・第１コンタクト
３a・・・バリアメタル層
３b・・・ビアメタル層
３c・・・第３導電膜
４・・・絶縁膜
４a・・・第１絶縁膜
４b・・・第２絶縁膜
４c・・・第３絶縁膜
５a、５b・・・コンタクトホール
６・・・第２コンタクト
６a・・・バリアメタル層
６b・・・ビアメタル層
６c・・・第１導電膜
７・・・金属配線
７a・・・第２導電膜
８・・・絶縁領域
９・・・レジストパターン
１０・・・ハードマスク
１１・・・配線パターンマスク
１２a、１２b・・・空間領域
１３・・・コンタクト線ビット領域
ＡＡ・・・活性領域
ＢＬ・・・ビット線
ＷＬ・・・ワード線
ＳＧ・・・選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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