(57)【要約】【課題】スナップバックを低減することができる半導体装置を得る。【解決手段】逆導通ＩＧＢＴにおいて、ｎ型ドリフト層１の下にｐ＋型コレクタ層１１とｎ＋型カソード層１２が設けられている。コレクタ電極１３がｐ＋型コレクタ層１１とｎ＋型カソード層１２に接続されている。ｎ＋型バッファ層１４がｐ＋型コレクタ層１１を囲み、ｐ型分離層１５がｎ＋型カソード層１２を囲んでいる。ｎ＋型バッファ層１４がｐ＋型コレクタ層１１とｐ型分離層１５を分離し、ｐ型分離層１５がｎ＋型カソード層１２とｎ＋型バッファ層１４を分離する。【選択図】図１
2015103697.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型ドリフト層と、
前記ｎ型ドリフト層上のチャネル領域に設けられたｐ型ベース層と、
前記ｐ型ベース層上に設けられたｎ型エミッタ層と、
前記ｐ型ベース層と前記ｎ型エミッタ層を貫通し、ゲート絶縁膜を介してそれらの層に接しているトレンチゲート電極と、
前記ｎ型ドリフト層上の前記チャネル領域以外の領域に設けられたｐ型アノード層と、
前記ｎ型エミッタ層と前記ｐ型アノード層に接続されたエミッタ電極と、
前記ｎ型ドリフト層の下に設けられたｐ型コレクタ層と、
前記ｎ型ドリフト層の下に設けられたｎ型カソード層と、
前記ｐ型コレクタ層と前記ｎ型カソード層に接続されたコレクタ電極と、
前記ｐ型コレクタ層を囲むｎ型バッファ層と、
前記ｎ型カソード層を囲むｐ型分離層とを備え、
前記ｎ型バッファ層が前記ｐ型コレクタ層と前記ｐ型分離層を分離し、
前記ｐ型分離層が前記ｎ型カソード層と前記ｎ型バッファ層を分離することを特徴とする半導体装置。
【請求項２】
前記ｐ型コレクタ層と前記ｎ型カソード層の間の領域において、前記ｎ型バッファ層と前記ｐ型分離層の前記コレクタ電極に接する表面の不純物濃度がそれらのピーク濃度よりそれぞれ低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐ型コレクタ層と前記ｎ型カソード層の間隔が２μｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｎ型ドリフト層と、
前記ｎ型ドリフト層上のチャネル領域に設けられたｐ型ベース層と、
前記ｐ型ベース層上に設けられたｎ型エミッタ層と、
前記ｐ型ベース層と前記ｎ型エミッタ層を貫通し、ゲート絶縁膜を介してそれらの層に接しているトレンチゲート電極と、
前記ｎ型ドリフト層上の前記チャネル領域以外の領域に設けられたｐ型アノード層と、
前記ｎ型エミッタ層と前記ｐ型アノード層に接続されたエミッタ電極と、
前記ｎ型ドリフト層の下に設けられたｐ型コレクタ層と、
前記ｎ型ドリフト層の下に設けられたｎ型カソード層と、
前記ｐ型コレクタ層と前記ｎ型カソード層に接続されたコレクタ電極と、
前記ｎ型ドリフト層と前記ｐ型コレクタ層の間に設けられたｎ型バッファ層と、
前記ｎ型ドリフト層と前記ｎ型カソード層の間に設けられたｐ型分離層と、
前記ｐ型コレクタ層と前記ｐ型分離層を分離し、前記ｎ型カソード層と前記ｎ型バッファ層を分離する埋め込み酸化膜とを備えることを特徴とする半導体装置。
【請求項５】
前記ｐ型コレクタ層の幅は前記ｎ型カソード層の幅より広いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
ｎ型ドリフト層と、
前記ｎ型ドリフト層上のチャネル領域に設けられたｐ型ベース層と、
前記ｐ型ベース層上に設けられたｎ型エミッタ層と、
前記ｐ型ベース層と前記ｎ型エミッタ層を貫通し、ゲート絶縁膜を介してそれらの層に接しているトレンチゲート電極と、
前記ｎ型ドリフト層上の前記チャネル領域以外の領域に設けられたｐ型アノード層と、
前記ｎ型エミッタ層と前記ｐ型アノード層に接続されたエミッタ電極と、
前記ｎ型ドリフト層の下に設けられたｐ型コレクタ層と、
前記ｎ型ドリフト層の下に設けられたｎ型カソード層と、
前記ｐ型コレクタ層と前記ｎ型カソード層に接続されたコレクタ電極と、
前記ｎ型ドリフト層上において前記チャネル領域と前記ｐ型アノード層の間に設けられ、前記エミッタ電極に接続されないフローティング領域と、
前記チャネル領域及び前記ｐ型アノード層と前記フローティング領域とを分離し、前記エミッタ電極に接続されたダミートレンチゲート電極、または前記トレンチゲート電極とを備えることを特徴とする半導体装置。
【請求項７】
前記ｐ型アノード層の不純物濃度は前記ｐ型ベース層の不純物濃度より低いことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ｐ型アノード層の下に設けられたｎ型キャリアストア層を更に備えることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記ｐ型アノード層は前記ダミートレンチゲート電極の底部まで延びることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１０】
前記エミッタ電極と前記ｎ型エミッタ層との間に接続されたエミッタ接続抵抗を更に備えることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記ｎ型エミッタ層と前記エミッタ電極を接続する第１のコンタクトホールと、
前記ｐ型ベース層と前記エミッタ電極を接続する第２のコンタクトホールとを備え、
前記第１のコンタクトホールと前記第２のコンタクトホールが互いに分離して設けられていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ｎ型エミッタ層の表面濃度がピーク濃度より低いことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ｎ型カソード層の少なくとも一部は前記ｐ型アノード層の直下に設けられていることを特徴とする請求項１〜１２の何れか１項に記載の半導体装置。
【請求項１４】
複数の前記チャネル領域に対して前記ｐ型アノード層が１つ設けられていることを特徴とする請求項１〜１３の何れか１項に記載の半導体装置。
【請求項１５】
終端領域に設けられ、前記エミッタ電極に接続されたｐ型ウェル層を更に備え、
前記ｐ型ウェル層の直下には前記ｎ型カソード層は設けられていないことを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
【請求項１６】
終端領域に設けられ、前記エミッタ電極に接続されたｐ型ウェル層と、
前記ｐ型ウェル層の直下において前記ｎ型ドリフト層と前記コレクタ電極の間に設けられた埋め込み酸化膜とを更に備えることを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
【請求項１７】
前記エミッタ電極と前記ｐ型ウェル層との間に接続されたエミッタ接続抵抗を更に備えることを特徴とする請求項１５又は１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴとダイオードの特性を一つの構造で形成する逆導通ＩＧＢＴ（RC-IGBT: Reverse-Conducting Insulated Gate Bipolar Transistor）に関し、特にスナップバックを低減することができる半導体装置に関する。
【背景技術】
【０００２】
一般にパワーデバイスには、耐圧保持能力、動作時に素子が破壊に至らないための安全動作領域の保証など様々な要求があるが、その中の大きな一つに低損失化がある。パワーデバイスの低損失化は装置の小型化、軽量化などの効果があり、広い意味ではエネルギー消費低減による地球環境への配慮へつながる。さらに、これらの特性を出来る限り低コストで実現することが要求されている。この問題を解決する一つの手段としてＩＧＢＴとダイオードの特性を一つの構造で形成する逆導通ＩＧＢＴが提案されている。
【０００３】
逆導通ＩＧＢＴはＩＳＰＳＤ２００４のＰ１３３−１３６に示されている。通常のＩＧＢＴでは裏面にｐ＋型コレクタ層しか形成されていないが、逆導通ＩＧＢＴではｎ＋型カソード層が同時に形成されている。理想的には逆導通ＩＧＢＴは一つの構造でＩＧＢＴとダイオードの２つの効果を得ることができる。
【０００４】
この逆導通ＩＧＢＴには幾つかの技術的課題がある。その一つは導通時のスナップバックである。低い順方向電圧を維持するにはｐ＋型コレクタ層とｎ−型ドリフト層で形成されるｐｎ接合が順バイアスされてｐ＋型コレクタ層から正孔が注入される必要がある。しかし、ｎ＋型カソード層があるためエミッタ電極から流れてきた電子電流はｎ＋型カソード層に流れてしまうため、この接合がオンするまではスナップバックを起こし電導度変調が起こらずオン電圧が高くなる問題がある。逆方向に流れるＦＷＤ動作時にも同じ性質の問題がある。ゲート電圧が正になりｎチャネルＭＯＳＦＥＴのチャネルが蓄積状態になった場合は、電子電流がチャネル側に流れるため同様なスナップバック現象を示し、これは損失増大を招く。
【０００５】
これらの問題に対して、局所的に広いｐ＋型コレクタ層を作り最初にＩＧＢＴ動作する部分を形成した構造がＩＳＰＳＤ２００９のＰ２８３−２８６に示されている。また、ｎ＋型カソード層をｐ型分離層で囲み裏面電極との境界に酸化膜を埋め込んだ構造がＩＳＰＳＤ２００７のＰ１６１−１６４に示されている。何れもＩＧＢＴの動作方向のスナップバックを抑制する効果がある。しかし、前者はチップの面積が増大する問題があり、後者は裏面電極の熱抵抗が上昇する等の問題があった。
【０００６】
逆導通ＩＧＢＴの他の課題としては、ＦＷＤ動作時のリカバリー電流が大きくなることが挙げられる。逆導通ＩＧＢＴではＩＧＢＴ動作時とＦＷＤ動作時の各特性の一部にトレードオフの関係がある。そのため、バランスを考慮した場合、リカバリー電流を下げるのが難しい。この問題を解決するために、ｐ型ベース層を実質的に低濃度化する、ＩＧＢＴ／ＦＷＤをマクロに配置する、局所的なライフタイム制御を行う等の手法がある（例えば、特許文献１〜４参照）。しかし、耐量の低下、面積効率の低下等トレードオフの問題があり、十分に改善することができていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１０１５１４号公報
【特許文献２】特開２００５−３１７７５１号公報
【特許文献３】特開２００７−１３４６２５号公報
【特許文献４】特開２００８−０５３６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の逆導通ＩＧＢＴでは、ＩＧＢＴ／ＦＷＤ動作時のスナップバックによって順方向電圧が増大し、定常損失が増大するという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的はスナップバックを低減することができる半導体装置を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、ｎ型ドリフト層と、前記ｎ型ドリフト層上のチャネル領域に設けられたｐ型ベース層と、前記ｐ型ベース層上に設けられたｎ型エミッタ層と、前記ｐ型ベース層と前記ｎ型エミッタ層を貫通し、ゲート絶縁膜を介してそれらの層に接しているトレンチゲート電極と、前記ｎ型ドリフト層上の前記チャネル領域以外の領域に設けられたｐ型アノード層と、前記ｎ型エミッタ層と前記ｐ型アノード層に接続されたエミッタ電極と、前記ｎ型ドリフト層の下に設けられたｐ型コレクタ層と、前記ｎ型ドリフト層の下に設けられたｎ型カソード層と、前記ｐ型コレクタ層と前記ｎ型カソード層に接続されたコレクタ電極と、前記ｐ型コレクタ層を囲むｎ型バッファ層と、前記ｎ型カソード層を囲むｐ型分離層とを備え、前記ｎ型バッファ層が前記ｐ型コレクタ層と前記ｐ型分離層を分離し、前記ｐ型分離層が前記ｎ型カソード層と前記ｎ型バッファ層を分離することを特徴とする。
【発明の効果】
【００１１】
本発明では逆導通ＩＧＢＴにおいてｎ型バッファ層がｐ型コレクタ層を囲み、ｐ型分離層がｎ型カソード層を囲んでいる。ｎ型バッファ層がｐ型コレクタ層とｐ型分離層を分離し、ｐ型分離層がｎ型カソード層とｎ型バッファ層を分離する。これにより、スナップバックを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】図１のＡ−Ａ´に沿った不純物濃度分布を示す図である。
【図３】図１のＢ−Ｂ´に沿った不純物濃度分布を示す図である。
【図４】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１４】ｐ型アノード層の直下にｐ＋型コレクタ層を配置した場合とｎ＋型カソード層を配置した場合のＩＧＢＴのターンオフ波形の差を示す図である。
【図１５】ｐ＋型コレクタ層の幅Ｗｐとｎ＋型カソード層の幅Ｗｎの大小関係によるＩＧＢＴのターンオフ波形の差を示す図である。
【図１６】本発明の実施の形態１に係る半導体装置の変形例１を示す平面図である。
【図１７】本発明の実施の形態１に係る半導体装置の変形例２を示す平面図である。
【図１８】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置を示す平面図である。
【図２２】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図２３】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図２４】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図２５】本発明の実施の形態７に係る半導体装置を示す平面図である。
【図２６】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図２７】本発明の実施の形態８に係る半導体装置の変形例を示す断面図である。
【図２８】本発明の実施の形態９に係る半導体装置を示す断面図である。
【図２９】本発明の実施の形態９に係る半導体装置を示す上面図である。
【図３０】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。ｎ型ドリフト層１上のチャネル領域にｐ型ベース層２が設けられている。ｐ型ベース層２上にｎ＋型エミッタ層３とｐ＋型コンタクト層４が設けられている。ポリシリコンからなるトレンチゲート電極５がｐ型ベース層２とｎ＋型エミッタ層３を貫通し、それらの層とゲート絶縁膜６を介して接している。
【００１５】
ｎ型ドリフト層１上のチャネル領域以外の領域にｐ型アノード層７が設けられている。ｐ型アノード層７の不純物濃度はｐ型ベース層２の不純物濃度より低い。ｐ型アノード層７内にはｐ＋型コンタクト層４は形成されていない。
【００１６】
ｎ型ドリフト層１とｐ型ベース層２の間にｎ型キャリアストア層８が設けられている。ｎ型キャリアストア層８はｐ型アノード層７の下にも設けられている。ｎ＋型エミッタ層３とｐ＋型コンタクト層４とｐ型アノード層７にエミッタ電極９が接続されている。トレンチゲート電極５とエミッタ電極９は層間絶縁膜１０により分離されている。
【００１７】
ｎ型ドリフト層１の下にｐ＋型コレクタ層１１とｎ＋型カソード層１２が設けられている。コレクタ電極１３がｐ＋型コレクタ層１１とｎ＋型カソード層１２に接続されている。ｎ＋型バッファ層１４がｐ＋型コレクタ層１１を囲み、ｐ型分離層１５がｎ＋型カソード層１２を囲んでいる。ｎ＋型バッファ層１４はｐ＋型コレクタ層１１とｐ型分離層１５を分離する高抵抗のｎ型バッファ層境界部１６を有する。ｐ型分離層１５がｎ＋型カソード層１２とｎ＋型バッファ層１４を分離する高抵抗のｐ型分離層境界部１７を有する。
【００１８】
ｎ型ドリフト層１上においてチャネル領域とｐ型アノード層７の間に、エミッタ電極９に接続されないフローティング領域１８が設けられている。エミッタ電極９に接続され、ポリシリコンからなるダミートレンチゲート電極１９とダミーゲート絶縁膜２０が、チャネル領域及びｐ型アノード層７とフローティング領域１８とを分離する。ｐ型アノード層７はダミートレンチゲート電極１９とダミーゲート絶縁膜２０により囲まれている。
【００１９】
ｐ型アノード層７直下にＦＷＤ動作に必要なｎ＋型カソード層１２が配置されている。ＩＧＢＴ動作時にコレクタとして働くｐ＋型コレクタ層１１の幅がセル幅に占める比率が、ＦＷＤ動作時にカソードとして働くｎ＋型カソード層１２の幅がセル幅に占める比率より大きくなっている（Ｗｐ／（Ｗｎ＋Ｗｐ）＞Ｗｎ／（Ｗｎ＋Ｗｐ）を満たす）。
【００２０】
ｎ型ドリフト層１、ｎ型キャリアストア層８、ｐ型ベース層２、ｎ＋型エミッタ層３、ゲート絶縁膜６、トレンチゲート電極５によりｎチャネルＭＯＳＦＥＴ形成される。ｐ型アノード層７とｎ型キャリアストア層８によりＦＷＤが形成される。ｎ型ドリフト層１にはＭＯＳＦＥＴとＦＷＤが並列に接続されている。
【００２１】
続いて、ｎ型バッファ層境界部１６とｐ型分離層境界部１７を高抵抗にする構成を説明する。具体的には、両者の全体濃度と表面濃度を下げ、拡散抵抗とコンタクト抵抗を増大させ、ｎ型バッファ層境界部１６の幅Ｗｓｎとｐ型分離層境界部１７の幅Ｗｓｐを狭く形成する。
【００２２】
図２は図１のＡ−Ａ´に沿った不純物濃度分布を示す図である。図３は図１のＢ−Ｂ´に沿った不純物濃度分布を示す図である。ｎ型バッファ層境界部１６とｐ型分離層境界部１７の不純物ピーク濃度は、それぞれｐ＋型コレクタ層１１とｎ＋型カソード層１２の拡散深さより深い位置に形成されている。即ち、ｐ＋型コレクタ層１１とｎ＋型カソード層１２の間の領域において、ｎ＋型バッファ層１４とｐ型分離層１５のコレクタ電極１３に接する表面の不純物濃度がそれらのピーク濃度よりそれぞれ低い。従って、ｎ型バッファ層境界部１６とｐ型分離層境界部１７の不純物濃度は裏面のコレクタ電極１３に近づくにつれて低くなるため、両者の表面濃度を下げて高抵抗にしている。
【００２３】
また、ｎ型バッファ層境界部１６はｎ＋型バッファ層１４の横拡散領域を用い、ｐ型分離層境界部１７はｐ型分離層１５の横拡散領域を用いることで、低濃度に抑えている。従って、幅Ｗｓｎと幅Ｗｓｐは横拡散する幅に設定することが望ましい。ｐ＋型コレクタ層１１の深さを最小で０．３μｍ程度にすると、ｎ＋型バッファ層１４の深さは０．７〜１．５μｍ程度は必要となる。横方向の拡散幅は縦方向の拡散幅に対し比率が下がるため、その値を一般的な０．７５とすると、ｎ型バッファ層境界部１６の幅は０．５μｍ〜１．１μｍ程度の幅が必要となる。ｎ＋型カソード層１２とｐ型分離層１５の関係も同様と考えると、ｐ＋型コレクタ層１１とｎ＋型カソード層１２の間隔は１．０〜２．２μｍ程度が望ましい。
【００２４】
または、幅Ｗｓｎと幅Ｗｓｐを製造過程で用いる写真製版装置の能力で決まる最小幅に設定することが望ましい。半導体製造に用いられる写真製版装置では最先端の装置を用いなくても重ね合わせずれを２μｍ以下に抑えることができる。以上の理由からｐ＋型コレクタ層１１とｎ＋型カソード層１２の間隔は２μｍ以下、可能であれば１．０μｍ以下が望ましい。
【００２５】
図４は、本発明の実施の形態１に係る半導体装置を示す平面図である。図４のＣ−Ｃ´に沿った断面図が図１に相当する。半導体装置の表面構造がストライプ型に構成されている。ｎ＋型エミッタ層３及びｐ＋型コンタクト層４がコンタクトホール２１を介してエミッタ電極９に接続されている。ｐ型アノード層７がコンタクトホール２２を介してエミッタ電極９に接続されている。
【００２６】
続いて、本実施の形態に係る半導体装置の動作を説明する。ＩＧＢＴの順方向の定常動作時にはＭＯＳＦＥＴがオンする。従って、電子がエミッタ電極９からｎ型ドリフト層１に流入する。次に、電子電流はｎ＋型バッファ層１４に流れ込み、ｎ型バッファ層境界部１６を通じてコレクタ電極１３に流れ込む。この際、ｎ型バッファ層境界部１６は高抵抗に設定され、非常に低い電流でｐ＋型コレクタ層１１とｎ＋型バッファ層１４で形成されるｐｎ接合が順バイアスされる。そして、ｐ＋型コレクタ層１１からｎ＋型バッファ層１４を通じてｎ型ドリフト層１に正孔が流れ込み、電導度変調が起こって定常状態に至る。オフ状態ではＭＯＳＦＥＴがオフし、内部の過剰キャリアがｐ型ベース層２、ｐ＋型コンタクト層４、ｐ型アノード層７からエミッタ電極９へ排出される。
【００２７】
ＦＷＤ動作時には、エミッタ電極９の電位がコレクタ電極１３の電位より高くなった状態で動作が始まる。この際の動作はゲート電位によって動作が異なるが、ここでは一般的に利用されるゲート電圧が正の場合について説明する。トレンチゲート電極５が正でＭＯＳＦＥＴがオンしている。
【００２８】
ＦＷＤがオン状態へ移行する際、ｎ＋型カソード層１２からｎ型ドリフト層１へ電子電流が流入するが、従来構造では最初は電子電流がダイオードに流れず、ＭＯＳＦＥＴに流入するためスナップバック動作をする。一方、本実施の形態では、エミッタ接地されないフローティング領域を介してｐ型アノード層７が設けられ、フローティング領域の直下に高抵抗のｎ型ドリフト層１が配置されている。このため、チャネル領域に少量の電子が流れ込むだけで容易にｐ型アノード層７とｎ型キャリアストア層８で形成されるｐｎ接合がオンして、エミッタ電極９から正孔が流れ込む。これにより電導度変調が起こって端子間電圧が低い定常状態に至る。
【００２９】
オフする場合はエミッタ電極９の電位がコレクタ電極１３の電位より低くなることで動作が始まる。基本動作としてはｐ型ベース層２とｐ＋型コンタクト層４又はｐ型アノード層７のｐｎ接合が順バイアスされている間は電流が減少する。その後、極性が逆転して電流が増加し、接合近傍のｐｎ接合の順バイアスが解除されて電流の増加が止まる。ｎ型ドリフト層１の内部の過剰キャリアが排出されて動作が完了する（リカバリー動作）。
【００３０】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図５〜１３は本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【００３１】
まず、図５に示すように、半導体装置の表面構造を、写真製版工程、注入工程、拡散・成膜工程等を用いて形成する。一般的な製造工程で作成できるため詳細は割愛する。
【００３２】
次に、図６に示すように、裏面方向からウエハを研削して薄くする。次に、図７に示すように、裏面に写真製版技術を用いてｎ＋型バッファ層１４とｐ＋型コレクタ層１１を形成するためのレジストパターン２３を形成する。この際にｎ＋型バッファ層１４とｐ型分離層１５を形成する領域を２μｍ程度オーバーラップさせておく。
【００３３】
次に、図８に示すように、裏面から比較的深い位置にｎ型不純物を注入して、ｎ型バッファ層形成領域２４を形成する。この際、後の熱処理後に濃度のピークがｐ＋型コレクタ層１１の拡散深さより深くなるようにする。
【００３４】
次に、図９に示すように、裏面から浅い位置にｐ型不純物を注入して、ｐ＋型コレクタ層形成領域２５を形成する。その後、レジストパターン２３を除去する。次に、図１０に示すように、同様な写真製版工程を用いてｐ型分離層１５とｎ＋型カソード層１２とを形成するためのレジストパターン２６を形成する。この際にｎ＋型バッファ層１４とｐ型分離層１５を形成する領域を２μｍ程度オーバーラップさせておく。
【００３５】
次に、図１１に示すように、裏面から比較的深い位置にｐ型不純物を注入して、ｐ型分離層形成領域２７を形成する。この際、後の熱処理後に濃度のピークがｎ＋型カソード層１２の拡散深さより深くなるようにする。次に、図１２に示すように、裏面から浅い位置にｎ型不純物を注入して、ｎ＋型カソード層形成領域２８を形成する。
【００３６】
次に、図１３に示すように、注入用パターンを除去し、熱処理を加えることで、ｎ＋型バッファ層１４、ｐ＋型コレクタ層１１、ｎ＋型カソード層１２、ｐ型分離層１５を形成する。その後、一般的な半導体技術を用いて裏面にコレクタ電極１３を成膜することで、本実施の形態に係る半導体装置を製造することができる。
【００３７】
本実施の形態では、ｐ＋型コレクタ層１１を取り巻くｎ＋型バッファ層１４、ｎ＋型カソード層１２を取り巻くｐ型分離層１５、両者の間に配置された高抵抗のｎ型バッファ層境界部１６とｐ型分離層境界部１７が設けられている。これにより、ＩＧＢＴ／ＦＷＤ動作時のスナップバックを低減し、定常損失を低減することができる。
【００３８】
また、ｎ＋型エミッタ層３を含むチャネル領域からフローティング領域を介して離れた場所に低濃度のｐ型アノード層７が配置されている。オン状態でゲート電圧が正の場合、ｐ型ベース層２の電位はエミッタ電位に近いため、正孔が流れづらい。このため、ｐ型アノード層７に電流が流れ、多くのキャリアが溜まっている。従って、リカバリー状態ではキャリアの多くがｐ型アノード層７を介して排出されてゆく。この際にｐ型アノード層７は低濃度に形成されているため、速やかにｐｎ接合の順バイアスが解除され、リカバリー電流（Ｉｒｒ）が大きくなることなくオフ状態に至る。従って、リカバリー電流を低減することができる。さらに、ｐ型アノード層７の下のｎ型キャリアストア層８は正孔の注入を抑制する方向に働くため、より効果的にリカバリー電流を抑制することができる。
【００３９】
図１４は、ｐ型アノード層の直下にｐ＋型コレクタ層を配置した場合とｎ＋型カソード層を配置した場合のＩＧＢＴのターンオフ波形の差を示す図である。ｐ型アノード層７の直下にｎ＋型カソード層１２を配置しない場合、ｐ型分離層１５とｎ＋型カソード層１２が順バイアスされるまで、ＦＷＤへの転流が行われないため、転流されるまで電圧が増大する。従って、ターンオフサージが大きくなり、ロスが増大する。一方、本実施の形態のように、ＦＷＤ動作時にアノードとして働くｐ型アノード層７直下に、カソードとして働くｐ型分離層１５とｎ＋型カソード層１２の少なくとも一部を配置することで、効果的に電流の供給ができるようになり、サージを低減することができる。また、ＦＷＤ動作時の裏面のｐｎ接合をオンさせやすくできるため、過渡Ｖｆを低減し、損失を低減することができる。
【００４０】
図１５は、ｐ＋型コレクタ層の幅Ｗｐとｎ＋型カソード層の幅Ｗｎの大小関係によるＩＧＢＴのターンオフ波形の差を示す図である。ＩＧＢＴ動作時にコレクタとして働くｐ＋型コレクタ層１１の幅がセル幅に占める比率（Ｗｐ／（Ｗｐ＋Ｗｎ））を、ＦＷＤ動作時にカソードとして働くｎ＋型カソード層１２の幅がセル幅に占める比率（Ｗｎ／（Ｗｐ＋Ｗｎ））より大きい、即ちｐ＋型コレクタ層１１の幅Ｗｐがｎ＋型カソード層１２の幅Ｗｎより広いと、ＦＷＤと対になって動くスイッチング素子のターンオフ時のサージ電圧を低減でき、スイッチング損失が低減されると共に、ＩＧＢＴ動作時の定常損失を減らすことができる。この理由は、Ｗｐを広げることでＩＧＢＴのＶｃｅ（ｓａｔ）の低減とスナップバック抑制を実現し、Ｗｎを小さくすることでｐ型分離層１５とｎ＋型カソード層１２を容易に順バイアスできるためである。
【００４１】
本実施の形態の上記構造の組み合わせにより、従来のアノードショート型構造の繰り返し幅に比べて、表面／裏面共にピッチを狭くしてもスナップバックを回避することができる。これによりＩＧＢＴ／ＦＷＤが同一領域で均一に動作することになり、面積効率を向上させコスト低減につながる。
【００４２】
また、ｐ型アノード層７を囲むダミートレンチゲート電極１９をエミッタ電極９に接続すると、ゲート容量を低減することができ、ゲート駆動時のドライブ回路を小型化することができる。なお、ｐ型アノード層７を囲む電極はダミートレンチ電極１９で構成されているが、トレンチゲート電極５で構成してもよく、スナップバック低減とリカバリー電流低減の効果を得ることができる。
【００４３】
図１６は、本発明の実施の形態１に係る半導体装置の変形例１を示す平面図である。図１６のＤ−Ｄ´に沿った断面図が図１に対応する。ｎ＋型エミッタ層３を含むチャネル領域が正６角形の頂点に配置され、その中心にｐ型アノード層７が配置されている。図１７は、本発明の実施の形態１に係る半導体装置の変形例２を示す平面図である。図１７のＥ−Ｅ´に沿った断面図が図１に対応する。トレンチゲート電極５がメッシュ状に配置され、その中心にｐ型アノード層７が配置され、外周にｎ＋型エミッタ層３を含むチャネル領域部分が配置されている。チャネル領域部分をつなぐ配線は図から省略している。これらの平面構造の場合でも本実施の形態と同様の効果を得ることができる。
【００４４】
実施の形態２．
図１８は、本発明の実施の形態２に係る半導体装置を示す断面図である。ｎ＋型バッファ層１４がｎ型ドリフト層１とｐ＋型コレクタ層１１の間に設けられ、ｐ型分離層１５がｎ型ドリフト層１とｎ＋型カソード層１２の間に設けられている。埋め込み酸化膜２９がｐ＋型コレクタ層１１とｐ型分離層１５を分離し、ｎ＋型カソード層１２とｎ＋型バッファ層１４を分離する。
【００４５】
埋め込み酸化膜２９を形成する場合、まず一般的な写真製版技術を用いてパターンを形成し、所定の場所に不純物注入技術を用いて酸素を注入する。パターンを除去した後、熱処理を加えることで、埋め込み酸化膜２９を形成する。その他の構造は実施の形態１と同様の製造方法を用いて形成できる。
【００４６】
続いて、本実施の形態に係る半導体装置の動作を説明する。実施の形態１と同様の動作は説明を省略する。ＩＧＢＴのオン動作をする際、エミッタ電極９から電子電流が流れ込み裏面に向かう。その際、ｎ＋型バッファ層１４とｎ＋型カソード層１２は埋め込み酸化膜２９を介して電気的に分離されているため、ｎ＋型カソード層１２に流れることなく、ｎ＋型バッファ層１４からｐ＋型コレクタ層１１に流れこむ。これによりｐ＋型コレクタ層１１から正孔が流れ込むことになり、電導度変調が起こり、オン状態が実現する。本実施の形態ではＩＧＢＴ動作時のスナップバックはなく、スナップバックによる損失増大はない。
【００４７】
ＦＷＤ時には、埋め込み酸化膜２９によりｐ＋型コレクタ層１１とｐ型分離層１５が絶縁されているため、ｐ型アノード層７から流入した正孔はｐ＋型コレクタ層１１に流れることなく、ｎ＋型カソード層１２に流入する。これによりダイオードの電導度変調動作が始まる。この方向の動作でもスナップバックの挙動を示さないため、スナップバックによる損失増大はない。
【００４８】
さらに、従来例のようにコレクタ電極１３とＳｉ層の境界に酸化膜が形成されないため、形状がフラットになる。これにより、裏面の熱抵抗を低く保つことができるため、局所的な温度上昇による短絡の耐量低下などの問題を回避できる。
【００４９】
実施の形態３．
図１９は、本発明の実施の形態３に係る半導体装置を示す断面図である。本実施の形態にはｎ型キャリアストア層８が無い。ｎ型キャリアストア層８を除くことで正孔の注入を増やすことができ、ＦＷＤ動作時のスナップバックを特に低減することができる。特に表面構造の繰り返し間隔が短い場合、スナップバック低減とリカバリー電流低減を同時に実現する効果が高い。
【００５０】
実施の形態４．
図２０は、本発明の実施の形態４に係る半導体装置を示す断面図である。実施の形態１ではｐ型アノード層７の直下にｎ型キャリアストア層８が設けられているが、本実施の形態では低濃度のｐ型アノード層７がダミートレンチゲート電極１９の底部まで延びている。
【００５１】
ｎ型キャリアストア層８を除くことで正孔の注入を増やすことができ、ＦＷＤ動作時のスナップバックを特に低減することができる。さらに、深く、濃度が低いｐ型アノード層７を形成するとスナップバックを更に低減するとともに、リカバリー損失も低減することができる。本実施の形態は実施の形態３と同様に表面構造の繰り返し間隔が短い構造に有効である。
【００５２】
なお、深く濃度が低いｐ型アノード層７を形成するのが理想だが、製造工程の中に深く濃度が高いｐ型不純物を導入する工程があれば、その高濃度ｐ型不純物層と同時にｐ型アノード層７を形成してもよい。これにより、製造工程を増加させること無く、本実施の形態の構造を実現することができる。
【００５３】
図２１は、本発明の実施の形態４に係る半導体装置を示す平面図である。全体的な不純物濃度が設計上のｐ型アノード層７の濃度になるよう比率を計算し、複数の高濃度ｐ型不純物層３０を離散的に配置することで、実効的なｐ型アノード層７を形成することができる。
【００５４】
実施の形態５．
図２２は、本発明の実施の形態５に係る半導体装置を示す断面図である。ｐ型アノード層７とｐ型ベース層２の不純物濃度が同じである。このため、ｐ型アノード層７をｐ型ベース層２で同時に形成することができる。よって、製造コストを増加させること無く、実施の形態１と同様の効果を得ることができる。
【００５５】
実施の形態６．
図２３は、本発明の実施の形態６に係る半導体装置を示す断面図である。実施の形態１に比べて、ｐ型アノード層７の幅を狭くしている。これにより、ｐ型アノード層７から流れ込む正孔の注入効率が下がるので、リカバリー電流を下げることができる。リカバリー電流を下げることで全体の損失低減が可能な場合に有効である。製造工程は実施の形態１と同様である。また、実施の形態５の特徴と同時に適用するとリカバリー電流を更に低減できる。
【００５６】
実施の形態７．
図２４は、本発明の実施の形態７に係る半導体装置を示す断面図である。実施の形態１に比べて、エミッタ接続抵抗３１がエミッタ電極９とｎ＋型エミッタ層３との間に接続されている。
【００５７】
実施の形態１においてＦＷＤの動作モードを行う場合、トレンチゲート電極５に正の電圧が印加されているとＭＯＳＦＥＴがオンするため、電子電流がｐ型アノード層７とｎ型キャリアストア層８で形成されるｐｎ接合に流れず、まずＭＯＳＦＥＴに流れ込む。これ対して、本実施の形態ではＭＯＳＦＥＴに直列抵抗が接続してあり、電子電流が流れることにより電圧降下が発生するため、電流がｐ型アノード層７とｎ型キャリアストア層８のｐｎ接合に流れやすくなっている。このため、より効果的に電導度変調を起こしてスナップバックを低減・抑制しＦＷＤ動作時の損失を低減することができる。
【００５８】
図２５は、本発明の実施の形態７に係る半導体装置を示す平面図である。第１のコンタクトホール３２がｎ＋型エミッタ層３とエミッタ電極９を接続し、第２のコンタクトホール３３がｐ型ベース層２とエミッタ電極９を接続する。第１のコンタクトホール３２と第２のコンタクトホール３３が互いに分離して設けられている。これにより、コンタクトホールを一体に形成する場合より第１のコンタクトホール３２で発生する電圧降下が高くなるため、エミッタ接続抵抗３１を実現できる。さらに、第１のコンタクトホール３２の面積を第２のコンタクトホール３３の面積より小さくすると、よりコンタクト抵抗が高くなるため、本実施の形態の効果が得られやすくなる。本実施の形態はコンタクトホールのパターンを変えれば実施の形態１と同様のフローで形成できるため詳細な製造工程の説明は省略する。
【００５９】
なお、ｎ＋型エミッタ層３の表面濃度をピーク濃度より低くしてもよい。これにより、ｎ＋型エミッタ層３の不純物濃度がエミッタ電極９に近づくにつれて低くなるため、エミッタ接続抵抗３１を実現できる。
【００６０】
実施の形態８．
図２６は、本発明の実施の形態８に係る半導体装置を示す断面図である。実施の形態１に比べて、ｎチャネルＭＯＳＦＥＴ形成されているチャネル領域とｐ型アノード層７が形成された領域との間のフローティング領域を広げている。これにより、ＦＷＤ動作時の順方向特性で見られるスナップバックを効果的に低減することができる。さらに、ｐ型アノード層７の面積比率を減らすことで、リカバリー電流が減るため、損失を低減することができる。なお、本実施の形態では、２つのチャネル領域に対して１つのｐ型アノード層７が設けられているが、これに限らず複数のチャネル領域に対してｐ型アノード層７が１つ設けることで、ＩＧＢＴとダイオードの特性が所望の特性になるように自由に設計することができる。
【００６１】
図２７は、本発明の実施の形態８に係る半導体装置の変形例を示す断面図である。図２６の装置よりも更にフローティング領域を広げている。これにより、更なる効果を得ることができる。
【００６２】
実施の形態９．
図２８は、本発明の実施の形態９に係る半導体装置を示す断面図である。活性領域において実施の形態１の特徴を持つセルが繰り返し配置されている。終端領域においてトレンチゲート電極５の深さ以上の深さを持つｐ＋型ウェル層３４が設けられている。ｐ＋型ウェル層３４はエミッタ電極９に接続されている。ｐ＋型ウェル層３４上に層間絶縁膜１０を介してポリシリコン電極３５とアルミ電極３６が順に形成されている。
【００６３】
ｐ＋型ウェル層３４とエミッタ電極９の間にエミッタ接続抵抗３７が接続されている。ｐ＋型ウェル層３４の直下には、ｐ＋型コレクタ層１１とｎ＋型バッファ層１４が設けられ、ｎ＋型カソード層１２とｐ型分離層１５は設けられていない。
【００６４】
本実施の形態に係る半導体装置の動作を説明する。ＦＷＤ動作モードにおいてエミッタ電極９がダイオードのアノード側として働く。エミッタ電極９に接続されたｐ型不純物領域は、ｐ＋型コンタクト層４、ｐ型ベース層２、ｐ型アノード層７、ｐ＋型ウェル層３４である。
【００６５】
ｐ＋型ウェル層３４はガードリング等耐圧保持に利用される拡散であり、比較的高濃度に設定する必要があるため、エミッタ電極９から多量の正孔が流れ込んでリカバリー電流が増大してしまう。そこで、本実施の形態ではこのｐ＋型ウェル層３４の直下にｎ＋型カソード層１２を設けず、ｐ＋型コレクタ層１１を設けているため、直下のコレクタ電極１３から電子の供給が行われることが無い。これによりｐ＋型ウェル層３４のＦＷＤ動作自体が抑制されるため、リカバリー電流増大による損失低下を抑制することができる。なお、本実施の形態ではｐ＋型ウェル層３４の直下にｐ＋型コレクタ層１１とｎ＋型バッファ層１４を設けているが、少なくともｐ＋型コレクタ層１１を設ければ当該効果を得ることができる。
【００６６】
さらに、エミッタ接続抵抗３７がエミッタ電極９とｐ＋型ウェル層３４との間に接続されている。このようにＦＷＤ動作をする電流経路に抵抗を設けることで、ＦＷＤ動作時のｐ＋型ウェル層３４とｎ型ドリフト層１のｐｎ接合の順バイアスが小さくなり、Ｐ＋型ウェル層３４から流入する正孔が減少する。従って、この領域の電導度変調が減少するため、リカバリー電流増大を抑制することができる。
【００６７】
図２９は、本発明の実施の形態９に係る半導体装置を示す上面図である。エミッタ電極９をｐ＋型ウェル層３４に接続するコンタクトホール３８をドット状に形成することで、エミッタ接続抵抗３７を実現する。この方法はコンタクトホール３８の製造過程での写真製版のパターン変更のみで対応できるため、製造コストの上昇を防ぐことができる。
【００６８】
実施の形態１０．
図３０は、本発明の実施の形態１０に係る半導体装置を示す断面図である。活性領域において実施の形態１の特徴を持つセルが繰り返し配置されている。終端領域においてトレンチゲート電極５の深さ以上の深さを持つｐ＋型ウェル層３４が設けられている。埋め込み酸化膜３９がｐ＋型ウェル層３４の直下においてｎ型ドリフト層１とコレクタ電極１３の間に設けられている。
【００６９】
ＦＷＤ動作モードにおいてｐ＋型ウェル層３４から流れ込む主たる経路が埋め込み酸化膜３９によって遮断され、リカバリー電流を含めて直下から流入する電流は無くなるため、リカバリー電流が小さくなり、損失が低減される。さらに、裏面電極の凹凸が低減できるため、放熱性が向上し、局所的な温度上昇による短絡の耐量低下などの問題を回避できる。
【００７０】
実施の形態９，１０においてセル構造は実施の形態１の特徴を持っているが、実施の形態１〜８の実施の形態を適用してもよい。また、ｐ型／ｎ型の極性を逆転させた構造についても同様に適用が可能である。セル構造がＩＧＢＴでなくても、パワーＭＯＳＦＥＴのようにボディダイオードをＦＷＤとして用いる構造に適用可能であり、ＦＷＤ動作時のスナップバックとリカバリー電流を低減することができる。その他、それぞれの実施の形態を相互に組み合わせることができる。
【００７１】
なお、半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。
【００７２】
このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００７３】
１  ｎ型ドリフト層、２  ｐ型ベース層、３  ｎ＋型エミッタ層、５  トレンチゲート電極、６  ゲート絶縁膜、７  ｐ型アノード層、８  ｎ型キャリアストア層、９  エミッタ電極、１０層間絶縁膜、１１  ｐ＋型コレクタ層、１２  ｎ＋型カソード層、１３  コレクタ電極、１４  ｎ＋型バッファ層、１５  ｐ型分離層、１８  フローティング領域、１９  ダミートレンチゲート電極、２９  埋め込み酸化膜、３１，３７  エミッタ接続抵抗、３２  第１のコンタクトホール、３３  第２のコンタクトホール、３４  ｐ＋型ウェル層、３９  埋め込み酸化膜
【図１】
2015103697.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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