(57)【要約】【課題】複数の測定チャンネル間の位相差に起因する測定結果の誤差を低減できる測定装置を提供すること。【解決手段】  複数の測定チャンネルを備えた測定装置において、  前記各測定チャンネルの遅延時間を測定する遅延時間測定手段と、  前記各測定チャンネルの遅延時間が等しくなるように各測定チャンネルの遅延時間を調整する可変遅延手段、を設けたことを特徴とするもの。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の測定チャンネルを備えた測定装置において、
前記各測定チャンネルの遅延時間を測定する遅延時間測定手段と、
前記各測定チャンネルの遅延時間が等しくなるように各測定チャンネルの遅延時間を調整する可変遅延手段、
を設けたことを特徴とする測定装置。
【請求項２】
前記遅延時間測定手段は、マーカーパルスの送受タイミングに基づき前記各測定チャンネルの遅延時間を測定することを特徴とする請求項１記載の電力測定装置。
【請求項３】
前記各測定チャンネルは、光伝送路であることを特徴とする請求項１または請求項２記載の電力測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定装置に関し、詳しくは、測定精度の改善に関する。
【背景技術】
【０００２】
図３は、従来の電力測定装置の一例を示すブロック図である。図３において、電力測定装置全体は、入力部１０と、演算部２０と、ＣＰＵ部３０とで構成されている。入力部１０の出力信号は演算部２０に入力され、演算部２０はバスを介してＣＰＵ部３０に接続されている。
【０００３】
入力部１０は、電圧入力部１１と、電圧入力部１１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１２と、電流入力部１３と、電流入力部１３から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１４と、高電圧の測定時に電圧入力端子の外部に接続される分圧器１５と、大電流の測定時に電流入力端子の外部に接続される分流器１６とで構成されている。
【０００４】
電圧入力部１１は分圧抵抗１１ａと演算増幅器１１ｂとで構成され、分圧抵抗１１ａの分圧出力は演算増幅器１１ｂでＡ／Ｄ変換器１２の適正入力範囲の値に正規化されてＡ／Ｄ変換器１２に入力される。高電圧の測定時に電圧入力端子の外部に接続される分圧器１５は、入力可能範囲を超える高電圧を入力可能範囲の電圧に変換する。
【０００５】
電流入力部１３は分流抵抗１３ａと演算増幅器１３ｂとで構成され、分流抵抗１３ａの分流出力は演算増幅器１３ｂで正規化されてＡ／Ｄ変換器１４に入力される。大電流の測定時に電流入力端子の外部に接続される分流器１６は、入力可能範囲を超える大電流を入力可能範囲の電流に変換する。これらＡ／Ｄ変換器１２および１４の出力は、演算部２０に入力される。
【０００６】
演算部２０はＦＰＧＡ（Field Programmable Gate Array）で構成されていて、複数系統の入力部１０からＡ／Ｄ変換器１２および１４の出力が入力されている。
【０００７】
演算部２０には、各入力系統のＡ／Ｄ変換器１２の出力に基づき電圧の瞬時値を演算する電圧演算部２１、Ａ／Ｄ変換器１４の出力に基づき電流の瞬時値を演算する電流演算部２２、Ａ／Ｄ変換器１２および１４の出力に基づき電力の瞬時値を演算する電力演算部２３、これら電圧演算部２１と電流演算部２２および電力演算部２３で演算された瞬時値を格納する瞬時値格納部２４、瞬時値格納部２４に格納されている電圧値と電流値および電力値についてそれぞれ所定区間（たとえば５０ｍｓｅｃ〜２０ｓｅｃ）の平均値を演算する平均値演算部２５、これら平均値演算部２５で演算された平均値を格納する平均値格納部２６が設けられている。平均値格納部２６に格納されている平均値は、ＣＰＵ３１からの割り込みに応じてＣＰＵ部３０の測定データ格納部３４に転送格納される。
【０００８】
また、演算部２０には、ＣＰＵ部３０の電圧オフセット格納部３６および電流オフセット格納部３７に格納されている各入力系統の電圧オフセット値および電流オフセット値が転送格納されるオフセット格納部２７が設けられている。このオフセット格納部２７に転送格納される電圧オフセット値および電流オフセット値は、電圧演算部２１および電流演算部２２における瞬時値の演算に用いられる。
【０００９】
さらに、演算部２０には、複数系統の入力部１０から入力されるデジタル信号に対してＦＦＴ演算を行って実数部と虚数部に分けるＦＦＴ演算部２８も設けられている。
【００１０】
これら入力部１０および演算部２０をたとえば３系統実装することにより、三相の各相を同時に並行して測定できる。
【００１１】
ＣＰＵ部３０は、相互にバス接続されたＣＰＵ３１、操作部３２、表示部３３などで構成されている。ＣＰＵ３１は、装置全体の動作を統括制御する。操作部３２は、測定条件やオフセット処理条件などを設定入力する。表示部３３は、測定条件、オフセット処理条件、測定結果などを表示する。
【００１２】
さらにＣＰＵ部３０には、測定データ格納部３４、測定値演算部３５、電圧オフセット格納部３６、電流オフセット格納部３７、オフセット処理部３８などが設けられている。
【００１３】
測定データ格納部３４には、前述のように、ＣＰＵ３１からの割り込みに応じて、平均値格納部２６に格納されている平均値が転送格納されるとともに、ＦＦＴ演算部２８で演算された実数部と虚数部のデータ、測定値演算部３５における各種の演算結果なども格納される。
【００１４】
測定値演算部３５は、測定データ格納部３４に転送格納される電圧値、電流値、電力値の平均値、実数部と虚数部のデータなどに基づいて、各種電力、力率、位相差、負荷回路の各種パラメータ、電圧・電流・有効電力の高調波含有率や全高調波歪などを演算し、これらの演算結果を測定データ格納部３４に格納する。
【００１５】
電圧オフセット格納部３６には、電圧入力信号の変化に伴い行われる電圧測定レンジ変更時に、電圧入力端子の外部に接続される分圧器１５の入力端子を短絡した状態で測定される各入力系統の電圧オフセット値が格納される。
【００１６】
電流オフセット格納部３７には、電流入力信号の変化に伴い行われる電流測定レンジ変更時に、電流入力端子の外部に接続される分流器１６の入力端子を短絡した状態で測定される各入力系統の電流オフセット値が格納される。
【００１７】
オフセット処理部３８は、測定データ格納部３４に転送格納される電圧値および電流値の平均値に対して、電圧オフセット格納部３６に格納される電圧オフセット値および電流オフセット格納部３７に格納される電流オフセット値に基づく電圧測定値および電流測定値の直流オフセット補償演算処理を行う。具体的には、電圧測定値の平均値から電圧オフセット値を差し引き、電流測定値の平均値から電流オフセット値を差し引く。
【００１８】
なお、ＣＰＵ部３０には装置と外部装置との間で各種データの授受などを行うための通信部なども設けられるが図示しない。
【００１９】
図４は、図３の構成における高調波測定動作の流れを説明するフローチャートである。まず、高調波の測定開始に先立ち、測定条件を含む各種パラメータの設定が行われる（ステップＳ１）。
【００２０】
高調波を測定するための測定系統の各種パラメータの設定が完了すると、操作部３２に設けられている図示しない測定開始ボタンが押し下げられたか否かが判断される（ステップＳ２）。測定開始ボタンが押し下げられると入力信号に対する高調波測定が開始され、表示器３３に測定された高調波の測定データが表示される（ステップＳ３）。
【００２１】
高調波の測定データが表示されるごとに、操作部３２に設けられている図示しない測定停止ボタンが押し下げられたか否かが判断される（ステップＳ４）。
【００２２】
このようにして、高調波測定動作は、操作部３２に設けられている図示しない測定停止ボタンの押し下げが検出されるまで繰り返して実行される。
【００２３】
測定停止ボタンの押し下げが検出されるとステップＳ１まで戻り、次の測定を行うための各種パラメータ設定を待機する。
【００２４】
なお、ステップＳ２において、測定開始ボタンの押し下げが検出されるまで、ステップＳ１への戻りを繰り返す。
【００２５】
ところで、高電圧測定にあたっては、測定対象と測定器本体との間で各種データの授受を行うのにあたり、両者間を直流的に絶縁する必要がある。そこで、一般的には、絶縁結合手段として、パルストランスやフォトカプラなどが用いられている。
【００２６】
一方、高速大量データ転送レートの増加に伴い、８Ｂ／１０Ｂの符号化方式を用いてギガビットのデータレートでデータ転送することが行われている。この方法は、転送クロック情報が埋め込まれたデータを符号化して転送するものであり、パラレルデータ転送方式による転送レートの限界を超える場合に使用される。
【００２７】
図５は電力計測用モジュール内における８Ｂ／１０Ｂの符号化方式に基づく信号絶縁伝送回路の一例を示すブロック図であり、絶縁側Ａと非絶縁側Ｂを絶縁結合する絶縁結合手段としてフォトカプラを用いた例を示している。図５において、絶縁側Ａの入力端子１０１に入力されるアナログ入力信号Ａinは、信号変換部１０２でＡ／Ｄ変換器１０３の適正入力範囲の値に調整された後、Ａ／Ｄ変換器１０３に入力されて所定の複数ビットよりなるデジタル信号Ｄadに変換される。
【００２８】
Ａ／Ｄ変換器１０３で変換されたデジタル信号Ｄadは８Ｂ／１０Ｂの符号化方式に基づいて構成されたパラレル／シリアル変換部１０４に入力され、所定のシリアルデータ列Ｄsに変換される。
【００２９】
パラレル／シリアル変換部１０４から変換出力されるシリアルデータ列ＤsはＥ／Ｏ変換部１０５で光信号に変換され、その光信号は光伝送路ＯＴＬ１を介して非絶縁側ＢのＯ／Ｅ変換部１０６の受光素子に入力されて再び電気信号に変換される。
【００３０】
Ｏ／Ｅ変換部１０６から変換出力される電気信号は８Ｂ／１０Ｂの符号化方式に基づいて構成されたシリアル／パラレル変換部１０７に入力され、所定のパラレルデータ列Ｄpに変換されて図示しないデータ格納部に入力される。８Ｂ／１０Ｂによる符号化データを復号化するのにあたっては、自身のデータビット列よりクロック情報を抽出する。
【００３１】
非絶縁側Ｂに設けられているクロック発生部１０８のクロック出力はＥ／Ｏ変換部１０９で光信号に変換され、その光信号は光伝送路ＯＴＬ２を介して絶縁側ＡのＯ／Ｅ変換部１１０の受光素子に入力されて再び電気信号に変換される。
【００３２】
絶縁側Ａにおけるクロックの再生は、Ｏ／Ｅ変換部１１０から変換出力されるクロックエッジをＰＬＬ１１１で検出することにより行う。ＰＬＬ１１１で再生されたクロックは、動作タイミングを制御するクロックとしてＡ／Ｄ変換器１０３およびパラレル／シリアル変換部１０４に入力される。
【００３３】
非特許文献１には、高調波測定を有し、三相インバータの効率を１台で測定できる電力測定装置の構成が記載されている。
【００３４】
特許文献１には、伝送速度の向上および高耐電圧化を図るとともに小型化が可能なデータ伝送装置が記載されている。
【先行技術文献】
【非特許文献】
【００３５】
【非特許文献１】岩瀬  久、伊東  修、橘  勝也、「プレシジョンパワーアナライザＷＴ３０００」、横河技報、横河電機株式会社、２００５年１月２０日、Ｖｏｌ．４９  Ｎｏ．１（２００５）  ｐ．１７−２０
【特許文献】
【００３６】
【特許文献１】特開２００８−９７５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
しかし、ＰＬＬ１１１で位相がロックされている状態における周波数は一定であるが、位相がロックされるまでの時間は一定でないため、元のクロックとの位相は一意には決まらない。
【００３８】
この結果、ＰＬＬ１１１がアンロック状態からロックされるごとに、データの遅延量が変化することになる。
【００３９】
電力測定などのような複数チャンネル間の位相関係が重要な測定において、チャンネルごとのデータ遅延量が一意に決まらないことは測定結果の誤差となり、好ましくない。
【００４０】
本発明は、このような課題を解決するものであり、その目的は、ＰＬＬのロックタイミングによって変化するデータ遅延量の変化量を検出して適切な遅延時間調整を行うことにより、複数の測定チャンネル間の位相差に起因する測定結果の誤差を低減できる測定装置を提供することにある。
【課題を解決するための手段】
【００４１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数の測定チャンネルを備えた測定装置において、
前記各測定チャンネルの遅延時間を測定する遅延時間測定手段と、
前記各測定チャンネルの遅延時間が等しくなるように各測定チャンネルの遅延時間を調整する可変遅延手段、
を設けたことを特徴とする。
【００４２】
請求項２記載の発明は、請求項１記載の測定装置において、
前記遅延時間測定手段は、マーカーパルスの送受タイミングに基づき前記各測定チャンネルの遅延時間を測定することを特徴とする。
【００４３】
請求項３記載の発明は、請求項１または請求項２記載の測定装置において、
前記各測定チャンネルは、光伝送路であることを特徴とする。
【発明の効果】
【００４４】
これらにより、複数の測定チャンネルを備えた測定装置において、複数の測定チャンネル間の位相差に起因する測定誤差を低減でき、測定精度の向上が図れる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明に基づいて構成された電力測定装置の具体例を示すブロック図である。
【図３】従来の電力測定装置の一例を示すブロック図である。
【図４】図３の構成における高調波測定動作の流れを説明するフローチャートである。
【図５】電力計測用モジュール内における８Ｂ／１０Ｂの符号化方式に基づく信号絶縁伝送回路の一例を示すブロック図である。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一の符号を付けている。図１と図５の相違点は、非絶縁側Ｂにはクロック発生部１０８に代えて第１クロック発生部１１２が設けられるとともに第１タイマ１１３が追加され、絶縁側Ａにはクロック検出部１１４と第２クロック発生部１１５と第２タイマ１１６が追加されていることである。
【００４７】
第１クロック発生部１１２には、外部からサンプリングクロックと計測開始パルスが入力されている。第１クロック発生部１１２の出力クロックは、Ｅ／Ｏ変換部１０９で光信号に変換され、その光信号は光伝送路ＯＴＬ２を介して絶縁側ＡのＯ／Ｅ変換部１１０の受光素子に入力されて再び電気信号に変換される。
【００４８】
第１タイマ１１３には外部からサンプリングクロックと計測開始パルスが入力されるとともにシリアル／パラレル変換部１０７からマーカーパルスが入力されていて、遅延時間測定結果を出力する。第１タイマ１１３は、遅延時間測定手段として機能する。
【００４９】
Ｏ／Ｅ変換部１１０の出力信号は、ＰＬＬ１１１に入力されるとともにクロック検出部１１４にも入力されている。
【００５０】
クロック検出部１１４には、第２クロック発生部１１５の出力クロックも入力されている。クロック検出部１１４は、スタート信号を第２タイマ１１６に出力する。
【００５１】
第２タイマ１１６は、データの遅延時間を測定するためのマーカーパルスをパラレル／シリアル変換部１０４に出力する。
【００５２】
図１の動作を説明する。
データの遅延時間を測定するためのマーカーパルスは、絶縁側Ａから非絶縁側Ｂに、第２タイマ１１６→パラレル／シリアル変換部１０４→Ｅ／Ｏ変換部１０５→光伝送路ＯＴＬ１→Ｏ／Ｅ変換部１０６→シリアル／パラレル変換部１０７→第１タイマ１１３の信号経路を介して送信される。
【００５３】
第１タイマ１１３は、シリアル／パラレル変換部１０７から再生出力されるマーカーパルスをストップパルスとして、マーカーパルスの送信開始から受信完了までの時間を計測する。ここで、マーカーパルスの送信開始のタイミングが正確にわかれば、マーカーパルスの送信から受信までの信号経路における遅延時間が測定できる。
【００５４】
第１タイマ１１３は、計測スタートパルスが供給されることにより、外部から入力される一定周波数のサンプリングクロックのカウントを開始する。
【００５５】
第１クロック発生部１１２は、外部から入力される一定周波数のサンプリングクロックに基づいて１クロック分のゼロレベルを生成し、Ｅ／Ｏ変換部１０９およびＯ／Ｅ変換部１１０を介して絶縁側Ａにクロックとして供給する。
【００５６】
絶縁側Ａのクロック検出部１１４が１クロック分のゼロを検出した後、ＰＬＬ１１１が安定するまでの既知の所定時間が経過すると、第２タイマ１１６はマーカーパルスを生成出力する。
【００５７】
マーカーパルスは、測定データとともにパラレル／シリアル変換部１０４に供給され、さらにＥ／Ｏ変換部１０４およびＯ／Ｅ変換部１０５を介して非絶縁側Ｂのシリアル／パラレル変換部１０７に供給されて再生される。
【００５８】
第１タイマ１１３は、計測スタートパルスが供給されることにより外部から入力される一定周波数のサンプリングクロックのカウントを開始し、シリアル／パラレル変換部１０７から再生出力されるマーカーパルスをストップパルスとしてカウントを終了する。すなわち、第１タイマ１１３のカウント数は、計測スタートパルスからの遅延時間Ｔwholeとなる。
【００５９】
第２クロック発生部１１５は、Ｏ／Ｅ変換部１１０を介して供給されるクロックの１クロック間のゼロレベルの区間を検出するために、Ｏ／Ｅ変換部１１０を介して供給されるクロックよりも周波数の高い高速のサンプリングクロックを発生する。
【００６０】
絶縁側Ａから非絶縁側Ｂの間では、パラレル／シリアル変換部１０４とシリアル／パラレル変換部１０７が遅延時間の変わる要素であって、それ以外の経路の伝送遅延量は一定値Ｔconstとなる。したがって、（Ｔwhole−Ｔconst）が把握できれば遅延時間の変動量を求めることができる。
【００６１】
すなわち、信号経路における遅延時間の変動はある範囲内に収まるので、一番大きく遅延した信号系統の遅延時間を基準時間（Tstd）としてそれよりも小さく早い遅延時間については基準時間（Tstd）との差の遅延時間をデータに加えることで、小さく早い遅延時間の信号系統の遅延時間を基準時間（Tstd）に合わせることができる。
【００６２】
複数の測定チャンネル間の位相差が誤差要因となるような測定を行う場合には、これら複数チャンネル間の遅延時間をそろえる必要がある。
【００６３】
このような場合、本発明を全てのチャンネルに適応することで、全ての測定チャンネルの遅延時間を一番大きく遅延した信号系統の遅延時間（Tstd）にそろえることができ、位相差に起因する測定誤差を低減できる。
【００６４】
図２は本発明に基づいて構成された電力測定装置の具体例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図２において、演算部２０には遅延時間演算部２９が設けられ、ＣＰＵ部３０には遅延時間補正部３９が設けられている。
【００６５】
遅延時間演算部２９は、図１に示したような各測定チャンネルの遅延時間を演算測定する機能を有するものである。
【００６６】
遅延時間補正部３９は、遅延時間演算部２９の演算結果に基づいて、各測定チャンネルの遅延時間が等しくなるように各測定チャンネルの遅延時間を調整する可変遅延手段を有するものである。
【００６７】
これら遅延時間演算部２９の演算結果に基づいて各測定チャンネルの遅延時間が等しくなるように遅延時間補正部３９で各測定チャンネルの遅延時間を調整した後、電力を演算測定することにより、高精度の電力測定結果が得られる。
【００６８】
以上説明したように、本発明によれば、複数の測定チャンネル間の位相差に起因する測定結果の誤差を低減できる測定装置が実現でき、たとえば電流と電圧に基づいて電力を測定する電力測定装置として好適である。
【符号の説明】
【００６９】
２０  演算部
２９  遅延時間演算部
３０  ＣＰＵ部
３９  遅延時間補正部
１０１  入力端子
１０２  信号変換部
１０３  Ａ／Ｄ変換器
１０４  パラレル／シリアル変換部
１０５  Ｅ／Ｏ変換部
１０６  Ｏ／Ｅ変換部
１０７  シリアル／パラレル変換部
１０９  Ｅ／Ｏ変換部
１１０  Ｏ／Ｅ変換部
１１１  ＰＬＬ
１１２  第１クロック発生部
１１３  第１タイマ
１１４  クロック検出部
１１５  第２クロック発生部
１１６  第２タイマ
【図１】
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【図２】
2015129657.tif 000004
【図３】
2015129657.tif 000005
【図４】
2015129657.tif 000006
【図５】
2015129657.tif 000007