(57)【要約】      （修正有）【課題】チップサイズの増大を抑えつつ、単位面積当たりの素子の集積度を高めた半導体装置を提供する。【解決手段】メモリコントローラ２０２、第１のトランジスタを含む処理回路２０１を半導体回路層１０１に形成し、処理回路とメモリコントローラの上方に絶縁膜を形成し、絶縁膜上方の半導体回路層１０３にメモリ周辺回路２０３と第２のトランジスタを含むメモリセルアレー回路２０４を形成し、絶縁膜に形成されるコンタクトホールに形成される接続配線２０５を介してメモリ周辺回路２０３とメモリコントローラ２０２とが電気的に接続される。２端子素子層１０５は半導体回路層１０３上方に設けられる。２端子素子層１０５に設けられる磁器抵抗素子等の２端子素子２０６は、メモリセルアレー回路２０４に設けられるトランジスタ２０８と、接続配線２０７などによって電気的に接続される。【選択図】図２
2015228493.tif 000002
【特許請求の範囲】
【請求項１】
処理回路と、
メモリコントローラと、
前記処理回路とメモリコントローラ上方の絶縁膜と、
前記絶縁膜上方のメモリ周辺回路と、
前記絶縁膜上方のメモリセルアレー回路と、を有し、
前記メモリコントローラは、前記絶縁膜の開口部に設けられた接続配線を介して、前記メモリ周辺回路と電気的に接続され、
前記メモリセルアレー回路は、前記絶縁膜を介して前記処理回路と重なって配置されている半導体装置。
【請求項２】
処理回路と、
メモリコントローラと、
前記処理回路とメモリコントローラ上方の絶縁膜と、
前記絶縁膜上方のメモリ周辺回路と、
前記絶縁膜上方のメモリセルアレー回路と、を有し、
前記メモリコントローラは、前記絶縁膜の開口部に設けられた接続配線を介して、前記メモリ周辺回路と電気的に接続され、
前記メモリセルアレー回路は、前記絶縁膜を介して前記処理回路と重なって配置され、
前記処理回路は、チャネルにシリコンを用いた第１のトランジスタを含み、
前記メモリセルアレー回路は、チャネルに酸化物半導体を用いた第２のトランジスタを含んでいる半導体装置。
【請求項３】
処理回路と、
メモリコントローラと、
前記処理回路とメモリコントローラ上方の絶縁膜と、
前記絶縁膜上方のメモリ周辺回路と、
前記絶縁膜上方のメモリセルアレー回路と、を有し、
前記メモリコントローラは、前記絶縁膜の開口部に設けられた接続配線を介して、前記メモリ周辺回路と電気的に接続され、
前記メモリセルアレー回路は、前記絶縁膜を介して前記処理回路と重なって配置され、
前記処理回路は、チャネルにシリコンを用いた第１のトランジスタを含み、
前記メモリセルアレー回路は、チャネルに酸化物半導体を用いた第２のトランジスタを含み、
前記２端子素子は、前記第２のトランジスタと電気的に接続されており、
前記２端子素子は、前記第２のトランジスタ上方に形成されている半導体装置。
【請求項４】
請求項３において、前記２端子素子は磁気抵抗素子であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一に記載の半導体装置と、
表示装置、マイクロホン、スピーカ、または、操作キーと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、メモリ回路と、処理回路（ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）を用いた半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例としてあげることができる。
【背景技術】
【０００３】
同一基板の同一平面に、メモリ回路と処理回路とを領域を分けて配置し、それぞれの回路間を配線で接続する半導体装置が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置において、メモリ回路と処理回路などを同一基板に配置する場合、チップサイズの増大を抑えつつ、素子の集積度をより高めるために、単位面積当たりの素子の集積度を高める必要がある。
【０００６】
上記のような技術背景のもと、本発明の一態様は、チップサイズの増大を抑えつつ、単位面積当たりの素子の集積度を高めた半導体装置の提供を、課題の一つとする。或いは、本発明の他の一態様は、チップサイズを小さくすることができる半導体装置の提供を、課題の一つとする。
【０００７】
また、半導体装置において、同一基板にメモリ回路と処理回路などとを形成する場合、それぞれに最適なトランジスタを形成することができる半導体装置の提供を、課題の一つとする。
【０００８】
また、半導体装置において、同一基板にメモリ回路と処理回路などを配置した場合、半導体装置内のメモリ回路と処理回路など、各回路同士を接続する配線を短くし、信号に遅延を軽減させることができる半導体装置の提供を、課題の一つとする。
【０００９】
なお、本発明の一態様は、新規な半導体装置などの提供も、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題のすべてを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかになるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、基板に第１のトランジスタを含む処理回路を配置し、当該処理回路上方に重なるように第２のトランジスタを含むメモリセルアレー回路を配置する半導体装置である。
【００１１】
本発明の他の一態様は、基板に第１のトランジスタを含む処理回路を形成し、当該処理回路上方に絶縁膜を形成し、当該絶縁膜上方に第２のトランジスタを含むメモリセルアレー回路を配置する半導体装置である。
【００１２】
本発明の他の一態様は、メモリコントローラ、第１のトランジスタを含む処理回路を基板に形成し、当該処理回路、メモリコントローラの上方に絶縁膜を形成し、当該絶縁膜上方にメモリ周辺回路、第２のトランジスタを含むメモリセルアレー回路を形成し、当該絶縁膜に形成されるコンタクトホールに形成される接続配線を介して当該メモリ周辺回路とメモリコントローラとが電気的に接続される半導体装置である。
【００１３】
さらに、本発明の一態様にかかる第１のトランジスタには電界効果型トランジスタを用いることが好ましい。
【００１４】
さらに、本発明の一態様にかかる第２のトランジスタには電界効果型トランジスタを用いることが好ましい。
【００１５】
なお、上記電界効果型トランジスタには、チャネルに酸化物半導体を用いてもよい。当該酸化物半導体には、Ｉｎ、Ｇａ、及びＺｎを含んでいてもよい。
【００１６】
なお、上記電界効果型トランジスタには、チャネルに様々な半導体材料も用いることが出来る。例えば、単結晶シリコン、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム、化合物半導体などを用いることが出来る。
【００１７】
なお、上記基板には、様々な基板を用いることが出来る。例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ゲルマニウム基板、シリコンゲルマニウム基板、絶縁基板などを用いることが出来る。
【００１８】
なお、本発明に一態様にかかる上記処理回路とは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｓｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、などのコア（ｃｏｒｅ）である。
【００１９】
なお、本発明の一態様にかかるメモリ回路には、メモリセルアレー回路、メモリ周辺回路などが含まれ、メモリ周辺回路には、カラムデコーダ、ローデコーダ、増幅回路、書き込み回路、バッファ回路、駆動回路などが含まれる。また、メモリセルアレー回路は、複数のメモリセルを含み、メモリセルは、トランジスタと２端子素子を含むことが好ましい。なお、メモリ回路は、例えばＣＰＵなどに用いられる場合、１次若しくは２次キャッシュとして用いることが好ましい。
【００２０】
上記２端子素子には、磁気抵抗素子、強誘電体容量素子、相変化素子、容量素子などを用いることが好ましい。
【００２１】
上記メモリ回路には、さまざまなメモリ回路を用いることができるが、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＥＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを用いることが好ましい。
【００２２】
本発明の一態様にかかる上記メモリコントローラは、例えば、ＣＰＵなどに用いられる場合、キャッシュコントローラなどが該当し、上記半導体装置内のメモリ回路と処理回路との間に配置されるもので、処理回路とメモリ回路とのデータのやり取りを制御する機能を有する。また、メモリコントローラは、処理回路と同じ半導体装置内に配置されているメモリ回路、若しくは、外部メモリと処理回路との間に配置され、処理回路とメモリ回路との間、若しくは処理回路と外部メモリとの間でデータのやり取りを制御する機能を有する。
【００２３】
なお、第１のトランジスタ及び第２のトランジスタには、同じ種類のトランジスタを用いることも可能であるが、それぞれ異なる種類のトランジスタを用いても良い。例えば、第１のトランジスタとして、チャネルにシリコンを用いる電界効果型トランジスタを用い、第２のトランジスタとして、チャネルに酸化物半導体を用いる電界効果型トランジスタを用いてもよい。また、第１のトランジスタにバイポーラ型トランジスタを用い、第２のトランジスタとしてチャネルに酸化物半導体を用いた電界効果型トランジスタを用いてもよい。
【００２４】
また、本発明の一態様にかかる半導体装置は、メモリ回路、処理回路以外のメモリセルアレー回路を有していてもよい。
【発明の効果】
【００２５】
本発明の一態様によれば、高集積化に適した半導体装置を提供することができる。
【００２６】
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体を提供することができる。
【００２７】
または、新規な構成の半導体装置を提供することができる。
【００２８】
または、メモリセルアレー回路を、処理回路、メモリコントローラなどと重ねて配置することにより、単位面積当たりの集積度を増加することができる。
【００２９】
または、メモリセルアレー回路を、処理回路、メモリコントローラなどと重ねて配置することにより、チップ面積を縮小することが可能となる。
【００３０】
または、処理回路に含まれる第１のトランジスタと、メモリセルアレー回路に含まれる第２のトランジスタを別々の工程で作製することが可能となるため、それぞれのメモリセルアレー回路に好適な特性を有するトランジスタを用いることが可能となる。
【００３１】
または、メモリセルアレー回路及びメモリ周辺回路を、処理回路、メモリコントローラなどと絶縁膜を介して重ねて配置し、当該絶縁膜に設けられるコンタクトホールを介して当該メモリ周辺回路と、メモリコントローラとが電気的に接続される。メモリセルアレー回路及びメモリ周辺回路を、処理回路、メモリコントローラなどと重ねて配置することにより、配線の長さを短くすることが可能となる。また、当該配線で生じる信号遅延時間を減少させることが可能となる。
【００３２】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、これら以外の効果は、明細書、図面、請求項の記載から、自ずと明らかになるものであり、明細書、図面、請求項などの記載から、これ以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の構成を示す図。
【図２】半導体装置の構成を示す図。
【図３】半導体装置の構成を示す図。
【図４】半導体装置の構成を示す図。
【図５】トランジスタの構成を示す図。
【図６】トランジスタの構成を示す図。
【図７】半導体装置の断面構成を示す図。
【図８】半導体装置の構成を示す図。
【図９】電子機器の構成を示す図。
【発明を実施するための形態】
【００３４】
以下では、本発明の実施の形態について詳細に説明する。ただし、本発明の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更することは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の内容に限定して解釈されるものではない。
【００３５】
なお、本発明の一態様にかかわる半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、マイクロプロセッサ、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、表示装置用のコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、記憶装置と共に用いられる各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体装置を用いたＲＦタグ、半導体表示装置などの各種装置をその範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００３６】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００３７】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００３８】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３９】
（実施の形態１）
図１に、本発明の一態様にかかる半導体装置の構成を、一例として示す。半導体装置は、基板１００上方に、半導体回路層１０１を設け、半導体回路層１０１上方に絶縁層１０２を設け、絶縁層１０２上方に半導体回路層１０３を設け、半導体回路層１０３上方に絶縁層１０４を設け、絶縁層１０４上方に２端子素子層１０５を設ける。なお、絶縁層１０２には、半導体回路層１０１に設けられるトランジスタと、半導体回路層１０３に設けられるトランジスタとを電気的に接続するための接続配線などが設けられる。また、絶縁層１０４には、半導体回路層１０３に設けられるトランジスタと、２端子素子層１０５に設けられる２端子素子とを電気的に接続するための接続配線などが設けられる。
【００４０】
半導体回路層１０１には、様々なトランジスタを用いて処理回路、メモリコントローラ等を設けることが可能であるが、例えば、チャネルがシリコンのトランジスタを用いて処理回路やメモリコントローラ等を構成することが好ましい。また、半導体回路層１０３には、様々なトランジスタを用いてメモリ周辺回路、メモリセルアレー回路等の一部又は全部を設けることが可能であるが、チャネルが酸化物半導体のトランジスタを用いてメモリ周辺回路、メモリセルアレー回路の一部又は全部を構成することが好ましい。
【００４１】
本実施の形態で示すように、半導体回路層１０１に処理回路を設け、その上層に形成される半導体回路層１０３にメモリセルアレー回路のトランジスタを形成する構成とすると、それぞれに好適なトランジスタを形成することが可能になる。例えば、処理回路には、チャネルに単結晶シリコンを用いたトランジスタを用い、メモリセルアレー回路のトランジスタには、チャネルに酸化物半導体を用いたトランジスタを用いることが可能となる。
【００４２】
なお、本実施の形態の図１では、半導体回路層１０１、絶縁層１０２、半導体回路層１０３、絶縁層１０４及び２端子素子層１０５の順で積層した半導体装置を示したが、本実施の一態様はこれに限定されない。本発明の一態様においては、新たに半導体回路層を追加することや、２端子素子層を追加して積層することも可能である。
【００４３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４４】
（実施の形態２）
図２、及び図３に本発明の一態様にかかる半導体装置の構成例を示す。図２及び図３は、本発明の一態様にかかる半導体装置の概念を表す斜視図である。なお、Ｘ、Ｙ、Ｚ比は実スケールを正確に表していない。特に、図の見易さのためＺ軸方向に拡大して示した。
【００４５】
図２に、本発明の一態様にかかる半導体装置の構成例を示す。図２に示す半導体装置は、半導体回路層１０１に処理回路２０１、メモリコントローラ２０２を有する。半導体回路層１０１上方の半導体回路層１０３は、メモリ周辺回路２０３、メモリセルアレー回路２０４を有する。また、当該半導体装置は、メモリ周辺回路２０３とメモリコントローラ２０２とを電気的に接続する接続配線２０５を有する。２端子素子層１０５は半導体回路層１０３上方に設けられる。２端子素子層１０５に設けられる２端子素子２０６は、メモリセルアレー回路２０４に設けられるトランジスタ２０８と、接続配線２０７などによって電気的に接続される。
【００４６】
図３に、本発明の一態様にかかる半導体装置の構成例を示す。図３に示す半導体装置は、半導体回路層１０１に処理回路３０１、メモリコントローラ３０２を有する。半導体回路層１０１上方の半導体回路層１０３は、メモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、メモリセルアレー回路３０４ａ、３０４ｂ、３０４ｃ、３０４ｄを有する。また、当該半導体装置は、メモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ、３０３ｄとメモリコントローラ３０２とを電気的に接続する接続配線３０５を有する。２端子素子層１０５は、半導体回路層１０３上方に設けられる。２端子素子層１０５に設けられる２端子素子３０６は、半導体回路層１０３上方に設けられる。２端子素子層１０５に設けられる２端子素子２０６は、メモリセルアレー回路３０４に設けられるトランジスタ３０８と、接続配線３０７によって電気的に接続される。
【００４７】
図３では、半導体回路層１０１において、処理回路３０１を配置する領域の内側にメモリコントローラ３０２を配置する構成を示す。図３に示すように、メモリコントローラ３０２をチップの中央付近に配置する。そのため、メモリコントローラ３０２の上方に重なるようにメモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ、３０３ｄを配置すると、それらの間をつなぐ配線をチップの中央に配置することが可能となる。したがって、半導体回路層１０３に存在する複数のメモリ周辺回路とメモリコントローラとの間の配線の長さを均一化することが可能となる。
【００４８】
図３では、基板１００（図示せず）の中央の領域に重なるようにメモリコントローラ３０２を配置し、メモリコントローラ３０２を囲むように、処理回路３０１を配置する。なお、基板１００は正方形、長方形など様々な形状のものを用いることが出来る。また、メモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、メモリセルアレー回路３０４ａ、３０４ｂ、３０４ｃ、３０４ｄは絶縁層１０２を介して、処理回路３０１、メモリコントローラ３０２の上方に形成され、処理回路３０１若しくは、メモリコントローラ３０２と重なるように配置される。また、例えば、メモリセルアレー回路３０４ａ、３０４ｂ、３０４ｃ、３０４ｄが配置されている領域を合わせた形状の回転対称の軸と、基板１００の回転対称の軸とが実質的に一致するように配置してもよい。このような配置をすることで、基板１００を有効に活用することができる（すなわち、メモリ容量を最大化できる）。また、メモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ３０３ｄ、メモリセルアレー回路３０４ａ、３０４ｂ、３０４ｃ、３０４ｄの動作も最適化できる。また、メモリ周辺回路３０３ａ、３０３ｂ、３０３ｃ、３０３ｄの中心とメモリコントローラ３０２との距離を最小化できるので、処理回路から出力される信号を、メモリコントローラ３０２を経由して、より速くメモリ周辺回路３０３に伝達することもできる。
【００４９】
なお、処理回路３０１、メモリコントローラ３０２を第１の基板の上方に、メモリ周辺回路３０３、メモリセルアレー回路３０４を第２の基板の上方にそれぞれ形成し、第１の基板と第２の基板とを絶縁層１０２を介して接合し、図３に示すものと同様な構成をとるようにしてもよい。例えば、第１の基板、第２の基板をそれぞれ長方形とし、それぞれの基板の中央にメモリコントローラ３０２とメモリ周辺回路３０３のそれぞれを実質的に重なるように（すなわち、合わせ精度による誤差と同程度のずれをともなって）設けてもよい。
【００５０】
図４に、本発明の一態様にかかる半導体装置に用いることが出来るメモリ回路の一構成例を示す。メモリセル４００は、スイッチとして機能するトランジスタ４０１と、磁気抵抗素子４０２を有する。具体的には、メモリセル４００では、トランジスタ４０１のゲートに電気的に接続される配線４０３の電位にしたがって制御される。そして、磁気抵抗素子４０２は、トランジスタ４０１を介して、配線４０４に電気的に接続されている。また、トランジスタ４０１は、磁気抵抗素子４０２を介して、配線４０５に電気的に接続されている。また、配線４０６は、磁気抵抗素子４０２に近接して配置される。配線４０３は回路４１０と電気的に接続し、配線４０５は回路４１１と電気的に接続し、配線４０６は回路４１２と電気的に接続し、配線４０４は回路４１３と電気的に接続する。
【００５１】
本実施の形態に示す構成例では、半導体回路層１０１に配置する処理回路２０１と半導体回路層１０３に配置するメモリセルアレー回路を重ねることで、単位面積当たりの素子集積度が増加し、チップ面積の増大を抑えることや、チップ面積の縮小が可能となる。
【００５２】
また、半導体回路層１０３にメモリセルアレー回路２０４に用いられるトランジスタ２０８を設け、トランジスタ２０８の上方に２端子素子２０６を配置することで、単位面積当たりの素子の集積度が増加し、チップ面積の増大を抑えることや、チップ面積の縮小が可能となる。
【００５３】
また、回路間をつなぐ接続配線を短くすることが可能となり、信号の遅延を軽減させることができ可能となる。
【００５４】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００５５】
（実施の形態３）
本実施の形態では、本発明の一態様にかかる半導体装置に好適なチャネルに酸化物半導体を用いたトランジスタの一例を示す。
【００５６】
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。
【００５７】
図５に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図５（Ａ）には、トランジスタ９０の上面図を示す。なお、図５（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図５（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図５（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図５（Ｃ）に示す。
【００５８】
図５に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上方において、順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上方の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上方に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上方において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上方に半導体素子が形成された素子基板であってもよい。また、酸化物半導体膜９２ａ、９２ｂ、９２ｃは、同じ膜厚でも良いか、たとえば、酸化物半導体膜９２ｃよりも酸化物半導体膜９２ａが厚く、酸化物半導体膜９２ａよりも酸化物半導体膜９２ｂを厚くしてもよい。
【００５９】
また、トランジスタ９０の、具体的な構成の別の一例を、図６に示す。図６（Ａ）には、トランジスタ９０の上面図を示す。なお、図６（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図６（Ｃ）に示す。
【００６０】
図６に示すように、トランジスタ９０は、絶縁膜９１上方において、順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上方に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上方において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。また、酸化物半導体膜９２ａ、９２ｂ、９２ｃは、同じ膜厚でも良いが、例えば、酸化物半導体膜９２ｃよりも酸化物半導体膜９２ａが厚く、酸化物半導体膜９２ａよりも酸化物半導体膜９２ｂを厚くすることが好ましい。
【００６１】
なお、図５及び図６では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【００６２】
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【００６３】
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
【００６４】
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
【００６５】
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
【００６６】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【００６７】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【００６８】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【００６９】
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【００７０】
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【００７１】
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
【００７２】
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【００７３】
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【００７４】
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【００７５】
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【００７６】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【００７７】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【００７８】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【００７９】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上方に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【００８０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【００８１】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【００８２】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【００８３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００８４】
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
【００８５】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【００８６】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【００８７】
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【００８８】
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【００８９】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【００９０】
なお、図５及び図６に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図５及び図６に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【００９１】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【００９２】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【００９３】
以下では、酸化物半導体膜の構造について説明する。
【００９４】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００９５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【００９６】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【００９７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００９８】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００９９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１００】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１０１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１０２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１０３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１０４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１０５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１０６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１０７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１０８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１０９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１１０】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１１１】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１１２】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１１３】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１１４】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
【０１１５】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
【０１１６】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１１７】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０１１８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１１９】
（実施の形態４）
〈半導体装置の断面構造の例〉
図７に、本発明の一態様にかかる半導体装置の断面構造を、一例として示す。なお、図７では、半導体装置において、半導体回路層１０１が有するトランジスタと、半導体回路層１０３が有するトランジスタなどを含む断面図を、例示している。具体的に、破線Ａ１−Ａ２で示す領域では、トランジスタのチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、半導体回路層１０１に形成される回路と、半導体回路層１０３に形成される回路とを接続するための接続配線部の断面図を例示している。
【０１２０】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０１２１】
また、図７では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ３０の上方に形成されている場合を例示している。
【０１２２】
トランジスタ３０が形成される基板７００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図７では、単結晶シリコン基板を基板７００として用いる場合を例示している。
【０１２３】
また、トランジスタ３０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図７では、トレンチ分離法を用いてトランジスタ３０を電気的に分離する場合を例示している。具体的に、図７では、エッチング等により基板７００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域７０１により、トランジスタ３０を素子分離させる場合を例示している。
【０１２４】
なお、トランジスタ３０は、隣接するトランジスタと同じ極性を有している場合、必ずしも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レイアウト面積を小さくすることができる。
【０１２５】
また、トレンチ以外の領域に存在する基板７００の凸部には、トランジスタ３０の不純物領域７０２及び不純物領域７０３と、不純物領域７０２及び不純物領域７０３に挟まれたチャネル形成領域７０４とが設けられている。さらに、トランジスタ３０は、チャネル形成領域７０４を覆う絶縁膜７０５と、絶縁膜７０５を間に挟んでチャネル形成領域７０４と重なるゲート電極７０６とを有する。
【０１２６】
トランジスタ３０では、チャネル形成領域７０４における凸部の側部及び上部と、ゲート電極７０６とが絶縁膜７０５を間に挟んで重なることで、チャネル形成領域７０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ３０の基板上における占有面積を小さく抑えつつ、トランジスタ３０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ３０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域７０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域７０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ３０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１２７】
なお、バルクの半導体基板を用いたトランジスタ３０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１２８】
トランジスタ３０上には、絶縁膜７１１が設けられている。絶縁膜７１１には開口部が形成されている。そして、上記開口部には、不純物領域７０２、不純物領域７０３にそれぞれ電気的に接続されている導電膜７１２及び導電膜７１３が、形成されている。また、接続配線部では、絶縁膜７１１に開口部が形成され、不純物領域７０７に電気的に接続されている導電膜７１４が、形成されている。
【０１２９】
そして、導電膜７１２は、絶縁膜７１１上方に形成された導電膜７１６に電気的に接続されており、導電膜７１３は、絶縁膜７１１上方に形成された導電膜７１７に電気的に接続されている。また、接続配線部では、導電膜７１４は、絶縁膜７１１上方に形成された導電膜７１５に電気的に接続されている。
【０１３０】
導電膜７１６及び導電膜７１７上方には、絶縁膜７２０が設けられている。そして、絶縁膜７２０上方には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜７２１が設けられている。絶縁膜７２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜７２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜７２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１３１】
絶縁膜７２１上方には絶縁膜７２２が設けられており、絶縁膜７２２上方には、トランジスタ１３などが設けられている。
【０１３２】
トランジスタ１３は、絶縁膜７２２上方に、酸化物半導体を含む半導体膜７３０と、半導体膜７３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜７３２及び導電膜７３３と、半導体膜７３０を覆っているゲート絶縁膜７３１と、ゲート絶縁膜７３１を間に挟んで半導体膜７３０と重なるゲート電極７３４と、を有する。なお、接続配線部では、絶縁膜７２０乃至絶縁膜７２２に開口部が設けられており、導電膜７３５は、上記開口部において導電膜７１５に接続されている。
【０１３３】
なお、図７に示すように、トランジスタ１３は、半導体膜７３０が、絶縁膜７２２上方において順に積層された酸化物半導体膜７３０ａ乃至酸化物半導体膜７３０ｃを有する場合を例示している。そして、酸化物半導体膜７３０ａ及び酸化物半導体膜７３０ｂ上方に導電膜７３２及び導電膜７３３が設けられ、酸化物半導体膜７３０ｂ、導電膜７３２及び導電膜７３３と、ゲート絶縁膜７３１の間に酸化物半導体膜７３０ｃが設けられている。ただし、本発明の一態様では、トランジスタ１３が有する半導体膜７３０が、単膜の金属酸化物膜で構成されていても良い。
【０１３４】
なお、図７において、トランジスタ１３は、ゲート電極７３４を半導体膜７３０の片側において少なくとも有していれば良いが、絶縁膜７２２を間に挟んで半導体膜７３０と重なるゲート電極を、さらに有していても良い。
【０１３５】
トランジスタ１３が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１３６】
また、図７では、トランジスタ１３が、一のゲート電極７３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１３は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１３７】
トランジスタ１３上方に、絶縁膜７４１、７４２、７４３を設ける。これらの絶縁膜には様々な種類の絶縁膜を用いることが可能であるが、不純物の拡散を防ぐブロッキング効果を有する絶縁膜が好ましい。
【０１３８】
絶縁膜７４３上方に、導電膜７５１、導電膜７５２を形成する。導電膜７５２は磁気抵抗素子に書き込みを行う際のワード線としての機能を有する。導電膜７５１、導電膜７５２上方に絶縁膜７５４を設ける。絶縁膜７５４上方に導電膜７５５を設け、絶縁膜７５４に形成された開口部に設けられた導電膜７５３を介してトランジスタ１３と電気的に接続する。
【０１３９】
導電膜７５５上方に磁気抵抗素子７５０を形成する。磁気抵抗素子７５０上方に絶縁層７５６を形成し、絶縁層７５６上方に導電膜７５７を設ける。
【０１４０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１４１】
（実施の形態５）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図８を用いながら説明する。
【０１４２】
図８に示す半導体装置８００は、ＲＦタグの構成の一例である。ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。半導体装置８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
【０１４３】
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで安定した電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０１４４】
定電圧回路８０６は、整流回路８０５から出力された電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０１４５】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
【０１４６】
論理回路８０９は復調信号を解読し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ローデコーダ、カラムデコーダ、メモリセルなどを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納する回路である。
【０１４７】
なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示す半導体装置８００は、いずれの方式に用いることも可能である。
【０１４８】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０１４９】
本実施の形態では、図８において、記憶回路８１０を論理回路８０９の上方に重ねて配置する構成を示すが、図８に示す構成はあくまで一例であり、必要に応じて、各回路を重ねて配置することが可能である。その際、各回路を構成するトランジスタに求められる性能が異なる場合がある。本発明の一態様においては、各回路を、該回路に好適なトランジスタを形成できる半導体回路層に配置することにより、高性能な半導体装置を得ることが出来る。また、各回路を重ねて配置することでチップサイズの増大を抑えることが出来る。
【０１５０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１５１】
（実施の形態６）
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図９に示す。
【０１５２】
図９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図９（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１５３】
図９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６、生態認証装置５６０７等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０１５４】
図９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４、生態認証装置５４０５等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０１５５】
図９（Ｄ）は手鏡であり、第１筐体５３０１、第２筐体５３０２、鏡５３０３、接続部５３０４、スイッチ５３０５等を有する。第１筐体５３０１と第２筐体５３０２とは、接続部５３０４により接続されており、第１筐体５３０１と第２筐体５３０２の間の角度は、接続部５３０４により変更が可能である。そして、第１筐体５３０１及び第２筐体５３０２には、照明装置が用いられる。スイッチ５３０５は、上記照明装置の調光及びＯＮ、ＯＦＦ等を制御する。上記照明装置は、面状の発光素子を有しており、当該発光素子は、接続部５３０４における第１筐体５３０１と第２筐体５３０２の間の角度に従って、発光の状態と非導通状態発行の状態とが切り替えられる構成を有していても良い。本発明の一態様にかかる半導体装置は、照明装置の動作を制御するための各種集積回路に用いることができる。
【０１５６】
図９（Ｅ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様にかかる半導体装置は、表示部５７０２に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
【０１５７】
図９（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。本発明の一態様にかかる半導体装置は、表示部５９０２に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
【符号の説明】
【０１５８】
１３    トランジスタ
３０    トランジスタ
９０    トランジスタ
９１    絶縁膜
９２ａ    酸化物半導体膜
９２ｂ    酸化物半導体膜
９２ｃ    酸化物半導体膜
９３    導電膜
９４    導電膜
９５    絶縁膜
９６    導電膜
９７    基板
１００    基板
１０１    半導体回路層
１０２    絶縁層
１０３    半導体回路層
１０４    絶縁層
１０５    端子素子層
２０１    処理回路
２０２    メモリコントローラ
２０３    メモリ周辺回路
２０４    メモリセルアレー回路
２０５    接続配線
２０６    端子素子
２０７    接続配線
２０８    トランジスタ
３０１    処理回路
３０２    メモリコントローラ
３０３ａ    メモリ周辺回路
３０３ｂ    メモリ周辺回路
３０３ｃ    メモリ周辺回路
３０３ｄ    メモリ周辺回路
３０４ａ    メモリセルアレー回路
３０４ｂ    メモリセルアレー回路
３０４ｃ    メモリセルアレー回路
３０４ｄ    メモリセルアレー回路
３０５    接続配線
３０６    端子素子
３０７    接続配線
３０８    トランジスタ
４００    メモリセル
４０１    トランジスタ
４０２    磁気抵抗素子
４０３    配線
４０４    配線
４０５    配線
４０６    配線
４１０    回路
４１１    回路
４１２    回路
４１３    回路
７００    基板
７０１    素子分離領域
７０２    不純物領域
７０３    不純物領域
７０４    チャネル形成領域
７０５    絶縁膜
７０６    ゲート電極
７０７    不純物領域
７１１    絶縁膜
７１２    導電膜
７１３    導電膜
７１４    導電膜
７１５    導電膜
７１６    導電膜
７１７    導電膜
７２０    絶縁膜
７２１    絶縁膜
７２２    絶縁膜
７３０    半導体膜
７３０ａ    酸化物半導体膜
７３０ｂ    酸化物半導体膜
７３０ｃ    酸化物半導体膜
７３１    ゲート絶縁膜
７３２    導電膜
７３３    導電膜
７３４    ゲート電極
７３５    導電膜
７４１    絶縁膜
７４２    絶縁膜
７４３    絶縁膜
７５０    磁気抵抗素子
７５１    導電膜
７５２    導電膜
７５３    導電膜
７５４    絶縁膜
７５５    導電膜
７５６    絶縁層
７５７    導電膜
８００    半導体装置
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５３０１    筐体
５３０２    筐体
５３０３    鏡
５３０４    接続部
５３０５    スイッチ
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５４０５    生態認証装置
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５６０７    生態認証装置
５７０１    筐体
５７０２    表示部
５９０１    筐体
５９０２    表示部
５９０３    カメラ
５９０４    スピーカー
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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