(57)【要約】【課題】複数の半導体チップを搭載する半導体装置のサイズを縮小する。【解決手段】配線基板１０６には、メモリチップ１０２ａとメモリチップ１０２ｂが搭載される。メモリチップ１０２ａにおいては第１辺Ｌ１および第３辺Ｌ３に沿って複数の電極パッド１１６が配置され、メモリチップ１０２ｂにおいては第５辺Ｌ５および第７辺Ｌ７に沿って複数の電極パッド１１６が配置される。電極パッド１１６は、ボンディングワイヤ１１８を介して配線基板１０６上の接続パッド１１０と接続される。配線基板１０６においては、メモリチップ１０２ａとメモリチップ１０２ｂは、第２辺Ｌ２と第６辺Ｌ６が対向するように逆向きに配置される。また、メモリチップ１０２ａとメモリチップ１０２ｂはｙ方向にずらして配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延在する第１辺及び第２辺と、前記第１方向と交差する第２方向に延在する第３辺及び第４辺と、前記第１辺と前記第３辺それぞれに沿って配列された複数の第１の電極パッドとを有する第１の半導体チップと、
前記第１方向に延在する第５辺及び第６辺と、前記第２方向に延在する第７辺及び第８辺と、前記第５辺と前記第７辺それぞれに沿って配列された複数の第２の電極パッドとを有する第２の半導体チップと、
前記第１及び第２の電極パッドとボンディングワイヤを介して接続される複数の接続パッドを有するパッケージ基板と、を備え、
前記第１および第２の半導体チップは、前記第２辺および前記第６辺が対向するように前記パッケージ基板上に搭載されることを特徴とする半導体装置。
【請求項２】
前記第１および第２の半導体チップは、前記第１方向においてずらして設置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップは前記第４辺側、前記第２の半導体チップは前記第８辺側にずらして配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３辺に沿って複数の前記接続パッドの一部が配列され、前記接続パッドの一部は前記第８辺よりも前記第１方向において突出しないように配列されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１方向は、前記第１および第２の半導体チップの長辺方向であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体チップは、複数の内部電極を前記第１辺と前記第３辺に沿って配列される前記複数の第１の電極パッドと接続するための再配線層を含むことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが搭載される半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、１枚のパッケージ基板に複数の半導体チップ（メモリチップ）を搭載する方法も提案されている。複数の半導体チップはパッケージ基板の上に積層されることもあれば、並置されることもある（特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３０９９８号公報
【特許文献２】特開２００９−０８８０８３号公報
【特許文献３】特開２００９−２６０３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、半導体チップにおいては、２つの長辺または短辺に沿って複数の電極パッドが配列される。これらの電極パッドは、ボンディングワイヤによりパッケージ基板の接続パッドと接続される。複数の接続パッドをパッケージ基板に形成する必要があるため、半導体チップが配置される領域の周囲にある程度のマージン領域を形成する必要がある。このマージン領域は半導体装置のサイズを増加させる要因である。
【課題を解決するための手段】
【０００５】
本実施形態における半導体装置は、第１方向に延在する第１辺及び第２辺と、第１方向と交差する第２方向に延在する第３辺及び第４辺と、第１辺と第３辺それぞれに沿って配列された複数の第１の電極パッドとを有する第１の半導体チップと、第１方向に延在する第５辺及び第６辺と、第２方向に延在する第７辺及び第８辺と、第５辺と第７辺それぞれに沿って配列された複数の第２の電極パッドとを有する第２の半導体チップと、第１及び第２の電極パッドとボンディングワイヤを介して接続される複数の接続パッドを有するパッケージ基板と、を備える。第１および第２の半導体チップは、第２辺および第６辺が対向するようにパッケージ基板上に搭載される。
【発明の効果】
【０００６】
本発明によれば、複数の半導体チップを搭載する半導体装置の平面サイズを縮小できる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態における半導体装置の断面図である。
【図２】本実施形態における配線基板に２つのメモリチップを並置させたときの概略平面図である。
【図３】比較例１におけるメモリチップの配置を示す概略平面図である。
【図４】比較例２におけるメモリチップの配置を示す概略平面図である。
【図５】再配線層の断面図である。
【図６】再配線をしたときの第１の平面図である。
【図７】再配線をしたときの第２の平面図である。
【図８】本実施形態の第１の変形例において、配線基板に２枚のメモリチップを並置させたときの概略平面図である。
【図９】本実施形態の第２の変形例において、配線基板に２枚のメモリチップを並置させたときの概略平面図である。
【図１０】本実施形態の第３の変形例において、複数の配電基板を結合させたときの概略平面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本実施形態における半導体装置１００の断面図である。半導体装置１００は、配線基板１０６とその上に搭載される２つのメモリチップ１０２ａ（第１の半導体チップ）とメモリチップ１０２ｂ（第２の半導体チップ）を含む。配線基板１０６（パッケージ基板）は、ガラスエポキシ基板などの絶縁基材１０４の表面に配線パターンが形成された厚さ９０μｍ程度の基板である。絶縁基材１０４の両面は絶縁膜１０８（ソルダーレジスト膜）に覆われる。配線パターンのほとんどは絶縁膜１０８により覆われるが、一部は露出する。この露出した配線パターンが接続パッド１１０およびランド１１２である。接続パッド１１０は、メモリチップ１０２ａ，１０２ｂが配置される領域を囲むように配置される（図２等も参照）。絶縁基材１０４を貫通するスルーホール導体（図示せず）により、接続パッド１１０とランド１１２は電気的に接続される。ランド１１４には、はんだボール１１４（外部端子）が接続される。
【００１０】
メモリチップ１０２ａ，１０２ｂは、配線基板１０６の中央部に並置され、接着部材１２２により配線基板１０６に接着される。本実施形態におけるこれらのメモリチップは、サイズも記憶容量も同じＤＲＡＭ（Dynamic Random Access Memory）のメモリチップであるとする。メモリチップ１０２ａ，１０２ｂはいずれも長方形面を有する板状のチップである。また、メモリチップ１０２ａ，１０２ｂは、いずれもシリコン基板の一面にメモリ回路が形成され、複数の電極パッド１１６が配列される。
【００１１】
各メモリチップ１０２の電極パッド１１６は、ボンディングワイヤ１１８により接続パッド１１０と接続され、更に、スルーホール導体やランド１１２を介してはんだボール１１４とも電気的に接続される。メモリチップ１０２は、熱硬化性樹脂である封止樹脂１２０により覆われる。封止樹脂１２０は、たとえば、ＭＵＦ（Mold Underfill）である。封止樹脂１２０は、１０μｍ未満の大きさのフィラーを含むエポキシ樹脂であってもよい。
【００１２】
図２は、本実施形態における配線基板１０６にメモリチップ１０２ａ，１０２ｂを並置させたときの概略平面図である。メモリチップ１０２ａは、長辺として第１辺Ｌ１と第２辺Ｌ２を有し、短辺として第３辺Ｌ３、第４辺Ｌ４を有する。第１辺Ｌ１と第３辺Ｌ３に沿って複数の電極パッド１１６が配列される。電極パッド１１６は、配線基板１０６からの電源電圧の供給や各種制御信号、データ信号の送受を行うためのものである。同様に、メモリチップ１０２ｂは長辺として第５辺Ｌ５、第６辺Ｌ６を有し、短辺として第７辺Ｌ７、第８辺Ｌ８を有する。第５辺Ｌ５と第７辺Ｌ７に沿って複数の電極パッド１１６が配列される。このように、メモリチップ１０２ａ，１０２ｂを平置きすることによりパッケージを薄くできる。
【００１３】
電極パッド１１６は、配線基板１０６上に形成される接続パッド１１０とボンディングワイヤ１１８を介して接続される。メモリチップ１０２ａとメモリチップ１０２ｂは同サイズ、同形状であるため、メモリチップ１０２ｂはメモリチップ１０２ａに対して１８０度回転させた向きに載置される。
【００１４】
接続パッド１１０の配列に必要なマージンをＭとすると、メモリチップ１０２ａとメモリチップ１０２ｂはｙ軸方向にＭだけずらされている。ずれの大きさはＭ未満でもＭ以上でもよいが、後述の理由によりＭだけずらすのが好適である。このため第３辺Ｌ３と第８辺Ｌ８は一直線上に並ばない。同様の理由から、第４辺Ｌ４と第７辺Ｌ７も一直線上に並ばない。メモリチップ１０２ａはメモリチップ１０２ｂに比べると第４辺Ｌ４側にずらされているともいえる。
【００１５】
図３は、比較例１におけるメモリチップ１０２の配置を示す概略平面図である。図３においては、メモリチップ１０２ａの２つの長辺である第１辺Ｌ１と第２辺Ｌ２に沿って電極パッド１１６が配列されている。同様に、メモリチップ１０２ｂにおいても２つの長辺である第５辺Ｌ５、第６辺Ｌ６に沿って電極パッド１１６が配置されている。このため、メモリチップ１０２ａとメモリチップ１０２ｂの間に接続パッド１１０を２列分配列する必要がある。図３の配置例の場合、ｙ方向においてはマージンの確保は不要であるが、ｘ方向においては４Ｍのマージンが必要となる。
【００１６】
図４は、比較例２におけるメモリチップ１０２の配置を示す概略平面図である。図４においては、本実施形態と同じく、メモリチップ１０２ａの第１辺Ｌ１と第２辺Ｌ２に沿って電極パッド１１６が配列され、メモリチップ１０２ｂの第５辺Ｌ５と第７辺Ｌ７に沿って電極パッド１１６が配列される。本実施形態と異なり、メモリチップ１０２ａとメモリチップ１０２ｂはｙ方向にずらされていない。このため、図４の配置例の場合、ｙ方向とｘ方向の双方において２Ｍのマージンが必要となる。
【００１７】
なお、図３では、メモリチップ１０２の長辺の両サイドに電極パッド１１６が設けられているため、配線基板１０６の中央付近、すなわち、半導体パッケージの中央付近に複数の電極パッド１１６が配置される。一方、パッケージのはんだボール１１４が、パッケージの外周部に設けられていた場合、電極パッド１１６とはんだボール１１４とを接続する配線が長くなるという問題がある。
【００１８】
これに対して、図４では、メモリチップ１０２ａの辺Ｌ１、Ｌ３に沿って電極パッド１１６が配置されている。すなわち、電極パッド１１６はＬ字状にメモリチップ１０２に配置されており、メモリチップ１０２ａ、１０２ｂの一方を１８０度反転させ、図４に示すように、それらのメモリチップを対向させると、半導体パッケージの中央付近に電極パッド１１６は配置されなくなる。したがって、図４のレイアウトによれば、電極パッド１１６とはんだボール１１４とを接続する配線を短くできる。図２においても同様である。信号配線、電源、グランド配線等の配線を短くすることにより、信号波形品質を維持でき、高速化の要求を満たすことができる。したがって、図２や図４によれば、薄型、高速化の要求を満たせる半導体メモリ装置を提供できる。
【００１９】
図２に戻る。図２においては、メモリチップ１０２ａとメモリチップ１０２ｂがｙ方向にＭだけずらされている。このため、メモリチップ１０２ａの第３辺Ｌ３に沿って配列される接続パッド１１０が、メモリチップ１０２ｂの第８辺Ｌ８よりも下方向（ｙ軸負方向）に突出することはない。同様に、メモリチップ１０２ｂの第７辺Ｌ７に沿って配列される接続パッド１１０も、第４辺Ｌ４よりも上方向（ｙ軸正方向）に突出することはない。この結果、図２の本実施形態における配置方法では、ｙ方向に必要なマージンはＭ、ｘ方向に必要なマージンは２Ｍとなる。
【００２０】
長辺である第１辺Ｌ１の長さをＬＬ，短辺である第３辺Ｌ３の長さをＬＳとすると、本実施形態における配線基板１０６が必要最小限確保すべき面積は（２ＬＳ＋２Ｍ）×（ＬＬ＋Ｍ）となる。図２の比較例１の場合は（２ＬＳ＋４Ｍ）×ＬＬ、図３の比較例２の場合は（２ＬＳ＋２Ｍ）×（ＬＬ＋２Ｍ）となる。したがって、本実施形態における配置方法は比較例２よりも配線基板１０６のサイズを常に小さくでき、Ｍが極端に大きくなることがなければ（ＬＳ＋Ｍ＞ＬＬとならなければ）比較例１よりも配線基板１０６のサイズを小さくできる。通常、ＬＳに比べてＭは充分に小さいため、本実施形態の配置方法は比較例１よりも配線基板１０６のサイズを小さくできる。
【００２１】
図５は、再配線層１２６の断面図である。本実施形態のメモリチップ１０２は、電極パッド１１６がＬ字型に配置されているが、一般的にはメモリチップ１０２の電極パッド（内部電極１２８）は、２つの長辺または短辺に沿って配置されるか、中央部に配置されることが多い。このような場合には、再配線層１２６により電極パッド１１６の平面位置を移動させればよい。
【００２２】
図５に示すメモリチップ１０２は、回路層１２４の上に再配線層１２６が形成される。そして、回路層１２４に設置される内部電極１２８を、再配線層１２６の配線１３０により別の位置の電極パッド１１６と接続することで、ボンディングワイヤ１１８と接続すべ
平面位置を内部電極１２８とは異なる平面位置に移動させている。
【００２３】
図６は、再配線をしたときの第１の平面図である。図６の場合、第１辺Ｌ１と第２辺Ｌ２に沿って内部電極１２８が配列されている。モバイルに搭載されるＤＲＡＭではこのように２つの長辺に沿って内部電極１２８を配置することがある。この場合には、第２辺Ｌ２に配列される内部電極１２８を配線１３０により第３辺Ｌ３側に再配線すればよい。第１辺Ｌ１側の内部電極１２８はそのまま第１辺Ｌ１側の電極パッド１１６に再配線接続される。
【００２４】
図７は、再配線をしたときの第２の平面図である。図７の場合、ｙ軸方向に沿って、メモリチップ１０２ａの中央部に内部電極１２８が２列に配列されている。この場合には、中央部の内部電極１２８をそれぞれ第１辺Ｌ１側と第３辺Ｌ３側に再配線する必要がある。
【００２５】
図８は、本実施形態の第１の変形例において、配線基板１０６にメモリチップ１０２ａ，１０２ｂを並置させたときの概略平面図である。図８に示すように、メモリチップ１０２ａをメモリチップ１０２ｂに対して下方向（ｙ軸負方向）にずらしてもよい。このような配置方法により、第４辺Ｌ４の上や第８辺Ｌ８の下にスペース１３２を確保し、ここにディスクリート型の受動素子など各種の回路素子を配置してもよい。
【００２６】
図９は、本実施形態の第２の変形例において、配線基板１０６にメモリチップ１０２ａ，１０２ｂを並置させたときの概略平面図である。図９では、メモリチップ１０２の長辺ではなく短辺が向かい合うように２つのメモリチップ１０２を配置している。配線基板１０６がｘ方向に長い形状のときには、このような配置方法も可能である。
【００２７】
図１０は、本実施形態の第３の変形例において、２つの配線基板１０６ａ，１０２ｂにメモリチップ１０２ａ，１０２ｂをそれぞれ配置させたときの概略平面図およびその断面図である。配線基板１０６ａにはメモリチップ１０２ａが搭載され、別の配線基板１０６ｂにはメモリチップ１０２ｂが搭載される。また、配線基板１０６ｃにはコントローラチップ１３４が搭載され、配線基板１０６ａと配線基板１０６ｃ、配線基板１０６ｂと配線基板１０６ｃはバンプ１３６または図示しないボンディングワイヤにより接続される。コントローラチップ１３４は、配線基板１０６ｃに対してフェイスアップにて搭載されてもよいし、フェイスダウンで搭載されてもよい。
【００２８】
配線基板１０６ａ，１０６ｂにそれぞれ１チャンネルのＦＰＧＡ（Field-Programmable Gate Array）を形成し、これらを結合して２つのＦＰＧＡを実装してもよい。１つの配線基板１０６に２チャンネル分の回路を形成する場合、どちらか一つのチャンネルに不具合があると、他方のチャンネルが良品であっても２チャンネルパッケージとしては不良品になってしまう。しかし、１チャンネルに対応する配線基板１０６を２つ組み合わせる場合には、このような問題が発生しないので、コスト低減が可能である。
【００２９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００３０】
１００  半導体装置
１０２  メモリチップ
１０４  絶縁基材
１０６  配線基板
１０８  絶縁膜
１１０  接続パッド
１１２  ランド
１１４  はんだボール
１１６  電極パッド
１１８  ボンディングワイヤ
１２０  封止樹脂
１２２  接着部材
１２４  回路層
１２６  再配線層
１２８  内部電極
１３０  配線
１３２  スペース
【図１】
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【図２】
2015103547.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015103547.tif 000011
【図１０】
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