(57)【要約】【課題】連想メモリ記憶システムにおいて、消費電力を削減し、消費電力を削減するための技術を提供する。【解決手段】連想メモリにおいて、イコライズ回路は、各マッチラインについて、１つのエントリデータに対応する１つのマッチラインを複数に分割した各部分の境界に接続される。プリチャージ回路は、１つのエントリデータに対応するマッチラインの各部分にＶＤＤまたはＶＳＳ電圧をプリチャージする。イコライズ回路は、エントリデータと検索データとの比較時に、プリチャージ回路によるプリチャージがされた後に、制御信号に応じてマッチラインの各部分を接続する。イコライズの期間において、サーチラインによる検索動作を開始する。検索データとエントリデータとを比較するサーチトランジスタは、ＮＭＯＳにより構成されている。【選択図】図３
2015225682.tif 000002
【特許請求の範囲】
【請求項１】
連想記憶装置を備える半導体集積回路であって、
サーチラインおよびマッチラインと接続されるメモリセルを複数含み、複数の前記メモリセルに接続されるマッチラインを複数含むメモリセルアレイと、
各マッチラインについて、１つのエントリデータに対応するマッチラインを複数に分割したマッチラインの各部分の境界に接続されるイコライズ回路と、
１つのエントリデータに対応する前記マッチラインの前記各部分にプリチャージするプリチャージ回路とを備え、
前記プリチャージ回路は、前記エントリデータと検索データとの比較時に、前記イコライズ回路により分割される前記マッチラインの各部分に、少なくとも第１の電位と、前記第１の電位と異なる第２の電位とのいずれかの電位をプリチャージし、
前記イコライズ回路は、前記エントリデータと前記検索データとの比較時に、前記プリチャージ回路によるプリチャージがされた後に、制御信号に応じて前記マッチラインの各部分を接続するよう構成されている、半導体集積回路。
【請求項２】
前記半導体集積回路は、
前記エントリデータと前記検索データとの比較時に、前記イコライズ回路による前記マッチラインの各部分を接続して前記各部分の電位を等しくするための期間において、前記サーチラインを活性化して、前記エントリデータと前記検索データとの比較を開始するよう構成されている、請求項１に記載の半導体集積回路。
【請求項３】
前記プリチャージ回路は、
前記マッチラインの前記各部分のうち、前記第１の電位を前記マッチラインの一部分にプリチャージし、前記第１の電位より小さい前記第２の電位を前記マッチラインの前記一部分とは異なる他の部分にプリチャージし、
前記半導体集積回路は、前記エントリデータと前記検索データとの比較時に、前記マッチラインの各部分のうち前記第２の電位が供給される部分については、前記検索データが変化しない場合に、前記サーチラインの電位を保持するよう構成されている、請求項１に記載の半導体集積回路。
【請求項４】
前記メモリセルは、前記サーチラインにより供給される前記検索データと前記エントリデータとを比較するための比較回路を、ＮＭＯＳ（negative  channel  Metal  Oxide  Semiconductor）トランジスタにより構成されている、請求項１に記載の半導体集積回路。
【請求項５】
前記マッチラインは、前記イコライズ回路により、前記第１の電位がプリチャージされる第１の部分と、前記第２の電位がプリチャージされる第２の部分との２つの部分に分割されており、
前記プリチャージ回路は、前記第１の部分に、前記第１の電位としてＶＤＤ電圧を供給し、前記第２の部分に、前記第２の電位としてＶＳＳ電圧を供給するよう構成されている、請求項１に記載の半導体集積回路。
【請求項６】
前記マッチラインは、前記イコライズ回路により、第１、第２および第３の順に連続する３つの部分に分割されており、
前記プリチャージ回路は、前記マッチラインの前記第２の部分に前記第１の電位をプリチャージし、前記第１と前記第３の部分に前記第２の電位をプリチャージするよう構成されている、請求項１に記載の半導体集積回路。
【請求項７】
前記半導体集積回路は、前記イコライズ回路により分割される前記マッチラインの各部分の少なくともいずれかに、マッチアンプが接続されており、前記エントリデータと前記検索データとの比較時に、前記イコライズ回路によるイコライズの後、前記マッチアンプによる前記マッチラインの電位のセンスを開始するよう構成されている、請求項１に記載の半導体集積回路。
【請求項８】
前記複数に分割されたマッチラインにはそれぞれ、前記第１の電位、または前記第２の電位のどちらかを選択してプリチャージするよう構成されている、請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、連想記憶メモリ（ＣＡＭ：Content  Addressable  Memory）などを備える半導体集積回路に関し、消費電力を削減する技術などに関する。
【背景技術】
【０００２】
連想記憶メモリ（ＣＡＭ）は、データの読み出しおよび書き込み機能に加えて、その記憶データへの検索機能を有する。
【０００３】
ＣＡＭへのデータの書き込みは、書き込みデータをビットライン（ＢＬ）に転送するとともに、書き込み対象のアドレスに対応するワードライン（ＷＬ）をロウデコーダにより活性化することによりなされる。
【０００４】
ＣＡＭにおける検索は、検索対象となるデータ列に基づいてサーチライン（ＳＬ）を活性化させ、ＣＡＭアレイ内の各エントリとの一致不一致を判定することによりなされる。検索の結果、一致するエントリのアドレスを出力する。１エントリには、検索対象となるデータワードが格納されており、複数のＣＡＭセルで構成されている。各エントリには、マッチライン（ＭＬ）がそれぞれ設けられており、マッチラインには、各エントリに対応するＣＡＭセルが並列に結合される。検索対象のデータ列と、各エントリに格納されているデータワードとを比較した結果、一致していると、そのエントリに対応するマッチラインがハイ”ＨＩＧＨ”の状態に維持される。比較の結果、不一致の場合は、放電によりそのエントリのマッチラインがロー”Ｌｏｗ”レベルになる。
【０００５】
このように、マッチラインの電位レベルを識別することにより、検索データに一致するデータがＣＡＭに格納されているかの判定を行なうことができる。
【０００６】
なお、ＣＡＭにおける検索時に、複数のエントリについて一致と判定される場合は、プライオリティエンコーダにより、いずれかのエントリが優先され、対応するアドレスが出力される。
【０００７】
このようなＣＡＭは、ルータやスイッチなど、ネットワーク機器における経路検索や、キャッシュメモリにおけるキャッシュミス／ヒットの判定などに用いられている。例えば、ネットワークルータなどではＩＰ（Internet  Protocol）パケットのルーティングが行われている。ルータ内にはＣＡＭが格納され、ＣＡＭにはＩＰアドレスが格納されている。ルーティングはＣＡＭに格納されているＩＰアドレスと外部から入力されるＩＰアドレスとを照合することにより行なわれる。たとえば、このルータ内のＣＡＭにおいて、一致状態のマッチラインの情報に基づいて、次の宛先を示す値をＩＰパケットに書込んで、対応のポートから送出する。
【０００８】
ＣＡＭは、検索動作をする際に、マッチラインが一斉に充放電をするため、電力の消費が大きくなる。また、サーチラインは、マッチラインのプリチャージ時には、貫通電流を防ぐために、ＶＳＳにリセットをする必要がある。そのため、サーチ動作のたびに、サーチラインが充放電され、電力の消費が大きくなる。そのため、ＣＡＭの消費電力を低くするには、サーチライン、マッチラインでの消費電力を小さくする必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１０６１６号公報
【特許文献２】特開２００２−３５８７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
消費電力及びピーク電流を削減するために、様々な技術が検討されている。内容参照メモリに関する技術として、例えば、特開２００９−１１０６１６号公報（特許文献１）、特開２００２−３５８７９１号公報（特許文献２）などがある。
【００１１】
これらの先行文献の実施例は、同様に第１のマッチラインに接続され、ＰＭＯＳ（positive  channel  Metal  Oxide  Semiconductor）サーチトランジスタを備える第１のＣＡＭセルと、第２のマッチラインに接続され、ＮＭＯＳ（negative  channel  Metal  Oxide  Semiconductor）サーチトランジスタを備える第２のＣＡＭセルを同時に搭載する。これら第１または第２のＣＡＭセルが接続する第１のマッチラインと第２のマッチラインは、検索結果が不一致の場合のマッチラインの電位が異なる。ＰＭＯＳサーチトランジスタを備える第１のＣＡＭセルは、検索結果が不一致となることにより、第１のＣＡＭセルが接続された第１のマッチラインにプリチャージされた中間の電位を第１の電位（ＶＤＤ）に放電する。すなわち第１マッチラインの電位は第１の電位（ＶＤＤ）となる。また、ＮＭＯＳサーチトランジスタを備える第２のＣＡＭセルは、検索結果が不一致となることにより、第２のＣＡＭセルが接続された第２のマッチラインにプリチャージされた中間の電位を第２の電位（ＶＳＳ）に放電する。すなわち第２のマッチラインの電位は第２の電位（ＶＳＳ）となる。
【００１２】
このように、検索結果が不一致の場合の、第１のマッチラインの電位と第２のマッチラインの電位とが異なるため、内容参照メモリシステムは、第１のマッチラインと第２のマッチラインとをイコライズして中間電位を生成した後に、再びマッチラインを分割してからでないと検索動作を開始できない。仮に第１のマッチラインと第２のマッチラインとのイコライズ中に、内容参照メモリシステムがサーチラインを活性化したとする。この場合に、第１のマッチラインの検索結果と第２のマッチラインの検索結果とが同時に不一致となると、第１のマッチラインと第２のマッチラインとが接続されたまま、第１の電位（ＶＤＤ）への放電と第２の電位（ＶＳＳ）への放電が同時に起きる。そのため、イコライズにより接続されている第１のマッチラインと第２のマッチラインとを介して、第１の電位（ＶＤＤ）と第２の電位（ＧＮＤ）とのショートが起きてしまう。
【００１３】
主に特定ＩＰアドレスの検索用途に用いられるＣＡＭにおいて、ほとんどの検索結果は不一致と考えられる。そのため、第１のマッチラインと第２のマッチラインとのイコライズ中に、内容参照メモリシステムがサーチラインを活性化させる動作をした場合、高い確率でショートが起きて、チップを破壊してしまうおそれがある。そのため、マッチラインのイコライズが完了し、マッチラインを分割するまで、サーチラインの活性化を遅らせる必要があり、後続するマッチアンプのセンス動作も遅れるので、サーチ動作周波数が遅くなる問題がある。
また、一般にＰＭＯＳトランジスタはＮＭＯＳトランジスタと比較して、同じサイズでソース‐ドレイン電流が少ないため、ＮＭＯＳトランジスタと同等の性能を求めるとＰＭＯＳトランジスタを大きくする必要がある。これらの先行文献の実施例で、ＰＭＯＳサーチトランジスタを備える第１のＣＡＭセルとＮＭＯＳサーチトランジスタを備える第２のＣＡＭセルを同じサーチ動作周波数で動作させるためには、一般にＰＭＯＳサーチトランジスタを大きくする必要がある。そのため、チップ面積が増加し、チップコストが増加する問題がある。また、２種類のＣＡＭセルを開発する必要があるため、設計とプロセスの開発コストを増加させる問題がある。
【００１４】
また、内容参照メモリを備える半導体集積回路は、検索動作のさらなる高速化の要請もある。そのため、内容参照メモリを備える半導体集積回路において、消費電力を削減する技術と、検索動作をいっそう高速化するための技術とが必要とされている。
【００１５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施形態に従う半導体集積回路は、連想記憶装置を含むものである。半導体集積回路は、メモリセルアレイと、イコライズ回路と、プリチャージ回路とを備える。メモリセルアレイは、サーチラインおよびマッチラインと接続されるメモリセルを複数含み、複数のメモリセルに接続されるマッチラインを複数含む。イコライズ回路は、各マッチラインについて、１つのエントリデータに対応する１つのマッチラインを複数に分割した各部分の境界に接続される。プリチャージ回路は、１つのエントリデータに対応するマッチラインの各部分にプリチャージする。プリチャージ回路は、エントリデータと検索データとの比較時に、イコライズ回路により分割されるマッチラインの各部分に、少なくとも第１の電位と、第１の電位と異なる第２の電位とのいずれかの電位をプリチャージする。イコライズ回路は、エントリデータと検索データとの比較時に、プリチャージ回路によるプリチャージがされた後に、制御信号に応じてマッチラインの各部分を接続するよう構成されている。
【発明の効果】
【００１７】
一実施の形態に従う半導体集積回路によると、１つのエントリデータに対応する１つのマッチラインを複数の部分に分割し、イコライズ回路により中間電位とするため、一部の分割されたマッチラインについて、他の部分よりも高い電位にプリチャージすればよく、半導体集積回路の消費電力を小さくすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１の連想メモリ記憶システム１００の構成を示すブロック図である。
【図２】マッチラインおよびＣＡＭセルの、より詳細な構成を示す図である。
【図３】実施の形態１の連想メモリ記憶システム１００の、サーチ時の動作波形を示す図である。
【図４】実施の形態２におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図５】実施の形態２の連想メモリ記憶システムにおいて、サーチ時の動作波形を示す図である。
【図６】実施の形態３におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図７】実施の形態３の連想メモリ記憶システムにおける、サーチ時の動作波形を示す図である。
【図８】実施の形態４におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図９】実施の形態４の連想メモリ記憶システムにおいて、サーチ時の動作波形を示す図である。
【図１０】実施の形態５におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図１１】実施の形態６におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図１２】実施の形態７におけるＣＡＭセルアレイ１２０の構成を示す図である。
【図１３】実施の形態８におけるＣＡＭセルアレイ１２０の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
【００２０】
＜実施の形態１＞
図面を参照して実施の形態１の半導体集積回路について説明する。
【００２１】
＜構成＞
図１は、実施の形態１の連想メモリ記憶システム１００の構成を示すブロック図である。
【００２２】
図１に示すように、連想メモリ記憶システム１００は、ＣＡＭセルアレイ１２０と、アドレスデコーダ４１と、ワードラインドライバ４２と、ビットラインドライバ＆リードセンスアンプ７０と、サーチラインドライバ９１と、マッチアンプ６１と、プライオリティエンコーダ６２と、メモリコントローラ１１０とを含む。
【００２３】
ＣＡＭセルアレイ１２０は、複数のエントリにより記憶データを保持する。各エントリは、複数のＣＡＭセルにより構成される（個々のＣＡＭセルは図１では図示していない）。各エントリは、それぞれアドレスが与えられている。ＣＡＭセルアレイ１２０は、検索データの入力を受け付けて各エントリについて記憶データと一致するか不一致かを並列に判定する。ＣＡＭセルアレイ１２０は３値連想メモリ（Ternary  CAM）として構成されている。各ＣＡＭセルは、ハイ（”Ｈｉｇｈ”）、ロー（”Ｌｏｗ”）、ドントケア（”Ｘ”）の３値をとることができる。
【００２４】
具体的には、ＣＡＭセルアレイ１２０は、記憶データの書き込みを行単位（エントリ単位）で受け付ける。ＣＡＭセルアレイ１２０への書き込みデータに基づいて、後述するＢＬドライバ＆リードセンスアンプ７０によりビットライン（ＢＬ）が活性化する。また、後述するワードラインドライバ４２により、ＣＡＭセルアレイ１２０における書き込み対象の行のアドレスのワードライン（ＷＬ）が活性化する。内容参照メモリシステム１００は、このビットラインおよびワードラインにより、ＣＡＭセルアレイ１２０の指定されたアドレスに対して記憶データを書き込む。
【００２５】
ＣＡＭセルアレイ１２０は、ＣＡＭセルアレイ１２０における各エントリの記憶データを検索するために、検索に用いる検索データをサーチライン（ＳＬ）により受け付ける。検索データと記憶データとが一致するエントリについて、マッチライン（ＭＬ）がハイレベルを保持する。
【００２６】
ＣＡＭセルアレイ１２０は、マッチラインイコライズ回路５０を含む。後述するが、マッチラインイコライズ回路５０は、１つのエントリに対応する１つのマッチラインを複数に分割した各部分の境界に接続される。マッチラインイコライズ回路５０には、イコライズ制御信号を供給するための信号線（信号線ＥＱ、および信号線／ＥＱ）が接続される。マッチラインイコライズ回路５０は、メモリコントローラ１１０からのイコライズ制御信号に応じて、ＣＡＭセルに記憶されるエントリデータと検索データとを比較する際に、分割されたマッチラインの各部分を接続する。これにより、分割されたマッチラインの電位が均等になるようイコライズが実施される。
【００２７】
マッチアンプ６１は、メモリコントローラ１１０のマッチアンプ制御信号による制御に従って動作し、ＣＡＭセルアレイ１２０の検索において、マッチラインの出力を増幅する。
【００２８】
プライオリティエンコーダ６２は、複数のエントリにおいて検索データと記憶データとが一致した場合に、所定の演算に従っていずれかを優先して出力する。例えば、値”Ｘ”を用いた検索がなされると、複数のアドレスが同時にヒットしうる。このとき、プライオリティエンコーダ６２は、例えばアドレスが最も小さいエントリを優先して出力する等により、優先的にいずれかのエントリの検索結果を出力する。
【００２９】
アドレスデコーダ４１は、メモリコントローラ１１０からのアドレスを指定する信号の入力を受けて、アドレスに対応するＣＡＭセルアレイ１２０のＣＡＭセルの行を選択する。
【００３０】
ワードラインドライバ４２は、メモリコントローラ１１０のＲＥＡＤ／ＷＲＩＴＥ制御信号により動作し、ＣＡＭセルアレイ１２０へのデータ読み出し／書き込み対象となるアドレスの指定を受け付けて、アドレスに対応したワードラインを活性化させる。
【００３１】
ＳＬドライバ９１は、メモリコントローラ１１０のサーチラインドライバ制御信号（ＳＬドライバ制御信号）に従って、サーチラインを駆動する。ＣＡＭセルアレイ１２０の検索時に、サーチラインにより検索データがＣＡＭセルアレイ１２０へ出力される。
【００３２】
ＢＬドライバ＆リードセンスアンプ７０は、メモリコントローラ１１０の制御信号（センスアンプ制御信号、書込データ制御信号、イコライズ制御信号など）に従って、ＣＡＭセルアレイ１２０へデータを書き込むためのビットラインを駆動する。また、ビットラインドライバ＆リードセンスアンプ７０は、メモリセルからのデータの読み出し信号を増幅する。
【００３３】
メモリコントローラ１１０は、制御信号を制御することにより連想メモリ記憶システム１００の動作を統括的に制御する。すなわち、メモリコントローラ１１０は、外部よりアドレスデータや検索データをアドレスデータＩ／Ｏ１１１によって受け付けて、各種命令（ＳＥＡＲＣＨ等）を命令Input１１２によって受け付ける。メモリコントローラ１１０は、クロックInput１１３により所定のクロック（ＣＬＫ）の入力を受けて動作し、ＣＡＭセルアレイ１２０の検索結果の出力等をサーチ結果Output１１４によって行う。
【００３４】
＜ＣＡＭセルアレイ１２０の詳細な構成＞
図２は、マッチラインおよびＣＡＭセルの、より詳細な構成を示す図である。
【００３５】
図２に示すように、ＣＡＭセルアレイ１２０を構成する複数のＣＡＭセルの各行は、１つのエントリデータに対応し、１つのエントリデータと、１つのマッチラインとが対応している。１つのエントリデータに対応する複数のＣＡＭセルは、マッチラインイコライズ回路５０によって、２つの部分に分割されている。図２の例では、１つのエントリデータを構成する（Ｎ＋Ｍ）個のＣＡＭセルは、Ｎ個のＣＡＭセルからなる第１の部分（ＣＡＭセル１１ａ［０］〜ＣＡＭセル１１ａ［Ｎ―１］）と、Ｍ個のＣＡＭセルからなる第２の部分（ＣＡＭセル１１ｂ［０］〜ＣＡＭセル１１ｂ［Ｍ−１］）とに、マッチラインイコライズ回路５０によって分割されている。１つのマッチラインは、第１の部分に対応するマッチラインＭＬ１とし、第２の部分に対応するマッチラインＭＬ２とに分割される。
【００３６】
各ＣＡＭセルは、ＳＲＡＭ（Static  Random  Access  Memory）１３と、ＳＲＡＭ１４と、サーチトランジスタ（比較回路）１５と、サーチトランジスタ１６とを含む。
【００３７】
ＳＲＡＭ１３は、互いに逆方向に並列に接続されるインバータ２１およびインバータ２２と、ＮＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４とを含む。ＮＭＯＳトランジスタ２４のドレイン電極は、ビットライン／ＢＬ１［０］に接続され、ＮＭＯＳトランジスタ２３のドレイン電極はビットラインＢＬ１［０］に接続される。ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２３のゲート電極は、それぞれワードラインＷＬに接続される。
【００３８】
ＳＲＡＭ１４は、互いに逆方向に接続されるインバータ３１およびインバータ３２と、ＮＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４とを含む。ＮＭＯＳトランジスタ３３のドレイン電極はビットラインＢＬ１［１］に接続され、ＮＭＯＳトランジスタ３４のドレイン電極はビットライン／ＢＬ１［１］に接続される。ＮＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４のゲート電極は、それぞれワードラインＷＬに接続される。
【００３９】
サーチトランジスタ１５は、ＮＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とを備える。サーチトランジスタ１５において、ＮＭＯＳトランジスタ２６のゲート電極は、サーチラインＳＬ１［０］に接続され、ＮＭＯＳトランジスタ２６の一方の電極は接地され、もう一方の電極は、ＮＭＯＳトランジスタ２５の一方の電極に接続される。ＮＭＯＳトランジスタ２５のゲート電極は、インバータ２１の出力に接続され、もう一方の電極はマッチラインＭＬ１に接続される。
【００４０】
サーチトランジスタ１６は、ＮＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３６とを備える。サーチトランジスタ１６において、ＮＭＯＳトランジスタ３６のゲート電極は、サーチライン／ＳＬ１［０］に接続され、ＮＭＯＳトランジスタ３６の一方の電極は接地され、もう一方の電極は、ＮＭＯＳトランジスタ３５の一方の電極に接続される。ＮＭＯＳトランジスタ３５のゲート電極は、インバータ３１の出力に接続され、もう一方の電極はマッチラインＭＬ１に接続される。このように、サーチトランジスタ１５およびサーチトランジスタ１６がＮＭＯＳトランジスタのみによって構成される。一般に、サイズがＮＭＯＳサーチトランジスタより大きいＰＭＯＳサーチトランジスタを備える第１のＣＡＭセルと、ＮＭＯＳサーチトランジスタを備える第２のＣＡＭセルの２種類のＣＡＭセルを同時に搭載する場合と比較して、実施の形態１の半導体集積回路のサーチトランジスタはＮＭＯＳサーチトランジスタを備えるＣＡＭセルのみを搭載するので、チップサイズを縮小してコストを低減することができる。また、一種類のＣＡＭセルのみを開発すればよいので、設計とプロセスの開発コストを低減できる。
【００４１】
マッチラインＭＬ１に接続する各ＣＡＭセルは、ＣＡＭセル１１ａ［０］と同様の構成を備え、各ＣＡＭセルに対応するサーチラインＳＬ、ビットラインＢＬと接続する。また、マッチラインＭＬ２に接続する各ＣＡＭセルは、サーチトランジスタ１５とサーチトランジスタ１６とが接続するマッチラインがマッチラインＭＬ２となる他は、ＣＡＭセル１１ａ［０］と同様の構成を備え、各ＣＡＭセルに対応するサーチラインＳＬ、ビットラインＢＬと接続する。
【００４２】
プリチャージ回路４６ａは、マッチラインＭＬ１に第１の電位をプリチャージするための回路である。図２の例では、プリチャージ回路４６ａは、第１の電位として、信号／ＰＲＥにより電位ＶＤＤ（例えば、電源電位）をマッチラインＭＬ１に供給する。プリチャージ回路４６ｂは、マッチラインＭＬ２に第２の電位をプリチャージするための回路である。図２の例では、プリチャージ回路４６ｂは、第１の電位とは異なる第２の電位として、電位ＶＳＳ（たとえば、接地電位：０Ｖ）を、信号ＰＲＥに応じてマッチラインＭＬ２に供給してマッチラインＭＬ２の電位をＶＳＳとする。
【００４３】
マッチラインイコライズ回路５０は、１つのエントリデータに対応するマッチラインＭＬを複数の部分に分割する各部分の境界位置に接続され、イコライズ制御信号ＥＱ，／ＥＱに従って、マッチラインＭＬ１とマッチラインＭＬ２とを接続する。これにより、第１の電位（ＶＤＤ）にプリチャージされるマッチラインＭＬ１と、第２の電位（ＶＳＳ）にプリチャージされるマッチラインＭＬ２との電位を中間電位とする。
【００４４】
一般的に、１つのエントリに対応するマッチラインには、約８０ビットのＣＡＭセルが接続される。マッチラインの寄生容量は、マッチラインの長さと、マッチラインに接続するＣＡＭセルの個数によって決定される。そこで、マッチラインＭＬのプリチャージの電位をマッチラインイコライズ回路５０によって電位ＶＤＤ／２とする場合には、マッチラインＭＬ１（第１の部分）に、約半数のＣＡＭセルを接続する。
【００４５】
例えば、８０ビットのＣＡＭセルのうち４０ビットをマッチラインＭＬ１に接続し、残りの４０ビットのＣＡＭセルをマッチラインＭＬ２に接続する。なお、マッチラインＭＬのプリチャージの電位を電位ＶＤＤ／２より下げたい場合には、マッチラインＭＬ１に接続するＣＡＭセルの数を減らし、マッチラインＭＬ２に接続するＣＡＭセルを増やすとよい。
【００４６】
一方、検索動作の高速化等のため、マッチラインＭＬの中間電位を上げたい場合には、マッチラインＭＬ１に接続するＣＡＭセルの個数を増やし、マッチラインＭＬ２に接続するＣＡＭセルの個数を減らすとよい。
【００４７】
ただし、マッチラインイコライズ回路５０によって分割されるマッチラインの寄生容量が、分割されたマッチラインに接続するＣＡＭセルの個数に依存しない場合は、マッチラインイコライズ回路５０によるイコライズ時に、想定した中間電位となるように、マッチラインＭＬ１およびマッチラインＭＬ２の長さ、および、マッチラインＭＬ１およびマッチラインＭＬ２に接続するＣＡＭセルの個数を調節する。
【００４８】
図２では、マッチアンプ６１はマッチラインＭＬ２に接続される。ただし、マッチアンプ６１は、マッチラインＭＬ１かＭＬ２の何れかに１つ接続すればよい。実施の形態１ではイコライズ回路５０で各分割マッチラインをイコライズした後に、分割されたマッチラインＭＬ１とマッチラインＭＬ２とを接続したまま、マッチアンプ６１でマッチアンプの電位をセンスする。分割されたマッチラインＭＬ１とマッチラインＭＬ２とは、何れも検索結果が不一致の場合に、イコライズにより生成した中間電位を、第２の電位（ＶＳＳ）に放電する。そのため、分割されたマッチラインＭＬ１とマッチラインＭＬ２との両方が何れも検索結果が不一致となる場合に、分割されたマッチラインＭＬ１とマッチラインＭＬ２とを接続したまま、サーチラインを活性化しても、第１の電位（ＶＤＤ）と第２の電位（ＶＳＳ）のショートが起きない。また、分割されたマッチラインＭＬ１とマッチラインＭＬ２との両方が何れも検索結果が一致となる場合は、マッチラインの電位がイコライズにより生成した中間電位となる。また、分割されたマッチラインＭＬ１とマッチラインＭＬ２とのうち、何れかの検索結果が不一致となる場合は、マッチラインの電位が第２の電位（ＶＳＳ）となる。
【００４９】
そのため、実施の形態１の連想メモリ記憶システム１００によると、分割されたマッチラインＭＬ１とマッチラインＭＬ２とをマッチラインイコライズ回路５０によって接続したまま、マッチアンプでセンスが可能である。そのため、マッチアンプは１エントリあたり１つ配置すれば良く、１エントリあたり複数のマッチアンプを搭載する場合に比べ、チップ面積を縮小して、チップコストを低減することができる。
【００５０】
＜実施の形態１の動作＞
図３は、実施の形態１の連想メモリ記憶システム１００の、サーチ時の動作波形を示す図である。図３では、上から順に、プリチャージ回路４６ａに与える信号／ＰＲＥ、プリチャージ回路４６ｂに与える信号ＰＲＥ、マッチラインイコライズ回路５０に与える信号／ＥＱ及び信号ＥＱ、マッチラインＭＬ１に接続される第１の部分の各ＣＡＭセルに対応するサーチラインＳＬ１に与える信号ＳＬ１及び信号／ＳＬ１、マッチラインＭＬ２に接続される第２の部分の各ＣＡＭセルに対応するサーチラインＳＬ２に与える信号ＳＬ２及び信号／ＳＬ２、マッチラインＭＬ１の電位、マッチラインＭＬ２の電位、マッチアンプ６１に与える信号ＭＡＥの動作波形を示す。
【００５１】
ＣＡＭセルアレイ１２０へのサーチ動作の開始前の初期状態においては、それぞれの信号は非活性であり、サーチラインＳＬ１は電位ＶＳＳにリセットされる。マッチラインイコライズ回路５０によりマッチラインＭＬがマッチラインＭＬ１とマッチラインＭＬ２とに分割され、マッチラインＭＬ２には電位ＶＳＳがプリチャージされることから、サーチラインＳＬ２はプリチャージ期間において電位ＶＤＤから分離されている。そのため、サーチラインＳＬ２はリセットが不要であり、不定状態であるか、または前回サーチ時の検索データを出力し続けている。
【００５２】
時刻ｔ０において、連想メモリ記憶システム１００は、信号／ＰＲＥ＝”Ｌｏｗ”、信号ＰＲＥ＝”Ｈｉｇｈ”とし、マッチラインＭＬ１を電位ＶＤＤにプリチャージし、マッチラインＭＬ２を電位ＶＳＳにプリチャージする。マッチラインが分割されており、寄生容量が小さいため、比較的短時間にプリチャージを完了することができる。
【００５３】
時刻ｔ１において、連想メモリ記憶システム１００は、信号／ＥＱ＝”Ｌｏｗ”、信号ＥＱ＝”ＨＩＧＨ”とし、マッチラインイコライズ回路５０によってマッチラインＭＬ１とマッチラインＭＬ２とが接続されてイコライズが実施され、中間電位の生成を開始する。また、この実施の形態１の連想メモリ記憶システム１００では、イコライズの開始とともに、サーチラインＳＬ１に信号ＳＬ１及び信号／ＳＬ１を与え、サーチラインＳＬ２に信号ＳＬ２及び信号／ＳＬ２を与えて検索データのサーチ動作を開始する。すなわち信号ＳＬ１及び信号／ＳＬ１については、検索データを有効な（valid）データに切り替える。
【００５４】
このように、イコライズと同時にサーチ動作を開始することができるため、連想メモリ記憶システム１００は、サーチの周期を短縮して検索動作を高速化することができる。サーチラインＳＬの検索データと、ＣＡＭセルに格納されたエントリデータとが不一致の場合は、マッチラインＭＬの電位は、電位”Ｈｉｇｈ”（ＶＤＤ／２）から電位”Ｌｏｗ”（ＶＳＳ）へと放電される。また、サーチラインＳＬの検索データと、ＣＡＭセルに格納されたエントリデータとが一致する場合は、マッチラインＭＬの電位は、電位”Ｈｉｇｈ”（ＶＤＤ／２）を保持し続ける。そのため、連想メモリ記憶システム１００は、マッチラインＭＬ１とマッチラインＭＬ２とのイコライズが完了する期間を待ってから、信号ＭＡＥ＝”Ｈｉｇｈ”として、マッチアンプ６１によるセンス動作を開始し、マッチラインの電位をセンスする。マッチアンプ６１は、マッチラインＭＬの電位が電位”Ｈｉｇｈ”（ＶＤＤ／２）の場合は、検索データとエントリデータとが一致していると判定し、マッチラインＭＬの電位が電位”Ｌｏｗ”（ＶＳＳ）の場合は、検索データとエントリデータとが不一致であると判定する。
【００５５】
連想メモリ記憶システム１００は、マッチアンプ６１による判定結果の出力を終えると、信号ＭＡＥ＝”Ｌｏｗ”とし、信号／ＥＱ＝”Ｈｉｇｈ”、信号ＥＱ＝”Ｌｏｗ”として検索動作を終了する。なお、サーチラインＳＬ１は、プリチャージ時の貫通電流の突入を防ぐために電位ＶＳＳにリセットされるが、サーチラインＳＬ２は、上記のように、マッチラインイコライズ回路５０によってマッチラインＭＬ１と分離されているため、プリチャージ期間において貫通電流の突入がないためリセットの必要がない。一般的に、検索データの全ビットが、検索動作のたびに一斉に反転することは少ないため、サーチラインＳＬ２の検索データを保持することにより、サーチラインＳＬ２の充放電電流を削減することができ、連想メモリ記憶システム１００を低消費電力化することができる。
【００５６】
時刻ｔ２において、連想メモリ記憶システム１００は、次のサーチ動作のためにマッチラインＭＬのプリチャージを開始し、時刻ｔ３において、マッチラインイコライズ回路５０によるマッチラインＭＬ１とマッチラインＭＬ２とのイコライズおよび検索動作を開始する。以降、同様の処理を繰り返し行う。
【００５７】
＜実施の形態２＞
図４と図５とを参照して、実施の形態２の連想メモリ記憶システムについて説明する。
【００５８】
図４は、実施の形態２におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態１では、１つのエントリデータに対応する１つのマッチラインを２つに分割し、分割された一部についてマッチアンプ６１を備えている。実施の形態２では、マッチラインイコライズ回路５０によって２つに分割されたマッチラインのそれぞれに、マッチアンプ６１ａとマッチアンプ６１ｂとを備える。これにより、連想メモリ記憶システムにおいて、低消費電流を実現しつつ、より検索動作を高速化する。
【００５９】
＜実施の形態２の動作＞
図５は、実施の形態２の連想メモリ記憶システムにおいて、サーチ時の動作波形を示す図である。
【００６０】
実施の形態１と比較すると、時刻ｔ１において、マッチラインイコライズ回路５０によって分割されるマッチラインの第１の部分（マッチラインＭＬ１）と第２の部分（マッチラインＭＬ２）とを、信号／ＥＱ＝”Ｌｏｗ”、信号ＥＱ＝”Ｈｉｇｈ”としてイコライズし、実施の形態１のイコライズ期間よりも短いイコライズ期間とする（時刻ｔ１から時刻ｔ１ａまでの期間）。
【００６１】
時刻ｔ１ａにおいて、連想メモリ記憶システムは、信号／ＥＱ＝”Ｈｉｇｈ”、信号ＥＱ＝”Ｌｏｗ”としてイコライズを終了し、サーチラインに検索データを供給して検索動作を開始する。通常、サーチラインによってＣＡＭセルに検索データを供給した際に、エントリデータと検索データとが１ビットのみ不一致の場合の１ビットミスは、不一致の１ビットのＣＡＭセルによって、イコライズによって接続されたマッチラインに充電された電位ＶＤＤ／２をＶＳＳに放電するため、マッチアンプが不一致と判定可能な電位レベルにマッチラインの電位レベルが下がるまで時間がかかり、検索動作速度が遅くなる。
【００６２】
そこで、実施の形態２の連想メモリ記憶システムは、十分にイコライズがなされた後、直ちにマッチラインの各部分をマッチラインイコライズ回路５０によって分離し、分割された各マッチラインの寄生容量を低減する。
【００６３】
これにより、エントリデータと検索データとの不一致時に、分割された各マッチラインの電位の放電が早まるため、マッチアンプ６１ａおよびマッチアンプ６１ｂによるセンスの開始と終了を早めることができる。なお、マッチアンプ６１ａの出力とマッチアンプ６１ｂの出力とは、ＡＮＤ回路７１によって論理和をとってプライオリティエンコーダ６２に入力される。実施の形態２の連想メモリ記憶システムによると、マッチアンプによる判定結果の出力をさらに早めることができ、サーチの周期を短縮化してサーチ動作を高速化することができる。
【００６４】
＜実施の形態３＞
図６と図７とを参照して、実施の形態３の連想メモリ記憶システムについて説明する。
【００６５】
図６は、実施の形態３におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態３では、１つのエントリデータに対応する１つのマッチラインを、３つに分割している（マッチラインＭＬ１、マッチラインＭＬ２、マッチラインＭＬ３）。３つに分割された各部分の境界に、２つのイコライズ回路（マッチラインイコライズ回路５０ａとマッチラインイコライズ回路５０ｂ）を接続している。
【００６６】
分割された各マッチラインには、プリチャージ回路として、電位ＶＤＤをプリチャージするためのプリチャージ回路４６ａ、または電位ＶＳＳをプリチャージするためのプリチャージ回路４６ｂ、プリチャージ回路４６ｃのいずれかが接続される。
【００６７】
マッチラインイコライズ回路５０ａおよびマッチラインイコライズ回路５０ｂによるイコライズの実施により、マッチラインの各部分（マッチラインＭＬ１、ＭＬ２、ＭＬ３）が中間電位のレベルとなる。分割されたマッチラインの各部分の寄生容量が、各部分に接続するＣＡＭセルの個数に依存する場合、中間電位のレベルは、電位ＶＤＤをプリチャージするためのプリチャージ回路４６ａが接続されるマッチラインＭＬ２に接続されるＣＡＭセルの個数と、電位ＶＳＳをプリチャージするためのプリチャージ回路４６ｂが接続されるマッチラインＭＬ１、および、プリチャージ回路４６ｃが接続されるマッチラインＭＬ３に接続されるＣＡＭセルの個数との比によって定まる。例えば、中間電位として、電位（ＶＤＤ／３）となるように、イコライズ回路（マッチラインイコライズ回路５０ａとマッチラインイコライズ回路５０ｂ）をマッチラインに接続することとする。
【００６８】
なお、実施の形態３では、マッチラインを３分割する例を示したが、３分割に限らず、より多くの分割数としてもよい。マッチラインの分割数を増やすことで、分割された各部分のマッチラインの寄生容量を低減することができ、１ビットミスの場合のサーチ動作の時間とサーチの周期をより短縮化することができる。
【００６９】
＜実施の形態３の動作＞
図７は、実施の形態３の連想メモリ記憶システムにおける、サーチ時の動作波形を示す図である。
【００７０】
図７の例では、マッチラインイコライズ回路５０（マッチラインイコライズ回路５０ａとマッチラインイコライズ回路５０ｂ）によるイコライズの結果、マッチラインの中間電位が電位（ＶＤＤ／３）となる場合を示している。
【００７１】
図６では、マッチアンプ６１は分割されたマッチラインＭＬ３に接続される。ただし、マッチアンプ６１は、分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３の内の何れか１つに接続することができる。実施の形態３では、分割された各マッチラインを、イコライズ回路５０ａと５０ｂとによりイコライズした後に、分割されたマッチラインＭＬ１、分割されたマッチラインＭＬ２、および分割されたマッチラインＭＬ３を接続したまま、マッチアンプ６１でマッチアンプの電位をセンスする。
【００７２】
分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３の検索結果が何れも不一致となる場合に、各マッチラインは、イコライズにより生成した中間電位を第２の電位（ＶＳＳ）に放電する。そのため、分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３の検索結果が同時に不一致となる場合に、連想メモリ記憶システムは、分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３をそれぞれ接続したままサーチラインを活性化しても、第１の電位（ＶＤＤ）と第２の電位（ＶＳＳ）とのショートが起きない。また、分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３の検索結果が何れも一致となる場合は、各マッチラインは、イコライズにより生成した中間電位となり、検索結果の何れかが不一致となる場合は、各マッチラインは、第２の電位（ＶＳＳ）となる。そのため、連想メモリ記憶システムにおいて、分割されたマッチラインＭＬ１、ＭＬ２、ＭＬ３を接続したまま、マッチアンプでセンスすることが可能である。そのため、マッチアンプは１エントリあたり１つ配置すれば良く、１エントリあたり複数のマッチアンプを搭載する場合に比べ、チップ面積を縮小して、チップコストを低減することができる。
【００７３】
＜実施の形態４＞
図８および図９を参照して、実施の形態４の連想メモリ記憶システムについて説明する。
【００７４】
図８は、実施の形態４におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態３と比較すると、３分割されたマッチラインの各部分（マッチラインＭＬ１、マッチラインＭＬ２、マッチラインＭＬ３）に、マッチアンプが接続される。すなわち、マッチラインＭＬ１には、マッチアンプ６１ａが接続され、マッチラインＭＬ２には、マッチアンプ６１ｂが接続され、マッチラインＭＬ３には、マッチアンプ６１ｃが接続される。これにより、連想メモリ記憶システムにおいて、低消費電流を実現しつつ、より検索動作を高速化する。
【００７５】
＜実施の形態４の動作＞
図９は、実施の形態４の連想メモリ記憶システムにおいて、サーチ時の動作波形を示す図である。実施の形態４において、イコライズ回路（マッチラインイコライズ回路５０ａとマッチラインイコライズ回路５０ｂ）によって各マッチラインの電位をイコライズした結果、マッチラインの中間電位が電位（ＶＤＤ／３）となる場合を示している。
【００７６】
実施の形態３と比較すると、時刻ｔ１において、マッチラインイコライズ回路５０ａとマッチラインイコライズ回路５０ｂとによって分割されるマッチラインの第１の部分（マッチラインＭＬ１）と第２の部分（マッチラインＭＬ２）と第３の部分（マッチラインＭＬ３）とを、信号／ＥＱ＝”Ｌｏｗ”、信号ＥＱ＝”Ｈｉｇｈ”としてイコライズし、実施の形態３のイコライズ期間よりも短いイコライズ期間とする（時刻ｔ１から時刻ｔ１ａまでの期間）。
【００７７】
時刻ｔ１ａにおいて、連想メモリ記憶システムは、信号／ＥＱ＝”Ｈｉｇｈ”、信号ＥＱ＝”Ｌｏｗ”としてイコライズを終了し、サーチラインに検索データを供給して検索動作を開始する。通常、サーチラインによってＣＡＭセルに検索データを供給した際に、エントリデータと検索データとが１ビットのみ不一致の場合の１ビットミスは、その１ビットのＣＡＭセルからマッチラインに充電された中間電位（ＶＤＤ／２）をＶＳＳに放電するため、放電に時間を要する。
【００７８】
そこで、実施の形態４の連想メモリ記憶システムは、十分にイコライズがなされた後、直ちにマッチラインの各部分をマッチラインイコライズ回路５０ａおよびマッチラインイコライズ回路５０ｂによって分離し、マッチラインの寄生容量を低減する。
【００７９】
これにより、エントリデータと検索データとの不一致時に、マッチラインの電位の放電が早まるため、マッチアンプ６１ａ、マッチアンプ６１ｂおよびマッチアンプ６１ｃによるセンスの開始を早めることができる。なお、マッチアンプ６１ａの出力とマッチアンプ６１ｂの出力とマッチアンプ６１ｃの出力とは、ＡＮＤ回路７２によって論理和をとってプライオリティエンコーダ６２に入力される。実施の形態２の連想メモリ記憶システムによると、マッチアンプによる判定結果の出力をさらに早めることができ、サーチの周期を短縮化してサーチ動作を高速化することができる。
【００８０】
＜実施の形態５＞
図１０を参照して、実施の形態５の連想メモリ記憶システムについて説明する。
【００８１】
図１０は、実施の形態５におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態１と比較すると、マッチラインイコライズ回路５０によって分割されたマッチラインの各部分（マッチラインＭＬ１、マッチラインＭＬ２）に、それぞれ電位ＶＤＤをプリチャージするプリチャージ回路と、電位ＶＳＳをプリチャージするプリチャージ回路とを接続している。図１０の例では、マッチラインＭＬ１に、プリチャージ回路４６ａとプリチャージ回路４６ｂとを接続し、マッチラインＭＬ２に、プリチャージ回路４６ｃとプリチャージ回路４６ｄとを接続している。
【００８２】
電位ＶＤＤをマッチラインにプリチャージするプリチャージ回路４６ａには信号／ＰＲＥ１が入力され、プリチャージ回路４６ｄには信号／ＰＲＥ２が入力される。電位ＶＳＳをマッチラインにプリチャージするプリチャージ回路４６ｂには信号ＰＲＥ１が入力され、プリチャージ回路４６ｃには、信号ＰＲＥ２が入力される。
【００８３】
実施の形態５では、プリチャージ期間において、信号／ＰＲＥ１＝”Ｈｉｇｈ”、信号ＰＲＥ１＝”Ｈｉｇｈ”とすることにより、マッチラインＭＬ１を電位ＶＳＳによってプリチャージすることができる。また、プリチャージ期間において、信号／ＰＲＥ２＝”Ｌｏｗ”、信号ＰＲＥ２＝”Ｌｏｗ”とすることで、マッチラインＭＬ２を電位ＶＤＤによってプリチャージすることができる。
【００８４】
このように、連想メモリ記憶システムは、マッチラインの各部分を、電位ＶＤＤまたは電位ＶＳＳのいずれによってもプリチャージすることができる。例えば、均等の寄生容量となるようにマッチラインを２分割したと仮定する。この場合、分割されたマッチラインの２本全てに電位ＶＤＤをプリチャージすると、イコライズによって生成するマッチラインのレベルが電位ＶＤＤとなる。また、分割されたマッチラインの２本の内、１本を電位ＶＤＤにプリチャージし、残り１本を電位ＶＳＳにプリチャージすると、イコライズによって生成するマッチラインのレベルは電位ＶＤＤ／２になる。つまり、イコライズによって生成するマッチラインのレベルを信号制御により選択することができる。
【００８５】
一般に、マッチラインのプリチャージレベルが高いほどマッチアンプに入力する電位レベルが高く、マッチアンプ内トランジスタのゲート―ドレイン間電位差、ゲート―ソース間電位差が大きいため、ソース―ドレイン間電流が増加し、連想メモリ記憶システムは高速に動作できる。また、マッチラインのプリチャージレベルが低いほど、マッチラインの充放電電流を削減し、低消費電力とすることができる。つまり、実施の形態５では、信号制御のみで、イコライズによって生成するマッチラインのレベルを電位ＶＤＤとして高速動作を優先するか、イコライズによって生成するマッチラインのレベルを電位ＶＤＤ／２として低消費電力を優先するかを選択できる。
【００８６】
＜実施の形態６＞
図１１を参照して、実施の形態６の連想メモリ記憶システムについて説明する。
【００８７】
図１１は、実施の形態６におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態５の構成に加えて、実施の形態２で説明したようにマッチラインの各部分にマッチアンプを接続する。これにより、プロセスの仕上がりやメモリの使用状況によって、サーチ動作時のマッチラインのプリチャージのレベルを制御し、また、サーチ動作を高速化することができる。
【００８８】
＜実施の形態７＞
図１２を参照して、実施の形態７の連想メモリ記憶システムについて説明する。
【００８９】
図１２は、実施の形態７におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態５の構成と比較すると、実施の形態３と同様に、１つのエントリデータに対応する１つのマッチラインを、３つに分割している。
【００９０】
したがって、実施の形態３と同様に、マッチラインの分割数を増やすことで、分割された各部分のマッチラインの寄生容量を低減することができ、１ビットミスの場合のサーチ動作の時間とサーチの周期をより短縮化することができる。また、実施の形態５と同様に、マッチラインの各部分を、電位ＶＤＤまたは電位ＶＳＳのいずれによってもプリチャージすることができる。例えば、均等の寄生容量となるようにマッチラインを３分割したと仮定する。この場合、分割されたマッチラインの３本全てに電位ＶＤＤをプリチャージすると、イコライズによって生成するマッチラインのレベルが電位ＶＤＤとなる。また、分割されたマッチラインの３本の内、２本を電位ＶＤＤにプリチャージし、残り１本を電位ＶＳＳにプリチャージすると、イコライズによって生成するマッチラインのレベルは電位２／３・ＶＤＤになる。また、３本の内、１本を電位ＶＤＤにプリチャージし、残り２本を電位ＶＳＳにプリチャージするとイコライズによって生成するマッチラインのレベルは電位ＶＤＤ／３になる。つまり、実施の形態７では、制御信号のみで、マッチラインのレベルを電位ＶＤＤとして高速動作を優先するか、電位ＶＤＤ／３として消費電力を優先するか、または電位ＶＤＤ・２／３として、これらの中間とするかを、目的に応じて選択できる。
【００９１】
＜実施の形態８＞
図１３を参照して、実施の形態８の連想メモリ記憶システムについて説明する。
【００９２】
図１３は、実施の形態８におけるＣＡＭセルアレイ１２０の構成を示す図である。実施の形態７の構成と比較すると、実施の形態４と同様に、３分割されたマッチラインの各部分に、マッチアンプが接続される。
【００９３】
これにより、マッチラインの分割数を増やすことで、分割された各部分のマッチラインの寄生容量を低減することができ、１ビットミスの場合のサーチ動作の時間とサーチの周期をより短縮化することができる。また、連想メモリ記憶システムにおいて、低消費電流を実現しつつ、より検索動作を高速化する。
【００９４】
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９７】
１１  ＣＡＭセル、４１  アドレスデコーダ、４２  ワードラインドライバ、４６  プリチャージ回路、５０  マッチラインイコライズ回路、６１  マッチアンプ、６２  プライオリティエンコーダ、７０  ビットラインドライバ＆リードセンスアンプ、９１  サーチラインドライバ、１００  連想メモリ記憶システム、１１０  メモリコントローラ、１２０  ＣＡＭセルアレイ。
【図１】
2015225682.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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