(57)【要約】      （修正有）【課題】高い電流密度と高い光取り出し面積を両立することのできる、比較的大型の半導体発光素子を提供する。【解決手段】半導体発光素子は、ｐ型半導体層３１、ｐ型半導体層の上層に形成された活性層３３、及び活性層の上層に形成された、ｎ型半導体層３５を含む半導体層と、ｐ型半導体層の下に形成されたｐ型電極２３、ｎ型半導体層と電気的に接続されたｎ型電極４１、及び少なくともｐ型半導体層及び活性層を貫通してｎ型半導体層に達する凹部を有する。ｎ型電極は、活性層、ｐ型半導体層、及びｐ型電極との間の絶縁状態を保持した状態で凹部内に挿入して配置されている。半導体層の主面の一辺の長さをＬ、半導体層の主面の面積に対するｎ型電極の総面積の割合をＡとし、１（Ａ）の電流を注入した場合に下記の式が成立する。2015198124.tif 000014【選択図】図１
2015198124.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型又はｎ型のいずれか一方の導電型の第一半導体層、前記第一半導体層の上層に形成された活性層、及び前記活性層の上層に形成された、前記第一半導体層とは異なる導電型の第二半導体層を含む半導体層と、
前記第一半導体層の下に形成された第一電極と、
前記第二半導体層の下であって、前記活性層が形成されていない領域の少なくとも一部に形成され、前記第二半導体層と電気的に接続された第二電極とを有してなる半導体発光素子であって、
少なくとも前記第一半導体層及び前記活性層を貫通し、前記第二半導体層に達する凹部を有し、
前記第一電極は、前記凹部の少なくとも一部の外側面を取り囲むように形成され、
前記第二電極は、前記活性層、前記第一半導体層、及び前記第一電極との間の絶縁状態を保持した状態で前記凹部内に挿入して配置されてなり、
前記半導体層の主面の一辺の長さをＬ、前記第二電極の総面積をＳ、前記半導体層の主面の面積に対する前記第二電極の総面積の割合をＡとし、１（Ａ）の電流を注入した場合に下記の式が成立することを特徴とする半導体発光素子。
2015198124.tif 000012
【請求項２】
Ｉ（Ａ）の電流を注入した場合に下記の式が成立することを特徴とする請求項１に記載の半導体発光素子。
2015198124.tif 000013
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体発光素子に関し、特にいわゆる「ビア構造」を有する半導体発光素子に関する。
【背景技術】
【０００２】
従来の半導体発光素子として、例えば下記特許文献１には、図１２に示す構造が開示されている。
【０００３】
図１２は、特許文献１に開示された半導体発光素子の断面図を模式的に示したものである。従来の半導体発光素子１００は、支持基板１０１上に、ボンディング層１０２、反射電極１０３、オーミック接触層１０４、電流遮断層１０５、アイソレーション層１０６、半導体層１０７及びｎ側電極１０８を備えて構成される。半導体層１０７は、支持基板１０１に近い側から、ｐ型半導体層１１１、活性層１１２及びｎ型半導体層１１３が順に積層されて構成されている。
【０００４】
以下では、支持基板１０１の基板面に平行な平面をＸ−Ｙ平面とし、この平面に垂直な方向をＺ方向と規定する。なお、図１２に示す半導体発光素子１００は、紙面上向き（Ｚ方向）に光が取り出される素子である。
【０００５】
ボンディング層１０２は、支持基板１０１と反射電極１０３を貼り合わせる際に、両者の密着性を高めるために設けられた導電性材料であり、例えばハンダ等で構成される。反射電極１０３は、高い反射率を有する金属又は合金で形成されており、活性層１１２から支持基板１０１側（紙面下向き）に射出された光を当該反射電極１０３上で反射させることで、ｎ型半導体層１１３側に形成された光取り出し面に導く。これにより、光取り出し効率を高める効果が得られる。
【０００６】
電流遮断層１０５は、ｎ側電極１０８に対してＺ方向に対向する位置において、半導体層１０７の底面（支持基板１０１側の面）に接触するように形成されており、絶縁性材料又は半導体層１０７との間でショットキー接触を形成する材料で形成される。特許文献１によれば、この電流遮断層１０５としては、例えば、ＳｉＯ２、ＳｉＯｘ、ＳｉＯｘＮｙ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯｘ、Ｔｉ、Ａｌ、Ｃｒのうちの少なくとも１つを含む構成であればよいという記述がされている。
【０００７】
アイソレーション層１０６は、隣接する半導体層１０７を素子単位で分離したときの、隣接素子間の絶縁性を確保する目的で設けられた絶縁層であり、例えば、ＳｉＯ２、ＳｉＮ、又はＡｌ２Ｏ３等で形成される。
【０００８】
オーミック接触層１０４は、ＩＴＯ等の光透過性を有した導電性酸化膜で構成される。オーミック接触層１０４は、反射電極１０３の上層に形成されており、上面の一部が半導体層１０７の底面に接触している。より詳細には、オーミック接触層１０４は、ｎ側電極１０８に対してＺ方向に対向する位置においては半導体層１０７と接触せずにアイソレーション層１０６又は電流遮断層１０５と接触しており、ｎ側電極１０８に対してＺ方向に対向しない領域の一部においては半導体層１０７と接触している。オーミック接触層１０４は、半導体層１０７と接触する箇所において、半導体層１０７との間でオーミック接触が形成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−２４４１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１２に示すように、半導体発光素子１００は、ｎ側電極１０８に対してＺ方向に対向する位置において、反射電極１０３やオーミック接触層１０４よりも高抵抗を示す電流遮断層１０５又はアイソレーション層１０６を半導体層１０７の底面に接触させている。これによって、ｎ側電極１０８に対してＺ方向に対向する位置に形成された半導体層１０７内において、Ｚ方向に電流が集中的に流れるのを緩和でき、活性層１１２内を流れる電流をＸＹ平面に平行な方向に拡げて、活性層１１２内の広範囲で発光させて光出力を高める効果が得られる。
【００１１】
ところで、近年、半導体発光素子は従来よりも更に高い光出力が要求されるようになってきており、これに伴って、高い電流を供給しても安定的に高出力の光を発光する素子が求められている。
【００１２】
本発明者の鋭意研究により、従来の構成では、高い電流を注入した場合、電流供給線（ボンディングワイヤ等）が連結されるｎ側電極１０８上の箇所（以下、「電流供給部」と呼ぶ。）の付近に電流が集中し、温度が上昇することが分かった。そして、このような高電流注入を一定時間継続すると、電流供給部の近傍に形成されたｎ型半導体層１１３に対して、劣化、割れ又は溶融等が生じ、素子寿命が短くなることが分かった。この課題は、本発明者の鋭意研究によって見出されたものである。
【００１３】
図１３は、図１２に示す従来の半導体発光素子１００を光取り出し面（ｎ型半導体層１１３側）から見たときの模式図である。図１４は、図１３の構成を有する素子の光取り出し面側からの写真である。なお、図１２は、図１３におけるＡ−Ａ線（Ｘ方向に平行な線）における模式的な断面図に相当する。
【００１４】
図１３に示すように、電流供給部１０９はｎ側電極１０８の一部領域に相当する。なお、図１３では、電流供給部１０９の配置位置がＹ方向に偏りを有している場合を想定している。また、図１３において、オーミック接触層１０４は半導体層１０７よりも下にあるため、上面から見た場合には半導体層１０７に隠れて見えないが、理解のために破線によって表示している。
【００１５】
図１５は、電流供給部１０９に対して５００ｍＡ、１０００ｍＡを供給したときの半導体発光素子１００の上面の温度分布を示す写真である。図１５（ａ）に示すように、供給電流が５００ｍＡ程度である場合には、電流供給部１０９近傍が他の箇所と比べて大きな温度差が生じるということはない。しかし、図１５（ｂ）に示すように、供給電流を１０００ｍＡ（１Ａ）という高電流にした場合、電流供給部１０９の近傍が白っぽくなっており、これは当該領域が極めて高温になっていることを示している。すなわち、図１５（ｂ）において、Ｙ方向に関し、電流供給部１０９の近傍と、電流供給部１０９から離れた箇所との間には大きな温度差が生じていることが示されている。
【００１６】
図１６は、素子上のＹ方向に係る位置に応じた光出力の分布を示すグラフであり、より詳細には、同一のＹ座標に関してＸ方向に光出力を積分して得られた値の分布として示したものである。図１６では、素子中央の位置を基準として、＋Ｙ方向及び−Ｙ方向に関する基準位置からの変位量をもって横軸としている。また、縦軸は光出力の相対値である。１０００ｍＡという高電流を供給した場合には、電流供給部１０９の近傍に比べて、電流供給部１０９から離れた箇所の光出力が７０％程度に留まっており、電流供給部１０９近傍に高電流が集中していることが示唆される。
【００１７】
更に、図１７は、従来の半導体発光素子１００に対して、電流供給部１０９から１０００ｍＡの高い電流を２０時間供給した後の上面の写真であり、走査電子顕微鏡によって撮影されたものである。ｎ型半導体層１１３に割れ１１７や溶融１１８が生じていることが確認できる。
【００１８】
つまり、半導体発光素子の高出力化及び長寿命化を実現するためには、電流集中を抑制しながらチップサイズの大型化を図る必要がある。そこで、本出願人は、一方の電極を埋め込み型としたいわゆる「ビア型」構造の半導体発光素子の開発を行っている。「ビア型」構造の詳細な説明は、「発明を実施するための形態」の項で後述される。なお、以下では、図１２に示す半導体発光素子１００のような構造を、「ビア型」構造と区別して「縦型」構造と呼ぶ。
【００１９】
ビア型構造は、縦型構造と比較して、電極が基板の面に平行な方向に複数点在して配置される点が異なる。これは、縦型構造のように半導体層１０７上を占有する面積の大きい電流供給部１０９をなくし、当該電流供給部１０９近傍の電流集中を抑制すると共に、電極を点在させることで基板の面に平行な方向に電流をできるだけ拡げて活性層における発光領域を拡げることを狙いとしたものである。
【００２０】
ここで、更に電流集中を抑制するためには、電流注入時の電流密度ができるだけ小さいことが好ましい。ここで、電流密度は、注入電流を電極の総面積で除した値として定義されるため、電流密度を小さくするには、電極面積を大きくすることが考えられる。しかしながら、電極を構成する材料は通常光を透過しないため、半導体層上に形成される電極の面積を大きくすると、これに伴って光取り出し面積は低下してしまう。つまり、電流密度を小さくすることと、高い光取り出し面積を確保することは二律背反的ともいえる。
【００２１】
本発明者は、鋭意研究により、小さい電流密度と高い光取り出し面積を実現するという観点で、縦型構造を採用する方が好ましい半導体発光素子のサイズと、ビア型構造を採用する方が好ましい半導体発光素子のサイズが存在することを見出した。そして、半導体発光素子のサイズと半導体層の面積に対する電極面積の比率の間に所定の関係式が成立する場合には、ビア型構造を採用する方が好ましいことを突き止めた。
【００２２】
本発明は、小さい電流密度と高い光取り出し面積を両立することのできる、比較的大型の半導体発光素子を実現することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は、ｐ型又はｎ型のいずれか一方の導電型の第一半導体層、前記第一半導体層の上層に形成された活性層、及び前記活性層の上層に形成された、前記第一半導体層とは異なる導電型の第二半導体層を含む半導体層と、
前記第一半導体層の下に形成された第一電極と、
前記第二半導体層の下であって、前記活性層が形成されていない領域の少なくとも一部に形成され、前記第二半導体層と電気的に接続された第二電極とを有してなる半導体発光素子であって、
少なくとも前記第一半導体層及び前記活性層を貫通し、前記第二半導体層に達する凹部を有し、
前記第一電極は、前記凹部の少なくとも一部の外側面を取り囲むように形成され、
前記第二電極は、前記活性層、前記第一半導体層、及び前記第一電極との間の絶縁状態を保持した状態で前記凹部内に挿入して配置されてなり、
前記半導体層の主面の一辺の長さをＬ、前記第二電極の総面積をＳ、前記半導体層の主面の面積に対する前記第二電極の総面積の割合をＡとし、１（Ａ）の電流を注入した場合に下記の式が成立することを特徴とする。
2015198124.tif 000003
【００２４】
また、本発明は、上記構成において、Ｉ（Ａ）の電流を注入した場合に下記の式が成立することを特徴とする。
2015198124.tif 000004
【発明の効果】
【００２５】
上記構成によれば、高い電流密度と高い光取り出し面積を両立することのできる、比較的大型の半導体発光素子を実現することができる。詳細は、「発明を実施するための形態」の項で後述される。
【図面の簡単な説明】
【００２６】
【図１】半導体発光素子の一実施形態の構造を模式的に示す図面である。
【図２Ａ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｂ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｃ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｄ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｅ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｆ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｇ】半導体発光素子の一実施形態の製造工程図の一部である。
【図２Ｈ】半導体発光素子の一実施形態の製造工程図の一部である。
【図３】１Ａの電流を半導体発光素子に注入したときの、半導体層のサイズと電流密度の関係をグラフ化したものである。
【図４】検証に用いた半導体発光素子の半導体層のサイズと電極及び電流供給部の数との関係を示す表である。
【図５】縦型の半導体発光素子を光取り出し面側から見たときの模式図である。
【図６】１Ａの電流を半導体発光素子に注入したときの、半導体層のサイズと電極の面積占有率の関係をグラフ化したものである。
【図７】同サイズの縦型構造とビア型構造の半導体発光素子を評価した表である。
【図８】図７の表に評価式の値を導入したものである。
【図９】電流密度Ｊ及び電極の面積占有率Ａの双方に関し、同サイズの縦型構造よりも優れるビア型構造の半導体発光素子の条件を示すグラフである。
【図１０】注入電流を変更して同サイズの縦型構造とビア型構造の半導体発光素子を評価した結果を示すグラフである。
【図１１】半導体発光素子の別実施形態の構造を模式的に示す図面である。
【図１２】特許文献１に開示された半導体発光素子の断面図を模式的に示したものである。
【図１３】特許文献１に開示された半導体発光素子の光取り出し面側から見たときの模式図である。
【図１４】図１３に示す構成を有する半導体発光素子を光取り出し面側から撮影した写真である。
【図１５】図１３に示す構成を有する半導体発光素子の電流供給部に対して５００ｍＡ、１０００ｍＡを供給したときの素子上面の温度分布を示す写真である。
【図１６】図１３に示す構成を有する半導体発光素子の電流供給部に対して５００ｍＡ、１０００ｍＡを供給したときの、素子上の位置における光出力の分布を示すグラフである。
【図１７】図１３に示す構成を有する半導体発光素子の電流供給部に対して高い電流を一定時間供給した後の上面の写真である。
【発明を実施するための形態】
【００２７】
まず、本発明の半導体発光素子の構造及びその製造方法について説明する。
【００２８】
〈構造〉
図１は、半導体発光素子の一実施形態の構造を模式的に示す図面であり、いわゆる「ビア構造」と呼ばれるタイプの素子に対応する。図１において、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）は（ａ）内におけるＡ−Ａ線で切断したときの模式的な断面図である。また、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。
【００２９】
半導体発光素子１は、ｐ型半導体層３１、活性層３３、及びｎ型半導体層３５を含む半導体層３０が基板１１上に実装された構造である。本実施形態において、半導体発光素子１は基板１１上に実装されているものとして説明するが、基板１１上に実装する前段階の素子についても本発明の想定の範囲内である。
【００３０】
本実施形態においては、ｐ型半導体層３１が「第一半導体層」に対応し、ｎ型半導体層３５が第二半導体層に対応する。
【００３１】
活性層３３はｐ型半導体層３１の上層に形成され、ｎ型半導体層３５は活性層３３の上層に形成されている。
【００３２】
半導体発光素子１は、半導体層３０内において、一部領域にｐ型半導体層３１及び活性層３３を貫通してｎ型半導体層３５に達する凹部が設けられており、当該凹部内を充填するようにｎ側電極４１が形成されている。
【００３３】
ｎ側電極４１の下には、接合層４３の材料（例えばハンダ材料）の拡散を防止するための保護層４２が形成されており、保護層４２の下には接合層４３が形成されている。接合層４３及び保護層４２はいずれも導電性であり、基板１１上に形成された実装パターンとｎ側電極４１との間の電気的な接続が確保されている。
【００３４】
ｐ型半導体層３１の下には、ｐ側電極２３が形成されている。ｐ側電極２３の下には、接合層１５の材料の拡散を防止するための保護層１７が形成されており、保護層１７の下には接合層１５が形成されている。接合層１５及び保護層１７はいずれも導電性であり、基板１１上に形成された実装パターンとｐ側電極２３との間の電気的な接続が確保されている。
【００３５】
本実施形態において、ｐ側電極２３が「第一電極」に対応し、ｎ側電極４１が「第二電極」に対応する。
【００３６】
ｎ側電極４１の外側面には絶縁層５４が形成されており、ｎ側電極４１とｐ側電極２３との間の絶縁性が確保されている。
【００３７】
ｐ側電極２３は一部の箇所に中空の筒形状を有しており、ｐ側電極２３の内側を貫通するようにｎ側電極４１が形成されている。当該箇所には、ｎ側電極４１の外側にｐ側電極２３が位置している。
【００３８】
以下、各要素の詳細な構成の一例について説明する。
【００３９】
基板１１は、例えばＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板で構成される。なお、図１（ｂ）に示すように、ｎ側電極４１と電気的に接続される領域と、ｐ側電極２３と電気的に接続される領域との間は、絶縁性が確保されている。この絶縁性の確保の方法は、パターニングによって実現することができる。
【００４０】
接合層１５及び接合層４３は、例えばＡｕ−Ｓｎ、Ａｕ−Ｉｎ、Ａｕ−Ｃｕ−Ｓｎ、Ｃｕ−Ｓｎ、Ｐｄ−Ｓｎ、Ｓｎ等で構成される。この接合層１５及び接合層４３は、基板１１と別の基板（後述する成長基板６１）とを接合する際、両者の密着性を確保するための層として機能している。
【００４１】
保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉ等で構成される。後述するように、接合層１５を介した接合の際、接合層１５を構成する材料がｐ側電極２３に拡散して、これらの電極における反射率が落ちることによる光取り出し効率の低下を防止する機能を果たしている。なお、図１（ｂ）では、接合層４３を構成する材料がｎ側電極４１に拡散するのを防止する目的で、保護層４２も設けられている。
【００４２】
ｐ型半導体層３１は、例えばＧａＮ、ＡｌＧａＮ等で構成され、Ｍｇ、Ｂｅ、Ｚｎ、又はＣ等のｐ型不純物がドープされている。
【００４３】
活性層３３は、例えばＩｎＧａＮからなる発光層とＡｌＧａＮからなる障壁層が周期的に繰り返されて構成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
【００４４】
ｎ型半導体層３５は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅ等のｎ型不純物がドープされている。
【００４５】
なお、「ＡｌＧａＮ」という記述は、ＡｌｍＧａ１−ｍＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。「ＩｎＧａＮ」という記述についても同様である。以下においても上記にならって記載される。
【００４６】
ｎ側電極４１は、例えばＣｒ−Ａｕで構成される。
【００４７】
ｐ側電極２３は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、又はＲｈ等を含む金属材料で構成することができる。これらの材料は、活性層３３から射出される光を反射させることのできる導電性の材料である。このように構成することで、活性層３３から基板１１の側に向かって放出された光を、ｐ側電極２３で反射させて、取り出し面があるｎ型半導体層３５側へと導くことができるので、高い光取り出し効率が実現される。
【００４８】
なお、本実施形態の半導体発光素子１において、保護層１７及び保護層４２は必ずしも必須の要素ではなく、これらの一方又は双方が設けられていない構成とすることもできる。また、絶縁層５４は、ｎ側電極４１とｐ側電極２３の間の絶縁性を確保するために設けられたものであるが、両者間の絶縁性が確保されていれば絶縁層５４は必ずしも設ける必要はない。
【００４９】
〈製造方法〉
次に、半導体発光素子１の製造方法の一例につき、図２Ａ〜図２Ｉに示す模式的な製造工程図を参照して説明する。図２Ａ〜図２Ｉの各図において、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）が（ａ）の図面上のＡ−Ａ線で切断したときの模式的な断面図であり、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。
【００５０】
また、以下で説明する製造条件や膜厚等の寸法はあくまで一例であって、これらの数値に限定されるものではない。
【００５１】
（ステップＳ１）
まず、成長基板６１を準備する。より具体的には、成長基板６１としてｃ面サファイア基板を準備して、これに対してクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内に成長基板６１（ｃ面サファイア基板）を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
【００５２】
（ステップＳ２）
図２Ａに示すように、成長基板６１上にエピタキシャル層３９を形成する。このステップＳ２は例えば以下の手順により行われる。
【００５３】
（アンドープ層３６の形成）
成長基板６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これらの低温バッファ層及び下地層がアンドープ層３６に対応する。
【００５４】
具体的なアンドープ層３６の形成方法は、例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板６１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
【００５５】
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
【００５６】
（ｎ型半導体層３５の形成）
次に、アンドープ層３６の上層にｎ型半導体層３５を形成する。ｎ型半導体層３５の具体的な形成方法は、例えば以下の通りである。
【００５７】
まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０１３μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばＡｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が５×１０１９／ｃｍ３で、厚みが２μｍのｎ型半導体層３５がアンドープ層３６の上層に形成される。
【００５８】
なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、ｎ型ＡｌＧａＮ層の上層に、厚みが５ｎｍ程度のｎ型ＧａＮよりなる保護層を有するｎ型半導体層３５を実現してもよい。
【００５９】
上記の説明では、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。
【００６０】
（活性層３３の形成）
次に、ｎ型半導体層３５の上層に、例えばＩｎＧａＮで構成される発光層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返されてなる活性層３３を形成する。
【００６１】
具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる発光層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層が１５周期繰り返されてなる活性層３３が、ｎ型半導体層３５の上層に形成される。
【００６２】
（ｐ型半導体層３１の形成）
次に、活性層３３の上層に、例えばＡｌＧａＮで構成されるｐ型半導体層３１を形成する。ｐ型半導体層３１の具体的な形成方法は例えば以下の通りである。
【００６３】
具体的には、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、活性層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層３１が形成される。このｐ型半導体層３１のｐ型不純物濃度は、例えば３×１０１９／ｃｍ３程度である。
【００６４】
なお、その後、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０２０／ｃｍ３程度のｐ型コンタクト層を形成してもよい。この場合、ｐ型半導体層３１にはこのｐ型コンタクト層も含まれる。
【００６５】
このようにして成長基板６１上に、アンドープ層３６、ｎ型半導体層３５、活性層３３、及びｐ型半導体層３１からなるエピタキシャル層３９が形成される。
【００６６】
（ステップＳ３）
ステップＳ２で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
【００６７】
（ステップＳ４）
図２Ｂに示すように、ｐ型半導体層３１の上面の所定の箇所にｐ側電極２３を形成する。具体的には、ｐ型半導体層３１の上面のうち、一以上の島状領域以外の領域に対して選択的にｐ側電極２３を形成する。このステップＳ４を経たウェハは、ｐ型半導体層３１が島状に露出した領域と、ｐ側電極２３が露出した領域を上面に有する。ｐ側電極２３の具体的な形成方法は、例えば以下の通りである。
【００６８】
まず、ｐ側電極２３を形成しない領域に対応したｐ型半導体層３１の上面の領域に、パターニングによってレジストを塗布する。このレジストを塗布する領域は、後にｎ側電極４１を形成する領域及びｎ側電極４１に近くて電流が集中しやすい領域に対応する。その後、レジストの上面を含む全面に、例えばスパッタ装置にて膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。
【００６９】
次に、レジストをリフトオフした後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃〜５５０℃（例えば４００℃）、６０秒〜３００秒間のコンタクトアニール処理を行って、ｐ側電極２３を形成する。不活性ガス雰囲気でアニールをした場合、マイグレーションによるｐ型半導体層３１側へのＡｇの拡散を少なくすることができるため、ドライエア雰囲気の場合よりも更にショットキー効果を高めることができる。
【００７０】
（ステップＳ５）
図２Ｃに示すように、ステップＳ４を経て露出しているｐ型半導体層３１の面に対してエッチングを行ってｎ型半導体層３５の上面を露出させる。
【００７１】
具体的には、ステップＳ４の時点で形成されたｐ側電極２３の上面に対して、パターニングによってレジスト５１を塗布する。その後、このレジスト５１をマスクとして、ｎ型半導体層３５の一部上面が露出するまで、ｐ型半導体層３１及び活性層３３を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ５において、ｎ型半導体層３５についても一部エッチング除去しても構わない。本ステップＳ５によって、溝部（凹部）５２が形成される。
【００７２】
（ステップＳ６）
まず、ステップＳ５において形成されていたレジスト５１をリフトオフする。その後、図２Ｄに示すように、溝部５２の底面の中央部及びｐ側電極２３の上面に、パターニングによってレジスト５３を形成する。すなわち、溝部５２の底面においてレジスト５３の外周にｎ型半導体層３５の上面を露出させた状態とする。その後、全面に絶縁層５４を形成する（図２Ｄ参照）。絶縁層５４としてはＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３等を用いることができる。
【００７３】
その後、図２Ｅに示すようにレジスト５３をリフトオフする。このとき、溝部５２の内側面及びｐ側電極２５の上面に絶縁層５４が形成される。
【００７４】
（ステップＳ７）
ｐ側電極２３の上面にパターニングによってレジスト５５を形成する。その後、溝部５２を充填するように、導電性材料を形成してｎ側電極４１を形成する（図２Ｆ参照）。ｎ側電極４１の形成方法の一例としては、膜厚１００ｎｍのＣｒと膜厚０．５〜３μｍのＡｕを蒸着した後、窒素雰囲気中で２５０℃、１分間程度のアニール処理を行う。その後、レジスト５５をリフトオフする（図２Ｇ参照）。
【００７５】
ステップＳ６及びステップＳ７によって、溝部５２内にｐ側電極２３と電気的に絶縁した状態でｎ側電極４１が形成される。
【００７６】
（ステップＳ８）
露出しているｐ側電極２３の上面に保護層１７を形成し、露出しているｎ側電極４１の上層に保護層４２を形成する。その後、保護層１７の上面に接合層１５を形成し、保護層４２の上面に接合層４３を形成する。
【００７７】
より詳細には、電子線蒸着装置（ＥＢ装置）にて、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで保護層１７及び保護層４２を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３〜６μｍ蒸着させることで接合層１５を形成する。同様に、保護層４２の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３〜６μｍ蒸着させることで接合層４３を形成する。
【００７８】
（ステップＳ９）
次に、成長基板６１とは別に準備された基板１１を、接合層１５及び接合層４３を介して成長基板６１に接合する（図２Ｈ参照）。一例としては、２８０℃の温度、０．２ＭＰａの圧力下で成長基板６１と基板１１とを接合する。なお、基板１１の上層にも接合層（１５，４３）の材料の拡散防止のための保護層を予め形成しておき、この保護層と接合層１５及び接合層４３とを接触させて接合するものとしても構わない。基板１１としては、上述したようにＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板を利用することができる。
【００７９】
（ステップＳ１０）
次に、成長基板６１を剥離する。より具体的な一例としては、成長基板６１を上に、基板１１を下に向けた状態で、成長基板６１側からＫｒＦエキシマレーザを照射して、成長基板６１とエピタキシャル層の界面を分解させることで成長基板６１の剥離を行う。その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）を、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ１０においてアンドープ層３６が除去される（図１参照）。
【００８０】
〈検証〉
次に、上述したビア型の半導体発光素子１と、図１２に示す縦型の半導体発光素子１００とで、性能を評価した。
【００８１】
図３は、半導体層（３０，１０７）のサイズを変更しながら、各半導体発光素子（１，１００）を作成し、１Ａの電流を注入したときの、半導体層（３０，１０７）のサイズＬと電流密度Ｊの関係をグラフ化したものである。ここでは、半導体層（３０，１０７）は上面視で正方形状であると規定し、辺Ｌの長さを変更することで半導体層（３０，１０７）のサイズを変更している。
【００８２】
なお、半導体層（３０，１０７）への電流の拡がり程度を各サイズ間で均一化するために、半導体発光素子１においてはｎ側電極４１の本数、半導体発光素子１００においては、光取り出し面、すなわち半導体層１０７（より詳細にはｎ型半導体層１１３）を仕切るｎ側電極１０８（以下、「仕切り配線１２１」と呼ぶ。）のライン数及び電流供給部１０９の数を図４のように設定した。なお、半導体発光素子１において、隣接するｎ側電極４１間の間隔δ＝２５０μｍで固定している。
【００８３】
ここで、光取り出し面を仕切るｎ側電極１０８のライン数につき、図５を参照して説明する。図５は、半導体発光素子１００を光取り出し面側から見た図を模式的に示したものである。図５において、ハッチングが付されている領域がｎ側電極１０８に対応し、そのうち、符号１２１が付されているｎ側電極１０８が光取り出し面を仕切るｎ側電極１０８であり、これが上記「仕切り配線１２１」に対応する。
【００８４】
図５（ａ）は、図１３及び図１４に示す図面に対応している。図５（ａ）に示すように、現在市販されているＬ＝１０００μｍの縦型の半導体発光素子１００では、２個の電流供給部１０９と、２本の仕切り配線１２１とを有して構成されている。つまり、Ｌ＝１０００μｍのサイズの縦型の半導体発光素子１００においては、ｎ側電極１０８が３３３μｍ間隔で設けられている。よって、電流拡がりの程度をこの素子と同程度とするために、５００μｍ前後の間隔で仕切り配線１２１を設ける設定とした。
【００８５】
具体的には、Ｌ＝２０００μｍのサイズにおいては、図５（ｂ）に示すように、仕切り配線１２１を６本とし、電流供給部１０９の数を８個とした（図４の表も併せて参照）。また、同様の理由により、Ｌ＝３０００μｍのサイズでは仕切り配線１２１を１０本とし、電流供給部１０９の数を１２個とした（図４参照）。なお、図５に示すように、電流供給部１０９は、仕切り配線１２１と比較して幅が大きいため、半導体層１０７の上面の中央付近に配置すると光の進行の妨げになることから、半導体層１０７の上面の外周付近に配置している。
【００８６】
なお、縦型の半導体発光素子１００においては、ｎ側電極１０８の線幅を１０μｍとし、電流供給部１０９のサイズを１３０μｍ□の正方形状としている。
【００８７】
また、ビア型構造の半導体発光素子についても、図１に示す半導体発光素子１と全く同一の構造ではないが、市販されているものがある。この市販されているビア型の半導体発光素子によれば、Ｌ＝１５００μｍのサイズで５×５本の貫通電極（すなわち、図１に示すｎ側電極４１に対応する。）が２５０μｍ間隔で配置されている。そこで、半導体発光素子１においては、ｎ側電極４１の間隔を２５０μｍで固定した上で、サイズに応じてｎ側電極４１の本数をほぼ比例関係となるように調整して配置した（図４参照）。
【００８８】
ビア型の半導体発光素子１では、ｎ側電極４１の直径を３０μｍ、５０μｍ、６０μｍ、及び８０μｍの４パターンについて、上記のようにサイズＬに応じて本数を変更させた状態で素子を作成し、電流密度を評価している。なお、電流密度は、注入電流（ここでは１Ａ）を、基板（１１，１０１）の面に平行な方向に係る電極の占有面積の合計（以下、「電極占有面積」と呼ぶ。）で除することで算出している。
【００８９】
電極占有面積は、縦型の半導体発光素子１００においては、ｎ側電極１０８の総面積及び電流供給部１０９の総面積の和に対応する。ｎ側電極１０８の面積はｎ側電極１０８の本数に比例し、電流供給部１０９の面積は電流供給部１０９の配置個数に比例する。また、電極占有面積は、ビア型の半導体発光素子１においては、貫通電極を構成するｎ側電極４１の総面積に対応し、ｎ側電極４１の本数に比例する。
【００９０】
図３によれば、Ｌ＜８００μｍ程度においては、縦型の半導体発光素子１００がビア型の半導体発光素子１よりも電流密度Ｊの値が低い。しかし、Ｌ＝１０００μｍでは、ｎ側電極４１の直径が５０μｍ、６０μｍ、及び８０μｍを示す各ビア型の半導体発光素子１の方が、縦型の半導体発光素子１００よりも低い電流密度を示している。そして、サイズＬが大きくなるに連れ、概ねビア型の半導体発光素子１の方が、縦型の半導体発光素子１００よりも低い電流密度が実現されていることが示されている。
【００９１】
図６は、１Ａの電流を半導体発光素子に注入したときの、半導体層のサイズＬと電極の面積占有率Ａの関係をグラフ化したものである。電極の面積占有率Ａとは、半導体層（３０，１０７）の主面の面積に対する電極占有面積の割合に対応する。
【００９２】
上述したように、電極の面積占有率Ａが低いほど、半導体層（３０，１０７）の主面の面積が同一の場合における光取り出し部の面積を大きくできるので、光取り出し効率を高くする観点からは好ましい。
【００９３】
図６によれば、サイズＬ＜１０００μｍの範囲内においては、ビア型の半導体発光素子１の方が、縦型の半導体発光素子１００よりも電極の面積占有率Ａを低く抑えられている。一方、サイズＬが大きくなるに連れ、縦型の半導体発光素子１００は電極の面積占有率Ａを低下させている。そして、同一のサイズＬにおいても、ｎ側電極４１の直径の値によっては、ビア型の半導体発光素子１の方が縦型の半導体発光素子１００よりも電極の面積占有率Ａが低い領域が存在する。
【００９４】
ここで、本発明者は、図３及び図６の結果を踏まえ、電流密度Ｊ及び電極の面積占有率Ａの双方に関して、縦型の半導体発光素子１００よりもビア型の半導体発光素子１の方が低くなる条件が存在するのではないかと考察した。そして、検証を重ねた結果、１Ａの電流を半導体発光素子（１，１００）に注入したときの、電流密度Ｊ、電極の面積占有率Ａ、及び半導体層３０の主面の一辺の長さＬが、以下の数１の関係を満たすときに、ビア型の半導体発光素子１は、縦型の半導体発光素子１００よりも低い電流密度と低い面積占有率を実現することを見出した。なお、半導体層３０の主面の一辺の長さＬとは、半導体層３０のサイズであり半導体発光素子１のチップサイズを想定した数値である。
【００９５】
（数１）
2015198124.tif 000005
【００９６】
図６によれば、電極の面積占有率Ａは、半導体層３０のサイズＬが大きくなるほど、すなわち半導体発光素子１のサイズが大きくなるほど、変化の割合が小さくなっていることが分かる。一方、図３によれば、電流密度Ｊは、半導体層３０のサイズが大きくなるほど、すなわち半導体発光素子１のサイズが大きくなるほど、その値は減少しているが、変化の割合は電極の面積占有率Ａよりも大きい。更に、図６のグラフの縦軸が線形表示であるのに対し、図３のグラフの縦軸は指数表示である。このことから、数１では、電流密度Ｊに対数演算を行なったものに、電極の面積占有率Ａを乗じている。
【００９７】
ここで、電流密度Ｊは、注入電流Ｉをｎ側電極４１の総面積（すなわち電極占有面積）で除することで算出されるため、数１は下記数２に変形される。
【００９８】
（数２）
2015198124.tif 000006
【００９９】
上記数２は、数３に変形される。
【０１００】
（数３）
2015198124.tif 000007
【０１０１】
ここで、注入電流Ｉ＝１（Ａ）の場合には、ｌｏｇ（Ｉ）＝０であるため、数３は更に数４に変形される。
【０１０２】
（数４）
2015198124.tif 000008
【０１０３】
ここで、説明の都合上、上記数４において不等号で挟まれている式が、Ａ、Ｓ、及びＬの関数であることを明示するために、ｆ（Ａ，Ｓ，Ｌ）と規定する。すなわち、以下の数５のように規定する。
【０１０４】
（数５）
2015198124.tif 000009
【０１０５】
このとき、上記数４は、下記数６のように書き換えられる。
（数６）
−０．００３≦ｆ（Ａ，Ｓ，Ｌ）≦０．１２９
【０１０６】
一例として、半導体層３０の一辺Ｌ＝１０００μｍ、ｎ側電極４１の直径Ｄ＝５０μｍ、隣接するｎ側電極４１の間隔δ＝１６７μｍである半導体発光素子１について検討する。
【０１０７】
この場合、ｎ側電極４１の本数Ｎは、
Ｎ＝｛（Ｌ／δ）−１｝２＝２５（本）
と算定される。
【０１０８】
そして、半導体層３０上におけるｎ側電極４１の占有面積Ｓは、
Ｓ＝Ｎ・πＤ２／４＝４．９０８７×１０−４（ｃｍ２）
と算定される。
【０１０９】
そして、この半導体発光素子１の電極の面積占有率Ａは、
Ａ＝Ｓ／Ｌ２＝０．０４９
と算定される。
【０１１０】
そして、Ｌの値、並びに上記の演算によって得られたＡ及びＳの値を上記数５に代入すると、ｆ（Ａ，Ｓ，Ｌ）＝０．０２９と算定される。この値は、数６を満たすため、数１を満たすことになる。よって、半導体層３０の一辺Ｌ＝１ｍｍ、ｎ側電極４１の直径Ｄ＝５０μｍ、隣接するｎ側電極４１の間隔δ＝１６７μｍである半導体発光素子１は、同サイズの縦型構造の半導体発光素子１００よりも、電流密度Ｊが低く、電極の面積占有率Ａが低い素子として実現できると結論付けられる。
【０１１１】
なお、上記の結論は、図３において、サイズＬ＝１０００μｍの下での電流密度Ｊは、直径５０μｍのビア型構造の素子の方が縦型構造の素子よりも低く、図６において、サイズＬ＝１０００μｍの下での電極の面積占有率Ａは、直径５０μｍのビア型構造の素子の方が縦型構造の素子の電流密度よりも低くなっている結果と整合している。
【０１１２】
図７は、隣接するｎ側電極４１の間隔δ、ｎ側電極４１の直径Ｄ、及び半導体層３０の一辺Ｌを適宜変更して半導体発光素子１を作成し、同サイズの縦型の半導体発光素子１００と、電流密度Ｊ及び電極の面積占有率Ａを比較して評価した結果を示す表である。
【０１１３】
図７において、評価「ａ」とあるのは、同サイズの縦型の半導体発光素子１００に対して、電流密度Ｊ及び電極の面積占有率Ａの双方が共に低い（すなわち優れている）結果であったことを示している。また、評価「ｂ」とあるのは、同サイズの縦型構造の半導体発光素子１００と比較して、電流密度Ｊ及び電極の面積占有率Ａの値のうちの一方が低くて他方が高い結果であったか又は両者がほぼ同等の値を示しており、且つその結果からは同等程度の性能であると判断されたことを示している。また、評価「ｃ」とあるのは、同サイズの縦型構造の半導体発光素子１００と比較して、電流密度Ｊ及び電極の面積占有率Ａの双方が高い（すなわち劣っている）か、一方が低くて、他方は高い結果であるが、その結果からは縦型構造の半導体発光素子１００の方が優れていると判断されたことを示している。
【０１１４】
なお、上述したように、電流密度Ｊについて、ビア型の半導体発光素子１においては、注入電流Ｉを、ｎ側電極４１の占有面積Ｓで除することで算定した値を用いており、この面積Ｓは、半導体層３０の一辺Ｌ、ｎ側電極４１の直径Ｄ、及び隣接するｎ側電極４１の間隔δを用いて算定される。また、電流密度Ｊについて、縦型構造の半導体発光素子１００においては、注入電流Ｉを、ｎ側電極１０８及び電流供給部１０９の面積の合計（すなわち電極占有面積）で除することで算定した値を用いており、電極占有面積は、半導体層３０の一辺Ｌに応じて図４に示す表の値から特定される電流供給部１０９の数及びｎ側電極１０８の数から算定される。
【０１１５】
図８は、図７に示す表に記載の各数値から、電極の面積占有率Ａ及び電極占有面積Ｓを算定し、半導体層３０のサイズＬと共に上記数５に代入して、ｆ（Ａ，Ｓ，Ｌ）の値を記載したものである。これらの値が数６の関係を満たす領域を、図８において白塗りで示している。図８によれば、この白塗りで表示されているエリアが図７の表における「ａ評価」のエリアに完全に対応していることが分かる。
【０１１６】
図９は、図７及び図８で説明したのと同様の方法により検証した結果をグラフ化したものである。すなわち、半導体層３０の一辺Ｌ及び当該Ｌの値に応じて図４の条件下で決定されるｎ側電極４１の数を変更した上で、ｎ側電極４１の直径Ｄを適宜変更して種々のビア型の半導体発光素子１と、この半導体発光素子１と同じサイズＬを示す縦型の半導体発光素子１００の性能を比較し、その評価結果をグラフ化したものである。ｎ側電極４１の直径Ｄを変更することは、ｎ側電極４１の占有面積Ｓ（電極占有面積）を変更することになり、このＳの値を変更することは電極の面積占有率Ａを変更することになる。
【０１１７】
図９では、評価ａ及びｂについて「○」と表記し、評価ｃを「×」と表記している。すなわち、図９においては、電流密度及び電極の面積占有率に関し、同サイズの縦型の半導体発光素子１００と比べてビア型の半導体発光素子１が同等以上の性能を示すものを「○」で表記し、縦型の半導体発光素子１００よりも性能が劣っているものを「×」で表記している。そして、この「○」又は「×」の結果を、当該評価の対象となったビア型の半導体発光素子１のＬ、Ｓ、及びＡの各値に基づいて数５によって導出されるｆ（Ａ，Ｓ，Ｌ）の値に対応した図９のグラフ上の位置に記載している。
【０１１８】
驚くべきことに、図９によれば、数５に記載されているｆ（Ａ，Ｓ，Ｌ）の関数に、電極の面積占有率Ａ、電極占有面積Ｓ、及び半導体層３０の一辺Ｌの値を代入して得られた値が、−０．００３以上０．１２９以下である領域α内に入るように設計されたビア型の半導体発光素子１は全て、電流密度と電極の面積占有率に関し、同サイズの縦型の半導体発光素子１００と同等以上の性能を示している。つまり、この結果を踏まえると、数５に記載されているｆ（Ａ，Ｓ，Ｌ）の関数に、電極の面積占有率Ａ、電極占有面積Ｓ、及び半導体層３０の一辺Ｌの値を代入して得られた値が、−０．００３以上０．１２９以下である領域α内に入るようにビア型の半導体発光素子１を設計することで、同サイズの縦型の半導体発光素子１００と比較して、電流密度と電極の面積占有率に関して性能が同等以上を示す素子が実現できる。
【０１１９】
図１０は、注入電流を変更して、図７及び図８に示す条件の半導体発光素子に対して電流を注入し、図７と同様の評価を行い、グラフにプロットしたものである。なお、図１０においても、図９と同様に、評価ａ及びｂについて「○」と表記し、評価ｃを「×」と表記している。具体的には、注入電流Ｉを１（Ａ）、３（Ａ）、５（Ａ）、及び１０（Ａ）の４パターンで変更して各素子の評価を行った。
【０１２０】
ここで、上記数３によって不等号で挟まれている式が、Ｉ、Ａ、Ｓ、及びＬの関数であることを明示するために、ｇ（Ａ，Ｓ，Ｌ，Ｉ）と規定する。すなわち、以下の数７のように規定する。
【０１２１】
（数７）
2015198124.tif 000010
【０１２２】
図１０の結果を得るに際し、ビア型の半導体発光素子１としては、半導体層３０のサイズＬを８００μｍ〜４０００μｍの範囲内、ｎ側電極４１の直径を２０μｍ〜１００μｍの範囲内で設計変更しながら種々作製したものを用いた。そして、電流密度及び電極の面積占有率の優劣につき、これらのビア型の各半導体発光素子１と、同サイズの縦型の半導体発光素子１００とを比較して、評価した結果を図１０に表示している。
【０１２３】
上述したように、図１０においては、電流密度及び電極の面積占有率に関し、同サイズの縦型の半導体発光素子１００と比べてビア型の半導体発光素子１が同等以上の性能を示すものを「○」で表記し、縦型の半導体発光素子１００よりも性能が劣っているものを「×」で表記している。そして、この「○」又は「×」の結果を、当該評価の対象となったビア型の半導体発光素子１のＬ、Ｓ、及びＡの各値、並びに注入電流Ｉに基づいて数７によって導出されるｇ（Ａ，Ｓ，Ｌ，Ｉ）の値に対応した図１０のグラフ上の位置に記載している。
【０１２４】
図１０において、１（Ａ）注入時における結果は、図９に示されている結果に対応している。図９を参照して説明したように、１（Ａ）注入時においては、数５に規定されるｆ（Ａ，Ｓ，Ｌ）の値が−０．００３以上０．１２９以下となるような電極の面積占有率Ａ、電極占有面積Ｓ、及び半導体層３０の一辺Ｌを有するビア型の半導体発光素子１によって、同サイズの縦型の半導体発光素子１００よりも電流密度と電極の面積占有率の双方の値が低い優れた素子が実現される。
【０１２５】
そして、図１０によれば、同サイズの縦型の半導体発光素子１００と比べて同等以上の性能を示すビア型の半導体発光素子１が得られた領域αは、注入電流Ｉを１（Ａ）から増加させていくと、やや右肩上がりの帯状を示すことが分かる。つまり、注入電流がＩ（Ａ）の場合には、ｇ（Ａ，Ｓ，Ｌ，Ｉ）の下限値と上限値については、Ｉの値に応じて変化するもののＩの値に応じて一意に決定できると結論付けられる。
【０１２６】
本発明者は、注入電流がＩ（Ａ）の場合には、ｇ（Ａ，Ｓ，Ｌ，Ｉ）が下記数８を実現するときに、ビア型の半導体発光素子１によって、同サイズの縦型の半導体発光素子１００よりも電流密度と電極の面積占有率の双方の値が低い優れた素子が実現されることを見出した。
【０１２７】
（数８）
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【０１２８】
なお、この数８は、数４の各項にＡ・ｌｏｇ（Ｉ）を加算して得られる式に一致する。すなわち、この数８によれば、Ｉ＝１（Ａ）の場合には、ｌｏｇ（Ｉ）＝０であることから数６が導かれる。
【０１２９】
図１０は、半導体発光素子１に対する注入電流量が１（Ａ）のときに数６に基づいて評価を行えば、注入電流量が変化してもその評価結果は変わらないことを示唆するものである。つまり、１（Ａ）の電流を注入した際に、数６を満たすような電極の面積占有率Ａ、電極占有面積Ｓ、及び半導体層３０の一辺Ｌを有するビア型の半導体発光素子１によれば、仮に１（Ａ）より大きな電流を注入した場合であっても、同サイズの縦型の半導体発光素子１００と比べて優れた性能を示すことが結論付けられる。
【０１３０】
［別実施形態］
図１１に示す半導体発光素子１のように、ｐ側電極２３が、第一ｐ側電極２３ａ及び第二ｐ側電極２３ｂを備える構成としても構わない。ここで、第二ｐ側電極２３ｂは、ｐ型半導体層３１との界面における接触抵抗が、第一ｐ側電極２３ａよりも高くなるように形成されている。なお、第二ｐ側電極２３ｂと第一ｐ側電極２３ａとで、ｐ型半導体層３１との界面における接触抵抗を異ならせる方法としては、アニール時の温度を変更する方法や、電極を構成する材料のうちの所定の材料の膜厚を変更する方法等、種々の方法が採用可能である。
【０１３１】
第二ｐ側電極２３ｂは中空の筒形状を有しており、第二ｐ側電極２３ｂの内側を貫通するようにｎ側電極４１が形成されている。つまり、ｎ側電極４１の外側に第二ｐ側電極２３ｂが形成されている。そして、この第二ｐ側電極２３ｂの更に外側に第一ｐ側電極２３ａが形成されている。つまり、第二ｐ側電極２３ｂが、第一ｐ側電極２３ａよりもｎ側電極４１に近い位置に配置されている。
【０１３２】
このため、ｎ側電極４１から離れた位置に形成された第一ｐ側電極２３ａから、半導体層３０を経由してｎ側電極４１に達する電流が流れやすくなり、ｎ側電極４１に近い箇所での電流集中が緩和される。この結果、半導体発光素子１が高出力デバイスとして利用される場合、すなわち高電流が供給される場合においても、基板１１の主面に平行な方向に関し、活性層３３内の広い範囲に電流を流すことができるので、発光効率及び光取り出し効率を向上させることができる。また、この構成によれば、半導体層３０内の所定の箇所に電流が集中して高温になることが防止されるので、従来に比べて長寿命の素子が実現される。
【０１３３】
そして、かかるビア型の半導体発光素子においても、上記数３又は数４が成立する範囲内において、同等のサイズの縦型の半導体発光素子１００と比較して、電流密度が低く、且つ電極の面積占有率が低い素子が実現できる。
【符号の説明】
【０１３４】
１１      ：    基板
１５      ：    接合層
１７      ：    保護層
２３      ：    ｐ側電極
２３ａ    ：    第一ｐ側電極
２３ｂ    ：    第二ｐ側電極
３０      ：    半導体層
３１      ：    ｐ型半導体層
３３      ：    活性層
３５      ：    ｎ型半導体層
３６      ：    アンドープ層
３９      ：    エピタキシャル層
４１      ：    ｎ側電極
４２      ：    保護層
４３      ：    接合層
５１      ：    レジスト
５２      ：    溝部
５３      ：    レジスト
５４      ：    絶縁層
６１      ：    成長基板
１００      ：    従来の半導体発光素子
１０１      ：    支持基板
１０２      ：    ボンディング層
１０３      ：    反射電極
１０４      ：    オーミック接触層
１０５      ：    電流遮断層
１０６      ：    アイソレーション層
１０７      ：    半導体層
１０８      ：    ｎ側電極
１０９      ：    電流供給部
１１１      ：    ｐ型半導体層
１１２      ：    活性層
１１３      ：    ｎ型半導体層
１１７      ：    ｎ型半導体層の割れ
１１８      ：    ｎ型半導体層の溶融
１２１      ：    仕切り配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１４】
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【図１５】
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【図１７】
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