(57)【要約】【課題】パルス幅が小さな領域で生ずる発振を抑制する。【解決手段】絶縁型のデジタル制御電源回路２の制御回路１０が提供される。入力電圧検出回路２０６は、トランスＴ１の２次側に生ずる電圧Ｖｓにもとづいて、入力電圧ＶＩＮに応じた電圧レベルを有する検出電圧ＶＦＦＳを生成する。第１Ａ／Ｄコンバータ１００は、電源回路２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢをサンプリングし、デジタルのフィードバックデータＳ２に変換する。第２Ａ／Ｄコンバータ１０８は、検出電圧Ｖｓをサンプリングし、デジタルのフィードフォワードデータＤＦＦに変換する。フィードフォワードコントローラ１１０は、補償器１０４のゲインをフィードフォワードデータＤＦＦに応じて調節するとともに、パルス信号Ｓ１のパルス幅が所定値より短いときに、補償器１０４のゲインの更新を中断する。【選択図】図３
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【特許請求の範囲】
【請求項１】
絶縁型のデジタル制御電源回路の制御回路であって、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換する第１Ａ／Ｄコンバータと、
前記デジタル制御電源回路の入力電圧に応じた検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換する第２Ａ／Ｄコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記補償器のゲインをフィードフォワードデータに応じて調節するとともに、前記パルス信号のパルス幅が所定値より短いときに、前記補償器のゲインの更新を中断するフィードフォワードコントローラと、
を備え、
前記制御回路は、前記絶縁型のデジタル制御電源回路に含まれるトランスの２次側に配置されることを特徴とする制御回路。
【請求項２】
前記フィードフォワードコントローラは、前記パルス信号のパルス幅が所定値より短いときに、前記フィードフォワードデータの更新を中断することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含み、
前記フィードフォワードコントローラは、前記フィードフォワードデータにもとづいて前記ゲイン係数を演算する係数演算器を含み、前記パルス信号のパルス幅が所定値より短いときに、前記ゲイン係数の更新を中断することを特徴とする請求項１に記載の制御回路。
【請求項４】
前記補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含み、
前記フィードフォワードコントローラは、
前記フィードフォワードデータを保持するメモリと、
前記メモリに格納された前記フィードフォワードデータと、前記第２Ａ／Ｄコンバータから出力される前記フィードフォワードデータを受け、前記パルス幅が前記所定値より短いときに前記メモリに格納された前記フィードフォワードデータを選択し、前記パルス幅が前記所定値より長いときに前記第２Ａ／Ｄコンバータから出力されるフィードフォワードデータを選択するセレクタと、
前記セレクタにより選択された前記フィードフォワードデータにもとづいて前記ゲイン係数を演算する係数演算器と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項５】
前記フィードフォワードコントローラは、
前記フィードフォワードデータにもとづいてゲイン係数を演算する係数演算器と、
前記ゲイン係数を保持するメモリと、
前記メモリに格納された前記ゲイン係数と、前記係数演算器から出力される前記ゲイン係数を受け、前記パルス幅が前記所定値より短いときに前記メモリに格納された前記ゲイン係数を選択し、前記パルス幅が前記所定値より長いときに前記係数演算器から出力される前記ゲイン係数を選択するセレクタと、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項６】
前記フィードフォワードコントローラは、前記デューティ指令値を前記所定値に応じたしきい値と比較するコンパレータを含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記補償器は、
前記誤差データが入力され、ＰＩＤ（比例、積分、微分）制御を行うデジタル補償器と、
前記デジタル補償器の出力と、前記ゲイン係数を乗算する乗算器と、
を含むことを特徴とする請求項４に記載の制御回路。
【請求項８】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
【請求項９】
デジタル制御電源回路であって、
トランスと、前記トランスの１次側に設けられたスイッチングトランジスタと、前記トランスの２次側に設けられた整流回路と、前記トランスの２次側に生ずる電圧にもとづいて、前記デジタル制御電源回路の入力電圧に応じた電圧レベルを有する検出電圧を生成する入力電圧検出回路と、を含み、前記スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧を発生させる出力回路と、
前記出力電圧にもとづいて前記スイッチングトランジスタを制御する制御回路と、
を備え、
前記制御回路は前記トランスの２次側に配置され、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換する第１Ａ／Ｄコンバータと、
前記入力電圧検出回路により生成された検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換する第２Ａ／Ｄコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記補償器のゲインをフィードフォワードデータに応じて調節するとともに、前記パルス信号のパルス幅が所定値より短いときに、前記補償器のゲインの更新を中断するフィードフォワードコントローラと、
を備えることを特徴とするデジタル制御電源回路。
【請求項１０】
前記入力電圧検出回路は、前記２次側に生ずる電圧の上昇に高速に反応し、下降に低速に反応するよう構成されることを特徴とする請求項９に記載のデジタル制御電源回路。
【請求項１１】
前記入力電圧検出回路は前記２次側に生ずる電圧をピークホールドするよう構成されることを特徴とする請求項９または１０に記載のデジタル制御電源回路。
【請求項１２】
前記入力電圧検出回路はＲＣＤフィルタを含むことを特徴とする請求項９に記載のデジタル制御電源回路。
【請求項１３】
前記出力回路は、フォワードコンバータであることを特徴とする請求項９から１２のいずれかに記載のデジタル制御電源回路。
【請求項１４】
前記出力回路は、フライバックコンバータであることを特徴とする請求項９から１２のいずれかに記載のデジタル制御電源回路。
【請求項１５】
前記出力回路は、アクティブクランプ方式であることを特徴とする請求項９から１４のいずれかに記載のデジタル制御電源回路。
【請求項１６】
前記整流回路は、同期整流型であることを特徴とする請求項９から１５のいずれかに記載のデジタル制御電源回路。
【請求項１７】
前記整流回路は、ダイオード整流型であることを特徴とする請求項９から１５のいずれかに記載のデジタル制御電源回路。
【請求項１８】
請求項９から１７のいずれかに記載のデジタル制御電源回路を備えることを特徴とする電子機器。
【請求項１９】
請求項９から１７のいずれかに記載のデジタル制御電源回路を備えることを特徴とする移動体通信用の基地局。
【請求項２０】
絶縁型のデジタル制御電源回路の制御方法であって、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換するステップと、
前記デジタル制御電源回路の入力電圧に応じた検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換するステップと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成するステップと、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成するステップと、
前記フィードフォワードデータに応じたゲイン係数を演算するステップと、
前記デューティ指令値に前記ゲイン係数を乗算するステップと、
前記ゲイン係数を乗算後のデューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
前記パルス信号にもとづいて、スイッチングトランジスタを駆動するステップと、
前記パルス信号のパルス幅が所定値より短いときに、前記ゲイン係数の更新を中断するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御電源回路に関し、特に絶縁型の電源回路に関する。
【背景技術】
【０００２】
与えられた入力電圧よりも高い電圧あるいは低い電圧を生成するために、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路が利用される。こうした電源回路には、アナログ制御方式と、デジタル制御方式が存在する。アナログ制御方式では、電源回路の出力電圧とその目標値の誤差を、誤差増幅器によって増幅し、誤差増幅器の出力に応じてスイッチングのデューティ比を制御することで、出力電圧を目標値に安定化させる。デジタル制御方式では、電源回路の出力電圧をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によってスイッチングトランジスタのデューティ比を制御する。
【０００３】
デジタル制御方式の電源回路（デジタル制御電源回路、以下単に電源回路とも称する）は、制御アルゴリズムに制約が少ないため設計の自由度が高く、またソフトウェア的に制御方式を変更できるという利点がある。また、長期的な運用に際して、各種データの履歴をデジタル値として保持可能という利点もある。
【０００４】
図１は、本発明者が検討したデジタル制御電源回路（単に電源回路と称する）の構成を示すブロック図である。この電源回路２ｒは、入力ライン２００の入力電圧ＶＩＮを受け、出力ライン２０２に接続される負荷（不図示）に所定レベルに安定化された出力電圧ＶＯＵＴを供給する。
【０００５】
電源回路２ｒは、制御回路１０ｒおよび出力回路２０を備える。出力回路２０は、トランスＴ１、スイッチングトランジスタＭ１、補助トランジスタＭ２、同期整流トランジスタＭ３、Ｍ４、クランプキャパシタＣ２、インダクタＬ１、出力キャパシタＣ１、ドライバ２０４ａ〜２０４ｄ、入力電圧検出回路２０６、アイソレータ２０８を含む。この出力回路２０は、アクティブクランプ方式同期整流型のフォワードコンバータのトポロジーで配置されている。電源回路２ｒは絶縁型であり、その１次側と２次側は絶縁される。
【０００６】
ドライバ２０４ａ〜２０４ｄは、制御回路１０ｒの出力端子ＯＵＴ１〜ＯＵＴ４から出力されるパルス信号Ｓ１ａ〜Ｓ１ｄにもとづいて、対応するトランジスタＭ１〜Ｍ４をスイッチングする。
【０００７】
制御回路１０ｒは、トランスＴ１の２次側に配置される。制御回路１０ｒが２次側に配置される構成では、制御回路１０ｒがフォトカップラなどを介さずに直接、制御対象である出力電圧ＶＯＵＴを検出することができる。アイソレータ２０８は、制御回路１０ｒが生成したパルス信号Ｓ１ａ、Ｓ１ｂを１次側に絶縁された態様で伝送する。
【０００８】
制御回路１０ｒのフィードバック（ＦＢ）端子には、出力電圧ＶＯＵＴが抵抗Ｒ１、Ｒ２によって分圧されたフィードバック電圧ＶＦＢが入力される。制御回路１０ｒは、Ａ／Ｄコンバータ１００、１０８、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６を備える。Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢをデジタルのフィードバックデータＳ２に変換する。誤差検出器１０２は、フィードバックデータＳ２とその目標値ＤＲＥＦの差分を示す誤差データＳ３を計算する。補償器１０４は、ＰＩＤ制御などを行い、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。デジタルパルス変調器１０６は、デューティ指令値Ｓ５を受け、それに応じたデューティ比を有するパルス信号Ｓ１ａ〜Ｓ１ｄを生成する。
【０００９】
コンバータにおいて、入力電圧ＶＩＮが高いほど、同じデューティ比のパルス信号を入力したときの出力電圧ＶＯＵＴは高くなる。つまり出力回路２０のゲインは、入力電圧ＶＩＮに依存することとなり、制御系のループゲインが入力電圧ＶＩＮに依存することとなる。
【００１０】
そこで入力電圧ＶＩＮの変動にともなうループゲイン変動を相殺するために、入力電圧ＶＩＮに応じてループゲインをフィードフォワードにより補正する必要がある。ところで図１に示すように、１次側と２次側を跨ぐ配線が許されない絶縁アプリケーションにおいて、制御回路１０ｒが２次側に配置される場合、制御回路１０ｒが入力電圧ＶＩＮを直接検出することができない。
【００１１】
制御回路１０ｒが入力電圧ＶＩＮを検出するために、入力電圧検出回路２０６が設けられる。トランスＴ１の２次巻線には入力電圧ＶＩＮに比例した振幅を有する交流電圧（２次側電圧）Ｖｓが発生することから、フィルタ２０７によって２次側電圧Ｖｓをピークホールドし、抵抗Ｒ３、Ｒ４によって分圧することにより、入力電圧ＶＩＮに応じた検出電圧ＶＦＦＳを生成し、制御回路１０ｒのフィードフォワード検出（ＦＦＳ）端子に入力している。制御回路１０ｒのＡ／Ｄコンバータ１０８は、検出電圧ＶＦＦＳをデジタルデータＤ５に変換する。このデジタルデータＤ５は補償器１０４に入力され、補償器１０４のゲインが補正される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−２３２５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明者らは、図１の電源回路２ｒについて検討した結果、以下の課題を認識するに至った。
【００１４】
図２（ａ）、（ｂ）は、図１の電源回路２ｒの動作波形図である。図２（ａ）は、パルス信号Ｓ１ａのパルス幅有る程度大きいときの動作を示す。このとき入力電圧検出回路２０６の出力ＶＦＦＳは、２次側電圧Ｖｓに追従して瞬時に立ち上がり、２次側電圧Ｖｓのピーク電圧を保持することができる。
【００１５】
図２（ｂ）は、パルス信号Ｓ１ａのパルス幅が非常に短い場合の動作を示す。このようなデューティ比の低下は、負荷の急変動や軽負荷状態にともなって発生する。スイッチングトランジスタＭ１のオン時間が入力電圧検出回路２０６の応答時間と同程度かそれより短くなると、入力電圧検出回路２０６の出力電圧ＶＦＦＳが、２次側電圧Ｖｓのピークに到達する前に、２次側電圧Ｖｓがローレベルに遷移してしまう。したがってＡ／Ｄコンバータ１０８におけるサンプルホールドのタイミングｔＳＨにおいて、入力電圧検出回路２０６の出力電圧ＶＦＦＳは、２次側電圧ＶｓのピークよりΔＶだけ低い電圧レベルを示すこととなり、入力電圧ＶＩＮを小さく見積もることとなる。
【００１６】
入力電圧ＶＩＮを実際の値より小さく見積もると、（i）フィードフォワードによりループゲインが高くなり、（ii）出力電圧がオーバーシュートし、（iii）オーバーシュートした電圧を低下させるためにパルス幅が小さくなるという動作を繰り返し、発振状態に陥ってしまう。
【００１７】
なおこの課題を当業者の一般的な認識としてとらえてはならず、本発明者が独自に認識したものである。またこの課題は、アクティブクランプ方式に限らず生じうる。またフォワードコンバータにも限らず、また同期整流方式にも限らずに、さまざまな電源回路において生じうる。
【００１８】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、パルス幅が小さな領域で生ずる発振を抑制可能なデジタル制御電源回路およびその制御回路の提供にある。
【課題を解決するための手段】
【００１９】
本発明のある態様は、絶縁型のデジタル制御電源回路の制御回路に関する。制御回路は、デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換する第１Ａ／Ｄコンバータと、デジタル制御電源回路の入力電圧に応じた検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換する第２Ａ／Ｄコンバータと、フィードバックデータとフィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、デューティ指令値を受け、デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、補償器のゲインをフィードフォワードデータに応じて調節するとともに、パルス信号のパルス幅が所定値より短いときに、補償器のゲインの更新を中断するフィードフォワードコントローラと、を備える。制御回路は、デジタル制御電源回路に含まれるトランスの２次側に配置される。
【００２０】
この態様によると、パルス信号のパルス幅が短くなったときには、補償器のゲインを更新しないため、入力電圧検出回路の検出電圧がデジタル制御電源回路の入力電圧に応じたレベルまで到達しない場合に、小さく見積もられた入力電圧にもとづいてフィードフォワードがかかるのを防止できる。これにより、発振を抑制することができる。
【００２１】
フィードフォワードコントローラは、パルス信号のパルス幅が所定値より短いときに、フィードフォワードデータの更新を中断してもよい。
フィードフォワードデータの更新を中断することにより、補償器のゲインを過去の値に維持することができる。
【００２２】
補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含んでもよい。フィードフォワードコントローラは、フィードフォワードデータにもとづいてゲイン係数を演算する係数演算器を含んでもよい。フィードフォワードコントローラは、パルス信号のパルス幅が所定値より短いときに、ゲイン係数の更新を中断してもよい。
【００２３】
補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含んでもよい。フィードフォワードコントローラは、フィードフォワードデータを保持するメモリと、メモリに格納されたフィードフォワードデータと第２Ａ／Ｄコンバータから出力されるフィードフォワードデータを受け、パルス幅が所定値より短いときにメモリに格納されたフィードフォワードデータを選択し、パルス幅が所定値より長いときに第２Ａ／Ｄコンバータから出力されるフィードフォワードデータを選択するセレクタと、セレクタにより選択されたフィードフォワードデータにもとづいてゲイン係数を演算する係数演算器と、を含んでもよい。
【００２４】
フィードフォワードコントローラは、フィードフォワードデータにもとづいてゲイン係数を演算する係数演算器と、ゲイン係数を保持するメモリと、メモリに格納されたゲイン係数と、係数演算器から出力されるゲイン係数を受け、パルス幅が所定値より短いときにメモリに格納されたゲイン係数を選択し、パルス幅が所定値より長いときに係数演算器から出力されるゲイン係数を選択するセレクタと、を含む。
【００２５】
フィードフォワードコントローラは、デューティ指令値を所定値に応じたしきい値と比較するコンパレータを含んでもよい。
【００２６】
補償器は、誤差データが入力されるデジタル補償器と、デジタル補償器の出力と、ゲイン係数を乗算する乗算器と、を含んでもよい。
【００２７】
補償器は、ＰＩＤ（比例、積分、微分）制御を行ってもよい。あるいはＰ制御、ＰＩ制御を行ってもよい。
【００２８】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２９】
本発明の別の態様は、デジタル制御電源回路に関する。デジタル制御電源回路は、出力回路と、上述のいずれかの制御回路と、を備える。出力回路は、少なくとも、トランスと、トランスの１次側に設けられたスイッチングトランジスタと、トランスの２次側に設けられた整流回路と、トランスの２次側に生ずる電圧にもとづいてデジタル制御電源回路の入力電圧に応じた電圧レベルを有する検出電圧を生成する入力電圧検出回路と、を含み、スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧を発生させる。制御回路は、出力電圧にもとづいて出力回路のスイッチングトランジスタを制御する。
【００３０】
入力電圧検出回路は、２次側に生ずる電圧の上昇に高速に反応し、下降に低速に反応するよう構成されてもよい。
【００３１】
入力電圧検出回路は２次側に生ずる電圧をピークホールドするよう構成されてもよい。
【００３２】
入力電圧検出回路はＲＣＤフィルタを含んでもよい。
【００３３】
出力回路は、フォワードコンバータであってもよい。出力回路は、フライバックコンバータであってもよい。
【００３４】
出力回路は、アクティブクランプ方式であってもよい。
【００３５】
整流回路は、同期整流型であってもよい。整流回路は、ダイオード整流型であってもよい。
【００３６】
本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。
【００３７】
本発明の別の態様は、移動体通信用の基地局に関する。基地局は、上述のデジタル制御電源回路を備える。
【００３８】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３９】
本発明のある態様によれば、パルス幅が小さな領域で生ずる発振を抑制できる。
【図面の簡単な説明】
【００４０】
【図１】本発明者が検討したデジタル制御電源回路の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、図１の電源回路の動作波形図である。
【図３】実施の形態に係る電源回路の回路図である。
【図４】図３のフィードフォワードコントローラおよび補償器の具体的な構成例を示すブロック図である。
【図５】図３の電源回路の動作波形図である。
【図６】第１変形例に係るフィードフォワードコントローラおよび補償器の構成例を示すブロック図である。
【図７】第２変形例に係るフィードフォワードコントローラおよび補償器の構成例を示すブロック図である。
【図８】図８（ａ）、（ｂ）は、電源回路を備える電子機器を示すブロック図である。
【発明を実施するための形態】
【００４１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００４２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００４３】
図３は、実施の形態に係る電源回路２の回路図である。この電源回路２は、入力ライン２００の入力電圧ＶＩＮを受け、出力ライン２０２に接続される負荷（不図示）に所定レベルに安定化された出力電圧ＶＯＵＴを供給する。電源回路２は、制御回路１０および出力回路２０を備える。
【００４４】
電源回路２は絶縁型であり、その１次側と２次側は絶縁される。出力回路２０は、制御回路１０に外付けされるいくつかの回路部品および配線を含む。出力回路２０は、スイッチングトランジスタＭ１、補助トランジスタＭ２、整流回路（同期整流トランジスタ）Ｍ３、Ｍ４、インダクタＬ１、出力キャパシタＣ１、クランプキャパシタＣ２、ドライバ２０４ａ〜２０４ｄ、入力電圧検出回路２０６、アイソレータ２０８を含む。この出力回路２０は、図１と同様にアクティブクランプ方式同期整流型のフォワードコンバータのトポロジーで配置されている。
【００４５】
トランスＴ１の２次側には、入力電圧ＶＩＮに応じた振幅を有するパルス状の２次側電圧Ｖｓが発生する。より具体的には、２次側電圧Ｖｓは、入力電圧ＶＩＮにトランスＴ１の巻線比ｎＳ／ｎＰを乗じた電圧振幅を有する。入力電圧検出回路２０６は、２次側電圧Ｖｓにもとづいて、電源回路２の入力電圧ＶＩＮに応じた電圧レベルを有する検出電圧ＶＦＦＳを生成する。入力電圧検出回路２０６は、その入力の上昇には高速に応答し、下降には低速に応答するものであり、ピークホールド機能を有するともいえる。たとえば入力電圧検出回路２０６は、抵抗（Ｒ）、キャパシタ（Ｃ）、ダイオード（Ｄ）を含むＲＣＤフィルタ２０７と、ＲＣＤフィルタ２０７の出力を分圧する抵抗Ｒ３、Ｒ４を含む。なお入力電圧検出回路２０６の構成は特に限定されず、その他の回路、たとえば、フィルタ、ピークホールド回路、サンプルホールド回路を用いてもよい。
【００４６】
制御回路１０は、トランスＴ１の２次側に配置される。制御回路１０のＦＢ端子には、電源回路２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが入力される。また制御回路１０のフィードフォワード検出（ＦＦＳ）端子には、入力電圧検出回路２０６から出力される検出電圧ＶＦＦＳが入力される。検出電圧ＶＦＦＳは、２次側電圧Ｖｓの振幅に応じており、したがって入力電圧ＶＩＮに応じている。
【００４７】
制御回路１０は、第１Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６、第２Ａ／Ｄコンバータ１０８、フィードフォワードコントローラ１１０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路１０は、汎用マイコンの一部であってもよいし、専用に設計されたＡＳＩＣ（Application Specific IC）であってもよい。また図３およびその他の図面に示される各ブロックは、専用のハードウェアで構成してもよいし、ソフトウェアプログラムを実行するプロセッサにより構成してもよい。
【００４８】
第１Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢをサンプリングし、デジタルのフィードバックデータＳ２に変換する。第２Ａ／Ｄコンバータ１０８は、入力電圧検出回路２０６から出力される検出電圧ＶＦＦＳを、ストローブ信号ＳＳＨがアサートされるストローブタイミングｔＳＨにおいてサンプリングし、デジタルのフィードフォワードデータＤＦＦに変換する。
【００４９】
誤差検出器１０２は、フィードバックデータＳ２と、フィードバック電圧ＶＦＢの目標値を示す目標データＤＲＥＦの差分を示す誤差データＳ３を生成する。補償器１０４は、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。補償器１０４の演算処理は特に限定されないが、たとえばＰＩＤ制御を行ってもよい。
【００５０】
デジタルパルス変調器１０６は、デューティ指令値Ｓ５を受け、デューティ指令値Ｓ５に応じたデューティ比を有するパルス信号Ｓ１ａ〜Ｓ１ｄを生成する。たとえばデジタルパルス変調器１０６は、パルス幅変調器であってもよい。この場合、パルス信号Ｓ１のパルス幅（スイッチングトランジスタＭ１ａのオンを指示するハイレベル時間）とデューティ比は比例する。
【００５１】
フィードフォワードコントローラ１１０は、補償器１０４のゲインをフィードフォワードデータＤＦＦに応じて調節する。そしてフィードフォワードコントローラ１１０は、パルス信号Ｓ１ａのパルス幅が所定値ＴＭＩＮより短いときには、補償器１０４のゲインの更新を中断し、直前のゲインを継続して使用する。
【００５２】
図４は、図３のフィードフォワードコントローラ１１０および補償器１０４の具体的な構成例を示すブロック図である。
【００５３】
補償器１０４は、その内部データに可変のゲイン係数（フィードフォワードゲインともいう）ＧＦを乗算する乗算器１３２を含む。デジタル補償器１３０は、ＰＩＤコントローラであり、誤差データＳ３に比例係数を乗算した値、誤差データＳ３を積分して積分係数を乗算した値、誤差データＳ３を微分して微分係数を乗算した値を加算した制御指令値Ｓ４を生成する。乗算器１３２は、デジタル補償器１３０から出力される制御指令値Ｓ４にゲイン係数ＧＦを乗算し、デューティ指令値Ｓ５を生成する。補償器１０４全体のゲインはＧＦ×ＨＰＩＤとなる。ＨＰＩＤは、デジタル補償器１３０の伝達関数（ゲイン）である。
【００５４】
フィードフォワードコントローラ１１０は、更新制御部１１１および係数演算器１２０を含む。
係数演算器１２０は、入力されたフィードフォワードデータＤＦＦにもとづいて、以下の式にしたがってゲイン係数ＧＦを演算する。
ＧＦ＝ＫＦ×（ＶＦＦＳ−１−１）＋１
逆数演算器１２２は、ＶＦＦＳ（＝ＤＦＦ）の逆数を演算する。加算器１２４は、ＶＦＦＳの逆数から１を減算する。乗算器１２６は、加算器１２４の出力に係数ＫＦを乗算する。加算器１２８は、乗算器１２６の出力に１を加算する。なお、ゲイン係数ＧＦとフィードフォワードデータＤＦＦ（入力電圧ＶＩＮ）の関係は、電源回路２の形式、出力回路２０のトポロジーに応じて異なる。
【００５５】
フィードフォワードコントローラ１１０は、パルス信号Ｓ１ａのパルス幅が所定値ＴＭＩＮより短いときに、ゲイン係数ＧＦの更新を中断するよう構成される。
【００５６】
更新制御部１１１は、ゲイン係数ＧＦの更新の有無を制御する。具体的には更新制御部１１１は、パルス信号Ｓ１ａのパルス幅が所定値ＴＭＩＮより長いときに、現在のフィードフォワードデータＤＦＦをそのまま係数演算器１２０へと出力し、フィードフォワードデータＤＦＦを更新する。反対にパルス信号Ｓ１ａのパルス幅が所定値ＴＭＩＮより短いときには、フィードフォワードデータＤＦＦの更新を中断する。具体的には、過去のフィードフォワードデータＤＦＦを保持しておき、現在のフィードフォワードデータＤＦＦではなく、過去のフィードフォワードデータＤＦＦを係数演算器１２０に出力する。
【００５７】
更新制御部１１１は、メモリ１１２、セレクタ１１４、パルス幅判定器１１６を含む。メモリ１１２は、過去のフィードフォワードデータＤＦＦを保持するレジスタである。セレクタ１１４は、メモリ１１２に格納されたフィードフォワードデータＤＦＦ’’と、第２Ａ／Ｄコンバータ１０８から出力されるフィードフォワードデータＤＦＦを受ける。
【００５８】
パルス幅判定器１１６は、パルス信号Ｓ１ａのパルス幅が所定値ＴＭＩＮより長いか短いかを判定し、短いときには、セレクタ１１４にメモリ１１２に格納されたフィードフォワードデータＤＦＦ’を選択させ、パルス幅が所定値ＴＭＩＮより長いときには、セレクタ１１４に第２Ａ／Ｄコンバータ１０８からのフィードフォワードデータＤＦＦを選択させる。デジタルパルス変調器１０６がパルス幅変調を行う場合、パルス信号Ｓ１ａのパルス幅は、デューティ指令値Ｓ５が指示するデューティ比と線形の関係となる。そこで、パルス幅判定器１１６は、デューティ指令値Ｓ５を所定値ＴＭＩＮに応じたしきい値と比較するコンパレータで構成することができる。
【００５９】
セレクタ１１４により選択されたフィードフォワードデータＤＦＦ’が、係数演算器１２０に入力されるとともにメモリ１１２に格納される。
【００６０】
以上が電源回路２の構成である。続いてその動作を説明する。
【００６１】
図５は、図３の電源回路２の動作波形図である。時刻ｔ０〜ｔ１に示すように、パルス信号Ｓ１ａのパルス幅ＴＯＮが最小値ＴＭＩＮより長いとき、サンプルホールドタイミングｔＳＨにおいて、検出電圧ＶＦＦＳは入力電圧ＶＩＮに応じた電圧レベルＶＩＮ×ｎＳ／ｎＰまで上昇する。したがってフィードフォワードコントローラ１１０は、サンプルホールドタイミングｔＳＨにおける検出電圧ＶＦＦＳにもとづいてフィードフォワードゲインＧＦを更新する。図５には、ｉ番目のサイクルにおける検出電圧をＶＦＦＳｉ、それに応じたフィードフォワードデータをＤＦＦｉ、それに応じたフィードフォワードゲインをＧＦｉとして示す。
【００６２】
時刻ｔ１以降、パルス信号Ｓ１ａのパルス幅ＴＯＮが最小値ＴＭＩＮより短くなっている。このとき、サンプルホールドタイミングｔＳＨにおいて、検出電圧ＶＦＦＳは入力電圧ＶＩＮに応じた電圧レベルＶＩＮ×ｎＳ／ｎＰまで上昇することができない。このときフィードフォワードコントローラ１１０は、フィードフォワードゲインＧＦに現在の検出電圧ＶＦＦＳを反映させず、前回のフィードフォワードゲインＧＦを継続して使用する。
【００６３】
以上が図３の電源回路２の動作である。
この電源回路２によれば、パルス信号Ｓ１ａのパルス幅が短くなったときには、補償器１０４のゲインを更新しないこととした。したがって、入力電圧検出回路２０６の検出電圧ＶＦＦＳが、入力電圧ＶＩＮに応じた電圧レベルＶＩＮ×ｎＳ／ｎＰまで到達しない場合に、小さく見積もられた入力電圧ＶＩＮにもとづいてフィードフォワードがかかるのを防止できる。これにより、パルス信号Ｓ１ａのパルス幅が短い状態が持続したとしても発振を抑制することができる。
【００６４】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６５】
（第１変形例）
実施の形態では、更新制御部１１１によって、フィードフォワードデータＤＦＦの更新の有無を制御する場合を説明したが、本発明はそれには限定されない。
図６は、第１変形例に係るフィードフォワードコントローラ１１０ａおよび補償器１０４の構成例を示すブロック図である。フィードフォワードコントローラ１１０ａにおいて、更新制御部１１１は、係数演算器１２０の後段に設けられる。更新制御部１１１ａおよび係数演算器１２０の機能は、図４のそれらと同様である。
【００６６】
係数演算器１２０は、パルス信号Ｓ１ａのパルス幅にかかわらず、現在のフィードフォワードデータＤＦＦに応じたゲイン係数ＧＦを演算する。更新制御部１１１ａは、係数演算器１２０により演算されたゲイン係数ＧＦを受け、パルス信号Ｓ１ａのパルス幅に応じて、ゲイン係数ＧＦを更新するか否かを選択する。
【００６７】
更新制御部１１１は、メモリ１１２、セレクタ１１４、パルス幅判定器１１６を含む。メモリ１１２は、ゲイン係数ＧＦを保持する。セレクタ１１４は、メモリ１１２に格納されたゲイン係数ＧＦ’’と、係数演算器１２０から出力されるゲイン係数ＧＦを受け、パルス幅が所定値ＴＭＩＮより短いときに、メモリ１１２に格納されたゲイン係数ＧＦ’’を選択し、パルス幅が所定値ＴＭＩＮより長いときに係数演算器１２０から出力されるゲイン係数ＧＦを選択する。セレクタ１１４に選択されたゲイン係数ＧＦ’が、メモリ１１２に格納され、後段の補償器１０４に入力される。
【００６８】
第１変形例によっても、実施の形態と同様の効果を得ることができる。
【００６９】
（第２変形例）
図７は、第２変形例に係るフィードフォワードコントローラ１１０ｂおよび補償器１０４の構成例を示すブロック図である。更新制御部１１１ｂの機能は、図４や図６のそれとは異なっている。更新制御部１１１ｂは、パルス信号Ｓ１ａのパルス幅が最小値ＴＭＩＮより長いサイクルにおいて、第２Ａ／Ｄコンバータ１０８に入力されるストローブ信号ＳＳＨを通過させ、短いサイクルにおいてストローブ信号ＳＳＨをマスク（遮断）する。これにより、パルス信号Ｓ１ａのパルス幅が最小値ＴＭＩＮより短いサイクルでは、第２Ａ／Ｄコンバータ１０８によるサンプルホールドが行われなくなるため、フィードフォワードデータＤＦＦの更新が中断され、前回のフィードフォワードデータＤＦＦが維持される。
【００７０】
第２変形例によっても、実施の形態と同様の効果を得ることができる。
【００７１】
（第３変形例）
補償器１０４の構成は、図４のそれには限定されない。デジタル補償器１３０は、ＰＩＤ制御に代えて、ＰＩ制御やＰ制御を行ってもよい。また乗算器１３２の配置も特に限定されず、デジタル補償器１３０の内部で生成される中間データに、フィードフォワード用のゲイン係数ＧＦを乗算する構成としてもよい。係数演算器１２０における演算式は、乗算器１３２が配置される場所に応じて変更すればよい。
【００７２】
（第４変形例）
実施の形態では、デューティ指令値Ｓ５と所定値ＴＭＩＮに応じたしきい値との比較により、パルス信号Ｓ１ａのパルス幅と所定値ＴＭＩＮの大小関係を判定する場合を説明したが本発明はそれには限定されない。たとえばパルス信号Ｓ１ａのパルス幅をカウンタを用いてカウントし、得られたカウント値を所定値ＴＭＩＮを比較してもよい。あるいは、所定値ＴＭＩＮに対応したパルス幅を有する比較パルスを生成し、比較パルスとパルス信号を論理演算することで、パルス幅の大小関係を判定してもよい。
【００７３】
（第５変形例）
実施の形態では、デジタルパルス変調器１０６が電圧モードのパルス幅変調を行う場合を説明したが、変調方式は特に限定されない。パルス幅変調に代えて、オン時間が変化しうるその他の変調方式、たとえばピーク電流モードや平均電流モードの変調器を備える制御回路においても本発明は有効である。
（第６変形例）
実施の形態では、アクティブクランプ方式のフォワードコンバータについて説明したが本発明はそれには限定されない。本発明はアクティブクランプ方式ではなく、１次側のスイッチングトランジスタが１個のコンバータに適用してもよい。また、フォワードコンバータではなく、フライバックコンバータに適用してもよい。またトランスＴ１の２次側にダイオードを有するダイオード整流型のコンバータにも適用可能である。したがって本発明は、絶縁型のコンバータに広く適用可能であり、当業者によれば、本発明は、特定の出力回路２０のトポロジーに限定されることなく適用可能であることが理解される。
【００７４】
（電源回路の用途）
最後に、電源回路２の用途を説明する。図８（ａ）、（ｂ）は、電源回路２を備える電子機器を示すブロック図である。図８（ａ）の電子機器１ａは、商用交流電源４からの交流電圧を整流するブリッジ回路６と、平滑キャパシタ８と、上述の電源回路２と、負荷９を備える。この場合、電源回路２としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器１ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。
【００７５】
図８（ｂ）の電子機器１ｂは、電池３と、電池の電圧を受ける上述の電源回路２と、負荷９を備える。こうした電子機器１ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷９は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。
【００７６】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７７】
２…電源回路、１０…制御回路、２０…出力回路、１００…第１Ａ／Ｄコンバータ、１０２…誤差検出器、１０４…補償器、１０６…デジタルパルス変調器、１０８…第２Ａ／Ｄコンバータ、１１０…フィードフォワードコントローラ、１１１…更新制御部、１１２…メモリ、１１４…セレクタ、１１６…パルス幅判定器、１２０…係数演算器、１２２…逆数演算器、１２４…加算器、１２６…乗算器、１２８…加算器、１３０…デジタル補償器、１３２…乗算器、２００…入力ライン、２０２…出力ライン、２０４…ドライバ、２０６…入力電圧検出回路、２０８…アイソレータ、Ｍ１…スイッチングトランジスタ、Ｍ２…補助トランジスタ、Ｍ３，Ｍ４…同期整流トランジスタ、Ｔ１…インダクタ、Ｃ１…出力キャパシタ、Ｃ２…クランプキャパシタ、Ｌ１…インダクタ、Ｓ１…パルス信号、Ｓ２…フィードバックデータ、Ｓ３…誤差データ、Ｓ４…制御指令値、Ｓ５…デューティ指令値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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