(57)【要約】【課題】電源回路のスイッチング損失を低減する。【解決手段】  電源回路１０は、スイッチング素子Ｓ１、Ｓ２と、一方の端子がアーム接続点に接続されたコイルＬ０と、スイッチング素子Ｓ１のドレイン端子に接続された下側端子とアーム接続点に接続された上側端子とを有するコイルＬ１と、スイッチング素子Ｓ２およびコイルＬ１を経由せずにスイッチング素子Ｓ１のドレイン端子と上側アーム回路の上側端子とを結ぶ経路上に設けられたダイオードＤ１とを備える。スイッチング素子Ｓ１はパルス幅変調制御され、スイッチング素子Ｓ２はスイッチング素子Ｓ１のオフ期間の一部でオン状態になる。スイッチング素子Ｓ１は、スイッチング素子Ｓ２の内蔵ダイオードＢ２に電流が流れている間にオフ状態からオン状態に変化する。【選択図】図１
2015198507.tif 000002
【特許請求の範囲】
【請求項１】
下側アーム回路に設けられた下側スイッチング素子と、
上側アーム回路に設けられた上側スイッチング素子と、
一方の端子がアーム接続点に接続されたコイルと、
下側と上側のうち一方を第１側、他方を第２側としたときに、第１側スイッチング素子の第２側端子と第２側アーム回路の第２側端子との間に第２側スイッチング素子と直列に設けられた電流制限コイルと、
前記第２側スイッチング素子および前記電流制限コイルを経由せずに前記第１側スイッチング素子の第２側端子と前記第２側アーム回路の第２側端子とを結ぶ経路上に設けられたダイオードとを備え、
前記第１側スイッチング素子はパルス幅変調制御され、
前記第２側スイッチング素子は、前記第１側スイッチング素子のオフ期間の一部でオン状態になり、それ以外ではオフ状態になり、
前記第１側スイッチング素子は、前記第２側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化することを特徴とする、電源回路。
【請求項２】
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記下側スイッチング素子の上側端子に接続され、
前記電流制限コイルの上側端子は前記アーム接続点に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項３】
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記アーム接続点に接続され、
前記電流制限コイルの上側端子は前記上側スイッチング素子の下側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項４】
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記上側スイッチング素子の上側端子に接続され、
前記電流制限コイルの上側端子は前記上側アーム回路の上側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項５】
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記上側スイッチング素子の下側端子に接続され、
前記電流制限コイルの下側端子は前記アーム接続点に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項６】
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記アーム接続点に接続され、
前記電流制限コイルの下側端子は前記下側スイッチング素子の上側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項７】
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記下側スイッチング素子の下側端子に接続され、
前記電流制限コイルの下側端子は前記下側アーム回路の下側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする、請求項１に記載の電源回路。
【請求項８】
前記経路上に前記ダイオードと直列に設けられた電流制限回路をさらに備えた、請求項１に記載の電源回路。
【請求項９】
下側アーム回路に設けられた下側スイッチング素子と、
上側アーム回路に設けられた上側スイッチング素子と、
一方の端子がアーム接続点に接続されたコイルと、
前記下側スイッチング素子の上側端子に接続された下側端子と、前記アーム接続点に接続された上側端子とを有する第１電流制限コイルと、
前記アーム接続点に接続された下側端子と、前記上側スイッチング素子の下側端子に接続された上側端子とを有する第２電流制限コイルと、
前記上側スイッチング素子、前記第１電流制限コイルおよび前記第２電流制限コイルを経由せずに前記下側スイッチング素子の上側端子と前記上側アーム回路の上側端子とを結ぶ第１経路上に、アノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられた第１ダイオードと、
前記第１経路上に前記第１ダイオードと直列に設けられた第１電流制限回路と、
前記下側スイッチング素子、前記第１電流制限コイルおよび前記第２電流制限コイルを経由せずに前記上側スイッチング素子の下側端子と前記下側アーム回路の下側端子とを結ぶ第２経路上に、アノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられた第２ダイオードと、
前記第２経路上に前記第２ダイオードと直列に設けられた第２電流制限回路とを備え、
前記下側スイッチング素子がパルス幅変調制御され、前記上側スイッチング素子が前記下側スイッチング素子のオフ期間の一部でオン状態になる第１期間と、前記上側スイッチング素子がパルス幅変調制御され、前記下側スイッチング素子が前記上側スイッチング素子のオフ期間の一部でオン状態になる第２期間とを有し、
前記第１期間では、前記下側スイッチング素子は前記上側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化し、
前記第２期間では、前記上側スイッチング素子は前記下側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化することを特徴とする、電源回路。
【請求項１０】
請求項１〜９のいずれかに記載の電源回路を複数備えた、電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に、ＭＯＳＦＥＴなどのスイッチング素子を含む電源回路に関する。
【背景技術】
【０００２】
従来から、下側アーム回路と上側アーム回路にそれぞれスイッチング素子を設けたＤＣ／ＤＣコンバータやインバータなどの電源回路が知られている。図１５は、インバータの一部を示す回路図である。図１５に示す回路では、下側アーム回路にスイッチング素子ＳＬが設けられ、上側アーム回路にスイッチング素子ＳＨが設けられ、アーム接続点に配線Ｗが接続されている。スイッチング素子ＳＬ、ＳＨには、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor ）などが用いられる。スイッチング素子ＳＬがオフ状態で、スイッチング素子ＳＨがオン状態のときには、電流はスイッチング素子ＳＨから配線Ｗに流れる。スイッチング素子ＳＬがオン状態で、スイッチング素子ＳＨがオフ状態のときには、電流は配線Ｗからスイッチング素子ＳＬに流れる。
【０００３】
スイッチング素子を含む電源回路では、スイッチング素子がオン状態とオフ状態の間で変化するときにスイッチング損失が発生する。特に、スイッチング素子として高耐圧、大電流用途のＭＯＳＦＥＴを含む電源回路では、ＭＯＳＦＥＴに含まれる内蔵ダイオード（寄生ダイオード、付随ダイオードとも呼ばれる）のリカバリー特性が悪いので、リカバリー電流によって大きなスイッチング損失が発生する。例えば図１５に示す回路では、スイッチング素子ＳＬがオフ状態からオン状態に変化するときに、スイッチング素子ＳＨの内蔵ダイオードＢＨのリカバリー電流Ｉｒがスイッチング素子ＳＬに流れて、スイッチング損失が発生する。
【０００４】
特許文献１〜３には、スイッチング損失を低減する従来の電源回路が記載されている。このうち特許文献１には、図１６に示す電力変換装置において直流から交流への電力変換を行う場合に、半導体スイッチＱ１がオン状態で、半導体スイッチＱ２〜Ｑ４がオフ状態であり、電流が破線矢印で示す経路を流れている間に、半導体スイッチＱ４がオフ状態からオン状態に変化することが記載されている。半導体スイッチＱ４がオフ状態からオン状態に変化すると、ダイオードＤ７のリカバリー電流が半導体スイッチＱ４に流れて、スイッチング損失が発生する。特許文献１には、ダイオードＤ７として高速ダイオードを用いることにより、ダイオードＤ７のリカバリー電流を低減し、スイッチング損失を低減することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１５５５号公報
【特許文献２】特開２００３−１０２１６８号公報
【特許文献３】特開２０１０−６８６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１６に示す状態では、ある程度の量の電流がダイオードＤ７に流れている。ダイオードＤ７に流れる電流が多いときにリカバリー現象が起きるので、ダイオードＤ７のリカバリー電流は多く、リカバリー電流に起因するスイッチング損失も大きい。ダイオードＤ７として高速ダイオードを用いても、リカバリー電流の発生を防止することはできない。
【０００７】
それ故に、本発明は、スイッチング損失をより低減した電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明は、電源回路であって、
下側アーム回路に設けられた下側スイッチング素子と、
上側アーム回路に設けられた上側スイッチング素子と、
一方の端子がアーム接続点に接続されたコイルと、
下側と上側のうち一方を第１側、他方を第２側としたときに、第１側スイッチング素子の第２側端子と第２側アーム回路の第２側端子との間に第２側スイッチング素子と直列に設けられた電流制限コイルと、
前記第２側スイッチング素子および前記電流制限コイルを経由せずに前記第１側スイッチング素子の第２側端子と前記第２側アーム回路の第２側端子とを結ぶ経路上に設けられたダイオードとを備え、
前記第１側スイッチング素子はパルス幅変調制御され、
前記第２側スイッチング素子は、前記第１側スイッチング素子のオフ期間の一部でオン状態になり、それ以外ではオフ状態になり、
前記第１側スイッチング素子は、前記第２側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化することを特徴とする。
【０００９】
第２の発明は、第１の発明において、
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記下側スイッチング素子の上側端子に接続され、
前記電流制限コイルの上側端子は前記アーム接続点に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする。
【００１０】
第３の発明は、第１の発明において、
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記アーム接続点に接続され、
前記電流制限コイルの上側端子は前記上側スイッチング素子の下側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする。
【００１１】
第４の発明は、第１の発明において、
前記第１側は下側、前記第２側は上側であり、
前記電流制限コイルの下側端子は前記上側スイッチング素子の上側端子に接続され、
前記電流制限コイルの上側端子は前記上側アーム回路の上側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられていることを特徴とする。
【００１２】
第５の発明は、第１の発明において、
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記上側スイッチング素子の下側端子に接続され、
前記電流制限コイルの下側端子は前記アーム接続点に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする。
【００１３】
第６の発明は、第１の発明において、
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記アーム接続点に接続され、
前記電流制限コイルの下側端子は前記下側スイッチング素子の上側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする。
【００１４】
第７の発明は、第１の発明において、
前記第１側は上側、前記第２側は下側であり、
前記電流制限コイルの上側端子は前記下側スイッチング素子の下側端子に接続され、
前記電流制限コイルの下側端子は前記下側アーム回路の下側端子に接続され、
前記ダイオードは、前記経路上にアノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられていることを特徴とする。
【００１５】
第８の発明は、第１の発明において、
前記経路上に前記ダイオードと直列に設けられた電流制限回路をさらに備える。
【００１６】
第９の発明は、電源回路であって、
下側アーム回路に設けられた下側スイッチング素子と、
上側アーム回路に設けられた上側スイッチング素子と、
一方の端子がアーム接続点に接続されたコイルと、
前記下側スイッチング素子の上側端子に接続された下側端子と、前記アーム接続点に接続された上側端子とを有する第１電流制限コイルと、
前記アーム接続点に接続された下側端子と、前記上側スイッチング素子の下側端子に接続された上側端子とを有する第２電流制限コイルと、
前記上側スイッチング素子、前記第１電流制限コイルおよび前記第２電流制限コイルを経由せずに前記下側スイッチング素子の上側端子と前記上側アーム回路の上側端子とを結ぶ第１経路上に、アノード端子を前記下側スイッチング素子の上側端子の側に、カソード端子を前記上側アーム回路の上側端子の側にして設けられた第１ダイオードと、
前記第１経路上に前記第１ダイオードと直列に設けられた第１電流制限回路と、
前記下側スイッチング素子、前記第１電流制限コイルおよび前記第２電流制限コイルを経由せずに前記上側スイッチング素子の下側端子と前記下側アーム回路の下側端子とを結ぶ第２経路上に、アノード端子を前記下側アーム回路の下側端子の側に、カソード端子を前記上側スイッチング素子の下側端子の側にして設けられた第２ダイオードと、
前記第２経路上に前記第２ダイオードと直列に設けられた第２電流制限回路とを備え、
前記下側スイッチング素子がパルス幅変調制御され、前記上側スイッチング素子が前記下側スイッチング素子のオフ期間の一部でオン状態になる第１期間と、前記上側スイッチング素子がパルス幅変調制御され、前記下側スイッチング素子が前記上側スイッチング素子のオフ期間の一部でオン状態になる第２期間とを有し、
前記第１期間では、前記下側スイッチング素子は前記上側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化し、
前記第２期間では、前記上側スイッチング素子は前記下側スイッチング素子の内蔵ダイオードに電流が流れている間にオフ状態からオン状態に変化することを特徴とする。
【００１７】
第１０の発明は、第１〜第９のいずれかの発明に係る電源回路を複数備えた電源装置である。
【発明の効果】
【００１８】
上記第１の発明によれば、第２側スイッチング素子がオン状態に変化したときに、それまでダイオードに流れていた電流は第２側スイッチング素子に流れ、ダイオードに流れる電流は減少する。したがって、第１側スイッチング素子がオン状態に変化したときに、ダイオードのリカバリー電流を低減して、ダイオードのリカバリー電流に起因するスイッチング損失を低減することができる。また、第１側スイッチング素子がオン状態に変化したときに、第２側スイッチング素子の電流制限コイル側の端子の電位は、電流制限コイルの作用によって、第１側スイッチング素子の第２側端子の電位よりも遅れて変化する。このため、第２側スイッチング素子の内蔵ダイオードのリカバリー電流が流れるときに、第１側スイッチング素子の両端電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。したがって、第２側スイッチング素子の内蔵ダイオードのリカバリー電流に起因するスイッチング損失も低減することができる。
【００１９】
上記第２〜第４の発明によれば、下側スイッチング素子をパルス幅変調制御する昇圧回路について、ダイオードのリカバリー電流、および、上側スイッチング素子の内蔵ダイオードのリカバリー電流に起因するスイッチング損失を低減することができる。
【００２０】
上記第５〜第７の発明によれば、上側スイッチング素子をパルス幅変調制御する降圧回路について、ダイオードのリカバリー電流、および、下側スイッチング素子の内蔵ダイオードのリカバリー電流に起因するスイッチング損失を低減することができる。
【００２１】
上記第８の発明によれば、電流制限回路を設けることにより、第１側スイッチング素子がオフ状態である間にダイオードを流れる電流は制限される。このため、第２側スイッチング素子がオフ状態からオン状態に変化したときに、それまでダイオードに流れていた電流は速やかに第２側スイッチング素子に流れ、ダイオードに流れる電流は速やかに減少する。したがって、第１側スイッチング素子のオフ期間が短い場合でも、ダイオードのリカバリー電流、および、第２側スイッチング素子の内蔵ダイオードのリカバリー電流に起因するスイッチング損失を低減することができる。
【００２２】
上記第９の発明によれば、下側スイッチング素子と上側スイッチング素子を選択的にパルス幅変調制御する電源回路について、第１および第２ダイオードのリカバリー電流、並びに、下側および上側スイッチング素子の内蔵ダイオードのリカバリー電流に起因するスイッチング損失を低減することができる。また、第１および第２電流制限回路を設けることにより、下側スイッチング素子と第２ダイオードを経由する循環電流、および、上側スイッチング素子と第１ダイオードを経由する循環電流を低減し、下側および上側スイッチング素子における発熱量を低減することができる。
【００２３】
上記第１０の発明によれば、複数の電源回路を備えた電源装置について、スイッチング損失を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る電源回路の回路図である。
【図２Ａ】図１に示す電源回路の動作を説明するための図である。
【図２Ｂ】図１に示す電源回路の動作を説明するための図である。
【図２Ｃ】図１に示す電源回路の動作を説明するための図である。
【図２Ｄ】図１に示す電源回路の動作を説明するための図である。
【図３】第１比較例に係る電源回路に流れる電流を示す図である。
【図４】第３比較例に係る電源回路に流れる電流を示す図である。
【図５】本発明の第１の実施形態の変形例に係る電源回路の回路図である。
【図６Ａ】図５に示す電源回路の電流制限回路の第１例を示す図である。
【図６Ｂ】図５に示す電源回路の電流制限回路の第２例を示す図である。
【図７】本発明の第２の実施形態に係る電源回路の回路図である。
【図８】本発明の第２の実施形態の変形例に係る電源回路の回路図である。
【図９】本発明の第３の実施形態に係る電源回路の回路図である。
【図１０】本発明の第４の実施形態に係る電源回路の回路図である。
【図１１】本発明の第４の実施形態の変形例に係る電源回路の回路図である。
【図１２】本発明の第５の実施形態に係る電源装置の回路図である。
【図１３】本発明の第６の実施形態に係る電源装置の回路図である。
【図１４Ａ】第４比較例に係る電源回路に流れる電流を示す図である。
【図１４Ｂ】第４比較例に係る電源回路に流れる電流を示す図である。
【図１５】従来のインバータで発生するリカバリー電流を示す図である。
【図１６】従来の電力変換装置に流れる電流を示す図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電源回路の回路図である。図１に示す電源回路１０は、スイッチング素子Ｓ１、Ｓ２、コイルＬ０、Ｌ１、ダイオードＤ１、入力コンデンサＣ１、および、出力コンデンサＣ２を備えた昇圧チョッパ回路である。電源回路１０は、外部接続用の端子Ｔ１〜Ｔ４を有する。端子Ｔ１、Ｔ２には直流電源１が接続され、端子Ｔ３、Ｔ４には出力負荷として直流負荷２が接続される。端子Ｔ２、Ｔ４には、基準電位（以下、０Ｖとする）が印加される。電源回路１０は、端子Ｔ１、Ｔ２から入力された電圧を昇圧し、昇圧された電圧を端子Ｔ３、Ｔ４から出力する。
【００２６】
電源回路１０は、スイッチング素子Ｓ１、Ｓ２とコイルＬ０を有する昇圧チョッパ回路に対して、コイルＬ１とダイオードＤ１を追加した構成を有する。ダイオードＤ１には、例えば、リカバリー特性に優れたＦＲＤ（Fast Recovery Diode ）や、ＳｉＣ（シリコンカーバイド）などの化合物半導体を用いたショットキーバリアダイオード（Schottky Barrier Diode、以下、ＳＢＤという）などが使用される。スイッチング素子Ｓ１、Ｓ２には、例えば、Ｎチャネル型のＭＯＳＦＥＴを使用が使用される。ＭＯＳＦＥＴのドレイン−ソース間には、内蔵ダイオードが発生する。以下、スイッチング素子Ｓ＊（＊は１文字以上の文字列）の内蔵ダイオードをＢ＊という。
【００２７】
コイルＬ１の一方の端子（下側端子）は、スイッチング素子Ｓ１のドレイン端子とダイオードＤ１のアノード端子に接続される。コイルＬ１の他方の端子（上側端子）は、スイッチング素子Ｓ２のソース端子とコイルＬ０の一方の端子（図１では右側の端子）に接続される。コイルＬ０の他方の端子（図１では左側の端子）は、端子Ｔ１に接続される。スイッチング素子Ｓ２のドレイン端子とダイオードＤ１のカソード端子は、端子Ｔ３に接続される。スイッチング素子Ｓ１のソース端子は、端子Ｔ２、Ｔ４に接続される。入力コンデンサＣ１は端子Ｔ１、Ｔ２の間に設けられ、出力コンデンサＣ２は端子Ｔ３、Ｔ４の間に設けられる。なお、電源回路１０は、入力コンデンサＣ１を備えていなくてもよく、出力コンデンサＣ２を備えていなくてもよい。
【００２８】
このように電源回路１０では、下側アーム回路にスイッチング素子Ｓ１とコイルＬ１（電流制限コイル）が設けられ、上側アーム回路にスイッチング素子Ｓ２が設けられる。コイルＬ０の一方の端子は、アーム接続点に接続される。コイルＬ１は、スイッチング素子Ｓ１のドレイン端子（下側スイッチング素子の上側端子）と端子Ｔ３（上側アーム回路の上側端子）との間に、スイッチング素子Ｓ２（上側スイッチング素子）と直列に設けられる。コイルＬ１の下側端子はスイッチング素子Ｓ１のドレイン端子に接続され、コイルＬ１の上側端子はアーム接続点に接続される。ダイオードＤ１は、スイッチング素子Ｓ２およびコイルＬ１を経由せずにスイッチング素子Ｓ１のドレイン端子と端子Ｔ３とを結ぶ経路上に、アノード端子をスイッチング素子Ｓ１のドレイン端子の側に、カソード端子を端子Ｔ３の側にして設けられる。
【００２９】
スイッチング素子Ｓ１、Ｓ２のゲート端子には、制御信号ＣＳ１、ＣＳ２がそれぞれ与えられる。制御信号ＣＳ１は、所定のデューティー比を有するＰＷＭ（Pulse Width Modulataion ：パルス幅変調）信号である。制御信号ＣＳ１の周波数は、例えば、数ｋＨｚ〜数百ｋＨｚに設定される。制御信号ＣＳ２は、制御信号ＣＳ１に対して相補的に変化する信号である。ただし、制御信号ＣＳ１がローレベルに変化してから制御信号ＣＳ２がハイレベルに変化するまでの間には第１デッドタイムが設けられ、制御信号ＣＳ２がローレベルに変化してから制御信号ＣＳ１がハイレベルに変化するまでの間には第２デッドタイムが設けられる。
【００３０】
スイッチング素子Ｓ１は、制御信号ＣＳ１に基づき、パルス幅変調制御される。スイッチング素子Ｓ２は、制御信号ＣＳ２に基づき、スイッチング素子Ｓ１のオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。このようにスイッチング素子Ｓ１、Ｓ２を制御することにより、ＰＷＭ信号のデューティー比に応じて入力電圧を昇圧することができる。
【００３１】
コイルＬ０のインダクタンス値は、一般的な昇圧チョッパ回路と同様の方法で決定される。例えば、入力電圧が１５０Ｖ、入力電流が１０Ａ、ＰＷＭ信号の周波数が２０ｋＨｚ、出力電圧が３００Ｖであり、コイルＬ０としてインダクタンス値が１．２５ｍＨのコイルを使用する場合、インダクタ電流リプルは約±１５％となる。コイルＬ１には、コイルＬ０よりもインダクタンス値が小さいコイル（例えば、インダクタンス値が５０ｎＨ〜１０μＨ程度のコイル。より好ましくは、インダクタンス値が１００ｎＨ〜２μＨ程度のコイル）が使用される。
【００３２】
以下、図２Ａ〜図２Ｄを参照して、電源回路１０の動作を説明する。図２Ａには、スイッチング素子Ｓ１がオン状態で、スイッチング素子Ｓ２がオフ状態のときに電源回路１０を流れる電流が記載されている。図２Ｂには、スイッチング素子Ｓ１がオン状態からオフ状態に変化した後に電源回路１０を流れる電流が記載されている。図２Ｃには、スイッチング素子Ｓ１がオフ状態で、スイッチング素子Ｓ２がオン状態のときに電源回路１０を流れる電流が記載されている。図２Ｄには、スイッチング素子Ｓ１がオフ状態からオン状態に変化した後に電源回路１０を流れる電流が記載されている。以下、コイルＬ１を流れる電流をＩＬ１、スイッチング素子Ｓ２を流れる電流をＩＳ２、ダイオードＤ１の順方向電圧をＶｆ１、端子Ｔ３の電位をＶｏｕｔとする。
【００３３】
スイッチング素子Ｓ１がオン状態で、スイッチング素子Ｓ２がオフ状態のとき（図２Ａ）には、端子Ｔ１、Ｔ２の間に、コイルＬ０、Ｌ１とスイッチング素子Ｓ１を経由する電流が流れる。このときコイルＬ０、Ｌ１にエネルギーが蓄積される。
【００３４】
次に、スイッチング素子Ｓ１がオン状態からオフ状態に変化する（図２Ｂ）。スイッチング素子Ｓ１が完全なオフ状態に変化するまでの間、スイッチング素子Ｓ１のチャネル抵抗は増加し、スイッチング素子Ｓ１のドレイン電位は上昇する。スイッチング素子Ｓ１のドレイン電位が（Ｖｏｕｔ＋Ｖｆ１）まで上昇すると、電流ＩＬ１の一部はダイオードＤ１を経由して端子Ｔ３に流れる。スイッチング素子Ｓ１が完全なオフ状態に変化した以降、電流ＩＬ１の全体がダイオードＤ１を経由して端子Ｔ３に流れる。
【００３５】
次に第１デッドタイムの後に、スイッチング素子Ｓ２がオフ状態からオン状態に変化する（図２Ｃ）。スイッチング素子Ｓ２がオン状態に変化した以降、コイルＬ０を通過した電流は、コイルＬ１とダイオードＤ１を経由する経路、および、スイッチング素子Ｓ２を経由する経路で端子Ｔ３に流れる。このとき、スイッチング素子Ｓ１がオン状態である間にコイルＬ０、Ｌ１に蓄積されたエネルギーは放出される。
【００３６】
スイッチング素子Ｓ２を流れる電流は、低抵抗のチャネル領域を流れる。このため、スイッチング素子Ｓ２のソース電位は、スイッチング素子Ｓ２のドレイン電位と同じくＶｏｕｔになる。一方、ダイオードＤ１に順方向電流が流れるとき、ダイオードＤ１のカソード電位はアノード電位よりも順方向電圧の分だけ低くなる。このため、ダイオードＤ１のアノード電位は（Ｖｏｕｔ＋Ｖｆ１）になる。したがって、図２Ｃに示す電流ＩＬ１の方向を正としたとき、コイルＬ１の両端電圧は（−Ｖｆ１）になる。コイルＬ１の両端に負の電圧が印加されるので、電流ＩＬ１は減少する。電流ＩＳ２は、電流ＩＬ１の減少分だけ増加する。
【００３７】
次に電流ＩＬ１が十分に少なくなった後に（好ましくは、電流ＩＬ１がほぼゼロになった後に）、スイッチング素子Ｓ２がオン状態からオフ状態に変化する。スイッチング素子Ｓ２がオフ状態に変化した後も、電流ＩＳ２は内蔵ダイオードＢ２を経由して流れ続ける。このとき、コイルＬ１の両端の電位は、どちらもＶｏｕｔになる。厳密に言うと、コイルＬ１の上側端子の電位は、電位Ｖｏｕｔよりも内蔵ダイオードＢ２の順方向電圧の分だけ高い。
【００３８】
次に第２デッドタイムの後に、スイッチング素子Ｓ１がオフ状態からオン状態に変化する（図２Ｄ）。このようにスイッチング素子Ｓ１は、スイッチング素子Ｓ２の内蔵ダイオードＢ２に電流が流れている間にオフ状態からオン状態に変化する。スイッチング素子Ｓ１がオン状態に変化すると、スイッチング素子Ｓ１のドレイン電位は、直ちに基準電位に低下する。一方、コイルＬ１の電流制限作用によって、スイッチング素子Ｓ２のソース電位はすぐには低下しない。コイルＬ１には、コイルＬ１の両端電圧に応じた電流が徐々に流れる。したがって、スイッチング素子Ｓ１のオン状態への変化よりも遅れて、コイルＬ１とスイッチング素子Ｓ１を通過する電流が流れ始める。
【００３９】
コイルＬ０を流れる電流がコイルＬ１を流れる電流より多い間、電流ＩＳ２は流れ続ける。コイルＬ０を流れる電流がコイルＬ１を流れる電流に等しくなると、電流ＩＳ２は流れなくなる。電流ＩＳ２が流れなくなると、スイッチング素子Ｓ２のソース電位は低下し、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流がスイッチング素子Ｓ１に流れる。特に、スイッチング素子Ｓ２としてスーパージャンクションＭＯＳＦＥＴを用いた場合には、スイッチング素子Ｓ２のソース−ドレイン間容量の充電電流もスイッチング素子Ｓ１に流れる。しかし、リカバリー電流や充電電流が流れ始めるときに、スイッチング素子Ｓ１のドレイン電位は既に低下しており（好ましくは、ほぼ基準電位にまで低下しており）、スイッチング素子Ｓ１のドレイン−ソース間電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。このため、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失は小さい。
【００４０】
また、スイッチング素子Ｓ１がオフ状態からオン状態に変化したときには、ダイオードＤ１のリカバリー電流がスイッチング素子Ｓ１に流れる。しかし、スイッチング素子Ｓ２がオフ状態からオン状態に変化したときに、それまでダイオードＤ１に流れていた電流はスイッチング素子Ｓ２に流れ、ダイオードＤ１に流れる電流は減少している。このようにダイオードＤ１に流れる電流が少ないときにリカバリー現象が起きるので、ダイオードＤ１のリカバリー電流は少なく、ダイオードＤ１のリカバリー電流に起因するスイッチング損失も小さい。
【００４１】
以下、比較例と対比して、本実施形態に係る電源回路１０の効果を説明する。ここでは、比較例として、電源回路１０からコイルＬ１とダイオードＤ１を削除した回路（第１比較例）、電源回路１０からダイオードＤ１を削除した回路（第２比較例）、および、電源回路１０においてスイッチング素子Ｓ１のオン期間ではスイッチング素子Ｓ２をオフ状態に保つ回路（第３比較例）を考える。
【００４２】
第１比較例に係る電源回路では、スイッチング素子Ｓ１がオフ状態からオン状態に変化したときに、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流Ｉｒがスイッチング素子Ｓ１に流れる（図３を参照）。スイッチング素子Ｓ１のドレイン電位がまだ高いときにリカバリー電流Ｉｒがスイッチング素子Ｓ１に流れるので、大きなスイッチング損失が発生する。これに対して電源回路１０では、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流が流れるときには、スイッチング素子Ｓ１のドレイン−ソース間電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）ので、スイッチング損失は小さい。したがって、電源回路１０によれば、第１比較例に係る電源回路よりもスイッチング損失を低減することができる。
【００４３】
第２比較例に係る電源回路では、スイッチング素子Ｓ１がオン状態からオフ状態に変化したときに、コイルＬ１に蓄積されたエネルギーによってスイッチング素子Ｓ１のドレイン端子に大きなサージが発生し、スイッチング素子Ｓ１が破壊される可能性がある。これに対して電源回路１０では、スイッチング素子Ｓ１がオン状態からオフ状態に変化したときに、電流ＩＬ１はダイオードＤ１を経由して端子Ｔ３に流れる。したがって、電源回路１０によれば、上記サージの発生を防止し、スイッチング素子Ｓ１の破壊を防止することができる。
【００４４】
第３比較例に係る電源回路では、スイッチング素子Ｓ１がオン状態からオフ状態に変化したときに、電流ＩＬ１はダイオードＤ１を経由して端子Ｔ３に流れる（図４を参照）。しかし、第３比較例に係る電源回路は、電流ＩＬ１の経路をダイオードＤ１を経由する経路からスイッチング素子Ｓ２を経由する経路に切り替える機能を有しない。このため、スイッチング素子Ｓ１がオン状態からオフ状態に変化した後も、電流ＩＳ２はほとんど増加せず、電流ＩＬ１はほとんど減少しない。次にスイッチング素子Ｓ１がオフ状態からオン状態に変化した以降、電流ＩＬ１はダイオードＤ１経由ではなく、スイッチング素子Ｓ１経由で流れる。しかし、その時点でダイオードＤ１に流れる電流が多いので、ダイオードＤ１のリカバリー電流は多く、大きなスイッチング損失が発生する。スイッチング素子Ｓ２に代えてダイオードを備えた電源回路にも同じ問題がある。
【００４５】
これに対して電源回路１０では、スイッチング素子Ｓ１がオン状態からオフ状態に変化したときに、電流ＩＳ２は増加し、電流ＩＬ１は減少して最終的には流れなくなる。このため、スイッチング素子Ｓ１がオフ状態からオン状態に変化する前にダイオードＤ１に流れる電流は、第３比較例に係る電源回路よりも少ない。したがって、電源回路１０によれば、第３比較例に係る電源回路よりもスイッチング損失を低減することができる。
【００４６】
以上に示すように、本実施形態に係る電源回路１０では、スイッチング素子Ｓ２がオン状態に変化したときに、それまでダイオードＤ１に流れていた電流はスイッチング素子Ｓ２に流れ、ダイオードＤ１に流れる電流は減少する。したがって、スイッチング素子Ｓ１がオン状態に変化したときに、ダイオードＤ１のリカバリー電流を低減して、ダイオードＤ１のリカバリー電流に起因するスイッチング損失を低減することができる。また、スイッチング素子Ｓ１がオン状態に変化したときに、スイッチング素子Ｓ２のソース端子の電位は、コイルＬ１の作用によって、スイッチング素子Ｓ１のドレイン端子の電位よりも遅れて変化する。このため、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流が流れるときに、スイッチング素子Ｓ１の両端電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。したがって、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失も低減することができる。よって、本実施形態に係る電源回路１０によれば、スイッチング素子Ｓ１をパルス幅変調制御する昇圧回路について、ダイオードＤ１のリカバリー電流、および、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失を低減することができる。
【００４７】
図５は、本発明の第１の実施形態の変形例に係る電源回路の構成を示すブロック図である。図５に示す電源回路１５は、電源回路１０に対して電流制限回路Ｘ１を追加したものである。電流制限回路Ｘ１は、スイッチング素子Ｓ２およびコイルＬ１を経由せずにスイッチング素子Ｓ１のドレイン端子と端子Ｔ３とを結ぶ経路上に、ダイオードＤ１と直列に設けられる。電流制限回路Ｘ１は、例えば、抵抗素子、ダイオード、複数のダイオードの直列体、あるいは、これらを直列に接続した回路を含んでいる。図６Ａおよび図６Ｂは、電流制限回路の例を示す回路図である。図６Ａに示す電流制限回路Ｘ１は抵抗素子Ｒｘを含み、図６Ｂに示す電流制限回路Ｘ１はダイオードＤｘを含んでいる。ダイオードＤｘは、単体のダイオードでもよく、ダイオードの直列体でもよい。いずれの場合でも、ＦＲＤやＳｉＣ製ＳＢＤなどを用いてダイオードＤｘを構成することができる。
【００４８】
ダイオードＤ１と直列に電流制限回路Ｘ１を設けることにより、スイッチング素子Ｓ１がオフ状態である間にダイオードＤ１を流れる電流は制限される。このため、スイッチング素子Ｓ２がオフ状態からオン状態に変化した後に、それまでダイオードＤ１に流れていた電流は速やかにスイッチング素子Ｓ２に流れ、ダイオードＤ１に流れる電流は速やかに減少する。したがって、昇圧率が高い場合や高周波動作する場合などのように、スイッチング素子Ｓ１のオフ期間が短い場合でも、ダイオードＤ１のリカバリー電流、および、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失を低減することができる。
【００４９】
なお、図５に示す電源回路１５では電流制限回路Ｘ１をダイオードＤ１のカソード端子側に設けることとしたが、電流制限回路Ｘ５をダイオードＤ１のアノード端子側に設けてもよい。また、後述する第２〜第５の実施形態についても、第１の実施形態と同様の方法で、ダイオードと直列に電流制限回路を追加した変形例を構成することができる。
【００５０】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る電源回路の回路図である。図７に示す電源回路２０は、第１の実施形態に係る電源回路１０についてコイルＬ１を設ける位置を変更したものである。電源回路１０では、コイルＬ１は、パルス幅変調制御されるスイッチング素子Ｓ１と同じアーム回路（下側アーム回路）に設けられる。コイルＬ１の下側端子はスイッチング素子Ｓ１のドレイン端子に接続され、コイルＬ１の上側端子はアーム接続点に接続される。
【００５１】
これに対して本実施形態に係る電源回路２０では、コイルＬ１は、パルス幅変調制御されるスイッチング素子Ｓ１とは異なるアーム回路（上側アーム回路）に設けられる。コイルＬ１の下側端子はアーム接続点に接続され、コイルＬ１の上側端子はスイッチング素子Ｓ２のソース端子（上側スイッチング素子の下側端子）に接続される。電源回路２０は、電源回路１０と同様に動作する。
【００５２】
本実施形態に係る電源回路２０によれば、第１の実施形態と同様に、スイッチング素子Ｓ１をパルス幅変調制御する昇圧回路について、ダイオードＤ１のリカバリー電流、および、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失を低減することができる。
【００５３】
図８は、本発明の第２の実施形態の変形例に係る電源回路の構成を示すブロック図である。図８に示す電源回路２５は、第１の実施形態に係る電源回路１０についてコイルＬ１を設ける位置を変更したものである。電源回路２５では、コイルＬ１は、パルス幅変調制御されるスイッチング素子Ｓ１とは異なるアーム回路に設けられる。コイルＬ１の下側端子はスイッチング素子Ｓ２のドレイン端子（上側スイッチング素子の上側端子）に接続され、コイルＬ１の上側端子は端子Ｔ３（上側アーム回路の上側端子）に接続される。電源回路２５は、電源回路１０、２０と同様に動作する。
【００５４】
本変形例に係る電源回路２５によれば、第１および第２の実施形態と同様に、スイッチング素子Ｓ１をパルス幅変調制御する昇圧回路について、ダイオードＤ１のリカバリー電流に起因するスイッチング損失を低減することができる。また、スイッチング素子Ｓ１がオン状態に変化したときに、スイッチング素子Ｓ２のドレイン端子の電位は、コイルＬ１の作用によって、スイッチング素子Ｓ１のドレイン端子の電位よりも遅れて変化する。このため、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流が流れるときに、スイッチング素子Ｓ１の両端電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。したがって、スイッチング素子Ｓ２の内蔵ダイオードＢ２のリカバリー電流に起因するスイッチング損失も低減することができる。
【００５５】
なお、電源回路２０ではコイルＬ１をスイッチング素子Ｓ２のソース側に設け、電源回路２５ではコイルＬ１をスイッチング素子Ｓ２のドレイン側に設けることとしたが、スイッチング素子Ｓ２のドレイン側とソース側にコイルを設けた電源回路を構成してもよい。
【００５６】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る電源回路の回路図である。図９に示す電源回路３０は、スイッチング素子Ｓ１、Ｓ２、コイルＬ０、Ｌ２、ダイオードＤ２、入力コンデンサＣ１、および、出力コンデンサＣ２を備えた降圧チョッパ回路である。以下、第１の実施形態との相違点を説明し、第１の実施形態との共通点については説明を省略する。
【００５７】
電源回路３０は、スイッチング素子Ｓ１、Ｓ２とコイルＬ０を有する降圧チョッパ回路に対して、コイルＬ２とダイオードＤ２を追加した構成を有する。ダイオードＤ２には、例えば、ＦＲＤやＳｉＣ製ＳＢＤなどが使用される。電源回路３０は、端子Ｔ１、Ｔ２から入力された電圧を降圧し、降圧された電圧を端子Ｔ３、Ｔ４から出力する。
【００５８】
コイルＬ２の一方の端子（上側端子）は、スイッチング素子Ｓ２のソース端子とダイオードＤ２のカソード端子に接続される。コイルＬ２の他方の端子（下側端子）は、スイッチング素子Ｓ１のドレイン端子とコイルＬ０の一方の端子（図９では左側の端子）に接続される。コイルＬ０の他方の端子（図９では右側の端子）は、端子Ｔ３に接続される。スイッチング素子Ｓ２のドレイン端子は、端子Ｔ１に接続される。スイッチング素子Ｓ１のソース端子とダイオードＤ２のアノード端子は、端子Ｔ２、Ｔ４に接続される。
【００５９】
このように電源回路３０では、下側アーム回路にスイッチング素子Ｓ１が設けられ、上側アーム回路にスイッチング素子Ｓ２とコイルＬ２（電流制限コイル）が設けられる。コイルＬ０の一方の端子は、アーム接続点に接続される。コイルＬ２は、スイッチング素子Ｓ２のソース端子（上側スイッチング素子の下側端子）と端子Ｔ２（下側アーム回路の下側端子）との間に、スイッチング素子Ｓ１（下側スイッチング素子）と直列に設けられる。コイルＬ２の上側端子はスイッチング素子Ｓ２のソース端子に接続され、コイルＬ２の下側端子はアーム接続点に接続される。ダイオードＤ２は、スイッチング素子Ｓ１およびコイルＬ２を経由せずにスイッチング素子Ｓ２のソース端子と端子Ｔ２とを結ぶ経路上に、アノード端子を端子Ｔ２の側に、カソード端子をスイッチング素子Ｓ１のソース端子の側にして設けられる。
【００６０】
スイッチング素子Ｓ１、Ｓ２のゲート端子には、それぞれ、制御信号ＣＳ１、ＣＳ２が与えられる。本実施形態では、制御信号ＣＳ２は所定のデューティー比を有するＰＷＭ信号であり、制御信号ＣＳ１は制御信号ＣＳ２に対して相補的に変化する信号である。ただし、制御信号ＣＳ２がローレベルに変化してから制御信号ＣＳ１がハイレベルに変化するまでの間には第１デッドタイムが設けられ、制御信号ＣＳ１がローレベルに変化してから制御信号ＣＳ２がハイレベルに変化するまでの間には第２デッドタイムが設けられる。
【００６１】
電源回路３０は、電源回路１０と同様に動作する。以下、コイルＬ２を流れる電流をＩＬ２、スイッチング素子Ｓ１を流れる電流をＩＳ１、ダイオードＤ２の順方向電圧をＶｆ２、端子Ｔ３の電位をＶｏｕｔとする。
【００６２】
スイッチング素子Ｓ１がオフ状態で、スイッチング素子Ｓ２がオン状態のときに、端子Ｔ１、Ｔ２の間にスイッチング素子Ｓ２とコイルＬ２、Ｌ０を経由する電流が流れ、コイルＬ０、Ｌ２にエネルギーが蓄積される。次に、スイッチング素子Ｓ２がオン状態からオフ状態に変化する。スイッチング素子Ｓ２が完全なオフ状態に変化した以降、電流ＩＬ２の全体がダイオードＤ２を経由する電流になる。
【００６３】
次に第１デッドタイムの後に、スイッチング素子Ｓ１がオフ状態からオン状態に変化する。スイッチング素子Ｓ１がオン状態に変化した以降、コイルＬ０には、ダイオードＤ２とコイルＬ２を経由する電流、および、スイッチング素子Ｓ１を経由する電流が流れる。スイッチング素子Ｓ１を流れる電流は低抵抗のチャネル領域を流れるので、スイッチング素子Ｓ１のドレイン電位は、スイッチング素子Ｓ１のソース電位と同じく基準電位（０Ｖ）になる。ダイオードＤ２のアノード電位はカソード電位よりも順方向電圧の分だけ低くなるので、ダイオードＤ２のカソード電位は（−Ｖｆ２）になる。したがって、図９において上向き方向を正としたとき、コイルＬ２の両端電圧は（−Ｖｆ２）になる。コイルＬ２の両端に負の電圧が印加されるので、電流ＩＬ２は減少する。電流ＩＳ１は、電流ＩＬ２の減少分だけ増加する。
【００６４】
次に電流ＩＬ２が十分に少なくなった後に（好ましくは、電流ＩＬ２がほぼゼロになった後に）、スイッチング素子Ｓ１がオン状態からオフ状態に変化する。次に第２デッドタイムの後に、スイッチング素子Ｓ２がオフ状態からオン状態に変化する。このようにスイッチング素子Ｓ２は、スイッチング素子Ｓ１の内蔵ダイオードＢ１に電流が流れている間にオフ状態からオン状態に変化する。スイッチング素子Ｓ２がオン状態に変化すると、スイッチング素子Ｓ２のソース電位は、直ちに電源電位（端子Ｔ１の電位）に上昇する。一方、コイルＬ２の電流制限作用によって、スイッチング素子Ｓ１のドレイン電位はすぐには上昇しない。コイルＬ２には、コイルＬ２の両端電圧に応じた電流が徐々に流れる。したがって、スイッチング素子Ｓ２のオン状態への変化よりも遅れて、コイルＬ２とスイッチング素子Ｓ２を通過する電流が流れ始める。
【００６５】
しばらくすると、電流ＩＳ１は流れなくなる。これに伴い、スイッチング素子Ｓ１のドレイン電位は上昇し、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流がスイッチング素子Ｓ２に流れる。しかし、リカバリー電流が流れ始めるときに、スイッチング素子Ｓ２のソース電位は既に上昇しており（好ましくは、ほぼ電源電位にまで上昇しており）、スイッチング素子Ｓ２のドレイン−ソース間電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。このため、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流に起因するスイッチング損失は小さい。
【００６６】
また、スイッチング素子Ｓ２がオフ状態からオン状態に変化したときには、ダイオードＤ２のリカバリー電流がスイッチング素子Ｓ２に流れる。しかし、スイッチング素子Ｓ１がオフ状態からオン状態に変化したときに、それまでダイオードＤ２に流れていた電流はスイッチング素子Ｓ１に流れ、ダイオードＤ２に流れる電流は減少している。このようにダイオードＤ２に流れる電流が少ないときにリカバリー現象が起きるので、ダイオードＤ２のリカバリー電流は少なく、ダイオードＤ２のリカバリー電流に起因するスイッチング損失も小さい。
【００６７】
本実施形態に係る電源回路３０によれば、スイッチング素子Ｓ２をパルス幅変調制御する降圧回路について、ダイオードＤ２のリカバリー電流、および、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流に起因するスイッチング損失を低減することができる。
【００６８】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る電源回路の回路図である。図１０に示す電源回路４０は、第３の実施形態に係る電源回路３０についてコイルＬ２を設ける位置を変更したものである。電源回路３０では、コイルＬ２は、パルス幅変調制御されるスイッチング素子Ｓ２と同じアーム回路（上側アーム回路）に設けられる。コイルＬ２の上側端子はスイッチング素子Ｓ２のソース端子に接続され、コイルＬ２の下側端子はアーム接続点に接続される。
【００６９】
これに対して本実施形態に係る電源回路４０では、コイルＬ２は、パルス幅変調制御されるスイッチング素子Ｓ２とは異なるアーム回路（下側アーム回路）に設けられる。コイルＬ２の上側端子はアーム接続点に接続され、コイルＬ２の下側端子はスイッチング素子Ｓ１のドレイン端子（下側スイッチング素子の上側端子）に接続される。電源回路４０は、電源回路３０と同様に動作する。
【００７０】
本実施形態に係る電源回路４０によれば、第３の実施形態と同様に、スイッチング素子Ｓ２をパルス幅変調制御する降圧回路について、ダイオードＤ２のリカバリー電流、および、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流に起因するスイッチング損失を低減することができる。
【００７１】
図１１は、本発明の第４の実施形態の変形例に係る電源回路の構成を示すブロック図である。図１１に示す電源回路４５は、第３の実施形態に係る電源回路３０についてコイルＬ２を設ける位置を変更したものである。電源回路４５では、コイルＬ２は、パルス幅変調制御されるスイッチング素子Ｓ２とは異なるアーム回路に設けられる。コイルＬ２の上側端子はスイッチング素子Ｓ１のソース端子（下側スイッチング素子の下側端子）に接続され、コイルＬ２の下側端子は端子Ｔ２（下側アーム回路の下側端子）に接続される。電源回路４５は、電源回路３０、４０と同様に動作する。
【００７２】
本変形例に係る電源回路４５によれば、第３および第４の実施形態と同様に、スイッチング素子Ｓ２をパルス幅変調制御する降圧回路について、ダイオードＤ２のリカバリー電流に起因するスイッチング損失を低減することができる。また、スイッチング素子Ｓ２がオン状態に変化したときに、スイッチング素子Ｓ１のソース端子の電位は、コイルＬ２の作用によって、スイッチング素子Ｓ２のソース端子の電位よりも遅れて変化する。このため、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流が流れるときに、スイッチング素子Ｓ２の両端電圧は既に十分に小さくなっている（好ましくは、ほぼゼロになっている）。したがって、スイッチング素子Ｓ１の内蔵ダイオードＢ１のリカバリー電流に起因するスイッチング損失も低減することができる。
【００７３】
なお、電源回路４０ではコイルＬ２をスイッチング素子Ｓ１のドレイン側に設け、電源回路４５ではコイルＬ１をスイッチング素子Ｓ１のソース側に設けることとしたが、スイッチング素子Ｓ１のドレイン側とソース側にコイルを設けた電源回路を構成してもよい。
【００７４】
（第５の実施形態）
第５の実施形態では、第１〜第４の実施形態に係る電源回路を複数備えた電源装置について説明する。図１２は、本発明の第５の実施形態に係る電源装置の回路図である。図１２に示す電源装置５０は、第１の実施形態に係る電源回路１０を２個備えたインバータである。電源装置５０は、スイッチング素子Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂ、コイルＬ０ａ、Ｌ１ａ、Ｌ０ｂ、Ｌ１ｂ、ダイオードＤ１ａ、Ｄ１ｂ、入力コンデンサＣ１ａ、Ｃ１ｂ、および、平滑コンデンサＣ３を備えている。電源装置５０は、外部接続用の端子Ｔ１ａ〜Ｔ３ａ、Ｔ１ｂ〜Ｔ３ｂを有する。端子Ｔ１ａ、Ｔ２ａには直流電源１ａが接続され、端子Ｔ１ｂ、Ｔ２ｂには直流電源１ｂが接続され、端子Ｔ３ａ、Ｔ３ｂには出力負荷として交流負荷３が接続される。端子Ｔ２ａ、Ｔ２ｂには基準電位が与えられる。直流電源１ａ、１ｂは同じレベルの電圧を出力する。
【００７５】
コイルＬ１ａの一方の端子（下側端子）は、スイッチング素子Ｓ１ａのドレイン端子とダイオードＤ１ａのアノード端子に接続される。コイルＬ１ａの他方の端子（上側端子）は、スイッチング素子Ｓ２ａのソース端子とコイルＬ０ａの一方の端子（図１２では左側の端子）に接続される。コイルＬ０ａの他方の端子（図１２では右側の端子）は、端子Ｔ３ａに接続される。スイッチング素子Ｓ２ａのドレイン端子とダイオードＤ１ａのカソード端子は、端子Ｔ１ａに接続される。スイッチング素子Ｓ１ａのソース端子は、端子Ｔ２ａに接続される。入力コンデンサＣ１ａは、端子Ｔ１ａ、Ｔ２ａの間に設けられる。
【００７６】
スイッチング素子Ｓ１ｂ、Ｓ２ｂ、コイルＬ０ｂ、Ｌ１ｂ、ダイオードＤ１ｂ、および、入力コンデンサＣ１ｂは、スイッチング素子Ｓ１ａ、Ｓ２ａ、コイルＬ０ａ、Ｌ１ａ、ダイオードＤ１ａ、および、入力コンデンサＣ１ａと同様の形態に接続される。平滑コンデンサＣ３は、端子Ｔ３ａ、Ｔ３ｂの間に設けられる。なお、電源装置５０は、入力コンデンサＣ１ａ、Ｃ１ｂを備えていなくてもよく、平滑コンデンサＣ３を備えていなくてもよい。また、端子Ｔ１ａと端子Ｔ１ｂを共通化すると共に、端子Ｔ２ａと端子Ｔ２ｂを共通化し、得られた２個の端子の間に単一の電源を接続してもよい。この場合、入力コンデンサＣ１ａと入力コンデンサＣ１ｂを共通化してもよい。
【００７７】
スイッチング素子Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂのゲート端子には、制御信号ＣＳ１ａ、ＣＳ２ａ、ＣＳ１ｂ、ＣＳ２ｂがそれぞれ与えられる。電源装置５０は、交流の１周期を前半と後半に分割する。周期の前半では、制御信号ＣＳ１ｂはローレベルに、制御信号ＣＳ２ｂはハイレベルに固定され、制御信号ＣＳ１ａはＰＷＭ信号になる。制御信号ＣＳ２ａは、制御信号ＣＳ１ａに対して相補的に変化する。スイッチング素子Ｓ２ａは、スイッチング素子Ｓ１ａのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ１ａは、スイッチング素子Ｓ２ａの内蔵ダイオードＢ２ａに電流が流れている間にオフ状態からオン状態に変化する。このとき端子Ｔ３ａの電位は端子Ｔ３ｂの電位よりも低いので、電流は端子Ｔ３ｂから交流負荷３を経由して端子Ｔ３ａに（図１２では左方向に）流れる。制御信号ＣＳ１ａのデューティー比は、正弦波の半周期と同様に変化する。したがって、周期の前半で交流負荷３に印加される電圧は、正弦波の半周期と同様に変化する。
【００７８】
周期の後半では、制御信号ＣＳ１ａはローレベルに、制御信号ＣＳ２ａはハイレベルに固定され、制御信号ＣＳ１ｂはＰＷＭ信号になる。制御信号ＣＳ２ｂは、制御信号ＣＳ１ｂに対して相補的に変化する。スイッチング素子Ｓ２ｂは、スイッチング素子Ｓ１ｂのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ１ｂは、スイッチング素子Ｓ２ｂの内蔵ダイオードＢ２ｂに電流が流れている間にオフ状態からオン状態に変化する。このとき端子Ｔ３ａの電位は端子Ｔ３ｂの電位よりも高いので、電流は端子Ｔ３ａから交流負荷３を経由して端子Ｔ３ｂに（図１２では右方向に）流れる。制御信号ＣＳ１ｂのデューティー比は、正弦波の半周期と同様に変化する。したがって、周期の後半で交流負荷３に印加される電圧は、正弦波の半周期と同様に変化する。このようにして、電源装置５０は交流負荷３を２相駆動する。
【００７９】
このように電源装置５０は、周期の前半ではスイッチング素子Ｓ１ａをパルス幅変調制御し、周期の後半ではスイッチング素子Ｓ１ｂをパルス幅変調制御する。周期の前半でも周期の後半でも、パルス幅は正弦波と同様に変化する。したがって、電源装置５０によれば、正弦波状に変化する電圧を生成して、交流負荷３を２相駆動することができる。
【００８０】
また、電源装置５０によれば、第１の実施形態と同様に、ダイオードＤ１ａ、Ｄ１ｂのリカバリー電流、および、スイッチング素子Ｓ２ａ、Ｓ２ｂの内蔵ダイオードＢ２ａ、Ｂ２ｂに起因するスイッチング損失を低減することができる。このように複数の電源回路を備えた電源装置について、スイッチング損失を低減することができる。
【００８１】
図１２に示す電源装置５０は、２個の電源回路１０を備え、２相駆動を行うインバータである。同様の方法で、３個の電源回路１０を備え、３相駆動を行うインバータを構成することができる。３相駆動を行うインバータは、例えば、モータの駆動などに用いられる。また、同様の方法で、第１〜第４の実施形態またはこれらの変形例に係る電源回路を複数備え、多相駆動を行うインバータを構成することもできる。
【００８２】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係る電源装置の回路図である。図１３に示す電源装置６０は、第５の実施形態に係る電源装置５０に対して、コイルＬ２ａ、Ｌ２ｂ、ダイオードＤ２ａ、Ｄ２ｂ、および、電流制限回路Ｘ１ａ、Ｘ２ａ、Ｘ１ｂ、Ｘ２ｂを追加したものである。以下、第５の実施形態との相違点を説明し、第５の実施形態との共通点については説明を省略する。
【００８３】
コイルＬ１ａの一方の端子（下側端子）は、スイッチング素子Ｓ１ａのドレイン端子とダイオードＤ１ａのアノード端子に接続される。コイルＬ１ａの他方の端子（上側端子）は、コイルＬ２ａの一方の端子（下側端子）とコイルＬ０ａの一方の端子（図１３では左側の端子）に接続される。コイルＬ２ａの他方の端子（上側端子）は、スイッチング素子Ｓ２ａのソース端子と電流制限回路Ｘ２ａの一方の端子（図１３では上側の端子）に接続される。コイルＬ０ａの他方の端子（図１３では右側の端子）は、端子Ｔ３ａに接続される。ダイオードＤ１ａのカソード端子は、電流制限回路Ｘ１ａの一方の端子（図１３では下側の端子）に接続される。スイッチング素子Ｓ２ａのドレイン端子と電流制限回路Ｘ１ａの他方の端子（図１３では上側の端子）は、端子Ｔ１ａに接続される。電流制限回路Ｘ２ａの他方の端子（図１３では下側の端子）は、ダイオードＤ２ａのカソード端子に接続される。スイッチング素子Ｓ１のソース端子とダイオードＤ２ａのアノード端子は、端子Ｔ２ａに接続される。
【００８４】
スイッチング素子Ｓ１ｂ、Ｓ２ｂ、コイルＬ０ｂ〜Ｌ２ｂ、ダイオードＤ１ｂ、Ｄ２ｂ、入力コンデンサＣ１ｂ、および、端子Ｔ１ｂ、Ｔ２ｂは、スイッチング素子Ｓ１ａ、Ｓ２ａ、コイルＬ０ａ〜Ｌ２ａ、ダイオードＤ１ａ、Ｄ２ａ、入力コンデンサＣ１ａ、および、端子Ｔ１ａ、Ｔ２ａと同様の形態に接続される。電流制限回路Ｘ１ａ、Ｘ２ａ、Ｘ１ｂ、Ｘ２ｂは、例えば、抵抗素子、ダイオード、複数のダイオードの直列体、あるいは、これらを直列に接続した回路を含んでいる（図６Ａおよび図６Ｂを参照）。
【００８５】
スイッチング素子Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂのゲート端子には、制御信号ＣＳ１ａ、ＣＳ２ａ、ＣＳ１ｂ、ＣＳ２ｂがそれぞれ与えられる。電源装置６０は、交流の１周期を前半と後半に分割する。周期の前半では、制御信号ＣＳ１ａ、ＣＳ２ｂはＰＷＭ信号になり、制御信号ＣＳ２ａは制御信号ＣＳ１ａに対して相補的に変化し、制御信号ＣＳ１ｂは制御信号ＣＳ２ｂに対して相補的に変化する。スイッチング素子Ｓ２ａは、スイッチング素子Ｓ１ａのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ１ａは、スイッチング素子Ｓ２ａの内蔵ダイオードＢ２ａに電流が流れている間にオフ状態からオン状態に変化する。スイッチング素子Ｓ１ｂは、スイッチング素子Ｓ２ｂのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ２ｂは、スイッチング素子Ｓ１ｂの内蔵ダイオードＢ１ｂに電流が流れている間にオフ状態からオン状態に変化する。
【００８６】
周期の後半では、制御信号ＣＳ２ａ、ＣＳ１ｂはＰＷＭ信号になり、制御信号ＣＳ１ａは制御信号ＣＳ２ａに対して相補的に変化し、制御信号ＣＳ２ｂは制御信号ＣＳ１ｂに対して相補的に変化する。スイッチング素子Ｓ１ａは、スイッチング素子Ｓ２ａのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ２ａは、スイッチング素子Ｓ１ａの内蔵ダイオードＢ１ａに電流が流れている間にオフ状態からオン状態に変化する。スイッチング素子Ｓ２ｂは、スイッチング素子Ｓ１ｂのオフ期間の一部でオン状態になり、それ以外ではオフ状態になる。スイッチング素子Ｓ１ｂは、スイッチング素子Ｓ２ｂの内蔵ダイオードＢ２ｂに電流が流れている間にオフ状態からオン状態に変化する。
【００８７】
このように電源装置６０に含まれる一方の電源回路（図１３では左側の電源回路。以下、第１電源回路という）では、下側アーム回路にスイッチング素子Ｓ１ａとコイルＬ１ａが設けられ、上側アーム回路にスイッチング素子Ｓ２ａとコイルＬ２ａが設けられる。コイルＬ０ａの一方の端子は、アーム接続点に接続される。コイルＬ１ａの下側端子はスイッチング素子Ｓ１のドレイン端子（下側スイッチング素子の上側端子）に接続され、コイルＬ１ａの上側端子はアーム接続点に接続される。コイルＬ２ａの下側端子はアーム接続点に接続され、コイルＬ２ａの上側端子はスイッチング素子Ｓ２のソース端子（上側スイッチング素子の下側端子）に接続される。ダイオードＤ１ａは、スイッチング素子Ｓ２ａおよびコイルＬ１ａ、Ｌ２ａを経由せずにスイッチング素子Ｓ１ａのドレイン端子と端子Ｔ１ａ（上側アーム回路の上側端子）とを結ぶ第１経路上に、アノード端子をスイッチング素子Ｓ１ａのドレイン端子の側に、カソード端子を端子Ｔ１ａの側にして設けられる。電流制限回路Ｘ１ａは、第１経路上にダイオードＤ１ａと直列に設けられる。ダイオードＤ２ａは、スイッチング素子Ｓ１ａおよびコイルＬ１ａ、Ｌ２ａを経由せずにスイッチング素子Ｓ２ａのソース端子と端子Ｔ２ａ（下側アーム回路の下側端子）とを結ぶ第２経路上に、アノード端子を端子Ｔ２ａの側に、カソード端子をスイッチング素子Ｓ２ａのソース端子の側にして設けられる。電流制限回路Ｘ２ａは、第２経路上にダイオードＤ２ａと直列に設けられる。
【００８８】
第１電源回路は、スイッチング素子Ｓ１ａがパルス幅変調制御され、スイッチング素子Ｓ１ｂがスイッチング素子Ｓ１ａのオフ期間の一部でオン状態になる周期の前半（第１期間）と、スイッチング素子Ｓ１ｂがパルス幅変調制御され、スイッチング素子Ｓ１ａがスイッチング素子Ｓ１ｂのオフ期間の一部でオン状態になる周期の後半（第２期間）とを有する。周期の前半では、スイッチング素子Ｓ１ａはスイッチング素子Ｓ１ｂの内蔵ダイオードＢ１ｂに電流が流れている間にオフ状態からオン状態に変化し、周期の後半では、スイッチング素子Ｓ１ｂはスイッチング素子Ｓ１ａの内蔵ダイオードＢ１ｂに電流が流れている間にオフ状態からオン状態に変化する。
【００８９】
このように電源装置６０は、周期の前半ではスイッチング素子Ｓ１ａ、Ｓ２ｂをパルス幅変調制御し、周期の後半ではスイッチング素子Ｓ１ｂ、Ｓ２ａをパルス幅変調制御する。電源装置６０によれば、２個のスイッチング素子をパルス幅変調制御することにより、生成する電圧を正弦波に近づけて、より正確に交流負荷３を２相駆動することができる。
【００９０】
また、電源装置６０によれば、第５の実施形態と同様に、ダイオードＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂのリカバリー電流、および、スイッチング素子Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂの内蔵ダイオードＢ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂに起因するスイッチング損失を低減することができる。このように複数の電源回路を備えた電源装置について、スイッチング損失を低減することができる。
【００９１】
以下、電源装置６０に電流制限回路Ｘ１ａ、Ｘ２ａ、Ｘ１ｂ、Ｘ２ｂを設けることによる効果を説明する。ここでは、比較例として、第１電源回路から電流制限回路Ｘ１ａ、Ｘ１ｂを削除した回路（第４比較例）を考える。
【００９２】
第４比較例に係る電源回路において、スイッチング素子Ｓ２ａの内蔵ダイオードＢ２ａに電流が流れている間に、スイッチング素子Ｓ１ａがオフ状態からオン状態に変化したとする。このとき、コイルＬ２ａにはスイッチング素子Ｓ２ａの内蔵ダイオードＢ２ａのリカバリー電流が流れ、コイルＬ１ａとスイッチング素子Ｓ１ａにはリカバリー電流とコイルＬ０ａを通過する電流とが流れる（図１４Ａを参照）。特にスイッチング素子Ｓ２ａとしてスーパージャンクションＭＯＳＦＥＴを用いた場合には、スイッチング素子Ｓ２ａのソース−ドレイン間容量の充電電流も流れる。
【００９３】
コイルＬ２ａにリカバリー電流や充電電流が流れると、コイルＬ２ａにエネルギーが蓄積される。このため、スイッチング素子Ｓ１ａがオン状態になった後も、ダイオードＤ２ａとコイルＬ２ａ、Ｌ１ａとスイッチング素子Ｓ１ａを経由する循環電流が流れ続ける（図１４Ｂを参照）。コイルＬ０ａを流れる電流よりも多い循環電流がスイッチング素子Ｓ１ａに流れるので、スイッチング素子Ｓ１ａが必要以上に発熱し、放熱が困難になる。また、スイッチング素子Ｓ１ａがオン状態からオフ状態に変化するときのスイッチング損失も増大する。
【００９４】
これに対して、電源装置６０の第１電源回路に抵抗素子を含む電流制限回路Ｘ１ａ、Ｘ２ａを設けた場合を考える。この場合、ダイオードＤ２ａとコイルＬ２ａ、Ｌ１ａとスイッチング素子Ｓ１ａを経由する循環電流は、電流制限回路Ｘ２ａ内の抵抗素子によって熱エネルギーに変換されて減少する。同様に、ダイオードＤ１ａとスイッチング素子Ｓ２ａとコイルＬ２ａ、Ｌ１ａを経由する循環電流も、電流制限回路Ｘ１ａ内の抵抗素子によって熱エネルギーに変換されて減少する。したがって、電流制限回路Ｘ１ａ、Ｘ２ａを有する第１電源回路によれば、スイッチング素子Ｓ１ａとダイオードＤ２ａを経由する循環電流、および、スイッチング素子Ｓ２ａとダイオードＤ１ａを経由する循環電流を低減し、スイッチング素子Ｓ１ａ、Ｓ２ａにおける発熱量を低減することができる。
【００９５】
なお、以上に示す各実施形態の特徴を、その性質に反しない限り任意に組みあわせて、複数の実施形態の特徴を合わせ持つ電源装置および電源回路を構成することができる。
【００９６】
以上に示すように、本発明の電源回路および電源装置によれば、スイッチング損失を低減することができる。
【符号の説明】
【００９７】
１０、１５、２０、２５、３０、４０、４５…電源回路
５０、６０…電源装置
Ｓ１…スイッチング素子（下側スイッチング素子）
Ｓ２…スイッチング素子（上側スイッチング素子）
Ｌ０…コイル
Ｌ１、Ｌ２…コイル（電流制限コイル）
Ｄ１、Ｄ２…ダイオード
Ｃ１…入力コンデンサ
Ｃ２…出力コンデンサ
Ｃ３…平滑コンデンサ
Ｘ１、Ｘ２…電流制限回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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