(57)【要約】【課題】貫通電極を有する半導体装置においてクラックの発生位置を検出する。【解決手段】第１の配線４１と、第１の配線４１に沿って配置され、半導体基板を貫通する複数の貫通電極ＴＳＶと、接地電位ＶＳＳが供給される第２の配線４２と、第１の配線４１と第２の配線４２との間に、互いに並列に接続された複数の抵抗回路５０〜５３と、一方の入力端子が第１の配線４１の一端に接続された比較回路４５と、比較回路４５の他方の入力端子に接続され、比較回路４５に参照電圧ＶＲＥＦを供給する電圧発生回路４６とを備える。本発明によれば、貫通電極の周囲に生じているクラックの発生位置を容易に特定することが可能となる。【選択図】図６
2015232500.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の配線と、
前記第１の配線に沿って配置された複数の貫通電極であって、それぞれが前記半導体基板を貫通する複数の貫通電極と、
第１の電位が供給される第２の配線と、
前記第１の配線と前記第２の配線との間に、互いに並列に接続された複数の第１の抵抗回路と、
一方の入力端子が前記第１の配線の一端に接続された比較回路と、
前記比較回路の他方の入力端子に接続され、比較回路に参照電圧を供給する電圧発生回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数の第１の抵抗回路のそれぞれは、第１のスイッチ回路と第１の抵抗素子とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の上に形成された第１の配線層を更に含み、
前記第１の配線は、前記第１の配線層として形成され、
前記複数の第１の抵抗回路のそれぞれの第１の抵抗素子は、前記半導体基板に拡散層として形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の上に形成され、第１及び第２の配線層を含む複数の配線層をさらに備え、
前記第１の配線は、少なくとも前記第１の配線層として形成される第１の部分と、少なくとも前記第２の配線層として形成される第２の部分とを含み、
前記複数の第１の抵抗回路のそれぞれの第１の抵抗素子は、前記半導体基板に拡散層として形成されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記電圧発生回路は、前記比較回路の前記他方の入力端子と前記第２の配線との間に、互いに並列に接続された複数の第２の抵抗回路を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数の第２の抵抗回路のそれぞれは、第２のスイッチ回路と第２の抵抗素子とを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置はさらに、前記複数の第２の抵抗回路のそれぞれの前記第２のスイッチ回路を制御する第１の抵抗制御回路を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第１の抵抗回路のそれぞれは、第１のスイッチトキャパシタ回路を含み、前記半導体装置は、さらに、前記複数の第１の抵抗回路のそれぞれの前記第１のスイッチトキャパシタ回路を制御する第２の抵抗制御回路を備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記電圧発生回路は、前記比較回路の前記他方の入力端子と前記第２の電源線との間に、互いに並列に接続された複数の第２の抵抗回路であって、それぞれ第２のスイッチトキャパシタ回路を含む複数の第２の抵抗回路を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体装置はさらに、前記複数の第２の抵抗回路のそれぞれの前記第２のスイッチトキャパシタ回路を制御する第３の抵抗制御回路を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第２の電位が供給される第３の配線をさらに備え、
前記第１の配線の前記一端と前記第３の配線との間に接続された第３のスイッチ回路をさらに含むことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記比較回路の出力端子に共通に接続された複数のラッチ回路をさらに備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記複数の貫通電極は、第１の方向に少なくとも２列で並んで配置され、
前記第１の配線は、前記第１の方向に、前記複数の貫通電極の間を縫うようにジグザグに延伸することを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記複数の貫通電極は、第１の方向に少なくとも２列で並んで配置され、
前記第１の配線は、前記第１の方向に前記複数の貫通電極の間を通過して一直線に配置されることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数の貫通電極は、第１の方向に一列で並んで配置され、
前記第１の配線は、前記第１の方向に一直線に配置されることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１の配線は、前記複数の貫通電極を囲むように延伸することを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１７】
データを保持する複数のメモリセルが行列状に配置されたメモリセルアレイをさらに含むことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
光電変換を行う複数の画素が行列状に配置された画素アレイをさらに含むことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１９】
第１のチップと、
第１のチップに積層された第２のチップと、を備え、
前記第１のチップは、
前記半導体基板上に形成された第１の配線と、
前記第１の配線に沿って配置された複数の貫通電極であって、それぞれが前記半導体基板を貫通する複数の貫通電極と、
第１の電位が供給される第２の配線と、
前記第１の配線と前記第２の配線との間に、互いに並列に接続された複数の第１の抵抗回路と、
一方の入力端子が前記第１の配線の一端に接続された比較回路と、
前記比較回路の他方の入力端子に接続され、比較回路に参照電圧を供給する電圧発生回路と
を含み、
前記第２のチップは、
前記複数の貫通電極にそれぞれ接続される複数の電極を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体基板を貫通して設けられた貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
近年、貫通電極を有する半導体装置が注目されている。貫通電極は、半導体基板を貫通して設けられた電極であり、積層された他の半導体装置との電気的に接続に用いられる。しかしながら、半導体装置を積層する際、貫通電極及びその周囲には強い応力がかかることから、貫通電極の周囲にクラックが生じることがあった。このようなクラックは、特許文献１に記載されたクラックチェック配線を用いて検出することが可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９７５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、クラックの発生の有無については正しく検出できるものの、クラックの発生位置を特定することは困難であった。今後、より信頼性の高い積層型の半導体装置を提供するためには、クラックが発生しやすい位置を設計段階において特定することが重要になると考えられる。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、半導体基板と、前記半導体基板上に形成された第１の配線と、前記第１の配線に沿って配置された複数の貫通電極であって、それぞれが前記半導体基板を貫通する複数の貫通電極と、第１の電位が供給される第２の配線と、前記第１の配線と前記第２の配線との間に、互いに並列に接続された複数の第１の抵抗回路と、一方の入力端子が前記第１の配線の一端に接続された比較回路と、前記比較回路の他方の入力端子に接続され、比較回路に参照電圧を供給する電圧発生回路と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、第１のチップと、第１のチップに積層された第２のチップと、を備え、前記第１のチップは、前記半導体基板上に形成された第１の配線と、前記第１の配線に沿って配置された複数の貫通電極であって、それぞれが前記半導体基板を貫通する複数の貫通電極と、第１の電位が供給される第２の配線と、前記第１の配線と前記第２の配線との間に、互いに並列に接続された複数の第１の抵抗回路と、一方の入力端子が前記第１の配線の一端に接続された比較回路と、前記比較回路の他方の入力端子に接続され、比較回路に参照電圧を供給する電圧発生回路とを含み、前記第２のチップは、前記複数の貫通電極にそれぞれ接続される複数の電極を含むことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、貫通電極の周囲に生じているクラックの発生位置を容易に特定することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置１０の構成を示す模式図である。
【図２】メモリチップＣ０のレイアウトを示す略平面図である。
【図３】貫通電極ＴＳＶの構造を説明するための断面図である。
【図４】変形例による貫通電極ＴＳＶの構造を説明するための断面図である。
【図５】メモリチップＣ０の構成を示すブロック図である。
【図６】第１の実施形態によるクラックチェックテスト回路２８の回路図である。
【図７】テストコントローラ８０の構成を示すブロック図である。
【図８】クラックチェックテスト回路２８の動作を説明するためのタイミング図である。
【図９】変形例による第１の配線４１のレイアウトを説明するための模式図である。
【図１０】第２の実施形態によるクラックチェックテスト回路２８において用いる放電回路４４Ａの回路図である。
【図１１】第２の実施形態によるクラックチェックテスト回路２８において用いる放電回路４７Ａの回路図である。
【図１２】第２の実施形態によるクラックチェックテスト回路２８において用いるテストコントローラ８０Ａの回路図である。
【図１３】変形例によるメモリチップＣ０の構成を示すブロック図である。
【図１４】ワイドＩＯ型の半導体装置１０Ｂの構成を示すブロック図である。
【図１５】半導体装置１０Ｂの構成を示す模式図である。
【図１６】本発明をイメージセンサに適用した例による半導体装置１００の構成を示す略断面図である。
【図１７】（ａ）は第１の半導体チップ１１０のレイアウトを示す平面図であり、（ｂ）は第２の半導体チップ１２０のレイアウトを示す平面図である。
【図１８】半導体装置１００のブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について詳細に説明する。
【００１０】
図１は、本発明の一実施形態による半導体装置１０の構成を示す模式図である。
【００１１】
図１に示す半導体装置１０は、例えばＨＢＭ（High Bandwidth Memory）と呼ばれるメモリデバイスであり、インターポーザ１１と、コントローラ１２と、バッファダイ１３と、４枚のメモリチップＣ０〜Ｃ３とを備えて構成される。詳細については後述するが、各メモリチップＣ０〜Ｃ３はそれぞれ２つのチャネルを有している。したがって、半導体装置１０の全体としては、メモリチップの枚数の２倍のチャネルが存在することになる。ＨＢＭでは、これらのチャネルが互いに独立して動作するため、コントローラ１２と各メモリチップＣ０〜Ｃ３との間の信号パスはチャネルごとに独立して設けられる。
【００１２】
コントローラ１２はメモリチップＣ０〜Ｃ３を制御する半導体デバイスであり、メモリチップＣ０〜Ｃ３に対してコマンドアドレス信号ＣＡなどの各種信号を供給するとともに、メモリチップＣ０〜Ｃ３との間でデータ信号ＤＱの送受信を行う。コントローラ１２は、下面に形成される複数のマイクロバンプ２０によりインターポーザ１１の上面に実装されている。
【００１３】
バッファダイ１３は、裏面に形成される複数の裏面バンプ２１と、主面に形成される複数のマイクロバンプ２０との間でピッチの変換を行う半導体チップである。裏面バンプ２１とマイクロバンプ２０の接続は、半導体基板を貫通する貫通電極ＴＳＶによって実現される。バッファダイ１３は、下面に形成される複数のマイクロバンプ２０により、インターポーザ１１の上面に実装される。
【００１４】
バッファダイ１３の上面には、メモリチップＣ０〜Ｃ３がこの順に積層される。メモリチップＣ０〜Ｃ３は、いずれもフェイスダウン方式で積層されており、チップの表面に設けられた表面バンプ２２が下層に位置するチップの裏面バンプ２１に接合され、チップの裏面に設けられた裏面バンプ２１が上層に位置するチップの表面バンプ２２に接合されている。メモリチップＣ０〜Ｃ２にそれぞれ設けられた裏面バンプ２１と表面バンプ２２は、該半導体基板を貫通して設けられた貫通電極ＴＳＶを介して接続されている。
【００１５】
メモリチップＣ０〜Ｃ３は互いに同一のマスクを用いて作製され、実質的に同一の構造を有している。但し、最上層に位置するメモリチップＣ３は、裏面バンプ２１を設ける必要がないことから、貫通電極ＴＳＶを省略することができる。
【００１６】
図２は、メモリチップＣ０のレイアウトを示す略平面図である。
【００１７】
図２に示すように、メモリチップＣ０は、Ｙ方向に分割された２つのチャネルＣｈ０，Ｃｈ１を備えている。チャネルＣｈ０，Ｃｈ１はそれぞれ２つのメモリセルアレイ２３を備えている。図示しないが、メモリセルアレイ２３は、データを保持する複数のメモリセルが行列状に配置された構成を有している。そして、これら２つのメモリセルアレイ２３間には、Ｘ方向の中央部においてＹ方向に延在する周辺回路領域２４が配置される。周辺回路領域２４は、後述するアクセス制御回路、入出力回路、クラックチェックテスト回路などが配置される領域である。さらに、メモリセルアレイ２３と周辺回路領域２４との間には、ＴＳＶ領域２５が配置される。ＴＳＶ領域２５は、多数の貫通電極ＴＳＶが行列状に配置される領域である。
【００１８】
他のメモリチップＣ１〜Ｃ３についても、基本的に図２に示したメモリチップＣ０と同じ構成を有している。但し、最上層に位置するメモリチップＣ３については、上述の通り、貫通電極ＴＳＶを設ける必要はない。
【００１９】
図３は、貫通電極ＴＳＶの構造を説明するための断面図である。
【００２０】
図３に示すように、半導体基板３０の主面３０ａには、酸化シリコンなどからなる層間絶縁膜３１〜３４がこの順に積層され、さらに、最上層に位置する層間絶縁膜３４の表面は窒化膜あるいは酸窒化膜などからなる保護絶縁膜３５で覆われている。半導体基板３０の主面３０ａには、ゲート電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄを含むＭＯＳトランジスタＴが形成されている。ゲート電極Ｇは層間絶縁膜３１に埋め込まれており、最下層の配線層を構成する。
【００２１】
上下に隣接する層間絶縁膜３１〜３４間には、配線層Ｌ１〜Ｌ３が設けられており、これにより多層配線構造が実現されている。具体的には、層間絶縁膜３１，３２間には配線層Ｌ１が設けられ、層間絶縁膜３２，３３間には配線層Ｌ２が設けられ、層間絶縁膜３３，３４間には配線層Ｌ３が設けられる。また、最上層に位置する層間絶縁膜３４の表面には、配線層Ｌ４が設けられる。そして、各層間絶縁膜３１〜３４にはスルーホール導体ＴＨが設けられ、これにより上下に隣接するゲート電極Ｇ、配線層Ｌ１〜Ｌ４が相互に接続される。
【００２２】
さらに、図３に示す例では、半導体基板３０及び層間絶縁膜３１を貫通する貫通電極ＴＳＶが設けられる。貫通電極ＴＳＶの一端は、配線層Ｌ１に設けられた配線部分Ｍ１に接続され、他端は半導体基板３０の裏面３０ｂに設けられた裏面バンプ２１に接続されている。貫通電極ＴＳＶの周囲は、半導体基板３０との絶縁を確保するための絶縁膜３６で覆われている。また、図３に示す通り、絶縁膜３６は半導体基板３０の裏面３０ｂ上にも形成される。従って、裏面バンプ２１と半導体基板３０の裏面３０ｂとの間の少なくとも一部には、絶縁膜３６が介在する。一方、配線層Ｌ４に設けられたパッド電極Ｐは、保護絶縁膜３５を貫通して設けられた表面バンプ２２に接続されている。
【００２３】
図４は、変形例による貫通電極ＴＳＶの構造を説明するための断面図である。図４に示す貫通電極ＴＳＶは、層間絶縁膜３２をさらに貫通しており、その一端が配線層Ｌ２に設けられた配線部分Ｍ２に接続されている。その他の構成は、図３に示した貫通電極ＴＳＶと同様である。
【００２４】
図５は、メモリチップＣ０の構成を示すブロック図である。
【００２５】
図５に示すように、メモリチップＣ０に含まれる周辺回路領域２４には、入出力回路２６、アクセス制御回路２７及びクラックチェックテスト回路２８が設けられる。入出力回路２６は、貫通電極ＴＳＶを介してコマンドアドレス信号ＣＡを受信するとともに、貫通電極ＴＳＶを介してデータ信号ＤＱの送受信を行う。また、メモリチップＣ０には貫通電極ＴＳＶとは別にテストパッドＴＰが設けられており、積層前のテスト動作時においてはテストパッドＴＰにプローブを接触させることによってメモリチップＣ０にアクセスすることができる。
【００２６】
リード動作時においては、コマンドアドレス信号ＣＡに基づいてアクセス制御回路２７がリード動作を行う。これにより、メモリセルアレイ２３からデータ信号ＤＱが読み出され、入出力回路２６及び貫通電極ＴＳＶを介してデータ信号ＤＱがコントローラ１２に出力される。一方、ライト動作時においては、コマンドアドレス信号ＣＡに基づいてアクセス制御回路２７がライト動作を行う。これにより、コントローラ１２から貫通電極ＴＳＶ及び入出力回路２６を介して入力されたデータ信号ＤＱがメモリセルアレイ２３に書き込まれる。
【００２７】
クラックチェックテスト回路２８は、貫通電極ＴＳＶの周囲に位置する層間絶縁膜３１〜３４や配線層Ｌ１〜Ｌ４にクラックが生じているか否かをチェックするための回路である。メモリチップＣ０〜Ｃ３及びバッファダイ１３を積層する工程においては、貫通電極ＴＳＶの周辺に強い応力がかかるため、貫通電極ＴＳＶの近傍における多層配線構造体にクラックが生じることがある。クラックが生じると、クラックが生じた部分において配線が断線するため、当該チップは動作不良となる。本実施形態において用いるクラックチェックテスト回路２８は、このようなクラックが生じているか否かをチェックするだけでなく、クラックの発生箇所を特定するための情報を得ることができる。
【００２８】
図６は、第１の実施形態によるクラックチェックテスト回路２８の回路図である。
【００２９】
図６に示すように、第１の実施形態によるクラックチェックテスト回路２８は、ＴＳＶ領域２５において行列状に配置された複数の貫通電極ＴＳＶ間を縫うようにジグザグに延伸する第１の配線４１と、接地電位ＶＳＳが供給される第２の配線４２と、第１の配線４１と第２の配線４２との間に設けられた放電回路４４とを備える。
【００３０】
図６の回路図において、ＴＳＶ領域２５については平面視による貫通電極ＴＳＶ及び第１の配線４１のレイアウトを示している。第１の配線４１が形成される配線層については特に限定されず、単一の配線層（例えば配線層Ｌ１）を用いてジグザグに延伸させても構わないし、複数の配線層（例えば配線層Ｌ１，Ｌ２）を用いてジグザグに延伸させても構わない。後者の場合、例えばＸ方向に延伸する部分については配線層Ｌ１を用い、Ｙ方向に延伸する部分については配線層Ｌ２を用いるとともに、平面視でこれらが重なる部分をスルーホール導体ＴＨで接続すればよい。
【００３１】
第１の配線４１は、互いに位置の異なる複数のノードＮ０〜Ｎ４を有しており、４つのノードＮ０〜Ｎ３において放電回路４４に接続されている。ノードＮ０は第１の配線４１の一方の端部であり、ノードＮ４は第１の配線４１の他方の端部である。
【００３２】
放電回路４４は、複数の第１の抵抗回路５０〜５３を備える。各抵抗回路５０〜５３は、第１の配線４１のそれぞれ対応するノードＮ０〜Ｎ３と、第２の配線４２との間に接続されている。各抵抗回路５０〜５３は、それぞれ第１のスイッチ回路と第１の抵抗素子が直列に接続された構成を有している。具体的には、抵抗回路５０はトランジスタｔｒ１０及び抵抗素子ｒ１０からなり、抵抗回路５１はトランジスタｔｒ１１及び抵抗素子ｒ１１からなり、抵抗回路５２はトランジスタｔｒ１２及び抵抗素子ｒ１２からなり、抵抗回路５３はトランジスタｔｒ１３及び抵抗素子ｒ１３からなる。
【００３３】
トランジスタｔｒ１０〜ｔｒ１３はＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極には、イネーブル信号ＲＥＮが共通に入力される。また、抵抗素子ｒ１０〜ｒ１３の抵抗値は互いに等しい。特に限定されるものではないが、抵抗素子ｒ１０〜ｒ１３は、半導体基板３０に設けられた拡散層として形成することができる。これによれば、配線層を用いた場合よりも小さな占有面積で大きな抵抗値を得ることができる。
【００３４】
図６に示すように、クラックチェックテスト回路２８は、比較回路４５及び電圧発生回路４６をさらに含む。比較回路４５の非反転入力端子（＋）は、第１の配線４１のノードＮ４に接続され、比較回路４５の反転入力端子（−）は、電圧発生回路４６に接続される。これにより、比較回路４５は、第１の配線４１のノードＮ４に現れる検出電圧ＶＤＥＴと、電圧発生回路４６から供給される参照電圧ＶＲＥＦとを比較し、その結果に基づいて判定信号ＣＲＥＦを生成する。判定信号ＣＲＥＦは、クラックチェックテスト回路２８に含まれる複数のラッチ回路７０〜７３に共通に入力され、それぞれ選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３に同期してラッチされる。ラッチ回路７０〜７３の出力は、パラレルシリアル変換回路７４を介し、テスト結果信号ＴＯＵＴとして出力される。
【００３５】
また、第１の配線４１のノードＮ４は、抵抗回路５４を介して第３の配線４３に接続される。第３の配線４３は、電源電位ＶＤＤが供給される配線である。抵抗回路５４は、第３のスイッチ回路であるＰチャンネル型のＭＯＳトランジスタｔｒ１と第３の抵抗素子ｒ１が直列に接続された構成を有している。トランジスタｔｒ１のゲート電極には、イネーブル信号ＲＥＮの反転信号（／ＲＥＮ）が入力される。
【００３６】
さらに、第１の配線４１のノードＮ４は、並列に接続されたＮチャンネル型のＭＯＳトランジスタｔｒ２及びキャパシタＣを介して、第２の配線４２に接続されている。トランジスタｔｒ２のゲート電極にはリセット信号ＲＳＴが入力される。
【００３７】
電圧発生回路４６は、第２の抵抗回路６０〜６４からなる放電回路４７を備える。抵抗回路６０〜６３は、比較回路４５の反転入力端子（−）と第２の配線４２との間に並列に接続されている。各抵抗回路６０〜６３は、それぞれ第２のスイッチ回路と第２の抵抗素子が直列に接続された構成を有している。具体的には、抵抗回路６０はトランジスタｔｒ２０及び抵抗素子ｒ２０からなり、抵抗回路６１はトランジスタｔｒ２１及び抵抗素子ｒ２１からなり、抵抗回路６２はトランジスタｔｒ２２及び抵抗素子ｒ２２からなり、抵抗回路６３はトランジスタｔｒ２３及び抵抗素子ｒ２３からなる。
【００３８】
トランジスタｔｒ２０〜ｔｒ２３はＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極には、選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３がそれぞれ入力される。また、抵抗素子ｒ２０〜ｒ２３の抵抗値は互いに等しい。特に限定されるものではないが、抵抗素子ｒ２０〜ｒ２３についても、半導体基板３０に設けられた拡散層として形成することが好ましい。
【００３９】
抵抗回路６４は、抵抗回路５４に対応する回路であり、第３の配線４３と比較回路４５の反転入力端子（−）との間に直列に接続された、第４のスイッチ回路であるＰチャンネル型のＭＯＳトランジスタｔｒ３と第４の抵抗素子ｒ３からなる。トランジスタｔｒ３のゲート電極には、ローアクティブなイネーブル信号／ＲＥＦＥＮが入力される。
【００４０】
クラックチェックテスト回路２８は、上述した各回路の動作を制御するテストコントローラ８０を備えている。テストコントローラ８０は、テストコマンドＴＣＭＤに応答して活性化され、クロック信号ＣＬＫに同期して各種制御信号を生成する。
【００４１】
図７は、テストコントローラ８０の構成を示すブロック図である。
【００４２】
図７に示すように、テストコントローラ８０は、コマンド生成回路８１及びシフトレジスタ８２を備える。コマンド生成回路８１は、テストコマンドＴＣＭＤに応答して活性化され、クロック信号ＣＬＫに同期してイネーブル信号／ＲＥＦＥＮ、リセット信号ＲＳＴ、イネーブル信号ＲＥＮ、出力制御信号ＴＯＣＴＬ及び選択信号ＲＥＦＣＴＬを生成する。
【００４３】
上述の通り、イネーブル信号／ＲＥＦＥＮはトランジスタｔｒ３のゲート電極に入力され、これにより抵抗回路６４が活性化される。リセット信号ＲＳＴは、トランジスタｔｒ２のゲート電極に入力され、これにより第１の配線４１のノードＮ４が接地レベルにリセットされる。イネーブル信号ＲＥＮはトランジスタｔｒ１０〜ｔｒ１３のゲート電極に入力され、これにより放電回路４４が活性化される。さらに、反転されたイネーブル信号／ＲＥＮはトランジスタｔｒ１のゲート電極に入力され、これにより抵抗回路５４が活性化される。出力制御信号ＴＯＣＴＬはパラレルシリアル変換回路７４に供給され、これによりパラレルに入力されるラッチ回路７０〜７３の出力信号がシリアルに変換される。
【００４４】
さらに、選択信号ＲＥＦＣＴＬは、シフトレジスタ８２に入力される。シフトレジスタ８２は、選択信号ＲＥＦＣＴＬに基づき、選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３を順次活性化させる第１の抵抗制御回路として機能する。
【００４５】
以上がクラックチェックテスト回路２８の回路構成である。そして、抵抗素子ｒ１０〜ｒ１３の抵抗値は、抵抗素子ｒ２０〜ｒ２３の抵抗値よりもやや低くなるよう設計されている。これにより、４つの抵抗素子ｒ１０〜ｒ１３の合成抵抗は、４つの抵抗素子ｒ２０〜ｒ２３の合成抵抗よりも低くなる。また、３つの抵抗素子ｒ１１〜ｒ１３の合成抵抗は、４つの抵抗素子ｒ２０〜ｒ２３の合成抵抗よりも高く、且つ、３つの抵抗素子ｒ２０〜ｒ２２の合成抵抗よりも低くなるよう設計される。また、２つの抵抗素子ｒ１２，ｒ１３の合成抵抗は、３つの抵抗素子ｒ２０〜ｒ２２の合成抵抗よりも高く、且つ、２つの抵抗素子ｒ２０，ｒ２１の合成抵抗よりも低くなるよう設計される。さらに、１つの抵抗素子ｒ１３の抵抗値は、２つの抵抗素子ｒ２０，ｒ２１の合成抵抗よりも高く、且つ、１つの抵抗素子ｒ２０の抵抗値よりも低くなるよう設計される。
【００４６】
これに対し、抵抗素子ｒ１の抵抗値は、抵抗素子ｒ３の抵抗値と一致するよう設計されている。これにより、オンさせるトランジスタｔｒ２０〜ｔｒ２３の数を切り替えるとともに、比較回路４５から出力される判定信号ＣＲＥＦを評価すれば、ノードＮ４に正しく接続された抵抗素子ｒ１０〜ｒ１３の数を検知することができる。これは、第１の配線４１に断線が生じている場合、断線が生じている位置を検知できることを意味する。
【００４７】
図８は、クラックチェックテスト回路２８の動作を説明するためのタイミング図である。図８においては、図６に示す位置に断線ＤＥＦが生じている例が示されている。図６に示す例では、第１の配線４１のノードＮ２とノードＮ３との間に断線ＤＥＦが生じている。
【００４８】
まず、時刻ｔ１にテストコマンドＴＣＭＤがクラックチェックテストイネーブル（ＣＣＴＥＮ）を示すと、テストコントローラ８０は、時刻ｔ２にイネーブル信号／ＲＥＦＥＮをローレベルに活性化させる。これにより、トランジスタｔｒ３がオンするため、電圧発生回路４６に電源電圧ＶＤＤが印加される。
【００４９】
次に、テストコントローラ８０は、時刻ｔ３にリセット信号ＲＳＴを一時的にハイレベルに活性化させる。これにより、トランジスタｔｒ２が一時的にオンするため、第１の配線４１のノードＮ４は接地レベルに固定され、このレベルがキャパシタＣによって維持される。
【００５０】
そして、テストコントローラ８０は、時刻ｔ４にイネーブル信号ＲＥＮをハイレベルに活性化させる。これにより、トランジスタｔｒ１，ｔｒ１０〜ｔｒ１３が全てオンするため、電源電位ＶＤＤが供給される第３の配線４３と、接地電位ＶＳＳが供給される第２の配線４２とが、第１の配線４１を介して接続されることになる。これにより、第１の配線４１に電流が流れるが、本例では第１の配線４１に断線ＤＥＦが生じているため、抵抗回路５３にのみ電流が流れ、他の抵抗回路５０〜５２には電流が流れない。このため、本例では、第１の配線４１のノードＮ４には、抵抗素子ｒ１と抵抗素子ｒ１３の分圧比で決まる検出電圧ＶＤＥＴが現れることになる。
【００５１】
次に、テストコントローラ８０は、時刻ｔ５〜ｔ８において選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３を順次ハイレベルに活性化させる。まず、時刻ｔ５において選択信号ＲＥＦＣＴＬ０がハイレベルになると、トランジスタｔｒ２０がオンするため、電圧発生回路４６に含まれる抵抗回路６０に電流が流れることになる。したがって、電圧発生回路４６によって生成される参照電圧ＶＲＥＦは、抵抗素子ｒ３と抵抗素子ｒ２０の分圧比で決まる電圧となる。本例では、当該参照電圧ＶＲＥＦが検出電圧ＶＤＥＴよりも高いため、判定信号ＣＲＥＦはローレベルである。判定信号ＣＲＥＦのレベルは、選択信号ＲＥＦＣＴＬ０に基づき、ラッチ回路７０にラッチされる。
【００５２】
次に、時刻ｔ６において選択信号ＲＥＦＣＴＬ１がハイレベルになると、トランジスタｔｒ２１がさらにオンするため、電圧発生回路４６に含まれる抵抗回路６０，６１に電流が流れることになる。したがって、電圧発生回路４６によって生成される参照電圧ＶＲＥＦは、抵抗素子ｒ３と抵抗素子ｒ２０，ｒ２１の合成抵抗の分圧比で決まる電圧となる。本例では、当該参照電圧ＶＲＥＦが検出電圧ＶＤＥＴよりも低いため、判定信号ＣＲＥＦはハイレベルに変化する。判定信号ＣＲＥＦのレベルは、選択信号ＲＥＦＣＴＬ１に基づき、ラッチ回路７１にラッチされる。
【００５３】
その後、時刻ｔ７，ｔ８において選択信号ＲＥＦＣＴＬ２，ＲＥＦＣＴＬ３が順次ハイレベルとなるが、当然ながら、判定信号ＣＲＥＦはハイレベルに維持される。このようにして得られた判定信号ＣＲＥＦのレベルは、選択信号ＲＥＦＣＴＬ２，ＲＥＦＣＴＬ３に基づき、ラッチ回路７２，７３にそれぞれラッチされる。
【００５４】
そして、テストコントローラ８０は、時刻ｔ９〜ｔ１２において出力制御信号ＴＯＣＴＬをクロッキングする。これにより、ラッチ回路７０〜７３に保持されている判定信号ＣＲＥＦがパラレルシリアル変換され、テスト結果信号ＴＯＵＴとしてシリアルに出力される。本例では、テスト結果信号ＴＯＵＴの値は「ＬＨＨＨ」である。
【００５５】
テスト結果信号ＴＯＵＴは、クラックチェックテスト回路２８から入出力回路２６に転送され、外部のテスタに出力される。これにより、外部のテスタは、第１の配線４１に断線が生じているか否かだけでなく、断線が生じている位置を把握することが可能となる。
【００５６】
尚、図８に示した例では、抵抗素子ｒ１３にのみ電流が流れる位置に断線ＤＥＦが生じているが、テスト結果信号ＴＯＵＴの値は、断線ＤＥＦが生じている位置に応じて変化する。例えば、ノードＮ０とノードＮ１との間の区間に断線ＤＥＦが生じている場合は、テスト結果信号ＴＯＵＴの値は、「ＬＬＬＨ」となる。また、ノードＮ１とノードＮ２との間の区間に断線ＤＥＦが生じている場合は、テスト結果信号ＴＯＵＴの値は、「ＬＬＨＨ」となる。さらに、ノードＮ３とノードＮ４との間の区間に断線ＤＥＦが生じている場合は、テスト結果信号ＴＯＵＴの値は、「ＨＨＨＨ」となる。一方、第１の配線４１に断線が存在しない場合、テスト結果信号ＴＯＵＴの値は、「ＬＬＬＬ」となる。
【００５７】
このように、本実施形態によれば、複数の貫通電極ＴＳＶ間を縫うようにジグザグに延伸する第１の配線４１のどの位置に断線が生じているか検出することができることから、ＴＳＶ領域２５にクラックが発生している場合、その発生位置を電気的に検出することが可能となる。
【００５８】
図９（ａ）〜（ｃ）は、変形例による第１の配線４１のレイアウトを説明するための模式図である。
【００５９】
図９（ａ）に示す例では、行列状に配置された複数の貫通電極ＴＳＶ間においてＸ方向に延在する配線部分４１ａと、配線部分４１ｂから分岐しＹ方向に延在する複数の配線部分４１ｂとを備えている。また、図９（ｂ）に示す例では、行列状に配置された複数の貫通電極ＴＳＶの周囲に沿って第１の配線４１がレイアウトされている。さらに、図９（ｃ）に示す例では、一方向に配列された複数の貫通電極ＴＳＶに沿って第１の配線４１がレイアウトされている。これらのレイアウトによっても、クラックの発生位置を検出することが可能である。
【００６０】
次に、第２の実施形態によるクラックチェックテスト回路２８について説明する。
【００６１】
図１０は、第２の実施形態によるクラックチェックテスト回路２８において用いる放電回路４４Ａの回路図である。
【００６２】
図１０に示す放電回路４４Ａは、図６に示した放電回路４４の代わりに使用する回路であり、抵抗回路５０〜５３の代わりにスイッチトキャパシタ回路５０Ａ〜５３Ａが用いられている。スイッチトキャパシタ回路５０Ａ〜５３Ａは、トランジスタｔｒＴと、トランジスタｔｒＴに直列に接続されたキャパシタＳＣと、キャパシタＳＣに並列接続されたトランジスタｔｒＢをそれぞれ備えている。スイッチトキャパシタ回路５０Ａ〜５３ＡのトランジスタｔｒＴのゲート電極にはオシレータ信号ＲＥＮＯＳＣが共通に入力され、スイッチトキャパシタ回路５０Ａ〜５３ＡのトランジスタｔｒＢのゲート電極には反転されたオシレータ信号／ＲＥＮＯＳＣが共通に入力される。したがって、トランジスタｔｒＴとトランジスタｔｒＢは排他的にオンすることになる。
【００６３】
図１１は、第２の実施形態によるクラックチェックテスト回路２８において用いる放電回路４７Ａの回路図である。
【００６４】
図１１に示す放電回路４７Ａは、図６に示した放電回路４７の代わりに使用する回路であり、抵抗回路６０〜６３の代わりにスイッチトキャパシタ回路６０Ａ〜６３Ａが用いられている。スイッチトキャパシタ回路６０Ａ〜６３Ａは、図１０に示したスイッチトキャパシタ回路５０Ａ〜５３Ａと同様、トランジスタｔｒＴと、トランジスタｔｒＴに直列に接続されたキャパシタＳＣと、キャパシタＳＣに並列接続されたトランジスタｔｒＢをそれぞれ備えている。スイッチトキャパシタ回路６０Ａ〜６３ＡのトランジスタｔｒＴのゲート電極には、それぞれオシレータ信号ＲＲＥＦＣＴＬＯＳＣ０〜ＲＲＥＦＣＴＬＯＳＣ３が入力される。また、スイッチトキャパシタ回路６０Ａ〜６３ＡのトランジスタｔｒＢのゲート電極には、それぞれ反転されたオシレータ信号／ＲＲＥＦＣＴＬＯＳＣ０〜／ＲＲＥＦＣＴＬＯＳＣ３が入力される。したがって、各スイッチトキャパシタ回路６０Ａ〜６３Ａに含まれるトランジスタｔｒＴとトランジスタｔｒＢは排他的にオンすることになる。
【００６５】
図１２は、第２の実施形態によるクラックチェックテスト回路２８において用いるテストコントローラ８０Ａの回路図である。
【００６６】
図１２に示すテストコントローラ８０Ａは、図６及び図７に示したテストコントローラ８０の代わりに使用する回路であり、コマンド生成回路８１Ａ、シフトレジスタ８２及びオシレータ８３Ａを備えている。コマンド生成回路８１Ａは、図７に示したコマンド生成回路８１によって生成される信号に加え、さらにイネーブル信号ＯＳＣＥＮを生成する。イネーブル信号ＯＳＣＥＮは、テストコマンドＴＣＭＤに応答して活性化される。
【００６７】
イネーブル信号ＯＳＣＥＮは、オシレータ８３Ａに入力される。オシレータ８３Ａは、イネーブル信号ＯＳＣＥＮが活性化すると、高周波のオシレータ信号ＯＳＣを生成する。
【００６８】
そして、コマンド生成回路８１Ａから出力されるイネーブル信号ＲＥＮ及びシフトレジスタ８２から出力される選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３は、ＮＡＮＤゲート回路によってオシレータ信号ＯＳＣと論理合成され、オシレータ信号ＲＥＮＯＳＣ，ＲＲＥＦＣＴＬＯＳＣ０〜ＲＲＥＦＣＴＬＯＳＣ３及びこれらの反転信号が生成される。
【００６９】
かかる構成により、イネーブル信号ＲＥＮ及び選択信号ＲＥＦＣＴＬ０〜ＲＥＦＣＴＬ３がそれぞれハイレベルに活性化すると、オシレータ信号ＯＳＣに同期して、オシレータ信号ＲＥＮＯＳＣ，ＲＲＥＦＣＴＬＯＳＣ０〜ＲＲＥＦＣＴＬＯＳＣ３がそれぞれ高周波で変化する。その結果、スイッチトキャパシタ回路５０Ａ〜５３Ａ，６０Ａ〜６３Ａに含まれるキャパシタＳＣが充放電を行うため、電流が流れる。これにより、第１の実施形態によるクラックチェックテスト回路と同様の機能を実現することが可能となる。コマンド生成回路８１Ａ及びオシレータ８３Ａは、第２の抵抗制御回路として機能する。また、シフトレジスタ８２及びオシレータ８３Ａは、第２の抵抗制御回路として機能する。
【００７０】
このように、第２の実施形態によるクラックチェックテスト回路２８は、抵抗素子の代わりにキャパシタＳＣを用いていることから、比較的大きな占有面積を必要とする抵抗素子を必要としない。これにより、チップ上におけるクラックチェックテスト回路２８の占有面積を削減することが可能となる。
【００７１】
図１３は、変形例によるメモリチップＣ０の構成を示すブロック図である。
【００７２】
図１３に示す変形例では、メモリチップＣ０に複数のクラックチェックテスト回路２８０〜２８ｎと、これらを制御するテスト制御回路２９が設けられている。クラックチェックテスト回路２８０〜２８ｎは、それぞれＴＳＶ領域２５内の異なるエリアに割り当てられており、各エリアに発生しているクラックを検出する。テスト制御回路２９は、クラックチェックテスト回路２８０〜２８ｎを順次活性化させ、或いは、同時に活性化させることにより、クラックの発生位置を検出する。本例のように、１つのメモリチップＣ０に複数のクラックチェックテスト回路２８０〜２８ｎを設ければ、１つのクラックチェックテスト回路２８に割り当てられるＴＳＶ領域２５内のエリアが狭くなることから、クラックの発生位置をより高精度に検出することが可能となる。
【００７３】
図１４は、いわゆるワイドＩＯ型の半導体装置１０Ｂの構成を示すブロック図である。また、図１５は、半導体装置１０Ｂの構成を示す模式図である。
【００７４】
図１５に示すように、ワイドＩＯ型の半導体装置１０Ｂは、コントロールチップＳＯＣに複数のメモリチップＣ０〜Ｃ３が積層された構成を有している。コントロールチップＳＯＣは、メモリチップＣ０〜Ｃ３の動作を制御するチップであり、各種の論理回路が形成されている。ワイドＩＯ型の半導体装置１０Ｂの場合、各メモリチップＣ０〜Ｃ３にはそれぞれ４つのチャネルが設けられる。
【００７５】
そして、図１４に示すように、コントロールチップＳＯＣにはクラックチェックテスト回路２８が設けられる。これによれば、コントロールチップＳＯＣにて発生しているクラックについても、その発生位置を検出することが可能となる。また、コントロールチップＳＯＣにはテスト制御回路２９を設け、これによってコントロールチップＳＯＣに設けられたクラックチェックテスト回路２８だけでなく、メモリチップＣ０〜Ｃ３に設けられたクラックチェックテスト回路２８の動作を制御することが好ましい。尚、最上層のメモリチップＣ３に貫通電極ＴＳＶが設けられない場合には、メモリチップＣ３にクラックチェックテスト回路２８を設ける必要はない。
【００７６】
図１６は、本発明をイメージセンサに適用した例による半導体装置１００の構成を示す略断面図である。
【００７７】
図１６に示すように、本実施形態による半導体装置１００は、第１の半導体チップ１１０と第２の半導体チップ１２０が接着層１３０を介して貼り合わされた構成を有している。第１の半導体チップ１１０は、半導体基板１１１の主面上に回路層１１２が設けられ、この回路層１１２に制御回路１１３が形成されている。また、半導体基板１１１の裏面には、絶縁層１１４を介してカラーフィルタ１１５が設けられている。カラーフィルタ１１５上にはレンズ１１６が設けられ、レンズ１１６及びカラーフィルタ１１５を透過した入射光は、半導体基板１１１に設けられたフォトダイオードＰＤに入射される。フォトダイオードＰＤは入射光を光電変換することにより画像信号を生成し、これを制御回路１１３に供給する。
【００７８】
制御回路１１３は、後述するドライバ回路やコンパレータなどを含む。制御回路１１３に供給された画像信号は、貫通電極ＴＳＶを介して一旦半導体基板１１１の裏面に引き回された後、配線１１７を介して別の貫通電極ＴＳＶに接続され、これによって第２の半導体チップ１２０に転送される。
【００７９】
第２の半導体チップ１２０は、半導体基板１２１の主面上に回路層１２２が設けられ、この回路層１２２に制御回路１２３が形成された構成を有している。制御回路１２３は、後述する画像処理回路や入出力回路などを含み、貫通電極ＴＳＶを介して第１の半導体チップ１１０から供給された画像信号を画像処理する。処理された画像信号は、半導体基板１１１を貫通するスルーホール１１８の底部に設けられたバンプ電極１２４に供給され、ボンディングワイヤＢＷを介して外部に出力される。
【００８０】
図１７（ａ）は第１の半導体チップ１１０のレイアウトを示す平面図であり、図１７（ｂ）は第２の半導体チップ１２０のレイアウトを示す平面図である。
【００８１】
図１７（ａ）に示すように、第１の半導体チップ１１０の中央部には、多数のフォトダイオードＰＤがアレイ状に配列された画素アレイ１４１が設けられている。そして、画素アレイ１４１の周囲には、複数の貫通電極ＴＳＶが行列状に形成されるＴＳＶ領域１４２、複数のスルーホール１１８が形成されるスルーホール領域１４３、制御回路１１３などが配置される。
【００８２】
図１７（ｂ）に示すように、第２の半導体チップ１２０の中央部には、制御回路１２３が設けられ、その周囲には、複数の接続電極が行列状に形成される接続領域１５２、複数のバンプ電極１２４が形成されるバンプ領域１５３などが配置される。接続領域１５２は、平面視でＴＳＶ領域１４２を重なる位置に設けられ、これにより貫通電極ＴＳＶを介して第１の半導体チップ１１０から供給される画像信号は、接続領域１５２に設けられた接続電極に供給される。また、バンプ領域１５３は、平面視でスルーホール領域１４３と重なる位置に設けられ、これによりスルーホール１１８を介してボンディングワイヤＢＷがバンプ電極１２４に接続される。
【００８３】
図１８は、本実施形態による半導体装置１００のブロック図である。
【００８４】
図１８に示すように、外部から第２の半導体チップ１２０に入力された信号は、制御回路１２３Ａによって必要な信号処理が行われた後、貫通電極ＴＳＶを介して第１の半導体チップ１１０に入力される。第１の半導体チップ１１０に入力された信号は、ドライバ回路１１３Ａを介して画素アレイ１４１に供給され、これにより画素アレイ１４１のスキャンが行われる。一方、画素アレイ１４１から読み出された信号は、コンパレータ１１３Ｂによって必要な信号処理が行われた後、貫通電極ＴＳＶを介して第２の半導体チップ１２０に出力される。第２の半導体チップ１２０に入力された画像信号は、画像処理回路１２３Ｂによって画像処理された後、入出力回路１２３Ｃを介して外部に出力される。
【００８５】
そして、本実施形態においても、第１の半導体チップ１１０にクラックチェックテスト回路２８が設けられており、これによりＴＳＶ領域１４２に存在し得るクラックの発生位置を検出が可能とされている。このように、本発明は貫通電極ＴＳＶを備えるイメージセンサにも適用することが可能である。
【００８６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８７】
１０，１０Ｂ，１００    半導体装置
１１      インターポーザ
１２      コントローラ
１３      バッファダイ
２０      マイクロバンプ
２１      裏面バンプ
２２      表面バンプ
２３      メモリセルアレイ
２４      周辺回路領域
２５      ＴＳＶ領域
２６      入出力回路
２７      アクセス制御回路
２８，２８０〜２８ｎ    クラックチェックテスト回路
２９      テスト制御回路
３０      半導体基板
３０ａ    半導体基板の主面
３１〜３４    層間絶縁膜
３５      保護絶縁膜
３６      絶縁膜
４１      第１の配線
４１ａ，４１ｂ    配線部分
４２      第２の配線
４３      第３の配線
４４，４４Ａ，４７，４７Ａ    放電回路
４５      比較回路
４６      電圧発生回路
５０〜５４，６０〜６４    抵抗回路
５０Ａ〜５３Ａ，６０Ａ〜６３Ａ    スイッチトキャパシタ回路
７０〜７３    ラッチ回路
７４      パラレルシリアル変換回路
８０，８０Ａ    テストコントローラ
８１，８１Ａ    コマンド生成回路
８２      シフトレジスタ
８３Ａ    オシレータ
１１０，１２０    半導体チップ
１１１，１２１    半導体基板
１１２，１２２    回路層
１１３，１２３    制御回路
１１３Ａ  ドライバ回路
１１３Ｂ  コンパレータ
１１４    絶縁層
１１５    カラーフィルタ
１１６    レンズ
１１７    配線
１１８    スルーホール
１２３Ａ  制御回路
１２３Ｂ  画像処理回路
１２３Ｃ  入出力回路
１２４    バンプ電極
１３０    接着層
１４１    画素アレイ
１４２    ＴＳＶ領域
１４３    スルーホール領域
１５２    接続領域
１５３    バンプ領域
２８０〜２８ｎクラックチェックテスト回路
ＢＷ      ボンディングワイヤ
Ｃ        キャパシタ
Ｃ０〜Ｃ３    メモリチップ
Ｃｈ０，Ｃｈ１    チャネル
Ｄ        ドレイン領域
ＤＥＦ    断線
Ｇ        ゲート電極
Ｌ１〜Ｌ４    配線層
Ｍ１，Ｍ２    配線部分
Ｎ０〜Ｎ４    ノード
Ｐ        パッド電極
ＰＤ      フォトダイオード
ｒ１〜ｒ４，ｒ１０〜ｒ１３，ｒ２０〜ｒ２３    抵抗素子
Ｓ        ソース領域
ＳＣ      キャパシタ
ＳＯＣ    コントロールチップ
Ｔ        トランジスタ
ＴＨ      スルーホール導体
ＴＰ      テストパッド
ｔｒ１〜ｔｒ３，ｔｒ１０〜ｔｒ１３，ｔｒ２０〜ｔｒ２３，ｔｒＢ，ｔｒＴ    トランジスタ
ＴＳＶ    貫通電極
【図１】
2015232500.tif 000003
【図２】
2015232500.tif 000004
【図３】
2015232500.tif 000005
【図４】
2015232500.tif 000006
【図５】
2015232500.tif 000007
【図６】
2015232500.tif 000008
【図７】
2015232500.tif 000009
【図８】
2015232500.tif 000010
【図９】
2015232500.tif 000011
【図１０】
2015232500.tif 000012
【図１１】
2015232500.tif 000013
【図１２】
2015232500.tif 000014
【図１３】
2015232500.tif 000015
【図１４】
2015232500.tif 000016
【図１５】
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【図１６】
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【図１７】
2015232500.tif 000019
【図１８】
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