(57)【要約】【課題】スペクトラム拡散クロック発生回路にリセットをかけることなくＳＳ変調周期を所定の同期信号の周期の整数倍に合わせて、なおかつ、ＳＳ変調周期の連続性を保つ。【解決手段】位相コントローラ５が、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から決められた第１の移相量ｐｌｌ＿ｆｒａｃだけ変化させた長さにするように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相φを決定するとともに、所定の範囲内で周期的に変化する第２の移相量ｐｉ＿ｓｓｄを生成し、さらに、位相コントローラ５が有する周期誤差補正回路５ｃが第３の移相量ｃｏｒ＿ｄを生成し、出力クロック信号ｖｃｏ＿ｃｋをスペクトラム拡散変調する際に、第１の移相量ｐｌｌ＿ｆｒａｃと、第２の移相量ｐｉ＿ｓｓｄと、第３の移相量ｃｏｒ＿ｄによって出力クロック信号ｖｃｏ＿ｃｋの移相量Δｐｈを決定する。【選択図】図１
2015103895.tif 000002
【特許請求の範囲】
【請求項１】
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、前記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を上記帰還信号として前記位相比較手段に送る位相選択手段と、前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた第１の移相量だけ変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段と、を備え、前記位相制御手段が、所定の範囲内で周期的に変化する第２の移相量を生成し、前記第２の移相量を前記第１の移相量に加算することによって、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記周期的に変化する第２の移相量によって前記出力クロック信号をスペクトラム拡散変調するスペクトラム拡散クロック発生回路において、
前記位相制御手段は、さらに、スペクトラム拡散変調周期の目標値と実測値とから前記目標値と前記実測値との位相差を検出して、前記位相差を補正するための第３の移相量を生成する周期誤差補正手段を有して、前記クロック信号をスペクトラム拡散変調する際に、前記第３の移相量も反映させて前記出力クロック信号をスペクトラム拡散変調する際の移相量を決定することを特徴とするスペクトラム拡散クロック発生回路。
【請求項２】
前記周期誤差補正手段は、スペクトラム拡散変調周期の前記目標値と前記実測値との位相差と、前記位相選択手段において選択することができる位相の最小単位と、に基づいて前記第３の移相量を生成することを特徴とする請求項１に記載のスペクトラム拡散クロック発生回路。
【請求項３】
前記位相制御手段は、前記第１の移相量と、前記第２の移相量と、前記第３の移相量と、を加算することによって、前記出力クロック信号をスペクトラム拡散変調する際の移相量を算出することを特徴とする請求項１または請求項２に記載のスペクトラム拡散クロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロック発生（ＳＳＣＧ）回路に関する。
【背景技術】
【０００２】
クロック発生回路の技術分野において、特定の周波数にピークを有するＥＭＩ（放射電磁雑音）の発生を防止するために、クロック信号の周波数をわずかに変調（スペクトラム拡散）することにより、特定の周波数にピークをもっていたＥＭＩのエネルギーを分散させてピーク値を低減させる「スペクトラム拡散クロック発生（ＳＳＣＧ：Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）回路」が知られている。ＳＳＣＧ回路として、例えば特許文献１に開示されたＰＬＬ（Phase Locked Loop）回路を用いた方式が知られている。
【０００３】
図１７は、従来技術のスペクトラム拡散クロック発生（ＳＳＣＧ）回路９０Ｂの構成を示すブロック図である。図１７のＳＳＣＧ回路９０ＢはフラクショナルＰＬＬ回路として構成されている。基準クロック発生器（図示せず）によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器２１に入力される。位相周波数比較器２１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２２に出力する。チャージポンプ２２は位相差に応じて増減したチャージポンプ電圧をループフィルタ２３に出力し、ループフィルタ２３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）２４に出力する。電圧制御発振器２４は、制御電圧を制御電流に変換するＶ／Ｉ変換器２４ａと、スペクトラム拡散コントローラ２５の制御下でスペクトラム拡散（ＳＳ）変調された制御電流を生成する電流ＤＡ変換器（ＩＤＡＣ）２４ｂと、ＳＳ変調された制御電流に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する電流制御発振器（ＣＣＯ）２４ｃとを含む。出力クロック信号ｖｃｏ＿ｃｋは、出力クロック信号ｖｃｏ＿ｃｋを、例えば、ＳＳＣＧ回路９０Ｂの後段に接続された画像処理装置で使用するために、出力分周器１２によってさらに分周される。以下、出力分周器１２によって分周された信号を画素クロック信号ｐｉｘ＿ｃｋと呼ぶ。また、出力クロック信号ｖｃｏ＿ｃｋは分周器２６によって分周されて、帰還信号ｆｂ＿ｃｋとして位相周波数比較器２１に入力される。分周器２６の分周比は、入力クロック信号ｃｏｍｐ＿ｃｋをカウントするアキュムレータ２７のカウント値に従って、所定の整数ＮとＮ＋１との間で周期的に切り換えられる。フラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように負帰還制御を行う。さらに、分周器２６の分周比を切り換えることにより、平均的にはＮとＮ＋１との間の小数で表現される分周比を実現する。
【０００４】
図１６は、図１７の電流ＤＡ変換器２４ｂによるスペクトラム拡散（ＳＳ）変調を説明するための図である。ＳＳ変調を行うことにより、出力クロック信号ｖｃｏ＿ｃｋの周波数は、所定の中心周波数ｆｃを中心に、最大周波数ｆｍａｘと最小周波数ｆｍｉｎとの間の周波数に亘って、変調周期ｓｓｉｎｔで周期的に変化する。スペクトラム拡散コントローラ２５には、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率を示す変調度ｓｓ＿ａｍｐが設定されている。変調度ｓｓ＿ａｍｐは０〜３１の整数値をとり、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率はｓｓ＿ａｍｐ／１０２４（％）で表される。例えば、ｓｓ＿ａｍｐ＝３１のとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は、最大周波数ｆｍａｘにおいて中心周波数ｆｃに対して約３．１％増大し、最小周波数ｆｍｉｎにおいて中心周波数ｆｃに対して約３．１％減少する。スペクトラム拡散コントローラ２５は、この最大変化率の範囲内で出力クロック信号ｖｃｏ＿ｃｋの周波数を変化させるように電流ＤＡ変換器２４ｂ内の制御電流を変化させるためのＳＳ変調波形データｄｄｓｄ＿ｏｒｇを生成する。ＳＳ変調波形データｄｄｓｄ＿ｏｒｇは、例えば０〜２５５の整数値をとり、その最大値２５５は最大周波数ｆｍａｘに対応し、その最小値０は最小周波数ｆｍｉｎに対応し、１２８は中心周波数ｆｃ（すなわち周波数変化なし）に対応する。
【０００５】
以下、図１６に示す、出力クロック信号ｖｃｏ＿ｃｋの周波数が三角波状に変化する場合のＳＳ変調波形データｄｄｓｄ＿ｏｒｇの計算例について説明する。ＳＳ変調波形データｄｄｓｄ＿ｏｒｇを計算するために、例えば画素クロック信号ｐｉｘ＿ｃｋのクロック毎に増分するカウント値ｃｏｕｎｔ（ｎ）を用いる。カウント値ｃｏｕｎｔ（ｎ）のステップサイズΔｃｏｕｎｔ，カウント値の初期値ｃｏｕｎｔ（０），及びカウント値ｃｏｕｎｔ（ｎ）は、それぞれ、（数１）から（数３）で表される。
Δｃｏｕｎｔ＝２×２５５／ｓｓｉｎｔ          （数１）
ｃｏｕｎｔ（０）＝０                          （数２）
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ−１（数３）
【０００６】
カウント値ｃｏｕｎｔ（ｎ）は、変調周期ｓｓｉｎｔに亘ってステップサイズΔｃｏｕｎｔずつ増分する。カウント値ｃｏｕｎｔ（ｎ）に応じて、ＳＳ変調波形データｄｄｓｄ＿ｏｒｇは、（数４）から（数６）により計算される。
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜１２８である場合：
ｄｄｓｄ＿ｏｒｇ＝１２８＋ｉｎｔ（ｃｏｕｎｔ（ｎ））          （数４）
１２８≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜３８３である場合：
ｄｄｓｄ＿ｏｒｇ
＝２５５−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−１２７｝
＝３８２−ｉｎｔ（ｃｏｕｎｔ（ｎ））                          （数５）
３８３≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜５１０である場合：
ｄｄｓｄ＿ｏｒｇ
＝１２８＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×２５５−０）｝
＝ｉｎｔ（ｃｏｕｎｔ（ｎ））−３８２                          （数６）
【０００７】
ここで、ｉｎｔ（ｃｏｕｎｔ（ｎ））はカウント値ｃｏｕｎｔ（ｎ）の整数部を示す。
【０００８】
電流ＤＡ変換器２４ｂは、電流制御発振器２４ｃのための制御電流をＳＳ変調波形データｄｄｓｄ＿ｏｒｇに基づいて変化させ、これにより、変調度ｓｓ＿ａｍｐで表される最大変化率の範囲内で出力クロック信号ｖｃｏ＿ｃｋの周波数を変化させる。
【０００９】
電流ＤＡ変換器２４ｂは、ＳＳ変調の振幅の精度を向上させるために、電流制御発振器２４ｃの制御電流の一部を基準電流として使用し、ＳＳ変調波形の振幅を出力クロック信号ｖｃｏ＿ｃｋの平均周波数（すなわち中心周波数ｆｃ）にトラッキングさせてもよい。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来のＳＳＣＧ回路９０Ｂによると、スペクトラム拡散変調（ＳＳ変調）周期を所定の同期信号の周期に対して整数倍に合わせたい場合、所定の同期信号毎にＳＳＣＧ回路９０Ｂにリセットをかける必要があった。したがって、そのリセットの際に基準クロック信号ｒｅｆ＿ｃｋを分周した入力クロック信号ｃｏｍｐ＿ｃｋの位相とＳＳ変調された出力クロック信号ｖｃｏ＿ｃｋの位相にずれが生じるため、ＳＳ変調波形の連続性が損なわれてしまい、このようにして生成されたＳＳ変調波形に基づいて生成される出力クロック信号ｖｃｏ＿ｃｋのジッタが十分に低減できないという問題があった。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、ＳＳＣＧ回路にリセットをかけることなく、スペクトラム拡散周期（ＳＳ変調周期）を所定の同期信号の周期に対し整数倍に合わせて、なおかつ、ＳＳ変調周期の連続性を保つことによって、入力クロック信号ｃｏｍｐ＿ｃｋと位相が合致した出力クロック信号ｖｃｏ＿ｃｋを有するＳＳ変調信号を得て、これによって出力クロック信号ｖｃｏ＿ｃｋのジッタを確実に低減することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るスペクトラム拡散クロック発生回路は、基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、前記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を上記帰還信号として前記位相比較手段に送る位相選択手段と、前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた第１の移相量だけ変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段と、を備え、前記位相制御手段が、所定の範囲内で周期的に変化する第２の移相量を生成し、前記第２の移相量を前記第１の移相量に加算することによって、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記周期的に変化する第２の移相量によって前記出力クロック信号をスペクトラム拡散変調するスペクトラム拡散クロック発生回路において、前記位相制御手段は、さらに、スペクトラム拡散変調周期の目標値と実測値とから前記目標値と前記実測値との位相差を検出して、前記位相差を補正するための第３の移相量を生成する周期誤差補正手段を有して、前記クロック信号をスペクトラム拡散変調する際に、前記第３の移相量も反映させて前記出力クロック信号をスペクトラム拡散変調する際の移相量を決定することを特徴とする。
【００１３】
このように構成されたスペクトラム拡散クロック発生回路（ＳＳＣＧ回路）によれば、位相比較手段が、基準となる入力クロック信号と帰還信号との位相差を検出し、位相差に応じた制御電圧を出力して、電圧制御発振手段が、この制御電圧に応じた周波数を有する出力クロック信号を生成して出力して、位相選択手段が、出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成して、帰還信号として位相比較手段に送り、位相制御手段が、移相クロック信号の周期を出力クロック信号の周期から予め決められた第１の移相量だけ変化させた長さにするように、位相選択手段によって選択される移相クロック信号の立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択手段を制御して、位相制御手段が、所定の範囲内で周期的に変化する第２の移相量を生成し、第２の移相量を第１の移相量に加算することによって、位相選択手段によって選択される移相クロック信号の立ち上がりエッジの位相を決定し、第２の移相量によって出力クロック信号をスペクトラム拡散変調する際に、位相制御手段が有する周期誤差補正手段が、さらに、スペクトラム拡散変調周期（ＳＳ変調周期）の目標値である入力クロック信号と実測値であるＳＳ変調クロックとの位相差を検出して、この位相差を補正するための第３の移相量を生成して、出力クロック信号をスペクトラム拡散変調する際に第３の移相量を反映するため、ＳＳＣＧ回路にリセットをかけることなくＳＳ変調周期を所定の同期信号の周期に対し整数倍に合わせて、なおかつ、ＳＳ変調周期の連続性を保つことによって、基準クロック信号と位相が合致した出力クロック信号を有するＳＳ変調信号を得ることができ、これによって出力クロック信号のジッタを確実に低減することができる。
【発明の効果】
【００１４】
本発明に係るスペクトラム拡散クロック発生回路によれば、ＳＳＣＧ回路にリセットをかけることなくＳＳ変調周期を所定の同期信号の周期に対し整数倍に合わせて、なおかつ、ＳＳ変調周期の連続性を保つことによって、基準クロック信号と位相が合致した出力クロック信号を有するＳＳ変調信号を得ることができ、これによって出力クロック信号のジッタを確実に低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るスペクトラム拡散クロック発生回路の構成を示すブロック図である。
【図２】図１に示した位相選択回路で選択される出力クロック信号ｖｃｏ＿ｃｋの位相について説明するための図である。
【図３】図１に示した位相選択回路で選択される出力クロック信号ｖｃｏ＿ｃｋの位相について説明するための図である。
【図４】図１に示した位相選択回路において、分周比が１であって、移相量Δｐｈが正である場合に行われる位相シフトの例を示すタイミングチャートである。
【図５】図４に示した位相シフトを行う際に、位相選択回路で選択される位相について説明するグラフである。
【図６】図１に示した位相選択回路において、分周比が１であって、移相量Δｐｈが負である場合に行われる位相シフトの例を示すタイミングチャートである。
【図７】図６に示した位相シフトを行う際に、位相選択回路で選択される位相について説明するグラフである。
【図８】図１に示した位相選択回路において、分周比が１以外であって、移相量Δｐｈが正である場合に行われる位相シフトの例を示すタイミングチャートである。
【図９】図８に示した位相シフトを行う際に位相選択回路で選択される位相について説明するグラフである。
【図１０】図１に示した位相選択回路において、分周比が１以外であって、移相量Δｐｈが負である場合に行われる位相シフトの例を示すタイミングチャートである。
【図１１】図１０に示した位相シフトを行う際に位相選択回路で選択される位相について説明するグラフである。
【図１２】図１に示した位相選択回路で行われるスペクトラム拡散変調を説明するための図である。
【図１３】同期信号とＳＳ変調波形の関係について説明するグラフである。
【図１４】位相コントローラ内のループフィルタの構成について説明するブロック図である。
【図１５】補正値を反映させたＳＳ変調プロファイルについて説明するグラフである。
【図１６】図１または図１７のスペクトラム拡散クロック発生回路で実行されるスペクトラム拡散変調を説明する周波数変調の様子を示す図である。
【図１７】従来のスペクトラム拡散クロック発生回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係るスペクトラム拡散クロック発生回路の実施例について、図面を用いて説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施形態に係るスペクトラム拡散クロック発生回路９０Ａ（ＳＳＣＧ回路）の構成を示すブロック図である。図１のＳＳＣＧ回路９０ＡはフラクショナルＰＬＬ回路として構成されている。基準クロック発生器（図示せず）によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器１に入力される。位相周波数比較器１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２に出力する。チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。出力分周器１２は、出力クロック信号ｖｃｏ＿ｃｋを他の回路で使用するために分周し、画素クロック信号ｐｉｘ＿ｃｋとして出力する。
【００１８】
電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの立ち上がりエッジの位相を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。詳しくは、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を、出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量Δｐｈ（前記等分された位相の整数倍）だけ変化させた長さに設定する。そのため、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定して位相選択回路６を制御する。分周器７は移相クロック信号ｐｉ＿ｏｕｔを分周して、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力する。
【００１９】
位相コントローラ５は、詳しくは、Δ値加算演算部５ａと、三角波生成部５ｂと周期誤差補正回路５ｃと、移相量加算部５ｇと、位相選択信号生成部５ｈと、分周器５ｉから構成されている。それらの作用については後述する。
【００２０】
本実施形態のＳＳＣＧ回路９０Ａに含まれるフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように負帰還制御を行う。さらに、本実施形態のフラクショナルＰＬＬ回路は、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成する。そのため、分周器７の分周比を変化させることのみを動作原理とせず、有理数の分周比を実現することができる。移相量Δｐｈが正である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも高くなり、移相量Δｐｈが負である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも低くなる。さらに、本実施形態のＳＳＣＧ回路９０Ａは、位相選択回路６により移相クロック信号ｐｉ＿ｏｕｔの周期を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数をＳＳ変調することができる。
【００２１】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成する際に、さらに、出力クロック信号ｖｃｏ＿ｃｋの分周を行うことができる。本実施例では、位相選択回路６の分周比の設定値をｄｉｖ＿ｐｕｃｋ＝０，１，２，…で表し、ｄｉｖ＿ｐｕｃｋ＝ｎのとき、分周比はｎ＋１であるとする。また、出力分周器１２が２以上の分周比を有する場合には、位相選択回路６はこの分周比を考慮して出力クロック信号ｖｃｏ＿ｃｋをさらに分周する。本実施例では、出力分周器１２の分周比の設定値をｄｉｖ＿ｐｌｌ＝０，１，２，…で表し、ｄｉｖ＿ｐｌｌ＝ｎのとき、分周比はｎ＋１であるとする。また、本実施例では、分周器７の分周比の設定値をｄｉｖ＿ｆｂ＝０，１，２，…で表し、ｄｉｖ＿ｆｂ＝ｎのとき、分周比はｎ＋１であるとする。従って、出力クロック信号ｖｃｏ＿ｃｋに対する帰還信号ｆｂ＿ｃｋの分周比は、位相選択回路６の分周比と、出力分周器１２の分周比と、分周器７の分周比とを乗算したものになる。
【００２２】
出力分周器１２は、例えば６０〜１２０ＭＨｚの周波数を有する出力クロック信号ｖｃｏ＿ｃｋを、５〜４０ＭＨｚの周波数を有する画素クロック信号ｐｉｘ＿ｃｋに分周する。
【００２３】
図２，図３は、位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。本実施例では、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相（図２，図３において０〜５１１として示す）のいずれかを選択するものとする。位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。
【００２４】
まず、図４〜図７を参照して、ＳＳＣＧ回路９０ＡのフラクショナルＰＬＬ回路としての動作について詳細に説明する。説明の簡単化のため、位相選択回路６，出力分周器１２，及び分周器７の各分周比はいずれも１、すなわち、ｄｉｖ＿ｐｕｃｋ＝０，ｄｉｖ＿ｆｂ＝０，ｄｉｖ＿ｐｌｌ＝０であるとする。
【００２５】
図４は、図１の位相選択回路６で行われる位相シフトの例であって、移相量Δｐｈが正である場合の位相シフトの様子を示すタイミングチャートである。図４の横軸は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相φを最小単位とする（以後、図５〜図１１に亘って、位相φは全て同じ単位で表す）。図４の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈだけ増大する（すなわち、５１２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量Δｐｈずつ増分して遅延する。
【００２６】
今、出力クロック信号ｖｃｏ＿ｃｋの最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号ｐｉ＿ｏｕｔの最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。このとき、移相クロック信号ｐｉ＿ｏｕｔの第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量Δｐｈだけ遅延する。移相クロック信号ｐｉ＿ｏｕｔの第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈの２倍だけ遅延する。以下同様に、移相クロック信号ｐｉ＿ｏｕｔの第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量Δｐｈのｎ−１倍だけ遅延する。
【００２７】
図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相０〜５１１のうちいずれかを、現在の位相φとして選択している。図５に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな位相φとして選択する。なお、位相φを移相量Δｐｈずつ増分したときには、増分後φの位相が出力クロック信号ｖｃｏ＿ｃｋの１周期未満である場合と、１周期以上になる場合とが発生する。そして、増分後の位相φが出力クロック信号ｖｃｏ＿ｃｋの１周期未満である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相φにある。例えば、増分後の位相φが５１１以下である場合がこのケースに該当する。一方、増分後の位相φが出力クロック信号ｖｃｏ＿ｃｋの１周期を超える場合、移相クロック信号ｐｉ＿ｏｕｔの次クロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの２クロック後のクロック周期内の増分後の位相φから５１２を減算した位相φにある。例えば、増分後の位相φが５１２以上である場合がこのケースに該当する。後者の場合、例えば図４に示すように、移相クロック信号ｐｉ＿ｏｕｔの第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第５クロックｖｃｏ＿ｃｋ（４）ではなく、第６クロックｖｃｏ＿ｃｋ（５）の周期内にある。したがって、位相φは、出力クロック信号ｖｃｏ＿ｃｋの第６クロックｖｃｏ＿ｃｋ（５）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２）、すなわち、４×Δｐｈを５１２で割ったときの余りだけ遅延する。図５では、この位相φの遅延を白抜きの矢印で示している。すなわち、出力クロック信号ｖｃｏ＿ｃｋのクロックｖｃｏ＿ｃｋ（４），ｖｃｏ＿ｃｋ（８），ｖｃｏ＿ｃｋ（１２）の丸印（ｐ１，ｐ２，ｐ３）で示す位相φを選択する代わりに、次のクロックの丸印（Ｐ１，Ｐ２，Ｐ３）で示す位相φが選択される。
【００２８】
以上、図４，図５で説明したように位相φを選択することによって、移相クロック信号ｐｉ＿ｏｕｔの各クロックｐｉ＿ｏｕｔ（０），…，ｐｉ＿ｏｕｔ（ｎ）の周期は、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量Δｐｈだけ増大された長さになる。すなわち、本実施例の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は５１２＋Δｐｈになる。
【００２９】
図６は、先と同様に、位相選択回路６，出力分周器１２，及び分周器７の各分周比がいずれも１、すなわち、ｄｉｖ＿ｐｕｃｋ＝０，ｄｉｖ＿ｆｂ＝０，ｄｉｖ＿ｐｌｌ＝０である場合に、位相選択回路６で行われる位相シフトの例である。すなわち、移相量Δｐｈが負である場合の位相シフトの様子を示すタイミングチャートである。図６の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量｜Δｐｈ｜ずつ短縮する（すなわち、５１２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して先行する。
【００３０】
今、出力クロック信号ｖｃｏ＿ｃｋの最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号ｐｉ＿ｏｕｔの最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。このとき、移相クロック信号ｐｉ＿ｏｕｔの第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量｜Δｐｈ｜だけ先行する。移相クロック信号ｐｉ＿ｏｕｔの第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍だけ先行する。以下同様に、移相クロック信号ｐｉ＿ｏｕｔの第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍だけ先行する。
【００３１】
図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図７に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ先行させた位相φを新たな位相φとして選択する。なお、位相φを移相量｜Δｐｈ｜ずつ先行させても先行させた位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相φにある。一方、移相量｜Δｐｈ｜ずつ先行させたときに先行後の位相φが負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジの位相φは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの立ち上がりエッジにはならない。すなわち、この場合は、現在のクロックの周期内の、先行後の位相に５１２を加算した位相になる。後者の場合、例えば図６に示すように、移相クロック信号ｐｉ＿ｏｕｔの第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第４クロックｖｃｏ＿ｃｋ（３）の周期内ではなく、第３クロックｖｃｏ＿ｃｋ（２）の周期内にある。すなわち、出力クロック信号ｖｃｏ＿ｃｋの第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから、４×｜Δｐｈ｜を５１２で割ったときの余りに相当するｍｏｄ（４×｜Δｐｈ｜，５１２）だけ先行する。図７では、この位相φの先行を白抜きの矢印で示している。すなわち、出力クロック信号ｖｃｏ＿ｃｋのクロックｖｃｏ＿ｃｋ（１），ｖｃｏ＿ｃｋ（３），…の丸印（ｑ１〜ｑ７）で示す位相φを選択することに代えて、前のクロックの丸印（Ｑ１〜Ｑ７）に対応する位相φが選択される。
【００３２】
以上、図６，図７で説明したように位相φを選択することによって、移相クロック信号ｐｉ＿ｏｕｔの各クロックｐｉ＿ｏｕｔ（０），…，ｐｉ＿ｏｕｔ（ｎ）の周期は、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量｜Δｐｈ｜だけ減じた長さになる。すなわち、本実施例の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は５１２−｜Δｐｈ｜になる。
【００３３】
位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相φを決定し、決定された位相φに従って位相選択回路６の動作を制御する。
【００３４】
移相クロック信号ｐｉ＿ｏｕｔの周波数をｆｐｉ＿ｏｕｔとし、出力クロック信号ｖｃｏ＿ｃｋの周波数をｆｖｃｏ＿ｃｋとするとき、（数７）が成り立つ。
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）            （数７）
【００３５】
このとき、前述したように、本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号ｃｏｍｐ＿ｃｋの周波数をｆｃｏｍｐ＿ｃｋとし、帰還信号ｆｂ＿ｃｋの周波数をｆｆｂ＿ｃｋとするとき、各信号の周波数の間には（数８）から（数１０）が成り立つ。
ｆｆｂ＿ｃｋ＝ｆｐｉ＿ｏｕｔ＝ｆｃｏｍｐ＿ｃｋ                        （数８）
ｆｃｏｍｐ＿ｃｋ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）          （数９）
ｆｖｃｏ＿ｃｋ＝ｆｃｏｍｐ＿ｃｋ×（１＋Δｐｈ／５１２）              （数１０）
【００３６】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａによれば、位相選択回路６の分解能を向上させることにより非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。例えば、本実施形態にあっては、最小逓倍率は１／５１２≒０．００２＝０．２％になる。
【００３７】
次に、図８〜図１１を参照して、位相選択回路６，出力分周器１２，及び分周器７の各分周比を考慮した場合、すなわち、ｄｉｖ＿ｐｕｃｋ，ｄｉｖ＿ｆｂ，ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合の、ＳＳＣＧ回路９０Ａの動作について説明する。なお、図８〜図１１では、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋ＝２、すなわち位相選択回路６の分周比が３である場合を示す。
【００３８】
図８は、この設定状態におけるＳＳＣＧ回路９０Ａの位相選択回路６による位相シフトの例であって、移相量Δｐｈが正である場合の位相シフトの様子を示すタイミングチャートである。位相選択回路６の分周比３に対応する出力クロック信号ｖｃｏ＿ｃｋの３クロックをまとめて、位相選択回路６の分周クロック信号ｄｉｖ＿ｃｋと呼ぶ。例えば、出力クロック信号ｖｃｏ＿ｃｋの第１０〜第１２クロックｖｃｏ＿ｃｋ（９），ｖｃｏ＿ｃｋ（１０），ｖｃｏ＿ｃｋ（１１）は、分周クロック信号の第４クロックｄｉｖ＿ｃｋ（３）になる。分周クロック信号ｄｉｖ＿ｃｋのクロックのそれぞれにおいて、出力クロック信号ｖｃｏ＿ｃｋの３つのクロックを、第１〜第３サブクロックｖｃｏ＿ｃｋ（０）'，ｖｃｏ＿ｃｋ（１）'，ｖｃｏ＿ｃｋ（２）'と呼ぶ。図８の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周クロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈだけ増大する（すなわち、５１２×３＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量Δｐｈずつ増分して遅延する。
【００３９】
今、出力クロック信号ｖｃｏ＿ｃｋの最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号ｐｉ＿ｏｕｔの最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号ｐｉ＿ｏｕｔの第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量Δｐｈだけ遅延する。移相クロック信号ｐｉ＿ｏｕｔの第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量Δｐｈの２倍だけ遅延する。以下同様に、移相クロック信号ｐｉ＿ｏｕｔの第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第（３ｎ−２）クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量Δｐｈのｎ−１倍だけ遅延する。
【００４０】
図９は、図８の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。位相選択回路６は、分周クロック信号ｄｉｖ＿ｃｋの周期を１５３６個に等分した位相０〜１５３５のうちいずれかを、現在の位相φとして選択している。ただし、位相選択回路６は、実質的には、図２，図３と同様に、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相０〜５１１のいずれかを選択する。図９に示すように、位相選択回路６は、分周クロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな位相φとして選択する。なお、位相φを移相量Δｐｈずつ増分したときには、増分後の位相が分周クロック信号ｄｉｖ＿ｃｋの１周期未満である場合と、１周期以上になる場合とが発生する。そして、増分後の位相φが分周クロック信号ｄｉｖ＿ｃｋの１周期未満である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周クロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相φにある。例えば、増分後の位相φが１５３５以下である場合がこのケースに該当する。一方、増分後の位相φが、分周クロック信号ｄｉｖ＿ｃｋの１周期を超える場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周クロック信号ｄｉｖ＿ｃｋの２クロック後の周期内の、増分後の位相φから１５３６を減算した位相φにある。例えば、増分後の位相φが１５３５以上である場合がこのケースに該当する。後者の場合、例えば図８に示すように、移相クロック信号ｐｉ＿ｏｕｔの第８クロックｐｉ＿ｏｕｔ（７）の立ち上がりエッジは、分周クロック信号の第７クロックｄｉｖ＿ｃｋ（６）の周期内にある。したがって、第８クロックｐｉ＿ｏｕｔ（７）の立ち上がりエッジは、分周クロック信号の第７クロックｄｉｖ＿ｃｋ（６）の先頭から、ｍｏｄ（５×Δｐｈ，１５３６）、すなわち、５×Δｐｈを１５３６で割ったときの余りだけ遅延する。図９では、この遅延を白抜きの矢印で示している。すなわち、分周クロック信号のクロックｄｉｖ＿ｃｋ（５），ｄｉｖ＿ｃｋ（１１）の丸印（ｒ１，ｒ２）で示す位相φを選択することに代えて、次のクロックの丸印（Ｒ１，Ｒ２）に対応する位相φが選択される。
【００４１】
図８，図９で説明したように位相φを選択することにより、移相クロック信号ｐｉ＿ｏｕｔの各クロックｐｉ＿ｏｕｔ（０），…，ｐｉ＿ｏｕｔ（ｎ）の周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量Δｐｈだけ増大された長さになる。すなわち、本実施例の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は５１２×３＋Δｐｈになる。
【００４２】
図１０は、先と同様に、位相選択回路６の分周比の設定値がｄｉｖ＿ｐｕｃｋ＝２、すなわち位相選択回路６の分周比が３である場合の位相シフトの様子を示すタイミングチャートである。特に、図１０は、移相量Δｐｈが負である場合の位相シフトの様子を示している。図１０の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周クロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈだけ短縮する（すなわち、５１２×３−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して先行する。
【００４３】
今、出力クロック信号ｖｃｏ＿ｃｋの最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号ｐｉ＿ｏｕｔの最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号ｐｉ＿ｏｕｔの第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量｜Δｐｈ｜だけ先行する。移相クロック信号ｐｉ＿ｏｕｔの第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍だけ先行する。以下同様に、移相クロック信号ｐｉ＿ｏｕｔの第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの第（３ｎ−２）クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍だけ先行する。
【００４４】
図１１は、図１０の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図１１に示すように、位相選択回路６は、分周クロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ先行させた位相φを新たな位相φとして選択する。なお、位相φを移相量｜Δｐｈ｜ずつ先行させても先行させた位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周クロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相φにある。一方、移相量｜Δｐｈ｜ずつ先行させたときに先行後の位相φが負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジの位相φは、分周クロック信号ｄｉｖ＿ｃｋの現在の周期内の、先行後の位相に１５３６を加算した位相になる。後者の場合、例えば図１０に示すように、移相クロック信号ｐｉ＿ｏｕｔの第６クロックｐｉ＿ｏｕｔ（５）の立ち上がりエッジは、分周クロック信号の第４クロックｄｉｖ＿ｃｋ（３）の周期内にある。したがって、分周クロック信号の第５クロックｄｉｖ＿ｃｋ（４）の立ち上がりエッジから、ｍｏｄ（５×｜Δｐｈ｜，１５３６）、すなわち、５×｜Δｐｈ｜を１５３６で割ったときの余りだけ先行する。図１１では、この位相φの先行を白抜きの矢印で示している。すなわち、分周クロック信号のクロックｄｉｖ＿ｃｋ（１），ｄｉｖ＿ｃｋ（４），…の丸印（ｓ１〜ｓ５）で示す位相φを選択することに代えて、前のクロックの丸印（Ｓ１〜Ｓ５）に対応する位相φが選択される。
【００４５】
図１０，図１１で説明したように位相φを選択することにより、移相クロック信号ｐｉ＿ｏｕｔの各クロックｐｉ＿ｏｕｔ（０），…，ｐｉ＿ｏｕｔ（ｎ）の周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量｜Δｐｈ｜だけ減じた長さになる。すなわち、本実施例の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、５１２×３−｜Δｐｈ｜になる。
【００４６】
位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相φを決定し、決定された位相φに従って位相選択回路６の動作を制御する。
【００４７】
図８〜図１１の場合（すなわち、ｄｉｖ＿ｐｕｃｋ，ｄｉｖ＿ｆｂ，ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合）、（数７）は、（数１１）から（数１３）のように変形される。
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝                                        （数１１）
ｆｃｏｍｐ＿ｃｋ
＝ｆｆｂ＿ｃｋ
＝ｆｐｉ＿ｏｕｔ／（［ｄｉｖ＿ｆｂ］＋１）
＝ｆｖｃｏ＿ｃｋ×５１２／［｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝×（［ｄｉｖ＿ｆｂ］＋１）］                          （数１２）
ｆｖｃｏ＿ｃｋ
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝／５１２
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
＝ｆｃｏｍｐ＿ｃｋ×｛（ｄｉｖ＿ｆｂ＋１）×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋（ｄｉｖ＿ｆｂ＋１）×Δｐｈ／５１２｝                  （数１３）
【００４８】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａによれば、位相選択回路６が分周を行うことで、さらに小さな逓倍率を実現することができる。例えば、（数１１）〜（数１３）のモデルでは、最小逓倍率（％）は（数１４）で表される。
（［ｄｉｖ＿ｆｂ］＋１）×Δｐｈ／５１２
≒０．００２×（［ｄｉｖ＿ｆｂ］＋１）
＝０．２×（［ｄｉｖ＿ｆｂ］＋１）％                                  （数１４）
【００４９】
出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋの変化率の最小単位は（数１５）で表される。
Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ
＝｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋０／５１２｝
＝１＋Δｐｈ／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
≒１＋０．００２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝（数１５）
【００５０】
このように、本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａによれば、動作時において分周器７の分周比は固定値であり、移相クロック信号ｐｉ＿ｏｕｔ及び帰還信号ｆｂ＿ｃｋの周波数も一定である。したがって、従来技術のように、分周器の分周比を変化させたときに生じる位相周波数比較器１における位相の不一致を解消することができる。そして、この位相の不一致に起因して、出力クロック信号ｖｃｏ＿ｃｋに混入する不要信号成分であるスプリアスの発生を防止して、出力クロック信号ｖｃｏ＿ｃｋの位相の揺らぎであるジッタを低減することができる。また、本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａによれば、位相選択回路６の分解能を向上させることにより分周器７の分周比を小さくすることができる。そして、この結果、フラクショナルＰＬＬ回路のループ帯域を増大させて、出力クロック信号ｖｃｏ＿ｃｋの位相の揺らぎであるジッタを低減することができる。
【００５１】
このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａを提供することができる。また、位相選択回路６が分周を行うことで、フラクショナルＰＬＬ回路の分解能を向上させることができる。
【００５２】
次に、図１２，図１３を参照して、位相選択回路６によるＳＳ変調について説明する。図１２は、図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。図１３は、図１２の移相量Δｐｈの変化を示す拡大図である。
【００５３】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路９０Ａは、図４〜図１１を参照して説明したように、移相クロック信号ｐｉ＿ｏｕｔの周期を、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈに相当する量ずつ変化させる。そして、このとき、移相量Δｐｈの中心となる移相量ｐｌｌ＿ｆｒａｃ（以下、第１の移相量ｐｌｌ＿ｆｒａｃと呼ぶ。）を、さらに第２の移相量ｐｉ＿ｓｓｄによって変化させることによって出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調を行う。出力クロック信号ｖｃｏ＿ｃｋの周波数ｆは、位相選択回路６，出力分周器１２，及び分周器７の各分周比の設定値ｄｉｖ＿ｐｕｃｋ，ｄｉｖ＿ｆｂ，ｄｉｖ＿ｐｌｌ，変調度ｓｓ＿ａｍｐ，及び変調周期ｓｓｉｎｔに応じて、図１６と同様に三角波状に変化する。
【００５４】
ここで、具体的なＳＳ変調の方法について説明する。今、ＳＳ変調を行うために移相量Δｐｈを変化させる最小時間単位を、ＳＳ変調クロックｐｕｃｋ（０），ｐｕｃｋ（１），…，ｐｕｃｋ（ｎ）とする。ＳＳ変調クロックｐｕｃｋ（ｎ）は、出力クロック信号ｖｃｏ＿ｃｋのクロックを、出力分周器１２で設定された分周比と位相選択回路６で設定された分周比とに基づいて分周したものである。従って、ＳＳ変調クロックｐｕｃｋ（ｎ）の周波数ｆｐｕｃｋは、（数１６）と（数１７）により表される。
ｆｐｕｃｋ＝ｆｐｉｘ＿ｃｋ／（ｄｉｖ＿ｐｕｃｋ＋１）                （数１６）
ｆｐｉｘ＿ｃｋ＝ｆｖｃｏ＿ｃｋ／（ｄｉｖ＿ｐｌｌ＋１）              （数１７）
【００５５】
この処理は、具体的には、図１に示した位相コントローラ５の内部の分周器５ｉにおいて実行される。
【００５６】
図１２に示すように所定個数のＳＳ変調クロックｐｕｃｋ（ｎ）を含む時間区間（以下、ステップ時間区間ｓｔｅｐ＿ｐと呼ぶ。）毎に移相量ΔｐｈをステップサイズΔθで階段型に変化させることで、近似的には移相量Δｐｈを三角波状に変化させる。ステップ時間区間ｓｔｅｐ＿ｐにおけるＳＳ変調クロックｐｕｃｋ（ｎ）のクロック数は、設定に応じて異なる。
【００５７】
次に、第２の移相量ｐｉ＿ｓｓｄの最大値ｐｉ＿ｓｓｄ＿ｍａｘ及び最小値ｐｉ＿ｓｓｄ＿ｍｉｎを、（数１８）から（数２０）により計算する。
ｐｉ＿ｓｓｄ＿ｍａｘ＝ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）（数１８）
ｐｉ＿ｓｓｄ＿ｍｉｎ＝−ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）（数１９）
Δｆ＿ｓｔｅｐ
＝Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ−１
＝１／５１２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝    （数２０）
【００５８】
なお、変調度ｓｓ＿ａｍｐの定義は、背景技術の項目で説明した通りである。
【００５９】
次に、第２の移相量ｐｉ＿ｓｓｄを計算するために、変調クロックｐｕｃｋ（ｎ）毎に増分するカウント値ｃｏｕｎｔ（ｎ）を導入する。カウント値ｃｏｕｎｔ（ｎ）及びそのステップサイズΔｃｏｕｎｔは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔｃｏｕｎｔ，カウント値の初期値ｃｏｕｎｔ（０），及びカウント値ｃｏｕｎｔ（ｎ）は（数２１）から（数２３）で表される。
Δｃｏｕｎｔ＝２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）／ｓｓｉｎｔ（数２１）
ｃｏｕｎｔ（０）＝０                                                  （数２２）
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ−１（数２３）
【００６０】
カウント値ｃｏｕｎｔ（ｎ）は、変調周期ｓｓｉｎｔに亘ってステップサイズΔｃｏｕｎｔずつ増分される。カウント値ｃｏｕｎｔ（ｎ）に応じて、第２の移相量ｐｉ＿ｓｓｄは（数２４）から（数２６）により計算される。
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１である場合：
ｐｉ＿ｓｓｄ＝ｉｎｔ（ｃｏｕｎｔ（ｎ））                            （数２４）
ｐｉ＿ｓｓｄ＿ｍａｘ＋１≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍａｘ−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−ｐｉ＿ｓｓｄ＿ｍａｘ｝                                                            （数２５）
ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍｉｎ＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）｝                              （数２６）
【００６１】
この演算は、具体的には、図１に示した位相コントローラ５の内部のΔ値加算演算部５ａと三角波生成部５ｂにおいて行われる。
【００６２】
以上のように計算された第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算することにより、図１２に示すように、位相選択回路６の移相量Δｐｈが得られる。すなわち、ＳＳ変調を行うときの移相量Δｐｈは、（数２７）で表される。
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ                              （数２７）
【００６３】
本実施形態のスペクトラム拡散クロック発生回路９０Ａ（ＳＳＣＧ回路）によれば、このように移相量Δｐｈを変化させることによって、出力クロック信号ｖｃｏ＿ｃｋの周波数を図１６のように変化させることができる。移相量Δｐｈが増大するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも増大し、移相量Δｐｈが減少するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも減少する。
【００６４】
図１３は、同期信号（ｌｓｙｎｃ）とＳＳ変調波形の関係を説明するための図である。ｌｓｙｎｃは同期信号であり（例えば画像書込／読取処理時のライン同期信号）、その周期は、ＳＳ変調されていない入力クロック信号ｃｏｍｐ＿ｃｋ（図１）で生成されて、５１２サイクルであるとする。また、ＳＳ変調クロックｐｕｃｋ（ｎ）は出力クロック信号ｖｃｏ＿ｃｋの分周クロック（図１７）で入力クロック信号ｃｏｍｐ＿ｃｋがＳＳ変調されたクロックであるとする。このときＳＳ変調周期がｐｕｃｋで５１２サイクルであり、ＳＳ変調時のｐｕｃｋ平均周波数は入力クロック信号ｃｏｍｐ＿ｃｋと等しくなるとする。
【００６５】
同期信号ｌｓｙｎｃの周期とＳＳ変調周期が１対１の整数倍であるためには、同期信号ｌｓｙｎｃの周期毎に、入力クロック信号ｃｏｍｐ＿ｃｋとＳＳ変調クロックｐｕｃｋ（ｎ）の位相は一致するはずである。すなわち、入力クロック信号ｃｏｍｐ＿ｃｋの５１２サイクル毎に、入力クロック信号ｃｏｍｐ＿ｃｋとＳＳ変調クロックｐｕｃｋ（ｎ）の位相は一致するはずである。
【００６６】
しかし、実際には、図１３に示すように、同期信号ｌｓｙｎｃの周期毎の入力クロック信号ｃｏｍｐ＿ｃｋのクロック位相と、ＳＳ変調クロックｐｕｃｋ（ｎ）のクロック位相にはずれが生じる。したがって、時間の経過とともに、同期信号ｌｓｙｎｃとＳＳ変調波形は、徐々にずれてしまう。なお、この位相のずれは、ＳＳＣＧ回路９０Ａの応答の遅延等のさまざまな要因によって発生する。
【００６７】
そのため、本実施例では、図１に示す位相コントローラ５の中に設けられた周期誤差補正回路５ｃを用いて、同期信号ｌｓｙｎｃの周期とＳＳ変調波形の周期誤差の補正を行う。
【００６８】
この周期誤差補正回路５ｃでは、位相比較部５ｄにおいて、ＳＳ変調波形の１周期毎に、入力クロック信号ｃｏｍｐ＿ｃｋとＳＳ変調クロックｐｕｃｋ（ｎ）の位相比較を行う。そして、その位相の差分値ｓｕｂ＿ｃｎｔを、ループフィルタ５ｅ（ＬＰＦ）を介してＳＳ変調プロファイル（ｐｉ＿ｓｓｄ）に対応する補正値である移相量ｃｏｒ＿ｄ（第３の移相量）を生成する。
【００６９】
位相比較部５ｄは、例えば、ＳＳ変調周期が５１２ｐｕｃｋの場合、入力クロック信号ｃｏｍｐ＿ｃｋ及びＳＳ変調クロックｐｕｃｋ（ｎ）で５１２クロック後のそれぞれのクロックの位相差を測定し、その差分値ｓｕｂ＿ｃｎｔを出力する。計測するクロックは最も高速な出力クロック信号ｖｃｏ＿ｃｋが望ましい。（ｐｕｃｋは出力クロック信号ｖｃｏ＿ｃｋのｄｉｖ＿ｐｕｃｋ＋１分周クロック）
【００７０】
例えば、出力クロック信号ｖｃｏ＿ｃｋで位相比較を行ったときの差分値ｓｕｂ＿ｃｎｔが１クロックの場合、ＳＳ変調周期の方が出力クロック信号ｖｃｏ＿ｃｋの１クロック分大きいことを示す。図１の位相選択回路６において選択することができる位相φの最小単位が図２に示すように１/５１２位相の場合、この差を補正するには次の１ＳＳ変調周期内で移相量Δｐｈを計５１２加算すればよい。
【００７１】
なお、差分値ｓｕｂ＿ｃｎｔを次のＳＳ変調周期で即時に反映させると変化が大きくなりすぎるため、位相比較部５ｄの後段にはループフィルタ５ｅを挿入する。ループフィルタ５ｅは、例えば、図１４に示すように、ＰＩ（比例積分）型のローパスフィルタで構成されている。
【００７２】
具体的には、ループフィルタ５ｅは、２つの加算器５ｐ，５ｔと、遅延素子５ｑと、２つの乗算器５ｒ，５ｓから構成されている。
【００７３】
加算器５ｐ，５ｔは、２つの入力信号に対して、その和を出力する。遅延素子５ｑは、サンプリングの１周期分だけ信号を遅延する。乗算器５ｒ，５ｓは、係数Ｋｉ，Ｋｐに対して、入力信号をＫｉ倍，Ｋｐ倍して出力する。
【００７４】
ループフィルタ５ｅは、入力された差分値ｓｕｂ＿ｃｎｔに対して、前述した各素子の定数によって決められる高周波成分がカットされたフィルタ出力ｌｐｆ＿ｏｕｔを出力する。図１４中の係数Ｋｉ，Ｋｐを変更する事で、ループフィルタ５ｅの周波数帯域を変更することができる。
【００７５】
補正値制御部５ｆでは、フィルタ出力ｌｐｆ＿ｏｕｔの値に従い、最適な移相量ｃｏｒ＿ｄ（以下、第３の移相量ｃｏｒ＿ｄと呼ぶ。）を出力する。例えば、ｌｐｆ＿ｏｕｔ=１／３２の場合、ＳＳ変調周期の方がｖｃｏ＿ｃｋで１／３２クロック分大きいことを示す。これを補正するには、次の次の１ＳＳ変調周期内で移相量Δｐｈを計５１２／３２＝１６サイクル分加算すればよい。図１５に、１６サイクル分加算した場合のＳＳ変調プロファイルの例を示す。
【００７６】
前述した第２の移相量ｐｉ＿ｓｓｄと第１の移相量ｐｌｌ＿ｆｒａｃの加算に加えて、図１の周期誤差補正回路５ｃによって算出した補正値である第３の移相量ｃｏｒ＿ｄを加算することにより、図１５に示すように、位相選択回路６の移相量Δｐｈが得られる。すなわち、ＳＳ変調を行うときの移相量Δｐｈは、次式で表される。
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ＋ｃｏｒ＿ｄ                （数２８）
【００７７】
なお、この演算は、具体的には、図１に示した位相コントローラ５の内部の加算器によって構成された移相量加算部５ｇにおいて行われる。そして、位相選択信号生成部５ｈにおいて、算出された移相量Δｐｈを反映したＳＳ変調プロファイルが生成される。
【００７８】
本実施形態のスペクトラム拡散クロック発生回路によれば、このように移相量Δｐｈを変化させることによって、出力クロック信号ｖｃｏ＿ｃｋの周波数を図１６のように変化させることができる。すなわち、移相量Δｐｈが増大すると出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋが増大して、移相量Δｐｈが減少すると出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋが減少する。
【００７９】
なお、フラクショナルＰＬＬ回路のループの応答特性は、ＳＳ変調の周波数に対して充分に高速である必要がある。また、出力クロック信号ｖｃｏ＿ｃｋの周波数が例えば１００ＭＨｚのオーダーであるとき、ＳＳ変調周波数として、例えば１０〜５０ｋＨｚ程度を使用可能である。
【００８０】
以上、説明したように、実施例１に係るスペクトラム拡散クロック発生回路９０Ａ（ＳＳＣＧ回路）によれば、位相比較部５ｄ（位相比較手段）が、入力クロック信号ｃｏｍｐ＿ｃｋと帰還信号ｆｂ＿ｃｋとの位相の差分値ｓｕｂ＿ｃｎｔ（位相差）を検出する。そして、差分値ｓｕｂ＿ｃｎｔに応じた制御電圧を出力して、電圧制御発振器４（電圧制御発振手段）が、この制御電圧に応じた周波数を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。さらに、位相選択回路６（位相選択手段）が、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相φのうちのいずれかを選択して、選択された位相φに立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成する。そして、生成された移相クロック信号ｐｉ＿ｏｕｔは、帰還信号ｆｂ＿ｃｋとして位相比較部５ｄに送られる。位相コントローラ５（位相制御手段）は、移相クロック信号ｐｉ＿ｏｕｔの周期を、出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた第１の移相量ｐｌｌ＿ｆｒａｃだけ変化させた長さにする。そのため、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相φを決定する。そして、さらに、決定された位相φを選択するように位相選択回路６を制御して、位相コントローラ５が、第１の移相量ｐｌｌ＿ｆｒａｃを、さらに第２の移相量ｐｉ＿ｓｓｄによって、所定の範囲内で周期的に変化させる。このようにして生成された第１の移相量ｐｌｌ＿ｆｒａｃと第２の移相量ｐｉ＿ｓｓｄによって、出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調を行う。さらに、周期誤差補正回路５ｃ（周期誤差補正手段）は、ＳＳ変調波形ｄｄｓｄ＿ｏｒｇの１周期毎に、ＳＳ変調周期の目標値である入力クロック信号ｃｏｍｐ＿ｃｋとＳＳ変調周期の実測値であるＳＳ変調クロックｐｕｃｋ（ｎ）の位相差を算出する。そして、算出された位相差である差分値ｓｕｂ＿ｃｎｔを補正する第３の移相量ｃｏｒ＿ｄを生成する。生成された第３の移相量ｃｏｒ＿ｄは、出力クロック信号ｖｃｏ＿ｃｋをスペクトラム拡散変調する際に、第１の移相量ｐｌｌ＿ｆｒａｃと第２の移相量ｐｉ＿ｓｓｄとともに反映される。そのため、ＳＳＣＧ回路９０Ａにリセットをかけることなく、スペクトラム拡散変調周期（ＳＳ変調周期）を所定の同期信号の周期に対し整数倍に合わせることができる。なおかつ、ＳＳ変調周期の連続性を保つことによって、入力クロック信号ｃｏｍｐ＿ｃｋ（基準クロック信号）と位相が合致した出力クロック信号ｖｃｏ＿ｃｋを有するＳＳ変調信号ｄｄｓｄ＿ｏｒｇを得ることができる。したがって、出力クロック信号ｖｃｏ＿ｃｋのジッタを確実に低減することができる。
【００８１】
さらに、本発明の実施例１に係るスペクトラム拡散クロック発生回路９０Ａによれば、周期誤差補正回路５ｃ（周期誤差補正手段）が、ＳＳ変調周期の目標値とＳＳ変調周期の実測値との位相差を算出する。すなわち、ＳＳ変調周期の目標値である入力クロック信号ｃｏｍｐ＿ｃｋとＳＳ変調周期の実測値であるＳＳ変調クロックｐｕｃｋ（ｎ）との位相差を算出する。そして、位相選択回路６（位相選択手段）において選択することができる位相φの最小単位に基づいて、算出された位相差である差分値ｓｕｂ＿ｃｎｔを補正する第３の移相量ｃｏｒ＿ｄを生成する。したがって、位相選択回路６において選択できる位相φの設定値を小さくすることによって、周期誤差の補正精度を向上させることができる。
【００８２】
また、本発明の実施例１に係るスペクトラム拡散クロック発生回路９０Ａによれば、位相コントローラ５（位相制御手段）は、第１の移相量ｐｌｌ＿ｆｒａｃと、第２の移相量ｐｉ＿ｓｓｄと、第３の移相量ｃｏｒ＿ｄと、を加算する。そして、加算された結果に基づいて、出力クロック信号ｖｃｏ＿ｃｋをスペクトラム拡散変調する際の移相量Δｐｈを算出する。したがって、簡便な演算によって移相量Δｐｈを算出することができる。
【００８３】
以上、本発明の実施例を、図面を用いて詳細に説明したが、この実施例は本発明の例示にしか過ぎないものであるため、本発明はこの実施例の構成にのみ限定されるものではない。すなわち、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれることは勿論である。
【符号の説明】
【００８４】
１  位相周波数比較器
２  チャージポンプ
３  ループフィルタ
４  電圧制御発振器（電圧制御発振手段）
５  位相コントローラ（位相制御手段）
５ａ  Δ値加算演算部
５ｂ  三角波生成部
５ｃ  周期誤差補正回路（周期誤差補正手段）
５ｄ  位相比較部（位相比較手段）
５ｅ  ループフィルタ
５ｆ  補正値制御部
５ｇ  移相量加算部
５ｈ  位相選択信号生成部
５ｉ  分周器
６  位相選択回路（位相選択手段）
７  分周器
１１  入力分周器
１２  出力分周器
９０Ａ  スペクトラム拡散クロック発生回路（ＳＳＣＧ回路）
【先行技術文献】
【特許文献】
【００８５】
【特許文献１】特開２００４−３２８２８０号公報
【図１】
2015103895.tif 000003
【図２】
2015103895.tif 000004
【図３】
2015103895.tif 000005
【図４】
2015103895.tif 000006
【図５】
2015103895.tif 000007
【図６】
2015103895.tif 000008
【図７】
2015103895.tif 000009
【図８】
2015103895.tif 000010
【図９】
2015103895.tif 000011
【図１０】
2015103895.tif 000012
【図１１】
2015103895.tif 000013
【図１２】
2015103895.tif 000014
【図１３】
2015103895.tif 000015
【図１４】
2015103895.tif 000016
【図１５】
2015103895.tif 000017
【図１６】
2015103895.tif 000018
【図１７】
2015103895.tif 000019