(57)【要約】【課題】二重積層ＳＯＩ構造を有し、部分的にゲート電極長が異なる、一体化した包囲型ゲート電極を備えるＣＭＯＳ型半導体装置の提供【解決手段】半導体基板１上に複数層からなる絶縁膜（２、３）を介して下層半導体層（７、８）が設けられ、さらに積層された層間絶縁膜９及び空孔１６を介して上層半導体層（１７〜１９）が設けられ、下層及び上層半導体層の一部（８、１７、１８）の周囲にゲート絶縁膜１０を介して、部分的にゲート電極長が異なり、一体化した、包囲する構造のゲート電極（変形一体化包囲型ゲート電極）１１が設けられ、変形一体化包囲型ゲート電極１１に自己整合して、下層及び上層半導体層の一部（７、１７、１９）にそれぞれ異なる導電型のソースドレイン領域（１２、１３、２１〜２４）が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳＦＥＴからなるＣＭＯＳ型半導体装置を形成したもの。【選択図】図１
2015103531.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にそれぞれ絶縁膜を介して積層された下層半導体層及び上層半導体層を有し、前記下層半導体層及び前記上層半導体層の上下に重なる箇所の一部の周囲を、それぞれゲート絶縁膜を介して、一体化して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、前記包囲型ゲート電極が部分的に異なるゲート電極長を備えていることを特徴とする半導体装置。
【請求項２】
前記包囲型ゲート電極に自己整合して、前記下層半導体層には一導電型のソースドレイン領域が設けられ、前記上層半導体層には反対導電型のソースドレイン領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層半導体層と前記上層半導体層間の一部に空孔を備えていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
少なくとも前記下層半導体層あるいは前記上層半導体層が歪み構造を有していることを特徴とする請求項１〜請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５６は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、７１はｐ型のシリコン(Si)基板、７２は貼り合わせ用酸化膜、７３は素子分離領域形成用トレンチ及び埋め込み酸化膜、７４はｐ型の半導体層（ＳＯＩ基板）、７５はｎ型の半導体層（ＳＯＩ基板）、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート絶縁膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１はＣｕ配線、９２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板７１上に酸化膜７２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜７３により島状に絶縁分離された薄膜のｐ型の半導体層（ＳＯＩ基板）７４及びｎ型の半導体層（ＳＯＩ基板）７５が形成され、このｐ型のＳＯＩ基板７４にはゲート電極８３にセルフアライン形成されたｎ型ソースドレイン領域（７７、７８）、サイドウォール８４にセルフアライン形成されたｎ＋型ソースドレイン領域（７６、７９）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板７５にはゲート電極８３にセルフアライン形成されたサイドウォール８４にセルフアライン形成されたｐ＋型ソースドレイン領域（８０、８１）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（７６、７９）及びｐ＋型ソースドレイン領域（８０、８１）は、それぞれバリアメタル８７を有する導電プラグ８８を介して、バリアメタル９０を有するＣｕ配線９１に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化、高性能化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またＣＭＯＳを形成する場合、酸化膜上に貼り合わせたシリコン基板にＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またＣＭＯＳの集積回路を形成する場合、一対のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの２〜３倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸ法によるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）貼り合わせあるいはＳＩＭＯＸ法によるＳＯＩ基板を形成する際、高温処理が必要であり、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であったこと。
（５）ＣＭＯＳを形成する場合、いずれか一方のＭＩＳ電界効果トランジスタのバックチャネルリークを防止できなかったこと、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること及びゲート電極配線の微細化が実現できないこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＣＭＯＳを形成しているだけでは、さらなる高速化及び高集積化を達成する３次元化が実現できなかったことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板上にそれぞれ絶縁膜を介して積層された下層半導体層及び上層半導体層を有し、前記下層半導体層及び前記上層半導体層の上下に重なる一部の周囲をゲート絶縁膜を介して、一体化して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、前記包囲型ゲート電極が部分的に異なるゲート電極長を備えている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、積層した上下のＳＯＩ基板において、それぞれのＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して一体化（共通化）した変形（部分的にゲート電極長が異なる）包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板に一導電型あるいは反対導電型のソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ことができることによる高信頼性及び高性能化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するＮチャネルＭＩＳ電界効果トランジスタにおいて、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、ｐ＋型ソースドレイン領域とｎ＋型ソースドレイン領域間の容量を大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
またインバータ回路等に必要なＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を同電圧に接続する配線を、自己整合して微細に形成することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅をＮチャネルＭＩＳ電界効果トランジスタのチャネル領域幅より広くすることも可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。
また上下の半導体層にそれぞれ形成するＰチャネルＭＩＳ電界効果トランジスタのゲート電極長とＮチャネルＭＩＳ電界効果トランジスタのゲート電極長を、相違させ、自由に設定することが可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の変形一体化包囲型ゲート電極を有するＣＭＯＳ（ＣＭＯＳ  ｗｉｔｈ  Ｔｒａｎｓｆｏｒｍｅｄ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、ゲート電極の構造をＴＳＳＧ（ティーエスエスジー）構造と略称する。
なお本願発明で呼称する変形一体化包囲型ゲート電極（ＴＳＳＧ）とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化しており、さらにチャネル領域を包囲する箇所のゲート電極長が同一でなく、部分的に異なっている包囲型ゲート電極を示している。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、変形一体化包囲型ゲート電極部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図３１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図３２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図３３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図３４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図３５】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図３６】本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３７】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図３８】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向、チャネル領域部）
【図３９】本発明の半導体装置における第５の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図４０】本発明の半導体装置における第５の実施例の模式側断面図（チャネル幅方向、ソースドレイン領域部）
【図４１】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向、変形一体化包囲型ゲート電極部）
【図４２】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４３】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４４】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図４９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５０】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５１】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５２】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５３】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図５４】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）
【図５５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図５６】従来の半導体装置の模式側断面図（チャネル長方向、チャネル領域部）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に複数層からなる絶縁膜及び第1の下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、Ｓｉ基板表面から第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）第１の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から第1の下地絶縁膜バリア層（ＴｉＮ）上に第１の横（水平）方向エピタキシャルＳｉ層を成長させる。（下層半導体層の形成）
（３）第1の下地絶縁膜バリア層（ＴｉＮ）直上の絶縁膜及び下層半導体層（Ｓｉ）直下以外の第1の下地絶縁膜バリア層（ＴｉＮ）を除去し、形成された開孔部に素子分離用の絶縁膜を平坦に埋め込み、下層半導体層の素子分離領域を形成する。
（４）下層半導体層上を含む全面に複数層からなる層間絶縁膜及び第２の下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層の表面を露出させる。
（５）第１の縦（垂直）方向エピタキシャルＳｉ層上に第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（６）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から第２の下地絶縁膜バリア層（ＴｉＮ）上に第２の横（水平）方向エピタキシャルＳｉ層を成長させる。（上層半導体層の形成）
（７）上層半導体層の一部、直下の第２の下地絶縁膜バリア層（ＴｉＮ）、層間絶縁膜の一部、第２及び第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、開孔部を形成する。
（８）開孔部下の下層半導体層の一部にｐ＋型ソースドレイン領域を形成する。
（９）第２の下地絶縁膜バリア層（ＴｉＮ）直上の絶縁膜及び上層半導体層（Ｓｉ）直下以外の第２の下地絶縁膜バリア層（ＴｉＮ）を除去し、形成された３段の開孔部に素子分離用の絶縁膜を平坦に埋め込み、上層半導体層の素子分離領域及び下層半導体層の素子分離領域の一部を形成する。
（１０）上層半導体層上を含む全面に複数層からなる第１のマスク層を形成して後、チャネル部に相当する箇所の第１のマスク層の一部を除去し、第１段目の開孔部を形成する。
（１１）異方性ドライエッチングにより、第１段目の開孔部の側壁に第２のマスク層を形成する。
（１２）第２のマスク層により、チャネル部に相当する箇所の残りの第１のマスク層、上層半導体層、第２の下地絶縁膜バリア層、上層半導体層の素子分離用絶縁膜、層間絶縁膜、下層半導体層、第１の下地絶縁膜バリア層、下層半導体層の素子分離用絶縁膜及び下層絶縁膜の一部を選択的に順次異方性ドライエッチングし、第２段目の開孔部を形成する。
（１３）開孔部を通じ、第１及び第２の下地絶縁膜バリア層を若干等方性エッチングし、上層及び下層半導体層下に間隙部を形成する。
（１４）間隙部に絶縁膜を埋め込む。（以後形成する変形一体化包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１５）第２のマスク層をエッチング除去し、２段になった第１段目及び第２段目の開孔部を形成する。
（１６）露出した上層及び下層半導体層の側面間にそれぞれチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１７）チャネル領域形成用のそれぞれの半導体層の周囲にゲート絶縁膜を形成する。
（１８）ゲート絶縁膜上から下層半導体層及び上層半導体層に閾値電圧制御用の不純物を順次イオン注入する。
（１９）開孔部に変形一体化包囲型ゲート電極（上下に一体化（共通化）された、上層半導体層の上面部のゲート電極長が上層半導体層の側面部、下面部及び下層半導体層の全周囲のゲート電極長より長い包囲型ゲート電極）を平坦に埋め込む。（Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタの変形一体化包囲型ゲート電極形成）
（２０）残りの第１のマスク層をすべてエッチング除去して後、変形一体化包囲型ゲート電極及び上層半導体層の素子分離領域をマスク層として、露出した上層半導体層及び層間絶縁膜を除去し、変形一体化包囲型ゲート電極に自己整合して下層半導体層にｐ＋型ソースドレイン領域を形成する。
（２１）露出した上層半導体層の側面から空孔上にソースドレイン領域形成用の上層半導体層を再形成する。
（２２）変形一体化包囲型ゲート電極あるいは側壁に形成したサイドウォールに自己整合してｎ型ソースドレイン領域あるいはｎ＋型ソースドレイン領域を上層半導体層に順次形成する。
（２３）さらに層間絶縁膜を形成後、ビア及び配線を形成し、下層及び上層半導体層に形成したＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
１）変形一体化包囲型ゲート電極の形成によるバックチャネルリークの改善
２）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化
等を考慮して、
半導体基板上に複数層からなる絶縁膜を介して下層半導体層が設けられ、さらに積層された層間絶縁膜及び空孔を介して上層半導体層が設けられ、自己整合して、下層及び上層半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に、上下に一体化（共通化）し、部分的にゲート電極長が異なる、ゲート電極（変形一体化包囲型ゲート電極）が設けられ、変形一体化包囲型ゲート電極に自己整合して、下層及び上層半導体層にそれぞれ異なる導電型のソースドレイン領域が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体装置を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向で、チャネル領域部の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル長方向で、変形一体化包囲型ゲート電極部の模式側断面図、図４〜図３４は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、７は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（下層半導体層、ソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（下層半導体層、チャネル領域形成部）、９は１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の変形一体化包囲型ゲート電極（ＷＳｉ）、１２は１０２０ｃｍ−３程度のｐ＋型ソース領域、１３は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１４は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は空孔、１７は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）、１８は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（上層半導体層、、チャネル領域形成部）、１９はｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）、２０は１０２０ｃｍ−３程度のｎ＋型ソース領域、２１は５×１０１７ｃｍ−３程度のｎ型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２４は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２８は導電プラグ（Ｗ）、２９は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３０は１０ｎｍ程度のバリアメタル（ＴａＮ）、３１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１はチャネル長方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的に下地絶縁膜バリア層（ＴｉＮ）４あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６が設けられ、下地絶縁膜バリア層（ＴｉＮ）４あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６上には、ｎ型の一対のＳｉ層７が設けられ、一対のＳｉ層７の対向する側面間にｎ型のＳｉ層８が挟まれて設けられている構造からなる下層半導体層（７、８）が設けられ、下層半導体層（７、８）上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）９及び空孔１６を介してｐ型の一対のＳｉ層１９が設けられ、一対のＳｉ層１９の対向する側面間に、ｐ型のＳｉ層１８を左右から挟んだ一対のＳｉ層１７が挟まれている構造からなる上層半導体層（１７、１８、１９）が設けられ、下層半導体層（７、８）及び上層半導体層（１７、１８、１９）は、素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）（５、１５）によりそれぞれ島状に絶縁分離されている。積層されたＳｉ層８及びＳｉ層１８（一部Ｓｉ層１７の上面部も含む）の周囲にはゲート酸化膜（ＳｉＯ２）１０を介して、一体化（共通化）し、部分的にゲート電極長が異なる、包囲型ゲート電極（Ｓｉ層１８の上面部のゲート電極長がＳｉ層１８の側面部及び下面部且つＳｉ層８のすべての面のゲート電極長より長い、変形一体化包囲型ゲート電極）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、変形一体化包囲型ゲート電極１１の上面部の側壁にはサイドウォール２４が設けられ、Ｓｉ層７には、概略ｐ＋型ソースドレイン領域（１２、１３）が設けられ、Ｓｉ層８には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（１２、１３）が若干横方向拡散されている）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（７、８）に形成されており、一方Ｓｉ層１７及びＳｉ層１９には、概略ｎ型ソースドレイン領域（２１、２２）及びｎ＋型ソースドレイン領域（２０、２３）が設けられ、Ｓｉ層１８には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２１、２２）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（１７、１８、１９）に形成されている。またｐ＋型ソースドレイン領域（１２、１３）及びｎ＋型ソースドレイン領域（２０、２３）には、それぞれバリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。
【００１２】
図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１０を介して変形一体化包囲型ゲート電極（ＷＳｉ）１１に包囲された構造を有するＳｉ層８及びＳｉ層１８が設けられている。変形一体化包囲型ゲート電極１１の一部には、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。
【００１３】
図３はチャネル長方向で、変形一体化包囲型ゲート電極部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン窒化膜（Ｓｉ３Ｎ４）９、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）１５が積層され、シリコン酸化膜（ＳｉＯ２）３、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン窒化膜（Ｓｉ３Ｎ４）９、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）１５が設けられていない箇所のシリコン窒化膜（Ｓｉ３Ｎ４）２上には、変形一体化包囲型ゲート電極１１が形成されている。この側断面図では、本来Ｓｉ層７、Ｓｉ層１７及びＳｉ層１９は存在しないが、変形一体化包囲型ゲート電極１１との位置関係を明確にするために、少し奥に存在するＳｉ層７、Ｓｉ層１７及びＳｉ層１９を破線で示している。本図は変形一体化包囲型ゲート電極１１の上層半導体層（１７、１８、１９）の上面部のゲート電極長が、上層半導体層（１７、１８、１９）の側面部及び下面部のゲート電極長且つ下層半導体層（７、８）のすべての面のゲート電極長より長いことを明示するために描かれたものであり、製造方法は後述するが、ゲート電極長の長短は自己整合的になされているものである。
【００１４】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、積層した上下のＳＯＩ基板において、それぞれのＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して一体化（共通化）した変形（部分的にゲート電極長が異なる）包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板に一導電型あるいは反対導電型のソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ことができることによる高信頼性及び高性能化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するＮチャネルＭＩＳ電界効果トランジスタにおいて、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、ｐ＋型ソースドレイン領域とｎ＋型ソースドレイン領域間の容量を大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図１〜図３４を参照し、チャネル長方向を示す模式側断面図を用いて説明するが、主要な工程においてはチャネル幅方向の模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１６】
図４（チャネル長方向、チャネル領域部）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）４を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、下地絶縁膜バリア層（ＴｉＮ）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図５（チャネル長方向、チャネル領域部）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３４を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３４を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３５を成長する。
【００１８】
図６（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３４の一部側面及び下地絶縁膜バリア層（ＴｉＮ）４の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図７（チャネル長方向、チャネル領域部）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３４の側面から下地絶縁膜バリア層（ＴｉＮ）４上にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）４により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）４がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）
【００２０】
図８
次いでＳｉ層７をマスク層として、タングステン膜３５、シリコン窒化膜（Ｓｉ３Ｎ４）３３及び下地絶縁膜バリア層（ＴｉＮ）４を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２１】
図９（チャネル長方向、チャネル領域部）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）９を１０ｎｍ程度成長する。次いで化学気相成長により、７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１４を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３６を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３７を５０ｎｍ程度成長する。
【００２２】
図１０（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３７、下地絶縁膜バリア層（ＴｉＮ）３６、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）９を順次異方性ドライエッチングし、Ｓｉ層３４上に開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２３】
図１１（チャネル長方向、チャネル領域部）
次いで露出したＳｉ層３４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３７の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３８を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３９を成長する。
【００２４】
図１２（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３７を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３８の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３６の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２５】
図１３（チャネル長方向、チャネル領域部）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３８の側面から下地絶縁膜バリア層（ＴｉＮ）３６上にｐ型の横（水平）方向エピタキシャルＳｉ層１７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３７の開孔部を埋め込む。ここで成長したＳｉ層１７は下地絶縁膜バリア層（ＴｉＮ）３６により下地のシリコン酸化膜（ＳｉＯ２）１４の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）３６がないと下地のシリコン酸化膜（ＳｉＯ２）１４の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）
【００２６】
図１４（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜３９、Ｓｉ層３８、Ｓｉ層３４、Ｓｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングし、２段の開孔部を形成する。次いで露出したシリコン窒化膜（Ｓｉ３Ｎ４）９を通してＳｉ層７に硼素をイオン注入し、ｐ＋型ソースドレイン領域（１２、１３）の一部を形成する。この際、露出したｐ型のシリコン基板１にも硼素がイオン注入されるが、特に問題はない。次いでレジスト（図示せず）を除去する。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００２７】
図１５（チャネル長方向、チャネル領域部）
次いでＳｉ層１７をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）（３７、９）及び下地絶縁膜バリア層（ＴｉＮ）３６を順次異方性ドライエッチングする。この際、開孔部は３段になる。
【００２８】
図１６（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層１７の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１５を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２９】
図１７（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。次いで化学気相成長により、３０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）４２を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４３を成長する。
【００３０】
図１８（チャネル長方向、チャネル領域部）及び図１９（チャネル幅方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４３、多結晶シリコン膜（ｐｏｌｙＳｉ）４２及びシリコン窒化膜（Ｓｉ３Ｎ４）４１を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）４０の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図２０（チャネル長方向、チャネル領域部）及び図２１（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、３ｎｍ程度のタングステン膜（Ｗ）４４を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜（Ｗ）４４を残す。
【００３２】
図２２（チャネル長方向、チャネル領域部）及び図２３（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４３をマスク層として、シリコン酸化膜（ＳｉＯ２）４０、Ｓｉ層１７及び下地絶縁膜バリア層（ＴｉＮ）３６を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１７の幅方向の両側に存在）を異方性ドライエッチングする。（その際、シリコン窒化膜（Ｓｉ３Ｎ４）４３もエッチング除去される。）次いでタングステン膜（Ｗ）４４及び多結晶シリコン膜（ｐｏｌｙＳｉ）４２をマスク層として、シリコン酸化膜（ＳｉＯ２）１４、シリコン窒化膜（Ｓｉ３Ｎ４）９及びシリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層７の幅方向の両側に存在）を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、露出したＳｉ層７の一部を異方性ドライエッチングする。（その際、多結晶シリコン膜（ｐｏｌｙＳｉ）４２もエッチング除去される。）次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。
【００３３】
図２４（チャネル長方向、チャネル領域部）
次いで下地絶縁膜バリア層（ＴｉＮ）（３６、４）を２０ｎｍ程度等方性ドライエッチングし、Ｓｉ層（１７、７）の一部下に間隙部を形成する。
【００３４】
図２５（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する変形一体化包囲型ゲート電極（ＷＳｉ）１１と下地絶縁膜バリア層（ＴｉＮ）（３６、４）とを絶縁分離するためのものである。）
【００３５】
図２６（チャネル長方向、チャネル領域部）及び図２７（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４をエッチング除去し、２段の開孔部を形成する。次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により側面がそれぞれ露出しているＳｉ層７及びＳｉ層１７の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層８及びＳｉ層１８を成長し、下部に空孔を有する下層半導体層（７、８）及び上層半導体層（１７、１８）を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。）
【００３６】
図２８（チャネル長方向、チャネル領域部）及び図２９（チャネル幅方向、チャネル領域部）
次いで露出しているシリコン酸化膜（ＳｉＯ２）４０を異方性ドライエッチングする。次いで露出しているＳｉ層８及びＳｉ層１８の全周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層１８を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４１上に成長されたタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極（ＷＳｉ）１１が形成される。次いで８００℃程度でランニングし、チャネル領域を活性化する。
【００３７】
図３０（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、露出しているＳｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）（１４、６）を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）９を露出する開孔部を形成する。
【００３８】
図３１（チャネル長方向、チャネル領域部）
次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層７に２回目のｐ＋型ソースドレイン領域（１２、１３）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出しているＳｉ層１７の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、下部に空孔１６を有する上層半導体層（１７、１８、１９）を形成する。
【００３９】
図３２（チャネル長方向、チャネル領域部）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１９にｎ型ソースドレイン領域（２１、２２）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、変形一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び変形一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。
【００４０】
図３３（チャネル長方向、チャネル領域部）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜２５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２６、ＰＳＧ膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００４１】
図３４（チャネル長方向、チャネル領域部）
次いで化学気相成長により、バリアメタルとなるＴｉＮ２７を成長する。次いで化学気相成長により、タングステン（Ｗ）２８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を形成する。
【００４２】
図１（チャネル長方向、チャネル領域部）、図２（チャネル幅方向、チャネル領域部）及び図３（チャネル長方向、変形一体化包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、絶縁膜（ＳｉＯＣ）２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明の積層ＴＳＳＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例２】
【００４３】
図３５は本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜６、９〜１６、２０〜３２は図１と同じ物を、４５はｎ型のエピタキシャルＳｉＧｅ層（下層半導体層、ソースドレイン領域形成部）、４６はｎ型のエピタキシャル歪みＳｉ層（下層半導体層、チャネル領域形成部）、４７はｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）、４８はｐ型のエピタキシャル歪みＳｉ層（上層半導体層、チャネル領域形成部）、４９はｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）を示している。
同図においては、下層半導体層及び上層半導体層共に左右のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例３】
【００４４】
図３６は本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜３、５、８〜１１、１４、１５、１８、２４〜３２は図２と同じ物を示している。（チャネル長方向、チャネル領域部の模式側断面図は図1に同じ）
同図においては、下層半導体層の幅が上層半導体層の幅より広く形成されていること以外は図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅を大きくできるため、高速化が可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。
【実施例４】
【００４５】
図３７は本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜３２は図１と同じ物を、５０は側面接続導電膜（ＷＳｉ）を示している。
同図においては、下層半導体層のドレイン領域に直接接続する配線体が形成されていないこと及び側面接続導電膜（ＷＳｉ）５０が形成され、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が同電圧に側面接続されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またドレイン領域側の占有面積を縮小できるため、インバータ回路等において、より高集積化が可能である。
【実施例５】
【００４６】
図３８（チャネル長方向、チャネル領域部）、図３９（チャネル幅方向、チャネル領域部）、図４０（チャネル幅方向、ソースドレイン領域部）及び図４１（チャネル長方向、変形一体化包囲型ゲート電極部）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜１６、１８〜３２は図１と同じ物を、５１は空孔を包囲するシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのゲート電極長を長く、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極長を短く形成していること、上層半導体層のｎ＋型ソースドレイン領域直下に直接空孔が形成される替りに薄いシリコン酸化膜５１で包囲された構造の空孔が形成されていること及び変形一体化包囲型ゲート電極の中間部（ＮチャネルＭＩＳ電界効果トランジスタの下面部）の側面にはシリコン酸化膜（ＳｉＯ２）１４が形成されていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、また製造方法がやや複雑になるが、ＮチャネルＭＩＳ電界効果トランジスタのゲート電極長とＰチャネルＭＩＳ電界効果トランジスタのゲート電極長を独立して設定することが可能であり、またｎ＋型ソースドレイン領域とｐ＋型ソースドレイン領域間の電流リーク特性を強化することも可能である。
【００４７】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図４２〜図５５及び図３８〜図４１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００４８】
図４〜図１６の工程をおこなった後、図４２〜図５５の工程をおこなう。
【００４９】
図４２（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。次いで化学気相成長により、３０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）４２を成長する。
【００５０】
図４３（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、多結晶シリコン膜（ｐｏｌｙＳｉ）４２、シリコン窒化膜（Ｓｉ３Ｎ４）４１、シリコン酸化膜（ＳｉＯ２）４０、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１７の幅方向の両側に存在）、Ｓｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）９の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００５１】
図４４（チャネル長方向、チャネル領域部）
次いで化学気相成長により、３ｎｍ程度のタングステン膜（Ｗ）４４を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜（Ｗ）４４を残す。
【００５２】
図４５（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４及び多結晶シリコン膜（ｐｏｌｙＳｉ）４２をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）９及びシリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層７の幅方向の両側に存在）を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、露出したＳｉ層７の一部を異方性ドライエッチングする。（その際、多結晶シリコン膜（ｐｏｌｙＳｉ）４２もエッチング除去される。）次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。
【００５３】
図４６（チャネル長方向、チャネル領域部）
次いで下地絶縁膜バリア層（ＴｉＮ）４を２０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。
【００５４】
図４７（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する変形一体化包囲型ゲート電極（ＷＳｉ）１１と下地絶縁膜バリア層（ＴｉＮ）４とを絶縁分離するためのものである。）
【００５５】
図４８（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）３１をエッチング除去し、２段の開孔部を形成する。次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により側面がそれぞれ露出しているＳｉ層７及びＳｉ層１７の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層８及びＳｉ層１８を成長し、下部に空孔を有する下層半導体層（７、８）及び上層半導体層（１７、１８）を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。）
【００５６】
図４９（チャネル長方向、チャネル領域部）
次いで露出しているＳｉ層８及びＳｉ層１８の全周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層１８を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４１上に成長されたタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極（ＷＳｉ）１１が形成される。次いで８００℃程度でランニングし、チャネル領域を活性化する。
【００５７】
図５０（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、露出しているＳｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）９を露出する開孔部を形成する。
【００５８】
図５１（チャネル長方向、チャネル領域部）
次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層７に２回目のｐ＋型ソースドレイン領域（１２、１３）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出しているＳｉ層１８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、下部に空孔１６を有する上層半導体層（１８、１９）を形成する。
【００５９】
図５２（チャネル長方向、チャネル領域部）及び図５３（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１９にｎ型ソースドレイン領域（２１、２２）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、変形一体化包囲型ゲート電極（ＷＳｉ）１１及びＳｉ層１９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１９の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１４を選択的に順次異方性ドライエッチングし、Ｓｉ層１９の幅方向の両側に空孔１６に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００６０】
図５４（チャネル長方向、チャネル領域部）及び図５５（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１９とシリコン窒化膜（Ｓｉ３Ｎ４）１５の間隙部を埋め込み、Ｓｉ層１９の下面、変形一体化包囲型ゲート電極（ＷＳｉ）１１の中間部の側面、シリコン窒化膜（Ｓｉ３Ｎ４）１５の側面、シリコン酸化膜（ＳｉＯ２）１４の側面、Ｓｉ層７上のシリコン窒化膜（Ｓｉ３Ｎ４）９の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５１を形成し、シリコン酸化膜（ＳｉＯ２）５１に包囲された空孔１６を設け、ゲート酸化膜（ＳｉＯ２）１０を介した変形一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び変形一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。
【００６１】
次いで図３３〜図３４の工程をおこなった後、図３８〜図４１の工程をおこなう。
【００６２】
図３８（チャネル長方向、チャネル領域部）、図３９（チャネル幅方向、チャネル領域部）、図４０（チャネル幅方向、ソースドレイン領域部）及び図４１（チャネル長方向、変形一体化包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明のＴＳＳＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【００６３】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、下地絶縁膜バリア層、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、４層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
【産業上の利用可能性】
【００６４】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００６５】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    下地絶縁膜バリア層（ＴｉＮ）
５    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６    埋め込みシリコン酸化膜（ＳｉＯ２）
７    ｎ型のエピタキシャルＳｉ層（下層半導体層、ソースドレイン領域形成部）
８    ｎ型のエピタキシャルＳｉ層（下層半導体層、チャネル領域形成部）
９    シリコン窒化膜（Ｓｉ３Ｎ４）
１０  ゲート酸化膜（ＳｉＯ２）
１１  変形一体化包囲型ゲート電極（ＷＳｉ）
１２  ｐ＋型ソース領域
１３  ｐ＋型ドレイン領域
１４  シリコン酸化膜（ＳｉＯ２）
１５  素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１６  空孔
１７  ｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）
１８  ｐ型のエピタキシャルＳｉ層（上層半導体層、、チャネル領域形成部）
１９  ｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）
２０  ｎ＋型ソース領域
２１  ｎ型ソース領域
２２  ｎ型ドレイン領域
２３  ｎ＋型ドレイン領域
２４  サイドウォール（ＳｉＯ２）
２５  燐珪酸ガラス（ＰＳＧ）膜
２６  シリコン窒化膜（Ｓｉ３Ｎ４）
２７  バリアメタル（ＴｉＮ）
２８  導電プラグ（Ｗ）
２９  ＳｉＯＣ膜
３０  バリアメタル（ＴａＮ）
３１  Ｃｕ配線（Ｃｕシード層含む）
３２  バリア絶縁膜（Ｓｉ３Ｎ４）
３３  シリコン窒化膜（Ｓｉ３Ｎ４）
３４  ｎ型のエピタキシャルＳｉ層
３５  選択化学気相成長導電膜（Ｗ）
３６  下地絶縁膜バリア層（ＴｉＮ）
３７  シリコン窒化膜（Ｓｉ３Ｎ４）
３８  ｐ型のエピタキシャルＳｉ層
３９  選択化学気相成長導電膜（Ｗ）
４０  シリコン酸化膜（ＳｉＯ２）
４１  シリコン窒化膜（Ｓｉ３Ｎ４）
４２  多結晶シリコン膜（ｐｏｌｙＳｉ）
４３  シリコン窒化膜（Ｓｉ３Ｎ４）
４４  側壁導電膜（ＷＳｉ、変形一体化包囲型ゲート電極形成用のマスク層）
４５  ｎ型のエピタキシャルＳｉＧｅ層（下層半導体層、ソースドレイン領域形成部）
４６  ｎ型のエピタキシャル歪みＳｉ層（下層半導体層、チャネル領域形成部）
４７  ｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）
４８  ｐ型のエピタキシャル歪みＳｉ層（上層半導体層、チャネル領域形成部）
４９  ｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）
５０  側面接続導電膜（ＷＳｉ）
５１  空孔を包囲するシリコン酸化膜（ＳｉＯ２）
【図１】
2015103531.tif 000003
【図２】
2015103531.tif 000004
【図３】
2015103531.tif 000005
【図４】
2015103531.tif 000006
【図５】
2015103531.tif 000007
【図６】
2015103531.tif 000008
【図７】
2015103531.tif 000009
【図８】
2015103531.tif 000010
【図９】
2015103531.tif 000011
【図１０】
2015103531.tif 000012
【図１１】
2015103531.tif 000013
【図１２】
2015103531.tif 000014
【図１３】
2015103531.tif 000015
【図１４】
2015103531.tif 000016
【図１５】
2015103531.tif 000017
【図１６】
2015103531.tif 000018
【図１７】
2015103531.tif 000019
【図１８】
2015103531.tif 000020
【図１９】
2015103531.tif 000021
【図２０】
2015103531.tif 000022
【図２１】
2015103531.tif 000023
【図２２】
2015103531.tif 000024
【図２３】
2015103531.tif 000025
【図２４】
2015103531.tif 000026
【図２５】
2015103531.tif 000027
【図２６】
2015103531.tif 000028
【図２７】
2015103531.tif 000029
【図２８】
2015103531.tif 000030
【図２９】
2015103531.tif 000031
【図３０】
2015103531.tif 000032
【図３１】
2015103531.tif 000033
【図３２】
2015103531.tif 000034
【図３３】
2015103531.tif 000035
【図３４】
2015103531.tif 000036
【図３５】
2015103531.tif 000037
【図３６】
2015103531.tif 000038
【図３７】
2015103531.tif 000039
【図３８】
2015103531.tif 000040
【図３９】
2015103531.tif 000041
【図４０】
2015103531.tif 000042
【図４１】
2015103531.tif 000043
【図４２】
2015103531.tif 000044
【図４３】
2015103531.tif 000045
【図４４】
2015103531.tif 000046
【図４５】
2015103531.tif 000047
【図４６】
2015103531.tif 000048
【図４７】
2015103531.tif 000049
【図４８】
2015103531.tif 000050
【図４９】
2015103531.tif 000051
【図５０】
2015103531.tif 000052
【図５１】
2015103531.tif 000053
【図５２】
2015103531.tif 000054
【図５３】
2015103531.tif 000055
【図５４】
2015103531.tif 000056
【図５５】
2015103531.tif 000057
【図５６】
2015103531.tif 000058