(57)【要約】【課題】貫通電極を有する半導体装置の信頼性の向上と、レイアウト制限の緩和を図る。【解決手段】半導体基板と、半導体基板の一主面の上部に形成された素子分離領域と、半導体基板の一主面上に形成された層間絶縁膜と、層間絶縁膜を貫通し、素子分離領域内に到達する第１のコンタクトプラグと、半導体基板を貫通する貫通電極を備え、第１のコンタクトプラグと貫通電極とは、素子分離領域の内部あるいは底面において接続している。【選択図】図１ｊ
2015228473.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一主面側の上部に形成された素子分離領域と、
前記一主面の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記素子分離領域内に到達する第１のコンタクトプラグと、
前記半導体基板における、前記一主面とは逆の裏面側より前記一主面側へ向かって設けられた裏面電極を備え、
前記第１のコンタクトプラグと前記裏面電極とは、前記素子分離領域において接続して貫通電極を形成していることを特徴とする半導体装置。
【請求項２】
前記半導体基板の一主面側の上部に形成された素子形成領域と、
前記一主面の上における前記素子形成領域の上において、前記層間絶縁膜と前記素子形成領域との間に形成されたエッチング停止膜と、
前記層間絶縁膜および前記エッチング停止膜とを貫通し、前記半導体基板の素子形成領域に到達する第２のコンタクトプラグと、を備え、
前記半導体基板上において前記層間絶縁膜と前記素子分離領域との間には、前記エッチング停止膜が形成されていないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコンタクトプラグは複数存在し、
前記複数の第１のコンタクトプラグはそれぞれ前記裏面電極に接続していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のコンタクトプラグの底部は前記裏面電極の内部に突き出して接続していることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１のコンタクトプラグおよび前記第２のコンタクトプラグは、同一の導電材料からなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記導電材料はタングステンまたは銅を主成分とすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のコンタクトプラグの開口径は、前記第２のコンタクトプラグの開口径と同等またはそれ以上である請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記第１のコンタクトプラグおよび前記第２のコンタクトプラグはホール形状または溝形状であることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
半導体基板の一主面の上部に素子分離領域および素子形成領域を形成する工程（ａ）と  、
前記素子分離領域の上および前記素子形成領域の上にエッチング停止膜を形成する工程（ｂ）と、
前記素子分離領域上のエッチング停止膜を除去する工程（ｃ）と、
前記工程（ｃ）の後、前記半導体基板上に層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜を貫通して前記素子分離領域内に到達する第１のコンタクト孔と、前記層間絶縁膜を貫通して前記エッチング停止膜に到達する第２のコンタクト孔とを形成する工程（ｅ）と、
前記第２のコンタクト孔の底面に露出した前記エッチング停止膜を貫通し、前記第２のコンタクト孔を前記素子形成領域に到達させる工程（ｆ）と、
前記第１のコンタクト孔内および前記第２のコンタクト孔内に導電材料を埋め込み、それぞれ第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｇ）と、
前記工程（ｇ）の後、前記半導体基板の裏面側から前記素子分離領域に到達する開口部を形成して、前記開口部の底面に前記第１のコンタクトプラグを露出させる工程（ｉ）と、
前記開口部内に導電材料を埋め込んで裏面電極を形成するとともに、前記裏面電極と前記第１のコンタクトプラグを接続する工程（ｊ）とを備えた半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）では、前記第１のコンタクト孔の開口径を前記第２のコンタクト孔の開口径と同等またはそれ以上の大きさに形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記エッチング停止膜はシリコン窒化膜からなる請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離領域及び前記層間絶縁膜はともにシリコン酸化膜からなる請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１のコンタクトプラグおよび前記第２のコンタクトプラグはタングステンまたは銅を主成分とする導電材料からなる請求項９〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｇ）と前記工程（ｉ）との間に、前記半導体基板の一主面とは反対側の裏面を削り、前記半導体基板を薄化する工程（ｈ）を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、特に、貫通電極を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の電子機器の高機能化、高性能化に伴い、用いられる半導体デバイスの高性能化、高集積化を図る様々な開発が進められおり、その一環として貫通電極を有する３次元実装技術の開発が活発に行われている。その中で、主にパッケージ小型化の要請から、半導体基板を貫通する貫通電極が、従来のワイヤーボンディングに代わって、多用されている。
【０００３】
従来の貫通電極を有する半導体装置の断面図を図２に示す（例えば、特許文献１参照）。
【０００４】
この半導体装置は、半導体基板１０１の一主面上にトランジスタ等の素子と配線層が形成されている。ここでは、ゲート電極１０２が周囲を素子分離領域１０３に囲まれた領域に形成され、コンタクトプラグのエッチング停止膜１０４を貫通してコンタクトプラグ１０５が半導体基板１０１の所定領域と接続している。コンタクトプラグ１０５は最下層の配線層１０６と接続するように層間絶縁膜１０７に形成されている。また、配線層１０６の上を覆うように絶縁膜１０８が形成されている。なお、図示は省略するが、ゲート電極の下にはゲート絶縁膜が形成され、最下層の配線層１０６の上方には上層の複数の配線層及び絶縁膜１０８を含む複数の絶縁膜層が形成され、最上層の配線層１０６の上にはパッド電極が配置され、さらにパッド電極を開口するように保護膜が形成されている。
【０００５】
半導体基板１０１の裏面側にはパッシベーション膜１１１が形成された所望の最下層の配線層１０６に達する貫通孔１１２が形成されている。また、貫通孔１１２の内壁面を覆うようにシリコン酸化膜からなる絶縁膜１１３が形成され、バリアメタル層１１４及びＣｕのシード層１１５が形成され、貫通電極１１６および再配線層１１７が形成されている。半導体基板１０１の裏面側には保護層１１８が形成され、はんだ端子１１９が形成されている。
【０００６】
このような従来技術では、貫通電極１１６を形成する際に、素子を形成する半導体基板１０１の表面まで貫通孔１１２を形成すること、また、貫通電極１１６自体が周囲に応力を与えることにより、貫通電極１１６が占有する領域及びその周辺領域に、素子や配線を形成できない領域が発生する。また、１００μｍ程度の大開口径の貫通電極を高々１００ｎｍ程度の薄膜の配線層１０６で受け止めることになるため、配線層へのダメージが大きく、Ｃｕ膜の削れすぎやリスパッタされたＣｕの拡散など信頼性上の課題がある。
【０００７】
上記のような課題に対応するために、従来の貫通電極を有する半導体装置およびその形成方法について、例えば、特許文献２に記載された発明が知られている。特許文献２においては、貫通電極を小径プラグと大径プラグとからなる２種類の貫通電極の接続構成とする提案がなされている。ここでは、半導体基板の表面側から半導体基板内の途中まで到達する小径プラグを形成し、一方、この小径プラグに対応する位置に半導体基板の裏面側から大径プラグを形成し、小径プラグと接続させて、貫通電極を形成している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１２８３５２号公報
【特許文献２】特開２００５−２９４５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、大径プラグのＳｉ基板のエッチングは、エッチングレートが約１０μｍ／分と大きく、通常行われている時間固定のエッチングでは、大径プラグ底面を一定の位置に制御することが困難である。従って、Ｓｉ基板の面内厚みバラつきやレートばらつきなどにより、大径プラグが浅くなったり、Ｓｉ基板を貫通してしまったりする。
【００１０】
従って、上記に示す特許文献２に開示された製造方法では、シリコンエッチング量のばらつきにより、エッチング不足による小径プラグと大径プラグの未接続や、エッチング過剰による大径プラグの素子形成面への到達等の課題が発生する。ここで、素子形成面である層間絶縁膜（またはその直前）まで大径プラグが到達することにより、素子に対し裏面電極による応力の影響が大きくなり、トランジスタの特性が変動するという問題が生じる。
【００１１】
また、生産性の観点では、製造工程の工数が多い小径プラグの形成工程が追加で必要となり、生産性が大きく低下する。
【００１２】
そこで本発明は、上記の従来技術における課題に鑑みて、貫通電極に起因する素子形成面への影響を軽減し、かつレイアウト制限を緩和するとともに、生産性、制御性の高い、高信頼性の貫通電極を備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明の半導体装置は、半導体基板と、半導体基板の一主面側の上部に形成された素子分離領域と、一主面の上に形成された層間絶縁膜と、層間絶縁膜を貫通し、素子分離領域内に到達する第１のコンタクトプラグと、半導体基板における、一主面とは逆の裏面側より一主面側へ向かって設けられた裏面電極を備え、第１のコンタクトプラグと裏面電極とは、素子分離領域において接続して貫通電極を形成している。
【００１４】
また、本発明の半導体装置において、半導体基板の一主面側の上部に形成された素子形成領域と、一主面の上における素子形成領域の上において、層間絶縁膜と素子形成領域との間に形成されたエッチング停止膜と、層間絶縁膜およびエッチング停止膜とを貫通し、半導体基板の素子形成領域に到達する第２のコンタクトプラグと、を備え、半導体基板の上において層間絶縁膜と素子分離領域との間には、エッチング停止膜が形成されていないことが好ましい。
【００１５】
また、本発明の半導体装置において、第１のコンタクトプラグは複数存在し、複数の第１のコンタクトプラグはそれぞれ一つの裏面電極に接続していることが好ましい。
【００１６】
また、本発明の半導体装置において、第１のコンタクトプラグの底部は裏面電極の内部に突き出して接続していることが好ましい。
【００１７】
また、本発明の半導体装置において、第１のコンタクトプラグおよび第２のコンタクトプラグは、同一の導電材料からなることが好ましい。
【００１８】
また、本発明の半導体装置において、導電材料はタングステンまたは銅を主成分とすることが好ましい。
【００１９】
また、本発明の半導体装置において、第１のコンタクトプラグの開口径は、第２のコンタクトプラグの開口径と同等またはそれ以上であることが好ましい。
【００２０】
また、本発明の半導体装置において、第１のコンタクトプラグおよび第２のコンタクトプラグはホール形状または溝形状であることが好ましい。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板の一主面の上部に素子分離領域および素子形成領域を形成する工程（ａ）と、素子分離領域上および素子形成領域上にエッチング停止膜を形成する工程（ｂ）と、素子分離領域上のエッチング停止膜を除去する工程（ｃ）と、工程（ｃ）の後、半導体基板上に層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜を貫通して素子分離領域内に到達する第１のコンタクト孔と、層間絶縁膜を貫通してコンタクトエッチング停止膜に到達する第２のコンタクト孔とを形成する工程（ｅ）と、第２のコンタクト孔の底面に露出したエッチング停止膜を貫通し、第２のコンタクト孔を素子形成領域に到達させる工程（ｆ）と、第１のコンタクト孔内および第２のコンタクト孔内に導電材料を埋め込み、それぞれ第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｇ）と、工程（ｇ）の後、半導体基板の裏面側から素子分離領域に到達する開口部を形成して、開口部の底面に第１のコンタクトプラグを露出させる工程（ｉ）と、開口部内に導電材料を埋め込んで裏面電極を形成するとともに、裏面電極と第１のコンタクトプラグを接続する工程（ｊ）とを備えている。
【００２２】
また、本発明の半導体装置の製造方法において、工程（ｅ）では、第１のコンタクト孔の開口径を第２のコンタクト孔の開口径と同等またはそれ以上の大きさに形成することが好ましい。
【００２３】
また、本発明の半導体装置の製造方法において、エッチング停止膜はシリコン窒化膜からなることが好ましい。
【００２４】
また、本発明の半導体装置の製造方法において、素子分離領域及び層間絶縁膜はともにシリコン酸化膜からなることが好ましい。
【００２５】
また、本発明の半導体装置の製造方法において、第１のコンタクトプラグおよび第２のコンタクトプラグはタングステンまたは銅を主成分とする導電材料からなることが好ましい。
【００２６】
また、本発明の半導体装置の製造方法において、工程（ｇ）と工程（ｉ）との間に、半導体基板の一主面とは反対側の裏面を削り、半導体基板を薄化する工程（ｈ）を有することが好ましい。
【発明の効果】
【００２７】
本発明の半導体装置およびその製造方法によれば、半導体基板の表面側から形成されたコンタクトプラグと半導体基板の裏面側から形成された貫通電極とを、半導体基板の表面近傍領域に形成された素子分離領域内もしくは素子分離領域底面で接続することにより、貫通電極に起因する素子形成面への影響を軽減し、かつレイアウト制限を緩和するとともに、生産性、制御性の高い、高信頼性の貫通電極を備えた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１ａ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｂ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｃ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｄ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｅ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｆ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｇ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｈ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｉ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図１ｊ】本発明の実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【図２】従来の貫通電極を有する半導体装置の断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００３０】
図１ａ〜図１ｊは、本実施形態に係る半導体装置及びその製造方法を示す工程断面図である。
【００３１】
まず、図１ａに示すように、半導体基板１１の一主面に、ゲート電極１２、素子分離領域１３、及びコンタクトプラグを形成するコンタクト孔のエッチング停止膜１４を形成する。なお、図示は省略するが、ゲート電極の下にはゲート絶縁膜が形成されており、ゲート電極１２の両側の半導体基板１１の上部には例えばソース・ドレインを構成する拡散層が形成されている。ここで、素子分離領域１３は、例えばシリコン酸化膜からなり、深さ３００ｎｍでゲート電極１２および拡散層を取り囲むように形成されている。また、エッチング停止膜１４は、例えばシリコン窒化膜で厚さ３０ｎｍに形成されている。
【００３２】
次に、図１ｂに示すように、リソグラフィ技術およびエッチング技術を用いて、貫通電極が形成される領域のエッチング停止膜１４を除去する一方、トランジスタ等の素子を形成する領域ではエッチング停止膜１４を残すようにする。その後、半導体基板１１の上に層間絶縁膜１５を形成する。ここで、層間絶縁膜１５は、例えばシリコン酸化膜であり、例えば４００ｎｍの厚みに形成すればよい。
【００３３】
次に、図１ｃに示すように、リソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜１５の内部に、後に第１のコンタクトプラグ１６ａ、第２のコンタクトプラグ１６ｂが形成されるコンタクト孔をパターニング形成する。これらのコンタクト孔内に例えばタングステンを埋め込み、第１のコンタクトプラグ１６ａ、第２のコンタクトプラグ１６ｂとする。ここで、第１のコンタクトプラグ１６ａは、裏面電極形成領域に形成されるコンタクトプラグであり、第２のコンタクトプラグ１６ｂは素子形成領域に形成されるコンタクトプラグである。なお、裏面電極形成領域は平面視において素子分離領域１３の内部に存在する。
【００３４】
層間絶縁膜１５でのコンタクト孔のエッチングは、例えばＣ5Ｆ8、酸素、アルゴンの混合ガスを用い、エッチング停止膜１４であるシリコン窒化膜に対して、層間絶縁膜１５であるシリコン酸化膜を選択的にエッチングする。例えば、シリコン酸化膜エッチングレートのシリコン窒化膜エッチングレートに対する選択比を３０とすればよい。
【００３５】
ここで、層間絶縁膜１５のエッチング量は、膜厚のばらつきやエッチングレートのばらつきを考慮し、通常、オーバーエッチングを行う。本実施形態では、例えば、ばらつき相当よりも多めにエッチング量を設定した層間絶縁膜１５の厚みに対して５０％のオーバーエッチングを行う。すなわち、層間絶縁膜１５の総エッチング量は、膜厚にして６００ｎｍである。従って、トランジスタ等の素子を形成する領域の第２のコンタクトプラグ１６ｂ用の開口であるコンタクト孔は、エッチング停止膜１４上でいったん停止し、エッチング停止膜１４の残膜量は例えば１０ｎｍである。その一方で、裏面電極形成領域の第１のコンタクトプラグ１６ａ用の開口であるコンタクト孔は、エッチング停止膜１４がなく、かつ、層間絶縁膜１５及び素子分離領域１３はともにシリコン酸化膜であるため、エッチングは途中で停止することなく、素子分離領域１３の内部に、例えば２００ｎｍの深さまで到達する。但し、素子分離領域１３は深さ３００ｎｍに形成されているため、第１のコンタクトプラグ１６ａ用の開口であるコンタクト孔が素子分離領域１３を貫通することは無い。
【００３６】
次に、図１ｄに示すように、ドライエッチングにより、全面エッチバックして、第２のコンタクトプラグ１６ｂ用の開口であるコンタクト孔の底面を半導体基板１１まで到達させた後、例えば、Ｔｉ及びＴｉＮからなるバリアメタルとタングステンからなる金属膜をコンタクト孔の内部及び層間絶縁膜１５の表面上に形成した後、ＣＭＰ技術を用いて、層間絶縁膜１５の表面上の金属膜を除去して、第１のコンタクトプラグ１６ａ、第２のコンタクトプラグ１６ｂを形成する。
【００３７】
次に、最下層の配線層１７及び配線層１７の上の絶縁膜１８、さらには、図示しないが、最下層の配線層１７の上部に上層の複数の配線層及び絶縁膜１８を含む絶縁膜層、最上層の配線層に接続されたパッド電極及び保護膜が順次、形成される。
【００３８】
次に、図１ｅに示すように、半導体基板１１の表面側に、接着剤２０を用いて支持基板１９を接着した後、グラインダー等により半導体基板１１の裏面側より、所定の厚み例えば２００μｍの厚さまで研磨して半導体基板１１を薄化する。なお。図１ｆ以後の図面では支持基板１９及び接着剤２０の図示は省略する。
【００３９】
次に、図１ｆに示すように、半導体基板１１の裏面側に例えば、シリコン窒化膜からなるパッシベーション膜２１を形成した後、リソグラフィ及びドライエッチング技術により素子分離領域１３の底部まで到達する開口部２２を、例えば直径１００μｍの開口径で形成する。この時、ドライエッチングは、最初に例えばＣＨＦ3、Ａｒ及び酸素の混合ガスでパッシベーション膜２１を開口した後、シリコン基板をシリコン酸化膜に対して選択的にエッチングする条件、例えばＣ4Ｆ8ガスによる保護膜堆積とＳＦ6ガスによるエッチングを交互に行うボッシュプロセスを用いて、半導体基板１１を裏面側よりエッチングする。これにより、シリコン酸化膜からなる素子分離領域１３の底面まで開口を到達させる。
【００４０】
基板であるシリコンのエッチング条件は、例えばシリコンエッチングレートのシリコン酸化膜エッチングレートに対する選択比を２００程度とすれば良く、半導体基板１１の厚みばらつきＴＴＶ（Ｔｏｔａｌ  Ｔｈｉｃｋｎｅｓｓ  Ｖａｒｉａｔｉｏｎ）を考慮して、例えば２μｍ相当のオーバーエッチングを行っても、素子分離領域１３の底面でのシリコン酸化膜の削れ量は１０ｎｍとほとんど無く、精度よく素子分離領域１３の底面でエッチングを停止させることができる。
【００４１】
次に、図１ｇに示すように、エッチング条件を切り替えて、素子分離領域１３の底面からシリコン酸化膜をエッチングし、第１のコンタクトプラグ１６ａの底面に到達させる。
【００４２】
ここで、シリコン酸化膜のエッチング条件は、例えばＣ5Ｆ8、酸素、アルゴンの混合ガスとし、シリコンエッチング時の数μｍ／分の高速エッチングレートに比べ十分低速な数１０ｎｍ／分のエッチングレートに設定できるため、開口部２２の底面と第２のコンタクトプラグ１６ｂの底面との接続は精度よく加工可能となる。
【００４３】
次に、図１ｈに示すように、半導体基板１１の裏面側に開口部２２の内部の壁面を覆う、シリコン酸化膜からなる絶縁膜２３を形成し、ドライエッチングによるエッチバックにより、開口部２２の底面に形成された絶縁膜２３を除去する。
【００４４】
次に、図１ｉに示すように、スパッタリングにより、開口部２２の内部にバリアメタル層２４及び埋め込み材料であるＣｕのシード層２５を形成した後、リソグラフィ技術により、裏面電極及び再配線領域を露出するようにレジストパターンニングした後（図示せず）、めっき技術を用いて、Ｃｕからなる貫通電極２６と再配線層２７を形成する。その後、めっきが形成されていない領域に残存したバリアメタル層２４及びシード層２５をウエットエッチにより除去する。なお、最終的にはＣｕのシード層２５、Ｃｕからなる貫通電極２６および再配線層２７は一体化されてＣｕ層となる。
【００４５】
次に、図１ｊに示すように、半導体基板１１の裏面側に保護層２８を形成し、リソグラフィ技術により、はんだ端子２９を形成する領域に開口を有するようにパターンニングした後、図示しない支持基板１９を剥離する。その後、保護層２８の開口にはんだ端子２９を形成して本実施形態の半導体装置を完成させる。
【００４６】
なお、本実施形態では、例えば層間絶縁膜１５の厚みに対して５０％のオーバーエッチングを行い、素子分離領域１３の内部に例えば２００ｎｍの深さまで到達する第１のコンタクトプラグ１６ａを形成したが、第１のコンタクトプラグ１６ａの深さは、素子分離領域１３の底部から内部の所望の深さに層間絶縁膜１５のオーバーエッチング量を調節して設定することができる。
【００４７】
そのため、条件設定を適正化すれば、素子分離領域１３の底面にちょうど到達するように第１のコンタクトプラグ１６ａを形成し、貫通電極２６の底面が素子分離領域１３の底面にちょうど到達するように形成することも可能である。
【００４８】
また、第１のコンタクトプラグ１６ａと貫通電極２６とは素子分離領域１３の内部又は底面で接続すればよく、例えば第１のコンタクトプラグ１６ａが貫通電極２６の底面から貫通電極内に突き出した形状となっても構わない。
【００４９】
本実施形態によれば、半導体基板の表面側から形成されたコンタクトプラグと半導体基板の裏面側から形成された貫通電極とを半導体基板の表面近傍領域に形成された素子分離領域内もしくは素子分離領域底面で接続することにより、貫通電極に起因する半導体基板への応力が緩和でき、貫通電極に近接するトランジスタの特性変動等を抑制することができる。また、貫通電極に接続するコンタクトプラグは、トランジスタ部のコンタクトプラグと同時形成するため、生産性を損なわない製造方法を提供することが可能である。
【産業上の利用可能性】
【００５０】
本発明の半導体装置およびその製造方法は、貫通電極に起因する素子形成面への影響を軽減し、レイアウト制限を緩和するとともに、生産性、制御性の高い、高信頼性の半導体装置およびその製造方法を提供することができるものであり、特に、高集積化、高性能化、歩留まり向上等が求められる貫通電極を有する３次元積層半導体装置およびその製造方法において有用である。
【符号の説明】
【００５１】
１１  半導体基板
１２  ゲート電極
１３  素子分離領域
１４  エッチング停止膜
１５  層間絶縁膜
１６ａ  第１のコンタクトプラグ
１６ｂ  第２のコンタクトプラグ
１７  配線層
１８、２３  絶縁膜
１９  支持基板
２０  接着剤
２１  パッシベーション膜
２２  開口部
２４  バリアメタル層
２５  シード層
２６  貫通電極
２７  再配線層
２８  保護層
２９  はんだ端子
１０１  半導体基板
１０２  ゲート電極
１０３  素子分離領域
１０４  エッチング停止膜
１０５  コンタクトプラグ
１０６  配線層
１０７  層間絶縁膜
１０８、１１３  絶縁膜
１０９  支持基板
１１０  接着剤
１１１  パッシベーション膜
１１２  貫通孔
１１４  バリアメタル層
１１５  シード層
１１６  貫通電極
１１７  再配線層
１１８  保護層
１１９  はんだ端子
【図１ａ】
2015228473.tif 000003
【図１ｂ】
2015228473.tif 000004
【図１ｃ】
2015228473.tif 000005
【図１ｄ】
2015228473.tif 000006
【図１ｅ】
2015228473.tif 000007
【図１ｆ】
2015228473.tif 000008
【図１ｇ】
2015228473.tif 000009
【図１ｈ】
2015228473.tif 000010
【図１ｉ】
2015228473.tif 000011
【図１ｊ】
2015228473.tif 000012
【図２】
2015228473.tif 000013