(57)【要約】【課題】ＣＭＯＳイメージセンサのダイナミックレンジを確保するため、蓄積容量素子にフローティングディフュージョンから溢れる電荷を蓄積する。その蓄積容量素子をＭＯＳ容量で形成すると、画素面積が増大する。【解決手段】撮像装置は、行方向および列方向に配置された複数の画素回路（ＰＣ１）と、列方向に延在し、行方向に配置された複数の蓄積容量配線（ＳＣＬ（ｘ））と、を備え、蓄積容量配線は、列を同じくする複数の画素回路と接続され、画素回路は、受光して生成した電荷を蓄積する第１光電変換素子（ＰＤ１）と、第１光電変換素子が蓄積する電荷が転送されるフローティングディフュージョン（ＣＦＤ）と、フローティングディフュージョンおよび蓄積容量配線を接続する第１スイッチトランジスタ（ＭＴＸ１）と、を含む。【選択図】図２
2015103958.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置であって、
行方向および列方向に配置された複数の画素回路と、
前記列方向に延在し、前記行方向に配置された複数の蓄積容量配線と、
を備え、
前記蓄積容量配線は、前記列を同じくする前記複数の画素回路と接続され、
前記画素回路は、
受光して生成した電荷を蓄積する第１光電変換素子と、
前記第１光電変換素子が蓄積する前記電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンおよび前記蓄積容量配線を接続する第１スイッチトランジスタと、を含む、撮像装置。
【請求項２】
前記列方向に延在し、前記行方向に配置された複数の垂直信号線を、さらに、備え
前記垂直信号線は、前記列を同じくする前記複数の画素回路と接続され、
前記画素回路は、さらに、
前記フローティングディフュージョンの電圧を増幅して出力する増幅トランジスタと、
前記増幅トランジスタおよび前記垂直信号線を接続する選択トランジスタと、
を含む、請求項１記載の撮像装置。
【請求項３】
前記選択トランジスタが導通状態に設定された前記画素回路が配置される選択行において、前記第１スイッチトランジスタは、導通状態に設定され、
前記選択トランジスタが非導通状態に設定された前記画素回路が配置される非選択行において、前記第１スイッチトランジスタは、非導通状態に設定される、請求項２記載の撮像装置。
【請求項４】
前記画素回路は、さらに、ソースおよびドレインが、それぞれ、電源配線および前記フローティングディフュージョンと接続される第１リセットトランジスタを含み、
前記第１リセットトランジスタは、前記フローティングディフュージョンまたは前記蓄積容量配線に蓄積されている電荷を排出するリセット処理を行う、請求項３記載の撮像装置。
【請求項５】
前記画素回路は、さらに、ソースおよびドレインが、それぞれ、電源配線および前記蓄積容量配線と接続される第２リセットトランジスタを含み、
前記第２リセットトランジスタは、前記フローティングディフュージョンまたは前記蓄積容量配線に蓄積されている電荷を排出する、請求項３記載の撮像装置。
【請求項６】
前記画素回路は、さらに、
受光して生成した電荷を蓄積する第２光電変換素子と、
前記第１光電変換素子が蓄積する前記電荷を、前記フローティングディフュージョンへ転送する第１転送トランジスタと、
前記第２光電変換素子が蓄積する前記電荷を、前記フローティングディフュージョンへ転送する第２転送トランジスタと、
を含む、請求項３記載の撮像装置。
【請求項７】
前記蓄積容量配線は、前記列方向に配置された複数の単位蓄積容量配線からなり、
前記画素回路は、さらに、第２スイッチトランジスタを含み、
前記第１スイッチトランジスタは、前記フローティングディフュージョンおよび前記単位蓄積容量配線を接続し、
前記第２スイッチトランジスタは、前記複数の単位蓄積容量配線を直列に接続する、請求項３記載の撮像装置。
【請求項８】
前記選択行に配置された前記画素回路、および前記選択行に隣接する前記非選択行に配置された前記画素回路において、前記第２スイッチトランジスタは、導通状態に設定される、請求項７記載の撮像装置
【請求項９】
第３リセットトランジスタを、さらに備え、
前記第３リセットトランジスタは、
前記列方向の端部に配置された前記単位蓄積容量配線と接続され、
前記列方向に配置された複数の前記単位蓄積容量配線に蓄積されている電荷を排出するリセット処理を行う、請求項７記載の撮像装置。
【請求項１０】
前記増幅トランジスタは、前記垂直信号線へ、
前記蓄積容量配線とともにリセット処理された前記フローティングディフュージョンの電圧を増幅して高照度用リセットノイズを出力し、
前記リセット処理後に前記蓄積容量配線から分離された前記フローティングディフュージョンの電圧を増幅して低照度用リセットノイズを出力し、
その後、前記第１光電変換素子が蓄積する電荷が転送された前記フローティングディフュージョンの電圧を増幅して低照度用混合信号を出力し、
その後、前記蓄積容量配線と接続された前記フローティングディフュージョンの電圧を増幅して高照度用混合信号を出力する、請求項４記載の撮像装置。
【請求項１１】
前記行方向に配置される複数のカラム回路を、さらに、備え、
前記カラム回路は、
列を同じくする前記垂直信号線と接続され、
前記垂直信号線が出力する前記高照度用リセットノイズをデジタル変換して、高照度用デジタルリセット信号を出力し、
前記垂直信号線が出力する前記低照度用リセットノイズをデジタル変換して、低照度用デジタルリセット信号を出力し、
前記垂直信号線が出力する前記低照度用混合信号をデジタル変換して、低照度用デジタル信号を出力し、
前記垂直信号線が出力する前記高照度用混合信号をデジタル変換して、高照度用デジタル信号を出力する、請求項１０記載の撮像装置。
【請求項１２】
前記行方向に配置される複数の第１カラム回路および第２カラム回路を、さらに、備え、
前記垂直信号線は、列を同じくする前記第１カラム回路および前記第２カラム回路と接続され、
前記第１カラム回路は、第１スイッチ、第１増幅器、および第１アナログデジタル変換器を有し、
前記第２カラム回路は、第２スイッチ、第２増幅器、および第２アナログデジタル変換器を有し、
前記第１増幅器および前記第２増幅器は、それぞれ、前記垂直信号線が出力する前記低照度用混合信号および前記高照度用混合信号を増幅して、順次、低照度用信号レベルおよび高照度用信号レベルを出力し、
前記第１アナログデジタル変換器および前記第２アナログデジタル変換器は、並行して、前記低照度用信号レベルおよび前記高照度用信号レベルを、それぞれ、低照度用デジタル信号および高照度用デジタル信号に変換する、請求項１０記載の撮像装置。
【請求項１３】
撮像装置であって、
行方向および列方向に配置された複数の画素回路と、
前記列方向に延在し、前記行方向に配置された複数の蓄積容量配線と、
前記列方向に延在し、前記列方向に配置された複数の垂直信号線と、
を備え、
前記画素回路は、
受光して生成した電荷を蓄積する第１光電変換素子、および第２光電変換素子と、
前記第１光電変換素子が蓄積する前記電荷、または前記第２光電変換素子が蓄積する前記電荷が転送されるフローティングディフュージョンと、
前記第１光電変換素子が蓄積する前記電荷を、前記フローティングディフュージョンへ転送する第１転送トランジスタと、
前記第２光電変換素子が蓄積する前記電荷を、前記フローティングディフュージョンへ転送する第２転送トランジスタと、
前記フローティングディフュージョンの電圧を増幅して出力する増幅トランジスタと、
前記増幅トランジスタおよび前記垂直信号線を接続する選択トランジスタと、
を有し、
前記第１光電変換素子および前記第２光電変換素子は、前記列方向に配置され、
前記画素回路は、
前記同行の前記画素回路が含む前記第１光電変換素子の形成領域および前記第２光電変換素子の形成領域で挟まれる同行間領域と、
異なる前記行に配置される前記画素回路が含む前記第１光電変換素子の形成領域および前記第２光電変換素子の形成領域で挟まれる異行間領域と、を含み、
前記同行間領域の前記行方向の一方には、前記増幅トランジスタが配置され、
前記異行間領域の前記行方向の一方には、前記選択トランジスタが配置され、
前記増幅トランジスタのソースおよび前記選択トランジスタのドレインは、配線で接続される、撮像装置。
【請求項１４】
前記同行間領域において、
前記増幅トランジスタに隣接して、前記第１転送トランジスタおよび前記第２転送トランジスタは対向して配置される、請求項１３記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関し、たとえば、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)型の撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ型撮像装置、所謂、ＣＭＯＳイメージセンサは、デジタルカメラの分野で広く普及している。このＣＭＯＳイメージセンサを車載用または監視用カメラへ用途を広げる場合、ダイナミックレンジの拡大、さらには、動作の高速化が要求される。
【０００３】
特許文献１および特許文献２は、いずれも、光を受光して電荷を生成および蓄積するフォトダイオードと、フォトダイオードに蓄積する電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンから溢れる電荷を蓄積する蓄積容量素子と、を有する画素が、アレイ状に集積された固体撮像装置を開示する。特許文献３は、４個のフォトダイオードを、それぞれ、４個の転送トランジスタを介して増幅トランジスタのゲートと接続し、その増幅トランジスタの出力を選択トランジスタを介して出力する画素がアレイ状に集積された撮像装置を開示する。
【０００４】
非特許文献１は、ダイナミックレンジ拡大技術、およびシングルスロープ積分型Ａ−Ｄ変換器を集積したイメージセンサの構成を開示する。
【０００５】
非特許文献２は、横型オーバーフロー蓄積容量（ＬＯＦＩＣ）構造を備えた画素回路を開示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２８４９３号公報
【特許文献２】特開２００６−２１７４１０号公報
【特許文献３】特開２０１０−２１２７６９号公報
【非特許文献】
【０００７】
【非特許文献１】相澤清晴、浜本隆之編著、映像情報メディア基幹技術シリーズ９映像情報メディア学会編”ＣＭＯＳイメージセンサ”コロナ社ｐ４７、１５９、１７４
【非特許文献２】Nana Akahane, Shigetoshi Sugawa, Satoru Adachi, Kazuya Mori, Toshiyuki Ishiuchi, and Koichi Mizobuchi, "A Sensitivity and Linearity Improvement of a 100-dB Dynamic Range CMOS Image Sensor Using a Lateral Overflow Integration Capacitor",IEEE JOURNAL SOLID-STATE CIRCUITS,VOL,41,NO.4,APRIL 2006. p851-858
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＣＭＯＳイメージセンサの画素は、フォトダイオードで生成された電荷をフローティングディフュージョンへ転送し、さらに、フローティングディフュージョンから溢れる電荷を蓄積容量素子に蓄積することで、ダイナミックレンジを確保している。フローティングディフュージョンの容量を小さく設定して低照度側での感度を向上させると、高照度側で白飛びが発生する。一方、その高照度側の白飛び発生を抑えるため蓄積容量素子を形成すると、画素面積が増加し、高画素数を実現することが困難となる。特許文献１または特許文献２の画素のように、ＭＯＳ容量を蓄積容量素子として半導体基板内、または半導体基板上に形成すると、フォトダイオードの面積確保が困難となり、さらに、Ｈｉｇｈ−ｋ材料やスタック型容量は、コストが増加するというデメリットもある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、撮像装置であって、行方向および列方向に配置された複数の画素回路と、列方向に延在し、行方向に配置された複数の蓄積容量配線と、を備え、蓄積容量配線は、列を同じくする複数の画素回路と接続され、画素回路は、受光して生成した電荷を蓄積する第１光電変換素子と、第１光電変換素子が蓄積する電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンおよび蓄積容量配線を接続する第１スイッチトランジスタと、を含む。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る撮像装置の構成を示すブロック図である。
【図２】図１の画素回路の回路図である。
【図３】図１のカラム回路の回路図である。
【図４】図２の画素回路の読出し動作を説明するタイミング図である。
【図５】図４に示される各時刻におけるポテンシャル図である。
【図６】図１のカラム回路で、１回露光による画素回路の読出し動作を行うタイミング図である。
【図７】図１のカラム回路で、２回露光による読出しを行う場合のタイミング図である。
【図８】実施の形態２に係る撮像装置の構成を示すブロック図である。
【図９】図８に示されるカラム回路の回路図である。
【図１０】図９のカラム回路で、１回露光による画素回路の読出しを行うタイミング図である。
【図１１】実施の形態３に係る撮像装置の構成を示すブロック図である。
【図１２】図１１の画素回路の回路図である。
【図１３】図１２の画素回路の読出し動作を説明するタイミング図である。
【図１４】実施の形態４に係る撮像装置の構成を示すブロック図である。
【図１５】図１４における、画素回路、トップリセットトランジスタ、およびボトムリセットトランジスタの接続関係を説明する回路図である。
【図１６】図１５の画素回路の読出し動作を説明するタイミング図である。
【図１７】実施の形態５に係る撮像装置の構成を示すブロック図である。
【図１８】図１７における、画素回路、トップリセットトランジスタ、およびボトムリセットトランジスタの接続関係を説明する回路図である。
【図１９】図１８の画素回路の読出し動作を説明するタイミング図である。
【図２０】実施の形態６に係る撮像装置の構成を示すブロック図である。
【図２１】図２０の画素回路の回路図である。
【図２２】図２１の画素回路のレイアウト図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係る撮像装置１００の構成を示すブロック図である。
【００１３】
撮像装置１００は、画素アレイ１、垂直走査回路２、カラム回路３１、および定電流回路４を備える。
【００１４】
画素アレイ１は、画素回路ＰＣ１、垂直信号線ＶＳＬ、および蓄積容量配線ＳＣＬを含む。画素回路ＰＣ１は、行方向（図１において、左右方向）に（Ｎ＋１）個、列方向（図１において、上下方向）に（Ｍ＋１）個、アレイ状に配置される。画素回路ＰＣ１を示す矩形パタンに記載される符号、例えば、（ｘ、ｎ）は、ｘ行、ｎ列に位置する画素回路であることを示し、以下、当該画素回路ＰＣ１を、ＰＣ１（ｘ、ｎ）と記載する。行番号、および列番号を特定しない場合は、単に、画素回路ＰＣ１と記載する。
【００１５】
垂直信号線ＶＳＬは、列方向に延在し、行方向に、画素回路ＰＣ１と同数の（Ｎ＋１）本、配置される。以下、画素回路ＰＣ１（ｘ、ｎ）と接続される垂直信号線ＶＳＬを垂直信号線ＶＳＬ（ｘ）と記載する。蓄積容量配線ＳＣＬは、列方向に延在し、行方向に、画素回路ＰＣ１と同数の（Ｎ＋１）本、配置される。以下、画素回路ＰＣ１（ｘ、ｎ）と接続される蓄積容量配線ＳＣＬを蓄積容量配線ＳＣＬ（ｘ）と記載する。また、行番号ｘを特定して言及する必要が無い場合、単に、垂直信号線ＶＳＬ、および蓄積容量配線ＳＣＬと、記載する。各垂直信号線ＶＳＬには、定電流回路４により、バイアス電流が印加される。
【００１６】
垂直走査回路２は、複数の画素回路ＰＣ１の行から、１つの画素回路ＰＣ１の行を選択する行選択信号群Ｒ１（ｎ）を出力する。行選択信号群Ｒ１（ｎ）は、０行からＭ行に配置される（Ｍ＋１）個の画素回路ＰＣ１の行のうち、ｎ行に配置される画素回路ＰＣ１（０、ｎ）から画素回路ＰＣ１（Ｎ、ｎ）を、同時に選択する。カラム回路３１は、行方向に（Ｎ＋１）個配置され、対応する垂直信号線ＶＳＬ（ｘ）が出力するアナログ信号をデジタル信号Ｄｘに変換し、出力する。各カラム回路３１のＡ／Ｄ（アナログ／デジタル）変換処理は、カラム回路制御信号群ＣＣＴＬ３１により、同時に制御される。
【００１７】
図２は、図１の画素回路ＰＣ１の回路図である。
（構成）
画素回路ＰＣ１は、光電変換素子ＰＤ１、転送トランジスタＭＴＸ１、フローティングディフュージョン容量ＣＦＤ、リセットトランジスタＭＲＳＴ１、増幅トランジスタＭＡＭＩ、選択トランジスタＭＳＥＬ、第１スイッチトランジスタＭＳＷＡ、および蓄積配線容量ＣＭを含む。転送トランジスタＭＴＸ１、リセットトランジスタＭＲＳＴ１、選択トランジスタＭＳＥＬ、および第１スイッチトランジスタＭＳＷＡのゲートには、それぞれ、転送トランジスタ制御信号ＴＸ１、リセットトランジスタ制御信号ＲＳＴ１、選択トランジスタ制御信号ＳＥＬ、および第１スイッチ制御信号ＳＷＡが印加される。上述の行選択信号群Ｒ１（ｎ）は、それら４つの制御信号の束である。
【００１８】
光電変換素子ＰＤ１は、半導体基板（図示せず）に形成された、一般的なフォトダイオードである。光電変換素子ＰＤ１のアノードには、電源電圧ＧＮＤが印加される。光電変換素子ＰＤ１のカソードは、転送トランジスタＭＴＸ１のソース／ドレインの一方と接続される。転送トランジスタＭＴＸ１のソース／ドレインの他方は、リセットトランジスタＭＲＳＴ１のドレイン、および第１スイッチトランジスタＭＳＷＡのソース／ドレインの一方と接続される。リセットトランジスタＭＲＳＴ１のソースには、電源電圧ＶＤＤが印加され、第１スイッチトランジスタＭＳＷＡのソース／ドレインの他方は、蓄積容量配線ＳＣＬと接続される。選択トランジスタＭＳＥＬのソースおよびドレインは、それぞれ、増幅トランジスタＭＡＭＩのドレイン、および垂直信号線ＶＳＬと接続される。
【００１９】
各画素回路ＰＣ１が含む蓄積配線容量ＣＭは、各画素回路ＰＣ１が形成される領域を通過する蓄積容量配線ＳＣＬ（ｘ）の配線容量に相当する。即ち、蓄積配線容量ＣＭの値は、蓄積容量配線ＳＣＬ（ｘ）全体の配線容量の値を、列方向に配置される画素回路ＰＣ１の数（Ｍ＋１）で除算した値に相当する。
【００２０】
フローティングディフュージョン容量ＣＦＤの一方の端子は、転送トランジスタＭＴＸ１のソース／ドレインの他方の端子と接続され、フローティングディフュージョン容量ＣＦＤの他方に端子には、電源電圧ＧＮＤが印加される。フローティングディフュージョン容量ＣＦＤとは、光電荷を電圧に変換するフローティングディフュージョン（フローティング領域）の等価容量である。フローティングディフュージョン容量ＣＦＤには、転送トランジスタＭＴＸ１のソース／ドレインの他方、リセットトランジスタＭＲＳＴ１のドレイン、および第１スイッチトランジスタＭＳＷＡのソース／ドレインの一方を形成する単一または個別に形成された不純物拡散領域の寄生容量、およびその不純物拡散領域と接続される配線の寄生容量が含まれる。
【００２１】
（動作）
リセットトランジスタＭＲＳＴ１は、リセットトランジスタ制御信号ＲＳＴ１により導通状態に設定されると、フローティングディフュージョン容量ＣＦＤをリセットする。この時、第１スイッチ制御信号ＳＷＡで第１スイッチトランジスタＭＳＷＡを導通状態に設定しておくことで、蓄積配線容量ＣＭも同時に、リセットされる。
【００２２】
光電変換素子ＰＤ１に蓄積された光電荷は、導通状態に設定された転送トランジスタＭＴＸ１を経由して、フローティングディフュージョンに転送され、フローティングディフュージョン容量ＣＦＤは、充電される。フローティングディフュージョンから溢れた電荷は、導通状態に設定された第１スイッチトランジスタＭＳＷＡを経由して、蓄積配線容量ＣＭに蓄積される。増幅トランジスタＭＡＭＩは、このフローティングディフュージョン容量ＣＦＤの電圧を増幅し、選択トランジスタＭＳＥＬを経由して、垂直信号線ＶＳＬ（ｘ）へ出力する。
【００２３】
図３は、図１のカラム回路３１の回路図である。
カラム回路３１は、画素回路ＰＣ１（ｘ、ｎ）が垂直信号線ＶＳＬ（ｘ）を経由して出力するアナログ信号を、デジタル信号Ｄｘに変換して出力する。カラム回路３１は、プログラマブルゲインアンプＰＧＡおよびＡ／Ｄ変換回路ＡＤＣを備える。Ａ／Ｄ変換回路ＡＤＣは、シングルスロープ積分型Ａ／Ｄ変換回路である。
【００２４】
（プログラマブルゲインアンプＰＧＡの構成・動作）
プログラマブルゲインアンプＰＧＡは、入力容量Ｃ１、帰還容量Ｃ２、および差動アンプＡ１を含む。差動アンプＡ１には、電源電圧ＶＤＤ１および電源電圧ＧＮＤ１が印加され、差動アンプＡ１の正入力端子には、ＰＧＡ参照電圧ＶＲＰが印加される。入力容量Ｃ１の一端は、垂直信号線ＶＳＬと接続され、入力容量Ｃ１の他端は、差動アンプＡ１の負入力端子と接続される。
【００２５】
差動アンプＡ１のゲインは、入力容量Ｃ１の値と帰還容量Ｃ２の値の比で決定される。入力容量Ｃ１の一端に印加された画素回路ＰＣ１の出力信号は、差動アンプＡ１で増幅され、ＰＧＡ出力信号ＰＯＵＴとして、Ａ／Ｄ変換回路ＡＤＣへ出力される。なお、差動アンプＡ１のゲイン調整は、入力容量Ｃ１の値をＰＧＡゲイン設定信号ＧＡＩＮで変更する代わりに、ＰＧＡゲイン設定信号ＧＡＩＮで帰還容量Ｃ２の値を変更することで、行っても良い。差動アンプＡ１の設定ゲインは、一般的に、先に出力された１フレーム期間（図４参照）のデータに基づき、カラム回路３１の後段に接続されるＤＳＰ（デジタル・シグナル・プロセッサ）により設定される。
【００２６】
（Ａ／Ｄ変換回路ＡＤＣの構成・動作）
Ａ／Ｄ変換回路ＡＤＣは、容量Ｃ３、容量Ｃ４、コンパレータＡ２、スイッチＳＷ１、およびスイッチＳＷ２を含む。コンパレータＡ２には、電源電圧ＶＤＤ２および電源電圧ＧＮＤ２が印加される。
【００２７】
コンパレータＡ２の正入力端子ＡＩＮには、スイッチＳＷ１を経由して、ＰＧＡ出力信号ＰＯＵＴが印加される。スイッチＳＷ１の導通状態は、サンプリング信号ＳＭＰＬにより制御される。コンパレータＡ２の正入力端子ＡＩＮには、さらに、容量Ｃ３の一端が接続され、容量Ｃ３の他端には、ランプ信号ＲＡＭＰが印加される。
【００２８】
コンパレータＡ２の負入力端子には、容量Ｃ４の一端が接続され、容量Ｃ４の他端には、電源電圧ＧＮＤ２が印加される。コンパレータＡ２の負入力端子には、さらに、スイッチＳＷ２を経由して、コンパレータＡ２の出力が印加される。スイッチＳＷ２の導通状態は、オートゼロ信号ＡＴＺにより制御される。コンパレータＡ２の正入力端子ＡＩＮへＰＧＡ出力信号ＰＯＵＴを印加する前に、オートゼロ信号ＡＴＺでスイッチＳＷ２を導通状態に設定して、コンパレータＡ２の負入力端子に参照電圧を設定することで、Ａ／Ｄ変換回路ＡＤＣのオフセットが除去される。
【００２９】
Ａ／Ｄ変換回路ＡＤＣのオフセット除去後、スイッチＳＷ１を所定時間に亘り導通状態に設定し、コンパレータＡ２の正入力端子ＡＩＮに接続されている容量Ｃ３の一端に、ＰＧＡ出力信号ＰＯＵＴの電圧に相当する電荷を保存する。この期間において、容量Ｃ３の他端に印加するランプ信号ＲＡＭＰの電圧は、所定のレベルに維持しておく。その後、スイッチＳＷ１を非導通状態に設定し、ランプ信号ＲＡＭＰでＰＧＡ出力ＰＯＵＴを高電位側へシフトし、さらに、一定の勾配にて掃引する。ランプ信号ＲＡＭＰで高電位側へシフトされたＰＧＡ出力信号ＰＯＵＴの電圧と、コンパレータＡ２の負入力端子に設定された参照電圧が一致すると、Ａ／Ｄ変換回路ＡＤＣの出力信号Ｄｘの論理レベルは反転する。
【００３０】
以上の処理により、Ａ／Ｄ変換回路ＡＤＣは、ＰＧＡ出力信号ＰＯＵＴをパルス波形に変換する。そのパルス波形は、ランプ信号ＲＡＭＰでＰＧＡ出力ＰＯＵＴを高電位側へシフトした時刻から、高電位側にシフトされたＰＧＡ出力ＰＯＵＴが参照電圧と一致する時刻に亘り、生成される。このパルス波形が生成される時間を、図３に図示しないカウンタで計測し、そのカウント値を保持することで、画素回路ＰＣ１が出力する信号はデジタル値に変換される。
【００３１】
図４は、図２の画素回路ＰＣ１の読出し動作を説明するタイミング図である。
図２を参照しつつ、図４のタイミング図を説明する。図４は、１回露光によるローリングシャッタ方式で画素回路ＰＣ１のデータを読み出す場合のタイミング図を示す。説明を簡略化するため、画素アレイ１（図１参照）は、１行に（Ｎ＋１）個配置された画素回路ＰＣ１が、０行（Ｒｏｗ０）から１６行（Ｒｏｗ１６）の計１７行配置されている場合を想定する。
【００３２】
図４の上側のタイミング図に示される通り、１フレーム期間は、０行に配置されている画素回路ＰＣ１のデータ読出し開始時刻から、１６行に配置されている画素回路ＰＣ１のデータ読出し完了時刻までの期間である。各行において、画素回路ＰＣ１の読出し期間の前に、リセット期間と、各行に配置された光電変換素子ＰＤ１の露光時間に相当する光電子蓄積期間が設定される。
【００３３】
図４の下側の波形図に示される通り、光電子蓄積期間の終了後に開始される各読出し期間において、画素回路ＰＣ１の各行は、垂直走査回路２が出力する行選択信号群Ｒ１に基づき、順次選択される。
【００３４】
読出し期間ＴＲ（０）において、垂直走査回路２は、行選択信号群Ｒ１（０）に含まれる各制御信号に基づき、０行（Ｒｏｗ０）に配置される画素回路ＰＣ１（０、０）から画素回路ＰＣ１（Ｎ、０）を、同時に選択する。０行に配置された各画素回路ＰＣ１の出力データは、各画素回路ＰＣ１とそれぞれ接続された垂直信号線ＶＳＬを経由して、対応する各カラム回路３１へ入力される。以下、同様に、読出し期間ＴＲ（１）〜ＴＲ（１６）の各期間において、それぞれ、１行から１６行に配置された各画素回路ＰＣ１のデータが読み出される。
【００３５】
以下、行選択信号群Ｒ１（０）による画素回路ＰＣ１の制御動作を詳細に説明する。
（フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭのリセット）
時刻ｔＲＳＴにおいて、第１スイッチトランジスタＭＳＷＡは、ハイレベルに設定された第１スイッチ制御信号ＳＷＡに応答して、導通状態に設定され、フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭを並列に接続する。さらに、リセットトランジスタＭＲＳＴ１は、ハイレベルに設定されたリセットトランジスタ制御信号ＲＳＴ１に応答して、導通状態に設定され、フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭの残留電荷を流出（リセット）する。この時、転送トランジスタＭＴＸ１および選択トランジスタＭＳＥＬは、それぞれ、ロウレベルに設定された転送トランジスタ制御信号ＴＸ１および選択トランジスタ制御信号ＳＥＬに基づき、いずれも非導通状態に設定される。
【００３６】
図４に示される通り、時刻ｔＲＳＴにおいて、他の非選択行に配置された画素回路ＰＣ１が含む第１スイッチトランジスタＭＳＷＡは、ロウレベルに設定された第１スイッチ制御信号ＳＷＡに応答して、非導通状態に設定される。即ち、蓄積容量配線ＳＣＬ（ｘ）は、０行に配置される画素回路ＰＣ１（ｘ、０）が含む第１スイッチトランジスタＭＳＷＡと接続されるが、非選択行である他の行、例えば、１行に配置される画素回路ＰＣ１（ｘ、１）が含む第１スイッチトランジスタＭＳＷＡとは接続されない。従って、０行に配置される画素回路ＰＣ１（ｘ、０）が含むリセットトランジスタＭＲＳＴ１は、画素回路ＰＣ１（ｘ、０）のフローティングディフュージョン容量ＣＦＤと、蓄積容量配線ＳＣＬ（ｘ）全体の蓄積配線容量をリセットする。
【００３７】
一方、読出し期間ＴＲ（０）に亘り、非選択行のリセットトランジスタ制御信号ＲＳＴ１の論理レベルは、ハイレベルに維持される。従って、導通状態に設定されたリセットトランジスタＭＲＳＴ１は、非選択行に配置された各画素回路ＰＣ１が含むフローティングディフュージョン容量ＣＦＤのリセットを維持する。
【００３８】
（高照度用リセットレベルの読出し）
時刻ｔＲＳＴと時刻ｔＨＲの間で、リセットトランジスタ制御信号ＲＳＴ１（０）の論理レベルはハイレベルからロウレベルに反転し、選択行である０行に配置された画素回路ＰＣ１が含むリセットトランジスタＭＲＳＴ１によるリセットは解除される。このリセット解除に起因して、第１スイッチトランジスタＭＳＷＡで並列接続されているフローティングディフュージョン容量ＣＦＤ、および蓄積配線容量ＣＭに、リセットノイズの原因となる電荷が蓄積される。以下、このリセットノイズを、”高照度用リセットノイズ”とも記載する。
【００３９】
上述の通り、非選択行に配置される画素回路ＰＣ１が含む蓄積配線容量ＣＭも、選択行である０行に配置される画素回路ＰＣ１が含む蓄積配線容量ＣＭと並列に接続されているため、リセットノイズの原因となる電荷は、フローディングディフュージョン容量ＣＦＤと、計１７個の蓄積配線容量ＣＭに分配される。
【００４０】
さらに、時刻ｔＨＲの前に、選択トランジスタ制御信号ＳＥＬ（０）の論理レベルもロウレベルからハイレベルに反転し、選択トランジスタＭＳＥＬは、導通状態に設定される。高照度用リセットノイズは、増幅トランジスタＭＡＭＩで増幅され、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１に入力される。
【００４１】
時刻ｔＨＲに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用リセットノイズを増幅して生成した高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。
【００４２】
（低照度用リセットレベルの読出し）
時刻ｔＬＲの前に、第１スイッチ制御信号ＳＷＡ（０）の論理レベルは、ハイレベルからロウレベルに反転し、第１スイッチトランジスタＭＳＷＡは、非導通状態に設定される。この結果、並列接続されていたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭは、分離される。このフローティングディフュージョン容量ＣＦＤに起因するリセットノイズを、”低照度用リセットノイズ”とも記載する。低照度用リセットノイズは、増幅トランジスタＭＡＭＩで増幅され、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１に入力される。
【００４３】
時刻ｔＬＲにおいて、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用リセットノイズを増幅して生成した低照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。
【００４４】
（光電荷転送）
時刻ｔＣＴに、ロウレベルにある転送トランジスタ制御信号ＴＸ１（０）は、所定幅を有するワンショットパルスを生成する。この時、行選択信号群Ｒ１（０）に含まれる他の制御信号は、時刻ｔＬＲにおける論理レベルを保持している。従って、転送トランジスタ制御信号ＴＸ１（０）がハイレベルに設定されている時間に亘り、光電変換素子ＰＤ１に蓄積されている光電荷は、フローティングディフュージョン容量ＣＦＤに転送される。低照度時、光電荷は、フローティングディフュージョン容量ＣＦＤのみに蓄積される。一方、高照度時、フローティングディフュージョン容量ＣＦＤに蓄積されるとともに、フローティングディフュージョン容量ＣＦＤから溢れた電荷は、蓄積配線容量ＣＭに蓄積される。
【００４５】
（低照度用信号レベル読出し）
時刻ｔＣＴに生成されたワンショットパルス終了後、フローティングディフュージョン容量ＣＦＤは、低照度用リセットノイズの原因となる電荷と、光電変換素子ＰＤ１から転送された電荷を混合して蓄積している。増幅トランジスタＭＡＭＩは、そのフローティングディフュージョン容量ＣＦＤの電圧（以下、”低照度用混合信号”とも記載する）を増幅し、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１へ出力する。
【００４６】
時刻ｔＬＳにおいて、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用混合信号を増幅して生成した低照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。光電変換素子ＰＤ１が高照度の光を受光した場合、時刻ｔＬＳに出力される低照度信号レベルは、飽和電圧に達している。
【００４７】
（高照度用信号レベルの読出し）
時刻ｔＬＳから所定時間経過後に、ロウレベルにある第１スイッチ制御信号ＳＷＡ（０）は、ハイレベルに変化し、第１スイッチトランジスタＭＳＷＡは、フローティングディフュージョン容量ＣＦＤと蓄積配線容量ＣＭを並列に接続する。フローティングディフュージョン容量ＣＦＤに蓄積されているリセットノイズに起因する電荷、および光電変換素子ＰＤ１から転送された電荷と、蓄積配線容量ＣＭに蓄積されているリセットノイズに起因する電荷、およびフローティングディフュージョン容量ＣＦＤから溢れた電荷は、並列接続されたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭに蓄積される。増幅トランジスタＭＡＭＩは、蓄積配線容量ＣＭと並列接続されているフローティングディフュージョン容量ＣＦＤの電圧（以下、”高照度用混合信号”とも記載する）を増幅し、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１へ出力する。
【００４８】
第１スイッチ制御信号ＳＷＡ（０）がハイレベルに設定されている時刻ｔＨＳにおいて、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用混合信号を増幅して生成した高照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。
【００４９】
（読出し期間ＴＲ（０）の終了）
高照度用信号レベルの読出し完了後、選択トランジスタ制御信号ＳＥＬ（０）の論理レベルを、ハイレベルからロウレベルに切り替え、０行に配置されている画素回路ＰＣ１の選択を終了する。その後、リセットトランジスタ制御信号ＲＳＴ１（０）の論理レベルを、ロウレベルからハイレベルに切り替え、フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭに蓄積されている電荷をリセットする。その後、第１スイッチ制御信号ＳＷＡ（０）の論理レベルをハイレベルからロウレベルに切り替えて第１スイッチトランジスタＭＳＷＡを非導通状態とし、０行に配置されている各画素回路ＰＣ１を、各蓄積容量配線ＣＳＬから切り離す。
【００５０】
図５は、図４に示される各時刻におけるポテンシャル図である。
図５（ａ）および図５（ｂ）は、それぞれ、画素回路ＰＣ１の光電変換素子ＰＤ１が、高照度の光、および低照度の光を受光した場合のポテンシャル図である。ここで、”低照度の光”とは、光電変換素子ＰＤ１が生成した光電荷の量が、フローティングディフュージョン容量ＣＦＤに納まる程度の照度の光を意味する。”高照度の光”とは、光電変換素子ＰＤ１が生成した光電荷の量が、フローディングディフュージョン容量ＣＦＤから溢れる程度の照度の光を意味する。
【００５１】
（高照度の場合）
図５（ａ）に示される通り、光電子蓄積期間の終了後、時刻ｔＲＳＴに、選択行に配置される画素回路ＰＣ１が含むリセットトランジスタＭＲＳＴ１は、第１スイッチトランジスタＭＳＷＡにより並列接続されたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭをリセットする。この内、リセットされる蓄積配線容量ＣＭは、選択行における蓄積配線容量ＣＭに加え、非選択行における蓄積配線容量ＣＭも含まれる。
【００５２】
時刻ｔＨＲに、高照度用リセットレベルの読出しが行われる。第１スイッチトランジスタＭＳＷＡは、フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭを並列接続し、”高照度用リセットレベル”の読出しが行われる。
【００５３】
時刻ｔＬＲに、低照度用リセットレベルの読出しが行われる。第１スイッチトランジスタＭＳＷＡによるフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭの並列接続解除後、フローディングディフュージョン容量ＣＦＤに蓄積された電荷に起因する、”低照度用リセットレベル”の読出しが行われる。
【００５４】
時刻ｔＣＴに、光電荷転送が行われる。転送トランジスタＭＴＸ１を導通状態に設定し、光電変換素子ＰＤ１に蓄積されている光電荷を、フローディングディフュージョン容量ＣＦＤへ転送する。フローディングディフュージョン容量ＣＦＤから溢れた電荷は、蓄積配線容量ＣＭに蓄積される。
【００５５】
時刻ｔＬＳに、低照度用信号レベルの読出しが行われる。増幅トランジスタＭＡＭＩは、フローディングディフュージョン容量ＣＦＤの電圧を増幅し、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１へ出力する。カラム回路が含むプログラマブルゲインアンプＰＧＡは、”低照度用信号レベル”を出力する。図５（ａ）は、光電変換素子ＰＤ１が高照度の光を受光したため、低照度用信号レベルが飽和している様子を示す。
【００５６】
時刻ｔＨＳに高照度用信号レベルの読出しが行われる。第１スイッチトランジスタＭＳＷＡは、フローティングディフュージョン容量ＣＦＤと蓄積配線容量ＣＭを並列接続し、増幅トランジスタＭＡＭＩは、並列接続されたフローティングディフュージョン容量ＣＦＤと蓄積配線容量ＣＭの電圧を増幅し、選択トランジスタＭＳＥＬおよび垂直信号線ＶＳＬを経由して、カラム回路３１へ出力する。カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、”高照度用信号レベル”を出力する。
【００５７】
（低照度の場合）
図５（ｂ）は、光電変換素子ＰＤ１が低照度の光を受光した場合の各時刻におけるポテンシャル図である。図５（ａ）と図５（ｂ）の相違は、時刻ｔＣＴにおける光電荷転送の際、光電荷がフローディングディフュージョン容量ＣＦＤから溢れるか（図５（ａ）、または溢れないか（図５（ｂ））、である。その相違は、図５に示される通り、光電荷蓄積期間終了後に、光電変換素子ＰＤ１が蓄積する光電荷量の差異に起因する。時刻ｔＲＳＴ、時刻ｔＨＲ、時刻ｔＬＲ、時刻ｔＣＴ、時刻ｔＬＳ、および時刻ｔＨＳにおける信号読出し動作は、”高照度の場合”および”低照度の場合”とも同じであり、重複説明は省略する。
【００５８】
図６は、図１のカラム回路３１で、１回露光による画素回路ＰＣ１の読出し動作を行うタイミング図である。
【００５９】
図６において、横軸は時刻を示し、縦軸は、各信号波形を模式的に示す。縦軸および横軸とも、任意スケールである。
【００６０】
図３、および図５を参照しつつ、図６に示されるカラム回路３１の動作を説明する。
上述の通り、カラム回路３１（図３参照）は、プログラマブルゲインアンプＰＧＡおよびＡ／Ｄ変換回路ＡＤＣを有する。プログラマブルゲインアンプＰＧＡは、垂直信号線ＶＳＬを経由して入力された画素回路ＰＣ１の増幅トランジスタＭＡＭＩが出力する電圧を増幅し、ＰＧＡ出力信号ＰＯＵＴを生成する。
【００６１】
（リセットレベルのデジタル化）
Ａ／Ｄ変換回路ＡＤＣは、プログラマブルゲインアンプＰＧＡが出力する高照度用リセットレベルを、パルス幅ＴＨＲを有するサンプリング信号ＳＭＰＬに基づき、正入力端子ＡＩＮと接続された容量Ｃ３にサンプリングおよびホールドする。ホールド期間において、高照度用リセットレベルは、所定の傾斜を有するランプ信号ＲＡＭＰにより高電位側へシフトされ、参照電圧ＶＲＥＦと比較される。図６において、実線はランプ信号ＲＡＭＰを、一点破線は参照電圧ＶＲＥＦを、破線はＰＧＡ出力信号ＰＯＵＴを示す。高照度リセットレベルおよび低照度リセットレベルは、参照電圧ＶＲＥＦの値を若干上回る程度の値であると想定しているため、波形図が煩雑にならないよう、両リセットレベルを示す破線は省略されている。
【００６２】
Ａ／Ｄ変換回路ＡＤＣは、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた高照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタルリセット信号ＤＨＲｘを出力する。信号名”ＤＨＲｘ”における最後の”ｘ”は、ｘ列に配置された垂直信号線ＶＳＬ（ｘ）に出力される画素回路ＰＣ１（ｘ、ｎ）の高照度用デジタルリセット信号であることを示す（図１参照）。
【００６３】
Ａ／Ｄ変換回路ＡＤＣは、高照度用デジタルリセット信号ＤＨＲｘの生成に続き、低照度用デジタルリセット信号ＤＬＲｘを生成する。Ａ／Ｄ変換回路ＡＤＣは、プログラマブルゲインアンプＰＧＡが出力する低照度用リセットレベルを、パルス幅ＴＬＲのワンショットパルスを有するサンプリング信号ＳＭＰＬに基づき、容量Ｃ３にサンプリングおよびホールドする。ホールド期間において、高照度用リセットレベルは、ランプ信号ＲＡＭＰにより高電位側へシフトされ、参照電圧ＶＲＥＦと比較される。Ａ／Ｄ変換回路ＡＤＣは、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた低照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する低照度用デジタルリセット信号ＤＬＲｘを出力する。
【００６４】
（信号レベルのデジタル化）
Ａ／Ｄ変換回路ＡＤＣは、低照度用デジタルリセット信号ＤＬＲｘの生成に続き、低照度用デジタル信号ＤＬＳｘを生成する。Ａ／Ｄ変換回路ＡＤＣは、プログラマブルゲインアンプＰＧＡが出力する低照度用信号レベルを、パルス幅ＴＬＳのワンショットパルスを有するサンプリング信号ＳＭＰＬに基づき、容量Ｃ３にサンプリングおよびホールドする。ホールド期間において、低照度用信号レベルは、ランプ信号ＲＡＭＰにより高電位側へシフトされ、参照電圧ＶＲＥＦと比較される。Ａ／Ｄ変換回路ＡＤＣは、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた低照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する低照度用デジタル信号ＤＬＳｘを出力する。
【００６５】
Ａ／Ｄ変換回路ＡＤＣは、低照度用デジタル信号ＤＬＳｘの生成に続き、高照度用デジタル信号ＤＨＳｘを生成する。Ａ／Ｄ変換回路ＡＤＣは、プログラマブルゲインアンプＰＧＡが出力する高照度用信号レベルを、パルス幅ＴＨＳのワンショットパルスを有するサンプリング信号ＳＭＰＬに基づき、容量Ｃ３にサンプリングおよびホールドする。ホールド期間において、高照度用信号レベルは、ランプ信号ＲＡＭＰにより高電位側へシフトされ、参照電圧ＶＲＥＦと比較される。Ａ／Ｄ変換回路ＡＤＣは、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた高照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタル信号ＤＨＳｘを出力する。
【００６６】
（信号成分の抽出）
以上の処理により、Ａ／Ｄ変換回路ＡＤＣは、低照度用デジタルリセット信号ＤＬＲｘ、低照度用デジタル信号ＤＬＳｘ、高照度用デジタルリセット信号ＤＨＲｘ、および高照度用デジタル信号ＤＨＳｘを出力する。さらに、低照度用デジタル信号ＤＬＳｘと低照度用デジタルリセット信号ＤＬＲｘの差分を算出することで、リセットノイズや低周波ノイズが除去された低照度用の信号成分が抽出される。同様に、高照度用デジタル信号ＤＨＳｘと高照度用デジタルリセット信号ＤＨＲｘの差分を算出することで、高照度用の信号成分が抽出される。
【００６７】
図７は、図１のカラム回路３１で、２回露光による読出しを行う場合のタイミング図である。
【００６８】
図４に示される１回露光によるローリングシャッター方式と異なり、図７は、複数回露光を行うローリングシャッタ方式の一例として、１フレーム期間に、長時間露光（低照度用）および短時間露光（高照度用）からなる２回露光を行うローリングシャッタ方式のタイミング図を示す。図７の上側のタイミング図に示されている通り、長時間露光における光電子蓄積期間は、短時間露光における光電子蓄積期間より、長く設定される。１フレーム期間における露光順序は、長時間露光と短時間露光の順番を入れ替えても良い。また、長時間露光および短時間露光における光電子蓄積時間の設定は、独立に可変制御しても良い。
【００６９】
以下に、図７の上側のタイミング図に示される順序で２回露光を行う場合の、各露光期間における読出し動作を、図７の下側の波形図を参照して説明する。
【００７０】
（低照度用読出し期間）
低照度用読出し期間において、０行（Ｒｏｗ０）から１６行（Ｒｏｗ１６）に配置される画素回路ＰＣ１が含む第１スイッチトランジスタＭＳＷＡは、ロウレベルに設定された第１スイッチ制御信号ＳＷＡに応答して、全て、非選択状態に設定される。従って、全ての画素回路ＰＣ１において、フローティングディフュージョン容量ＣＦＤは、蓄積配線容量ＣＭと分離される。
【００７１】
リセットトランジスタＭＲＳＴ１によりリセットされたフローティングディフュージョン容量ＣＦＤは、時刻ｔＬＲまでに、リセット解除される。増幅トランジスタＭＡＭＩは、フローティングディフュージョン容量ＣＦＤのリセットノイズを増幅し、増幅されたリセットノイズは、選択トランジスタＭＳＥＬ、および垂直信号線ＶＳＬを経由して、カラム回路３１に入力される。
【００７２】
時刻ｔＬＲに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力するリセットノイズを増幅して生成した低照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。低照度用リセットノイズの読出しが完了すると、転送トランジスタ制御信号ＴＸ１のワンショットパルスに応答して、光電変換素子ＰＤ１に蓄積されている光電荷は、フローティングディフュージョン容量ＣＦＤに転送される。増幅トランジスタＭＡＭＩは、光電荷が蓄積されたフローティングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１へ出力する。
【００７３】
時刻ｔＬＳに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する信号を増幅して生成した低照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。０行に配置される画素回路ＰＣ１の低照度用リセットレベルおよび低照度用信号レベルの読出しが完了すると、順次、最後の１６行に配置される画素回路ＰＣ１に至るまで、低照度用リセットレベルおよび低照度用信号レベルの読出しが行われる。
【００７４】
カラム回路３１が含むＡ／Ｄ変換回路ＡＤＣは、低照度用リセットレベルおよび低照度用信号レベルを、それぞれ、低照度用デジタルリセット信号ＤＬＲおよび低照度用デジタル信号ＤＬＳに変換して出力する。
【００７５】
（高照度用読出し期間）
低照度用読出し期間において、リセットトランジスタＭＲＳＴ１によるリセット、および増幅トランジスタＭＡＭＩが増幅する電圧は、フローディングディフュージョン容量ＣＦＤを対象とするものであった。一方、高照度用読出し期間におけるリセットおよび電圧増幅は、第１スイッチトランジスタＭＳＷＡにより並列接続されたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭを対象する。
【００７６】
第１スイッチトランジスタＭＳＷＡにより並列接続されたフローディングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭは、時刻ｔＨＲまでに、リセットおよびリセット解除される。増幅トランジスタＭＡＭＩは、並列接続されたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭのリセットノイズを増幅し、増幅されたリセットノイズは、選択トランジスタＭＳＥＬ、および垂直信号線ＶＳＬを経由して、カラム回路３１に入力される。
【００７７】
時刻ｔＨＲに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力するリセットノイズを増幅して生成した高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。高照度用リセットレベルの読出しが完了すると、転送トランジスタ制御信号ＴＸ１のワンショットパルスに応答して、光電変換素子ＰＤ１に蓄積されている光電荷は、並列接続されたフローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭに転送される。増幅トランジスタＭＡＭＩは、光電荷が蓄積されたフローティングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１へ出力する。
【００７８】
時刻ｔＨＳに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する信号を増幅して生成した高照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。０行に配置される画素回路ＰＣ１の高照度用リセットレベルおよび高照度用信号レベルの読出しが完了すると、順次、最後の１６行に配置される画素回路ＰＣ１に至るまで、高照度用リセットレベルおよび高照度用信号レベルの読出しが行われる。
【００７９】
カラム回路３１が含むＡ／Ｄ変換回路ＡＤＣは、高照度用リセットレベルおよび高照度用信号レベルを、それぞれ、高照度用デジタルリセット信号ＤＨＲおよび高照度用デジタル信号ＤＨＳに変換して出力する。
【００８０】
低照度用デジタルリセット信号ＤＬＲ、低照度用デジタル信号ＤＬＳ、高照度用デジタルリセット信号ＤＨＲ、および高照度用デジタル信号ＤＨＳは、カラム回路３１の後段のデジタル信号処理回路により、ＨＤＲ合成（High Dynamic Range Imaging合成）され、ダイナミックレンジの広い画像が得られる。
【００８１】
実施の形態１に係る撮像装置１００の効果を説明する。
画素回路ＰＣ１は、光電変換素子ＰＤ１と、光電変換素子ＰＤ１に生成された光電荷が転送されるフローディングディフュージョン容量ＣＦＤと、フローディングディフュージョン容量と蓄積容量配線ＳＣＬ間の接続を制御する第１スイッチトランジスタＭＳＷＡを、を有する。蓄積容量配線ＳＣＬは、光電変換素子ＰＤ１に生成された光電荷を読出す場合、フローディングディフュージョン容量から溢れた電荷を蓄積する蓄積配線容量ＣＭとして機能する。
【００８２】
一般的な画素回路では、フローディングディフュージョン容量から溢れた電荷を蓄積する容量として、ＭＯＳ容量を採用する例が多い。ＭＯＳ容量は、光電変換素子ＰＤ１と同様に、半導体基板の内部に形成されるか、または、半導体基板の表面に形成される。ＭＯＳ容量は、単位面積当たりの容量値が小さく、また、画素回路の面積制約もあるため、ＭＯＳ容量の値を増加させることは、困難である。ＭＯＳ容量の代わりに、スタック型構造やＨｉｇｈ−ｋ材料を採用した場合、製造工程の複雑化や新規材料の追加に伴うコスト増加が発生する。
【００８３】
一方、実施の形態１に係る撮像装置１００は、光電変換素子ＰＤ１が形成される半導体基板の内部またはその表面ではなく、配線層を利用して蓄積容量配線ＳＣＬを形成する。従って、同じ画素回路の面積ならば、一般的な画素回路と比較し、光電変換素子の面積をより大きく設定でき、さらに、従来の製造工程や材料を適用できるため、コスト増加が抑制される。
【００８４】
蓄積容量配線ＳＣＬの長さは、画素回路ＰＣ１の列方向の長さ程度に確保できる。その蓄積容量配線ＳＣＬは、画素回路ＰＣ１を読み出す場合、選択された列に配置されている画素回路ＰＣ１のみと接続されるため、フローディングディフュージョン容量から溢れる電荷を漏れなく格納する。従って、フローディングディフュージョン容量の値を増加させることなく、高照度の光を受光した光電変換素子ＰＤ１が生成する光電荷を、蓄積配線容量ＣＭで格納することが可能となる。その結果、低照度側における感度を維持しつつ、高照度側における白飛び発生が抑制されたダイナミックレンジの広い撮像装置が実現される。
【００８５】
＜実施の形態２＞
図８は、実施の形態２に係る撮像装置２００の構成を示すブロック図である。
【００８６】
図８において、図１と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略する。図８に示される撮像装置２００は、図１に示される撮像装置１００において、カラム回路３１をカラム回路３２に置き換えた構成に相当する。
【００８７】
撮像装置２００は、画素アレイ１、垂直走査回路２、カラム回路３２、および定電流回路４を備える。カラム回路３２は、行方向に（Ｎ＋１）個配置される。各カラム回路３２は、対応する垂直信号線ＶＳＬ（ｘ）が出力するアナログ信号をデジタル信号Ｄｘ１およびデジタル信号Ｄｘ２に変換し、出力する。各カラム回路３２のＡ／Ｄ（アナログ／デジタル）変換処理は、カラム回路制御信号群ＣＣＴＬ３２により、同時に実行される。
【００８８】
図９は、図８に示されるカラム回路３２の回路図である。
カラム回路３２は、プログラマブルゲインアンプ（Programmable Gain Amplifier)ＰＧＡ１、プログラマブルゲインアンプＰＧＡ２、Ａ／Ｄ変換回路ＡＤＣ１、およびＡ／Ｄ変換回路ＡＤＣ２を備える。プログラマブルゲインアンプＰＧＡ１およびプログラマブルゲインアンプＰＧＡ２の構成および動作は、図３に示されるプログラマブルゲインアンプＰＧＡと同一である。また、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２の構成および動作は、図３に示されるＡ／Ｄ変換回路ＡＤＣと同一である。
【００８９】
垂直信号線ＶＳＬは、スイッチＳＷＣＨおよびスイッチＳＷＣＬの一端と接続される。スイッチＳＷＣＨ、およびスイッチＳＷＣＬの他端は、それぞれ、プログラマブルゲインアンプＰＧＡ１の入力容量Ｃ１の一端、およびプログラマブルゲインアンプＰＧＡ２の帰還容量Ｃ２の一端と接続される。スイッチＳＷＣＨおよびスイッチＳＷＣＬは、それぞれ、高照度用カラム選択信号ＨＳＥＬおよび低照度用カラム選択信号ＬＳＥＬにより、相補的に開閉状態が制御される。
【００９０】
プログラマブルゲインアンプＰＧＡ１の出力信号ＰＯＵＴ１は、スイッチＳＷＳＨを経由して、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１に印加される。プログラマブルゲインアンプＰＧＡ２の出力信号ＰＯＵＴ２は、スイッチＳＷＳＬを経由して、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２に印加される。スイッチＳＷＳＨおよびスイッチＳＷＳＬは、それぞれ、サンプリング信号ＳＭＰＨおよびサンプリング信号ＳＭＰＬにより開閉状態が制御される。
【００９１】
Ａ／Ｄ変換回路ＡＤＣ１は、正入力端子ＡＩＮ１に印加された信号をデジタル信号Ｄｘ１に変換して出力し、Ａ／Ｄ変換回路ＡＤＣ２は、正入力端子ＡＩＮ２に印加された信号をデジタル信号Ｄｘ２に変換して出力する。
【００９２】
図１０は、図９のカラム回路３２で、１回露光による画素回路ＰＣ１の読出しを行うタイミング図である。
【００９３】
図１０において、横軸は時刻を示し、縦軸は、各信号波形を模式的に示す。縦軸および横軸とも、任意スケールである。
【００９４】
図５および図９を参照しつつ、図１０に示されるカラム回路３２の動作を説明する。
（高照度用／低照度用デジタルリセット信号ＤＨＲｘ／ＤＬＲｘの生成）
図５に示される通り、フローティングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭのリセット後、画素回路ＰＣ１の増幅トランジスタＭＡＭＩは、順次、高照度用リセットノイズおよび低照度用リセットノイズを増幅し、垂直信号線ＶＳＬ（ｘ）へ出力する。
【００９５】
図１０に示される通り、高照度用カラム選択信号ＨＳＥＬをハイレベル、低照度用カラム選択信号ＬＳＥＬをロウレベルに設定すると、プログラマブルゲインアンプＰＧＡ１は、増幅トランジスタＭＡＭＩが出力する高照度用リセットノイズを増幅して生成した高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴ１として出力する。プログラマブルゲインアンプＰＧＡ１が高照度用リセットレベルを出力している期間、サンプリング信号ＳＭＰＬをロウレベルに設定しつつ、パルス幅ＴＨＲを有するワンショットパルスを、サンプリング信号ＳＭＰＨに発生させる。このパルス幅ＴＨＲの期間に亘り、スイッチＳＷＳＨを経由して、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１には、高照度用リセットレベルが印加される。パルス幅ＴＨＲのワンショットパルス終了後も、容量Ｃ３により、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１の高照度用リセットレベルは保持される。
【００９６】
その後、高照度用カラム選択信号ＨＳＥＬ、および低照度用カラム選択信号ＬＳＥＬの論理レベルを反転させると、プログラマブルゲインアンプＰＧＡ２は、増幅トランジスタＭＡＭＩが出力する低照度用リセットノイズを増幅して生成した低照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴ２として出力する。プログラマブルゲインアンプＰＧＡ２が低照度用リセットレベルを出力している期間、サンプリング信号ＳＭＰＨをロウレベルに設定しつつ、パルス幅ＴＬＲを有するワンショットパルスをサンプリング信号ＳＭＰＬに発生させる。このパルス幅ＴＬＲの期間に亘り、スイッチＳＷＳＬを経由して、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２には、低照度用リセットレベルが印加される。サンプリング期間ＴＬＲ終了後も、容量Ｃ３により、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２の低照度用リセットレベルは保持される。
【００９７】
Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１、およびＡ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２に、それぞれ、高照度用リセットレベルおよび低照度用リセットレベルが保持されると、容量Ｃ３の他端に、ランプ信号ＲＡＭＰが印加される。Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２は、ランプ信号ＲＡＭＰが同時に印加された時刻から、ランプ信号ＲＡＭＰで高電位側へシフトされた高照度用リセットレベルおよび低照度用リセットレベルが、それぞれ参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタルリセット信号ＤＨＲｘおよび低照度用デジタルリセット信号ＤＬＲｘを、同時に出力する。
【００９８】
なお、図６と同様に、高照度リセットレベルおよび低照度リセットレベルは、参照電圧ＶＲＥＦの値を若干上回る程度の値であると想定しているため、波形図が煩雑にならないよう、両リセットレベルを示す破線は省略されている。
【００９９】
（高照度用／低照度用デジタル信号ＤＨＳｘ／ＤＬＳｘの生成）
図５に示される通り、画素回路ＰＣ１の増幅トランジスタＭＡＭＩは、時刻ｔＣＴ経過後に、順次、低照度用混合信号および高照度用混合信号を、垂直信号線ＶＳＬ（ｘ）へ出力する。
【０１００】
図１０に示される通り、高照度用カラム選択信号ＨＳＥＬのロウレベル、低照度用カラム選択信号ＬＳＥＬのハイレベルを維持することで、プログラマブルゲインアンプＰＧＡ２は、垂直信号線ＶＳＬ（ｘ）を経由して入力される低照度用混合信号を増幅し、低照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴ２として出力する。プログラマブルゲインアンプＰＧＡ２が低照度用信号レベルを出力している期間、サンプリング信号ＳＭＰＨをロウレベルに設定しつつ、パルス幅ＴＬＳを有するワンショットパルスをサンプリング信号ＳＭＰＬに発生させる。このサンプリング期間ＴＬＳに亘り、スイッチＳＷＳＬを経由して、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２には、低照度用信号レベルが印加される。サンプリング期間ＴＬＳ終了後も、容量Ｃ３により、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２の低照度用信号レベルは保持される。
【０１０１】
その後、高照度用カラム選択信号ＨＳＥＬ、および低照度用カラム選択信号ＬＳＥＬの論理レベルを反転させると、プログラマブルゲインアンプＰＧＡ１は、垂直信号線ＶＳＬ（ｘ）を経由して入力される高照度用混合信号を増幅し、高照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴ１として出力する。プログラマブルゲインアンプＰＧＡ１が高照度用信号レベルを出力している期間、サンプリング信号ＳＭＰＬをロウレベルに設定しつつ、パルス幅ＴＨＳを有するワンショットパルスをサンプリング信号ＳＭＰＨに発生させる。このパルス幅ＴＨＳの期間に亘り、スイッチＳＷＳＨを経由して、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１には、高照度用信号レベルが印加される。パルス幅ＴＨＳのワンショットパルス終了後も、容量Ｃ３により、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１の高照度用信号レベルは保持される。
【０１０２】
Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２、およびＡ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１に、それぞれ、低照度用信号レベルおよび高照度用信号レベルが保持されると、容量Ｃ３の他端に、ランプ信号ＲＡＭＰが印加される。Ａ／Ｄ変換回路ＡＤＣ２およびＡ／Ｄ変換回路ＡＤＣ１は、ランプ信号ＲＡＭＰが同時に印加された時刻から、ランプ信号ＲＡＭＰで高電位側へシフトされた低照度用信号レベルおよび高照度用信号レベルが、それぞれ参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する低照度用デジタル信号ＤＬＳｘおよび高照度用デジタル信号ＤＨＳｘを、同時に出力する。
【０１０３】
図６と対比させ、実施の形態２の効果を説明する。
カラム回路３２は、画素回路ＰＣ１の列毎に、高照度用カラム回路（プログラマブルゲインアンプＰＧＡ１およびＡ／Ｄ変換回路ＡＤＣ１）と、低照度用カラム回路（プログラマブルゲインアンプＰＧＡ２およびＡ／Ｄ変換回路ＡＤＣ２）を並列に配置し、垂直信号線ＶＳＬが順次出力する信号を、スイッチＳＷＣＨおよびスイッチＳＷＣＬで構成されるマルチプレクサで、順次、高照度用カラム回路および低照度用カラム回路に入力する構成を有する。
【０１０４】
高照度用カラム回路が含むプログラマブルゲインアンプＰＧＡ１、および低照度用カラム回路が含むプログラマブルゲインアンプＰＧＡ２は、垂直信号線ＶＳＬを経由して、画素回路ＰＣ１の増幅トランジスタＭＡＭＩが順次出力する信号を増幅し、高照度用リセットレベルおよび低照度用リセットレベルを生成する。Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２が、各々、高照度用リセットレベルおよび低照度用リセットレベルを入力端子にホールドすると、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２は、同時に、Ａ／Ｄ変換を実行する。
【０１０５】
カラム回路３２の処理時間は、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２が支配的である。特に、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２に入力される信号の振幅が大きくなると、カラム回路３２の処理時間の増加は、より顕著である。そのような大きな振幅の入力信号を処理する場合であっても、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２を同時に動作させることにより、カラム回路３２の処理時間は、図６に示されるカラム回路３１の処理時間と比較し、４０パーセント前後に納まる。その結果、カラム回路３２の高速化により、撮像装置２００の画像処理能力を高速化することが可能となる。
【０１０６】
＜実施の形態３＞
図１１は、実施の形態３に係る撮像装置３００の構成を示すブロック図である。
【０１０７】
図１１において、図１と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略する。図１１に示される撮像装置は、図１に示される撮像装置１００において、画素アレイ１を画素アレイ１３に、さらに、垂直走査回路２を垂直走査回路２３に置き換えた構成に対応する。
【０１０８】
撮像装置３００は、画素アレイ１３、垂直走査回路２３、カラム回路３１、および定電流回路４を備える。
【０１０９】
画素アレイ１３は、画素回路ＰＣ３、垂直信号線ＶＳＬ、および蓄積容量配線ＳＣＬ３を含む。画素回路ＰＣ３は、行方向に（Ｎ＋１）個、列方向に（Ｍ＋１）個、アレイ状に配置される。垂直信号線ＶＳＬは、列方向に延在し、行方向に、画素回路ＰＣ３と同数の（Ｎ＋１）本、配置される。蓄積容量配線ＳＣＬ３は、列方向に延在し、行方向に、画素回路ＰＣ１と同数の（Ｎ＋１）本、配置される。各垂直信号線ＶＳＬには、定電流回路４により、バイアス電流が印加される。
【０１１０】
垂直走査回路２３は、複数の画素回路ＰＣ３の行から、１つの画素回路ＰＣ３の行を選択する行選択信号群Ｒ３（ｎ）を出力する。各カラム回路３１は、実施の形態１と同様に、対応する垂直信号線ＶＳＬ（ｘ）が出力するアナログ信号をデジタル信号Ｄｘに変換し、出力する。各カラム回路３１のＡ／Ｄ（アナログ／デジタル）変換処理は、カラム回路制御信号群ＣＣＴＬ３１により、同時に制御される。
【０１１１】
図１２は、図１１の画素回路ＰＣ３の回路図である。
画素回路ＰＣ３は、図２に示される画素回路ＰＣ１において、第２スイッチトランジスタＭＳＷＢおよび単位蓄積容量配線ＵＳＣＬを追加した構成に対応する。それに伴い、ｎ行に配置された画素回路ＰＣ３（ｘ、ｎ）を選択する行選択信号群Ｒ３（ｎ）は、図１に示される行選択信号群Ｒ１（ｎ）に、第２スイッチトランジスタＭＳＷＢの導通状態を制御する第２スイッチ制御信号ＳＷＢ（ｎ）を追加した制御信号群で構成される。単位蓄積容量配線ＵＳＣＬは、蓄積容量配線ＳＣＬ（ｘ）のうち、画素回路ＰＣ３（ｘ、ｎ）に含まれる部分に相当する。
【０１１２】
画素回路ＰＣ３（ｘ、ｎ）において、第１スイッチトランジスタＭＳＷＡのソース／ドレインの一方は、単位蓄積容量配線ＵＳＣＬと接続される。第２スイッチトランジスタＭＳＷＢのソースは、単位蓄積容量配線ＵＳＣＬの一端と接続される。第２スイッチトランジスタＭＳＷＢのドレインは、画素回路ＰＣ３（ｘ、ｎ−１）が含む単位蓄積容量配線ＵＳＣＬの他端と接続される。画素回路ＰＣ３（ｘ、ｎ）が含む単位蓄積容量配線ＵＳＣＬの他端は、画素回路ＰＣ３（ｘ、ｎ＋１）が含む第２スイッチトランジスタＭＳＷＢのドレインと接続される。
【０１１３】
図１３は、図１２の画素回路ＰＣ３の読出し動作を説明するタイミング図である。
図１２を参照しつつ、図１３のタイミング図を説明する。図１３は、図４と同様に、１回露光によるローリングシャッタ方式で画素回路ＰＣ３のデータを読み出す場合のタイミング図を示す。
【０１１４】
図１３において、読出し期間ＴＲ（ｎ−１）、読出し期間ＴＲ（ｎ）、および読出し期間ＴＲ（ｎ＋１）は、それぞれ、（ｎ−１）行、ｎ行、および（ｎ＋１）行に配置された画素回路ＰＣ３の読出し期間を示す。以下に、ｎ行に配置された画素回路ＰＣ３（ｘ、ｎ）の読出しタイミングを説明する。
【０１１５】
時刻ｔ０から時刻ｔ１の読出し期間ＴＲ（ｎ−１）が終了する直前に、第１スイッチ制御信号ＳＷＡ（ｎ−１）、第２スイッチ制御信号ＳＷＢ（ｎ−１）、リセットトランジスタ制御信号ＲＳＴ１（ｎ−１）、および第２スイッチ制御信号ＳＷＢ（ｎ）はハイレベルに設定され、画素回路ＰＣ３（ｘ、ｎ−１）および画素回路ＰＣ３（ｘ、ｎ）が含む蓄積配線容量ＣＭは、画素回路ＰＣ３（ｘ、ｎ−１）が含むリセットトランジスタＭＲＳＴ１により、リセットされる。
【０１１６】
読出し期間ＴＲ（ｎ）が開始される時刻ｔ１から所定時間経過後に、第２スイッチ制御信号ＳＷＢ（ｎ）および第２スイッチ制御信号ＳＷＢ（ｎ＋１）は、ロウレベルからハイレベルに変化すると、画素回路ＰＣ３（ｘ、ｎ）および画素回路ＰＣ３（ｘ、ｎ＋１）が含む各第２スイッチトランジスタＭＳＷＢは導通状態に設定される。その結果、読出し期間ＴＲ（ｎ）において選択される画素回路ＰＣ３（ｘ、ｎ）において、フローディングディフュージョン容量ＣＦＤは、第１スイッチトランジスタＭＳＷＡおよび第２スイッチトランジスタＭＳＷＢを介して、３画素回路ＰＣ３分の蓄積配線容量ＣＭと並列接続される。
【０１１７】
時刻ｔＨＲの前に、画素回路ＰＣ３（ｘ、ｎ）のフローディングディフュージョン容量ＣＦＤ、および画素回路ＰＣ３（ｘ、ｎ−１）から画素回路ＰＣ（ｘ、ｎ＋１）の各蓄積配線容量ＣＭは、画素回路ＰＣ３（ｘ、ｎ）のリセットトランジスタＭＲＳＴ１により、リセットおよびリセット解除される。
【０１１８】
時刻ｔＨＲに、カラム回路３１が含むプログラマブルゲインアンプＰＧＡは、垂直信号線ＶＳＬ（ｘ）を経由して入力される信号を増幅し、高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。その後、時刻ｔＬＲ、時刻ｔＬＳ、および時刻ｔＨＳに、プログラマブルゲインアンプＰＧＡは、順次、低照度用リセットレベル、低照度用信号レベル、および高照度用信号レベルを出力する。この期間において、画素回路ＰＣ３（ｘ、ｎ−１）から画素回路ＰＣ３（ｘ、ｎ＋１）は、上述の通り、第１スイッチトランジスタＭＳＷＡにより接続されている。
【０１１９】
時刻ｔＨＳに開始した高照度用信号レベルの読出しが完了すると、画素回路ＰＣ３（ｘ、ｎ）の第１スイッチトランジスタＭＳＷＡおよび第２スイッチトランジスタＭＳＷＢと、画素回路ＰＣ３（ｘ、ｎ＋１）の第２スイッチトランジスタＭＳＷＢの導通状態を維持した状態で、画素回路ＰＣ３（ｘ、ｎ）のリセットトランジスタＭＲＳＴ１を導通状態に設定し、画素回路ＰＣ３（ｘ、ｎ−１）から画素回路ＰＣ３（ｘ、ｎ＋１）の蓄積配線容量ＣＭの残留電荷を流出させる。
【０１２０】
時刻ｔ２から時刻ｔ３の読出し期間ＴＲ（ｎ＋１）においても、読出し期間ＴＲ（ｎ）と同様に、選択された（ｎ＋１）行に配置される画素回路ＰＣ３（ｘ、ｎ＋１）および非選択の（ｎ＋２）行に配置される画素回路ＰＣ３（ｘ、ｎ＋２）が含む第１スイッチトランジスタＭＳＷＡを導通状態に設定することで、選択された（ｎ＋１）行に配置される画素回路ＰＣ３（ｘ、ｎ＋１）のフローディングディフュージョン容量ＣＦＤに、３個の単位蓄積容量配線ＵＳＣＬの容量ＣＭを並列に接続することが可能となる。
【０１２１】
さらに、選択されたｎ行に配置される画素回路ＰＣ３（ｘ、ｎ）、および非選択の（ｎ＋１）行に配置される画素回路ＰＣ３（ｘ、ｎ＋１）に加え、非選択の（ｎ＋２）行に配置される画素回路ＰＣ３（ｘ、ｎ＋２）が有する第２スイッチトランジスタＭＳＷＢを導通状態に設定することで、選択行の画素回路ＰＣ３のフローディングディフュージョン容量ＣＦＤに、５個の単位蓄積容量配線ＵＳＣＬの容量ＣＭを並列に接続することが可能となる。
【０１２２】
実施の形態３に係る撮像装置３００の効果を説明する。
実施の形態１に係る撮像装置１００において、選択行に配置される画素回路ＰＣ１のみが、第１スイッチトランジスタＭＳＷＡを介して、蓄積容量配線ＳＣＬと接続され、他の非選択行に配置される画素回路ＰＣ１は、蓄積容量配線ＳＣＬから電気的に切断されていた。その結果、選択行に配置される画素回路ＰＣ１は、蓄積配線容量ＣＭの行数倍、即ち、蓄積容量配線ＳＣＬ全体の容量がフローディングディフュージョンＣＦＤと並列接続される。一方、撮像装置３００において、画素回路ＰＣ３のフローディングディフュージョン容量ＣＦＤと並列に接続される蓄積配線容量ＣＭの個数は、選択可能である。従って、列方向に配置される画素回路の数に応じて、フローディングディフュージョン容量に接続すべき蓄積配線容量ＣＭの数が最適化される。
【０１２３】
＜実施の形態４＞
図１４は、実施の形態４に係る撮像装置４００の構成を示すブロック図である。
【０１２４】
図１４において、図１１と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略する。図１４に示される撮像装置４００は、図１１に示される撮像装置３００において、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を追加するとともに、垂直走査回路２を垂直走査回路２４に置き換えた構成に対応する。垂直走査回路２４は、行選択信号群Ｒ３（ｎ）に加え、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）の導通状態を制御するリセット信号ＲＳＴ＿ＡＬＬを出力する。
【０１２５】
画素アレイ１４は、画素回路ＰＣ３、垂直信号線ＶＳＬ、蓄積容量配線ＳＣＬ、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を有する。
【０１２６】
図１５は、図１４における、画素回路ＰＣ３、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）の接続関係を説明する回路図である。
【０１２７】
画素アレイ１４のトップ側（カラム回路３１が配置される側と反対側）に配置される画素回路ＰＣ３（ｘ、Ｍ）が含む第２スイッチトランジスタＭＳＷＢのソースは、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）のドレインと接続される。トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）のソースには電源電圧ＶＤＤが印加される。画素アレイ１４のボトム側（カラム回路３１が配置される側）に配置される画素回路ＰＣ３（ｘ、０）が含む第２スイッチトランジスタＭＳＷＢのドレインは、ボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）のドレインと接続される。ボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）のソースには、電源電圧ＶＤＤが印加される。トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）のゲートには、垂直走査回路２４が出力するリセット信号ＲＳＴ＿ＡＬＬが印加される。
【０１２８】
図１６は、図１５の画素回路ＰＣ３の読出し動作を説明するタイミング図である。
図１６のタイミング図は、図１３のタイミング図と比較し、以下の点が相違する。
【０１２９】
即ち、図１３において、選択されたｎ行に配置される画素回路ＰＣ３（ｘ、ｎ）の読出しが完了すると、時刻ｔ２まで、画素回路ＰＣ３（ｘ、ｎ）の第１スイッチトランジスタＭＳＷＡおよび第２スイッチトランジスタＭＳＷＢと、画素回路ＰＣ３（ｘ、ｎ＋１）の第２スイッチトランジスタＭＳＷＢの導通状態を維持する。その期間に、導通状態に設定された画素回路ＰＣ３（ｘ、ｎ）のリセットトランジスタＭＲＳＴ１は、画素回路ＰＣ３（ｘ、ｎ−１）から画素回路ＰＣ３（ｘ、ｎ＋１）の蓄積配線容量ＣＭの残留電荷を流出させていた。
【０１３０】
一方、図１６に示される通り、垂直走査回路２４は、読出し期間ＴＲ（ｎ）において、上述の画素回路ＰＣ３の制御に加え、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）により、画素回路ＰＣ３（ｘ、ｎ−１）から画素回路ＰＣ３（ｘ、ｎ＋１）の蓄積配線容量ＣＭの残留電荷を流出させる。
【０１３１】
読出し期間ＴＲ（ｎ）が終了する時刻ｔ２の直前に、リセット信号ＲＳＴ＿ＡＬＬに、ワンショットパルスが生成されるとともに、ｎ行の画素回路ＰＣ３（ｘ、ｎ）および（ｎ＋１）行の画素回路ＰＣ３（ｘ、ｎ＋１）以外の行に配置される画素回路ＰＣ３が含む第２スイッチ制御信号ＳＷＢに、ワンショットパルスを印加する。これにより、各画素回路ＰＣ３が含む蓄積配線容量ＣＭの残留電荷は、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）によっても、電源に排出される。
【０１３２】
実施の形態４に係る撮像装置４００の効果を説明する。
蓄積配線容量ＣＭの残留電荷が速やかに排出され、高速動作が実現される。
【０１３３】
＜実施の形態５＞
図１７は、実施の形態５に係る撮像装置５００の構成を示すブロック図である。
【０１３４】
図１７において、図１４と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略する。図１７に示される撮像装置５００は、図１４に示される撮像装置４００において、画素回路ＰＣ３を画素回路ＰＣ５に変更し、さらに、垂直走査回路２４を、垂直走査回路２５に変更した構成に対応する。
【０１３５】
画素アレイ１５は、画素回路ＰＣ５、垂直信号線ＶＳＬ、蓄積容量配線ＳＣＬ、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を有する。
【０１３６】
図１８は、図１７における、画素回路ＰＣ５、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）の接続関係を説明する回路図である。
【０１３７】
画素回路ＰＣ５は、図１５に示される画素回路ＰＣ３において、リセットトランジスタＭＲＳＴ１のドレインの接続点を、フローディングディフュージョン容量ＣＦＤの一端から、第１スイッチトランジスタＭＳＷＡのソース／ドレインの一方と、第２スイッチトランジスタＭＳＷＢのソースが接続されるノードに変更し、リセットトランジスタＭＲＳＴ１の名称をＭＲＳＴ２に変更した構成に相当する。従って、リセットトランジスタＭＲＳＴ２でフローディングディフュージョン容量ＣＦＤをリセットする場合、第１スイッチトランジスタＭＳＷＡも導通状態に設定する。
【０１３８】
画素回路ＰＣ５および画素回路ＰＣ３に含まれるトランジスタ数は同一であるが、フローディングディフュージョン容量ＣＦＤと接続されるトランジスタ数は、画素回路ＰＣ５は画素回路ＰＣ３に対し、１つ減少する。その結果、画素回路ＰＣ５のフローディングディフュージョン容量ＣＦＤは、画素回路ＰＣ３に対し、リセットトランジスタＭＲＳＴ１のゲート−ソース間の寄生容量分、減少し、低照度時における感度が向上する。
【０１３９】
図１９は、図１８の画素回路ＰＣ５の読出し動作を説明するタイミング図である。
図１９のタイミング図は、図１６のタイミング図と比較し、以下の点が相違する。
【０１４０】
まず、図１６に示される通り、垂直走査回路２４は、画素回路ＰＣ３（ｘ、ｎ）の読出し期間ＴＲ（ｎ）が終了すると、リセットトランジスタ制御信号ＲＳＴ１（ｎ）をハイレベルに設定し、リセットトランジスタＭＲＳＴ１で、フローディングディフュージョン容量ＣＦＤをリセットする。この時、第１スイッチトランジスタＭＳＷＡを非導通状態に設定し、フローディングディフュージョン容量ＣＦＤのリセット動作が、単位蓄積容量配線ＵＳＣＬの電位変動の影響を受けないようにする必要がある。
【０１４１】
それに対し、図１９に示される通り、垂直走査回路２５は、読出し期間ＴＲ（ｎ）の終了後の次の読出し期間ＴＲ（ｎ＋１）以降も、第１スイッチ制御信号ＳＷＡ（ｎ）のハイレベルを維持する。これは、リセットトランジスタＭＲＳＴ２が、第１スイッチトランジスタＭＳＷＡを介して、フローディングディフュージョン容量ＣＦＤをリセットするためである。
【０１４２】
次に、図１８に示される画素回路ＰＣ５のように、第２スイッチトランジスタＭＳＷＢおよび単位蓄積容量配線ＵＳＣＬを有している場合、第２スイッチトランジスタＭＳＷＢが導通状態にある画素回路ＰＣ５（ｘ、ｎ）の単位蓄積容量配線ＵＳＣＬを、リセットトランジスタＭＲＳＴ２でリセットしてはならない。例えば、図１９に示される通り、読出し期間ＴＲ（ｎ）において、画素回路ＰＣ（ｘ、ｎ）のデータを読出す時、画素回路ＰＣ（ｘ、ｎ＋１）の第２スイッチトランジスタＭＳＷＢを導通状態に設定するが、その画素回路ＰＣ（ｘ、ｎ＋１）のリセットトランジスタＭＲＳＴ２は非導通状態に設定する必要がある。図１９の読出し期間ＴＲ（ｎ）において、リセット制御信号ＲＳＴ２（ｎ＋１）がロウレベルに設定されるのは、その理由による。
【０１４３】
実施の形態５に係る撮像装置５００の効果を説明する。
フローディングディフュージョン容量ＣＦＤの値が小さくなり、低照度時における感度が向上する。
【０１４４】
＜実施の形態６＞
図２０は、実施の形態６に係る撮像装置６００の構成を示すブロック図である。
【０１４５】
図２０において、図１４と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略する。図２０に示される撮像装置６００は、図１４に示される撮像装置４００において、画素回路ＰＣ３を画素回路ＰＣ６に変更し、垂直走査回路２４を、垂直走査回路２６に変更した構成に対応する。垂直走査回路２６は、行選択信号群Ｒ６（ｎ）で、ｎ行に配置された画素回路ＰＣ６の動作を制御する。
【０１４６】
画素アレイ１６は、画素回路ＰＣ６、垂直信号線ＶＳＬ、蓄積容量配線ＳＣＬ、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）、およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を有する。画素アレイ１６は、他の実施の形態に係る撮像装置が備える画素アレイと異なり、行方向に（Ｎ＋１）個、列方向に（Ｍ＋１）／２個アレイ状に配置された画素回路ＰＣ６を含む。後述の通り、画素回路ＰＣ６は、列方向に配置された２個の光電変換素子を有しているため、画素回路ＰＣ６を（Ｍ＋１）／２個配置することで、光電変換素子、列方向にＭ個配置されることになる。
【０１４７】
図２１は、図２０の画素回路ＰＣ６の回路図である。
（構成）
画素回路ＰＣ６は、図１２に示される画素回路ＰＣ３において、光電変換素子ＰＤ２および転送トランジスタＭＴＸ２を追加した構成に対応する。
【０１４８】
画素回路ＰＣ６は、光電変換素子ＰＤ１／ＰＤ２、転送トランジスタＭＴＸ１／ＭＴＸ２、フローティングディフュージョン容量ＣＦＤ、リセットトランジスタＭＲＳＴ１、増幅トランジスタＭＡＭＩ、選択トランジスタＭＳＥＬ、第１スイッチトランジスタＭＳＷＡ／ＭＳＷＢ、および蓄積配線容量ＣＭを含む。
【０１４９】
光電変換素子ＰＤ１およびＰＤ２のアノードには、電源電圧ＧＮＤが印加される。光電変換素子ＰＤ１およびＰＤ２のカソードは、それぞれ、転送トランジスタＭＴＸ１およびＭＴＸ２のソース／ドレインの一方と接続される。転送トランジスタＭＴＸ１およびＭＴＸ２のソース／ドレインの他方は、フローディングディフュージョン容量ＣＦＤの一端と接続される。フローディングディフュージョン容量ＣＦＤの他端には、電源電圧ＧＮＤが印加される。リセットトランジスタＭＲＳＴ１のドレインは、フローディングディフュージョン容量ＣＦＤの一端と接続される。リセットトランジスタＭＲＳＴ１のソースには、電源電圧ＶＤＤが印加される。
【０１５０】
増幅トランジスタＭＡＭＩのソースおよびゲートには、それぞれ、電源電圧ＶＤＤおよびフローディングディフュージョン容量ＣＦＤの一端の電圧が、印加される。増幅トランジスタＭＡＭＩのドレインは、選択トランジスタＭＳＥＬのソースと接続され、選択トランジスタＭＳＥＬのドレインは、垂直信号線ＶＳＬと接続される。第１スイッチトランジスタＭＳＷＡのソース／ドレインの一方は、フローディングディフュージョン容量ＣＦＤの一端と接続される。第１スイッチトランジスタＭＳＷＡのソース／ドレインの他方は、単位蓄積容量配線ＵＳＣＬと接続される。単位蓄積容量配線ＵＳＣＬの一端は、第２スイッチトランジスタＭＳＷＢのソースと接続され、その他端は、隣接して配置される画素回路ＰＣ６が含む第２スイッチトランジスタＭＳＷＢのドレインと接続される。
【０１５１】
蓄積配線容量ＣＭは、単位蓄積容量配線ＵＳＣＬの配線容量に相当する。単位蓄積容量配線ＵＳＣＬは、蓄積容量配線ＳＣＬ（ｘ）のうち、画素回路ＰＣ６（ｘ、ｎ）に含まれる部分に相当する。
【０１５２】
転送トランジスタＭＴＸ１／ＭＴＸ２、リセットトランジスタＭＲＳＴ１、選択トランジスタＭＳＥＬ、第１スイッチトランジスタＭＳＷＡ、および第２スイッチトランジスタＭＳＷＢのゲートには、それぞれ、転送トランジスタ制御信号ＴＸ１、転送トランジスタＴＸ２、リセットトランジスタ制御信号ＲＳＴ１、選択トランジスタ制御信号ＳＥＬ、第１スイッチ制御信号ＳＷＡ、および第２スイッチ制御信号ＳＷＢが印加される。行選択信号群Ｒ６（ｎ）は、それら６つの制御信号の束である。
【０１５３】
（動作）
垂直走査回路２６で制御される画素回路ＰＣ６の動作概要は、以下の通りである。以下の説明において、蓄積配線容量ＣＭは、３本分の単位蓄積容量配線ＵＳＣＬの容量であるとする（実施の形態３参照。）
垂直走査回路２６でｎ行に配置される画素回路ＰＣ６が選択されると、第１スイッチトランジスタＭＳＷＡにより並列接続されたフローディングディフュージョン容量ＣＦＤおよび蓄積配線容量ＣＭは、リセットトランジスタＭＲＳＴ１によりリセットされる。増幅トランジスタＭＡＭＩは、フローディングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１は、その増幅された電圧に基づき、高照度用デジタルリセット信号を生成する。
【０１５４】
その後、フローディングディフュージョン容量ＣＦＤは、第１スイッチトランジスタＭＳＷＡにより、蓄積配線容量ＣＭから分離される。増幅トランジスタＭＡＭＩは、フローディングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１は、その増幅された電圧に基づき、低照度用デジタルリセット信号を出力する。
【０１５５】
その後、光電変換素子ＰＤ１に蓄積されている光電荷は、転送トランジスタＭＴＸ１を経由して、フローディングディフュージョン容量ＣＦＤに転送される。フローディングディフュージョン容量ＣＦＤから溢れた電荷は、蓄積配線容量ＣＭに蓄積される。増幅トランジスタＭＡＭＩは、フローディングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１は、その増幅された電圧に基づき、低照度用デジタル信号を生成する。
【０１５６】
その後、第１スイッチトランジスタＭＳＷＡを導通状態に設定し、フローティングディフュージョン容量ＣＦＤと蓄積配線容量ＣＭを並列に接続する。増幅トランジスタＭＡＭＩは、フローディングディフュージョン容量ＣＦＤの電圧を増幅し、カラム回路３１は、その増幅された電圧に基づき、高照度用デジタル信号を生成する。
【０１５７】
光電変換素子ＰＤ１が蓄積する光電荷に基づく高照度用／低照度用デジタルリセット信号、および低照度用／高照度用デジタル信号の生成が終了すると、垂直走査回路２６は、引き続き、光電変換素子ＰＤ２が蓄積する光電荷に基づき、各デジタル信号を生成する。
【０１５８】
図２２は、図２１の画素回路ＰＣ６のレイアウト図である。
図２２は、ｎ行の（ｘ−１）列およびｘ列と、（ｎ−２）行の（ｘ−１）列およびｘ列に配置された計４個の画素回路ＰＣ６のレイアウト図である。４個の画素回路ＰＣ６のうち、右上に配置される画素回路ＰＣ６（ｘ、ｎ）を例に、トランジスタ等の配置を説明する。
【０１５９】
（同行間領域と異行間領域）
光電変換素子ＰＤ１および光電変換素子ＰＤ２は、列方向に配置される。光電変換素子ＰＤ１等は、例えば、半導体基板のｐウエル領域に形成されたｎ型不純物領域と、そのｎ型不純物領域の表面に形成された高濃度ｐ型不純物領域からなるｐｎ接合ダイオードである（図示せず）。光電変換素子ＰＤ１または光電変換素子ＰＤ２の近傍には、ｐウエル領域に電源電圧ＧＮＤを供給するためのウエルコンタクトＷＣＮＴが配置される。
【０１６０】
同一の行に配置される光電変換素子ＰＤ１および光電変換素子ＰＤ２間の領域（以下、”同行間領域”、と記載する場合がある。）には、転送トランジスタＭＴＸ１、転送トランジスタＭＴＸ２、フローディングディフュージョンＦＤ、リセットトランジスタＭＲＳＴ１、増幅トランジスタＭＡＭＩ、第１スイッチトランジスタＭＳＷＡ、およびフローディングディフュージョン配線ＦＤＬが形成される。一方、異なる行に配置される光電変換素子ＰＤ１および光電変換素子ＰＤ２間の領域（以下、”異行間領域”、と記載する場合がある。）には、選択トランジスタＭＳＥＬ、第２スイッチトランジスタＭＳＷＢ、およびウエルコンタクトＷＣＮＴが配置される。
【０１６１】
（増幅トランジスタＭＡＭＩと選択トランジスタＭＳＥＬを分離配置）
画素回路ＰＣ６（ｘ、ｎ）において、増幅トランジスタＭＡＭＩおよび選択トランジスタＭＳＥＬの形成領域を分離し、同行間領域に増幅トランジスタＭＡＭＩを配置し、異行間領域に選択トランジスタＭＳＥＬを配置する。増幅トランジスタＭＡＭＩのドレイン領域と、選択トランジスタＭＳＥＬのソース領域は、中間接続配線ＩＮＴＷで接続される。選択トランジスタＭＳＥＬのドレインは、垂直信号線ＶＳＬ（ｘ）と接続される。
【０１６２】
光電変換素子ＰＤ２と隣接する異行間領域には、画素回路ＰＣ６（ｘ、ｎ＋２）が含む第２スイッチトランジスタＭＳＷＢが配置される。光電変換素子ＰＤ１と隣接する異行間領域には、画素回路ＰＣ６（ｘ、ｎ）が含む第２スイッチトランジスタＭＳＷＢが配置される。両第２スイッチトランジスタＭＳＷＢを接続する配線は、単位蓄積容量配線ＵＳＣＬである。この単位蓄積容量配線ＵＳＣＬは、第１スイッチトランジスタＭＳＷＡのソース／ドレインと接続される。増幅トランジスタＭＡＭＩおよび選択トランジスタＭＳＥＬの形成領域を分離配置することで、同行間領域および異行間領域を有効に利用することが可能となる。
【０１６３】
（転送トランジスタＭＴＸ１／ＭＴＸ２の構成）
転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２の各ゲート電極は、それぞれ、光電変換素子ＰＤ１および光電変換素子ＰＤ２に沿い、かつ、互いに対向するように、同行間領域に配置される。転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２の各ゲート電極間には、各ゲート電極の幅よりも十分に狭い幅を有する両転送トランジスタのソース／ドレイン領域が形成される。選択トランジスタＭＳＥＬを異行間領域に配置した結果、同行間領域に配置される転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２のゲート幅をより大きく設定することが可能となり、転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２の駆動能力が増加し、光電変換素子ＰＤ１および光電変換素子ＰＤ２の光電荷をフローディングディフュージョン容量ＣＦＤに転送する速度が高速化される。
【０１６４】
（フローディングディフュージョンの構成）
転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２の各ゲート電極間に配置される両転送トランジスタのソース／ドレイン領域の幅は、必要最小限に設定され、各ゲート電極の幅より小さく設定される。一方、転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２と、増幅トランジスタＭＡＭＩとの間には、リセットトランジスタＭＲＳＴ１が配置される。さらに、転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２を挟んで、リセットトランジスタＭＲＳＴ１と反対側には、第１スイッチトランジスタＭＳＷＡが配置される。
【０１６５】
リセットトランジスタＭＲＳＴ１のドレイン領域および第１スイッチトランジスタＭＳＷＡのソース／ドレイン領域の一方は、必要最小限の幅に設定された不純物拡散領域で、転送トランジスタＭＴＸ１および転送トランジスタＭＴＸ２のソース／ドレイン領域と接続される。その結果、フローディングディフュージョン容量ＣＦＤに含まれる転送トランジスタＭＴＸ１、転送トランジスタＭＴＸ２、リセットトランジスタＭＲＳＴ１、および第１スイッチトランジスタＭＳＷＡのソースまたはドレイン領域の寄生容量の値は、必要最小限に抑えられる。その結果、低照度側における画素回路ＰＣ６の感度を向上することが可能となる。
【０１６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６７】
１，１３，１４，１５，１６  画素アレイ、２，２３，２４，２５，２６  垂直走査回路、４     定電流回路、３１，３２  カラム回路、１００〜６００  撮像装置、Ａ１  差動アンプ、Ａ２  コンパレータ、ＡＤＣ，ＡＤＣ１，ＡＤＣ２  Ａ／Ｄ変換回路、ＡＩＮ，ＡＩＮ１，ＡＩＮ２  正入力端子、ＡＴＺ  オートゼロ信号、Ｃ１  入力容量、Ｃ２  帰還容量、Ｃ３，Ｃ４  容量、ＣＣＴＬ３１，ＣＣＴＬ３２  カラム回路制御信号群、ＣＦＤ  フローティングディフュージョン容量、ＣＭ  蓄積配線容量、ＣＳＬ  蓄積容量配線、ＤＨＲｘ  高照度用デジタルリセット信号、ＤＨＳｘ  高照度用デジタル信号、ＤＬＲｘ  低照度用デジタルリセット信号、ＤＬＳｘ  低照度用デジタル信号、Ｄｘ，Ｄｘ１，Ｄｘ２  デジタル信号、ＦＤ  フローディングディフュージョン、ＦＤＬ  フローディングディフュージョン配線、ＧＡＩＮ  ゲイン設定信号、ＨＳＥＬ  高照度用カラム選択信号、ＩＮＴＷ  中間接続配線、ＬＳＥＬ  低照度用カラム選択信号、ＭＡＭＩ  増幅トランジスタ、ＭＲＳＴ＿Ｂ  ボトムリセットトランジスタ、ＭＲＳＴ＿Ｔ  トップリセットトランジスタ、ＭＲＳＴ１，ＭＲＳＴ２  リセットトランジスタ、ＭＳＥＬ  選択トランジスタ、ＭＳＷＡ，ＭＳＷＢ  スイッチトランジスタ、ＭＴＸ１，ＭＴＸ２  転送トランジスタ、ＰＣ１，ＰＣ３，ＰＣ５，ＰＣ６  画素回路、ＰＤ１，ＰＤ２  光電変換素子、ＰＧＡ，ＰＧＡ１，ＰＧＡ２  プログラマブルゲインアンプ、ＰＯＵＴ，ＰＯＵＴ１，ＰＯＵＴ２  出力信号、Ｒ１，Ｒ３，Ｒ６  行選択信号群、ＲＡＭＰ  ランプ信号、ＲＳＴ＿ＡＬＬ  リセット信号、ＲＳＴ１，ＲＳＴ２  リセットトランジスタ制御信号、ＳＣＬ，ＳＣＬ３  蓄積容量配線、ＳＥＬ  選択トランジスタ制御信号、ＳＭＰＨ，ＳＭＰＬ  サンプリング信号、ＳＷ１，ＳＷ２  スイッチ、ＭＳＷＡ  第１スイッチトランジスタ、ＭＳＷＢ  第２スイッチトランジスタ、ＳＷＡ  第１スイッチ制御信号，ＳＷＢ  第２スイッチ制御信号、ＳＷＣＨ，ＳＷＣＬ，ＳＷＳＨ，ＳＷＳＬ  スイッチ、ＴＨＲ，ＴＨＳ，ＴＬＲ，ＴＬＳ  パルス幅、ＴＸ１，ＴＸ２  転送トランジスタ制御信号、ＵＳＣＬ  単位蓄積容量配線、ＶＲＥＦ，ＶＲＰ  参照電圧、ＶＳＬ  垂直信号線、ＷＣＮＴ  ウエルコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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