(57)【要約】      （修正有）【課題】より低い消費電力で、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を提供する。【解決手段】ゲート端子が第１のインピーダンス素子３の他端に接続されたトランジスタ４と、一端がトランジスタ４のドレイン端子に接続された第２のキャパシタ５と、一端が第２のキャパシタ５の他端に、他端がトランジスタ４のゲート端子に接続された第２のインピーダンス素子６と、一端がトランジスタ４のドレイン端子に、他端が第１のバイアス端子１１に接続された第３のインピーダンス素子７と、一端がトランジスタ４のドレイン端子に接続された第４のインピーダンス素子８と、一端が第４のインピーダンス素子８の他端に、他端が出力端子１２に接続された第３のキャパシタ９と、を有し、出力インピーダンスと出力端子１２に接続される外部の伝送線路の特性インピーダンスとが略同一である。【選択図】図１
2015228572.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であることを特徴とする低雑音増幅器。
【請求項２】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であることを特徴とする低雑音増幅器。
【請求項３】
前記トランジスタのドレイン又はコレクタ端子と第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と第４のインピーダンス素子の一端との間に、第５のインピーダンス素子を接続することを特徴とする請求項１又は請求項２に記載の低雑音増幅器。
【請求項４】
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスをＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式で表されることを特徴とする請求項１又は請求項２に記載の低雑音増幅器。
【数１】
2015228572.tif 000006
【請求項５】
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスをＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃと前記インダクタンスＬ２とは、以下に示す式で表されることを特徴とする請求項３に記載の低雑音増幅器。
【数２】
2015228572.tif 000007
【請求項６】
前記トランジスタのゲート又はベース端子と前記第１のバイアス端子との間にアクティブ素子を用いた自己バイアス回路を介挿し、前記ゲート又はベース端子にバイアスを印加することを特徴とする請求項１から請求項５のいずれか一項に記載の低雑音増幅器。
【請求項７】
前記トランジスタは、高耐圧トランジスタであることを特徴とする請求項１から請求項６のいずれか一項に記載の低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器において受信信号を増幅する低雑音増幅器に関する。
【背景技術】
【０００２】
低雑音増幅器の雑音特性には、入力整合が大きな影響を及ぼすことが知られている（非特許文献１参照）。また、低雑音増幅器に対して広帯域にわたり良好なインピーダンス整合を行う手法として、負帰還回路を設ける構成とする手法も広く知られている。しかし、負帰還回路を設けた低雑音増幅器において、並列帰還（電圧並列帰還）を行った場合、例えば帰還量をβＦとすると、入力インピーダンスおよび出力インピーダンスは、基本増幅回路の1/（１＋βＦ）倍となる（非特許文献２参照）。このうち、入力インピーダンスの低下は、例えば特許文献１に記載の手法によって補うことが可能である。
【０００３】
図５は、特許文献１に記載されていた低雑音増幅器１００の構成例を示す図である。低雑音増幅器１００は、キャパシタ６０とインピーダンス素子７０とによって形成された負帰還回路がバイポーラトランジスタ４０のコレクタとベースとの間に設けられた負帰還型として構成されている。低雑音増幅器１００は、この負帰還型の構成により、入力インピーダンスの低下をアクティブ素子５０であるバイポーラトランジスタ及びインピーダンス素子９０によって補っている。一方、出力インピーダンスの低下については、負荷素子８０として大きなリアクタンス値のインダクタを用いることにより出力インピーダンスの低下を補っている。もしくは、低雑音増幅器１００は、負荷素子８０として大きな抵抗値の抵抗器を用いることにより広帯域な周波数特性を維持したまま、出力インピーダンスの低下を補うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８８１７号公報
【非特許文献】
【０００５】
【非特許文献１】本城和彦著、「マイクロ波半導体回路−基礎と展開−」、初版、日刊工業新聞社、１９９３年９月２４日発行、ｐ．１０８
【非特許文献２】谷口研二著、「ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門」、第２版、ＣＱ出版社、２００５年３月１日発行、ｐ．１６７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の低雑音増幅器では、出力インピーダンスの低下を補うために、負荷素子８０としてより大きなリアクタンス値のインダクタを用いた場合、周波数特性を狭めてしまう可能性がある。一方、負荷素子８０としてより大きな抵抗値の抵抗器を用いた場合、より広帯域な周波数帯域に対応できる。しかし、電力レベルの大きな信号に対応させるために大きなドレインバイアス電流を流した場合に、抵抗器の電力消費が大きくなるため、消費電力を浪費する問題が生じる。
【０００７】
本発明はこのような事情に鑑みてなされたもので、より低い消費電力で、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であることを特徴とする低雑音増幅器である。
【０００９】
また、本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であることを特徴とする低雑音増幅器である。
【００１０】
また、本発明の一態様は、上述した低雑音増幅器であって、前記トランジスタのドレイン又はコレクタ端子と第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と第４のインピーダンス素子の一端との間に、第５のインピーダンス素子を接続する。
【００１１】
また、本発明の一態様は、上述した低雑音増幅器であって、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスをＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式（実施形態における式（１）又は式（２））で表される。
【００１２】
また、本発明の一態様は、上述した低雑音増幅器であって、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスをＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値ＣとインダクタンスＬ２とは、以下に示す式（実施形態における式（３））で表される。
【００１３】
また、本発明の一態様は、上述した低雑音増幅器であって、前記トランジスタのゲート又はベース端子と前記第１のバイアス端子との間にアクティブ素子を用いた自己バイアス回路を介挿し、前記ゲート又はベース端子にバイアスを印加する。
【００１４】
また、本発明の一態様は、上述した低雑音増幅器であって、前記トランジスタは、高耐圧トランジスタである。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、より低い消費電力で、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態における低雑音増幅器１の構成例を示す図である。
【図２】本発明の第２の実施形態における低雑音増幅器１Ａの構成例を示す図である。
【図３】本発明の第３の実施形態における低雑音増幅器１Ｂの構成例を示す図である。
【図４】本発明の第１の実施形態における低雑音増幅器１に自己バイアス回路を追加した構成を示す図である。
【図５】従来の低雑音増幅器の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下に、実施形態における低雑音増幅器を、図面を用いて説明する。
（第１の実施形態）
以下、第１の実施形態における低雑音増幅器１について、図面を用いて説明する。図１は、本発明の第１の実施形態における低雑音増幅器１の構成例を示す回路図である。低雑音増幅器１は、広帯域化のために負帰還型とした低雑音増幅器である。図１に示すように、低雑音増幅器１は、第１のキャパシタ２、第１のインピーダンス素子３、トランジスタ４、第２のキャパシタ５、第２のインピーダンス素子６、第３のインピーダンス素子７、第４のインピーダンス素子８、第３のキャパシタ９を備えている。
【００１８】
第１のキャパシタ２は、一端が入力端子１０に接続されている。また、第１のキャパシタ２は、他端が第１のインピーダンス素子３の一端に接続されている。
第１のインピーダンス素子３は、他端がトランジスタ４のゲート端子及び電源Ｖ２（ゲートバイアスあるいはベースバイアス）が印加される第２のバイアス端子１３に接続されている。本実施形態においては、トランジスタ４として電界効果トランジスタが用いられており、電源Ｖ２がゲートバイアスとなる。
トランジスタ４は、ソース端子が接地されており、ドレイン端子が第２のキャパシタ５の一端に接続されている。トランジスタ４は、ＧａＮ ＦＥＴ（Field Effect Transistor）等の高耐圧なトランジスタを用いることができる。
【００１９】
第２のキャパシタ５は、他端が第２のインピーダンス素子６の一端に接続されている。
第２のインピーダンス素子６は、一端が第２のキャパシタ５に接続され、他端がトランジスタ４のゲート端子に接続されている。これにより、第２のキャパシタ５及び第２のインピーダンス素子６の直列回路は、トランジスタ４のゲート端子とドレイン端子との間に設けられ負帰還回路を構成している。
【００２０】
第３のインピーダンス素子７は、一端がトランジスタ４のドレイン端子に接続され、他端が第１のバイアス端子１１に接続されている。第３のインピーダンス素子７は、例えば、インダクタンスＬのインダクタである。
【００２１】
第４のインピーダンス素子８は、一端がトランジスタ４のドレイン端子に接続され、他端が第３のキャパシタ９の一端に接続されている。第４のインピーダンス素子８は、例えば抵抗値Ｒの抵抗器である。
第３のキャパシタ９は、一端が第４のインピーダンス素子８に接続され、他端が出力端子１２に接続されている。第３のキャパシタ９は、キャパシタンスがＣのキャパシタである。
【００２２】
次に、低雑音増幅器１の出力インピーダンスの低下を補う方法について説明する。本実施形態の低雑音増幅器１において、トランジスタ４のドレイン端子と電源Ｖ１（ドレインバイアスあるいはコレクタバイアス）が印加される第１のバイアス端子１１との間に負荷素子として第３のインピーダンス素子７（例えばインダクタンスがＬのインダクタ）を接続する。また、トランジスタ４のドレイン端子と出力端子１２との間に第４のインピーダンス素子８と第３のキャパシタ９との直列回路を接続する。第４のインピーダンス素子８は、抵抗値がＲであり、第３のキャパシタ９は、キャパシタンスがＣである。そして、出力端子から低雑音増幅器１側を見た低雑音増幅器１の出力インピーダンスが、外部から出力端子１２に接続される伝送線路の特性インピーダンスに等しくなるように、すなわち下記に示す式（１）を満たすようにＬ、Ｃ、Ｒが設定される。
【００２３】
【数１】
2015228572.tif 000003
【００２４】
ただし、βは、低雑音増幅器１の負帰還量であり、Ｚｄは、トランジスタ４のドレインインピーダンスである。また、Ｚ０は出力端子に負荷として外部から接続される伝送線路の特性インピーダンスであり、例えばＺ０＝５０Ωである。また、ωは設計角周波数である。
【００２５】
上述したように、本実施形態の低雑音増幅器１は、トランジスタ４のドレイン端子と電源Ｖ１が印加される第１のバイアス端子１１との間に負荷素子としてインダクタンスがＬのインダクタが接続される。また、トランジスタ４のドレイン端子と出力端子１２との間に抵抗値がＲの抵抗器とキャパシタンスがＣの第３のキャパシタ９との直列回路が接続される。そして、上述したＬ、Ｃ、Ｒは、式（１）を満たす値とする。これにより、出力端子１２から見た低雑音増幅器１の出力インピーダンスはＺ０とすることができる。この結果、広帯域に雑音整合した低雑音増幅器１において、ドレイン電流の経路中の第３のインピーダンス素子７のインピーダンスを大きくすることなく、負帰還による出力インピーダンスの低下を補うことができる。よって、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を実現することが可能となる。すなわち、第３のインピーダンス素子７のインピーダンスを大きくして出力インピーダンスの低下を補う従来の方法と比較して、本実施形態では、さらに第４のインピーダンス素子８及び第３のキャパシタ９とが出力インピーダンスの低下を補うため、バイアス電流を大きくしても、第３のインピーダンス素子７の消費電力の浪費を防ぐことができる。なお、出力インピーダンスの整合については、ＶＳＷＲ（電圧定在波比：voltage standing wave ratio）＜２．０の範囲で整合が取れていればよい。
【００２６】
（第２の実施形態）
以下、第２の実施形態における低雑音増幅器１Ａについて、図面を用いて説明する。図２は、本発明の第２の実施形態における低雑音増幅器１Ａの構成例を示す回路図である。なお、図１と同様の構成には同一の符号を付してある。以下、構成及び動作が第１の実施形態と異なる点を説明する。なお、本実施形態の低雑音増幅器１Ａは、第１の実施形態の低雑音増幅器１に対して、電界効果トランジスタのトランジスタ４からバイポーラトランジスタのトランジスタ４Ａに置き換えて構成されている。
【００２７】
低雑音増幅器１Ａは、広帯域化のために負帰還型とした低雑音増幅器である。図１に示すように、低雑音増幅器１Ａは、第１のキャパシタ２、第１のインピーダンス素子３、トランジスタ４Ａ、第２のキャパシタ５、第２のインピーダンス素子６、第３のインピーダンス素子７、第４のインピーダンス素子８、第３のキャパシタ９を備えている。
【００２８】
第１のインピーダンス素子３は、他端がトランジスタ４Ａのベース端子に接続されている。
トランジスタ４Ａは、エミッタ端子が接地されており、コレクタ端子が第２のキャパシタ５の一端に接続されている。トランジスタ４Ａは、バイポーラトランジスタである。また、トランジスタ４Ａは、ＧａＮ ＦＥＴ（Field Effect Transistor）等の高耐圧なトランジスタを用いることができる。
【００２９】
第２のインピーダンス素子６は、一端が第２のキャパシタ５に接続され、他端がトランジスタ４Ａのベース端子に接続されている。
【００３０】
第３のインピーダンス素子７は、一端がトランジスタ４Ａのコレクタ端子に接続され、他端が電源Ｖ１の第１のバイアス端子１１に接続されている。第３のインピーダンス素子７は、例えば、インダクタンスＬのインダクタである。
【００３１】
第４のインピーダンス素子８は、一端がトランジスタ４Ａのコレクタ端子に接続され、他端が第３のキャパシタ９の一端に接続されている。第４のインピーダンス素子８は、例えば抵抗値Ｒの抵抗器である。
【００３２】
次に、低雑音増幅器１Ａの出力インピーダンスの低下を補う方法について説明する。本実施形態の低雑音増幅器１Ａにおいて、トランジスタ４Ａのコレクタ端子と第１のバイアス端子１１との間に負荷素子として第３のインピーダンス素子７を接続する。また、トランジスタ４Ａのコレクタ端子と出力端子１２との間に第４のインピーダンス素子８とキャパシタンスがＣの第３のキャパシタ９との直列回路を接続する。そして、出力端子から低雑音増幅器１Ａ側を見た低雑音増幅器１Ａの出力インピーダンスが、外部から出力端子１２に接続される伝送線路の特性インピーダンスに等しくなるように、すなわち下記に示す式（２）を満たすようにＬ、Ｃ、Ｒが設定される。
【００３３】
【数２】
2015228572.tif 000004
【００３４】
ただし、βは、低雑音増幅器１Ａの負帰還量であり、Ｚｃは、トランジスタ４Ａのコレクタインピーダンスである。また、Ｚ０は、出力端子に負荷として外部から接続される伝送線路の特性インピーダンスであり、例えばＺ０＝５０Ωである。また、ωは設計角周波数である。
【００３５】
上述したように、本実施形態の低雑音増幅器１Ａは、トランジスタ４Ａのコレクタ端子と電源Ｖ１の第１のバイアス端子１１との間に負荷素子としてインダクタンスがＬのインダクタが接続される。また、トランジスタ４Ａのコレクタ端子と出力端子１２との間に抵抗値がＲの抵抗器とキャパシタンスがＣの第３のキャパシタ９との直列回路が接続される。そして、上述したＬ、Ｃ、Ｒは、式（２）を満たす値とする。これにより、出力端子１２から見た低雑音増幅器１Ａの出力インピーダンスはＺ０とすることができる。この結果、広帯域に雑音整合した低雑音増幅器１Ａにおいて、コレクタ電流の経路中の第３のインピーダンス素子７のインピーダンスを大きくすることなく、負帰還による出力インピーダンスの低下を補うことができる。すなわち、第３のインピーダンス素子７のインピーダンスを大きくして出力インピーダンスの低下を補う従来の方法と比較して、本実施形態では、さらに第４のインピーダンス素子８及び第３のキャパシタ９とが出力インピーダンスの低下を補うため、バイアス電流を大きくしても、第３のインピーダンス素子７の消費電力の浪費を防ぐことができる。よって、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を実現することが可能となる。なお、出力インピーダンスの整合については、ＶＳＷＲ（電圧定在波比：voltage standing wave ratio）＜２．０の範囲で整合が取れていればよい。
【００３６】
（第３の実施形態）
以下、第３の実施形態における低雑音増幅器１Ｂについて、図面を用いて説明する。図３は、本発明の第３の実施形態における低雑音増幅器１Ｂの構成例を示す回路図である。なお、図１と同様の構成には同一の符号を付してある。以下、構成及び動作が第１の実施形態と異なる点を説明する。なお、本実施形態の低雑音増幅器１Ｂは、第１の実施形態の低雑音増幅器１に対して、さらに第５のインピーダンス素子１４を備えている。
【００３７】
低雑音増幅器１Ｂは、広帯域化のために負帰還型とした低雑音増幅器である。図３に示すように、低雑音増幅器１Ｂは、第１のキャパシタ２、第１のインピーダンス素子３、トランジスタ４Ｂ、第２のキャパシタ５、第２のインピーダンス素子６、第３のインピーダンス素子７、第４のインピーダンス素子８、第３のキャパシタ９、第５のインピーダンス素子１４を備えている。
【００３８】
トランジスタ４Ｂは、ソース端子が接地されており、ドレイン端子が第５のインピーダンス素子１４の一端に接続されている。トランジスタ４Ｂは、ＧａＮ ＦＥＴ（Field Effect Transistor）等の高耐圧なトランジスタを用いることができる。なお、本実施形態において、トランジスタ４Ｂとして、電界効果トランジスタを用いた場合を例示するが、バイポーラトランジスタ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いてもよい。バイポーラトランジスタを用いる場合には、ゲート端子をベース端子、ソース端子をエミッタ端子、ドレイン端子をコレクタ端子に代えて接続すればよい。
【００３９】
第３のインピーダンス素子７は、一端が第４のインピーダンス素子８の一端に接続され、他端が電源Ｖ１の第１のバイアス端子１１に接続されている。第３のインピーダンス素子７は、例えば、インダクタンスがＬのインダクタである。
【００４０】
第５のインピーダンス素子１４は、一端がトランジスタ４Ｂのドレイン端子に接続され、他端が第３のインピーダンス素子７及び第４のインピーダンス素子８の一端に接続されている。第３のインピーダンス素子７は、例えば、インダクタンスがＬ２のインダクタである。
【００４１】
次に、低雑音増幅器１Ｂの負帰還による出力インピーダンスの低下を補う方法について説明する。本実施形態の低雑音増幅器１Ｂにおいて、トランジスタ４Ｂのドレイン端子と電源Ｖ１の第１のバイアス端子１１との間に負荷素子として第３のインピーダンス素子７（例えばインダクタンスがＬのインダクタ）及び第５のインピーダンス素子１４（例えばインダクタンスがＬ２のインダクタ）を接続する。また、第３のインピーダンス素子７と第５のインピーダンス素子１４との接続点と出力端子１２との間に第４のインピーダンス素子８（抵抗値がＲの抵抗器）とキャパシタンスがＣの第３のキャパシタ９との直列回路を接続する。そして、出力端子から低雑音増幅器１側を見た低雑音増幅器１Ｂの出力インピーダンスが、外部から出力端子１２に接続される伝送線路の特性インピーダンスに等しくなるように、すなわち下記に示す式（３）を満たすようにＬ、Ｌ２、Ｃ、Ｒが設定される。
【００４２】
【数３】
2015228572.tif 000005
【００４３】
ただし、βが、低雑音増幅器１Ｂの負帰還量であり、Ｚｄがトランジスタ４Ｂのドレインインピーダンスである。また、Ｚ０は出力端子に負荷として外部から接続される伝送線路の特性インピーダンスであり、例えばＺ０＝５０Ωである。また、ωは設計角周波数である。なお、トランジスタ４Ｂがバイポーラトランジスタの場合、Ｚｄは、コレクタインピーダンスＺｃに置き換えられる。
【００４４】
上述したように、本実施形態の低雑音増幅器１Ｂは、トランジスタ４Ｂのドレイン端子と電源Ｖ１の第１のバイアス端子１１との間に負荷素子としてインダクタンスがＬの第３のインピーダンス素子７及びインダクタンスがＬ２の第５のインピーダンス素子１４が接続される。また、第３のインピーダンス素子７と第５のインピーダンス素子１４との接続点と出力端子１２との間に、第４のインピーダンス素子８及び第３のキャパシタ９の直列回路が接続される。そして、上述したＬ、Ｌ２、Ｃ、Ｒは、式（３）を満たす値とする。これにより、出力端子１２から見た低雑音増幅器１Ｂの出力インピーダンスはＺ０とすることができる。この結果、広帯域に雑音整合した低雑音増幅器１において、ドレイン電流の経路中の負荷素子のインピーダンスを大きくすることなく、負帰還による出力インピーダンスの低下を補うことができる。よって、広い周波数帯域に亘り広い入力信号レベルに対応可能な低雑音増幅器を実現することが可能となる。すなわち、第３のインピーダンス素子７のインピーダンスを大きくして出力インピーダンスの低下を補う従来の方法と比較して、本実施形態では、さらに第４のインピーダンス素子８及び第３のキャパシタ９とが出力インピーダンスの低下を補うため、バイアス電流を大きくしても、第３のインピーダンス素子７の消費電力の浪費を防ぐことができる。なお、出力インピーダンスの整合については、ＶＳＷＲ（電圧定在波比：voltage standing wave ratio）＜２．０の範囲で整合が取れていればよい。
【００４５】
以上述べた実施形態は全て本発明の実施形態を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様および変更態様で実施することができる。
【００４６】
上述の実施形態において、第２のバイアス端子１３からトランジスタ（トランジスタ４、４Ａ、４Ｂ）のゲート端子又はベース端子に電圧Ｖ２（ゲートバイアスあるいはベースバイアス）を印加したが、これに限定されない。例えば、トランジスタのゲート端子又はベース端子と第１のバイアス端子１１との間に自己バイアス回路を介挿し、この自己バイアス回路でトランジスタのゲート端子又はベース端子に電圧Ｖ２を印加するようにしてもよい。図４は、例えば第１の実施形態の低雑音増幅器１に自己バイアス回路を追加した構成例を示す図である。自己バイアス回路は、例えばアクティブ素子を用いた回路であり、トランジスタ３０とインピーダンス素子２０とが直列に接続されて構成される。これにより、インピーダンス素子２０のインピーダンスを増加させることで、低雑音増幅器１の入力インピーダンスを高くすることができる、すなわち、低雑音増幅器１の入力インピーダンスの低下を補償することができる。
【００４７】
また、上述の実施形態において、一端がトランジスタのゲート端子及びベース端子に、他端が第２のバイアス端子１３に接続された抵抗器又はインダクタを備えてもよい。
【符号の説明】
【００４８】
１、１Ａ、１Ｂ  低雑音増幅器
２  第１のキャパシタ
３  第１のインピーダンス素子
４、４Ａ、４Ｂ  トランジスタ
５  第２のキャパシタ
６  第２のインピーダンス素子
７  第３のインピーダンス素子
８  第４のインピーダンス素子
９  第３のキャパシタ
１４  第５のインピーダンス素子
【図１】
2015228572.tif 000008
【図２】
2015228572.tif 000009
【図３】
2015228572.tif 000010
【図４】
2015228572.tif 000011
【図５】
2015228572.tif 000012
【手続補正書】
【提出日】平成27年2月9日(2015.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式で表されることを特徴とする低雑音増幅器。
【数１】
2015228572.tif 000013
【請求項２】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式で表されることを特徴とする低雑音増幅器。
【数２】
2015228572.tif 000014
【請求項３】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、
前記トランジスタのドレイン又はコレクタ端子と前記第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と前記第４のインピーダンス素子の一端との間に、第５のインピーダンス素子が接続され、
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、前記第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃと前記インダクタンスＬ２とは、以下に示す式で表されることを特徴とする低雑音増幅器。
【数３】
2015228572.tif 000015
【請求項４】
入力端子に一端が接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、
ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、
一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、
一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、
一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、
一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、
を有し、
出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、
前記トランジスタのドレイン又はコレクタ端子と前記第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と前記第４のインピーダンス素子の一端との間に、第５のインピーダンス素子が接続され、
前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、前記第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、
前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃと前記インダクタンスＬ２とは、以下に示す式で表されることを特徴とする低雑音増幅器。
【数４】
2015228572.tif 000016
【請求項５】
前記トランジスタのゲート又はベース端子と前記第１のバイアス端子との間にアクティブ素子を用いた自己バイアス回路を介挿し、前記ゲート又はベース端子にバイアスを印加することを特徴とする請求項１から請求項４のいずれか一項に記載の低雑音増幅器。
【請求項６】
前記トランジスタは、高耐圧トランジスタであることを特徴とする請求項１から請求項５のいずれか一項に記載の低雑音増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式（実施形態における式（１）又は式（２））で表されることを特徴とする低雑音増幅器である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃとは、以下に示す式（実施形態における式（１）又は式（２））で表されることを特徴とする低雑音増幅器である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ゲート端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのドレイン端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのゲート端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのドレイン端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのドレイン端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、前記トランジスタのドレイン又はコレクタ端子と前記第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と前記第４のインピーダンス素子の一端との間に、第５のインピーダンス素子が接続され、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、前記第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値Ｃと前記インダクタンスＬ２とは、以下に示す式（実施形態における式（３））で表されることを特徴とする低雑音増幅器である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明の一態様は、入力端子に一端が接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続された第１のインピーダンス素子と、ベース端子が前記第１のインピーダンス素子の他端に接続されたトランジスタと、一端が前記トランジスタのコレクタ端子に接続された第２のキャパシタと、一端が前記第２のキャパシタの他端に、他端が前記トランジスタのベース端子に接続された第２のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に、他端が第１のバイアス端子に接続された第３のインピーダンス素子と、一端が前記トランジスタのコレクタ端子に接続された第４のインピーダンス素子と、一端が前記第４のインピーダンス素子の他端に、他端が出力端子に接続された第３のキャパシタと、を有し、出力インピーダンスと前記出力端子に接続される外部の伝送線路の特性インピーダンスとが略同一であり、前記トランジスタのドレイン又はコレクタ端子と前記第３のインピーダンス素子の一端との間であり、かつ前記トランジスタのドレイン又はコレクタ端子と前記第４のインピーダンス素子の一端との間に、第５のインピーダンス素子が接続され、前記第３のインピーダンス素子がインダクタンスＬのインダクタであり、前記第４のインピーダンス素子が抵抗値Ｒの抵抗器であり、前記第３のキャパシタがキャパシタンス値Ｃのキャパシタであり、前記第５のインピーダンス素子がインダクタンスＬ２のインダクタであって、前記トランジスタのドレイン又はコレクタ端子のインピーダンスがＺ、前記伝送線路の特性インピーダンスがＺ０、負帰還量がβである場合、前記インダクタンスＬと前記抵抗値Ｒと前記キャパシタンス値ＣとインダクタンスＬ２とは、以下に示す式（実施形態における式（３））で表されることを特徴とする低雑音増幅器である。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2015228572.tif 000017