(57)【要約】      （修正有）【課題】渦電流によるインダクタンス（Ｌ）及びＱ特性の低下を防止する。【解決手段】複数の磁性体層が積層されて形成されるセラミック本体１０と、複数の磁性体層上に形成される複数の内部コイルパターンが電気的に接続されてセラミック本体１０内部に形成される内部コイル部２０と、を含み、セラミック本体１０は容量形成部の活性層、及びセラミック本体の厚さ方向における活性層の上面及び下面に形成される第１及び第２カバー層Ｃ１，Ｃ２を含み、第２カバー層の厚さは第１カバー層の厚さより大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の磁性体層が積層されて形成されるセラミック本体と、
前記複数の磁性体層に形成される複数の内部コイルパターンが電気的に接続されて前記セラミック本体内部に形成される内部コイル部と、を含み、
前記セラミック本体は容量形成部の活性層、及び前記セラミック本体の厚さ方向における前記活性層の上面及び下面に形成される第１及び第２カバー層を含み、
前記第２カバー層の厚さは前記第１カバー層の厚さより大きい、チップ型コイル部品。
【請求項２】
前記第１カバー層の厚さと前記第２カバー層の厚さの比は１：３である、請求項１に記載のチップ型コイル部品。
【請求項３】
前記セラミック本体の長さ方向の両側面、前記セラミック本体の上面及び下面に形成されて前記内部コイル部と接続される外部電極をさらに含む、請求項１に記載のチップ型コイル部品。
【請求項４】
前記セラミック本体の上面に形成される外部電極の長さが前記セラミック本体の下面に形成される外部電極の長さより短い、請求項３に記載のチップ型コイル部品。
【請求項５】
前記セラミック本体の長さ方向において、前記セラミック本体の上面に形成される外部電極の長さはそれぞれ５０μｍであり、前記セラミック本体の下面に形成される外部電極の長さはそれぞれ１５０μｍである、請求項３に記載のチップ型コイル部品。
【請求項６】
前記セラミック本体の実装面として提供される下面、またはこれに対向する上面に形成されるマーキングパターンをさらに含む、請求項１に記載のチップ型コイル部品。
【請求項７】
前記複数の内部コイルパターンは、前記複数の磁性体層にＮ個（４≦Ｎ）形成され、前記Ｎ個の内部コイルパターンのうちセラミック本体の下面と最も近い内部コイルパターンを基準にｎ番目の内部コイルパターン（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部コイルパターンは同一形状を有し、
前記ｎ番目の内部コイルパターンとｎ−１番目の内部コイルパターンは連結端子によって接続される、請求項１に記載のチップ型コイル部品。
【請求項８】
前記連結端子は、少なくとも２つのビア電極で構成される、請求項７に記載のチップ型コイル部品。
【請求項９】
複数の磁性体層が積層されて形成されるセラミック本体と、
前記セラミック本体内に形成され、容量を形成するように前記複数の磁性体層を介して対向配置される複数の内部電極からなる活性層と、
前記活性層内の最上部の内部電極より上部に形成される第１カバー層と、
前記活性層内の最下部の内部電極より下部に形成され、前記第１カバー層の厚さより大きい厚さを有する第２カバー層と、
前記セラミック本体の長さ方向の両側面、前記セラミック本体の下面及び上面に形成される外部電極と、を含み、
前記セラミック本体の下面に形成される外部電極の長さ方向の長さは前記セラミック本体の上面に形成される外部電極の長さ方向の長さより長い、チップ型コイル部品。
【請求項１０】
前記第１カバー層の厚さと前記第２カバー層の厚さの比は１：３である、請求項９に記載のチップ型コイル部品。
【請求項１１】
前記セラミック本体の長さ方向において、前記セラミック本体の上面に形成される外部電極の長さはそれぞれ５０μｍであり、前記セラミック本体の下面に形成される外部電極の長さはそれぞれ１５０μｍである、請求項９に記載のチップ型コイル部品。
【請求項１２】
前記複数の内部電極は、前記複数の磁性体層にＮ個（４≦Ｎ）形成され、前記Ｎ個の内部電極のうちセラミック本体の下面と最も近い内部電極を基準にｎ番目の内部電極（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部電極は同一形状を有し、
前記ｎ番目の内部電極とｎ−１番目の内部電極は連結端子によって接続される、請求項９に記載のチップ型コイル部品。
【請求項１３】
前記連結端子は、少なくとも２つのビア電極で構成される、請求項１２に記載のチップ型コイル部品。
【請求項１４】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置されるチップ型コイル部品と、を含み、
前記チップ型コイル部品は、複数の磁性体層が積層されて形成されるセラミック本体、前記セラミック本体内に形成され、容量を形成するように前記複数の磁性体層を介して対向配置される複数の内部電極からなる活性層、前記活性層内の最上部の内部電極より上部に形成される第１カバー層、前記活性層内の最下部の内部電極より下部に形成されて前記第１カバー層の厚さより大きい厚さを有する第２カバー層、及び前記セラミック本体の長さ方向の両側面、前記セラミック本体の上面及び下面に形成されて前記内部電極と接続される外部電極を含む、チップ型コイル部品の実装基板。
【請求項１５】
前記セラミック本体の上面に形成される外部電極の長さは、前記セラミック本体の下面に形成される外部電極の長さより短い、請求項１４に記載のチップ型コイル部品の実装基板。
【請求項１６】
前記複数の内部電極は、前記複数の磁性体層にＮ個（４≦Ｎ）形成され、前記Ｎ個の内部電極のうちセラミック本体の下面と最も近い内部電極を基準にｎ番目の内部電極（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部電極は同一形状を有し、
前記ｎ番目の内部電極とｎ−１番目の内部電極は連結端子によって接続される、請求項１４に記載のチップ型コイル部品の実装基板。
【請求項１７】
前記連結端子は、少なくとも２つのビア電極で構成される、請求項１６に記載のチップ型コイル部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ型コイル部品及びその実装基板に関する。
【背景技術】
【０００２】
チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタとともに、電子回路を形成してノイズ（Ｎｏｉｓｅ）を除去する代表的な受動素子である。なお、電磁気的特性を用いることでキャパシタと組み合わせて特定周波数帯域の信号を増幅させる共振回路やフィルタ（Ｆｉｌｔｅｒ）回路などの構成に用いられる。
【０００３】
最近、各種の通信デバイスやディスプレイデバイスなどのＩＴデバイスの急速な小型化及び薄膜化に伴い、このようなＩＴデバイスに採用されるインダクタやキャパシタ、トランジスタなどの各種素子にも小型化及び薄型化に対する研究が継続的に行われている。
【０００４】
その結果、インダクタも小型かつ高密度の自動表面実装が可能なチップへの転換が加速化しており、薄膜の絶縁基板の上下面にめっきで形成されるコイルパターン上に磁性粉末を樹脂と混合して形成させた薄膜型インダクタ及び磁性体層上に内部導体を印刷し、ビア孔のパンチングや積層、焼成などの一連の工程によって製造する積層型インダクタの開発が続いている。
【０００５】
上記積層型インダクタは、低周波領域においてリアクタンス成分が支配的であるためノイズを反射するインダクタとして動作するが、周波数が増加するとレジスタンス成分が増加してノイズを熱に変換かつ吸収する抵抗として動作するという特徴がある。そのため、高周波領域においてレジスタンス成分が増加して抵抗として動作するときの積層型インダクタを積層型ビーズとも呼ぶ。
【０００６】
上記積層型インダクタの場合、渦電流（Ｅｄｄｙ  ｃｕｒｒｅｎｔ）によってインダクタンス（Ｌ）及び品質係数（Ｑ）の特性が低下する可能性がある。また、基板に実装される際にチップが倒れる不良が頻繁に発生するという問題もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−０３２４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一実施形態の目的は、セラミック本体内において内部コイル部をセラミック本体の上面に近く配置することにより、渦電流によるインダクタンス（Ｌ）及びＱ特性の低下を防止するとともに、セラミック本体の上下面に形成される外部電極の長さを異なるように形成することにより、固着強度を向上させることができるチップ型コイル部品及びその実装基板を提案することにある。
【課題を解決するための手段】
【０００９】
本発明の第１技術的な側面によるチップ型コイル部品は、複数の磁性体層が積層されて形成されるセラミック本体と、上記複数の磁性体層上に形成される複数の内部コイルパターンが電気的に接続されて上記セラミック本体内部に形成される内部コイル部と、を含み、上記セラミック本体は容量形成部の活性層、及び上記セラミック本体の厚さ方向における上記活性層の上面及び下面に形成される第１及び第２カバー層を含み、上記第２カバー層の厚さは上記第１カバー層の厚さより大きい。
【００１０】
また、上記第１カバー層の厚さと上記第２カバー層の厚さの比は１：３であることを特徴とする。
【００１１】
また、上記セラミック本体の長さ方向の両側面、上記セラミック本体の上面及び下面に形成されて上記内部コイル部と接続される外部電極をさらに含むことができる。
【００１２】
また、上記セラミック本体の上面に形成される外部電極の長さが上記セラミック本体の下面に形成される外部電極の長さより短い。
【００１３】
また、上記セラミック本体の長さ方向において、上記セラミック本体の上面に形成される外部電極の長さはそれぞれ５０μｍであり、上記セラミック本体の下面に形成される外部電極の長さはそれぞれ１５０μｍであることができる。
【００１４】
また、上記セラミック本体の実装面として提供される下面、またはこれに対向する上面に形成されるマーキングパターンをさらに含むことができる。
【００１５】
また、上記複数の内部コイルパターンは、上記複数の磁性体層にＮ個（４≦Ｎ）形成され、上記Ｎ個の内部コイルパターンのうちセラミック本体の下面と最も近い内部コイルパターンを基準にｎ番目の内部コイルパターン（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部コイルパターンは同一形状を有し、上記ｎ番目の内部コイルパターンとｎ−１番目の内部コイルパターンは連結端子によって接続されることができる。
【００１６】
また、上記連結端子は、少なくとも２つのビア電極で構成されることができる。
【００１７】
本発明の第２技術的な側面によるチップ型コイル部品は、複数の磁性体層が積層されて形成されるセラミック本体と、上記セラミック本体内に形成され、容量を形成するように上記複数の磁性体層を介して対向配置される複数の内部電極からなる活性層と、上記活性層内の最上部の内部電極より上部に形成される第１カバー層と、上記活性層内の最下部の内部電極より下部に形成され、上記第１カバー層の厚さより大きい厚さを有する第２カバー層と、上記セラミック本体の長さ方向の両側面、上記セラミック本体の下面及び上面に形成される外部電極と、を含み、上記セラミック本体の下面に形成される外部電極の長さ方向の長さは上記セラミック本体の上面に形成される外部電極の長さ方向の長さより長い。
【００１８】
また、上記第１カバー層の厚さと上記第２カバー層の厚さの比は１：３であることを特徴とする。
【００１９】
また、上記セラミック本体の長さ方向において、上記セラミック本体の上面に形成される外部電極の長さはそれぞれ５０μｍであり、上記セラミック本体の下面に形成される外部電極の長さはそれぞれ１５０μｍであることができる。
【００２０】
また、上記複数の内部電極は、上記複数の磁性体層にＮ個（４≦Ｎ）形成され、上記Ｎ個の内部電極のうちセラミック本体の下面と最も近い内部電極を基準にｎ番目の内部電極（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部電極は同一形状を有し、上記ｎ番目の内部電極とｎ−１番目の内部電極は連結端子によって接続されることができる。
【００２１】
また、上記連結端子は、少なくとも２つのビア電極で構成されることができる。
【００２２】
本発明の第３技術的な側面によるチップ型コイル部品の実装基板は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置されるチップ型コイル部品と、を含み、上記チップ型コイル部品は、複数の磁性体層が積層されて形成されるセラミック本体、上記セラミック本体内に形成され、容量を形成するように上記複数の磁性体層を介して対向配置される複数の内部電極からなる活性層、上記活性層内の最上部の内部電極より上部に形成される第１カバー層、上記活性層内の最下部の内部電極より下部に形成されて上記第１カバー層の厚さより大きい厚さを有する第２カバー層、及び上記セラミック本体の長さ方向の両側面、上記セラミック本体の上面及び下面に形成されて上記内部電極と接続される外部電極を含むことができる。
【００２３】
また、上記セラミック本体の上面に形成される外部電極の長さは、上記セラミック本体の下面に形成される外部電極の長さより短い。
【００２４】
また、上記複数の内部電極は、上記複数の磁性体層にＮ個（４≦Ｎ）形成され、上記Ｎ個の内部電極のうちセラミック本体の下面と最も近い内部電極を基準にｎ番目の内部電極（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部電極は同一形状を有し、上記ｎ番目の内部電極とｎ−１番目の内部電極は連結端子によって接続されることができる。
【００２５】
また、上記連結端子は、少なくとも２つのビア電極で構成されることができる。
【発明の効果】
【００２６】
本発明によるチップ型コイル部品及びその実装基板は、渦電流によるインダクタンス（Ｌ）及びＱ特性の低下を防止することができる。また、セラミック本体の下面に形成される外部電極の長さをセラミック本体の上面に形成される外部電極の長さより長く形成することにより、固着強度を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるチップ型コイル部品の斜視図である。
【図２】図１に示されたチップ型コイル部品をＡ−Ａ’方向に切断して示した断面図である。
【図３】図１に示されたチップ型コイル部品におけるマーキングパターンが現れるように示した斜視図である。
【図４】図３に示されたチップ型コイル部品の内部を示した斜視図である。
【図５】図１に示されたチップ型コイル部品における内部コイルが現れるように示した斜視図である。
【図６】本発明の一実施形態によるチップ型コイル部品のＱ特性を示した比較グラフである。
【図７ａ】本発明の一実施形態によるチップ型コイル部品のセラミック本体上面を示した写真である。
【図７ｂ】本発明の一実施形態によるチップ型コイル部品のセラミック本体下面を示した写真である。
【図８】本発明の一実施形態によるチップ型コイル部品を分解した分解斜視図である。
【図９】本発明の他の実施形態によるチップ型コイル部品が印刷回路基板に実装される形状を示した斜視図である。
【図１０】図９に示されたチップ型コイル部品が実装された形状における印刷回路基板の断面を示した図面である。
【発明を実施するための形態】
【００２８】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２９】
チップ型コイル部品１００
【００３０】
以下では、本発明の一実施形態によるチップ型コイル部品１００を説明するにあたり、特に、積層型インダクタ（ｉｎｄｕｃｔｏｒ）を例に挙げて説明するが、本発明はこれに制限されない。
【００３１】
図１は本発明の一実施形態によるチップ型コイル部品１００の斜視図である。
【００３２】
図１を参照すると、本発明によるチップ型コイル部品１００は、セラミック本体１０と、内部コイル部２０と、を含むことができる。また、本発明の一実施形態によるチップ型コイル部品１００は、セラミック本体１０の長さ方向の両側面、上記セラミック本体１０の上面及び下面に形成される外部電極４０をさらに含むことができる。
【００３３】
上記セラミック本体１０は、複数の磁性体層３０が積層されて形成されることができる。上記セラミック本体１０は、実装面として提供される下面、これに対応する上面、長さ方向の両側面、及び幅方向の両端面を備えることができる。
【００３４】
上記セラミック本体１０の形状は、特に制限されないが、例えば、六面体状を有することができる。また、本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１に示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、「厚さ方向」は、磁性体層３０を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００３５】
上記複数の磁性体層３０は、焼結された状態で、隣接する磁性体層との境界が走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。
【００３６】
上記複数の磁性体層３０のそれぞれは、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、Ｍｎ−Ｍｇ系フェライト、Ｂａ系フェライト、Ｌｉ系フェライトなどの公知のフェライトを含むことができる。
【００３７】
図２は図１に示されたチップ型コイル部品１００をＡ−Ａ’方向に切断して示した断面図である。
【００３８】
図１及び図２を参照すると、上記内部コイル部２０は、複数の磁性体層３０上に形成される内部コイルパターンが電気的に接続されて上記セラミック本体１０の内部に形成されることができる。
【００３９】
このとき、上記複数の磁性体層３０上に形成される内部コイルパターンがビア電極（図示せず）によって電気的に接続されて内部コイル部２０を形成することができ、上記ビア電極は上下の磁性体層３０を連結するためにパンチングで形成されることができる。
【００４０】
上記内部コイルパターンは、導電性金属を含む導電性ペーストを印刷することで形成されることができる。上記導電性金属は、電気伝導度に優れた金属であれば、特に制限されないが、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）などの単独または混合状態であることができる。
【００４１】
上記セラミック本体１０は、容量形成部の活性層Ａ、上記セラミック本体の厚さ方向における上記活性層Ａの上面に形成される第１カバー層Ｃ１、及び上記セラミック本体の厚さ方向における上記活性層Ａの下面に形成される第２カバー層Ｃ２を含むことができる。
【００４２】
上記第１及び第２カバー層Ｃ１、Ｃ２は、上記活性層Ａと同一に複数の磁性体層３０が焼結されて形成されることができる。また、第１及び第２カバー層Ｃ１、Ｃ２を含む複数の磁性体層は、焼結された状態で、隣接する磁性体層との境界は上記活性層Ａと同一に走査電子顕微鏡を利用せずには確認できないほど一体化されていることができる。
【００４３】
本発明の一実施形態によるチップ型コイル部品１００では、上記第１カバー層Ｃ１が第２カバー層Ｃ２の厚さより小さい厚さを有することができる。
【００４４】
このとき、上記第１カバー層Ｃ１の厚さと第２カバー層Ｃ２の厚さの比は１：３であることを特徴とする。
【００４５】
これにより、上記内部コイル部２０は、セラミック本体１０の厚さ方向を基準に上面に近く形成されることができる。
【００４６】
その結果、本発明によるチップ型コイル部品１００は、渦電流（Ｅｄｄｙ  ｃｕｒｒｅｎｔ）によるインダクタンス（Ｌ）及び品質係数（Ｑ）の特性が低下することを防止することができる。
【００４７】
より詳細に説明すると、本発明によるチップ型コイル部品１００は、図９に示されているように、印刷回路基板２１０上に実装されることができる。
【００４８】
このとき、従来技術によるチップ型コイル部品では、内部コイル部と印刷回路基板との間に渦電流が発生する可能性がある。これは、従来技術によるチップ型コイル部品から発生する漏れ電流に対する反発であり、印刷回路基板自体から生じる現象として一種の慣性の法則とみなすことができる。
【００４９】
即ち、自ら現状を維持するために現れる抵抗に該当することができる。しかし、このような影響は、磁束の流れを妨害してチップ型コイル部品のインダクタンス（Ｌ）及びＱ特性を低下させるおそれがある。また、内部コイル部と印刷回路基板との距離が近いほど大きく発生する可能性がある。
【００５０】
これに対し、本発明によるチップ型コイル部品１００では、図１、図２及び図９を参照すると、上記渦電流の影響を最小限にするために上記第２カバー層Ｃ２の厚さを上記第１カバー層Ｃ１の厚さより大きくすることができる。即ち、内部コイル部２０は、セラミック本体１０の厚さ方向を基準にセラミック本体１０の上面に近く形成されることができる。
【００５１】
これにより、本発明によるチップ型コイル部品１００のインダクタンス（Ｌ）及びＱ特性の低下を防止することができる。
【００５２】
図３は図１に示されたチップ型コイル部品におけるマーキングパターンが現れるように示した斜視図であり、図４は図３に示されたチップ型コイル部品の内部を示した斜視図である。
【００５３】
図２から図４を参照すると、上記内部コイル部２０は、磁性体層３０上において外部に露出する第１及び第２引出部２１、２２を含むことができ、上記外部電極４０と電気的に接続されることができる。
【００５４】
上記外部電極４０は、内部コイル部２０と同一材質の導電性物質で形成されることができるが、これに制限されない。例えば、上記外部電極４０は、銅（Ｃｕ）、銀（Ａｇ）及びニッケル（Ｎｉ）などで形成されることができる。
【００５５】
上記外部電極４０は、金属粉末にガラスフリットを添加して形成された導電性ペーストを塗布してから焼成することで形成されることができる。また、上記セラミック本体１０は、複数の磁性体層３０を積層してから焼成することで形成される。このようなセラミック本体１０の形状、寸法及び磁性体層３０の積層数は本実施形態に示されたものに限定されない。
【００５６】
このとき、上記セラミック本体１０の上面に形成される外部電極の長さｄ１は、セラミック本体１０の下面に形成される外部電極の長さｄ２より短い。
【００５７】
一実施例として、上記セラミック本体１０の長さ方向において、上記セラミック本体１０の上面に形成される外部電極の長さｄ１は５０μｍであり、上記セラミック本体１０の下面に形成される外部電極の長さｄ２は１５０μｍであることができる
【００５８】
一方、電子製品の小型化に伴い、電子部品を高集積化する場合、チップ型コイル部品１００のセラミック本体１０の上面に形成された外部電極と電子部品セットをカバーする金属缶が接触して、ショートが発生したり、電子製品が誤作動を起こすという問題点が発生する可能性がある。
【００５９】
これに対し、本発明によるチップ型コイル部品１００の場合、セラミック本体１０の上面に形成される外部電極の長さｄ１をセラミック本体１０の下面に形成される外部電極の長さｄ２より短く形成することにより、金属缶が接触する際のショート発生または電子製品の誤作動などの問題を最小限に抑えることができる。
【００６０】
また、セラミック本体１０の上面に存在する外部電極４０を最小限にすることにより、空間確保などの問題を解消することができ、製品の有効面積を増加させることができる。
【００６１】
また、上記セラミック本体１０の上面に形成される外部電極４０の長さｄ１が小さいほど磁束ロス（Ｌｏｓｓ）が減少し、Ｑ特性が向上することができる。
【００６２】
一方、上記セラミック本体１０の下面に形成される外部電極４０の長さｄ２は、固着強度を維持するためにｄ１より大きく設計されることができる。即ち、上記セラミック本体１０の下面に形成される外部電極４０の長さｄ２を上記セラミック本体１０の上面に形成される外部電極４０の長さｄ１より長く形成することにより、本発明の一実施形態によるチップ型コイル部品を印刷回路基板に実装しても倒れないため信頼性に優れ、倒れによるショート不良を防止することができる。
【００６３】
本発明の一実施形態によるチップ型コイル部品１００では、外部電極４０と電気的に接続される第１及び第２引出部２１、２２が露出する面を識別するために、上記セラミック本体１０の一面にマーキングパターン５０を形成することができる。
【００６４】
例えば、図３及び図４を参照すると、上記マーキングパターンは、セラミック本体１０の上面に形成されることができる。
【００６５】
図５は図１に示されたチップ型コイル部品１００における内部コイル部２０が現れるように示した斜視図である。
【００６６】
図５を参照すると、本発明によるチップ型コイル部品１００の内部コイル部２０は、セラミック本体１０の厚さ方向を基準にセラミック本体１０の上面に近く形成されることができる。これにより、上述のように、インダクタンス（Ｌ）及びＱ特性の低下を防止することができる。
【００６７】
また、内部コイル部２０は、第１及び第２引出部２１、２２によって外部電極４０と電気的に接続されることができる。このとき、上記内部コイル部２０の積層形態は、内部コイルパターンが磁性体層間に積層されて一つのビア電極によって接続されるシングル（ｓｉｎｇｌｅ）構造であることができる。
【００６８】
内部コイル部２０の積層形態については、図８を参照して後述する。
【００６９】
図６は本発明の一実施形態によるチップ型コイル部品１００のＱ特性を示した比較グラフである。
【００７０】
図６を参照すると、本発明の一実施形態によるチップ型コイル部品１００のＱ特性６２０が従来技術によるチップ型コイル部品のＱ特性６１０に比べて高いことが分かる。
【００７１】
本発明によるチップ型コイル部品１００は、第１カバー層Ｃ１の厚さが第２カバー層Ｃ２の厚さより小さい構造を有するように形成されることができる。これは、内部コイル部２０がセラミック本体１０の厚さ方向を基準にセラミック本体１０の上面に近く形成されることができることを意味する。これにより、渦電流の影響が最小限になるため、従来技術によるチップ型コイル部品に比べてＱ特性が向上することができる。
【００７２】
図７ａは本発明の一実施形態によるチップ型コイル部品１００のセラミック本体１０の上面を示した写真であり、図７ｂは本発明の一実施形態によるチップ型コイル部品１００のセラミック本体１０の下面を示した写真である。
【００７３】
図７ａ及び図７ｂを参照すると、本発明の一実施形態によるチップ型コイル部品１００は、セラミック本体１０の上面に形成される外部電極４１の長さがセラミック本体１０の下面に形成される外部電極４２の長さより短い。
【００７４】
また、上記セラミック本体１０の上面にはマーキングパターン５０が形成されることができる。
【００７５】
ただし、上記外部電極４１、４２及びマーキングパターン５０に関する詳細は上述の通りであるため省略する。
【００７６】
図８は本発明の一実施形態によるチップ型コイル部品１００を分解した分解斜視図である。
【００７７】
本発明の一実施例によるチップ型コイル部品１００は、複数の内部コイルパターンが図５のようにシングル構造、または図８のように平行（ｐａｒａｌｌｅｌ）を有することができる。
【００７８】
図８を参照すると、複数の内部コイルパターン２０は、複数の磁性体層３０にＮ個形成されることができる。このとき、Ｎは４より大きいか同一の自然数であることができる。
【００７９】
図８には一実施例としてＮが８であることが示されているが、これに制限されない。
【００８０】
上記８個の内部コイルパターンのうちセラミック本体１０の下面と最も近い内部コイルパターンを基準にｎ番目の内部コイルパターン及びｎ−１番目の内部コイルパターンは同一形状を有することができる。このとき、ｎは２の倍数であり、Ｎより小さいか同一であることができる。
【００８１】
即ち、上記８個の内部コイルパターンのうちセラミック本体１０の下面と最も近い内部コイルパターン及び真上にある内部コイルパターンは同一形状を有することが分かる。したがって、第２引出部２２は平行構造を有することができる。
【００８２】
同様に、セラミック本体１０の上面と最も近い内部コイルパターン及び真下にある内部コイルパターンの形状も同一で、第１引出部２１も平行構造を有することができる。
【００８３】
一方、上記ｎ番目の内部コイルパターン及びｎ−１番目の内部コイルパターンは複数個のビア電極で構成される連結端子によって接続されることができる。即ち、内部コイルパターンの形状が互いに同一の場合、複数個のビア電極で構成される連結端子によって接続されることができる。
【００８４】
一実施例として、上記連結端子は、少なくとも２つのビア電極で構成されることができる。
【００８５】
即ち、少なくとも２つのビア電極を有する構造を適用することにより、層間のビア電極の連結が弱くなって、ビア連結部の抵抗増加によるＱ特性の低下を防止することができる。また、同一の磁性体層において内部コイルパターンが少なくとも２つのビア電極のうち一つのビア電極だけで連結されていても、オープン（ｏｐｅｎ）不良の発生及びインダクタンスの低下を防止することができる。
【００８６】
チップ型コイル部品１００の実装基板２００
【００８７】
図９は本発明の他の実施形態によるチップ型コイル部品１００が印刷回路基板に実装される形状を示した斜視図であり、図１０は図９に示されたチップ型コイル部品１００が実装された形状における印刷回路基板の断面を示した図面である。
【００８８】
図９及び図１０を参照すると、本発明の一実施形態によるチップ型コイル部品１００の実装基板２００は、チップ型コイル部品１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔されるように形成される第１及び第２電極パッド２２０、２３０と、を含む。
【００８９】
このとき、チップ型コイル部品１００の外部電極４０がそれぞれ第１及び第２電極パッド２２０、２３０上に接触するように位置した状態で、はんだ２４０、２５０によって印刷回路基板２１０と電気的に連結されることができる。
【００９０】
上記印刷回路基板２１０に実装されるチップ型コイル部品１００は、複数の磁性体層３０が積層されて形成されるセラミック本体１０、上記セラミック本体１０内に形成され、容量を形成するように上記複数の磁性体層を介して対向配置される複数の内部電極からなる活性層Ａ、上記活性層Ａ内の最上部の内部電極より上部に形成される第１カバー層Ｃ１、上記活性層Ａ内の最下部の内部電極より下部に形成されて上記第１カバー層Ｃ１の厚さより大きい厚さを有する第２カバー層Ｃ２、及び上記セラミック本体１０の長さ方向の両側面、上記セラミック本体１０の上面及び下面に形成されて上記内部電極と接続される外部電極４０を含むことができる。
【００９１】
このとき、上記第１カバー層Ｃ１の厚さより第２カバー層Ｃ２の厚さを大きく形成することにより、渦電流によるチップ型コイル部品１００のインダクタンス（Ｌ）及びＱ特性の低下を防止することができる。
【００９２】
また、上記セラミック本体１０の上面に形成される外部電極４０の長さは上記セラミック本体１０の下面に形成される長さより短い。即ち、セラミック本体１０の下面に形成される外部電極の長さを長く形成することにより、固着強度を向上させることができ、印刷回路基板２１０への実装時の倒れ現象を最小限にすることができる。
【００９３】
なお、上記複数の内部電極は、上記複数の磁性体層３０にＮ個（４≦Ｎ）形成され、上記Ｎ個の内部電極のうちセラミック本体１０の下面と最も近い内部電極を基準にｎ番目の内部電極（ｎ≦Ｎ、ｎは２の倍数）及びｎ−１番目の内部電極は同一形状を有することができ、上記ｎ番目の内部電極とｎ−１番目内部電極は連結端子によって接続されることができる。このとき、上記連結端子は、少なくとも２つのビア電極で構成されることができる。
【００９４】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００９５】
１０  セラミック本体
２０  内部コイル部
３０  磁性体層
４０  外部電極
５０  マーキングパターン
１００  チップ型コイル部品
２００  実装基板
２１０  印刷回路基板
２２０、２３０  第１及び第２電極パッド
２４０、２５０  はんだ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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