(57)【要約】【課題】  メイン制御基板とサブ制御基板との間に不正基板を接続して不正コマンドを送り込む不正行為が行われた場合でも、不正に出玉が払い出される事態を阻止して、遊技場の損害の発生を回避する。【解決手段】  メイン制御基板１１は、所定の制御コマンドを出力するメインＣＰＵ１１１と、制御コマンドをサブ制御基板２１へ送る出力回路１１２とを備え、出力回路１１２における出力端子ｔ２２側の出力インピーダンスは、メイン制御基板１１とサブ制御基板２１との間に接続された信号ケーブル３０に不正目的の基板が接続され、不正目的の基板から信号ケーブル３０に電圧が印加されたときに、出力回路１１２の出力端子ｔ２２における電圧の極性が変化しない値である。【選択図】    図４
2015058047.tif 000002
【特許請求の範囲】
【請求項１】
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、
前記メイン制御基板は、
所定の制御コマンドを出力するメインＣＰＵと、
前記制御コマンドを前記サブ制御基板へ送る出力回路とを備え、
前記出力回路から出力された前記制御コマンドを前記サブ制御基板へ送るための信号ケーブルが、前記メイン制御基板と前記サブ制御基板との間に接続され、
前記出力回路は、前記メインＣＰＵから出力された前記制御コマンドを入力する入力端子と、前記信号ケーブルに接続されるとともに前記制御コマンドを出力する出力端子とを有し、
前記出力回路における前記出力端子側の出力インピーダンスは、
前記信号ケーブルに不正目的の基板が接続され、前記不正目的の基板から前記信号ケーブルに電圧が印加されたときに、前記出力回路の前記出力端子における電圧の極性が変化しない値である
ことを特徴とする遊技機。
【請求項２】
前記信号ケーブルに接続された不正目的の基板が所定の動作を実行したことにより前記メイン制御基板に実装されている回路で電気的変化が生じたことを検出する変化検出部を、前記メイン制御基板に備えた
ことを特徴とする請求項１記載の遊技機。
【請求項３】
前記変化検出部として、ヒューズを備え、
前記信号ケーブルに接続された前記不正目的の基板が所定の動作を実行したことにより、前記メイン制御基板に実装されている前記出力回路に所定値以上の電流が流れて、前記ヒューズが溶断することにより、前記不正目的の基板を検出する
ことを特徴とする請求項２記載の遊技機。
【請求項４】
前記変化検出部として、電圧検出回路を備え、
この電圧検出回路は、前記信号ケーブルに接続された前記不正目的の基板が所定の動作を実行したことにより、前記メイン制御基板に実装されている前記出力回路に接続された配線上の電圧が変動したことを検出することにより、前記不正目的の基板を検出する
ことを特徴とする請求項２記載の遊技機。
【請求項５】
前記電圧検出回路は、前記配線上の電圧が変動したことを検出すると、前記メインＣＰＵをリセットするためのリセット信号を出力し、
前記メインＣＰＵは、前記リセット信号を入力すると、実行中の遊技を停止させる
ことを特徴とする請求項４記載の遊技機。
【請求項６】
前記メイン制御基板は、
前記メインＣＰＵに電源電圧を供給する第一の電源部と、
前記出力回路に電圧を供給する第二の電源部とを有した
ことを特徴とする請求項１〜５のいずれかに記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に関し、特に、それらメイン制御基板とサブ制御基板とを接続する信号ケーブル等に不正目的の基板が取り付けられた場合でも、遊技場が損害を蒙る事態を回避可能とする遊技機に関する。
【背景技術】
【０００２】
スロットマシンやパチンコ機などの遊技機は、ゲームの進行を制御するメイン制御基板と、液晶表示器、ＬＥＤ等の装飾ランプ、及びスピーカなどの演出手段を制御することにより、ゲームの進行に沿った遊技演出の制御を行うサブ制御基板と、を備えている。
これらの基板間におけるデータの送受は、メイン制御基板からサブ制御基板への単方向データ通信であり、メイン制御基板がゲームの進行を管理しながらサブ制御基板に制御信号を送信し、この制御信号を受信したサブ制御基板がこの制御信号に従って演出手段を制御することにより、ゲームの進行に同期した遊技演出が行われるようになっている。
【０００３】
ところで、近年、サブ制御基板が行う遊技演出は、単なる演出に止まらず、遊技の結果を左右する出玉率に影響を及ぼす演出もある。
例えば、サブ制御基板がメイン制御基板から入力される制御信号に基づいて遊技者に所定の操作を促すナビゲーション演出を行うことで、遊技機の出玉率を左右するように構成された遊技機がある（例えば、ＡＲＴ遊技状態における停止ボタンの押し順をナビゲーションするスロットマシンなど）。
【０００４】
このようなナビゲーション演出を行うか否かは、メイン制御基板から入力される制御信号に基づいて決定されることから、例えば、メイン制御基板とサブ制御基板との間の接続ケーブルやコネクタに不正な発振装置などを取り付け、この装置から本来特定のタイミングで出力されるはずのナビゲーション演出に係る制御信号（例えば、ＡＴコマンド）をサブ制御基板に対して出力することにより、ナビゲーション演出を強制的に行わせる不正行為が増加している。
【０００５】
そこで、このような不正行為が発生したこと、すなわち、メイン制御基板とサブ制御基板との間のケーブルやコネクタに不正な装置が取り付けられたことを発見可能とする技術が提案されている。
例えば、メイン制御基板で生成されるコマンドの生成パターンを既定しておき、コマンドを受信したサブ制御基板が、この受信したコマンドに対して既定の生成パターンに従って生成されたものか否かを判断し、既定の生成パターンに従って生成されていないと判断したときに、不正行為が発生したものと判定する遊技機が提案されている（例えば、特許文献１参照。）。
具体的には、コマンドを所定数のビット（例えば、８ビット）で構成し、先行コマンドの最上位ビットを１とし、後続コマンドの最上位ビットを０とする。また、各コマンドにおける最上位ビット以外のビット（８ビットのうち下位７ビット）では、１ビットのみに１をセットし、他のビットは、０とする。そして、メイン制御基板が生成するコマンドごとに、下位ビット（例えば、下位７ビット）のうち１をセットするビットを変化させるようにし、この変移パターンを既定の生成パターンとして、メイン制御基板とサブ制御基板で共有する。
これにより、サブ制御基板では、受信したコマンドに１がセットされているビットを特定し、このセットが変移パターンにしたがっていないときに、不正行為が発生したものと判定することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１８４０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載の技術（以下、文献技術という）においては、次のような問題があった。
例えば、文献技術では、コマンドを構成する８ビットのうち１がセットされるビットをコマンドごとに変化させることで、コマンドを複雑にし、その解析を困難にして、不正コマンドの生成を阻止することとしていた。
ところが、その１がセットされるビットの変移パターンは、既定の変移を一定周期で繰り返すものであるため、このパターンが解析されてしまうと、この変移パターンに合わせて不正コマンドを生成し、この不正コマンドを所望のタイミングでサブ制御基板に送り込むことができるようになり、不正にサブ制御基板を動作させることが可能となってしまう。
そして、このように変移パターンが解析されてしまうと、その後は、不正行為を防止することができず、不正コマンドがサブ制御基板のＣＰＵに到達することで、不正に出玉が払い出されて、遊技場が損害を蒙る事態が生じる結果となってしまう。
このように、文献技術では、不正コマンドをサブ制御基板に送り込む不正基板に十分に対応できないという問題があった。
【０００８】
また、文献技術では、１がセットされるコマンドのビットの変移パターンをメイン制御基板とサブ制御基板の両方で共有し、その変移パターンにもとづいてメイン制御基板がコマンドを生成し、サブ制御基板が受信したコマンドの正否を判断していた。
こうした処理を実現するためには、メイン制御基板においてコマンドを生成するためのプログラムと、サブ制御基板において受信したコマンドの正否を判断するためのプログラムとを新たに開発し、これらをメイン制御基板のＲＯＭとサブ制御基板のＲＯＭのそれぞれに記憶させる必要があることから、同技術では、こうしたプログラムの開発に相当の労力を要することとなっていた。
【０００９】
さらに、文献技術では、正規の制御コマンドを消去する不正行為に対応できないという問題があった。
メイン制御基板とサブ制御基板との間のケーブルやコネクタに不正な装置を取り付ける不正行為では、前述したように、その不正な装置がサブ制御基板に対して不正コマンドを出力するという動作を行うものが存在するが、これ以外にも、例えば、メイン制御基板から出力された正規のコマンドを消去するという動作を行うことにより、遊技者にとって有利な遊技状態（例えば、ＡＲＴ遊技状態など）の終了を回避して、その有利な遊技状態を不正に継続させ、不正に出玉を払い出させるものがある。
【００１０】
このような不正行為に対しては、文献技術では対応できないという問題があった。その理由は、次の通りである。正規のコマンドは、複数のパルスで構成されており、ハイレベルの電位とローレベルの電位との電位差を利用して信号を送るものである。
前述した不正行為では、ケーブルをグラウンド（ＧＮＤ）にショートさせ、コマンドのハイレベルをローレベルに落とすことで、コマンドを消去する。
一方、文献技術は、コマンドを構成する８ビットのうち１がセットされるビットをコマンドごとに変化させて、コマンドの構成を複雑にすることにより、そのコマンドの解析を困難にさせている。
ところが、このように正規のコマンドの構成を複雑にしたとしても、コマンドを消去する不正基板がケーブルに接続された場合には、ケーブルがグラウンド（ＧＮＤ）にショートされることで、その複雑化した正規のコマンドも消去されてしまう。
そうすると、遊技者に有利な遊技状態が終了したことがサブ制御基板で認識されず、その有利な遊技状態が不正に継続することとなって、不正に出玉が払い出される事態が生じる結果となっていた。
このように、文献技術では、コマンドを消去する不正基板に対応できないという問題があった。
【００１１】
本発明は、上記の事情等にかんがみてなされたものであり、メイン制御基板とサブ制御基板とを接続するケーブル等に不正目的の基板が接続されたことにより遊技場が損害を蒙る事態を回避又は抑制可能とするとともに、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現でき、かつ、メイン制御基板から出力されたコマンドを消去する不正基板がケーブルに接続された場合でも、この接続された不正基板を検出可能とする遊技機の提供を目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するため、本発明の遊技機は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、メイン制御基板は、所定の制御コマンドを出力するメインＣＰＵと、制御コマンドをサブ制御基板へ送る出力回路とを備え、出力回路から出力された制御コマンドをサブ制御基板へ送るための信号ケーブルが、メイン制御基板とサブ制御基板との間に接続され、出力回路は、メインＣＰＵから出力された制御コマンドを入力する入力端子と、信号ケーブルに接続されるとともに制御コマンドを出力する出力端子とを有し、出力回路における出力端子側の出力インピーダンスは、信号ケーブルに不正目的の基板が接続され、不正目的の基板から信号ケーブルに電圧が印加されたときに、出力回路の出力端子における電圧の極性が変化しない値とする構成としてある。
【発明の効果】
【００１３】
本発明の遊技機によれば、不正基板がケーブルに接続されても遊技場が損害を蒙る事態を回避又は抑制できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態におけるスロットマシンの構成を示す正面図である。
【図２】本発明の実施形態におけるスロットマシンの内部構成を示す斜視図である。
【図３】本発明の第一実施形態におけるメイン制御部及びサブ制御部の構成を示すブロック図である。
【図４】本発明の第一実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。
【図５】本発明の第二実施形態におけるメイン制御部及びサブ制御部の構成を示すブロック図である。
【図６】本発明の第二実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。
【図７】図６に示す回路において、メイン制御部とサブ制御部との間を接続する信号ケーブルに不正基板が接続され、信号ケーブルがグラウンド（ＧＮＤ）にショートされたときのメイン制御部の動作を示す回路図である。
【図８】図６に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧ＶＣＣが印加されたときのメイン制御部の動作を示す回路図である。
【図９】本発明の第三実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。
【図１０】図９に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルがグラウンド（ＧＮＤ）にショートされたときのメイン制御部の動作を示す回路図である。
【図１１】図９に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧ＶＣＣが印加されたときのメイン制御部の動作を示す回路図である。
【図１２】本発明の第四実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。
【図１３】本発明の第四実施形態におけるメイン制御部及びサブ制御部の他の構成を示す回路図である。
【図１４】図１３に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルがグラウンド（ＧＮＤ）にショートされたときのメイン制御部の動作を示す回路図である。
【図１５】図１３に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧ＶＣＣが印加されたときのメイン制御部の動作を示す回路図である。
【図１６】第二実施形態の構成と第四実施形態の構成とを組み合わせたメイン制御部の構成を示す回路図である。
【図１７】第三実施形態の構成と第四実施形態の構成とを組み合わせたメイン制御部の構成を示す回路図である。
【図１８】第二実施形態の構成に安定化電源回路を取り入れたメイン制御部の構成を示す回路図である。
【図１９】第三実施形態の構成に安定化電源回路を取り入れたメイン制御部の構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る遊技機の好ましい実施形態について、各図を参照して説明する。
【００１６】
［遊技機］
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板と、を備える遊技機には、スロットマシン、パチンコ機、玉スロなど様々な種類があるが、本実施形態では、本発明をスロットマシンに適用した場合について説明する。
【００１７】
本実施形態のスロットマシンは、複数のリールを回転させることによって遊技媒体であるメダルを獲得できる回胴式遊技機として構成されている。
具体的には、図１、図２に示すように、メダル投入口２から実際に投入されるメダルの数（例えば、３枚）、又は内部的に記憶されたクレジットメダルからベットボタン２ａの操作によって信号形式で投入されるメダルの数（例えば、３枚）に応じてゲーム開始可能な状態となり、この状態でスタートレバー３が操作（始動操作）されると、複数のリール４（４ａ〜４ｃ）が回転を開始するとともに、それぞれのリール４ａ〜４ｃに対応する停止ボタン５（５ａ〜５ｃ）が押圧操作されると、スタートレバー３の操作タイミングで行われる抽選処理の抽選結果に応じた図柄の組合せで停止するように各リール４ａ〜４ｃが停止制御され、停止した図柄の組合せに基づいて入賞の有無が判定され、判定結果に応じてメダル払出装置７からメダルが払い出されるという、通常のスロットマシン遊技を実現可能な構成を備えている。
【００１８】
このようなスロットマシン遊技を実現可能なスロットマシン１においては、遊技の進行を制御するメイン制御部１０が、当該スロットマシン１を構成する各装置を収納する筐体１ｂの内側面などに取り付けられている。
また、このスロットマシン１においては、遊技の進行に伴って所定の演出を制御するサブ制御部２０が、スロットマシン１の筐体１ｂの内側面、又は、当該スロットマシン１の正面側を構成する前扉１ａの背面上部などに取り付けられている。
【００１９】
サブ制御部２０は、所定の演出、例えば大当りに入賞したときに、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ８から所定の効果音を出力させたりするなどしてその入賞を祝福するといった演出を実行する。
また、サブ制御部２０は、現在では、いわゆるアシストタイム（ＡＴ）と呼ばれる、停止ボタン５の押し順報知に関する制御を行っている。このＡＴ中の押し順報知は、出玉に影響を与えることから、この押し順報知を制御するサブ制御部２０は、不正行為の対象となりやすい。
【００２０】
そこで、本実施形態のスロットマシン１においては、図３、図４に示すように、メイン制御部１０のメイン制御基板１１に、所定の制御コマンドを出力するメインＣＰＵ１１１と、この制御コマンドを中継してサブ制御基板２１へ送る出力回路１１２とを備え、この出力回路１１２の出力インピーダンスを低インピーダンスとした。
【００２１】
このような構成とすることにより、メイン制御基板１１とサブ制御基板２１との間を接続する信号ケーブル３０やこの信号ケーブル３０の端部に接続されたコネクタに不正基板が取り付けられた場合でも、この不正基板からサブ制御基板２１に対して不正コマンドを送り込むことができなくなる。
これにより、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できるようになっている。
以下、本実施形態のメイン制御部１０及びサブ制御部２０の構成及び動作の詳細について、図３〜図１９を参照しつつ説明する。
【００２２】
［メイン制御部及びサブ制御部の第一実施形態］
本実施形態は、図３、図４に示すように、メイン制御部１０のメイン制御基板１１が、所定の制御コマンドを出力するメインＣＰＵ１１１と、このメインＣＰＵ１１１から出力された制御コマンドを中継してサブ制御部２０へ送信する出力回路１１２とを備え、これらのうち、出力回路１１２が、出力インピーダンスの低いインバータ回路１１３を用いて構成することにより、信号ケーブル３０等に接続された不正基板による不正コマンドの送り込みを不能としている。
この構成の詳細について、以下、順に説明する。
【００２３】
メイン制御部１０は、遊技の進行を制御するメイン制御基板１１が、例えば合成樹脂などで形成されたメイン基板ケース１２に収納された状態で、スロットマシン１の筐体１ｂの内側面などに取り付けられている（図２参照）。
メイン制御基板１１は、中央演算処理装置であるメインＣＰＵ１１１、ＲＯＭ及びＲＡＭなどの記憶手段、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
【００２４】
メインＣＰＵ１１１は、記憶手段に記憶されたプログラムを実行して、遊技の進行に関する処理を実行するとともに、メイン制御基板１１に搭載された制御回路の各部あるいはスロットマシン１の前扉１ａ又は筐体１ｂに配設された各種装置を直接的又は間接的に制御してスロットマシン遊技を実現する。
記憶手段であるＲＯＭは、メインＣＰＵ１１１が実行するプログラムや各種テーブル等の固定的なデータを記憶する。記憶手段であるＲＡＭは、メインＣＰＵ１１１がプログラムを実行する際のワーク領域等として使用される。
【００２５】
また、メインＣＰＵ１１１には、所定の制御信号を入出力するための複数の端子ｔ（例えば、図４に示す端子ｔ１１、ｔ１２等）が接続されており、メイン制御基板１１に搭載された制御回路の各部やサブ制御基板２１に対して所定の制御信号をその端子ｔを通して出力可能となっている。
メインＣＰＵ１１１から出力される制御信号には、制御コマンドが含まれる。制御コマンドとは、メインＣＰＵ１１１がサブＣＰＵ２１１に対して、遊技に関する所定の状態を伝えるための制御信号をいう。この制御コマンドにより伝えられる状態には、例えば、内部抽選の結果（所定の遊技状態の当選など）、大当たりの入賞、所定の遊技状態の終了などがある。
この制御コマンドは、メインＣＰＵ１１１の信号出力端子ｔ１１から出力されて、サブＣＰＵ２１１へ送られる。
【００２６】
さらに、メインＣＰＵ１１１は、メイン制御基板１１又は電源基板（図示せず）に実装された電源部１１４ａから、電源電圧ＶＣＣの供給を受けている。
電源部１１４ａは、スロットマシン１の筐体１ｂの内部に配置された電源装置６（図２参照）から電圧の供給を受け、この電圧を所定の電圧に変換（例えば、ＤＣ１２ＶからＤＣ５Ｖに変換）するレギュレータを備えることができる。
【００２７】
メイン制御基板１１には、メインＣＰＵ１１１等の他に、このメインＣＰＵ１１１から出力された制御コマンドを中継してサブ制御基板２１へ送信するための出力回路１１２を備えている。
【００２８】
出力回路１１２は、例えば、図４に示すように、制御コマンドを出力する側の出力インピーダンスが十分低い回路としてインバータ回路１１３を用いることができる。
インバータ回路１１３は、入力した信号の極性を反転して出力する論理反転回路であって、論理否定（ＮＯＴ）を実装している。つまり、動作として、電位がＨ（High level（ハイレベル））の極性の信号を入力したときは、電位がＬ（Low level（ローレベル））の極性の信号を出力する。また、電位がＬの極性の信号を入力したときは、電位がＨの極性の信号を出力する。
この論理で入出力が可能な回路であれば、インバータ回路１１３として用いることができる。例えば、ｐチャネルのＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）であるＰＭＯＳと１個の抵抗とを組み合わせたドレイン抵抗方式のＰＭＯＳ型インバータや、ｎチャネルのＭＯＳＦＥＴであるＮＭＯＳと１個の抵抗とを組み合わせたドレイン抵抗方式のＮＭＯＳ型インバータ、ＰＭＯＳとＮＭＯＳとを相補形に配置したゲート構造のＣＭＯＳ（Complementary metal-oxide-semiconductor）などを、インバータ回路１１３として用いることができる。また、バイポーラトランジスタで構築したインバータや、ＲＴＬ（Resistor-transistor logic）又はＴＴＬ（Transistor-transistor
logic）で構成されたインバータを、インバータ回路１１３として用いることもできる。
なお、本実施形態においては、図４に示したＣＭＯＳをインバータ回路１１３として使用する。
【００２９】
サブ制御部２０は、所定の演出を制御するサブ制御基板２１が、例えば合成樹脂などで形成されたサブ基板ケース２２に収納された状態で、スロットマシン１の筐体１ｂの内側面、あるいは、前扉１ａの背面などに取り付けられている（図２参照）。
サブ制御基板２１は、中央演算処理装置であるサブＣＰＵ２１１、ＲＯＭ及びＲＡＭなどの記憶手段、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
【００３０】
サブＣＰＵ２１１は、記憶手段に記憶されたプログラムを実行することにより、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ８から所定の効果音を出力させたりするなどして所定の演出を実行する。
また、サブＣＰＵ２１１には、複数の端子ｔが接続されており、サブ制御基板２１に搭載された制御回路の各部との間で、所定の制御信号をその端子ｔを通して送受信することにより、前述したＬＥＤランプの点灯等の所定の演出を実行する。
【００３１】
さらに、サブＣＰＵ２１１が入力する制御信号には、メインＣＰＵ１１１から送信されてきた制御コマンドが含まれる。
サブＣＰＵ２１１は、その制御コマンドを信号入力端子ｔ４１にて入力する。そして、サブＣＰＵ２１１は、その入力した制御コマンドを解析し、この解析結果にもとづいて、ＬＥＤランプやスピーカ８等の演出装置の出力パターンを決定し、この決定した出力パターンにもとづいてそれら演出装置の出力制御を実行する。
【００３２】
サブ制御基板２１には、サブＣＰＵ２１１等の他に、メインＣＰＵ１１１から出力された制御コマンドを受信してサブＣＰＵ２１１へ送るためのゲート２１３を有する入力回路２１２を備えている。
【００３３】
これらメイン制御基板１１に実装されたメインＣＰＵ１１１、出力回路１１２と、サブ制御基板２１に実装されたサブＣＰＵ２１１、入力回路２１２は、次のような構成で接続されている。
メインＣＰＵ１１１は、信号出力端子ｔ１１が、出力回路１１２を構成するインバータ回路１１３の入力端子ｔ２１に接続されている。
また、メインＣＰＵ１１１は、電源端子ｔ１２が、電源部１１４ａに接続されている。これにより、メインＣＰＵ１１１は、電源部１１４ａからの電源電圧ＶＣＣの供給を受けている。
【００３４】
出力回路１１２を構成するインバータ回路１１３に用いられるＣＭＯＳは、ＰＭＯＳのゲートとＮＭＯＳのゲートが、外部から所定の信号を入力する入力端子ｔ２１に接続されており、ＰＭＯＳのドレインとＮＭＯＳのドレインが、外部へ信号を出力する出力端子ｔ２２に接続されており、ＰＭＯＳのソースが、所定の電圧が印加される第一電圧端子ｔ２３に接続されており、ＮＭＯＳのソースが、所定の電圧が印加される第二電圧端子ｔ２４に接続されている。
そして、このＣＭＯＳの各端子ｔ２１〜ｔ２４は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子ｔ２１は、メインＣＰＵ１１１の信号出力端子ｔ１１に接続されており、出力端子ｔ２２が、図示しないコネクタと信号ケーブル３０を介して、サブ制御基板２１に実装された入力回路２１２を構成するゲート２１３の入力端子ｔ３１に接続されている。
また、第一電圧端子ｔ２３が、電源部１１４ａに接続されており、第二電圧端子ｔ２４が、接地用端子１１５に接続されている。接地用端子１１５は、メイン制御基板１１に実装された接地用の端子であって、グラウンド（ＧＮＤ）に接続されている。
【００３５】
サブ制御基板２１の入力回路２１２を構成するゲート２１３は、出力端子ｔ３２が、サブＣＰＵ２１１の信号入力端子ｔ４１に接続されている。
なお、サブ制御基板２１には、サブＣＰＵ２１１等に対して、所定の電圧値を示す電源電圧ＶＣＣを電源として供給するための電源供給用配線が配設されている。
【００３６】
このような回路構成を備えたメイン制御基板１１とサブ制御基板２１においては、これらメイン制御基板１１とサブ制御基板２１との間を電気的に接続して、制御コマンドを送信可能とするための信号ケーブル３０が接続されている。
具体的に、信号ケーブル３０は、その一端が、メイン制御基板１１に実装されたコネクタ（図示せず）を介して、出力回路１１２の出力端子ｔ２２に接続されており、他端が、サブ制御基板２１に実装されたコネクタ（図示せず）を介して、入力回路２１２の入力端子ｔ３１に接続されている。
【００３７】
そして、これら信号ケーブル３０やコネクタに対しては、スロットマシン１に対して不正に出玉を払い出させる等の不正行為を目的として製作された不正基板が取り付けられることがある。
ただし、この不正基板が動作してサブ制御基板２１へ不正コマンドを送り込もうとしても、メイン制御基板１１に実装された出力回路１１２の出力インピーダンスが低インピーダンスであるために、その不正コマンドを送り込めないようになっている。
【００３８】
その理由は、次の通りである。
メインＣＰＵ１１１から出力される制御コマンドは、高い方の電位を「Ｈ」とし、低い方の電位を「Ｌ」とする矩形波のパルス信号である。このため、不正基板がその制御コマンドに偽装した不正コマンドを信号ケーブル３０に送り込むためには、この信号ケーブル３０に加わる電圧をＨとＬとの間で変動させる必要がある。
例えば、Ｈの信号を送り込むためには、その信号ケーブル３０に電圧を印加することになるが、この電圧を印加する方法として、例えば、信号ケーブル３０に抵抗を接続し、これに電圧を印加する方法がある。
【００３９】
一方、メイン制御基板１１の出力回路１１２には、出力インピーダンスが低インピーダンスであるインバータ回路１１３が使用されている。これは、インバータ回路１１３の出力端子ｔ２２とＧＮＤとの間の抵抗値が非常に小さいことを意味する。
ここで、不正基板が信号ケーブル３０に抵抗を接続したとき、この抵抗の抵抗値は、インバータ回路１１３の出力インピーダンスよりも大きいものとなる。これは、インバータ回路１１３の出力インピーダンスが非常に小さいからである。
そして、その不正基板がその抵抗に電圧を印加すると、その大半がその抵抗で電圧降下する。これにより、信号ケーブル３０の電位を上げることができず、信号ケーブル３０の論理をＬからＨに変化させることができない。
よって、不正基板から信号ケーブル３０へ不正コマンドを送り込むことができなくなる。これにより、不正に出玉が払い出される事態が回避され、遊技場が損害を蒙る事態を阻止できるようになっている。
【００４０】
出力回路１１２の出力インピーダンスの具体的な数値は、次の事項を考慮して設定することができる。
（ａ）電源電圧ＶＣＣの電圧値
（ｂ）制御コマンドの極性のうちＨを検出する電圧Ｖｈ
（ｃ）不正基板が信号ケーブル３０に接続する抵抗の抵抗値Ｒｆ
【００４１】
そして、次の式が成立するような値を、出力回路１１２の出力インピーダンスＺｏｕｔとして設定することができる。
Ｚｏｕｔ＜｛（Ｖｈ×Ｒｆ）／（ＶＣＣ−Ｖｈ）｝
（式１）
【００４２】
この式１が示す技術的な意味について、具体的な数値を挙げて説明する。
具体的な数値として、例えば、電源電圧ＶＣＣを５Ｖとし、電圧Ｖｈを３Ｖとし、抵抗値Ｒｆは、計算を容易とするために、１０Ωとする。
これらの数値を式１に代入すると、出力回路１１２の出力インピーダンスＺｏｕｔは、１５Ω未満となる。
つまり、出力回路１１２の出力インピーダンスＺｏｕｔを１５Ω未満の値とした場合、不正基板が１０Ωの抵抗を信号ケーブル３０に接続し、ここに５Ｖの電圧を印加したとしても、信号ケーブル３０の電圧は、３Ｖに達しないので、この信号ケーブル３０の論理をＬからＨに変化させることができず、その不正基板から信号ケーブル３０へ不正コマンドを送り込むことができないことになる。
このように、出力回路１１２の出力インピーダンスＺｏｕｔは、不正基板から信号ケーブル３０に電圧が印加されたときに、出力回路１１２の出力端子ｔ２２における電圧の極性が変化しない値として設定される。
【００４３】
なお、ここでは、不正基板が信号ケーブル３０に接続する抵抗の抵抗値Ｒｆを１０Ωとしたが、これは、計算を容易とするために設定した仮の数値である。実際にその抵抗値Ｒｆを予測することは困難であり、１０Ω以上のものもあれば、１０Ω未満のものもある。
ただし、出力回路１１２の出力インピーダンスＺｏｕｔを１５Ωよりも小さい値、例えば、５Ω以下とすれば、不正基板が信号ケーブル３０に接続する抵抗の抵抗値Ｒｆが、１０Ωの半分の５Ωであったとしても、信号ケーブル３０の論理をＬからＨに変化させることができず、その不正基板から信号ケーブル３０へ不正コマンドを送り込むことができない。
このように、インバータ回路１１３の出力インピーダンスの具体的な数値としては、例えば、５Ω以下とするのが望ましく、さらに不正コマンドの送り込みをより困難とするために、１Ω〜数ｍΩとするのが望ましい。
【００４４】
また、市販されているＣＭＯＳの出力インピーダンスは、その多くが５０〜１００Ω程度に設定されている。
これに対し、前述したインバータ回路１１３の出力インピーダンスの具体的な数値は、「５Ω以下」又は「１Ω〜数ｍΩ」である。
このように、本実施形態のメイン制御基板１１に実装される出力回路１１２の出力インピーダンスは、市販されているＣＭＯＳの出力インピーダンスよりも非常に小さい値となっている。
このため、本実施形態においては、５０Ω未満のインピーダンスを低インピーダンスというものとする。
【００４５】
さらに、上述したように、市販されているＣＭＯＳの出力インピーダンスは、その多くが５０〜１００Ω程度に設定されている。
このため、単に市販されているＣＭＯＳをインバータ回路１１３として出力回路１１２に採用しただけでは、この出力回路１１２の出力インピーダンスを低インピーダンスにすることはできない。
この出力回路１１２の出力インピーダンスを低インピーダンスにするためには、式１などを用いて算出された出力インピーダンスに適合するＣＭＯＳを選択して当該出力回路１１２に採用することになる。
【００４６】
ここで、出力インピーダンスが低インピーダンスであるＣＭＯＳの例として、ＤＣモーターを回転制御するときに使用するモータードライバを挙げることができる。
モータードライバは、ＣＭＯＳなどのトランジスタが一又は二以上組み込まれたＩＣであって、負荷として出力側に接続されたＤＣモーターが回転又は停止して当該モータードライバの出力電流や出力電圧が変動した場合でも、この変動の影響を受けて当該モータードライバが破損等しないように、出力インピーダンスが低インピーダンスとなっている。
このモータードライバを出力回路１１２として使用することにより、出力インピーダンスを低インピーダンスとすることができ、不正基板から信号ケーブル３０への不正コマンドの送り込みを阻止できる。
【００４７】
また、本実施形態では、ＣＭＯＳであるインバータ回路１１３を出力回路１１２として用いる構成について説明したが、出力回路１１２は、少なくとも出力インピーダンスが低インピーダンスであることを条件としているので、ＣＭＯＳを含むインバータ回路１１３に限るものではない。
例えば、電源部１１４ａからの電圧の供給を受けながら、メインＣＰＵ１１１から出力された制御コマンドを入力して出力する回路と、この回路の出力側に接続される、出力インピーダンスが低インピーダンスである回路（例えば、オペアンプなど）とを組み合わせて、出力回路１１２を構成することもできる。
【００４８】
［メイン制御部及びサブ制御部の第二実施形態］
次に、本発明のメイン制御部及びサブ制御部の第二の実施形態について、図５〜図８を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例としてヒューズを設けた点が相違する。他の構成要素は、第一実施形態と同様である。
したがって、図５〜図８において、図１等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００４９】
本実施形態におけるメイン制御部１０のメイン制御基板１１には、メインＣＰＵ１１１と、出力回路１１２と、変化検出部１１６が配設されている。
出力回路１１２は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路１１３を用いることができる。
【００５０】
変化検出部１１６は、正規のスロットマシン遊技に反して不正に出玉を払い出させる等の不正な動作を当該スロットマシン１に実行させることを目的として作成された基板である不正基板が信号ケーブル３０に接続されたことにより、あるいは、この不正基板が信号ケーブル３０に接続されて所定の不正動作を実行したことにより、出力回路１１２に接続された配線、回路、電子部品等において生じた電気的変化を検出する回路又は部品である。そして、本実施形態では、この変化検出部１１６としてヒューズ１１７（１１７ａ、１１７ｂ）が用いられている。
【００５１】
ヒューズ１１７は、所定値以上の電流が流れることで自らを溶断して回路を切断する、過電流保護用又は過熱保護用の部品である。
このヒューズ１１７は、メイン制御基板１１上において、出力回路１１２に接続された配線あるいは回路に接続されている。具体的には、図６に示すように、出力回路１１２であるインバータ回路１１３に電源電圧ＶＣＣを供給するための配線にヒューズ１１７ａが接続されている。また、そのインバータ回路１１３とメイン制御基板１１に実装された接地用端子１１５とを接続する配線にヒューズ１１７ｂが接続されている。
さらに、詳細には、ヒューズ１１７ａの一端が、出力回路１１２であるインバータ回路１１３の第一電圧端子ｔ２３に接続されており、他端が、電源部１１４ａに接続されている。また、ヒューズ１１７ｂの一端が、出力回路１１２であるインバータ回路１１３の第二電圧端子ｔ２４に接続されており、他端が、メイン制御基板１１に実装された接地用端子１１５に接続されて接地されている。
【００５２】
このように、出力回路１１２に接続された配線にヒューズ１１７を接続することにより、信号ケーブル３０に不正基板が接続されたとき、あるいは、この不正基板が所定の不正動作を実行したときに、出力回路１１２に接続された配線に多大な電流が流れるという電気的変化が生じることで、ヒューズ１１７が溶断して、その不正基板を検出するものである。
【００５３】
このような優れた効果を奏する本実施形態のメイン制御基板１１とサブ制御基板２１の動作について、図６〜図８を参照して説明する。
なお、ここでは、次の項目について、順に説明する。
（１）正常状態
（２）不正基板接続状態
【００５４】
（１）正常状態
信号ケーブル３０等に不正基板が接続されていない正常状態においては、メイン制御基板１１とサブ制御基板２１が、次のような動作を実行する。
【００５５】
メイン制御基板１１のメインＣＰＵ１１１は、所定のタイミングで、信号出力端子ｔ１１から制御コマンドを出力する。制御コマンドは、一つのコマンドを所定数のパルス（例えば、八つのパルス）で表した信号である。
【００５６】
出力回路１１２のインバータ回路１１３においては、第一電圧端子ｔ２３にて、電源部１１４ａからの電圧ＶＣＣの供給を受けている。
このインバータ回路１１３は、メインＣＰＵ１１１から送られてきた制御コマンドを入力端子ｔ２１で入力する。
ここで、インバータ回路１１３は、メインＣＰＵ１１１から送られてきた電位がＬを示す制御コマンドを入力端子ｔ２１で入力すると、このインバータ回路１１３の有するＰＭＯＳ−ＦＥＴをオンにし、ＮＭＯＳ−ＦＥＴをオフにして、第一電圧端子ｔ２３の電位であるＶＣＣとほぼ同電位のＨの制御コマンドを出力端子ｔ２２から出力し、サブ制御基板２１の入力回路２１２へ送る。
【００５７】
また、インバータ回路１１３は、電位がＨを示す制御コマンドを入力端子ｔ２１で入力すると、このインバータ回路１１３の有するＰＭＯＳ−ＦＥＴをオフにし、ＮＭＯＳ−ＦＥＴをオンにして、接地された第二電圧端子ｔ２４の電位と同じ電位であるゼロすなわちＬの電位の制御コマンドを出力端子ｔ２２から出力し、サブ制御基板２１の入力回路２１２へ送る。
このように、出力回路１１２のインバータ回路１１３は、入力端子ｔ２１で入力した制御コマンドの極性を反転させて出力端子ｔ２２から出力する。
【００５８】
サブ制御基板２１の入力回路２１２を構成するゲート２１３は、入力端子ｔ３１で入力した制御コマンドを出力端子ｔ３２から出力して、サブＣＰＵ２１１へ送る。
サブＣＰＵ２１１は、入力回路２１２の出力端子ｔ３２から出力された制御コマンドを、信号入力端子ｔ４１で入力する。
そして、サブＣＰＵ２１１は、その入力した制御コマンドを解析し、この解析結果にもとづいて、所定の演出制御を実行する。
【００５９】
なお、メインＣＰＵ１１１が制御コマンドを出力していないときは、出力回路１１２は、入力端子ｔ２１にて制御コマンドを入力していないので、出力端子ｔ２２から制御コマンドを出力しない。
また、この場合、サブ制御基板２１に実装された入力回路２１２のゲート２１３は、入力端子ｔ３１にて制御コマンドを入力していないので、出力端子ｔ３２からは、制御コマンドを出力しない。これにより、サブＣＰＵ２１１は、信号入力端子ｔ４１にて、制御コマンドを入力しないので、この制御コマンドにもとづく演出制御を実行しない。
【００６０】
さらに、この正常状態においては、各ヒューズ１１７ａ、１１７ｂが溶断することがない。その理由は、次の通りである。
例えば、メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３の第一電圧端子ｔ２３には、所定の電圧値を示す電源電圧ＶＣＣが電源部１１４ａから印加されている。そして、インバータ回路１１３の入力端子ｔ２１に電位がＨを示す制御コマンドが入力されたときは、当該インバータ回路１１３を構成するＣＭＯＳのＰＭＯＳ−ＦＥＴがオフの状態になるので、このＰＭＯＳ−ＦＥＴ側の第一電圧端子ｔ２３に接続された配線には電流がほとんど流れず、この配線に接続されたヒューズ１１７ａにも電流がほとんど流れない。
一方、インバータ回路１１３の入力端子ｔ２１に電位がＬを示す制御コマンドが入力されたときは、当該ＣＭＯＳのＰＭＯＳ−ＦＥＴがオンの状態になる。そして、インバータ回路１１３の出力端子ｔ２２の電位は、電圧ＶＣＣと同じ電位のＨとなる。つまり、電源部１１４ａが出力する電源電圧ＶＣＣとインバータ回路１１３の出力端子ｔ２２の電位が同じ電位となるので、この間に接続された配線には電流がほとんど流れず、この配線に接続されたヒューズ１１７ａにも電流がほとんど流れない。
このため、ヒューズ１１７ａは、正常状態においては、溶断することがない。
【００６１】
また、この正常状態において、メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３の入力端子ｔ２１に電位がＨを示す制御コマンドが入力されたときは、当該インバータ回路１１３のＮＭＯＳ−ＦＥＴがオフとなるので、第二電圧端子ｔ２４に接続されたヒューズ１１７ｂには、電流がほとんど流れない。
一方、インバータ回路１１３の入力端子ｔ２１に電位がＬを示す制御コマンドが入力されたときは、当該インバータ回路１１３のＮＭＯＳ−ＦＥＴがオンとなるが、第二電圧端子ｔ２４には、ヒューズ１１７ｂを介して接地用端子１１５が接続されており、ＣＭＯＳの出力端子ｔ２２の電位がゼロのＬとなるので、ヒューズ１１７ｂには電流がほとんど流れない。
このため、ヒューズ１１７ｂは、正常状態においては、溶断することがない。
【００６２】
（２）不正基板接続状態
ここでは、信号ケーブル３０あるいはコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板１１とサブ制御基板２１の動作について説明する。
【００６３】
不正基板に実装された回路が行う不正な動作には、種々のタイプがあるが、代表的なものとして、次の二つのタイプがある。
例えば、第一のタイプとして、信号ケーブル３０をグラウンド（ＧＮＤ）にショート（接地）させることにより、この信号ケーブル３０を通してメインＣＰＵ１１１からサブ制御基板２１へ送信されている制御コマンドを消去して、この制御コマンドが示す状態である、遊技者に有利な遊技状態が終了したという状態をサブＣＰＵ２１１にて認識不可能にし、その遊技者に有利な遊技状態をその後も継続させて、不正に出玉を払い出させるなどの不正行為を行うものがある。
また、第二のタイプとして、所定の電圧を信号ケーブル３０に印加するなどして、正規の制御コマンドを装った擬似的な不正コマンドを、信号ケーブル３０を通してサブ制御基板２１へ送り込むものがある。
これら第一のタイプの不正基板が接続された場合と、第二のタイプの不正基板が接続された場合について、順に説明する。
【００６４】
（ｉ）第一のタイプの不正基板が接続された場合
このタイプの不正基板が信号ケーブル３０に接続された場合は、図７に示すように、信号ケーブル３０がグラウンド（ＧＮＤ）にショートされるので、この信号ケーブル３０の電位がゼロとなる。また、この信号ケーブル３０が接続されたインバータ回路１１３の出力端子ｔ２２も、電位がゼロとなる。
この状態において、メインＣＰＵ１１１から制御コマンドが出力された場合、出力回路１１２を構成するインバータ回路１１３の入力端子ｔ２１に、電位がＬを示す制御コマンドが入力されると、インバータ回路１１３であるＣＭＯＳのＰＭＯＳ−ＦＥＴがオンとなり、このＰＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗が低下するので、電源電圧ＶＣＣを供給する電源部１１４ａから、ヒューズ１１７ａ、インバータ回路１１３の第一電圧端子ｔ２３、出力端子ｔ２２、信号ケーブル３０を通って、不正基板のグラウンド（ＧＮＤ）へ電流が流れ込む。
【００６５】
この電流の値は、電源電圧ＶＣＣと、ＰＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗（Ｒｄｓ）によって、ほぼ決まる値である。例えば、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが１Ωの場合は、その電流が５Ａとなる。また、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが０．１Ωの場合は、その電流が５０Ａとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ１１７ａとして、インバータ回路１１３の第一電圧端子ｔ２３と電源部１１４ａとの間に接続する。これにより、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０がグラウンド（ＧＮＤ）にショートされたときには、ヒューズ１１７ａに所定値以上の電流が流れて溶断するので、不正基板が接続されたことを検出できる。
【００６６】
また、このように、ヒューズ１１７ａに多大な電流が流れたときには、電源部１１４ａがその多大な電流を検知してメインＣＰＵ１１１にリセット信号を送るので、メインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル３０をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避又は抑制でき、遊技場が損害を蒙る事態を阻止できる。
【００６７】
さらに、メイン制御基板１１においては、メインＣＰＵ１１１にリセットがかかるため、このメインＣＰＵ１１１からは、制御コマンドが出力されなくなる。一方、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。例えば、遊技が停止したときに実行されていたＬＥＤランプの点灯制御がその後も継続して行われ、ＬＥＤランプが点灯したままの状態、あるいは、点滅が繰り返される状態となる。また、前扉１ａの前面上方に設けられた液晶表示器９（図１参照）には、遊技が停止した時点で表示していた画面がその後もそのまま表示され続けるようになる。このような演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【００６８】
（ii）第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル３０に対して不正コマンドを出力し、サブ制御基板２１へ送り込むものである。
このタイプの不正基板が信号ケーブル３０に接続された場合には、この不正基板、又は、メイン制御基板１１及びサブ制御基板２１において、次の状態が起こるようになっている。
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
（ii−２）ヒューズ１１７が溶断することにより不正基板を検出する
これらの状態について、順に説明する。
【００６９】
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
【００７０】
（ii−２）ヒューズ１１７が溶断することにより不正基板を検出する
図８に示すように、第二のタイプの不正基板が信号ケーブル３０に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル３０に電圧ＶＣＣを印加した場合、メイン制御基板１１は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインＣＰＵ１１１から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインＣＰＵ１１１から電位がＨを示す信号が出力されているとき、メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル３０に電圧ＶＣＣを印加したとき、インバータ回路１１３の出力インピーダンスが非常に小さく、かつ、当該ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となっているため、その不正基板からの電流が、インバータ回路１１３の出力端子ｔ２２に流入し、ＮＭＯＳ−ＦＥＴのドレインとソースとを通り、第二電圧端子ｔ２４、ヒューズ１１７ｂ、接地用端子１１５を通って、グラウンドに流れ込む。
【００７１】
この電流の値は、電圧ＶＣＣと、ＮＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗（Ｒｄｓ）によって、ほぼ決まる値である。例えば、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが１Ωの場合は、その電流が５Ａとなる。また、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが０．１Ωの場合は、その電流が５０Ａとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ１１７ｂとして、インバータ回路１１３の第二電圧端子ｔ２４とメイン制御基板１１の接地用端子１１５との間に接続する。これにより、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０に電圧ＶＣＣが印加されたときには、ヒューズ１１７ｂに所定値以上の電流が流れて溶断するので、不正基板が接続されたことを検出できる。
【００７２】
また、このように、ヒューズ１１７ｂに多大な電流が流れたときには、これに誘引されてヒューズ１１７ａにも多大な電流が流れて溶断する。そして、電源部１１４ａがその多大な電流を検知してメインＣＰＵ１１１にリセット信号を送るので、メインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル３０に電圧を印加した場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、メイン制御基板１１においては、メインＣＰＵ１１１にリセットがかかるため、このメインＣＰＵ１１１からは、制御コマンドが出力されなくなる。一方、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【００７３】
［メイン制御部及びサブ制御部の第三実施形態］
次に、本発明のメイン制御部及びサブ制御部の第三の実施形態について、図９〜図１１を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例としてヒューズを設けた点が相違する。また、本実施形態は、第二実施形態と比較して、変化検出部であるヒューズの接続位置が相違する。すなわち、第二実施形態では、出力回路の第一電圧端子と第二電圧端子のそれぞれにヒューズを接続する構成としたのに対し、本実施形態では、その出力回路の出力端子と信号ケーブルとの間にヒューズを接続する構成となっている。他の構成要素は、第一実施形態、第二実施形態と同様である。
したがって、図９〜図１１において、図１等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００７４】
本実施形態におけるメイン制御部１０のメイン制御基板１１には、メインＣＰＵ１１１と、出力回路１１２と、変化検出部１１６が配設されている。
出力回路１１２は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路１１３を用いることができる。
【００７５】
変化検出部１１６は、信号ケーブル３０に不正基板が接続されたこと、又は、この不正基板が動作したことを検出する回路又は電子部品であって、本実施形態では、この変化検出部１１６としてヒューズ１１７ｃを用いている。
ヒューズ１１７ｃは、メイン制御基板１１上において、出力回路１１２を構成するインバータ回路１１３の出力端子ｔ２２と信号ケーブル３０との間に接続されている。
【００７６】
なお、第二実施形態においては、変化検出部１１６を構成するヒューズ１１７ａを、インバータ回路１１３の第一電圧端子ｔ２３と電源部１１４ａとの間に接続するとともに、ヒューズ１１７ｂを、インバータ回路１１３の第二電圧端子ｔ２４と接地用端子１１５との間に接続する構成としたが、本実施形態においては、それらヒューズ１１７ａ、１１７ｂを接続しない構成となっている。
【００７７】
このような回路構成を備えたメイン制御基板１１とサブ制御基板２１においては、これらメイン制御基板１１とサブ制御基板２１とを接続する信号ケーブル３０やコネクタに対して不正基板が取り付けられることがある。
ただし、このような不正基板が信号ケーブル３０等に接続された場合でも、この不正基板が接続されたこと、あるいは、この不正基板が所定の不正動作を実行したことを、メイン制御基板１１の変化検出部１１６を構成するヒューズ１１７ｃが溶断することによって検出し、メインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止し、不正な出玉の払い出しを阻止して、遊技場が損害を蒙る事態を回避又は抑制できるようになっている。
【００７８】
このような優れた効果を奏する本実施形態のメイン制御基板１１とサブ制御基板２１の動作について、図９〜図１１を参照して説明する。
なお、不正基板が信号ケーブル３０等に接続されていない正常な状態におけるメイン制御基板１１とサブ制御基板２１の動作は、第二実施形態において「（１）正常状態」という項目の中で説明した内容と同様であるため、ここでの説明は、省略する。
ここでは、信号ケーブル３０あるいはコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板１１とサブ制御基板２１の動作について説明する。
【００７９】
（ｉ）第一のタイプの不正基板が接続された場合
第一のタイプの不正基板は、信号ケーブル３０をグラウンド（ＧＮＤ）にショート（接地）させることにより、この信号ケーブル３０を通してメインＣＰＵ１１１からサブ制御基板２１へ送信されている制御コマンドを消去して、遊技者に有利な遊技状態を不正に継続させるものである。
【００８０】
このタイプの不正基板が信号ケーブル３０に接続された場合は、図１０に示すように、その不正基板において信号ケーブル３０がグラウンド（ＧＮＤ）にショートされるので、この信号ケーブル３０の電位がゼロとなる。また、この信号ケーブル３０が接続されたインバータ回路１１３の出力端子ｔ２２も、電位がゼロとなる。
この状態において、メインＣＰＵ１１１から制御コマンドが出力された場合、出力回路１１２を構成するインバータ回路１１３の入力端子ｔ２１に、電位がＬを示す制御コマンドが入力されると、インバータ回路１１３であるＣＭＯＳのＰＭＯＳ−ＦＥＴがオンとなり、このＰＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗が低下するので、電圧ＶＣＣを供給する電源部１１４ａから、インバータ回路１１３の第一電圧端子ｔ２３、出力端子ｔ２２、ヒューズ１１７ｃ、信号ケーブル３０を通って、不正基板のグラウンド（ＧＮＤ）へ電流が流れ込む。
この電流の値は、電圧ＶＣＣと、ＰＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗（Ｒｄｓ）によって、ほぼ決まる値である。例えば、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが１Ωの場合は、その電流が５Ａとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ１１７ｃとして、インバータ回路１１３の出力端子ｔ２２と信号ケーブル３０との間に接続する。これにより、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０がグラウンド（ＧＮＤ）にショートされたときには、ヒューズ１１７ｃに電流が流れて溶断するので、不正基板が接続されたことを検出できる。
【００８１】
また、このように、ヒューズ１１７ｃに多大な電流が流れたときには、電源部１１４ａがその多大な電流を検知してメインＣＰＵ１１１にリセット信号を送るので、メインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル３０をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【００８２】
（ii）第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル３０に対して不正コマンドを出力し、サブ制御基板２１へ送り込むものである。
このタイプの不正基板が信号ケーブル３０に接続された場合には、この不正基板、又は、メイン制御基板１１及びサブ制御基板２１において、次の状態が起こるようになっている。
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
（ii−２）ヒューズ１１７ｃが溶断することにより不正基板を検出する
これらの状態について、順に説明する。
【００８３】
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
【００８４】
（ii−２）ヒューズ１１７ｃが溶断することにより不正基板を検出する
図１１に示すように、第二のタイプの不正基板が信号ケーブル３０に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル３０に電圧ＶＣＣを印加した場合、メイン制御基板１１は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインＣＰＵ１１１から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインＣＰＵ１１１から電位がＨを示す信号が出力されているとき、メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル３０に電圧ＶＣＣを印加したとき、インバータ回路１１３の出力インピーダンスが非常に小さく、かつ、当該ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となっているため、その不正基板からの電流が、ヒューズ１１７ｃを通って、インバータ回路１１３の出力端子ｔ２２に流入し、ＮＭＯＳ−ＦＥＴのドレインとソースとを通り、第二電圧端子ｔ２４、接地用端子１１５を通って、グラウンドに流れ込む。
【００８５】
この電流の値は、電圧ＶＣＣと、ＮＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗（Ｒｄｓ）によって、ほぼ決まる値である。例えば、電圧ＶＣＣが５Ｖ、抵抗Ｒｄｓが１Ωの場合は、その電流が５Ａとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ１１７ｃとして、インバータ回路１１３の出力端子ｔ２２と信号ケーブル３０との間に接続する。これにより、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０に電圧ＶＣＣが印加されたときには、ヒューズ１１７ｃに電流が流れて溶断するので、不正基板が接続されたことを検出できる。
【００８６】
また、このように、ヒューズ１１７ｃに多大な電流が流れたときには、電源部１１４ａがその多大な電流を検知してメインＣＰＵ１１１にリセット信号を送るので、メインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル３０に電圧を印加した場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【００８７】
［メイン制御部及びサブ制御部の第四実施形態］
次に、本発明のメイン制御部及びサブ制御部の第四の実施形態について、図１２〜図１５を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例として電圧検出回路を設けた点が相違する。
また、本実施形態は、第一実施形態と比較して、安定化電源回路を備えた点が相違する。すなわち、第一実施形態では、メインＣＰＵに電源電圧を供給する電源部と出力回路のインバータ回路に電圧を供給する電源部が共通する一つの電源部で構成したのに対し、本実施形態では、メインＣＰＵに電源電圧を供給する電源部と出力回路のインバータ回路に電圧を供給する電源部とをそれぞれ個別に設ける構成とした。他の構成要素は、第一実施形態と同様である。
したがって、図１２〜図１５において、図１等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００８８】
本実施形態におけるメイン制御部１０のメイン制御基板１１には、メインＣＰＵ１１１と、出力回路１１２と、変化検出部１１６と、安定化電源回路１１４ｂが配設されている。
出力回路１１２は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路１１３を用いることができる。
【００８９】
変化検出部１１６は、不正基板が信号ケーブル３０に接続されたことにより、あるいは、この不正基板が信号ケーブル３０に接続されて所定の不正動作を実行したことにより、出力回路１１２に接続された配線、回路、電子部品等において生じた電気的変化を検出する回路又は部品である。そして、本実施形態では、この変化検出部１１６として電圧検出回路１１８ａを用いている。
電圧検出回路１１８ａは、出力回路１１２に接続された配線上の電圧を監視し、この電圧値が所定の電圧値以下又は所定の電圧値以上に変動したことを検知すると、リセット信号を出力する電源監視回路又はリセット回路である。
【００９０】
この電圧検出回路１１８ａには、例えば、コンパレータを含む回路を用いることができる。
コンパレータとは、二つの電圧又は二つの電流を比較し、一方が大きい場合と他方が大きい場合とで出力を切り替える回路をいう。
具体的に、このコンパレータを含む電圧検出回路１１８ａは、基準電圧である電圧ＶＤＤを入力する電圧端子ｔ５１と、検知対象である電圧を入力する入力端子ｔ５２と、リセット信号を出力するリセット端子ｔ５３とを備えている。そして、電圧端子ｔ５１に入力された基準電圧ＶＤＤと、入力端子ｔ５２に入力された電圧とを比較し、この電圧が基準電圧ＶＤＤよりも低くなると、リセット信号となる電圧をリセット端子ｔ５３から出力する。
【００９１】
電圧検出回路１１８ａの入力端子ｔ５２は、出力回路１１２を構成するインバータ回路１１３の第一電圧端子ｔ２３に接続されている。
この第一電圧端子ｔ２３は、安定化電源回路１１４ｂから電圧ＶＣＣの供給を受けており、信号ケーブル３０に不正基板が接続されていない正常状態においては、その電圧ＶＣＣが印加された状態が維持されている。ところが、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０がグラウンドにショートされると、安定化電源回路１１４ｂからインバータ回路１１３の第一電圧端子ｔ２３を通って不正基板に電流が流れる。そして、この経路上に接続された抵抗Ｒ１において電圧降下が生じるので、電圧検出回路１１８ａがその電圧降下を検出し、メインＣＰＵ１１１へリセット信号を送って、実行中の遊技を停止させるものである。
【００９２】
この電圧検出回路１１８ａは、図１２に示す回路においては、出力回路１１２であるインバータ回路１１３の第一電圧端子ｔ２３側に接続されているが、例えば、図１３に示すように、インバータ回路１１３の第二電圧端子ｔ２４側に電圧検出回路１１８ｂを接続することができる。
この電圧検出回路１１８ｂは、電圧検出回路１１８ａと同様の機能を有しており、インバータ回路１１３の第二電圧端子ｔ２４に接続された配線の電圧が変動したことを検出すると、リセット信号を出力して、メインＣＰＵ１１１へ送る。
【００９３】
この電圧検出回路１１８ｂには、例えば、コンパレータを含む回路を用いることができる。
具体的に、電圧検出回路１１８ｂは、基準電圧である電圧ＶＤＤを入力する電圧端子ｔ５１と、検知対象である電圧を入力する入力端子ｔ５２と、リセット信号を出力するリセット端子ｔ５３とを備えている。そして、電圧端子ｔ５１に入力された基準電圧ＶＤＤと、入力端子ｔ５２に入力された電圧とを比較し、この電圧が基準電圧ＶＤＤよりも高くなると、リセット信号となる電圧をリセット端子ｔ５３から出力する。
【００９４】
電圧検出回路１１８ｂの入力端子ｔ５２は、出力回路１１２を構成するインバータ回路１１３の第二電圧端子ｔ２４に接続されている。
この第二電圧端子ｔ２４は、接地用端子１１５に接続されて接地されており、信号ケーブル３０に不正基板が接続されていない正常状態においては、電位がゼロの状態が維持されている。ところが、信号ケーブル３０に不正基板が接続され、その信号ケーブル３０に電圧ＶＣＣが印加されると、この不正基板からインバータ回路１１３の出力端子ｔ２２、第二電圧端子ｔ２４、接地用端子１１５を通って、グラウンドに電流が流れる。そして、この経路上に接続された抵抗Ｒ２において電圧が生じるので、電圧検出回路１１８ｂがその電圧を検出し、メインＣＰＵ１１１へリセット信号を送って、実行中の遊技を停止させるものである。
【００９５】
安定化電源回路１１４ｂは、外部から入力した電圧を所定の電圧値に変換（降下）し、一定の電圧値を示す電圧を電源等として所定の回路に供給する回路である。
本実施形態において、安定化電源回路１１４ｂは、メイン制御基板１１の外部から入力した電圧を所定の電圧値を示す電圧ＶＣＣに変換して出力し、出力回路１１２のインバータ回路１１３における第一電圧端子ｔ２３に印加する。
この安定化電源回路１１４ｂには、例えば、リニアレギュレータやスイッチングレギュレータなどを用いることができる。また、リニアレギュレータとして、シリーズレギュレータや３端子レギュレータなどを用いることができる。
中でも、３端子レギュレータは、入力端子（ＩＮ）と出力端子（ＯＵＴ）とグラウンド端子（ＧＮＤ）（又は、共通端子（ＣＯＭ））という３つの端子を備えたシンプルな構造を有し、入出力特性が安定しており、ノイズの発生がなく、低価格であるなどの利点があるため、メイン制御基板１１に実装する安定化電源回路１１４ｂとして有用である。
【００９６】
このように、本実施形態においては、安定化電源回路１１４ｂをメイン制御基板１１に実装し、この安定化電源回路１１４ｂから出力された電圧を、出力回路１１２を構成するインバータ回路１１３に供給することとしている。
また、同じメイン制御基板１１に実装されたメインＣＰＵ１１１に対しては、第一〜第三実施形態のメインＣＰＵ１１１と同様、電源部１１４ａから電源電圧ＶＣＣを供給している。
つまり、メインＣＰＵ１１１に電源電圧ＶＣＣを供給する電源部１１４ａと、インバータ回路１１３に電圧ＶＣＣを供給する電源部である安定化電源回路１１４ｂとが、それぞれ個別に設けられている。
【００９７】
ここで、第二実施形態では、電源部１１４ａとインバータ回路１１３の第一電圧端子ｔ２３との間にヒューズ１１７ａが接続されており、このヒューズ１１７ａが溶断するほどの多大な電流が流れると、電源部１１４ａがその電流を検知してメインＣＰＵ１１１にリセット信号を送り、実行中の遊技を停止させるようになっていた。
これに対し、本実施形態では、電源部１１４ａと安定化電源回路１１４ｂが別体となっており、安定化電源回路１１４ｂとインバータ回路１１３の第一電圧端子ｔ２３とは接続されているものの、このインバータ回路１１３の第一電圧端子ｔ２３に電源部１１４ａは、接続されていない。このため、そのインバータ回路１１３の第一電圧端子ｔ２３に大電流が流れても、電源部１１４ａではその大電流を検知できないことから、メインＣＰＵ１１１にリセットがかからず、実行中の遊技が停止しない。
ただし、本実施形態のメイン制御基板１１においては、変化検出部１１６として、電圧検出回路１１８ａを備えている。電圧検出回路１１８ａは、インバータ回路１１３の第一電圧端子ｔ２３に大電流が流れた場合に、その第一電圧端子ｔ２３に接続された抵抗Ｒ１における電圧降下を検出して、リセット信号をメインＣＰＵ１１１へ送る。これにより、メインＣＰＵ１１１にリセットがかかるので、実行中の遊技を停止させることができる。
【００９８】
これら安定化電源回路１１４ｂと、電圧検出回路１１８ａ、１１８ｂは、メイン制御基板１１上において、次のような構成で接続されている。
安定化電源回路１１４ｂは、入力端子ｔ６１が電源を供給する装置（例えば、電源装置６あるいは電源基板（図示せず））に接続されており、出力端子ｔ６２が、抵抗Ｒ１の一端に接続されている。
抵抗Ｒ１の他端は、出力回路１１２を構成するインバータ回路１１３の第一電圧端子ｔ２３に接続されている。
【００９９】
電圧検出回路１１８ａは、入力端子ｔ５２が、抵抗Ｒ１の他端とインバータ回路１１３の第一電圧端子ｔ２３との間に接続されており、リセット端子ｔ５３が、メインＣＰＵ１１１のリセット端子ｔ１３に接続されている。また、電圧検出回路１１８ａの電圧端子ｔ５１には、電源電圧ＶＤＤが印加されている。
電圧検出回路１１８ｂは、入力端子ｔ５２が、インバータ回路１１３の第二電圧端子ｔ２４と抵抗Ｒ２の一端との間に接続されており、リセット端子ｔ５３が、メインＣＰＵ１１１のリセット端子ｔ１４に接続されている。また、電圧検出回路１１８ｂの電圧端子ｔ５１には、電源電圧ＶＤＤが印加されている。
抵抗Ｒ２の他端は、接地用端子１１５に接続されており、接地されている。
【０１００】
メインＣＰＵ１１１の信号出力端子ｔ１１と出力回路１１２のインバータ回路１１３の入力端子ｔ２１との間には、ゲート１１９が接続されている。
メイン制御基板１１とサブ制御基板２１における他の接続構成は、第一実施形態における、メイン制御基板１１とサブ制御基板２１における他の接続構成と同様である。
【０１０１】
このような回路構成を備えたメイン制御基板１１とサブ制御基板２１においては、これらメイン制御基板１１とサブ制御基板２１とを接続する信号ケーブル３０やコネクタに対して不正基板が取り付けられることがある。
ただし、このような不正基板が信号ケーブル３０に接続された場合でも、この不正基板が接続されたこと、あるいは、この不正基板が所定の不正動作を実行したことを、メイン制御基板１１の変化検出部１１６である電圧検出回路１１８ａ、１１８ｂが検出し、これら電圧検出回路１１８ａ、１１８ｂがメインＣＰＵ１１１にリセット信号を送ることで、このメインＣＰＵ１１１にリセットがかかって、実行中の遊技が停止し、不正な出玉の払い出しを阻止して、遊技場が損害を蒙る事態を回避又は抑制できるようになっている。
【０１０２】
このような優れた効果を奏する本実施形態のメイン制御基板１１とサブ制御基板２１の動作について、図１２〜図１５を参照して説明する。
なお、ここでは、次の項目について、順に説明する。
（１）正常状態
（２）不正基板接続状態
【０１０３】
（１）正常状態
不正基板が信号ケーブル３０等に接続されていない正常な状態におけるメイン制御基板１１とサブ制御基板２１の動作は、基本的には、第二実施形態において「（１）正常状態」という項目の中で説明した内容と同様であるため、ここでの説明は、省略する。
ここでは、第二実施形態との相違点として、正常状態における電圧検出回路１１８ａ、１１８ｂの動作を説明する。
【０１０４】
出力回路１１２を構成するインバータ回路１１３の第一電圧端子ｔ２３は、安定化電源回路１１４ｂから電圧ＶＣＣの供給を受けており、信号ケーブル３０に不正基板が接続されていない正常状態においては、その電圧ＶＣＣが印加された状態が維持されている。
電圧検出回路１１８ａは、インバータ回路１１３の第一電圧端子ｔ２３の電圧を入力端子ｔ５２で入力し、基準電圧ＶＤＤと比較する。そして、その入力した電圧が基準電圧ＶＤＤを上回っていることにより、リセット信号をリセット端子ｔ５３から出力しないようになっている。
これにより、メインＣＰＵ１１１では、リセット端子ｔ１３にリセット信号が入力されていないことから、リセットがかかっていない通常の状態として、通常のスロットマシン遊技を実行する。
【０１０５】
また、出力回路１１２を構成するインバータ回路１１３の第二電圧端子ｔ２４は、接地用端子１１５に接続されており、信号ケーブル３０に不正基板が接続されていない正常状態においては、その第二電圧端子ｔ２４の電位がゼロとなっている。
電圧検出回路１１８ｂは、インバータ回路１１３の第二電圧端子ｔ２４の電位を入力端子ｔ５２で入力し、基準電圧ＶＤＤと比較する。そして、その入力した電圧が基準電圧ＶＤＤを下回っていることにより、リセット信号をリセット端子ｔ５３から出力しないようになっている。
これにより、メインＣＰＵ１１１では、リセット端子ｔ１４にリセット信号が入力されていないことから、リセットがかかっていない通常の状態として、通常のスロットマシン遊技を実行する。
【０１０６】
（２）不正基板接続状態
ここでは、メイン制御基板１１とサブ制御基板２１とを接続する信号ケーブル３０やこの信号ケーブル３０の端部に接続されたコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板１１とサブ制御基板２１の動作について説明する。
【０１０７】
（ｉ）第一のタイプの不正基板が接続された場合
第一のタイプの不正基板は、信号ケーブル３０をグラウンド（ＧＮＤ）にショート（接地）させることにより、この信号ケーブル３０を通してメインＣＰＵ１１１からサブ制御基板２１へ送信されている制御コマンドを消去して、遊技者に有利な遊技状態を不正に継続させるものである。
【０１０８】
このタイプの不正基板が信号ケーブル３０に接続された場合は、図１４に示すように、その不正基板において信号ケーブル３０がグラウンド（ＧＮＤ）にショートされるので、この信号ケーブル３０の電位がゼロとなる。また、この信号ケーブル３０が接続されたインバータ回路１１３の出力端子ｔ２２も、電位がゼロとなる。
この状態において、メインＣＰＵ１１１から制御コマンドが出力された場合、出力回路１１２を構成するインバータ回路１１３の入力端子ｔ２１に、電位がＬを示す制御コマンドが入力されると、インバータ回路１１３であるＣＭＯＳのＰＭＯＳ−ＦＥＴがオンとなり、このＰＭＯＳ−ＦＥＴのソース−ドレイン間の抵抗が低下するので、電圧ＶＣＣを供給する安定化電源回路１１４ｂから、抵抗Ｒ１、インバータ回路１１３の第一電圧端子ｔ２３、出力端子ｔ２２、信号ケーブル３０を通って、不正基板のグラウンド（ＧＮＤ）へ電流が流れ込む。
このような経路で電流が流れたとき、抵抗Ｒ１では電圧降下が生じる。この抵抗Ｒ１の他端に接続された電圧検出回路１１８ａは、その降下した電圧を入力端子ｔ５２で入力し、基準電圧ＶＤＤと比較し、その降下した電圧が基準電圧ＶＤＤを下回ることで、リセット信号をリセット端子ｔ５３から出力する。これにより、不正基板が接続されたことを検出できる。
【０１０９】
メインＣＰＵ１１１は、リセット端子ｔ１３にてリセット信号を入力すると、リセットがかかって、実行中の遊技を停止させる。
よって、その不正基板が信号ケーブル３０をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【０１１０】
（ii）第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル３０に対して不正コマンドを出力し、サブ制御基板２１へ送り込むものである。
このタイプの不正基板が信号ケーブル３０に接続された場合には、この不正基板又はメイン制御基板１１及びサブ制御基板２１において、次の状態が起こるようになっている。
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
（ii−２）電圧検出回路１１８ｂが動作することにより不正基板を検出する
これらの状態について、順に説明する。
【０１１１】
（ii−１）不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となる
メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル３０への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
【０１１２】
（ii−２）電圧検出回路１１８ｂが動作することにより不正基板を検出する
図１５に示すように、第二のタイプの不正基板が信号ケーブル３０に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル３０に電圧ＶＣＣを印加した場合、メイン制御基板１１は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインＣＰＵ１１１から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインＣＰＵ１１１から電位がＨを示す信号が出力されているとき、メイン制御基板１１の出力回路１１２を構成するインバータ回路１１３においては、ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル３０に電圧ＶＣＣを印加したとき、インバータ回路１１３の出力インピーダンスが非常に小さく、かつ、当該ＣＭＯＳのＮＭＯＳ−ＦＥＴがオンの状態となっているため、その不正基板からの電流が、インバータ回路１１３の出力端子ｔ２２に流入し、ＮＭＯＳ−ＦＥＴのドレインとソースとを通り、第二電圧端子ｔ２４、抵抗Ｒ２、接地用端子１１５を通って、グラウンドに流れ込む。
【０１１３】
このような経路で電流が流れたとき、抵抗Ｒ２で電圧が生じる。この抵抗Ｒ２の一端に接続された電圧検出回路１１８ｂは、その生じた電圧を入力端子ｔ５２で入力し、基準電圧ＶＤＤと比較し、その生じた電圧が基準電圧ＶＤＤを上回ることで、リセット信号をリセット端子ｔ５３から出力する。これにより、不正基板が接続されたことを検出できる。
【０１１４】
メインＣＰＵ１１１は、リセット端子ｔ１４にてリセット信号を入力すると、リセットがかかって、実行中の遊技を停止させる。
よって、その不正基板が信号ケーブル３０に電圧ＶＣＣが印加された場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板２１においては、サブＣＰＵ２１１等に対して電源電圧ＶＣＣが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板１１からは制御コマンドが送られてこないので、サブ制御基板２１では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン１において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
【０１１５】
以上説明したように、本実施形態の遊技機によれば、メイン制御基板に実装された出力回路の出力インピーダンスが低インピーダンスであるため、信号ケーブルに不正基板が接続された場合でも、この不正基板からサブ制御基板へ不正コマンドを送り込むことができないようになっている。これにより、不正に出玉が払い出される事態を回避することができ、遊技場が損害を蒙る事態を阻止できる。
【０１１６】
また、信号ケーブルに不正基板が接続されたことによってメイン制御基板上の回路に生じた電気的変化を検出する変化検出部をそのメイン制御基板上に備えているので、信号ケーブルに不正基板が接続されたことを検出できる。
さらに、ケーブルに接続された不正基板を検出した場合には、メイン制御基板のＣＰＵにリセットがかかるなどして、実行中の遊技が停止することから、当該不正行為が行われた場合でも、不正に出玉が払い出される事態を回避することができ、遊技場が損害を蒙る事態を抑制できる。
しかも、変化検出部は、不正コマンドをサブ制御基板へ送り込む不正基板だけでなく、メイン制御基板から出力された制御コマンドを消去する不正基板がケーブルに接続された場合でも、この接続を検出できる。
【０１１７】
しかも、本実施形態のメイン制御基板及びサブ制御基板を実現するためには、メイン制御基板に変化検出部を設ける等、メイン制御基板に実装される回路の構成を変更すればよく、メインＣＰＵを駆動するプログラムやサブＣＰＵを駆動するプログラムについては、新たに開発する必要がほとんどなく、従来から使用しているものをそのまま使用することも可能なことから、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現できる。
【０１１８】
また、本実施形態におけるメイン制御基板とサブ制御基板の構成は、メイン制御基板に実装された出力回路の出力インピーダンスを低インピーダンスとし、このメイン制御基板に変化検出部を設けるものであり、サブ制御基板からメイン制御基板へのデータ信号の送信を新たに追加するものではない。つまり、本発明は、メイン制御基板からサブ制御基板への単方向データ通信を遵守したものであることから、既存の遊技機の機種や新規の遊技機の機種においても、本発明を適用することができる。
【０１１９】
以上、本発明の遊技機の好ましい実施形態について説明したが、本発明に係る遊技機は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、本発明を適用する遊技機の例としてスロットマシンを挙げたが、本発明を適用可能な遊技機は、スロットマシンに限るものではなく、メイン制御基板とサブ制御基板とを備えた遊技機、例えば、パチンコ機、玉スロ、雀球機、アレンジボールなどの遊技機にも適用可能である。
【０１２０】
また、上述した実施形態では、変化検出部としてヒューズを用いた構成を第二実施形態及び第三実施形態とし、変化検出部として電圧検出回路を用いた構成を第四実施形態として説明したが、これら第二実施形態〜第四実施形態は、任意に組み合わせることができる。
例えば、第二実施形態と第四実施形態とを組み合わせることにより、図１６に示す構成とすることができる。すなわち、変化検出部としてヒューズ（１１７ａ、１１７ｂ）を実装したメイン制御基板において、安定化電源回路と電圧検出回路とを備えた構成とすることができる。
また、例えば、第三実施形態と第四実施形態とを組み合わせることにより、図１７に示す構成とすることができる。すなわち、変化検出部としてヒューズ（１１７ｃ）を実装したメイン制御基板において、安定化電源回路と電圧検出回路とを備えた構成とすることができる。
【０１２１】
さらに、上述した第二実施形態では、変化検出部としてヒューズ（１１７ａ、１１７ｂ）を実装したメイン制御基板において、メインＣＰＵに対する電源電圧と、インバータ回路に対する電圧を、電源部（１１４ａ）から供給する構成としたが、この構成に限るものではなく、図１８に示すように、変化検出部としてヒューズを実装したメイン制御基板において、メインＣＰＵに対する電源電圧を電源部（１１４ａ）から供給し、インバータ回路に対する電圧を安定化電源回路（１１４ｂ）から供給する構成とすることができる。
同様に、上述した第三実施形態では、変化検出部としてヒューズ（１１７ｃ）を実装したメイン制御基板において、メインＣＰＵに対する電源電圧と、インバータ回路に対する電圧を、電源部（１１４ａ）から供給する構成としたが、この構成に限るものではなく、図１９に示すように、変化検出部としてヒューズを実装したメイン制御基板において、メインＣＰＵに対する電源電圧を電源部（１１４ａ）から供給し、インバータ回路に対する電圧を安定化電源回路（１１４ｂ）から供給する構成とすることができる。
【０１２２】
また、上述した実施形態では、メイン制御基板に実装される出力回路として、制御コマンドを反転させて出力するインバータ回路を用いる構成としたが、出力回路は、論理反転回路であるインバータ回路を用いることに限るものではなく、例えば、入力した制御コマンドをサブＣＰＵへ送信可能な回路を用いることができる。
【産業上の利用可能性】
【０１２３】
本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に利用可能である。
【符号の説明】
【０１２４】
１  スロットマシン（遊技機）
１１  メイン制御基板
１１１  メインＣＰＵ
１１２  出力回路
１１４ａ  電源部（第一の電源部）
１１４ｂ  安定化電源回路（第二の電源部）
１１６  変化検出部
１１７（１１７ａ〜１１７ｃ）  ヒューズ
１１８（１１８ａ、１１８ｂ）  電圧検出回路
２１  サブ制御基板
３０  信号ケーブル
ｔ２１  入力端子
ｔ２２  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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