(57)【要約】      （修正有）【課題】不良品の発生を抑制し、歩留りの高い半導体装置の製造方法を提供する。【解決手段】導電層４０に第1絶縁層５０を形成する工程と、第1絶縁層上に、上面、及び側面を第２絶縁層７４で覆われた配線層７０を形成する工程と、第１絶縁層５０と、第２絶縁層７４とを覆う第３絶縁層８０を形成する工程と、第１絶縁層５０と、第２絶縁層７４と、第３絶縁層８０と側面で接すると共に導電層４０と下面で接するコンタクトプラグ６０を形成する工程と、第３絶縁層８０と、コンタクトプラグ６０の上面を覆うコア絶縁層を形成する工程と、を含み、コンタクトプラグ６０の上面と、配線層７０の少なくとも一部が露出する溝をコア絶縁層に形成し、溝の側面を覆うと共にコンタクプラグ６０と、配線層７０とを閉塞する保護絶縁膜１８０を形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
導電層に第1絶縁層を形成する工程と、
前記第1絶縁層上に、上面、及び側面を第２絶縁層で覆われた配線層を形成する工程と、
前記第１絶縁層と、前記第２絶縁層とを覆う第３絶縁層を形成する工程と、
前記第１絶縁層と、前記第２絶縁層と、前記第３絶縁層と側面で接すると共に前記導電層と下面で接するコンタクトプラグを形成する工程と、
前記第３絶縁層と、前記コンタクトプラグの上面を覆うコア絶縁層を形成する工程と、を含み、
前記コンタクトプラグの上面と、前記配線層の少なくとも一部が露出する溝を前記コア絶縁層に形成し、前記溝の側面を覆うと共に前記コンタクプラグと、前記配線層とを閉塞する保護絶縁膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記保護絶縁膜は、窒化シリコンで形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクトプラグの上面が露出するように前記保護絶縁膜をエッチバックする、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記溝内部に電極層を形成し、前記コア絶縁層、及び前記保護絶縁層を除去する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コア絶縁層、及び前記保護絶縁膜は、ウェットエッチングによって除去する、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記電極層は、窒化チタンで形成する、
ことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記電極層上に容量絶縁膜を形成し、該容量絶縁膜上に上部電極として機能する金属膜を形成する、
ことを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記金属膜は、窒化チタンで形成される、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスの小型化に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等では大きな静電容量を確保するために、シリンダ型のキャパシタを下部電極として使用している。
【０００３】
特許文献１には、シリンダ型のキャパシタを形成する方法が記載されている。特許文献１に記載の方法では、まずシリンダ型のキャパシタの型となるコア絶縁層を、ＤＲＡＭを構成するメモリセル領域、及び周辺回路領域を覆うように形成する。次にコア絶縁層に対して、メモリセル領域内の拡散層と導通する容量コンタクトプラグを設け、当該容量コンタクトプラグの上面が露出するようなキャパシタホールを形成している。特許文献１は、周辺回路領域に設けられたガードリング用の溝の内部及び絶縁を保護膜で覆い、さらに保護膜上に下部電極用の導電膜を形成する。最後に、ウェットエッチングを行いコア絶縁層と、保護膜とを除去している。これによって、周辺回路領域のガードリング用溝等に発生するピンホールからエッチング液が周辺回路領域に侵入するのを防止することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１２８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１は、周辺回路領域に発生したピンホールからのエッチング液の侵入を防止することを開示しているだけで、メモリセル領域における問題点等について何ら開示していない。具体的に説明すると、特許文献１に記載の方法でキャパシタを形成すると、キャパシタホールの形成の際に、容量コンタクトプラグだけでなく、容量コンタクトプラグ周辺のカバー絶縁膜をもエッチングしてしまう場合がある。カバー絶縁膜は、ビット線を覆っている絶縁膜であるので、カバー絶縁膜をエッチングしてしまうとビット線が露出する。ビット線が露出した状態でキャパシタを形成すると、ビット線と下部電極用の導電膜が短絡してしまい、ＤＲＡＭに不良品が発生し歩留りが低下してしまう恐れがある。しかしながら、特許文献１は、キャパシタホールの形成の際に容量コンタクトプラグ以外のカバー絶縁膜がエッチングされることにより、ビット線と下部電極が短絡する恐れがあることについて考慮していない問題がある。
【０００６】
したがって、下部電極と、ビット線との短絡を防止した、歩留りの高い半導体装置の製造方法の登場が望まれる。
【０００７】
本発明は、上記した問題点を解決することのできる半導体装置の製造方法を得ることを企図している。具体的には、本発明は、不良品の発生を抑え歩留りの高い半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、  導電層に第1絶縁層を形成する工程と、上記第1絶縁層上に、上面、及び側面を第２絶縁層で覆われた配線層を形成する工程と、上記第１絶縁層と、上記第２絶縁層とを覆う第３絶縁層を形成する工程と、上記第１絶縁層と、上記第２絶縁層と、上記第３絶縁層と側面で接すると共に上記導電層と下面で接するコンタクトプラグを形成する工程と、上記第３絶縁層と、上記コンタクトプラグの上面を覆うコア絶縁層を形成する工程と、を含み、上記コンタクトプラグの上面と、上記配線層の少なくとも一部が露出する溝を上記コア絶縁層に形成し、上記溝の側面を覆うと共に上記コンタクプラグと、上記配線層とを閉塞する保護絶縁膜を形成する。
【発明の効果】
【０００９】
本発明によれば、不良品の発生を抑制した歩留りの高い半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例に係るＤＲＡＭの部品配置を示す説明図である。
【図２】本発明の一実施例に係るＤＲＡＭの部品配置を示した図のＢ−Ｂ’の断面図である。
【図３】本発明の一実施例に係るＤＲＡＭの構成を示した断面図である。
【図４】本発明の一実施例に係るＤＲＡＭのキャパシタ部を示す断面図である。
【図５】本発明の一実施例に係るＤＲＡＭのキャパシタ部の製造方法を示す説明図である。
【図６】本発明の一実施例に係るＤＲＡＭのキャパシタ部の製造方法を示す説明図である。
【図７】本発明の一実施例に係るＤＲＡＭのキャパシタ部の製造方法を示す説明図である。
【図８】本発明の一実施例に係るＤＲＡＭのキャパシタ部の製造方法を示す説明図である。
【図９】本発明の一実施例に係るＤＲＡＭのキャパシタ部の製造方法を示す説明図である。
【発明を実施するための形態】
【００１１】
図１〜４は、本発明に係るＤＲＡＭの構成を示した説明図である。まず、図１〜４を適宜参照しながら本発明に係るＤＲＡＭ１の構成について詳細に説明する。
【００１２】
図１及び２は、本発明に係るＤＲＡＭ１の部品配置の一例を示している。図示された本発明を実施する形態は、メモリセル領域１１と周辺回路領域１２を有している。このうち、図１に示されたメモリセル領域１１には、ワード線(ＷＬ)３０、ビット線（ＢＬ）７０、及びワード線(ＷＬ)３０とビット線（ＢＬ）７０とが交差する部分に隣接して設けられたキャパシタが設けられている。また、図１に示されたＤＲＡＭ１は、直線的に延びるワード線(ＷＬ)３０、ワード線(ＷＬ)３０に対して傾斜して設けられた平行四辺形で囲まれた活性領域、及び、蛇行するように設けられたビット線(ＢＬ)７０ を有している。この実施の形態に係るＤＲＡＭ１の活性領域は、ｎ型拡散層４０によって形成されているものとして説明する。また、円で示した領域は、ストレージノードコンタクトプラグ（以下、ＳＮコンタクトプラグ）６０の領域を示している。
【００１３】
図２は、図１のＤＲＡＭ１の部品配置を示した図において、図１のＢ−Ｂ’線に沿って切断した断面図を示している。図２を参照すると、メモリセル領域１１及び周辺回路領域１２が示されており、メモリセル領域１１には、ビット線７０とワード線３０が配置されている。また、図２に示したＤＲＡＭ１は、メモリセル領域１１の周辺回路領域１２にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有している。尚、本発明は、主にメモリセル領域１１に関連しているので、周辺回路領域１２については詳述しない。
【００１４】
図３は、本発明に一実施例に係るＤＲＡＭ１の構成を示す断面図である。以下、図３を適宜参照しながら本発明の一実施例に係る半導体装置の構成を詳細に説明する。
【００１５】
本発明に係るＤＲＡＭ１のメモリセル領域１１は、図３に示されているように、半導体基板１０と、素子分離領域２０と、ワード線３０と、ｎ型拡散層４０と、第1絶縁層５０と、ＳＮコンタクトプラグ６０と、ビット線７０と、第３絶縁層８０と、エッチングストッパー９０と、下部電極１００と、サポート絶縁層１１０と、容量絶縁膜１２０と、上部電極１３０と、上部電極層間絶縁層１４０と、を備える。さらに周辺回路領域１２には、周辺回路であるＣＭＯＳが設けられている。
【００１６】
半導体基板１０は、半導体、例えばシリコン（Ｓｉ）から形成されている。また半導体基板１０には、ｎ型拡散層４０の領域を分離する機能を有する素子分離領域２０が形成されている。
【００１７】
素子分離領域２０は、例えば半導体基板１０にエッチング等で溝を形成し、その溝に二酸化ケイ素（ＳｉＯ２）等の絶縁体を埋設するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成できる。素子分離領域２０は、絶縁体で形成されているため隣接するｎ型拡散層４０を電気的に分離する機能を有する。したがって、素子分離領域２０によって、ｎ型拡散層４０は複数の領域に区画されている。
【００１８】
また、図示された素子分離領域２０には、２本のワード線３０が埋設されている。ワード線３０は、例えばタングステン（Ｗ）から形成できる。ワード線３０の表面は、バリアメタル３１で全体を覆われている。  
【００１９】
バリアメタル３１は、例えば窒化チタン（ＴｉＮ）から形成できる。タングステンと、半導体基板１０を形成するシリコンは電気的な接続性は悪いが、ワード線３０の表面を高い導電性を有する窒化チタンで覆うことで、小型化に伴うワード線３０の抵抗の増加を抑制できる。更に、図示されたバリアメタル３１は、全体をセルゲート絶縁膜３２で覆われた構造を有している。
【００２０】
ｎ型拡散層４０は、半導体基板１０にｎ型半導体の不純物、例えばリン（Ｐ）を添加することで形成できる。また、素子分離領域２０で区画された領域において、ｎ型拡散層４０はワード線３０と電気的に接続した構造を有している。即ち、ワード線３０と接触するｎ型拡散領域４０は、ゼルゲート絶縁膜３２を介してソース・ドレイン電極として機能する。したがって、ワード線３０はゲート電極として機能する。その結果、ワード線３０と、ワード線３０と接触するｎ型拡散層４０とは、全体としてトランジスタとして機能する。
【００２１】
ワード線３０と、ビット線７０の間には、第１絶縁層５０が形成され、電気的に隔絶された構造を有している。
【００２２】
ＳＮコンタクトプラグ６０は、ｎ型拡散層４０と、キャパシタの下部電極１００を電気的に接続する機能を有する導電性のプラグであるＳＮコンタクトプラグ６０は、ワード線３０と同様に、例えばｎ型拡散層４０と接触する側に窒化チタン膜を有し、窒化チタン膜上にタングステンを積層した構成を有している。またＳＮコンタクトプラグ６０は、プラグを構成する導体層の表面全体を絶縁膜で覆った構造を有している。ＳＮコンタクトプラグ６０は、第１絶縁層５０と、第２絶縁層７４と、第３絶縁層８０と接触するように形成される。
【００２３】
ビット線７０は、金属層７１と、バリアメタル７２と、金属シリサイド７３とを積層し、積層された側面全体を第２絶縁層７４で覆った構造を有している。
【００２４】
金属層７１は、例えばワード線３０と同様に、タングステンから形成できる。また金属層７１の上面、及び側面は、第２絶縁層７４で覆われており、下面にはバリアメタル７２が積層されている。
【００２５】
バリアメタル７２は、例えば窒化チタンから形成できる。バリアメタル７２は、ワード線３０上に形成されるバリアメタル３１と同様に高い導電性を有する窒化チタン等から形成される。したがって、バリアメタル７２は、半導体装置の小型化に伴う金属層７１の抵抗の増加を抑制する機能を有している。またバリアメタル７２は、金属層７１を形成した面とは反対側の面に、金属シリサイド層７３を形成した構造を有している。
【００２６】
金属シリサイド層７３を形成することで、金属不純物の拡散に起因するＤＲＡＭ１の信頼性の低下を抑制することができる。金属シリサイド層７３は、金属とシリコンの合金であって、例えばチタンシリサイド（ＴｉＳｉ２）から形成される。また金属シリサイド７３は、金属シリサイドを形成した面とは反対側の面に、ビットコンタクト７５を形成した構造を有している。
【００２７】
ビットコンタクト７５は、電気抵抗の小さな金属シリサイド層７３と接触しているため、ｎ型拡散層４０とのコンタクト抵抗は小さくなる。その結果、ＤＲＡＭ１の性能の劣化を防止することができる。
【００２８】
ビット線７０は、ビットコンタクト７５を介してｎ型拡散領域４０と接触している。一方、ワード線３０とｎ型拡散領域は全体としてトランジスタとして機能する。したがって、ビット線７０は、トランジスタと、ＳＮコンタクトプラグ６０を介してキャパシタと電気的に接続した構成を有している。ビット線７０は、キャパシタの電荷の蓄電・放電を制御する機能を有する。
【００２９】
第３絶縁層８０は、第１絶縁層５０と、第２絶縁層７４とを覆うように形成される。また図４に示したＤＲＡＭ１の断面図では既に除去されているが、下部電極１００は、コア絶縁層１５０の内部に形成される（図５参照）。コア絶縁層１５０は、ＤＲＡＭ１が備えるキャパシタの型として使用する絶縁層である。さらに下部電極１００には、ＳＮコンタクトプラグ６０、及び第３絶縁層８０の上面と接触するエッチングストッパー９０が形成されている。下部電極１００を形成する方法については後述する。
【００３０】
図３に示されたエッチングストッパー９０は、下部電極１００を形成する際にコア絶縁層１５０に対する過剰なエッチングを防止するために形成される絶縁層である。したがってエッチングストッパー９０は、コア絶縁層１５０とエッチング選択比の高い材料を用いて形成する。
【００３１】
下部電極１００は、例えば窒化チタンから形成される。また下部電極１００は、支持体の機能を有するサポート層１１０を上部に備えている。サポート層１１０は、コア絶縁層１５０から下部電極１００を形成する際に、下部電極１００の倒壊を防止する機能を有している。また下部電極１００と、サポート絶縁層１１０とは、容量絶縁膜１２０で覆われた構造を有している。さらに容量絶縁膜１２０は、上部電極１３０に覆われた構造を有している。したがって下部電極１００と、上部電極１３０とは容量絶縁膜１２０を介して対向した構成を有するため、全体としてキャパシタとして機能する。
【００３２】
次に、本発明に係る半導体装置の製造方法について説明する。図４は、図１のＡ−Ａ’線に沿って切断したメモリセル領域１１の断面図を示している。図５〜９は、本発明の一実施例に係るＤＲＡＭ１のキャパシタ部の製造方法を示す説明図である。以下、図４〜９を適宜参照しながら本発明の一実施例に係るＤＲＡＭ１のキャパシタを形成する方法について詳細に説明する
【００３３】
図５は、本発明のＤＲＡＭ１に係るＳＮコンタクトプラグ６０と、エッチングストッパー９０と、コア絶縁層１５０と、サポート絶縁層１１０と、を形成する方法を示した説明図である。
【００３４】
まずＳＮコンタクトプラグ６０を形成する。ＳＮコンタクトプラグ６０は、ｎ型拡散層４０と接続されている。またＳＮコンタクトプラグ６０は第１絶縁層５０と、第２絶縁層７４と、第３絶縁層８０と接触するように形成する。
【００３５】
次に、エッチングストッパー９０がＳＮコンタクトプラグ６０を含む全面に形成される。エッチングストッパー９０は、コア絶縁層１５０に対する過剰なエッチングを防止するために形成する層である。したがって、エッチングストッパー９０は、コア絶縁層１５０とのエッチング選択比の高い材料から形成される。例えば、コア絶縁層１５０を二酸化シリコンで形成した場合、エッチングストッパー９０は、窒化ケイ素（Ｓｉ３Ｎ４）から形成できる。
【００３６】
更に、図５に示されているように、コア絶縁層１５０が形成される。コア絶縁層１５０は、下部電極１００を形成するための型となる絶縁層であり、下部電極１００の形成後にウェットエッチングで除去される層である。この例では、コア絶縁層１５０は、ＳＮコンタクトプラグ６０と、第３絶縁層８０を覆うエッチングストッパー９０の上面を覆うように形成される。コア絶縁層１５０は、例えば二酸化ケイ素から形成できる。
【００３７】
次に、コア絶縁層１５０の上部にサポート層１１０が形成される。サポート層１１０は、下部電極１００を形成する際に、下部電極１００の倒壊を防止する機能を有する。またサポート層１１０は、エッチングストッパー９０と同様に、コア絶縁層を二酸化シリコン膜で形成した場合、二酸化シリコンとのエッチング選択比の高い窒化ケイ素から形成できる。
【００３８】
図６は、コア絶縁層１５０と、サポート層１１０にエッチングを行いシリンダ型の溝１６０を形成する方法を示した説明図である。この工程では、例えば、図示しないフォトレジストをマスクとし、サポート層１１０に溝１６０のパターンをフォトリソグラフィーで形成する。そしてＳＮコンタクトプラグ６０の上面が露出するように、サポート層１１０、及びコア絶縁層１５０をドライエッチングによって除去することで、溝１６０を形成する。この時、ＳＮコンタクトプラグ６０の上面を露出させると共に、ＳＮコンタクトプラグ６０に隣接する第２絶縁層７４、及び第３絶縁層８０をエッチングしてビット線７０が露出するようなエキストラホール１７０を形成する。即ち、本発明に係る半導体装置の製造方法は、従来のシリンダ型のキャパシタを使用する半導体装置の製造方法と比べて、大きな直径の溝１６０を形成する。
【００３９】
図７は、溝１６０の内部に保護絶縁膜１８０を形成する方法を示した説明図である。この工程では、溝１６０の側面を覆うと共にエキストラホール１７０を閉塞する保護絶縁層１８０を、例えば原子レベルの厚みの薄膜層を積み重ねるＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。保護絶縁層１８０は、例えば窒化シリコンから形成できる。保護絶縁膜１８０は、露出したビット線７０を覆うように形成されているため、電極層１９０を形成する際にビット線７０と、電極層１９０との短絡を防止することを可能にする。
【００４０】
次にエキストラホール１７０を閉塞した保護絶縁膜１８０に対して、ＳＮコンタクトプラグ６０の上面が露出するようにエッチバックを行う。この時、保護絶縁膜１８０は、ＳＮコンタクトプラグ６０上に均一に形成されているため、従来よりも少ないエッチングで表面の状態を均一に整えることができる。その結果、ＳＮコンタクトプラグ６０の上面からビット線７０までの距離を十分に長く保てるため、下部電極１００の形成時に、ビット線７０と、下部電極１００との短絡を防止できる。
【００４１】
図８は、下部電極を形成する方法を示した図である。ここでは、保護絶縁膜１８０を覆うように電極層１９０を形成する。電極層１９０は、例えば窒化チタンから形成できる。また電極層１９０の一部は、隣接するキャパシタ同士が電気的に接触しないように選択的に除去される。
【００４２】
図９は、ウェットエッチングを行う工程を示している。この工程では、電極層１９０の形成後に、コア絶縁層１５０と、保護絶縁膜１８０とをウェットエッチングによって除去することで、下部電極１００を形成する。ここで、エキストラホール１７０を閉塞した保護絶縁膜１８０は、ウェットエッチングによって除去されずに残っている。したがって、絶縁体である保護絶縁膜１８０がビット線７０を覆っているため、本発明の半導体装置の製造方法に基づいてキャパシタを形成することで、電極層１９０と、ビット線７０との短絡を抑制することができる。
【００４３】
図４を再び参照して、上部電極を形成する工程を説明する。この工程では、まず下部電極１００を覆う容量絶縁膜１２０を形成する。容量絶縁膜１２０は、誘電率の高い絶縁膜を使用して形成することができる。そして、容量絶縁膜１２０を覆う上部電極１３０を形成する。したがって、下部電極１００と、上部電極１３０とは、容量絶縁膜１２０を介して対向する構成を有するため、全体としてキャパシタの機能を有する。
【００４４】
また本発明の半導体装置の製造方法は、キャパシタを形成する際の溝を形成する前に、ビット線を覆う保護絶縁膜を形成しているため、下部電極形成の際におけるビット線と下部電極との短絡を防止できる。本発明は、半導体装置の製造時の歩留りの向上だけでなく、静電容量の大きいキャパシタを有する半導体装置を製造することができる。
【００４５】
上に述べた実施例は、n型拡散層中に２つのワード線を埋設し、２つのトランジスタ、及び２つのトランジスタにそれぞれ接続された２つのキャパシタによって共用するＤＲＡＭについてのみ説明したが、本発明は、何らこれに限定されるものではない。
【符号の説明】
【００４６】
１      ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）
１０      半導体基板
１１      メモリセル領域
１２      周辺回路領域
２０      ＳＴＩ（素子分離領域）
３０      ワード線
３１      バリアメタル
３２      ゼルゲート絶縁膜
４０      ｎ型拡散層
５０      第１絶縁層
６０      ストレージノードコンタクトプラグ（ＳＮコンタクトプラグ）
７０      ビット線
７１      金属層
７２      バリアメタル
７３      金属シリサイド層
７４      第２絶縁層
７５      ビットコンタクト
８０      第３絶縁層
９０      エッチングストッパー
１００      下部電極
１１０      サポート層
１２０      容量絶縁膜
１３０      上部電極
１４０      層間絶縁層
１５０      コア絶縁層
１６０      溝
１７０      エキストラホール
１８０      保護絶縁膜
１９０      電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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