(57)【要約】      （修正有）【課題】高い抵抗比ウィンドウとエンデュランス、抵抗変動が少ない安定な電極を実現する抵抗変化素子を提供する。【解決手段】第１電極１１及び第２電極１５と、酸素及び第１金属を含む抵抗変化層１３と、第２電極１５と抵抗変化層１３との間に配されるとともに、酸素及び第１金属とは異なる第２金属を含み、かつ、比抵抗が１０００μΩ・ｃｍ以下である抵抗層１４と、第１電極１１と抵抗変化層１３との間に配されるとともに、抵抗層１４から抵抗変化層１３へ供給される酸素の第１電極１１への拡散を妨げる特性を有する拡散防止層１２と、を備える。【選択図】図２
2015103601.tif 000002
【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、
酸素及び第１金属を含む抵抗変化層と、
前記第２電極と前記抵抗変化層との間に配されるとともに、酸素及び前記第１金属とは異なる第２金属を含み、かつ、比抵抗が１０００μΩ・ｃｍ以下である抵抗層と、
前記第１電極と前記抵抗変化層との間に配されるとともに、前記抵抗層から前記抵抗変化層へ供給される酸素の前記第１電極への拡散を妨げる特性を有する拡散防止層と、
を備えることを特徴とする抵抗変化素子。
【請求項２】
前記拡散防止層は、前記第１電極の材料よりも共有結合性が強い窒化膜、又は、酸化膜若しくは酸窒化膜であることを特徴とする請求項１記載の抵抗変化素子。
【請求項３】
前記拡散防止層は、Ｓｉ３Ｎ４、ＡｌＮ、ＢＮ、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯＮ、ＡｌＯＮ、ＳｉＡｌＯＮのいずれか１つ以上の材料よりなることを特徴とする請求項２記載の抵抗変化素子。
【請求項４】
前記抵抗層は、前記抵抗変化層に対して酸素配給源として機能する金属酸化膜であることを特徴とする請求項１乃至３のいずれか一に記載の抵抗変化素子。
【請求項５】
前記抵抗層は、ＲｕＯ２、ＩｒＯ２、ＶＯ２、ＣｏＯ２、ＭｏＯ２、ＷＯ２のいずれか１つ以上の材料よりなることを特徴とする請求項４記載の抵抗変化素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子に関する。
【背景技術】
【０００２】
自身に電圧を印加する（電流を流す）ことに応じて自身の抵抗値を変化させる抵抗変化素子が知られている。抵抗変化素子は、電圧の印加によって抵抗値が可逆的に変化する性質を有し、抵抗値に対応したデータを不揮発的に記憶することが可能であることから、不揮発性半導体記憶装置において用いられている。
【０００３】
例えば、特許文献１においては、第１電極と第２電極との間に抵抗変化層、及び、第２電極と接する低抵抗層（抵抗層）を挟持して構成される可変抵抗素子（抵抗変化素子）が開示されている。この低抵抗層は、抵抗変化層（例えば、ＨｆＯｘ；ｘ＜２）を構成する金属酸化物に含まれる金属元素と同一の金属元素を含む酸化物（例えば、ＨｆＯｘ-δ；δ＞０）であり、かつ、その抵抗値が抵抗変化層より低くなるように低抵抗化する処理がされている。低抵抗化する処理では、低抵抗層が抵抗変化層よりも酸素が不足するような処理が行われ、例えば、金属ターゲット（例えば、Ｈｆターゲット）を用いてＡｒとＯ２の混合ガスをスパッタガスとして用いたリアクティブスパッタ法においてスパッタガス中の酸素分圧比を低くすることによって、低抵抗層を抵抗変化層よりも酸素不足にしている。
【０００４】
特許文献１に記載の抵抗変化素子は、第２電極を基準にして第１電極が負電圧となるようにパルスを印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準にして第１電極が正電圧となるパルスを印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。ここで、このような抵抗変化素子の抵抗変化に際しては、抵抗変化層から酸素イオンが低抵抗層に移動することによって抵抗変化層が低抵抗化し、一方、低抵抗層から引き抜かれた酸素イオンが抵抗変化層に取り込まれることによって抵抗変化層が高抵抗化すると考えられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−７９９３０号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
特許文献１に記載の可変抵抗素子においては、抵抗変化時に酸素イオンの移動によって低抵抗層の導電性まで変わってしまうという問題がある。特許文献１に記載の可変抵抗素子において、セット／リセットの書き替えを行うための酸素イオンの移動が発生すると、必然的に隣り合わせのメモリセルの低抵抗層にも酸素イオンの移動が及ぶ。低抵抗層は、抵抗変化層を構成する金属酸化物と同一の金属元素の酸化物であるため、抵抗変化層より酸素濃度を低減して（酸素欠損濃度を高めて）低抵抗にしていても、酸素イオンが出入りすると一定の導電性の変化が生じるのは避けられない。特に、酸素イオンが低抵抗層内に移動してきた場合の高抵抗化するリスクの高いことが大きな問題であり、最悪の場合、低抵抗層が電極伝導体としての役目を失う。実際、特許文献１の記載から低抵抗層の比抵抗を計算すると、５×１０３Ω・ｃｍとかなり高い。
【０００８】
また、絶縁性酸化物に対して意図的に導電性を与えた物質中に、酸素イオンが侵入すると、酸化する方向には進みやすいが、還元する方向には進みにくい。読み出し信号の確保のためにも、このようなセット／リセット動作で低抵抗層の導電性が変動しないことが望ましいが、特許文献１に記載の可変抵抗素子では、低抵抗層の導電性が変動しやすく、特に高抵抗化しやすいため、スイッチングサイクルを繰り返しているうちに電極としての機能が劣化する。
【０００９】
また、特許文献１に記載の可変抵抗素子では、エンデュランス（書き替え回数）にも影響がある。繰り返しこのような酸素イオンの移動が発生すると、抵抗変化層と低抵抗層において初期にあった酸素量若しくは分布の不連続な差が均されてしまい、徐々に抵抗比ウィンドウが狭くなってエンデュランスが悪化する。
【００１０】
また、特許文献１に記載の可変抵抗素子では、本来、絶縁体である材料に手を加えて低抵抗化して低抵抗層としているので、熱や酸化還元ガスに対して影響を受けやすく、可変抵抗素子を製作した後の半導体プロセスによって特性の変化を受けやすい。特に、半導体プロセスの中には強い酸化ダメージを与えるプロセス（例えば、アニール等）があり、このようなプロセスにより低抵抗層が高抵抗化してしまう可能性がある。
【００１１】
さらに、可変抵抗素子中の酸素の移動は第１電極に対しても発生する。これに対して、特許文献１では何ら対策がなされていない。
【００１２】
本発明の主な課題は、高い抵抗比ウィンドウとエンデュランス、抵抗変動が少ない安定な電極を実現する抵抗変化素子を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一視点においては、抵抗変化素子において、第１電極及び第２電極と、酸素及び第１金属を含む抵抗変化層と、前記第２電極と前記抵抗変化層との間に配されるとともに、酸素及び前記第１金属とは異なる第２金属を含み、かつ、比抵抗が１０００μΩ・ｃｍ以下である抵抗層と、前記第１電極と前記抵抗変化層との間に配されるとともに、前記抵抗層から前記抵抗変化層へ供給される酸素の前記第１電極への拡散を妨げる特性を有する拡散防止層と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、下部電極となるコンタクトプラグ１１と抵抗変化層１３との間に拡散防止層１２を設けることで、酸素は抵抗変化層１３に留まるとともに高濃度に濃縮されるので、抵抗値が上がりやすくなり、抵抗比ウィンドウが拡大し、エンデュランスを高くすることができる。また、本発明によれば、拡散防止層１２を設けることで、従来技術よりも、酸素が下部電極となるコンタクトプラグ１１に拡散しないので、酸素の分布が狭くなり、下部電極となるコンタクトプラグ１１の抵抗バラツキを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る抵抗変化素子を含むメモリセルの構成の一例を模式的に示した断面図である。
【図２】本発明の一実施形態に係る抵抗変化素子の構成の一例を模式的に示した断面図である。
【図３】本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【図４】本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【発明を実施するための形態】
【００１６】
本発明の一実施形態に係る抵抗変化素子について図面を用いて説明する。図３は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【００１７】
半導体記憶装置２０は、メモリ回路を備えた半導体チップである。半導体記憶装置２０は、メモリ回路として、複数のＢａｎｋ０〜１に区分されたメモリセルアレイ３０、各Ｂａｎｋ０〜１に付随するロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６を有する。また、半導体記憶装置２０は、メモリ回路の周辺に形成される周辺回路を有する。半導体記憶装置２０は、周辺回路として、ロウアドレスバッファ３７と、アレイコントロール回路３８と、フェーズカウンタ３９と、制御ロジック回路４０と、コマンドレジスタ４１と、ステータスレジスタ４２と、コマンドディテクタ４３と、Ｉ／Ｏコントロール回路４４と、カラムアドレスバッファ４５と、アドレスレジスタ４６と、トランジスタ４７と、を有する。なお、図３の例では、２個のＢａｎｋ０〜１が設けられているが、Ｂａｎｋ数は特に制約されない。また、図示していないが、半導体記憶装置２０には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
【００１８】
メモリセルアレイ３０は、複数のメモリセルＭＣが行方向及び列方向に配列して設けられた回路である。メモリセルアレイ３０には、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬと、他方向に延在しかつ一方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬは、ロウデコーダ３１に電気的に接続されている。各ビット線ＢＬは、センスアンプ３２に電気的に接続されている。メモリセルアレイ３０及びメモリセルＭＣの詳細については、後述する。
【００１９】
ロウデコーダ３１は、アレイコントロール回路３８及びロウアドレスバッファ３７からの信号に基づいて、対応するワード線ＷＬを活性化して、ワード線ＷＬを介してメモリセルアレイ３０におけるロウ（行）アドレスを選択する回路である。
【００２０】
センスアンプ３２は、アレイコントロール回路３８からの信号に基づいて、メモリセルアレイ３０からビット線ＢＬを介して読み出されたデータの電位を増幅する回路である。センスアンプ３２は、電位増幅されたデータをデータレジスタ３５及び判定レジスタ３４に向けて出力する。
【００２１】
ライトアンプ３３は、アレイコントロール回路３８からの信号に基づいて、データレジスタ３５からのデータの電位を増幅する回路である。ライトアンプ３３は、電位増幅されたデータを、選択されたビット線ＢＬを介してメモリセルアレイ３０及び判定レジスタ３４に向けて出力する。
【００２２】
判定レジスタ３４は、アレイコントロール回路３８からの信号に基づいて、ライトアンプ３３における書き込みデータと、センスアンプ３２における読み出しデータと、を比較することによりパスかフェイルかを判定（ベリファイ動作）するレジスタである。判定レジスタ３４がフェイルを検出した場合、メモリセルアレイ３０への再書き込みが行われ、全てのセルがパスするまで、再書き込み、読み出しのループが繰り返される。
【００２３】
データレジスタ３５は、データを保持するレジスタである。データレジスタ３５は、Ｉ／Ｏコントロール回路４４との間でデータのやり取りをする。データレジスタ３５は、Ｉ／Ｏコントロール回路４４又はセンスアンプ３２からのデータを保持する。データレジスタ３５は、書き込み時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをライトアンプ３３に向けて出力する。データレジスタ３５は、読み出し時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをＩ／Ｏコントロール回路４４に向けて出力する。
【００２４】
カラムデコーダ３６は、アレイコントロール回路３８及びカラムアドレスバッファ４５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ３０におけるカラム（列）アドレスを選択する回路である。
【００２５】
ロウアドレスバッファ３７は、アドレスレジスタ４６からのアドレスのうちロウアドレスを保持するバッファである。ロウアドレスバッファ３７は、保持されたロウアドレスをロウデコーダ３１に向けて出力する。
【００２６】
アレイコントロール回路３８は、制御ロジック回路４０及びフェーズカウンタ３９からの信号に基づいて、ロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６のそれぞれの動作を制御する回路である。アレイコントロール回路３８は、ロウデコーダ３１にワード線選択信号を供給し、カラムデコーダ３６にビット線選択信号を供給し、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、及び、データレジスタ３５に対しての各種制御信号を供給する。
【００２７】
フェーズカウンタ３９は、アレイコントロール回路３８におけるアクセス対象のフェーズを制御するためのカウンタである。
【００２８】
制御ロジック回路４０は、各種制御信号を周辺回路に向けて出力するロジック回路である。制御ロジック回路４０は、コマンドディテクタ４３及びコマンドレジスタ４１からの信号に基づいて、各種制御信号をアレイコントロール回路３８、ステータスレジスタ４２、及び、トランジスタ４７に向けて出力する。制御ロジック回路４０は、アレイコントロール回路３８との間で信号のやり取りを行なう。
【００２９】
コマンドレジスタ４１は、Ｉ／Ｏコントロール回路４４からのコマンドを保持するレジスタである。コマンドレジスタ４１は、保持されたコマンドを制御ロジック回路４０に向けて出力する。
【００３０】
ステータスレジスタ４２は、制御ロジック回路４０からのステータス信号を保持するレジスタである。ステータスレジスタ４２は、保持されたステータス信号をＩ／Ｏコントロール回路４４に向けて出力する。ここで、ステータス信号は、書き込みのパス、フェイル等の状態を示す情報である。
【００３１】
コマンドディテクタ４３は、コマンド（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、／ＷＰ）が入力される回路である。
【００３２】
ここで、／ＣＥは、デバイス選択信号であり、例えば、リード状態でＨｉｇｈとするとスタンバイモードとなる。
【００３３】
また、ＣＬＥは、コマンドをデバイス内部のコマンドレジスタ４１への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＣＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがコマンドとしてコマンドレジスタ４１に取り込まれる。
【００３４】
また、ＡＬＥは、アドレス、データをデバイス内部のアドレスレジスタ４６、データレジスタ３５への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＡＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがアドレスデータとしてアドレスレジスタ４６に取り込まれる。また、ＡＬＥをＬｏｗとすることによりＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータが入力データとしてデータレジスタ３５に取り込まれる。
【００３５】
また、／ＷＥは、ＩＯ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）からのデータをデバイス内部に取り込むための書き込み信号である。
【００３６】
また、／ＲＥは、データを出力（シリアル出力）させる信号である。
【００３７】
また、／ＷＰは、書き込み、消去動作を禁止しデータを保護するための制御信号である。通常、／ＷＰ＝Ｈｉｇｈとし、電源投入遮断時等に、／ＷＰ＝Ｌｏｗとする。
【００３８】
Ｉ／Ｏコントロール回路４４は、コマンド、アドレス、及び、データの入出力を制御する回路である。Ｉ／Ｏコントロール回路４４は、外部に対してＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）を介してコマンド、アドレス、及び、データのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、入力されたコマンドをコマンドレジスタ４１に向けて出力する。Ｉ／Ｏコントロール回路４４は、入力されたアドレスをアドレスレジスタ４６に向けて出力する。Ｉ／Ｏコントロール回路４４は、データレジスタ３５との間でデータのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、コマンドディテクタ４３及びステータスレジスタ４２からの信号に基づいて、コマンド、アドレス、及び、データの入出力を制御する。
【００３９】
ここで、Ｉ／Ｏ１〜８は、アドレス、コマンド、データを入出力する端子（ポート）である。
【００４０】
カラムアドレスバッファ４５は、アドレスレジスタ４６からのアドレスのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ４５は、保持されたカラムアドレスをカラムデコーダ３６に向けて出力する。
【００４１】
アドレスレジスタ４６は、Ｉ／Ｏコントロール回路４４からのアドレスを保持するレジスタである。アドレスレジスタ４６は、保持されたアドレスのうちロウアドレスをロウアドレスバッファ３７に向けて出力する。アドレスレジスタ４６は、保持されたアドレスのうちカラムアドレスをカラムアドレスバッファ４５に向けて出力する。
【００４２】
トランジスタ４７は、オープンドレイン構成のｎＭＯＳトランジスタである。トランジスタ４７のゲートは制御ロジック回路４０に接続されている。トランジスタ４７のソースは、グランドに接続されている。トランジスタ４７のドレインは、内部状態通知信号ＲＹ／ＢＹの出力端子と接続されている。トランジスタ４７のゲートは、プログラム・消去・リード動作時等の動作実行中、Ｈｉｇｈ電位とされる。トランジスタ４７のゲートは、ターンオン（導通）し、ＲＹ／ＢＹ＝Ｌｏｗ（Ｂｕｓｙ）となり、動作が完了すると、Ｌｏｗ電位とされ、ＲＹ／ＢＹが電源電位にプルアップされ、ＲＹ／ＢＹ＝Ｈｉｇｈ（Ｒｅａｄｙ）となる。
【００４３】
ここで、ＲＹ／ＢＹは、デバイスの内部状態を外部に通知するための信号である。
【００４４】
図４は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【００４５】
メモリセルアレイ（図３の３０）は、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線（図３のＷＬ、図４のＷＬ０〜ＷＬ５）と、他方向に延在しかつ一方向に並んだ複数のビット線（図３のＢＬ、図４のＢＬ０〜ＢＬ２）と、ワード線及びビット線の各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬ０〜ＷＬ５は、ロウデコーダ（図３の３１）によって制御される。ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ（図３の３６）によって制御される。メモリセルＭＣは、１つのＭＯＳトランジスタ１９を有し、ＭＯＳトランジスタ１９のソースが共通ソース線（図示せず）を介してグランドに電気的に接続され、ＭＯＳトランジスタ１９のゲートが対応するワード線ＷＬ０〜ＷＬ５に電気的に接続され、ＭＯＳトランジスタ１９のドレインが抵抗変化素子２１を介して対応するビット線ＢＬ０〜ＢＬ２に電気的に接続されている。
【００４６】
図１は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルの構成の一例を模式的に示した断面図である。
【００４７】
メモリセル（図３、図４のＭＣ）は、選択素子となるＭＯＳトランジスタ１９と、記録素子となる抵抗変化素子２１と、を有する。メモリセルでは、ｐ型の半導体基板１（例えば、ｐ型シリコン基板）を有する。半導体基板１は、所定の深さの溝１ａを有する。溝１ａは、主面に対し垂直方向から見て網目状に形成されている。溝１ａには、ＳＴＩ（Shallow Trench Isolation）型の絶縁膜２（例えば、シリコン酸化膜）が埋め込まれている。ＭＯＳトランジスタ１９のチャネル領域となる部分の半導体基板１上には、ゲート絶縁膜３（例えば、シリコン酸化膜）を介して、ＭＯＳトランジスタ１９のゲートとなるワード線４（例えば、ポリシリコン；図３のＷＬ、図４のＷＬ０〜ＷＬ５）が形成されている。ワード線４及びゲート絶縁膜３の側面の両側には、サイドウォール絶縁膜５（例えば、シリコン酸化膜）が形成されている。ＭＯＳトランジスタ１９のチャネル領域となる部分の半導体基板１の両側には、ＭＯＳトランジスタ１９のソース／ドレインとなるｎ型の拡散領域６ａ、６ｂ（例えば、リンイオン拡散領域）が形成されている。
【００４８】
ＭＯＳトランジスタ１９及び絶縁膜２上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されている。層間絶縁膜７には、拡散領域６ａに通ずる下穴が形成されており、当該下穴にコンタクトプラグ８（例えば、タングステン）が埋め込まれている。コンタクトプラグ８を含む層間絶縁膜７上の所定の位置には、コンタクトプラグ８と電気的に接続されたソース線９（例えば、銅）が形成されている。ソース線９は、グランドと電気的に接続される。
【００４９】
ソース線９を含む層間絶縁膜７上には、層間絶縁膜１０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１０及び層間絶縁膜７には、拡散領域６ｂに通ずる下穴が形成されており、当該下穴にコンタクトプラグ１１（例えば、ＴｉＮ）が埋め込まれている。コンタクトプラグ１１を含む層間絶縁膜１０上の所定の位置には、下から順に拡散防止層１２（例えば、Ｓｉ３Ｎ４）、抵抗変化層１３（例えば、ＨｆＯｘ）、抵抗層１４（例えば、ＭｏＯ２）、上部電極１５（例えば、Ｔａ）がこの順に積層している。コンタクトプラグ１１、拡散防止層１２、抵抗変化層１３、抵抗層１４、及び上部電極１５は、抵抗変化素子２１となる。なお、抵抗変化素子２１の詳細な構成は、後述する。
【００５０】
抵抗変化素子２１を含む層間絶縁膜１０上には、層間絶縁膜１６（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１６には、上部電極１５に通ずる下穴が形成されており、当該下穴にコンタクトプラグ１７（例えば、ＴｉＮ）が埋め込まれている。コンタクトプラグ１７を含む層間絶縁膜１６上の所定の位置には、コンタクトプラグ１７と電気的に接続されたビット線１８（例えば、銅）が形成されている。ビット線１８は、カラムデコーダ（図３の３６）と電気的に接続される。
【００５１】
図２は、本発明の一実施形態に係る抵抗変化素子の構成の一例を模式的に示した断面図である。
【００５２】
抵抗変化素子２１は、抵抗変化層１３を２つの電極（下部電極となるコンタクトプラグ１１、上部電極１５）で挟んだ構成となっている。抵抗変化素子２１は、抵抗変化層１３とコンタクトプラグ１１との間において、抵抗変化層１３からコンタクトプラグ１１への酸素の拡散を防止する拡散防止層１２が介在している。抵抗変化素子２１は、抵抗変化層１３と上部電極１５との間において、１０００μΩ・ｃｍ以下の導電性を有する金属酸化物によって構成された抵抗層１４が介在している。
【００５３】
下部電極となるコンタクトプラグ１１には、例えば、半導体装置においてよく用いられる導電性膜のＴｉＮを用いることができる。
【００５４】
拡散防止層１２は、下部電極となるコンタクトプラグ１１と抵抗変化層１３との間に配され、コンタクトプラグ１１及び抵抗変化層１３のそれぞれと接合する。拡散防止層１２は、抵抗変化層１３から下部電極となるコンタクトプラグ１１に酸素の拡散を抑制する酸素ストッパとして機能する。拡散防止層１２には、抵抗変化層１３中の酸素に対する酸素バリア性を有する材料を用いることができ、酸素を含まないか、もしくは酸素を受け入れにくい材料を用いることができる。そのような材料は絶縁体である場合が多いので、そういう場合には１ｎｍ前後（０．５ｎｍ以上かつ１．５ｎｍ以下）の極薄膜とする。そうすれば、電子はトンネルするので電流が流れることが可能である。これにより、下部電極となるコンタクトプラグ１１に酸素が流出入することはなく、かつ、電子は通る。これは、特にリセット時に重要となる。リセット時に下部電極となるコンタクトプラグ１１に酸素が流出してしまうということは、抵抗変化層１３から酸素の一部が抜けるということであり、リセット抵抗が上がらないことを意味する。
【００５５】
拡散防止層１２には、窒化膜を用いることができ、例えば、下部電極となるコンタクトプラグ１１のＴｉＮよりも共有結合性が強い窒化膜（例えば、Ｓｉ３Ｎ４、ＡｌＮ、ＢＮ等、複層でも可）が望ましい。また、拡散防止層１２には、完全に酸化した酸化物を用いることができ、例えば、共有結合性の酸化膜（例えば、ＳｉＯ２、Ａｌ２Ｏ３等、複層でも可）が望ましい。完全に酸化した酸化膜は、新たに酸素イオンを受け入れにくく、また、原子間の結合が強いので、酸素イオンを抵抗変化層１３に与えにくい。また、拡散防止層１２には、酸窒化膜を用いることができ、例えば、共有結合性の酸窒化膜（例えば、ＳｉＯＮ、ＡｌＯＮ、ＳｉＡｌＯＮ等、複層でも可）が望ましい。例えば、Ｓｉ３Ｎ４（エネルギーバンドギャップ約５ｅＶ）、ＡｌＮ（約６ｅＶ）、ＢＮ（約６ｅＶ）、ＳｉＯ２（約９ｅＶ）等を用いることができる。拡散防止層１２の膜厚は、１ｎｍ前後（０．５ｎｍ以上かつ１．５ｎｍ以下）とすることができる。
【００５６】
抵抗変化層１３は、拡散防止層１２と抵抗層１４との間に配され、拡散防止層１２及び抵抗層１４のそれぞれと接合する。抵抗変化層１３は、酸素及び金属を含む材料が用いられ、例えば、ＨｆＯｘ（ｘ＜２）を用いることができる。抵抗変化層１３は、ＨｆＯ２ターゲットに対してＡｒスパッタガスのみを用いることで、酸素が不足気味の（酸素欠損がある）ＨｆＯｘ（ｘ＜２）を作製することができる。抵抗変化層１３の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であり、好ましくは２ｎｍ以上かつ３ｎｍ以下である。１０ｎｍを超えるとフォーミング電圧が高すぎ、１ｎｍ未満では抵抗率一定の組成範囲から外れやすくなる。
【００５７】
抵抗層１４は、抵抗変化層１３と上部電極１５との間に配され、抵抗変化層１３及び上部電極１５のそれぞれと接合する。抵抗層１４には、１０００μΩ・ｃｍ以下の導電性を有する金属酸化物を用いることができ、好ましくは１００μΩ・ｃｍ以下の導電性を有する金属酸化物である。金属酸化物でも高い導電性を有する材料があり、そのような金属酸化物は、酸素の増減に対しても比較的安定であり、抵抗層１４に適している。また、そのような金属酸化物は、抵抗変化層１３からの酸素の流入に対する十分な耐性と、抵抗変化層１３への酸素配給性能とを有するというメリットがあり、酸素リザーバとして機能する抵抗層１４に適している。抵抗層１４は、特に、セット動作時に酸素が注入されても高抵抗化しないことが重要である。つまり、抵抗層１４は、抵抗変化動作において、上部電極１５側に酸素が注入されても、（１）最初から酸素を大量に含有するので電極としての役割を失わず、（２）大量の酸素を含有するため酸素量の変化に対して導電性の変化が極めて小さく、（３）抵抗変化層１３に酸素が移動する際に十分な酸素配給源として機能する。
【００５８】
抵抗層１４には、例えば、強誘電体材料の電極として使用されるＲｕＯ２、ＩｒＯ２等を用いることができる。ペロブスカイト酸化物強誘電体は電極反転を繰り返すと酸素が抜けて劣化するのに対し、ＲｕＯ２、ＩｒＯ２等の材料は酸素を適宜補い劣化が抑えられる。ＲｕＯ２、ＩｒＯ２等の比抵抗は１００μΩ・ｃｍ以下であり、特許文献１の低抵抗層の５×１０３Ω・ｃｍより桁違いに低く、かつ、酸素の変動に対して導電性の変化は小さい。また、ＲｕＯ２、ＩｒＯ２等は熱安定性や拡散バリア性も高く、半導体プロセスを経ても特性の変化は生じない。もっともＲｕＯ２、ＩｒＯ２等は高価な材料でもある。また、抵抗層１４には、例えば、安価な材料として、ＶＯ２、ＣｏＯ２、ＭｏＯ２、ＷＯ２等を用いることができる。ＶＯ２、ＣｏＯ２、ＭｏＯ２、ＷＯ２等の材料は、比抵抗が１００〜１０００μΩ・ｃｍとＲｕＯ２、ＩｒＯ２等の比抵抗よりもやや高いが、特許文献１の低抵抗層の比抵抗よりもきわめて低い。材料としてはＭｏＯ２が最も扱いやすい。ＭｏＯ２も５００℃以下の半導体プロセスに対しては安定的である。ＭｏＯ２は、スパッタ法により、ＭｏターゲットにＡｒ＋Ｏ２ガス雰囲気でＲＦ（radio frequency）スパッタリングにより形成できる。抵抗層１４の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であり、好ましくは２ｎｍ以上かつ３ｎｍ以下である。１０ｎｍを超えると抵抗変化層１３の組成に影響を与えやすくなり、１ｎｍ未満では抵抗変化層１３から酸素が侵入した場合に抵抗率一定の組成範囲から外れやすくなる。
【００５９】
上部電極１５には、例えば、Ｔａを用いることができる。上部電極１５は、例えば、ＴａターゲットをＤＣ（Direct Current）スパッタリングにより成膜することができる。上部電極１５の膜厚は、１５ｎｍ以上かつ２５ｎｍ以下である。
【００６０】
以上のような抵抗変化素子２１は、上部電極１５を基準にして下部電極となるコンタクトプラグ１１に負電圧となるパルスを印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、上部電極１５を基準にして下部電極となるコンタクトプラグ１１に正電圧となるパルスを印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。このような抵抗変化は、少なくとも酸素元素が絡む現象であり、抵抗変化層１３に対する酸素の増減によって発生する。例えば、抵抗変化層１３がｎ型金属酸化物の場合、酸素が抜けることで導電性が上がり、酸素が注入されることで絶縁性が上がる。酸素の増減は、抵抗変化素子２１の両電極１１、１５に電圧をかけることで負イオンの酸素が移動して起こる。したがって、セット時には酸素イオンのいくらかは上部電極１５側に移動し、リセット時は下部電極となるコンタクトプラグ１１側に移動する。
【００６１】
なお、半導体記憶装置（図３の２０）の製造方法については、抵抗変化素子２１における拡散防止層１２及び抵抗層１４以外の部分については、従来技術と同様な製造方法とすることができる。また、抵抗変化素子２１の形状加工については、下部電極となるコンタクトプラグ１１が露出する面の上に拡散防止層１２、抵抗変化層１３、抵抗層１４、上部電極１５までを連続して形成した後、半導体プロセスにおける写真製版と加工技術によって、図１のようにコンタクトプラグ１１、拡散防止層１２、抵抗変化層１３、抵抗層１４、上部電極１５が電気的に接続される構造を形成することができる。拡散防止層１２は、ＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical Vapor Deposition）法により成膜することができる。また、抵抗層１４は、ＲＦ（Radio Frequency）スパッタリングにより成膜することができる。
【００６２】
実施形態によれば、下部電極となるコンタクトプラグ１１と抵抗変化層１３との間に拡散防止層１２を設けることで、酸素は抵抗変化層１３に留まるとともに高濃度に濃縮されるので、抵抗値が上がりやすくなり、抵抗比ウィンドウが拡大し、エンデュランスを高くすることができる。また、実施形態によれば、拡散防止層１２を設けることで、従来技術よりも、酸素が下部電極となるコンタクトプラグ１１に拡散しないので、酸素の分布が狭くなり、下部電極となるコンタクトプラグ１１の抵抗バラツキを低減することができる。さらに、実施形態１によれば、セット／リセット動作に対して十分なマージンが可能になり、チップの歩留まり、及び性能を高くすることができる。
【００６３】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００６４】
（付記）
本発明の一視点においては、抵抗変化素子において、第１電極及び第２電極と、酸素及び第１金属を含む抵抗変化層と、前記第２電極と前記抵抗変化層との間に配されるとともに、酸素及び前記第１金属とは異なる第２金属を含み、かつ、比抵抗が１０００μΩ・ｃｍ以下である抵抗層と、前記第１電極と前記抵抗変化層との間に配されるとともに、前記抵抗層から前記抵抗変化層へ供給される酸素の前記第１電極への拡散を妨げる特性を有する拡散防止層と、を備えることを特徴とする。
【００６５】
本発明の前記抵抗変化素子において、前記拡散防止層は、前記第１電極の材料よりも共有結合性が強い窒化膜、又は、酸化膜若しくは酸窒化膜であることが好ましい。共有結合性の強弱は、例えば、膜を構成する異元素間の電気陰性度の差を尺度とすればよい。構成元素が３つ以上の場合は、その中の2つの元素のすべての組み合わせでの電気陰性度の差のうち、もっとも大きいものを共有結合性の強弱の尺度とすれば良い。電気陰性度の差が小さいほうが、共有結合性が高いということになる。
【００６６】
本発明の前記抵抗変化素子において、前記拡散防止層は、Ｓｉ３Ｎ４、ＡｌＮ、ＢＮ、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯＮ、ＡｌＯＮ、ＳｉＡｌＯＮのいずれか１つ以上の材料よりなることが好ましい。
【００６７】
本発明の前記抵抗変化素子において、前記抵抗層は、前記抵抗変化層に対して酸素配給源として機能する金属酸化膜であることが好ましい。
【００６８】
本発明の前記抵抗変化素子において、前記抵抗層は、ＲｕＯ２、ＩｒＯ２、ＶＯ２、ＣｏＯ２、ＭｏＯ２、ＷＯ２のいずれか１つ以上の材料よりなることが好ましい。
【００６９】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【００７０】
１  半導体基板
１ａ  溝
２  絶縁膜
３  ゲート絶縁膜
４  ワード線
５  サイドウォール絶縁膜
６ａ、６ｂ  拡散領域
７  層間絶縁膜
８  コンタクトプラグ
９  ソース線
１０  層間絶縁膜
１１  コンタクトプラグ（下部電極、第１電極）
１２  拡散防止層
１３  抵抗変化層
１４  抵抗層
１５  上部電極（第２電極）
１６  層間絶縁膜
１７  コンタクトプラグ
１８  ビット線
１９  ＭＯＳトランジスタ
２０  半導体記憶装置
２１  抵抗変化素子
３０  メモリセルアレイ
３１  ロウデコーダ
３２  センスアンプ
３３  ライトアンプ
３４  判定レジスタ
３５  データレジスタ
３６  カラムデコーダ
３７  ロウアドレスバッファ
３８  アレイコントロール回路
３９  フェーズカウンタ
４０  制御ロジック回路
４１  コマンドレジスタ
４２  ステータスレジスタ
４３  コマンドディテクタ
４４  Ｉ／Ｏコントロール回路
４５  カラムアドレスバッファ
４６  アドレスレジスタ
４７  トランジスタ
ＷＬ、ＷＬ０〜ＷＬ５  ワード線
ＢＬ、ＢＬ０〜ＢＬ２  ビット線
ＭＣ  メモリセル
【図１】
2015103601.tif 000003
【図２】
2015103601.tif 000004
【図３】
2015103601.tif 000005
【図４】
2015103601.tif 000006