(57)【要約】【課題】より信頼性の高い記録動作を実現するとともに、素子基板のサイズの削減や、構成の簡素化を図った素子基板とこれを用いた記録ヘッドとその記録ヘッドを搭載した記録装置を提供することである。【解決手段】１つの基準電圧で複数のパルスを生成するためにランプ波の傾きを変える。ランプ波の傾きはＤＡＣの抵抗を可変とすることの他に、ミラー比を可変、コンパレータの容量を可変とすることで実現できる。【選択図】  図１２
2015009529.tif 000002
【特許請求の範囲】
【請求項１】
複数の記録素子と、
前記複数の記録素子に対応して備えられ前記複数の記録素子を駆動する複数の駆動素子と、
１つの基準電圧と２つのランプ波とを入力してダブルパルスを生成し、前記ダブルパルスを前記複数の駆動素子に印加して前記複数の駆動素子を駆動する駆動回路とを有し、
前記駆動回路は、
前記１つの基準電圧と前記２つのランプ波それぞれとを生成する生成回路と、
前記１つの基準電圧と前記２つのランプ波それぞれとを比較する比較回路とを有し、
傾きの異なるランプ波を用いることにより、前記比較回路における比較の結果からパルス幅の異なる複数のダブルパルスを生成することを特徴とする素子基板。
【請求項２】
前記ダブルパルスはプレパルスとインターバル時間とメインパルスとから構成され、
前記複数のダブルパルスにおいて、前記プレパルスの幅と前記インターバル時間と前記メインパルスの幅とのトータル時間は一定であることを特徴とする請求項１に記載の素子基板。
【請求項３】
前記生成回路は、デジタル／アナログ変換器であり、
前記デジタル／アナログ変換器は、
複数のカレントミラー回路と、
前記複数のカレントミラー回路それぞれの出力に直列に接続され、前記複数のカレントミラー回路からの出力をＯＮ／ＯＦＦする複数のスイッチと、
前記複数のスイッチを並列に接続し、前記複数のスイッチをＯＮ／ＯＦＦすることで異なる電圧を出力する出力部とを有し、
前記出力部は、
互いに抵抗値の異なる複数の抵抗と、
前記複数の抵抗それぞれに直列に接続された複数のスイッチとを有し、
前記出力部の複数のスイッチをＯＮ／ＯＦＦすることで前記ランプ波の傾きを異ならせることを特徴とする請求項２に記載の素子基板。
【請求項４】
前記生成回路は、デジタル／アナログ変換器であり、
前記デジタル／アナログ変換器は、
複数のカレントミラー回路と、
前記複数のカレントミラー回路それぞれの出力に直列に接続され、前記複数のカレントミラー回路からの出力をＯＮ／ＯＦＦする複数のスイッチと、
前記複数のスイッチを並列に接続し、前記複数のスイッチをＯＮ／ＯＦＦすることで異なる電圧を出力する出力部と、
前記複数のカレントミラー回路に電流を供給する電流源と、
前記電流源に接続され、互いにミラー比が異なる別の複数のカレントミラー回路と、    前記別の複数のカレントミラー回路それぞれに接続された別の複数のスイッチとを有し、
前記別の複数のスイッチをＯＮ／ＯＦＦすることで前記ランプ波の傾きを異ならせることを特徴とする請求項２に記載の素子基板。
【請求項５】
前記比較回路は、
前記基準電圧を記憶する第１のコンデンサと、
前記第１のコンデンサに対して直列に接続される、互いに容量の異なる複数の第２のコンデンサと、
前記複数の第２のコンデンサそれぞれに直列に接続された複数のスイッチとを有し、
前記複数のスイッチをＯＮ／ＯＦＦすることで前記ランプ波の傾きを異ならせることを特徴とする請求項２に記載の素子基板。
【請求項６】
前記生成手段は、
前記プレパルスを生成するために用いるランプ波と前記メインパルスを生成するために用いるランプ波とが共に、時間とともに立ち上がる波形をもつように生成することを特徴とする請求項２に記載の素子基板。
【請求項７】
前記生成手段は、
前記プレパルスを生成するために用いるランプ波が時間とともに立ち上がる波形をもつように生成する一方、前記メインパルスを生成するために用いるランプ波とが時間とともに立ち下がる波形をもつように生成することを特徴とする請求項２に記載の素子基板。
【請求項８】
前記生成手段は、
前記プレパルスを生成するために用いるランプ波の立ち下がりと前記メインパルスを生成するために用いるランプ波の立ち上がりとの間がないように前記２つのランプ波を生成することを特徴とする請求項２に記載の素子基板。
【請求項９】
前記複数の記録素子は、時分割駆動のために互いに近傍に配置される複数の記録素子から構成される複数のグループに分割され、
前記複数のグループそれぞれに、前記比較回路が１つずつ備えられることを特徴とする請求項１乃至８のいずれか１項に記載の素子基板。
【請求項１０】
前記複数の記録素子それぞれにインクを供給するインク供給口をさらに有することを特徴とする請求項１乃至９のいずれか１項に記載の素子基板。
【請求項１１】
請求項１０に記載の素子基板を複数、前記複数の記録素子の配列方向に配置して記録媒体の幅に対応した記録幅としたフルライン記録ヘッドを構成することを特徴とする記録ヘッド。
【請求項１２】
前記フルライン記録ヘッドは、インクを吐出して記録媒体に記録を行うインクジェット記録ヘッドであることを特徴とする請求項１１に記載の記録ヘッド。
【請求項１３】
請求項１２に記載の記録ヘッドを用いて記録を行う記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子基板、記録ヘッド及び記録装置に関し、特に、例えば、素子基板を組み込んだインクジェット方式に従って記録を行うフルライン記録ヘッド及びこれを用いて記録を行う記録装置に関する。また、本発明はより詳細には、複数の記録素子と、各記録素子を駆動するための駆動回路とが同一の素子基板上に設けられた素子基板を搭載する記録ヘッド及び記録装置に関する。
【背景技術】
【０００２】
例えば、ワードプロセッサ、パーソナルコンピュータ、ファクシミリなどの情報出力装置として、所望の文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行うインクジェット記録装置（以下、記録装置）が一般的に広く用いられている。
【０００３】
一般に、記録装置に搭載される記録ヘッドの電気熱変換素子（ヒータ）とその駆動回路は、例えば、特許文献１に示されているように半導体プロセス技術を用いて同一基板上に形成されている。この一形態として、インク供給口が基板の中央付近にあり、これを挟んだ位置にヒータが相対する構成の素子基板を実装した記録ヘッドが提案されている。
【０００４】
また、例えば、特許文献２には温度に対する記録ヘッドの吐出特性のばらつきを補正する方法が開示されている。
【０００５】
図２２はダブルパルスの構成を示す図である。
【０００６】
図２２に示すように、ダブルパルスでは、メインパルスの吐出タイミングの前に記録ヘッドに対する予熱信号（プレパルス）を発生させ、さらに、メインパルスとプレパルスとの間にインターバル時間を発生させる。これらのパルスの各時間において、記録ヘッドの温度補正、温度センサの感度のばらつきによる補正、ノズル毎の温度−吐出特性のばらつきによる補正等を反映させる。なお、メインパルスのパルス幅とインターバル時間とプレパルスのパルス幅はそれぞれ、Ｔ１、Ｔ２、Ｔ３とし、以下の説明でも同じ参照符号を用いる。
【０００７】
例えば、特許文献３では、環境温度に対してダブルパルスの各時間を調節する構成が開示されている。
【０００８】
図２３は、特許文献３に開示する構成に基づいた、環境温度に対してダブルパルスの各時間を調節する例を示す図である。
【０００９】
図２３によれば、例えば、環境温度（ｅｎｖＴ）が２８度以上のときに駆動パルスとしてはＰＷＭ４が選択される。この場合、他の３つのパルス（ＰＷＭ１〜ＰＷＭ３）に比べて、パルスのスタート時間が遅れるが、原則としてダブルパルスのトータル時間は一定である。特に、メインパルスの立下りは吐出タイミングを揃えるために一定となっている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−０２２０６９号公報
【特許文献２】特開平１０−１１９２７３号公報
【特許文献３】特開２００８−３０２６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上説明したような従来例の構成をとると、ＨＥ信号のパルス幅を任意に設定可能である。しかしながら、同一のヒート周期で複数回ヒータを駆動する場合、即ち、図２２に示すようにＨＥ信号パルスを複数回、与える場合には、複数のパルス時間分の基準電圧設定データが必要となるためデータ数が増加してしまう。その結果、記録装置の本体部から記録ヘッドへのデータ転送速度を上げたり、データを分割する等の対策が必要となる。これは、記録動作の信頼性の低下や、記録ヘッドの素子基板における端子数の増加という問題を生じさせる。また、複数のパルス幅データを設定しておくメモリも複数必要になるため回路規模も増大してしまう。
【００１２】
本発明は上記従来例に鑑みてなされたもので、より信頼性の高い記録動作を実現するとともに、素子基板のサイズの削減や、構成の簡素化を図った素子基板とこれを用いた記録ヘッドとその記録ヘッドを搭載した記録装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明の素子基板は次のような構成からなる。
【００１４】
即ち、複数の記録素子と、前記複数の記録素子に対応して備えられ前記複数の記録素子を駆動する複数の駆動素子と、１つの基準電圧と２つのランプ波とを入力してダブルパルスを生成し、前記ダブルパルスを前記複数の駆動素子に印加して前記複数の駆動素子を駆動する駆動回路とを有し、前記駆動回路は、前記１つの基準電圧と前記２つのランプ波それぞれとを生成する生成回路と、前記１つの基準電圧と前記２つのランプ波それぞれとを比較する比較回路とを有し、傾きの異なるランプ波を用いることにより、前記比較回路における比較の結果からパルス幅の異なる複数のダブルパルスを生成することを特徴とする。
【００１５】
また本発明を別の側面から見れば、上記構成の素子基板を用いた記録ヘッド、特にインクジェット方式に従ってインクを吐出して記録を行うフルラインのインクジェット記録ヘッドを備える。
【００１６】
さらに本発明を別の側面から見れば、上記のフルライン記録ヘッドを用いて記録を行う記録装置を備える。
【発明の効果】
【００１７】
従って本発明によれば、１つの基準電圧から複数のダブルパルスを生成することができるという効果がある。これにより、複数のダブルパルスの生成のために多くのデータを用いる必要もないので、多くのデータの転送や制御に必要であった構成をなくすことができる。これは素子基板のサイズの削減や簡素化、記録動作の高信頼性に資するものとなる。
【図面の簡単な説明】
【００１８】
【図１】本発明の代表的な実施例であるインクジェット記録装置の内部構成を示す概略側断面図である。
【図２】図１に示す記録装置における片面記録時の動作を説明するための図である。
【図３】図１に示す記録装置における両面記録時の動作を説明するための図である。
【図４】フルライン記録ヘッドの斜視図である。
【図５】フルライン記録ヘッドの分解斜視図である。
【図６】実施例１に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。
【図７】記録ヘッドの素子基板のレイアウトを模式的に示す図である。
【図８】図７に示す回路レイアウトの一部の回路構成の詳細と信号の流れを模式的に示す図である。
【図９】コンパレータ６０９の動作を説明する図である。
【図１０】ランプ波と基準電圧（Ｖｒｅｆ）を生成するＤＡＣ６０７の構成を示す回路図である。
【図１１】ヒータ駆動グループ７０７の内部構成を示す回路図である。
【図１２】抵抗を切り替える構成を備えたＤＡＣ６０７の回路図である。
【図１３】カレントミラー比を切り替える構成を備えたＤＡＣ６０７の回路図である。
【図１４】容量を切り替える構成を備えたコンパレータ６０９の回路図である。
【図１５】実施例２に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。
【図１６】実施例３に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。
【図１７】実施例３に従った駆動パルスＰＷＭ１〜４の生成の様子を示す図である。
【図１８】プレパルスを基準としてメインパルス用ランプ波の傾きを変化させて異なる駆動パルスＰＷＭ１〜４を求める場合に３つの異なる方法を用いる際に必要な値をまとめた表を示す図である。
【図１９】素子基板においてヒータ列方向に膜厚、抵抗等のばらつきがあったときに適用される駆動パルスの変更を示す図である。
【図２０】ランプ波と基準電圧（Ｒｅｆ）を比較することでパルス幅を変調する方法について説明する図である。
【図２１】基準電圧とランプ波とを比較するコンパレータの構成を示す図である。
【図２２】ダブルパルスの構成を示す図である。
【図２３】特許文献３に開示する構成に基づいた、環境温度に対してダブルパルスの各時間を調節する例を示す図である。
【発明を実施するための形態】
【００１９】
以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。
【００２０】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００２１】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００２２】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００２３】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００２４】
以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。
【００２５】
さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（built-in）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。
【００２６】
次に、インクジェット記録装置の実施例について説明する。この記録装置は、ロール状に巻かれた連続シート（記録媒体）を使用し、片面記録及び両面記録の両方に対応した高速ラインプリンタであり。例えば、プリントラボ等における大量枚数のプリント分野に適している。
【００２７】
図１は本発明の代表的な実施例であるインクジェット記録装置（以下、記録装置）の内部概略構成を示す側断面図である。装置内部は大きくは、シート供給部１、デカール部２、斜行矯正部３、記録部４、クリーニング部（不図示）、検査部５、カッタ部６、情報記録部７、乾燥部８、シート巻取部９、排出搬送部１０、ソータ部１１、排出トレイ１２、制御部１３などに分けられる。シートは、図中の実線で示したシート搬送経路に沿ってローラ対やベルトからなる搬送機構で搬送され、各ユニットで処理がなされる。
【００２８】
シート供給部１はロール状に巻かれた連続シートを収納して供給するユニットである。シート供給部１は、２つのロールＲ１、Ｒ２を収納することが可能であり、択一的にシートを引き出して供給する構成となっている。なお、収納可能なロールは２つであることに限定はされず、１つ、あるいは３つ以上を収納するものであってもよい。デカール部２は、シート供給部１から供給されたシートのカール（反り）を軽減させるユニットである。デカール部２では、１つの駆動ローラに対して２つのピンチローラを用いて、カールの逆向きの反りを与えるようにシートを湾曲させてしごくことでカールを軽減させる。斜行矯正部３は、デカール部２を通過したシートの斜行（本来の進行方向に対する傾き）を矯正するユニットである。基準となる側のシート端部をガイド部材に押し付けることにより、シートの斜行が矯正される。
【００２９】
記録部４は、搬送されるシートに対して記録ヘッド部１４によりシートの上に画像を形成するユニットである。記録部４は、シートを搬送する複数の搬送ローラも備えている。記録ヘッド部１４は、使用が想定されるシートの最大幅をカバーする範囲でインクジェット方式のノズル列が形成されたフルライン記録ヘッド（インクジェット記録ヘッド）を有する。記録ヘッド部１４は、複数の記録ヘッドがシートの搬送方向に沿って平行に配置されている。この実施例ではＫ（ブラック）、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロ）の４色に対応した４つの記録ヘッドを有する。記録ヘッドの並び順はシート搬送上流側から、Ｋ、Ｃ、Ｍ、Ｙとなっている。なお、インク色数及び記録ヘッドの数は４つには限定はされない。また、インクジェット方式としては、発熱素子を用いた方式、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式等を採用することができる。各色のインクは、インクタンクからそれぞれインクチューブを介して記録ヘッド部１４に供給される。
【００３０】
検査部５は、記録部４でシートに記録された検査パターンや画像を光学的に読み取って、記録ヘッドのノズルの状態、シート搬送状態、画像位置等を検査するユニットである。検査部５は実際に画像を読み取り画像データを生成するスキャナ部と読み取った画像を解析して記録部４へ解析結果を返す画像解析部より構成されている。検査部５はＣＣＤラインセンサであり、シート搬送方向と垂直な方向にセンサが並べられている。
【００３１】
なお、上述のように図１に示した記録装置は、片面記録及び両面記録の両方に対応しているが、図２と図３とはそれぞれ、図１に示す記録装置において片面記録時の動作と両面記録時の動作を説明するための図である。
【００３２】
図４は記録ヘッド部１４に搭載されるフルライン記録ヘッド１００と記録媒体８００の搬送方向の関係を示した図である。
【００３３】
記録動作を行う際には、フルライン記録ヘッド１００は記録装置に固定されており、記録媒体８００が搬送され、素子基板１０１に設けられた複数の吐出口７０６からインクが吐出され、記録媒体８００に画像が形成される。
【００３４】
この図から分かるように、この例では、フルライン記録ヘッド１００は４つの素子基板１０１を実装して構成されている。
【００３５】
図５はフルライン記録ヘッドの分解斜視図である。
【００３６】
フルライン記録ヘッド１００は４つの素子基板１０１−１、１０１−２、１０１−３、１０１−４、支持部材５０１、プリント配線板１１０、インク供給部材５０２等を備えている。図５に示すように、フルライン記録ヘッド１００には４つの素子基板が千鳥状に配置されている。なお、搭載する素子基板１０１の数を増やすことでさらに記録幅の長い記録ヘッドを構成することが可能である。また、４つの素子基板を個別的に特定せずに説明する場合には、単に素子基板１０１として言及する。
【００３７】
図５から分かるように、プリント配線板１１０は基本的には矩形形状、素子基板１０１は矩形形状をしている。そして、素子基板１０１の長手方向に複数の吐出口７０６が配列される。また、素子基板１０１の長手方向。つまり、複数の吐出口の配列方向がプリント配線板１１０の長手方向となるように配置される。
【００３８】
次に、上記構成の記録装置に搭載するフルライン記録ヘッドに実装される素子基板に関しいくつかの実施例を説明する。
【実施例１】
【００３９】
この実施例を説明する前提として、次のようなＨＥ信号を考慮する。
【００４０】
図２０はランプ波と基準電圧（Ｒｅｆ）を比較することで、インクジェット記録ヘッド（以下、記録ヘッド）ではヒータを駆動する期間を決める信号であるヒートイネーブル（ＨＥ）信号パルスの変調に適用する。
【００４１】
図２０において、２００は時間に比例して（時間の経過とともに）電圧が上昇する波形をもつランプ波、Ｒｅｆ１〜Ｒｅｆ３は任意に設定可能な基準電圧（Ｒｅｆ）である。ランプ波２００と基準電圧（Ｒｅｆ１〜Ｒｅｆ３）を比較し、両方の電圧が等しくなったところでパルスが立ち下がるようにしておくと設定した基準電圧によってパルス幅を変えることができる。例えば、基準電圧（Ｒｅｆ１）を設定したときはＨＥ信号のパルス幅はＨＥ１となり、基準電圧（Ｒｅｆ２）のときはＨＥ２、基準電圧（Ｒｅｆ３）のときはＨＥ３のパルス幅となる。このようにランプ波と基準電圧とを比較することによってパルス幅を任意に設定することができる。
【００４２】
図２１は基準電圧とランプ波とを比較するコンパレータの構成を示す図である。
【００４３】
このコンパレータは、コンデンサから成るメモリ部２０１と、スイッチ２０３とインバータ２０４から成る比較部２０２と、波形を出力するためのバッファ２０５とから構成される。このコンパレータは、メモリ部２０１に基準電圧（Ｒｅｆ）を記憶し、その後、入力されたランプ波と比較する。なお、このコンパレータの入力部と出力部とにはそれぞれスイッチ２０９、２１０が設けられる。
【００４４】
即ち、図２２に示すような、一ヒート周期にプレパルス、インターバル時間、メインパルスを含むダブルパルスのＨＥ信号を用いる。また、図２３に示した特許文献３に開示されているＰＷＭ１〜４のように、プレパルス（Ｔ１）とインターバル時間（Ｔ２）とメインパルス（Ｔ３）とからなるダブルパルスのトータル時間は固定（即ち、Ｔ１＋Ｔ２＋Ｔ３は一定）であるとする。また、例えば、ＰＷＭ４ではＰＷＭ１〜３と比べて、プレパルスの立ち上がりが少し遅れるが、吐出タイミングを揃えるためにメインパルスの立下りは固定である。
【００４５】
次に、以上のような構成を前提として、ダブルパルスのＨＥ信号を１つの基準電圧で生成する方法を説明する。また、ここでは、素子基板内のばらつき（例えば、温度分布やヒータ抵抗ばらつき、保護膜の膜厚分布等）に応じてヒータ（記録素子）毎にＨＥ信号のパルス幅を制御してダブルパルスを生成する方法について述べる。実際は、ＤＡＣを用いて階段波を生成するが、ここでは説明を簡単にするために一定の傾きをもつランプ波を用いる。
【００４６】
図６は、この実施例に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。
【００４７】
まず、図６（ａ）はプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比を１：４に設定する場合を示す。基準電圧がＶｒｅｆ１の場合、メインパルスのランプ波の傾きＫ１を基準とすると、プレパルス幅を作る場合は４倍の傾きＫ２のランプ波を入力する。パルスの時間の絶対値は、基準電圧Ｖｒｅｆ１で決定する。時間傾きＫ２のランプ波が基準電圧を超えてから、傾きＫ２のランプ波の立下りのタイミングまでの時間がインターバル時間（Ｔ２）である。この実施例では、傾きＫ２のランプ波の立下りのタイミングを、メインパルスの開始タイミングに一致させている。メインパルスランプ波が終わり、次のランプ波が入力されるまでコンパレータのスイッチ２０９をＯＦＦしておけばよい。なお、コンパレータは比較回路とも呼ばれる。
【００４８】
次に、プレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比を１：３に設定する場合を図６（ｂ）に示す。基準電圧をＶｒｅｆ１、プレパルスのランプ波の傾きをＫ２のまま、メインパルスのランプ波の傾きをＫ１ａとする。この傾きＫ１ａは傾きＫ２の３分の１である。これにより、プレパルス幅（Ｔ１）とインターバル時間（Ｔ２）を一定にしたまま、メインパルスのパルス幅を短くすることができる。
【００４９】
次に、プレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比は１：４のままプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の絶対値を大きくする場合を図６（ｃ）に示す。この場合には、基準電圧をＶｒｅｆ１より高い電圧であるＶｒｅf２に設定する。メインパルスのランプ波の傾きはＫ１、プレパルス幅のランプ波の傾きはＫ２とする。
【００５０】
このように、設定した１つの基準電圧（Ｖｒｅｆ）に対してランプ波の傾きを変えること、ランプ波の傾きを変えずに基準電圧（Ｖｒｅｆ）を変えることで任意のダブルパルスを生成することができる。なお、補足すると、プレパルスのランプ波は、後述する基準電圧の入力に続いて行われる。
【００５１】
ここで、ヒータ毎に個別にパルス幅を調整する方法について説明する。
【００５２】
図７は記録ヘッドの素子基板のレイアウトを模式的に示す図である。
【００５３】
図７に示す例では、素子基板１０１には２つのインク供給口６０１が形成され、各インク供給口に対応した回路ブロックには、そのインク供給口を挟んで対向する位置にヒータ６０２を列状に配置している。さらに、このヒータ列のヒータを選択駆動する駆動回路６０５がヒータ６０２に対応して配置されている。また、これらのヒータや駆動回路への電源供給や信号印加を行うパッド６０４が素子基板１０１の上下端部に配置されている。
【００５４】
また、素子基板１０１の上辺に沿ったパッド６０４とインク供給口６０１、ヒータ列との間には、駆動回路６０３が配置される。さらに、ヒータ６０２の背後に設けられた駆動回路６０５の近傍にはコンパレータ６０９が配置される。
【００５５】
一方、素子基板１０１の下辺に沿ったパッドと、インク供給口６０１、ヒータ列との間には、ＯＰアンプ６０６、ＤＡＣ（デジタル／アナログ変換器）６０７が配置される。このような回路レイアウト構成をとることで、ヒータ毎に個別にＨＥ信号のパルス幅を設定できるようになり、ヒータ毎に適正なエネルギーを与えることが可能である。
【００５６】
図８は図７に示す回路レイアウトの一部の回路構成の詳細と信号の流れを模式的に示す図である。
【００５７】
パッド６０４に印加されるデータ信号（ＤＡＴＡ＿Ａ＿１）はクロック信号（ＣＬＫ）、ラッチ信号（ＬＴ）、記録データ信号（ＤＡＴＡ）などを含んでおり、入力回路７０２を介して内部回路を構成するシフトレジスタ７０３やデコーダ７０４へと入力される。ここで、記録データ信号（ＤＡＴＡ）はあるヒート期間で駆動するヒータを選択する信号である。
【００５８】
また、データ信号として、各回路ブロックによって異なるパッドより別の信号が入力される。入力されたデータ信号はシフトレジスタ７０３で展開され、その一部は記録データ信号（ＤＡＴＡ）として複数配置されたヒータ駆動グループ７０７へと入力され、ヒータ駆動グループの有効・無効を選択する。また、展開されたデータ信号の別の一部は、デコーダ７０４へと入力される。デコーダ７０４は、ヒータ駆動グループ内で駆動するヒータを順次切替える時分割信号（ＢＬＫｎ）７０６を出力する。ここで、１グループ内に含まれるヒータの個数を２n個とすると、２n個の時分割信号が必要となる。
【００５９】
ここで、１つのヒータ駆動グループにはヒータ列の中で近接して連続して素子基板上に設けられる２n個のヒータが含まれる。この２n個が時分割駆動される。そして、このグループ単位にコンパレータ（比較回路）が１つずつ備えられる。
【００６０】
さらに、データ信号のさらに別の一部であるＨＥデータ（ＨＥＮＢ）がＤＡＣ用シフトレジスタ７０８、ＤＡＣ６０７、ＯＰアンプ６０６を経て、コンパレータ（ＣＯＭＰ）７１１へと供給される。そして、コンパレータ６０９でヒートイネーブル（ＨＥｎ）信号が生成される。図８の例では８つのＨＥ信号（ＨＥ１〜８）が生成される。
【００６１】
ＤＡＣ６０７はディジタルデータで設定したアナログ電圧値を生成できる回路（生成回路）である。この実施例では任意の電圧値を生成できることを利用して、ＤＡＣ６０７を基準電圧（Ｒｅｆ）とランプ波の生成に用いている。シフトレジスタ７０８はデータ信号に含まれるＨＥパルス幅を決めるＨＥデータ（ＨＥＮＢ）をシフトレジスタ７０３から受信し、ＤＡＣ６０７へ転送する。ＤＡＣ６０７にはＯＰアンプ６０６を介して複数グループのコンパレータ（Ｃｏｍｐ）６０９が接続される。
【００６２】
コンパレータ（Ｃｏｍｐ）６０９はＤＡＣ６０７の負荷として作用するため、直接接続すると応答速度が遅くなり出力波形が鈍ってしまう。一方、ＯＰアンプ６０６は負帰還をかけると入力と出力を等しくしようと動作する。これを利用してＤＡＣ６０７とコンパレータ６０９との間にＯＰアンプ６０６を挿入する。これにより、ＤＡＣ６０７の負荷はＯＰアンプ６０６だけとなり、ＤＡＣ６０７の出力と同様な波形をコンパレータ６０９へ出力することができる。この様にして、基準電圧とランプ波をＤＡＣ６０７で生成し、コンパレータ６０９へ転送する。
【００６３】
図９はコンパレータ６０９の動作を説明する図である。
【００６４】
図９に示すコンパレータ６０９の回路構成は、図２１で説明したものと同じなので、ここでは同じ参照番号を付して、その説明は省略する。図９（ａ）はスイッチ２０３が閉じている状態を示し、図９（ｂ）はスイッチ２０３が開いている状態を示す。次に、コンパレータ６０９の動作を図９（ｃ）を参照して説明する。図９（ｃ）にはコンパレータ６０９の入力電圧Ｖｉｎ、インバータ２０４の入力電圧Ｖａ、コンパレータ６０９の出力電圧Ｖｏｕｔの電圧の時間変化が示されている。
【００６５】
まず、期間ｔ１において、スイッチ２０３とスイッチ２０９を閉じる。スイッチ２０３を閉じることによって、インバータ２０４の入力と出力が短絡され、コンデンサ２０１のインバータ２０４側の電極の電位ＶａがＶｔｈとなる。Ｖｔｈは、インバータ２０４の閾値電圧である。スイッチ２０９を閉じることで、コンデンサ２０１のスイッチ２０９側の電極の電位がＶｒｅｆとなる。これにより、コンデンサ２０１にはＶｔｈ−Ｖｒｅｆに相当する電荷が充電される（別の表現をするとコンデンサ２０１にはＶｔｈ−Ｖｒｅｆの電位差がかかる）。
【００６６】
次に、期間ｔ２において、スイッチ２０３を開く。メモリ部２０１のコンデンサの両端にはＶｔｈ−Ｖｒｅｆの電位差が維持される。スイッチ２０９を閉じて（図９（ｂ））、Ｖｉｎとしてランプ波Ｖｒａｍｐ（図９（ｃ）を入力する。ランプ波Ｖｒａｍｐの入力によって、Ｖａ＝Ｖｒｅｆ−Ｖｔｈ＋Ｖｒａｍｐとなる。ここで、入力されるランプ波Ｖｒａｍｐの電位は、当初Ｖｒｅｆの電位より低く設定されているので、Ｖａはインバータ２０４の閾値電圧Ｖｔｈより低くなる。このため、インバータ２０４はＨレベルを出力する。これにより、Ｖｏｕｔが立ち上がる。ランプ波Ｖｒａｍｐの電位は、時間の経過とともに徐々に高くなっていくが、ランプ波Ｖｒａｍｐの電位はＶｒｅｆの電位より低い間は、インバータ２０４はＨレベルを出力する。そして、ランプ波Ｖｒａｍｐの電位がＶｒｅｆの電位を超えたとき、Ｖａの電位がＶｔｈより高くなり、インバータ２０４はＬレベルを出力する。これにより、Ｖｏｕｔが立ち下がる。以上のようにして、図９（ｃ）に示すように、Ｖｏｕｔからパルスが出力される。
【００６７】
以上のように、コンパレータでは、メモリ部にチャージした基準電圧Ｖｒｅｆとランプ波でパルス幅を調整する。このように、この実施例のコンパレータはメモリ部にコンデンサを備え、比較部にインバータを備える構成であるので、回路規模が小さく基板面積を抑制するために有利である。
【００６８】
次に、ＤＡＣ６０７について説明する。
【００６９】
図１０はランプ波と基準電圧（Ｖｒｅｆ）を生成するＤＡＣ６０７の構成を示す回路図である。図１０は４ビットＤＡＣの構成例を示しており、９０１〜９０５は各ビットをＯＮ／ＯＦＦするスイッチで、９０６、９０７は電圧に変換する抵抗である。
【００７０】
ＤＡＣ６０７は複数のカレントミラー回路を並列に接続した構成を用い、各カレントミラー回路の出力部に設けられたスイッチ９０１〜９０５を制御し、抵抗に流れる電流を調整することで任意の電圧を生成する。この構成では、スイッチ９０２〜９０５からの出力が４ビットの各ビットに対応している。
【００７１】
さて、スイッチ９０２をＯＮすると電流Ｉが流れるため出力端子ＯＵＴからは、（Ｒ／２＋Ｒ／２）×Ｉ＝ＲＩの電圧が出力される。さらに、スイッチ９０３をＯＮすると２×ＲＩ、スイッチ９０４をＯＮすると３×ＲＩ、スイッチ９０５をＯＮすると４×ＲＩが出力される。このようにスイッチをＯＮ／ＯＦＦすることで任意の電圧を生成することができる。
【００７２】
さて、この実施例では、基準電圧（Ｖｒｅｆ）とランプ波を共通のＤＡＣで生成するので、１つのＤＡＣでランプ波と半階調ずらした基準電圧（Ｖｒｅｆ）を生成できるようにしたい。このような理由から、ＤＡＣ６０７は、抵抗Ｒを抵抗９０６と９０７のようにＲ／２ずつにわけ、その間にスイッチ９０１で制御される電流が流れるような構成となっている。従って、ＤＡＣを共通化しない場合はこのような構成を取る必要はない。また、ＭＯＳのサイズ比で電流の重みづけをする等、他の構成を取ることもできる。
【００７３】
図１１はヒータ駆動グループ７０７の内部構成を示す回路図である。
【００７４】
なお、図８から分かるように、図１１に示すのと同様のヒータ駆動グループが複数、素子基板１０１には実装される。
【００７５】
ヒータ駆動グループ７０７は、アレイ状に配置されたヒータ６０２に対応して配置される、駆動素子１００４、電圧変換回路（ＬＶＣ）１００５、ヒータ選択回路１００６からなる。ヒータ電源配線１００１は外部から供給されるヒータ電源電圧（ＶＨ：第１電源電圧）が印加されており、ヒータ６０２を通ってグランド（ＧＮＤＨ）１００２へ電流が流れる。
【００７６】
ここで、駆動素子１００４はヒータ６０２に通電するかどうかの決めるスイッチ素子としての機能を果たす。記録データ信号線１００７、時分割信号１００８、ヒートイネーブル信号線１００９からの信号はヒータ選択回路１００６であるＡＮＤゲートへと入力され、これら３つの信号が共にアクティブとなった場合にそのＡＮＤゲートの出力がアクティブとなる。このＡＮＤゲートの出力信号は、電圧変換回路１００５によりその信号の電圧振幅を、入力回路７０２からヒータ選択回路１００６までの駆動電圧（ＶＤＤ第３電源電圧）よりも高い電源電圧（ＶＨＭ：第２電源電圧）にレベル変換（昇圧）される。レベル変換された信号は、駆動素子１００４のゲートに印加され、ゲート電圧が印加されたＭＯＳトランジスタに接続されたヒータ６０２は通電、駆動されることとなる。
【００７７】
このようなヒータ毎に個別制御する構成で、図６に示した基準電圧（Ｖｒｅｆ）とランプ波を入力し、ダブルパルスを生成する。
【００７８】
まず、図８に示す例では、８つのヒータ駆動グループ７０７の基準電圧（Ｖｒｅｆ）をＤＡＣ６０７で生成し、スイッチを切り換えながらコンパレータ６０９のメモリに順次記憶していく。全てのグループのコンパレータに基準電圧（Ｖｒｅｆ）を記憶させた後、全グループ同時にランプ波を入力する。同時入力することで同じタイミングでコンパレータ６０９によってランプ波と基準電圧（Ｖｒｅｆ）とが比較され、各グループに設定された基準電圧（Ｖｒｅｆ）に応じたＨＥ信号パルスが生成される。
【００７９】
この実施例ではダブルパルスを生成するので、図６に示すように２回のランプ波が入力される度にダブルパルスが生成される。
【００８０】
次に、ランプ波の傾きを変化させる３種類の方法について説明する。
【００８１】
（１）第１の方法（ＤＡＣの抵抗を切り替える方法）
図１２は抵抗を切り替える構成を備えたＤＡＣ６０７の回路図である。
【００８２】
電流をカレントミラー回路により生成する構成は図１０と同じであるので、図１２においても、図１０で説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。この構成では、図１０に示した抵抗９０６、９０７の抵抗値をスイッチ１１１６〜１１２５のＯＮ／ＯＦＦで選択できるようになっている。出力端子ＯＵＴには電流Ｉ×抵抗値の電圧が出力される。
【００８３】
従って、この抵抗値を切り換えることによってランプ波の傾きを変えることができる。例えば、スイッチ１１１６と１１１７をＯＮしたときスイッチ９０２〜９０５を順番にＯＮしていくと３Ｒ×Ｉ、３Ｒ×２Ｉ、３Ｒ×３Ｉ、３Ｒ×４Ｉの電圧が順次出力されランプ波が生成される。次に、スイッチ１１１８と１１１９をＯＮすると、２．１Ｒ×Ｉ、２．１Ｒ×２Ｉ、２．１Ｒ×３Ｉ、２．１Ｒ×４Ｉの電圧が順次出力されランプ波全体の電圧が圧縮される。クロック信号（ＣＬＫ）に応じてスイッチ９０２〜９０５がＯＮされるため昇圧する時間は変わらないので、ランプ波の傾きが変わることになる。このように抵抗を切り替えることによってランプ波の傾きを変えることが可能となり、図１２に示した抵抗比とすることによって図２３に示した駆動パルスＰＷＭ１〜４を生成することができる。
【００８４】
（２）第２の方法（ＤＡＣのミラー比を切り替える方法）
図１３はカレントミラー比を切り替える構成を備えたＤＡＣ６０７の回路図である。
【００８５】
電流をカレントミラー回路により生成する構成は図１０と同じであるので、図１３においても、図１０で説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。この構成では、電流源１２０９、１２１０の部分を１２１１、１２１２のようにカレントミラー構成とし、各ＭＯＳにサイズ比をつけスイッチ１２１３、１２１４で選択することでスイッチ９０２〜９０５に流れる電流値を変更可能にしている。
【００８６】
出力端子ＯＵＴからはＲ×電流値の電圧が出力されるので、例えば、カレントミラー部１２１１、カレントミラー部１２１２のサイズ比３のＭＯＳＦＥＴがＯＮしている場合、３Ｉの電流がミラーされる。この場合、スイッチ９０２〜９０５にも３Ｉの電流が流れるので、出力端子ＯＵＴからはＲ×３Ｉ〜Ｒ×１２Ｉの電圧が出力される。これと比較し、サイズ比２．１のＭＯＳＦＥＴを選択した場合、出力端子ＯＵＴからはＲ×２．１Ｉ〜Ｒ×８．４Ｉの電圧が出力されランプ波全体の電圧が圧縮される。クロック信号（ＣＬＫ）に応じてスイッチ９０２〜９０５がＯＮされるため昇圧する時間は変わらないので、ランプ波の傾きが変わることになる。また、図１３のようなサイズ比とすることによって図２３に示した駆動パルスＰＷＭ１〜４を生成することができる。
【００８７】
（３）第３の方法（コンパレータの容量を切り替える方法）
図１４は容量を切り替える構成を備えたコンパレータ６０９の回路図である。
【００８８】
なお、コンパレータの基本的な構成は図２１に示したコンパレータと同じであるので、図１４においても、図２１で説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。この構成では、Ｖｉｎに入力された基準電圧（Ｖｒｅｆ）をメモリ（第１のコンデンサ）２０１にスイッチ２０３がＯＮしている状態で記憶する。その後、スイッチ２０３をＯＦＦに切り換えてランプ波を入力するとＶｒａｍｐ＝基準電圧（Ｖｒｅｆ）となったところでインバータ２０４の出力が反転する。
【００８９】
これに加え、この実施例では電圧可変用のメモリ１３０７、即ち、新たなコンデンサをメモリ部２０１として機能するコンデンサに直列となるように挿入する。また、説明のためにＧＮＤ接地容量１３０９を挿入する。このようにすると、インバータ２０４の入力電圧Ｖａは、入力されたＶｉｎを電圧可変用メモリ１３０７とメモリ部２０１、ＧＮＤ接地容量１３０９で分圧した値となる。
【００９０】
例えば、図１４に示すようにメモリ部２０１とＧＮＤ接地容量１３０９が１ｐＦであり、図２３に示す駆動パルスＰＷＭ１〜４を生成する場合、電圧可変用メモリ１３０７を１．１７ｐＦ、０．５９ｐＦ、０．３５ｐＦ、０．１１ｐＦに順次切り替えればよい。Ｖｉｎ＝１［Ｖ］とすると、電圧可変用メモリ１３０７が挿入されていないスイッチを選択すると、Ｖａ＝０．５［Ｖ］となる。これに対して、電圧可変用メモリ１３０７の容量が１．１７ｐＦのコンセンサを選択すると、Ｖａ＝０．３５［Ｖ］となり電圧Ｖａが圧縮される。従って、Ｖｉｎにランプ波が入力されるとＶａでランプ波の傾きが変化する。
【００９１】
このように、容量値が互いに異なるコンデンサ（第２のコンデンサ）を複数用いて電圧可変用メモリを構成し、スイッチ１３０８で選択することでランプ波の傾きを選択することができる。この容量を挿入する方法では直列にメモリ部２０１に直列に挿入するので合成容量が下がりランプ波の傾きが小さくなる。従って、この容量で調整する方法は傾きを小さくなる方向の調整となるため、ここでは、プレパルス幅（Ｔ１）を基準とし、メインパルスのランプ波の傾きを変更する場合を想定した容量比を説明した。
【００９２】
従って以上説明した実施例に従えば、１つの基準電圧（Ｖｒｅｆ）から複数のパルス幅をもつパルスを生成することができる。この結果、複数のパルスを生成するのに多くのデータを用いる必要がない。そのため、データ転送速度を上げたり、データを分割して転送する等の対策も不要となる。また、メモリを増やす必要もないため回路規模の増大も防ぐことができる。
【実施例２】
【００９３】
ここでは実施例１で示したのとは異なるランプ波を用いてダブルパルスを生成する例について説明する。
【００９４】
図１５は、この実施例に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。プレパルス用のランプ波は、時間の経過とともに電圧の値が一定の割合で高くなり、メインパルス用のランプ波は、時間の経過とともに電圧の値が一定の割合で低くなる。図１５と図６とを比較すると分かるように、この実施例では、メインパルス用ランプ波の波形がプレパルス用のランプ波のそれに対して反転している。
【００９５】
まず、図１５（ａ）はプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比を１：２に設定する場合を示す。基準電圧がＶｒｅｆ１の場合において、メインパルスのランプ波の傾きＫ１を基準とすると、プレパルス幅を作る場合は２倍の傾きＫ２のランプ波を入力する。パルスの時間の絶対値は、基準電圧Ｖｒｅｆ１で決定する。傾きＫ２のランプ波が基準電圧を超えてから、傾きＫ１のランプ波が基準電圧を下回るまでの時間が、インターバル時間（Ｔ２）である。補足すると、プレパルスのランプ波の開始からメインパルスのランプ波の終了までの時間が、プレパルスの開始からメインパルスの終了までの時間を決定する。
【００９６】
次に、図１５（ｂ）はプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比を１：４に設定する場合を示す。基準電圧をＶｒｅｆ１、プレパルスのランプ波の傾きをＫ２のまま、メインパルスのランプ波の傾きをＫ１ａとする。この傾きＫ１ａは傾きＫ２の４分の１である。これにより、プレパルスの開始からメインパルスの終了までの時間を一定にしたまま、メインパルスのパルス幅を長くすることができる。
【００９７】
さらに、図１５（ｃ）はプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の比は１：２のままプレパルス幅（Ｔ１）とメインパルス幅（Ｔ３）の絶対値を大きくする場合を示す。この場合には、基準電圧をＶｒｅｆ１より高い電圧であるＶｒｅf２に設定する。メインパルスのランプ波の傾きはＫ１、プレパルス幅のランプ波の傾きはＫ２とする。
【００９８】
このように、メインパルスを反転させると、その開始時間と終了時間をダブルパルスのトータル時間と合わせて固定することができるので、トータル時間が固定の場合、パルス幅に合わせてランプ波の傾きを変えるだけでよく制御が簡単になる。
【００９９】
しかし、プレパルス用ランプ波が終了して立ち下がるときと、メインパルス用ランプ波の開始時に立ち上がるときにその電圧が基準電圧（Ｖｒｅｆ）を横切るためコンパレータからパルスが出力してしまう。従って、このときコンパレータのスイッチ２１０をＯＦＦしておく必要がある。なお、補足すると、実施例１と同様にプレパルスのランプ波は、図９で説明したように基準電圧の入力に続いて行われる。
【実施例３】
【０１００】
この実施例では実施例１、２で用いた波形パターン以外のランプ波を用いる例について説明する。
【０１０１】
図１６はこの実施例に従ってダブルパルスのヒートイネーブル（ＨＥ）信号を生成する様子を示すタイムチャートである。
【０１０２】
この例は、プレパルス用ランプ波の波形に対してメインパルス用ランプ波の波形が反転し、プレパルス用ランプ波とメインパルス用ランプ波との間でランプ波を立ち下げない形のランプ波を用いる例である。図１６（ａ）は基準電圧としてＶｒｅｆ１を用いた例を示し、図１６（ｂ）はＶｒｅｆ２を用いた例を示す。
【０１０３】
このランプ波は実施例２と同様にランプ波の開始時間と終了時間をダブルパルスのトータル時間と合わせて固定することができるので、基準電圧（Ｖｒｅｆ）を変更するだけでプレパルス幅、インターバル時間、メインパルス幅を変更することができる。
【０１０４】
例えば、図１６（ａ）に示した基準電圧（Ｖｒｅｆ１）を図１６（ｂ）に示した基準電圧（Ｖｒｅｆ２）に変更すると実施例２と同様にＴ１：Ｔ３の比は一定で、Ｔ１、Ｔ２、Ｔ３が基準電圧（Ｖｒｅｆ）に応じて変化する。これに加えて、この実施例に従うランプ波はプレパルス用ランプ波の終了後立ち下げないため基準電圧（Ｖｒｅｆ）を横切ることがない。従って、実施例２のようにコンパレータのスイッチをＯＦＦする必要がなくなり制御がさらに簡単になる。また、プレパルス用ランプ波の終了からメインパルス用ランプ波の開始までにランプ波の傾きを切り替えるが、その切り替えタイミングは間に入っていればどこでもよく、図１６ではダブルパルスの真ん中で切り替える例を示している。
【０１０５】
次に、図１６に示したランプ波を用いて図２３に示す駆動パルスＰＷＭ１〜４を生成する方法について説明する。
【０１０６】
図１７はこの実施例に従った駆動パルスＰＷＭ１〜４の生成の様子を示す図である。
【０１０７】
図１７（ａ）はメインパルス幅を基準にして駆動パルスを生成する様子を示し、図１７（ｂ）はプレパルス幅を基準にして駆動パルスを生成する様子を示している。
【０１０８】
図１７（ａ）の例では、メインパルス幅（Ｔ３）を基準にして、メインパルス用ランプ波の傾きを基準に基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を決める。次に、プレパルス用ランプ波の傾きを基準電圧（Ｖｒｅｆ）とＰＷＭ１〜４のプレパルス幅（Ｔ１）に応じて変化させると、ランプ波の電圧波形はｒａｍｐ１〜ｒａｍｐ４のようになる。
【０１０９】
また、図１７（ｂ）に示すように、プレパルス幅（Ｔ１）を基準にメインパルスのランプ波の傾きを変化させることもできる。また、プレパルス用ランプ波、メインパルス用ランプ波両方の傾きを変化させてもよい。なお、補足すると、実施例１、実施例２と同様に、プレパルスのランプ波は、図９で説明したように基準電圧の入力に続いて行われる。
【０１１０】
図１８はプレパルスを基準としてメインパルス用ランプ波の傾きを変化させて異なる駆動パルスＰＷＭ１〜４を求める場合に３つの異なる方法を用いる際に必要な値をまとめた表を示す図である。
【０１１１】
図１８では、（１）ＤＡＣの抵抗比で変える方法、（２）ＤＡＣのミラー比で変える方法、（３）コンパレータの容量比で変える方法のそれぞれの場合の比を示している。図１８に示す比とすることで図２３に示すＰＷＭ１〜４を生成することができる。
【０１１２】
図１９は素子基板においてヒータ列方向に膜厚、抵抗等のばらつきがあったときに適用される駆動パルスの変更を示す図である。図１９において、左側に示す回路レイアウトは図７に示すものと同じである。
【０１１３】
素子基板が図中央に示すように、ヒータ６０２の配列方向に膜厚、抵抗等に関し、ばらつき１０２がある場合、図右側に示すように、例えば、傾き１８０１をもつランプ波をヒータ列で共通で入力し、基準電圧Ｖｒｅｆ１〜４をヒータ駆動グループ毎に設定する。このようにすることで、ＰＷＭ１〜ＰＷＭ４のような駆動パルスが生成される。
【０１１４】
従って以上説明した実施例に従えば、１つの基準電圧を設定し、ランプ波の傾きを切り替えるだけで、複数のパルス幅のパルスを生成することができる。また、ランプ波が基準電圧を横切らないのでコンパレータのスイッチを切り替える制御が必要なくなり、より制御が簡単になるという利点がある。
【図１】
2015009529.tif 000003
【図２】
2015009529.tif 000004
【図３】
2015009529.tif 000005
【図４】
2015009529.tif 000006
【図５】
2015009529.tif 000007
【図６】
2015009529.tif 000008
【図７】
2015009529.tif 000009
【図８】
2015009529.tif 000010
【図９】
2015009529.tif 000011
【図１０】
2015009529.tif 000012
【図１１】
2015009529.tif 000013
【図１２】
2015009529.tif 000014
【図１３】
2015009529.tif 000015
【図１４】
2015009529.tif 000016
【図１５】
2015009529.tif 000017
【図１６】
2015009529.tif 000018
【図１７】
2015009529.tif 000019
【図１８】
2015009529.tif 000020
【図１９】
2015009529.tif 000021
【図２０】
2015009529.tif 000022
【図２１】
2015009529.tif 000023
【図２２】
2015009529.tif 000024
【図２３】
2015009529.tif 000025