(57)【要約】【課題】書換え電流（スイッチング電流）を大きくせず、熱揺らぎ特性を改善し、オフセット磁場がゼロ付近の磁気抵抗メモリ素子および磁気抵抗メモリの実現。【解決手段】トンネルバリア層31と、トンネルバリア層の一方の側に設けられた磁化固定層32と、トンネルバリア層の他方の側に設けられた記憶層40と、を有し、記憶層は、トンネルバリア層に接触し、垂直磁気異方性を有する第１磁性層M1と、第１磁性層に接触し、Ｔａを材料とし、０．２５ｎｍ以上で０．３５ｎｍ以下の膜厚を有する第１非磁性層N1と、第１非磁性層に接触し、Ｒｕ、ＲｈまたはＰｄのいずれかを材料とし、０．４ｎｍ以上で２．０ｎｍ以下の膜厚を有する第２非磁性層N2と、垂直磁気異方性を有する第２磁性層M2と、を有し、第１磁性層M1の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい垂直磁化型磁気抵抗メモリ素子。【選択図】図１２
2015103755.tif 000002
【特許請求の範囲】
【請求項１】
トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有し、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢのいずれかを材料とする第１磁性層と、
前記第１磁性層に接触し、Ｔａを材料とし、０．２５ｎｍ以上で０．３５ｎｍ以下の膜厚を有する第１非磁性層と、
前記第１非磁性層に接触し、Ｒｕ、ＲｈまたはＰｄのいずれかを材料とし、０．４ｎｍ以上で２．０ｎｍ以下の膜厚を有する第２非磁性層と、
前記第２非磁性層に接触し、垂直磁気異方性を有する第２磁性層と、を備え、
前記第１磁性層と前記第２磁性層は、反強磁性交換結合により磁気的に結合しており、
前記第１磁性層の飽和磁化と厚さを乗じた値は、前記第２磁性層の飽和磁化と厚さを乗じた値より大きいことを特徴とする垂直磁化型磁気抵抗メモリ素子。
【請求項２】
トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有する第１磁性層と、
前記第１磁性層に接触し、Ｔａを材料とし、０．１ｎｍ以上で０．５ｎｍ以下の膜厚を有する第１非磁性層と、
前記第１非磁性層に接触し、Ｒｕ、ＲｈまたはＰｄのいずれかを材料とし、０．４ｎｍ以上で２．０ｎｍ以下の膜厚を有する第２非磁性層と、
前記第２非磁性層に接触し、垂直磁気異方性を有する第２磁性層と、を備え、
前記第１磁性層と前記第２磁性層は、反強磁性交換結合により磁気的に結合しており、
前記第１磁性層の飽和磁化と厚さを乗じた値は、前記第２磁性層の飽和磁化と厚さを乗じた値より大きく、
前記第１磁性層は、
前記トンネルバリア層に接触し、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなる０．３ｎｍ以上２．０ｎｍ以下の膜厚を有する第１副磁性層と、
前記第１副磁性層に接触し、１０％以上３０％以下のＴａを含有するＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなり、０．２ｎｍ以上で０．６ｎｍ以下の膜厚を有する第２副磁性層と、を備えることを特徴とする垂直磁化型磁気抵抗メモリ素子。
【請求項３】
複数のメモリセルと、
各メモリセルの一方の端子に接続される第１配線と、
各メモリセルの他方の端子に接続される第２配線と、
選択線と、
前記第１配線および前記第２配線間に双方向に電流を流すように電圧を印加するライトアンプと、
前記第１配線および前記第２配線間の電圧差を検出するセンスアンプと、
前記選択線を制御するデコーダ回路と、を備え、
各メモリセルは、
請求項１または２に記載の垂直磁化型磁気抵抗メモリ素子と、
前記垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有し、
前記選択線は、各メモリセルの前記選択トランジスタのゲートに接続されることを特徴とする磁気抵抗メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合(Magnet Tunnel Junction:MTJ)を有する磁気抵抗メモリ素子および磁気抵抗メモリに関する。
【背景技術】
【０００２】
近年の電子デバイスにおいては、シリコン（Ｓｉ）のＣＭＯＳロジックに対して低コストで混載が可能な、大容量不揮発性メモリの重要性が高まっている。
【０００３】
磁気抵抗メモリ(Magnetoresistive Random Access Memory: MRAM）は、情報の不揮発性に加えて、情報の高速な書き換えが無制限に行える。このことから、フラッシュメモリなどＲＯＭ用途のメモリだけでなく、ＳＲＡＭやＤＲＡＭといったＲＡＭ用途のメモリを置き換える可能性がある新規不揮発性メモリとして注目されている。
【０００４】
ＭＲＡＭは、トンネルバリア層の上下に強磁性金属電極を配置し、強磁性金属電極の相対的な磁化の向きによってトンネル抵抗が変化する磁気トンネル接合を利用してメモリ機能を実現する。磁化の方向が固定された強磁性金属電極は磁化固定（ピン）層と呼ばれ、磁化の方向が反転可能な強磁性金属電極は磁化自由（フリー）層と呼ばれる。フリー層の磁化方向に応じて抵抗が異なるので、フリー層の磁化方向に対応して“０”と“１”の２値データを対応させる。このようにフリー層の磁化方向に応じてデータの記憶を行うので、ここでは、フリー層を記憶層と称する。
【０００５】
これまで、磁化自由層の向きは、配線に電流を流すことで誘導される磁場を用いて反転させていた。しかし、近年になり、スピン偏極した電子によるトルク（Spin-Transfer Torque: STT）により磁化自由層の磁化反転が可能であることが分かった（スピン注入磁化反転）。磁場による磁化反転の場合、素子が小さくなるほど反転させるのに大きな磁場が必要となり微細化が難しかった。スピン注入磁化反転の場合は、素子が小さくなるほどスイッチング電流が小さくなることより、書き換えに必要な電流を大幅に減少でき、ＭＲＡＭの実用化の可能性が一層高まっている。
【０００６】
以下の説明では、磁気トンネル接合を実現する材料として使用されるＭｇＯは酸化マグネシウムを、Ｃｏはコバルトを、Ｆｅは鉄を、Ｂはボロン（ホウ素）を、Ｔａはタンタルを、Ｒｕはルテニウムを、Ｎｉはニッケルを、を示す。さらに、Ｐｔは白金を、Ａｒはアルゴンを、Ｐｄはパラジウムを、Ｒｈはロジウムを、Ｎｂはニオビウムを、ＰＭＡ材料は垂直磁気異方性（ｐｅｒｐｅｎｄｉｃｕｌａｒ ｍａｇｎｅｔｉｃ ａｎｉｓｏｔｒｏｐｙ）材料の総称を、示す。
【０００７】
ＭＲＡＭを高集積化していくと、ＭＴＪのサイズが減少してスイッチング電流はＭＴＪの面積に比例して小さくなるため有利であるが、同時にデータ保持特性が減少してしまうという問題が生じる。書換え電流Ｉｃを増やすことなく保持特性を向上させる方法の一つに、面内磁化ＭＴＪの場合に、記憶層をＳＡＦ (Synthetic AntiFerromagneticあるいはFerrimagnetic)構造にすることが提案されている。一般的に、面内磁化の場合には平面形状のアスペクト比を大きくすることで、長辺方向の磁化が安定にする。従って、熱揺らぎパラメータΔをＳＡＦ構造の記憶層にすることで６０以上にすることはできるが、短辺を小さくしてもＭＴＪの面積を小さくできないため、書換え電流Ｉｃを低減できないという問題があった。
【０００８】
磁化の向きを一方向に保つエネルギー(保持特性、熱揺らぎ耐性)は、磁気異方性エネルギーと磁化反転単位体積の積で表わされる。面内磁化ＭＴＪの場合には、アスペクトで形状に異方性を持たせる形状磁気異方性を用いたが、垂直ＭＴＪの場合には、結晶磁気異方性が大きく、形状の異方性に依存する必要がない。
【０００９】
この垂直磁化ＭＴＪにおいても、記憶層をＳＡＦ構造にするということが提案されている。例えば、二つの記憶層と一つの磁化固定層からなるＭＴＪにおいて、第１記憶層を反強磁性結合したＳＡＦ構造にすることにより、第２記憶層が第１記憶層より先に反転しないようにしている。
また、垂直磁化ＭＴＪで、ＳＦ(Synthetic ferromagnetic)結合した記憶層が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−０１０５９０号公報
【特許文献２】特開２００８−２５２０３６号公報
【特許文献３】特開２０１３−０１６５６０号公報
【非特許文献】
【００１１】
【非特許文献１】Hayakawa et al., “Current-Induced Magnetization Switching in MgO Barrier Based Magnetic Tunnel Junctions with CoFeB/Ru/CoFeB Synthetic Ferrimagnetic Free Layer”, JJAP Express letter, Vol. 45, No. 40, 2006, pp.L1057-L1060
【非特許文献２】S. Ikeda et al., “A perpendicular-anisotropy CoFeB-MagO magnetic tunnel junction”, Nature materials, Vol. 9, pp.721-724, September 2010
【非特許文献３】M. Pakala et al., “Critical current distribution in spi-transfer-switched magnetic tunnel junctions”, Journal of Appl. Phys. 98. 056107 (2005)
【非特許文献４】Y, Saito et al., “Thermal stability parameters in synthetic antiferromagnetic free layers in magnetic tunnel junctions”, Journal of Appl. Phys. 97. 10C914(2005)
【非特許文献５】P.J.H. Bloemen et al., “Oscillatory interlayer exchange coupling in Co/Ru multilayers and bilayers”, Phys. Rev. B 50, 13505, 1994
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記の提案されている二つの記憶層と一つの磁化固定層からなるＭＴＪにおいては、単純にＳＡＦ構造にすることで、熱的安定性が向上するかもしれないが書換え（スイッチング）電流Ｉｃも大きくなることがある。
さらに、ＳＦ結合した記憶層の場合には、書換え電流Ｉｃが増加したり、記憶からの漏れ磁場が非常に大きくなるため、磁化固定層がその影響で固定されないで反転しやすくなるという問題があることが分かった。
【００１３】
以上のように、単純に２つの強磁性層として、垂直磁気異方性を持つ磁性体を用いて、記憶層にＳＡＦ構造を形成するだけでは、上記課題を解決できないことが分かった。これは、記憶層のＳＡＦ構造によっては、かえってスイッチング電流が大きくなってしまい、熱揺らぎ安定性が低下してしまうためである。
【００１４】
さらに、メモリ素子として高抵抗状態と低抵抗状態を“１”と“０”に対応させて情報を記憶させるには、磁化曲線のヒステリシス特性を示す部分が、外部磁場がゼロである範囲にあることが望ましい。
【００１５】
以上の要望を満たす垂直磁化型磁気抵抗メモリ素子が望まれている。
【課題を解決するための手段】
【００１６】
第１の態様によれば、磁気抵抗メモリは、トンネルバリア層と、トンネルバリア層の一方の側に設けられた磁化固定層と、トンネルバリア層の他方の側に設けられた記憶層と、を有する。記憶層は、第１磁性層と、第１非磁性層と、第２非磁性層と、第２磁性層と、を有する。第１磁性層は、トンネルバリア層に接触し、垂直磁気異方性を有し、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢのいずれかを材料とするとする。第１非磁性層は、第１磁性層に接触し、Ｔａを材料とし、０．２５ｎｍ以上で０．３５ｎｍ以下の膜厚を有する。第２非磁性層は、第１非磁性層に接触し、Ｒｕ、ＲｈまたはＰｄのいずれかを材料とし、０．４ｎｍ以上で２．０ｎｍ以下の膜厚を有する。第２磁性層は、第２非磁性層に接触し、垂直磁気異方性を有する。第１磁性層と第２磁性層は、反強磁性交換結合により磁気的に結合しており、第１磁性層の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい。
【００１７】
第２の態様によれば、磁気抵抗メモリは、トンネルバリア層と、トンネルバリア層の一方の側に設けられた磁化固定層と、トンネルバリア層の他方の側に設けられた記憶層と、を有する。記憶層は、第１磁性層と、第１非磁性層と、第２非磁性層と、第２磁性層と、を有する。第１磁性層は、トンネルバリア層に接触し、垂直磁気異方性を有する。第１非磁性層は、第１磁性層に接触し、Ｔａを材料とし、０．１ｎｍ以上で０．５ｎｍ以下の膜厚を有する。第２非磁性層は、第１非磁性層に接触し、Ｒｕ、ＲｈまたはＰｄのいずれかを材料とし、０．４ｎｍ以上で２．０ｎｍ以下の膜厚を有する。第２磁性層は、第２非磁性層に接触し、垂直磁気異方性を有する。第１磁性層と第２磁性層は、反強磁性交換結合により磁気的に結合しており、第１磁性層の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい。第１磁性層は、第１副磁性層と、第２副磁性層と、を有する。第１副磁性層は、トンネルバリア層に接触し、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなる０．３ｎｍ以上２．０ｎｍ以下の膜厚を有する。第２副磁性層は、第１副磁性層に接触し、１０％以上３０％以下のＴａを含有するＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなり、０．２ｎｍ以上で０．６ｎｍ以下の膜厚を有する。
【００１８】
第３の態様によれば、磁気抵抗メモリは、複数のメモリセルと、各メモリセルの一方の端子に接続される第１配線と、各メモリセルの他方の端子に接続される第２配線と、選択線と、ライトアンプと、センスアンプと、選択線を制御するデコーダ回路と、を有する。ライトアンプは、第１配線および第２配線間に双方向に電流を流すように電圧を印加し、センスアンプは、第１配線および第２配線間の電圧差を検出する。各メモリセルは、第１または第２の態様の垂直磁化型磁気抵抗メモリ素子と、垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有する。選択線は、各メモリセルの選択トランジスタのゲートに接続される。
【発明の効果】
【００１９】
実施形態によれば、書換え電流Ｉｃ（スイッチング電流）を大きくせず、熱揺らぎ特性を改善し、磁化曲線のヒステリシス特性を示す部分が、外部磁場がゼロの範囲にある磁気抵抗メモリ素子および磁気抵抗メモリが実現される。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施形態の界面垂直磁化型ＳＴＴ−ＭＲＡＭのメモリセルを示す図である。
【図２】図２は、図１の（Ｂ）に示したメモリセルのレイアウトで、同一のビット線およびソース線に接続される隣接する２個のメモリセルおよび周辺回路部分のトランジスタの断面構造の例を示す図である。
【図３】図３は、ＭＴＪの構造を示す図であり、（Ａ）がトップピン型のＭＴＪの構造を、（Ｂ）がボトムピン型のＭＴＪの構造を、示す。
【図４】図４は、先行技術に記載されたトンネルバリア層および記憶層の構造を示す図であり、（Ａ）がトップピン型のＭＴＪの場合を、（Ｂ）がボトムピン型のＭＴＪの場合を、示す。
【図５】図５は、先行技術に記載された試料の構造を示す図である。
【図６】図６は、先行技術に記載された、実験結果に基づいて作製した良好な特性を示すＭＴＪの構造例を示す図であり、（Ａ）がトップピン型の例を、（Ｂ）がボトムピン型の例を示す。
【図７】図７は、一般的なＭＴＪの外部磁界による素子抵抗の磁化曲線である。
【図８】図８は、図６の（Ａ）に示した磁化固定層（ピン層）および記憶層（フリー層）を有する磁気抵抗メモリのＭＴＪの特性を示す磁化曲線の図である。
【図９】図９は、フリー層のＳＡＦ構造の強磁性体層の二層を一定にし、−Ｊｅｘを変化させたときのＨｏｆｆとＨｃの変化を示す図である。
【図１０】図１０は、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ（ｔ−ｎｍ）／ＣｏＦｅＢ０．７ｎｍ／Ｍｇｏ構造で、Ｔａ層の膜厚を０．２、０．２５、０．３、０．４ｎｍと変化させた場合の磁化曲線を示す。
【図１１】図１１は、−ＪｅｘとＴａ層の膜厚の関係を示す図である。
【図１２】図１２は、解析結果に基づいて作製した第１実施形態のＭＴＪの構造を示す図である。
【図１３】図１３は、試作した図１２の第１実施形態のＭＴＪの特性の測定結果を示す図であり、（Ａ）がＲＨヒステリシス曲線を、（Ｂ）が複数サンプルのＨｏｆｆおよびＨｃの分布を示す図である。
【図１４】図１４は、第２実施形態のＭＴＪのトンネルバリア層およびフリー層の構造を示す図である。
【図１５】図１５は、第２実施形態のＭＴＪの試料の磁化曲線を示す図であり、実線が試料の磁化曲線を、点線が比較例の磁化曲線を示し、（Ｂ）は（Ａ）の破線円の部分を拡大した図である。
【図１６】図１６は、第２実施形態のＭＴＪの構造でマイクロマグネティック・シミュレーションを行い、ＣｏＦｅＢＴａ／ＣｏＦｅＢ層を仮定し、Ｈｋを４５００Ｏｅと約１．５倍大きくした場合の結果を示す図である。
【図１７】図１７は、解析結果に基づいて作製した第２実施形態のＭＴＪの構造を示す図である。
【図１８】図１８は、試作した図１７の第２実施形態のＭＴＪの特性の測定結果を示す図であり、（Ａ）がＲＨヒステリシス曲線を、（Ｂ）が複数サンプルのＨｏｆｆおよびＨｃの分布を示す図である。
【図１９】図１９は、第１または第２実施形態の界面垂直磁化型ＭＲＡＭを、ＣＭＯＳ回路に混載した半導体装置のブロック図である。
【図２０】図２０は、ＭＲＡＭのブロック図である。
【発明を実施するための形態】
【００２１】
本出願人は、特願２０１２−２７１０７７号で、記憶層をＳＡＦ構造にすることで、低スイッチング電流・高保持特性を持つＭＲＡＭを開示している。まず、特願２０１２−２７１０７７号に開示した先行技術のＭＲＡＭ構造について説明する。
図１は、先行技術の界面垂直磁化型のＭＲＡＭのメモリセルを示す図であり、（Ａ）が１個のメモリセルの電気的等価回路を、（Ｂ）が複数のメモリセルを配置したメモリセルアレイを、示す。
【００２２】
図１の（Ａ）に示すように、メモリセル１０は、トランジスタ（nMOSFET）１１と、抵抗値が設定される可変抵抗素子１２と、を有する。可変抵抗素子１２は、界面垂直ＭＴＪを含み、記憶データに応じて記憶層（磁化自由層）の磁化方向が設定される。可変抵抗素子１２の一端はビット線１４に接続され、可変抵抗素子１２の他端はトランジスタ１１の一方の被制御端子（ドレイン）に接続される。トランジスタ１１の制御端子（ゲート）はワード線１３に接続され、トランジスタ１１の他方の被制御端子（ソース）はソース線１５に接続される。
【００２３】
メモリセル１０にデータを書き込む場合は、ワード線１３に選択電圧（Ｈ）を印加してトランジスタ１１をオンし、書き込むデータ（ＨまたはＬ）に応じて、ビット線１４とソース線１５の間に極性の異なる電流を流すように電圧を印加する。これにより、書き込むデータに応じて、ＭＴＪの磁化自由層の磁化方向が設定され、可変抵抗素子１２は、異なる抵抗値を呈する。メモリセル１０からデータを読み出す場合は、ワード線１３に選択電圧（Ｈ）を印加してトランジスタ１１をオンし、ビット線１４とソース線１５の間に、書き込み時より小さい電圧を印加する。これにより、トランジスタ１１および可変抵抗素子１２を介して、ビット線１４とソース線１５の間に電流が流れるが、可変抵抗素子１２の抵抗値に応じて流れる電流が異なるので、電流量の差に対応して記憶しているデータを検出する。
【００２４】
図１の（Ａ）では、ビット線１４とソース線１５が直交しているが、書き込みおよび読み出し動作の関係から、ビット線１４とソース線１５は隣接して平行に配置されることが望ましい。図１の（Ｂ）は、ビット線１４とソース線１５を平行に配置した場合のメモリセルのレイアウトを示す。図１の（Ｂ）に示すように、ビット線１４とソース線１５の組に対してワード線１３が直交する方向に配置される。図１の（Ｂ）では、同一のビット線１４およびソース線１５に接続される隣接する２個のメモリセルのトランジスタ１１のソースは接続され、その接続ノードがソース線１５に接続される。
【００２５】
図２は、図１の（Ｂ）に示したメモリセルのレイアウトで、同一のビット線１４およびソース線１５に接続される隣接する２個のメモリセルおよび周辺回路部分のトランジスタの断面構造の例を示す図である。
図２に示すように、メモリセル部分および周辺回路部分において、基板２１の上の層２２にトランジスタなどの機能素子が形成される。コンタクト層ＣＴでは、ゲート電極２３Ａおよび２３Ｂ、ドレイン電極２４Ａおよび２４Ｂ、およびソース電極２５が形成される。Ｍ１からＭ５は、それぞれメタル層を示し、Ｖ１からＶＭ４はビア層を示す。図示していないが、ゲート電極２３Ａおよび２３Ｂは、いずれかのメタル層に設けられた、紙面に垂直な方向に伸びるワード線に接続される。また、ソース電極２５は、いずれかのメタル層に設けられた、紙面上を横方向に伸びるソース線に接続される。ドレイン電極２４Ａおよび２４Ｂは、メタル層Ｍ１〜Ｍ４およびビア層Ｖ１〜Ｖ４を介して上層に導かれ、下部電極２６に接続される。以上の構造は、メモリセル部分および周辺回路部分で同じである。メモリセル部分においては、ＭＴＪ３０は下部電極２６と上部電極２８の間に形成され、上部電極２８はメタル層Ｍ５に配置され、紙面上を横方向に伸びるビット線に接続される。
【００２６】
ＭＴＪ３０以外の部分は、これまで広く行われている配線レイアウトおよび製造方法を適用して実現されるため説明は省略し、ＭＴＪについてのみ説明する。
【００２７】
図３は、ＭＴＪ３０の構造を示す図であり、（Ａ）がトップピン型のＭＴＪ３０の構造を、（Ｂ）がボトムピン型のＭＴＪ３０の構造を、示す。
図３の（Ａ）に示すように、トップピン型のＭＴＪ３０は、下部電極２６の上面に接触する記憶（フリー：磁化自由）層４０と、記憶層４０の上面に接触するトンネルバリア層３１と、トンネルバリア層３１の上面に接触する磁化固定（ピン）層３２と、を有する。上部電極２８は、磁化固定層３２の上面に接触するように形成される。
【００２８】
また、図３の（Ｂ）に示すように、ボトムピン型のＭＴＪ３０は、下部電極２６の上面に接触する磁化固定層３２と、磁化固定層３２の上面に接触するトンネルバリア層３１と、トンネルバリア層３１の上面に接触する記憶層４０と、を有する。上部電極２８は、記憶層４０の上面に接触するように形成される。
【００２９】
上記のように、トップピン型のＭＴＪ３０とボトムピン型のＭＴＪ３０は、磁化固定（ピン）層３２が、トンネルバリア層３１の上側に形成されるか、下側に形成されるか、が異なる。言い換えれば、記憶層４０が、トンネルバリア層３１の上側に形成されるか、下側に形成されるか、が異なる。いずれの場合も、動作原理に差異はない。
【００３０】
図４は、先行技術におけるトンネルバリア層３１および記憶層４０の構造を示す図であり、（Ａ）がトップピン型のＭＴＪ３０の場合を、（Ｂ）がボトムピン型のＭＴＪ３０の場合を、示す。
【００３１】
図４の（Ａ）に示すように、トップピン型のＭＴＪ３０の記憶層４０は、トンネルバリア層３１の下面に接触する第１記憶磁性層Ｍ１と、Ｍ１の下面に接触する常磁性（非磁性）層Ｎと、非磁性層Ｎの下面に接触する第２記憶磁性層Ｍ２と、を有する。したがって、第２記憶磁性層Ｍ２の下面には下部電極２６が接触する。
【００３２】
先行技術では、非磁性層Ｎは、第１記憶磁性層Ｍ１の下面に接触する第１非磁性層Ｎ１と、第１非磁性層Ｎ１の下面に接触する第２非磁性層Ｎ２と、を有する。したがって、第２非磁性層Ｎ２は、第２記憶磁性層Ｍ２の上面に接触する。なお、非磁性層Ｎは、先行技術では第１非磁性層Ｎ１および第２非磁性層Ｎ２の２層を有するが、１層でも、３層以上でもよく、２層に限定されるものではない。さらに、先行技術では、第１記憶磁性層Ｍ１と第２記憶磁性層Ｍ２は、後述するように、反強磁性結合している。
【００３３】
図４の（Ｂ）に示すように、ボトムピン型のＭＴＪ３０の記憶層４０は、図４の（Ａ）のトップピン型のＭＴＪ３０の記憶層４０を、上下逆転した構造を有する。
【００３４】
図４の（Ａ）および（Ｂ）に示すように、先行技術の記憶層４０は、前述のＳＡＦ (Synthetic AntiFerromagneticあるいはFerrimagnetic)構造を有する。垂直磁化膜ＳＡＦ構造を有する記憶層で、単純に２つの強磁性層として、垂直磁気異方性を持つ磁性体を用いて、記憶層にＳＡＦ構造を形成するだけでは、熱揺らぎ安定性が増加する。しかし、スイッチング電流が大きくなってしまい磁化反転が容易ではない可能性があることが判明した。そこで、スイッチング電流を小さくでき、良好な熱揺らぎ安定性が得られる条件を調べたところ、トンネルバリア層に接する第１磁性層Ｍ１の磁化と、トンネルバリアから離れた第２磁性層Ｍ２の磁化との関係が、記憶層の特性に大きく影響することを見出した。具体的には、第１磁性層Ｍ１の磁化が、第２磁性層Ｍ２の磁化より大きい構造を用いることにより、スイッチング電流を大きくせず、熱揺らぎ特性を改善することができる。以下、先行技術の実施形態のボトムピン型のＭＴＪ３０の記憶層４０について説明する。
【００３５】
ＭＴＪ３０のトンネルバリア層３１としては、通常ＭｇＯが広く用いられている。高磁気抵抗を得るためにはＭｇＯが（００１）配向する必要がある。そのためには、ＭｇＯトンネルバリア層３１の上下の層、すなわち第１磁性層Ｍ１および磁化固定層３２は、結晶整合性がよい、Ｆｅ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＣｏＢ、ＦｅＢのいずれかで形成することが望ましい。これらの磁性体は、極薄膜の場合において、垂直磁気異方性が発現することが知られている。
【００３６】
一方、Ｍ２層に関しては、基本的に、垂直磁気異方性をもつ磁性体であれば、どのような材料で形成してもよい。しかし後述するように、Ｍ１層の磁化よりも小さくするために、材料やその膜厚が限定される。
【００３７】
第２非磁性層Ｎ２としては、Ｒｕ、Ｒｈ、Ｐｄ等の元素が用いられ、その膜厚は  ０．４ｎｍ〜２．０ｎｍの範囲である。ＲＫＫＹ交換相互作用により、Ｍ１層とＭ２層の間に反強磁性的交換相互作用が働くような膜厚を用いる。ＲＫＫＹ交換相互作用は、金属層などを介した場合に発現する電子軌道の波動に起因する相関結合である。
【００３８】
また、第１非磁性層Ｎ１は、第１強磁性層Ｍ１が第２強磁性層Ｍ２の影響を受けないで、ＭｇＯトンネルバリア層３１の界面から結晶化が進むように挿入するもので、Ｔａ、Ｎｂ等の元素が用いられ、その膜厚は０．１ｎｍ〜０．５ｎｍの範囲である。
【００３９】
第２強磁性層Ｍ２をＣｏＰｄで、第１強磁性層Ｍ１をＣｏＦｅＢで形成した試料を製作し、その特性を調べた。ここで、Ｍ２層のＣｏＰｄは、Ｃｏを厚さ０．３ｎｍ、Ｐｄを厚さ０．７ｎｍの組とし、これをｎ＝１〜３回堆積し、最後のＣｏを厚さ０．３ｎｍで堆積した。今後、このような層構造[Co0.3nm/Pd0.7nm]n=iCo0.3nmをＣｏＰｄ（ｎ＝ｉ）と表記する。
【００４０】
図５は、試料の構造を示す図である。この試料は、下部金属２６および上部金属２８を厚さ５ｍｎのＴａ膜とし、トンネルバリア層３１を厚さ０．９ｍｎのＭｇＯ膜とし、第１記憶磁性層Ｍ１を厚さ０．７ｎｍのＣｏＦｅＢ膜とする。そして、第２記憶磁性層Ｍ１を、上記の[Co0.3nm/Pd0.7nm]n=iCo0.3nmの層構造膜とし、第１非磁性層Ｎ１を厚さ０．２ｎｍのＴａ膜とし、第２非磁性層Ｎ２を厚さ０．６ｎｍのＲｕ膜とする。この場合、第２非磁性層Ｎ２の厚さが０．２ｎｍと薄いので、Ｍ１層とＭ２層の間に反強磁性的交換相互作用が働く。したがって、この試料には、記憶層４０のみが設けられ、磁化固定（ピン）層３２は設けられていない。図５の試料で、ｎを１〜３と変化させた時の測定結果から、良好な特性を示すＭＴＪの構造を求めた。
【００４１】
図６は、先行技術に開示された良好な特性を示すＭＴＪの構造例を示す図であり、（Ａ）がトップピン型の例を、（Ｂ）がボトムピン型の例を示す。
図６において、Bottom electrodeが下部金属２６に、Top electrodeが上部金属２８に、ＭｇＯがトンネルバリア層３１に、それぞれ対応する。図６の（Ａ）において、記憶層がフリー層４０に対応し、そこに含まれるＣｏＦｅＢ０．７ｎｍが第１記憶磁性層Ｍ１に、ＣｏＰｄ１．１ｎｍが第２記憶磁性層Ｍ２に、Ｔａ０．２ｎｍが第１非磁性層Ｎ１に、Ｒｕ０．６ｎｍが第２非磁性層Ｎ２に、対応する。それ以外のＣｏＦｅＢ１．２ｎｍ、Ｔａ０．３ｎｍ、ＣｏＰｔ４ｎｍ、Ｒｕ１．０ｎｍおよびＣｏＰｔ１４ｎｍが磁化固定（ピン）層３２を形成する。
【００４２】
図６の（Ｂ）において、記憶層がフリー層４０に対応し、そこに含まれるＣｏＦｅＢ１．２ｎｍが第１記憶磁性層Ｍ１に、ＣｏＰｄ１．１（ｎ＝２）が第２記憶磁性層Ｍ２に、Ｔａ０．３ｎｍが第１非磁性層Ｎ１に、Ｒｕ０．６ｎｍが第２常磁性層Ｎ２に、対応する。それ以外のＣｏＦｅＢ１．０ｎｍ、Ｔａ０．３ｎｍ、ＣｏＰｔ４ｎｍ、ＲｕおよびＣｏＰｔ１４ｎｍが磁化固定（ピン）層３２を形成する。
【００４３】
図６に示した記憶層においては、トンネルバリア層に接触する第１磁性層の磁化が、トンネルバリア層に接触しない第２磁性層の磁化より大きい。言い換えれば、第１磁性層の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい。
【００４４】
以上、特願２０１２−２７１０７７号に開示した先行技術について説明した。なお、上記の説明は、特願２０１２−２７１０７７号に開示した技術の一部であり、特願２０１２−２７１０７７号に開示しているがここでは説明していない技術であっても、本出願に適用可能である。
図６に示したＭＴＪの特性を試験したところ、ＭＲＡＭに使用する上で、不十分な点が見出された。以下、これについて説明する。
【００４５】
図７は、一般的なＭＴＪの外部磁界による素子抵抗の磁化曲線である。
高抵抗状態と低抵抗状態を“１”、“０”に対応させて情報を記憶させる。例えば、図７において実線で示す磁化曲線は、外部磁場の正側にシフトしている。このずれをオフセット磁場（Ｈｏｆｆ）と定義する。この場合、外部磁場がゼロのときには、“０”状態しか存在しないため、“１”状態にスイッチさせることができない。
【００４６】
ＭＴＪを利用した磁気抵抗半導体メモリでは、動作時に外部磁場を印加することは行えず、ＭＴＪに印加される外部磁場はゼロである。この状態でＭＴＪに電流(電圧)を印加して状態を切り換える（スイッチする）には、外部磁場がゼロの軸に対し“１”と“０”の二つの状態が存在することが求められ、そのためオフセット磁場はゼロに近いことが求められる。
【００４７】
また、オフセット磁場がゼロでなくても、Ｈｏｆｆ＜Ｈｃ（Ｈｃ＝磁化曲線のヒステリシス部分の幅／２）の場合には、図７の点線の磁化曲線で示すように、外部磁場がゼロの軸に対し“１”、“０”の二つの状態が存在しうる。そのため、Ｈｃが大きくなると、Ｈｏｆｆのマージンが広がることになる。
【００４８】
特許文献３に記載されるように、オフセット磁場をゼロに近づけるには、ピン層をＳＡＦ構造にし、ＳＡＦ構造を形成する二層の強磁性体の膜厚をコントロールする。しかしながら、記憶層（フリー層）がＳＡＦ構造のＭＴＪの場合、磁化固定層（ピン層）をＳＡＦ構造にし、その膜厚を変化させても、オフセット磁場をゼロ付近にコントロールして作製することは難しかった。
【００４９】
例えば、図８は、図６の（Ａ）に示した磁化固定層（ピン層）および記憶層（フリー層）を有する磁気抵抗メモリのＭＴＪの特性を示す磁化曲線の図である。この場合、Ｈｏｆｆは３０００Ｏｅもあった。
以下に説明する実施形態では、Ｈｏｆｆがゼロに近いＭＴＪが開示される。
【００５０】
まず、第１実施形態について説明する。
マイクロマグネティック・シミュレーションにより、記憶層（フリー層）のＳＡＦ構造の「交換相互作用の大きさ」（−Ｊｅｘ）を制御することで、オフセット磁場をコントロールできることを発見した。以下、シミュレーションによる検討結果を示す。
【００５１】
図９は、フリー層のＳＡＦ構造の強磁性体層の二層（図４のＭ１とＭ２）を一定にし、−Ｊｅｘを変化させたときのＨｏｆｆとＨｃの変化を示す図である。この図から、−Ｊｅｘが減少するとともに、Ｈｏｆｆも単調に減少し、−Ｊｅｘが約０．１８ｅｒｇ／ｃｍ2のときに、Ｈｏｆｆがほぼゼロになることがわかる。
【００５２】
さらに、ＳＡＦ構造の第１非磁性層の膜厚を制御することにより、−Ｊｅｘの大きさをコントロールできることを発見した。
【００５３】
図１０は、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ（ｔ−ｎｍ）／ＣｏＦｅＢ０．７ｎｍ／Ｍｇｏ構造で、Ｔａ層の膜厚を０．２、０．２５、０．３、０．４ｎｍと変化させた場合の磁化曲線を示す。なお、図１０のシミュレーションは、ピン層を有さない構造を対象に行ったもので、ピン層も含むＭＴＪの場合とは異なるが、特性を予測することが可能である。
【００５４】
図１０から、Ｔａの膜厚が厚くなると、磁化曲線の高磁場側のヒステリシスが生じる磁場（Ｈｓｆ）が小さくなる傾向を示すことが分かる。−ＪｅｘとＨｓｆは、非特許文献５に記載されるように、次の関係があることが知られている。
−Ｊｅｘ＝（Ｈｓｆ／２）Ｍｓ１ｔ１Ｍｓ２ｔ２／（Ｍｓ２ｔ２−Ｍｓ１ｔ１）
この関係から、−ＪｅｘはＨｓｆに比例し、Ｈｓｆは第１非磁性層（Ｔａ）の膜厚に応じて変化するので、−ＪｅｘとＴａ層の膜厚の関係を求めることができる。
【００５５】
図１１は、−ＪｅｘとＴａ層の膜厚の関係を示す図である。
図１１から、−ＪｅｘはＴａの膜厚にほぼ比例し、上記のＨｏｆｆをゼロにする、すなわち−Ｊｅｘを約０．１８ｅｒｇ／ｃｍ2にするには、Ｔａの膜厚を約０．３ｎｍにすればよいことが判明した。なお、Ｔａの膜厚が０．２５ｎｍ〜０．３５ｎｍの範囲であれば、外部磁場がゼロでも、磁化曲線は“０”と“１”のに状態を取り得る。
【００５６】
図１２は、上記の解析結果に基づいて作製した第１実施形態のＭＴＪの構造を示す図である。
第１実施形態のＭＴＪは、トップピン型であり、記憶層（フリー層）４０と、フリー層）４０の上に形成されたトンネルバリア層３１と、トンネルバリア層３１の上に形成された磁化固定層（ピン層）３０と、を有する。素子サイズは、約７０ｎｍφである。フリー層４０は、トンネルバリア層３１側から順に、第１磁性層Ｍ１、第１非磁性層Ｎ１、第２非磁性層Ｎ２および第２磁性層Ｍ２を有する。第１磁性層Ｍ１は、０．７ｎｍの膜厚のＣｏＦｅＢである。第１非磁性層Ｎ１は、０．３ｎｍの膜厚のＴａである。第２非磁性層Ｎ２は、０．６ｎｍの膜厚のＲｕである。第２磁性層Ｍ２は、１．４ｎｍの膜厚のＣｏＰｄである。言い換えれば、フリー層４０は、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ０．３ｎｍ／ＣｏＦｅＢ０．７ｎｍである。トンネルバリア層３１は、ＭｇＯ膜である。
【００５７】
ピン層３０は、トンネルバリア層３１側から順に、ＣｏＦｅＢ層５１、Ｔａ層５２、膜厚６ｎｍのＣｏＰｔ層５３と、Ｒｕ層５４と、膜厚１４ｎｍのＣｏＰｔ層５５と、を有する。
【００５８】
図１３は、試作した図１２の第１実施形態のＭＴＪの特性の測定結果を示す図であり、（Ａ）がＲＨヒステリシス曲線を、（Ｂ）が複数サンプルのＨｏｆｆおよびＨｃの分布を示す図である。
【００５９】
図１３の（Ａ）に示すように、Ｈｏｆｆはほぼゼロであり、Ｈｃも図８に比べて大きくなっていることが分かる。また、図１３の（Ｂ）に示すように、Ｈｏｆｆはゼロを中心として分布し、Ｈｃは６００〜１１００Ｏｅの範囲に分布していることが分かる。
以上説明したように、第１実施形態のＭＴＪは、Ｈｏｆｆがほぼゼロで、Ｈｃも改善し、磁気抵抗メモリのＭＴＪとして使用するのに適している。
【００６０】
次に、第２実施形態について説明する。
第１実施形態では、記憶層（フリー層）の第１非磁性層であるＴａ層の膜厚を０．３ｎｍ付近にすることにより、Ｈｏｆｆをゼロに近づけた。これに対して、第２実施形態では、第１磁性層を積層構造とすることにより、Ｈｏｆｆをゼロに近づけ、Ｈｃ（磁化曲線のヒステリシス部分の幅／２）を大きくする。Ｈｃを大きくすることにより、Ｈｏｆｆがゼロからずれていても、外部磁場がゼロの状態で、“１”と“０”の間でスイッチするようにする。言い換えれば、Ｈｓを大きくすることによりＨｏｆｆのマージンを広げ、Ｈｏｆｆのゼロからのによる問題が実用上発生しないようにする。
【００６１】
図１４は、第２実施形態のＭＴＪのトンネルバリア層３１およびフリー層４０の構造を示す図である。トンネルバリア層３１は、ＭｇＯ膜である。フリー層４０は、トンネルバリア層３１側から順に、第１磁性層Ｍ１、第１非磁性層Ｎ１、第２非磁性層Ｎ２および第２磁性層Ｍ２を有する。第１非磁性層Ｎ１は、０．２ｎｍの膜厚のＴａである。第２非磁性層Ｎ２は、０．６ｎｍの膜厚のＲｕである。第２磁性層Ｍ２は、ＣｏＰｄである。第２実施形態では、第１磁性層Ｍ１を、第１副磁性層Ｍ１１と、第２副磁性層Ｍ１２と、を有する積層構造とする。第１副磁性層Ｍ１１は、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなる磁性層であり、膜厚は０．３ｎｍと２．０ｎｍの間、望ましくは０．３ｎｍ以上０．９ｎｍ以下である。第２副強磁性層は、１０％以上３０％以下のＴａを含有するＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢからなる磁性層であり、膜厚は０．２ｎｍと０．６ｎｍの間、望ましくは０．２ｎｍ以上０．４ｎｍ以下である。
【００６２】
図１４の第２実施形態のＭＴＪで、Ｍ２、Ｎ２、Ｎ１、Ｍ１２、Ｍ１１およびＭｇＯを、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ０．２ｎｍ／ＣｏＦｅＢＴａ０．４ｎｍ／ＣｏＦｅＢ０．４ｎｍ／ＭｇＯ構造を試作し、ＶＳＭを用いて磁化曲線を測定した。また、比較例として、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ０．２ｎｍ／ＣｏＦｅＢ０．７ｎｍ／ＭｇＯの参照構造に対しても比較プロットした。
【００６３】
図１５は、磁化曲線を示す図であり、実線が図１４の第２実施形態のＭＴＪの磁化曲線を、点線が比較例の参照ＭＴＪの磁化曲線を示し、（Ｂ）は（Ａ）の破線円の部分を拡大した図である。
【００６４】
第１副磁性層Ｍ１であるＣｏＦｅＢ層を、２層のＣｏＦｅＢＴａ／ＣｏＦｅＢに置き換えることで、図１５の（Ａ）に示すように、磁化曲線のＨｓｆが小さく、言い換えると−Ｊｅｘを小さくできる。
【００６５】
さらに、図１５の（Ｂ）に示すように、低磁場におけるループの飽和磁化（Ｍｓ）がＭｓ’からＭｓに減少し、ヒステリシスの幅がＨｃ’からＨｃに増加することが分かった。単磁区の場合には、Ｈｃは、結晶磁気異方性エネルギー（Ｈｋ）に比例するので、第２実施形態のＭＴＪでは、Ｈｋが増加し、垂直磁化がより安定して存在するようになる。
【００６６】
ここで、比較例であるＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ０．２ｎｍ／ＣｏＦｅＢ０．７ｎｍ／ＭｇＯの構造で、−Ｊｅｘが約０．１ｅｒｇ／ｃｍ2、ＣｏＦｅＢのＨｋとして、マイクロマグネティック・シミュレーションを行った。このシミュレーションに基づいて、オフセット磁場Ｈｏｆｆを算出した結果、Ｈｏｆｆ＝−３５００Ｏｅとなった。
【００６７】
図１６は、第２実施形態のＭＴＪの構造でマイクロマグネティック・シミュレーションを行い、ＣｏＦｅＢＴａ／ＣｏＦｅＢ層を仮定し、Ｈｋを４５００Ｏｅと約１．５倍大きくした場合の結果を示す図である。図１６で、破線の直線より上の領域は、Ｈｏｆｆ＜Ｈｃの領域であり、ＭＴＪを界面垂直磁化型ＭＲＡＭに適用した場合に、外部磁場を印加せずに動作させることができる領域である。図１６によれば、Ｈｏｆｆは約６００Ｏｅ減少しただけであったが、Ｈｃは約１４００Ｏｅ増大することがわかった。この結果、Ｈｏｆｆは約６００Ｏｅであるが、Ｈｏｆｆ＜Ｈｃを満足できるようになり、外部磁場印加することなく、ＭＴＪを動作させることが可能となる。このように、Ｈｏｆｆのマージンが大きくなり、Ｈｏｆｆがゼロでなくても動作が可能となる。
【００６８】
図１７は、上記の解析結果に基づいて作製した第２実施形態のＭＴＪの構造を示す図である。
第２実施形態のＭＴＪは、トップピン型であり、記憶層（フリー層）４０と、フリー層）４０の上に形成されたトンネルバリア層３１と、トンネルバリア層３１の上に形成された磁化固定層（ピン層）３０と、を有する。素子サイズは、約５０ｎｍφである。フリー層４０は、トンネルバリア層３１側から順に、第１副磁性層Ｍ１１、第２副磁性層Ｍ１２、第１非磁性層Ｎ１、第２非磁性層Ｎ２および第２磁性層Ｍ２を有する。第１副磁性層Ｍ１１は、０．４ｎｍの膜厚のＣｏＦｅＢＴａである。第２副磁性層Ｍ１２は、０．４ｎｍの膜厚のＣｏＦｅＢである。第１非磁性層Ｎ１は、０．２ｎｍの膜厚のＴａである。第２非磁性層Ｎ２は、０．６ｎｍの膜厚のＲｕである。第２磁性層Ｍ２は、１．４ｎｍの膜厚のＣｏＰｄである。言い換えれば、フリー層４０は、ＣｏＰｄ１．４ｎｍ／Ｒｕ０．６ｎｍ／Ｔａ０．３ｎｍ／ＣｏＦｅＢＴａ０．４ｎｍ／ＣｏＦｅＢ０．４ｎｍである。トンネルバリア層３１は、ＭｇＯ膜である。
【００６９】
ピン層３０は、トンネルバリア層３１側から順に、膜厚１．２ｎｍのＣｏＦｅＢ層５１、Ｔａ層５２、膜厚７ｎｍのＣｏＰｔ層５３と、Ｒｕ層５４と、膜厚１４ｎｍのＣｏＰｔ層５５と、を有する。
【００７０】
図１８は、試作した図１７の第２実施形態のＭＴＪの特性の測定結果を示す図であり、（Ａ）がＲＨヒステリシス曲線を、（Ｂ）が複数サンプルのＨｏｆｆおよびＨｃの分布を示す図である。
【００７１】
図１８の（Ａ）に示すように、Ｈｏｆｆは３７Ｏｅで、ほぼゼロであり、Ｈｃは図８の場合と同じであることが分かる。また、図１８の（Ｂ）に示すように、Ｈｏｆｆは約２００Ｏｅを中心として分布し、Ｈｃは１５０〜５００Ｏｅの範囲に分布していることが分かる。
【００７２】
以上説明したように、第２実施形態のＭＴＪは、Ｈｏｆｆがほぼゼロで、Ｈｃも改善し、磁気抵抗メモリのＭＴＪとして使用するのに適している。
第１および第２実施形態のＭＴＪは、図１および図２で説明した形で界面垂直磁化型ＭＲＡＭに適用される。また、第１および第２実施形態のＭＴＪの製造プロセスは、広く知られている製造プロセスで実現され、特願２０１２−２７１０７７号に開示にも開示されているので、説明を省略する。
【００７３】
図１９は、これまで説明したＭＴＪを有する実施形態の界面垂直磁化型ＭＲＡＭを、ＣＭＯＳ回路に混載した半導体装置のブロック図である。
図１９に示すように、半導体装置（チップ）２００は、ＭＲＡＭ２２０と、ＭＲＡＭ２２０以外のＣＭＯＳ回路部２１０と、を有する。ＣＭＯＳ回路部２１０は、例えば、プロセッサ等のロジック回路部２１１、アナログ回路部２１２、電源回路等を有する。
【００７４】
図２０は、ＭＲＡＭ２２０のブロック図である。
図２０に示すように、ＭＲＡＭ２２０は、メモリセルアレイ３０１、ロウデコーダ３０２、コラムデコーダ３０３、選択スイッチ列３０４、ライトアンプ３０５、センスアンプ３０６、データＩ／Ｏ部３０７および制御部３０８を有する。ロウデコーダ３０２、コラムデコーダ３０３、データＩ／Ｏ部３０７および制御部３０８は、ＣＭＯＳ回路部２１０からのアドレス信号、入出力データおよび制御信号を受け、メモリセルアレイ３０１にアクセスする。ＭＲＡＭ２２０の構成および動作については広く知られているので、説明は省略する。
【００７５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７６】
１２    可変抵抗素子
２６    下部電極
２８    上部電極
３０    ＭＴＪ（磁気トンネル接合）(Magnetic Tunnel Junction)
３１    トンネルバリア層
３２    磁化固定（ピン）層
４０    記憶（フリー）層（磁化自由層）
Ｍ１    第１磁性層
Ｍ１１    第１副磁性層
Ｍ１２    第２副磁性層
Ｍ２    第２磁性層
Ｎ１    第１非（常）磁性層
Ｎ２    第２非（常）磁性層
【図１】
2015103755.tif 000003
【図２】
2015103755.tif 000004
【図３】
2015103755.tif 000005
【図４】
2015103755.tif 000006
【図５】
2015103755.tif 000007
【図６】
2015103755.tif 000008
【図７】
2015103755.tif 000009
【図８】
2015103755.tif 000010
【図９】
2015103755.tif 000011
【図１０】
2015103755.tif 000012
【図１１】
2015103755.tif 000013
【図１２】
2015103755.tif 000014
【図１３】
2015103755.tif 000015
【図１４】
2015103755.tif 000016
【図１５】
2015103755.tif 000017
【図１６】
2015103755.tif 000018
【図１７】
2015103755.tif 000019
【図１８】
2015103755.tif 000020
【図１９】
2015103755.tif 000021
【図２０】
2015103755.tif 000022