(57)【要約】【課題】半導体集積回路装置の電荷保持特性を向上させる。【解決手段】半導体集積回路装置ＳＭは、ゲート電極Ｇ１の端部において、半導体基板ＳＢの主面に形成されたｎ−型半導体領域ＥＸ１と、半導体基板ＳＢの主面上に設けられ、上面を有するシリコン膜ＥＰに形成されたｎ＋型半導体領域ＳＤ１と、ゲート電極Ｇ１の側壁とシリコン膜ＥＰの上面の一部を覆う側壁絶縁膜ＳＷ３と、を有する。さらに、半導体集積回路装置ＳＭは、側壁絶縁膜ＳＷ３から露出したシリコン膜ＥＰの上面に形成されたシリサイド膜ＳＬを有し、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１と同一導電型で、ｎ−型半導体領域ＥＸ１よりも高濃度であり、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１は、ＭＩＳＦＥＴのソース領域またはドレイン領域を構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート電極、ソース領域およびドレイン領域を有するＭＩＳＦＥＴを含む半導体集積回路装置であって、
シリコンからなり、主面を有する半導体基板と、
前記主面上にゲート絶縁膜を介して形成された前記ゲート電極と、
前記ゲート電極の端部において、前記半導体基板の主面から前記半導体基板の内部にわたって形成された第１半導体領域と、
前記ゲート電極から離れた位置であって、前記半導体基板の主面上に形成され、上面を有するシリコン膜と、
前記ゲート電極の第１側壁と、前記シリコン膜の上面の一部と、を覆う第１側壁絶縁膜と、
前記シリコン膜の上面から前記シリコン膜の内部にわたって形成された第２半導体領域と、
前記第１側壁絶縁膜から露出した、前記シリコン膜の上面に形成されたシリサイド膜と、
を有し、
前記第２半導体領域は、前記第１半導体領域と同一導電型であり、前記第１半導体領域よりも高濃度であり、
前記第１半導体領域および前記第２半導体領域は、前記ＭＩＳＦＥＴの前記ソース領域または前記ドレイン領域を構成する、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記シリコン膜は、前記ゲート電極に近い側に第２側壁を、前記ゲート電極から遠い側に第３側壁を有し、
前記第２側壁は、前記第１側壁絶縁膜で覆われている、半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第３側壁は、第２側壁絶縁膜で覆われている、半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記シリサイド膜の底面は、前記ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記ゲート絶縁膜と前記ゲート電極との界面よりも高い、半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記シリコン膜の上面は、前記ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記ゲート電極の第２上面よりも低い、半導体集積回路装置。
【請求項６】
シリコンからなる半導体基板の主面の第１領域に形成され、第１ゲート電極、第１ソース領域および第１ドレイン領域を有する第１ＭＩＳＦＥＴと、
前記半導体基板の主面であって、前記第１領域とは異なる第２領域に形成され、第２ゲート電極、第２ソース領域および第２ドレイン領域を有する第２ＭＩＳＦＥＴと、を含む半導体集積回路装置であって、
前記第１ＭＩＳＦＥＴは、
前記主面上に第１ゲート絶縁膜を介して形成された前記第１ゲート電極と、
前記第１ゲート電極の端部において、前記半導体基板の主面から前記半導体基板の内部にわたって形成された第１半導体領域と、
前記第１ゲート電極から離れた位置であって、前記半導体基板の主面上に形成され、第１上面を有するシリコン膜と、
前記第１ゲート電極の第１側壁と、前記シリコン膜の上面の一部と、を覆う第１側壁絶縁膜と、
前記シリコン膜の上面から前記シリコン膜の内部にわたって形成された第２半導体領域と、
前記第１側壁絶縁膜から露出した前記シリコン膜の上面に形成された第１シリサイド膜と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板の主面上に第２ゲート絶縁膜を介して形成された前記第２ゲート電極と、
前記第２ゲート電極の端部において、前記半導体基板の主面から前記半導体基板の内部にわたって形成された第３半導体領域と、
前記第２ゲート電極の第２側壁を覆う第２側壁絶縁膜と、
前記第２側壁絶縁膜から露出した領域において、前記半導体基板の主面から前記半導体基板の内部にわたって形成された第４半導体領域と、
前記第２側壁絶縁膜から露出した領域において、前記第４半導体領域の表面に形成された第２シリサイド膜と、
を有し、
前記第２半導体領域は、前記第１半導体領域と同一導電型であり、前記第１半導体領域よりも高濃度であり、
前記第４半導体領域は、前記第３半導体領域と同一導電型であり、前記第３半導体領域よりも高濃度であり、
前記第１半導体領域および前記第２半導体領域は、前記第１ＭＩＳＦＥＴの前記第１ソース領域または前記第１ドレイン領域を構成し、
前記第３半導体領域および前記第４半導体領域は、前記第２ＭＩＳＦＥＴの前記第２ソース領域または前記第２ドレイン領域を構成する、半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、
前記シリコン膜は、前記第１ゲート電極に近い側に第３側壁を、前記第１ゲート電極から遠い側に第４側壁を有し、
前記第３側壁は、前記第１側壁絶縁膜で覆われている、半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
前記第４側壁は、第３側壁絶縁膜で覆われている、半導体集積回路装置。
【請求項９】
請求項６に記載の半導体集積回路装置において、
前記第１シリサイド膜の底面は、前記第１ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記第１ゲート絶縁膜と前記第１ゲート電極との界面よりも高い、半導体集積回路装置。
【請求項１０】
請求項６に記載の半導体集積回路装置において、
前記シリコン膜の上面は、前記第１ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記第１ゲート電極の第２上面よりも低い、半導体集積回路装置。
【請求項１１】
請求項６に記載の半導体集積回路装置において、
前記第２シリサイド膜の第３上面は、前記第２ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記第２ゲート絶縁膜と前記第２ゲート電極の界面よりも低い、半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置において、
前記第１シリサイド膜の底面は、前記第１ゲート絶縁膜が形成された領域における前記半導体基板の主面を基準として、前記第２シリサイド膜の前記第３上面よりも高い、半導体集積回路装置。
【請求項１３】
請求項６に記載の半導体集積回路装置において、
前記第１側壁絶縁膜の幅と、前記第２側壁絶縁膜の幅とは等しい、半導体集積回路装置。
【請求項１４】
請求項６に記載の半導体集積回路装置において、
前記第２半導体領域は、前記シリコン膜の上面から前記第１半導体領域に達する、半導体集積回路装置。
【請求項１５】
請求項６に記載の半導体集積回路装置において、さらに、
前記第１ＭＩＳＦＥＴの前記第１ソース領域または前記第１ドレイン領域に電気的に接続された容量素子と、
を有する、半導体集積回路装置。
【請求項１６】
（ａ）主面を有するシリコンからなる半導体基板を準備する工程、
（ｂ）前記主面上にゲート絶縁膜を介して上面と側壁を有するゲート電極を形成する工程、
（ｃ）前記ゲート電極の上面と前記側壁を覆うように、前記半導体基板の主面上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜に異方性ドライエッチングを施すことにより、第１の幅を有する第１側壁絶縁膜を形成する工程、
（ｅ）前記ゲート電極の前記側壁から前記第１の幅以上離れた領域において、前記半導体基板の主面にシリコン膜を形成する工程、
（ｆ）前記ゲート電極の前記側壁を覆い、その一部が前記シリコン膜の上面を覆い、前記ゲート電極の前記側壁から第２の幅を有する第２側壁絶縁膜を形成する工程、
（ｇ）前記シリコン膜の上面であって、前記第２側壁絶縁膜から露出した領域に半導体領域を形成する工程、
（ｈ）前記第２側壁絶縁膜から露出した領域において、前記半導体領域の表面にシリサイド膜を形成する工程、
を有し、
前記第２側壁絶縁膜は、前記シリコン膜の上面を部分的に覆っている、半導体集積回路装置の製造方法。
【請求項１７】
請求項１６に記載の半導体集積回路装置の製造方法において、
前記第２の幅は、前記第１の幅よりも大である、半導体集積回路装置の製造方法。
【請求項１８】
請求項１６に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、前記半導体基板の主面の側から、順に、第１酸化シリコン膜、第１窒化シリコン膜および第２酸化シリコン膜の積層構造であり、
前記（ｄ）工程において、前記半導体基板の主面は、前記第１酸化シリコン膜で覆われている、半導体集積回路装置の製造方法。
【請求項１９】
請求項１８に記載の半導体集積回路装置の製造方法において、前記（ｅ）工程の前に、
（ｉ）ウエットエッチングにより、前記第１酸化シリコン膜を、前記半導体基板の主面から除去する工程、
を有する、半導体集積回路装置の製造方法。
【請求項２０】
請求項１６に記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程では、前記シリコン膜の側壁に、第３側壁絶縁膜を形成する、半導体集積回路装置の製造方法。
【請求項２１】
第１ゲート電極、第１ソース領域および第１ドレイン領域を有する第１ＭＩＳＦＥＴと、第２ゲート電極、第２ソース領域および第２ドレイン領域を有する第２ＭＩＳＦＥＴと、を有する半導体集積回路装置の製造方法であって、
（ａ）その主面に第１領域と、前記第１領域と異なる第２領域と、を有するシリコンからなる半導体基板を準備する工程、
（ｂ）前記第１領域において、前記半導体基板の主面上に第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２領域において、前記半導体基板の主面上に第２ゲート絶縁膜を介して前記第２ゲート電極を形成する工程、
（ｃ）前記第１領域の前記第１ゲート電極および前記第２領域の第２ゲート電極を覆うように第１絶縁膜を形成し、前記第２領域を第１マスクで覆った状態で、前記第１領域の前記第１絶縁膜に異方性ドライエッチングを施し、前記第１ゲート電極の第１側壁に第１の幅を有する第１側壁絶縁膜を形成する工程、
（ｄ）前記第２領域を前記第１絶縁膜で覆った状態で、前記第１領域であって、前記第１ゲート電極の前記第１側壁から前記第１の幅だけ離れた領域において、前記半導体基板の主面にシリコン膜を形成する工程、
（ｅ）前記半導体基板の主面上に第２絶縁膜を形成した後、前記第２絶縁膜に異方性ドライエッチングを施し、前記第１ゲート電極の前記第１側壁および前記第２ゲート電極の第２側壁に第２の幅を有する第２側壁絶縁膜を形成する工程、
（ｆ）前記第１領域において、前記第２側壁絶縁膜から露出した前記シリコン膜に第１半導体領域を形成し、前記第２領域において、前記第２側壁絶縁膜から露出した前記半導体基板の主面に第２半導体領域を形成する工程、
（ｇ）前記第２側壁絶縁膜から露出した前記第１半導体領域および前記第２半導体領域の表面にシリサイド膜を形成する工程、
を有し、
前記第２の幅は、前記第１の幅よりも大きく、前記第１領域において、前記第２側壁絶縁膜は前記シリコン膜の上面を部分的に覆う、半導体集積回路装置の製造方法。
【請求項２２】
請求項２１に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、前記半導体基板の主面の側から、順に、第１酸化シリコン膜、第１窒化シリコン膜、および、第２酸化シリコン膜からなり、前記（ｃ）工程の異方性ドライエッチングは、前記第２酸化シリコン膜と前記第１窒化シリコン膜に対して施し、前記第１酸化シリコン膜は、ウエットエッチングを用いて除去する、半導体集積回路装置の製造方法。
【請求項２３】
請求項２２に記載の半導体集積回路装置の製造方法において、
前記第１酸化シリコン膜を除去するウエットエッチングでは、前記第１領域の前記第２酸化シリコン膜および前記第２領域の前記第２酸化シリコン膜も除去する、半導体集積回路装置の製造方法。
【請求項２４】
請求項２３に記載の半導体集積回路装置の製造方法において、前記（ｄ）工程の後に、
前記第１領域および前記第２領域において、前記第１窒化シリコン膜を除去する工程、
前記第１領域を選択的に第２マスクで覆い、前記第２領域において、前記第１酸化シリコン膜に異方性ドライエッチングを施し、前記第２ゲート電極の前記第２側壁に第３側壁絶縁膜を形成する工程、
前記第２領域であって、前記第２ゲート電極および前記第３側壁絶縁膜で覆われていない領域において、前記半導体基板の主面に第３半導体領域を形成する工程、
を有する、半導体集積回路装置の製造方法。
【請求項２５】
請求項２１に記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程では、前記シリコン膜の第３側壁に、第４側壁絶縁膜を形成する、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、例えば、容量素子（キャパシタ）を有するＤＲＡＭ、または、容量素子を有するＤＲＡＭとロジック回路とを混載したｅＤＲＡＭに関する。
【背景技術】
【０００２】
例えば、ｅＤＲＡＭ（Embedded Dynamic Random Access Memory）の中のＤＲＡＭは、複数のＤＲＡＭセルを有しており、ＤＲＡＭセルは、１個の選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、これに直列接続された１個の容量素子とで構成されている。選択ＭＩＳＦＥＴは、ゲート電極と、ソース領域およびドレイン領域を構成する半導体領域とで構成されており、容量素子は、選択ＭＩＳＦＥＴのソース領域またはドレイン領域に接続されている。
【０００３】
ｅＤＲＡＭにおいては、選択ＭＩＳＦＥＴのソース領域およびドレイン領域は、半導体基板の内部に形成され、ソース領域およびドレイン領域の表面にシリサイド膜が形成されている。シリサイド膜は、ゲート電極の側壁から側壁絶縁膜の幅だけ離れて形成されている。つまり、チャンネル領域（チャンネル形成領域）から側壁絶縁膜の幅だけ離れた位置に形成されている。
【０００４】
また、特許文献１には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極とソース領域・ドレイン領域の表面にシリコン膜を選択的に成長させる際に、ゲート電極とソース領域間もしくはゲート電極とドレイン領域間のショートを防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２９４４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、ｅＤＲＡＭにおいて、選択ＭＩＳＦＥＴの微細化が進むと、側壁絶縁膜の幅を狭く、そして、ソース領域およびドレイン領域を浅くせざるを得ない。その為、ソース領域およびドレイン領域の表面に形成されているシリサイド膜がチャンネル領域に接近してしまう、シリサイド膜がソース領域またはドレイン領域とウエル領域との境界に接近してしまい、ソース領域またはドレイン領域とウエル領域間のリーク電流が増加し、ＤＲＡＭセルの電荷保持特性が低下するという問題が有る。
【０００７】
従って、ＤＲＡＭセルを有する半導体集積回路装置において電荷保持特性を向上させる技術が求められている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、ＭＩＳＦＥＴを有する半導体集積回路装置は、ゲート電極の端部において、半導体基板の内部に形成された第１半導体領域と、半導体基板の主面上に設けられ、上面を有するシリコン膜に形成された第２半導体領域と、ゲート電極の側壁とシリコン膜の上面の一部を覆う側壁絶縁膜と、を有する。さらに、半導体集積回路装置は、側壁絶縁膜から露出したシリコン膜の上面に形成されたシリサイド膜を有し、第２半導体領域は、第１半導体領域と同一導電型で、第１半導体領域よりも高濃度であり、第１半導体領域および第２半導体領域は、ＭＩＳＦＥＴのソース領域またはドレイン領域を構成する。
【発明の効果】
【００１０】
前記一実施の形態によれば、半導体集積回路装置の電荷保持特性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態の半導体集積回路装置の構成を示す平面図である。
【図２】実施の形態の半導体集積回路装置のＤＲＡＭ領域とロジック回路領域の要部断面図である。
【図３】実施の形態の半導体集積回路装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態）
＜半導体集積回路装置の構造について＞
本実施の形態の半導体集積回路装置は、ｅＤＲＡＭを備えている。
【００１５】
図１は、本実施の形態に係る半導体集積回路装置ＳＭの構成を示す平面図である。半導体集積回路装置ＳＭは、ＤＲＡＭが配置されたＤＲＡＭ領域ＤＲ、ＳＲＡＭ（Static Random Access Memory）が配置されたＳＲＡＭ領域ＳＲ、ロジック回路が配置されたロジック回路領域ＬＧＣおよびＩ／Ｏ（Input／Output）回路が配置されたＩ／Ｏ領域ＩＯを有している。ＤＲＡＭ領域ＤＲにはＤＲＡＭセルが行列状に配置されたＤＲＡＭセルアレイがある。ＤＲＡＭセルは、１個のｎチャンネル型の選択ＭＩＳＦＥＴ（ＴＲ１）と、これに直列接続された１個の容量素子ＣＯＮとで構成されている。以下、選択ＭＩＳＦＥＴはｎチャンネル型を用いて説明するがｐチャンネル型の選択ＭＩＳＦＥＴを用いても良い。ロジック回路領域ＬＧＣには、ロジック回路、例えば、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）とｐチャンネル型ＭＩＳＦＥＴ（ＴＲ３）が直列に接続されたインバータ回路ＩＶが配置されている。
【００１６】
図２は、本実施の形態に係る半導体集積回路装置ＳＭの要部断面図である。図２は、ＤＲＡＭ領域ＤＲにおける選択ＭＩＳＦＥＴ（ＴＲ１）とロジック回路領域ＬＧＣにおけるｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の要部断面図を示している。
【００１７】
半導体集積回路装置ＳＭは、例えば、１〜１０Ωｃｍ程度の比抵抗を有するｐ型シリコンからなる半導体基板ＳＢに形成されている。半導体基板ＳＢは、支持基板、絶縁層、ｐ型シリコン基板がこの順に積層されたＳＯＩ（Silicon On Insulator）基板を用いても良い。もちろん半導体基板ＳＢ、ＳＯＩ基板において、ｐ型シリコンに代えてｎ型シリコンを用いても良い。
【００１８】
ｐ型シリコンからなる半導体基板ＳＢの主面側には、複数のｐ型ウエル領域ＰＷ１、ＰＷ２が形成されており、ｐ型ウエル領域ＰＷ１には複数の選択ＭＩＳＦＥＴ（ＴＲ１）が、ｐ型ウエル領域ＰＷ２には複数のｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）が形成されている。図２には、一つの選択ＭＩＳＦＥＴ（ＴＲ１）と一つのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）を示している。図示していないが、各々のｐ型ウエル領域ＰＷ１、ＰＷ２を、平面的および深さ方向において完全に囲むように、一つまたは複数のｎ型ウエル領域を設けても良い。このような構成にすることで、ｐ型の半導体基板ＳＢ、ｐ型ウエル領域ＰＷ１、および、ｐ型ウエル領域ＰＷ２の三者間を電気的に分離することができる。
【００１９】
半導体基板ＳＢの主面から深さ方向に向かって、酸化シリコン膜等の絶縁体で構成された素子分離膜ＳＴが形成されている。ＤＲＡＭ領域ＤＲにおける素子分離膜ＳＴは、例えば、ｐ型ウエル領域ＰＷ１内に複数形成された選択ＭＩＳＦＥＴ（ＴＲ１）を電気的に分離する為に設けられている。素子分離膜ＳＴは、平面視において、選択ＭＩＳＦＥＴ（ＴＲ１）の形成領域（活性領域と呼ぶ）を囲むように形成されおり、断面視において、半導体基板ＳＢの主面から深さ方向に連続的延び、ｐ型ウエル領域ＰＷ１よりも浅い位置で終端している。ロジック回路領域ＬＧＣにおいても、素子分離膜ＳＴは、ＤＲＡＭ領域ＤＲにおける素子分離膜ＳＴと同様の構成を有し、ｐ型ウエル領域ＰＷ２内の複数のｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）間を電気的に分離している。
【００２０】
選択ＭＩＳＦＥＴ（ＴＲ１）は、ゲート電極Ｇ１、ソース領域およびドレイン領域を有し、ゲート電極Ｇ１は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ１を介して形成され、ゲート電極Ｇ１の上にはシリサイド膜ＳＬが形成されている。ゲート電極Ｇ１は、ゲート絶縁膜ＧＩ１と接する底面と、底面からゲート電極Ｇ１の膜厚分だけ高い位置の上面とを有しており、さらに、ソース領域側とドレイン領域側には各々側壁を有している。ここでは、ゲート電極Ｇ１の上面とは、ゲート電極Ｇ１とシリサイド膜ＳＬの界面を意味する。
【００２１】
ソース領域およびドレイン領域は、各々が同様の構造を有しており、ソース領域およびドレイン領域は、ｎ−型半導体領域ＥＸ１と、それよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とで構成されている。ソース領域およびドレイン領域を構成する２つのｎ−型半導体領域ＥＸ１は、半導体基板ＳＢの主面から内部にわたって所定の深さで、ゲート電極Ｇ１を挟むように形成されている。２つのｎ−型半導体領域ＥＸ１の間の領域、つまり、ゲート絶縁膜ＧＩ１の下部の領域が、チャンネル領域（チャンネル形成領域）である。断面視において、ソース領域およびドレイン領域を構成するｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１と素子分離膜ＳＴとの間の領域において、半導体基板ＳＢの主面と、半導体基板ＳＢの主面上に形成されたシリコン膜ＥＰに跨って形成されている。つまり、ｎ＋型半導体領域ＳＤ１は、半導体基板ＳＢの内部に形成された部分とシリコン膜ＥＰの膜厚方向の全域に形成された部分とで構成されている。シリコン膜ＥＰの全域がｎ＋型半導体領域ＳＤ１の一部となっている。ｎ＋型半導体領域ＳＤ１の半導体基板ＳＢの内部に形成された部分は、ｎ−型半導体領域ＥＸ１の深さと等しくなっており、ソース領域およびドレイン領域の抵抗低減を図っている。ｎ＋型半導体領域ＳＤ１は、半導体基板ＳＢの内部に形成された部分を有すればよく、ｎ−型半導体領域ＥＸ１の深さよりも浅くても良い。
【００２２】
シリコン膜ＥＰは、半導体基板ＳＢの主面と接する底面と、底面からシリコン膜ＥＰの膜厚分だけ高い位置に上面を有し、さらに、底面と上面を繋ぐ側壁を有している。製造工程中に半導体基板ＳＢの主面が削れるため、半導体基板ＳＢの主面は、場所により異なっている場合がある。また、シリコン膜ＥＰと半導体基板ＳＢの界面が明確でない場合も有るので、ゲート絶縁膜ＧＩ１が形成された領域における半導体基板ＳＢの主面（言い換えると、ゲート絶縁膜ＧＩ１と半導体基板ＳＢの主面との界面）を基準面とする。つまり、この基準面を全ての領域における半導体基板ＳＢの主面とする。
【００２３】
シリコン膜ＥＰの上面、つまり、ｎ＋型半導体領域ＳＤ１の表面には、所望の膜厚を有するシリサイド膜ＳＬが形成されており、シリサイド膜ＳＬは、基準面側の底面と、そこから膜厚分だけ離れた位置に上面を有している。シリサイド膜ＳＬの底面をシリコン膜ＥＰの底面より高くする（さらには、ゲート電極Ｇ１の底面よりも高くする）ことで、シリサイド膜ＥＰをチャンネル領域から離すことができリーク電流を低減できる。また、シリコン膜ＥＰの上面およびシリサイド膜ＳＬの上面は、ゲート電極Ｇ１の上面よりも低くすることで、ソース領域およびドレイン領域の抵抗を低減できる。つまり、シリコン膜ＥＰの膜厚が厚くなることによるソース領域およびドレイン領域の抵抗上昇を防止できる。
【００２４】
ゲート電極Ｇ１とシリコン膜ＥＰとの間は、側壁絶縁膜ＳＷ３で電気的に分離されており、側壁絶縁膜ＳＷ３は、絶縁膜ＳＷＬ１、絶縁膜ＳＷＬ４、および絶縁膜ＳＷＬ５の積層構造で構成されている。絶縁膜ＳＷＬ１は、ゲート電極Ｇ１の側壁と半導体基板ＳＢの主面に沿ってＬ字形状に形成され、絶縁膜ＳＷＬ１の上には、順に、絶縁膜ＳＷＬ４および絶縁膜ＳＷ５が積層されている。絶縁膜ＳＷＬ４および絶縁膜ＳＷＬ５の一部分は、シリコン膜ＥＰの上面を覆っている。図２の断面において、シリコン膜ＥＰは上面と底面とを繋ぐ２つの側壁を有しており、ゲート電極Ｇ１側の側壁は、絶縁膜ＳＷＬ１、絶縁膜ＳＷＬ４、および絶縁膜ＳＷＬ５からなる側壁絶縁膜ＳＷ３で覆われている。ゲート電極Ｇ１から遠い側の側壁は、絶縁膜ＳＷＬ４および絶縁膜ＳＷＬ５からなる側壁絶縁膜ＳＷ４で覆われており、側壁絶縁膜ＳＷ４は、素子分離膜ＳＴ上に位置している。シリコン膜ＥＰの上面（言い換えると、ｎ＋型半導体領域ＳＤ１の表面）のシリサイド膜ＳＬは、側壁絶縁膜ＳＷ３および側壁絶縁膜ＳＷ４から露出した領域に形成されている。
【００２５】
シリコン膜ＥＰのゲート電極Ｇ１から遠い側の側壁が側壁絶縁膜ＳＷ４で覆われており、シリコン膜ＥＰの側壁にシリサイド膜ＳＬが形成されない。つまり、シリサイド膜ＳＬは、シリコン膜ＥＰの上面のみに形成され、側壁には形成されていないので、シリサイド膜ＳＬがｎ＋型半導体領域ＳＤ１とｐ型ウエルＰＷ１の境界に接近することによるリーク電流の増加を防止できる。
【００２６】
また、ゲート電極Ｇ１の上面にはシリコン膜ＥＰを形成していないので、ゲート電極Ｇ１とソース領域またはドレイン領域間の電気的短絡を防止できる。
【００２７】
ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）は、ゲート電極Ｇ２、ソース領域およびドレイン領域を有し、ゲート電極Ｇ２は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ２を介して形成され、ゲート電極Ｇ２の上にはシリサイド膜ＳＬが形成されている。ゲート電極Ｇ２は、ゲート絶縁膜ＧＩ２と接する底面と、底面からゲート電極Ｇ２の膜厚分だけ高い位置の上面とを有しており、さらに、ソース領域側とドレイン領域側には各々側壁を有している。
【００２８】
ソース領域およびドレイン領域は、各々が同様の構造を有しており、ソース領域およびドレイン領域は、ｎ−型半導体領域ＥＸ２と、それよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とで構成されている。ソース領域およびドレイン領域を構成する２つのｎ−型半導体領域ＥＸ２は、半導体基板ＳＢの主面に、ゲート電極Ｇ２を挟むように形成されている。半導体基板ＳＢの主面であって、２つのｎ−型半導体領域ＥＸ２の間の領域、つまり、ゲート絶縁膜ＧＩ２の下部の領域が、チャンネル領域（チャンネル形成領域）である。ソース領域およびドレイン領域を構成するｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２と素子分離膜ＳＴとの間の領域であって、半導体基板ＳＢの主面に形成されている。ｎ＋型半導体領域ＳＤ２の表面には、所望の膜厚を有するシリサイド膜ＳＬが形成されているが、ｎ＋型半導体領域ＳＤ２は半導体基板ＳＢの主面から内部に延在するように形成されているので、シリサイド膜ＳＬの上面または底面は、ゲート電極Ｇ２の底面よりも低い位置となっている。
【００２９】
ゲート電極Ｇ２の側壁には側壁絶縁膜ＳＷ３が形成されており、側壁絶縁膜ＳＷ３は、絶縁膜ＳＷＬ１、絶縁膜ＳＷＬ４および絶縁膜ＳＷＬ５の積層構造で構成されている。
【００３０】
次に、ＤＲＡＭ領域ＤＲの選択ＭＩＳＦＥＴ（ＴＲ１）とロジック回路領域ＬＧＣのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）を対比して説明する。
【００３１】
選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域は、半導体基板ＳＢの主面上に形成したシリコン膜ＥＰに形成しているが、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域およびドレイン領域は、半導体基板ＳＢの主面にシリコン膜ＥＰを形成することなく、半導体基板ＳＢの主面から内部にわたって形成している。
【００３２】
選択ＭＩＳＦＥＴ（ＴＲ１）のゲート長は、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２のゲート長よりも長い。選択ＭＩＳＦＥＴ（ＴＲ１）は、リーク電流を低減するためにゲート電極Ｇ１のゲート長を長く設定しており、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）は、高速動作等のためにゲート電極Ｇ２のゲート長は短く設定している。
【００３３】
選択ＭＩＳＦＥＴ（ＴＲ１）の側壁絶縁膜ＳＷ３の幅と、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の側壁絶縁膜ＳＷ３の幅は等しい。
【００３４】
ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のオン電流を上げるためには、ｎ−型半導体領域ＥＸ２の不純物濃度は、ｎ−型半導体領域ＥＸ１の不純物濃度よりも高濃度とするのが望ましい。ｎ−型半導体領域ＥＸ２の不純物濃度をｎ−型半導体領域ＥＸ１の不純物濃度よりも高濃度とする場合には、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のｎ−型半導体領域ＥＸ２とチャンネル領域との間に、ｐ型ウエルＰＷ２の不純物濃度よりも高濃度のｐ型半導体領域であるハロー（ポケット）領域を設けると良い。微細化に伴い、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２のゲート長、側壁絶縁膜ＳＷ３の幅が小さくなった場合でも、ハロー領域を設けることで、ＧＩＤＬ（Gate Induced Drain Leakage）と呼ばれるリーク電流を低減できる。但し、ハロー領域は、ＤＲＡＭ領域ＤＲの選択ＭＩＳＦＥＴ（ＴＲ１）には形成しない。ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のｎ−型半導体領域ＥＸ２の不純物濃度は、選択ＭＩＳＦＥＴ（ＴＲ１）のｎ−型半導体領域ＥＸ１の不純物濃度と等しくしても良い。
【００３５】
選択ＭＩＳＦＥＴ（ＴＲ１）およびｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）は、複数のコンタクトホールＣＴを有する層間絶縁膜ＩＬ１で覆われている。各コンタクトホールＣＴ内には、導体膜からなるプラグ電極ＰＧが形成されており、ＤＲＡＭ領域ＤＲにおいて、プラグ電極ＰＧは、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域の表面に形成されたシリサイド膜ＳＬに接触し、電気的に接続されている。さらに、ロジック回路領域ＬＧＣにおいて、プラグ電極ＰＧは、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域およびドレイン領域の表面に形成されたシリサイド膜ＳＬに接触し、電気的に接続されている。
【００３６】
層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には、複数の配線Ｍ１が含まれている。ＤＲＡＭ領域ＤＲにおいて、配線Ｍ１は、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域に接続されたプラグ電極ＰＧに電気的に接続されている。さらに、ロジック回路領域ＬＧＣにおいて、配線Ｍ１は、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域またはドレイン領域に接続されたプラグ電極ＰＧと電気的に接続されている。
【００３７】
＜半導体集積回路装置の構造に係わる主な効果＞
半導体基板ＳＢの主面上にソース領域またはドレイン領域となるシリコン膜ＥＰを設け、シリコン膜ＥＰの上面にシリサイド膜ＳＬを設けた。さらに、ゲート電極Ｇ１の側壁に形成された側壁絶縁膜ＳＷ３が、シリコン膜ＥＰの上面に乗り上げ、側壁絶縁膜ＳＷ３から露出したシリコン膜ＥＰの上面にシリサイド膜ＳＬが形成されている。このような構成により、シリサイド膜ＳＬの膜厚に相当する分だけ、さらには、シリコン膜ＥＰの上面に乗り上げた側壁絶縁膜ＳＷ３の幅に相当する分だけ、シリサイド膜ＳＬの底面をチャンネル領域から離すことができ、ソース領域またはドレイン領域とｐ型ウエル領域ＰＷ１間のリーク電流を低減できる。また、選択ＭＩＳＦＥＴ（ＴＲ１）の側壁絶縁膜ＳＷ３の幅をｎチャンネル型ＭＩＦＥＴ（ＴＲ１）の側壁絶縁膜ＳＷ３の幅と等しく、狭く出来るので、選択ＭＩＳＦＥＴ（ＴＲ１）の小型化も同時に実現できる。
【００３８】
半導体基板ＳＢの主面上にソース領域またはドレイン領域となるシリコン膜ＥＰを設け、シリコン膜ＥＰの上面から内部にわたってｎ＋型半導体領域ＳＤ１を設ける。そして、シリサイド膜ＳＬは、シリコン膜ＥＰの上面のみに形成し、シリコン膜ＥＰの側壁は、側壁絶縁膜ＳＷ３、ＳＷ４で覆われてシリサイド膜ＳＬは形成されていない。このような構成にすることで、シリサイド膜ＳＬの膜厚に相当する分だけ、シリサイド膜ＳＬの底面と、ソース領域またはドレイン領域とｐ型ウエル領域ＰＷ１との境界までの距離を大きくすることにより、ソース領域またはドレイン領域とｐ型ウエル領域ＰＷ１間のリーク電流を低減できる。
【００３９】
シリコン膜ＥＰの上面に形成されたシリサイド膜ＳＬの底面が、ゲート電極Ｇ１の底面より高い位置に有るので、シリサイド膜ＳＬの底面をチャンネル領域からより遠ざけることができる。また、シリサイド膜ＳＬの底面を、ｎ＋型半導体領域ＳＤ１とｐ型ウエル領域ＰＷ１との境界から離すことができる。
【００４０】
シリコン膜ＥＰの上面およびシリサイド膜ＳＬの上面は、ゲート電極Ｇ１の上面よりも低くすることで、ソース領域およびドレイン領域の抵抗を低減することができる。
【００４１】
ソース領域またはドレイン領域を構成するｎ＋型半導体領域ＳＤ１が、シリコン膜ＥＰから半導体基板ＳＢの内部にわたって形成されているため、ソース領域またはドレイン領域の抵抗を低減することができる。
【００４２】
ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域は、半導体基板ＳＢの主面上に形成したシリコン膜ＥＰに形成し、ロジック回路領域ＬＧＣのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域およびドレイン領域は、半導体基板ＳＢの内部に形成した。この構成により、選択ＭＩＳＦＥＴ（ＴＲ１）において、ソース領域およびドレイン領域の表面に形成されたシリサイド膜ＳＬをチャンネル領域から離すことができ、リーク電流を低減（言い換えると、ＤＲＡＭセルの電荷保持特性を向上）させることができる。さらに、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）において、シリコン膜ＥＰを用いずにソース領域およびドレイン領域を形成したことで、ソース領域およびドレイン領域の低抵抗化を実現でき、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の高速動作が可能となる。
【００４３】
また、上記構成に加え、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート長を、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のゲート長よりも長くし、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のゲート長を極力短くすることで、ＤＲＡＭセルの電荷保持特性を維持しながら、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）（言い換えると、ロジック回路）の高速動作が可能となる。
【００４４】
ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域は、半導体基板ＳＢの主面上に形成したシリコン膜ＥＰに形成し、ロジック回路領域ＬＧＣのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域およびドレイン領域は、半導体基板ＳＢの内部に形成した。さらに、ゲート電極Ｇ１の側壁を覆う側壁絶縁膜ＳＷ３の幅と、ゲート電極Ｇ２の側壁を覆う側壁絶縁膜ＳＷ３の幅とが等しく、ゲート電極Ｇ１の側壁を覆う側壁絶縁膜ＳＷ３は、シリコン膜ＥＰの上面に乗り上げた構造とした。そして、シリコン膜ＥＰの上面に乗り上げた側壁絶縁膜ＳＷ３から露出したシリコン膜ＥＰの上面にシリサイド膜ＳＬが形成されている。これにより、ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）およびロジック回路領域ＬＧＣのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の小型化を実現するとともに、ＤＲＡＭセルの電荷保持特性の向上およびｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の高速動作が可能となる。
【００４５】
＜半導体集積回路装置の製造工程について＞
次に、本実施の形態の半導体集積回路装置の製造方法について説明する。
【００４６】
図３〜図１２は、本実施の形態の半導体集積回路装置の製造工程中の要部断面図であり、ＤＲＡＭ領域ＤＲの選択ＭＩＳＦＥＴ（ＴＲ１）の要部断面図とロジック回路領域ＬＧＣのｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の要部断面図とが示されている。
【００４７】
まず、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣとを有する半導体基板ＳＢを準備する。半導体基板ＳＢのＤＲＡＭ領域ＤＲには、選択ＭＩＳＦＥＴ（ＴＲ１）を形成するｐ型ウエル領域ＰＷ１と、平面的に選択ＭＩＳＦＥＴ（ＴＲ１）を形成する活性領域を規定する素子分離膜ＳＴが形成されている。半導体基板ＳＢのロジック回路領域ＬＧＣには、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）を形成するｐ型ウエル領域ＰＷ２と、平面的にｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）を規定する素子分離膜ＳＴが形成されている。
【００４８】
次に、図３にゲート電極Ｇ１、Ｇ２の形成工程を示す。ＤＲＡＭ領域ＤＲにおいて、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ１、ゲート電極Ｇ１およびキャップ絶縁膜Ｃａｐ１を形成し、ロジック回路領域ＬＧＣにおいて、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ２、ゲート電極Ｇ２およびキャップ絶縁膜Ｃａｐ２を形成する。ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１およびキャップ絶縁膜Ｃａｐ１は、互いに等しい平面形状を有している。また、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２およびキャップ絶縁膜Ｃａｐ２は、互いに等しい平面形状を有している。図３の断面において、ゲート電極Ｇ１の幅は、ゲート電極Ｇ２の幅よりも広い（大である）。ゲート絶縁膜ＧＩ１、ＧＩ２は、酸化シリコン膜または酸窒化シリコン膜等からなり、その膜厚は、例えば、２〜３ｎｍとする。ゲート電極Ｇ１、Ｇ２は、多結晶シリコン膜からなり、その膜厚は、例えば、８０〜１００ｎｍとする。キャップ絶縁膜Ｃａｐ１、Ｃａｐ２は、窒化シリコン膜からなりその膜厚は、例えば、３０〜５０ｎｍとする。
【００４９】
次に、図４に側壁絶縁膜ＳＷ１の形成工程を示す。ＤＲＡＭ領域ＤＲに形成されたゲート絶縁膜ＧＩ１、ゲート電極Ｇ１およびキャップ絶縁膜Ｃａｐ１の積層構造と、ロジック回路領域ＬＧＣに形成されたゲート絶縁膜ＧＩ２、ゲート電極Ｇ２およびキャップ絶縁膜Ｃａｐ２の積層構造を覆うように、順に、絶縁膜ＳＷＬ１、絶縁膜ＳＷＬ２、絶縁膜ＳＷＬ３をプラズマＣＶＤ（Chemical Vapor Deposition）法などで形成する。絶縁膜ＳＷＬ１は、例えば、膜厚が３〜１０ｎｍ程度の酸化シリコン膜からなり、絶縁膜ＳＷＬ２は、例えば、膜厚が３〜１０ｎｍ程度の窒化シリコン膜からなり、絶縁膜ＳＷＬ３は、例えば、膜厚が２０〜６０ｎｍ程度の酸化シリコン膜からなる。
【００５０】
次に、ロジック回路領域ＬＧＣを、例えば、レジスト膜ＰＲ（マスク膜）で覆い、ＤＲＡＭ領域ＤＲを露出した状態で、ＤＲＡＭ領域ＤＲの絶縁膜ＳＷＬ３と絶縁膜ＳＷＬ２に対して順に異方性ドライエッチングを施し、ゲート電極Ｇ１の側壁に側壁絶縁膜ＳＷ１を形成する。この異方性ドライエッチング工程では、先ず、ＣＦ４等のガスを用いて絶縁膜ＳＷＬ３を異方性ドライエッチングする。次に、ＣＨ２Ｆ２等のガスに切り換えて絶縁膜ＳＷＬ２を異方性ドライエッチングする。絶縁膜ＳＷＬ２の異方性ドライエッチングの工程で、下地の絶縁膜ＳＷＬ１も多少エッチングされてしまうが、絶縁膜ＳＷＬ１が完全にエッチングされて半導体基板ＳＢの主面が露出しないようにする。つまり、絶縁膜ＳＷＬ１に対して絶縁膜ＳＷＬ２のエッチングレートが大きい条件で絶縁膜ＳＷＬ２の異方性ドライエッチングを実施し、絶縁膜ＳＷＬ２の加工が終了した後、半導体基板ＳＢの主面に絶縁膜ＳＷＬ１が残っている段階で絶縁膜ＳＷＬ２の異方性ドライエッチングを終了する。側壁絶縁膜ＳＷ１の幅は、例えば、１５ｎｍ程度とする。側壁絶縁膜ＳＷ１の幅により、後述するシリコン膜ＥＰとゲート電極Ｇ１の距離が決まっている。
【００５１】
図５は、絶縁膜ＳＷＬ１のエッチング工程を示している。この工程は、半導体基板ＳＢの主面を露出する工程とも言うことができる。ロジック回路領域ＬＧＣを覆っていたレジスト膜ＰＲを除去した後、半導体基板ＳＢの主面を覆う絶縁膜ＳＷＬ１をウエットエッチングにより除去して、ＤＲＡＭ領域ＤＲにおいて、側壁絶縁膜ＳＷ１と素子分離膜ＳＴとの間の領域の半導体基板ＳＢの主面を露出する。このウエットエッチングでは、フッ酸系のエッチング液を用いるが、ＤＲＡＭ領域ＤＲの側壁絶縁膜ＳＷ１を構成する絶縁膜ＳＷＬ３およびロジック回路領域ＬＧＣの絶縁膜ＳＷＬ３も同時に除去される。このウエットエッチングは、窒化シリコン膜に対して酸化シリコン膜のエッチングレートが大きい条件で行うので、側壁絶縁膜ＳＷ１を構成する絶縁膜ＳＷＬ２をマスクにして絶縁膜ＳＷＬ１がエッチングされる。つまり、ＤＲＡＭ領域ＤＲにおいては、側壁絶縁膜ＳＷ１と素子分離膜ＳＴとの間の領域と、ゲート電極Ｇ１の上部に形成されていた絶縁膜ＳＷＬ１がエッチング除去される。このエッチングに際し、キャップ絶縁膜Ｃａｐ１の側壁の絶縁膜ＳＷＬ１も同時にエッチングされて後退するが、後退量がキャップ絶縁膜Ｃａｐ１の膜厚範囲内でエッチングを止めることでゲート電極Ｇ１の露出を防止できる。つまり、キャップ絶縁膜Ｃａｐ１は、このウエットエッチングでゲート電極Ｇ１が露出するのを防止する為に設けられている。また、このウエットエッチングでは、半導体基板ＳＢを構成するシリコンに対する酸化シリコン膜のエッチングレートが大きい条件となっているので、半導体基板ＳＢの主面はほとんど削られない。キャップ絶縁膜Ｃａｐ１は、後述するシリコン膜ＥＰがゲート電極Ｇ１上に形成されるのを防止する役割も有る。
【００５２】
図６は、シリコン膜ＥＰの形成工程を示している。エピタキシャル成長法により、露出した半導体基板ＳＢの主面にシリコン膜ＥＰを形成する。シリコン膜ＥＰは、ＤＲＡＭ領域ＤＲの側壁絶縁膜ＳＷ１（言い換えると、絶縁膜ＳＷＬ２）と素子分離膜ＳＴとの間の領域に、選択的に、例えば、３０〜５０ｎｍ程度の膜厚で形成する。シリコン膜ＥＰは、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１上には形成されないし、ロジック回路領域ＬＧＣにも形成されない。
【００５３】
次に、絶縁膜ＳＷＬ２をケミカルドライエッチ法等により除去して、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、絶縁膜ＳＷＬ１を露出させる。
【００５４】
図７は、側壁絶縁膜ＳＷ２の形成工程を示している。絶縁膜ＳＷＬ１を露出させた後、ＤＲＡＭ領域ＤＲをレジスト膜ＰＲで選択的に覆った状態で、ロジック回路領域ＬＧＣの絶縁膜ＳＷＬ１に異方性ドライエッチングを施し、ゲート電極Ｇ２の側壁に側壁絶縁膜ＳＷ２を形成する。次に、レジスト膜ＰＲを除去した後、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、キャップ絶縁膜Ｃａｐ１、Ｃａｐ２を、ケミカルドライエッチング法等により除去し、ゲート電極Ｇ１、Ｇ２の上面を露出させる。
【００５５】
図８は、ｎ−型半導体領域ＥＸ１、ＥＸ２の形成工程を示している。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、半導体基板ＳＢの主面にリン等のｎ型不純物をイオン注入法で導入することにより、ゲート電極Ｇ１、Ｇ２の両側における半導体基板ＳＢの内部にｎ−型半導体領域ＥＸ１、ＥＸ２を形成する。この時、ＤＲＡＭ領域ＤＲに形成したシリコン膜ＥＰの上面にもｎ−型半導体領域ＥＸ１が形成される。なお、ロジック回路領域ＬＧＣのｎ−型半導体領域ＥＸ２の不純物濃度を、ＤＲＡＭ領域ＤＲのｎ−型半導体領域ＥＸ１の不純物濃度よりも高くする場合には、ロジック回路領域ＬＧＣをレジスト膜等で選択的に覆った状態で、ＤＲＡＭ領域ＤＲのみに低ドーズ量のｐ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ１を形成する。次に、ＤＲＡＭ領域ＤＲをレジスト膜等で選択的に覆った状態で、ロジック回路領域ＬＧＣのみに高ドーズ量のｐ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ２を形成する。さらに、ＤＲＡＭ領域ＤＲをレジスト膜等で選択的に覆った状態で、ロジック回路領域ＬＧＣのみボロン等のｐ型不純物をイオン注入法で導入し、ｎ−型半導体領域ＥＸ２とチャンネル領域との間にハロー（ポケット）領域を形成することができる。
【００５６】
図９は、側壁絶縁膜ＳＷ３、ＳＷ４の形成工程を示している。ｎ−型半導体領域ＥＸ１、ＥＸ２を形成した後、半導体基板ＳＢの主面上に絶縁膜ＳＷＬ４および絶縁膜ＳＷＬ５を、プラズマＣＶＤ法等により形成する。絶縁膜ＳＷＬ４は、例えば、膜厚が３〜１０ｎｍ程度の窒化シリコン膜からなり、絶縁膜ＳＷＬ５は、例えば、膜厚が２０〜６０ｎｍ程度の酸化シリコン膜からなる。次に、絶縁膜ＳＷＬ５および絶縁膜ＳＷＬ４に異方性ドライエッチングを施し、ゲート電極Ｇ１、Ｇ２の側壁に、絶縁膜ＳＷＬ１、絶縁膜ＳＷＬ４および絶縁膜ＳＷＬ５からなる側壁絶縁膜ＳＷ３を形成する。ゲート電極Ｇ１の側壁を覆うように形成された側壁絶縁膜ＳＷ３は、シリコン膜ＥＰのゲート電極Ｇ１側の側壁を覆うとともにシリコン膜ＥＰの上面も覆っている。つまり、側壁絶縁膜ＳＷ３の幅は、図４を用いて説明した側壁絶縁膜ＳＷ１の幅よりも大きい。また、シリコン膜ＥＰのゲート電極Ｇ１から遠い側の側壁には絶縁膜ＳＷＬ４、ＳＷＬ５からなる側壁絶縁膜ＳＷ４が形成されている。側壁絶縁膜ＳＷ３、ＳＷ４を形成する異方性ドライエッチングにより、ゲート電極Ｇ１、Ｇ２上の絶縁膜ＳＷＬ４、ＳＷＬ５も除去され、ゲート電極Ｇ１、Ｇ２の上面が露出する。
【００５７】
図１０は、ｎ＋型半導体領域ＳＤ１、ＳＤ２の形成工程を示している。側壁絶縁膜ＳＷ３、ＳＷ４および素子分離膜ＳＴから露出した半導体基板ＳＢの主面およびシリコン膜ＥＰの上面に、イオン注入法により、リンまたはヒ素からなるｎ型不純物を導入し、その後、熱処理を施すことによりｎ＋型半導体領域ＳＤ１、ＳＤ２を形成する。ｎ＋型半導体領域ＳＤ１、ＳＤ２の不純物濃度は、ｎ−型半導体領域ＥＸ１、ＥＸ２の不純物濃度よりも高濃度である。ＤＲＡＭ領域ＤＲにおいて、シリコン膜ＥＰ内に導入されたｎ型不純物は、シリコン膜ＥＰの全域に拡散し、シリコン膜ＥＰは全てｎ＋型半導体領域ＳＤ１となる。さらに、ｎ＋型半導体領域ＳＤ１は、半導体基板ＳＢの内部にまで拡散させ、ｎ−型半導体領域ＥＸ１と等しい深さにする。半導体基板ＳＢの内部において、ｎ＋型半導体領域ＳＤ１の深さは、ｎ−型半導体領域ＥＸ１の深さよりも浅くても良い。深さ方向において、ｎ＋型半導体領域ＳＤ１がｎ−型半導体領域ＥＸ１と接するか、重なっていることで、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域またはドレイン領域の抵抗を低減できる。
【００５８】
ロジック回路領域ＬＧＣにおいて、ｎ＋型半導体領域ＳＤ２は、半導体基板ＳＢの主面から内部に向かって形成されている。
【００５９】
また、ＤＲＡＭ領域ＤＲのｎ＋型半導体領域ＳＤ１とロジック回路領域ＬＧＣのｎ＋型半導体領域ＳＤ２は別工程で形成しても良い。
【００６０】
図１１は、シリサイド膜ＳＬの形成工程を示している。ＤＲＡＭ領域ＤＲにおいて、側壁絶縁膜ＳＷ３、ＳＷ４から露出したシリコン膜ＥＰの上面およびゲート電極Ｇ１の上面にシリサイド膜ＳＬを形成する。ロジック回路領域ＬＧＣにおいて、側壁絶縁膜ＳＷ３および素子分離膜ＳＴから露出した半導体基板ＳＢの主面およびゲート電極Ｇ２の上面にシリサイド膜ＳＬを形成する。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、シリサイド膜ＳＬの膜厚は１０〜２０ｎｍ程度である。シリサイド膜ＳＬは、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）等からなる。
【００６１】
図１２は、層間絶縁膜ＩＬ１とプラグ電極ＰＧの形成工程を示している。半導体基板ＳＢ上に、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１、ソース領域およびドレイン領域ならびｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２、ソース領域およびドレイン領域を覆うように層間絶縁膜ＩＬ１をプラズマＣＶＤ法等により形成する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、窒化シリコン膜と酸化シリコン膜の積層膜とすることができ、層間絶縁膜ＩＬ１の表面はＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により平坦化されている。
【００６２】
次に層間絶縁膜ＩＬ１に、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域およびドレイン領域に形成されたシリサイド膜ＳＬの一部ならびにｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）のソース領域およびドレイン領域に形成されたシリサイド膜ＳＬの一部を露出するように複数のコンタクトホールＣＴを形成し、コンタクトホールＣＴ内にプラグ電極ＰＧを形成する。プラグ電極ＰＧは、シリサイド膜ＳＬおよび層間絶縁膜ＩＬ１と接する第１バリア導体膜（例えば、チタン膜、窒化チタン膜、あるいは、それらの積層膜からなる）と、第１バリア膜の内側に設けられた第１主導体膜（例えば、タングステン膜からなる）の積層構造で構成されている。
【００６３】
次に、層間絶縁膜ＩＬ２、配線Ｍ１の形成工程を実施して図２に示した半導体集積回路装置ＳＭが完成する。層間絶縁膜ＩＬ１上に複数のプラグ電極ＰＧを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を、プラズマＣＶＤ法などにより形成する。層間絶縁膜ＩＬ２には、複数の配線Ｍ１が埋め込まれており、配線Ｍ１は、プラグ電極ＰＧおよび層間絶縁膜ＩＬ２と接する第２バリア導体膜（例えば、チタン膜、窒化チタン膜、あるいは、それらの積層膜からなる）と、バリア導体膜の内側に設けられた第２主導体膜（例えば、銅膜）の積層構造で構成されている。
【００６４】
＜半導体集積回路装置の製造方法に係わる主な効果＞
半導体基板ＳＢの主面にシリコン膜ＥＰを形成するために、先ず、ゲート電極Ｇ１の側壁に側壁絶縁膜ＳＷ１を形成する。側壁絶縁膜ＳＷ１の形成にあたり、側壁絶縁膜ＳＷ１を構成する絶縁膜ＳＷＬ３、ＳＷＬ２を異方性ドライエッチング法で加工し、半導体基板ＳＢの主面を覆う絶縁膜ＳＷＬ１が残っている段階で異方性ドライエッチングを終了する。次に、半導体基板ＳＢの主面を覆う絶縁膜ＳＷＬ１をウエットエッチング法で除去した後、露出された半導体基板ＳＢの主面に、エピタキシャル法によりシリコン膜ＥＰを形成する。
【００６５】
以下に、上記製法の効果を説明する。
【００６６】
まず、先行技術文献の特許文献１には、異方性ドライエッチングによりゲート電極の側壁にサイドウォールを形成した後、ソース、ドレイン領域上およびゲート電極上に選択的にＳｉ膜を成長する技術が開示されている。また、Ｓｉ膜の選択成長の前に、成長基板を薬液で洗浄することも開示されている。
【００６７】
このような製法では、サイドウォール形成時の異方性ドライエッチングにより、基板へ物理的ダメージ（欠陥、等）が入る。異方性ドライエッチング工程において、エッチングガスに含まれるフッ素（Ｆ）または炭素（Ｃ）、あるいは、エッチングチャンバの側壁付着物に含まれるフッ素（Ｆ）または炭素（Ｃ）がイオン化して基板内に打ち込まれてしまう。その対応として、長時間のウエット処理、高温の水素ベークによる基板の表面の清浄化処理、または、エピタキシャル成長の高温化が必要となることが分かった。また、基板内に打ち込まれたフッ素（Ｆ）や炭素（Ｃ）の不純物は、通常の洗浄などでは除去できない程、深い位置に入っていることも分かった。
【００６８】
本実施の形態の半導体集積回路装置の製造方法によれば、基板の物理的ダメージ、および、フッ素（Ｆ）または炭素（Ｃ）等の不純物が基板内に打ち込まれることが無いので、低温でのエピタキシャル成長が可能となる。高温の水素ベーク、または、高温エピタキシャル成長を行わないので、イオン注入された不純物の増速拡散を防ぐことができ、ソース領域とドレイン領域間のリーク電流を低減できる。長時間のウエット処理を行わないので、素子分離膜ＳＴが落ち込むことに起因する、ソース領域またはドレイン領域と基板（または、ウエル領域）間のリーク電流を低減できる。
【００６９】
また、選択ＭＩＳＦＥＴ（ＴＲ１）の側壁絶縁膜ＳＷ３とｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）の側壁絶縁膜ＳＷ３を同一工程で形成できるので、製造工程の短縮、および製造コストの低減をすることができる。
【００７０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００７１】
ＥＰ  シリコン膜
ＥＸ１  ｎ−型半導体領域
Ｇ１  ゲート電極
ＳＢ  半導体基板
ＳＤ１  ｎ＋型半導体領域
ＳＭ  半導体集積回路装置
ＳＷ３  側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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