(57)【要約】      （修正有）【課題】配線混雑を軽減できるＳＩＭＤ型プロセッサーを提供する。【解決手段】複数のプロセッサーエレメント４のそれぞれは、複数のレジスター５と、２個の演算回路６と、２個の入力バス７と、レジスターバス１０と、を含む。レジスター制御部１４は、プロセッサーエレメント４のそれぞれに含まれるレジスター５のそれぞれに対して、１以上の演算回路６を予め割り当て、レジスター５に記憶されているデータを、レジスターバス１０及び入力バス７を利用して、演算回路６に伝送する。割り当てられている演算回路６の個数が２より少ないレジスター５（例えば、レジスター５ａ）について、データが伝送される演算回路６ａと１対１に対応する入力バス７ａに対してレジスターバス１０が設けられ、データが伝送されない演算回路６ｂと１対１に対応する入力バス７ｂに対してレジスターバス１０が設けられていない。【選択図】図３
2015225634.tif 000002
【特許請求の範囲】
【請求項１】
複数のプロセッサーエレメントを備えるＳＩＭＤ型プロセッサーであって、
複数の前記プロセッサーエレメントのそれぞれは、
複数のレジスターと、
Ｎ個（Ｎは、２以上の整数）の演算回路と、
Ｎ個の前記演算回路と１対１に対応し、対応する演算回路にデータを伝送するＮ個の入力バスと、
前記入力バスと前記レジスターの出力部とを接続するバスであるレジスターバスと、を含み、
前記ＳＩＭＤ型プロセッサーは、複数の前記プロセッサーエレメントのそれぞれに含まれる複数の前記レジスターのそれぞれに対して、１以上の前記演算回路を予め割り当て、前記レジスターに記憶されているデータを、前記レジスターバス及び前記入力バスを利用して、前記予め割り当てられた１以上の前記演算回路に伝送する制御を、複数の前記プロセッサーエレメントのそれぞれに含まれる複数の前記レジスターのそれぞれに対して実行するレジスター制御部を備え、
複数の前記レジスターの中で、前記予め割り当てられた前記演算回路の数がＮより少ない前記レジスターについて、データが伝送される前記演算回路と１対１に対応する前記入力バスに対して、前記レジスターバスが設けられ、データが伝送されない前記演算回路と１対１に対応する前記入力バスに対して、前記レジスターバスが設けられていないＳＩＭＤ型プロセッサー。
【請求項２】
複数の前記プロセッサーエレメントは、主走査方向に並べて配置され、
複数の前記プロセッサーエレメントのそれぞれにおいて、複数の前記レジスターは、副走査方向に並べて配置され、
複数の前記プロセッサーエレメントのそれぞれは、Ｎ個の前記演算回路と１対１に対応し、対応する前記演算回路に出力するＮ個のマルチプレクサーを含み、
複数の前記レジスターの中から、前記副走査方向に連続する前記レジスターにより構成される要素をレジスター群とした場合に、複数の前記プロセッサーエレメントのそれぞれにおいて、前記レジスターの組み合わせが互いに異なるＮ個のレジスター群が、Ｎ個の前記入力バスと１対１に対応し、かつ、Ｎ個の前記マルチプレクサーと１対１に対応し、かつ、Ｎ個の前記演算回路と１対１に対応して設けられており、
各マルチプレクサーの入力部には、当該マルチプレクサーと１対１に対応する前記レジスター群である第１のレジスター群から出力されたデータを伝送する前記入力バス、及び、当該マルチプレクサーを含む前記プロセッサーエレメントの一方の隣側及び他方の隣側に位置する前記プロセッサーエレメントに含まれ、前記第１のレジスター群と同じ行の前記レジスターにより構成される前記レジスター群から出力されたデータを伝送する前記入力バスが接続される請求項１に記載のＳＩＭＤ型プロセッサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、画像データの処理に適用されるＳＩＭＤ型プロセッサーに関する。
【背景技術】
【０００２】
ＳＩＭＤ（Single Instruction Multiple Data）型プロセッサーは、一つの命令で複数のデータを並列処理するプロセッサーである。ＳＩＭＤ型プロセッサーは、複数のプロセッサーエレメントを備える。各プロセッサーエレメントは、複数のレジスター、及び、演算部を備え、一つのデータを処理する。
【０００３】
ＳＩＭＤ型プロセッサーの用途の一つとして、画像処理がある。画像データは、複数の画素データにより構成され、画像処理は、各画素データに対して同じ処理（例えば、フィルター処理）をするからである。
【０００４】
各プロセッサーエレメントで一つのデータが処理されるが、これを改良し、各プロセッサーエレメントで一度に複数のデータが処理される技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６０４７９号公報（要約）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
プロセッサーには、配線混雑の問題が不可避的に発生し、ＳＩＭＤ型プロセッサーもその例外ではない。
【０００７】
本発明は、配線混雑を軽減できるＳＩＭＤ型プロセッサーを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明に係るＳＩＭＤ型プロセッサーは、複数のプロセッサーエレメントを備えるＳＩＭＤ型プロセッサーであって、複数の前記プロセッサーエレメントのそれぞれは、複数のレジスターと、Ｎ個（Ｎは、２以上の整数）の演算回路と、Ｎ個の前記演算回路と１対１に対応し、対応する演算回路にデータを伝送するＮ個の入力バスと、前記入力バスと前記レジスターの出力部とを接続するバスであるレジスターバスと、を含み、前記ＳＩＭＤ型プロセッサーは、複数の前記プロセッサーエレメントのそれぞれに含まれる複数の前記レジスターのそれぞれに対して、１以上の前記演算回路を予め割り当て、前記レジスターに記憶されているデータを、前記レジスターバス及び前記入力バスを利用して、前記予め割り当てられた１以上の前記演算回路に伝送する制御を、複数の前記プロセッサーエレメントのそれぞれに含まれる複数の前記レジスターのそれぞれに対して実行するレジスター制御部を備え、複数の前記レジスターの中で、前記予め割り当てられた前記演算回路の数がＮより少ない前記レジスターについて、データが伝送される前記演算回路と１対１に対応する前記入力バスに対して、前記レジスターバスが設けられ、データが伝送されない前記演算回路と１対１に対応する前記入力バスに対して、前記レジスターバスが設けられていない。
【０００９】
本発明に係るＳＩＭＤ型プロセッサーでは、データが伝送される演算回路として、割り当てられている演算回路の個数がＮより少ないレジスターについて、データが伝送される演算回路と１対１に対応する入力バスに対してレジスターバスが設けられ、データが伝送されない演算回路と１対１に対応する入力バスに対してレジスターバスが設けられていない。すなわち、プロセッサーエレメントに属するＮ個の演算回路の全てにデータが伝送されるレジスター以外のレジスターについて、データが伝送されない演算回路と１対１に対応する入力バスと接続されるレジスターバスを設けない。これにより、複数のプロセッサーエレメントのそれぞれに含まれるレジスターバスの数を減らすことができるので、配線混雑を軽減することができる。
【００１０】
上記構成において、複数の前記プロセッサーエレメントは、主走査方向に並べて配置され、複数の前記プロセッサーエレメントのそれぞれにおいて、複数の前記レジスターは、副走査方向に並べて配置され、複数の前記プロセッサーエレメントのそれぞれは、Ｎ個の前記演算回路と１対１に対応し、対応する前記演算回路に出力するＮ個のマルチプレクサーを含み、複数の前記レジスターの中から、前記副走査方向に連続する前記レジスターにより構成される要素をレジスター群とした場合に、複数の前記プロセッサーエレメントのそれぞれにおいて、前記レジスターの組み合わせが互いに異なるＮ個のレジスター群が、Ｎ個の前記入力バスと１対１に対応し、かつ、Ｎ個の前記マルチプレクサーと１対１に対応し、かつ、Ｎ個の前記演算回路と１対１に対応して設けられており、各マルチプレクサーの入力部には、当該マルチプレクサーと１対１に対応する前記レジスター群である第１のレジスター群から出力されたデータを伝送する前記入力バス、及び、当該マルチプレクサーを含む前記プロセッサーエレメントの一方の隣側及び他方の隣側に位置する前記プロセッサーエレメントに含まれ、前記第１のレジスター群と同じ行の前記レジスターにより構成される前記レジスター群から出力されたデータを伝送する前記入力バスが接続される。
【００１１】
この構成において、各マルチプレクサーの入力部には、当該マルチプレクサーと１対１に対応するレジスター群（第１のレジスター群）から出力されたデータを伝送する入力バス、及び、当該マルチプレクサーを含むプロセッサーエレメントの一方の隣側及び他方の隣側に位置するプロセッサーエレメントに含まれ、第１のレジスター群と同じ行のレジスターにより構成されるレジスター群から出力されたデータを伝送する入力バスが接続される。よって、着目する画素の周囲に位置する画素の画素データを一つの演算回路に送ることができるので、フィルター処理を実現することができる。
【発明の効果】
【００１２】
本発明によれば、配線混雑を軽減できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係るＳＩＭＤ型プロセッサーを備える画像形成装置の内部構造の概略を示す模式図である。
【図２】図１に示す画像形成装置の構成を示すブロック図である。
【図３】本実施形態に係るＳＩＭＤ型プロセッサーの構成を示すブロック図である。
【図４】本実施形態に係るＳＩＭＤ型プロセッサーによって、３×３のフィルター処理がされる画像の一部を示す模式図である。
【図５】図３に示すＳＩＭＤ型プロセッサーの各レジスターに、図４に示すＮ−１番目ライン〜Ｎ＋２番目ラインの画素値がセットされた状態を示す模式図である。
【図６】図３に示すＳＩＭＤ型プロセッサーの各レジスターに、図４に示すＮ＋１番目ライン〜Ｎ＋４番目ラインの画素値がセットされた状態を示す模式図である。
【図７】本実施形態において、レジスターの個数Ｍが３２の場合のプロセッサーエレメントを示す模式図である。
【図８】本実施形態において、演算回路の個数Ｎが３の場合のプロセッサーエレメントを示す模式図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係るＳＩＭＤ型プロセッサー３（図３）を備える画像形成装置１の内部構造の概略を示す模式図である。画像形成装置１は、例えば、コピー、プリンター、スキャナー及びファクシミリの機能を有するデジタル複合機に適用することができる。画像形成装置１は、装置本体１００、装置本体１００の上に配置された原稿読取部２００、原稿読取部２００の上に配置された原稿給送部３００及び装置本体１００の上部前面に配置された操作部４００を備える。
【００１５】
原稿給送部３００は、自動原稿送り装置として機能し、原稿載置部３０１に置かれた複数枚の原稿を連続的に原稿読取部２００で読み取ることができるように送ることができる。
【００１６】
原稿読取部２００は、露光ランプ等を搭載したキャリッジ２０１、ガラス等の透明部材により構成された原稿台２０３、不図示のＣＣＤ（Charge Coupled Device）センサー、及び、原稿読取スリット２０５を備える。原稿台２０３に載置された原稿を読み取る場合、キャリッジ２０１を原稿台２０３の長手方向に移動させながらＣＣＤセンサーにより原稿を読み取る。これに対して、原稿給送部３００から給送された原稿を読み取る場合、キャリッジ２０１を原稿読取スリット２０５と対向する位置に移動させて、原稿給送部３００から送られてきた原稿を、原稿読取スリット２０５を通してＣＣＤセンサーにより読み取る。ＣＣＤセンサーは、読み取った原稿を画像データとして出力する。
【００１７】
装置本体１００は、用紙貯留部１０１、画像形成部１０３及び定着部１０５を備える。用紙貯留部１０１は、装置本体１００の最下部に配置されており、用紙の束を貯留することができる用紙トレイ１０７を備える。用紙トレイ１０７に貯留された用紙の束において、最上位の用紙がピックアップローラー１０９の駆動により、用紙搬送路１１１へ向けて送出される。用紙は、用紙搬送路１１１を通って、画像形成部１０３へ搬送される。
【００１８】
画像形成部１０３は、搬送されてきた用紙にトナー像を形成する。画像形成部１０３は、感光体ドラム１１３、露光部１１５、現像部１１７及び転写部１１９を備える。露光部１１５は、画像データ（原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等）に対応して変調された光を生成し、一様に帯電された感光体ドラム１１３の周面に照射する。これにより、感光体ドラム１１３の周面には、画像データに対応する静電潜像が形成される。この状態で感光体ドラム１１３の周面に現像部１１７からトナーを供給することにより、周面には画像データに対応するトナー像が形成される。このトナー像は、転写部１１９によって先ほど説明した用紙貯留部１０１から搬送されてきた用紙に転写される。
【００１９】
トナー像が転写された用紙は、定着部１０５に送られる。定着部１０５において、トナー像と用紙に熱と圧力が加えられて、トナー像は用紙に定着される。用紙はスタックトレイ１２１又は排紙トレイ１２３に排紙される。
【００２０】
操作部４００は、操作キー部４０１と表示部４０３を備える。表示部４０３は、タッチパネル機能を有しており、ソフトキーを含む画面が表示される。ユーザーは、画面を見ながらソフトキーを操作することによって、コピー等の機能の実行に必要な設定等をする。
【００２１】
操作キー部４０１には、ハードキーからなる操作キーが設けられている。具体的には、スタートキー４０５、テンキー４０７、ストップキー４０９、リセットキー４１１、コピー、プリンター、スキャナー及びファクシミリを切り換えるための機能切換キー４１３等が設けられている。
【００２２】
スタートキー４０５は、コピー、ファクシミリ送信等の動作を開始させるキーである。テンキー４０７は、コピー部数、ファクシミリ番号等の数字を入力するキーである。ストップキー４０９は、コピー動作等を途中で中止させるキーである。リセットキー４１１は、設定された内容を初期設定状態に戻すキーである。
【００２３】
機能切換キー４１３は、コピーキー及び送信キー等を備えており、コピー機能、送信機能等を相互に切り替えるキーである。コピーキーを操作すれば、コピーの初期画面が表示部４０３に表示される。送信キーを操作すれば、ファクシミリ送信及びメール送信の初期画面が表示部４０３に表示される。
【００２４】
図２は、図１に示す画像形成装置１の構成を示すブロック図である。画像形成装置１は、装置本体１００、原稿読取部２００、原稿給送部３００、操作部４００、制御部５００及び通信部６００がバスによって相互に接続された構成を有する。装置本体１００、原稿読取部２００、原稿給送部３００及び操作部４００に関しては既に説明したので、説明を省略する。
【００２５】
制御部５００は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、及び、画像メモリー等を備える。ＣＰＵは、画像形成装置１を動作させるために必要な制御を、装置本体１００等の画像形成装置１の上記構成要素に対して実行する。ＲＯＭは、画像形成装置１の動作の制御に必要なソフトウェアを記憶している。ＲＡＭは、ソフトウェアの実行時に発生するデータの一時的な記憶及びアプリケーションソフトの記憶等に利用される。画像メモリーは、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)を一時的に記憶する。
【００２６】
制御部５００は、さらに、ＳＩＭＤ型プロセッサー３を備える。これについては、後で詳細に説明する。
【００２７】
通信部６００は、ファクシミリ通信部６０１及びネットワークＩ／Ｆ部６０３を備える。ファクシミリ通信部６０１は、相手先ファクシミリとの電話回線の接続を制御するＮＣＵ（Network Control Unit）、及び、ファクシミリ通信用の信号を変復調する変復調回路を備える。ファクシミリ通信部６０１は、電話回線６０５に接続される。
【００２８】
ネットワークＩ／Ｆ部６０３は、ＬＡＮ（Local Area Network）６０７に接続される。ネットワークＩ／Ｆ部６０３は、ＬＡＮ６０７に接続されたパソコン等の端末装置との間で通信を実行するための通信インターフェイス回路である。
【００２９】
図３は、本実施形態に係るＳＩＭＤ型プロセッサー３の構成を示すブロック図である。ＳＩＭＤ型プロセッサー３は、複数のプロセッサーエレメント４、グローバルプロセッサー１１、外部インターフェイス１２、及び、複数のバス１３を備える。
【００３０】
複数のプロセッサーエレメント４は、主走査方向Ｄ１に並べて配置されている。複数のプロセッサーエレメント４は、同じ構成をしており、プロセッサーエレメント４ａを参照して、プロセッサーエレメント４の構成を説明する。
【００３１】
プロセッサーエレメント４ａは、４個のレジスター５ａ，５ｂ，５ｃ，５ｄ、２個の演算回路６ａ，６ｂ、２個の入力バス７ａ，７ｂ、及び、２個のマルチプレクサー８ａ，８ｂを含む。レジスター５ａ，５ｂ，５ｃ，５ｄを区別しない場合、レジスター５と記載する。演算回路６ａ，６ｂを区別しない場合、演算回路６と記載する。入力バス７ａ，７ｂを区別しない場合、入力バス７と記載する。マルチプレクサー８ａ，８ｂを区別しない場合、マルチプレクサー８と記載する。
【００３２】
プロセッサーエレメント４ａは、さらに、入力バス７とレジスター５の出力とを接続するバスであるレジスターバス１０を備える。
【００３３】
レジスター５は、１６ビットのデータを記憶する。演算回路６は、算術論理演算器であり、１６ビットのデータを演算する。入力バス７及びレジスターバス１０は、１６ビットのデータを伝送する。マルチプレクサー８は、入力した１６ビットのデータを出力する。本実施形態では、演算回路６が１６ビットのデータを処理する例で説明するが、演算回路６が処理できるデータは１６ビットに限定されない。
【００３４】
４個のレジスター５は、レジスター５ａ，５ｂ，５ｃ，５ｄの順番で、副走査方向Ｄ２に並べて配置されている。レジスター５ａ，５ｂ，５ｃのそれぞれの出力は、レジスターバス１０によって入力バス７ａと接続されている。レジスター５ｂ，５ｃ，５ｄの出力は、レジスターバス１０によって入力バス７ｂと接続されている。
【００３５】
４個のレジスター５の中から、副走査方向Ｄ２に連続する３個のレジスター５により構成される要素をレジスター群９とする。３個のレジスター５の組み合わせが互いに異なる２つのレジスター群９が設けられている。一つは、レジスター５ａ，５ｂ，５ｃにより構成されるレジスター群９ａであり、他の一つは、レジスター５ｂ，５ｃ，５ｄにより構成されるレジスター群９ｂである。レジスター群９ａ，９ｂを区別しない場合、レジスター群９と記載する。
【００３６】
入力バス７ａを利用して伝送されてきたデータは、マルチプレクサー８ａに入力される。マルチプレクサー８ａから出力されたデータは、演算回路６ａに入力される。一方、入力バス７ｂを利用して伝送されてきたデータは、マルチプレクサー８ｂに入力される。マルチプレクサー８ｂから出力されたデータは、演算回路６ｂに入力される。
【００３７】
以上説明したように、複数のプロセッサーエレメント４のそれぞれは、Ｍ個のレジスター５と、Ｎ個の演算回路６と、Ｎ個の演算回路６と１対１に対応し、対応する演算回路６にデータを伝送するＮ個の入力バス７と、Ｎ個の演算回路６と１対１に対応し、対応する演算回路６に出力するＮ個のマルチプレクサー８と、を含む。複数のプロセッサーエレメント４のそれぞれにおいて、レジスター５の組み合わせが互いに異なるＮ個のレジスター群９が、Ｎ個の入力バス７と１対１に対応し、かつ、Ｎ個のマルチプレクサー８と１対１に対応し、かつ、Ｎ個の演算回路６と１対１に対応して設けられている。本実施形態では、Ｍが４であり、Ｎが２の態様で説明しているが、Ｍが、２以上の整数であり、Ｎが、Ｍ以下、かつ、２以上の整数であればよい。
【００３８】
プロセッサーエレメント４ａのマルチプレクサー８ａの入力部には、レジスター群９ａから出力されたデータを伝送する入力バス７ａ、及び、プロセッサーエレメント４ａの両隣のプロセッサーエレメント４に備えられるレジスター群９ａから出力されるデータを伝送する入力バス７ａが接続される。これにより、後で説明するように、３×３のフィルター処理を実行することができる。同様に、プロセッサーエレメント４ａのマルチプレクサー８ｂの入力部には、レジスター群９ｂから出力されたデータを伝送する入力バス７ｂ、及び、プロセッサーエレメント４ａの両隣のプロセッサーエレメント４に備えられるレジスター群９ｂから出力されるデータを伝送する入力バス７ｂが接続される。
【００３９】
このように、各マルチプレクサー８の入力部には、当該マルチプレクサー８と１対１に対応するレジスター群９である第１のレジスター群から出力されたデータを伝送する入力バス７、及び、当該マルチプレクサー８を含むプロセッサーエレメント４の一方の隣側及び他方の隣側に位置するプロセッサーエレメント４に含まれ、第１のレジスター群と同じ行のレジスター５により構成されるレジスター群９から出力されたデータを伝送する入力バス７が接続される。
【００４０】
グローバルプロセッサー１１は、グローバルプロセッサー１１に格納されているプログラムを実行することにより、各プロセッサーエレメント４の動作を制御する。
【００４１】
グローバルプロセッサー１１は、レジスター制御部１４を含む。レジスター制御部１４は、以下の制御をする。レジスター５ａに記憶されているデータを、レジスターバス１０及び入力バス７ａを利用して、演算回路６ａに伝送する。レジスター５ｂに記憶されているデータを、レジスターバス１０及び入力バス７ａ，７ｂを利用して、演算回路６ａ，６ｂに伝送する。レジスター５ｃに記憶されているデータを、レジスターバス１０及び入力バス７ａ，７ｂを利用して、演算回路６ａ，６ｂに伝送する。レジスター５ｄに記憶されているデータを、レジスターバス１０及び入力バス７ｂを利用して、演算回路６ｂに伝送する。
【００４２】
このように、レジスター制御部１４は、複数のプロセッサーエレメント４のそれぞれに含まれる複数のレジスター５のそれぞれに対して、１以上の演算回路６を予め割り当て、レジスター５に記憶されているデータを、レジスターバス１０及び入力バス７を利用して、予め割り当てられた１以上の演算回路６に伝送する制御を、複数のプロセッサーエレメント４のそれぞれに含まれる複数のレジスター５のそれぞれに対して実行する。
【００４３】
複数のレジスター５の中で、予め割り当てられた演算回路６の数がＮより少ないレジスター５について、データが伝送される演算回路６と１対１に対応する入力バス７に対して、レジスターバス１０が設けられ、データが伝送されない演算回路６と１対１に対応する入力バス７に対して、レジスターバス１０が設けられていない。
【００４４】
詳しく説明すると、１以上の演算回路６の数がＮ（ここでは、２）より少ないレジスター５とは、レジスター５ａ，５ｄである。レジスター５ａの出力と入力バス７ａとを接続するレジスターバス１０は設けられているが、レジスター５ａの出力と入力バス７ｂとを接続するレジスターバス１０は設けられていない。レジスター５ｄの出力と入力バス７ｂとを接続するレジスターバス１０は設けられているが、レジスター５ｄの出力と入力バス７ａとを接続するレジスターバス１０は設けられていない。
【００４５】
レジスター５ａの出力と入力バス７ｂとを接続するレジスターバス１０が設けられていない。これは、後で、図５及び図６を用いて説明するように、レジスター５ａに記憶されているデータが、演算回路６ｂの演算に利用されないからである。
【００４６】
同様に、レジスター５ｄの出力と入力バス７ａとを接続するレジスターバス１０が設けられていない。これは、後で、図５及び図６を用いて説明するように、レジスター５ｄに記憶されているデータが、演算回路６ａの演算に利用されないからである。
【００４７】
バス１３は、副走査方向Ｄ２が同じ位置のレジスター５、言い換えれば、同じ行に位置するレジスター５の入力部と接続されている。データは、外部インターフェイス１２及びバス１３を経由して、レジスター５に転送される。
【００４８】
図４は、ＳＩＭＤ型プロセッサー３によって、３×３のフィルター処理がされる画像の一部を示す模式図である。画像の一部は、３０個の画素２０により構成され、主走査方向Ｄ１に５個の画素２０が並び、かつ、副走査方向Ｄ２に６個の画素２０が並んでいる。
【００４９】
画素値がそれぞれ「ａ１」〜「ａ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ−１番目ラインに属する。以下、同様に、画素値がそれぞれ「ｂ１」〜「ｂ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ番目ラインに属する。画素値がそれぞれ「ｃ１」〜「ｃ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ＋１番目ラインに属する。画素値がそれぞれ「ｄ１」〜「ｄ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ＋２番目ラインに属する。画素値がそれぞれ「ｅ１」〜「ｅ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ＋３番目ラインに属する。画素値がそれぞれ「ｆ１」〜「ｆ５」である、主走査方向Ｄ１に並ぶ５つの画素２０は、Ｎ＋４番目ラインに属する。
【００５０】
Ｎ−１番目ライン、Ｎ番目ライン、Ｎ＋１番目ライン、Ｎ＋２番目ライン、Ｎ＋３番目ライン、及び、Ｎ＋４番目ラインは、副走査方向Ｄ２に連続して並ぶラインである。各ラインは、主走査方向Ｄ１に連続して並ぶ画素２０により構成される。
【００５１】
図５は、図３に示すＳＩＭＤ型プロセッサー３の各レジスター５に、図４に示すＮ−１番目ライン〜Ｎ＋２番目ラインの画素値がセットされた状態を示す模式図である。Ｎ番目ラインを構成する画素２０に対する３×３のフィルター処理、及び、Ｎ＋１番目ラインを構成する画素２０に対する３×３のフィルター処理を同時に実行される。
【００５２】
例えば、画素値ｂ３の画素２０に対する３×３のフィルター処理において、プロセッサーエレメント４ａの演算回路６ａは、画素値ａ２，ａ３，ａ４，ｂ２，ｂ４，ｃ２，ｃ３，ｃ４を用いて演算を実行する。また、例えば、画素値ｃ３の画素２０に対する３×３のフィルター処理において、プロセッサーエレメント４ａの演算回路６ｂは、画素値ｂ２，ｂ３，ｂ４，ｃ２，ｃ４，ｄ２，ｄ３，ｄ４を用いて演算を実行する。
【００５３】
図６は、図３に示すＳＩＭＤ型プロセッサー３の各レジスター５に、図４に示すＮ＋１番目ライン〜Ｎ＋４番目ラインの画素値がセットされた状態を示す模式図である。Ｎ＋２番目ラインを構成する画素２０に対する３×３のフィルター処理、及び、Ｎ＋３番目ラインを構成する画素２０に対する３×３のフィルター処理を同時に実行される。
【００５４】
例えば、画素値ｄ３の画素２０に対する３×３のフィルター処理において、プロセッサーエレメント４ａの演算回路６ａは、画素値ｃ２，ｃ３，ｃ４，ｄ２，ｄ４，ｅ２，ｅ３，ｅ４を用いて演算を実行する。また、例えば、画素値ｅ３の画素２０に対する３×３のフィルター処理において、プロセッサーエレメント４ａの演算回路６ｂは、画素値ｄ２，ｄ３，ｄ４，ｅ２，ｅ４，ｆ２，ｆ３，ｆ４を用いて演算を実行する。
【００５５】
本実施形態の主な効果を説明する。図３を参照して、本実施形態では、データが伝送される演算回路６として、割り当てられている演算回路６の個数がＮ（ここでは、２）より少ないレジスター５（レジスター５ａ，５ｄ）について、データが伝送される演算回路６と１対１に対応する入力バス７に対してレジスターバス１０が設けられ、データが伝送されない演算回路６と１対１に対応する入力バス７に対してレジスターバス１０が設けられていない。すなわち、プロセッサーエレメント４に属する２個の演算回路６の全てにデータが伝送されるレジスター５ｂ，５ｃ以外のレジスター５について、データが伝送されない演算回路６と１対１に対応する入力バス７と接続されるレジスターバス１０を設けない。これにより、複数のプロセッサーエレメント４のそれぞれに含まれるレジスターバス１０の数を減らすことができるので、配線混雑を軽減することができる。
【００５６】
また、本実施形態において、各マルチプレクサー８の入力部には、当該マルチプレクサー８と１対１に対応するレジスター群９（第１のレジスター群）から出力されたデータを伝送する入力バス７、及び、当該マルチプレクサー８を含むプロセッサーエレメント４の一方の隣側及び他方の隣側に位置するプロセッサーエレメント４に含まれ、第１のレジスター群と同じ行のレジスター５により構成されるレジスター群９から出力されたデータを伝送する入力バス７が接続される。よって、着目する画素２０の周囲に位置する画素２０の画素データを一つの演算回路６に送ることができるので、フィルター処理を実現することができる。
【００５７】
本実施形態では、各プロセッサーエレメント４に属するレジスター５の個数Ｍが、４の場合で説明したが、個数Ｍは、２以上の整数であればよい。例えば、レジスター５の個数Ｍが３２の場合について簡単に説明する。図７は、レジスター５の個数Ｍが３２の場合のプロセッサーエレメント４を示す模式図である。
【００５８】
３２個のレジスター５は、レジスター５−０〜５−３１の順番で、副走査方向Ｄ２に並べて配置されている。レジスター５−０〜５−１８のそれぞれの出力部は、レジスターバス１０によって入力バス７ａと接続されている。レジスター５−１３〜５−３１のそれぞれの出力部は、レジスターバス１０によって入力バス７ｂと接続されている。
【００５９】
プロセッサーエレメント４ａの一方の隣側の連続する三つのプロセッサーエレメント４に含まれる入力バス７ａ、及び、プロセッサーエレメント４ａの他方の隣側の連続する三つのプロセッサーエレメント４に含まれる入力バス７ａが、プロセッサーエレメント４ａのマルチプレクサー８ａの入力部に接続されている。同様に、プロセッサーエレメント４ａの一方の隣側の連続する三つのプロセッサーエレメント４に含まれる入力バス７ｂ、及び、プロセッサーエレメント４ａの他方の隣側の連続する三つのプロセッサーエレメント４に含まれる入力バス７ｂが、プロセッサーエレメント４ａのマルチプレクサー８ｂの入力部に接続されている。これにより、７×７のフィルター処理を実行できる構成となる。
【００６０】
このように、図３を参照して、プロセッサーエレメント４ａの入力バス７ａ、プロセッサーエレメント４ａの一方の隣側に連続して並ぶプロセッサーエレメント４の入力バス７ａ、及び、プロセッサーエレメント４ａの他方の隣側に連続して並ぶプロセッサーエレメント４の入力バス７ａを、プロセッサーエレメント４ａのマルチプレクサー８ａの入力部に接続する。同様に、プロセッサーエレメント４ａの入力バス７ｂ、プロセッサーエレメント４ａの一方の隣側に連続して並ぶプロセッサーエレメント４の入力バス７ｂ、及び、プロセッサーエレメント４ａの他方の隣側に連続して並ぶプロセッサーエレメント４の入力バス７ｂを、プロセッサーエレメント４ａのマルチプレクサー８ｂの入力部に接続する。これにより、３×３以上の任意のフィルター処理を実行できる構成にすることができる。
【００６１】
図７を参照して、レジスター５−１３〜５−１８に記憶されているデータは、２つの演算回路６ａ，６ｂに伝送することができる。これらのレジスター５には、２つの演算回路６ａ，６ｂに伝送される画素値のデータやフィルター処理のパラメータが記憶される。
【００６２】
本実施形態では、一つのプロセッサーエレメント４に属する演算回路６、マルチプレクサー８、及び、入力バス７の個数Ｎが２の場合で説明したが、個数Ｎは、個数Ｍ以下、かつ、２以上の整数であればよい。図８は、個数Ｎが３の場合のプロセッサーエレメント４を示す模式図である。
【００６３】
プロセッサーエレメント４は、５個のレジスター５ａ，５ｂ，５ｃ，５ｄ，５ｅ、３個の演算回路６ａ，６ｂ，６ｃ、３個の入力バス７ａ，７ｂ，７ｃ、及び、３個のマルチプレクサー８ａ，８ｂ，８ｃを含む。
【００６４】
５個のレジスター５は、レジスター５ａ，５ｂ，５ｃ，５ｄ，５ｅの順番で、副走査方向Ｄ２に並べて配置されている。レジスター５ａ，５ｂ，５ｃのそれぞれの出力は、レジスターバス１０によって入力バス７ａと接続されている。レジスター５ｂ，５ｃ，５ｄの出力は、レジスターバス１０によって入力バス７ｂと接続されている。レジスター５ｃ，５ｄ，５ｅの出力は、レジスターバス１０によって入力バス７ｃと接続されている。
【００６５】
レジスター５ａ，５ｂ，５ｃによりレジスター群９ａが構成されている。レジスター５ｂ，５ｃ，５ｄによりレジスター群９ｂが構成されている。レジスター５ｃ，５ｄ，５ｅによりレジスター群９ｃが構成されている。
【００６６】
入力バス７ａは、マルチプレクサー８ａの入力部と接続され、マルチプレクサー８ａの出力は、演算回路６ａの入力部と接続されている。入力バス７ｂは、マルチプレクサー８ｂの入力部と接続され、マルチプレクサー８ｂの出力は、演算回路６ｂの入力部と接続されている。入力バス７ｃは、マルチプレクサー８ｃの入力部と接続され、マルチプレクサー８ｃの出力は、演算回路６ｃの入力部と接続されている。
【符号の説明】
【００６７】
１  画像形成装置
３  ＳＩＭＤ型プロセッサー
４，４ａ  プロセッサーエレメント
５，５ａ〜５ｅ，５−０〜５−３１  レジスター
６，６ａ，６ｂ  演算回路
７，７ａ，７ｂ  入力バス
８，８ａ，８ｂ  マルチプレクサー
９，９ａ，９ｂ  レジスター群
１０  レジスターバス
１１  グローバルプロセッサー
１２  外部インターフェイス
１３  バス
１４  レジスター制御部
２０  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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