(57)【要約】      （修正有）【課題】ＡＤ変換のＤＮＬの悪化に容易に対処できるようにする。【解決手段】カウンタ回路８の計数値が出力される複数ビットのカウント出力線Ｌ０〜Ｌ７には複数のラッチ回路２１のデータ入力端子が順次接続され、アナログ信号とランプ信号との比較結果が所定の条件を満足するタイミングでカウンタ回路の計数値を前記ラッチ回路にラッチしてＡＤ変換を行う半導体装置において、前記カウント出力線にはそのビット単位で遅延調整可能な可変遅延回路１７を設け、且つ、特定の動作モードにおいて前記複数のカウント出力線に伝播させた信号を所定のタイミングで前記複数のラッチ回路に順次ラッチさせて遅延判別データとする計測回路を設ける。【選択図】図１
2015039112.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を計数するカウンタ回路と、
複数のアナログ信号を、前記カウンタ回路の計数動作に同期して漸次変化するランプ信号と夫々比較する複数の比較器回路と、
前記比較回路による比較結果が所定の条件を満足したとき当該比較結果の出力を用いて前記カウンタ回路の計数値を前記アナログ信号に対応するディジタル信号としてラッチする複数のラッチ回路とを含む、ＡＤ変換可能な半導体装置であって、
前記カウンタ回路の計数値が出力される複数ビットのカウント出力線には前記複数のラッチ回路がそのデータ入力端子を介して順次接続され、
前記夫々のカウント出力線はその伝播信号の遅延が可変に設定される可変遅延回路を有し、
前記可変遅延回路の設定を行う動作モードにおいて前記複数のカウント出力線に伝播させた信号を所定のタイミングで前記複数のラッチ回路に順次ラッチさせて遅延判別データとする計測回路を有する、半導体装置。
【請求項２】
前記計測回路は、前記可変遅延回路の遅延調整を行う動作モードにおいて前記複数のカウント出力線に上流側から伝播させた信号を、前記カウント出力線の下流側から伝播させたラッチ信号でラッチ回路にラッチさせる、請求項１記載の半導体装置。
【請求項３】
前記カウント出力線のビット単位で前記可変遅延回路の遅延時間を可変可能に設定する遅延設定回路を有する、請求項２記載の半導体装置。
【請求項４】
前記計測回路で取得した遅延判別データに基づいて前記カウント出力線のビット単位間の最大遅延差を演算し、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を前記遅延設定回路に設定する、遅延判定制御回路を有する、請求項３記載の半導体装置。
【請求項５】
前記計測回路は、前記夫々のカウント出力線に上流から伝播する計数値を、前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に順次ラッチさせる第１計測動作と、前記複数のカウント出力線に上流側から並列的にパルス変化を与え、与えられたパルス変化による前記複数のカウント出力線上での伝播遅延差の発生に同期して前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に前記パルス変化による伝播信号を順次ラッチさせる第２計測動作とを行う、請求項４記載の半導体装置。
【請求項６】
前記遅延判定制御回路は、前記第１計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、ラッチデータが同一計数値となるラッチ回路の段数を判別し、前記カウンタ回路のクロック信号周期を前記段数で除した値を、カウント出力線をラッチ回路１段分伝播するときの第１遅延時間と前記ラッチ信号がラッチ回路１段分伝播するときの第２遅延時間との和に相当する単位遅延量として演算する第１演算処理と、
前記第２計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって前記複数のカウント出力線上の同一ラッチ段で最初のデータ変化が現れてから前記カウント出力線上のラッチ段の全ビットのデータが変化するまでのラッチ回路のラッチ段数を判別し、その段数に前記単位遅延量を乗じて、前記カウント出力線のビット単位間の最大遅延差を演算する第２演算処理と、
前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する設定処理とを行う、請求項５記載の半導体装置。
【請求項７】
前記設定処理は、前記第２動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して下流側であるときは、当該ビットにおける可変遅延回路の遅延量を大きく設定し、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して上流側であるときは、当該ビットにおける可変遅延回路の遅延量を小さく設定する、請求項６記載の半導体装置。
【請求項８】
前記可変遅延回路は前記カウント出力線に所定間隔で直列的に複数個配置される、請求項１記載の半導体装置。
【請求項９】
マトリクス配置されたセンサアレイを有し、
前記複数のアナログ信号は前記センサアレイの走査によって走査線毎にセンサアレイから出力されるセンス信号である、請求項１記載の半導体装置。
【請求項１０】
前記カウント出力線のビット単位で前記可変遅延回路の遅延時間を可変可能に設定する遅延設定回路と、
前記複数のラッチ回路にラッチしたデータを外部に出力し、且つ、前記可変遅延設定回路に設定する遅延設定データを外部から入力する外部インタフェース回路とを有する、請求項１記載の半導体装置。
【請求項１１】
前記計測回路は、前記可変遅延回路の遅延調整を行う動作モードにおいて前記複数のカウント出力線に上流側から伝播させた信号を、前記カウント出力線の下流側から伝播させたラッチ信号でラッチ回路にラッチさせる、請求項１０記載の半導体装置。
【請求項１２】
請求項１１記載の半導体装置と、当該半導体装置の前記外部インタフェース回路に接続されるデータ処理装置とを有し、
前記データ処理装置は、前記計測回路で取得したデータに基づいて前記カウント出力線のビット単位間の最大遅延差を演算し、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する、遅延判定制御回路を有する、データ処理システム。
【請求項１３】
前記計測回路は、前記夫々のカウント出力線に上流から伝播する計数値を、前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に順次ラッチさせる第１計測動作と、前記複数のカウント出力線に上流側から並列的にパルス変化を与え、与えられたパルス変化による前記複数のカウント出力線上での伝播遅延差の発生に同期して前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に前記パルス変化による伝播信号を順次ラッチさせる第２計測動作とを行う、請求項１２記載のデータ処理システム。
【請求項１４】
前記遅延判定制御回路は、前記第１計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、ラッチデータが同一計数値となるラッチ回路の段数を判別し、前記カウンタ回路のクロック信号周期を前記段数で除した値を、カウント出力線をラッチ回路１段分伝播するときの第１遅延時間と前記ラッチ信号がラッチ回路１段分伝播するときの第２遅延時間との和に相当する単位遅延量として演算する第１演算処理と、
前記第２計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって前記複数のカウント出力線上の同一ラッチ段で最初のデータ変化が現れてから前記カウント出力線上のラッチ段の全ビットのデータが変化するまでのラッチ回路のラッチ段数を判別し、その段数に前記単位遅延量を乗じて、前記カウント出力線のビット単位間の最大遅延差を演算する第２演算処理と、
前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する設定処理とを行う、請求項１３記載のデータ処理システム。
【請求項１５】
前記設定処理は、前記第２動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して下流側であるときは、当該ビットにおける可変遅延回路の遅延量を大きく設定し、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して上流側であるときは、当該ビットにおける可変遅延回路の遅延量を小さく設定する、請求項１４記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号とランプ波形のランプ信号との比較結果が所定の条件を満足するタイミングでカウンタ回路の計数値をラッチするＡＤ変換形態を有するＡＤ変換回路の変換技術に関し、例えば、前記ＡＤ変換回路を備えた半導体装置、更には当該半導体装置を用いるデータ処理システム、例えば、ＣＭＯＳセンサアレイにＡＤ変換回路を搭載した撮像用半導体デバイスに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、ＣＭＯＳセンサなどのＡＤ変換に、その精度要求から積分型ＡＤ変換を行うために、アナログ信号とランプ信号との比較結果が所定の条件を満足するタイミングでカウンタ回路の計数値をラッチするＡＤ変換方式を用いているものが記載される。このＡＤ変換回路は、例えばカウンタ回路の複数ビットのカウント出力線に沿って同一段数でラッチ回路のデータ入力端子が順次接続され、縦方向のカウント出力線に交差する方向に並列された横方向単位のラッチ回路のラッチ制御端子には、アナログ信号とランプ信号との比較結果が所定の条件を満足するタイミングでラッチタイミングが与えられるようになっている。これにより、例えばランプ信号がアナログ信号を横切ったときのカウンタ回路の計数値がディジタル値とされる。したがって、ＣＭＯＳセンサがマトリクス状に配置されたセンサアレイの走査によって走査線毎に得られる複数のアナログ信号を並列的にランプ信号と比較し、ランプ信号がアナログ信号を横切ったときのカウンタ回路の計数値をディジタル値としてラッチ回路にラッチしていくことによって、センサアレイによるフレーム単位の走査信号に応ずるフレームデータをディジタルデータとして得ることができる。
【０００３】
特許文献２には、高速ＡＤ変換において複数ビットのビットアライメント補正を行う技術が記載されている。ＡＤ変換されたディジタル信号の各ビットをデマルチプレクスして出力する構成においてデマルチプレクスされた各ビット信号の伝送路（ビット線）における遅延時間の差などにより、後段において正しいタイミングでディジタル処理するのが困難になるのを解決するために、各ビット線に対し、遅延補正部を設けることが記載される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５０８８号公報
【特許文献２】特開２００８−２５９１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は上述のカウンタ回路の計数値をラッチするＡＤ変換方式について検討することによって以下の課題を見出した。そのようなＡＤ変換方式をＣＭＯＳセンサアレイなどによる走査データのＡＤ変換に適用する場合、走査線当たりの多画素化、即ち高精細化の要求により、カウンタ回路の出力線が長くなる。また、高速化の要求によりカウンタ回路のクロック周波数も高くなっている。そうすると、カウンタ回路の計数値をビット単位で伝播するカウント出力線上で伝播遅延量に差を生じ易くなり、ラッチ回路によるラッチ動作にデータが間に合わなくなってビット飛びを生じ、ＡＤ変換のＤＮＬ（Differential Non linearity）が悪化すると考えられる。
【０００６】
しかしながら、特許文献１，２の何れもその点を解決しようとするものではない。特許文献２に記載された遅延補正部は、デマルチプレクスされた並列ビットデータが正しいビット分布に整列されているかを判別し、それが正しいビット分布に整列するようにビット間の遅延を補正するものであり、実際の遅延量を判別可能にする考慮がなされていない。したがって、ＡＤ変換のＤＮＬの悪化に十分に対処することができないと考えられる。
【０００７】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、前記カウンタ回路の計数値が出力される複数ビットのカウント出力線には複数のラッチ回路のデータ入力端子が順次接続され、アナログ信号とランプ信号との比較結果が所定の条件を満足するタイミングでカウンタ回路の計数値を前記ラッチ回路にラッチしてＡＤ変換を行う半導体装置において、前記カウント出力線にはそのビット単位で遅延調整可能な可変遅延回路を設け、且つ、特定の動作モードにおいて前記複数のカウント出力線に伝播させた信号を所定のタイミングで前記複数のラッチ回路に順次ラッチさせて遅延判別データとする計測回路を設ける。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１１】
すなわち、ＡＤ変換のＤＮＬの悪化に容易に対処することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】図１はラッチ回路列のアレイと計測回路の具体例を示すブロック図である。
【図２】図２はＡＤ変換機能を有する半導体装置の一例としてＣＭＯＳ型の撮像デバイスの構成を例示するブロック図である。
【図３】図３は可変遅延回路と遅延調整制御回路の一例を示す回路図である。
【図４】図４は第１計測動作の動作形態を模式的に例示する説明図である。
【図５】図５は第１計測動作でラッチ回路列がラッチするコード値の遷移を示す説明図である。
【図６】図６は第２計測動作の動作形態を模式的に例示する説明図である。
【図７】図７はカウント出力線のビット間で最大遅延差を求めるときの説明図である。
【図８】図８はカウント出力線間の遅延差によるＤＮＬの悪化の様子を例示する波形図である。
【図９】図９は遅延判定制御回路が第１計測動作及び第２計測動作を行いながらその結果を用いて可変遅延回路の遅延量を設定する制御動作を例示するフローチャートである。
【図１０】図１０はＡＤ変換機能を有する半導体装置を用いたデータ処理システムの構成を例示するブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕＜カウント出力線のビット単位で遅延調整可能な可変遅延回路＞
半導体装置（１）は、クロック信号（CK)を計数するカウンタ回路（８）と、複数のアナログ信号を、前記カウンタ回路の計数動作に同期して漸次変化するランプ信号と夫々比較する複数の比較器回路（６）と、前記比較回路による比較結果が所定の条件を満足したとき当該比較結果の出力を用いて前記カウンタ回路の計数値を前記アナログ信号に対応するディジタル信号としてラッチする複数のラッチ回路（２１）とを含み、ＡＤ変換可能にされる。前記カウンタ回路の計数値が出力される複数ビットのカウント出力線（Ｌ０〜Ｌ７）には前記複数のラッチ回路がそのデータ入力端子を介して順次接続される。前記夫々のカウント出力線はその伝播信号の遅延が可変に設定される可変遅延回路（２０）を有する。前記可変遅延回路の設定を行う動作モードにおいて前記複数のカウント出力線に伝播させた信号を所定のタイミングで前記複数のラッチ回路に順次ラッチさせて遅延判別データとする計測回路（１０）を有する。
【００１５】
これによれば、遅延判別データを可変遅延回路の遅延量の設定に利用可能になるから、カウント出力線が長くなっても、また、カウンタ回路のクロック周波数が高速化されても、ＡＤ変換のＤＮＬの悪化に容易に対処することが可能になる。
【００１６】
〔２〕＜計測回路＞
項１において、前記計測回路は、前記可変遅延回路の遅延調整を行う動作モードにおいて前記複数のカウント出力線に上流側から伝播させた信号（Ｃ０〜Ｃ７、ＣＰＬＳ２）を、前記カウント出力線の下流側から伝播させたラッチ信号（ＣＰＬＳ１，ＳＮＯＲ）でラッチ回路にラッチさせる。
【００１７】
これによれば、ラッチされた遅延判別データに基づいてカウント出力線に伝播される信号の単位遅延量とラッチ信号の単位遅延量との和の遅延量を単位としてカウント出力線の遅延を把握することが可能になり、ラッチ信号をカウント出力線の下流側から伝播させることにより、その実現も容易である。
【００１８】
〔３〕＜遅延設定回路＞
項２において、前記カウント出力線のビット単位で前記可変遅延回路の遅延時間を可変可能に設定する遅延設定回路（１２，１３）を有する。
【００１９】
これによれば、計測回路によって得られた遅延判別データを用いた結果などにしたがって、可変遅延回路の遅延設定を簡単に行うことができる。
【００２０】
〔４〕＜遅延判定制御回路＞
項３において、前記計測回路で取得した遅延判別データに基づいて前記カウント出力線のビット単位間の最大遅延差を演算し、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を前記遅延設定回路に設定する遅延判定制御回路（１１）を有する。
【００２１】
これによれば、項２で説明したように、ラッチされた遅延判別データに基づいてカウント出力線に伝播される信号の単位遅延量とラッチ信号の単位遅延量との和の遅延量を単位とすることにより、カウント出力線のビット単位間の最大遅延差を容易に得ることができる。
【００２２】
〔５〕＜計測回路の計測動作＞
項４において、前記計測回路は、前記夫々のカウント出力線に上流から伝播する計数値（Ｃ０〜Ｃ７）を、前記カウント出力線（Ｌ０〜Ｌ７）の下流側から伝播するラッチ信号（ＣＰＬＳ１）でラッチ回路に順次ラッチさせる第１計測動作と、前記複数のカウント出力線（Ｌ０〜Ｌ７）に上流側から並列的にパルス変化（ＣＰＬＳ２）を与え、与えられたパルス変化による前記複数のカウント出力線上での伝播遅延差の発生に同期して前記カウント出力線の下流側から伝播するラッチ信号（ＳＮＯＲ）でラッチ回路に前記パルス変化による伝播信号を順次ラッチさせる第２計測動作とを行う。
【００２３】
これによれば、第１計測動作では同一計数値をラッチするラッチ回路のラッチ段数を得ることができる。第２計測動作では与えられたパルス変化が最初に現れるラッチ回路のラッチ段からその変化が全ビットに現れるラッチ段までのラッチ段数を得ることができる。遅延判定制御回路は第１計測動作で得られたラッチ段数に基づいて１段当たりの前記和の遅延量を得ることができる。遅延判定制御回路は第２計測動作で得られたラッチ段数を前記和の遅延量の倍数とすることによってカウント出力線のビット単位間の最大遅延差を得ることができる。
【００２４】
〔６〕＜遅延判定制御回路の判定制御動作＞
項５において、前記遅延判定制御回路は、第１演算処理、第２演算処理及び設定処理を行う。第１演算処理は、前記第１計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、ラッチデータが同一計数値となるラッチ回路の段数（Ｎ）を判別し、前記カウンタ回路のクロック信号周期（ｔｃｌｋ／Ｎ）を前記段数で除した値を、カウント出力線をラッチ回路１段分伝播するときの第１遅延時間（ｔｃ）と前記ラッチ信号がラッチ回路１段分伝播するときの第２遅延時間（ｔｄ）との和に相当する単位遅延量として演算する処理である。第２演算処理は、前記第２計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって前記複数のカウント出力線上の同一ラッチ段で最初のデータ変化が現れてから前記カウント出力線上のラッチ段の全ビットのデータが変化するまでのラッチ回路のラッチ段数（Ｍ）を判別し、その段数に前記単位遅延量を乗じて、前記カウント出力線のビット単位間の最大遅延差を演算する処理である。設定処理は、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する処理である。
【００２５】
これによれば、半導体装置の遅延判定制御回路自らが、前記カウント出力線のビット単位間の最大遅延差を演算して取得し、取得した最大遅延差を縮小するように前記可変遅延回路の遅延時間を設定することができる。
【００２６】
〔７〕＜設定処理の具体例＞
項６において前記設定処理は、前記第２動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によってデータ変化が現れているビットを含むラッチ段が基準ラッチ段に対して下流側であるときは、当該ビットにおける可変遅延回路の遅延量を大きく設定し、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して上流側であるときは、当該ビットにおける可変遅延回路の遅延量を小さく設定する処理である。
【００２７】
これにより、前記最大遅延差が縮小する方向に可変遅延回路の遅延量が設定される。
【００２８】
〔８〕＜カウント出力線毎に直列複数段で配置された可変遅延回路＞
項１において、前記可変遅延回路は前記カウント出力線に所定間隔で直列的に複数個配置される。
【００２９】
これによれば、可変遅延回路による遅延設定の刻みを小さくすることができ、遅延調整の高精度化に資することができる。
【００３０】
〔９〕＜センサアレイ＞
項１において、マトリクス配置されたセンサアレイ（２）を有し、前記複数のアナログ信号は前記センサアレイの走査によって走査線毎にセンサアレイから出力されるセンス信号である。
【００３１】
これによれば、内蔵するセンサアレイから出力されるアナログ信号のＡＤ変換に対してＤＮＬの悪化を容易に抑制することが可能になる。
【００３２】
〔１０〕＜外部インタフェース回路＞
項１において、前記カウント出力線のビット単位で前記可変遅延回路の遅延時間を可変可能に設定する遅延設定回路（１２，１３）と、前記複数のラッチ回路にラッチしたデータを外部に出力し、且つ、前記可変遅延設定回路に設定する遅延設定データを外部から入力する外部インタフェース回路（１５）とを有する。
【００３３】
これによれば、前記計測回路でラッチ回路のラッチしたデータを外部に与え、また、外部から遅延設定データを可変遅延設定回路与えることができる。
【００３４】
〔１１〕＜計測回路＞
項１０において前記計測回路は、前記可変遅延回路の遅延調整を行う動作モードにおいて前記複数のカウント出力線に上流側から伝播させた信号を、前記カウント出力線の下流側から伝播させたラッチ信号でラッチ回路にラッチさせる。
【００３５】
これによれば、ラッチされた遅延判別データに基づいてカウント出力線に伝播される信号の単位遅延量とラッチ信号の単位遅延量との和の遅延量を単位としてカウント出力線の遅延を把握することが可能になり、ラッチ信号をカウント出力線の下流側から伝播させることにより、その実現も容易である。
【００３６】
〔１２〕＜遅延判定制御回路＞
データ処理システムは、項１１記載の半導体装置（１Ａ）と、当該半導体装置の前記外部インタフェース回路に接続されるデータ処理装置（１９）とを有する。前記データ処理装置は、前記計測回路で取得したデータに基づいて前記カウント出力線のビット単位間の最大遅延差を演算し、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する、遅延判定制御回路（１１Ａ）を有する。
【００３７】
これによれば、半導体装置とは別体のデータ処理装置が、入手した遅延判別データに基づいてカウント出力線に伝播される信号の単位遅延量とラッチ信号の単位遅延量との和の遅延量を単位とすることにより、カウント出力線のビット単位間の最大遅延差を容易に得ることができる。
【００３８】
〔１３〕＜計測回路の計測動作＞
項１２において前記計測回路は、前記夫々のカウント出力線に上流から伝播する計数値を、前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に順次ラッチさせる第１計測動作と、前記複数のカウント出力線に上流側から並列的にパルス変化を与え、与えられたパルス変化による前記複数のカウント出力線上での伝播遅延差の発生に同期して前記カウント出力線の下流側から伝播するラッチ信号でラッチ回路に前記パルス変化による伝播信号を順次ラッチさせる第２計測動作とを行う。
【００３９】
これによれば、第１計測動作では同一計数値をラッチするラッチ回路のラッチ段数を得ることができる。第２計測動作では与えられたパルス変化が最初に現れるラッチ回路のラッチ段からその変化が全ビットに現れるラッチ段までのラッチ段数を得ることができる。遅延判定制御回路は第１計測動作で得られたラッチ段数に基づいて１段当たりの前記和の遅延量を得ることができる。遅延判定制御回路は第２計測動作で得られたラッチ段数を前記和の遅延量の倍数とすることによってカウント出力線のビット単位間の最大遅延差を得ることができる。
【００４０】
〔１４〕＜遅延判定制御回路の判定制御動作＞
項１３において前記遅延判定制御回路は第１演算処理、第２演算処理及び設定処理を行う。第１演算処理は、前記第１計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、ラッチデータが同一計数値となるラッチ回路の段数を判別し、前記カウンタ回路のクロック信号周期を前記段数で除した値を、カウント出力線をラッチ回路１段分伝播するときの第１遅延時間と前記ラッチ信号がラッチ回路１段分伝播するときの第２遅延時間との和に相当する単位遅延量として演算する処理である。第２演算処理は、前記第２計測動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって前記複数のカウント出力線上の同一ラッチ段で最初のデータ変化が現れてから前記カウント出力線上のラッチ段の全ビットのデータが変化するまでのラッチ回路のラッチ段数を判別し、その段数に前記単位遅延量を乗じて、前記カウント出力線のビット単位間の最大遅延差を演算する処理である。設定処理は、前記最大遅延差が許容範囲に入るように前記可変遅延回路の遅延時間を遅延設定回路に設定する設定処理である。
【００４１】
これによれば、半導体装置の外部に接続されたデータ処理装置が、前記カウント出力線のビット単位間の最大遅延差を演算して取得し、取得した最大遅延差を縮小するように前記可変遅延回路の遅延時間を設定することができる。
【００４２】
〔１５〕＜設定処理の具体例＞
項１４において前記設定処理は、前記第２動作によって前記ラッチ回路にラッチされたラッチデータに基づいて、前記複数のカウント出力線に上流側から並列的に与えられたパルス変化によって、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して下流側であるときは、当該ビットにおける可変遅延回路の遅延量を大きく設定し、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して上流側であるときは、当該ビットにおける可変遅延回路の遅延量を小さく設定する処理である。
【００４３】
これにより、半導体装置の外部に接続されたデータ処理装置により、前記最大遅延差が縮小する方向に可変遅延回路の遅延量が設定される。
【００４４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４５】
《実施の形態１》
図２にはＡＤ変換機能を有する半導体装置の一例としてＣＭＯＳ撮像デバイスの構成が例示される。同図に示される撮像デバイス１は、特に制限されないが、ＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの半導体基板に形成される。
【００４６】
ＣＭＯＳ撮像デバイス１は、フォトダイオードＰＤのような撮像素子を用いて撮像信号を取得するために撮像部２、画素制御回路３、読出電流源部４、及び増幅回路部５を有する。撮像信号をＡＤ変換するために、撮像素子の列（カラム）毎に比較回路（ＣＭＰ）６及びラッチ回路列（ＬＴＣ）７を備えると共に、カウンタ回路８、及びランプ信号発生回路９を有する。ＡＤ変換によるＤＮＬの誤差が大きくならないようにするために、計測回路１０、遅延判定制御回路１１、遅延調整制御回路１２及び可変遅延回路列１７を有する。撮像、ＡＤ変換及び遅延調整のための制御に共用される回路として制御レジスタ１３と、変換及びテスト制御回路１４とを有する。外部インタフェース回路として、外部入力インタフェース回路１５、及び外部出力インタフェース回路１６を備える。
【００４７】
撮像部２は、入射される電磁波の大きさに応じた信号を生成し出力するフォトダイオードＰＤが複数、行列状に配置されている。画素制御回路３は、撮像部２のフォトダイオードを行単位で選択する。読出電流源部４は、行単位で選択されたフォトダイオードＰＤからの信号を電圧信号として読み出す。増幅回路部５は行単位で得られた電圧信号をカラム毎に増幅するアンプＡＭＰなどを有する。カウンタ回路８はクロック信号ＣＫをカウントクロックとして計数し、複数ビットの計数値を並列的に出力し、ラッチ回路列７の上流側から下流側に伝播される。特に制限されないが、カウンタ回路が出力するカウント値（コード）はグレイコードとされ、前後に隣接するコードのハミング距離が常に１となる。
【００４８】
ランプ信号発生回路９は例えば積分回路によって構成され、時間の経過とともに増加又は減少する参照信号（ランプ信号）を生成する。
【００４９】
比較回路６はアンプＡＭＰの出力がランプ信号に対して所定の条件を満足したか否かを判別し、所定の条件を満足したときラッチ回路列７にラッチ信号をアサートする。
【００５０】
ラッチ信号がアサートされたラッチ回路列７はカウンタ回路８から出力されている計数値をラッチする。
【００５１】
ラッチ回路列７にラッチされたラッチデータは外部出力インタフェース１６から外部に出力されることによって、図示を省略するホストプロセッサなどによって画像処理に供される。
【００５２】
ＡＤ変換においてはミッシングコードがないこと、即ち、ＡＤ変換可能な電圧範囲を掃引したとき全ての変換コードが順次得られること、が必要とされる。撮像部２による撮像画像の高精細化によってフォトダイオードＰＤのアレイ規模が増大するにしたがってカウンタ回路８のカウント出力線が長くなり、カウント出力線間でのカウント値の伝播遅延に差異を生じ、ビット飛び、即ち、ミッシングコードを生ずる虞が増す。そのようなビット飛びの虞を未然に防止するために、カウンタ回路８の複数ビットのカウント出力線の所定位置には可変遅延回路列１７を設けておき、テストモードにおいてカウント出力線の遅延量を求めるために計測回路１０が設けられる。その計測データを用いてカウント出力線間の最大遅延差を演算してこれを許容範囲内に収める処理を遅延判定制御回路１１で行い、その結果を制御レジスタ１３を介して遅延調整制御回路１２で可変遅延回路列１７に遅延設定するようになっている。以下において上記ビット飛びを未然に防止するための構成について詳細に説明する。
【００５３】
図１にはラッチ回路列７のアレイと計測回路１０の具体例が示される。
【００５４】
図１においてカウンタ回路８のカウント値は例えばＣ０〜Ｃ７の８ビットとされ、各ビットのカウント出力線はＬ０〜Ｌ７で示される。前記ラッチ回路列７はカウント出力線Ｌ０〜Ｌ７に交差する方向に複数列配置される。夫々のラッチ回路列７はカウント出力線Ｌ０〜Ｌ７に対応して８個のラッチ回路（例えばＤ型ラッチ回路）２１が配列され、夫々のラッチ回路のデータ入力端子には対応するカウント出力線Ｌ０〜Ｌ７が接続される。要するに、カウント出力線Ｌ０〜Ｌ７には夫々複数個のラッチ回路のデータ入力端子が順次接続される。ラッチ回路２１のデータ出力端子には図示を省略する出力信号線が結合され、例えば行単位又は列単位でシリアル又はパラレルに読み出し可能になっている。ラッチ回路２１のクロック端子にはラッチ回路列７に対応する比較回路６からの比較結果信号がバッファ３１を介して供給可能にされる。図１では比較回路６に供給されるランプ信号は図示を省略してある。増幅回路部５から出力されて比較回路６に供給される電圧信号は画素信号として図示してある。
【００５５】
夫々のカウント出力線Ｌ０〜Ｌ７の途中には所定間隔で例えばラッチ回路列７の８段毎に可変遅延回路列１７が配置される。夫々の可変遅延回路列１７はカウント出力線Ｌ０〜Ｌ７の夫々に介在された可変遅延回路２０を有する。可変遅延回路２０は遅延調整制御回路１２から出力される遅延制御信号ＢＩＡＳ０〜ＢＩＡＳ７によってその遅延量が可変可能に設定される。遅延制御信号ＢＩＡＳ０はカウント出力線Ｌ０に介在された可変遅延回路２０の遅延量を制御し、遅延制御信号ＢＩＡＳ７はカウント出力線Ｌ７に介在された可変遅延回路２０の遅延量を制御する。即ち、遅延制御信号ＢＩＡＳ０〜ＢＩＡＳ７によりカウント出力線Ｌ０Ｌ７単位でその遅延量を個別に設定することができる。
【００５６】
計測回路１０は、前記可変遅延回路２０の遅延調整を行う動作モード（テストモード）においてカウント出力線Ｌ０〜Ｌ７に上流側から伝播させた信号を、前記カウント出力線Ｌ０〜Ｌ７の下流側から伝播させたラッチ信号でラッチ回路２１にラッチさせることを可能にする回路である。例えば、カウント出力線Ｌ０〜Ｌ７にカウンタ回路８から出力される計数値を伝播させるか、或いは変換及びテスト制御回路１４から出力される制御パルス信号ＣＰＬＳ２を並列に伝播させるかを選択するセレクタ２２が設けられる。カウント出力線Ｌ０〜Ｌ７の末端には９入力型のＮＯＲ（排他的論理和）ゲート３６が設けられる。ＮＯＲゲート３６はカウント出力線Ｌ０〜Ｌ７からの８ビットと、ＮＯＲゲート３６の出力をインバータ３５で反転して帰還された１ビットの合計９ビットが入力され、その出力は初期化スイッチ３４を介して選択的にハイレベルに初期化可能にされる。ＮＯＲゲート３６の出力がハイレベル（論理値１＝Ｈ）に初期化され、且つカウント出力線Ｌ０〜Ｌ７の値がローレベル（論理値０＝Ｌ）に初期化された後に、カウント出力線Ｌ０〜Ｌ７の少なくとも１ビットが最初にハイレベルに変化されるとＮＯＲゲート３６の出力がローレベルに反転し、この出力反転はインバータ３５を介してＮＯＲゲート３６に帰還されるので、ＮＯＲゲート３６の出力ＳＮＯＲはその後カウント出力線Ｌ０〜Ｌ７の値がどのように変化しても再び初期化スイッチ３４で初期されるまでローレベルを維持する。
【００５７】
ＮＯＲゲート３６の出力ＳＮＯＲ或いは変換及びテスト制御回路１４から出力される制御パルス信号ＣＰＬＳ１を選択するセレクタ３３が設けられる。セレクタ３３の出力にはラッチ回路列７の段数分の、即ち比較回路６の個数に相当する複数個の遅延回路３２が直列接続される。夫々のラッチ回路列７のクロック入力端子に対応する遅延回路３２の出力又は対応する比較回路６の出力がセレクタ３０で選択されて対応するクロック入力端子に供給されるようになっている。セレクタ３０、３３、２２は変換及びテスト制御回路１４から出力される選択信号ＴＳＴ０、ＴＳＴ１、ＴＳＴ２で選択操作される。初期化スイッチ３４は変換及びテスト制御回路１４から出力されるリセット信号ＲＳＴによってスイッチ制御される。
【００５８】
図３には可変遅延回路２０と遅延調整制御回路１２の例が示される。ここではカウント出力線Ｌｍ（ｍ＝０〜７）に接続された可変遅延回路２０を例示する。可変遅延回路２０は電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に直列２段のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を有し、後段インバータＩＮＶ２の電源側とグランド側には制御信号ＢＩＡＳｍ＿ｐ，ＢＩＡＳｍ＿ｎによって電流供給能力が制御されるｐチャンネル型の制御ＭＯＳトランジスタＱｐとｎチャンネル型の制御ＭＯＳトランジスタＱｎが介在される。その他のカウント出力線Ｌｍに接続された可変遅延回路２０も同様に構成される。制御信号ＢＩＡＳｍ＿ｐ，ＢＩＡＳｍ＿ｎは制御信号ＢＩＡＳｍの一例である。
【００５９】
遅延調整制御回１２はカウント出力線毎に調整ユニット４０を持ち、図３ではカウント出力線Ｌｍに対応した調整ユニット４０が例示される。この調整ユニット４０は、可変電流素子４１で選択された電流に応じてそのレベルが決まるＭＯＳトランジスタＱｃｐのドレイン電圧を制御信号ＢＩＡＳｍ＿ｐとして生成し、可変電流素子４２で選択された電流に応じてそのレベルが決まるＭＯＳトランジスタＱｃｎのドレイン電圧を制御信号ＢＩＡＳｍ＿ｎとして生成する。可変電流素子４１，４２に対する制御信号Ｖｃ＿ｐ，Ｖｃ＿ｎは制御レジスタ１３にセットされた電流制御データに基づいて遅延調整制御回路１２内部で生成される。図示を省略するその他の調整ユニットも同様に構成され、遅延調整回路２０の遅延量はカウント出力線Ｌ０〜Ｌ７の夫々に対して個別に調整可能にされる。
【００６０】
上記計測回路１０による計測動作は第１計測動作と第２計測動作に大別される。第１計測動作は前記夫々のカウント出力線Ｌ０〜Ｌ７に上流から伝播する計数値を、前記カウント出力線Ｌ０〜Ｌ７の下流側から遅延回路３２を介して伝播する制御パルスＣＰＬＳ１でラッチ回路２１に順次ラッチさせる動作である。第２計測動作では、前記複数のカウント出力線Ｌ０〜Ｌ７に上流側から並列的に制御信号ＣＰＬＳ２によるパルス変化が与えられる。与えられたパルス変化による前記複数のカウント出力線Ｌ０〜Ｌ７上の所定位置で伝播遅延差が発生すると、例えばＮＯＲゲート３６の出力がハイレベルからローレベルへ出力反転すると、これに同期して前記カウント出力線Ｌ０〜Ｌ７の下流側から遅延回路３２を介して伝播するラッチ信号ＳＮＯＲでラッチ回路２１に前記パルス変化による伝播信号を順次ラッチさせる。各計測動作を更に詳述する。
【００６１】
外部から制御レジスタ１３にテストモードが指示されると、変換及びテスト制御回路１４は遅延回路２０に対する遅延量設定のための一連の制御動作を開始する。その中に、上記第１計測動作及び第２計測動作を含む。
【００６２】
図４には第１計測動作の動作形態を模式的に例示する。第１計測動作では、先ず、制御信号はＴＳＴ０＝Ｈ、ＴＳＴ１＝Ｈ、ＴＳＴ２＝Ｌに設定する。カウンタ回路８は計数動作を行い、あるタイミングで制御パルスＣＰＬＳ１をハイレベルからローレベル（Ｈ→Ｌ）に変化させると、制御パルスＣＰＬＳ１の伝播上流側から下流に向って順々にラッチ回路２１にカウウント値にラッチデータが確定される。この第１計測動作では図５に例示されるように、ラッチ回路列７がラッチする計数値（コード値）は下流側から階段上に大きくなっていく。カウンタ回路８のクロック信号ＣＫの周期ｔｃｌｋに比べて、可変遅延回路３２の１段当たりの遅延量ｔｄ及びラッチ回路列７におけるラッチ回路２１の１段当たりの伝播遅延量ｔｃは小さくされる。したがって、第１計測動作において一つの計数値は複数段のラッチ回路列７にラッチされることになる。図５に例示されるように、ラッチ回路列７がラッチするコード値は下流側から階段状に大きくなることとなる。ここで、同一コードとなるラッチ回路列７の数（カラム数）をNとする。ここでNは、特定コード値に係るカラム数でもよいし、異なるコード値夫々のカラム数の平均を取っても良い。ここで、遅延回路の遅延量をｔｄ、データラッチ間の遅延量をｔｃ、カウンタ回路の周期をｔｃｌｋとすると、数１の関係が有る。
【００６３】
【数１】
2015039112.tif 000003
【００６４】
数１における”ｔｃｌｋ／Ｎ”は、下流に向う信号を下流から伝播するラッチ信号でラッチするときに１カラム分の遅延時間として把握することができる。
【００６５】
図６には第２計測動作の動作形態を模式的に例示する。第１計測動作に続く第２計測動作では、先ず、ＴＳＴ０＝Ｈ、ＴＳＴ１＝Ｌ、ＴＳＴ２＝Ｈとする。カウント出力線Ｌ０〜Ｌ７には同一の制御パルスＣＰＬＳ２が入力される。この制御パルスＣＰＬＳ２はローレベルとハイレベルを交互に繰り返すパルス（L→H→L→H）とされる。カウント出力線Ｌ０〜Ｌ７の初期値は全ビットローレベルとされ、且つ、ＮＯＲゲート３６の出力はその出力が初期化スイッチ３４を介してハイレベルに初期化される。カウント出力線Ｌ０〜Ｌ７の全ビットのローレベルがＮＯＲゲート３６の達してその出力が安定化された後に初期化スイッチ３４がオフにさる。この後に、カウント出力線Ｌ０〜Ｌ７を通して制御パルスＣＰＬＳ２のローレベルからハイレベルへの立ち上がりエッジがＮＯＲゲート３６の入力に最初に到達すると、ＮＯＲゲート３６の出力がハイレベルからローレベルに変化される（H→L）。この変化はインバータ３５を介してＮＯＲゲート３６に帰還入力されるので、ＮＯＲゲート３６の出力が一旦ハイレベルからローレベルに変化されると、その出力状態はカウント出力線Ｌ０〜Ｌ７の変化に拘わらず、リセットされるまで維持される。ＮＯＲゲート３６のハイレベルからローレベルの変化は順次ラッチ回路列７のラッチ回路にラッチ信号として供給され、ラッチ回路列７のラッチデータは下流側から順次確定していく。
【００６６】
この第２計測動作において、理想的(カウント出力線Ｌ０〜Ｌ７の各ビットに遅延差がない場合)には、ラッチデータがハイレベルからローレベル（１→０）に変化するカラムは各ビットで一致することになる。これに対してカウント出力線Ｌ０〜Ｌ７のビット間で遅延差が存在する場合には、図７に示すように、カウント出力線のビット単位で異なるカラム位置で１→０への変化を生ずることとなる。例えばラッチ回路列７＿Ａのカラム位置（図６参照）ではカウント出力線Ｌ１のビット位置で初めてラッチデータが１→０に変化し、順次上流のラッチ回路列７において異なるビット位置でラッチデータが１→０に変化し、ラッチ回路列７＿Ｂのカラム位置（図６参照）でカウント出力線Ｌ２のビット位置で最後にラッチデータが１→０に変化し、全ビットのラッチデータがローレベル（論理値０）に揃っている。このように、あるビットが、１→０になるカラム位置から全てビットが０になるカラム位置までの数を図７に示されるようにＭとすると、カウント出力線間の最大遅延差Ｔｍａｘを数２のように表すことができる。
【００６７】
【数２】
2015039112.tif 000004
【００６８】
数２においてｔｃｌｋ／Ｎは１カラム分の遅延時間（ｔｄ＋ｔｃ）であるから、Ｍカラム分の遅延時間（Ｍ×ｔｃｌｋ／Ｎ）をＴｍａｘとする。Ｔｍａｘはカウント出力線間の最大遅延差である。このように、第１計測動作及び第２計測動作を行って、そのラッチデータを判別することによってカウント出力線間の最大遅延差Ｔｍａｘを得ることができる。詳細は後述するが、その最大遅延差が許容範囲に入るように可変遅延回路２０の遅延量を設定すればよい。その演算処理はラッチ回路列７に得られたラッチデータを参照することによって遅延判定制御回路１１で行うことができる。
【００６９】
尚、図７では図示を省略してあるが、あるビットが、０→１になるカラム位置から全てビットが１になるカラム位置までの数Ｍに対しても数２を用いてカウント出力線間の最大遅延差Ｔｍａｘを同様に得ることができる。実際のカウンタ回路のカウント動作におけるカウント出力線間の最大遅延差Ｔｍａｘとは、カウント出力線Ｌ０〜Ｌ７の夫々の変化タイミングの遅延時間の遅延差の最大値を意味するものである。
【００７０】
図８にはカウント出力線間の遅延差によるＤＮＬの悪化の様子が例示される。カウンタ回路８のカウント出力線Ｌ０〜Ｌ７の一部の波形とそれに対応するグレイコードが例示されている。実線は理想波形である。例えばカウント出力線Ｌ１の遅延が大きくなると破線で示すようにグレイコードの変化タイミングが変則的になり、ＤＮＬが悪化し、ＡＤ変換動作においてビット飛びの虞を生ずることになる。
【００７１】
図９には遅延判定制御回路が第１計測動作及び第２計測動作を行いながらその結果を用いて可変遅延回路の遅延量を設定する制御フローが例示される。第１計測動作及び第２計測動作によってラッチ回路列７にデータを取得する（Ｓ１）。取得するデータから前記カウント出力線間の最大遅延差Ｔｍａｘを求め、これが許容範囲に入っているかを確かめる（Ｓ２）。許容範囲に入っていれば処理祖終了し、入っていなければ、以下により可変遅延回路遅延量を操作する。ここでは可変遅延回路２０として図３の回路を想定する。取得したデータを参照して遅延制御信号ＢＩＡＳ０_Ｐ，ＢＩＡＳ０＿Ｎ〜ＢＩＡＳ７_Ｐ，ＢＩＡＳ７＿Ｎを設定する。特に制限されないが、立ち下がり遅延に対して遅延が小さければグランドへの電流引き抜きを減らし、遅延が大きければグランドへの電流引き抜きを増やす。立ち上がり遅延に対して遅延が小さければ電源からの電流供給を減らし、遅延が大きければ電源からの電流供給を増やせばよい。
【００７２】
図９の例では、特に制限されないが、図７のラッチデータの１→０に変化するカラム位置（立ち下がり変化点を有するカラム位置）を判別し（Ｓ３）、ある基準カラム位置（１→０の変化点を全ビット揃えようとする位置であり、例えば図６のカラム数Ｍの中間のカラム位置）に対して、変化点が左右どちらにあるかを判別する（Ｓ４）。その判別の結果、当該カラム位置ｍにおいて右にある場合（遅延が小さい）には制御信号ＢＩＡＳｍ＿Ｎのレベルを下げる操作を行い、左にある場合（遅延が大きい）には制御信号ＢＩＡＳｍ＿Ｎのレベルを上げる操作を行い、この操作を全ビットの値が０に一致するカラム位置に達するまで、ステップＳ３に戻って同様の処理を繰り返す（Ｓ５）。次に０→１に変化するカラム位置(立ち上がり変化点を有するカラム位置）を検出し（Ｓ６）、ある基準カラム位置に対して、変化点が左右どちらにあるかを判別する（Ｓ７）。その判別の結果、当該カラム位置ｍにおいて右にある場合（遅延が小さい）には制御信号ＢＩＡＳｍ＿Ｎのレベルを上げる操作を行い、左にある場合（遅延が大きい）には制御信号ＢＩＡＳｍ＿Ｐのレベルを下げる操作を行い、この操作を全ビットの値が１に一致するカラム位置に達するまで、ステップＳ６に戻って同様の処理を繰り返す（Ｓ８）。ステップＳ８が終わると、それによる遅延設定状態で再度第１計測動作及び第２計測動作を行って（Ｓ１）、カウント出力線Ｌ０〜Ｌ７間の最大遅延差Ｔｍａｘが許容範囲に入っているかを判別し（Ｓ２）、許容範囲に入るまで上記操作を繰り返す。
【００７３】
上記実施の形態によれば以下の作用効果を得る。
【００７４】
〔１〕半導体装置としての撮像デバイス１は、ラッチデータを伝播するカウント出力線Ｌ０〜Ｌ７に可変遅延回路２０とを持ち、自らの計測回路１０によってラッチ回路列７に取得した遅延判別データを可変遅延回路２０の遅延量の設定に利用するから、カウント出力線Ｌ０〜Ｌ７が長くなっても、また、カウンタ回路８のクロック周波数が高速化されても、ＡＤ変換のＤＮＬの悪化に容易に対処することができる。
【００７５】
〔２〕計測回路１０は、可変遅延回路２０の遅延調整を行うテストモードにおいて前記複数のカウント出力線Ｌ０〜Ｌ７に上流側から伝播させた信号（カウント値、又は制御パルスＣＰＬＳ２）を、前記カウント出力線Ｌ０〜Ｌ７の下流側から伝播させたラッチ信号（ＣＰＬＳ１又はＳＮＯＲ）でラッチ回路２１にラッチさせる。即ち、第１計測動作によってカウンタ回路８からカウント出力線Ｌ０〜Ｌ７に上流から伝播する計数値をその下流側からラッチ信号ＣＰＬＳ１でラッチ回路列７に順次ラッチする。更に、第２計測動作によって、カウント出力線Ｌ０〜Ｌ７に上流側から与えられる制御パルスＣＰＬＳ２によるパルス変化がＮＯＲゲート３６に到達するのに同期して当該パルス変化によるカウント出力線Ｌ０〜Ｌ７上で信号変化を下流側から順次ラッチ回路列７にラッチする。第１計測動作では同一計数値をラッチするラッチ回路のラッチ段数（数１におけるＮ）を得ることができる。第２計測動作では与えられたパルス変化が最初に現れるラッチ回路のラッチ段からその変化が全ビットに現れるラッチ段までのラッチ段数（数２に蹴るＭ）を得ることができる。
【００７６】
〔３〕遅延判定制御回路１１は第１計測動作で得られたラッチ段数Ｎに基づいてカラム１段当たりの遅延量ｔｃｌｋ／Ｎを得ることができる。遅延判定制御回路は第２計測動作で得られたラッチ段数Ｍを前記和の遅延量の倍数とすることによってカウント出力線のビット単位間の最大遅延差Ｔｍａｘを得ることができる。
【００７７】
〔４〕遅延判定制御回路１１は、最大遅延差が許容範囲に入るように、即ち、取得した最大遅延差を縮小するように、前記可変遅延回路２０の遅延時間を制御レジスタ１３及び遅延調製制御回路１２によって設定することができる。
【００７８】
〔５〕遅延判定制御回路１１は、可変遅延回路２０の遅延設定処理として、前記第２計測動作によって前記ラッチ回路２１にラッチされたラッチデータに基づいて、複数のカウント出力線Ｌ０〜Ｌ７に上流側から並列的に与えられたパルス変化によって、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して下流側であるときは、当該ビットにおける可変遅延回路の遅延量を大きく設定し、データ変化が現れているビットを含むラッチ段が基準ラッチ段に対して上流側であるときは、当該ビットにおける可変遅延回路の遅延量を小さく設定する。したがって、遅延判定制御回路１１は、前記最大遅延差が縮小する方向に可変遅延回路２０の遅延量を容易に設定することができる。
【００７９】
〔６〕可変遅延回路２０は前記カウント出力線Ｌ０〜Ｌ７に所定間隔で直列的に複数個配置されているから、可変遅延回路２０による遅延設定の刻みを小さくすることができ、遅延調整の高精度化に資することができる。
【００８０】
《実施の形態２》
図１０にはＡＤ変換機能を有する半導体装置を用いたデータ処理システムの構成が例示される。図１０に示されるデータ処理システムは、ＡＤ変換機能を有する半導体装置の一例であるＣＭＯＳ撮像デバイス１Ａと、これに接続されたホストプロセッサ又は別のアクセラレータなどにデータ処理装置１９とによって構成される。
【００８１】
ＣＭＯＳ撮像デバイス１Ａは図２のＣＭＯＳ撮像デバイス１に対して、遅延判定制御回路１１を備えていない点が相違するだけで、その他の構成は同じであるから、その詳細な説明は省略する。
【００８２】
データ処理装置１９は外部入力インタフェース１５及び外部出力インタフェース１６に接続された遅延判定制御回路１１Ａを有する。遅延判定制御回路１１Ａは遅延判定制御回路１１と同様のテストモードにおいて第１計測動作、第２計測動作、数１及び数２の演算処理機能、及び図９で説明したテスト動作を制御する機能を備える。テスト動作モードにおいてＣＭＯＳ撮像デバイス１Ａはラッチ回路２１にラッチしたラッチデータを外部出力インタフェース１６から出力し、データ処理装置１９がこれを読み込んで必要な遅延制御のためのバイアス制御データを生成し、生成したバイアス制御データを外部入力インタフェース１５経由で制御レジスタ１３にセットする。
【００８３】
実施の形態２においても上記実施の形態１と同様の作用効果を奏するので、ここではその詳細な説明は省略する。
【００８４】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８５】
例えば、図７ではラッチデータビットが１→０になり、次に０→１になる部分を用いてカウント出力線間の最大遅延差を求める動作を説明したが、第２計測動作におけるカウント出力線Ｌ０〜Ｌ７の初期値が１（ローレベル）であるので、変化の先頭に着目すれば、ラッチデータビットは０→１になり、次に１→０になる。この部分に着目しても最大遅延差を求める動作に何ら変わりはない。
【００８６】
遅延判定制御回路１１，１１Ａが第１計測動作及び第２計測動作を行いながらその結果を用いて可変遅延回路２１の遅延量を設定する制御フローは図９に限定されない。Ｓ６〜Ｓ８の処理を最初にやってから、Ｓ３〜Ｓ５の処理を行ってもよい。
【００８７】
半導体装置がＣＭＯＳ撮像デバイスに限定されず、ＡＤ変換を行うその他の半導体装置にも適用することができる。
【００８８】
また、テストモードにおいて前記複数のカウント出力線に上流側から伝播させた信号を、前記カウント出力線の下流側から伝播させたラッチ信号でラッチ回路にラッチさせる構成は図１に例示される構成に限定されず、その他適宜の構成に変更することが可能である。カウンタ回路の計数ビット数などについても適宜変更可能である。
【符号の説明】
【００８９】
１，１Ａ  撮像デバイス
２  撮像部
３  画素制御回路
４  読出電流源部
５  増幅回路部
６  比較回路（ＣＭＰ）
７  ラッチ回路列（ＬＴＣ）
８  カウンタ回路
９  ランプ信号発生回路
１０  計測回路
１１，１１Ａ  遅延判定制御回路
１２  遅延調整制御回路
１３  制御レジスタ
１４  テスト制御回路
１５  外部入力インタフェース回路
１６外部出力インタフェース回路
１７  可変遅延回路
１９  データ処理装置
２０  可変遅延回路
ＣＰＬＳ１  制御パルス信号
Ｃ０〜Ｃ７  カウンタ回路のカウント値
Ｌ０〜Ｌ７  カウント出力線
ＢＩＡＳ０〜ＢＩＡＳ７、ＢＩＡＳｍ＿ｐ，ＢＩＡＳｍ＿ｎ  遅延制御信号
ＣＰＬＳ２  制御パルス信号
２１  ラッチ回路
３０  セレクタ
３１  バッファ
３２  遅延回路
３３  セレクタ
３５  インバータ
３６  ＮＯＲゲート
ＴＳＴ０、ＴＳＴ１、ＴＳＴ２  選択信号
ＲＳＴ  リセット信号
ＶＤＤ  電源電圧
ＧＮＤ  グランド電圧
ＩＮＶ１，ＩＮＶ２  ＣＭＯＳインバータ
Ｑｐ  ｐチャンネル型の制御ＭＯＳトランジスタ
Ｑｎ  ｎチャンネル型の制御ＭＯＳトランジスタ
４０  調整ユニット
４１、４２  可変電流素子
Ｑｃｐ  ＭＯＳトランジスタ
Ｑｃｎ  ＭＯＳトランジスタ
Ｖｃ＿ｐ，Ｖｃ＿ｎ  可変電流素子４１，４２に対する制御信号
【図１】
2015039112.tif 000005
【図２】
2015039112.tif 000006
【図３】
2015039112.tif 000007
【図４】
2015039112.tif 000008
【図５】
2015039112.tif 000009
【図６】
2015039112.tif 000010
【図７】
2015039112.tif 000011
【図８】
2015039112.tif 000012
【図９】
2015039112.tif 000013
【図１０】
2015039112.tif 000014