(57)【要約】【課題】Ｖt（閾値電圧）の上昇を抑制して信頼性の高い半導体装置を提供すること。【解決手段】半導体基板のメモリセル領域上に絶縁物質からなる第１の膜を形成する工程と、第１の膜内を貫通して半導体基板のメモリセル領域を露出させる開口を形成する工程と、開口内に第２の膜を埋設する工程と、第２の膜内に不純物を注入した後、熱処理を行うことにより第２の膜を導電膜とする工程と、熱処理を行った後にメモリセル領域及び周辺回路領域上に高誘電率絶縁膜を形成する工程と、を有する半導体装置の製造方法。【選択図】図１４
2015103548.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域上に絶縁物質からなる第１の膜を形成する工程と、
前記第１の膜内を貫通して、前記半導体基板のメモリセル領域を露出させる開口を形成する工程と、
前記開口内に、第２の膜を埋設する工程と、
前記第２の膜内に不純物を注入した後、熱処理を行うことにより前記第２の膜を導電膜とする工程と、
前記熱処理を行った後に、前記メモリセル領域及び周辺回路領域上に高誘電率絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の膜を形成する工程の前に更に、
前記メモリセル領域内に、ゲート溝を形成する工程と、
前記ゲート溝の内壁面上に、ゲート絶縁膜を形成する工程と、
前記ゲート溝を埋設するように、ゲート電極を形成する工程と、
前記メモリセル領域内に、ソースおよびドレイン領域を形成する工程と、
を有し、
前記開口を形成する工程では、
前記ソースおよびドレイン領域の一方を露出させるように前記開口を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記メモリセル領域内にソースおよびドレイン領域を形成する工程の後に更に、
前記メモリセル領域のソースおよびドレイン領域の他方に電気的に接続されるように、キャパシタを形成する工程を有する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記高誘電率絶縁膜は、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯx、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択される少なくとも一つの材料を含む膜である請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記高誘電率絶縁膜を形成する工程の後に更に、
前記半導体基板の周辺回路領域上に、第３の膜を形成する工程と、
前記半導体基板の周辺回路領域上に、前記第３の膜を覆うように第４の膜を形成する工程と、
前記第３の膜の上面と前記第４の膜の上面が略同じ高さとなるように、前記第４の膜を平坦化する工程と、
前記半導体基板のメモリセル領域および周辺回路領域上に、第５の膜を形成する工程と、
前記高誘電率絶縁膜および第３から第５の膜をパターニングする工程と、
を有する請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第３の膜は、半導体基板側から順に積層された、第１の金属膜、および不純物を含有するポリシリコン膜であり、
前記第４の膜は、ポリシリコン膜であり、
前記第５の膜は、第２の金属膜である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記高誘電率絶縁膜および第３から第５の膜をパターニングする工程において、
前記メモリセル領域では前記第５の膜をパターニングして前記導電膜である第２の膜に接続されたビット線を形成し、前記周辺回路領域では前記高誘電率絶縁膜および第３から第５の膜をパターニングして前記高誘電率絶縁膜を有するゲート絶縁膜と、前記第３から第５の膜を有するゲート電極とを形成し、
前記高誘電率絶縁膜および第３から第５の膜をパターニングする工程の後に更に、
前記周辺回路領域内の、前記ゲート電極を挟んだ両側にソースおよびドレイン領域を形成する工程を有する請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記周辺回路領域は、ＮウェルおよびＰウェルを有し、
前記高誘電率絶縁膜および第３から第５の膜をパターニングする工程では、
前記周辺回路領域のＮウェルおよびＰウェル上に、前記ゲート絶縁膜とゲート電極を形成し、
前記周辺回路領域内にソースおよびドレイン領域を形成する工程では、
前記周辺回路領域のＮウェルおよびＰウェル内に、前記ソースおよびドレイン領域を形成する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の低電源電圧化、高速化の進展に伴って生じる種々の問題点を解決するために、ＨＫＭＧ構造が提案されている。このＨＫＭＧ（Ｈｉｇｈ−Ｋ  Ｍｅｔａｌ  Ｇａｔｅ）構造を有するトランジスタ（以下、「ＨＫＭＧトランジスタ」と記載する）は、二酸化シリコンよりも高い誘電率を有する高誘電率絶縁材料を含むゲート絶縁膜と、金属膜を有するゲート電極を備えたトランジスタである。ＨＫＭＧトランジスタでは、ゲート絶縁膜が高誘電率絶縁材料を含むことにより、ＥＯＴ（等価酸化膜厚）を薄膜化しつつゲートリーク電流を抑制することができる。また、金属膜を有するゲート電極を用いることにより、トランジスタの動作特性を向上させることができる。
【０００３】
特許文献１（特開２００９−２８３９０６号公報）には、ＨＫＭＧトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８３９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下では、図１〜１０を参照して、関連する技術の、ＨＫＭＧトランジスタを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造方法を説明する。図１〜１０はメモリセル領域および周辺回路領域の部分的な断面をつなぎ合わせた図であり、図中のＸおよびＹはそれぞれ、メモリセル領域および周辺回路領域を表す。なお、図１〜１０のメモリセル領域Ｘの一部は、図２２のＡ−Ａ’断面に相当する断面の構造を表す。
【０００６】
図１に示すように、半導体基板４の表面に素子分離領域９を形成し、メモリセル領域Ｘおよび周辺回路領域Ｙ内にそれぞれ、素子分離領域９で区画された活性領域４ａ、４ｂを形成する。
【０００７】
図２に示すように、活性領域４ｂ内に、Ｐウェル１ａ、Ｎウェル１ｂを形成する。この後、メモリセル領域Ｘに不純物を注入してソースおよびドレイン領域３ａ、３ｂを形成する。次に、メモリセル領域Ｘの活性領域４ａ内に、溝型のゲート電極１、ゲート絶縁膜２を形成する。溝型のゲート電極１上にキャップ絶縁膜２５、半導体基板４上にビットコン層間絶縁膜５を形成する。これにより、メモリセル領域Ｘには、溝型のゲート電極１、ゲート絶縁膜２、ならびにソースおよびドレイン領域３ａ、３ｂを有するトランジスタＴｒ１が形成される。なお、図２には、２つのＴｒ１が示され、２つのＴｒ１の間で、ソースまたはドレイン領域３ａが共有されている。
【０００８】
図３に示すように、公知のリソグラフィー技術およびエッチング技術を用いて、周辺回路領域Ｙ上のビットコン層間絶縁膜５を除去する。
【０００９】
図４に示すように、半導体基板４上の全面に、シリコン酸化膜６ａ、高誘電率絶縁膜６ｂ、金属膜７ａ、不純物を含有するポリシリコン膜８ａ、およびマスク膜（図示せず）をこの順に形成する。マスク膜をパターニングした後、パターニングしたマスク膜をマスクとし、高誘電率絶縁膜６ｂをエッチングストッパとしたエッチング技術を用いて、Ｐウェル１ａ上の金属膜７ａ、および不純物を含有するポリシリコン膜８ａをパターニングする。
【００１０】
図５に示すように、半導体基板４上の全面に、高誘電率絶縁膜６ｃ、金属膜７ｂ、および不純物を含有するポリシリコン膜８ｂ、およびマスク膜（図示せず）をこの順に形成する。マスク膜をパターニングした後、パターニングしたマスク膜をマスクとし、高誘電率絶縁膜６ｃをエッチングストッパとしたエッチング技術を用いて、Ｎウェル１ｂ上の金属膜７ｂ、および不純物を含有するポリシリコン膜８ｂをパターニングする。この後、マスク膜を用いたウェットエッチングにより、Ｐウェル１ａ上およびＮウェル１ｂ上以外の高誘電率絶縁膜６ｂ及び６ｃを除去する（図５では、Ｎウェル１ｂ上の高誘電率絶縁膜６ｂおよび６ｃを一層として示す。以下の図面でも同様である）。この後、Ｐウェル１ａおよびＮウェル１ｂ上のマスク膜を除去する。
【００１１】
図６に示すように、公知のリソグラフィー技術およびドライエッチング技術を用いて、ビットコン層間絶縁膜５およびシリコン酸化膜６ａを貫通して、ソースまたはドレイン領域３ａを露出させる開口１０を形成する。
【００１２】
図７に示すように、開口１０内を埋設するように、半導体基板４上の全面にポリシリコン膜１１を形成した後、エッチバックを行う。これにより、開口１０内にポリシリコン膜を残留させると共に、Ｐウェル１ａおよびＮウェル１ｂ上の金属膜およびポリシリコン膜からなる積層膜の間にもポリシリコン膜１１を残留させる。これにより、後述する図９の工程で形成する金属膜１４が、積層膜の間の段差で断線するのを防止できる。
【００１３】
図８に示すように、ポリシリコン膜１１内にリン（Ｐ）を注入した後、１０００℃以上の温度で熱処理を行うことにより活性化を行う。これにより、開口１０内のポリシリコン膜１１の電気抵抗を低減させてビットコンタクトプラグ１１ａとすることができる。
【００１４】
図９に示すように、半導体基板４上の全面に、金属膜１４、およびシリコン窒化膜１５を形成する。
【００１５】
図１０に示すように、リソグラフィー技術とエッチング技術により、周辺回路領域ＹのＰウェル１ａおよびＮウェル１ｂ上のシリコン酸化膜６ａ、高誘電率絶縁膜６ｂ、６ｃ、金属膜７ａおよび７ｂ、ポリシリコン膜８ａおよび８ｂ、金属膜１４、ならびに窒化シリコン膜１５をパターニングする。これにより、メモリセル領域Ｘには、ビットコンタクトプラグ１１ａに接続され、金属膜１４からなるビット線を形成する。周辺回路領域ＹのＰウェル１ａ上には、シリコン酸化膜６ａおよび高誘電率絶縁膜６ｂからなるゲート絶縁膜と、金属膜７ａ、１４ａおよび不純物を含有するポリシリコン膜８ａからなるゲート電極が形成される。また、周辺回路領域ＹのＮウェル１ｂ上には、シリコン酸化膜６ａおよび高誘電率絶縁膜６ｂ及び６ｃからなるゲート絶縁膜と、金属膜７ｂ、１４ｂおよび不純物を含有するポリシリコン膜８ｂからなるゲート電極が形成される。この後、サイドウォール１２ならびにソースおよびドレイン領域１３ａ、１３ｂを形成する。これにより、Ｐウェル１ａにはＮチャネル型のトランジスタＴｒ２、Ｎウェル１ｂにはＰチャネル型のトランジスタＴｒ２が形成される。
【００１６】
次に、ソースまたはドレイン領域３ｂに接続されるようにキャパシタ（図示せず）を形成する。これにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が完成する。
【００１７】
上記の関連する半導体装置の製造方法では、図８の工程において、周辺回路領域Ｙのポリシリコン膜１１中にもＰが注入される。従って、Ｐ活性化のための高温熱処理時に、Ｐウェル１ａおよびＮウェル１ｂ上のシリコン酸化膜６ａ、高誘電率絶縁膜６ｂ、６ｃ、金属膜７ａおよび７ｂ、ポリシリコン膜８ａおよび８ｂ中にもＰが拡散する。また、この熱処理により、高誘電率絶縁膜６ｂ、６ｃが結晶化したり、Ｐウェル１ａおよびＮウェル１ｂ上の膜中の酸素や酸素欠陥が再分布する。この結果、これらの現象により、周辺回路領域ＹのトランジスタＴｒ２のＶt（閾値電圧）が所望の設定値よりも大幅に上昇し、半導体装置の信頼性が低下する。
【００１８】
一方、上記の問題を防止する方法として、
（１）図８の工程でポリシリコン膜１１中に注入するＰの濃度を下げる、
（２）図８の工程でＰ活性化のための熱処理温度を低下させる、または、熱処理自体を行わない、
等の方法が考えられる。
【００１９】
しかしながら、上記（１）、（２）の方法を採用すると、ビットコンタクトプラグの電気抵抗が上昇し、ＤＲＡＭ回路の動作速度が低下する問題が生じることとなる。
【課題を解決するための手段】
【００２０】
一実施形態は、
半導体基板のメモリセル領域上に絶縁物質からなる第１の膜を形成する工程と、
前記第１の膜内を貫通して、前記半導体基板のメモリセル領域を露出させる開口を形成する工程と、
前記開口内に、第２の膜を埋設する工程と、
前記第２の膜内に不純物を注入した後、熱処理を行うことにより前記第２の膜を導電膜とする工程と、
前記熱処理を行った後に、前記メモリセル領域及び周辺回路領域上に高誘電率絶縁膜を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００２１】
Ｖt（閾値電圧）の上昇を抑制して信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】関連する半導体装置の製造方法を表す図である。
【図２】関連する半導体装置の製造方法を表す図である。
【図３】関連する半導体装置の製造方法を表す図である。
【図４】関連する半導体装置の製造方法を表す図である。
【図５】関連する半導体装置の製造方法を表す図である。
【図６】関連する半導体装置の製造方法を表す図である。
【図７】関連する半導体装置の製造方法を表す図である。
【図８】関連する半導体装置の製造方法を表す図である。
【図９】関連する半導体装置の製造方法を表す図である。
【図１０】関連する半導体装置の製造方法を表す図である。
【図１１】一実施形態の半導体装置の製造方法を表す図である。
【図１２】一実施形態の半導体装置の製造方法を表す図である。
【図１３】一実施形態の半導体装置の製造方法を表す図である。
【図１４】一実施形態の半導体装置の製造方法を表す図である。
【図１５】一実施形態の半導体装置の製造方法を表す図である。
【図１６】一実施形態の半導体装置の製造方法を表す図である。
【図１７】一実施形態の半導体装置の製造方法を表す図である。
【図１８】一実施形態の半導体装置の製造方法を表す図である。
【図１９】一実施形態の半導体装置の製造方法を表す図である。
【図２０】一実施形態の半導体装置の製造方法を表す図である。
【図２１】一実施形態の半導体装置の製造方法を表す図である。
【図２２】半導体装置の上面図である。
【発明を実施するための形態】
【００２３】
以下に、本発明を適用した実施例である半導体装置の製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。また、各図面におけるハッチング一致しなかったり、一部の構造が省略されている場合がある。
【００２４】
なお、下記実施例において、特許請求の範囲に記載の「第１の膜」、「第２の膜」、および「第４の膜」はそれぞれ、「ビットコン層間絶縁膜５」、「ポリシリコン膜１１」、および「ポリシリコン膜２０」に相当する。
特許請求の範囲に記載の「第３の膜」は、Ｐウェル１ａ上の第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａの積層膜と、Ｎウェル１ｂ上の第１の金属膜７ｂおよび不純物を含有するポリシリコン膜８ｂの積層膜に相当する。
特許請求の範囲に記載の「第５の膜」は、「第２の金属膜１４」に相当する。
【００２５】
（第１実施例）
本実施例は、本発明の製造方法を適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、後述するように、予めメモリセル領域Ｘのビットコンタクトプラグ１１ａを形成した後、周辺回路領域ＹのＰウェル１ａおよびＮウェル１ｂ上に、高誘電率絶縁膜６ｂ、６ｃ、第１の金属膜７ａおよび７ｂ、ポリシリコン膜８ａおよび８ｂを形成する。すなわち、ビットコンタクトプラグ１１ａ形成用の不純物の注入と熱処理によるその活性化は、高誘電率絶縁膜６ｂ、６ｃ、第１の金属膜７ａおよび７ｂ、ポリシリコン膜８ａおよび８ｂの形成前に行う。従って、この熱処理により、不純物がこれらの膜中に拡散したり、高誘電率絶縁膜６ｂ、６ｃの結晶化、これらの膜中での酸素および酸素欠陥の再分布が起こることを防止できる。この結果、これらの現象により、周辺回路領域ＹのトランジスタＴｒ２のＶt（閾値電圧）が所望の設定値よりも大幅に上昇したり、半導体装置の信頼性が低下することを防止できる。
【００２６】
以下では、図１１〜２２を参照して、本実施例の半導体装置の製造方法を説明する。なお、図１１〜２１のメモリセル領域Ｘの一部は、図２２のＡ−Ａ’方向に相当する断面図である。図２２では、メモリセル領域Ｘの溝型のゲート電極１、活性領域４ａ、ビット線１４及び容量コンタクトプラグ３０など主要な構造しか示していない。また、図２２には、周辺回路領域Ｙは示していない。
【００２７】
まず、図１および２に示した方法に従って、活性領域４ａ、Ｐウェル１ａ、Ｎウェル１ｂを形成した後、ソースおよびドレイン領域となる不純物領域を形成する。次に、活性領域４ａ内にゲート溝２１を形成し、ゲート溝２１の内壁面上に、ゲート絶縁膜２を形成する。その結果、活性領域４ａ内のゲート溝２１を挟んだ両側に、ソースおよびドレイン領域を形成３ａ、３ｂが形成されることになる。その後、ゲート溝２１を埋設するように、ゲート電極１を形成する。ゲート電極１の材料としては例えば、ゲート溝２１の内壁側から順に、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜の積層膜を挙げることができる。この後、半導体基板４上の全面に、ビットコン層間絶縁膜５等を形成する。ビットコン層間絶縁膜（第１の膜）５の材料としては、シリコン酸化膜やシリコン窒化膜、もしくはそれらの積層構造を用いることができる。
【００２８】
図１１に示すように、公知のリソグラフィー技術およびドライエッチング技術を用いて、ビットコン層間絶縁膜５内を貫通して、半導体基板４のメモリセル領域の一部であるソースまたはドレイン領域３ａを露出させる開口１０を形成する。
【００２９】
図１２に示すように、開口１０内を埋設するように、半導体基板４上の全面に不純物を含有するポリシリコン膜（第２の膜）１１を形成する。この後、ポリシリコン膜１１のエッチバックを行うことにより、開口１０内にのみポリシリコン膜１１を残留させる。ポリシリコン膜１１への不純物の導入方法は、ポリシリコン膜を成膜後、ポリシリコン膜中に不純物を注入しても良いし、原料ガス中に不純物を含有させることにより不純物を含有するポリシリコン膜１１を成膜しても良い。好ましくは、工程数を削減できるため、不純物を含有するポリシリコン膜１１を成膜するのが良い。不純物の種類としては特に限定されないが、Ｐ（リン）を用いることが好ましい。例えば、Ｐを含有するポリシリコン膜１１を成膜する場合、原料ガスとしてはＳｉＨ4およびＰＨ3の混合ガスを使用することができる。また、ポリシリコン膜１１の電気抵抗を下げるため、ポリシリコン膜１１中には、Ｐ等の不純物を実用上、可能な範囲でできるだけ高濃度にドーピングすることが好ましい。
【００３０】
図１３に示すように、メモリセル領域Ｘのポリシリコン膜１１中に、不純物を注入した後、１０００℃以上で熱処理を行うことにより、不純物を活性化させる。熱処理条件としては例えば、５秒間、１０００℃の条件を挙げることができる。不純物の注入条件としては例えば、エネルギー６ｋｅＶ、ドーズ量５×１０15ａｔｏｍｓ／ｃｍ2のＰのイオン注入を挙げることができる。これにより、電気抵抗が低くなったビットコンタクトプラグ（導電膜）１１ａが形成される。
【００３１】
図１４に示すように、公知のリソグラフィー技術およびエッチング技術を用いて、周辺回路領域Ｙ上のビットコン層間絶縁膜５を除去する。
【００３２】
図１５に示すように、半導体基板４上の全面に、シリコン酸化膜６ａ、高誘電率絶縁膜６ｂ、第１の金属膜７ａ、不純物を含有するポリシリコン膜８ａ、およびマスク膜（図示せず）をこの順に形成する。マスク膜をパターニングした後、パターニングしたマスク膜をマスクとし、高誘電率絶縁膜６ｂをエッチングストッパとしたエッチング技術を用いて、Ｐウェル１ａ上の第１の金属膜７ａ、および不純物を含有するポリシリコン膜８ａをパターニングする。Ｐウェル１ａ上の第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａは、第３の膜を構成する。
【００３３】
図１６に示すように、半導体基板４上の全面に、高誘電率絶縁膜６ｃ、第１の金属膜７ｂ、不純物を含有するポリシリコン膜８ｂ、およびシリコン窒化膜からなるマスク膜（図示せず）をこの順に形成する。マスク膜をパターニングした後、パターニングしたマスク膜をマスクとし、高誘電率絶縁膜６ｃをエッチングストッパとしたエッチング技術を用いて、Ｎウェル１ｂ上の第１の金属膜７ｂ、および不純物を含有するポリシリコン膜８ｂをパターニングする。この後、マスク膜を用いたウェットエッチングにより、Ｐウェル１ａおよびＮウェル１ｂ上以外の高誘電率絶縁膜６ｂ及び６ｃを除去する。図１６では、Ｎウェル１ｂ上の高誘電率絶縁膜６ｂおよび６ｃを一層として示す。以下の図面でも同様である。Ｎウェル１ｂ上の第１の金属膜７ｂおよび不純物を含有するポリシリコン膜８ｂは、第３の膜を構成する。次に、Ｐウェル１ａおよびＮウェル１ｂ上のパターニングしたマスク膜を除去する。
【００３４】
図１７に示すように、半導体基板４上の全面にポリシリコン膜（第４の膜）２０を形成した後、エッチバック（平坦化）を行う。これにより、Ｐウェル１ａおよびＮウェル１ｂ上の高誘電率絶縁膜、第１の金属膜およびポリシリコン膜からなる積層膜の間にポリシリコン膜２０が埋設され、ポリシリコン膜８ａ、８ｂの上面と、ポリシリコン膜２０の上面は略同じ高さとなる。続けて、メモリセル領域Ｘ上のポリシリコン膜２０を除去する。
【００３５】
図１８に示すように、半導体基板４上の全面に、第２の金属膜（第５の膜）１４、およびシリコン窒化膜１５を形成する。この際、Ｐウェル１ａおよびＮウェル１ｂ上の積層膜の間には図１７の工程でポリシリコン膜２０が形成されたため、第２の金属膜１４が、積層膜の間の段差で断線することを防止できる。第２の金属膜１４としては、半導体基板に近い側から順に、チタン（Ｔｉ）膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜とすることができる。
【００３６】
図１９に示すように、リソグラフィー技術とエッチング技術により、メモリセル領域Ｘ上のシリコン窒化膜１５と、周辺回路領域ＹのＰウェル１ａおよびＮウェル１ｂ上のシリコン窒化膜１５をパターニングする。パターニング後のシリコン窒化膜１５をマスクに用いたエッチングにより、第２の金属膜１４、ポリシリコン膜８ａ、８ｂ、第１の金属膜７ａ、７ｂ、高誘電率絶縁膜６ｂ、６ｃ、およびシリコン酸化膜６ａを順次、パターンニングする。これにより、メモリセル領域Ｘには、ビットコンタクトプラグ１１ａに接続され、第２の金属膜１４からなるビット線を形成する。周辺回路領域ＹのＰウェル１ａ上には、シリコン酸化膜６ａおよび高誘電率絶縁膜６ｂからなるゲート絶縁膜と、第１および第２の金属膜７ａ、１４ａおよび不純物を含有するポリシリコン膜８ａからなるゲート電極が形成される。また、周辺回路領域ＹのＮウェル１ｂ上には、シリコン酸化膜６ａおよび高誘電率絶縁膜６ｂ、６ｃからなるゲート絶縁膜と、第１および第２の金属膜７ｂ、１４ｂおよび不純物を含有するポリシリコン膜８ｂからなるゲート電極が形成される。次に、Ｐウェル１ａ内のゲート電極を挟んだ両側にＮ型導電型の不純物を注入した後、Ｎウェル１ｂ内のゲート電極を挟んだ両側にＰ型導電型の不純物を注入する。この後、半導体基板４の全面にシリコン窒化膜を形成した後、エッチバックを行うことによりトランジスタＴｒ２のゲート電極の側面上と、ビット線１４の側面上にサイドウォール１２を形成する。次に、Ｐウェル１ａ内にＮ型導電型の不純物を注入した後、Ｎウェル１ｂ内にＰ型導電型の不純物を注入することにより、Ｐウェル１ａ内にＮ型導電型のソースおよびドレイン領域１３ａと、Ｎウェル１ｂ内にＰ型導電型のソースおよびドレイン領域１３ｂを形成する。これにより、Ｐウェル１ａにはＮチャネル型のトランジスタＴｒ２、Ｎウェル１ｂにはＰチャネル型のトランジスタＴｒ２が形成される。
【００３７】
図２０に示すように、半導体基板４上の全面に、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）膜などの塗布系絶縁膜からなる層間絶縁膜４２を形成する。この後、シリコン窒化膜１５をストッパに用いて、層間絶縁膜４２にＣＭＰ処理を行うことにより、平坦化させる。リソグラフィ技術およびエッチング技術により、層間絶縁膜４２内に、メモリセル領域Ｘのソースまたはドレイン領域３ｂを露出させる容量コンタクトホール（図示せず）を開口し、容量コンタクトホール内をポリシリコン等の導電材料で埋設することで容量コンタクトプラグ（図示せず）を形成する。この後、トランジスタＴｒ２のソースおよびドレイン領域１３ａ、１３ｂを露出させるコンタクトホール４５を形成する。コンタクトホール４５の中に導電材料を埋め込むことでコンタクトプラグ４６を形成する。次に、メモリセル領域Ｘでは容量コンタクトプラグに電気的に接続された容量コンタクトパッド４８、周辺回路領域Ｙ内ではコンタクトプラグ４６に電気的に接続された配線４９を形成する。層間絶縁膜４２上の全面に、シリコン窒化膜４７を形成する。この後、シリコン窒化膜４７上に、ＢＰＳＧ膜５０ａと、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法により酸化シリコン膜５０ｂとを順次、形成すると共に、ＣＭＰ法によりこれらの膜５０ａ及び５０ｂの平坦化を行う。次に、酸化シリコン膜５０ｂ上にシリコン窒化膜５１を形成する。シリコン窒化膜５１は、後の工程で形成するキャパシタの下部電極の倒壊を防ぐサポート膜として機能する。
【００３８】
図２１に示すように、リソグラフィー技術とドライエッチング技術を用いて、膜５１、５０ｂ、５０ａ、および４７内に順次、開口部を形成する。これにより、メモリセル領域Ｘにはキャパシタホール５２ａが形成され、その底面にコンタクトパッド４８が露出する。周辺回路領域Ｙとメモリセル領域Ｘの境界にはガードリング用トレンチ５２ｂが形成される。キャパシタホール５２ａは断面が略円形となる円筒状であり、ガードリング用トレンチ５２ｂはメモリセル領域Ｘを四角状に囲むように形成される。全面に、窒化チタン膜を形成した後、エッチバックにより窒化シリコン膜５１上の窒化チタン膜を除去する。これにより、下部電極５３を形成する。リソグラフィー技術とドライエッチング技術を用いて、窒化シリコン膜５１内に、層間絶縁膜５０ａ及び５０ｂのウェットエッチング用の開口（図示せず）を形成する。フッ化酸（ＨＦ）を用いたウェットエッチングにより、メモリセル領域Ｘ内の層間絶縁膜５０ａ及び５０ｂを除去する。この際、周辺回路領域Ｙは、メモリセル領域Ｘとガードリング用のトレンチ５２ｂによって分断されているため、ウェットエッチング時に、ＨＦ水溶液は周辺回路領域Ｙには侵入せず、周辺回路領域Ｙ内の層間絶縁膜５０ａ及び５０ｂは除去されない。
【００３９】
次に、全面に、容量絶縁膜として、酸化ジルコニウム（ＺｒＯ2）膜（図示せず）を形成する。この後、窒化チタン膜と、ボロン（Ｂ）をドープしたＳｉＧｅ膜を成膜し、更にこの上にタングステン膜を成膜する。以降では、これらの膜を合わせて、上部電極５５と表記する。この後、上部電極５５、容量絶縁膜及び窒化シリコン膜５１のドライエッチングを行うことにより、メモリセル領域Ｘ近傍に、これらの膜を残存させる。これにより、下部電極５３の内壁面及び外壁側面上に容量絶縁膜が形成され、容量絶縁膜上に上部電極５５が形成されたクラウン構造のキャパシタが完成する。次に、層間絶縁膜５０ｂ上に更に層間絶縁膜５６を形成した後、配線４９および上部電極５５に接続されるようにコンタクトプラグ５７を形成する。この後、コンタクトプラグ５７に接続されるように、層間絶縁膜５６上に配線６０を形成する。さらに、上層のコンタクトプラグと配線（図示していない）を形成することにより、キャパシタとキャパシタに接続されたＭＯＳトランジスタを備えたメモリセルを複数、有するＤＲＡＭを完成させることができる。
【００４０】
本実施例では、図１３〜１７に示すように、ビットコンタクトプラグ１１ａ形成用の不純物の注入と熱処理によるその活性化を行った後に、高誘電率絶縁膜６ｂ、６ｃ、第１の金属膜７ａおよび７ｂ、ポリシリコン膜８ａおよび８ｂの形成を行う。従って、熱処理により、不純物がこれらの膜中に拡散したり、高誘電率絶縁膜６ｂ、６ｃの結晶化、これらの膜中での酸素および酸素欠陥の再分布が起こることを防止できる。この結果、これらの現象により、周辺回路領域ＹのトランジスタＴｒ２のＶt（閾値電圧）が所望の設定値よりも大幅に上昇したり、半導体装置の信頼性が低下することを防止できる。
【００４１】
なお、図１２および１３の工程では、Ｐを含有するポリシリコン膜１１の成膜およびエッチバック後に、Ｐの注入および熱処理による活性化を行った。しかし、エッチバックと、Ｐの注入および活性化の順序は逆にしても良い。すなわち、Ｐを含有するポリシリコン膜１１の成膜後に、ポリシリコン膜１１へのＰの注入および熱処理による活性化を行い、更にこの後にポリシリコン膜のエッチバックを行っても良い。
【００４２】
図１２の工程では、不純物を含有しないポリシリコン膜１１を形成しても良いが、ポリシリコン膜１１の電気抵抗を低くするために、不純物を含有するポリシリコン膜１１を形成するのが好ましい。
【００４３】
第１および第２の金属膜７ａ、７ｂ、１４の材料は特に限定されないが、ＴｉＮ、Ｔｉ、Ｗ、Ｔａ、ＴａＮ，Ｒｕ、ＷＮ、ＷＳｉ及びＡｌからなる群から選択された少なくとも一つの金属材料を含むことが好ましい。また、これらの材料の膜の積層膜としても良い。例えば、第１の金属膜７ａ、７ｂとして窒化チタン（ＴｉＮ）膜を用いることができる。
【００４４】
高誘電率絶縁膜６ｂ及び６ｃとは、二酸化シリコンよりも誘電率が高い絶縁膜のことを表し、その材料は特に限定されないが、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯx、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択される少なくとも一つの材料を含む膜とすることができる。
【符号の説明】
【００４５】
１  ゲート電極
１ａ  Ｐウェル
１ｂ  Ｎウェル
２  ゲート絶縁膜
３ａ、３ｂ  ソースおよびドレイン領域
４  半導体基板
４ａ、４ｂ、４ｃ  活性領域
５  ビットコン層間絶縁膜
６ａ  シリコン酸化膜
６ｂ、６ｃ  高誘電率絶縁膜
１３ａ、１３ｂ  ソースおよびドレイン領域
７ａ、７ｂ、１４、１４ａ、１４ｂ  金属膜
８ａ、８ｂ、１１  ポリシリコン膜
９  素子分離領域
１０  開口
１１ａ  ビットコンタクトプラグ
１２  再度ウォール
１５  シリコン窒化膜
２１  ゲート溝
２５  キャップ絶縁膜
３０  容量コンタクトプラグ
４２、５６  層間絶縁膜
４５  コンタクトホール
４６、５７  コンタクトプラグ
４７  シリコン窒化膜
４８  容量コンタクトパッド
４９、６０  配線
５０ａ  ＢＰＳＧ膜
５０ｂ  酸化シリコン膜
５１  サポート膜
５２ａ  キャパシタホール
５２ｂ  ガードリング用トレンチ
５３  下部電極
５５  上部電極
Ｔｒ１、Ｔｒ２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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