(57)【要約】      （修正有）【課題】計測の信頼性が高い計測装置を提供する。【解決手段】発振回路ＯＣは、第一遅延回路ＤＣ１と、第二遅延回路ＤＣ２と、奇数個のインバーター回路と、を含む。第一遅延回路ＤＣ１では、出力が第一論理から第二論理に変化する第一遷移時間が、第二論理から第一論理に変化する第二遷移時間よりも長い。第二遅延回路ＤＣ２では、出力が第三論理から第四論理に変化する第三遷移時間が、第四論理から第三論理に変化する第四遷移時間よりも長い。第一遅延回路ＤＣ１の出力が第一論理から第二論理へと変化する事に起因して、第二遅延回路ＤＣ２の出力は第三論理から第四論理へと変化する。更に、第二遅延回路ＤＣ２の出力が第三論理から第四論理へと変化する事に起因して、第一遅延回路ＤＣ１の出力は、第二論理から第一論理へと変化する。【選択図】図２
2015198320.tif 000002
【特許請求の範囲】
【請求項１】
第一遅延回路と、
第二遅延回路と、
前記第一遅延回路の出力に入力が電気的に接続された第１インバーター回路と、
前記第二遅延回路の出力に入力が電気的に接続された第２インバーター回路と、
前記第一遅延回路の出力と前記第二遅延回路の入力との間に電気的に接続された出力ノ
ードと、を含み、
前記第一遅延回路は、入力変化に対して出力が第一論理レベルから第二論理レベルに変
化する第一遷移時間が、入力変化に対して出力が前記第二論理レベルから前記第一論理レ
ベルに変化する第二遷移時間よりも長く、
前記第二遅延回路は、入力変化に対して出力が第三論理レベルから第四論理レベルに変
化する第三遷移時間が、入力変化に対して出力が前記第四論理レベルから前記第三論理レ
ベルに変化する第四遷移時間よりも長く、
前記第１インバーター回路と前記第２インバーター回路の各々は、入力変化に対する出
力変化の遷移時間が、前記第一遷移時間及び前記第三遷移時間よりも短く、
前記第二遅延回路の出力は、前記第一遅延回路の出力が前記第一論理レベルから前記第
二論理レベルへと変化する事に起因して、前記第三論理レベルから前記第四論理レベルへ
と変化し、
前記第一遅延回路の出力は、前記第二遅延回路の出力が前記第三論理レベルから前記第
四論理レベルへと変化する事に起因して、前記第二論理レベルから前記第一論理レベルへ
と変化する事を特徴とする発振回路。
【請求項２】
前記第一遷移時間と前記第三遷移時間との各々は、測定すべき物理量に依存する事を特
徴とする請求項１に記載の発振回路。
【請求項３】
前記第一遅延回路と前記第二遅延回路とは遅延インバーター回路であり、
更に２α−１個（αは１以上の任意の整数）のインバーター回路を含む事を特徴とする
請求項１又は２に記載の発振回路。
【請求項４】
前記αが２である事を特徴とする請求項３に記載の発振回路。
【請求項５】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、
前記第一Ｎ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｎ型トランジスターのソースと前記第一電位ノードとが電気的に接続され、
前記第一Ｎ型トランジスターのドレインが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
前記第二Ｎ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｎ型トランジスターのソースと前記第一電位ノードとが電気的に接続され、
前記第二Ｎ型トランジスターのドレインが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されている事を特徴とする請求項３又は４に記載の発振回路。
【請求項６】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、
前記第一Ｎ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｎ型トランジスターのソースと前記第一電位ノードとが電気的に接続され、
前記第一Ｎ型トランジスターのドレインが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
前記第二Ｐ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｐ型トランジスターのソースと前記第二電位ノードとが電気的に接続され、
前記第二Ｐ型トランジスターのドレインが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されている事を特徴とする請求項３又は４に記載の発振回路。
【請求項７】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、
前記第一Ｐ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｐ型トランジスターのソースと前記第二電位ノードとが電気的に接続され、
前記第一Ｐ型トランジスターのドレインが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
前記第二Ｎ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｎ型トランジスターのソースと前記第一電位ノードとが電気的に接続され、
前記第二Ｎ型トランジスターのドレインが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されている事を特徴とする請求項３又は４に記載の発振回路。
【請求項８】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、
前記第一Ｐ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｐ型トランジスターのソースと前記第二電位ノードとが電気的に接続され、
前記第一Ｐ型トランジスターのドレインが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
前記第二Ｐ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｐ型トランジスターのソースと前記第二電位ノードとが電気的に接続され、
前記第二Ｐ型トランジスターのドレインが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されている事を特徴とする請求項３又は４に記載の発振回路。
【請求項９】
前記第一計測素子と前記第二計測素子とは逆バイアス状態に接続されたダイオードであ
る事を特徴とする請求項５乃至８のいずれか一項に記載の発振回路。
【請求項１０】
前記第一遅延回路と前記第二遅延回路とは遅延バッファー回路であり、
更に２β−１個（βは１以上の任意の整数）のインバーター回路を含む事を特徴とする
請求項１又は２に記載の発振回路。
【請求項１１】
前記βが２である事を特徴とする請求項１０に記載の発振回路。
【請求項１２】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、
前記第一Ｎ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｎ型トランジスターのドレインと前記第二電位ノードとが電気的に接続され、
前記第一Ｎ型トランジスターのソースが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
前記第二Ｎ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｎ型トランジスターのドレインと前記第二電位ノードとが電気的に接続され、
前記第二Ｎ型トランジスターのソースが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されている事を特徴とする請求項１０又は１１に記載の発振回路。
【請求項１３】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、
前記第一Ｎ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｎ型トランジスターのドレインと前記第二電位ノードとが電気的に接続され、
前記第一Ｎ型トランジスターのソースが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
前記第二Ｐ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｐ型トランジスターのドレインと前記第一電位ノードとが電気的に接続され、
前記第二Ｐ型トランジスターのソースが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されている事を特徴とする請求項１０又は１１に記載の発振回路。
【請求項１４】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、
前記第一Ｐ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｐ型トランジスターのドレインと前記第一電位ノードとが電気的に接続され、
前記第一Ｐ型トランジスターのソースが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
前記第二Ｎ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｎ型トランジスターのドレインと前記第二電位ノードとが電気的に接続され、
前記第二Ｎ型トランジスターのソースが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第一電位ノードとの間に電気的に接
続されている事を特徴とする請求項１０又は１１に記載の発振回路。
【請求項１５】
第一電位が供給される第一電位ノードと、前記第一電位よりも高電位の第二電位が供給
される第二電位ノードとを含み、
前記第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、
前記第一Ｐ型トランジスターのゲートが前記第一遅延回路の入力であり、
前記第一Ｐ型トランジスターのドレインと前記第一電位ノードとが電気的に接続され、
前記第一Ｐ型トランジスターのソースが前記第一遅延回路の出力であり、
前記第一計測素子は前記第一遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されており、
前記第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
前記第二Ｐ型トランジスターのゲートが前記第二遅延回路の入力であり、
前記第二Ｐ型トランジスターのドレインと前記第一電位ノードとが電気的に接続され、
前記第二Ｐ型トランジスターのソースが前記第二遅延回路の出力であり、
前記第二計測素子は前記第二遅延回路の出力と前記第二電位ノードとの間に電気的に接
続されている事を特徴とする請求項１０又は１１に記載の発振回路。
【請求項１６】
前記第一計測素子と前記第二計測素子とは逆バイアス状態に接続されたダイオードであ
る事を特徴とする請求項１２乃至１５のいずれか一項に記載の発振回路。
【請求項１７】
請求項１乃至１６のいずれか一項に記載の発振回路を備えた事を特徴とする計測装置。
【請求項１８】
請求項１乃至１６のいずれか一項に記載の発振回路を備えた事を特徴とする半導体装置
。
【請求項１９】
請求項１乃至１６のいずれか一項に記載の発振回路を備えた事を特徴とする電気光学装
置。
【請求項２０】
請求項１７に記載の計測装置、又は請求項１８に記載の半導体装置、又は請求項１９に
記載の電気光学装置、を備えた事を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度や光量等の物理量に発振周波数が依存する発振回路と、この発振回路を
備えた計測装置や半導体装置、電気光学装置、及びこれらの装置を備えた電子機器に関す
る。
【背景技術】
【０００２】
薄膜トランジスターを用いた温度センサーは、特許文献１や特許文献２に記載されてい
る。又、温度センサーを備えた液晶装置は特許文献２に記載されている。特許文献１に記
載されている計測装置（温度センサー）では、発振回路が行列状に配置され、各発振回路
内では薄膜トランジスターと抵抗体とが直列接続されていた。抵抗体の電気抵抗は温度依
存性を持つので、これを利用して温度と言った物理量が計測されていた。具体的には、計
測の際に、薄膜トランジスターをオン状態とした上で、抵抗体に電流を通し、その電流値
（抵抗体の電気抵抗）の変化を計測して、各発振回路の温度を計測していた。又、特許文
献２に記載されている計測装置では、薄膜トランジスターにてリングオシレーターを組み
、その発振周波数に基づいて温度を計測していた。薄膜トランジスターでは温度が上昇す
る程オン電流が増大していたので、リングオシレーターの発振周波数は温度依存性を持ち
、発振周波数から温度を計測していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７０６４２号公報
【特許文献２】特開２０００−９５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の計測装置（温度センサー）は、計測それ自体が温度
変動を招き、計測結果に信頼感を抱けないという課題があった。即ち、電気抵抗を測定す
る抵抗体と薄膜トランジスターとが直接結ばれており、しかも薄膜トランジスターをオン
状態として計測する為に、薄膜トランジスターの自己発熱が抵抗体の温度を上げ、正確な
温度計測の妨げとなっていた。加えて、電気抵抗の温度依存性が弱い為に、従来の計測装
置は小さな温度変化の計測を行いがたいという課題があった。
特許文献２に記載の計測装置では、計測装置（温度センサー）の感度が低いという課題
があった。とりわけ薄膜トランジスターの性能が向上すると、リングオシレーターの発振
周波数の温度依存性が弱まり、温度計測が困難になるという課題があった。図２５は薄膜
トランジスターで組まれた従来のリングオシレーターの発振周波数の温度依存性を示して
いる。実際に、温度依存性が殆ど見られない事が判る。この為に、高精度の温度計測が極
めて困難であるという課題があった。
この様に、従来の計測装置は、計測結果に信頼感を抱けず、高精度の物理量計測が困難
であるという課題があった。換言すれば、高性能で実用的な計測装置を実現しがたい、と
いう課題があった。又、従来の液晶装置では、液晶装置の性能に影響を与える物理量（温
度など）が正確に計測されず、それ故に液晶装置の表示が正しく制御され難いという課題
があった。
【課題を解決するための手段】
【０００５】
本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態
又は適用例として実現する事が可能である。
【０００６】
（適用例１）  本適用例に係わる発振回路は、第一遅延回路と、第二遅延回路と、第一
遅延回路の出力に入力が電気的に接続された第１インバーター回路と、第二遅延回路の出
力に入力が電気的に接続された第２インバーター回路と、第一遅延回路の出力と第二遅延
回路の入力との間に電気的に接続された出力ノードと、を含み、第一遅延回路は、入力変
化に対して出力が第一論理レベルから第二論理レベルに変化する第一遷移時間が、入力変
化に対して出力が第二論理レベルから第一論理レベルに変化する第二遷移時間よりも長く
、第二遅延回路は、入力変化に対して出力が第三論理レベルから第四論理レベルに変化す
る第三遷移時間が、入力変化に対して出力が第四論理レベルから第三論理レベルに変化す
る第四遷移時間よりも長く、第１インバーター回路と第２インバーター回路の各々は、入
力変化に対する出力変化の遷移時間が、第一遷移時間及び第三遷移時間よりも短く、第二
遅延回路の出力は、第一遅延回路の出力が第一論理レベルから第二論理レベルへと変化す
る事に起因して、第三論理レベルから第四論理レベルへと変化し、第一遅延回路の出力は
、第二遅延回路の出力が第三論理レベルから第四論理レベルへと変化する事に起因して、
第二論理レベルから第一論理レベルへと変化する事を特徴とする。
第一遷移時間や第三遷移時間は、温度や光量と云った物理量に応じて、その値が変わる
。従って、この構成によると、温度や光量と云った物理量に応じて発振回路の周波数が変
わり、これらの物理量を周波数値に変換した交番信号として計測する事ができる。又、第
一遅延回路の出力が第一論理レベルから第二論理レベルの変化する事に起因して、第二遅
延回路の出力が第三論理レベルから第四論理レベルへと変化し、第二遅延回路の出力が第
三論理レベルから第四論理レベルの変化に起因して、第一遅延回路の出力が第二論理レベ
ルから第一論理レベルへと変化するので、計測対象物理量を反映した交番信号のデューテ
ィー比（論理１に相当する期間と論理０に相当する期間との比）がほぼ１：１とされ、信
号処理が容易で、誤動作が生じにくい計測信号を得る事ができる。従って、計測結果の信
頼感が高く、高精度の物理量計測が可能となる。換言すれば、高性能で実用的な計測を行
う発振回路を実現する事ができる。
【０００７】
（適用例２）  上記適用例１に記載の発振回路に於いて、第一遷移時間と第三遷移時間
との各々は、測定すべき物理量に依存する事が好ましい。
この構成によると、温度や光量と云った物理量に応じて発振回路の周波数が変わり、こ
れらの物理量を周波数値に変換した交番信号として計測する事ができる。
【０００８】
（適用例３）  上記適用例１又は２に記載の発振回路に於いて、第一遅延回路と第二遅
延回路とは遅延インバーター回路であり、更に２α−１個（αは１以上の任意の整数）の
インバーター回路を含む事が好ましい。
この構成によると、遅延インバーター回路とインバーター回路とが奇数個でリング状に
接続される回路となるので、リングオシレーターとなり、物理量に応じた周波数で交番信
号を発振する事ができる。
【０００９】
（適用例４）  上記適用例３に記載の発振回路に於いて、αが２である事が好ましい。
この構成によると、第一遅延回路の出力と第二遅延回路の入力との間には２個以上のイ
ンバーター回路が配置され、第二遅延回路の出力と第二遅延回路の入力との間にも２個以
上のインバーター回路が配置される。その結果、第一遅延回路の入力での信号振幅や第二
遅延回路の入力での信号振幅が大きくなるので、安定的に交番信号を発振する事ができる
。
【００１０】
（適用例５）  上記適用例３又は４に記載の発振回路に於いて、第一電位が供給される
第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノードとを含
み、第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、第一Ｎ型トラン
ジスターのゲートが第一遅延回路の入力であり、第一Ｎ型トランジスターのソースと第一
電位ノードとが電気的に接続され、第一Ｎ型トランジスターのドレインが第一遅延回路の
出力であり、第一計測素子は第一遅延回路の出力と第二電位ノードとの間に電気的に接続
されており、第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、第二Ｎ
型トランジスターのゲートが第二遅延回路の入力であり、第二Ｎ型トランジスターのソー
スと第一電位ノードとが電気的に接続され、第二Ｎ型トランジスターのドレインが第二遅
延回路の出力であり、第二計測素子は第二遅延回路の出力と第二電位ノードとの間に電気
的に接続されている事が好ましい。
この構成によると、第一遅延回路をＮ型遅延インバーター回路とする事ができ、第二遅
延回路をＮ型遅延インバーター回路とする事ができる。
【００１１】
（適用例６）  上記適用例３又は４に記載の発振回路に於いて、第一電位が供給される
第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノードとを含
み、第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、第一Ｎ型トラン
ジスターのゲートが第一遅延回路の入力であり、第一Ｎ型トランジスターのソースと第一
電位ノードとが電気的に接続され、第一Ｎ型トランジスターのドレインが第一遅延回路の
出力であり、第一計測素子は第一遅延回路の出力と第二電位ノードとの間に電気的に接続
されており、第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、第二Ｐ
型トランジスターのゲートが第二遅延回路の入力であり、第二Ｐ型トランジスターのソー
スと第二電位ノードとが電気的に接続され、第二Ｐ型トランジスターのドレインが第二遅
延回路の出力であり、第二計測素子は第二遅延回路の出力と第一電位ノードとの間に電気
的に接続されている事が好ましい。
この構成によると、第一遅延回路をＮ型遅延インバーター回路とする事ができ、第二遅
延回路をＰ型の遅延インバーター回路とする事ができる。
【００１２】
（適用例７）  上記適用例３又は４に記載の発振回路に於いて、第一電位が供給される
第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノードとを含
み、第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、第一Ｐ型トラン
ジスターのゲートが第一遅延回路の入力であり、第一Ｐ型トランジスターのソースと第二
電位ノードとが電気的に接続され、第一Ｐ型トランジスターのドレインが第一遅延回路の
出力であり、第一計測素子は第一遅延回路の出力と第一電位ノードとの間に電気的に接続
されており、第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、第二Ｎ
型トランジスターのゲートが第二遅延回路の入力であり、第二Ｎ型トランジスターのソー
スと第一電位ノードとが電気的に接続され、第二Ｎ型トランジスターのドレインが第二遅
延回路の出力であり、第二計測素子は第二遅延回路の出力と第二電位ノードとの間に電気
的に接続されている事が好ましい。
この構成によると、第一遅延回路をＰ型の遅延インバーター回路とする事ができ、第二
遅延回路をＮ型遅延インバーター回路とする事ができる。
【００１３】
（適用例８）  上記適用例３又は４に記載の発振回路に於いて、第一電位が供給される
第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノードとを含
み、第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、第一Ｐ型トラン
ジスターのゲートが第一遅延回路の入力であり、第一Ｐ型トランジスターのソースと第二
電位ノードとが電気的に接続され、第一Ｐ型トランジスターのドレインが第一遅延回路の
出力であり、第一計測素子は第一遅延回路の出力と第一電位ノードとの間に電気的に接続
されており、第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、第二Ｐ
型トランジスターのゲートが第二遅延回路の入力であり、第二Ｐ型トランジスターのソー
スと第二電位ノードとが電気的に接続され、第二Ｐ型トランジスターのドレインが第二遅
延回路の出力であり、第二計測素子は第二遅延回路の出力と第一電位ノードとの間に電気
的に接続されている事が好ましい。
この構成によると、第一遅延回路をＰ型の遅延インバーター回路とする事ができ、第二
遅延回路をＰ型の遅延インバーター回路とする事ができる。
【００１４】
（適用例９）  上記適用例５乃至８のいずれか一項に記載の発振回路に於いて、第一計
測素子と第二計測素子とは逆バイアス状態に接続されたダイオードである事が好ましい。
逆バイアス状態に接続されたダイオードの漏れ電流は温度や光量と云った物理量に対す
る依存性が強い。従って、この構成によると、計測対象の物理量が僅かに変化しただけで
も、周波数値が異なった交番信号を発する、高精度物理量を検出可能な発振回路を実現す
る事ができる。
【００１５】
（適用例１０）  上記適用例１又は２に記載の発振回路に於いて、第一遅延回路と第二
遅延回路とは遅延バッファー回路であり、更に２β−１個（βは１以上の任意の整数）の
インバーター回路を含む事が好ましい。
この構成によると、インバーター回路が奇数個でリング状に接続される回路となるので
、リングオシレーターとなり、物理量に応じた周波数で交番信号を発振する事ができる。
【００１６】
（適用例１１）  上記適用例１０に記載の発振回路に於いて、βが２である事が好まし
い。
この構成によると、第一遅延回路の出力と第二遅延回路の入力との間には２個以上のイ
ンバーター回路が配置され、第二遅延回路の出力と第二遅延回路の入力との間にも２個以
上のインバーター回路が配置される。その結果、第一遅延回路の入力での信号振幅や第二
遅延回路の入力での信号振幅が大きくなるので、安定的に交番信号を発振する事ができる
。
【００１７】
（適用例１２）  上記適用例１０又は１１に記載の発振回路に於いて、第一電位が供給
される第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノード
とを含み、第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、第一Ｎ型
トランジスターのゲートが第一遅延回路の入力であり、第一Ｎ型トランジスターのドレイ
ンと第二電位ノードとが電気的に接続され、第一Ｎ型トランジスターのソースが第一遅延
回路の出力であり、第一計測素子は第一遅延回路の出力と第一電位ノードとの間に電気的
に接続されており、第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
第二Ｎ型トランジスターのゲートが第二遅延回路の入力であり、第二Ｎ型トランジスター
のドレインと第二電位ノードとが電気的に接続され、第二Ｎ型トランジスターのソースが
第二遅延回路の出力であり、第二計測素子は第二遅延回路の出力と第一電位ノードとの間
に電気的に接続されている事が好ましい。
この構成によると、第一遅延回路をＮ型の遅延バッファー回路とする事ができ、第二遅
延回路をＮ型の遅延バッファー回路とする事ができる。
【００１８】
（適用例１３）  上記適用例１０又は１１に記載の発振回路に於いて、第一電位が供給
される第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノード
とを含み、第一遅延回路は、第一Ｎ型トランジスターと第一計測素子とを備え、第一Ｎ型
トランジスターのゲートが第一遅延回路の入力であり、第一Ｎ型トランジスターのドレイ
ンと第二電位ノードとが電気的に接続され、第一Ｎ型トランジスターのソースが第一遅延
回路の出力であり、第一計測素子は第一遅延回路の出力と第一電位ノードとの間に電気的
に接続されており、第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
第二Ｐ型トランジスターのゲートが第二遅延回路の入力であり、第二Ｐ型トランジスター
のドレインと第一電位ノードとが電気的に接続され、第二Ｐ型トランジスターのソースが
第二遅延回路の出力であり、第二計測素子は第二遅延回路の出力と第二電位ノードとの間
に電気的に接続されている事が好ましい。
この構成によると、第一遅延回路をＮ型の遅延バッファー回路とする事ができ、第二遅
延回路をＰ型の遅延バッファー回路とする事ができる。
【００１９】
（適用例１４）  上記適用例１０又は１１に記載の発振回路に於いて、第一電位が供給
される第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノード
とを含み、第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、第一Ｐ型
トランジスターのゲートが第一遅延回路の入力であり、第一Ｐ型トランジスターのドレイ
ンと第一電位ノードとが電気的に接続され、第一Ｐ型トランジスターのソースが第一遅延
回路の出力であり、第一計測素子は第一遅延回路の出力と第二電位ノードとの間に電気的
に接続されており、第二遅延回路は、第二Ｎ型トランジスターと第二計測素子とを備え、
第二Ｎ型トランジスターのゲートが第二遅延回路の入力であり、第二Ｎ型トランジスタ
ーのドレインと第二電位ノードとが電気的に接続され、第二Ｎ型トランジスターのソース
が第二遅延回路の出力であり、第二計測素子は第二遅延回路の出力と第一電位ノードとの
間に電気的に接続されている事が好ましい。
この構成によると、第一遅延回路をＰ型の遅延バッファー回路とする事ができ、第二遅
延回路をＮ型の遅延バッファー回路とする事ができる。
【００２０】
（適用例１５）  上記適用例１０又は１１に記載の発振回路に於いて、第一電位が供給
される第一電位ノードと、第一電位よりも高電位の第二電位が供給される第二電位ノード
とを含み、第一遅延回路は、第一Ｐ型トランジスターと第一計測素子とを備え、第一Ｐ型
トランジスターのゲートが第一遅延回路の入力であり、第一Ｐ型トランジスターのドレイ
ンと第一電位ノードとが電気的に接続され、第一Ｐ型トランジスターのソースが第一遅延
回路の出力であり、第一計測素子は第一遅延回路の出力と第二電位ノードとの間に電気的
に接続されており、第二遅延回路は、第二Ｐ型トランジスターと第二計測素子とを備え、
第二Ｐ型トランジスターのゲートが第二遅延回路の入力であり、第二Ｐ型トランジスター
のドレインと第一電位ノードとが電気的に接続され、第二Ｐ型トランジスターのソースが
第二遅延回路の出力であり、第二計測素子は第二遅延回路の出力と第二電位ノードとの間
に電気的に接続されている事が好ましい。
この構成によると、第一遅延回路をＰ型の遅延バッファー回路とする事ができ、第二遅
延回路をＰ型の遅延バッファー回路とする事ができる。
【００２１】
（適用例１６）  上記適用例１２乃至１５のいずれか一項に記載の発振回路に於いて、
第一計測素子と第二計測素子とは逆バイアス状態に接続されたダイオードである事が好ま
しい。
逆バイアスに接続されたダイオードの漏れ電流は温度や光量と云った物理量に対する依
存性が強い。従って、この構成によると、計測対象の物理量が僅かに変化しただけでも、
周波数値が異なった交番信号を発する、高精度物理量を検出可能な発振回路を実現する事
ができる。
【００２２】
（適用例１７）  本適用例に係わる計測装置は、上記適用例１乃至１６のいずれか一項
に記載の発振回路を備えた事を特徴とする。
この構成によると、計測結果の信頼感が高く、高精度の物理量計測が可能な計測装置を
実現する事ができる。換言すれば、高性能で実用的な計測を行う計測装置を実現する事が
できる。
【００２３】
（適用例１８）  本適用例に係わる半導体装置は、上記適用例１乃至１６のいずれか一
項に記載の発振回路を備えた事を特徴とする。
半導体装置では、温度や光量と云った物理量に応じて、クロック信号の周波数を変えた
方が好ましい場合がある。この構成によると、発振回路が発する交番信号をクロック信号
その物や、クロック信号の元になる信号として利用する事ができる。例えば、半導体装置
がダイナミックランダムアクセスメモリー装置である場合、温度に応じて、リフレッシュ
間隔を変える事ができ、簡単な構成で、半導体装置の低消費電力を実現する事ができる。
【００２４】
（適用例１９）  本適用例に係わる電気光学装置は、上記適用例１乃至１６のいずれか
一項に記載の発振回路を備えた事を特徴とする。
電気光学装置では、温度や光量と云った物理量に応じて、電気光学装置の駆動条件を変
えた方が好ましい場合がある。この構成によると、発振回路が発する交番信号を利用して
電気光学装置を駆動させる事ができる。例えば、電気光学装置が液晶装置の場合、液晶材
料の応答速度は温度に応じて異なる。こうした電気光学装置の性能に影響を与える物理量
が正確に計測されるので、計測結果に応じて電気光学装置の駆動条件を変更する事ができ
、それ故に液晶装置等の電気光学装置の表示を正しく制御する事ができる。
【００２５】
（適用例２０）  本適用例に係わる電子機器は、上記適用例１７に記載の計測装置、又
は適用例１８に記載の半導体装置、又は適用例１９に記載の電気光学装置、を備えた事を
特徴とする。
この構成によると、温度や光量と云った物理量に応じて、電子機器の動作条件を変更す
る事ができる。従って、電子機器の性能を効率的に引き出す事が可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係わる計測装置を模式的に示す斜視外観図。
【図２】実施形態１に係わる計測装置の回路を説明する図。
【図３】実施形態１にて用いられる遅延回路を説明する図。
【図４】実施形態１にて用いられるインバーター回路を説明する図。
【図５】実施形態１に係わる発振回路の動作原理を説明する図。
【図６】実施形態１に係わる発振回路の動作を確認した図。
【図７】実施形態１に係わる発振回路の回路構成を説明する図。
【図８】実施形態２に係わる発振回路の回路構成を説明する図。
【図９】実施形態２にて用いられる遅延回路を説明する図。
【図１０】実施形態３に係わる発振回路の回路構成を説明する図。
【図１１】実施形態４に係わる発振回路の回路構成を説明する図。
【図１２】実施形態５に係わる発振回路の回路構成を説明する図。
【図１３】実施形態５にて用いられる遅延回路を説明する図。
【図１４】実施形態６に係わる発振回路の回路構成を説明する図。
【図１５】実施形態６にて用いられる遅延回路を説明する図。
【図１６】実施形態７に係わる発振回路の回路構成を説明する図。
【図１７】実施形態８に係わる発振回路の回路構成を説明する図。
【図１８】実施形態９に係わる計測素子を説明する図。
【図１９】実施形態１０に係わるインバーター回路を説明する図。
【図２０】実施形態１１に係わるインバーター回路を説明する図。
【図２１】実施形態１２に係わる半導体装置の全体の構成を示すブロック図。
【図２２】ＤＲＡＭ装置のリフレッシュ動作周期を説明する図。
【図２３】実施形態１３に係わる電気光学装置の回路ブロック図。
【図２４】実施形態１４に係わる電子機器の一例を説明した図。
【図２５】従来のリングオシレーターの発振周波数の温度依存性を示す図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を、図面を用いて説明する。尚、以下の図面においては、各層
や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならし
めてある。
【００２８】
（実施形態１）
「計測装置の概要」
図１は、本実施形態に係わる計測装置を模式的に示す斜視外観図である。以下、図１を
用いて、まず計測装置１００の概要を説明する。
【００２９】
本実施形態に係わる計測装置１００は、柔軟なプラスチックフィルムなどの可撓性を有
する基板２に形成される。基板２には発振回路セルＯＣＣ（ｉ，ｊ）が行列状に複数個配
置され、計測領域３をなしている。各発振回路セルＯＣＣ（ｉ，ｊ）には発振回路ＯＣが
含まれている（図２参照）。発振回路セルＯＣＣ（ｉ，ｊ）からの発振周波数により、そ
の発振回路セルＯＣＣ（ｉ，ｊ）に於ける物理量が計測される。計測される物理量は温度
や光量である。
【００３０】
基板２には、計測領域３の他に、出力回路４と、第一選択回路５１と、第一処理回路５
２と、第二選択回路６１と、第二処理回路６２と、が設けられている。計測領域３に配置
された複数の発振回路ＯＣは、計測領域３の外周部に配置された第一選択回路５１と第二
選択回路６１とにより、順次選択される。基板２の一辺を第一の方向（ｘ軸に平行な方向
で、行方向とする）とし、第一の方向と交差する（ほぼ直交する）別の方向を第二の方向
（ｙ軸に平行な方向で、列方向とする）とすると、第一選択回路５１と第一処理回路５２
とは、計測領域３の外側で第一の方向に沿って形成され、第二選択回路６１と第二処理回
路６２とは、計測領域３の外側で第二の方向に沿って形成される。発振回路ＯＣは第一の
方向に沿って複数個形成されると共に、第一選択回路５１によって、第一の方向で選択さ
れる。同様に、発振回路ＯＣは第二の方向に沿って複数個形成されると共に、第二選択回
路６１によって、第二の方向で選択される。選択された発振回路ＯＣは出力回路４と接続
され、物理量計測がなされる。こうして行列状に配置された発振回路ＯＣにて順次物理量
が測定され、物理量に関する面分布が得られる。尚、本実施形態では、発振回路ＯＣが行
列状に複数個配置されているが、発振回路ＯＣは１個だけでも良く、この場合は、第一選
択回路５１や第二選択回路６１などを省略する事もできる。
【００３１】
「回路」
図２は、本実施形態に係わる計測装置の回路を説明する図である。以下、図２を参照し
て、計測装置１００で使用される発振回路ＯＣ等を説明する。
【００３２】
図２に示す様に、計測装置１００は計測領域３と出力回路４、第一選択回路５１、第一
処理回路５２、第二選択回路６１、第二処理回路６２とを有している。計測領域３には発
振回路セルＯＣＣ（ｉ，ｊ）がＭ行Ｎ列の行列状に配置されている。ＭとＮは１以上の整
数である（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）。
【００３３】
第一選択回路５１は第一の方向に関してＭ行の行線ＲＬから特定の一本の行線ＲＬを選
択する。従って、第一選択回路５１は行選択回路でもある。第一選択回路５１にはシフト
レジスター回路やデコーダー回路が使用される。第一処理回路５２は第一選択回路５１か
らの選択信号を計測に適する様に加工する。具体的には選択電位を変換するレベルシフタ
ー回路や、高速で安定的に行線を選択する様にバッファー回路を備える。本実施形態では
、発振回路セルＯＣＣ（ｉ，ｊ）には行線ＲＬ（ｉ）と負電源線とが配線され、負電源線
には第一電位Ｖ1が供給されている。第一電位Ｖ1は基準電位で、負電源電位ＶSSとも呼ば
れる。本実施形態では、負電源電位は接地電位であり、０Ｖである。行線ＲＬが選択され
るとは、選択された行線ＲＬに第一選択回路５１と第一処理回路５２とから第二電位Ｖ2
が供給される。尚、第二電位Ｖ2は第一電位Ｖ1よりも高電位で、正電源電位ＶDDとも呼ば
れる。非選択の行線ＲＬには第一電位Ｖ1（ＶSS）が供給される。尚、本実施形態とは反
対に、発振回路セルＯＣＣ（ｉ，ｊ）には行線ＲＬ（ｉ）と正電源線とが配線され、正電
源線には第二電位Ｖ2（ＶDD）が供給され、行線ＲＬが選択された際に、選択された行線
ＲＬに第一電位Ｖ1（ＶSS）が供給される構成としても良い。この場合、非選択の行線Ｒ
Ｌには第二電位Ｖ2（ＶDD）が供給される事になる。
【００３４】
第二選択回路６１は第二の方向に関してＮ列の列線ＣＬから特定の一本の列線ＣＬを選
択する。従って、第二選択回路６１は列選択回路でもある。第二選択回路６１にはシフト
レジスター回路やデコーダー回路が使用される。第二処理回路６２は第二選択回路６１か
らの選択信号を受けて、選択された列線ＣＬを出力回路４と接続する。即ち、第二処理回
路６２は列毎に列選択素子を有し、列選択素子は、選択された列線ＣＬと、出力回路に繋
がる局所出力線ＬＤＯＵＴと、を接続し、選択されていない非選択の列線ＣＬと局所出力
線ＬＤＯＵＴとは電気的に絶縁される。列選択素子の一例はパスゲートである。本実施形
態ではＮ型の薄膜トランジスターが列選択トランジスターＣＳＴとして、列選択素子（パ
スゲート）をなしている。ｊ列目の列選択トランジスターＣＳＴのゲートは第二選択回路
６１のｊ列目の出力に接続し、ソースとドレインとの一方は局所出力線ＬＤＯＵＴに接続
し、他方はｊ列目の列線ＣＬ（ｊ）に接続している。尚、本明細書では、パスゲートなど
のトランジスターを介して接続されるとは、トランジスターがオン状態となり、ソースド
レイン電圧Ｖdsが０．１Ｖ程度以上の際にトランジスターを通る電流値が概ね１０-7Ａ程
度以上となる状態をいう。又、パスゲートなどのトランジスターにより絶縁されるとは、
トランジスターがオフ状態となり、ソースドレイン電圧Ｖdsが０．１Ｖ程度以上の際にト
ランジスターを通る電流値が概ね１０-8Ａ程度以下となる状態をいう。
【００３５】
出力回路４はカウンター回路を含み、各発振回路ＯＣからの発振周波数をカウントする
。本実施形態では、計測領域３と出力回路４の一部（カウンター回路）、第一選択回路５
１、第一処理回路５２、第二選択回路６１、第二処理回路６２がＣＭＯＳ構成の（Ｎ型及
びＰ型の）薄膜トランジスターで形成される。但し、計測領域３以外の幾つかの回路は、
外付けの半導体素子（例えばシリコンＩＣチップ）にて形成されても良いし、発振回路Ｏ
Ｃを含むこれらの回路が皆、半導体素子にて形成されても良い。
【００３６】
発振回路セルＯＣＣは、セル毎に発振回路ＯＣと行選択素子とを有する。ｉ行ｊ列に位
置する発振回路セルＯＣＣ（ｉ，ｊ）の行選択素子は、それが選択されると発振回路ＯＣ
の出力ノード（本実施形態では、第５ノードｎ５）と列線ＣＬ（ｊ）とを接続し、選択さ
れねば、発振回路ＯＣの出力ノードと列線ＣＬ（ｊ）とを電気的に絶縁する。発振回路Ｏ
Ｃの出力ノードとは、発振回路ＯＣからの信号取り出し点である。行選択素子の一例はパ
スゲートである。本実施形態ではＮ型の薄膜トランジスターが行選択トランジスターＲＳ
Ｔとして、パスゲートとなっている。発振回路セルＯＣＣ（ｉ，ｊ）の行選択トランジス
ターＲＳＴのゲートはｉ行目の行線ＲＬ（ｉ）に接続し、ソースとドレインとの一方は発
振回路ＯＣの出力ノードに接続し、他方はｊ列目の列線ＣＬ（ｊ）に接続している。従っ
て、行選択トランジスターＲＳＴが選択されると、発振回路ＯＣの出力ノード（第５ノー
ドｎ５）と列線ＣＬ（ｊ）とが接続され、行選択トランジスターＲＳＴが非選択とされる
と、発振回路ＯＣの出力ノード（第５ノードｎ５）と列線ＣＬ（ｊ）とは電気的に絶縁さ
れる。
【００３７】
次に、発振回路ＯＣを説明する。図２に示されている様に、発振回路ＯＣは、物理量を
計測する第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２と奇数個のインバーター回路ＩＶＴ
とを含み、これらが環状に電気的に接続されている。本実施形態では、第一遅延回路ＤＣ
１と第二遅延回路ＤＣ２とは遅延インバーター回路であり、この他に、第１インバーター
回路ＩＶＴ１と第２インバーター回路ＩＶＴ２と、更に２α−１個（αは１以上の任意の
整数）のインバーター回路ＩＶＴと、が発振回路ＯＣに含まれている。結局、発振回路Ｏ
Ｃでは２α＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と第二遅延回路ＤＣ２
とが環状に電気的に接続されている事になる。図２ではα＝１で、発振回路ＯＣでは第一
遅延回路ＤＣ１と第二遅延回路ＤＣ２と第１インバーター回路ＩＶＴ１と第２インバータ
ー回路ＩＶＴ２と第３インバーター回路ＩＶＴ３とが環状に電気的に接続されている。斯
うする事で、遅延インバーター回路とインバーター回路ＩＶＴとが奇数個でリング状に接
続される回路となるので、リングオシレーターとなり、発振回路ＯＣは、物理量に応じた
周波数で交番信号を発振する事ができる様になる。本実施形態では、第一遅延回路ＤＣ１
の出力（第４ノードｎ４）は第１インバーター回路ＩＶＴ１の入力に電気的に接続されて
おり、第１インバーター回路ＩＶＴ１の出力（第５ノードｎ５）は第二遅延回路の入力に
電気的に接続されており、第二遅延回路の出力（第１ノードｎ１）は第２インバーター回
路ＩＶＴ２の入力に電気的に接続されており、第２インバーター回路ＩＶＴ２の出力（第
２ノードｎ２）は第３インバーター回路ＩＶＴ３の入力に電気的に接続されており、第３
インバーター回路ＩＶＴ３の出力（第３ノードｎ３）は第一遅延回路ＤＣ１の入力に電気
的に接続されている。
【００３８】
一般に、発振回路ＯＣが２α＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と
第二遅延回路ＤＣ２とを含む場合、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入
力との間に配置されるインバーター回路ＩＶＴの個数はα個又はα＋１個とするのが好ま
しい。具体的には、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間にα個
のインバーター回路ＩＶＴが配置された場合には、第二遅延回路ＤＣ２の出力と第一遅延
回路ＤＣ１の入力との間にα＋１個のインバーター回路ＩＶＴが配置されるのが好ましい
。又、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間にα＋１個のインバ
ーター回路ＩＶＴが配置された場合には、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ
１の入力との間にα個のインバーター回路ＩＶＴが配置されるのが好ましい。第一遅延回
路ＤＣ１や第二遅延回路ＤＣ２からの出力信号は、場合によって、振幅が限られた交番波
となる事があるが、この振幅が限られた信号もインバーター回路ＩＶＴを経由する度に、
振幅が増し波形が矩形波へと整形されて行く為である。従って、上述の構成とする事で、
第一遅延回路ＤＣ１や第二遅延回路ＤＣ２への入力信号は、振幅の大きい綺麗な矩形波と
なり、交番信号の発振が安定するからである。
【００３９】
発振回路ＯＣの出力ノードは、後述する様に、第一遅延回路ＤＣ１の出力と第二遅延回
路ＤＣ２の入力との間となるので、第一遅延回路ＤＣ１の出力（第４ノードｎ４）と第１
インバーター回路ＩＶＴ１の出力（第５ノードｎ５）とが発振回路ＯＣの出力ノードとな
り得るが、第１インバーター回路ＩＶＴ１の出力（第５ノードｎ５）を発振回路ＯＣの出
力ノードとした方が、発振回路ＯＣからの出力信号の電位振幅が大きくなるので、より正
確に物理量を計測できて、好ましい。本実施形態では図２に示す様に、第１インバーター
回路ＩＶＴ１の出力（第５ノードｎ５）が発振回路ＯＣの出力ノードとされている。これ
は、第一遅延回路ＤＣ１からの出力信号は、場合によって、振幅が限られた交番波となる
事があるが、この振幅が限られた信号もインバーター回路ＩＶＴを経由する度に、振幅が
増し波形が矩形波へと整形されて行く為である。従って、こうする事で、発振回路ＯＣか
らの出力信号は、振幅の大きい綺麗な矩形波となる。
【００４０】
尚、発振回路ＯＣで「電気的に接続されている」とは前段回路（信号を出力する回路）
と後段回路（前段回路からの信号が入力される回路）とで、前段回路の出力ノードに出力
された論理信号が後段回路の入力ノードに正しく伝達し得る機能を有する事を意味する。
従って、前段回路と後段回路との間にパスゲートが設けられていても、パスゲートが通過
状態（パスゲートをなすトランジスターがオン状態）では、前段回路の出力ノードに出力
された論理信号は後段回路の入力ノードに正しく伝達されるので、電気的に接続されてい
る事になる。同様に、前段回路と後段回路との間に抵抗素子や容量素子が設けられていて
も、前段回路の出力ノードに出力された論理信号が後段回路の入力ノードに正しく伝達さ
れる限り、電気的に接続されている事になる。又、インバーター回路ＩＶＴとは入力ノー
ドに入力された論理信号を出力ノードでは反転させる回路であり、バッファー回路とは入
力ノードに入力された論理信号と出力ノードから出力される論理信号とが同じ論理となる
回路である。インバーター回路ＩＶＴやバッファー回路は論理閾値電位を有する。本明細
書では、論理閾値電位よりも高い電位の信号を高電位と称し、論理閾値電位よりも低い電
位の信号を低電位と称する。従って、インバーター回路ＩＶＴとは、入力ノードに高電位
が入力されると出力ノードに低電位を出力し、入力ノードに低電位が入力されると出力ノ
ードに高電位を出力する回路である。又、バッファー回路とは、入力ノードに高電位が入
力されると出力ノードに高電位を出力し、入力ノードに低電位が入力されると出力ノード
に低電位を出力する回路である。
【００４１】
「回路の構成要素」
図３は、実施形態１にて用いられる遅延回路を説明する図で、（ａ）は回路記号を示し
、（ｂ）は回路構成を説明し、（ｃ）は出力の論理遷移を説明する図である。尚、第一遅
延回路ＤＣ１と第二遅延回路ＤＣ２とを特に区別する必要のない時には、これらを総称し
て遅延回路と称する。図３ではＮ型遅延インバーター回路ＤＩＮが説明されている。図４
は、実施形態１にて用いられるインバーター回路を説明する図で、（ａ）は回路記号を示
し、（ｂ）は回路構成を説明し、（ｃ）は出力の論理遷移を説明する図である。以下、図
３と図４とを参照して、発振回路ＯＣで使用されるＮ型遅延インバーター回路ＤＩＮ（本
実施形態での遅延回路）とインバーター回路ＩＶＴを説明する。
【００４２】
図３（ａ）は本明細書にて用いられるＮ型遅延インバーター回路ＤＩＮの回路記号であ
る。従って、図２に示される第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２はＮ型遅延イン
バーター回路ＤＩＮである。又、図４（ａ）は本明細書にて用いられるインバーター回路
ＩＶＴの回路記号である。
【００４３】
発振回路ＯＣには、第一電位Ｖ1が供給される第一電位ノードと、第二電位Ｖ2が供給さ
れる第二電位ノードとが含まれる。本実施形態では、第一電位ノードは負電源線が相当し
、第一電位ノードの電位は常時負電源電位ＶSSである。又、第二電位ノードは行線ＲＬが
相当し、前述の如く、第二電位ノードには行線ＲＬが選択された際には正電源電位ＶDDが
供給され、非選択時とされた際には負電源電位ＶSSが供給される。尚、発振回路ＯＣを図
２に示す様な行列構成としない計測装置１００（例えば計測装置１００が発振回路ＯＣを
一つ含む場合や、発振回路ＯＣ毎に出力回路４が備えられる場合）では、計測時には、常
時、負電源電位ＶSSと正電源電位ＶDDとが発振回路ＯＣに供給されていても良い。
【００４４】
図３（ｂ）に示す様に、Ｎ型遅延インバーター回路ＤＩＮからなる遅延回路は、Ｎ型ト
ランジスターＴＮと計測素子ＭＥとを備えている。Ｎ型トランジスターＴＮのゲートが遅
延回路の入力Ｉｎであり、Ｎ型トランジスターＴＮのソースと第一電位ノードとが電気的
に接続され、Ｎ型トランジスターＴＮのドレインが遅延回路の出力Ｏｕｔである。計測素
子ＭＥは遅延回路の出力Ｏｕｔと第二電位ノードとの間に電気的に接続されている。同様
にして、不図示の第一遅延回路ＤＣ１は、第一Ｎ型トランジスターと第一計測素子とを備
えている。第一Ｎ型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｎ
型トランジスターのソースと第一電位ノードとが電気的に接続され、第一Ｎ型トランジス
ターのドレインが第一遅延回路ＤＣ１の出力である。第一計測素子は第一遅延回路ＤＣ１
の出力と第二電位ノードとの間に電気的に接続されている。又、不図示の第二遅延回路Ｄ
Ｃ２は、第二Ｎ型トランジスターと第二計測素子とを備えている。第二Ｎ型トランジスタ
ーのゲートが第二遅延回路ＤＣ２の入力であり、第二Ｎ型トランジスターのソースと第一
電位ノードとが電気的に接続され、第二Ｎ型トランジスターのドレインが第二遅延回路Ｄ
Ｃ２の出力である。第二計測素子は第二遅延回路ＤＣ２の出力と第二電位ノードとの間に
電気的に接続されている。
【００４５】
第一計測素子や第二計測素子と云った計測素子ＭＥは逆バイアス状態に接続されたダイ
オードである。本実施形態ではＮ型トランジスターのソースとゲートとを電気的に接続し
、Ｎ型トランジスターのドレインと第二電位ノードとを電気的に接続して、逆バイアス状
態に接続されたダイオードとしている。この場合、ドレイン端に逆バイアスに接続された
ＰＮ（又はＩＮ）ジャンクションが形成されている。逆バイアスに接続されたダイオード
の漏れ電流は温度や光量と云った物理量に対する依存性が強い。従って、斯うする事で、
温度や光量と云った物理量に応じて第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２に於ける
論理遷移時間が変化し、これに応じて発振回路ＯＣの周波数が変わる事になる。その結果
、発振回路ＯＣは、これらの物理量を周波数値に反映させた交番信号を発振する事になる
。即ち、計測対象の物理量が僅かに変化しただけでも、周波数値が異なった交番信号を発
する、高精度な発振回路ＯＣを実現する事ができる様になる。
【００４６】
図４（ｂ）に示す様に、本実施形態では、インバーター回路ＩＶＴはＣＭＯＳ構成（Ｃ
ＩＶＴｋ）となっている。第ｋインバーター回路ＩＶＴｋ（ｋは１から２α＋１までの整
数）はＮ型トランジスターＴＮ−ｋとＰ型トランジスターＴＰ−ｋとを有する。Ｎ型トラ
ンジスターＴＮ−ｋとＰ型トランジスターＴＰ−ｋとのゲートがインバーター回路ＩＶＴ
の入力である。一方、Ｎ型トランジスターＴＮ−ｋのドレインとＰ型トランジスターＴＰ
−ｋのドレインとが電気的に接続されて、インバーター回路ＩＶＴの出力となる。Ｎ型ト
ランジスターＴＮ−ｋのソースは第一電位ノードに接続される。Ｐ型トランジスターＴＰ
−ｋのソースは行線ＲＬ（ｉ）に接続され、行線ＲＬ（ｉ）には第二電位Ｖ2（ＶDD）又
は第一電位Ｖ1（ＶSS）が供給される。行線ＲＬ（ｉ）に第二電位Ｖ2（ＶDD）が供給され
ると、行線ＲＬ（ｉ）は選択状態となり、インバーター回路ＩＶＴが動作し、発振回路Ｏ
Ｃが発振すると共に、行選択トランジスターＲＳＴは選択状態（オン状態）となる。こう
して選択された発振回路セルＯＣＣ（ｉ，ｊ）では物理量の計測がなされる。反対に、行
線ＲＬ（ｉ）に第一電位Ｖ1（ＶSS）が供給されると、行線ＲＬ（ｉ）は非選択状態とな
り、インバーター回路ＩＶＴも発振回路ＯＣも動作せず、行選択トランジスターＲＳＴは
非選択状態（オフ状態）となる。即ち、非選択の発振回路セルＯＣＣ（ｉ，ｊ）では物理
量の計測がなされず、停止している。
【００４７】
次に、図３（ｃ）と図４（ｃ）とを参照して、遅延回路とインバーター回路ＩＶＴとの
論理の遷移時間に関して説明する。図３（ｃ）と図４（ｃ）とでは、縦軸は出力電位を表
し、横軸は時間を表している。遅延回路でもインバーター回路ＩＶＴでも、これらの回路
の入力信号が変化した瞬間から出力信号が変化し終える迄には、或る程度の時間が必要と
なる。これを遅延回路やインバーター回路ＩＶＴに於ける遷移時間と称する。従って、遷
移時間とは要するにその回路が論理遷移に費やす時間である。遅延回路やインバーター回
路ＩＶＴに於ける遷移時間は、各回路の出力に於ける容量値と、各回路の出力と電源ノー
ドとの間の電気抵抗値と、の積にて特徴付けられる。
【００４８】
図３（ｃ）に示す様に、Ｎ型遅延インバーター回路ＤＩＮの入力Ｉｎが低電位から高電
位に変えられた際の遷移時間は、Ｎ型遅延インバーター回路ＤＩＮの出力Ｏｕｔに於ける
容量値と、Ｎ型トランジスターＴＮのオン抵抗値と、の積にて特徴付けられる。Ｎ型トラ
ンジスターＴＮのオン抵抗は１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ
）程度と低いので、Ｎ型遅延インバーター回路ＤＩＮの出力は速やかに高電位から低電位
へと遷移する（短時間遷移と称する）。反対に、Ｎ型遅延インバーター回路ＤＩＮの入力
Ｉｎが高電位から低電位に変えられた際の遷移時間は、Ｎ型遅延インバーター回路ＤＩＮ
の出力Ｏｕｔに於ける容量値と、計測素子ＭＥの抵抗値と、の積にて特徴付けられる。計
測素子ＭＥのオン抵抗は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度と高く
に設定されるので、Ｎ型遅延インバーター回路ＤＩＮの出力は極めてゆっくりと低電位か
ら高電位へと遷移する（長時間遷移と称する）。要するに、第一遅延回路ＤＣ１では、入
力の変化に対して出力が第一論理レベル（低電位）から第二論理レベル（高電位）に変化
する第一遷移時間が長く、入力変化に対して出力が第二論理レベル（高電位）から第一論
理レベル（低電位）に変化する第二遷移時間（短時間遷移）が短い。即ち、第一遅延回路
ＤＣ１では、第一遷移時間が第二遷移時間よりも長くなっている。第二遅延回路でも、同
様に、入力変化に対して出力が第三論理レベル（低電位）から第四論理レベル（高電位）
に変化する第三遷移時間が長く、入力変化に対して出力が第四論理レベル（高電位）から
第三論理レベル（低電位）に変化する第四遷移時間（短時間遷移）が短い。即ち、第二遅
延回路ＤＣ２では、第三遷移時間が第四遷移時間よりも長くなっている。
【００４９】
インバーター回路ＩＶＴを構成するＮ型トランジスターやＰ型トランジスターのオン抵
抗は１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ）程度であるので、図４
（ｃ）に示す様に、インバーター回路ＩＶＴに於ける遷移時間は、短時間遷移である。要
するに、インバーター回路ＩＶＴからの出力は、高電位から低電位へと論理が遷移する際
にも、低電位から高電位へと論理が遷移する際にも、速やかに論理遷移が進む。要するに
、第１インバーター回路ＩＶＴ１から第ｋインバーター回路ＩＶＴまでの各々のインバー
ター回路ＩＶＴでは、入力変化に対する出力変化の遷移時間が、先に説明した第一遷移時
間や第三遷移時間よりも著しく短くされている。
【００５０】
発振回路ＯＣに於ける交番信号の周期は、遅延回路での遷移時間とインバーター回路Ｉ
ＶＴでの遷移時間との総和で決まるので、発振回路ＯＣが発する周波数は、結局、第一遅
延回路ＤＣ１及び第二遅延回路ＤＣ２に於ける遷移時間に強く依存する様になる。更に、
第一遷移時間と第三遷移時間との各々は、前述の如く、測定すべき物理量に依存する。逆
バイアスに接続されたダイオードの漏れ電流は温度や光量と云った物理量に対する依存性
が強い。従って、斯うする事で、温度や光量と云った物理量に応じて第一遅延回路ＤＣ１
及び第二遅延回路ＤＣ２に於ける論理遷移時間が変化し、これに応じて発振回路ＯＣの周
波数が変わる事になる。この様に発振回路ＯＣでは、温度や光量と云った物理量に応じて
発振回路ＯＣが発振する交番信号の周波数が変わり、これらの物理量を交番信号の周波数
値として計測する事ができ、高精度な計測が可能となる。
【００５１】
尚、物理量を正確に計測するには、遅延回路を構成するトランジスター（本実施形態で
はＮ型トランジスターＴＮ）のオフリーク電流が計測素子ＭＥのジャンクションリーク電
流よりも十分に小さく事が望まれる。トランジスターのオフリーク電流も計測素子ＭＥの
ジャンクションリーク電流も、共に素子の幅に比例する。従って、計測素子ＭＥの幅を、
遅延回路を構成するトランジスターの幅よりも十分に大きくすると、計測精度が向上する
。具体的には、計測素子ＭＥの幅は、遅延回路を構成するトランジスターの幅の１００倍
以上である事が望ましく、より好ましくは１０００倍以上とする。本実施形態では、Ｎ型
トランジスターＴＮの幅Ｗと長さＬとは共に１ミクロン（１μｍ）で、計測素子ＭＥの幅
Ｗは２０００ミクロン（２０００μｍ）とされている。Ｎ型トランジスターＴＮがオフ状
態となっている際にも計測対象物理量（例えば温度）により、漏れ電流（オフ電流と称す
る）が発生する。トランジスターのオフ電流は、ドレイン端に生じた逆バイアスのＰＮ接
合リークに起因するので、計測素子ＭＥに於ける計測電流と発生原理は同一である。従っ
て、遅延回路を構成するトランジスターがオフ状態にあっても、計測素子ＭＥを流れる計
測電流の一部が負電源線に漏れる事になる。この際に、本実施形態の様に、計測素子ＭＥ
の幅がＮ型トランジスターＴＮの幅の１００倍以上であると、電源に漏れ出るオフ電流は
計測電流の１／１００以下となるので、発振回路ＯＣは正確に計測物理量を反映して発振
する事になる。
【００５２】
次に、発振回路ＯＣが発する計測対象物理量を反映した交番信号のデューティー比（論
理１に相当する期間と論理０に相当する期間との比）に関して説明する。図２に示す様に
、発振回路ＯＣでは、第一遅延回路ＤＣ１の出力が第一論理レベル（低電位）から第二論
理レベル（高電位）へ変化する事（長時間遷移の論理変化）に起因して、第二遅延回路Ｄ
Ｃ２の出力が第三論理レベル（低電位）から第四論理レベルへ（高電位）と変化（長時間
遷移の論理変化）し、第一遅延回路ＤＣ１の出力が第二論理レベル（高電位）から第一論
理レベル（低電位）へ変化する事（短時間遷移の論理変化）に起因して、第二遅延回路Ｄ
Ｃ２の出力が第四論理レベル（高電位）から第三論理レベル（低電位）に変化（短時間遷
移の論理変化）する様に配置されている。具体的には、第一遅延回路ＤＣ１と第二遅延回
路ＤＣ２とが同じ型の遅延回路の場合には（本実施形態では第一遅延回路ＤＣ１も第二遅
延回路ＤＣ２もＮ型遅延インバーター回路ＤＩＮ）、第一遅延回路ＤＣ１の出力と第二遅
延回路ＤＣ２の入力との間に奇数個のインバーター回路ＩＶＴが配置され、第一遅延回路
ＤＣ１の出力論理と第二遅延回路ＤＣ２の入力論理とが反転する様にされている。即ち、
第一遅延回路ＤＣ１からの長時間遷移の論理変化の出力信号が、第二遅延回路ＤＣ２から
長時間遷移の論理変化の出力信号を発生させる様に、第一遅延回路ＤＣ１の出力と第二遅
延回路ＤＣ２の入力との間に適当個のインバーター回路ＩＶＴが配置される。
【００５３】
更に、発振回路ＯＣでは、第二遅延回路の出力が第三論理レベル（低電位）から第四論
理レベル（高電位）へ変化する事（長時間遷移の論理変化）に起因して、第一遅延回路Ｄ
Ｃ１の出力が第二論理レベル（高電位）から第一論理レベル（低電位）へと変化（短時間
遷移の論理変化）し、第二遅延回路の出力が第四論理レベル（高電位）から第三論理レベ
ル（低電位）へ変化する事（短時間遷移の論理変化）に起因して、第一遅延回路ＤＣ１の
出力が第一論理レベル（低電位）から第二論理レベル（高電位）へと変化（長時間遷移の
論理変化）する様に配置されている。具体的には、第一遅延回路ＤＣ１と第二遅延回路Ｄ
Ｃ２とが同じ型の遅延回路の場合には（本実施形態では第一遅延回路ＤＣ１も第二遅延回
路ＤＣ２もＮ型遅延インバーター回路ＤＩＮ）、第二遅延回路ＤＣ２の出力と第一遅延回
路ＤＣ１の入力との間に偶数個のインバーター回路ＩＶＴが配置され、第二遅延回路ＤＣ
２の出力論理と第一遅延回路ＤＣ１の入力論理とが一致する様にされている。即ち、第二
遅延回路ＤＣ２からの長時間遷移の論理変化の出力信号が、第一遅延回路ＤＣ１から短時
間遷移の論理変化の出力信号を発生させる様に、第二遅延回路ＤＣ２の出力と第一遅延回
路ＤＣ１の入力との間に適当個のインバーター回路ＩＶＴを配置する。
【００５４】
この様に、第一遅延回路ＤＣ１の出力が第一論理レベルから第二論理レベルに変化する
事に起因して、第二遅延回路ＤＣ２の出力が第三論理レベルから第四論理レベルへと変化
し（第一遅延回路ＤＣ１の長時間遷移の論理変化出力が第二遅延回路ＤＣ２の長時間遷移
の論理変化出力を引き起こし）、第二遅延回路の出力が第三論理レベルから第四論理レベ
ルへと変化する事に起因して、第一遅延回路ＤＣ１の出力が第二論理レベルから第一論理
レベルへと変化するので（第二遅延回路ＤＣ２の長時間遷移の論理変化出力が第一遅延回
路ＤＣ１の短時間遷移の論理変化出力を引き起こすので）、計測対象物理量を反映した交
番信号のデューティー比（論理１に相当する期間と論理０に相当する期間との比）がほぼ
１：１とされ、信号処理が容易で、誤動作が生じにくい計測信号を得る事ができる。次に
この事を、図５を参照して説明する。
【００５５】
「発振原理と周期」
図５は実施形態１に係わる発振回路の動作原理を説明する図で、（ａ）は等価回路図で
、（ｂ）はタイミングチャートである。図６は実施形態１に係わる発振回路の動作を確認
した図である。次に、図５と図６とを参照して、発振原理とデューティー比とを説明する
。
【００５６】
図５（ａ）に示す様に、発振回路ＯＣで論理に影響しないインバーター回路ＩＶＴを省
くと、発振回路ＯＣの等価回路は第一遅延回路ＤＣ１と第二遅延回路ＤＣ２と第１インバ
ーター回路ＩＶＴ１となる。時刻ｔ０にて第１ノードｎ１は低電位であり、第４ノードｎ
４は第１インバーター回路ＩＶＴ１の論理閾値電位ＶT:IVT1であり、第５ノードｎ５は高
電位であるとする。時刻ｔ０から時刻ｔ１迄は、第１ノードｎ１は低電位を維持し、第４
ノードｎ４は長時間遷移にて高電位へと変化して行き、第５ノードｎ５は短時間遷移にて
低電位に向かって変化して行く。
【００５７】
時刻ｔ１に第５ノードｎ５が第二遅延回路ＤＣ２の論理閾値電位ＶT:DC2に達すると、
第１ノードｎ１は長時間遷移にて高電位に向かって変化し始める。
【００５８】
時刻ｔ２に第１ノードｎ１が第一遅延回路ＤＣ１の論理閾値電位ＶT:DC1に達すると、
第４ノードｎ４は短時間遷移にて低電位に向かって変化し始める。時刻ｔ１から時刻ｔ２
迄の時間は、第１ノードｎ１の論理遷移が長時間遷移であるので、長くなる。
【００５９】
時刻ｔ３に第４ノードｎ４が第１インバーター回路ＩＶＴ１の論理閾値電位ＶT:IVT1に
達すると、第５ノードｎ５は短時間遷移にて高電位に向かって変化し始める。時刻ｔ２か
ら時刻ｔ３迄の時間は、第４ノードｎ４の論理遷移が短時間遷移であるので、短い。
【００６０】
時刻ｔ４に第５ノードｎ５が第二遅延回路ＤＣ２の論理閾値電位ＶT:DC2に達すると、
第１ノードｎ１は短時間遷移にて低電位に向かって変化し始める。時刻ｔ３から時刻ｔ４
迄の時間は、第５ノードｎ５の論理遷移が短時間遷移であるので、短い。
【００６１】
時刻ｔ５に第１ノードｎ１が第一遅延回路ＤＣ１の論理閾値電位ＶT:DC1に達すると、
第４ノードｎ４は長時間遷移にて高電位に向かって変化し始める。時刻ｔ４から時刻ｔ５
迄の時間は、第１ノードｎ１の論理遷移が短時間遷移であるので、短い。
【００６２】
時刻ｔ６に第４ノードｎ４が第１インバーター回路ＩＶＴ１の論理閾値電位ＶT:IVT1に
達すると、第５ノードｎ５は短時間遷移にて低電位に向かって変化し始める。時刻ｔ５か
ら時刻ｔ６迄の時間は、第４ノードｎ４の論理遷移が長時間遷移であるので、長くなる。
【００６３】
時刻ｔ７に第５ノードｎ５が第二遅延回路ＤＣ２の論理閾値電位ＶT:DC2に達すると、
第１ノードｎ１は長時間遷移にて高電位に向かって変化し始める。時刻ｔ６から時刻ｔ７
迄の時間は、第５ノードｎ５の論理遷移が短時間遷移であるので、短い。
【００６４】
時刻ｔ８に第１ノードｎ１が第一遅延回路ＤＣ１の論理閾値電位ＶT:DC1に達すると、
第４ノードｎ４は短時間遷移にて低電位に向かって変化し始める。時刻ｔ７から時刻ｔ８
迄の時間は、第１ノードｎ１の論理遷移が長時間遷移であるので、長くなる。
【００６５】
時刻ｔ９に第４ノードｎ４が第１インバーター回路ＩＶＴ１の論理閾値電位ＶT:IVT1に
達すると、第５ノードｎ５は短時間遷移にて高電位に向かって変化し始める。時刻ｔ８か
ら時刻ｔ９迄の時間は、第４ノードｎ４の論理遷移が短時間遷移であるので、短い。
【００６６】
以下同様なサイクルが繰り返され、発振回路ＯＣは計測対象物理量に応じた周波数で交
番信号を発振する事になる。この際に第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の
入力との間では、デューティー比がほぼ１：１になっている事が判る。実際に、第４ノー
ドｎ４で、論理が０（低電位）になっている期間Ｔ1（時刻ｔ３から時刻ｔ６迄）は、論
理が１（高電位）になっている期間Ｔ2（時刻ｔ６から時刻ｔ９迄）にほぼ等しい。これ
は、論理が０（低電位）になっている期間Ｔ1は第４ノードｎ４の長時間遷移（第一遅延
回路ＤＣ１の長時間遷移の論理変化）にて定まり、論理が１（高電位）になっている期間
Ｔ2は第１ノードｎ１の長時間遷移（第二遅延回路ＤＣ２の長時間遷移の論理変化）にて
定まる為である。第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とは同じ構成（トランジスタ
サイズやダイオードの幅）になっているので、第４ノードｎ４の長時間遷移と第１ノード
ｎ１の長時間遷移とが同じ程度となり、デューティー比がほぼ１：１になる。又、図５（
ｂ）に示される様に、第１ノードｎ１ではデューティー比が１：１とはならないので、発
振回路ＯＣの出力ノードは第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間
とされる。
【００６７】
図６では、回路シミュレーターにて実施形態１に係わる発振回路ＯＣの動作を確認して
いる。負電源電位が０Ｖで（ＶSS＝０Ｖ）、正電源電位が５Ｖ（ＶDD＝５Ｖ）とされてい
る。第一遅延回路ＤＣ１や第二遅延回路ＤＣ２、各インバーター回路ＩＶＴの論理閾値電
位はいずれも２．５Ｖである。図６に示される様に、第５ノードｎ５では、振幅が正電源
電位と負電源電位との差となる交番信号がデューティー比が１：１で発振されている事が
判る。
【００６８】
「発振回路に於けるインバーターの数」
図７は実施形態１に係わる発振回路の回路構成を説明する図である。次に、図７を参照
して、発振回路ＯＣに於ける遅延回路やインバーターの数に関して説明する。
【００６９】
発振回路ＯＣが発振する交番信号の周期は、主に、第一遅延回路ＤＣ１に於ける長時間
遷移と第二遅延回路ＤＣ２に於ける長時間遷移とで定まる。これはインバーター回路ＩＶ
Ｔでの遷移時間は、インバーターを構成するトランジスターのオン抵抗と出力に於ける容
量との積にて定まるのに対し、遅延回路での遷移時間は、遅延回路を構成する計測素子Ｍ
Ｅの電気抵抗と出力に於ける容量との積にて定まり、計測素子ＭＥの電気抵抗はトランジ
スターのオン抵抗よりも１００万倍以上も大きい事もあるからである。この結果、遅延回
路に於ける長時間遷移の時間は、各インバーター回路ＩＶＴでの遷移時間（短時間遷移）
に比べて極めて長くなる。発振回路ＯＣ内に遅延回路が１個だけだと、デューティー比が
１０００：１とか１００００：１と云う様に極めて大きくなる。この様にデューティー比
が余りにも異なると、カウントミスが発生し易くなる。即ち、物理量の計測に過ち（誤計
測）が生じ易くなる。これに対して、本実施形態の第一遅延回路ＤＣ１及び第二遅延回路
ＤＣ２が発する交番信号のデューティー比はほぼ１：１であるので、交番信号の信号処理
が容易で、誤計測が生じにくい計測信号を得る事になる。従って、計測結果の信頼感が高
く、高精度の物理量計測が可能となる。換言すれば、高性能で実用的な計測を行う発振回
路ＯＣを実現する事ができる。一方、発振回路ＯＣ内に遅延回路が３個以上だと、発振周
期が極めて長くなり、実用に適さない。特に、発振回路ＯＣを半導体回路と共に使用する
場合、半導体回路のクロックと発振回路ＯＣの交番信号の周期との整合性を取り難くなる
。斯うした理由から発振回路ＯＣには遅延回路が２個含まれる構成が理想的と言える。
【００７０】
発振回路を構成するインバーター回路ＩＶＴの個数は、第１インバーター回路ＩＶＴ１
と第２インバーター回路ＩＶＴ２とを含めて２α＋１個であるが、αは２である事が好ま
しい。即ち、図７に示す様に、第１インバーター回路ＩＶＴ１と第２インバーター回路Ｉ
ＶＴ２との他に第３インバーター回路ＩＶＴ３と第４インバーター回路ＩＶＴ４と第５イ
ンバーター回路ＩＶＴ５との５個のインバーター回路ＩＶＴを含んでいる事が好ましい。
斯うする事で第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間には２個以上
のインバーター回路ＩＶＴが配置され、第二遅延回路ＤＣ２の出力と第二遅延回路ＤＣ２
の入力との間にも２個以上のインバーター回路ＩＶＴが配置される。第一遅延回路ＤＣ１
や第二遅延回路ＤＣ２からの出力の振幅は、図６等に示される様に、小さい事もあり得る
。斯うした小さな振幅の信号も２個以上のインバーター回路ＩＶＴを経る事で、第一遅延
回路ＤＣ１の入力での信号振幅や第二遅延回路ＤＣ２の入力での信号振幅が大きくされ得
る。この結果、発振回路ＯＣは、安定的に交番信号を発振する事が可能となる。即ち、上
述の構成を取る事で、計測結果の信頼感が高く、高精度の物理量計測が可能となる。換言
すれば、高性能で実用的な計測を行う発振回路ＯＣを実現する事ができる。
【００７１】
「計測装置の製造方法」
計測装置１００では、柔軟性を有するプラスチックフィルムの基板２に薄膜回路を形成
してあるが、ここでは計測装置１００の製造方法を述べる。具体的には、最初にガラス基
板に形成された薄膜回路を剥離して、プラスチックフィルムに転写する方法でフレキシブ
ルな計測装置１００を製造する事ができる。
【００７２】
第一工程として、製造元基板となるガラス基板上に剥離層を設ける。剥離層は厚みが５
０ｎｍ程の水素化非晶質シリコン膜である。この剥離層上に下地絶縁膜となる酸化硅素膜
を成膜した後に、薄膜トランジスターなどからなる薄膜回路を製造する。薄膜回路は、公
知の低温工程多結晶シリコン薄膜トランジスターの製造方法を適応する。具体的には、下
地絶縁膜上にレーザー結晶化された多結晶シリコン半導体層を設け、その後に、酸化硅素
膜を用いたゲート絶縁膜と、アルミニウム又はアルミニウムに添加物を加えた金属を用い
たゲートとを作成する。更に、酸化硅素膜を用いた層間絶縁層、アルミニウム又はアルミ
ニウムに添加物を加えた金属を用いたソース領域コンタクト及びドレイン領域コンタクト
（ソース領域配線金属層）を作成する。
【００７３】
次に第二工程として、仮接着剤を薄膜回路表面に塗布し、製造元基板を仮転写基板に貼
り付ける。仮接着剤としては、アクリル系の樹脂に水溶性を与えるべくポリビニルピロリ
ドン樹脂を混合したものを用いる。仮転写基板は平滑なガラス基板である。
【００７４】
次に第三工程として、製造元基板を取り外し、薄膜回路を仮転写基板に移す。製造元基
板を取り外す方法としては、製造元基板裏面からレーザー光を照射して剥離層の内部又は
界面に於ける密着力を弱め、次いで製造元基板と仮転写基板とを引き剥がす。こうする事
で薄膜回路は仮転写基板に移される。
【００７５】
次に第四工程として、薄膜回路裏面に残る剥離層を除去し、例えばイオナイザーを用い
て薄膜回路裏面に存在する電荷を除去する。此により剥離帯電や乾燥時の空気との摩擦帯
電を或る程度除去できる。
【００７６】
次に第五工程として、例えばアクリル系の樹脂からなる永久接着剤を用いてプラスチッ
クフィルムの第一面側に薄膜回路裏面を貼り付ける。プラスチックフィルムとしては、ポ
リイミドなどの耐熱性の高いフィルムを用いる事ができる。
【００７７】
プラスチックフィルムを貼り付けた後、第六工程として、プラスチックフィルム第二面
側（第一面側と反対の面）に一時接着剤を用いて支持基板を接着する。この一時接着剤は
熱や紫外光などの刺激で容易に接着性を喪失する材料で、且つ先の仮接着剤を溶解する溶
媒には溶けない材質である。
【００７８】
次に第七工程として、仮接着剤を溶解する溶媒（この場合には水）を用いて仮転写基板
を外す。その後、仮接着剤を洗浄して除去する。
【００７９】
次に第八工程として、実装作業を行う。まず、実装端子にテープ配線を実装する。この
際には異方性導電ペーストや異方性導電フィルムを実装端子とテープ配線との間に配置し
て両者を接着する。その後、熱や紫外光などの刺激を一時接着剤に加えて、支持基板を取
り外す。最後にテープ配線を計測装置１００の外に設けられた外部コントローラーに接続
する。こうして、計測装置１００が完成する。
【００８０】
尚、基板２は上述のプラスチックフィルムの他に、厚みが５０マイクロメーターから５
００マイクロメーター程度の薄い金属箔や、厚みが１０マイクロメーターから２００マイ
クロメーター程度の薄いガラスであっても良い。これらの基板は可撓性を有するので、ロ
ボットの皮膚と云った様なあらゆる形状に適応できるが、平面形状の用途に計測装置１０
０を使用する場合には、厚みが０．４ｍｍから２ｍｍ程度のガラスを基板として使用して
も良い。又、製造方法も厚いガラスに薄膜回路を形成した後にガラスを薄く削る方法や、
プラスチックフィルムや金属箔に直接薄膜回路を形成する方法であっても良い。
【００８１】
上述した通り、本実施形態に係わる発振回路ＯＣとそれを用いた計測装置１００によれ
ば、以下の効果を得る事ができる。温度や光量と云った物理量に応じて発振回路ＯＣの周
波数が変わり、これらの物理量を周波数値に変換した交番信号として計測する事ができる
。これらの又、計測対象物理量を反映した交番信号のデューティー比（論理１に相当する
期間と論理０に相当する期間との比）がほぼ１：１とされ、信号処理が容易で、誤動作が
生じにくい計測信号を得る事ができる。従来の多くの温度センサーなどは、計測結果がア
ナログ信号として出力されていたので、信号処理にはアナログデジタル変換回路が必要で
あった。これに対して、本実施形態に係わる発振回路ＯＣは矩形波の交番信号を出力する
ので、信号処理が容易である。従って、計測結果の信頼感が高く、高精度の物理量計測が
可能となる。換言すれば、高性能で実用的な計測を行う発振回路ＯＣを実現する事ができ
る。
【００８２】
（実施形態２）
「遅延回路が異なる形態１」
図８は実施形態２に係わる発振回路の回路構成を説明する図である。図９は、実施形態
２にて用いられる遅延回路を説明する図で、（ａ）は回路記号を示し、（ｂ）は回路構成
を説明し、（ｃ）は出力の論理遷移を説明する図である。実施形態２は実施形態１を変形
した一例である。次に、図８と図９とを参照して、実施形態２に係わる発振回路ＯＣを説
明する。
【００８３】
実施形態１では、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とはＮ型遅延インバーター
回路ＤＩＮであった。これに対して本実施形態では、図８に示す様に、第一遅延回路ＤＣ
１はＮ型遅延インバーター回路ＤＩＮであるが、第二遅延回路ＤＣ２がＰ型遅延インバー
ター回路ＤＩＰである点が異なっている。それ以外の構成は概ね実施形態１と同じである
。
【００８４】
まず図９を参照して、発振回路ＯＣで使用されるＰ型遅延インバーター回路ＤＩＰを説
明する。図９（ａ）は本明細書にて用いられるＰ型遅延インバーター回路ＤＩＰの回路記
号である。
【００８５】
図９（ｂ）に示す様に、Ｐ型遅延インバーター回路ＤＩＰからなる遅延回路は、Ｐ型ト
ランジスターＴＰと計測素子ＭＥとを備えている。Ｐ型トランジスターＴＰのゲートが遅
延回路の入力Ｉｎであり、Ｐ型トランジスターＴＰのソースと第二電位ノードとが電気的
に接続され、Ｐ型トランジスターＴＰのドレインが遅延回路の出力Ｏｕｔである。計測素
子ＭＥは遅延回路の出力Ｏｕｔと第一電位ノードとの間に電気的に接続されている。
【００８６】
図９（ｃ）に示す様に、Ｐ型遅延インバーター回路ＤＩＰの入力Ｉｎが高電位から低電
位に変えられた際の遷移時間は、Ｐ型遅延インバーター回路ＤＩＰの出力Ｏｕｔに於ける
容量値と、Ｐ型トランジスターＴＰのオン抵抗値と、の積にて特徴付けられる。Ｐ型トラ
ンジスターＴＰのオン抵抗は１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ
）程度と低いので、Ｐ型遅延インバーター回路ＤＩＰの出力は速やかに低電位から高電位
へと遷移する（短時間遷移）。反対に、Ｐ型遅延インバーター回路ＤＩＰの入力Ｉｎが低
電位から高電位に変えられた際の遷移時間は、Ｐ型遅延インバーター回路ＤＩＰの出力Ｏ
ｕｔに於ける容量値と、計測素子ＭＥの抵抗値と、の積にて特徴付けられる。計測素子Ｍ
Ｅのオン抵抗は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度と高くに設定さ
れるので、Ｐ型遅延インバーター回路ＤＩＰの出力は極めてゆっくりと高電位から低電位
へと遷移する（長時間遷移）。
【００８７】
即ち、Ｎ型遅延インバーター回路ＤＩＮ（本実施形態では第一遅延回路ＤＣ１）では、
入力の変化に対して出力が第一論理レベル（低電位）から第二論理レベル（高電位）に変
化する第一遷移時間が長く、入力変化に対して出力が第二論理レベル（高電位）から第一
論理レベル（低電位）に変化する第二遷移時間（短時間遷移）が短い。言い換えると、第
一遅延回路ＤＣ１では、第一遷移時間が第二遷移時間よりも長くなっている。一方、Ｐ型
遅延インバーター回路ＤＩＰ（本実施形態では第二遅延回路）では、入力変化に対して出
力が第三論理レベル（高電位）から第四論理レベル（低電位）に変化する第三遷移時間が
長く、入力変化に対して出力が第四論理レベル（低電位）から第三論理レベル（高電位）
に変化する第四遷移時間（短時間遷移）が短い。即ち、第二遅延回路ＤＣ２では、第三遷
移時間が第四遷移時間よりも長くなっている。
【００８８】
次に、発振回路ＯＣを説明する。図８に示されている様に、発振回路ＯＣは、物理量を
計測する第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２と奇数個のインバーター回路ＩＶＴ
とを含み、これらが環状に電気的に接続されている。本実施形態では、第一遅延回路ＤＣ
１と第二遅延回路ＤＣ２とは遅延インバーター回路であり、この他に、第１インバーター
回路ＩＶＴ１と第２インバーター回路ＩＶＴ２と、更に２α−１個（αは１以上の任意の
整数）のインバーター回路ＩＶＴと、が発振回路ＯＣに含まれている。結局、発振回路Ｏ
Ｃでは２α＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と第二遅延回路ＤＣ２
とが環状に電気的に接続されている事になる。図８ではα＝２で、発振回路ＯＣでは第一
遅延回路ＤＣ１と第二遅延回路ＤＣ２と第１インバーター回路ＩＶＴ１と第２インバータ
ー回路ＩＶＴ２と第３インバーター回路ＩＶＴ３と第４インバーター回路ＩＶＴ４と第５
インバーター回路ＩＶＴ５とが環状に電気的に接続されている。本実施形態では、Ｎ型遅
延インバーター回路ＤＩＮである第一遅延回路ＤＣ１の出力は第１インバーター回路ＩＶ
Ｔ１の入力に電気的に接続されており、第１インバーター回路ＩＶＴ１の出力は第４イン
バーター回路ＩＶＴ４の入力に電気的に接続されており、第４インバーター回路ＩＶＴ４
の出力はＰ型遅延インバーター回路ＤＩＰである第二遅延回路の入力に電気的に接続され
ており、第二遅延回路の出力は第２インバーター回路ＩＶＴ２の入力に電気的に接続され
ており、第２インバーター回路ＩＶＴ２の出力は第３インバーター回路ＩＶＴ３の入力に
電気的に接続されており、第３インバーター回路ＩＶＴ３の出力は第５インバーター回路
ＩＶＴ５の入力に電気的に接続されており、第５インバーター回路ＩＶＴ５の出力は第一
遅延回路ＤＣ１の入力に電気的に接続されている。
【００８９】
発振回路ＯＣの出力ノードは、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力
との間となるので、第一遅延回路ＤＣ１の出力と第１インバーター回路ＩＶＴ１の出力と
第４インバーター回路ＩＶＴ４の出力とが発振回路ＯＣの出力ノードとなり得るが、第４
インバーター回路ＩＶＴ４の出力を発振回路ＯＣの出力ノードとした方が、発振回路ＯＣ
からの出力信号の電位振幅が大きくなるので、より正確に物理量を計測できて、好ましい
。
【００９０】
本実施形態では、第一遅延回路ＤＣ１がＮ型遅延インバーター回路ＤＩＮであるので、
不図示の第一遅延回路ＤＣ１は、第一Ｎ型トランジスターと第一計測素子とを備えている
。第一Ｎ型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｎ型トラン
ジスターのソースと第一電位ノードとが電気的に接続され、第一Ｎ型トランジスターのド
レインが第一遅延回路ＤＣ１の出力である。第一計測素子は第一遅延回路ＤＣ１の出力と
第二電位ノードとの間に電気的に接続されている。一方、第二遅延回路ＤＣ２がＰ型遅延
インバーター回路ＤＩＰであるので、不図示の第二遅延回路ＤＣ２は、第二Ｐ型トランジ
スターと第二計測素子とを備えている。第二Ｐ型トランジスターのゲートが第二遅延回路
ＤＣ２の入力であり、第二Ｐ型トランジスターのソースと第二電位ノードとが電気的に接
続され、第二Ｐ型トランジスターのドレインが第二遅延回路ＤＣ２の出力である。第二計
測素子は第二遅延回路ＤＣ２の出力と第一電位ノードとの間に電気的に接続されている。
【００９１】
図８に示す様に、発振回路ＯＣでは、第一遅延回路ＤＣ１の出力が第一論理レベル（低
電位）から第二論理レベル（高電位）へ変化する事（長時間遷移の論理変化）に起因して
、第二遅延回路ＤＣ２の出力が第三論理レベル（高電位）から第四論理レベルへ（低電位
）と変化（長時間遷移の論理変化）し、第一遅延回路ＤＣ１の出力が第二論理レベル（高
電位）から第一論理レベル（低電位）へ変化する事（短時間遷移の論理変化）に起因して
、第二遅延回路ＤＣ２の出力が第四論理レベル（低電位）から第三論理レベル（高電位）
に変化（短時間遷移の論理変化）する様に配置されている。具体的には、本実施形態の様
に、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが異なった型の遅延インバーター回路の
場合には（本実施形態では、第一遅延回路ＤＣ１がＮ型遅延インバーター回路ＤＩＮで、
第二遅延回路ＤＣ２はＰ型遅延インバーター回路ＤＩＰ）、第一遅延回路ＤＣ１の出力と
第二遅延回路ＤＣ２の入力との間に偶数個のインバーター回路ＩＶＴが配置され、第一遅
延回路ＤＣ１の出力論理と第二遅延回路ＤＣ２の入力論理とが一致する様にされている。
即ち、第一遅延回路ＤＣ１からの長時間遷移の論理変化の出力信号が、第二遅延回路ＤＣ
２から長時間遷移の論理変化の出力信号を発生させる様に、第一遅延回路ＤＣ１の出力と
第二遅延回路ＤＣ２の入力との間に偶数個のインバーター回路ＩＶＴが配置される。
【００９２】
更に、発振回路ＯＣでは、第二遅延回路の出力が第三論理レベル（高電位）から第四論
理レベル（低電位）へ変化する事（長時間遷移の論理変化）に起因して、第一遅延回路Ｄ
Ｃ１の出力が第二論理レベル（高電位）から第一論理レベル（低電位）へと変化（短時間
遷移の論理変化）し、第二遅延回路の出力が第四論理レベル（低電位）から第三論理レベ
ル（高電位）へ変化する事（短時間遷移の論理変化）に起因して、第一遅延回路ＤＣ１の
出力が第一論理レベル（低電位）から第二論理レベル（高電位）へと変化（長時間遷移の
論理変化）する様に配置されている。本実施形態の様に、第一遅延回路ＤＣ１と第二遅延
回路ＤＣ２とが異なった型の遅延インバーター回路の場合には（本実施形態では、第一遅
延回路ＤＣ１がＮ型遅延インバーター回路ＤＩＮで、第二遅延回路ＤＣ２はＰ型遅延イン
バーター回路ＤＩＰ）、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に
奇数個のインバーター回路ＩＶＴが配置され、第二遅延回路ＤＣ２の出力論理と第一遅延
回路ＤＣ１の入力論理とが反転する様にされている。即ち、第二遅延回路ＤＣ２からの長
時間遷移の論理変化の出力信号が、第一遅延回路ＤＣ１から短時間遷移の論理変化の出力
信号を発生させる様に、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に
適当個のインバーター回路ＩＶＴを配置する。
【００９３】
一般に、発振回路ＯＣが２α＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と
第二遅延回路ＤＣ２とを含み、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが異なった導
電型の場合、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間に配置される
インバーター回路ＩＶＴの個数はα個とし、第二遅延回路ＤＣ２の出力と第一遅延回路Ｄ
Ｃ１の入力との間にα＋１個のインバーター回路ＩＶＴが配置されるのが好ましい。この
際にαは偶数となる。或いは、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力と
の間に配置されるインバーター回路ＩＶＴの個数はα＋１個とし、第二遅延回路ＤＣ２の
出力と第一遅延回路ＤＣ１の入力との間にα個のインバーター回路ＩＶＴが配置されるの
が好ましい。この際にαは奇数となる。
【００９４】
斯うした構成としても実施形態１と同じ効果が得られる。
【００９５】
（実施形態３）
「遅延回路が異なる形態２」
図１０は実施形態３に係わる発振回路の回路構成を説明する図である。実施形態３は実
施形態１乃至２を変形した一例である。次に、図１０を参照して、実施形態３に係わる発
振回路ＯＣを説明する。
【００９６】
実施形態２では、第一遅延回路ＤＣ１はＮ型遅延インバーター回路ＤＩＮであり、第二
遅延回路ＤＣ２がＰ型遅延インバーター回路ＤＩＰであった。これに対して本実施形態で
は、図１０に示す様に、第一遅延回路ＤＣ１はＰ型遅延インバーター回路ＤＩＰであり、
第二遅延回路ＤＣ２はＮ型遅延インバーター回路ＤＩＮである点が異なっている。それ以
外の構成は概ね実施形態１と同じである。
【００９７】
具体的には、発振回路ＯＣには、第一電位Ｖ1が供給される第一電位ノードと、第一電
位Ｖ1よりも高電位の第二電位Ｖ2が供給される第二電位ノードとを含んでいる。図１０に
示す様に、第一遅延回路ＤＣ１は、Ｐ型遅延インバーター回路ＤＩＰであり、第一Ｐ型ト
ランジスターと第一計測素子とを備えている。Ｐ型遅延インバーター回路ＤＩＰの構成は
図９（ｂ）に示されている通りで、第一Ｐ型トランジスターのゲートが第一遅延回路ＤＣ
１の入力であり、第一Ｐ型トランジスターのソースと第二電位ノードとが電気的に接続さ
れ、第一Ｐ型トランジスターのドレインが第一遅延回路ＤＣ１の出力であり、第一計測素
子は第一遅延回路ＤＣ１の出力と第一電位ノードとの間に電気的に接続されている。第二
遅延回路ＤＣ２は、Ｎ型遅延インバーター回路ＤＩＮであり、第二Ｎ型トランジスターと
第二計測素子とを備えている。Ｎ型遅延インバーター回路ＤＩＮの構成は図３（ｂ）に示
されている通りで、第二Ｎ型トランジスターのゲートが第二遅延回路ＤＣ２の入力であり
、第二Ｎ型トランジスターのソースと第一電位ノードとが電気的に接続され、第二Ｎ型ト
ランジスターのドレインが第二遅延回路ＤＣ２の出力であり、第二計測素子は第二遅延回
路ＤＣ２の出力と第二電位ノードとの間に電気的に接続されている。第一遅延回路ＤＣ１
をＰ型遅延インバーター回路ＤＩＰとし、第二遅延回路ＤＣ２をＮ型遅延インバーター回
路ＤＩＮとしても実施形態１乃至２と同じ効果が得られる。
【００９８】
（実施形態４）
「遅延回路が異なる形態３」
図１１は実施形態４に係わる発振回路の回路構成を説明する図である。実施形態４は実
施形態１を変形した一例である。次に、図１１を参照して、実施形態４に係わる発振回路
ＯＣを説明する。
【００９９】
実施形態１では、第一遅延回路ＤＣ１も第二遅延回路ＤＣ２もＮ型遅延インバーター回
路ＤＩＮであった。これに対して本実施形態では、図１１に示す様に、第一遅延回路ＤＣ
１も第二遅延回路ＤＣ２もＰ型遅延インバーター回路ＤＩＰである点が異なっている。そ
れ以外の構成は概ね実施形態１と同じである。
【０１００】
具体的には、発振回路ＯＣには、第一電位Ｖ1が供給される第一電位ノードと、第一電
位Ｖ1よりも高電位の第二電位Ｖ2が供給される第二電位ノードとを含んでいる。図１１に
示す様に、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とは、Ｐ型遅延インバーター回路Ｄ
ＩＰである。第一遅延回路ＤＣ１は、第一Ｐ型トランジスターと第一計測素子とを備えて
いる。Ｐ型遅延インバーター回路ＤＩＰの構成は図９（ｂ）に示されている通りで、第一
Ｐ型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｐ型トランジスタ
ーのソースと第二電位ノードとが電気的に接続され、第一Ｐ型トランジスターのドレイン
が第一遅延回路ＤＣ１の出力であり、第一計測素子は第一遅延回路ＤＣ１の出力と第一電
位ノードとの間に電気的に接続されている。第二遅延回路ＤＣ２もＰ型遅延インバーター
回路ＤＩＰであり、第二Ｐ型トランジスターと第二計測素子とを備えている。Ｐ型遅延イ
ンバーター回路ＤＩＰの構成は図９（ｂ）に示されている通りで、第二Ｐ型トランジスタ
ーのゲートが第二遅延回路ＤＣ２の入力であり、第二Ｐ型トランジスターのソースと第二
電位ノードとが電気的に接続され、第二Ｐ型トランジスターのドレインが第二遅延回路Ｄ
Ｃ２の出力であり、第二計測素子は第二遅延回路ＤＣ２の出力と第一電位ノードとの間に
電気的に接続されている。第一遅延回路ＤＣ１をＰ型遅延インバーター回路ＤＩＰとし、
第二遅延回路ＤＣ２もＰ型遅延インバーター回路ＤＩＰとする構成としても実施形態１と
同じ効果が得られる。
【０１０１】
（実施形態５）
「遅延回路が異なる形態４」
図１２は実施形態５に係わる発振回路の回路構成を説明する図である。図１３は、実施
形態５にて用いられる遅延回路を説明する図で、（ａ）は回路記号を示し、（ｂ）は回路
構成を説明し、（ｃ）は出力の論理遷移を説明する図であり、（ｄ）は入力と出力との関
係を説明した図である。実施形態５は実施形態１を変形した一例である。次に、図１２と
図１３とを参照して、実施形態５に係わる発振回路ＯＣを説明する。
【０１０２】
実施形態１では、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とはＮ型遅延インバーター
回路ＤＩＮであった。これに対して本実施形態では、図１２に示す様に、第一遅延回路Ｄ
Ｃ１と第二遅延回路ＤＣ２とがＮ型遅延バッファー回路ＤＢＮである点が異なっている。
それ以外の構成は概ね実施形態１と同じである。
【０１０３】
まず図１３を参照して、発振回路ＯＣで使用されるＮ型遅延バッファー回路ＤＢＮを説
明する。図１３（ａ）は本明細書にて用いられるＮ型遅延バッファー回路ＤＢＮの回路記
号である。
【０１０４】
図１３（ｂ）に示す様に、Ｎ型遅延バッファー回路ＤＢＮからなる遅延回路は、Ｎ型ト
ランジスターＴＮと計測素子ＭＥとを備えている。Ｎ型トランジスターＴＮのゲートが遅
延回路の入力Ｉｎであり、Ｎ型トランジスターＴＮのドレインと第二電位ノードとが電気
的に接続され、Ｎ型トランジスターＴＮのソースが遅延回路の出力Ｏｕｔである。計測素
子ＭＥは遅延回路の出力Ｏｕｔと第一電位ノードとの間に電気的に接続されている。
【０１０５】
Ｎ型遅延バッファー回路ＤＢＮの入力Ｉｎが低電位から高電位に変えられた際の遷移時
間は、Ｎ型遅延バッファー回路ＤＢＮの出力Ｏｕｔに於ける容量値と、Ｎ型トランジスタ
ーＴＮのオン抵抗値と、の積にて特徴付けられる。Ｎ型トランジスターＴＮのオン抵抗は
１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ）程度と低いので、図１３（
ｃ）に示す様に、Ｎ型遅延バッファー回路ＤＢＮの出力は速やかに低電位から高電位へと
遷移する（短時間遷移）。反対に、Ｎ型遅延バッファー回路ＤＢＮの入力Ｉｎが高電位か
ら低電位に変えられた際の遷移時間は、Ｎ型遅延バッファー回路ＤＢＮの出力Ｏｕｔに於
ける容量値と、計測素子ＭＥの抵抗値と、の積にて特徴付けられる。計測素子ＭＥのオン
抵抗は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度と高くに設定されるので
、図１３（ｃ）に示す様に、Ｎ型遅延バッファー回路ＤＢＮの出力は極めてゆっくりと高
電位から低電位へと遷移する（長時間遷移）。
【０１０６】
即ち、Ｎ型遅延バッファー回路ＤＢＮからなる第一遅延回路ＤＣ１では、入力の変化に
対して出力が第一論理レベル（高電位）から第二論理レベル（低電位）に変化する第一遷
移時間が長く、入力変化に対して出力が第二論理レベル（低電位）から第一論理レベル（
高電位）に変化する第二遷移時間（短時間遷移）が短い。言い換えると、第一遅延回路Ｄ
Ｃ１では、第一遷移時間が第二遷移時間よりも長くなっている。一方、Ｎ型遅延バッファ
ー回路ＤＢＮからなる第二遅延回路では、入力変化に対して出力が第三論理レベル（高電
位）から第四論理レベル（低電位）に変化する第三遷移時間が長く、入力変化に対して出
力が第四論理レベル（低電位）から第三論理レベル（高電位）に変化する第四遷移時間（
短時間遷移）が短い。即ち、第二遅延回路ＤＣ２では、第三遷移時間が第四遷移時間より
も長くなっている。
【０１０７】
図１３（ｄ）は入力が変化してから十分に長い時間が経た後に、Ｎ型遅延バッファー回
路ＤＢＮの出力が平衡に達する電位を示している。Ｎ型遅延バッファー回路ＤＢＮの論理
閾値電位はＮ型トランジスターＴＮの閾値電位ＶTNにほぼ等しい。入力電位が論理閾値電
位よりも低ければ、長時間遷移が終了して達する平衡電位は負電源電位にほぼ一致する低
電位である。一方、入力電位が論理閾値電位よりも高ければ、短時間遷移が終了して達す
る平衡電位は入力電位にほぼ等しい高電位である。
【０１０８】
次に、発振回路ＯＣを説明する。図１２に示されている様に、発振回路ＯＣは、物理量
を計測する第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２と奇数個のインバーター回路ＩＶ
Ｔとを含み、これらが環状に電気的に接続されている。本実施形態では、第一遅延回路Ｄ
Ｃ１と第二遅延回路ＤＣ２とは遅延バッファー回路であり、この他に、第１インバーター
回路ＩＶＴ１と第２インバーター回路ＩＶＴ２と、更に２β−１個（βは１以上の任意の
整数）のインバーター回路ＩＶＴと、が発振回路ＯＣに含まれている。結局、発振回路Ｏ
Ｃでは２β＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と第二遅延回路ＤＣ２
とが環状に電気的に接続されている事になる。図１２ではβ＝２で、発振回路ＯＣでは第
一遅延回路ＤＣ１と第二遅延回路ＤＣ２と第１インバーター回路ＩＶＴ１と第２インバー
ター回路ＩＶＴ２と第３インバーター回路ＩＶＴ３と第４インバーター回路ＩＶＴ４と第
５インバーター回路ＩＶＴ５とが環状に電気的に接続されている。本実施形態では、Ｎ型
遅延バッファー回路ＤＢＮである第一遅延回路ＤＣ１の出力は第１インバーター回路ＩＶ
Ｔ１の入力に電気的に接続されており、第１インバーター回路ＩＶＴ１の出力は第４イン
バーター回路ＩＶＴ４の入力に電気的に接続されており、第４インバーター回路ＩＶＴ４
の出力は第５インバーター回路ＩＶＴ５の入力に電気的に接続されており、第５インバー
ター回路ＩＶＴ５の出力はＮ型遅延バッファー回路ＤＢＮである第二遅延回路の入力に電
気的に接続されており、第二遅延回路の出力は第２インバーター回路ＩＶＴ２の入力に電
気的に接続されており、第２インバーター回路ＩＶＴ２の出力は第３インバーター回路Ｉ
ＶＴ３の入力に電気的に接続されており、第３インバーター回路ＩＶＴ３の出力は第一遅
延回路ＤＣ１の入力に電気的に接続されている。
【０１０９】
発振回路ＯＣの出力ノードは、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力
との間となるので、第一遅延回路ＤＣ１の出力と第１インバーター回路ＩＶＴ１の出力と
第４インバーター回路ＩＶＴ４の出力と第５インバーター回路ＩＶＴ５の出力とが発振回
路ＯＣの出力ノードとなり得るが、第５インバーター回路ＩＶＴ５の出力を発振回路ＯＣ
の出力ノードとした際に、発振回路ＯＣからの出力信号の電位振幅が大きくなるので、よ
り正確に物理量を計測できて、好ましい。
【０１１０】
本実施形態では、第一遅延回路ＤＣ１がＮ型遅延バッファー回路ＤＢＮであるので、不
図示の第一遅延回路ＤＣ１は、第一Ｎ型トランジスターと第一計測素子とを備えている。
第一Ｎ型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｎ型トランジ
スターのドレインと第二電位ノードとが電気的に接続され、第一Ｎ型トランジスターのソ
ースが第一遅延回路ＤＣ１の出力である。第一計測素子は第一遅延回路ＤＣ１の出力と第
一電位ノードとの間に電気的に接続されている。一方、第二遅延回路ＤＣ２もＮ型遅延バ
ッファー回路ＤＢＮであるので、不図示の第二遅延回路ＤＣ２は、第二Ｎ型トランジスタ
ーと第二計測素子とを備えている。第二Ｎ型トランジスターのゲートが第二遅延回路ＤＣ
２の入力であり、第二Ｎ型トランジスターのドレインと第二電位ノードとが電気的に接続
され、第二Ｎ型トランジスターのソースが第二遅延回路ＤＣ２の出力である。第二計測素
子は第二遅延回路ＤＣ２の出力と第一電位ノードとの間に電気的に接続されている。
【０１１１】
図１２に示す様に、発振回路ＯＣでは、第一遅延回路ＤＣ１の出力が第一論理レベル（
高電位）から第二論理レベル（低電位）へ変化する事（長時間遷移の論理変化）に起因し
て、第二遅延回路ＤＣ２の出力が第三論理レベル（高電位）から第四論理レベルへ（低電
位）と変化（長時間遷移の論理変化）し、第一遅延回路ＤＣ１の出力が第二論理レベル（
低電位）から第一論理レベル（高電位）へ変化する事（短時間遷移の論理変化）に起因し
て、第二遅延回路ＤＣ２の出力が第四論理レベル（低電位）から第三論理レベル（高電位
）に変化（短時間遷移の論理変化）する様に配置されている。具体的には、本実施形態の
様に、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが同じ型の遅延バッファー回路の場合
には（本実施形態では、第一遅延回路ＤＣ１がＮ型遅延バッファー回路ＤＢＮで、第二遅
延回路ＤＣ２はＮ型遅延バッファー回路ＤＢＮ）、第一遅延回路ＤＣ１の出力と第二遅延
回路ＤＣ２の入力との間に奇数個のインバーター回路ＩＶＴが配置され、第一遅延回路Ｄ
Ｃ１の出力論理と第二遅延回路ＤＣ２の入力論理とが反転する様にされている。即ち、第
一遅延回路ＤＣ１からの長時間遷移の論理変化の出力信号が、第二遅延回路ＤＣ２から長
時間遷移の論理変化の出力信号を発生させる様に、第一遅延回路ＤＣ１の出力と第二遅延
回路ＤＣ２の入力との間に奇数個のインバーター回路ＩＶＴが配置される。
【０１１２】
更に、発振回路ＯＣでは、第二遅延回路の出力が第三論理レベル（高電位）から第四論
理レベル（低電位）へ変化する事（長時間遷移の論理変化）に起因して、第一遅延回路Ｄ
Ｃ１の出力が第二論理レベル（低電位）から第一論理レベル（高電位）へと変化（短時間
遷移の論理変化）し、第二遅延回路の出力が第四論理レベル（低電位）から第三論理レベ
ル（高電位）へ変化する事（短時間遷移の論理変化）に起因して、第一遅延回路ＤＣ１の
出力が第一論理レベル（高電位）から第二論理レベル（低電位）へと変化（長時間遷移の
論理変化）する様に配置されている。本実施形態の様に、第一遅延回路ＤＣ１と第二遅延
回路ＤＣ２とが同じ型の遅延バッファー回路の場合には（本実施形態では、第一遅延回路
ＤＣ１がＮ型遅延バッファー回路ＤＢＮで、第二遅延回路ＤＣ２はＮ型遅延バッファー回
路ＤＢＮ）、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に偶数個のイ
ンバーター回路ＩＶＴが配置され、第二遅延回路ＤＣ２の出力論理と第一遅延回路ＤＣ１
の入力論理とが一致する様にされている。即ち、第二遅延回路ＤＣ２からの長時間遷移の
論理変化の出力信号が、第一遅延回路ＤＣ１から短時間遷移の論理変化の出力信号を発生
させる様に、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に偶数個のイ
ンバーター回路ＩＶＴを配置する。
【０１１３】
一般に、発振回路ＯＣが２β＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と
第二遅延回路ＤＣ２とを含み、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが同じ型の遅
延バッファー回路の場合、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間
に配置されるインバーター回路ＩＶＴの個数はβ＋１個とし、第二遅延回路ＤＣ２の出力
と第一遅延回路ＤＣ１の入力との間にβ個のインバーター回路ＩＶＴが配置されるのが好
ましい。先に述べた様にこの際にβは偶数でなければならない。或いは、第一遅延回路Ｄ
Ｃ１の出力と第二遅延回路ＤＣ２の入力との間に配置されるインバーター回路ＩＶＴの個
数はβ個とし、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間にβ＋１個
のインバーター回路ＩＶＴが配置されるのが好ましい。先に述べた様にこの際にβは奇数
でなければならない。
【０１１４】
斯うした構成としても実施形態１と同じ効果が得られる。
【０１１５】
（実施形態６）
「遅延回路が異なる形態５」
図１４は実施形態６に係わる発振回路の回路構成を説明する図である。図１５は、実施
形態６にて用いられる遅延回路を説明する図で、（ａ）は回路記号を示し、（ｂ）は回路
構成を説明し、（ｃ）は出力の論理遷移を説明する図であり、（ｄ）は入力と出力との関
係を説明した図である。実施形態６は実施形態５を変形した一例である。次に、図１４と
図１５とを参照して、実施形態６に係わる発振回路ＯＣを説明する。
【０１１６】
実施形態５では、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とはＮ型遅延バッファー回
路ＤＢＮであった。これに対して本実施形態では、図１４に示す様に、第一遅延回路ＤＣ
１はＮ型遅延バッファー回路ＤＢＮであるが、第二遅延回路ＤＣ２がＰ型遅延バッファー
回路ＤＢＰである点が異なっている。それ以外の構成は概ね実施形態１と同じである。
【０１１７】
まず図１５を参照して、発振回路ＯＣで使用されるＰ型遅延バッファー回路ＤＢＰを説
明する。図１５（ａ）は本明細書にて用いられるＰ型遅延バッファー回路ＤＢＰの回路記
号である。
【０１１８】
図１５（ｂ）に示す様に、Ｐ型遅延バッファー回路ＤＢＰからなる遅延回路は、Ｐ型ト
ランジスターＴＰと計測素子ＭＥとを備えている。Ｐ型トランジスターＴＰのゲートが遅
延回路の入力Ｉｎであり、Ｐ型トランジスターＴＰのドレインと第一電位ノードとが電気
的に接続され、Ｐ型トランジスターＴＰのソースが遅延回路の出力Ｏｕｔである。計測素
子ＭＥは遅延回路の出力Ｏｕｔと第二電位ノードとの間に電気的に接続されている。
【０１１９】
Ｐ型遅延バッファー回路ＤＢＰの入力Ｉｎが高電位から低電位に変えられた際の遷移時
間は、Ｐ型遅延バッファー回路ＤＢＰの出力Ｏｕｔに於ける容量値と、Ｐ型トランジスタ
ーＴＰのオン抵抗値と、の積にて特徴付けられる。Ｐ型トランジスターＴＰのオン抵抗は
１キロオーム（１ｋΩ）から１００キロオーム（１００ｋΩ）程度と低いので、図１５（
ｃ）に示す様に、Ｐ型遅延バッファー回路ＤＢＰの出力は速やかに高電位から低電位へと
遷移する（短時間遷移）。反対に、Ｐ型遅延バッファー回路ＤＢＰの入力Ｉｎが低電位か
ら高電位に変えられた際の遷移時間は、Ｐ型遅延バッファー回路ＤＢＰの出力Ｏｕｔに於
ける容量値と、計測素子ＭＥの抵抗値と、の積にて特徴付けられる。計測素子ＭＥのオン
抵抗は数ギガオーム（数ＧΩ）から数テラオーム（数ＴΩ）程度と高くに設定されるので
、図１５（ｃ）に示す様に、Ｐ型遅延バッファー回路ＤＢＰの出力は極めてゆっくりと低
電位から高電位へと遷移する（長時間遷移）。
【０１２０】
即ち、Ｎ型遅延バッファー回路ＤＢＮからなる第一遅延回路ＤＣ１では、入力の変化に
対して出力が第一論理レベル（高電位）から第二論理レベル（低電位）に変化する第一遷
移時間が長く、入力変化に対して出力が第二論理レベル（低電位）から第一論理レベル（
高電位）に変化する第二遷移時間（短時間遷移）が短い。言い換えると、第一遅延回路Ｄ
Ｃ１では、第一遷移時間が第二遷移時間よりも長くなっている。一方、Ｐ型遅延バッファ
ー回路ＤＢＰからなる第二遅延回路では、入力変化に対して出力が第三論理レベル（低電
位）から第四論理レベル（高電位）に変化する第三遷移時間が長く、入力変化に対して出
力が第四論理レベル（高電位）から第三論理レベル（低電位）に変化する第四遷移時間（
短時間遷移）が短い。即ち、第二遅延回路ＤＣ２では、第三遷移時間が第四遷移時間より
も長くなっている。
【０１２１】
図１５（ｄ）は入力が変化してから十分に長い時間が経た後に、Ｐ型遅延バッファー回
路ＤＢＰの出力が平衡に達する電位を示している。Ｐ型遅延バッファー回路ＤＢＰの論理
閾値電位はＰ型トランジスターＴＰの閾値電位ＶTPにほぼ等しい。入力電位が論理閾値電
位よりも高ければ、長時間遷移が終了して達する平衡電位は正電源電位にほぼ一致する高
低電位である。一方、入力電位が論理閾値電位よりも低ければ、短時間遷移が終了して達
する平衡電位は入力電位にほぼ等しい低電位である。
【０１２２】
次に、発振回路ＯＣを説明する。図１４に示されている様に、発振回路ＯＣは、物理量
を計測する第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２と奇数個のインバーター回路ＩＶ
Ｔとを含み、これらが環状に電気的に接続されている。本実施形態では、第一遅延回路Ｄ
Ｃ１と第二遅延回路ＤＣ２とは遅延バッファー回路であり、この他に、第１インバーター
回路ＩＶＴ１と第２インバーター回路ＩＶＴ２と、更に２β−１個（βは１以上の任意の
整数）のインバーター回路ＩＶＴと、が発振回路ＯＣに含まれている。結局、発振回路Ｏ
Ｃでは２β＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と第二遅延回路ＤＣ２
とが環状に電気的に接続されている事になる。図１４ではβ＝２で、発振回路ＯＣでは第
一遅延回路ＤＣ１と第二遅延回路ＤＣ２と第１インバーター回路ＩＶＴ１と第２インバー
ター回路ＩＶＴ２と第３インバーター回路ＩＶＴ３と第４インバーター回路ＩＶＴ４と第
５インバーター回路ＩＶＴ５とが環状に電気的に接続されている。本実施形態では、Ｎ型
遅延バッファー回路ＤＢＮである第一遅延回路ＤＣ１の出力は第１インバーター回路ＩＶ
Ｔ１の入力に電気的に接続されており、第１インバーター回路ＩＶＴ１の出力は第４イン
バーター回路ＩＶＴ４の入力に電気的に接続されており、第４インバーター回路ＩＶＴ４
の出力はＰ型遅延バッファー回路ＤＢＰである第二遅延回路の入力に電気的に接続されて
おり、第二遅延回路の出力は第２インバーター回路ＩＶＴ２の入力に電気的に接続されて
おり、第２インバーター回路ＩＶＴ２の出力は第３インバーター回路ＩＶＴ３の入力に電
気的に接続されており、第３インバーター回路ＩＶＴ３の出力は第５インバーター回路Ｉ
ＶＴ５の入力に電気的に接続されており、第５インバーター回路ＩＶＴ５の出力は第一遅
延回路ＤＣ１の入力に電気的に接続されている。
【０１２３】
発振回路ＯＣの出力ノードは、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力
との間となるので、第一遅延回路ＤＣ１の出力と第１インバーター回路ＩＶＴ１の出力と
第４インバーター回路ＩＶＴ４の出力とが発振回路ＯＣの出力ノードとなり得るが、第４
インバーター回路ＩＶＴ４の出力を発振回路ＯＣの出力ノードとした際に、発振回路ＯＣ
からの出力信号の電位振幅が大きくなるので、より正確に物理量を計測できて、好ましい
。
【０１２４】
本実施形態では、第一遅延回路ＤＣ１がＮ型遅延バッファー回路ＤＢＮであるので、不
図示の第一遅延回路ＤＣ１は、第一Ｎ型トランジスターと第一計測素子とを備えている。
第一Ｎ型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｎ型トランジ
スターのドレインと第二電位ノードとが電気的に接続され、第一Ｎ型トランジスターのソ
ースが第一遅延回路ＤＣ１の出力である。第一計測素子は第一遅延回路ＤＣ１の出力と第
一電位ノードとの間に電気的に接続されている。一方、第二遅延回路ＤＣ２はＰ型遅延バ
ッファー回路ＤＢＰであるので、不図示の第二遅延回路ＤＣ２は、第二Ｐ型トランジスタ
ーと第二計測素子とを備えている。第二Ｐ型トランジスターのゲートが第二遅延回路ＤＣ
２の入力であり、第二Ｐ型トランジスターのドレインと第一電位ノードとが電気的に接続
され、第二Ｐ型トランジスターのソースが第二遅延回路ＤＣ２の出力である。第二計測素
子は第二遅延回路ＤＣ２の出力と第二電位ノードとの間に電気的に接続されている。
【０１２５】
図１４に示す様に、発振回路ＯＣでは、第一遅延回路ＤＣ１の出力が第一論理レベル（
高電位）から第二論理レベル（低電位）へ変化する事（長時間遷移の論理変化）に起因し
て、第二遅延回路ＤＣ２の出力が第三論理レベル（低電位）から第四論理レベルへ（高電
位）と変化（長時間遷移の論理変化）し、第一遅延回路ＤＣ１の出力が第二論理レベル（
低電位）から第一論理レベル（高電位）へ変化する事（短時間遷移の論理変化）に起因し
て、第二遅延回路ＤＣ２の出力が第四論理レベル（高低電位）から第三論理レベル（低電
位）に変化（短時間遷移の論理変化）する様に配置されている。具体的には、本実施形態
の様に、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが異なった型の遅延バッファー回路
の場合には（本実施形態では、第一遅延回路ＤＣ１がＮ型遅延バッファー回路ＤＢＮで、
第二遅延回路ＤＣ２がＰ型遅延バッファー回路ＤＢＰ）、第一遅延回路ＤＣ１の出力と第
二遅延回路ＤＣ２の入力との間に偶数個のインバーター回路ＩＶＴが配置され、第一遅延
回路ＤＣ１の出力論理と第二遅延回路ＤＣ２の入力論理とが一致する様にされている。即
ち、第一遅延回路ＤＣ１からの長時間遷移の論理変化の出力信号が、第二遅延回路ＤＣ２
から長時間遷移の論理変化の出力信号を発生させる様に、第一遅延回路ＤＣ１の出力と第
二遅延回路ＤＣ２の入力との間に偶数個のインバーター回路ＩＶＴが配置される。
【０１２６】
更に、発振回路ＯＣでは、第二遅延回路の出力が第三論理レベル（低電位）から第四論
理レベル（高電位）へ変化する事（長時間遷移の論理変化）に起因して、第一遅延回路Ｄ
Ｃ１の出力が第二論理レベル（低電位）から第一論理レベル（高電位）へと変化（短時間
遷移の論理変化）し、第二遅延回路の出力が第四論理レベル（高電位）から第三論理レベ
ル（低電位）へ変化する事（短時間遷移の論理変化）に起因して、第一遅延回路ＤＣ１の
出力が第一論理レベル（高電位）から第二論理レベル（低電位）へと変化（長時間遷移の
論理変化）する様に配置されている。本実施形態の様に、第一遅延回路ＤＣ１と第二遅延
回路ＤＣ２とが異なった型の遅延バッファー回路の場合には（本実施形態では、第一遅延
回路ＤＣ１がＮ型遅延バッファー回路ＤＢＮで、第二遅延回路ＤＣ２がＰ型遅延バッファ
ー回路ＤＢＰ）、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に奇数個
のインバーター回路ＩＶＴが配置され、第二遅延回路ＤＣ２の出力論理と第一遅延回路Ｄ
Ｃ１の入力論理とが反転する様にされている。即ち、第二遅延回路ＤＣ２からの長時間遷
移の論理変化の出力信号が、第一遅延回路ＤＣ１から短時間遷移の論理変化の出力信号を
発生させる様に、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間に奇数個
のインバーター回路ＩＶＴを配置する。
【０１２７】
一般に、発振回路ＯＣが２β＋１個のインバーター回路ＩＶＴと第一遅延回路ＤＣ１と
第二遅延回路ＤＣ２とを含み、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とが異なった型
の遅延バッファー回路の場合、第一遅延回路ＤＣ１の出力と第二遅延回路ＤＣ２の入力と
の間に配置されるインバーター回路ＩＶＴの個数はβ＋１個とし、第二遅延回路ＤＣ２の
出力と第一遅延回路ＤＣ１の入力との間にβ個のインバーター回路ＩＶＴが配置されるの
が好ましい。先に述べた様にこの際にβは奇数でなければならない。或いは、第一遅延回
路ＤＣ１の出力と第二遅延回路ＤＣ２の入力との間に配置されるインバーター回路ＩＶＴ
の個数はβ個とし、第二遅延回路ＤＣ２の出力と第一遅延回路ＤＣ１の入力との間にβ＋
１個のインバーター回路ＩＶＴが配置されるのが好ましい。先に述べた様にこの際にβは
偶数でなければならない。
【０１２８】
斯うした構成としても実施形態５と同じ効果が得られる。
【０１２９】
（実施形態７）
「遅延回路が異なる形態６」
図１６は実施形態７に係わる発振回路の回路構成を説明する図である。実施形態７は実
施形態５乃至６を変形した一例である。次に、図１６を参照して、実施形態７に係わる発
振回路ＯＣを説明する。
【０１３０】
実施形態６では、第一遅延回路ＤＣ１はＮ型遅延バッファー回路ＤＢＮであり、第二遅
延回路ＤＣ２がＰ型遅延バッファー回路ＤＢＰであった。これに対して本実施形態では、
図１６に示す様に、第一遅延回路ＤＣ１はＰ型遅延バッファー回路ＤＢＰであり、第二遅
延回路ＤＣ２はＮ型遅延バッファー回路ＤＢＮである点が異なっている。それ以外の構成
は概ね実施形態５と同じである。
【０１３１】
具体的には、発振回路ＯＣには、第一電位Ｖ1が供給される第一電位ノードと、第一電
位Ｖ1よりも高電位の第二電位Ｖ2が供給される第二電位ノードとを含んでいる。図１６に
示す様に、第一遅延回路ＤＣ１は、Ｐ型遅延バッファー回路ＤＢＰであり、第一Ｐ型トラ
ンジスターと第一計測素子とを備えている。Ｐ型遅延バッファー回路ＤＢＰの構成は図１
５（ｂ）に示されている通りで、第一Ｐ型トランジスターのゲートが第一遅延回路ＤＣ１
の入力であり、第一Ｐ型トランジスターのドレインと第一電位ノードとが電気的に接続さ
れ、第一Ｐ型トランジスターのソースが第一遅延回路ＤＣ１の出力であり、第一計測素子
は第一遅延回路ＤＣ１の出力と第二電位ノードとの間に電気的に接続されている。第二遅
延回路ＤＣ２は、Ｎ型遅延バッファー回路ＤＢＮであり、第二Ｎ型トランジスターと第二
計測素子とを備えている。Ｎ型遅延バッファー回路ＤＢＮの構成は図１３（ｂ）に示され
ている通りで、第二Ｎ型トランジスターのゲートが第二遅延回路ＤＣ２の入力であり、第
二Ｎ型トランジスターのドレインと第二電位ノードとが電気的に接続され、第二Ｎ型トラ
ンジスターのソースが第二遅延回路ＤＣ２の出力であり、第二計測素子は第二遅延回路Ｄ
Ｃ２の出力と第一電位ノードとの間に電気的に接続されている。第一遅延回路ＤＣ１をＰ
型遅延バッファー回路ＤＢＰとし、第二遅延回路ＤＣ２をＮ型遅延バッファー回路ＤＢＮ
としても実施形態５乃至６と同じ効果が得られる。
【０１３２】
（実施形態８）
「遅延回路が異なる形態７」
図１７は実施形態８に係わる発振回路の回路構成を説明する図である。実施形態８は実
施形態５を変形した一例である。次に、図１７を参照して、実施形態８に係わる発振回路
ＯＣを説明する。
【０１３３】
実施形態５では、第一遅延回路ＤＣ１も第二遅延回路ＤＣ２もＮ型遅延バッファー回路
ＤＢＮであった。これに対して本実施形態では、図１７に示す様に、第一遅延回路ＤＣ１
も第二遅延回路ＤＣ２もＰ型遅延バッファー回路ＤＢＰである点が異なっている。それ以
外の構成は概ね実施形態５と同じである。
【０１３４】
具体的には、発振回路ＯＣには、第一電位Ｖ1が供給される第一電位ノードと、第一電
位Ｖ1よりも高電位の第二電位Ｖ2が供給される第二電位ノードとを含んでいる。図１７に
示す様に、第一遅延回路ＤＣ１と第二遅延回路ＤＣ２とは、Ｐ型遅延バッファー回路ＤＢ
Ｐである。第一遅延回路ＤＣ１は、第一Ｐ型トランジスターと第一計測素子とを備えてい
る。Ｐ型遅延バッファー回路ＤＢＰの構成は図１５（ｂ）に示されている通りで、第一Ｐ
型トランジスターのゲートが第一遅延回路ＤＣ１の入力であり、第一Ｐ型トランジスター
のドレインと第一電位ノードとが電気的に接続され、第一Ｐ型トランジスターのソースが
第一遅延回路ＤＣ１の出力であり、第一計測素子は第一遅延回路ＤＣ１の出力と第二電位
ノードとの間に電気的に接続されている。第二遅延回路ＤＣ２もＰ型遅延バッファー回路
ＤＢＰであり、第二Ｐ型トランジスターと第二計測素子とを備えている。Ｐ型遅延バッフ
ァー回路ＤＢＰの構成は図１５（ｂ）に示されている通りで、第二Ｐ型トランジスターの
ゲートが第二遅延回路ＤＣ２の入力であり、第二Ｐ型トランジスターのドレインと第一電
位ノードとが電気的に接続され、第二Ｐ型トランジスターのソースが第二遅延回路ＤＣ２
の出力であり、第二計測素子は第二遅延回路ＤＣ２の出力と第二電位ノードとの間に電気
的に接続されている。第一遅延回路ＤＣ１をＰ型遅延バッファー回路ＤＢＰとし、第二遅
延回路ＤＣ２もＰ型遅延バッファー回路ＤＢＰとする構成としても実施形態５と同じ効果
が得られる。
【０１３５】
（実施形態９）
「計測素子が異なる形態」
図１８は、実施形態９に係わる計測素子を説明する図である。以下、本実施形態に係わ
る発振回路ＯＣについて説明する。尚、実施形態１乃至８と同一の構成部位については、
同一の番号を附し、重複する説明は省略する。
【０１３６】
本実施形態（図１８）は実施形態１（図３（ｂ））や実施形態２乃至４（図９（ｂ））
、実施形態５（図１３（ｂ））、実施形態６乃至８（図１５（ｂ））等と比べて、計測素
子ＭＥの形態が異なっている。それ以外の構成は、実施形態１乃至８とほぼ同様である。
実施形態１乃至８では、計測素子ＭＥにＮ型電界効果トランジスターのソースとゲートと
を接続した素子（ソースゲート接続Ｎ型トランジスターと称する）を用いていた。Ｎ型電
界効果トランジスターでは、ソースＳの電位とドレインＤの電位とを比較して、電位の低
い方がソースＳである。電界効果トランジスターのソースゲート接続では、ソースゲート
電圧が常にゼロとなるので、この電界効果トランジスターは常にオフ状態にある。即ち、
電界効果トランジスターのドレイン端には逆バイアスのＰＮ接合が形成される。これに対
して、本実施形態では、計測素子ＭＥの形態が異なる。以下、この点を説明する。
【０１３７】
（実施形態９−１）
「ＰＮ接合ダイオードを用いた形態」
図１８（ａ）に示す様に、本実施形態では、計測素子ＭＥに逆バイアスに接続されたＰ
Ｎ接合ダイオードが用いられている。逆バイアスに接続されたＰＮ接合ダイオードでは、
ＰＮ接合ダイオードのＮ型半導体領域が高電位側に電気的に接続され、Ｐ型半導体領域が
低電位側に電気的に接続されている。図１８（ａ）では、電位の高い方をＨで記載し、電
位の低い方をＬにて記載してある。逆バイアスに接続されたダイオードの漏れ電流（計測
電流）は温度や光量と云った物理量に対する敏感が高い。言い換えると、計測対象の物理
量が僅かに変化しただけでも、発振回路ＯＣが発する交番信号の周波数値が異なる事にな
る。従って、高精度物理量を検出可能な発振回路ＯＣを実現する事ができる。
【０１３８】
又、計測素子ＭＥに用いられるダイオードは、本実施形態の様にＰＮ接合ダイオードで
有っても構わないし、Ｐ型半導体領域とＮ型半導体領域との間に真性半導体領域（Ｉ型半
導体領域）を含むＰＩＮ接合ダイオードで有っても構わない。本実施形態で示すＰＮ接合
ダイオードＰＮＪＤを計測素子ＭＥに用いた場合、トランジスターをダイオード接続した
物に対して、ゲート容量が存在しない分、回路が高速に動作する（高速に計測できる）と
の利点が生ずる。即ち、ＰＮ接合ダイオードを実施形態１乃至８に記載の計測素子ＭＥに
用いても、実施形態１乃至８と同じ効果が得られる。
【０１３９】
（実施形態９−２）
「Ｐ型トランジスターを用いた形態」
図１８（ｂ）に示す様に、計測素子ＭＥにはＰ型電界効果トランジスターのソースとゲ
ートとを接続した素子（ソースゲート接続Ｐ型トランジスターと称する）を用いる事がで
きる。Ｐ型電界効果トランジスターでは、ソースＳの電位とドレインＤの電位とを比較し
て、電位の高い方がソースＳである。図１８（ｂ）では、電位の高い方をＨで記載し、電
位の低い方をＬにて記載してある。Ｐ型電界効果トランジスターのソースゲート接続でも
、ソースゲート電圧が常にゼロとなるので、このＰ型電界効果トランジスターは常にオフ
状態にある。即ち、Ｐ型電界効果トランジスターのドレイン端には逆バイアスのＰＮ接合
が形成される。従って、ソースゲート接続Ｐ型トランジスターを実施形態１乃至８に記載
の計測素子ＭＥに用いても、実施形態１乃至８と同じ効果が得られる。
【０１４０】
（実施形態９−３）
「調整ゲートを有するＮ型トランジスターを用いた形態」
図１８（ｃ）に示す様に、計測素子ＭＥにはＮ型電界効果トランジスターでゲート電位
を独自に調整した素子（調整ゲートＮ型トランジスターと称する）を用いる事ができる。
この素子では、物理量の計測に適する様にゲート電位を外部より調整可能である。即ち、
調整ゲートＮ型トランジスターのゲートには調整電位Ｖcが供給される。例えば、ゲート
電位が−１Ｖで物理量の計測感度が最も向上する様な場合、外部コントローラーより調整
電位Ｖcとして−１Ｖを供給する。従って、調整ゲートＮ型トランジスターを実施形態１
乃至８に記載の計測素子ＭＥに用いても、実施形態１乃至８と同じ効果が得られ、更に、
実施形態１乃至８よりも高感度に物理量を計測する事が可能となる。
【０１４１】
（実施形態９−４）
「調整ゲートを有するＰ型トランジスターを用いた形態」
図１８（ｄ）に示す様に、計測素子ＭＥにはＰ型電界効果トランジスターでゲート電位
を独自に調整した素子（調整ゲートＰ型トランジスターと称する）を用いる事ができる。
この素子では、物理量の計測に適する様にゲート電位を外部より調整可能である。即ち、
調整ゲートＰ型トランジスターのゲートには調整電位Ｖcが供給される。例えば、ゲート
電位が＋１Ｖで物理量の計測感度が最も向上する様な場合、外部コントローラーより調整
電位Ｖcとして＋１Ｖを供給する。従って、調整ゲートＰ型トランジスターを実施形態１
乃至８に記載の計測素子ＭＥに用いても、実施形態１乃至８と同じ効果が得られ、更に、
実施形態１乃至４よりも高感度に物理量を計測する事が可能となる。
【０１４２】
（実施形態１０）
「インバーター回路が異なる形態１」
図１９は、実施形態１０に係わるインバーター回路を説明する図である。以下、本実施
形態に係わる発振回路ＯＣについて説明する。尚、実施形態１乃至９と同一の構成部位に
ついては、同一の番号を附し、重複する説明は省略する。
【０１４３】
本実施形態（図１９）は実施形態１乃至９（図４（ｂ））と比べて、インバーター回路
ＩＶＴの形態が異なっている。それ以外の構成は、実施形態１乃至９とほぼ同様である。
実施形態１乃至９では、インバーター回路ＩＶＴにＣＭＯＳインバーター回路ＣＩＶＴが
用いられていた。これに対して、本実施形態では、インバーター回路ＩＶＴにＮ型インバ
ーター回路ＮＩＶＴが用いられている。尚、図１９では第ｋインバーター回路ＩＶＴｋを
例示している。Ｎ型インバーター回路ＮＩＶＴでは、ＣＭＯＳインバーター回路ＣＩＶＴ
のＰ型トランジスターに代わり抵抗素子Ｒを用いる。具体的には、抵抗素子Ｒの第一端子
が行線ＲＬ（ｉ）に接続し、第二端子がＮ型トランジスターのドレインに接続してインバ
ーター回路ＩＶＴの出力ノードとなる。それ以外の構成は実施形態１乃至９と同じで、実
施形態１乃至９と同じ効果が得られる。
【０１４４】
（実施形態１０−１）
「遅延回路とインバーター回路とをＮ型トランジスターにて形成した形態」
実施形態１０に係わる変形例を説明する。尚、実施形態１乃至９と同一の構成部位につ
いては、同一の番号を附し、重複する説明は省略する。
【０１４５】
本変形例では実施形態１乃至９と比べて、発振回路ＯＣがＮ型トランジスターから形成
されている点が異なっている。それ以外の構成は、実施形態１乃至９とほぼ同様である。
実施形態１乃至９では、インバーター回路ＩＶＴはＣＭＯＳインバーター回路ＣＩＶＴで
あり、計測素子ＭＥはソースゲート接続Ｎ型トランジスターや、ソースゲート接続Ｐ型ト
ランジスター、或いはＰＮ接合ダイオードであった。その為に発振回路ＯＣはＮ型の半導
体領域とＰ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｐ型の
半導体領域を使用せず、Ｎ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１４６】
発振回路ＯＣのインバーター回路ＩＶＴには、図１９に示されるＮ型インバーター回路
ＮＩＶＴが用いられる。発振回路ＯＣの第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２には
、図３（ｂ）に示されるＮ型遅延インバーター回路ＤＩＮ又は図１３（ｂ）に示されるＮ
型遅延バッファー回路ＤＢＮが用いられ、Ｎ型遅延インバーター回路ＤＩＮやＮ型遅延バ
ッファー回路ＤＢＮに含まれる計測素子ＭＥにはソースゲート接続Ｎ型トランジスターが
用いられる。こうした構成としても実施形態１乃至９と同じ効果が得られる。加えて、Ｐ
型トランジスターやＰＮ接合ダイオードを使用せずに、Ｎ型トランジスターで発振回路Ｏ
Ｃを実現できる。従って、ＣＭＯＳ構成が困難な非晶質シリコン薄膜トランジスターや酸
化物薄膜トランジスターなどで発振回路ＯＣを実現できる。酸化物薄膜トランジスターの
半導体層には亜鉛又は錫を含む酸化物が使用される。
【０１４７】
（実施形態１１）
図２０は、実施形態１１に係わるインバーター回路を説明する図である。以下、本実施
形態に係わる発振回路ＯＣについて説明する。尚、実施形態１乃至９と同一の構成部位に
ついては、同一の番号を附し、重複する説明は省略する。
【０１４８】
本実施形態（図２０）は実施形態１乃至９（図４（ｂ））と比べて、インバーター回路
ＩＶＴの形態が異なっている。それ以外の構成は、実施形態１乃至９とほぼ同様である。
実施形態１乃至９では、インバーター回路ＩＶＴにＣＭＯＳインバーター回路ＣＩＶＴが
用いられていた。これに対して、本実施形態では、インバーター回路ＩＶＴにＰ型インバ
ーター回路ＰＩＶＴが用いられている。尚、図２０では第ｋインバーター回路ＩＶＴｋを
例示している。Ｐ型インバーター回路ＰＩＶＴでは、ＣＭＯＳインバーター回路ＣＩＶＴ
のＮ型トランジスターに代わり抵抗素子Ｒを用いる。具体的には、抵抗素子Ｒの第一端子
が第一電位ノードに接続し、第二端子がＰ型トランジスターのドレインに接続してインバ
ーター回路ＩＶＴの出力ノードとなる。それ以外の構成は実施形態１乃至９と同じで、実
施形態１乃至９と同じ効果が得られる。
【０１４９】
（実施形態１１−１）
「遅延回路とインバーター回路とをＰ型トランジスターにて形成した形態」
実施形態１１に係わる変形例を説明する。尚、実施形態１乃至９と同一の構成部位につ
いては、同一の番号を附し、重複する説明は省略する。
【０１５０】
本変形例では実施形態１乃至９と比べて、発振回路ＯＣがＰ型トランジスターから形成
されている点が異なっている。それ以外の構成は、実施形態１乃至９とほぼ同様である。
実施形態１乃至９では、インバーター回路ＩＶＴはＣＭＯＳインバーター回路ＣＩＶＴで
あり、計測素子ＭＥはソースゲート接続Ｎ型トランジスターや、ソースゲート接続Ｐ型ト
ランジスター、或いはＰＮ接合ダイオードであった。その為に発振回路ＯＣはＮ型の半導
体領域とＰ型の半導体領域とを必要としていた。これに対して、本実施形態では、Ｎ型の
半導体領域を使用せず、Ｐ型の半導体領域を用いて発振回路ＯＣを形成する。
【０１５１】
発振回路ＯＣのインバーター回路ＩＶＴには、図２０に示されるＰ型インバーター回路
ＰＩＶＴが用いられる。発振回路ＯＣの第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２には
、図９（ｂ）に示されるＰ型遅延インバーター回路ＤＩＰ又は図１５（ｂ）に示されるＰ
型遅延バッファー回路ＤＢＰが用いられ、Ｐ型遅延インバーター回路ＤＩＰやＰ型遅延バ
ッファー回路ＤＢＰに含まれる計測素子ＭＥにはソースゲート接続Ｐ型トランジスターが
用いられる。こうした構成としても実施形態１乃至９と同じ効果が得られる。加えて、Ｎ
型トランジスターやＰＮ接合ダイオードを使用せずに、Ｐ型トランジスターで発振回路Ｏ
Ｃを実現できる。従って、ＣＭＯＳ構成が困難な有機物薄膜トランジスターなどで発振回
路ＯＣを実現できる。有機物薄膜トランジスターの半導体層には、ポリ（９，９−ジオク
チルフルオレン−コージチオフェン）（Ｆ８Ｔ２）や、ポリ（３−ヘキシルチオフェン）
（Ｐ３ＨＴ）、ポリ［５，５’−ビス（３−ドデシル−２チニル）−２，２’−ビチオフ
ェン］（ＰＱＴ−１２）、ＰＢＴＴＴ、ペンタセン等の有機物が使用される。
【０１５２】
（実施形態１２）
「半導体装置」
図２１は、実施形態１２に係わる半導体装置の全体の構成を示すブロック図である。又
、図２２は、ＤＲＡＭ装置のリフレッシュ動作周期を説明する図である。以下、本実施形
態にて、実施形態１乃至１１にて説明した発振回路ＯＣ又は計測装置１００を備えた半導
体装置２００を説明する。尚、実施形態１乃至１１と同一の構成部位については、同一の
番号を附し、重複する説明は省略する。
【０１５３】
本実施形態は、半導体装置２００に係わり、ここではダイナミック型半導体記憶装置（
ダイナミックランダムアクセスメモリー装置、以降ＤＲＡＭ装置と略称する）を例に取り
説明する。半導体装置２００では、温度や光量などの物理量に応じてクロック周波数を変
えたほうが好ましい場合がある。例えば、ＤＲＡＭ装置では記憶保持の為にリフレッシュ
動作が行われ、リフレッシュ動作を制御するクロックは温度に対して可変とされるのが好
ましい。こうしたクロック源に実施形態１乃至１１に記載された発振回路ＯＣが用いられ
る。一例として本実施形態では、半導体装置２００にＤＲＡＭ装置を適応し、ＤＲＡＭ装
置のリフレッシュ動作の制御に実施形態１乃至１１に記載された発振回路ＯＣが用いられ
る。尚、温度や光量などの物理量に応じてクロック周波数を変えたほうが好ましい半導体
装置２００全般に実施形態１乃至１１に記載された発振回路ＯＣを適応できる。
【０１５４】
ＤＲＡＭ装置では、メモリーセルの性質上、データを長期間保持するためには、必ず、
リフレッシュ動作が必要になる。通常、リフレッシュ動作は、メモリーセルアレイＭＣＡ
の行毎（ワード線毎）に行われ、一回のリフレッシュ動作で一行内のメモリーセルのデー
タがセンスアンプによりリフレッシュされる。今、メモリーセルアレイＭＣＡのメモリー
容量をｎビット、一回のリフレッシュ動作でリフレッシュされるメモリーセルの個数をｍ
個、リフレッシュ間隔（リフレッシュ周期）をτR秒とすると、単位時間当たりのリフレ
ッシュ動作の回数ＮRは、ＮR＝ｎ／（ｍτR）となる。リフレッシュ動作で費やされる全
消費電流を低減させる為には、単位時間当たりのリフレッシュ動作の回数ＮRを減らせば
良いので、リフレッシュ間隔τRを長くする事が求められる。この様に、リフレッシュ間
隔τRは、メモリーセルのデータ維持特性（ポーズリフレッシュ特性）の許す範囲におい
て、出来る限り長くなる様に制御されるのが、低消費電力の観点等から、好ましい。
【０１５５】
ところで、ポーズリフレッシュ特性には温度依存性がある。ＤＲＡＭ装置のメモリーセ
ルでは、高温程、ポーズ時間τP（不良ビット発生までの時間、データ寿命）が短く、低
温程、ポーズ時間τPが長い。その為に、従来のＤＲＡＭ装置に於けるリフレッシュ間隔
τRは、使用が保証されている環境温度の最高温度（保証最高温度）時に於けるポーズ時
間τPを基準に設定されていた。即ち、従来のＤＲＡＭ装置に於けるリフレッシュ間隔τR
は、温度に係わらず一定とされていた。ＤＲＡＭ装置が使用される多くの場合、その環境
温度は保証最高温度よりも低い。言い換えると、保証最高温度より低い環境温度で使用さ
れる多くの場合、ポーズ時間τPに比べて、リフレッシュ間隔は著しく短くなっており、
余分なリフレッシュ動作が繰り返されていた。これが、ＤＲＡＭ装置の消費電力を高くし
ている一因であった。
【０１５６】
これに対して、本実施形態の半導体装置２００では、温度に応じて自動的にリフレッシ
ュ間隔が調整されるので、過剰なリフレッシュ動作に伴う無駄な消費電力を削減する事が
可能となる。以下、これを、図面を参照して、説明する。
【０１５７】
図２１は、本実施形態の半導体装置２００の全体の構成を示すブロック図である。図２
１に示す様に、半導体装置２００は、集積回路ＩＣと可変クロック生成回路ＶＣＧとを有
する。半導体装置２００がＤＲＡＭ装置の場合、ＤＲＡＭ装置は、ＤＲＡＭコア回路１１
と、リフレッシュ動作を制御するリフレッシュ制御回路１２と、リフレッシュ制御回路１
２に基準信号１３ａを供給するセルフリフレッシュタイマー回路１３と、外部からのコマ
ンドを解析するコマンドデコーダー回路１４と、を備えている。これらの内で、セルフリ
フレッシュタイマー回路１３が可変クロック生成回路ＶＣＧに相当し、それ以外の回路が
集積回路ＩＣに相当する。ＤＲＡＭコア回路１１は、更に、メモリーセルが多数配列され
たメモリーセルアレイＭＣＡと、メモリーセルアレイＭＣＡ内の一行分のメモリーセルを
選択するワード線選択回路ＷＳＣ（行デコーダー）、メモリーセルアレイＭＣＡの一列を
選択するビット線選択回路ＢＳＣ（列デコーダー）、選択されたメモリーセルから出力さ
れる微小信号（データ）を増幅／複合するセンスアンプ回路ＳＡ等を含んでいる。
【０１５８】
メモリーセルには、メモリーセルを選択する選択トランジスターとデータを記憶する記
憶容量とが含まれている。選択トランジスターのゲートはワード線に電気的に接続され、
ソースとドレインとの一方はビット線に電気的に接続され、ソースとドレインとの他方は
記憶容量を構成する第一電極に電気的に接続されている。記憶容量は第一電極と第二電極
と誘電体膜とを含み、第一電極と第二電極との間に誘電体膜が挟まれている。第二電極は
第一電位Ｖ1（ＶSS）等の固定電位が供給される電源線に電気的に接続されている。
【０１５９】
可変クロック生成回路ＶＣＧ（本実施形態ではセルフリフレッシュタイマー回路１３）
は、実施形態１乃至１１にて詳述した発振回路ＯＣ（以降、特別に断らない限り、「発振
回路ＯＣ」と記載された場合、実施形態１乃至１１にて詳述した発振回路ＯＣを意味する
）を含み、必要に応じて、出力バッファー回路やカウンター回路、レジスター回路、分周
回路等を更に含んでいても良い。この結果、可変クロック生成回路ＶＣＧは対象とする物
理量（温度や光量）に周波数が正相関となるクロック信号（可変クロック信号と称する）
を生成する。具体的には、対象とする物理量が大きければ（高温や明るい状態では）、可
変クロック信号の周波数は大きく、対象とする物理量が小さければ（低温や暗い状態では
）、可変クロック信号の周波数は小さくなり、可変クロック信号の周波数は対象とする物
理量に対して、正の相関関係を有する様になる。可変クロック信号（本実施形態では基準
信号１３ａ）としては、発振回路ＯＣが生成する交番信号をそのまま用いても良いし、或
いは、発振回路ＯＣが生成する交番信号が所定の数だけ数えられる度に論理１に相当する
信号（例えば、Ｈｉｇｈ）と論理０に相当する信号（例えば、Ｌｏｗ）とが切り替わる交
番信号としても良いし、更には、発振回路ＯＣが生成する交番信号が所定の数だけ数えら
れる度に論理１に相当する信号（例えば、Ｈｉｇｈ）をパルス的に短時間出力し、その他
の期間は論理０に相当する信号（例えば、Ｌｏｗ）を出力する信号としても良い。
【０１６０】
ＤＲＡＭコア回路１１及びリフレッシュ制御回路１２の動作は、コマンドデコーダー回
路１４の出力によって制御される。例えば、外部からセルフリフレッシュコマンドが発行
されると、コマンドデコーダー回路１４はこれを検出し、ＤＲＡＭコア回路１１及びリフ
レッシュ制御回路１２に対してセルフリフレッシュ動作をさせる。セルフリフレッシュ動
作が開始されると、リフレッシュ制御回路１２は、可変クロック生成回路ＶＣＧ（本実施
形態ではセルフリフレッシュタイマー回路１３）からの出力である可変クロック信号（本
実施形態では基準信号１３ａ）に基づいて、ＤＲＡＭコア回路１１にリフレッシュ動作を
実行する信号を供給する。具体的には、ワード線選択回路ＷＳＣに対してワード線を一行
ずつ選択させる信号を供給すると共に、一行のワード線が選択されている期間に、センス
アンプ回路ＳＡに対して、メモリーセルに記憶されているデータを読み出し、再書き込み
させる信号を供給する。こうして、ＤＲＡＭコア回路１１に含まれるメモリーセルは順次
リフレッシュされる。
【０１６１】
セルフリフレッシュタイマー回路１３は、空間的にはＤＲＡＭコア回路１１の近傍に配
置され、ＤＲＡＭコア回路１１の温度に応じて周期が変化する基準信号１３ａを生成し、
これをリフレッシュ制御回路１２に供給する。発振回路ＯＣが生成する交番信号の周期は
温度に対して正相関で連続的に変化するので、基準信号１３ａの周期も温度に対して正相
関で連続的に変化し、その結果、リフレッシュ制御回路１２が制御するセルフリフレッシ
ュ動作の周期も温度に対して正相関で連続的に変化する。
【０１６２】
図２２は、ＤＲＡＭ装置のリフレッシュ動作周期を説明する図である。メモリーセルに
含まれる選択トランジスターのオフ電流は、ショックレイ・リード・ホール生成やプール
フレンケル効果を伴うフォノン・アシステッド・トンネリングにより、ドレイン端に形成
される空乏領域にて電子・正孔対の生成が行われる事が生成原理となる。このオフ電流の
生成原理は実施形態１乃至１１で説明した計測電流の生成原理と同じである。ポーズ時間
τPとは、記憶容量の電荷が選択トランジスターのオフ電流で漏れても、データが正しい
状態を維持している期間であるので、第一遅延回路ＤＣ１及び第二遅延回路ＤＣ２に於け
る遷移時間τ1とポーズ時間τPとは比例関係にある。
【０１６３】
即ち、温度が高くてポーズ時間τPが短い際には第一遅延回路ＤＣ１及び第二遅延回路
ＤＣ２に於ける遷移時間τ1も短く、温度が低くてポーズ時間τPが長い際には第一遅延回
路ＤＣ１及び第二遅延回路ＤＣ２に於ける遷移時間τ1も長くなる。従って、発振回路Ｏ
Ｃからの交番信号を基準にして、リフレッシュ動作を行うと、複雑な回路やルックアップ
テーブルなどを用いる事なく、リフレッシュ間隔τRを自動的に温度に応じて適切に調整
する事が可能となる。図２２はこの事を示しており、ポーズ時間と、発振回路ＯＣが発振
する交番信号の周期を元にしたリフレッシュ間隔τRとが、温度に対してどの様に変化す
るかを示している。図２２に対する条件は以下の通りである。
電源電圧：  ＶDD＝１．８Ｖ、ＶSS＝０Ｖ。
メモリーセル：  ＷT＝０．３μｍ、ＣMC＝２５ｆＦ。
発振回路ＯＣ：実施形態１に示す発振回路ＯＣでインバーター回路ＩＶＴの数４３（α
＝２１）、回路を構成するトランジスターのゲート絶縁膜厚＝６ｎｍ、第１インバーター
回路ＩＶＴ１と第２インバーター回路ＩＶＴ２を構成するトランジスターサイズＬ／Ｗ＝
０．１μｍ／０．１μｍ、第３インバーター回路ＩＶＴ３から第４３インバーター回路Ｉ
ＶＴ４３を構成するトランジスターサイズＬ／Ｗ＝４０μｍ／４０μｍ。
リフレッシュ間隔τR：発振回路ＯＣからの交番信号を８６７周期カウントする毎にリ
フレッシュ動作を行う。
保証最低温度０℃にて：τP＝１０９ｓ、τR＝１．４ｓ。
保証最高温度８０℃にて：τP＝０．１５７ｓ、τR＝０．１２５ｓ。
【０１６４】
従来は、保証最高温度に於けるポーズ時間τP（この例では１５７ミリ秒）を基準にし
て、保証温度内では温度に係わらず１２５ミリ秒毎にリフレッシュ動作を行っていた。こ
れに対して、本実施形態の半導体装置２００では、発振回路ＯＣからの交番信号を所定回
数（この例では８６７回）カウントする度にリフレッシュ動作を行うとの単純な系で、リ
フレッシュ間隔τRを低温では長くなる様に自動的に調整する事が可能となっている。こ
の為に、低温での過剰なリフレッシュ動作を減らす事ができ、半導体装置２００の消費電
力を削減する事が可能となっている。この様に、本実施形態の半導体装置２００では、温
度等の物理量に応じて、リフレッシュ間隔τRなどの基準信号を容易に変える事ができ、
簡単な構成で、半導体装置２００の低消費電力を実現する事ができる。
【０１６５】
（実施形態１３）
「電気光学装置」
図２３は、実施形態１３に係わる電気光学装置の回路ブロック図である。以下、図２３
を参照して、実施形態１乃至１１にて説明した発振回路ＯＣ又は計測装置１００を備えた
電気光学装置３００を説明する。尚、実施形態１乃至１１と同一の構成部位については、
同一の番号を附し、重複する説明は省略する。
【０１６６】
本実施形態は、電気光学装置３００に係わり、ここでは液晶装置を例に取り説明する。
本実施形態に係わる電気光学装置３００は、実施形態１乃至１１に記載の発振回路ＯＣを
備えている。電気光学装置３００とは電気信号に応じて表示を変え得る装置であり、具体
的には液晶装置や有機ＥＬ装置、電気泳動装置などである。これらの電気光学装置３００
は薄膜トランジスターを用いた回路基板を有し、電気光学装置３００の性能は、多くの場
合、温度依存性を示す。まず、薄膜トランジスターその物が温度依存性を示すので、回路
基板の動作も温度依存性を示す事になる。更に、液晶装置では液晶の粘度が温度依存性を
示し、有機ＥＬ装置では発光層におけるエキシトンの寿命が温度依存性を示し、電気泳動
装置では電気泳動材料の泳動性が温度依存性を示す。即ち、電気光学装置３００で使用さ
れる液晶材料や有機ＥＬ材料、電気泳動材料などの電気光学材料が温度依存性を示し、こ
れらを制御する回路基板も温度依存性を示している。こうした事から、電気光学装置３０
０の性能は、温度依存性を示す事になる。
【０１６７】
その一方で、電気光学装置３００の温度は使用状態に応じて大きく変わり得る。例えば
、プロジェクター２１００（図２４参照）に使用される液晶装置では、光源から強い光が
液晶装置に照射されるので、プロジェクター２１００を使用し始めた直後と暫く使用して
からとでは、液晶装置の温度は大きく異なる。同様に、有機ＥＬ装置では、電流駆動であ
る為に発熱は避けられず、矢張り、有機ＥＬ装置を使用し始めた直後と暫く使用してから
とでは、有機ＥＬ装置の温度は異なって来る。又、電気泳動装置は携帯用電子書籍として
使用される場合が多いので、使用環境は−２０℃の低温から、夏に車中で放置された際の
８０℃へと大きく変化する。
【０１６８】
この様に温度依存性を示す電気光学装置３００の温度は、使用状況に応じて大きく異な
るので、電気光学装置３００の使用時に温度を計測し、その温度に適する様に電気光学装
置３００を駆動する事が好ましい。こうする事で、いかなる温度状態であっても、電気光
学装置３００の性能を可能な範囲で最大に発揮させる事ができるからである。又、これら
の電気光学装置３００は薄膜トランジスターを構成要件とする回路基板を有している。従
って、電気光学装置３００の回路基板を製造する際に発振回路ＯＣも一緒にその回路基板
に作り込むと、特別な工程を経る必要がなく、容易に発振回路ＯＣも形成される。具体的
には、図２３に示す様に、複数の画素からなる表示領域３４の外側に、発振回路ＯＣを少
なくとも一つ配置する。例えば、表示領域３４の外周に設けられるダミー画素の一部を発
振回路セルＯＣＣで置き換えても良いし、以下に説明する様に表示領域３４の外側に発振
回路ＯＣを設けても良い。こうすると電気光学装置３００の外部に温度計を別途設置する
場合に比べて、電気光学装置３００その物を直接温度計測できる事になり、電気光学装置
３００の温度を極めて正確に計測できる。又、表示領域３４をなす画素と発振回路ＯＣと
を同じ工程で製造できるので、新たな製造工程を付加する必要もなくなる。この様に、温
度や光量などの物理量に応じて電気光学装置３００の制御を変えたほうが好ましい場合に
、実施形態１乃至１１に記載された発振回路ＯＣを電気光学装置３００に備え、発振回路
ＯＣからの発振周波数を元にして、電気光学装置３００が制御される。以下、液晶装置を
一例に取り、これを説明する。
【０１６９】
図２３に示す様に、電気光学装置３００は、薄膜トランジスターを画素のスイッチング
素子として用いたアクティブマトリックス方式の電気光学装置３００である。電気光学装
置３００は表示領域３４と信号線駆動回路３６と走査線駆動回路３８と発振回路ＯＣと駆
動制御回路３３とを少なくとも備えている。
【０１７０】
表示領域３４内には、画素３５がマトリックス状に設けられている。画素３５は、交差
する走査線１６と信号線１７とによって特定される領域で、各画素３５には、画素電極４
２と画素トランジスター４６とが配置されている。表示領域３４の外側の領域には、信号
線駆動回路３６及び走査線駆動回路３８が形成されている。信号線駆動回路３６及び走査
線駆動回路３８は表示領域３４に隣り合う二辺に沿ってそれぞれ形成されている。発振回
路ＯＣは表示領域３４に隣接する場所に薄膜トランジスターにて形成され、表示領域３４
付近の温度を計測する。
【０１７１】
画素トランジスター４６は、画素電極４２へ通電制御を行うスイッチング素子である。
画素トランジスター４６のソースとドレインとの一方は、信号線１７に電気的に接続され
、ソースとドレインとの他方は、画素電極４２に電気的に接続されている。各信号線１７
には、信号線駆動回路３６から画像信号が供給される。又、画素トランジスター４６のゲ
ートは、走査線１６に電気的に接続されている。走査線１６には、走査線駆動回路３８か
ら所定のタイミングでパルス的に走査信号が供給される。
【０１７２】
走査線１６に供給された走査信号に応じて、スイッチング素子である画素トランジスタ
ー４６が一定期間だけオン状態となる事で、信号線１７に供給された画像信号が、画素電
極４２に書き込まれ、表示を行う。本実施形態では、電気光学装置３００が液晶装置であ
るので、画素電極４２と共通電極２７との間に液晶材料が挟持されており、画素電極４２
と共通電極２７との間に発生する電界で液晶層１５の光の透過率が変調される。電気光学
装置３００が電気泳動装置であれば、画素電極４２と共通電極２７との間に電気泳動材料
が挟持されており、画素電極４２と共通電極２７との間に発生する電界で電気泳動材料の
反射率が変調される。又、電気光学装置３００が有機ＥＬ装置であれば、画素トランジス
ター４６のソースとドレインとの他方が、不図示の駆動トランジスターのゲートに電気的
に接続されており、駆動トランジスターが画素電極４２（例えばアノード）と共通電極２
７（例えばカソード）との間に発生する電流を制御する。有機ＥＬ材料は画素電極４２（
例えばアノード）と共通電極２７（例えばカソード）との間に挟持されているのでこれに
より、有機ＥＬ材料の発光輝度が変調される。
【０１７３】
電気光学装置３００では、使用中にその温度が変化する場合がある。例えば、後述する
様に電気光学装置３００がプロジェクター２１００に用いられると、光源２１０２（図２
４参照）からの強い光で熱せられ、次第二温度が上昇して行く。液晶材料の様な電気光学
材料は一般に温度変化に伴い、その物性が変化する。例えば、液晶材料の場合、温度が上
昇すると、粘度が低下し、応答速度が速くなる。こうした電気光学材料の物性変化に応じ
て、信号線駆動回路３６や走査線駆動回路３８が画素３５に提供する信号も変化させる事
が好ましい。本実施形態の電気光学装置３００では、温度に応じて周期が変化する交番信
号３３ａを発振回路ＯＣが生成し、これを駆動制御回路３３に供給する。駆動制御回路３
３は交番信号３３ａを用いて、信号線駆動回路３６に信号線用駆動信号３３ｂを供給し、
走査線駆動回路３８に走査線用駆動信号３３ｃを供給する。信号線用駆動信号３３ｂや走
査線用駆動信号３３ｃは発振回路ＯＣにて計測された温度に適した駆動信号とされる。こ
の様に、電気光学装置３００の性能に影響を与える物理量（温度や光量）が正確に計測さ
れ、計測結果に応じて電気光学装置３００の駆動条件は変更される。それ故に、電気光学
装置３００の表示は正しく制御される事になる。
【０１７４】
本実施形態に記載の電気光学装置３００によると、電気光学装置３００を使用しながら
その温度を直接計測できるので、温度に応じた制御ができ、その結果、電気光学装置３０
０は優れた表示性能を示す事になる。又、その為に、新たな製造工程を付加する必要もな
く、電気光学装置３００の外部に別途温度計を設置する必要もなくなり、経済合理的であ
ると共に外観上や取り扱い上の自由度が増すとの効果が得られる。
【０１７５】
（実施形態１４）
「電子機器」
図２４は、実施形態１４に係わる電子機器の一例を説明した図である。以下、図２４を
参照して、実施形態１乃至１１にて説明した計測装置１００、又は実施形態１２にて説明
した半導体装置２００、又は、実施形態１３にて説明した電気光学装置３００を備えた電
子機器を説明する。尚、実施形態１乃至１３と同一の構成部位については、同一の番号を
附し、重複する説明は省略する。
【０１７６】
本実施形態は電子機器に係わる。電子機器は、実施形態１乃至１１にて説明した計測装
置１００、又は実施形態１２にて説明した半導体装置２００、又は、実施形態１３にて説
明した電気光学装置３００を備えている。次に、図２４を参照して、本実施形態に係る電
子機器の一例としてプロジェクターを説明する。
【０１７７】
図２４は、三板式プロジェクターの構成を示す平面図である。プロジェクター２１００
において、超高圧水銀ランプで構成される光源２１０２から出射された光は、内部に配置
された３枚のミラー２１０６及び２枚のダイクロイックミラー２１０８によって赤（Ｒ）
、緑（Ｇ）、青（Ｂ）の三原色の光に分離され、各原色に対応する液晶装置３００Ｒ、３
００Ｇ及び３００Ｂに導かれる。尚、青色の光は、他の赤色や緑色と比較すると、光路が
長いので、その損失を防ぐ為に、入射レンズ２１２２、リレーレンズ２１２３及び出射レ
ンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。液晶装置３００Ｒ、３
００Ｇ及び３００Ｂは実施形態１３にて説明した電気光学装置３００である。
【０１７８】
液晶装置３００Ｒ、３００Ｇ及び３００Ｂは、外部装置（図示省略）から供給される赤
、緑、青の各色に対応する画像信号に応じて、それぞれの駆動制御回路３３にて信号線用
駆動信号３３ｂや走査線用駆動信号３３ｃを温度に応じて形成し、画像表示を行う。
【０１７９】
液晶装置３００Ｒ、３００Ｇ、３００Ｂによってそれぞれ変調された光は、ダイクロイ
ックプリズム２１１２に三方向から入射する。そして、このダイクロイックプリズム２１
１２において、赤色及び青色の光は９０度に屈折される一方、緑色の光は直進する。ダイ
クロイックプリズム２１１２において合成されたカラー画像を表す光は、レンズユニット
２１１４によって拡大投射され、スクリーン２１２０上にフルカラー画像が表示される。
【０１８０】
尚、液晶装置３００Ｒ、３００Ｂの透過像がダイクロイックプリズム２１１２により反
射した後に投射されるのに対し、液晶装置３００Ｇの透過像はそのまま投射されるため、
液晶装置３００Ｒ、３００Ｂにより形成される画像と、液晶装置３００Ｇにより形成され
る画像とが左右反転の関係になる様に設定されている。
【０１８１】
本実施形態のプロジェクター２１００は、上述の液晶装置３００Ｒ、３００Ｇ、３００
Ｂが用いられているので、明るく高精細で画像品位の高いフルカラー画像を投射する事が
できる。
【０１８２】
電子機器としては、図２４を参照して説明したプロジェクターの他にも、リアプロジェ
クション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピ
ューター、タブレット端末、ビデオカメラのモニター、カーナビゲーション装置、ページ
ャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ
端末、ディジタルスチルカメラなどが挙げられる。そして、これらの電子機器に対しても
、実施形態１乃至１１にて説明した計測装置１００、又は実施形態１２にて説明した半導
体装置２００、又は、実施形態１３にて説明した電気光学装置３００を適応させる事がで
きる。
【０１８３】
尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良な
どを加えることが可能である。
【符号の説明】
【０１８４】
２…基板、３…計測領域、４…出力回路、１１…ＤＲＡＭコア回路、１２…リフレッシ
ュ制御回路、１３…セルフリフレッシュタイマー回路、１３ａ…基準信号、１４…コマン
ドデコーダー回路、１５…液晶層、１６…走査線、１７…信号線、２７…共通電極、３３
…駆動制御回路、３３ａ…交番信号、３３ｂ…信号線用駆動信号、３３ｃ…走査線用駆動
信号、３４…表示領域、３５…画素、３６…信号線駆動回路、３８…走査線駆動回路、４
２…画素電極、４６…画素トランジスター、５１…第一選択回路、５２…第一処理回路、
６１…第二選択回路、６２…第二処理回路、１００…計測装置、２００…半導体装置、３
００…電気光学装置、３００Ｒ…液晶装置、３００Ｇ…液晶装置、３００Ｂ…液晶装置、
２１００…プロジェクター、２１０２…光源、２１０６…ミラー、２１０８…ダイクロイ
ックミラー、２１１２…ダイクロイックプリズム、２１１４…レンズユニット、２１２０
…スクリーン、２１２１…リレーレンズ系、２１２２…入射レンズ、２１２３…リレーレ
ンズ、２１２４…出射レンズ、ＤＣ１…第一遅延回路、ＤＣ２…第二遅延回路、ＤＢＮ…
Ｎ型遅延バッファー回路、ＤＢＰ…Ｐ型遅延バッファー回路、ＤＩＮ…Ｎ型遅延インバー
ター回路、ＤＩＰ…Ｐ型遅延インバーター回路、ＩＶＴ…インバーター回路、ＭＥ…計測
素子、ＯＣ…発振回路、ＯＣＣ…発振回路セル、ＴＮ…Ｎ型トランジスター、ＴＰ…Ｐ型
トランジスター。
【図１】
2015198320.tif 000003
【図２】
2015198320.tif 000004
【図３】
2015198320.tif 000005
【図４】
2015198320.tif 000006
【図５】
2015198320.tif 000007
【図６】
2015198320.tif 000008
【図７】
2015198320.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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