(57)【要約】      （修正有）【課題】電源回路における駆動制御回路内のトランジスタのゲート耐圧が入力電圧より低くても、デッドタイムを最適化できるようにする。【解決手段】入力電圧が供給される配線と基準電位が供給される配線の間に直列に接続された第１及び第２のトランジスタＭＴＲ１，ＭＴＲ２と、負荷回路に対する出力電圧に基づいて生成されたパルス幅変調信号に応じて、第１及び第２のトランジスタを交互にオンさせる駆動制御回路３１，３２とを有し、駆動制御回路は、第１及び第２のトランジスタの他方をオフさせた後、駆動制御回路の電源電圧が供給される配線に抵抗を介して接続されたトリプルウェル構造の第１又は第２のトランジスタのＮウェルの電位がしきい値よりも低くなったことで、両方のトランジスタがオフであることを検出し、第１及び第２のトランジスタの一方をオンさせる。【選択図】図３
2015228717.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調信号を生成する信号発生回路と、
前記パルス幅変調信号に応じて、第１の電圧が供給される配線と基準電位が供給される配線の間に直列に接続された第１のトランジスタ及び第２のトランジスタを交互にオンさせる駆動制御回路とを有し、
前記第１のトランジスタ又は前記第２のトランジスタの少なくとも一方は、Ｎウェル内に形成されたＰウェルに形成され、前記Ｐウェルにソース又はドレインとなるＮ型拡散層が形成されており、
前記Ｎウェルは、前記第１の電圧より低い第２の電圧が供給された配線に抵抗を介して接続され、
前記駆動制御回路は、前記第１のトランジスタ及び前記第２のトランジスタの他方をオフさせた後、前記第１のトランジスタ又は前記第２のトランジスタの前記Ｎウェルの電位がしきい値よりも低くなったことを検出したとき、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせる第１の駆動回路を有することを特徴とする制御回路。
【請求項２】
前記駆動制御回路は、前記パルス幅変調信号を遅延させた信号により前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせる第２の駆動回路を有し、
前記第１の駆動回路及び前記第２の駆動回路の少なくとも一方が、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせることを示した場合に、前記一方のトランジスタをオンさせることを特徴とする請求項１記載の制御回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれに対する前記第２の
駆動回路を有することを特徴とする請求項２記載の制御回路。
【請求項４】
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれに対する前記第１の
駆動回路を有することを特徴とする請求項１〜３の何れか１項に記載の制御回路。
【請求項５】
入力電圧が供給される配線と基準電位が供給される配線の間に直列に接続され、負荷回路に電流を供給する第１のトランジスタ及び第２のトランジスタと、
前記負荷回路に対する出力電圧に基づいてパルス幅変調信号を生成する信号発生回路と、
前記パルス幅変調信号に応じて、前記第１のトランジスタ及び前記第２のトランジスタを交互にオンさせる駆動制御回路とを有し、
前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一方は、Ｎウェル内に形成されたＰウェルに形成され、前記Ｐウェルにソース又はドレインとなるＮ型拡散層が形成されており、
前記Ｎウェルは前記入力電圧より低い第１の電圧が供給される配線に抵抗を介して接続され、
前記駆動制御回路は、前記第１のトランジスタ及び前記第２のトランジスタの他方をオフさせる後で、前記Ｎウェルの電位がしきい値よりも低くなったことを検出したとき、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせることを特徴とする電源回路。
【請求項６】
前記第１のトランジスタ及び前記第２のトランジスタの接続点と前記負荷回路との間に配されたコイルを有することを特徴とする請求項５記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路及び電源回路に関する。
【背景技術】
【０００２】
同期整流方式のＤＣ−ＤＣコンバータは、入力電圧を基に所定の出力電圧を負荷回路に供給する電源回路である。同期整流方式のＤＣ−ＤＣコンバータは、例えば図１０（Ａ）に示すように、入力電圧ＶＣＣが供給される配線と基準電位（例えばグランド電位）が供給される配線の間に直列に接続され、負荷回路に電流を供給する第１及び第２のトランジスタ（ＮＭＯＳトランジスタ）ＭＴＲ１、ＭＴＲ２と、トランジスタＭＴＲ１、ＭＴＲ２をオンオフ制御する駆動制御回路１０１とを有する。ダイオードＤ１、Ｄ２は、トランジスタＭＴＲ１、ＭＴＲ２の寄生ダイオードである。駆動制御回路１０１が、出力電圧に応じたＰＷＭ（Pulse Width Modulation）信号に基づいて、トランジスタＭＴＲ１、ＭＴＲ２を交互にオンさせることで、所定の出力電圧が負荷回路に供給される。
【０００３】
例えば、図１０（Ａ）に示すように、第１のトランジスタＭＴＲ１がオンし、第２のトランジスタＭＴＲ２がオフすると、ノードＰＡは入力電圧ＶＣＣに接続され、第１のトランジスタＭＴＲ１及びコイルＬ１を介して入力電圧ＶＣＣより負荷回路に電流が供給される（状態Ａ）。また、例えば、図１０（Ｂ）に示すように、第１のトランジスタＭＴＲ１がオフし、第２のトランジスタＭＴＲ２がオンすると、ノードＰＡは基準電位に接続され、第２のトランジスタＭＴＲ２及びコイルＬ１を介して基準電位より負荷回路に電流が供給される（状態Ｂ）。図１０（Ａ）に示した状態Ａと図１０（Ｂ）に示した状態Ｂとの切り替えを行うことで、所定の出力電圧が負荷回路に供給される。
【０００４】
ここで、状態Ａから状態Ｂへ或いは状態Ｂから状態Ａへの切り替えにおいて、一方のトランジスタがオンからオフに切り替わるのが、他方のトランジスタがオフからオンに切り替わるよりも遅れると、図１０（Ｃ）に示すようにトランジスタＭＴＲ１、ＭＴＲ２がともにオンしてしまう。トランジスタＭＴＲ１、ＭＴＲ２が同時にオンすると、入力電圧ＶＣＣと基準電位との間が短絡され、トランジスタＭＴＲ１、ＭＴＲ２を介して貫通電流が流れる。そこで、状態Ａと状態Ｂ間の切り替えを行う際に、デッドタイムと呼ばれる期間を設け、図１０（Ｄ）に示すようにトランジスタＭＴＲ１、ＭＴＲ２をともにオフする（状態Ｃ）。状態Ａ→状態Ｃ→状態Ｂ→状態Ｃ→状態Ａ→状態Ｃ→・・・と順に切り替えることで、トランジスタＭＴＲ１、ＭＴＲ２が同時にオンしてしまうことを防止している。
【０００５】
デッドタイムにおいては、図１０（Ｄ）に示した状態Ｃのように、トランジスタＭＴＲ１、ＭＴＲ２はともにオフしている。しかし、負荷回路側にコイルＬ１を有し、電流を供給する同期整流方式のＤＣ−ＤＣコンバータでは、状態Ａ又は状態Ｂから状態Ｃへ切り替えたとき、コイルＬ１の特性により前の状態（状態Ａ又は状態Ｂ）と同じ電流を流そうとする。このとき、すなわち状態Ｃでは、第２のトランジスタＭＴＲ２のバックゲート−ドレイン間の寄生ダイオードＤ２を介して基準電位よりノードＰＡへ電流が供給される。
【０００６】
また、第２のトランジスタＭＴＲ２が、図１１（Ｂ）に断面を示すようにトリプルウェル構造である場合には、Ｎウェル１１５、Ｐウェル（バックゲート）１１４、ドレインであるＮ型領域（Ｎ型拡散層）１１３により寄生のＮＰＮトランジスタＴＲ２が形成される。１１１はゲートであり、１１２はソースである。図１１（Ａ）に示すようにデッドタイムにおいては、第２のトランジスタＭＴＲ２の寄生ダイオードＤ２を介して基準電位よりノードＰＡへ電流が供給され、ノードＰＡ（ドレイン１１３）の電位が基準電位よりも低い電位となると、ＮＰＮトランジスタＴＲ２を介して、Ｎウェル１１５が接続される入力電圧ＶＣＣよりノードＰＡへ電流が供給される。
【０００７】
フライホイールダイオードとして作用するショットキーバリアダイオードが何らかの原因によりオープン状態になったことを検知トランジスタが検知すると、ＤＣ−ＤＣコンバータのトランジスタに駆動信号が供給されるのを停止して、ＤＣ−ＤＣコンバータが劣化又は破壊されないようにするＤＣ−ＤＣコンバータが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−８３１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述した同期整流方式のＤＣ−ＤＣコンバータにおいて、第２のトランジスタＭＴＲ２のオン抵抗は、寄生ダイオードＤ２の抵抗成分よりも十分に小さい。したがって、図１０（Ｂ）に示した状態Ｂよりも図１０（Ｄ）に示した状態Ｃの方が電力損失は大きいので、状態Ｃとする期間、すなわちデッドタイムは短い方が好ましい。しかし、デッドタイムを短くしすぎると、図１０（Ｃ）に示した状態となり貫通電流が流れてしまうおそれがある。
【００１０】
この対策の一例として、図１２に示すようにノードＰＡの電位、すなわち出力電圧を検出することで、デッドタイムを最適化する方法が提案されている。図１２に示す論理和演算回路（ＡＮＤ回路）１２１及びインバータ１２２、１２３、１２４、１２５は、駆動制御回路１０１に設けられる。ＡＮＤ回路１２１には、第２のトランジスタＭＴＲ２をオンするときにローレベルとなるＰＷＭ信号ＰＷＭＣＳがインバータ１２２を介して入力されるとともに、ノードＰＡの電位（出力電圧）がインバータ１２３を介して入力される。ＡＮＤ回路１２１の出力は、直列接続された２つのインバータ１２４、１２５を介して第２のトランジスタＭＴＲ２のゲートに供給される。
【００１１】
第１のトランジスタＭＴＲ１をオンからオフに切り替えて第２のトランジスタＭＴＲ２をオンするとき、ノードＰＡの電位（出力電圧）がローレベルに相当する電位になるまでは、ＡＮＤ回路１２１の出力は、ＰＷＭ信号ＰＷＭＣＳにかかわらずローレベル（以下、“Ｌ”とも記す）に維持される。したがって、ノードＰＡの電位（出力電圧）がローレベルに相当する電位になるまでは、ＰＷＭ信号ＰＷＭＣＳが“Ｌ”になっても、第２のトランジスタＭＴＲ２はオンしない。
【００１２】
そして、ノードＰＡの電位（出力電圧）がローレベルに相当する電位まで低下すると、ＡＮＤ回路１２１の出力は、ＰＷＭ信号ＰＷＭＣＳと同じ論理レベルとなる。したがって、ＰＷＭ信号ＰＷＭＣＳが“Ｌ”であれば、第２のトランジスタＭＴＲ２はオンする。このようにして、ノードＰＡの電位（出力電圧）がローレベルに相当する電位に低下するまで、第２のトランジスタＭＴＲ２がオンするのを遅延させ、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフする時間を最適化している。
【００１３】
しかしながら、図１２に示した技術は、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の耐圧とノードＰＡの電位（出力電圧）を受ける駆動制御回路１０１内のトランジスタの耐圧とが同じような、入力電圧ＶＣＣと駆動制御回路１０１の電源電圧ＶＤＤとが同じもしくはほぼ同じである場合に適用でき、入力電圧ＶＣＣと駆動制御回路１０１の電源電圧ＶＤＤとが十分に異なる場合には適用することができない。これは、ノードＰＡの電位（出力電圧）を受けようとする駆動制御回路１０１内のトランジスタのゲート耐圧が、入力電圧ＶＣＣ以上でない場合には、ノードＰＡの電位（出力電圧）の検出を行うことができないためである。
【００１４】
一般的に駆動制御回路１０１には微細化により耐圧が低いトランジスタが用いられており、例えば、図１３に示すようなブートストラップ方式のＤＣ−ＤＣコンバータでは、入力電圧ＶＣＣ（例えば１０Ｖ〜４８Ｖ）と駆動制御回路１０１の電源電圧ＶＤＤ（例えば５Ｖ）とが大きく異なる。図１３に示すＤＣ−ＤＣコンバータの駆動制御回路は、遅延回路１３１、１３５、インバータ１３２、１３３、１３４、１３６、１３７、１３９、１４０、レベルシフト回路１３８、ダイオード１４１、及びコンデンサ１４２を有している。
【００１５】
ＰＷＭ信号ＰＷＭＣＳは、第１のトランジスタＭＴＲ２をオンするときにハイレベル（以下、“Ｈ”とも記す）となり、第２のトランジスタＭＴＲ２をオンするときに“Ｌ”となる。遅延回路１３１は、ＰＷＭ信号ＰＷＭＣＳがインバータ１３２を介して入力される。遅延回路１３１の出力は、直列接続された２つのインバータ１３３、１３４を介して第２のトランジスタＭＴＲ２のゲートに供給される。
【００１６】
遅延回路１３５は、直列接続された２つのインバータ１３６、１３７を介してＰＷＭ信号ＰＷＭＣＳが入力される。遅延回路１３５の出力は、レベルシフト回路１３８により基準電位を基準とする論理信号からノードＰＡの電位を基準とする論理信号とされた後、直列接続された２つのインバータ１３９、１４０を介して第１のトランジスタＭＴＲ１のゲートに供給される。ダイオード１４１は、ブートストラップダイオードであり、コンデンサ１４２は、ブートストラップコンデンサである。
【００１７】
遅延回路１３１、１３５の構成例を図１４（Ａ）に示す。図１４（Ａ）に示すように、遅延回路は、ＡＮＤ回路１５１、インバータ１５２、１５３、１５４、トランジスタ（ＰＭＯＳトランジスタ）ＴＲ１５１、トランジスタ（ＮＭＯＳトランジスタ）１５２、抵抗Ｒ１５１、及び容量Ｃ１５１を有する。
【００１８】
図１４（Ｂ）に、図１４（Ａ）に示した遅延回路の動作を示す。すなわち、入力端子ＩＮに入力される信号が“Ｌ”となって十分な時間が経過している場合、ＡＮＤ回路１５１の入力ＳＩＮＡ及びＳＩＮＢがともに“Ｌ”であり、出力端子ＯＵＴから出力される信号（ＡＮＤ回路１５１の出力）は“Ｌ”である。入力端子ＩＮに入力される信号が“Ｌ”から“Ｈ”に変化すると、ＡＮＤ回路１５１の入力ＳＩＮＡが速やかに“Ｈ”に変化するが、入力ＳＩＮＢが抵抗Ｒ１５１及び容量Ｃ１５１等により遅延されて“Ｈ”に変化するため、出力端子ＯＵＴから出力される信号（ＡＮＤ回路１５１の出力）は所定の遅延が経過した後に“Ｈ”になる。
【００１９】
入力端子ＩＮに入力される信号が“Ｈ”となって十分な時間が経過している場合、ＡＮＤ回路１５１の入力ＳＩＮＡ及びＳＩＮＢがともに“Ｈ”であり、出力端子ＯＵＴから出力される信号（ＡＮＤ回路１５１の出力）は“Ｈ”である。入力端子ＩＮに入力される信号が“Ｈ”から“Ｌ”に変化すると、ＡＮＤ回路１５１の入力ＳＩＮＡが“Ｌ”に変化し、出力端子ＯＵＴから出力される信号（ＡＮＤ回路１５１の出力）は速やかに“Ｌ”になる。
【００２０】
このように遅延回路１３１、１３５は、入力信号が“Ｌ”から“Ｈ”に変化した場合には出力信号が遅延させて“Ｌ”から“Ｈ”となり、入力信号が“Ｈ”から“Ｌ”に変化した場合には出力信号が速やかに“Ｈ”から“Ｌ”となる。したがって、図１３に示したＤＣ−ＤＣコンバータにおいて、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２は、オフからオンに切り替わるときには、ＰＷＭ信号ＰＷＭＣＳが変化してから遅延してオンに切り替わり、オンからオフに切り替わるときには、ＰＷＭ信号ＰＷＭＣＳが変化すると速やかにオフに切り替わる。このようにしてオフからオンに切り替わるのを遅延させ、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオンになることを防止している。
【００２１】
しかし、図１３に示した遅延回路を用いる構成では、素子の製造バラつき、温度変動、外部負荷要因等を考慮して、一定量の遅延時間を設けなければならず、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフする時間、すなわちデッドタイムを最適化することができない。本発明の目的は、駆動制御回路内のトランジスタのゲート耐圧が入力電圧より低くても、デッドタイムを最適化する制御回路及び電源回路を提供することにある。
【課題を解決するための手段】
【００２２】
制御回路の一態様は、パルス幅変調信号を生成する信号発生回路と、パルス幅変調信号に応じて、第１の電圧が供給される配線と基準電位が供給される配線の間に直列に接続された第１のトランジスタ及び第２のトランジスタを交互にオンさせる駆動制御回路とを有する。第１のトランジスタ又は第２のトランジスタの少なくとも一方は、Ｎウェル内に形成されたＰウェルに形成され、そのＰウェルにソース又はドレインとなるＮ型拡散層が形成されており、Ｎウェルは、第１の電圧より低い第２の電圧が供給された配線に抵抗を介して接続される。駆動制御回路は、第１のトランジスタ及び第２のトランジスタの他方をオフさせた後、第１のトランジスタ又は第２のトランジスタのＮウェルの電位がしきい値よりも低くなったことを検出したとき、第１のトランジスタ及び前記第２のトランジスタの一方をオンさせる。
【発明の効果】
【００２３】
開示の制御回路は、第１の電圧より低い第２の電圧が供給された配線に抵抗を介して接続されたＮウェルの電位により、第１のトランジスタ及び第２のトランジスタの両方がオフであることを検出して一方のトランジスタをオンさせるので、駆動制御回路内のトランジスタのゲート耐圧が第１の電圧より低くても、デッドタイムを最適化することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態における電源回路の構成例を示す図である。
【図２】第１の実施形態におけるＰＷＭ信号発生回路の構成例を示す図である。
【図３】第１の実施形態における駆動制御回路の構成例を示す図である。
【図４】第１の実施形態における電源回路の動作例を示すタイミングチャートである。
【図５】第１の実施形態における電源回路の動作を説明するための図である。
【図６】第１の実施形態における電源回路の動作例を示すタイミングチャートである。
【図７】第１の実施形態における電源回路の動作例を示すタイミングチャートである。
【図８】本発明の第２の実施形態における駆動制御回路の構成例を示す図である。
【図９】第２の実施形態における電源回路の動作例を示すタイミングチャートである。
【図１０】ＤＣ−ＤＣコンバータの動作を説明するための図である。
【図１１】ＤＣ−ＤＣコンバータのデッドタイムにおける電流経路を示す図である。
【図１２】ＤＣ−ＤＣコンバータの制御例を説明するための図である。
【図１３】ＤＣ−ＤＣコンバータの他の制御例を説明するための図である。
【図１４】遅延回路の構成例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における電源回路（同期整流方式ＤＣ−ＤＣコンバータ）の構成例を示す図である。ＰＷＭ（Pulse Width Modulation、パルス幅変調）信号発生回路１１は、フィードバック電圧（出力電圧）ＬＶＦＢに応じてＰＷＭ信号ＰＷＭＣＳを生成し出力する。駆動制御回路１２は、ＰＷＭ信号発生回路１１から出力されるＰＷＭ信号ＰＷＭＣＳ及びノードＰＢの電位ＬＶＢに基づいて、第１及び第２のトランジスタ（ＮＭＯＳトランジスタ）ＭＴＲ１、ＭＴＲ２を交互にオンさせるようオンオフ制御する。ＰＷＭ信号発生回路１１及び駆動制御回路１２には、例えば電源として電源電圧ＶＤＤが供給される。
【００２７】
第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２は、入力電圧ＶＣＣが供給される配線と基準電位（例えばグランド電位）が供給される配線の間に直列に接続され、負荷回路ＬＤ１に電流を供給する。ここで、入力電圧ＶＣＣは、電源電圧ＶＤＤより高い電圧である。第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の接続点であるノードＰＡの電圧は、コイルＬ１及び容量Ｃ１により平滑化され、直流の出力電圧となる。この出力電圧は、フィードバック電圧ＬＶＦＢとしてフィードバックされる。
【００２８】
ダイオードＤ１、Ｄ２は、それぞれ第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２のバックゲート−ドレイン間の寄生ダイオードである。また、ＮＰＮトランジスタ（バイポーラトランジスタ）ＴＲ２は、トリプルウェル構造の第２のトランジスタＭＴＲ２のＮウェル、Ｐウェル（バックゲート）、ドレインとしてのＮ型領域（Ｎ型拡散層）により形成される寄生トランジスタである。第２のトランジスタＭＴＲ２は、Ｎウェル内にＰウェルが形成され、Ｐウェルにソース又はドレインとなるＮ型拡散層が形成されたトリプルウェル構造を有している。
【００２９】
寄生ＮＰＮトランジスタＴＲ２のコレクタ（第２のトランジスタＭＴＲ２のＮウェル）は、抵抗Ｒ１を介して電源電圧ＶＤＤに接続されている。なお、第２のトランジスタＭＴＲ２のＰウェル（バックゲート）及びソースは、基準電位に接続されている。寄生ＮＰＮトランジスタＴＲ２のコレクタ（第２のトランジスタＭＴＲ２のＮウェル）と抵抗Ｒ１との接続部がノードＰＢである。
【００３０】
図１に示した第１の実施形態における電源回路において、第１のトランジスタＭＴＲ１がオンし、第２のトランジスタＭＴＲ２がオフすると（状態Ａ）、ノードＰＡは入力電圧ＶＣＣに接続され、第１のトランジスタＭＴＲ１を介して入力電圧ＶＣＣより負荷回路ＬＤ１に電流が供給される。第１のトランジスタＭＴＲ１がオフし、第２のトランジスタＭＴＲ２がオンすると（状態Ｂ）、ノードＰＡは基準電位に接続され、第２のトランジスタＭＴＲ２を介して基準電位より負荷回路ＬＤ１に電流が供給される。
【００３１】
また、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の一方がオンしている状態から第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフにすると（状態Ｃ）、すなわちデッドタイムにおいては、第２のトランジスタＭＴＲ２の寄生ダイオードＤ２を介して基準電位より負荷回路ＬＤ１に電流が供給される。さらに、デッドタイム（状態Ｃ）においては、第２のトランジスタＭＴＲ２の寄生ＮＰＮトランジスタＴＲ２を介して電源電圧ＶＤＤより負荷回路ＬＤ１に電流が供給される。
【００３２】
図１に示した第１の実施形態における電源回路は、ＰＷＭ信号発生回路１１及び駆動制御回路１２によるＰＷＭ制御によって、・・・→状態Ａ→状態Ｃ→状態Ｂ→状態Ｃ→状態Ａ→状態Ｃ→状態Ｂ→・・・と順に切り替えることで、所定の出力電圧を負荷回路ＬＤ１に供給する。また、第２のトランジスタＭＴＲ２の寄生ＮＰＮトランジスタＴＲ２に電流が流れることで、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方がオフしていることを検出して一方をオンさせることにより、デッドタイムを最適化し効率低下を改善する。
【００３３】
図２は、ＰＷＭ信号発生回路１１の構成例を示す図である。ＰＷＭ信号発生回路１１は、誤差増幅器（エラーアンプ）２１、ＰＷＭ比較器２２、抵抗Ｒ１１、Ｒ１２、Ｒ１３、及び容量Ｃ１１を有する。誤差増幅器２１は、フィードバック電圧（出力電圧）ＬＶＦＢを抵抗Ｒ１１及びＲ１２により抵抗分圧した電圧と設定電圧Ｖｒｅｆとを比較し、差に応じたレベルを有する誤差信号を出力する。ＰＷＭ比較器２２は、誤差増幅器２１から出力される誤差信号と図示しない発振器から出力される三角波信号ＳＩＧ１１とを比較してＰＷＭ信号ＰＷＭＣＳを出力する。
【００３４】
例えば、フィードバック電圧ＬＶＦＢを抵抗Ｒ１１及びＲ１２により抵抗分圧した電圧が、設定電圧Ｖｒｅｆより低くなれば第１のトランジスタＭＴＲ１をオンさせ、設定電圧Ｖｒｅｆより高くなれば第２のトランジスタＭＴＲ２をオンさせるようＰＷＭ信号ＰＷＭＣＳを出力する。以下の説明では、第１のトランジスタＭＴＲ１をオンさせる場合にＰＷＭ信号ＰＷＭＣＳをハイレベル（以下、“Ｈ”とも記す）にし、第２のトランジスタＭＴＲ２をオンさせる場合にＰＷＭ信号ＰＷＭＣＳをローレベル（以下、“Ｌ”とも記す）にするものとする。
【００３５】
図３は、駆動制御回路１２の構成例を示す図である。駆動制御回路１２は、フリップフロップ３１、３２、インバータ３３、３４、３５、３７、３８、レベルシフト回路３６、ダイオード３９、及び容量４０を有する。フリップフロップ３１は、Ｄ入力（データ入力）に“Ｈ”の固定信号（電源電圧ＶＤＤ）が入力され、ＣＫ入力（クロック入力）にインバータ３３を介してノードＰＢの電位が入力され、ＲＥＳＥＴ入力（リセット入力）にインバータ３５を介してＰＷＭ信号ＰＷＭＣＳが入力される。フリップフロップ３１のＱ出力（データ出力）は、第２のトランジスタＭＴＲ２のゲートに出力される。
【００３６】
フリップフロップ３２は、Ｄ入力に“Ｈ”の固定信号（電源電圧ＶＤＤ）が入力され、ＣＫ入力にインバータ３４を介してノードＰＢの電位が入力され、ＲＥＳＥＴ入力にＰＷＭ信号ＰＷＭＣＳが入力される。フリップフロップ３２のＱ出力は、レベルシフト回路３６に出力される。レベルシフト回路３６は、フリップフロップ３２のＱ出力を、基準電位を基準とした論理信号からノードＰＡの電位を基準とした論理信号にレベルシフトする。レベルシフト回路３６の出力は、直列接続された２つのインバータ３７、３８を介して第１のトランジスタＭＴＲ１のゲートに出力される。なお、ダイオード３９は、ブートストラップ用のダイオードであり、容量４０は、ブートストラップ用の容量である。
【００３７】
次に、動作について説明する。
まず、第２のトランジスタＭＴＲ２をオフ→オン→オフと切り替えるとき、すなわち状態Ａ→状態Ｃ→状態Ｂ→状態Ｃと切り替えるときの第２のトランジスタＭＴＲ２に係る制御について、図４を参照して説明する。図４は、第１の実施形態における電源回路の動作例を示すタイミングチャートである。
【００３８】
第２のトランジスタＭＴＲ２をオフし、第１のトランジスタＭＴＲ１をオンしている状態Ａでは、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）は“Ｈ”であるので、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）は“Ｌ”である。したがって、フリップフロップ３１は、リセットされており、Ｑ出力（ＮＤＤ）が“Ｌ”である。
【００３９】
第２のトランジスタＭＴＲ２をオンさせるために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化すると、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）が“Ｌ”から“Ｈ”に変化し、フリップフロップ３１のリセットは解除される。また、後述するように第１のトランジスタＭＴＲ１が速やかにオフして、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフすると（状態Ｃ）、図５（Ａ）及び図５（Ｂ）に電流経路を示すように、第２のトランジスタＭＴＲ２のバックゲート（Ｐウェル）５４−ドレイン５３間の寄生ダイオードＤ２を介して基準電位よりノードＰＡへ電流が供給される。また、ノードＰＡ（ドレイン５３）の電位が基準電位よりも低い電位（例えば−Ｖｆ）になり、寄生ＮＰＮトランジスタＴＲ２を介して、Ｎウェル５５に抵抗Ｒ１を介して接続される電源電圧ＶＤＤよりノードＰＡへ電流が供給される。なお、図５（Ｂ）において、５１はゲートであり、５２はソースである。
【００４０】
このように、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフすると、寄生ダイオードＤ２及び寄生ＮＰＮトランジスタＴＲ２に電流が流れ、ノードＰＡの電位が下がるとともに、ノードＰＢ（ＮＤＣ）の電位が下がる。そして、ノードＰＢ（ＮＤＣ）の電位、言い換えれば寄生ＮＰＮトランジスタＴＲ２のコレクタ電位がインバータ３３のしきい値より低くなると、フリップフロップ３１のＣＫ入力が“Ｌ”から“Ｈ”に変化する。これにより、フリップフロップ３１のＱ出力（ＮＤＤ）が“Ｈ”になり、第２のトランジスタＭＴＲ２がオンする（状態Ｂ）。第２のトランジスタＭＴＲ２がオンすると、寄生ダイオードＤ２及び寄生ＮＰＮトランジスタＴＲ２を介しての電流が流れなくなり、ノードＰＢ（ＮＤＣ）の電位が上がって“Ｈ”になる。
【００４１】
その後、第１のトランジスタＭＴＲ１をオンさせる（第２のトランジスタＭＴＲ２をオフする）ために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）が“Ｈ”から“Ｌ”に変化し、フリップフロップ３１はリセットされる。したがって、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、フリップフロップ３１のＱ出力（ＮＤＤ）は速やかに“Ｌ”になり、第２のトランジスタＭＴＲ２がオフする（状態Ｃ）。
【００４２】
次に、第１のトランジスタＭＴＲ１をオフ→オン→オフと切り替えるとき、すなわち状態Ｂ→状態Ｃ→状態Ａ→状態Ｃと切り替えるときの第１のトランジスタＭＴＲ１に係る制御について、図６を参照して説明する。図６は、第１の実施形態における電源回路の動作例を示すタイミングチャートである。
【００４３】
第１のトランジスタＭＴＲ１をオフし、第２のトランジスタＭＴＲ２をオンしている状態Ｂでは、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）は“Ｌ”であり、フリップフロップ３２のＲＥＳＥＴ入力（ＮＤＡ）は“Ｌ”である。したがって、フリップフロップ３２は、リセットされており、Ｑ出力（ＮＤＥ）が“Ｌ”であり、第１のトランジスタＭＴＲ１のゲートは“Ｌ”である。
【００４４】
第１のトランジスタＭＴＲ１をオンさせるために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、フリップフロップ３２のＲＥＳＥＴ入力（ＮＤＡ）が“Ｌ”から“Ｈ”に変化し、フリップフロップ３２のリセットは解除される。また、前述したように第２のトランジスタＭＴＲ２が速やかにオフして、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフすると（状態Ｃ）、図５（Ａ）及び図５（Ｂ）に電流経路を示したようにノードＰＡへ電流が供給され、ノードＰＡの電位が下がるとともに、ノードＰＢ（ＮＤＣ）の電位が下がる。
【００４５】
そして、ノードＰＢ（ＮＤＣ）の電位、言い換えれば寄生ＮＰＮトランジスタＴＲ２のコレクタ電位がインバータ３４のしきい値より低くなると、フリップフロップ３２のＣＫ入力が“Ｌ”から“Ｈ”に変化する。これにより、フリップフロップ３２のＱ出力（ＮＤＥ）が“Ｈ”になり、第１のトランジスタＭＴＲ１がオンする（状態Ａ）。第１のトランジスタＭＴＲ１がオンすると、第２のトランジスタＭＴＲ２の寄生ダイオードＤ２及び寄生ＮＰＮトランジスタＴＲ２を介しての電流が流れなくなり、ノードＰＢ（ＮＤＣ）の電位が上がって“Ｈ”になる。
【００４６】
その後、第２のトランジスタＭＴＲ２をオンさせる（第１のトランジスタＭＴＲ１をオフする）ために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化すると、フリップフロップ３２のＲＥＳＥＴ入力（ＮＤＡ）が“Ｈ”から“Ｌ”に変化し、フリップフロップ３２はリセットされる。したがって、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化すると、フリップフロップ３２のＱ出力（ＮＤＥ）は速やかに“Ｌ”になり、第１のトランジスタＭＴＲ１がオフする（状態Ｃ）。
【００４７】
前述した第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２に係る制御をまとめると、図７に示すようになる。第１のトランジスタＭＴＲ１の制御に係るノードＮＤＥと第２のトランジスタＭＴＲ２の制御に係るノードＮＤＤは、同時に“Ｈ”となることはなく、ともに“Ｌ”となった後に一方が“Ｈ”になるように制御されており、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフにするデッドタイムが適切に設けられている。
【００４８】
第１の実施形態によれば、第２のトランジスタＭＴＲ２の寄生ＮＰＮトランジスタＴＲ２のコレクタ（第２のトランジスタＭＴＲ２のＮウェル）の電位から第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフしたことを検出して第１又は第２のトランジスタＭＴＲ１、ＭＴＲ２をオンさせる。これにより、デッドタイムを最適化することができ、ＤＣ−ＤＣコンバータにおける効率低下を改善することができる。
【００４９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第２の実施形態における電源回路は、前述した第１の実施形態における電源回路とは、駆動制御回路１２の構成が異なる。第２の実施形態における電源回路の他の構成は、第１の実施形態と同様であるので、その説明は省略する。図８は、第２の実施形態における駆動制御回路１２の構成例を示す図である。図８において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００５０】
第２の実施形態における駆動制御回路１２は、フリップフロップ３１、３２、インバータ３３〜３５、３７、３８、レベルシフト回路３６、ダイオード３９、及び容量４０に加え、遅延回路８１、８４、インバータ８２、８５、８６、及び論理和演算回路（ＯＲ回路）８３、８７を有する。ここで、遅延回路８１、８２は、例えば図１４（Ａ）及び図１４（Ｂ）に示した遅延回路であり、入力信号が“Ｌ”から“Ｈ”に変化した場合には出力信号を遅延させて“Ｌ”から“Ｈ”にし、入力信号が“Ｈ”から“Ｌ”に変化した場合には出力信号を速やかに“Ｈ”から“Ｌ”にする。
【００５１】
遅延回路８１は、インバータ８２を介してＰＷＭ信号ＰＷＭＣＳが入力される。ＯＲ回路８３は、フリップフロップ３１のＱ出力及び遅延回路８１の出力が入力され、その演算結果を第２のトランジスタＭＴＲ２のゲートに出力する。遅延回路８４は、直列接続された２つのインバータ８５、８６を介してＰＷＭ信号ＰＷＭＣＳが入力される。ＯＲ回路８７は、フリップフロップ３２のＱ出力及び遅延回路８４の出力が入力され、その演算結果をレベルシフト回路３６に出力する。
【００５２】
第２のトランジスタＭＴＲ２をオフ→オン→オフと切り替えるとき、すなわち状態Ａ→状態Ｃ→状態Ｂ→状態Ｃと切り替えるときの第２のトランジスタＭＴＲ２に係る制御について、図９（Ａ）及び図９（Ｂ）を参照して説明する。図９（Ａ）及び図９（Ｂ）は、第２の実施形態における電源回路の動作例を示すタイミングチャートである。
【００５３】
図９（Ａ）には、負荷電流が大きく、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフするデッドタイムにおいて、インバータ３３のしきい値よりノードＰＢの電位が低くなる場合の例を示している。まず、第２のトランジスタＭＴＲ２をオフし、第１のトランジスタＭＴＲ１をオンしている状態Ａでは、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）は“Ｈ”であるので、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）は“Ｌ”であり、フリップフロップ３１のＱ出力（ＮＤＤ）が“Ｌ”である。また、遅延回路８１の出力（ＮＤＦ）も“Ｌ”であり、ＯＲ回路８３の出力（ＮＤＧ）は“Ｌ”である。
【００５４】
第２のトランジスタＭＴＲ２をオンさせるために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化すると、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）が“Ｌ”から“Ｈ”に変化し、フリップフロップ３１のリセットは解除される。また、第１のトランジスタＭＴＲ１が速やかにオフして、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフすると（状態Ｃ）、図５（Ａ）及び図５（Ｂ）に電流経路を示したようにノードＰＡへ電流が供給され、ノードＰＡの電位が下がるとともに、ノードＰＢ（ＮＤＣ）の電位が下がる。
【００５５】
そして、遅延回路８１の出力（ＮＤＦ）が“Ｌ”から“Ｈ”に変化する前に、ノードＰＢ（ＮＤＣ）の電位がインバータ３３のしきい値より低くなると、フリップフロップ３１のＣＫ入力が“Ｌ”から“Ｈ”に変化する。これにより、フリップフロップ３１のＱ出力（ＮＤＤ）が“Ｈ”になって、ＯＲ回路８３の出力（ＮＤＧ）が“Ｈ”になり、第２のトランジスタＭＴＲ２がオンする（状態Ｂ）。第２のトランジスタＭＴＲ２がオンすると、寄生ダイオードＤ２及び寄生ＮＰＮトランジスタＴＲ２を介しての電流が流れなくなり、ノードＰＢ（ＮＤＣ）の電位が上がって“Ｈ”になる。また、遅延回路８１の出力（ＮＤＦ）は、所定の遅延時間が経過した後に“Ｌ”から“Ｈ”に変化する。
【００５６】
その後、第１のトランジスタＭＴＲ１をオンさせる（第２のトランジスタＭＴＲ２をオフする）ために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）が“Ｈ”から“Ｌ”に変化し、フリップフロップ３１はリセットされる。したがって、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、フリップフロップ３１のＱ出力（ＮＤＤ）は速やかに“Ｌ”になる。また、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化すると、遅延回路８１の出力（ＮＤＦ）も速やかに“Ｈ”から“Ｌ”に変化する。したがって、ＯＲ回路８３の出力（ＮＤＧ）が“Ｌ”になり、第２のトランジスタＭＴＲ２がオフする（状態Ｃ）。
【００５７】
ここで、負荷電流が小さいと、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフするデッドタイムにおいて、インバータ３３のしきい値よりノードＰＢの電位が低くならないおそれがある。図９（Ｂ）には、負荷電流が小さく、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフするデッドタイムにおいて、インバータ３３のしきい値よりノードＰＢの電位が低くならない場合の例を示している。第２のトランジスタＭＴＲ２をオフし、第１のトランジスタＭＴＲ１をオンしている状態Ａについては、前述した説明と同様である。
【００５８】
第２のトランジスタＭＴＲ２をオンさせるために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化すると、フリップフロップ３１のＲＥＳＥＴ入力（ＮＤＢ）が“Ｌ”から“Ｈ”に変化し、フリップフロップ３１のリセットは解除される。また、第１のトランジスタＭＴＲ１が速やかにオフして、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２がともにオフすると（状態Ｃ）、図５（Ａ）及び図５（Ｂ）に電流経路を示したようにノードＰＡへ電流が供給され、ノードＰＡの電位が下がるとともに、ノードＰＢ（ＮＤＣ）の電位が下がる。
【００５９】
しかし、負荷電流が小さいと、ノードＰＢの電位がインバータ３３、３４のしきい値より高い状態が維持される。この場合、フリップフロップ３１のＣＫ入力が“Ｌ”から“Ｈ”に変化せず、フリップフロップ３１のＱ出力（ＮＤＤ）は“Ｌ”のままである。そして、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｈ”から“Ｌ”に変化してから所定の遅延時間が経過した後、遅延回路８１の出力（ＮＤＦ）が“Ｌ”から“Ｈ”に変化する。これにより、ＯＲ回路８３の出力（ＮＤＧ）が“Ｈ”になり、第２のトランジスタＭＴＲ２がオンする（状態Ｂ）。
【００６０】
その後、第１のトランジスタＭＴＲ１をオンさせる（第２のトランジスタＭＴＲ２をオフする）ために、ＰＷＭ信号ＰＷＭＣＳ（ＮＤＡ）が“Ｌ”から“Ｈ”に変化したときについては、前述した説明と同様である。
【００６１】
なお、第１のトランジスタＭＴＲ１をオフ→オン→オフと切り替えるとき、すなわち状態Ｂ→状態Ｃ→状態Ａ→状態Ｃと切り替えるときの第１のトランジスタＭＴＲ１に係る制御については、前述した第２のトランジスタＭＴＲ２に係る制御と同様である。すなわち、負荷電流が大きく、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフするデッドタイムにおいてノードＰＢの電位がインバータ３４のしきい値より低くなる場合には、フリップフロップ３２のＱ出力（ＮＤＥ）が“Ｈ”になることでＯＲ回路８７の出力（ＮＤＩ）が“Ｈ”になり、第１のトランジスタＭＴＲ１がオンする。一方、負荷電流が小さく、第１及び第２のトランジスタＭＴＲ１、ＭＴＲ２の両方をオフするデッドタイムにおいてノードＰＢの電位がインバータ３４のしきい値より低くならない場合には、遅延回路８４の出力（ＮＤＨ）が“Ｈ”になることでＯＲ回路８７の出力（ＮＤＩ）が“Ｈ”になり、第１のトランジスタＭＴＲ１がオンする。
【００６２】
第２の実施形態によれば、第１の実施形態と同様の効果が得られるとともに、負荷電流が小さく、デッドタイムにおけるノードＰＢの電位変化が小さい場合には、所定の遅延時間が経過した後に、一方のトランジスタＭＴＲ１、ＭＴＲ２を確実にオンさせることができ、トランジスタＭＴＲ１、ＭＴＲ２の適切な駆動を実現することができる。
【００６３】
なお、前述した実施形態では、第２のトランジスタＭＴＲ２の寄生ＮＰＮトランジスタＴＲ２のコレクタ（第２のトランジスタＭＴＲ２のＮウェル）は、抵抗Ｒ１を介して、駆動制御回路１２に供給される電圧と同じ電源電圧ＶＤＤに接続しているが、抵抗Ｒ１を介して接続される電圧はこれに限定されるものではない。第２のトランジスタＭＴＲ２の寄生ＮＰＮトランジスタＴＲ２のコレクタ（第２のトランジスタＭＴＲ２のＮウェル）が抵抗Ｒ１を介して接続される電圧は、第２のトランジスタＭＴＲ２のバックゲート（Ｐウェル）に供給される電圧より高く、かつ駆動制御回路１２でノードＰＢの電位を受けるトランジスタのゲート耐圧より低い電圧であれば良い。
【００６４】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６５】
（付記１）
パルス幅変調信号を生成する信号発生回路と、
前記パルス幅変調信号に応じて、第１の電圧が供給される配線と基準電位が供給される配線の間に直列に接続された第１のトランジスタ及び第２のトランジスタを交互にオンさせる駆動制御回路とを有し、
前記第１のトランジスタ又は前記第２のトランジスタの少なくとも一方は、Ｎウェル内に形成されたＰウェルに形成され、前記Ｐウェルにソース又はドレインとなるＮ型拡散層が形成されており、
前記Ｎウェルは、前記第１の電圧より低い第２の電圧が供給された配線に抵抗を介して接続され、
前記駆動制御回路は、前記第１のトランジスタ及び前記第２のトランジスタの他方をオフさせた後、前記第１のトランジスタ又は前記第２のトランジスタの前記Ｎウェルの電位がしきい値よりも低くなったことを検出したとき、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせる第１の駆動回路を有することを特徴とする制御回路。
（付記２）
前記第１の駆動回路は、前記パルス幅変調信号がリセット入力に入力され、前記Ｎウェルの電位がクロック入力に入力され、リセット時のデータ出力とは異なる論理の信号がデータ入力に入力されるフリップフロップを有し、前記フリップフロップの前記データ出力に基づいて前記第１のトランジスタ又は前記第２のトランジスタをオンさせることを特徴とする付記１記載の制御回路。
（付記３）
前記駆動制御回路は、前記パルス幅変調信号を遅延させた信号により前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせる第２の駆動回路を有し、
前記第１の駆動回路及び前記第２の駆動回路の少なくとも一方が、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせることを示した場合に、前記一方のトランジスタをオンさせることを特徴とする付記１記載の制御回路。
（付記４）
前記第２の駆動回路は、前記トランジスタをオンさせる場合に前記パルス幅変調信号を遅延させ、前記トランジスタをオフさせる場合に前記パルス幅変調信号を遅延させないで出力する遅延回路を有することを特徴とする付記３記載の制御回路。
（付記５）
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれに対する前記第２の
駆動回路を有することを特徴とする付記３記載の制御回路。
（付記６）
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれに対する前記第１の
駆動回路を有することを特徴とする付記１記載の制御回路。
（付記７）
前記第２の電圧は、前記駆動制御回路に供給される電源電圧であることを特徴とする付記１記載の制御回路。
（付記８）
入力電圧が供給される配線と基準電位が供給される配線の間に直列に接続され、負荷回路に電流を供給する第１のトランジスタ及び第２のトランジスタと、
前記負荷回路に対する出力電圧に基づいてパルス幅変調信号を生成する信号発生回路と、
前記パルス幅変調信号に応じて、前記第１のトランジスタ及び前記第２のトランジスタを交互にオンさせる駆動制御回路とを有し、
前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一方は、Ｎウェル内に形成されたＰウェルに形成され、前記Ｐウェルにソース又はドレインとなるＮ型拡散層が形成されており、
前記Ｎウェルは前記入力電圧より低い第１の電圧が供給される配線に抵抗を介して接続され、
前記駆動制御回路は、前記第１のトランジスタ及び前記第２のトランジスタの他方をオフさせる後で、前記Ｎウェルの電位がしきい値よりも低くなったことを検出したとき、前記第１のトランジスタ及び前記第２のトランジスタの一方をオンさせることを特徴とする電源回路。
（付記９）
前記第１のトランジスタ及び前記第２のトランジスタの接続点と前記負荷回路との間に配されたコイルを有することを特徴とする付記８記載の電源回路。
【符号の説明】
【００６６】
１１  ＰＷＭ信号発生回路
１２  制御回路
ＭＴＲ１、ＭＴＲ２  トランジスタ
Ｄ１、Ｄ２  寄生ダイオード
ＴＲ２  寄生ＮＰＮトランジスタ
Ｒ１  抵抗
Ｌ１  コイル
Ｃ１  容量
ＬＤ１  負荷回路
３１、３２  フリップフロップ
３６  レベルシフト回路
８１、８４  遅延回路
ＶＣＣ  入力電圧
ＶＤＤ  制御回路の電源電圧
【図１】
2015228717.tif 000003
【図２】
2015228717.tif 000004
【図３】
2015228717.tif 000005
【図４】
2015228717.tif 000006
【図５】
2015228717.tif 000007
【図６】
2015228717.tif 000008
【図７】
2015228717.tif 000009
【図８】
2015228717.tif 000010
【図９】
2015228717.tif 000011
【図１０】
2015228717.tif 000012
【図１１】
2015228717.tif 000013
【図１２】
2015228717.tif 000014
【図１３】
2015228717.tif 000015
【図１４】
2015228717.tif 000016