(57)【要約】【課題】ｅＤＲＡＭの高速動作を実現させる。【解決手段】ｅＤＲＡＭは、ワード線ＷＬとなるゲート電極Ｇ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１を有する選択ＭＩＳＦＥＴ（ＴＲ１）と、ソース領域ＳＲ１に接続されたソースプラグ電極ＰＬＧＳと、ドレイン領域ＤＲ１に接続されたドレインプラグ電極ＰＬＧＤとを有する。ｅＤＲＡＭは、更に、ドレインプラグ電極ＰＬＧＤに接続された容量プラグ電極ＰＬＧＣと、ソースプラグ電極ＰＬＧＳに接続されたビット線ＢＬと、ビット線ＢＬを覆うストッパ膜ＳＴＰ１と、ストッパ膜ＳＴＰ１上に形成され、第１電極ＥＬ１、誘電体膜ＣＩＮＳおよび第２電極ＥＬ２を有する容量素子ＣＯＮとを有する。そして、第１電極ＥＬ１は、容量プラグ電極ＰＬＧＣと接続されており、容量プラグ電極ＰＬＧＣの高さとビット線ＢＬの高さは等しい。【選択図】図３
2015103708.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面において、第１方向に延在するワード線と、
前記半導体基板主面において、前記第１方向に交差する方向である第２方向に延在するビット線と、
前記半導体基板主面に形成され、前記ワード線となるゲート電極と、前記ゲート電極を挟むように前記半導体基板主面に形成されたソース領域およびドレイン領域とを有するＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴを覆うように、前記半導体基板主面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を貫通し、前記ソース領域に電気的に接続されたソースプラグ電極と、
前記第１層間絶縁膜を貫通し、前記ドレイン領域に電気的に接続されたドレインプラグ電極と、
前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜を貫通し、前記ドレインプラグ電極に電気的に接続された容量プラグ電極と、
前記第２層間絶縁膜を貫通し、前記ソースプラグ電極に電気的に接続された前記ビット線と、
前記ビット線を覆う第１絶縁膜と、
前記第１絶縁膜上に形成され、第１電極、誘電体膜および第２電極を有する容量素子と、
を有し、
前記第１電極は、前記容量プラグ電極と電気的に接続されており、
前記容量プラグ電極の高さと前記ビット線の高さは等しい、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記ドレインプラグ電極の高さと前記ソースプラグ電極の高さは等しい、半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記第２層間絶縁膜の膜厚は、前記第１層間絶縁膜の膜厚よりも薄い、半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記容量プラグ電極は、平面視において、円形の第１上面と円形の第１底面とを有し、前記第１上面の直径は前記第１底面の直径よりも大きい、半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、
前記ドレインプラグ電極は、平面視において、円形の第２上面と円形の第２底面とを有し、前記第２上面の直径は前記第２底面の直径よりも大きい、半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
前記第１絶縁膜は第１開口を有し、前記第１電極は、前記第１開口を介して、前記容量プラグ電極と電気的に接続されている、半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、さらに、
前記第１絶縁膜上に、複数の第２開口を有する第３層間絶縁膜を有し、
前記第１電極は、前記第２開口を構成する前記第３層間絶縁膜の側壁と、前記第２開口内の前記第１絶縁膜上面に沿って形成されており、
前記第１電極上に前記誘電体膜と前記第２電極とが形成されている、半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
平面視において、前記第１電極は前記ビット線と重なっている、半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、
平面視において、前記ワード線は、第１幅を持って前記第１方向に延びる第１部分と、第２幅を持って前記第１方向に延びる第２部分とを有し、前記第１幅は前記第２幅よりも大きい、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置において、
平面視における前記第１方向において、隣接する前記ビット線と前記容量プラグ電極との距離は、前記ワード線の前記第２幅よりも狭い、半導体集積回路装置。
【請求項１１】
請求項１に記載の半導体集積回路装置において、
前記容量プラグ電極と前記ビット線とは、バリア導体膜と銅膜からなる主導体膜との積層膜を有する、半導体集積回路装置。
【請求項１２】
（ａ）半導体基板の主面に、ゲート電極、ソース領域およびドレイン領域を有するＭＩＳＦＥＴを形成する工程、
（ｂ）前記ＭＩＳＦＥＴを覆うように、前記半導体基板の主面上に第１層間絶縁膜を形成する工程、
（ｃ）前記第１層間絶縁膜に前記ソース領域および前記ドレイン領域を露出する第１コンタクトホールを形成した後、前記第１コンタクトホール内に、前記ソース領域に接続されたソースプラグ電極と、前記ドレイン領域に接続されたドレインプラグ電極とを形成する工程、
（ｄ）前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、
（ｅ）前記ドレインプラグ電極の上面を露出するように前記第２層間絶縁膜に第２コンタクトホールを形成し、前記ソースプラグ電極の上面を露出するように前記第２層間絶縁膜に配線溝を形成する工程、
（ｆ）前記第２コンタクトホール内に容量プラグ電極を、前記配線溝内にビット線を形成する工程、
（ｇ）前記ビット線上に、前記容量プラグ電極の上面を露出する第１開口を有する絶縁膜を形成する工程、
（ｈ）前記絶縁膜上に、前記容量プラグ電極の前記上面を露出する第２開口を有する第３層間絶縁膜を形成する工程、
（ｉ）前記第２開口内に第１電極、誘電体膜および第２電極を順に形成する工程、
を有し、
前記第１電極、前記誘電体膜および前記第２電極は容量素子を構成し、前記第１電極は、前記容量プラグ電極と電気的に接続されている、半導体集積回路装置の製造方法。
【請求項１３】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程は、
（ｆ-１）前記第２コンタクトホールおよび前記配線溝内に、バリア導体膜と主導体膜とを順に形成する工程、
（ｆ-２）前記主導体膜および前記バリア導体膜にＣＭＰ処理を施し、前記第２層間絶縁膜上の前記主導体膜および前記バリア導体膜を除去する工程、
を有する、半導体集積回路装置の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路装置の製造方法において、
前記容量プラグ電極と前記ビット線の高さが等しい、半導体集積回路装置の製造方法。
【請求項１５】
請求項１３に記載の半導体集積回路装置の製造方法において、
前記主導体膜は銅膜からなる、半導体集積回路装置の製造方法。
【請求項１６】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程は、
（ｃ-１）前記第１コンタクトホール内に、バリア導体膜と主導体膜とを順に形成する工程、
（ｃ-２）前記主導体膜および前記バリア導体膜にＣＭＰ処理を施し、前記第１層間絶縁膜上の前記主導体膜および前記バリア導体膜を除去する工程、
を有する、半導体集積回路装置の製造方法。
【請求項１７】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、
（ｅ-１）第１マスクを用いて、前記配線溝を形成する工程、
（ｅ-２）前記第１マスクとは異なる第２マスクを用いて、前記第２コンタクトホールを形成する工程、
を有し、前記（ｅ-１）工程の後に、前記（ｅ-２）工程を実施する、半導体集積回路装置の製造方法。
【請求項１８】
請求項１７に記載の半導体集積回路装置の製造方法において、
前記（ｅ-１）工程と前記（ｅ-２）工程の間に、さらに、
（ｅ-３）前記配線溝の前記第２層間絶縁膜の側壁上に側壁絶縁膜を形成する工程、
を有する、半導体集積回路装置の製造方法。
【請求項１９】
請求項１８に記載の半導体集積回路装置の製造方法において、
前記側壁絶縁膜は、酸化シリコン膜または窒化シリコン膜からなる、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、例えば、ＤＲＡＭとロジック回路を混載したｅＤＲＡＭおよびその製造方法に関する。
【背景技術】
【０００２】
ｅＤＲＡＭ（Embedded Dynamic Random Access Memory）の中のＤＲＡＭは、例えば、半導体基板主面の第１方向に延びる複数のワード線と、第１方向と交差する第２方向に延びる複数のビット線と、ワード線とビット線との交差部分に配置され、ワード線とビット線とに電気的に接続された複数のＤＲＡＭセルとを有している。
【０００３】
ＤＲＡＭセルは、１個の選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、選択ＭＩＳＦＥＴに直列接続された１個の容量素子とで構成されている。選択ＭＩＳＦＥＴは、ワード線と一体形成されたゲート電極、ソースおよびドレインとなる半導体領域で構成されており、ソースおよびドレインの一方（例えば、ソースとする）がビット線に、他方（例えば、ドレインとする）が容量素子に電気的に接続されている。
【０００４】
ＤＲＡＭには、容量素子がビット線よりも下方の層に配置されたＣＵＢ（Capacitor Under Bit line）型と容量素子がビット線の上方の層に配置されたＣＯＢ（Capacitor Over Bit line）型が存在する。一般に、ＣＯＢ型の方がＤＲＡＭの高集積化、チップ小型化の点では有利である。
【０００５】
例えば、ＣＯＢ型のＤＲＡＭの一例が特許文献１（特開２００２−３５３３３４号公報）に開示されている。このＤＲＡＭでは、選択ＭＩＳＦＥＴは第１絶縁膜で被覆されており、選択ＭＩＳＦＥＴのソースおよびドレインを露出するように第１絶縁膜に形成された第１コンタクトホールには第１プラグ電極が形成され、第１プラグ電極は選択ＭＩＳＦＥＴのソースおよびドレインの各々に接続されている。第１絶縁膜上に形成された第２絶縁膜には、ビット線とビット線上のキャップ絶縁膜が埋め込まれており、ビット線は第１プラグ電極を介して選択ＭＩＳＦＥＴのソースに接続されている。また、第２絶縁膜上には、第３絶縁膜が配置されており、第３絶縁膜内には容量素子が形成されている。キャップ絶縁膜はビット線上に配置され、容量素子とビット線とを絶縁している。また、第２絶縁膜には選択ＭＩＳＦＥＴのドレインに接続された第１プラグ電極を露出するように第２コンタクトホールが形成されており、第２コンタクトホール内には第２プラグ電極が形成されている。容量素子は、積層配置された第１プラグ電極および第２プラグ電極を介して選択ＭＩＳＦＥＴのドレインに接続されている。
【０００６】
また、ＣＯＢ型のＤＲＡＭの他の例が特許文献２（特開２０１１−４９２５０号公報）に開示されている。このＤＲＡＭでは、選択ＭＩＳＦＥＴは第１絶縁膜で被覆されており、第１絶縁膜にはビット線コンタクトホールとビット線コンタクトホールに連通する配線溝が形成されており、ビット線コンタクトホールと配線溝内にはビット線コンタクトが形成され、選択ＭＩＳＦＥＴのソースと接続されている。また、第１絶縁膜には、第１のコンタクトホールが形成され、第１のコンタクトホール内には第１のコンタクトプラグが形成されて選択ＭＩＳＦＥＴのドレインと接続されている。第１絶縁膜上には、第２絶縁膜と第３絶縁膜とが形成され、第３絶縁膜内には容量素子が形成されている。容量素子と、ビット線コンタクトとは、第２絶縁膜で分離されており、第２絶縁膜に形成された開口部を介して容量素子は第１のコンタクトプラグと接続されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５３３３４号公報
【特許文献２】特開２０１１−４９２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されたＤＲＡＭでは、第２プラグ電極の高さは、ビット線高さとビット線上のキャップ絶縁膜の厚さを合わせたものとなるため、第２絶縁膜に形成される第２コンタクトホールのアスペクト比が高くなり、これが容量素子と選択ＭＩＳＦＥＴのドレイン間の抵抗を増大させる原因となっている。
【０００９】
特許文献２には、特許文献１の問題に対策する技術が開示されている。しかしながら、特許文献２に開示されたＤＲＡＭにおいて、第１のコンタクトプラグの高さ（言い換えると、第１のコンタクトホールの深さ）は、ビット線コンタクトの高さ（言い換えると、配線溝の深さとビット線コンタクトホールの深さの合計深さ）となっている。そのため、第１絶縁膜に形成される第１のコンタクトホールのアスペクト比が高くなり、これが容量素子と選択ＭＩＳＦＥＴのドレイン間の抵抗を十分に低減できない原因となっている。
【００１０】
特許文献２について更に説明する。第１絶縁膜に第１のコンタクトホールを形成した場合、第１のコンタクトホールの側壁はテーパ形状となるのが一般的である。つまり、第１のコンタクトホール下部の開口径（ボトム径）は上部の開口径（トップ径）に比べ小さくなる。側壁のテーパ角はエッチング条件によって決まり、第１絶縁膜の膜厚には依存しないので、第１絶縁膜の膜厚が大きくなる程（トップ径が一定とするとアスペクト比が大きくなる程）、ボトム径が小さくなってしまう。その結果、第１のコンタクトホール内に形成された第１のコンタクトプラグと選択ＭＩＳＦＥＴのドレインとの接続抵抗が大きくなるため、容量素子と選択ＭＩＳＦＥＴのドレイン間の抵抗を十分に低減できないため、ＤＲＡＭの高速動作を妨げる要因となっている。
【００１１】
従って、ＤＲＡＭを有する半導体集積回路装置において、動作速度の向上が望まれている。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、半導体集積回路装置は、第１方向に延在するワード線と、第１方向と交差する第２方向に延在するビット線と、ワード線となるゲート電極、ゲート電極を挟むソース領域およびドレイン領域を有するＭＩＳＦＥＴとを有する。更に、ソース領域に電気的に接続されたソースプラグ電極と、ドレイン領域に電気的に接続されたドレインプラグ電極と、ドレインプラグ電極に電気的に接続された容量プラグ電極と、ソースプラグ電極に電気的に接続されたビット線と、ビット線を覆う絶縁膜と、絶縁膜上に形成され、第１電極、誘電体膜および第２電極を有する容量素子とを有する。そして、第１電極は、容量プラグ電極と電気的に接続されており、容量プラグ電極の高さとビット線の高さは等しい。
【発明の効果】
【００１４】
前記一実施の形態によれば、ＤＲＡＭを有する半導体集積回路装置において、動作速度を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体集積回路装置の中のＤＲＡＭセルアレイの等価回路図である。
【図２】ＤＲＡＭセルアレイのレイアウト図である。
【図３】実施の形態１の半導体集積回路装置のＤＲＡＭ領域とロジック回路領域の要部断面図である。
【図４】実施の形態１の半導体集積回路装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】実施の形態２の半導体集積回路装置の製造方法を示す要部断面図である。
【図１６】実施の形態２の半導体集積回路装置のＤＲＡＭ領域とロジック回路領域の要部断面図である。
【図１７】実施の形態３の半導体集積回路装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体集積回路装置は、ｅＤＲＡＭを備えた半導体集積回路装置である。ｅＤＲＡＭには、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣとが存在し、ＤＲＡＭ領域ＤＲにはＤＲＡＭセルが行列状に配置されたＤＲＡＭセルアレイがある。ＤＲＡＭセルは、１個のｎチャネル型の選択ＭＩＳＦＥＴと、これに直列接続された１個の容量素子とで構成されている。以下、選択ＭＩＳＦＥＴはｎチャネル型を用いて説明するがｐチャネル型の選択ＭＩＳＦＥＴを用いても良い。ロジック回路領域ＬＧＣには、複数のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが配置されているが、本実施の形態ではｎチャネル型ＭＩＳＦＥＴのみを例示して説明する。ＤＲＡＭ領域ＤＲには、ＤＲＡＭセルアレイ以外にＤＲＡＭ周辺回路（図示せず）が存在し、ＤＲＡＭ周辺回路にはロジック回路領域ＬＧＣと同様に複数のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが配置されている。
【００１９】
図１は、ＤＲＡＭ領域ＤＲにおけるＤＲＡＭセルアレイの等価回路図を示したものである。ＤＲＡＭセルアレイには、複数のＤＲＡＭセルが行列状に配置されており、ＤＲＡＭセルは、ｎチャネル型の選択ＭＩＳＦＥＴ（ＴＲ１）と、それに直列接続された容量素子ＣＯＮとで構成されている。ＤＲＡＭセルアレイは、複数のワード線ＷＬと複数のビット線ＢＬを有し、ＤＲＡＭセルは、ワード線ＷＬとビット線ＢＬとが交差する部分に配置され、ワード線ＷＬとビット線ＢＬに電気的に接続されている。
【００２０】
図２は、ＤＲＡＭセルアレイのレイアウト図であり、図２に示すように、複数のワード線ＷＬが第１方向に延在し、複数のビット線ＢＬが第１方向と直交する第２方向に延在している。ワード線ＷＬとビット線ＢＬの両方に交差して、斜め方向に伸びるように略長方形の第１活性領域ＡＣＴ１が配置されており、１つの第１活性領域ＡＣＴ１内に２つの選択ＭＩＳＦＥＴ（ＴＲ１）が配置されている。第１活性領域ＡＣＴ１はその周りを素子分離膜ＳＴＩで囲まれている。ワード線ＷＬは、その一部が選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１として機能する。第１活性領域ＡＣＴ１内において、ゲート電極Ｇ１の両側には、ソース領域ＳＲ１とドレイン領域ＤＲ１とが配置されている。１つの第１活性領域ＡＣＴ１内の２つの選択ＭＩＳＦＥＴ（ＴＲ１）は、ソース領域ＳＲ１を共有して配置されている。以降、説明の都合上、ビット線ＢＬに接続される側をソース領域ＳＲ１、容量素子ＣＯＮに接続される側をドレイン領域ＤＲ１と呼ぶ。ソース領域ＳＲ１はソースプラグ電極ＰＬＧＳを介してビット線ＢＬに電気的に接続されている。ドレイン領域ＤＲ１上には、ドレインプラグ電極ＰＬＧＤと容量プラグ電極ＰＬＧＣがこの順に重なって配置されており、ドレイン領域ＤＲ１は、ドレインプラグ電極ＰＬＧＤと容量プラグ電極ＰＬＧＣを介して容量素子ＣＯＮの第１電極ＥＬ１に電気的に接続されている。平面視において、ドレインプラグ電極ＰＬＧＤはその上の容量プラグ電極ＰＬＧＣに隠れて見えないので、図２では容量プラグ電極ＰＬＧＣのみを図示している。各ワード線ＷＬは、蛇行しながら第１方向に延在しており、幅広の第１部分（幅：Ｘ１）と幅狭の第２部分（幅：Ｘ２）とを有している。Ｘ１とＸ２の関係は、Ｘ１＞Ｘ２である。第１部分は、各ワード線ＷＬにおいて最も幅が広い部分に相当し、第２部分は最も幅が狭い部分に相当している。ワード線ＷＬの幅広の第１部分は、主に第１活性領域ＡＣＴ１と重なる部分であり、幅狭の第２部分は、素子分離膜ＳＴＩと重なる部分であって、かつ、第２方向に隣接する容量プラグ電極ＰＬＧＣに挟まれた部分である。各ビット線ＢＬは、蛇行しながら第２方向に延在しており、第２方向に直線的に伸びる部分と第２方向と交差する方向に伸びる部分（言い換えると、第２方向に伸びる部分を連結する部分）とで構成されている。各ビット線ＢＬにおいて、第２方向に直線的に伸びる部分の夫々の幅は等しい。
【００２１】
また、後述する半導体集積回路装置の製造方法でその理由を説明するが、第１方向における容量プラグ電極ＰＬＧＣとビット線ＢＬとの距離（図２にＹ１と表示）は、ワード線ＷＬの第２部分の幅（図２にＸ２と表示）よりも小となっている（Ｙ１＜Ｘ２）。因みに、第２部分の幅（Ｘ２）は、半導体集積回路装置を製造するフォトリソグラフィ技術における最小加工寸法に相当する。
【００２２】
図３は、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣの要部断面図である。図３のＤＲＡＭ領域ＤＲの要部断面図は、図２のＡ−Ａ線の位置での断面図に対応しており、ＤＲＡＭ領域ＤＲには２つのＤＲＡＭセルを記載している。ロジック回路領域ＬＧＣには１つのｎチャネル型のロジックＭＩＳＦＥＴ（ＴＲ２）を記載している。ロジックＭＩＳＦＥＴ（ＴＲ２）と、ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）は、例えば、ｐ型シリコンからなる半導体基板ＳＢの主面に形成されている。半導体基板ＳＢは、支持基板、絶縁膜、ｐ型シリコン基板がこの順に積層されたＳＯＩ（Silicon on Insulator）基板を用いても良い。また、ｎ型シリコン半導体基板ＳＢでも良いし、支持基板、絶縁膜、ｎ型シリコン基板が積層されたＳＯＩ基板を用いても良い。半導体基板ＳＢの主面（表面）には、平面視において第１活性領域ＡＣＴ１および第２活性領域ＡＣＴ２を囲むように絶縁性の素子分離膜ＳＴＩが形成されている。素子分離膜ＳＴＩは、例えば、酸化シリコン膜で構成されている。
【００２３】
ＤＲＡＭ領域ＤＲにおいて、第１活性領域ＡＣＴ１には、２つの選択ＭＩＳＦＥＴ（ＴＲ１）が形成されている。選択ＭＩＳＦＥＴ（ＴＲ１）は、ゲート電極Ｇ１、ソース領域ＳＲ１及びドレイン領域ＤＲ１を有し、ゲート電極Ｇ１はゲート絶縁膜ＧＩ１を介して半導体基板ＳＢの主面に形成されており、ゲート電極Ｇ１の両側の半導体基板ＳＢの主面にソース領域ＳＲ１とドレイン領域ＤＲ１が形成されている。ゲート電極Ｇ１の側壁には絶縁膜からなるサイドウォール膜ＳＷ１が形成されており、ゲート電極Ｇ１の主面と、ソース領域ＳＲ１及びドレイン領域ＤＲ１の主面には導電性のシリサイド膜ＳＩＬが形成されている。
【００２４】
ロジック回路領域ＬＧＣのロジックＭＩＳＦＥＴ（ＴＲ２）は、第２活性領域ＡＣＴ２内に形成されており、ゲート電極Ｇ２、ソース領域ＳＲ２及びドレイン領域ＤＲ２を有する。ゲート電極Ｇ２はゲート絶縁膜ＧＩ２を介して半導体基板ＳＢの主面に形成されており、ゲート電極Ｇ２の両側の半導体基板ＳＢの主面にソース領域ＳＲ２とドレイン領域ＤＲ２が形成されている。ゲート電極Ｇ２の側壁には絶縁膜からなるサイドウォール膜ＳＷ２が形成されており、ゲート電極Ｇ２の主面と、ソース領域ＳＲ２及びドレイン領域ＤＲ２の主面には導電性のシリサイド膜ＳＩＬが形成されている。
【００２５】
ゲート電極Ｇ１およびゲート電極Ｇ２は多結晶シリコン膜（ポリシリコン膜）で構成されている。ソース領域ＳＲ１、ドレイン領域ＤＲ１、ソース領域ＳＲ２およびドレイン領域ＤＲ２は、ｎ型半導体領域で構成されている。サイドウォール膜ＳＷ１およびＳＷ２は、例えば、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜等からなる。シリサイド膜ＳＩＬは、ニッケルシリサイド膜または白金添加ニッケルシリサイド膜（白金を含有するニッケルシリサイド膜）からなる。
【００２６】
ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、半導体基板ＳＢ上には絶縁膜からなる層間絶縁間膜ＩＮＳ１が形成されており、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）を覆っている。層間絶縁膜ＩＮＳ１はゲート電極Ｇ１およびゲート電極Ｇ２の主面（上面）を覆っており、平面視において、ビット線ＢＬがゲート電極Ｇ１上に重なってもビット線ＢＬはゲート電極Ｇ１と短絡しない。層間絶縁膜ＩＮＳ１は、酸化シリコン膜、または窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜の積層構造からなる。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ１には、層間絶縁膜ＩＮＳ１を貫通する複数のコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内には導電膜からなる複数のプラグ電極が形成されている。プラグ電極は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。プラグ電極は、層間絶縁膜ＩＮＳ１を、その膜厚方向に貫通しており、プラグ電極の上面は層間絶縁膜ＩＮＳ１の表面に露出している。プラグ電極は、平面視において円形であり、断面視において逆台形である。つまり、プラグ電極は、上面および底面が円形であり、上面の直径（Φｔ１）は底面の直径（Φｂ１）より大である（Φｔ１＞Φｂ１）。複数のプラグ電極には、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に接続されたソースプラグ電極ＰＬＧＳ、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１に接続されたドレインプラグ電極ＰＬＧＤおよびロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に接続されたプラグ電極ＰＬＧ１が含まれている。層間絶縁膜ＩＮＳ１は、平らな主面（上面）を有するので、ソースプラグ電極ＰＬＧＳの高さ（厚さ）、ドレインプラグ電極ＰＬＧＤの高さ（厚さ）、及びプラグ電極ＰＬＧ１の高さ（厚さ）は等しい。前述のように、ゲート電極Ｇ１は層間絶縁膜ＩＮＳ１で覆われており、層間絶縁膜ＩＮＳ１が平らな主面を有することから、ソースプラグ電極ＰＬＧＳの高さ（厚さ）またはドレインプラグ電極ＰＬＧＤの高さ（厚さ）は、ゲート電極Ｇ１の高さ（厚さ）よりも大である。また、同様にプラグ電極ＰＬＧ１の高さ（厚さ）は、ゲート電極Ｇ２の高さ（厚さ）よりも大である。ゲート電極Ｇ１の高さとは、半導体基板ＳＢの主面からゲート電極Ｇ１の表面に形成されたシリサイド膜ＳＩＬの主面（上面）までの距離を意味する。同様に、ゲート電極Ｇ２の高さとは、半導体基板ＳＢの主面からゲート電極Ｇ２の表面に形成されたシリサイド膜ＳＩＬの主面（上面）までの距離を意味する。因みに、ＤＲＡＭ領域ＤＲにおいて、素子分離膜ＳＴＩ上の層間絶縁膜ＩＮＳ１の膜厚は、１５０〜２５０ｎｍであり、本実施の形態では２００ｎｍとする。ゲート電極Ｇ１の高さ（つまり、ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１およびシリサイド膜ＳＩＬの合計膜厚）は、５０〜１１０ｎｍであり、本実施の形態では８０ｎｍとする。従って、ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤの高���も１５０〜２５０ｎｍであり本実施の形態では２００ｎｍとする。
【００２７】
層間絶縁膜ＩＮＳ１の上には絶縁膜からなる層間絶縁膜ＩＮＳ２が形成されている。層間絶縁膜ＩＮＳ２は、酸化シリコン膜からなる。層間絶縁膜ＩＮＳ２は、ビット線ＢＬの膜厚に相当する膜厚が有ればよく、層間絶縁膜ＩＮＳ２の膜厚は、層間絶縁膜ＩＮＳ１の膜厚よりも小であり、その膜厚は、５０〜１５０ｎｍであり、本実施の形態では１００ｎｍとする。層間絶縁膜ＩＮＳ２には、複数の配線溝ＣＨ２ａと複数のコンタクトホールＣＨ２ｂが形成されており、ＤＲＡＭ領域ＤＲの配線溝ＣＨ２ａにはビット線ＢＬ、ロジック回路領域ＬＧＣの配線溝ＣＨ２ａには配線Ｍ１が形成されている。ＤＲＡＭ領域ＤＲのコンタクトホールＣＨ２ｂには容量プラグ電極ＰＬＧＣ、ロジック回路領域ＬＧＣのコンタクトホールＣＨ２ｂにはプラグ電極ＰＬＧ２が形成されている。容量プラグ電極ＰＬＧＣは、ドレインプラグ電極ＰＬＧＤの上に積層されており、ドレインプラグ電極ＰＬＧＤを介して選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１に電気的に接続されている。ビット線ＢＬは、ソースプラグ電極ＰＬＧＳの上面を覆うように形成されており、ソースプラグ電極ＰＬＧＳを介して選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に電気的に接続されている。プラグ電極ＰＬＧ２は、プラグ電極ＰＬＧ１の上に積層されており、プラグ電極ＰＬＧ１を介してロジックＭＩＳＦＥＴ（ＴＲ２）のドレイン領域ＤＲ２に電気的に接続されている。配線Ｍ１は、プラグ電極ＰＬＧ１の上面を覆うように形成されており、プラグ電極ＰＬＧ１を介してロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２に電気的に接続されている。
【００２８】
容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１は、層間絶縁膜ＩＮＳ２を、その膜厚方向に貫通しており、容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１の表面は、層間絶縁膜ＩＮＳ２の表面から露出している。容量プラグ電極ＰＬＧＣは、平面視において円形であり、断面視において逆台形である。つまり、容量プラグ電極ＰＬＧＣの上面および底面は円形であり、上面の直径（Φｔ２）は底面の直径（Φｂ２）より大である（Φｔ２＞Φｂ２）。断面視において、容量プラグ電極ＰＬＧＣは、ドレインプラグ電極ＰＬＧＤ上に積層されており、容量プラグ電極ＰＬＧＣの上面の直径（Φｔ２）は、ドレインプラグ電極ＰＬＧＤの上面の直径（Φｔ１）と等しい（Φｔ２＝Φｔ１）。また、層間絶縁膜ＩＮＳ２は層間絶縁膜ＩＮＳ１よりも膜厚が小であるため、容量プラグ電極ＰＬＧＣの底面の直径（Φｂ２）はドレインプラグ電極ＰＬＧＤの底面の直径（Φｂ１）よりも大である（Φｂ２＞Φｂ１）。また、容量プラグ電極ＰＬＧＣの高さ（厚さ）、プラグ電極ＰＬＧ２の高さ（厚さ）、ビット線ＢＬの高さ（厚さ）および配線Ｍ１の高さ（厚さ）は、等しく、それぞれ５０〜１５０ｎｍ程度であり、本実施の形態では１００ｎｍとする。層間絶縁膜ＩＮＳ２の膜厚が層間絶縁膜ＩＮＳ１の膜厚よりも小である（薄い）。その為、容量プラグ電極ＰＬＧＣの高さ（厚さ）、プラグ電極ＰＬＧ２の高さ（厚さ）、ビット線ＢＬの高さ（厚さ）および配線Ｍ１の高さ（厚さ）は、ソースプラグ電極ＰＬＧＳの高さ（厚さ）、ドレインプラグ電極ＰＬＧＤの高さ（厚さ）、及びプラグ電極ＰＬＧ１の高さ（厚さ）よりも小である。
【００２９】
容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１の上面（表面）には絶縁膜からなるストッパ膜ＳＴＰ１が形成されている。ストッパ膜ＳＴＰ１は、窒化シリコン膜からなり、その膜厚は５０ｎｍ程度である。ＤＲＡＭ領域ＤＲにおいて、ストッパ膜ＳＴＰ１には、ストッパ膜ＳＴＰ１を貫通する開口である複数の容量コンタクトホールＣＣＨが形成されており、容量プラグ電極ＰＬＧＣの上面が露出している。容量コンタクトホールＣＣＨは、平面視で円形であり、その直径（Φｃ）は、容量プラグ電極ＰＬＧＣの上面の直径（Φｔ２）以下の大きさとすることで、容量コンタクトホールＣＣＨがビット線ＢＬと重なるのを防止している。
【００３０】
ストッパ膜ＳＴＰ１上には、絶縁膜からなる層間絶縁膜ＩＮＳ３が形成されている。層間絶縁膜ＩＮＳ３は、例えば、酸化シリコン膜からなり、その膜厚は３００〜６００ｎｍである。ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ３には、層間絶縁膜ＩＮＳ３を貫通する複数の容量形成溝ＣＧＶが設けられている。平面視において、容量形成溝ＣＧＶは、図２において、第１電極ＥＬ１として示した楕円形状を有する。平面視において、容量形成溝ＣＧＶの内部には、ストッパ膜ＳＴＰ１の上面（主面）と、ストッパ膜ＳＴＰ１に設けられた容量コンタクトホールＣＣＨを介して、容量プラグ電極ＰＬＧＣの上面とが露出している。また、平面視において、容量形成溝ＣＧＶは、ビット線ＢＬおよびゲート電極Ｇ１（ワード線ＷＬ）と重なっている。
【００３１】
容量形成溝ＣＧＶの底面および側壁に沿って、容量素子ＣＯＮの第１電極ＥＬ１が形成されており、第１電極ＥＬ１は容量プラグ電極ＰＬＧＣに電気的に接続されている。第１電極ＥＬ１は、ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法で形成された窒化チタン膜（ＴｉＮ）からなり、その膜厚は５〜１０ｎｍである。平面視で楕円形状の容量形成溝ＣＧＶの短軸の長さ（例えば、１００〜２００ｎｍ）は第１電極ＥＬ１の膜厚の２倍よりも十分に大きいので、容量形成溝ＣＧＶは第１電極ＥＬ１で埋まることはない。第１電極ＥＬ１は、容量形成溝ＣＧＶの内部で終端しており、容量形成溝ＣＧＶの外に位置する層間絶縁膜ＩＮＳ３の上面（主面）には延びていない。複数の容量形成溝ＣＧＶの内部に形成された複数の第１電極ＥＬ１は、互いに電気的に分離されている。平面視において、第１電極ＥＬ１は、ビット線ＢＬおよびゲート電極Ｇ１（ワード線ＷＬ）と重なっている。第１電極ＥＬ１は、ストッパ膜ＳＴＰ１でビット線ＢＬと電気的に分離されている。第１電極ＥＬ１とゲート電極Ｇ１（ワード線ＷＬ）とは、ストッパ膜ＳＴＰ１、層間絶縁膜ＩＮＳ２および層間絶縁膜ＩＮＳ１で電気的に分離されている。
【００３２】
第１電極ＥＬ１を覆うように、第１電極ＥＬ１上に誘電体膜ＣＩＮＳが形成されている。そして、誘電体膜ＣＩＮＳを覆うように、誘電体膜ＣＩＮＳ上に第２電極ＥＬ２が形成されている。誘電体膜ＣＩＮＳおよび第２電極ＥＬ２は、複数の容量素子ＣＯＮに共通に形成されている。ＤＲＡＭ領域ＤＲにおいて、容量形成溝ＣＧＶ内の第１電極ＥＬ１の表面上に形成された誘電体膜ＣＩＮＳおよび第２電極ＥＬ２は、容量形成溝ＣＧＶの外に延び、層間絶縁膜ＩＮＳ３の上面（主面）を覆っている。誘電体膜ＣＩＮＳと第２電極ＥＬ２とは、平面視において、完全に重なっており、等しい平面形状を有する。容量形成溝ＣＧＶに対して、第１電極ＥＬ１の膜厚が薄く、容量形成溝ＣＧＶ内にも誘電体膜ＣＩＮＳおよび第２電極ＥＬ２が入り込んでいるので、小さな平面積で、容量素子ＣＯＮの容量を大きく取ることが出来る。誘電体膜ＣＩＮＳは、酸化ジルコニウム膜（ＺｒＯ２）、酸化ハフニウム膜（ＨｆＯ２）、酸化アルミニウム膜（Ａｌ２Ｏ３）および酸化タンタル膜（Ｔａ２Ｏ５）の単層膜または積層膜で構成する。第２電極ＥＬ２は、窒化チタン膜（ＴｉＮ）または窒化チタン膜（ＴｉＮ）とタングステン膜（Ｗ）の積層膜で構成する。
【００３３】
第２電極ＥＬ２を覆うように、第２電極ＥＬ２上には絶縁膜からなる層間絶縁膜ＩＮＳ４が形成されている。ロジック回路領域ＬＧＣでは、層間絶縁膜ＩＮＳ３上の誘電体膜ＣＩＮＳおよび第２電極ＥＬ２は除去されているので、層間絶縁膜ＩＮＳ４は層間絶縁膜ＩＮＳ３上に形成されている。ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ４には、層間絶縁膜ＩＮＳ４を貫通するようなコンタクトホールＣＨ３が形成されている。ロジック回路領域ＬＧＣにおいては、ストッパ膜ＳＴＰ１、層間絶縁膜ＩＮＳ３および層間絶縁膜ＩＮＳ４の積層構造に対して、コンタクトホールＣＨ３が形成されている。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、コンタクトホールＣＨ３内には、導体膜からなるプラグ電極ＰＬＧ３が形成されている。層間絶縁膜ＩＮＳ４は、酸化シリコン膜からなり、プラグ電極ＰＬＧ３は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。ＤＲＡＭ領域ＤＲにおいて、プラグ電極ＰＬＧ３は、容量素子ＣＯＮの第２電極ＥＬ２に接触しており、電気的に接続されている。また、ロジック回路領域ＬＧＣにおいて、プラグ電極ＰＬＧ３は、プラグ電極ＰＬＧ２と配線Ｍ１に接触しており、電気的に接続されている。
【００３４】
プラグ電極ＰＬＧ３を覆うように、層間絶縁膜ＩＮＳ４上に絶縁膜からなる層間絶縁膜ＩＮＳ５が形成されている。層間絶縁膜ＩＮＳ５は、酸化シリコン膜またはＳｉＣＯＨ膜などのＬｏｗ−ｋ膜からなるが、層間絶縁膜ＩＮＳ５には、層間絶縁膜ＩＮＳ５を貫通するように、複数の配線溝ＣＨ４ａが形成されており、配線溝ＣＨ４ａ内には、配線Ｍ２が形成されている。配線Ｍ２は、銅配線であり、バリアメタルとして機能する薄いバリア導体膜（例えば、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、またはそれらの積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、銅（Ｃｕ）膜）の積層構造で構成されている。配線Ｍ２は、プラグ電極ＰＬＧ３の上面（主面）に接触しており、電気的に接続されている。なお、図３のＤＲＡＭ領域ＤＲに示した、配線Ｍ２およびプラグ電極ＰＬＧ３は、図２のＡ−Ａ線の位置以外のＤＲＡＭ領域ＤＲの要部断面図を付加的に示している。
【００３５】
図４から図１４は、本実施の形態の半導体集積回路装置の製造工程中の要部断面図である。図４から図１４の要部断面図は、図３の要部断面図に対応するものである。図４は、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）が形成された半導体基板ＳＢを準備する工程と、層間絶縁膜ＩＮＳ１を形成する工程を説明する図面である。半導体基板ＳＢのＤＲＡＭ領域ＤＲに、選択ＭＩＳＦＥＴ（ＴＲ１）を形成し、ロジック回路領域ＬＧＣに、ロジックＭＩＳＦＥＴ（ＴＲ２）を形成する。選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）を覆うように、半導体基板ＳＢの主面上に層間絶縁膜ＩＮＳ１を形成する。具体的には、半導体基板ＳＢの主面上に層間絶縁膜ＩＮＳ１となる酸化シリコン膜をＰＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法等により形成する。酸化シリコン膜の膜厚は、隣接するゲート電極Ｇ１間のスペースが完全に埋まる程度の膜厚（例えば、３５０ｎｍ程度）よりも厚くする。次に、層間絶縁膜ＩＮＳ１に対し、ＣＭＰ（Chemical Mechanical Polishing）処理を施して層間絶縁膜ＩＮＳ１の表面を平坦化することにより、平らな主面（上面）を有する層間絶縁膜ＩＮＳ１を形成する。つまり、ＤＲＡＭ領域ＤＲにおいて、隣接するゲート電極Ｇ１間の領域（例えば、ソース領域ＳＲ１またはドレイン領域ＤＲ１）における層間絶縁膜ＩＮＳ１の膜厚は、ゲート電極Ｇ１の上部の層間絶縁膜ＩＮＳ１の膜厚に比べ、ほぼゲート電極Ｇ１の厚さ分だけ厚い。厳密には、ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１およびシリサイド膜ＳＩＬの合計厚さ分だけ厚い。因みに、ＤＲＡＭ領域ＤＲにおいて、ソース領域ＳＲ１、ドレイン領域ＤＲ１または素子分離膜ＳＴＩ上における層間絶縁膜ＩＮＳ１の膜厚は、２００ｎｍ程度であり、ゲート電極Ｇ１上での膜厚は１２０ｎｍ程度である。層間絶縁膜ＩＮＳ１として、前述の酸化シリコン膜の下層に窒化シリコン膜を設けた積層膜を用いても良い。その場合、窒化シリコン膜の膜厚は、酸化シリコン膜の膜厚よりも薄く、例えば、５０〜１００ｎｍ程度とする。
【００３６】
図５は、層間絶縁膜ＩＮＳ１にコンタクトホールＣＨ１を形成する工程を説明する図面である。層間絶縁膜ＩＮＳ１上に絶縁膜からなるレジスト膜ＰＲ１を形成する。レジスト膜ＰＲ１は、コンタクトホールＣＨ１に対応する開口を有している。レジスト膜ＰＲ１をマスクとして、層間絶縁膜ＩＮＳ１にドライエッチングを施し、層間絶縁膜ＩＮＳ１にコンタクトホールＣＨ１を形成する。コンタクトホールＣＨ１は、平面視において、円形である。層間絶縁膜ＩＮＳ１に設けられたコンタクトホールＣＨ１により、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１およびドレイン領域ＤＲ１の表面に形成されたシリサイド膜ＳＩＬが露出する。同様に、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２およびドレイン領域ＤＲ２の表面に形成されたシリサイド膜ＳＩＬも露出する。コンタクトホールＣＨ１を構成する層間絶縁膜ＩＮＳ１の側壁は、層間絶縁膜ＩＮＳ１の膜厚方向にテーパ形状となっている。つまり、コンタクトホールＣＨ１の上部の直径（Φｔ１）は底部の直径（Φｂ１）よりも大である（Φｔ１＞Φｂ１）。コンタクトホールＣＨ１の上部の直径および底部の直径は、図３において説明したプラグ電極の上面の直径および底面の直径と夫々等しくなるので、同様の符号で説明している。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣに形成された全てのコンタクトホールＣＨ１は、平面視において、等しい直径を有している。
【００３７】
図６は、プラグ電極および層間絶縁膜ＩＮＳ２の形成工程を説明する図面である。前述のレジスト膜ＰＲ１を除去した後、層間絶縁膜ＩＮＳ１上にバリア導体膜と主導体膜を順次形成（堆積）する。バリア導体膜と主導体膜は、コンタクトホールＣＨ１を完全に埋めるような膜厚で形成する。その後、主導体膜およびバリア導体膜に対してＣＭＰ処理を施し、層間絶縁膜ＩＮＳ１上の主導体膜およびバリア導体膜を除去する。ＣＭＰ処理により、コンタクトホールＣＨ１内のみに、主導体膜およびバリア導体膜を残し、バリア導体膜と主導体膜の積層膜からなる、ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１を形成する。ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１は、コンタクトホールＣＨ１を形成した際に露出したシリサイド膜ＳＩＬと接触している。次に、層間絶縁膜ＩＮＳ１上に、ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１を覆うようにＰＣＶＤ法により層間絶縁膜ＩＮＳ２を形成する。
【００３８】
図７は、ビット線ＢＬおよび配線Ｍ１を形成するための配線溝ＣＨ２ａを形成する工程を説明する図面である。層間絶縁膜ＩＮＳ２上にビット線ＢＬおよび配線Ｍ１のパターンに対応する開口を有するレジスト膜ＰＲ２を形成する。次に、絶縁膜からなるレジスト膜ＰＲ２をマスクとして、層間絶縁膜ＩＮＳ２にドライエッチングを施すことにより、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣに配線溝ＣＨ２ａを形成する。ＤＲＡＭ領域ＤＲの配線溝ＣＨ２ａ内には、ソースプラグ電極ＰＬＧＳの頭（上面）が露出し、ロジック回路領域ＬＧＣの配線溝ＣＨ２ａ内には、プラグ電極ＰＬＧ１の頭（上面）が露出している。
【００３９】
図８は、容量プラグ電極ＰＬＧＣおよびプラグ電極ＰＬＧ２を形成するためのコンタクトホールＣＨ２ｂを形成する工程を説明する図面である。前述のレジスト膜ＰＲ２を除去した後、層間絶縁膜ＩＮＳ２上に絶縁膜からなるレジスト膜ＰＲ３を形成する。レジスト膜ＰＲ３は、層間絶縁膜ＩＮＳ２に形成された配線溝ＣＨ２ａを覆い、容量プラグ電極ＰＬＧＣおよびプラグ電極ＰＬＧ２のパターンに対応した開口を有する。レジスト膜ＰＲ２とは異なるパターンを有するレジスト膜ＰＲ３をマスクとして、層間絶縁膜ＩＮＳ２にドライエッチングを施し、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにコンタクトホールＣＨ２ｂを形成する。コンタクトホールＣＨ２ｂは、平面視において、円形である。層間絶縁膜ＩＮＳ２に設けられたコンタクトホールＣＨ２ｂにより、ドレインプラグ電極ＰＬＧＤの頭（上面）およびプラグ電極ＰＬＧ１の頭（上面）が露出する。コンタクトホールＣＨ２ｂを構成する層間絶縁膜ＩＮＳ２の側壁は、層間絶縁膜ＩＮＳ２の膜厚方向にテーパ形状となっている。つまり、コンタクトホールＣＨ２ｂの上部の直径（Φｔ２）は底部の直径（Φｂ２）よりも大である（Φｔ２＞Φｂ２）。コンタクトホールＣＨ２ｂの上部の直径および底部の直径は、図３において説明した容量プラグ電極ＰＬＧＣの上面の直径および底面の直径と夫々等しくなるので、同様の符号で説明している。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣに形成された全てのコンタクトホールＣＨ２ｂは、平面視において、等しい直径を有している。ここでは、配線溝ＣＨ２ａを先に形成した後に、コンタクトホールＣＨ２ｂを形成したが、この順序は逆であっても良い。また、層間絶縁膜ＩＮＳ２に形成する配線溝ＣＨ２ａとコンタクトホールＣＨ２ｂを、１枚のマスクを用いて、同時に（同一工程で）形成しても良い。その場合には、製造工程数を削減できるという効果が有る。
【００４０】
図９は、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１並びにストッパ膜ＳＴＰ１を形成する工程を説明する図面である。前述のレジスト膜ＰＲ３を除去した後、層間絶縁膜ＩＮＳ２上にバリア導体膜と主導体膜を順次形成（堆積）する。バリア導体膜と主導体膜は、配線溝ＣＨ２ａおよびコンタクトホールＣＨ２ｂを完全に埋めるような膜厚で形成する。その後、主導体膜およびバリア導体膜に対してＣＭＰ処理を施し、層間絶縁膜ＩＮＳ２上の主導体膜およびバリア導体膜を除去する。ＣＭＰ処理により、配線溝ＣＨ２ａ内およびコンタクトホールＣＨ２ｂ内に、主導体膜およびバリア導体膜を残し、バリア導体膜と主導体膜の積層膜からなる、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１を形成する。ビット線ＢＬは、配線溝ＣＨ２ａを形成した際に露出したソースプラグ電極ＰＬＧＳの頭（上面）と、配線Ｍ１は、配線溝ＣＨ２ａを形成した際に露出したプラグ電極ＰＬＧ１の頭（上面）と接触している。また、容量プラグ電極ＰＬＧＣおよびプラグ電極ＰＬＧ２は、コンタクトホールＣＨ２ｂを形成した際に露出したドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１と、それぞれ接触している。
【００４１】
図７及び図８を用いて説明したように、層間絶縁膜ＩＮＳ２に形成する配線溝ＣＨ２ａとコンタクトホールＣＨ２ｂを、レジスト膜ＰＲ２とレジスト膜ＰＲ３という異なるパターンを有する別々のマスクを用いて、別々の工程で形成した。この手法により、互いに隣接するコンタクトホールＣＨ２ｂと配線溝ＣＨ２ａの間隔を狭めることが出来る。つまり、１枚のマスクを用いて、配線溝ＣＨ２ａとコンタクトホールＣＨ２ｂを形成した場合に比べて、互いに隣接するコンタクトホールＣＨ２ｂと配線溝ＣＨ２ａの間隔を狭めることが出来る。図９で説明したように、ＤＲＡＭ領域ＤＲにおいて、コンタクトホールＣＨ２ｂには容量プラグ電極ＰＬＧＣが形成され、配線溝ＣＨ２ａにはビット線ＢＬが形成されるので、互いに隣接する容量プラグ電極ＰＬＧＣとビット線ＢＬとの間隔を狭めることが出来る。１枚のマスクで加工する場合は、マスクにおける最小加工寸法より細い（狭い）ラインまたはスペースの加工は出来ない。しかしながら、２枚の別マスクを用いることで、最小加工寸法以下のスペースの加工が可能となるからである。図２で説明したＤＲＡＭセルアレイにおいて、ワード線ＷＬの幅狭の第２部分は最小加工寸法になっているのが一般的であり、本実施の形態でもそのようになっている。したがって、図２で説明したように互いに隣接する容量プラグ電極ＰＬＧＣとビット線ＢＬの間隔（図２のＹ１）を最小加工寸法（図２のＸ２）よりも小さく（狭く）することができる。これにより、ＤＲＡＭセルアレイの面積縮小、言い換えると高集積化が可能となる。
【００４２】
次に、層間絶縁膜ＩＮＳ２上に、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１を覆うようにストッパ膜ＳＴＰ１をＰＣＶＤ法により形成（堆積）する。
【００４３】
図１０は、ストッパ膜ＳＴＰ１に容量コンタクトホールＣＣＨを形成する工程を説明する図面である。ストッパ膜ＳＴＰ１上に、容量コンタクトホールＣＣＨに対応する開口を有する絶縁膜からなるレジスト膜ＰＲ４を形成し、レジスト膜ＰＲ４をマスクとして、ストッパ膜ＳＴＰ１にドライエッチングを施し、容量コンタクトホールＣＣＨを形成する。容量コンタクトホールＣＣＨは、容量プラグ電極ＰＬＧＣ上に形成し、容量プラグ電極ＰＬＧＣの頭（上面）を露出させる。ストッパ膜ＳＴＰ１には、平面視において、ビット線ＢＬと重なって形成される容量素子ＣＯＮの第１電極ＥＬ１とビット線ＢＬとの間の導通を防止する役割が有るので、ストッパ膜ＳＴＰ１は、平面視において、ビット線ＢＬを完全に覆っている。つまり、容量コンタクトホールＣＣＨは、平面視において、ビット線ＢＬと重なることはない。その為に、容量コンタクトホールＣＣＨの直径（Φｃ）は、容量プラグ電極ＰＬＧＣの上面の直径（Φｔ２）以下となっており、容量コンタクトホールＣＣＨの中心が、容量プラグ電極ＰＬＧＣの中心と重なるように形成する。但し、両者の中心はずれていても良い。
【００４４】
図１１は、層間絶縁膜ＩＮＳ３および容量形成溝ＣＧＶを形成する工程を説明する図面である。前述のレジスト膜ＰＲ４を除去した後、ストッパ膜ＳＴＰ１上に絶縁膜からなる層間絶縁膜ＩＮＳ３をＰＣＶＤ法により形成（堆積）する。次に、層間絶縁膜ＩＮＳ３上に、容量形成溝ＣＧＶのパターンに対応する開口を有する絶縁膜からなるレジスト膜ＰＲ５を形成し、レジスト膜ＰＲ５をマスクに、層間絶縁膜ＩＮＳ３にドライエッチングを施し、容量形成溝ＣＧＶを形成する。容量形成溝ＣＧＶは、ＤＲＡＭ領域ＤＲにおいて、各容量プラグ電極ＰＬＧＣ上に１個ずつ形成され、容量形成溝ＣＧＶの底部には、ストッパ膜ＳＴＰ１、容量コンタクトホールＣＣＨおよび容量プラグ電極ＰＬＧＣが露出している。
【００４５】
図１２は、第１電極ＥＬ１を形成する工程を説明する図面である。前述のレジスト膜ＰＲ５を除去した後、容量形成溝ＣＧＶの側壁並びに底部に沿って導体膜からなる第１電極ＥＬ１を形成する。第１電極ＥＬ１は、容量形成溝ＣＧＶが埋まらないように薄い膜厚で形成されている。第１電極ＥＬ１は、容量コンタクトホールＣＣＨ内にも形成され、容量プラグ電極ＰＬＧＣの上面に接触している。また、第１電極ＥＬ１は、隣接する容量形成溝ＣＧＶ内に形成された第１電極ＥＬ１とは分離されており、第１電極ＥＬ１の端部ＥＤＧは、層間絶縁膜ＩＮＳ３の上面（主面）まで延在することはなく、層間絶縁膜ＩＮＳ３の上面（主面）よりも低い位置で終端している。
【００４６】
第１電極ＥＬ１と容量プラグ電極ＰＬＧＣとは、直接接触する例を示したが、両者が電気的に接続されていることが重要で、第１電極ＥＬ１と容量プラグ電極ＰＬＧＣとの間に、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはタングステン（Ｗ）膜等の導電体からなるプラグ電極（図示しない）等を介在させても良い。つまり、第１電極ＥＬ１を形成する前に、ストッパ膜ＳＴＰ１上に導体膜を、容量コンタクトホールＣＣＨが完全に埋まる程度の膜厚（円形の容量コンタクトホールＣＣＨの直径の１/２以上）で形成する。その後に、導体膜全体に等方性ドライエッチ（エッチバック）を施すことにより、容量コンタクトホールＣＣＨ内にのみ選択的に導体膜を残すことが出来る。
【００４７】
図１３は、誘電体膜ＣＩＮＳ、第２電極ＥＬ２および層間絶縁膜ＩＮＳ４を形成する工程を説明する図面である。第１電極ＥＬ１の上面に沿って、誘電体膜ＣＩＮＳおよび第２電極ＥＬ２をＰＣＶＤ法によって形成（堆積）する。誘電体膜ＣＩＮＳおよび第２電極ＥＬ２は、複数の第１電極ＥＬ１に対して共通に設けられている。つまり、隣接する容量形成溝ＣＧＶ内部から隣接する容量形成溝ＣＧＶ間の層間絶縁膜ＩＮＳ３上にも連続的に延在している。誘電体膜ＣＩＮＳおよび第２電極ＥＬ２は、ＤＲＡＭ領域ＤＲに形成されており、ロジック回路領域ＬＧＣでは除去されている。次に、ＤＲＡＭ領域ＤＲの第２電極ＥＬ２およびロジック回路領域ＬＧＣの層間絶縁膜ＩＮＳ３を覆うように絶縁膜からなる層間絶縁膜ＩＮＳ４をＣＶＤ法により形成する。
【００４８】
図１４は、プラグ電極ＰＬＧ３および層間絶縁膜ＩＮＳ５を形成する工程を説明する図面である。ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ４を貫通してプラグ電極ＰＬＧ３を設け、プラグ電極ＰＬＧ３を第２電極ＥＬ２に接触させ、電気的に接続させている。ロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ４、層間絶縁膜ＩＮＳ３およびストッパ膜ＳＴＰ１を貫通してプラグ電極ＰＬＧ３を設け、プラグ電極ＰＬＧ３をプラグ電極ＰＬＧ２および配線Ｍ１に接触させ、電気的に接続させている。プラグ電極ＰＬＧ３が形成されたコンタクトホールＣＨ３は、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて深さが異なるが、例えば、ドライエッチング法を用いて同時に形成する。コンタクトホールＣＨ３の形成にあたり、ＤＲＡＭ領域ＤＲでは、第２電極ＥＬ２が、ロジック回路領域ＬＧＣでは、ストッパ膜ＳＴＰ１が、層間絶縁膜ＩＮＳ４および層間絶縁膜ＩＮＳ３に対してエッチングストッパとして機能する。次に、プラグ電極ＰＬＧ３を覆うように、例えば、ＣＶＤ法により絶縁膜からなる層間絶縁膜ＩＮＳ５を形成する。その後、層間絶縁膜ＩＮＳ５に配線溝ＣＨ４ａを形成し、配線溝ＣＨ４ａ内に銅配線からなる配線Ｍ２を形成することにより、図３に示した構造が完成する。ＤＲＡＭ領域ＤＲにおいて、配線Ｍ２は、プラグ電極ＰＬＧ３を介して容量素子ＣＯＮの第２電極ＥＬ２に電気的に接続されており、第２電極ＥＬ２に対して所定の電位を供給する。ロジック回路領域ＬＧＣにおいて、配線Ｍ２は、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に電気的に接続されており、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に所定の電位または信号を供給する。
【００４９】
本実施の形態によれば、選択ＭＩＳＦＥＴ（ＴＲ１）のドレインＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１との接続を、２段の積層構造のプラグ電極（つまり、ドレインプラグ電極ＰＬＧＤおよび容量プラグ電極ＰＬＧＣの積層構造）とし、容量プラグ電極ＰＬＧＣの高さをビット線ＢＬの高さと等しくしている。したがって、特許文献１に比べ、容量プラグ電極ＰＬＧＣ（特許文献１の第２プラグ電極）の高さを低くでき、かつ、（容量プラグ電極ＰＬＧＣと特許文献１の第２プラグ電極の上面の面積がそれぞれ等しいと仮定した場合の）容量プラグ電極ＰＬＧＣの底面積を大きくできるので、容量プラグ電極ＰＬＧＣの抵抗を低減することができる。したがって、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１間の抵抗を低減でき、ｅＤＲＡＭの動作速度を向上することができる。
【００５０】
また、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１との接続を、２段の積層構造のプラグ電極（つまり、ドレインプラグ電極ＰＬＧＤおよび容量プラグ電極ＰＬＧＣの積層構造）としたことで、特許文献２に比べ、ドレインプラグ電極ＰＬＧＤおよび容量プラグ電極ＰＬＧＣ各々の高さを低くできる。そして、（容量プラグ電極ＰＬＧＣと特許文献２の第１のコンタクトホールの上面の面積がそれぞれ等しいと仮定した場合の）ドレインプラグ電極ＰＬＧＤの底面積および容量プラグ電極ＰＬＧＣの底面積を大きくできる。したがって、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１間の抵抗を低減でき、ｅＤＲＡＭの動作速度を向上することができる。
【００５１】
選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１との接続を、２段の積層構造のプラグ電極（つまり、ドレインプラグ電極ＰＬＧＤおよび容量プラグ電極ＰＬＧＣの積層構造）としたことで、ドレインプラグ電極ＰＬＧＤおよび容量プラグ電極ＰＬＧＣ各々の高さを低くできる。つまり、層間絶縁膜ＩＮＳ１に形成するコンタクトホールＣＨ１のアスペクト比および層間絶縁膜ＩＮＳ２に形成するコンタクトホールＣＨ２ｂのアスペクト比が小さくなり、製造歩留りを向上できる。
【００５２】
層間絶縁膜ＩＮＳ２に形成するビット線ＢＬ用の配線溝ＣＨ２ａとコンタクトホールＣＨ２ｂを別工程で加工したことにより、ＤＲＡＭメモリアレイの高集積化が可能となった。
【００５３】
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例に相当する。
【００５４】
本実施の形態２では、実施の形態１において、配線溝ＣＨ２ａを形成した後に、配線溝ＣＨ２ａの側壁に側壁絶縁膜ＳＷＮを形成する製法とその構造について説明する。
【００５５】
図１５は、本実施の形態２の半導体集積回路装置の製造工程中の要部断面図である。本実施の形態２でも、実施の形態１と同様に図４から図７を用いて説明した工程を実施する。次に、図７のレジスト膜ＰＲ２を除去し、層間絶縁膜ＩＮＳ２上および配線溝ＣＨ２ａ内に、例えば、窒化シリコン膜または酸化シリコン膜からなる絶縁膜を形成（堆積）し、この絶縁膜に異方性ドライエッチングを施すことにより、配線溝ＣＨ２ａの側壁に側壁絶縁膜ＳＷＮを選択的に形成する。側壁絶縁膜ＳＷＮは、例えば、１０ｎｍ幅に形成する。この後、実施の形態１の図８以降を用いて説明した工程を同様に実施する。
【００５６】
図１６は、実施の形態１の図３に対応する、本実施の形態２のＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣの要部断面図である。図１６に示すように、ビット線ＢＬおよび配線Ｍ１の側壁には側壁絶縁膜ＳＷＮが形成されている。つまり、実施の形態１に比べ、平面視において、ビット線ＢＬおよび配線Ｍ１の外周（幅方向および長さ方向）は側壁絶縁膜ＳＷＮの幅の２倍分狭く（また、短く）なっている。なお、本実施の形態２においては、配線溝ＣＨ２ａの形成が先で、その後に側壁絶縁膜ＳＷＮの形成、さらに、コンタクトホールＣＨ２ｂの形成順とするのが良い。配線溝ＣＨ２ａの形成とコンタクトホールＣＨ２ｂの形成順が逆転すると、容量プラグ電極ＰＬＧＣの周囲にも側壁絶縁膜ＳＷＮが形成され、容量プラグ電極ＰＬＧＣの抵抗が上昇するので好ましくない。
【００５７】
本実施の形態２では、上記実施の形態１で述べた効果の他に以下の効果を奏する。
【００５８】
ビット線ＢＬを細線化できることで、ビット線ＢＬと容量プラグ電極ＰＬＧＣとの距離を縮小することができるので、ＤＲＡＭメモリアレイの一層の高集積化が可能となる。
【００５９】
配線溝ＣＨ２ａ形成後に、側壁絶縁膜ＳＷＮを形成し、その後に、コンタクトホールＣＨ２ｂを形成する。そして、配線溝ＣＨ２ａにビット線ＢＬを、コンタクトホールＣＨ２ｂに容量プラグ電極ＰＬＧＣを形成するので、ビット線ＢＬに対する容量プラグ電極ＰＬＧＣのショート余裕を大きくでき、製造歩留りがより一層向上する。
【００６０】
（実施の形態３）
本実施の形態３は、上記実施の形態１の変形例に相当する。
【００６１】
本実施の形態３では、容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１が、銅（Ｃｕ）膜により形成されている。
【００６２】
図１７から図２０は、本実施の形態３の半導体集積回路装置の製造工程中の要部断面図である。図１７は、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１並びにストッパ膜ＳＴＰ１を形成する工程を説明する図面であり、実施の形態１の図９に対応している。実施の形態１と同様に図４から図８を用いて説明した工程を実施した後、レジスト膜ＰＲ３を除去する。次に、層間絶縁膜ＩＮＳ１上にバリア導体膜と主導体膜を順次形成（堆積）する。図９に関する説明は、本実施の形態３でも同様である。ただし、本実施の形態３では、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１として銅膜を用いるため、バリア導体膜は、例えば、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、またはそれらの積層膜からなり、バリア導体膜よりも膜厚が厚い主導体膜は、例えば、銅（Ｃｕ）膜からなる。図９で説明した工程を実施することにより、バリア導体膜と主導体膜との積層膜（積層構造）で構成された容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１ができる。また、ストッパ膜ＳＴＰ１としては、窒化シリコン（ＳｉＮ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いる。
【００６３】
次に、図１０を用いて説明した容量コンタクトホールＣＣＨを形成する工程を実施する。
【００６４】
図１８は、層間絶縁膜ＩＮＳ３ａ、配線Ｍａ、ストッパ膜ＳＴＰ２、層間絶縁膜ＩＮＳ３ｂおよび配線Ｍｂを形成する工程を説明する図面である。先ず、ストッパ膜ＳＴＰ１上に層間絶縁膜ＩＮＳ３ａを形成（堆積）する。層間絶縁膜ＩＮＳ３ａは、ＳｉＣＯＨ膜等のＬｏｗ−ｋ膜で構成されている。ロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ３ａ内に配線Ｍａを形成する。配線Ｍａは、銅（Ｃｕ）膜からなり、配線部分ＭＷａとビア部分ＭＶａとで構成されている。配線部分ＭＷａとビア部分ＭＶａとは一体に構成され、バリア膜と主導体膜の積層構造となっており、バリア導体膜は、例えば、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、またはそれらの積層膜からなり、バリア導体膜よりも膜厚が厚い主導体膜は、例えば、銅（Ｃｕ）膜からなる。配線Ｍａのビア部分ＭＶａは、ストッパ膜ＳＴＰ１に形成された開口を介してプラグ電極ＰＬＧ２または配線Ｍ１に電気的に接続されている。
【００６５】
次に、配線Ｍａおよび層間絶縁膜ＩＮＳ３ａを覆うようにストッパ膜ＳＴＰ２を形成（堆積）する。ストッパ膜ＳＴＰ２としては、窒化シリコン（ＳｉＮ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いる。ストッパ膜ＳＴＰ２上に層間絶縁膜ＩＮＳ３ｂを形成（堆積）する。層間絶縁膜ＩＮＳ３ｂは、ＳｉＣＯＨ膜等のＬｏｗ−ｋ膜で構成する。ロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ３ｂ内に配線Ｍｂを形成する。配線Ｍｂは、銅（Ｃｕ）膜からなり、配線部分ＭＷｂとビア部分ＭＶｂとで構成されている。配線Ｍｂは、配線Ｍａと同様の材料で構成されており、配線Ｍｂは、ストッパ膜ＳＴＰ２に形成した開口を介して配線Ｍａに電気的に接続されている。
【００６６】
図１９は、容量素子の形成工程を説明する図面である。図１８で説明した工程の後に、図１１から図１３を用いて説明した工程を実施することにより、ＤＲＡＭ領域ＤＲに複数の容量素子ＣＯＮを形成する。実施の形態１における層間絶縁膜ＩＮＳ３に相当する膜が、本実施の形態３では、層間絶縁膜ＩＮＳ３ａ、ストッパ膜ＳＴＰ２および層間絶縁膜ＩＮＳ３ｂの積層構造である。
【００６７】
図２０は、ストッパ膜ＳＴＰ３、層間絶縁膜ＩＮＳ４ａおよび配線Ｍｃを形成する工程を説明する図面である。容量素子ＣＯＮを構成する第２電極ＥＬ２上およびロジック回路領域ＬＧＣの配線Ｍｂ上にストッパ膜ＳＴＰ３を形成する。ストッパ膜ＳＴＰ３としては、窒化シリコン（ＳｉＮ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いる。ストッパ膜ＳＴＰ３上に層間絶縁膜ＩＮＳ４ａを形成（堆積）する。層間絶縁膜ＩＮＳ４ａは、ＳｉＣＯＨ膜等のＬｏｗ−ｋ膜で構成する。層間絶縁膜ＩＮＳ４ａ内に配線Ｍｃを形成する。配線Ｍｃは、銅（Ｃｕ）膜からなり、配線部分ＭＷｃとビア部分ＭＶｃとで構成されている。配線Ｍｃは、配線Ｍａと同様の材料で構成されており、配線Ｍｃは、ロジック回路領域ＬＧＣで、ストッパ膜ＳＴＰ３に形成した開口を介して配線Ｍｂに電気的に接続されている。また、配線Ｍｃは、ＤＲＡＭ領域ＤＲで、ストッパ膜ＳＴＰ３に形成した開口を介して容量素子ＣＯＮの第２電極ＥＬ２に電気的に接続されている。本実施の形態３では、容量素子ＣＯＮが形成される層間絶縁膜ＩＮＳ３ａおよび層間絶縁膜ＩＮＳ３ｂのロジック回路領域ＬＧＣに２層の配線層を形成したが、例えば、１層の配線層としても良く、３層以上の配線層を形成しても良い。
【００６８】
実施の形態３において、実施の形態２の側壁絶縁膜ＳＷＮを適用しても良い。
【００６９】
本実施の形態３では、上記実施の形態１で述べた効果の他に以下の効果を奏する。
【００７０】
容量プラグ電極ＰＬＧＣに銅膜を用いることにより、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１と容量素子ＣＯＮの第１電極ＥＬ１間の抵抗を低減でき、ｅＤＲＡＭの動作速度を向上することができる。
【００７１】
ビット線ＢＬとして銅膜を用いることによりビット線ＢＬの抵抗を低減でき、ｅＤＲＡＭの動作速度を向上することができる。
【００７２】
容量素子ＣＯＮが形成される層間絶縁膜ＩＮＳ３ａ、ＩＮＳ３ｂを利用して銅膜からなる配線Ｍａ、Ｍｂを設けることにより、ロジック回路領域ＬＧＣの配線余裕度が向上する。
【００７３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００７４】
ＡＣＴ１  第１活性領域
ＡＣＴ２  第２活性領域
ＢＬ  ビット線
ＣＣＨ  容量コンタクトホール
ＣＧＶ  容量形成溝
ＣＨ１  コンタクトホール
ＣＨ２ａ  配線溝
ＣＨ２ｂ  コンタクトホール
ＣＨ３  コンタクトホール
ＣＨ４ａ  配線溝
ＣＩＮＳ  誘電体膜
ＣＯＮ  容量素子
ＤＲ  ＤＲＡＭ領域
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＥＤＧ  端部
ＥＬ１  第１電極
ＥＬ２  第２電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＩ１  ゲート絶縁膜
ＧＩ２  ゲート絶縁膜
ＩＮＳ１  層間絶縁膜
ＩＮＳ２  層間絶縁膜
ＩＮＳ３  層間絶縁膜
ＩＮＳ３ａ  層間絶縁膜
ＩＮＳ３ｂ  層間絶縁膜
ＩＮＳ４  層間絶縁膜
ＩＮＳ４ａ  層間絶縁膜
ＩＮＳ５  層間絶縁膜
ＬＧＣ  ロジック回路領域
Ｍ１  配線
Ｍ２  配線
Ｍａ  配線
Ｍｂ  配線
Ｍｃ  配線
ＭＶａ  ビア部分
ＭＶｂ  ビア部分
ＭＶｃ  ビア部分
ＭＷａ  配線部分
ＭＷｂ  配線部分
ＭＷｃ  配線部分
ＰＬＧＤ  ドレインプラグ電極
ＰＬＧＣ  容量プラグ電極
ＰＬＧＳ  ソースプラグ電極
ＰＬＧ１  プラグ電極
ＰＬＧ２  プラグ電極
ＰＬＧ３  プラグ電極
ＰＲ１  レジスト膜
ＰＲ２  レジスト膜
ＰＲ３  レジスト膜
ＰＲ４  レジスト膜
ＰＲ５  レジスト膜
ＳＢ  半導体基板
ＳＩＬ  シリサイド膜
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＴＩ  素子分離膜
ＳＴＰ１  ストッパ膜
ＳＴＰ２  ストッパ膜
ＳＴＰ３  ストッパ膜
ＳＷ１  サイドウォール膜
ＳＷ２  サイドウォール膜
ＳＷＮ  側壁絶縁膜
ＴＲ１  選択ＭＩＳＦＥＴ
ＴＲ２  ロジックＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2015103708.tif 000003
【図２】
2015103708.tif 000004
【図３】
2015103708.tif 000005
【図４】
2015103708.tif 000006
【図５】
2015103708.tif 000007
【図６】
2015103708.tif 000008
【図７】
2015103708.tif 000009
【図８】
2015103708.tif 000010
【図９】
2015103708.tif 000011
【図１０】
2015103708.tif 000012
【図１１】
2015103708.tif 000013
【図１２】
2015103708.tif 000014
【図１３】
2015103708.tif 000015
【図１４】
2015103708.tif 000016
【図１５】
2015103708.tif 000017
【図１６】
2015103708.tif 000018
【図１７】
2015103708.tif 000019
【図１８】
2015103708.tif 000020
【図１９】
2015103708.tif 000021
【図２０】
2015103708.tif 000022