(57)【要約】【課題】保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上したアナログ‐デジタル変換装置を提供する。【解決手段】アナログ‐デジタル変換装置１は、デジタル信号Ｓｄの各ビットに対応する複数のコンデンサを有し、入力した基準電圧Ｖｒｅｆによりコンデンサ１１を充電して各ビットに対応する比較電圧Ｖｃｍｐを出力するアナログ‐デジタル変換部１０と、アナログ信号Ｓａに基づく電圧を保持するホールドコンデンサ２１と、オン、オフ動作によりホールドコンデンサ２１が保持する電圧を制御するスイッチ２２２とを有し、アナログ‐デジタル変換部１０が出力した比較電圧Ｖｃｍｐとアナログ信号Ｓａに基づく電圧とを比較して比較結果Ｓｃｍｐを出力する比較部２０と、コンデンサ１１に接続し、コンデンサ１１が入力する基準電圧Ｖｒｅｆの高周波成分を低減するフィルタ回路１３とを備える。【選択図】図１
2015186111.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力したアナログ信号をデジタル信号に変換して出力する逐次比較型のアナログ‐デジタル変換装置において、
前記デジタル信号の各ビットに対応する複数のコンデンサを有し、入力した基準電圧により前記コンデンサを充電して前記各ビットに対応する比較電圧を出力する電圧出力部と、
前記アナログ信号に基づく電圧を保持するホールドコンデンサと、オン、オフ動作により前記ホールドコンデンサが保持する電圧を制御するスイッチとを有し、前記電圧出力部が出力した前記比較電圧と前記アナログ信号に基づく電圧とを比較して比較結果を出力する比較部と、
前記コンデンサに接続し、前記コンデンサが入力する前記基準電圧の高周波成分を低減するフィルタ回路と、
を備えるアナログ‐デジタル変換装置。
【請求項２】
前記フィルタ回路は、前記デジタル信号の最上位ビットに対応する前記コンデンサに接続する、
請求項１に記載のアナログ‐デジタル変換装置。
【請求項３】
前記比較部は、前記比較電圧と前記前記アナログ信号に基づく電圧との電位差に基づく比較結果を出力するインバータ回路をさらに有する請求項１又は２に記載のアナログ‐デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ‐デジタル変換装置に関する。
【背景技術】
【０００２】
従来、アナログ‐デジタル変換装置において、アナログ‐デジタル変換装置の高速化及び省電力化を図るために種々の提案がなされている。例えば、アナログ入力の電圧をホールドコンデンサにホールドするためのアナログスイッチと、入力したデジタル信号に基づいて比較電圧を出力するデジタル‐アナログ変換部と、ホールドした電圧と比較電圧とを比較する比較器と、入力アナログ信号をサンプリングする直前に容量に蓄えられている電荷を初期化する初期化回路を備えた逐次比較型のアナログ‐デジタル変換装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２０７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のアナログ‐デジタル変換装置によれば、デジタル‐アナログ変換部が比較電圧を出力する際に、ホールドコンデンサから電荷がアナログスイッチに漏れてしまうことがある。そのため、ホールドコンデンサが保持した電圧が変化してアナログ‐デジタル変換装置が出力するデジタル信号の変換精度が低下するという問題があった。
【０００５】
そのため、本発明の目的は、保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上することができるアナログ‐デジタル変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、外部から入力したアナログ信号をデジタル信号に変換して出力する逐次比較型のアナログ‐デジタル変換装置において、前記デジタル信号の各ビットに対応する複数のコンデンサを有し、入力した基準電圧により前記コンデンサを充電して前記各ビットに対応する比較電圧を出力する電圧出力部と、前記アナログ信号に基づく電圧を保持するホールドコンデンサと、オン、オフ動作により前記ホールドコンデンサが保持する電圧を制御するスイッチとを有し、前記電圧出力部が出力した前記比較電圧と前記アナログ信号に基づく電圧とを比較して比較結果を出力する比較部と、前記コンデンサに接続し、前記コンデンサが入力する前記基準電圧の高周波成分を低減するフィルタ回路と、を備えるアナログ‐デジタル変換装置を提供する。
【発明の効果】
【０００７】
本発明によれば、保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施の形態に係る１０ｂｉｔ構成のアナログ‐デジタル変換装置の回路の一例を示す図である。
【図２】図２は、基準電圧、出力電圧の波形を示す図であり、（ａ）は、制御部から出力された基準電圧の波形、（ｂ）は、フィルタ回路を通過した基準電圧の波形、（ｃ）は、本発明の実施の形態に係るアナログ‐デジタル変換部から出力された出力電圧の波形、（ｄ）は、フィルタ回路を有していない比較例に係るアナログ‐デジタル変換部１０から出力された出力電圧の波形を示す。
【図３】図３は、アナログ‐デジタル変換装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、各図中、実質的に同一の機能を有する構成要素については、同一の符号を付してその重複した説明を省略する。
【００１０】
［実施の形態］
図１は、本発明の実施の形態に係る１０ｂｉｔ構成のアナログ‐デジタル変換装置の回路の一例を示す図である。なお、図１において、５１２Ｃ、２Ｃ、１Ｃは、それぞれ５１２個、２個、１個の容量比で５１２・・・、２、１のコンデンサによりキャパシタアレイが構成されていることを示す。
【００１１】
このアナログ‐デジタル変換装置１は、図示しない外部装置等からアナログ信号Ｓａを入力し、入力したアナログ信号Ｓａをデジタル信号Ｓｄに変換して出力する逐次比較型のアナログ‐デジタル変換装置である。なお、図示しない外部装置は、物理量をアナログ信号に変換して出力するマイクや温度計等の検出装置やセンサ等である。
【００１２】
アナログ‐デジタル変換装置１は、基準電圧Ｖｒｅｆにより充電されてデジタル信号Ｓｄの各ビットに対応する比較電圧Ｖｃｍｐを出力するとともに、アナログ信号Ｓａに基づく出力電圧Ｖｏｕｔを出力する複数のコンデンサ１１を有するアナログ‐デジタル変換部１０と、アナログ‐デジタル変換部１０が出力した比較電圧Ｖｃｍｐと出力電圧Ｖｏｕｔとを比較する比較部２０と、基準電圧Ｖｒｅｆを出力するとともに、アナログ‐デジタル変換部１０及び比較部２０等を制御する制御部３０とを備える。なお、アナログ‐デジタル変換部１０は、電圧出力部の一例である。
【００１３】
（アナログ‐デジタル変換部）
アナログ‐デジタル変換部１０には、例えば、アナログ‐デジタル変換部１０の解像度が１０ｂｉｔの場合、最上位ビットであるｂｉｔ［９］から順に、図示を省略したコンデンサを含めて、最上位ビットから５１２、２５６、１２８、６４、３２、１６、８、４、２、１の容量比となるように、５１２Ｃ、２５６Ｃ、１２８Ｃ、６４Ｃ、３２Ｃ、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、１Ｃの合計１０２４個の複数のコンデンサ１１が形成されている。
【００１４】
アナログ‐デジタル変換部１０には、さらに、デジタル信号Ｓｄのｂｉｔ［９］〜［０］に対応して設けられる複数（本実施の形態では、図示を省略したものを含めて１０個）のスイッチ１２と、制御信号Ｓｃｔｒの高周波成分を低減するフィルタ回路１３とを備える。また、各コンデンサ１１には、制御部３０から出力される切替信号Ｓｃｈ３に基づいて各コンデンサ１１とグランドＧＮＤとを接続し、各コンデンサ１１に充電された電荷を放電するリセットスイッチ４１が接続されている。
【００１５】
スイッチ１２及びリセットスイッチ４１には、ＭＯＳＦＥＴ（金属酸化膜絶縁ゲート電界効果トランジスタ）等で形成された半導体スイッチが用いられる。スイッチ１２は、各ビットに対応するコンデンサ１１に接続する接点１２ａと、制御部３０から基準電圧Ｖｒｅｆを入力する接点１２ｂと、アナログ信号Ｓａを入力する接点１２ｃとを有する。スイッチ１２は、制御部３０が送信する切替信号Ｓｃｈ２に基づいて接点１２ａと接点１２ｂとの接続と、接点１２ａと接点１２ｃとの接続とを切り替える。
【００１６】
図２は、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔの波形を示す図であり、（ａ）は、制御部３０から出力された基準電圧Ｖｒｅｆの波形、（ｂ）は、フィルタ回路を通過した基準電圧Ｖｒｅｆ´の波形、（ｃ）は、アナログ‐デジタル変換部１０から出力された出力電圧Ｖｏｕｔの波形、（ｄ）は、フィルタ回路を有していない比較例に係るアナログ‐デジタル変換部から出力された出力電圧Ｖｏｕｔ´の波形を示す。
【００１７】
フィルタ回路１３は、最上位ビットであるｂｉｔ［９］に対応するスイッチ１２の接点１２ｂと制御部３０との間に挿入される抵抗Ｒと、抵抗ＲとグランドＧＮＤとの間に挿入されるコンデンサ１３１とを有する。
【００１８】
フィルタ回路１３は、制御部３０から図２（ａ）に示すような急峻な矩形波形を有する基準電圧Ｖｒｅｆを入力し、入力した基準電圧Ｖｒｅｆを図２（ｂ）に示すように立ち上がり部及び立下り部を遅延させた基準電圧Ｖｒｅｆ´をｂｉｔ［９］に対応するコンデンサ１１に出力する。コンデンサ１１は、図２（ｃ）に示すように、スルーレートを低下させた例えば２．５Ｖの出力電圧Ｖｏｕｔを出力する。このようにして、アナログ‐デジタル変換部１０は、図２（ｄ）に示す出力電圧Ｖｏｕｔ´に含まれるオーバーシュート成分、アンダーシュート成分等の高周波成分を低減した出力電圧Ｖｏｕｔを出力する。
【００１９】
（比較部）
比較部２０は、アナログ‐デジタル変換部１０がアナログ信号Ｓａに応じて出力する出力電圧Ｖｏｕｔに基づく電圧を保持するホールドコンデンサ２１と、出力電圧Ｖｏｕｔと比較電圧Ｖｃｍｐの電位差に基づく比較結果Ｓｃｍｐを制御部３０に出力するチョッパコンパレータ２２とを備える。
【００２０】
ホールドコンデンサ２１は、アナログ‐デジタル変換部１０と接続する入力端子２１ａと、チョッパコンパレータ２２と接続する出力端子２１ｂとを有し、後述するように、出力電圧Ｖｏｕｔからインバータ２２１の閾値電圧Ｖｔｈを減算した電圧（Ｖｏｕｔ−Ｖｔｈ）により充電され、この電圧（Ｖｏｕｔ−Ｖｔｈ）を保持する。そして、ホールドコンデンサ２１は、保持した電圧（Ｖｏｕｔ−Ｖｔｈ）と比較電圧Ｖｃｍｐの電位差によって、比較電圧ＶｃｍｐがＶｏｕｔよりも大きい場合に、閾値電圧Ｖｔｈよりも大きな電圧Ｖｈを出力し、比較電圧ＶｃｍｐがＶｏｕｔよりも小さい場合には、閾値電圧Ｖｔｈよりも小さな電圧Ｖｈを出力する。ホールドコンデンサ２１には、例えば、フィルムコンデンサ、電解コンデンサ、セラミックコンデンサ等のコンデンサが用いられる。
【００２１】
ホールドコンデンサ２１の出力端子２１ｂ側には、出力端子２１ｂとアナログ‐デジタル変換部１０の間の接点とグランドＧＮＤとを接続するリセットスイッチ４２が設けられる。ホールドコンデンサ２１の入力端子２１ａ側には、入力端子２１ａとアナログ‐デジタル変換部１０との間の接点とグランドＧＮＤを接続するリセットスイッチ４３が設けられている。リセットスイッチ４２、４３は、切替信号Ｓｃｈ３に基づいてホールドコンデンサ２１とグランドＧＮＤとを接続してホールドコンデンサ２１が充電した電荷をグランドＧＮＤに放電する。リセットスイッチ４２、４３には、スイッチ１２等と同様に、半導体スイッチが用いられる。
【００２２】
チョッパコンパレータ２２は、比較電圧Ｖｃｍｐと出力電圧Ｖｏｕｔの電位差に基づく比較結果を出力するインバータ２２１と、半導体スイッチで形成され、オン、オフ動作によりホールドコンデンサ２１が保持する電圧を制御するスイッチ２２２とを有する。なお、インバータ２２１は、インバータ回路の一例である。
【００２３】
インバータ２２１には、閾値電圧Ｖｔｈが予め定められており、インバータ２２１は、ホールドコンデンサ２１の出力端子２１ｂに接続して電圧Ｖｈを入力し、電圧Ｖｈが閾値電圧Ｖｔｈより大きい場合には、０（Ｌｏ）の比較結果Ｓｃｍｐを制御部３０に出力し、電圧Ｖｈが閾値電圧Ｖｔｈよりも小さい場合には、１（Ｈｉ）の比較結果Ｓｃｍｐを制御部３０に出力する。このインバータ２２１には、入力した信号のレベルを反転させて出力する半導体素子、又は半導体素子を用いた回路が用いられる。
【００２４】
スイッチ２２２には、スイッチ等と同様にＭＯＳＦＥＴ等の半導体スイッチが用いられる。この半導体スイッチは、ゲート電極に印加された電圧に基づいてソース、ドレイン間を導通させる。スイッチ２２２は、制御部３０からの切替信号Ｓｃｈ１に基づいてオン、オフ動作し、オン状態では、ホールドコンデンサ２１を放電させて保持した電圧（Ｖｏｕｔ−Ｖｔｈ）を初期化し、オフ状態では、ホールドコンデンサ２１を充電して電圧（Ｖｏｕｔ−Ｖｔｈ）を保持させる。
【００２５】
（制御部）
制御部３０は、例えばＬＳＩやＩＣ等のチップで構成され、図示しないＣＰＵ等から入力するクロック信号ＣＬＫ及びリセット信号ＲＳＴ、比較部２０から入力する比較結果Ｓｃｍｐ等に基づいてアナログ‐デジタル変換部１０、比較部２０及びリセットスイッチ４１、４２、４３を制御する。制御部３０は、後述するように、比較部２０からデジタル信号の各ビットの比較結果Ｓｃｍｐに基づいて出力電圧Ｖｏｕｔの電圧値を量子化し、量子化した電圧値をデジタル信号Ｓｄとして図示しないＣＰＵ等に出力する。
【００２６】
制御部３０には、図示を省略しているが、各ｂｉｔ［９］〜［０］に対応するスイッチ１２とそれぞれ接続する１０本の信号線３１を有し、比較部２０から入力した比較結果Ｓｃｍｐに応じて信号線３１に例えば、５Ｖの基準電圧Ｖrefを制御信号Ｓｃｔｒとして出力する。
【００２７】
（アナログ‐デジタル変換装置の動作）
次に、アナログ‐デジタル変換装置１の動作について、図３を用いて説明する。図３は、アナログ‐デジタル変換装置１の動作を示すタイミングチャートである。なお、以下の説明において、制御信号Ｓｃｔｒについての１６進数の表記は、１０本の信号線３１のうちのどのスイッチ１２に対応する信号線３１に基準電圧Ｖｒｅｆが出力されるかを意味し、例えば、ｂｉｔ［９］のみに基準電圧Ｖｒｅｆが出力される場合には、２００（１６進数）と表記する。
【００２８】
制御部３０は、例えば２ＭＨｚのクロック信号ＣＬＫに同期して以下の処理を実行する。制御部３０は、図示しないＣＰＵ等からリセット信号ＲＳＴを受信すると（Ａ点）、リセットスイッチ４１、４２、４３に切替信号Ｓｃｈ３を出力し、リセットスイッチ４１、４２、４３をオンにした後にオフにする（Ｂ点）。これにより、制御部３０は、アナログ‐デジタル変換部１０の各コンデンサ１１及びホールドコンデンサ２１が充電した電荷をグランドＧＮＤに放電させて、アナログ‐デジタル変換部１０及びホールドコンデンサ２１の初期化処理をする。
【００２９】
制御部３０は、初期化処理が完了すると、切替信号Ｓｃｈ２をオンにしてアナログ‐デジタル変換部１０の各スイッチ１２の接点１２ａと接点１２ｃとを接続し、図示しない外部装置等から受信したアナログ信号Ｓａをアナログ‐デジタル変換部１０の各コンデンサ１１に入力する（Ｃ点）。アナログ‐デジタル変換部１０の各コンデンサ１１は、入力したアナログ信号Ｓａで充電され、充電した電荷に基づく出力電圧Ｖｏｕｔをホールドコンデンサ２１に出力する。
【００３０】
制御部３０は、比較部２０のスイッチ２２２に切替信号Ｓｃｈ１を出力し、スイッチ２２２をオンにした後にオフにする（Ｄ点）。これにより、ホールドコンデンサ２１は、スイッチ２２２がオフされたときの出力電圧Ｖｏｕｔに基づく電圧（Ｖｏｕｔ−Ｖｔｈ）を保持する。すなわち、ホールドコンデンサ２１は、出力電圧Ｖｏｕｔからインバータ２２１の閾値電圧Ｖｔｈを減算した電圧（Ｖｏｕｔ−Ｖｔｈ）により充電される。
【００３１】
ホールドコンデンサ２１が電圧（Ｖｏｕｔ−Ｖｔｈ）を保持すると、制御部３０は、切替信号Ｓｃｈ２をオフにし（Ｅ点）、アナログ‐デジタル変換部１０の各スイッチ１２の接点１２ａと接点１２ｂとを接続する。
【００３２】
制御部３０は、切替信号Ｓｃｈ２をオフにすると、アナログ‐デジタル変換部１０に制御信号Ｓｃｔｒ（２００（１６進数））を出力し、ｂｉｔ［９］に対応するコンデンサ１１をフィルタ回路１３を通過した基準電圧Ｖｒｅｆ´で充電することで、コンデンサ１１からｂｉｔ［９］に対応する比較電圧Ｖｃｍｐを出力する。ｂｉｔ［９］に対応するコンデンサ１１は、基準電圧Ｖｒｅｆの約半分の例えば２．５Ｖの比較電圧Ｖｃｍｐをホールドコンデンサ２１に出力する。
【００３３】
ホールドコンデンサ２１は、出力電圧Ｖｏｕｔと比較電圧Ｖｃｍｐとの電位差に基づいて電圧Ｖｈをインバータ２２１に出力する。すなわち、ホールドコンデンサ２１は、出力電圧Ｖｏｕｔが比較電圧Ｖｃｍｐよりも大きい場合、閾値電圧Ｖｔｈよりも大きい電圧Ｖｈをインバータ２２１に出力し、出力電圧Ｖｏｕｔが比較電圧Ｖｃｍｐよりも小さい場合、閾値電圧Ｖｔｈよりも小さい電圧Ｖｈをインバータ２２１に出力する。
【００３４】
インバータ２２１は、ホールドコンデンサ２１から入力した電圧Ｖｈが閾値電圧Ｖｔｈよりも大きければ０（Ｌｏ）、ホールドコンデンサ２１から入力した電圧Ｖｈが閾値電圧Ｖｔｈよりも小さければ１（Ｈｉ）の比較結果Ｓｃｍｐを制御部３０に出力する。
【００３５】
制御部３０は、インバータ２２１から出力された比較結果Ｓｃｍｐに基づいて制御信号Ｓｃｔｒをホールドコンデンサ２１に出力する。すなわち、インバータ２２１から０（Ｌ）の比較結果Ｓｃｍｐが出力された場合（出力電圧Ｖｏｕｔが比較電圧Ｖｃｍｐよりも大きい場合）、制御部３０は、ｂｉｔ［９］及びｂｉｔ［８］に対応する信号線３１に基準電圧Ｖｒｅｆ（制御信号Ｓｃｔｒ：３００（１６進数））を出力し、ｂｉｔ［９］及びｂｉｔ［８］に対応するコンデンサ１１を充電する。アナログ‐デジタル変換部１０は、ｂｉｔ［９］に対応する電圧にｂｉｔ[８]対応する１．２５Ｖの電圧を加算した例えば、３．７５Ｖの電圧を比較電圧Ｖｃｍｐとしてホールドコンデンサ２１に出力する。
【００３６】
一方、インバータ２２１から１（Ｈｉ）の比較結果Ｓｃｍｐが出力された場合（出力電圧Ｖｏｕｔが比較電圧Ｖｃｍｐより小さい場合）、制御部３０は、ｂｉｔ[９]に対応する信号線３１に出力していた基準電圧Ｖｒｅｆを停止し、ｂｉｔ［８］に対応する信号線３１に基準電圧Ｖｒｅｆ（制御信号Ｓｃｔｒ：１００（１６進数））を出力する（Ｆ点）。このとき、アナログ‐デジタル変換部１０は、ｂｉｔ［８］に対応するコンデンサ１１から例えば１．２５Ｖの比較電圧Ｖｃｍｐをホールドコンデンサ２１に出力する。インバータ２２１は、ホールドコンデンサ２１から入力した電圧に基づいて、出力電圧Ｖｏｕｔと比較電圧Ｖｃｍｐとの比較結果Ｓｃｍｐを制御部３０に出力する。
【００３７】
制御部３０は、ｂｉｔ［７］〜ｂｉｔ［０］についても、インバータ２２１からの比較結果Ｓｃｍｐに基づいて制御信号Ｓｃｔｒを変化させながら出力電圧Ｖｏｕｔと比較電圧Ｖｃｍｐとを比較し、出力電圧Ｖｏｕｔの電圧値を特定して量子化する。図３では、ｂｉｔ［７］、ｂｉｔ［６］、ｂｉｔ［３］及びｂｉｔ［３］が１である制御信号（０Ｃ９（１６進数））に対応する電圧値（例えば、約０．９８１Ｖ）を出力電圧Ｖｏｕｔの電圧値として特定して量子化している。
【００３８】
制御部３０は、特定した出力電圧Ｖｏｕｔの電圧値を量子化したデジタル値を保持し、保持したデジタル値をデジタル信号Ｓｄとして図示しないＣＰＵ等に出力する。
【００３９】
アナログ‐デジタル変換装置１は、上記の動作を繰り返すことにより、入力したアナログ信号Ｓａをデジタル信号Ｓｄに変換する。
【００４０】
（実施の形態の効果）
本実施の形態によれば、以下の効果を奏する。
（１）フィルタ回路１３を有しない構成では、出力電圧Ｖｏｕｔに、図２（ｄ）に示すようなオーバーシュート及びアンダーシュートが発生し、オーバーシュート、アンダーシュートした部分に相当する電荷がスイッチ２２２がオフであるのに関わらず、スイッチ２２２のソース‐ドレイン間から漏れてホールドコンデンサ２１が保持した電圧（Ｖｏｕｔ−Ｖｔｈ）が変動することがある。すなわち、オーバーシュート成分、アンダーシュート成分の電圧が大きい場合、ソース‐ドレイン間が導通し、ホールドコンデンサ２１が充電した電荷の一部がリーク電流として流れる。
【００４１】
本実施の形態では、最上位ビット（ｂｉｔ［９］）に対応する信号線３１にフィルタ回路１３を設けることにより、出力電圧Ｖｏｕｔからオーバーシュート成分及びアンダーシュート成分を抑制できるので、ホールドコンデンサ２１が保持した電圧（Ｖｏｕｔ−Ｖｔｈ）の変動を低減することが可能になる。
【００４２】
（２）ホールドコンデンサ２１が充電した電荷がスイッチ２２２から漏れ、ホールドコンデンサ２１が保持した電圧（Ｖｏｕｔ−Ｖｔｈ）が例えば、最下位ビットｂｉｔ［０］に対応する４．８８ｍＶの半分の２．４４ｍＶ変動した場合、比較部２０は、変動した電圧（Ｖｏｕｔ−Ｖｔｈ）に基づいて、出力電圧Ｖｏｕｔと比較電圧Ｖｃｍｐとを比較するため、ｂｉｔ［０］について０（Ｌ）と１（Ｈ）が反転した比較結果Ｓｃｍｐを出力することになる。この場合、制御部３０は、比較結果Ｓｃｍｐに基づいてｂｉｔ［０］が反転したデジタル信号Ｓｄを出力する。
【００４３】
本実施の形態では、ホールドコンデンサ２１が保持した電圧（Ｖｏｕｔ−Ｖｔｈ）の変動を抑制できることから、精度よくアナログ信号Ｓａをデジタル信号Ｓｄに変換して出力することが可能になる。
【００４４】
（３）フィルタ回路１３を設けた簡素な構成でアナログ‐デジタル変換装置１の変換精度を向上させることができる。
【００４５】
［変形例］
なお、本発明の実施の形態は、上記各実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲内で種々に変形、実施が可能である。例えば、フィルタ回路１３は、アナログ‐デジタル変換部１０の複数のビットに対応させて設けてもよい。また、フィルタ回路１３は、アナログ‐デジタル変換部１０の外部に設けてもよい。
【００４６】
また、基準電圧Ｖｒｅｆは、制御部３０とは別に設けられた電源部等からアナログ‐デジタル変換部１０に出力されてもよい。また、制御部は、クロック信号ＣＬＫ及びリセット信号ＲＳＴを生成するものとしてもよい。
【００４７】
また、上記実施の形態のタイミングチャートは、本発明の要旨を変更しない範囲でタイミング及び動作の付加、削除、入替、置換等が可能である。
【符号の説明】
【００４８】
１…デジタル変換装置、１０…アナログ‐デジタル変換部、１１…コンデンサ、１２…スイッチ、１２ａ…接点、１２ｂ、１２ｃ…接点、１３…フィルタ回路、２０…比較部、２１…ホールドコンデンサ、２１ａ…入力端子、２１ｂ…出力端子、２２…チョッパコンパレータ、３０…制御部、３１…信号線、４１、４２、４３…リセットスイッチ、１３１…コンデンサ、２２１…インバータ、２２２…スイッチ、ＣＬＫ…クロック信号、ＧＮＤ…グランド、Ｒ…抵抗、ＲＳＴ…リセット信号、Ｓａ…アナログ信号、Ｓｃｈ１、Ｓｃｈ２、Ｓｃｈ３…切替信号、Ｓｃｍｐ…比較結果、Ｓｃｔｒ…制御信号、Ｓｄ…デジタル信号、Ｖｃｍｐ…比較電圧、Ｖｏｕｔ、Ｖｏｕｔ´…出力電圧、Ｖｒｅｆ、Ｖｒｅｆ´…基準電圧
【図１】
2015186111.tif 000003
【図２】
2015186111.tif 000004
【図３】
2015186111.tif 000005