(57)【要約】      （修正有）【課題】半導体メモリ装置のテスト方法、テスト装置、及び半導体メモリ装置のテストプログラムを保存するコンピュータで読み取り可能な記録媒体を提供する。【解決手段】第１世代に該当する複数のケースのそれぞれによってテストを行い、複数のケースのそれぞれに対するモデリングされたテスト結果を生成する段階Ｓ２００と、モデリングされたテスト結果に基づいて、複数のケースのうち、最適化ケースを決定する段階Ｓ２１０と、最適化ケースに基づいて第２世代に該当する複数のケースを生成する段階Ｓ２２０と、から成るテスト方法とする。【選択図】図２
2015198256.tif 000002
【特許請求の範囲】
【請求項１】
第１世代に該当する複数のケースのそれぞれによって半導体メモリ装置に対するテストを行い、前記複数のケースのそれぞれに対するモデリングされたテスト結果を生成する段階と、
前記モデリングされたテスト結果に基づいて、前記複数のケースのうち、最適化ケースを決定する段階と、
前記最適化ケースに基づいて第２世代に該当する複数のケースを生成する段階と、
を含む半導体メモリ装置のテスト方法。
【請求項２】
前記第２世代に該当する前記複数のケースを生成する段階は、
前記最適化ケースのうち、第ｋケース（ｋは、１以上ｎ以下である整数）を除いた少なくとも１つ以上のケースに基づいて中間ケースを生成する段階と、
前記中間ケースと前記第ｋケースとを再組合して、試験ケースを生成する段階と、
を含む請求項１に記載の半導体メモリ装置のテスト方法。
【請求項３】
前記第２世代に該当する前記複数のケースは、前記最適化ケース及び前記最適化ケースのそれぞれに対応する前記試験ケースを含む請求項２に記載の半導体メモリ装置のテスト方法。
【請求項４】
前記第１世代に該当する前記複数のケースのそれぞれは、複数の動作条件を含み、前記半導体メモリ装置は、複数のメモリブロックを含み、
前記テスト結果を生成する段階は、
前記第１世代に該当する前記複数のケースのそれぞれの動作条件をＵＩＢ情報にマッピングさせる段階と、
マッピングされた動作条件を用いて、前記複数のケースのそれぞれに対応するテストプログラムを生成する段階と、
前記テストプログラムによって、前記半導体メモリ装置のメモリブロックに対してテストを行う段階と、
前記メモリブロックに対してテストを行った結果を分析して、前記モデリングされたテスト結果を生成する段階と、
を含む請求項１に記載の半導体メモリ装置のテスト方法。
【請求項５】
前記テストプログラムを生成する段階は、
テストの対象となるメモリセルのテスト回数が正常動作区間を外れる場合、テストが行われる前記メモリブロックを他のメモリブロックに変更してテストが行われるように、前記テストプログラムを生成する段階を含む請求項４に記載の半導体メモリ装置のテスト方法。
【請求項６】
前記第１世代に該当する前記複数のケースは、前記第１世代の直前世代の最適化ケース及び前記直前世代の前記最適化ケースのそれぞれに対応する試験ケースを含み、
前記最適化ケースを決定する段階は、
前記直前世代の前記最適化ケースに対応するモデリングされたテスト結果を、前記直前世代の前記最適化ケースのそれぞれに対応する前記試験ケースに対応するモデリングされたテスト結果と比較する段階と、
比較の結果によって、前記最適化ケースを決定する段階と、
を含む請求項１に記載の半導体メモリ装置のテスト方法。
【請求項７】
前記モデリングされたテスト結果を生成する段階は、
前記第１世代に該当する前記複数のケースのうち、前記第１世代以前に生成されたケースに対するテストは行わない段階を含む請求項１に記載の半導体メモリ装置のテスト方法。
【請求項８】
前記モデリングされたテスト結果は、前記半導体メモリ装置の分布特性を含む請求項１に記載の半導体メモリ装置のテスト方法。
【請求項９】
第１世代に該当する複数のケースに基づいて、半導体メモリ装置に対するテストを行った結果であるモデリングされたテスト結果に基づいて最適化ケースを決定する段階と、
前記最適化ケースに基づいて第２世代に該当する複数のケースを生成する段階と、を含み、
前記第１世代に該当する前記複数のケースは、前記第１世代の直前世代の最適化ケース及び前記直前世代の前記最適化ケースのそれぞれに対応する試験ケースを含み、
前記最適化ケースを決定する段階は、
前記直前世代の前記最適化ケースに対応するモデリングされたテスト結果を、前記直前世代の前記最適化ケースのそれぞれに対応する前記試験ケースに対応するモデリングされたテスト結果と比較する段階と、
比較の結果によって、前記最適化ケースを決定する段階と、
を含む半導体メモリ装置のテスト方法。
【請求項１０】
前記方法は、複数の世代を通じて繰り返して行われ、
前記比較の結果によって、前記最適化ケースを決定する段階は、
前記第１世代が第ｐ世代に該当する場合、前記最適化ケースを最終的な最適化ケースとして出力する段階を含み、
前記ｐは、既定の正の整数である請求項９に記載の半導体メモリ装置のテスト方法。
【請求項１１】
前記第２世代に該当する前記複数のケースを生成する段階は、
前記最適化ケースのうち、第ｋケース（ｋは、１以上ｎ以下である整数）を除いた少なくとも１つ以上のケースに基づいて中間ケースを生成する段階と、
前記中間ケースと前記第ｋケースとを再組合して、前記試験ケースを生成する段階と、
を含む請求項９に記載の半導体メモリ装置のテスト方法。
【請求項１２】
前記第２世代に該当する前記複数のケースは、前記最適化ケース及び前記最適化ケースのそれぞれに対応する前記試験ケースを含む請求項１１に記載の半導体メモリ装置のテスト方法。
【請求項１３】
前記第１世代に該当する前記複数のケースのそれぞれは、複数の動作条件を含み、前記半導体メモリ装置は、複数のメモリブロックを含み、
前記モデリングされたテスト結果は、
前記第１世代に該当する前記複数のケースのそれぞれの動作条件をＵＩＢ情報にマッピングさせる段階と、
マッピングされた動作条件を用いて、前記複数のケースのそれぞれに対応するテストプログラムを生成する段階と、
前記テストプログラムによって、前記半導体メモリ装置のメモリブロックに対してテストを行う段階と、
前記テストを行った結果を分析して、前記モデリングされたテスト結果を生成する段階と、
を通じて生成される請求項９に記載の半導体メモリ装置のテスト方法。
【請求項１４】
前記テストプログラムを生成する段階は、
テストの対象となるメモリセルのテスト回数が正常動作区間を外れる場合、テストが行われる前記メモリブロックを他のメモリブロックに変更してテストが行われるように、前記テストプログラムを生成する段階を含む請求項１３に記載の半導体メモリ装置のテスト方法。
【請求項１５】
前記モデリングされたテスト結果は、前記半導体メモリ装置の分布特性を含む請求項９に記載の半導体メモリ装置のテスト方法。
【請求項１６】
（ａ）特定範囲の値の内で複数（２以上）のテストケースをランダムに生成する段階と、
（ｂ）前記複数のテストケースによって、半導体メモリ装置に対するテストを行い、前記複数のテストケースに対する複数のモデリングされたテスト結果を生成する段階と、
（ｃ）前記複数のモデリングされたテスト結果に基づいて、前記複数のテストケースのうち、複数の最適テストケースを決定する段階と、
（ｄ）前記複数の最適化ケースに基づいて複数の新たなテストケースを生成する段階と、を含み、
前記（ｂ）ないし（ｄ）段階は、複数回繰り返して行われる半導体メモリ装置のテスト方法。
【請求項１７】
前記（ｃ）段階は、
以前世代の前記複数の最適化ケースのそれぞれに相応するモデリングされたテスト結果を、現在世代の前記複数のテストケースに相応する前記複数のモデリングされたテスト結果と比較する段階と、
前記比較の結果によって、前記現在世代に対する前記複数の最適化ケースを決定する段階と、
を含む請求項１６に記載の半導体メモリ装置のテスト方法。
【請求項１８】
前記（ｄ）段階は、
第ｋ（ｋは、正の整数）最適化テストケースを除いた前記複数の最適化ケースを用いて複数の突然変異テストケースを生成する段階と、
各突然変異テストケースをそれぞれに該当する第ｋ最適化テストケースと再組合することによって、前記複数の新たなテストケースを生成する段階と、
を含む請求項１７に記載の半導体メモリ装置のテスト方法。
【請求項１９】
前記複数の新たなテストケースは、
前記複数の最適化テストケースを含む請求項１８に記載の半導体メモリ装置のテスト方法。
【請求項２０】
前記方法は、
前記（ｂ）ないし（ｄ）段階がｐ（２以上の整数）回繰り返して行われた後で、前記複数の最適化テストケースを最終最適化テストケースに出力する段階をさらに含む請求項１９に記載の半導体メモリ装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のテスト方法、テスト装置、及び半導体メモリ装置のテストプログラムを保存するコンピュータで読み取り可能な記録媒体に係り、より詳細には、ウェーハ状態の半導体メモリ装置の最適化された動作条件を抽出するための半導体メモリ装置のテスト方法、テスト装置、及び半導体メモリ装置のテストプログラムを保存するコンピュータで読み取り可能な記録媒体に関する。
【背景技術】
【０００２】
半導体メモリ装置は、電源供給が中断される時、保存されたデータを喪失するか否かによって、揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分され得る。不揮発性メモリ装置の動作モードは、メモリセルにデータを保存する書込みモード（ｗｒｉｔｅ  ｍｏｄｅ  ｏｒ  ｐｒｏｇｒａｍ  ｍｏｄｅ）、メモリセルに保存されたデータを判読する読出しモード（ｒｅａｄ  ｍｏｄｅ）、及び保存されたデータを削除してメモリセルを初期化する消去モード（ｅｒａｓｅ  ｍｏｄｅ）に区分され得る。データを効率的に保存することができる不揮発性メモリ装置を設計するに当たって、前記のような動作的な特性と共に、製造工程的な特性、及び構造的な特性のような多様な特性を考慮する必要がある。
【０００３】
不揮発性メモリ装置を製造するに当って、ウェーハ（ｗａｆｅｒ）段階で最適の動作条件を把握するためのテスト（ｔｅｓｔ）が行われなければならない。多様な動作条件を考慮してテストを進行する時、テスト進行回数には制限があるので、エンジニア（ｅｎｇｉｎｅｅｒ）のノウハウ（ｋｎｏｗｈｏｗ）に依存してテストを進行させるしかない。したがって、より望ましい最適の動作条件が存在するにも拘らず、これと異なる動作条件が最適の動作条件として選択される可能性が高い。したがって、より正確かつ迅速に最適の動作条件を決定することができる技術が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８０１７４１１号公報
【特許文献２】米国特許第７６６５０４８号公報
【特許文献３】特開２０１０−２３９０４１号公報
【特許文献４】米国特許第７０１０４５１号公報
【特許文献５】米国特許第８０４１５４１号公報
【特許文献６】米国特許第７０３５４４７号公報
【特許文献７】米国特許第７８６５３２５号公報
【特許文献８】米国特許第８１３４６８１号公報
【特許文献９】特開２００５−２９１７５８号公報
【特許文献１０】米国特許公開第２０１１／０２０２７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的な課題は、より幅広い範囲のケースのうちから高収率と信頼性とを有する最適の動作条件を探すことができる半導体メモリ装置のテスト方法、テスト装置、及び半導体メモリ装置のテストプログラムを保存するコンピュータで読み取り可能な記録媒体を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態による半導体メモリ装置のテスト方法は、第１世代に該当する複数のケース（ｃａｓｅｓ）のそれぞれによって半導体メモリ装置に対するテストを行い、前記複数のケースのそれぞれに対するモデリングされたテスト結果を生成する段階と、前記モデリングされたテスト結果に基づいて、前記複数のケースのうち、最適化ケースを決定する段階と、前記最適化ケースに基づいて第２世代に該当する複数のケースを生成する段階と、を含む。
【０００７】
実施形態によって、前記第２世代に該当する前記複数のケースを生成する段階は、前記最適化ケースのうち、第ｋケース（ｋは、１以上であり、ｎ以下である整数）を除いた少なくとも１つ以上のケースに基づいて中間ケースを生成する段階と、前記中間ケースと前記第ｋケースとを再組合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）して、試験ケースを生成する段階と、を含む。
実施形態によって、前記第２世代に該当する前記複数のケースは、前記最適化ケース及び前記最適化ケースのそれぞれに対応する前記試験ケースを含む。
【０００８】
実施形態によって、前記第１世代に該当する前記複数のケースのそれぞれは、複数の動作条件を含み、前記半導体メモリ装置は、複数のメモリブロックを含み、前記モデリングされたテスト結果を生成する段階は、前記第１世代に該当する前記複数のケースのそれぞれに含まれる動作条件をＵＩＢ（Ｕｎｉｖｅｒｓａｌ  Ｉｎｔｅｒｎａｌ  Ｂｕｓ）情報にマッピング（ｍａｐｐｉｎｇ）させる段階と、マッピングされた動作条件を用いて、前記複数のケースのそれぞれに対応するテストプログラム（ｔｅｓｔ  ｐｒｏｇｒａｍ）を生成する段階と、前記テストプログラムによって、前記半導体メモリ装置に含まれたメモリブロックに対してテストを行う段階と、前記テストを行った結果を分析して、前記モデリングされたテスト結果を生成する段階と、を含む。
【０００９】
実施形態によって、前記テストプログラムを生成する段階は、テストの対象となるメモリセルのテスト回数が正常動作区間を外れる場合、テストが行われる前記メモリブロックを他のメモリブロックに変更してテストが行われるように、前記テストプログラムを生成する段階を含む。
実施形態によって、前記第１世代に該当する前記複数のケースは、前記第１世代の直前世代の最適化ケース及び前記直前世代の前記最適化ケースのそれぞれに対応する試験ケースを含み、前記最適化ケースを決定する段階は、前記直前世代の前記最適化ケースに対応するモデリングされたテスト結果を、前記直前世代の前記最適化ケースのそれぞれに対応する前記試験ケースに対応するモデリングされたテスト結果と比較する段階と、比較の結果によって、前記最適化ケースを決定する段階と、を含む。
【００１０】
実施形態によって、前記モデリングされたテスト結果を生成する段階は、前記第１世代に該当する前記複数のケースのうち、前記第１世代以前に生成されたケースに対するテストは行わない段階を含む。
実施形態によって、前記モデリングされたテスト結果は、前記半導体メモリ装置の分布特性を含む。
【００１１】
本発明の実施形態による半導体メモリ装置のテスト方法は、第１世代に該当する複数のケースに基づいて、半導体メモリ装置に対するテストを行った結果であるモデリングされたテスト結果に基づいて最適化ケースを決定する段階と、前記最適化ケースに基づいて第２世代に該当する複数のケースを生成する段階と、を含み、前記第１世代に該当する前記複数のケースは、前記第１世代の直前世代の最適化ケース及び前記直前世代の前記最適化ケースのそれぞれに対応する試験ケースを含み、前記最適化ケースを決定する段階は、前記直前世代の前記最適化ケースに対応するモデリングされたテスト結果を、前記直前世代の前記最適化ケースのそれぞれに対応する前記試験ケースに対応するモデリングされたテスト結果と比較する段階と、比較の結果によって、前記最適化ケースを決定する段階と、を含む。
【００１２】
実施形態によって、前記方法は、複数の世代を通じて繰り返して行われ、前記比較の結果によって、前記最適化ケースを決定する段階は、前記第１世代が第ｐ世代に該当する場合、前記最適化ケースを最終的な最適化ケースとして出力する段階を含み、前記ｐは、既定の正の整数である。
実施形態によって、前記第１世代に該当する前記複数のケースは、前記第１世代の直前世代の最適化ケース及び前記直前世代の前記最適化ケースのそれぞれに対応する試験ケースを含み、前記最適化ケースを決定する段階は、前記直前世代の前記最適化ケースに対応するモデリングされたテスト結果を、前記直前世代の前記最適化ケースのそれぞれに対応する前記試験ケースに対応するモデリングされたテスト結果と比較する段階と、比較の結果によって、前記最適化ケースを決定する段階と、を含む。
【００１３】
実施形態によって、前記第２世代に該当する前記複数のケースを生成する段階は、前記最適化ケースのうち、第ｋケース（ｋは、１以上ｎ以下である整数）を除いた少なくとも１つ以上のケースに基づいて中間ケースを生成する段階と、前記中間ケースと前記第ｋケースとを再組合して、試験ケースを生成する段階と、を含む。
実施形態によって、前記第２世代に該当する前記複数のケースは、前記最適化ケース及び前記最適化ケースのそれぞれに対応する前記試験ケースを含む。
【００１４】
実施形態によって、前記第１世代に該当する前記複数のケースのそれぞれは、複数の動作条件を含み、前記半導体メモリ装置は、複数のメモリブロックを含み、前記モデリングされたテスト結果は、前記第１世代に該当する前記複数のケースのそれぞれに含まれる動作条件をＵＩＢ情報にマッピングさせる段階と、マッピングされた動作条件を用いて、前記複数のケースのそれぞれに対応するテストプログラムを生成する段階と、前記テストプログラムによって、前記半導体メモリ装置に含まれたメモリブロックに対してテストを行う段階と、前記テストを行った結果を分析して、前記モデリングされたテスト結果を生成する段階と、を通じて生成される。
【００１５】
実施形態によって、前記テストプログラムを生成する段階は、テストの対象となるメモリセルのテスト回数が正常動作区間を外れる場合、テストが行われる前記メモリブロックを他のメモリブロックに変更してテストが行われるように、前記テストプログラムを生成する段階を含む。
実施形態によって、前記モデリングされたテスト結果は、前記半導体メモリ装置の分布特性を含む。
【００１６】
本発明の他の実施形態による半導体メモリ装置のテスト方法は、（ａ）特定範囲の値の内で複数（２以上）のテストケース（ｔｅｓｔ  ｃａｓｅｓ）をランダム（ｒａｎｄｏｍ）に生成する段階と、（ｂ）前記複数のテストケースによって、半導体メモリ装置に対するテストを行い、前記複数のテストケースに対する複数のモデリングされたテスト結果を生成する段階と、（ｃ）前記複数のモデリングされたテスト結果に基づいて、前記複数のテストケースのうち、複数の最適テストケースを決定する段階と、（ｄ）前記複数の最適化ケースに基づいて複数の新たなテストケースを生成する段階と、を含み、前記（ｂ）ないし（ｄ）段階は、複数回繰り返して行われる。
【発明の効果】
【００１７】
本発明の実施形態によるテスト装置によれば、ランダムにケースを生成し、優れたテスト結果を有するケースのみを選別して行くので、より幅広いカバレッジで高収率と信頼性とを有する最適化されたケースを抽出することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態によるテスト装置を示すブロック図。
【図２】図１に示されたテスト装置の動作方法を説明するフローチャート。
【図３】図２に示されたテスト結果を生成する段階を詳しく示すフローチャート。
【図４】図２に示された最適化ケースを決定する段階を詳しく示すフローチャート。
【図５】図２に示された第２世代に該当する複数のケースを生成する段階を詳しく示すフローチャート。
【図６】図１に示されたケース生成器の動作を説明する図。
【図７】経時的なメモリセルの特性の変化を示す図。
【図８】図７に示されたメモリセルの特性の変化を利用したテストプログラム生成器の動作を説明する図。
【図９】図１に示された結果分析器の動作を説明するセル分布についての図。
【図１０】図１に示された結果分析器の動作を説明するワードライン当たりのフェイルビット数についての図。
【図１１】図１に示された結果分析器の動作を説明する複数のダイ間の平均特性間の偏差についての図。
【図１２】図１に示されたテスト装置の効果を説明する図。
【発明を実施するための形態】
【００１９】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
図１は、本発明の実施形態によるテスト装置を示すブロック図である。
図１を参照すれば、テスト装置１００は、ウェーハ状態にある半導体メモリ装置をテストするための装置である。ウェーハ１０は、複数のダイ（ｄｉｅｓ）５０を含み、複数のダイ５０のそれぞれは、半導体メモリ装置５０であり得る。図１には、５ｘ５アレイのダイが示されるが、ダイの形態及び数は、これに限定されるものではない。
【００２０】
テスト動作は、複数の半導体メモリ装置５０がウェーハ１０から分離された後、モジュールに装着されて動作する時、必要な最適の動作条件を決定するための動作である。すなわち、複数の半導体メモリ装置５０は、ウェーハ状態でテスト動作を経て決定される同じ最適の動作条件でセッティング（ｓｅｔｔｉｎｇ）されて、それぞれのダイに分離される。この最適の動作条件が誤ってセッティングされる場合、複数の半導体メモリ装置５０の収率（ｙｉｅｌｄ  ｒａｔｅ）と信頼性（ｒｅｌｉａｂｉｌｉｔｙ）とが低下する。したがって、最適の動作条件をより正確に探すことは、複数の半導体メモリ装置５０の収率と信頼性とを高めるために非常に重要な過程である。
【００２１】
半導体メモリ装置５０は、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）または揮発性メモリ（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）として具現可能である。不揮発性メモリは、電源供給の有無とは関係なくデータを保持することができるメモリ、例えば、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などであり得る。揮発性メモリは、電源が供給される時にのみデータを保持することができるメモリ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などであり得る。
【００２２】
テスト装置１００は、複数のダイ５０のそれぞれを既定の動作条件で動作させた後、出力される結果値を分析して最適の動作条件を決定することができる。
テスト装置１００は、ケース生成器（ｃａｓｅ  ｇｅｎｅｒａｔｏｒ）１１０、テスト遂行部（ｔｅｓｔ  ｏｐｅｒａｔｏｒ）１１５、及びオプティマイザ（ｏｐｔｉｍｉｚｅｒ）１６０を含みうる。テスト装置１００は、外部（例えば、ユーザ）からテスト装置１００の動作に必要な基本情報を含む入力データ（ｉｎｐｕｔ  ｄａｔａ）を入力して動作させることができる。この入力データは、後述する動作条件についての情報、動作条件のそれぞれが可変される範囲、オブジェクション関数（ｏｂｊｅｃｔｉｏｎ  ｆｕｎｃｔｉｏｎ）、及び最適化ケース決定回数（ｐ）のうち少なくとも１つの情報を含みうる。
【００２３】
また、テスト装置１００は、外部（例えば、ユーザ）にテスト動作の結果物である出力データ（ｏｕｔｐｕｔ  ｄａｔａ）を出力することができる。出力データは、後述するテスト結果、モデリングされたテスト結果、最適化ケース、及び最終的な最適化ケースのうち少なくとも１つの情報を含みうる。
ケース生成器１１０は、複数のケースを生成してテスト遂行部１１５に提供することができる。複数のケースのそれぞれは、複数の半導体メモリ装置５０を駆動するための動作条件についての情報を含みうる。動作条件は、半導体メモリ装置５０の動作に使われる基準電圧（ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ）、プログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）、リード電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）、パス電圧（ｐａｓｓ  ｖｏｌｔａｇｅ）、消去電圧（ｅｒａｓｅ  ｖｏｌｔａｇｅ）などの電圧値及び時間値に該当する条件を含む。
【００２４】
ケース生成器１１０は、テスト動作が始まれば、第１世代に該当する複数のケースをランダムに生成することができる。このランダムに生成されるという意味は、各ケースに含まれた動作条件のそれぞれは、ユーザによって既定の範囲内でランダムな値を有するという意味である。例えば、第１世代に該当する複数のケースのうち、第１ケースに含まれたリード電圧は、ケース生成器１１０によって既定の範囲である０．５Ｖ〜２．０Ｖ内でランダムな値である１．６Ｖを有しうる。一方、他のケースに含まれたリード電圧は、０．５Ｖ〜２．０Ｖ内でランダムな値である０．７Ｖを有し、さらに他のケースでリード電圧は、０．５Ｖ〜２．０Ｖ内でランダムな値である１．７Ｖを有しうる。ここで、１．６Ｖ、０．７Ｖ、及び１．７Ｖは、ユーザによって設定された０．５Ｖ〜２．０Ｖ範囲でランダムに選択された値である。
【００２５】
ケース生成器１１０は、テスト動作が行われる間にオプティマイザ１６０から以前世代の最適化ケースを入力して、ランダム化方法（ｒａｎｄｏｍｉｚｉｎｇ  ｍｅｔｈｏｄ）を用いて試験ケースを生成することができる。ランダム化方法は、以前世代の最適化ケースに基づいて以前世代の最適化ケースのそれぞれとは異なる試験ケースを生成する方法である。生成された試験ケースは、以前世代の最適化ケースとは異なる。
【００２６】
本明細書では、ランダム化方法として、図５と図６とを参照して突然変異（ｍｕｔａｔｉｏｎ）過程と再組合過程とを例示的に説明するが、本発明の範囲は、これに限定されるものではない。以前世代の最適化ケースと新たに生成される試験ケースは、次の世代に該当する複数のケースとしてテスト遂行部１１５に提供されうる。例えば、ケース生成器１１０が、第１世代に該当する複数のケースのうち、最適化ケースを入力して試験ケースを生成した場合、最適化ケースと試験ケースとが第２世代に該当する複数のケースとしてテスト遂行部１１５に提供されうる。ここで、第１世代と第２世代は、相対的な概念であり、ケース生成器１１０が提供する複数のケースの世代は、如何なる世代を基準に設定するかによって変わりうる。
【００２７】
ケース生成器１１０が行う突然変異過程と再組合過程は、図５と図６とを参照して後述する。
テスト遂行部１１５は、ケース生成器１１０から提供された各世代に該当する複数のケースのそれぞれによってテストを行い、複数のケースのそれぞれに対するテスト結果及びモデリングされたテスト結果を生成することができる。テスト遂行部１１５は、ＵＩＢマッパ（Ｕｎｉｖｅｒｓａｌ  Ｉｎｔｅｒｎａｌ  Ｂｕｓ  ｍａｐｐｅｒ）１２０、テストプログラム生成器（ｔｅｓｔ  ｐｒｏｇｒａｍ  ｇｅｎｅｒａｔｏｒ）１３０、テストコントローラ（ｔｅｓｔ  ｃｏｎｔｒｏｌｌｅｒ）１４０、及び結果分析器（ｒｅｓｕｌｔ  ａｎａｌｙｚｅｒ）１５０を含みうる。
【００２８】
ＵＩＢマッパ１２０は、ケース生成器１１０から提供された各世代に該当する複数のケースのそれぞれに含まれる動作条件をＵＩＢ情報にマッピングさせることができる。ＵＩＢ情報は、半導体メモリ装置５０で認識することができる情報（例えば、ＵＩＢ  ａｄｄｒｅｓｓとＵＩＢ  ｖａｌｕｅ）を言う。ＵＩＢマッパ１２０は、動作条件に該当する項目（例えば、リード電圧）と具体的な数値（例えば、１．６Ｖ）とを当該ＵＩＢ情報にマッピングさせて、半導体メモリ装置５０がこの動作条件で動作可能にする。
【００２９】
テストプログラム生成器１３０は、ＵＩＢマッパ１２０によってマッピングされた動作条件を用いて、複数のケースのそれぞれに対応するテストプログラムを生成することができる。すなわち、テストプログラム生成器１３０は、マッピングされた動作条件を新たな変数にして、複数のケースのそれぞれに対応して半導体メモリ装置５０のテスト動作を行うプログラムを生成することができる。
【００３０】
テストプログラム生成器１３０は、テストプログラムを生成する時、テストプログラムにブロックムービング（ｂｌｏｃｋ  ｍｏｖｉｎｇ）機能及びブロックミキシング（ｂｌｏｃｋ  ｍｉｘｉｎｇ）機能を含ませることができる。ブロックムービング機能及びブロックミキシング機能については、図３、図７、及び図８を参照して詳しく説明する。
また、テストプログラム生成器１３０は、テストプログラムを生成する時、複数のケースのうち、現在世代の直前世代の最適化ケースに対するテスト動作は行わないようにすることができる。これは、最適化ケースに対しては、既に以前世代でテスト動作が行われてテスト結果またはモデリングされたテスト結果を結果分析器１５０が保存しているためである。
【００３１】
テストコントローラ１４０は、テストプログラム生成器１３０が生成したテストプログラムをテスト装置１００で駆動できるようにコンパイル（ｃｏｍｐｉｌｅ）を行い、テスト装置１００の複数の半導体メモリ装置５０に対するテスト動作を制御することができる。また、テストコントローラ１４０は、テスト動作に対する結果を抽出することができる。すなわち、テストコントローラ１４０は、テストプログラムによって半導体メモリ装置５０、特に、半導体メモリ装置５０に含まれたメモリブロックに対してテストを行うことができる。
【００３２】
また、テストコントローラ１４０は、オプティマイザ１６０が第ｐ世代の最適化ケースを最終的な最適化ケースに出力するように制御することができる。ｐは、任意の正の整数であり、ユーザによってあらかじめ決定（入力データに含む）され、テスト結果またはモデリングされたテスト結果に基づいて自動的に決定されうる。また、ｐは、テストプログラム動作のうち、手動または自動で変更されうる。例えば、ｐが、１０に設定された場合、テストコントローラ１４０は、第１０世代に該当する複数のケースに対するモデリングされたテスト結果に基づいて決定される最適化ケースを最終的な最適化ケースとして出力するようにオプティマイザ１６０を制御することができる。
【００３３】
結果分析器１５０は、テストコントローラ１４０から提供されたテスト動作に対する結果を分析してデータベース化されたテスト結果を生成することができる。テスト結果は、各メモリセル別の特性を含む各ダイ５０別の特性、及び複数のダイ５０間の特性間の偏差などの特性情報を含みうる。また、各ダイ別の特性は、各メモリセルのセル分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）特性、ワードライン（ｗｏｒｄ  ｌｉｎｅ）当たりのフェイル（ｆａｉｌ）ビット数、プログラミング時間などの特性情報を含みうる。
【００３４】
例えば、セル分布特性に優れるほど、半導体メモリ装置５０の信頼性が高くなり、ダイ間のセル分布特性間の偏差が小さいほど、半導体メモリ装置５０の収率が高くなる。
ワードライン当たりのフェイルビット数（以下、ＦＢＷＬ）は、ワードライン別にフェイル（プログラムデータとリードデータとの不一致）が発生したビット個数を言い、ＦＢＷＬ特性が低いほど、半導体メモリ装置５０の信頼性が高く、ダイ間のＦＢＷＬ特性間の偏差が小さいほど、半導体メモリ装置５０の収率が高くなる。
【００３５】
プログラミング時間（以下、ｔＰＲＯＧ）は、各メモリセルのプログラムが完了するのにかかる時間を言い、ｔＰＲＯＧ特性が低いほど、半導体メモリ装置５０の動作速度が高く、ダイ間のｔＰＲＯＧ特性間の偏差が小さいほど、半導体メモリ装置５０の収率が高くなる。結果分析器１５０は、テスト結果を各特性情報の項目別に保存し、各ダイ５０別に複数の特性情報を保存することができる。結果分析器１５０は、テスト結果を外部（例えば、ユーザ）に提供することができる。ユーザは、テスト結果をモニタリングし、テスト装置１００による最適化ケースが決定された以後、テスト結果に基づいた事後分析を通じて、最適化ケースの検証及び修正を行うことができる。
【００３６】
結果分析器１５０は、テスト結果にオブジェクション関数を利用したモデリング（ｍｏｄｅｌｉｎｇ）を行ってモデリングされたテスト結果を生成することができる。結果分析器１５０は、モデリングされたテスト結果をオプティマイザ１６０または外部（例えば、ユーザ）に提供することができる。オブジェクション関数は、各ケース別（または、各特性情報別）にテスト結果を比較可能な数値に変換する関数であり、テスト装置１００が受信する入力データに含まれ得る。
【００３７】
結果分析器１５０によるモデリングされたテスト結果の生成動作は、図３、図９、及び図１０を参照して後述する。ＵＩＢマッパ１２０、テストプログラム生成器１３０、テストコントローラ１４０、及び結果分析器１５０によって行われる各世代に該当する複数のケースのそれぞれに対するテスト結果の生成は、各ケース別に順次に、そして、循環的に進行させ得る。すなわち、第１世代に該当する１０個のケースがＵＩＢマッパ１２０に提供された場合、第１ケースに対するテスト結果が生成され、その後、第２ケースないし第１０ケースに対するテスト結果が順次に、そして、循環的に生成され得る。
【００３８】
オプティマイザ１６０は、モデリングされたテスト結果に基づいて、各世代に該当する複数のケースのうち、最適化ケースを決定することができる。オプティマイザ１６０は、決定された最適化ケースを外部（例えば、ユーザ）に提供することができる。オプティマイザ１６０が最適化ケースを決定する詳細な動作は、図４を参照して後述する。
オプティマイザ１６０は、テストコントローラ１４０の制御によって第ｐ世代に該当する複数のケースのそれぞれに対するモデリングされたテスト結果に基づいて最適化ケースを決定した場合、この最適化ケースを最終的な最適化ケースとして出力することができる。
【００３９】
ケース生成器１１０、テスト遂行部１１５、ＵＩＢマッパ１２０、テストプログラム生成器１３０、テストコントローラ１４０、結果分析器１５０、及びオプティマイザ１６０は、説明の便宜上、図１に示される。しかし、テスト装置１００には、付加的な構成要素が含まれ得る。また、ケース生成器１１０、テスト遂行部１１５、ＵＩＢマッパ１２０、テストプログラム生成器１３０、テストコントローラ１４０、結果分析器１５０、及びオプティマイザ１６０は、ソフトウェア、ハードウェアまたはソフトウェア及びハードウェアの組み合わせとして具現可能である。
【００４０】
ケース生成器１１０、テスト遂行部１１５、ＵＩＢマッパ１２０、テストプログラム生成器１３０、テストコントローラ１４０、結果分析器１５０、及びオプティマイザ１６０は、半導体メモリ装置５０に対するテストプログラムを構成することができる。テストプログラムは、コンピュータで判読可能な記録媒体、例えば、ＲＯＭ、ＲＡＭ、ハードディスクまたは不揮発性メモリなどに記録され、プロセッサ（例えば、ＣＰＵ）またはコンピュータによって実行可能である。
実施形態によって、ウェーハ１０は、テスト器具（ｔｅｓｔ  ｆｉｘｔｕｒｅ）に置かれ、ウェーハ１０とのコンタクトのために、１つ以上のプローブ（ｐｒｏｂｅ）が使われる。テストプログラムは、プローブ及びウェーハ１０と結合して半導体メモリ装置５０をテストするために、ＣＰＵによって駆動されうる。
【００４１】
図２は、図１に示されたテスト装置の動作方法を説明するフローチャートである。図３は、図２に示されたモデリングされたテスト結果を生成する段階を詳しく示すフローチャートである。図４は、図２に示された最適化ケースを決定する段階を詳しく示すフローチャートである。図５は、図２に示された第２世代に該当する複数のケースを生成する段階を詳しく示すフローチャートである。図６は、図１に示されたケース生成器の動作を説明する図である。図７は、経時的なメモリセルの特性の変化を示す図である。図８は、図７に示されたメモリセルの特性の変化を利用したテストプログラム生成器の動作を説明する図である。図９は、図１に示された結果分析器の動作を説明するセル分布についての図である。図１０は、図１に示された結果分析器の動作を説明するワードライン当たりのフェイルビット数についての図である。図１１は、図１に示された結果分析器の動作を説明する複数のダイ間の平均特性間の偏差についての図である。
【００４２】
図１ないし図１１を参照し、テスト装置１００の動作を説明するために、第１世代は、オプティマイザ１６０によって少なくとも１回以上最適化ケースが決定された以後の世代と仮定して説明する。
テスト遂行部１１５は、第１世代に該当する複数のケースのそれぞれによってテストを行い、複数のケースのそれぞれに対するテスト結果及びモデリングされたテスト結果を生成することができる（ステップＳ２００）。
Ｓ２００段階は、図３に示されたＳ２０２段階ないしＳ２０８段階を含み得る。
【００４３】
ＵＩＢマッパ１２０は、第１世代に該当する複数のケースのそれぞれに含まれる動作条件をＵＩＢ情報にマッピングさせることができる（ステップＳ２０２）。
テストプログラム生成器１３０は、ＵＩＢ情報にマッピングされた動作条件を用いて、複数のケースのそれぞれに対応するテストプログラムを生成することができる（ステップＳ２０４）。
テストプログラム生成器１３０は、テストプログラムを生成する時、テストプログラムにブロックムービング機能及びブロックミキシング機能を含ませることができる。ブロックムービング機能及びブロックミキシング機能は、それぞれ半導体メモリ装置５０に含まれたメモリセルの老朽化特性及びブロック偏差（ｂｌｏｃｋ  ｖａｒｉａｔｉｏｎ）と関連している。
【００４４】
図７に示すように、１つのメモリセルに対するテスト動作が行われる時、Ａ回（例えば、１００回）までは、そして、Ｂ回（例えば、１００００回）以降は、セル（Ｃｅｌｌ）特性が良くない。図７に表示されたテスト回数（ｎｕｍｂｅｒ  ｏｆ  ｔｅｓｔ  ｔｉｍｅｓ）は、１つのメモリセルに対してテスト動作が行われた回数を意味する。ＡとＢは、正の整数であり、メモリセルの構造、ウェーハ１０の工程などに依存する値であって、あらかじめテスト装置１００内に保存された値であり、ユーザによって新たに入力される値に変更され得る。
【００４５】
テスト回数が、Ａ回以降からＢ回までを正常動作区間（ｎｏｒｍａｌ  ｏｐｅｒａｔｉｎｇ  ｐｅｒｉｏｄ）と定義すれば、正常動作区間で当該メモリセルのテスト動作が行われると正常なテスト結果が得られる。正常動作区間とは、劣化現象が発生せず、正常なテスト結果が得られる区間を意味し、その単位は、テスト回数であり得る。テスト回数がＢ回を超過すれば、メモリセルの老朽化特性によって正常なテスト結果が得られない。したがって、正常動作区間で、各メモリセルに対するテスト動作がなされるように半導体メモリ装置５０内でテストの対象となるメモリブロックを変更させる必要があり、これにより、メモリブロックが変更される機能をブロックムービング機能と言う。
【００４６】
図８に示すように、各半導体メモリ装置５０に含まれたメモリセルアレイ６０が、９個のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫ９を含み、３個のメモリブロックが同時にテストされると仮定する。
メモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫ９のそれぞれは、複数のメモリセル（図示せず）を含む。正常なテスト結果を得るためには、正常動作区間でのみ当該メモリセルに対するテスト動作がなされなければならないので、第１メモリブロックないし第３メモリブロックＢＬＣＯＫ１〜ＢＬＯＣＫ３に対するダミー（ｄｕｍｍｙ）テスト動作をＡ回実施した以後、第１メモリブロックないし第３メモリブロックＢＬＣＯＫ１〜ＢＬＯＣＫ３に対してテスト遂行部１１５によるテスト動作がなされ得る。ダミーテスト動作は、実際にテスト遂行部１１５によってテストがなされるものではなく、当該メモリセルを正常動作区間に進入させるために、テスト動作と同じ動作を数回繰り返すことを意味する。
【００４７】
第１メモリブロックないし第３メモリブロックＢＬＣＯＫ１〜ＢＬＯＣＫ３に対する正常なテスト動作が反復されて正常動作区間を外れる場合、テスト動作の対象となるメモリブロックを第４メモリブロックないし第６メモリブロックＢＬＣＯＫ４〜ＢＬＯＣＫ６に変更することができる。実施形態によって、総テスト時間を短縮させるために、第１メモリブロックないし第３メモリブロックＢＬＣＯＫ１〜ＢＬＯＣＫ３に対する正常なテスト動作中に第４メモリブロックないし第６メモリブロックＢＬＣＯＫ４〜ＢＬＯＣＫ６に対するダミーテスト動作が行われる。
【００４８】
同様に、第４メモリブロックないし第６メモリブロックＢＬＣＯＫ４〜ＢＬＯＣＫ６に対する正常なテスト動作が反復されて正常動作区間を外れる場合、テスト動作の対象となるメモリブロックを第７メモリブロックないし第９メモリブロックＢＬＣＯＫ７〜ＢＬＯＣＫ９に変更することができる。説明の便宜上、９個のメモリブロックのみを例をあげて説明したが、本発明の範囲は、これに限定されるものではない。また、同時にテストされるメモリブロックの数が、３個に限定されるものではない。このような数字は、１つの例である。
【００４９】
他の実施形態で、各半導体メモリ装置５０に含まれたメモリセルアレイ６０は、例えば、数千個のメモリブロックで構成され、４個のブロック単位で同時にテスト動作が行われると仮定する。この場合、数千個のメモリブロックのうち、最上の４個のブロックから順次にテスト動作が行われると仮定する。この際、１つのメモリセルアレイ６０内で相対的な距離が遠いメモリブロック間には、セル分布特性などの特性差によるブロック偏差が発生する恐れがある。したがって、最上の４個のブロックから順次にテスト動作が行われるとなると、ブロック偏差によって、４個のブロックとの相対的な距離が遠いブロック（例えば、最下の４個のブロック）に対するテスト結果とは、非常に異なるテスト結果が得られる。したがって、グローバルな最適の動作条件を探すために、数千個のメモリブロックを多様な領域（１つの領域は、位置的に互いに隣接するメモリブロックの集合）に分けて、多様な領域のそれぞれで均一にテストされるメモリブロックを選択することができる。例えば、４個のブロック単位で同時にテスト動作が行われる場合、数千個のメモリブロックを４個の領域に分けて、各領域で４個のブロックが選択され得る。このようにブロック偏差によった不正確なテスト結果を防止するために、テストブロックを選択する動作をブロックミキシング機能と言う。メモリブロックを分ける方法と各領域でメモリブロックを選択する方法は、多様に変形されうる。
【００５０】
このようなブロックムービング機能とブロックミキシング機能とが具現されるように、テストプログラム生成器１３０は、ブロックムービングまたはブロックミキシングが必要な当該ケースに対応するテストプログラムの生成時に、テストの対象となるメモリブロックが変更されるようにプログラミングされ得る。
テストコントローラ１４０は、テストプログラムによって少なくとも１つ以上の半導体メモリ装置５０に含まれたメモリブロック（例えば、ＢＬＯＣＫ１〜ＢＬＯＣＫ３）に対してテストを行うことができる（ステップＳ２０６）。
結果分析器１５０は、テストを行った結果を分析して、テスト結果及びモデリングされたテスト結果を生成することができる（ステップＳ２０８）。
【００５１】
図９に示されたメモリセルの分布は、第１ケースの動作条件によって１つのダイ５０をテストして表われた分布と仮定すれば、ダイ５０と第１ケースとに対応するテスト結果は、ダイ５０の分布特性情報Ｐ１〜Ｐ３、ｄｅｐｔｈ１〜ｄｅｐｔｈ３、Ｄを含む。
結果分析器１５０は、ダイ５０と第１ケースとに対応させて、分布特性情報Ｐ１〜Ｐ３、ｄｅｐｔｈ１〜ｄｅｐｔｈ３、Ｄを保存することができる。また、結果分析器１５０は、分布特性情報Ｐ１〜Ｐ３、ｄｅｐｔｈ１〜ｄｅｐｔｈ３、Ｄを独立変数にするオブジェクション関数を通じて、ダイ５０と第１ケースとに対応する比較可能な数値を計算することができる。比較可能な数値は、ダイ５０と第１ケースとに対応するダイ別の平均分布特性を意味する。
【００５２】
図１１には、各ダイ別の平均特性ごとのダイ個数、すなわち、複数のダイ間の平均特性間の偏差が示されており、各ダイ別の平均特性は、ダイ別の平均分布特性、ダイ別の平均ＦＢＷＬ特性、またはダイ別の平均ｔＰＲＯＧ特性などを意味する。第２偏差Ｖ２は、第１偏差Ｖ１よりも特定の平均特性に多くのダイ５０が集まっており、収率に優れていることを意味する。
図１１に示された複数のダイ間の平均特性間の偏差が、平均分布特性間の偏差であり、第１偏差Ｖ１に該当する時、結果分析器１５０は、複数のダイ５０の平均分布特性と第１偏差Ｖ１を独立変数にするオブジェクション関数を通じて、第１ケースと分布に対応する比較可能な数値を計算することができる。
【００５３】
また、図１０に示されたＦＢＷＬ分布は、第１ケースの動作条件によって１つのダイ５０をテストして表われたＦＢＷＬ分布と仮定すれば、結果分析器１５０は、ＦＢＷＬ分布の特性情報を独立変数にするオブジェクション関数を通じて、ダイ５０と第１ケースとに対応する比較可能な数値を計算することができる。比較可能な数値は、ダイ５０と第１ケースとに対応するダイ別の平均ＦＢＷＬ特性を意味する。
【００５４】
図１１に示された複数のダイ間の平均特性間の偏差が、平均ＦＢＷＬ特性間の偏差であり、第２偏差Ｖ２に該当する時、結果分析器１５０は、複数のダイ５０の平均ＦＢＷＬ特性と第２偏差Ｖ２を独立変数にするオブジェクション関数を通じて、第１ケースとＦＢＷＬとに対応する比較可能な数値を計算することができる。
結果分析器１５０は、第１ケースと分布に対応する比較可能な数値と第１ケースとＦＢＷＬとに対応する比較可能な数値とを独立変数にするオブジェクション関数を通じて、最終的に第１ケースに対応する比較可能な数値を計算することができる。
【００５５】
ここで、第１ケースに対応する比較可能な数値は、分布とＦＢＷＬのみを考慮して計算されたが、本発明の範囲は、これに限定されるものではない。結果分析器１５０は、各メモリセル別、各ダイ別に得られたテスト結果をオブジェクション関数を通じて、各ケースに対応する比較可能な数値、すなわち、モデリングされたテスト結果でモデリングすることができる。
オブジェクション関数は、任意の関数として独立変数ごとに異なるように設定され、従属変数が高いほどまたは低いほど、優れた特性を意味するように定義（ｄｅｆｉｎｅ）されうる。
【００５６】
オプティマイザ１６０は、モデリングされたテスト結果に基づいて、複数のケースのうち、最適化ケースを決定することができる（ステップＳ２１０）。
Ｓ２１０段階は、図４のＳ２１２段階とＳ２１４段階とを含みうる。
オプティマイザ１６０は、第１世代の直前世代の最適化ケースに対応するモデリングされたテスト結果を、直前世代の最適化ケースのそれぞれに対応する試験ケースに対応するモデリングされたテスト結果と比較することができる（ステップＳ２１２）。それぞれのモデリングされたテスト結果は、比較可能な数値（例えば、スカラ値）を意味するので、オプティマイザ１６０は、各ケース間のモデリングされたテスト結果を比較することができる。
【００５７】
オプティマイザ１６０は、比較の結果によって、最適化ケースを決定することができる（ステップＳ２１４）。
例えば、第１世代に該当する２０個のケースが存在し、２０個のケースは、第１世代の直前世代の最適化ケースである１０個の最適化ケースと、この１０個の最適化ケースに基づいて生成された１０個の最適化ケースに対応する１０個の試験ケースと、を含むと仮定する。
【００５８】
オプティマイザ１６０は、１０個の最適化ケースのそれぞれに対するモデリングされたテスト結果と１０個の最適化ケースに対応する１０個の試験ケースのそれぞれに対するモデリングされたテスト結果とをそれぞれ比較して、最適化ケースを決定することができる。すなわち、第１ケースが最適化ケースであり、第１１ケースが、第１ケースに基づいて生成された試験ケースである場合、第１ケースに対するモデリングされたテスト結果と第１１ケースに対するモデリングされたテスト結果とのうち、より優れたモデリングされたテスト結果を有するケースを最適化ケースとして決定することができる。
【００５９】
また、オプティマイザ１６０は、第１世代が第ｐ世代に該当する場合、テストコントローラ１４０の制御によって、第１世代に該当する複数のケースのそれぞれに対するモデリングされたテスト結果に基づいて最適化ケースを決定して、この最適化ケースを最終的な最適化ケースとして出力することができる。ｐは、任意の正の整数であり、ユーザによってあらかじめ決定（入力データに含み）され、テスト結果（または、モデリングされたテスト結果）に基づいて自動的に決定され得る。
ケース生成器１１０は、第１世代に該当する最適化ケースに基づいて第２世代に該当する複数のケースを生成することができる（ステップＳ２２０）。
Ｓ２２０段階は、図５のＳ２２２段階とＳ２２４段階とを含み得る。
【００６０】
ケース生成器１１０は、第１世代に該当する最適化ケースのうち、第ｋケースを除いた少なくとも１つ以上のケースに基づいて中間ケースを生成することができる（ステップＳ２２２）。第１世代に該当する最適化ケースは、図６に示したように、ｎ個の最適化ケースｃａｓｅ１〜ｃａｓｅｎを含むと仮定する。ｎは、２以上の整数であり、ｋは、１以上であり、ｎ以下である整数である。
最適化ケースｃａｓｅ １〜ｃａｓｅ ｎのそれぞれは、４個の動作条件を含むと仮定する。４個の動作条件は、説明の便宜のためのものであり、本発明の範囲は、これに限定されるものではない。例えば、第１ケースｃａｓｅ１は、４個の動作条件Ａ１〜Ｄ１を含み、４個の動作条件Ａ１〜Ｄ１は、それぞれプログラム電圧、リード電圧、パス電圧、消去電圧に対応する電圧値及び時間値であり得る。
【００６１】
第ｋケースｃａｓｅ ｋに対応する中間ケースＭ−ｃａｓｅ ｋは、最適化ケースｃａｓｅ １〜ｃａｓｅ ｎのうち、第ｋケースｃａｓｅ ｋを除いた少なくとも１つ以上のケースに基づいて、突然変異過程を通じて生成され得る。例えば、第１ケースｃａｓｅ １に対応する中間ケースＭ−ｃａｓｅ １は、第２ケースないし第４ケースｃａｓｅ ２〜ｃａｓｅ ４に基づいて生成され得る。他の例として、第２ケースｃａｓｅ ２に対応する中間ケースＭ−ｃａｓｅ ２は、第１ケースｃａｓｅ １、第３ケース及び第４ケースｃａｓｅ １、ｃａｓｅ ３、ｃａｓｅ ４に基づいて生成され得る。さらに他の例として、第３ケースｃａｓｅ ３に対応する中間ケースＭ−ｃａｓｅ ３は、第１ケースｃａｓｅ １、第２ケース及び第４ケースｃａｓｅ １、ｃａｓｅ ２、ｃａｓｅ ４に基づいて生成され得る。
【００６２】
中間ケースＭ−ｃａｓｅ １に対して、突然変異過程は、第１ケースｃａｓｅ １が４個のロウ（ｒｏｗ）と１個のカラム（ｃｏｌｕｍｎ）とを有したベクトルに対応するとする時、第２ケースないし第４ケースｃａｓｅ ２〜ｃａｓｅ ４に対応するベクトルどうしの演算で具現され得る。この演算は、動作条件のそれぞれがユーザによって既定の範囲内で有しうる値を外れない限り、自在に決定され得る。
ケース生成器１１０は、第ｋケースｃａｓｅ ｋに対応する中間ケースＭ−ｃａｓｅ ｋと第ｋケースｃａｓｅ ｋとを再組合して、試験ケースＴ−ｃａｓｅ ｋを生成することができる（ステップＳ２２４）。
【００６３】
中間ケースＭ−ｃａｓｅ ｋと第ｋケースｃａｓｅ ｋとを再組合する動作は、再組合過程と定義され、再組合過程は、中間ケースＭ−ｃａｓｅ ｋに含まれた動作条件の一部と第ｋケースｃａｓｅ ｋに含まれた動作条件の一部とを再組合して、新たなケースを生成する動作であり得る。
例えば、第１ケースｃａｓｅ １に対応する試験ケースＴ−ｃａｓｅ １は、第１ケースｃａｓｅ １に含まれた動作条件の一部Ｂ１、Ｄ１と第１ケースｃａｓｅ １に対応する中間ケースＭ−ｃａｓｅ １に含まれた動作条件の一部Ａ１‘、Ｃ１’とを再組合して生成され得る。
【００６４】
図６では、各試験ケースＴ−ｃａｓｅ １〜Ｔ−ｃａｓｅ ｎが、最適化ケースｃａｓｅ １〜ｃａｓｅ ｎのそれぞれの二番目の動作条件Ｂ１〜Ｂｎと四番目の動作条件Ｄ１〜Ｄｎ及び中間ケースＭ−ｃａｓｅ １〜Ｍ−ｃａｓｅ ｎのそれぞれの最初の動作条件Ａ１‘〜Ａｎ’と三番目の動作条件Ｃ１‘〜Ｃｎ’とを再組合して生成されるが、本発明の範囲は、これに限定されるものではない。
【００６５】
図１２は、図１に示されたテスト装置の効果を説明する図である。
図１ないし図１２を参照すれば、図１２で、一般的なテスト動作時にテストされる領域である第１カバレッジｃｏｖｅｒａｇｅ１と本発明の実施形態によるテスト装置１００によるテスト動作時にテストされる領域である第２カバレッジｃｏｖｅｒａｇｅ２とが示されている。
【００６６】
第１カバレッジｃｏｖｅｒａｇｅ１と第２カバレッジｃｏｖｅｒａｇｅ２のそれぞれが有する面積は、一般的なテスト動作またはテスト装置１００によるテスト動作時にテストされるケースの範囲に相応する。第２カバレッジｃｏｖｅｒａｇｅ２の面積が、第１カバレッジｃｏｖｅｒａｇｅ１の面積よりも非常に大きくなる。したがって、より狭い第１カバレッジｃｏｖｅｒａｇｅ１内で最適化ケースとして決定された第１最適化ケースＯＰ１よりもより広い第２カバレッジｃｏｖｅｒａｇｅ２内で最適化ケースとして決定された第２最適化ケースＯＰ２の方が、より優れたテスト結果を有する。
半導体メモリ装置５０の理想的な動作条件を得るためには、数十個に達する動作条件を用いてテストが必要なケースを組み合わせれば、ほぼ数十兆個のケースをいずれもテストしなければならない。
【００６７】
現実的に数十兆個のケースをいずれもテストすることは不可能なので、一般的なテスト動作時には、エンジニアのノウハウに依存して数百個程度のケースのみが選別されてテストされ、そのうちから最適化ケースが決定される。数百個程度のケースに対応するケースの範囲は、第１カバレッジｃｏｖｅｒａｇｅ１に対応する。
しかし、テスト装置１００によるテスト動作時には、ケース生成器１１０が突然変異過程と再組合過程とを通じて数十兆個のケースの範囲でランダムにテストされるケースが定められる。数十兆個のケースに対応するケースの範囲は、第２カバレッジｃｏｖｅｒａｇｅ２に対応する。
【００６８】
また、オプティマイザ１６０が、最適化ケースと試験ケース間のモデリングされたテスト結果の比較を通じて、テスト結果に優れたケースのみを選別して行くので、次の世代に行くほど、テスト結果に優れたケースのみが残る。これにより、最適化ケースは、世代を重ねるにつれて自動的に数十兆個のケースのうち、最も優れたテスト結果を有するケースに収斂する。
したがって、本発明の実施形態によるテスト装置１００によれば、ランダムにケースを生成し、優れたテスト結果を有するケースのみを選別して行くので、より幅広いカバレッジで高収率と信頼性とを有する最適化されたケースを抽出することができる。
【００６９】
本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがあるが、これに限定されるものではない。
【００７０】
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されてコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。
【００７１】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００７２】
本発明は、半導体メモリ装置のテスト方法、テスト装置、及び半導体メモリ装置のテストプログラムを保存するコンピュータで読み取り可能な記録媒体関連の技術分野に適用可能である。
【符号の説明】
【００７３】
１０：ウェーハ
１２０：ＵＩＢマッパ
５０：半導体メモリ装置
１３０：テストプログラム生成器
１００：テスト装置
１４０：テストコントローラ
１１０：ケース生成器
１５０：結果分析器
１１５：テスト遂行部
１６０：オプティマイザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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