(57)【要約】【課題】画素間の輝度のばらつきが抑えられる発光装置の提供。【解決手段】画素と、上記画素から取り出された電流の値をデータとして含む信号を生成する第１回路と、上記信号に従って、画像信号を補正する第２回路と、上記画素と上記第１回路との間において上記電流の経路に第１スイッチを介して電気的に接続された第３回路と、を有し、上記画素は、発光素子と、上記画像信号に従って、上記発光素子への上記電流の供給を制御するトランジスタと、上記電流の上記画素からの取り出しを制御する第２スイッチと、を有する発光装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素と、前記画素から取り出された電流の値をデータとして含む信号を生成する第１回路と、前記信号に従って、画像信号を補正する第２回路と、前記画素と前記第１回路との間において前記電流の経路に第１スイッチを介して電気的に接続された第３回路と、を有し、
前記画素は、発光素子と、前記画像信号に従って、前記発光素子への前記電流の供給を制御するトランジスタと、前記電流の前記画素からの取り出しを制御する第２スイッチと、を有する発光装置。
【請求項２】
画素と、前記画素から取り出された電流の値をデータとして含む信号を生成する第１回路と、前記信号に従って、画像信号を補正する第２回路と、前記画素と前記第１回路との間において前記電流の経路に第１スイッチを介して電気的に接続された第３回路と、を有し、
前記画素は、発光素子と、前記画像信号に従って、前記発光素子への前記電流の供給を制御するトランジスタと、前記電流の前記画素からの取り出しを制御する第２スイッチと、前記トランジスタのゲートとドレインの間の導通状態を制御する、或いは、前記トランジスタのゲートと配線との間の導通状態を制御する第３スイッチと、を有する発光装置。
【請求項３】
請求項１または請求項２において、前記トランジスタは酸化物半導体膜にチャネル形成領域を有する発光装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、前記第３回路はダイオードを有する発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。例えば、本発明は半導体装置、特に、トランジスタが各画素に設けられた発光装置に関する。
【背景技術】
【０００２】
発光素子を用いたアクティブマトリクス型の発光装置は、画像信号に従って発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）の閾値電圧のばらつきが、発光素子の輝度に反映されやすい。上記閾値電圧のばらつきが発光素子の輝度に与える影響を防ぐために、下記の特許文献１では、駆動用トランジスタのソース電圧から閾値電圧及び移動度を検出し、検出された閾値電圧及び移動度に基づいて、表示画像に応じたプログラムデータ信号を設定する表示装置について記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】２００９−２６５４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
駆動用トランジスタの電気的特性を読み出す際に画素から出力される電流は、数十ｎＡ乃至数百ｎＡ程度の非常に小さい値を有する。そのため、当該電流の経路となる配線に電気的に接続されている回路内において、電源線の間をオフ電流が流れていると、駆動用トランジスタの電気的特性を正確に読み出すのが難しくなる。この場合、画素から出力される電流を用いて、画素に入力される画像信号に補正をかけても、駆動用トランジスタの電気的特性の影響が小さくなるように、発光素子に供給される電流値を補正することが難しい。
【０００５】
上述したような技術的背景のもと、本発明の一態様は、画素間の輝度のばらつきが抑えられる発光装置の提供を、課題の一つとする。
【０００６】
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる発光装置は、画素と、上記画素から取り出された電流の値をデータとして含む信号を生成する第１回路と、上記信号に従って、画像信号を補正する第２回路と、上記画素と上記第１回路との間において上記電流の経路に第１スイッチを介して電気的に接続された第３回路と、を有し、上記画素は、発光素子と、上記画像信号に従って、上記発光素子への上記電流の供給を制御するトランジスタと、上記電流の上記画素からの取り出しを制御する第２スイッチと、を有する。
【０００８】
本発明の一態様にかかる発光装置は、画素と、上記画素から取り出された電流の値をデータとして含む信号を生成する第１回路と、上記信号に従って、画像信号を補正する第２回路と、上記画素と上記第１回路との間において上記電流の経路に第１スイッチを介して電気的に接続された第３回路と、を有し、上記画素は、発光素子と、上記画像信号に従って、上記発光素子への上記電流の供給を制御するトランジスタと、上記電流の上記画素からの取り出しを制御する第２スイッチと、上記トランジスタのゲートとドレインの間の導通状態を制御する、或いは、上記トランジスタのゲートと配線との間の導通状態を制御する第３スイッチと、を有する。
【０００９】
さらに、本発明の一態様にかかる発光装置は、上記トランジスタが酸化物半導体膜にチャネル形成領域を有していても良い。
【００１０】
さらに、本発明の一態様にかかる発光装置は、上記第３回路がダイオードを有していても良い。
【発明の効果】
【００１１】
本発明の一態様により、画素間の輝度のばらつきが抑えられる発光装置を提供することができる。
【００１２】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１３】
【図１】発光装置の構成を示す図。
【図２】発光装置の構成を示す図。
【図３】画素の構成を示す図。
【図４】画素のタイミングチャート。
【図５】画素部と、電流の経路に電気的に接続された回路との接続関係を示す図。
【図６】画素部と、電流の経路に電気的に接続された回路との接続関係を示す図。
【図７】電流の経路に電気的に接続された回路の構成例。
【図８】画素の構成を示す図。
【図９】画素のタイミングチャート。
【図１０】画素の構成を示す図。
【図１１】画素のタイミングチャート。
【図１２】モニター回路の回路図。
【図１３】画素の上面図。
【図１４】発光装置の断面図。
【図１５】トランジスタの断面図。
【図１６】発光装置の斜視図。
【図１７】電子機器の図。
【発明を実施するための形態】
【００１４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
なお、トランジスタのソースとは、半導体膜として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、半導体膜として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００１６】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００１７】
〈発光装置の構成例〉
図１に、本発明の一態様にかかる発光装置の構成を、一例として示す。図１に示す発光装置１０は、画素１１と、モニター回路１２と、画像処理回路１３と、スイッチ１９と、画素１１とモニター回路１２間の電流の経路に、スイッチ１９を介して電気的に接続される回路１６とを有する。画素１１とモニター回路１２間の電流の経路は、画素１１とモニター回路１２間の信号の経路となる配線を意味する。また、画素１１は、発光素子１４、トランジスタ１５、スイッチ１７、及び容量素子１８を有する。
【００１８】
発光素子１４は、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。ＥＬ層は、カソードとアノード間の電位差が、発光素子１４の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００１９】
トランジスタ１５は、配線ＳＬを介して画素１１に入力された画像信号に従って、ドレイン電流の値が定められる。具体的に、トランジスタ１５は、ソース及びドレインの一方が発光素子１４のアノードに電気的に接続されており、ソース及びドレインの他方が配線ＶＬに電気的に接続されている。
【００２０】
なお、トランジスタ１５は、通常のゲート（第１ゲート）に加えて、閾値電圧を制御するためのバックゲート（第２ゲート）を有していても良い。また、図１では、トランジスタ１５がｎチャネル型である場合を例示しており、トランジスタ１５のソース及びドレインの一方が、発光素子１４のアノードに電気的に接続されている。トランジスタ１５がｐチャネル型である場合は、トランジスタ１５のソース及びドレインの一方は、発光素子１４のカソードに電気的に接続される。
【００２１】
また、スイッチ１７は、トランジスタ１５を流れるドレイン電流の、画素１１からの取り出しを制御する機能と、トランジスタ１５を流れるドレイン電流の、発光素子１４への供給を制御する機能と、を有する。具体的に、スイッチ１７は、トランジスタ１５のソース及びドレインの一方と、配線ＭＬとの導通状態を制御する機能を有する。配線ＭＬからスイッチ１７を介して取り出された、トランジスタ１５のドレイン電流は、モニター回路１２に供給される。
【００２２】
スイッチ１７は、例えば、トランジスタを単数または複数用いて構成することができる。或いは、スイッチ１７は、単数または複数のトランジスタに加えて、容量素子を用いていても良い。
【００２３】
具体的に、トランジスタ１５がｎチャネル型である場合、発光素子１４のカソードが配線ＣＬに電気的に接続されている。また、配線ＶＬの電位が、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１５の閾値電圧Ｖｔｈとを加算した電位よりも高い場合、トランジスタ１５のドレイン電流が発光素子１４に供給される。そして、発光素子１４の輝度は、上記ドレイン電流の値によって定まる。また、配線ＭＬの電位が、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線ＶＬの電位が、配線ＭＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高い場合、スイッチ１７がオンになると、トランジスタ１５のドレイン電流が配線ＭＬを介して画素１１から取り出される。
【００２４】
トランジスタ１５がｐチャネル型である場合、発光素子１４のアノードが配線ＣＬに電気的に接続される。また、配線ＣＬの電位が、配線ＶＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１５の閾値電圧Ｖｔｈとを加算した電位よりも高い場合、トランジスタ１５のドレイン電流が発光素子１４に供給される。そして、発光素子１４の輝度は、ドレイン電流の値によって定まる。また、配線ＭＬの電位が、配線ＣＬの電位から発光素子１４の閾値電圧Ｖｔｈｅを差し引いた電位よりも高く、配線ＶＬの電位が、配線ＭＬの電位からトランジスタ１５の閾値電圧Ｖｔｈを差し引いた電位よりも低い場合、スイッチ１７がオンになると、トランジスタ１５のドレイン電流が配線ＭＬを介して画素１１から取り出される。
【００２５】
容量素子１８は、トランジスタ１５のゲートと、ソース及びドレインの一方の電位差を、保持する機能を有する。ただし、容量素子１８は、例えばトランジスタ１５のゲートと半導体膜の間に形成されるゲート容量が十分大きい場合などは、必ずしも画素１１に設ける必要はない。
【００２６】
画素１１は、発光素子１４、トランジスタ１５、スイッチ１７、容量素子１８のみならず、トランジスタ、容量素子、抵抗、インダクタなどの他の回路素子をさらに有していても良い。
【００２７】
また、モニター回路１２は、スイッチ１７を介して画素１１から取り出された、トランジスタ１５のドレイン電流を用いて、当該電流の値をデータとして含む信号を生成する機能を有する。トランジスタ１５のドレイン電流には、トランジスタ１５の電気的特性がデータとして含まれている。モニター回路１２として、例えば、積分回路などの、電流電圧変換回路を用いることができる。
【００２８】
画像処理回路１３は、モニター回路１２で生成された上記信号に従って、画素１１に入力される画像信号を補正する機能を有する。具体的には、モニター回路１２で生成された信号から、トランジスタ１５のドレイン電流が所望の値よりも大きかったと判断された場合、トランジスタ１５のドレイン電流が小さくなるように、画像信号を補正する。逆に、モニター回路１２で生成された信号から、トランジスタ１５のドレイン電流が所望の値よりも小さかったと判断された場合、トランジスタ１５のドレイン電流が大きくなるように、画像信号を補正する。
【００２９】
画像信号の補正により、画素１１間に存在するトランジスタ１５の閾値電圧のばらつきのみならず、トランジスタ１５の移動度などのその他の電気的特性のばらつきをも、補正することができる。
【００３０】
回路１６は、スイッチ１９がオンであるときに、画素１１とモニター回路１２間の信号の経路となる配線と、導通状態にある。信号の経路となる上記配線とは、配線ＭＬに電気的に接続されている。或いは、配線ＭＬが、信号の経路となる配線としての機能を有していても良い。回路１６として、例えば、上記信号の経路に過電流が流れるのを防ぐ機能を有する保護回路を用いることができる。或いは、回路１６として、画素１１において画像信号に従って階調を表示する際に、スイッチ１７を介してトランジスタ１５のソース及びドレインの一方に所定の電位を供給する機能を有する回路を用いることもできる。
【００３１】
なお、画素１１から取り出されたトランジスタ１５のドレイン電流を、モニター回路１２に送るための電流の経路、すなわち配線は、複数の画素１１から上記ドレイン電流をモニター回路１２に送るために、パネル内において引き回される。そのため、上記配線は帯電現象（チャージング）の放電経路となりやすく、上記配線を介して画素１１に与えられる放電のエネルギーによって、トランジスタが劣化または破壊される現象（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が、引き起こされる可能性がある。回路１６として保護回路を用いる場合、回路１６が放電経路として機能するため、画素１１に放電のエネルギーが流れ込むのを防ぎ、画素１１内におけるＥＳＤの発生を防ぐことができる。
【００３２】
また、画素１１において、ＥＬ層の劣化などにより発光素子１４のアノードとカソード間の電圧が増加すると、トランジスタ１５においてソース及びドレインの一方の電位が上昇し、ゲートとソース間の電位差に相当するゲート電圧が、小さくなる。この場合、発光素子１４に供給されるトランジスタ１５のドレイン電流が小さくなり、発光素子１４の輝度が低下する。しかし、回路１６として、スイッチ１７を介してトランジスタ１５のソース及びドレインの一方に所定の電位を供給する機能を有する回路を用いることで、トランジスタ１５のソース及びドレインの一方の電位を補正することができる。よって、発光素子１４に供給されるトランジスタ１５のドレイン電流が、ＥＬ層の劣化などにより低下するのを防ぐことができ、発光素子１４の輝度の低下を小さく抑えることができる。
【００３３】
ｎチャネル型のトランジスタ１５のソース及びドレインの一方の電位を補正する場合、配線ＭＬの電位は、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高くし、配線ＶＬの電位からトランジスタ１５の閾値電圧Ｖｔｈを差し引いた電位よりも低くする。また、ｐチャネル型のトランジスタ１５のソース及びドレインの一方の電位を補正する場合、配線ＭＬの電位は、配線ＣＬの電位から発光素子１４の閾値電圧Ｖｔｈｅを差し引いた電位よりも低くし、配線ＶＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高くする。
【００３４】
なお、回路１６は、画素１１とモニター回路１２の間における電流の経路に、一つだけ電気的に接続されていても良いし、複数電気的に接続されていても良い。いずれの場合においても回路１６と電流の経路との間の導通状態は、スイッチ１９によって制御されているものとする。
【００３５】
スイッチ１７を介して画素１１からトランジスタ１５のドレイン電流を取り出す際に、スイッチ１９をオフにしておくことで、ドレイン電流の経路と回路１６の間における電荷の移動を防ぐことができる。なお、トランジスタ１５の電気的特性を読み出す際に画素１１から取り出されるドレイン電流は、数十ｎＡ乃至数百ｎＡ程度の非常に小さい値を有する。そのため、当該ドレイン電流の経路となる配線に電気的に接続されている回路１６内にオフ電流が流れていると、トランジスタ１５の電気的特性を正確に読み出すのが難しい。しかし、本発明の一態様では、スイッチ１９をオフにして、ドレイン電流の経路と回路１６の間における電荷の移動を防ぐことができるので、画素１１から取り出されるドレイン電流の値が小さくても、トランジスタ１５の電気的特性を正確に読み出すことができ、トランジスタ１５の電気的特性の影響が小さくなるように、発光素子１４に供給される電流値を補正することができる。
【００３６】
スイッチ１９は、例えば、トランジスタを単数または複数用いて構成することができる。或いは、スイッチ１９は、単数または複数のトランジスタに加えて、容量素子を用いていても良い。
【００３７】
スイッチ１９にオフ電流の著しく小さいトランジスタを用いることで、スイッチ１９がオフであるときに、ドレイン電流の経路と回路１６の間における電荷の移動をより確実に防ぐことができる。その結果、トランジスタ１５の電気的特性を正確に読み出すことができ、トランジスタ１５の電気的特性の影響が小さくなるように、発光素子１４に供給される電流値をより正確に補正することができる。
【００３８】
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
【００３９】
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、スイッチ１９として用いるのに適している。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。
【００４０】
〈発光装置の具体的な構成例〉
次いで、図１に示した発光装置１０の、より詳細な構成の一例について説明する。図２に、本発明の一態様に係る発光装置１０の構成を、ブロック図で一例として示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００４１】
図２に示す発光装置１０は、画素１１を画素部２４に複数有するパネル２５と、コントローラ２６と、ＣＰＵ２７と、画像処理回路１３と、画像メモリ２８と、メモリ２９と、モニター回路１２と、スイッチ１９と、回路１６とを有する。また、図２に示す発光装置１０は、パネル２５に、駆動回路３０及び駆動回路３１を有する。
【００４２】
ＣＰＵ２７は、外部から入力された命令、またはＣＰＵ２７内に設けられたメモリに記憶されている命令をデコードし、発光装置１０が有する各種回路の動作を統括的に制御することで、当該命令を実行する機能を有する。
【００４３】
モニター回路１２は、画素１１から出力されたドレイン電流から、上記ドレイン電流の値をデータとして含む信号を生成する。メモリ２９は、当該信号に含まれる上記データを記憶する機能を有する。
【００４４】
画像メモリ２８は、発光装置１０に入力された画像データ３２を記憶する機能を有する。なお、図２では、画像メモリ２８を１つだけ発光装置１０に設ける場合を例示しているが、複数の画像メモリ２８が発光装置１０に設けられていても良い。例えば、赤、青、緑などの色相にそれぞれ対応する３つの画像データ３２により、画素部２４にフルカラーの画像が表示される場合、各画像データ３２に対応した画像メモリ２８を、それぞれ設けるようにしても良い。
【００４５】
画像メモリ２８には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶回路を用いることができる。或いは、画像メモリ２８に、ＶＲＡＭ（Ｖｉｄｅｏ  ＲＡＭ）を用いても良い。
【００４６】
画像処理回路１３は、ＣＰＵ２７からの命令に従い、画像データ３２の画像メモリ２８への書き込みと、画像データ３２の画像メモリ２８からの読み出しを行い、画像データ３２から画像信号Ｓｉｇを生成する機能を有する。また、画像処理回路１３は、ＣＰＵ２７からの命令に従い、メモリ２９に記憶されているデータを読み出し、当該データを用いて、画像信号の補正を行う機能を有する。
【００４７】
コントローラ２６は、画像データ３２を含む画像信号Ｓｉｇが入力されると、パネル２５の仕様に合わせて画像信号Ｓｉｇに信号処理を施した後、パネル２５に供給する機能を有する。また、コントローラ２６は、ＣＰＵ２７からの命令に従い、スイッチ１９のオンまたはオフの選択（スイッチング）を制御する機能を有する。
【００４８】
駆動回路３１は、画素部２４が有する複数の画素１１を、行ごとに選択する機能を有する。また、駆動回路３０は、コントローラ２６から与えられた画像信号Ｓｉｇを、駆動回路３１によって選択された行の画素１１に供給する機能を有する。
【００４９】
なお、コントローラ２６は、駆動回路３０や駆動回路３１などの駆動に用いられる各種の駆動信号を、パネル２５に供給する機能を有する。駆動信号には、駆動回路３０の動作を制御するスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ、ラッチ信号ＬＰ、駆動回路３１の動作を制御するスタートパルス信号ＧＳＰ、クロック信号ＧＣＫなどが含まれる。
【００５０】
なお、発光装置１０は、発光装置１０が有するＣＰＵ２７に、データや命令を与える機能を有する入力装置を、有していても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネル、センサなどを用いることができる。
【００５１】
〈画素の構成例１〉
次いで、図１に示す発光装置１０が有する、画素１１の具体的な構成例について説明する。
【００５２】
図３に、画素１１の回路図の一例を示す。画素１１は、スイッチ１７として機能するトランジスタ１７ｔと、容量素子１８と、発光素子１４と、トランジスタ２０とを有する。
【００５３】
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれか一方が画素電極として機能し、他方が共通電極として機能する。図３では、発光素子１４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた画素１１の構成を例示している。
【００５４】
トランジスタ２０は、配線ＳＬと、トランジスタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ１５は、ソース及びドレインの一方が、発光素子１４のアノードに電気的に接続され、ソース及びドレインの他方が配線ＶＬに電気的に接続されている。トランジスタ１７ｔは、配線ＭＬと、トランジスタ１５のソース及びドレインの一方の間の導通状態を制御する機能を有する。容量素子１８の一対の電極のうち、一方はトランジスタ１５のゲートに電気的に接続され、他方は発光素子１４のアノードに電気的に接続されている。
【００５５】
また、トランジスタ２０のスイッチングは、トランジスタ２０のゲートに電気的に接続された配線ＧＬの電位に従って行われる。トランジスタ１７ｔのスイッチングは、トランジスタ１７ｔのゲートに電気的に接続された配線ＧＬの電位に従って行われる。
【００５６】
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジスタ２０が酸化物半導体をチャネル形成領域に含むことで、トランジスタ２０のオフ電流を極めて小さくすることができる。そして、上記構成を有するトランジスタ２０を画素１１に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタをトランジスタ２０に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷のリークを防ぐことができる。
【００５７】
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画像の表示を維持することができる。例えば、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をトランジスタ２０の半導体膜に用いることで、画像信号Ｓｉｇの書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号Ｓｉｇが書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
【００５８】
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トランジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないことによって、或いは容量素子１８のサイズを小さくすることによって、画素１１の開口率を高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置１０の信頼性を高めることができる。
【００５９】
なお、図３において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００６０】
また、図３において、各トランジスタは、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００６１】
また、図３では、トランジスタが全てｎチャネル型である場合を例示している。画素１１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジスタが全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく、発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｐチャネル型であることが望ましい。
【００６２】
また、図３では、画素１１内のトランジスタが、単数のゲートを有することで、単数のチャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の一態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マルチゲート構造であっても良い。
【００６３】
〈補正の動作例〉
次いで、図３に示す画素１１の、補正の動作例について説明する。
【００６４】
図４に、図３に示す画素１１に電気的に接続される配線ＧＬの電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図４に示すタイミングチャートは、図３に示す画素１１に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
【００６５】
まず、期間ｔ１では、配線ＧＬにハイレベルの電位が与えられる。よって、トランジスタ２０及びトランジスタ１７ｔがオンとなる。そして、配線ＳＬには、画像信号Ｓｉｇの電位Ｖｄａｔａが与えられており、電位Ｖｄａｔａは、トランジスタ２０を介してトランジスタ１５のゲートに与えられる。
【００６６】
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅとトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高くすることが望ましい。配線ＶＬと配線ＣＬとの間に上記電位差が設けられることにより、電位Ｖｄａｔａに従って、トランジスタ１５のドレイン電流の値が定められる。そして、当該ドレイン電流が発光素子１４に供給されることで、発光素子１４の輝度が定められる。
【００６７】
また、トランジスタ１５がｎチャネル型である場合、期間ｔ１では、配線ＭＬの電位が、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線ＶＬの電位が、配線ＭＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高いことが望ましい。上記構成により、スイッチ１７がオンであっても、トランジスタ１５のドレイン電流を、発光素子１４ではなく配線ＭＬの方に優先的に流すことができる。
【００６８】
次いで、期間ｔ２では、配線ＧＬにローレベルの電位が与えられる。よって、トランジスタ２０及びトランジスタ１７ｔがオフとなる。トランジスタ２０がオフになることで、トランジスタ１５のゲートにおいて、電位Ｖｄａｔａが保持される。また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。よって、発光素子１４では、期間ｔ１において定められた輝度に従って発光する。
【００６９】
次いで、期間ｔ３では、配線ＧＬにハイレベルの電位が与えられる。よって、トランジスタ２０及びトランジスタ１７ｔがオンとなる。また、配線ＳＬには、トランジスタ１５のゲート電圧が閾値電圧Ｖｔｈよりも大きくなるような電位が与えられる。また、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線ＭＬの電位は、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低くなり、配線ＶＬの電位は、配線ＭＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高くなる。上記構成により、トランジスタ１５のドレイン電流を、発光素子１４ではなく配線ＭＬの方に優先的に流すことができる。
【００７０】
そして、トランジスタ１５のドレイン電流は、配線ＭＬを介してモニター回路に供給される。モニター回路は、配線ＭＬに流れたドレイン電流を用いて、当該ドレイン電流の値を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１１に供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
【００７１】
なお、図３に示す画素１１を有する発光装置では、期間ｔ２の動作の後に期間ｔ３の動作を常に行う必要はない。例えば、画素１１において、期間ｔ１乃至期間ｔ２の動作を複数回繰り返した後に、期間ｔ３の動作を行うようにしても良い。また、一行の画素１１において期間ｔ３の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１１において、期間ｔ３の動作を行うようにしても良い。
【００７２】
〈画素部と、画素から取り出された電流の経路に電気的に接続された回路との接続関係について〉
次いで、図２に示す画素部２４と、スイッチ１９と、回路１６の、接続構成の一例について、図５を用いて説明する。
【００７３】
図５に示す画素部２４には、複数の画素１１と、ＧＬ１乃至配線ＧＬｙで示される複数の配線ＧＬと、配線ＳＬ１乃至配線ＳＬｘで示される複数の配線ＳＬと、配線ＭＬ１乃至配線ＭＬｘで示される複数の配線ＭＬと、配線ＶＬ１乃至配線ＶＬｘで示される複数の配線ＶＬとが設けられている。そして、複数の画素１１は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つと、配線ＭＬの少なくとも一つと、配線ＶＬの少なくとも一つとに、それぞれ電気的に接続されている。
【００７４】
なお、画素部２４に設けられる配線の種類及びその数は、画素１１の構成、数及び配置によって決めることができる。具体的に、図５に示す画素部２４の場合、ｘ列×ｙ行の画素１１がマトリクス状に配置されており、配線ＧＬ１乃至配線ＧＬｙ、配線ＳＬ１乃至配線ＳＬｘ、配線ＭＬ１乃至配線ＭＬｘ、配線ＶＬ１乃至配線ＶＬｘが、画素部２４内に配置されている場合を例示している。
【００７５】
そして、配線ＭＬ１乃至配線ＭＬｘを介して画素１１から取り出されたドレイン電流は、配線ＴＥＲを介してモニター回路（図示せず）に供給される。そして、回路１６は、各配線ＭＬに、スイッチ１９を介して電気的に接続されている。
【００７６】
回路２１は、配線ＰＲＥに入力される電位に従って、配線ＭＬに所定の電位を供給する機能を有する。例えば、図３に示す画素１１を図４に示すタイミングチャートに従って動作させる際に、期間ｔ１において、回路２１から配線ＭＬに、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低い電位を供給させるようにしても良い。
【００７７】
次いで、図６に、図５に示した画素部２４と、スイッチ１９と、回路１６の接続構成の、より具体的な一例を示す。さらに、図６では、図２に示した駆動回路３０の一部に相当するサンプリング回路３５の構成例と、サンプリング回路３５と画素部２４との接続構成の一例を示す。
【００７８】
図６では、サンプリング回路３５が複数のトランジスタ３５ｔを有しており、複数のトランジスタ３５ｔが３つごとに組を成している場合を例示している。一の組に属する３つのトランジスタ３５ｔは、ゲートに配線ＳＭＰの電位が供給されており、当該電位に従ってそのスイッチングが制御されている。図６では、第１の組に属する３つのトランジスタ３５ｔのゲートに、配線ＳＭＰ１の電位が供給されており、第２の組に属する３つのトランジスタ３５ｔのゲートに、配線ＳＭＰ２の電位が供給されている場合を例示している。なお、第３以降の組に属するトランジスタ３５ｔの構成は省略しているが、当該トランジスタ３５ｔにも、それぞれ、他の組とは異なる配線ＳＭＰの電位が供給されている。
【００７９】
そして、一の組に属する３つのトランジスタ３５ｔの一つは、赤に対応した画像信号ＳｉｇＲが入力される配線３６Ｒと、配線ＳＬとの間の導通状態を、ゲートに入力される配線ＳＭＰの電位に従って、制御する機能を有する。また、一の組に属する３つのトランジスタ３５ｔの別の一つは、緑に対応した画像信号ＳｉｇＧが入力される配線３６Ｇと、配線ＳＬとの間の導通状態を、ゲートに入力される配線ＳＭＰの電位に従って、制御する機能を有する。また、一の組に属する３つのトランジスタ３５ｔの別の一つは、青に対応した画像信号ＳｉｇＢが入力される配線３６Ｂと、配線ＳＬとの間の導通状態を、ゲートに入力される配線ＳＭＰの電位に従って、制御する機能を有する。
【００８０】
複数の配線ＳＬには、複数の画素１１がそれぞれ電気的に接続されている。そして、複数の画素１１にそれぞれ電気的に接続されている複数の配線ＭＬには、回路２１が電気的に接続されている。図６では、回路２１がトランジスタ２１ｔを有する場合を例示している。トランジスタ２１ｔのゲートには、配線ＰＲＥに入力される電位が供給される。そして、トランジスタ２１ｔは、配線３３と、配線ＭＬとの間の導通状態を、ゲートに入力される配線ＰＲＥの電位に従って、制御する機能を有する。
【００８１】
また、配線ＭＬには、スイッチ１９を介して回路１６が電気的に接続されている。そして、図６では、配線ＭＳＥＬの電位に従って配線ＭＬと配線ＴＥＲの間の導通状態を制御する機能を有する、トランジスタ３４が設けられている。
【００８２】
〈画素から取り出された電流の経路に電気的に接続された回路と、スイッチの構成例〉
図７に、回路１６とスイッチ１９の具体的な構成例を示す。
【００８３】
図７に示す回路１６は、ｎチャネル型のトランジスタ９０乃至トランジスタ９３を有し、トランジスタ９０乃至トランジスタ９３は、それぞれ、そのソース及びドレインの一方がゲートに電気的に接続されている。そして、トランジスタ９０は、そのソース及びドレインの他方が、ハイレベルの電位ＶＨが与えられる配線９５に電気的に接続されており、ゲートが、トランジスタ９１のソース及びドレインの他方に電気的に接続されている。トランジスタ９１は、ゲートが、トランジスタ９２のソース及びドレインの他方に電気的に接続されている。トランジスタ９２は、ゲートが、トランジスタ９３のソース及びドレインの他方に電気的に接続されている。トランジスタ９３は、ゲートが、ローレベルの電位ＶＳが与えられる配線９６に電気的に接続されている。
【００８４】
また、図７では、スイッチ１９がトランジスタ９４を有する場合を例示している。トランジスタ９４は、ゲートに供給される配線ＰＲＯの電位に従って、トランジスタ９１のゲートと、配線ＭＬとの間の導通状態を制御する機能を有する。具体的に、画素において階調の表示を行う期間では、トランジスタ９１をオンの状態にする。また、画素から配線ＭＬを介してトランジスタ１５のドレイン電流を取り出す期間では、トランジスタ９１をオフの状態にする。
【００８５】
回路１６が上記構成を有することで、トランジスタ９４がオンの状態にあるときに、配線ＭＬに流れる放電のエネルギーが、回路１６の配線９５または配線９６に流れる。よって、放電のエネルギーが画素１１に流れ込むのを防ぎ、画素１１内におけるＥＳＤの発生を防ぐことができる。
【００８６】
〈画素の構成例２〉
次いで、画素１１の具体的な構成例について説明する。
【００８７】
図８に、画素１１の回路図の一例を示す。画素１１は、トランジスタ１５と、スイッチ１７として機能するトランジスタ１７ｔと、容量素子１８と、発光素子１４と、トランジスタ４０乃至トランジスタ４３とを有する。
【００８８】
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれか一方が画素電極として機能し、他方が共通電極として機能する。図８では、発光素子１４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた画素１１の構成を例示している。
【００８９】
トランジスタ４３は、配線４４と、トランジスタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ４１は、容量素子１８の一対の電極のうちの一方と、トランジスタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ４０は、配線ＳＬと、容量素子１８の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１８の一対の電極のうちの他方は、トランジスタ１５のソース及びドレインの一方に電気的に接続される。トランジスタ４２は、トランジスタ１５のソース及びドレインの一方と、発光素子１４の画素電極との間の導通状態を制御する機能を有する。トランジスタ１７ｔは、トランジスタ１５のソース及びドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。トランジスタ１５のソース及びドレインの他方は配線ＶＬに電気的に接続されている。
【００９０】
また、トランジスタ４０及びトランジスタ４３のスイッチングは、トランジスタ４０及びトランジスタ４３のゲートに電気的に接続された配線ＧＬＡの電位に従って制御される。トランジスタ４１及びトランジスタ４２のスイッチングは、トランジスタ４１及びトランジスタ４２のゲートに電気的に接続された配線ＧＬＢの電位に従って制御される。トランジスタ１７ｔのスイッチングは、トランジスタ１７ｔのゲートに電気的に接続された配線ＧＬＣの電位に従って制御される。
【００９１】
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジスタ４０、トランジスタ４１及びトランジスタ４３が酸化物半導体をチャネル形成領域に含むことで、トランジスタ４０、トランジスタ４１及びトランジスタ４３のオフ電流を極めて小さくすることができる。そして、上記構成を有するトランジスタ４０、トランジスタ４１及びトランジスタ４３を画素１１に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタをトランジスタ４０、トランジスタ４１及びトランジスタ４３に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷のリークを防ぐことができる。
【００９２】
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画像の表示を維持することができる。例えば、高純度化された酸化物半導体をトランジスタ４０、トランジスタ４１及びトランジスタ４３の半導体膜に用いることで、画像信号Ｓｉｇの書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号Ｓｉｇが書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
【００９３】
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トランジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないことによって、或いは、容量素子１８のサイズを小さくすることによって、画素１１の開口率を高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置の信頼性を高めることができる。
【００９４】
なお、図８において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００９５】
また、図８において、各トランジスタは、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００９６】
また、図８では、トランジスタが全てｎチャネル型である場合を例示している。画素１１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジスタが全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく、発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｐチャネル型であることが望ましい。
【００９７】
また、図８では、画素１１内のトランジスタが、単数のゲートを有することで、単数のチャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の一態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マルチゲート構造であっても良い。
【００９８】
次いで、図８に示した画素１１の動作の一例について説明する。図９に、図８に示す画素１１に電気的に接続される配線ＧＬＡ、配線ＧＬＢ、配線ＧＬＣの電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図９に示すタイミングチャートは、図８に示す画素１１に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
【００９９】
まず、期間ｔ１では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイレベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられる。よって、トランジスタ４１、トランジスタ４２、トランジスタ１７ｔがオンとなり、トランジスタ４０、トランジスタ４３はオフとなる。トランジスタ４２およびトランジスタ１７ｔがオンになることで、トランジスタ１５のソース及びドレインの一方および容量素子１８の一対の電極のうちの他方（ノードＡとして図示する）に、配線ＭＬの電位Ｖ０が与えられる。
【０１００】
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖ０に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高くすることが望ましい。また、電位Ｖ０は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも、低いことが望ましい。電位Ｖ０を上記値に設定することで、期間ｔ１において発光素子１４に電流が流れるのを防ぐことができる。
【０１０１】
次いで、配線ＧＬＢにローレベルの電位が与えられることで、トランジスタ４１及びトランジスタ４２がオフになり、ノードＡは電位Ｖ０に保持される。
【０１０２】
次いで、期間ｔ２では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにローレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられる。よって、トランジスタ４０およびトランジスタ４３がオンとなり、トランジスタ４１、トランジスタ４２及びトランジスタ１７ｔがオフとなる。
【０１０３】
なお、期間ｔ１から期間ｔ２に移行する際、配線ＧＬＡに与える電位をローレベルからハイレベルに切り替えた後に、配線ＧＬＣに与える電位をハイレベルからローレベルに切り替えることが望ましい。このような動作を行うことによって、配線ＧＬＡに与えられる電位の切り替えによる、ノードＡの電位の変動を防ぐことができる。
【０１０４】
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、配線ＧＬＢには電位Ｖ１が与えられる。電位Ｖ１は、電位Ｖｃａｔにトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１５の閾値電圧Ｖｔｈを加算した電位より低いことが望ましい。
【０１０５】
なお、図８に示す画素構成では、電位Ｖ１を、発光素子１４の閾値電圧Ｖｔｈｅを電位Ｖｃａｔに加算した値より高くしても、トランジスタ４２がオフである限り、発光素子１４は発光しない。そのため、電位Ｖ０として設定できる値の幅を広げることが可能となり、Ｖ１−Ｖ０として取りうる値の幅も広げることが可能となる。したがって、Ｖ１−Ｖ０の値の設定の自由度が上がるため、トランジスタ１５の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１５の閾値電圧の取得を行うことができる。
【０１０６】
上記動作により、トランジスタ１５のゲート（ノードＢとして図示する）に、ノードＡの電位に閾値電圧を加算した電位よりも、高い電位Ｖ１が入力され、トランジスタ１５がオンとなる。よって、トランジスタ１５を介して容量素子１８の電荷が放出され、電位Ｖ０だったノードＡの電位が上昇を始める。そして、最終的にはノードＡの電位がＶ１−Ｖｔｈに収束し、トランジスタ１５のゲート電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１５がオフになる。
【０１０７】
また、容量素子１８の一対の電極のうちの一方（ノードＣとして図示する）には、配線ＳＬに与えられた画像信号Ｓｉｇの電位Ｖｄａｔａが、トランジスタ４０を介して与えられる。
【０１０８】
次いで、期間ｔ３では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられる。よって、トランジスタ４１及びトランジスタ４２がオンとなり、トランジスタ４０、トランジスタ４３及びトランジスタ１７ｔがオフとなる。
【０１０９】
なお、期間ｔ２から期間ｔ３に移行する際、配線ＧＬＡに与える電位がハイレベルからローレベルに切り替えられてから、配線ＧＬＢに与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線ＧＬＡに与える電位の切り替えによるノードＡにおける電位の変動を防ぐことができる。
【０１１０】
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１１１】
上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１５のゲート電圧がＶｄａｔａ−Ｖ１＋Ｖｔｈとなる。よって、トランジスタ１５のゲート電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１５の閾値電圧Ｖｔｈのばらつきを抑制することができる。よって、発光素子１４に供給する電流値のばらつきを抑えることができ、発光装置の輝度ムラを低減することができる。
【０１１２】
なお、配線ＧＬＢに与える電位の変動を大きくしておくことで、トランジスタ４２の閾値電圧のばらつきが発光素子１４に供給する電流値に影響を及ぼすことを防ぐことができる。つまり、配線ＧＬＢに与えるハイレベルの電位をトランジスタ４２の閾値電圧よりも十分大きく、また、配線ＧＬＢに与えるローレベルの電位をトランジスタ４２の閾値電圧よりも十分小さくしてやることで、トランジスタ４２のオンとオフの切り替えを確実に行い、トランジスタ４２の閾値電圧のばらつきが発光素子１４の電流値に影響を及ぼすことを防ぐことができる。
【０１１３】
次いで、期間ｔ４では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにローレベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ４０乃至トランジスタ４３がオフとなる。
【０１１４】
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に電気的に接続される。
【０１１５】
上記動作により、トランジスタ１５のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ１７ｔを介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１１に供給される画像信号Ｖｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
【０１１６】
なお、図８に示す画素１１を有する発光装置では、期間ｔ３の動作の後に期間ｔ４の動作を常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ３の動作を複数回繰り返した後に、期間ｔ４の動作を行うようにしても良い。また、一行の画素１１において期間ｔ４の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１１において、期間ｔ４の動作を行うようにしても良い。
【０１１７】
図８に示した画素１１を有する発光装置では、トランジスタ１５のソース及びドレインの他方と、トランジスタ１５のゲートとが電気的に分離しているので、それぞれの電位を個別に制御することができる。よって、期間ｔ２において、トランジスタ１５のソース及びドレインの他方の電位を、トランジスタ１５のゲートの電位に、閾値電圧Ｖｔｈを加算した電位よりも高い値に設定することができる。そのため、トランジスタ１５がノーマリオンである場合に、すなわち閾値電圧Ｖｔｈがマイナスの値を有している場合に、トランジスタ１５において、ソース及びドレインの他方の電位がゲートの電位Ｖ１よりも高くなるまで、容量素子１８に電荷を蓄積することができる。よって、本発明の一態様に係る発光装置では、トランジスタ１５がノーマリオンであっても、期間ｔ２において閾値電圧を取得することができ、期間ｔ３において、閾値電圧Ｖｔｈを加味した値になるよう、トランジスタ１５のゲート電圧を設定することができる。
【０１１８】
したがって、図８に示す画素１１では、例えばトランジスタ１５の半導体膜に酸化物半導体を用いた場合などに、トランジスタ１５がノーマリオンとなっても、表示ムラを低減でき、高い画質の表示を行うことができる。
【０１１９】
なお、上述したような、図８に示す画素１１の動作例では、画素１１内における閾値電圧の補正（以下、内部補正と呼ぶ）と、画像処理回路１３における画像信号の補正（以下、外部補正と呼ぶ）の両方を行っている。内部補正を行わずに、外部補正を行う場合でも、画素１１間に存在するトランジスタ１５の閾値電圧のばらつきのみならず、移動度など、閾値電圧以外のトランジスタ１５の電気的特性のばらつきをも、補正することができる。ただし、外部補正に加えて内部補正も行う場合、閾値電圧のマイナスシフト或いはプラスシフトの補正は、内部補正によって行われる。よって、外部補正では、移動度などの、トランジスタ１５における閾値電圧以外の電気的特性のばらつきを補正すればよい。したがって、外部補正に加えて内部補正も行う場合、外部補正だけを行う場合にくらべて、補正後における画像信号の電位の振幅を、小さく抑えることができる。よって、画像信号の電位の振幅が大きすぎるために、階調値間における画像信号の電位差が大きくなり、画像内の輝度の変化をなめらかなグラデーションで表現することが難しくなる、という事態が生じるのを防ぐことができ、画質が低下するのを防ぐことができる。
【０１２０】
〈画素の構成例３〉
次いで、画素１１の、図８とは異なる具体的な構成例について説明する。
【０１２１】
図１０に、画素１１の回路図の一例を示す。画素１１は、トランジスタ１５と、スイッチ１７として機能するトランジスタ１７ｔと、容量素子１８と、発光素子１４と、トランジスタ５０乃至トランジスタ５３と、容量素子５５と、を有する。
【０１２２】
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれか一方が画素電極として機能し、他方が共通電極として機能する。図１０では、発光素子１４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた画素１１の構成を例示している。
【０１２３】
トランジスタ５０は、配線ＳＬと、容量素子１８の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１８の一対の電極のうちの他方は、トランジスタ１５のゲートに電気的に接続されている。トランジスタ５３は、配線５４と、トランジスタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ５１は、容量素子１８の一対の電極のうちの一方と、トランジスタ１５のソース及びドレインの一方との間の導通状態を制御する機能を有する。トランジスタ５２は、トランジスタ１５のソース及びドレインの一方と、発光素子１４のアノードとの間の導通状態を制御する機能を有する。トランジスタ１７ｔは、トランジスタ１５のソース及びドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。さらに、図１０では、トランジスタ１５のソース及びドレインの他方は配線ＶＬに電気的に接続されている。容量素子５５が有する一対の電極は、一方が、容量素子１８の一対の電極のうちの一方に電気的に接続され、他方が、トランジスタ１５のソース及びドレインの一方に電気的に接続されている。
【０１２４】
また、トランジスタ５０のスイッチングは、トランジスタ５０のゲートに電気的に接続された配線ＧＬＣの電位に従って制御される。トランジスタ５１及びトランジスタ５３のスイッチングは、トランジスタ５１及びトランジスタ５３のゲートに電気的に接続された配線ＧＬＢの電位に従って制御される。トランジスタ５２のスイッチングは、トランジスタ５２のゲートに電気的に接続された配線ＧＬＤの電位に従って制御される。トランジスタ１７ｔのスイッチングは、トランジスタ１７ｔのゲートに電気的に接続された配線ＧＬＡの電位に従って制御される。
【０１２５】
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジスタ５３が酸化物半導体をチャネル形成領域に含むことで、トランジスタ５３のオフ電流を極めて小さくすることができる。そして、上記構成を有するトランジスタ５３を画素１１に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタをトランジスタ５３に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷のリークを防ぐことができる。
【０１２６】
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画像の表示を維持することができる。例えば、高純度化された酸化物半導体をトランジスタ５０の半導体膜に用いることで、画像信号Ｓｉｇの書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号Ｓｉｇが書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
【０１２７】
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トランジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないことによって、或いは容量素子１８のサイズを小さくすることによって、画素１１の開口率を高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置１０の信頼性を高めることができる。
【０１２８】
なお、図１０において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【０１２９】
また、図１０において、各トランジスタは、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【０１３０】
また、図１０では、トランジスタが全てｎチャネル型である場合を例示している。画素１１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジスタが全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく、発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトランジスタ１５はｐチャネル型であることが望ましい。
【０１３１】
また、図１０では、画素１１内のトランジスタが、単数のゲートを有することで、単数のチャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の一態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マルチゲート構造であっても良い。
【０１３２】
図１１に、図１０に示す画素１１に電気的に接続される配線ＧＬＡ乃至配線ＧＬＤの電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図１１に示すタイミングチャートは、図１０に示す画素１１に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
【０１３３】
まず、期間ｔ１では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにハイレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにローレベルの電位が与えられる。よって、トランジスタ５１、トランジスタ５３、トランジスタ１７ｔがオンとなり、トランジスタ５０、トランジスタ５２はオフとなる。上記動作により、トランジスタ１５のゲートには、配線５４の電位Ｖｉ２が与えられ、トランジスタ１５のソース及びドレインの一方には、配線ＭＬの電位Ｖｉ１が与えられる。
【０１３４】
なお、電位Ｖｉ１は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低いことが望ましい。また、電位Ｖｉ２は、トランジスタ１５の閾値電圧Ｖｔｈを電位Ｖｉ１に加算した電位よりも、高いことが望ましい。よって、トランジスタ１５のゲート電圧はＶｉ２−Ｖｉ１となり、トランジスタ１５はオンになる。
【０１３５】
また、配線ＶＬには電位Ｖｉ１が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１３６】
次いで、期間ｔ２では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにローレベルの電位が与えられる。よって、トランジスタ５１、トランジスタ５３がオンとなり、トランジスタ５０、トランジスタ５２、トランジスタ１７ｔはオフとなる。上記動作により、トランジスタ１５のゲートに、電位Ｖｉ２が保持される。また、配線ＶＬには電位Ｖｉ２が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１３７】
上記動作により、オンであるトランジスタ１５を介して容量素子１８の電荷が放出され、電位Ｖｉ１だった、トランジスタ１５のソース及びドレインの一方の電位が上昇を始める。そして、最終的には、トランジスタ１５のソース及びドレインの一方の電位がＶｉ２−Ｖｔｈに収束し、トランジスタ１５のゲート電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１５がオフになる。
【０１３８】
なお、図１０に示す画素構成では、電位Ｖｉ２を、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した値より高くしても、トランジスタ５２がオフである限り、発光素子１４は発光しない。そのため、電位Ｖｉ１として設定できる値の幅を広げることが可能となり、Ｖｉ２−Ｖｉ１として取りうる値の幅も広げることが可能となる。したがって、Ｖｉ２−Ｖｉ１の値の設定の自由度が上がるため、トランジスタ１５の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１５の閾値電圧の取得を行うことができる。
【０１３９】
次いで、期間ｔ３では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにローレベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられ、配線ＧＬＤにローレベルの電位が与えられる。よって、トランジスタ５０、トランジスタ１７ｔがオンとなり、トランジスタ５１、トランジスタ５２、トランジスタ５３はオフとなる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、上記電位Ｖｄａｔａは、トランジスタ５０を介して、容量素子１８の一対の電極のうちの一方に与えられる。
【０１４０】
トランジスタ５３がオフであるため、トランジスタ１５のゲートはフローティングの状態にある。また、容量素子１８には閾値電圧Ｖｔｈが保持されているため、容量素子１８の一対の電極のうちの一方に電位Ｖｄａｔａが与えられると、電荷保存の法則に従い、容量素子１８の一対の電極のうちの他方に電気的に接続された、トランジスタ１５のゲートの電位は、Ｖｄａｔａ＋Ｖｔｈとなる。また、配線ＭＬの電位Ｖｉ１が、トランジスタ１７ｔを介してトランジスタ１５のソース及びドレインの一方に与えられる。よって、容量素子５５には電圧Ｖｄａｔａ−Ｖｉ１が印加され、トランジスタ１５のゲート電圧は、Ｖｔｈ＋Ｖｄａｔａ−Ｖｉ１となる。
【０１４１】
なお、期間ｔ２から期間ｔ３に移行する際、配線ＧＬＢに与える電位がハイレベルからローレベルに切り替えられてから、配線ＧＬＣに与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線ＧＬＣに与える電位の切り替えによって、トランジスタ１５のゲートにおける電位の変動を防ぐことができる。
【０１４２】
次いで、期間ｔ４では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにローレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにハイレベルの電位が与えられる。よって、トランジスタ５２がオンとなり、トランジスタ５０、トランジスタ５１、トランジスタ５３及びトランジスタ１７ｔがオフとなる。
【０１４３】
また、配線ＶＬには電位Ｖｉ２が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１４４】
上記動作により、容量素子１８に閾値電圧Ｖｔｈが保持され、容量素子５５に電圧Ｖｄａｔａ−Ｖｉ１が保持され、発光素子１４のアノードは電位Ｖｅｌとなり、トランジスタ１５のゲートの電位は電位Ｖｄａｔａ＋Ｖｔｈ＋Ｖｅｌ−Ｖｉ１となり、トランジスタ１５のゲート電圧はＶｄａｔａ＋Ｖｔｈ−Ｖｉ１となる。
【０１４５】
なお、電位Ｖｅｌは、トランジスタ１５を介して、発光素子１４に電流を流す際に設定される電位である。具体的には、電位Ｖｉ２と電位Ｖｃａｔの間の電位に設定されることとなる。
【０１４６】
よって、トランジスタ１５のゲート電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１５の閾値電圧Ｖｔｈのばらつきを抑制することができるので、発光素子１４に供給する電流値のばらつきを抑え、発光装置の輝度ムラを低減することができる。
【０１４７】
なお、配線ＧＬＤに与える電位の変動を大きくしておくことで、トランジスタ５２の閾値電圧のばらつきが発光素子１４に供給する電流値に影響を及ぼすことを防ぐことができる。つまり、配線ＧＬＤに与えるハイレベルの電位をトランジスタ５２の閾値電圧よりも十分大きく、また、配線ＧＬＤに与えるローレベルの電位をトランジスタ５２の閾値電圧よりも十分小さくしてやることで、トランジスタ５２のオンとオフの切り替えを確実に行い、トランジスタ５２の閾値電圧のばらつきが発光素子１４の電流値に影響を及ぼすことを防ぐことができる。
【０１４８】
次いで、期間ｔ５では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにローレベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにローレベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ５３、トランジスタ５０、トランジスタ５１及びトランジスタ５２がオフとなる。
【０１４９】
また、配線ＶＬには電位Ｖｉ２が与えられ、配線ＭＬは、モニター回路に電気的に接続される。
【０１５０】
上記動作により、トランジスタ１５のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ１７ｔを介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１１に供給される画像信号Ｖｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
【０１５１】
なお、図１０に示す画素１１を有する発光装置では、期間ｔ４の動作の後に期間ｔ５の動作を常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を複数回繰り返した後に、期間ｔ５の動作を行うようにしても良い。また、一行の画素１１において期間ｔ５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１１において、期間ｔ５の動作を行うようにしても良い。
【０１５２】
図１０に示した画素１１を有する発光装置では、トランジスタ１５のソース及びドレインの他方と、トランジスタ１５のゲートとが電気的に分離しているので、それぞれの電位を個別に制御することができる。よって、期間ｔ２において、トランジスタ１５のソース及びドレインの他方の電位を、トランジスタ１５のゲートの電位に、閾値電圧Ｖｔｈを加算した電位よりも高い値に設定することができる。そのため、トランジスタ１５がノーマリオンである場合に、すなわち閾値電圧Ｖｔｈがマイナスの値を有している場合に、トランジスタ１５において、ソースの電位がゲートの電位よりも高くなるまで、容量素子１８に電荷を蓄積することができる。よって、本発明の一態様に係る発光装置では、トランジスタ１５がノーマリオンであっても、期間ｔ２において閾値電圧を取得することができ、期間ｔ４において、閾値電圧Ｖｔｈを加味した値になるよう、トランジスタ１５のゲート電圧を設定することができる。
【０１５３】
したがって、本発明の一態様に係る発光装置では、例えばトランジスタ１５の半導体膜に酸化物半導体を用いた場合などに、トランジスタ１５がノーマリオンとなっても、表示ムラを低減でき、高い画質の表示を行うことができる。
【０１５４】
なお、上述したような、図１０に示す画素１１の動作例では、内部補正と外部補正の両方を行っている。内部補正を行わずに、外部補正を行う場合でも、画素１１間に存在するトランジスタ１５の閾値電圧のばらつきのみならず、移動度など、閾値電圧以外のトランジスタ１５の電気的特性のばらつきをも、補正することができる。ただし、外部補正に加えて内部補正も行う場合、閾値電圧のマイナスシフト或いはプラスシフトの補正は、内部補正によって行われる。よって、外部補正では、移動度などの、トランジスタ１５における閾値電圧以外の電気的特性のばらつきを補正すればよい。したがって、外部補正に加えて内部補正も行う場合、外部補正だけを行う場合にくらべて、補正後における画像信号の電位の振幅を、小さく抑えることができる。よって、画像信号の電位の振幅が大きすぎるために、階調値間における画像信号の電位差が大きくなり、画像内の輝度の変化をなめらかなグラデーションで表現することが難しくなる、という事態が生じるのを防ぐことができ、画質が低下するのを防ぐことができる。
【０１５５】
〈モニター回路の構成例〉
次いで、モニター回路１２の構成例を図１２に示す。図１２に示すモニター回路１２は、オペアンプ６０と、容量素子６１と、スイッチ６２とを有する。
【０１５６】
容量素子６１が有する一対の電極の一方は、オペアンプ６０の反転入力端子（−）に電気的に接続され、容量素子６１が有する一対の電極の他方は、オペアンプ６０の出力端子に電気的に接続されている。スイッチ６２は、容量素子６１に蓄積されている電荷を放出させる機能を有しており、具体的には、容量素子６１が有する一対の電極間の導通状態を制御する機能を有する。オペアンプ６０の非反転入力端子（＋）は配線６８に電気的に接続されており、配線６８には電位Ｖａｎｏが供給される。
【０１５７】
なお、図８に示す画素１１が図９に示すタイミングチャートに従って動作する場合、配線６８には、電位Ｖａｎｏまたは電位Ｖ０が供給される。また、図１０に示す画素１１が図１１に示すタイミングチャートに従って動作する場合、配線６８には、電位Ｖａｎｏまたは電位Ｖｉ１が供給される。
【０１５８】
外部補正を行うために、画素１１から配線ＭＬを介して電流を取り出す際には、まず、モニター回路１２をボルテージフォロワとして機能させることで、配線ＭＬに電位Ｖａｎｏを供給した後、モニター回路１２を積分回路として機能させることで、画素１１から取り出した電流を電圧に変換する。具体的には、スイッチ６２をオンにすることで、配線６８に供給された電位Ｖａｎｏを、モニター回路１２を介して配線ＭＬに供給した後、スイッチ６２をオフにする。スイッチ６２がオフの状態において、画素１１から取り出されたドレイン電流が配線ＴＥＲに供給されると、容量素子６１に電荷が蓄積され、容量素子６１が有する一対の電極間に電圧が生じる。上記電圧は、配線ＴＥＲに供給されたドレイン電流の総量に比例するので、オペアンプ６０の出力端子に電気的に接続された配線ＯＵＴには、所定の期間内におけるドレイン電流の総量に対応した電位が、与えられる。
【０１５９】
また、図８に示す画素１１において内部補正を行うために、画素１１の配線ＭＬに電位Ｖ０を供給する際には、モニター回路１２をボルテージフォロワとして機能させる。具体的には、スイッチ６２をオンにすることで、配線６８に供給される電位Ｖ０を、モニター回路１２を介して配線ＭＬに供給することができる。
【０１６０】
また、図１０に示す画素１１において内部補正を行うために、画素１１の配線ＭＬに電位Ｖｉ１を供給する際には、モニター回路１２をボルテージフォロワとして機能させる。具体的には、スイッチ６２をオンにすることで、配線６８に供給される電位Ｖｉ１を、モニター回路１２を介して配線ＭＬに供給することができる。
【０１６１】
なお、図８に示す画素１１の場合、内部補正を行う際に、配線ＭＬに電位Ｖ０を供給し、外部補正を行う際に、配線ＭＬに電位Ｖａｎｏを供給する。配線ＭＬに供給する電位の切り替えは、モニター回路１２の配線６８に供給される電位を電位Ｖａｎｏと電位Ｖ０とで切り替えることで行うことができる。また、図１０に示す画素１１の場合、内部補正を行う際に、配線ＭＬに電位Ｖｉ１を供給し、外部補正を行う際に、配線ＭＬに電位Ｖａｎｏを供給する。配線ＭＬに供給する電位の切り替えは、モニター回路１２の配線６８に供給される電位を電位Ｖａｎｏと電位Ｖｉ１とで切り替えることで行うことができる。
【０１６２】
また、図６に示す回路２１を配線ＭＬに電気的に接続させている場合、配線３３に電位Ｖ０または電位Ｖｉ１を供給しておいても良い。この場合、内部補正を行う際は配線３３の電位０または電位Ｖｉ１を配線ＭＬに供給し、外部補正を行う際はモニター回路１２から配線ＴＥＲを介して電位Ｖａｎｏを配線ＭＬに供給することができる。そして、この場合、モニター回路１２の配線６８に電位Ｖａｎｏを、他の電位に切り替えることなく供給しても良い。
【０１６３】
〈画素のレイアウト〉
次いで、図３に示した画素１１のレイアウトの一例について説明する。図１３に、図３に示した画素１１の上面図を、一例として示す。なお、図１３では、画素１１のレイアウトを明確にするために、各種の絶縁膜と、発光素子１４とを省略している。
【０１６４】
トランジスタ２０は、ゲートとしての機能を有する導電膜５０１と、半導体膜５０２と、半導体膜５０２に電気的に接続され、ソースまたはドレインとしての機能を有する導電膜５０３及び導電膜５０４とを有する。導電膜５０１は配線ＧＬとしての機能を有する。また、導電膜５０３は配線ＳＬとしての機能を有する。
【０１６５】
トランジスタ１５は、ゲートとしての機能を有する導電膜５０５と、半導体膜５０６と、半導体膜５０６に電気的に接続され、ソースまたはドレインとしての機能を有する導電膜５０７及び導電膜５０８とを有する。また、導電膜５０７は、発光素子１４の画素電極に電気的に接続される。導電膜５０８は、導電膜５０９に電気的に接続されており、導電膜５０９は配線ＶＬとしての機能を有する。
【０１６６】
トランジスタ１７ｔは、ゲートとしての機能を有する導電膜５０１と、半導体膜５１０と、半導体膜５１０に電気的に接続され、ソースまたはドレインとしての機能を有する導電膜５０７及び導電膜５１１とを有する。導電膜５１１は配線ＭＬとしての機能を有する。
【０１６７】
容量素子１８は、導電膜５０５と、導電膜５０７と、導電膜５０５と導電膜５０７の間に設けられた絶縁膜（図示せず）とを有する。導電膜５０５は導電膜５０４に電気的に接続されている。
【０１６８】
なお、アノードまたはカソードとなる電極には、金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、酸化インジウム−酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、マグネシウム（Ｍｇ）およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金、その他、グラフェン等を用いることができる。そして、上記材料を適宜選択し、その膜厚を最適な値に設定することで、トップエミッション構造、ボトムエミッション構造、またはデュアルエミッション構造を作り分けることが可能となる。
【０１６９】
また、本発明の一態様では、発光装置が、白色などの単色の光を発する発光素子と、カラーフィルタを組み合わせることで、フルカラー画像の表示を行うカラーフィルタ方式を採用していても良い。或いは、互いに異なる色相の光を発する複数の発光素子を用いて、フルカラー画像の表示を行う方式を採用することもできる。この方式は、発光素子が有する一対の電極間に設けられるＥＬ層を、対応する色ごとに塗り分けるため、塗り分け方式と呼ばれる。
【０１７０】
塗り分け方式の場合、ＥＬ層の塗り分けは、通常、メタルマスクなどのマスクを用いて、蒸着法で行われる。そのため、画素のサイズは蒸着法によるＥＬ層の塗り分け精度に依存する。一方、カラーフィルタ方式の場合、塗り分け方式とは異なり、ＥＬ層の塗り分けを行う必要がない。よって、塗り分け方式の場合よりも、画素サイズの縮小化が容易であり、高精細の画素部を実現することができる。
【０１７１】
また、トップエミッション構造の場合、発光素子から発せられる光を、配線、トランジスタ、容量素子などの各種素子によって遮られることがないため、ボトムエミッション構造に比べて、画素からの光の取り出し効率を高めることができる。よって、トップエミッション構造は、発光素子に供給する電流値を低く抑えても、高い輝度を得ることができるため、発光素子の長寿命化に有利である。
【０１７２】
また、本発明の一態様では、発光装置が、ＥＬ層から発せられる光を発光素子内で共振させる、マイクロキャビティ（微小光共振器）構造を有していても良い。マイクロキャビティ構造により、特定の波長の光について、発光素子からの取り出し効率を高めることができるので、画素部の輝度と色純度を向上させることができる。
【０１７３】
〈発光装置の断面構造〉
図１４に、本発明の一態様に係る発光装置の、画素部の断面構造を一例として示す。なお、図１４では、図３に示す画素１１が有する、トランジスタ１５、容量素子１８、及び発光素子１４の、断面構造を例示している。
【０１７４】
具体的に、図１４に示す発光装置は、基板４００上にトランジスタ１５と、容量素子１８とを有する。トランジスタ１５は、ゲートとして機能する導電膜４０１と、導電膜４０１上の絶縁膜４０２と、絶縁膜４０２を間に挟んで導電膜４０１と重なる半導体膜４０３と、半導体膜４０３に電気的に接続されたソースまたはドレインとして機能する導電膜４０４及び導電膜４０５とを有する。
【０１７５】
容量素子１８は、電極として機能する導電膜４０１と、導電膜４０１上の絶縁膜４０２と、絶縁膜４０２を間に挟んで導電膜４０１と重なり、なおかつ電極として機能する導電膜４０４とを有する。
【０１７６】
絶縁膜４０２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１７７】
また、半導体膜４０３、導電膜４０４、及び導電膜４０５上には絶縁膜４１１が設けられている。半導体膜４０３として酸化物半導体を用いる場合、絶縁膜４１１は、半導体膜４０３に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜４１１に用いることで、絶縁膜４１１に含まれる酸素を半導体膜４０３に移動させることが可能であり、半導体膜４０３の酸素欠損量を低減することができる。絶縁膜４１１に含まれる酸素の半導体膜４０３への移動は、絶縁膜４１１を形成した後に、加熱処理を行うことで効率的に行うことができる。
【０１７８】
絶縁膜４１１上には絶縁膜４２０が設けられており、絶縁膜４２０上には導電膜４２４が設けられている。導電膜４２４は、絶縁膜４１１及び絶縁膜４２０に設けられた開口部において、導電膜４０４に電気的に接続されている。
【０１７９】
絶縁膜４２０及び導電膜４２４上には絶縁膜４２５が設けられている。絶縁膜４２５は、導電膜４２４と重なる位置に開口部を有する。また、絶縁膜４２５上において、絶縁膜４２５の開口部とは異なる位置に、絶縁膜４２６が設けられている。そして、絶縁膜４２５及び絶縁膜４２６上には、ＥＬ層４２７及び導電膜４２８が、順に積層するように設けられている。導電膜４２４及び導電膜４２８が、ＥＬ層４２７を間に挟んで重なり合う部分が、発光素子１４として機能する。そして、導電膜４２４及び導電膜４２８は、一方が陽極、他方が陰極として機能する。
【０１８０】
また、発光装置は、発光素子１４を間に挟んで基板４００と対峙する、基板４３０を有する。基板４３０上、すなわち、基板４３０の発光素子１４に近い側の面上には、光を遮蔽する機能を有する遮蔽膜４３１が設けられている。そして、遮蔽膜４３１は、発光素子１４と重なる領域に開口部を有している。発光素子１４に重なる開口部において、基板４３０上には特定の波長範囲の可視光を透過する着色層４３２が設けられている。
【０１８１】
〈トランジスタの構造〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ７０の構成を、一例として示す。
【０１８２】
図１５（Ａ）に示すトランジスタ７０は、ゲートとして機能する導電膜８０と、導電膜８０上の絶縁膜８１と、絶縁膜８１を間に挟んで導電膜８０と重なる酸化物半導体膜８２と、酸化物半導体膜８２に電気的に接続された、ソース及びドレインとして機能する導電膜８３及び導電膜８４とを有する。また、図１５（Ａ）に示すトランジスタ７０は、酸化物半導体膜８２、導電膜８３及び導電膜８４上に、順に積層された絶縁膜８５乃至絶縁膜８７を有する。
【０１８３】
なお、図１５（Ａ）では、酸化物半導体膜８２、導電膜８３及び導電膜８４上に、順に積層された絶縁膜８５乃至絶縁膜８７が設けられている場合を例示しているが、酸化物半導体膜８２、導電膜８３及び導電膜８４上に設けられる絶縁膜は、一層であっても良いし、２以上の複数層であっても良い。
【０１８４】
絶縁膜８６は、加熱により上記酸素の一部を酸化物半導体膜８２に供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜８６は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。ただし、絶縁膜８６を酸化物半導体膜８２上に直接設けると、絶縁膜８６の形成時に酸化物半導体膜８２にダメージが与えられる場合、図１５（Ａ）に示すように、絶縁膜８５を酸化物半導体膜８２と絶縁膜８６の間に設けると良い。絶縁膜８５は、その形成時に酸化物半導体膜８２に与えるダメージが絶縁膜８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、酸化物半導体膜８２に与えられるダメージを小さく抑えつつ、酸化物半導体膜８２上に絶縁膜８６を直接形成することができるのであれば、絶縁膜８５は必ずしも設けなくとも良い。
【０１８５】
絶縁膜８５は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜８５に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜８５における酸素の透過量が減少してしまうためである。
【０１８６】
また、絶縁膜８５と酸化物半導体膜８２との界面に欠陥が少ないことが好ましく、代表的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、酸化物半導体膜８２に用いられる酸化物半導体中の酸素欠損に由来するｇ値が１．８９以上１．９６以下であるスピンの密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、更には検出下限以下であることが好ましい。
【０１８７】
また、絶縁膜８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０１８８】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いて形成することができる。
【０１８９】
絶縁膜８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、酸化物半導体膜８２に侵入するのを防ぐことができる。酸化物半導体膜８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜８７を用いることで、トランジスタ７０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０１９０】
また、酸化物半導体膜８２に酸化物半導体を用いる場合、絶縁膜８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ７０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０１９１】
なお、図１５（Ａ）では、酸化物半導体膜８２が、３層の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図１５（Ａ）に示すトランジスタ７０では、酸化物半導体膜８２として、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃが、絶縁膜８１側から順に積層されている。トランジスタ７０の酸化物半導体膜８２は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０１９２】
そして、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１９３】
また、図１５（Ｂ）に示すように、トランジスタ７０は、酸化物半導体膜８２ｃが導電膜８３及び導電膜８４の上層で絶縁膜８５と重畳するように設けられている構成を、有していてもよい。
【０１９４】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１９５】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを電気的に接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１９６】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１９７】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１９８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１９９】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２００】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０２０１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２０２】
以下では、酸化物半導体膜の構造について説明する。
【０２０３】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２０４】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２０５】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０２０６】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０２０７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２０８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２０９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２１０】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２１１】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２１２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２１３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２１４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２１５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２１６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２１７】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２１８】
次に、微結晶酸化物半導体膜について説明する。
【０２１９】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２２０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２２１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２２２】
次に、非晶質酸化物半導体膜について説明する。
【０２２３】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２２４】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２２５】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２２６】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２２７】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２２８】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２２９】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２３０】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２３１】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０２３２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２３３】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０２３４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２３５】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０２３６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０２３７】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０２３８】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０２３９】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０２４０】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０２４１】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０２４２】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現することができる。
【０２４３】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０２４４】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０２４５】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２４６】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０２４７】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０２４８】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０２４９】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２５０】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２５１】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の金属酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０２５２】
具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０２５３】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０２５４】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０２５５】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０２５６】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０２５７】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０２５８】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０２５９】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０２６０】
〈発光装置の外観〉
図１６は、本発明の一態様に係る発光装置の外観の一例を示す、斜視図である。図１６に示す発光装置は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制御する駆動回路１６０６とを有する。
【０２６１】
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに電気的に接続しておいても良い。
【０２６２】
〈電子機器の構成例〉
本発明の一態様に係る発光装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る発光装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
【０２６３】
図１７（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る発光装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２６４】
図１７（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３等を有する。本発明の一態様に係る発光装置は、表示部５１０２に用いることができる。
【０２６５】
図１７（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る発光装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該発光装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
【０２６６】
図１７（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る発光装置は、表示部５３０３または表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図１７（Ｄ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２６７】
図１７（Ｅ）は電子書籍端末であり、筐体５６０１、表示部５６０２等を有する。本発明の一態様に係る発光装置は、表示部５６０２に用いることができる。そして、可撓性を有する基板を用いることで、発光装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍端末を提供することができる。
【０２６８】
図１７（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２に、本発明の一態様に係る発光装置を用いることできる。また、本発明の一態様に係る発光装置を、可撓性を有する基板に形成した場合、図１７（Ｆ）に示すような曲面を有する表示部５９０２に当該発光装置を適用することが可能である。
【符号の説明】
【０２６９】
１０    発光装置
１１    画素
１２    モニター回路
１３    画像処理回路
１４    発光素子
１５    トランジスタ
１６    回路
１７    スイッチ
１７ｔ    トランジスタ
１８    容量素子
１９    スイッチ
２０    トランジスタ
２１    回路
２１ｔ    トランジスタ
２４    画素部
２５    パネル
２６    コントローラ
２７    ＣＰＵ
２８    画像メモリ
２９    メモリ
３０    駆動回路
３１    駆動回路
３２    画像データ
３３    配線
３４    トランジスタ
３５    サンプリング回路
３５ｔ    トランジスタ
３６Ｂ    配線
３６Ｇ    配線
３６Ｒ    配線
４０    トランジスタ
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
５０    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
５４    配線
５５    容量素子
６０    オペアンプ
６１    容量素子
６２    スイッチ
６８    配線
７０    トランジスタ
８０    導電膜
８１    絶縁膜
８２    酸化物半導体膜
８２ａ    酸化物半導体膜
８２ｂ    酸化物半導体膜
８２ｃ    酸化物半導体膜
８３    導電膜
８４    導電膜
８５    絶縁膜
８６    絶縁膜
８７    絶縁膜
９０    トランジスタ
９１    トランジスタ
９２    トランジスタ
９３    トランジスタ
９４    トランジスタ
９５    配線
９６    配線
４００    基板
４０１    導電膜
４０２    絶縁膜
４０３    半導体膜
４０４    導電膜
４０５    導電膜
４１１    絶縁膜
４２０    絶縁膜
４２４    導電膜
４２５    絶縁膜
４２６    絶縁膜
４２７    ＥＬ層
４２８    導電膜
４３０    基板
４３１    遮蔽膜
４３２    着色層
５０１    導電膜
５０２    半導体膜
５０３    導電膜
５０４    導電膜
５０５    導電膜
５０６    半導体膜
５０７    導電膜
５０８    導電膜
５０９    導電膜
５１０    半導体膜
５１１    導電膜
１６０１    パネル
１６０２    回路基板
１６０３    接続部
１６０４    画素部
１６０５    駆動回路
１６０６    駆動回路
５００１    筐体
５００２    表示部
５００３    支持台
５１０１    筐体
５１０２    表示部
５１０３    操作キー
５３０１    筐体
５３０２    筐体
５３０３    表示部
５３０４    表示部
５３０５    マイクロホン
５３０６    スピーカー
５３０７    操作キー
５３０８    スタイラス
５６０１    筐体
５６０２    表示部
５７０１    筐体
５７０２    表示部
５９０１    筐体
５９０２    表示部
５９０３    カメラ
５９０４    スピーカー
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
2015129926.tif 000003
【図２】
2015129926.tif 000004
【図３】
2015129926.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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