(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＵＢの表層部に、ソース用のｎ+型半導体領域ＳＲおよびドレイン用のｎ+型半導体領域ＤＲが互いに離間して形成され、ｎ+型半導体領域ＳＲとｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面上に、ゲート絶縁膜用の絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。そして、ゲート電極ＧＥの下のチャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３が形成されている。ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２はチャネル形成領域側に位置し、ＳＴＩ絶縁膜３はドレイン用のｎ+型半導体領域ＤＲ側に位置している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に互いに離間して形成されたソース用の第１導電型の第１半導体領域およびドレイン用の前記第１導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下のチャネル形成領域と前記第２半導体領域との間の前記半導体基板の主面に形成されたＬＯＣＯＳ酸化膜およびＳＴＩ絶縁膜と、
を有し、
前記ＬＯＣＯＳ酸化膜および前記ＳＴＩ絶縁膜のうち、前記ＬＯＣＯＳ酸化膜は前記チャネル形成領域側に位置し、前記ＳＴＩ絶縁膜は前記第２半導体領域側に位置している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極の一部は、前記ＬＯＣＯＳ酸化膜上に乗り上げている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記チャネル形成領域と前記第２半導体領域との間の前記半導体基板に形成された、前記第１導電型の第３半導体領域を更に有し、
前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低く、
前記第３半導体領域は、前記ＬＯＣＯＳ酸化膜および前記ＳＴＩ絶縁膜の下に延在している、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第３半導体領域は、前記第１導電型の第４半導体領域と、前記第１導電型の第５半導体領域とからなり、
前記第４半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低く、
前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記チャネル形成領域側に前記第５半導体領域が存在し、
前記第２半導体領域と前記第５半導体領域との間に前記第４半導体領域が介在している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板に形成された前記第１導電型とは反対の第２導電型の第６半導体領域を更に有し、
前記第１半導体領域は前記第６半導体領域内に形成され、
前記ゲート電極の一部は、前記ゲート絶縁膜を介して前記第６半導体領域上に延在している、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体基板の前記第６半導体領域内に形成された前記第２導電型の第７半導体領域を更に有し、
前記第７半導体領域の不純物濃度は、前記第６半導体領域の不純物濃度よりも高く、
前記第１半導体領域と前記第７半導体領域とには同電位が供給される、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体基板上に、前記ゲート電極を覆うように形成された層間絶縁膜と、
前記第２半導体領域上の前記層間絶縁膜に形成された第１コンタクトホールと、
前記第１コンタクトホールに埋め込まれて前記第２半導体領域と電気的に接続された導電性の第１プラグと、
を更に有する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１半導体領域上の前記層間絶縁膜に形成された第２コンタクトホールと、
前記第２コンタクトホールに埋め込まれて前記第１半導体領域と電気的に接続された導電性の第２プラグと、
を更に有する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記ＬＯＣＯＳ酸化膜の深さをＤ１とし、前記ＳＴＩ絶縁膜の深さをＤ２としたときに、Ｄ２／Ｄ１≦１．５が成り立つ、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ゲート電極は、前記チャネル形成領域と前記第２半導体領域との間に配置された前記ＬＯＣＯＳ酸化膜上に乗り上げているが、前記チャネル形成領域と前記第２半導体領域との間に配置された前記ＳＴＩ絶縁膜上には乗り上げていない、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記ゲート電極の端部は、前記チャネル形成領域と前記第２半導体領域との間に配置された前記ＳＴＩ絶縁膜から、０．３μｍ以上離間されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＭＩＳＦＥＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＭＩＳＦＥＴは、半導体基板の表層部に互いに離間して形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域との間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有している。
【０００３】
非特許文献１には、ＭＯＳＦＥＴを有するパワーデバイスに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】R. Roggero et al., "BCD8sP：An Advanced 0.16 μm Technology Platform with State of the Art Power Devices", Proceedings of The 25th International Symposium on Power Semiconductor & ICs（ISPSD2013）, 2013年, p.361-364
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＩＳＦＥＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の小型化を図ることが望まれる。若しくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、チャネル形成領域とドレイン用の半導体領域との間において半導体基板の主面に形成されたＬＯＣＯＳ酸化膜およびＳＴＩ絶縁膜を有し、前記ＬＯＣＯＳ酸化膜および前記ＳＴＩ絶縁膜のうち、前記ＬＯＣＯＳ酸化膜は前記チャネル形成領域側に位置し、前記ＳＴＩ絶縁膜は前記ドレイン用の半導体領域側に位置している。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【０００９】
または、半導体装置の小型化を図ることができる。
【００１０】
若しくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部断面図である。
【図３】一実施の形態の半導体装置の要部平面図である。
【図４】一実施の形態の半導体装置の要部平面図である。
【図５】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】第１検討例の半導体装置の要部断面図である。
【図３０】第１検討例の半導体装置の要部平面図である。
【図３１】第２検討例の半導体装置の要部断面図である。
【図３２】第２検討例の半導体装置の要部平面図である。
【図３３】ＳＴＩ絶縁膜の幅とオン抵抗との相関を示すグラフである。
【図３４】ＳＴＩ絶縁膜の幅とオン耐圧との相関を示すグラフである。
【図３５】一実施の形態の半導体装置の要部断面図である。
【図３６】変形例の半導体装置の要部断面図である。
【図３７】変形例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
（実施の形態）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の要部断面図であり、図３および図４は、本実施の形態の半導体装置の要部平面図である。図３および図４のＡ−Ａ線の断面図が、図１にほぼ対応し、図３および図４のＢ−Ｂ線の断面図が、図２にほぼ対応している。
【００１６】
なお、図３と図４には、同じ平面領域が示されており、図３にゲート電極ＧＥを加えたものが図４に対応している。また、図３と図４は、平面図であるが、理解を簡単にするために、図３では、ＬＯＣＯＳ酸化膜２、ＳＴＩ絶縁膜３および素子分離領域４に斜線のハッチングを付し、図４では、ＬＯＣＯＳ酸化膜２、ＳＴＩ絶縁膜３および素子分離領域４に斜線のハッチングを付し、ゲート電極ＧＥにドットのハッチングを付してある。
【００１７】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置であり、ここでは、ＭＩＳＦＥＴとしてＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)を有する半導体装置である。
【００１８】
なお、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)またはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子の一種である。
【００１９】
以下、本実施の形態の半導体装置の構造について、図１〜図４を参照して具体的に説明する。
【００２０】
図１〜図４に示されるように、ＭＩＳＦＥＴとして、ＬＤＭＯＳＦＥＴが、半導体基板ＳＵＢの主面に形成されている。半導体基板ＳＵＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ+型の単結晶シリコンなどからなる半導体基板である基板本体ＳＢと、基板本体ＳＢの主面上にｎ型の埋込層（半導体層）ＮＢを介して形成された、ｐ-型の単結晶シリコンなどからなるエピタキシャル層（半導体層、エピタキシャル半導体層）ＥＰとを有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢとエピタキシャル層ＥＰとは、同じ導電型（ここではｐ型）であるが、基板本体ＳＢの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高くなっており、基板本体ＳＢの抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。
【００２１】
ここで、エピタキシャル層ＥＰのうち、ｐ-型の状態が維持されている領域を、ｐ-型エピタキシャル層ＥＰ１と称することとする。エピタキシャル層ＥＰ内には、ｐ型ウエルＰＷ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲ、ｎ-型半導体領域ＮＦ、ｎ型半導体領域ＮＷおよびｎ+型半導体領域ＤＲが形成されているが、それらを除く領域が、ｐ-型エピタキシャル層ＥＰ１に対応している。このため、ｐ-型エピタキシャル層ＥＰ１は、基板本体ＳＢと同じ導電型（ここではｐ型）であるが、ｐ-型エピタキシャル層ＥＰ１の不純物濃度（ｐ型不純物濃度）は、基板本体ＳＢの不純物濃度（ｐ型不純物濃度）よりも低く、ｐ-型エピタキシャル層ＥＰ１の抵抗率は、基板本体ＳＢの抵抗率よりも高い。
【００２２】
半導体基板ＳＵＢにおいては、素子分離領域４で規定された（すなわち素子分離領域４で周囲を囲まれた）活性領域に、ＬＤＭＯＳＦＥＴが形成されている。素子分離領域４としては、ＳＴＩ構造またはＤＴＩ構造（後述のＤＴＩ構造５に対応）を採用することができる。
【００２３】
具体的には、半導体基板ＳＵＢのエピタキシャル層ＥＰには、ｐ型ウエルＰＷと、ソース用のｎ+型半導体領域ＳＲと、ｐ型ウエルＰＷへの給電用のｐ+型半導体領域ＰＲと、ドレイン用のｎ-型半導体領域ＮＦ、ｎ型半導体領域ＮＷおよびｎ+型半導体領域ＤＲとが形成され、エピタキシャル層ＥＰの表面上に、ゲート絶縁膜用の絶縁膜（ゲート絶縁膜）ＧＩを介してゲート電極ＧＥが形成されている。
【００２４】
ｐ型ウエル（ｐ型半導体領域、ｐ型ボディ層）ＰＷとｐ+型半導体領域（ｐ型給電領域）ＰＲとは、半導体基板ＳＵＢのエピタキシャル層ＥＰ内に形成されたｐ型の半導体領域（ｐ型不純物拡散領域）である。ｐ+型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）よりも高く、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）は、ｐ-型エピタキシャル層ＥＰ１の不純物濃度（ｐ型不純物濃度）よりも高い。
【００２５】
ｎ+型半導体領域（ソース領域）ＳＲとｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとｎ+型半導体領域ＤＲとは、半導体基板ＳＵＢのエピタキシャル層ＥＰ内に形成されたｎ型の半導体領域（ｎ型不純物拡散領域）である。ｎ型半導体領域（ｎ型ドレイン領域、ｎ型ドリフト領域）ＮＷの不純物濃度（ｎ型不純物濃度）は、ｎ-型半導体領域（低濃度ドレイン領域、ｎ型オフセットドレイン領域、ｎ-型ドリフト領域）ＮＦの不純物濃度（ｎ型不純物濃度）よりも高い。また、ｎ+型半導体領域（高濃度ドレイン領域、ｎ+型ドレイン領域）ＤＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＷの不純物濃度（ｎ型不純物濃度）よりも高い。
【００２６】
半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ソース用のｎ+型半導体領域ＳＲと、ｐ型ウエルＰＷへの給電用のｐ+型半導体領域ＰＲとは、ｐ型ウエルＰＷ内に形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ+型半導体領域ＳＲおよびｐ+型半導体領域ＰＲは、ｐ型ウエルＰＷに内包されている。このため、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとは、それぞれ、ｐ型ウエルＰＷよりも浅く形成されており、ｎ+型半導体領域ＳＲの底面はｐ型ウエルＰＷに接し、ｐ+型半導体領域ＰＲの底面はｐ型ウエルＰＷに接している。また、ｐ型ウエルＰＷ内において、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとが互いに隣接している（接している）場合と、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとがｐ型ウエルＰＷの一部を介して互いに離間している場合とがあり得る。このため、ｎ+型半導体領域ＳＲおよびｐ+型半導体領域ＰＲの側面は、ｐ型ウエルＰＷに接しているが、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとが互いに隣接している（接している）場合は、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとの互いに対向する側の側面同士が隣接する（接する）ことになる。
【００２７】
ｎ+型半導体領域ＳＲは、ＬＤＭＯＳＦＥＴのソース領域として機能するｎ型の半導体領域である。また、ｐ+型半導体領域ＰＲは、ｐ+型半導体領域ＰＲ上に形成したプラグＰＧ（すなわち給電用プラグＰＧＫ）から、ｐ+型半導体領域ＰＲを介してｐ型ウエルＰＷに所望の電位を供給するために設けられている。
【００２８】
なお、ｎ+型半導体領域ＳＲとｐ+型半導体領域ＰＲとには、同じ電位（電圧）が供給される。このため、ｎ+型半導体領域ＳＲ上に配置されてｎ+型半導体領域ＳＲに電気的に接続されたプラグＰＧ（すなわちソース用プラグＰＧＳ）と、ｐ+型半導体領域ＰＲ上に配置されてｐ+型半導体領域ＰＲに電気的に接続されたプラグＰＧ（すなわち給電用プラグＰＧＫ）とを、共通のソース用配線Ｍ１Ｓに電気的に接続している。これにより、ソース用配線Ｍ１ＳからプラグＰＧ（ソース用プラグＰＧＳ）を介してｎ+型半導体領域ＳＲに所定のソース電圧が供給されると共に、そのソース用配線Ｍ１ＳからプラグＰＧ（給電用プラグＰＧＫ）を介してｐ+型半導体領域ＰＲにも、ソース電圧と同じ電圧を供給することができる。
【００２９】
ｐ型ウエルＰＷの底面および側面は、ｐ-型となっている部分のエピタキシャル層ＥＰ（すなわちｐ-型エピタキシャル層ＥＰ１）に接している。ｎ-型半導体領域ＮＦの底面および側面は、ｐ-型となっている部分のエピタキシャル層ＥＰ（すなわちｐ-型エピタキシャル層ＥＰ１）に接している。
【００３０】
ｐ型ウエルＰＷとｎ-型半導体領域ＮＦとは、どちらもエピタキシャル層ＥＰ内に形成されているが、ｐ-型となっている部分のエピタキシャル層ＥＰ（すなわちｐ-型エピタキシャル層ＥＰ１）を介して互いに離間している。すなわち、ｐ型ウエルＰＷとｎ-型半導体領域ＮＦとは、ゲート電極ＧＥのゲート長方向に離間しており、ゲート長方向にみると、ｐ型ウエルＰＷとｎ-型半導体領域ＮＦとの間には、ｐ-型となっている部分のエピタキシャル層ＥＰ（すなわちｐ-型エピタキシャル層ＥＰ１）が存在している。このため、ソース用のｎ+型半導体領域ＳＲとドレイン用のｎ-型半導体領域ＮＦとの間には、ｐ型ウエルＰＷの一部と、ｐ-型となっている部分のエピタキシャル層ＥＰ（すなわちｐ-型エピタキシャル層ＥＰ１の一部）とが介在している。
【００３１】
なお、「ゲート長方向」という場合は、ゲート電極ＧＥのゲート長方向を指すものとする。また、「ゲート幅方向」という場合は、ゲート電極ＧＥのゲート幅方向を指すものとする。また、チャネル長方向は、ゲート長方向と同じであり、チャネル幅方向は、ゲート幅方向と同じである。
【００３２】
半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ型半導体領域ＮＷは、ｎ-型半導体領域ＮＦ内に形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ型半導体領域ＮＷは、ｎ-型半導体領域ＮＦに内包されている。このため、ｎ型半導体領域ＮＷは、ｎ-型半導体領域ＮＦよりも浅く形成されており、ｎ型半導体領域ＮＷの底面および側面は、ｎ-型半導体領域ＮＦに接している。
【００３３】
半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ+型半導体領域ＤＲは、ｎ型半導体領域ＮＷ内に形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ+型半導体領域ＤＲは、ｎ型半導体領域ＮＷに内包されている。このため、ｎ+型半導体領域ＤＲは、ｎ型半導体領域ＮＷよりも浅く形成されており、ｎ+型半導体領域ＤＲの底面は、ｎ型半導体領域ＮＷに接している。ｎ+型半導体領域ＤＲの側面は、ｎ型半導体領域ＮＷに接するか、あるいは、ＳＴＩ絶縁膜３に接している。
【００３４】
ｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとｎ+型半導体領域ＤＲとは、いずれもドレイン用のｎ型半導体領域である。但し、ｎ型半導体領域ＮＷおよびｎ+型半導体領域ＤＲは、どちらもチャネル形成領域とは隣接しておらず、ｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとｎ+型半導体領域ＤＲとのうち、チャネル形成領域に隣接しているのは、最も不純物濃度が低いｎ-型半導体領域ＮＦである。半導体基板ＳＵＢのエピタキシャル層ＥＰにおいて、ｎ+型半導体領域ＤＲとチャネル形成領域との間には、ｎ+型半導体領域ＤＲよりも低不純物濃度のｎ型半導体領域ＮＷおよびｎ-型半導体領域ＮＦが介在している。また、ｎ+型半導体領域ＤＲは、ｎ型半導体領域ＮＷと接するが、ｎ-型半導体領域ＮＦとは接しておらず、ｎ+型半導体領域ＤＲとｎ-型半導体領域ＮＦとの間には、ｎ型半導体領域ＮＷが介在している。また、ｎ型半導体領域ＮＷとチャネル形成領域との間には、ｎ型半導体領域ＮＷよりも低不純物濃度のｎ-型半導体領域ＮＦが介在している。チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間隔（距離）は、チャネル形成領域とソース用のｎ+型半導体領域ＳＲとの間隔（距離）よりも大きい。
【００３５】
半導体基板ＳＵＢの主面上（すなわちエピタキシャル層ＥＰの表面上）には、ゲート絶縁膜用の絶縁膜ＧＩを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。すなわち、ソース用のｎ+型半導体領域ＳＲとドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの表面）上に、ゲート絶縁膜用の絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【００３６】
絶縁膜ＧＩは、例えば酸化シリコン膜などからなる。ゲート電極ＧＥは、例えば、不純物（例えばｎ型不純物）を導入した多結晶シリコン膜（ドープトポリシリコン膜）からなる。ゲート電極ＧＥは、単層膜または積層膜により形成され、ゲート電極ＧＥをシリコン膜により形成した場合は、ゲート電極ＧＥ上に金属シリサイド層（後述の金属シリサイド層ＳＬに対応）を形成することもできる。
【００３７】
ゲート電極ＧＥは、ｐ-型エピタキシャル層ＥＰ１およびｐ型ウエルＰＷ上に絶縁膜ＧＩを介して形成されている。すなわち、ゲート電極ＧＥは、ｐ型ウエルＰＷとｎ-型半導体領域ＮＦとの間に位置する部分のｐ-型エピタキシャル層ＥＰ１上と、ｐ型ウエルＰＷ上とに、ゲート絶縁膜用の絶縁膜ＧＩを介して形成されている。従って、ゲート電極ＧＥの一部は、絶縁膜ＧＩを介してｐ型ウエルＰＷ上に延在している。ゲート電極ＧＥの直下に位置する部分のｐ型ウエルＰＷおよびｐ-型エピタキシャル層ＥＰ１の表層部が、チャネル形成領域となる。ゲート電極ＧＥとエピタキシャル層ＥＰとの間には、絶縁膜ＧＩが介在し、ゲート電極ＧＥとエピタキシャル層ＥＰとの間の絶縁膜ＧＩが、ゲート絶縁膜として機能する。
【００３８】
ゲート電極ＧＥの下のチャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面には、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３が形成されている。ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２はチャネル形成領域側に位置し、ＳＴＩ絶縁膜３はｎ+型半導体領域ＤＲ側に位置している。ゲート電極ＧＥの一部は、ＬＯＣＯＳ酸化膜２上に乗り上げている。すなわち、ゲート電極ＧＥの一部は、ＬＯＣＯＳ酸化膜２上に位置している。
【００３９】
具体的には、平面視において、ドレイン用のｎ+型半導体領域ＤＲを囲むように、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３が形成されている。このため、平面視において、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間には、ＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とが介在しているが、チャネル形成領域側にＬＯＣＯＳ酸化膜２があり、ｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３がある。平面視において、ＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とは互いに隣接しており、ドレイン用のｎ+型半導体領域ＤＲに近い側にＳＴＩ絶縁膜３が配置され、チャネル形成領域に近い側（従ってソース領域に近い側）にＬＯＣＯＳ酸化膜２が配置されている。つまり、平面視において、ドレイン用のｎ+型半導体領域ＤＲを囲むように、ＳＴＩ絶縁膜３が形成され、そのＳＴＩ絶縁膜３に隣接してそのＳＴＩ絶縁膜３を囲むように、ＬＯＣＯＳ酸化膜２が形成されている。従って、平面視において、ＳＴＩ絶縁膜３とＬＯＣＯＳ酸化膜２とが並んで、ドレイン用のｎ+型半導体領域ＤＲの周りを周回しており、ＳＴＩ絶縁膜３が内側（すなわちｎ+型半導体領域ＤＲに近い側）に、ＬＯＣＯＳ酸化膜２が外側（すなわちチャネル形成領域に近い側、従ってソース領域に近い側）に配置されている。
【００４０】
ここで、ＬＯＣＯＳ酸化膜（ＬＯＣＯＳ分離膜）２は、ＬＯＣＯＳ（Local oxidation of silicon）法により形成された酸化膜（酸化シリコン膜）である。ＬＯＣＯＳ法とは、半導体基板の主面上に耐酸化膜（例えば窒化シリコン膜）を形成してから、半導体基板を熱酸化することにより、耐酸化膜で覆われていない領域の半導体基板の主面に、熱酸化膜（ＬＯＣＯＳ酸化膜）を選択的（局所的）に形成する手法であり、形成された熱酸化膜がＬＯＣＯＳ酸化膜（ＬＯＣＯＳ分離膜）である。
【００４１】
また、ＳＴＩ絶縁膜（ＳＴＩ分離膜）３は、ＳＴＩ（Shallow Trench Isolation）法により形成された絶縁膜である。ＳＴＩ法とは、半導体基板の主面に溝を形成してから、その溝に絶縁膜を埋め込む手法であり、その溝に埋め込まれた絶縁膜が、ＳＴＩ絶縁膜（ＳＴＩ分離膜）である。
【００４２】
このように、平面視において、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間には、ＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とが介在しているが、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３の下には、ｎ+型半導体領域ＤＲよりも低不純物濃度のｎ-型半導体領域ＮＦおよびｎ型半導体領域ＮＷが延在している。このため、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間には、ｎ+型半導体領域ＤＲよりも低不純物濃度のｎ-型半導体領域ＮＦおよびｎ型半導体領域ＮＷが介在した状態になっている。そして、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間には、ｎ-型半導体領域ＮＦおよびｎ型半導体領域ＮＷが介在しているが、ｎ+型半導体領域ＤＲに近い側にｎ型半導体領域ＮＷがあり、チャネル形成領域に近い側にｎ-型半導体領域ＮＦがある。このため、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間の導電経路として、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３の下に延在するｎ-型半導体領域ＮＦおよびｎ型半導体領域ＮＷが機能することができる。従って、ドレイン用のｎ+型半導体領域ＤＲは、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３の下に延在するｎ型半導体領域ＮＷおよびｎ-型半導体領域ＮＦを介して、チャネル形成領域に接続されることになる。
【００４３】
また、本実施の形態では、ＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とが接している場合について図示および説明している。他の形態として、ＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とが離間している場合もあり得る。
【００４４】
上述のように、ゲート電極ＧＥは、半導体基板ＳＵＢのエピタキシャル層ＥＰ上に絶縁膜ＧＩを介して形成されているが、ゲート電極ＧＥの一部は、ＬＯＣＯＳ酸化膜２上に乗り上げている。すなわち、ゲート電極ＧＥは、エピタキシャル層ＥＰ上に絶縁膜ＧＩを介して形成された部分と、ＬＯＣＯＳ酸化膜２上に位置する部分とを一体的に有している。ＬＯＣＯＳ酸化膜２上には絶縁膜ＧＩは形成されていなくともよく、従って、ＬＯＣＯＳ酸化膜２上に位置する部分のゲート電極ＧＥは、ＬＯＣＯＳ酸化膜２に接していてもよい。
【００４５】
半導体基板ＳＵＢの主面上には、ゲート電極ＧＥを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ３の上面は平坦化されている。絶縁膜ＩＬ３として、積層絶縁膜を用いることも可能であり、例えば、窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜を絶縁膜ＩＬ３として用いることもでき、その場合、窒化シリコン膜よりも酸化シリコン膜を厚くすることが好ましい。なお、積層絶縁膜とは、複数の絶縁膜からなる積層膜のことである。
【００４６】
絶縁膜ＩＬ３には、コンタクトホール（開口部、スルーホール、貫通孔）ＣＴが形成され、コンタクトホールＣＴ内には、例えばタングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体、コンタクトプラグ）ＰＧが形成されている。すなわち、導電性のプラグＰＧが、絶縁膜ＩＬ３に形成されたコンタクトホールＣＴに埋め込まれている。プラグＰＧは、接続用のプラグであり、すなわちコンタクトプラグである。絶縁膜ＩＬ３に形成されたコンタクトホールＣＴを埋め込むプラグＰＧは、ゲート電極ＧＥ上、ドレイン用のｎ+型半導体領域ＤＲ上、ソース用のｎ+型半導体領域ＳＲ上、および給電用のｐ+型半導体領域ＰＲ上に、それぞれ形成されている。プラグＰＧは、配線Ｍ１と半導体基板ＳＵＢ内に設けた各種半導体領域（ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲなど）やあるいは半導体基板ＳＵＢ上に設けた各種導電性部材（ゲート電極など）との間を電気的に接続するために設けられている。
【００４７】
ここで、プラグＰＧのうち、ゲート電極ＧＥ上に配置されてそのゲート電極ＧＥに電気的に接続されたプラグＰＧを、ゲート用プラグＰＧＧと称することとする。また、プラグＰＧのうち、ドレイン用のｎ+型半導体領域ＤＲ上に配置されてそのドレイン用のｎ+型半導体領域ＤＲに電気的に接続されたプラグＰＧを、ドレイン用プラグＰＧＤと称することとする。また、プラグＰＧのうち、ソース用のｎ+型半導体領域ＳＲ上に配置されてそのｎ+型半導体領域ＳＲに電気的に接続されたプラグＰＧを、ソース用プラグＰＧＳと称することとする。また、プラグＰＧのうち、給電用のｐ+型半導体領域ＰＲ上に配置されてそのｐ+型半導体領域ＰＲに電気的に接続されたプラグＰＧを、給電用プラグＰＧＫと称することとする。また、コンタクトホールＣＴのうち、ドレイン用プラグＰＧＤを埋め込むためのコンタクトホールＣＴを、ドレイン用コンタクトホールＣＴＤと称することとする。ドレイン用コンタクトホールＣＴＤは、ドレイン用のｎ+型半導体領域ＤＲ上の絶縁膜ＩＬ３（層間絶縁膜）に形成されており、ドレイン用コンタクトホールＣＴＤ内には、ドレイン用プラグＰＧＤが埋め込まれている。ドレイン用コンタクトホールＣＴＤ内に埋め込まれたドレイン用プラグＰＧＤは、ドレイン用のｎ+型半導体領域ＤＲに電気的に接続されている。また、コンタクトホールＣＴのうち、ソース用プラグＰＧＳを埋め込むためのコンタクトホールＣＴを、ソース用コンタクトホールＣＴＳと称することとする。ソース用コンタクトホールＣＴＳは、ソース用のｎ+型半導体領域ＳＲ上の絶縁膜ＩＬ３（層間絶縁膜）に形成されており、ソース用コンタクトホールＣＴＳ内には、ソース用プラグＰＧＳが埋め込まれている。ソース用コンタクトホールＣＴＳ内に埋め込まれたソース用プラグＰＧＳは、ソース用のｎ+型半導体領域ＳＲに電気的に接続されている。
【００４８】
また、図１および図２の場合は、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上部に金属シリサイド層は形成されていないが、後述の図２０のように、図１および図２においても、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上部に後述の金属シリサイド層ＳＬが形成されていてもよい。
【００４９】
ドレイン用のｎ+型半導体領域ＤＲ上に形成されたドレイン用プラグＰＧＤは、ｎ+型半導体領域ＤＲに接することで、そのｎ+型半導体領域ＤＲと電気的に接続される。なお、ドレイン用のｎ+型半導体領域ＤＲの上部に金属シリサイド層（後述の金属シリサイド層ＳＬに対応）を形成した場合は、ドレイン用プラグＰＧＤは、ｎ+型半導体領域ＤＲの上部の金属シリサイド層（後述の金属シリサイド層ＳＬに対応）に接し、その金属シリサイド層を介してドレイン用のｎ+型半導体領域ＤＲと電気的に接続される。
【００５０】
また、ソース用のｎ+型半導体領域ＳＲ上に形成されたソース用プラグＰＧＳは、ｎ+型半導体領域ＳＲに接することで、そのｎ+型半導体領域ＳＲと電気的に接続される。なお、ソース用のｎ+型半導体領域ＳＲの上部に金属シリサイド層（後述の金属シリサイド層ＳＬに対応）を形成した場合は、ソース用プラグＰＧＳは、ｎ+型半導体領域ＳＲの上部の金属シリサイド層（後述の金属シリサイド層ＳＬに対応）に接し、その金属シリサイド層を介してソース用のｎ+型半導体領域ＳＲと電気的に接続される。
【００５１】
また、給電用のｐ+型半導体領域ＰＲ上に形成された給電用プラグＰＧＫは、ｐ+型半導体領域ＰＲに接することで、そのｐ+型半導体領域ＰＲと電気的に接続される。なお、給電用のｐ+型半導体領域ＰＲの上部に金属シリサイド層（後述の金属シリサイド層ＳＬに対応）を形成した場合は、給電用プラグＰＧＫは、ｐ+型半導体領域ＰＲの上部の金属シリサイド層（後述の金属シリサイド層ＳＬに対応）に接し、その金属シリサイド層を介して給電用のｐ+型半導体領域ＰＲと電気的に接続される。
【００５２】
また、ゲート電極ＧＥ上に形成されたゲート用プラグＰＧＧは、ゲート電極ＧＥに接することで、そのゲート電極ＧＥと電気的に接続される。なお、ゲート電極ＧＥの上部に金属シリサイド層（後述の金属シリサイド層ＳＬに対応）を形成した場合は、ゲート用プラグＰＧＧは、ゲート電極ＧＥの上部の金属シリサイド層（後述の金属シリサイド層ＳＬに対応）に接し、その金属シリサイド層を介してゲート電極ＧＥと電気的に接続される。
【００５３】
プラグＰＧが埋め込まれた絶縁膜ＩＬ３上には、配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、例えば、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に導電膜を形成してから、その導電膜をパターニングすることにより形成されており、その場合は、配線Ｍ１は、パターニングされた導電膜からなる。配線Ｍ１としては、例えばアルミニウム配線などを好適に用いることができる。他の形態として、配線Ｍ１として、ダマシン法で形成したダマシン配線（埋込配線）を用いることも可能である。絶縁膜ＩＬ３および配線Ｍ１よりも上層に、更に層間絶縁膜および配線が形成されているが、ここではその図示および説明は省略する。
【００５４】
ここで、配線Ｍ１のうち、プラグＰＧ（より特定的にはゲート用プラグＰＧＧ）を介してゲート電極ＧＥに電気的に接続された配線Ｍ１を、ゲート用配線Ｍ１Ｇと称することとする。また、配線Ｍ１のうち、プラグＰＧ（より特定的にはドレイン用プラグＰＧＤ）を介してドレイン用のｎ+型半導体領域ＤＲに電気的に接続された配線Ｍ１を、ドレイン用配線Ｍ１Ｄと称することとする。また、配線Ｍ１のうち、プラグＰＧ（より特定的にはソース用プラグＰＧＳ）を介してソース用のｎ+型半導体領域ＳＲに電気的に接続された配線Ｍ１を、ソース用配線Ｍ１Ｓと称することとする。ゲート用配線Ｍ１Ｇとドレイン用配線Ｍ１Ｄとソース用配線Ｍ１Ｓとは、互いに分離されている。すなわち、ゲート用配線Ｍ１Ｇとドレイン用配線Ｍ１Ｄとは、導体を通じて接続されておらず、かつ、ゲート用配線Ｍ１Ｇとソース用配線Ｍ１Ｓとは、導体を通じて接続されておらず、かつ、ソース用配線Ｍ１Ｓとドレイン用配線Ｍ１Ｄとは、導体を通じて接続されていない。
【００５５】
ドレイン用配線Ｍ１Ｄからドレイン用プラグＰＧＤを介してドレイン用のｎ+型半導体領域ＤＲに所望のドレイン電圧（ドレイン電位）を供給することができる。また、ゲート用配線Ｍ１Ｇからゲート用プラグＰＧＧを介してゲート電極ＧＥに所望のゲート電圧（ゲート電位）を供給することができる。また、ソース用配線Ｍ１Ｓからソース用プラグＰＧＳを介してソース用のｎ+型半導体領域ＳＲに所望のソース電圧（ソース電位）を供給することができる。
【００５６】
ソース用プラグＰＧＳはソース用配線Ｍ１Ｓに接続されているが、給電用プラグＰＧＫもソース用配線Ｍ１Ｓに接続されている。すなわち、ソース用のｎ+型半導体領域ＳＲと給電用のｐ+型半導体領域ＰＲとは、プラグＰＧを介して共通のソース用配線Ｍ１Ｓに電気的に接続されている。つまり、ソース用のｎ+型半導体領域ＳＲと給電用のｐ+型半導体領域ＰＲとは、ソース用プラグＰＧＳ、ソース用配線Ｍ１Ｓおよび給電用プラグＰＧＫを介して、電気的に接続されている。このため、ソース用配線Ｍ１Ｓからソース用プラグＰＧＳを介してｎ+型半導体領域ＳＲに所望のソース電圧が供給されると共に、そのソース用配線Ｍ１Ｓから給電用プラグＰＧＫを介してｐ+型半導体領域ＰＲに（従ってｐ型ウエルＰＷにも）、ソース電圧と同じ電圧が供給されるようになっている。
【００５７】
次に、ＬＤＭＯＳＦＥＴに電流を流す際の動作について説明する。すなわち、ドレイン用配線Ｍ１Ｄからドレイン用プラグＰＧＤを介してドレイン用のｎ+型半導体領域ＤＲに供給するドレイン電圧を、ソース用配線Ｍ１Ｓからソース用プラグＰＧＳを介してソース用のｎ+型半導体領域ＳＲに供給するソース電圧よりも高くする。そして、ゲート用配線Ｍ１Ｇからゲート用プラグＰＧＧを介してゲート電極ＧＥに所定のゲート電圧（しきい値電圧よりも高い電圧）を供給することにより、ＬＤＭＯＳＦＥＴをオン状態にする。これにより、ＬＤＭＯＳＦＥＴのチャネル形成領域はオン状態（導通状態）となり、ソース用のｎ+型半導体領域ＳＲとドレイン用のｎ+型半導体領域ＤＲとの間に、ゲート電極ＧＥの直下のチャネル形成領域とｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとを経由して電流を流すことができる。すなわち、ソース用配線Ｍ１Ｓとドレイン用配線Ｍ１Ｄとの間に、ソース用プラグＰＧＳ、ｎ+型半導体領域ＳＲ、チャネル形成領域、ｎ-型半導体領域ＮＦ、ｎ型半導体領域ＮＷ、ｎ+型半導体領域ＤＲおよびドレイン用プラグＰＧＤを経由して、電流（ソース・ドレイン電流）を流すことができる。
【００５８】
また、半導体基板ＳＵＢの主面に、ＬＤＭＯＳＦＥＴのセル、すなわち単位ＬＤＭＯＳＦＥＴ素子を複数形成し、これら複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続することにより、１つのパワーＭＩＳＦＥＴを形成することもできる。
【００５９】
具体的には、図３および図４にも示されるように、半導体基板ＳＵＢの主面のＬＤＭＯＳＦＥＴ形成領域に、複数の単位ＬＤＭＯＳＦＥＴ６ａが形成され、ＬＤＭＯＳＦＥＴ形成領域に形成されたこれら複数の単位ＬＤＭＯＳＦＥＴ６ａが配線（配線Ｍ１〜Ｍ４のうちの任意の配線）を介して並列に接続されることにより、１つのパワーＭＩＳＦＥＴを形成することができる。ここで、ＬＤＭＯＳＦＥＴ形成領域は、半導体基板ＳＵＢの主面において、パワーＭＩＳＦＥＴを構成する複数の単位ＬＤＭＯＳＦＥＴ６ａが形成されている平面領域であり、平面視でＬＤＭＯＳＦＥＴ形成領域の周囲は素子分離領域４で囲まれている。
【００６０】
ＬＤＭＯＳＦＥＴ形成領域では、図１〜図４に示されるような単位セル（繰り返し単位、単位領域）６の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル６により２つの単位ＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴセル）６ａが形成される。すなわち、繰り返しの単位は単位セル６であるが、各単位セル６は、高濃度ドレイン領域であるｎ+型半導体領域ＤＲを共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ６ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ６ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
【００６１】
ＬＤＭＯＳＦＥＴ形成領域においては、単位セル６の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ６ａが配線（Ｍ１〜Ｍ４）やプラグ（ＰＧ〜ＰＧ４）を介して並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域においては、単位ＬＤＭＯＳＦＥＴ６ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ６ａが配線（Ｍ１〜Ｍ４）やプラグ（ＰＧ〜ＰＧ４）を介して並列に接続されている。
【００６２】
このため、ＬＤＭＯＳＦＥＴ形成領域に形成されている複数の単位ＬＤＭＯＳＦＥＴ６ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域のそれら複数の単位ＬＤＭＯＳＦＥＴ６ａのゲート電極ＧＥ同士は、ゲート用プラグＰＧＧおよびゲート用配線Ｍ１Ｇや、必要に応じて更に他の配線（Ｍ２〜Ｍ４）を介して、互いに電気的に接続される。また、ＬＤＭＯＳＦＥＴ形成領域に形成されている複数の単位ＬＤＭＯＳＦＥＴ６ａのソース（ｎ+型半導体領域ＳＲ）同士は、ソース用プラグＰＧＳおよびソース用配線Ｍ１Ｓや、必要に応じて更に他の配線（Ｍ２〜Ｍ４）を介して、互いに電気的に接続される。また、ＬＤＭＯＳＦＥＴ形成領域に形成されている複数の単位ＬＤＭＯＳＦＥＴ６ａのドレイン（ｎ+型半導体領域ＤＲ）同士は、ドレイン用プラグＰＧＤおよびドレイン用配線Ｍ１Ｄや、必要に応じて更に他の配線（Ｍ２〜Ｍ４）を介して、互いに電気的に接続される。
【００６３】
なお、図３および図４において、Ｘ方向は、ゲート電極ＧＥのゲート長方向に沿った方向であり、従って、チャネル長方向に沿った方向である。Ｙ方向は、Ｘ方向に交差する方向であり、より特定的には、Ｘ方向に直交する方向である。
【００６４】
各単位ＬＤＭＯＳＦＥＴ６ａにおいて、ゲート電極ＧＥはＹ方向に延在している。図４の場合は、高濃度ドレイン領域であるｎ+型半導体領域ＤＲを共通にしてＸ方向に隣り合う一対の単位ＬＤＭＯＳＦＥＴ６ａにおいて、Ｙ方向に延在しかつＸ方向に対向する２本のゲート電極ＧＥの端部（Ｙ方向の端部）同士が、Ｘ方向に延在する連結部（この連結部はゲート電極ＧＥと一体的に形成されている）で連結された場合が示されているが、連結されない場合もあり得る。
【００６５】
また、各単位ＬＤＭＯＳＦＥＴ６ａのドレイン側において、ｎ+型半導体領域ＤＲ（高濃度ドレイン領域）は、Ｙ方向に延在している。
【００６６】
また、図３および図４の場合は、各単位ＬＤＭＯＳＦＥＴ６ａのソース側において、ｎ+型半導体領域ＳＲ（ソース領域）とｐ+型半導体領域ＰＲ（給電領域）とがＹ方向に交互に並んでいる場合が示されている。他の形態として、各単位ＬＤＭＯＳＦＥＴ６ａのソース側において、ｎ+型半導体領域ＳＲ（ソース領域）とｐ+型半導体領域ＰＲ（給電領域）とがそれぞれＹ方向に延在する場合もあり得る。この場合は、チャネル形成領域に近い側（すなわちゲート電極ＧＥに近い側）に、Ｙ方向に延在するｎ+型半導体領域ＳＲ（ソース領域）が配置される。
【００６７】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図５〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図５〜図２８は、上記図３および図４のＣ−Ｃ線の位置での断面図にほぼ対応している。但し、図２７および図２８では、配線Ｍ２〜Ｍ４および開口部ＯＰ１，ＯＰ２は模式的に示したものであり、実際の配線Ｍ２〜Ｍ４および開口部ＯＰ１，ＯＰ２のレイアウト（平面位置および平面形状）については、図２７および図２８とは相違し得る。
【００６８】
まず、図５に示されるように、半導体基板ＳＵＢを準備（用意）する。
【００６９】
半導体基板ＳＵＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ+型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＢと、基板本体ＳＢの主面上にｎ型の埋込層ＮＢを介して形成されたｐ-型のエピタキシャル層ＥＰとを有しており、いわゆるエピタキシャルウエハである。半導体基板ＳＵＢにおいて、埋込層ＮＢは、基板本体ＳＢとエピタキシャル層ＥＰとの間に介在している。エピタキシャル層ＥＰは、エピタキシャル成長により形成された半導体層である。エピタキシャル層ＥＰの不純物濃度は、基板本体ＳＢの不純物濃度よりも低く、エピタキシャル層ＥＰの抵抗率は、基板本体ＳＢの抵抗率よりも高い。エピタキシャル層ＥＰおよび埋込層ＮＢも、半導体基板ＳＵＢの一部とみなすことができる。
【００７０】
半導体基板ＳＵＢは、例えば次のようにして準備することができる。すなわち、まず、ｐ+型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＢを用意する。それから、基板本体ＳＢの表層部にアンチモン（Ｓｂ）などのｎ型不純物をイオン注入で導入してから、注入した不純物を熱処理により拡散（熱拡散）させることにより、基板本体ＳＢの表層部にｎ型半導体層（埋込層ＮＢとなる半導体層）を形成する。それから、基板本体ＳＢの主面上に、すなわちｎ型半導体層上に、ｐ-型の単結晶シリコンからなるエピタキシャル層ＥＰをエピタキシャル成長により形成する。これにより、ｐ+型の基板本体ＳＢ上に、ｎ型半導体層からなるｎ型の埋込層ＮＢを介して、ｐ-型のエピタキシャル層ＥＰが形成された半導体基板ＳＵＢが得られる。
【００７１】
次に、半導体基板ＳＵＢの主面に、すなわちエピタキシャル層ＥＰの主面に、ＬＯＣＯＳ法により、ＬＯＣＯＳ酸化膜（ＬＯＣＯＳ分離膜）２を形成する。
【００７２】
ＬＯＣＯＳ酸化膜２は、具体的には、例えば次（図６および図７）のようにして形成することができる。
【００７３】
すなわち、図６に示されるように、まず、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）上に、耐熱酸化膜として用いられる窒化シリコン膜ＳＮを形成してから、フォトリソグラフィ技術およびエッチング技術を用いて、ＬＯＣＯＳ酸化膜を形成する予定の領域の窒化シリコン膜ＳＮを除去する。これにより、図６に示されるように、ＬＯＣＯＳ酸化膜を形成する予定の領域には窒化シリコン膜ＳＮが形成されておらず、ＬＯＣＯＳ酸化膜を形成しない予定の領域には窒化シリコン膜ＳＮが形成されている状態が得られる。それから、熱酸化を行うことにより、窒化シリコン膜で覆われていない領域（すなわちＬＯＣＯＳ酸化膜を形成する予定の領域）の半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）を酸化して、酸化シリコンからなるＬＯＣＯＳ酸化膜２を形成する。この熱酸化の際には、窒化シリコン膜ＳＮは耐熱酸化膜として機能する。このため、半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）のうち、窒化シリコン膜ＳＮで覆われている領域には、熱酸化膜は形成されず、従って、ＬＯＣＯＳ酸化膜２は形成されない。このため、ＬＯＣＯＳ酸化膜２は、半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）のうち、窒化シリコン膜ＳＮで覆われていない領域に選択的（局所的）に形成される。その後、耐熱酸化膜として用いた窒化シリコン膜ＳＮを、エッチングなどにより除去し、図７には、この状態が示されている。
【００７４】
次に、図８に示されるように、半導体基板ＳＵＢに、具体的には半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｎ型半導体領域ＮＷと、ｎ-型半導体領域ＮＦと、ｐ型ウエルＰＷとを、それぞれイオン注入により形成する。
【００７５】
ｎ型半導体領域ＮＷは、半導体基板ＳＵＢのエピタキシャル層ＥＰに対してｎ型の不純物をイオン注入により導入することにより、形成することができる。また、ｎ-型半導体領域ＮＦは、半導体基板ＳＵＢのエピタキシャル層ＥＰに対してｎ型の不純物をイオン注入により導入することにより、形成することができる。ｐ型ウエルＰＷは、半導体基板ＳＵＢのエピタキシャル層ＥＰに対してｐ型の不純物をイオン注入により導入することにより、形成することができる。
【００７６】
ｎ型半導体領域ＮＷとｎ-型半導体領域ＮＦとは、同じ導電型であるが、ｎ型半導体領域ＮＷの不純物濃度（ｎ型不純物濃度）は、ｎ-型半導体領域ＮＦの不純物濃度（ｎ型不純物濃度）よりも高い。また、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）は、ｐ-型のエピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。
【００７７】
ｎ型半導体領域ＮＷ、ｎ-型半導体領域ＮＦおよびｐ型ウエルＰＷを形成すると、ｎ型半導体領域ＮＷは、ｎ-型半導体領域ＮＦに内包され、ｎ型半導体領域ＮＷの底面および側面は、ｎ-型半導体領域ＮＦに隣接した（接した）状態になる。一方、ｐ型ウエルＰＷは、ｎ-型半導体領域ＮＦとは離間するように形成される。
【００７８】
ｎ型半導体領域ＮＷとｎ-型半導体領域ＮＦとｐ型ウエルＰＷとは、別々のイオン注入により形成するが、ｎ型半導体領域ＮＷとｎ-型半導体領域ＮＦとｐ型ウエルＰＷとは、この順に形成しても、しなくてもよい。
【００７９】
次に、半導体基板ＳＵＢの主面に、すなわちエピタキシャル層ＥＰの主面に、ＳＴＩ法により、ＳＴＩ絶縁膜（ＳＴＩ分離膜）３を形成する。
【００８０】
ＳＴＩ絶縁膜３は、具体的には、例えば次（図９〜図１４）のようにして形成することができる。
【００８１】
すなわち、図９に示されるように、まず、半導体基板ＳＵＢの主面上に、すなわちエピタキシャル層ＥＰの表面上に、ゲート絶縁膜用の絶縁膜ＧＩを形成する。絶縁膜ＧＩは、例えば酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。熱酸化法を用いて絶縁膜ＧＩを形成した場合には、絶縁膜ＧＩは、ＬＯＣＯＳ酸化膜２が形成されていない領域のエピタキシャル層ＥＰ（ｎ型半導体領域ＮＷ、ｎ-型半導体領域ＮＦおよびｐ型ウエルＰＷを含む）の表面に形成される。
【００８２】
それから、半導体基板ＳＵＢの主面上に、すなわち、絶縁膜ＧＩおよびＬＯＣＯＳ酸化膜２上に、シリコン膜ＰＳ１を形成（堆積）する。シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
【００８３】
それから、半導体基板ＳＵＢの主面上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する。絶縁膜ＩＬ１は、窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【００８４】
それから、絶縁膜ＩＬ１上に、フォトリソグラフィ法を用いてフォトレジスト層（フォトレジストパターン）ＲＰ１を形成する。図９には、この段階が示されている。それから、図１０に示されるように、フォトレジスト層ＲＰ１をエッチングマスクとして用いて、絶縁膜ＩＬ１、シリコン膜ＰＳ１、絶縁膜ＧＩおよびエピタキシャル層ＥＰをエッチングすることにより、溝ＴＲ１を形成する。溝ＴＲ１は、絶縁膜ＩＬ１、シリコン膜ＰＳ１および絶縁膜ＧＩを貫通し、溝ＴＲ１の底部は、エピタキシャル層ＥＰの厚みの途中に位置している。その後、フォトレジスト層ＲＰ１を除去する。図１０には、この段階が示されている。
【００８５】
なお、ここでは、フォトレジスト層ＲＰ１をエッチングマスクとして用いて、絶縁膜ＩＬ１、シリコン膜ＰＳ１、絶縁膜ＧＩおよびエピタキシャル層ＥＰをエッチングすることにより、溝ＴＲ１を形成する場合について説明した。他の形態として、フォトレジスト層ＲＰ１をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチングしてから、フォトレジスト層ＲＰ１を除去し、その後に、絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いてシリコン膜ＰＳ１、絶縁膜ＧＩおよびエピタキシャル層ＥＰをエッチングすることにより、溝ＴＲ１を形成することも可能である。
【００８６】
それから、図１１に示されるように、半導体基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ１上に、溝ＴＲ１内を埋めるように、絶縁膜ＩＬ２を形成（堆積）する。絶縁膜ＩＬ２は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。この絶縁膜ＩＬ２は、ＳＴＩ絶縁膜３を形成するための絶縁膜である。
【００８７】
それから、図１２に示されるように、溝ＴＲ１の外部の絶縁膜ＩＬ２をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去する。
【００８８】
それから、図１３に示されるように、絶縁膜ＩＬ２をエッチバックすることにより、絶縁膜ＩＬ１とシリコン膜ＰＳ１との積層膜によって平面方向に挟まれた部分の絶縁膜ＩＬ２を除去する。このエッチバックは、例えばウェットエッチングにより行うことができる。また、このエッチバックは、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１およびシリコン膜ＰＳ１がエッチングされにくい条件（エッチング条件）で行うことが好ましい。すなわち、このエッチバックは、絶縁膜ＩＬ２のエッチング速度に比べて、絶縁膜ＩＬ１およびシリコン膜ＰＳ１の各エッチング速度が小さくなるような条件（エッチング条件）で行うことが好ましい。これにより、このエッチバック工程において、絶縁膜ＩＬ１およびシリコン膜ＰＳ１のエッチングを抑制または防止しながら、絶縁膜ＩＬ１とシリコン膜ＰＳ１との積層膜によって平面方向に挟まれた部分の絶縁膜ＩＬ２を選択的に除去することができる。なお、このエッチバック工程では、エピタキシャル層ＥＰに形成された溝ＴＲ１に埋め込まれている部分の絶縁膜ＩＬ２は、除去せずに残存させる。このため、このエッチバック工程を終了すると、絶縁膜ＩＬ２の上面は、ＬＯＣＯＳ酸化膜２の上面か、あるいは、絶縁膜ＧＩの上面と、概ね同程度の高さ位置にある。
【００８９】
絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、異なる絶縁材料により形成されている。このため、絶縁膜ＩＬ２のエッチバック工程において、絶縁膜ＩＬ１のエッチング速度と絶縁膜ＩＬ２のエッチング速度とを異ならせることができる。また、絶縁膜ＩＬ２のエッチバック工程においては、絶縁膜ＩＬ１に対する絶縁膜ＩＬ２のエッチング選択比を高くすることが好ましく、この観点で、絶縁膜ＩＬ１として窒化シリコン膜を用い、かつ、絶縁膜ＩＬ２として酸化シリコン膜を用いることは好適である。
【００９０】
それから、図１４に示されるように、絶縁膜ＩＬ１を、エッチングなどにより除去する。
【００９１】
このようにして、エピタキシャル層ＥＰの溝ＴＲ１に埋め込まれた絶縁膜ＩＬ２からなるＳＴＩ絶縁膜３が形成される。半導体基板ＳＵＢのエピタキシャル層ＥＰに形成された溝ＴＲ１には、絶縁膜ＩＬ２が埋め込まれており、エピタキシャル層ＥＰの溝ＴＲ１に埋め込まれた絶縁膜ＩＬ２が、ＳＴＩ絶縁膜３となる。ＳＴＩ絶縁膜３の上面は、ＬＯＣＯＳ酸化膜２の上面か、あるいは、絶縁膜ＧＩの上面と、概ね同程度の高さ位置にある。
【００９２】
また、ドレイン分離用のＳＴＩ絶縁膜３とともに、素子分離用のＳＴＩ絶縁膜３ａも形成することができる。すなわち、ＳＴＩ絶縁膜３ａは、ＳＴＩ絶縁膜３と同工程で形成される。ＳＴＩ絶縁膜３と同様に、ＳＴＩ絶縁膜３ａも、半導体基板ＳＵＢに形成された溝ＴＲ１に埋め込まれた絶縁膜ＩＬ２からなる。ＳＴＩ絶縁膜３ａは、上記素子分離領域４を形成すべき領域に形成される。このＳＴＩ絶縁膜３ａが形成された位置に、後述のＤＴＩ構造５が形成される。
【００９３】
次に、図１５に示されるように、半導体基板ＳＵＢの主面上に、すなわちエピタキシャル層ＥＰ上に、ＬＯＣＯＳ酸化膜２、ＳＴＩ絶縁膜３，３ａおよびシリコン膜ＰＳ１を覆うように、シリコン膜ＰＳ２を形成（堆積）する。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
【００９４】
次に、シリコン膜ＰＳ２上に、フォトリソグラフィ法を用いてフォトレジスト層（フォトレジストパターン）ＲＰ２を形成する。フォトレジスト層ＲＰ２は、ゲート電極ＧＥ形成予定領域に形成される。図１５には、この段階が示されている。それから、このフォトレジスト層ＲＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２およびシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングすることにより、図１６に示されるように、ゲート電極ＧＥを形成する。ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳ１，ＰＳ２からなる。すなわち、ゲート電極ＧＥは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上のシリコン膜ＰＳ２との積層膜からなり、ゲート電極ＧＥを構成するシリコン膜ＰＳ１と、ゲート電極ＧＥを構成するシリコン膜ＰＳ２とは、ほぼ同じ平面形状を有している。その後、フォトレジスト層ＲＰ２を除去する。図１６には、この段階が示されている。
【００９５】
ゲート電極ＧＥは、半導体基板ＳＵＢ上に、すなわちエピタキシャル層ＥＰ上に、絶縁膜ＧＩを介して形成される。ゲート電極ＧＥで覆われた部分以外の絶縁膜ＧＩは、シリコン膜ＰＳ２，ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００９６】
ゲート電極ＧＥは、半導体基板ＳＵＢのエピタキシャル層ＥＰ上に絶縁膜ＧＩを介して形成されているが、ゲート電極ＧＥの一部は、ＬＯＣＯＳ酸化膜２上に乗り上げている。すなわち、ゲート電極ＧＥは、エピタキシャル層ＥＰ上に絶縁膜ＧＩを介して形成された部分と、ＬＯＣＯＳ酸化膜２上に位置する部分とを一体的に有している。絶縁膜ＧＩを形成する際に、ＬＯＣＯＳ酸化膜２上には絶縁膜ＧＩは形成されなくともよく、従って、ＬＯＣＯＳ酸化膜２上に位置する部分のゲート電極ＧＥは、ＬＯＣＯＳ酸化膜２に接していてもよい。
【００９７】
次に、図１７に示されるように、半導体基板ＳＵＢに、具体的には半導体基板ＳＵＢのエピタキシャル層ＥＰのｐ型ウエルＰＷ内に、ｎ-型半導体領域ＥＸ１をイオン注入により形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＵＢのエピタキシャル層ＥＰにイオン注入法で導入することにより、ｎ-型半導体領域ＥＸ１を形成することができる。この際、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することにより、ｎ-型半導体領域ＥＸ１は、ゲート電極ＧＥの側壁（ソース側の側壁）に自己整合して形成される。ｎ-型半導体領域ＥＸ１は、ｐ型ウエルＰＷに内包されるように形成される。また、ｎ-型半導体領域ＥＸ１を形成するイオン注入の際には、後でｎ+型半導体領域ＤＲが形成される予定領域のエピタキシャル層ＥＰにも、ｎ型不純物が注入されてｎ-型半導体領域ＥＸ２が形成され得る。
【００９８】
次に、図１８に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【００９９】
サイドウォールスペーサＳＷは、具体的には、次のようにして形成することができる。すなわち、まず、半導体基板ＳＵＢの主面全面上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成（堆積）する。この絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、この絶縁膜を、異方性エッチング技術によりエッチバックする。これにより、ゲート電極ＧＥの側壁上に、選択的にこの絶縁膜（すなわちサイドウォールスペーサＳＷ形成用の絶縁膜）が残存して、サイドウォールスペーサＳＷが形成される。
【０１００】
次に、半導体基板ＳＵＢに、具体的には半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｎ+型半導体領域ＳＲ、ｎ+型半導体領域ＤＲおよびｐ+型半導体領域ＰＲを、イオン注入法などを用いて形成する。
【０１０１】
例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、エピタキシャル層ＥＰのｐ型ウエルＰＷの上部にイオン注入法で導入することにより、ｎ+型半導体領域ＳＲを形成することができる。ｎ+型半導体領域ＳＲを形成するためのイオン注入では、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷがマスク（イオン注入阻止マスク）として機能することにより、ｎ+型半導体領域ＳＲは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。ｎ+型半導体領域ＳＲは、ｐ型ウエルＰＷに内包されるように形成される。ｎ+型半導体領域ＳＲは、ｎ-型半導体領域ＥＸ１よりも不純物濃度（ｎ型不純物濃度）が高くかつ深さが深いが、ｐ型ウエルＰＷよりも深さが浅い。また、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、エピタキシャル層ＥＰのｎ型半導体領域ＮＷの上部にイオン注入法で導入することにより、ｎ+型半導体領域ＤＲを形成することができる。また、例えばホウ素（Ｂ）などのｐ型の不純物を、エピタキシャル層ＥＰのｐ型ウエルＰＷの上部にイオン注入法で導入することにより、ｐ+型半導体領域ＰＲを形成することができる。ｐ+型半導体領域ＰＲは、ｐ型ウエルＰＷに内包されるように形成されるが、ｐ+型半導体領域ＰＲとｎ+型半導体領域ＳＲとは、平面視で互いに異なる領域に形成される。ｐ+型半導体領域ＰＲとｎ+型半導体領域ＳＲとは、互いに接することができるが、ｐ型ウエルＰＷを介して離間していてもよい。ｐ+型半導体領域ＰＲは、ｐ型ウエルＰＷよりも不純物濃度（ｎ型不純物濃度）が高くかつ深さが浅い。
【０１０２】
なお、図１８は、ｎ+型半導体領域ＳＲを横切るがｐ+型半導体領域ＰＲを横切らない断面であるため、図１８にはｐ+型半導体領域ＰＲは示されていないが、上記図２のようにｐ+型半導体領域ＰＲを横切る断面であれば、ｐ+型半導体領域ＰＲが示されることになる。
【０１０３】
ｎ+型半導体領域ＳＲとｎ+型半導体領域ＤＲとは、同じ導電型であるため、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｐ+型半導体領域ＰＲは、ｎ+型半導体領域ＳＲおよびｎ+型半導体領域ＤＲとは異なる導電型であるため、ｎ+型半導体領域ＳＲおよびｎ+型半導体領域ＤＲとは異なるイオン注入工程で形成する。
【０１０４】
また、ｎ+型半導体領域ＤＲを形成するイオン注入では、平面視において、上記ｎ-型半導体領域ＥＸ２が形成されていた領域と同じ平面領域にｎ型不純物が高濃度で注入される。このため、上記ｎ-型半導体領域ＥＸ２が形成されていた領域は、ｎ+型半導体領域ＤＲを形成すると、ｎ+型半導体領域ＤＲの一部になる。ｎ+型半導体領域ＤＲの不純物濃度（ｎ型不純物濃度）は、上記ｎ-型半導体領域ＥＸ２の不純物濃度（ｎ型不純物濃度）よりも高い。また、ｎ+型半導体領域ＤＲの深さは、上記ｎ-型半導体領域ＥＸ２の深さよりも深い。
【０１０５】
ｎ+型半導体領域ＳＲとｎ-型半導体領域ＥＸ１とにより、ＬＤＤ構造のソース領域が形成される。ｎ-型半導体領域ＥＸ１を形成した場合は、ｎ+型半導体領域ＳＲを形成すると、ｎ+型半導体領域ＳＲとチャネル形成領域との間に、ｎ+型半導体領域ＳＲよりも低不純物濃度のｎ-型半導体領域ＥＸ１が介在し、そのｎ-型半導体領域ＥＸ１は、サイドウォールスペーサＳＷの下に位置したものとなる。
【０１０６】
なお、ｎ-型半導体領域ＥＸ１およびｎ-型半導体領域ＥＸ２は、その形成を省略することもできる。このため、図１９以降では、ｎ-型半導体領域ＥＸ１を図示していない。また、ｎ-型半導体領域ＥＸ１を、ソース領域であるｎ+型半導体領域ＳＲの一部とみなすこともできる。従って、上記図１において、ｎ-型半導体領域ＥＸ１が形成されている場合、すなわち、ソース用のｎ+型半導体領域ＳＲがｎ-型半導体領域ＥＸ１を含む場合もあり得る。
【０１０７】
次に、導入（注入）された不純物を活性化するための熱処理である活性化アニールを行う。
【０１０８】
次に、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。
【０１０９】
まず、図１９に示されるように、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上面（表面）上を含む半導体基板ＳＵＢの主面全面上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなる。金属膜ＭＥは、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＵＢに対して熱処理を施すことによって、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの各上層部分（表層部分）を金属膜ＭＥと反応させる。これにより、図２０に示されるように、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＥがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＥがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＥがニッケル白金合金膜の場合）とすることができる。なお、白金添加ニッケルシリサイド層とは、白金が添加されたニッケルシリサイド層、すなわち白金を含有するニッケルシリサイド層であり、ニッケル白金シリサイド層と言うこともできる。その後、未反応の金属膜ＭＥをウェットエッチングなどにより除去する。図２０にはこの段階が示されている。また、未反応の金属膜ＭＥを除去した後に、更に熱処理を行うこともできる。
【０１１０】
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上部に金属シリサイド層ＳＬを形成し、それによって、拡散抵抗やコンタクト抵抗を低減することができる。サリサイドプロセスを用いることにより、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥ上に、それぞれ金属シリサイド層ＳＬを自己整合的に形成することができる。なお、金属シリサイド層ＳＬは、その形成を省略することもできる。
【０１１１】
また、上記図１および図２においても、図２０のように、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上部に金属シリサイド層ＳＬが形成されていてもよい。
【０１１２】
次に、図２１に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、層間絶縁膜として絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ３として、積層絶縁膜を用いることも可能である。絶縁膜ＩＬ３の形成後、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ３の平坦性を高めることもできる。
【０１１３】
次に、図２２に示されるように、溝ＴＲ２を形成する。この溝ＴＲ２は、平面視でＳＴＩ絶縁膜３ａに重なる位置に形成され、絶縁膜ＩＬ３、ＳＴＩ絶縁膜３ａ、エピタキシャル層ＥＰおよび埋込層ＮＢを貫通し、基板本体ＳＢに達している。すなわち、溝ＴＲ２の底部は、基板本体ＳＢの厚みの途中に位置している。溝ＴＲ２は、例えば、絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いてフォトレジスト層（図示せず）を形成してから、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜ＩＬ３、ＳＴＩ絶縁膜３ａおよび半導体基板ＳＵＢをエッチングすることにより、形成することができる。その後、フォトレジスト層は除去する。
【０１１４】
次に、図２３に示されるように、半導体基板ＳＵＢの主面上に、すなわち溝ＴＲ２内を含む絶縁膜ＩＬ３上に、絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、酸化シリコン膜などからなる。この際、溝ＴＲ２内を絶縁膜ＩＬ４で完全には埋めないようにし、溝ＴＲ２内において、溝ＴＲ２を埋める絶縁膜ＩＬ４中に空隙（空洞、ボイド、空間）ＫＧが生じるように、絶縁膜ＩＬ４を形成する。空隙ＫＧは、絶縁膜ＩＬ４中において、絶縁膜ＩＬ４の材料が存在しない空間（閉空間）であり、空隙ＫＧの周囲は絶縁膜ＩＬ４を構成する絶縁材料で囲まれている。
【０１１５】
次に、ＣＭＰ法で絶縁膜ＩＬ４を研磨する。これにより、溝ＴＲ２の外部の絶縁膜ＩＬ４が除去され、溝ＴＲ２内に絶縁膜ＩＬ４が残される。溝ＴＲ２内の絶縁膜ＩＬ４および空隙ＫＧにより、ＤＴＩ（ＤＴＩ：Deep Trench Isolation）構造５が形成される。図２３には、この段階が示されている。
【０１１６】
なお、図２３では、絶縁膜ＩＬ３が露出するまでＣＭＰ法による研磨を行った場合が示されており、溝ＴＲ２の外部の絶縁膜ＩＬ４は、全て除去されている。他の形態として、絶縁膜ＩＬ３が露出する前に絶縁膜ＩＬ４の研磨を終了することもでき、その場合は、溝ＴＲ２の外部においても、絶縁膜ＩＬ３上に絶縁膜ＩＬ４が層状に残存することになる。
【０１１７】
ＤＴＩ構造５は、半導体基板ＳＵＢにおいて、ＬＤＭＯＳＦＥＴのセル（上記単位ＬＤＭＯＳＦＥＴ６ａに対応）が複数形成されている平面領域（ＬＤＭＯＳＦＥＴ形成領域）の周囲を囲むように形成することができる。すなわち、上記図３および図４に示される素子分離領域４を、ＤＴＩ構造５により構成することができる。これにより、そのＬＤＭＯＳＦＥＴ形成領域を、他の領域から的確に電気的に分離することができる。
【０１１８】
次に、図２４に示されるように、絶縁膜ＩＬ３にコンタクトホールＣＴを形成する。コンタクトホールＣＴは、例えば、フォトリソグラフィ法を用いて絶縁膜ＩＬ３上に形成したフォトレジスト層（図示せず）をエッチングマスクとして、絶縁膜ＩＬ３をドライエッチングすることにより、形成することができる。コンタクトホールＣＴは、絶縁膜ＩＬ３を貫通している。
【０１１９】
次に、図２５に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１２０】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、コンタクトホールＣＴを埋めるように形成する。それから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトホールＣＴ内に埋め込まれて残存する主導体膜およびバリア導体膜からなるプラグＰＧを形成することができる。なお、図面の簡略化のために、図２５では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１２１】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲおよびゲート電極ＧＥの上方などに形成される。ｎ+型半導体領域ＤＲの上方に形成されたコンタクトホールＣＴの底部では、ｎ+型半導体領域ＤＲ上の金属シリサイド層ＳＬが露出され、そのコンタクトホールＣＴに埋め込まれたドレイン用プラグＰＧＤは、ｎ+型半導体領域ＤＲ上の金属シリサイド層ＳＬに接して電気的に接続されることで、ｎ+型半導体領域ＤＲに電気的に接続される。また、ｎ+型半導体領域ＳＲの上方に形成されたコンタクトホールＣＴの底部では、ｎ+型半導体領域ＳＲ上の金属シリサイド層ＳＬが露出され、そのコンタクトホールＣＴに埋め込まれたソース用プラグＰＧＳは、ｎ+型半導体領域ＳＲ上の金属シリサイド層ＳＬに接して電気的に接続されることで、ｎ+型半導体領域ＳＲに電気的に接続される。また、ｐ+型半導体領域ＰＲの上方に形成されたコンタクトホールＣＴの底部では、ｐ+型半導体領域ＰＲ上の金属シリサイド層ＳＬが露出され、そのコンタクトホールＣＴに埋め込まれた給電用プラグＰＧＫは、ｐ+型半導体領域ＰＲ上の金属シリサイド層ＳＬに接して電気的に接続されることで、ｐ+型半導体領域ＰＲに電気的に接続される。また、ゲート電極ＧＥの上方に形成されたコンタクトホールＣＴの底部では、ゲート電極ＧＥ上の金属シリサイド層ＳＬが露出され、そのコンタクトホールＣＴに埋め込まれたゲート用プラグＰＧＧは、ゲート電極ＧＥ上の金属シリサイド層ＳＬに接して電気的に接続されることで、ゲート電極ＧＥに電気的に接続される。
【０１２２】
次に、図２６に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、第１層目の配線である配線Ｍ１を形成する。
【０１２３】
配線Ｍ１は、例えば、次のようにして形成することができる。すなわち、まず、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、バリア導体膜とその上の主導体膜とその上のバリア導体膜とからなる積層導電膜を形成する。バリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなり、主導体膜は、例えば、アルミニウムを主体とする導体膜（アルミニウム膜またはアルミニウム合金膜）からなる。それから、その積層導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた積層導電膜からなる配線Ｍ１を形成することができる。図２６では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧを介して、ｎ+型半導体領域ＤＲ、ｎ+型半導体領域ＳＲ、ｐ+型半導体領域ＰＲあるいはゲート電極ＧＥなどと電気的に接続される。
【０１２４】
次に、図２７に示されるように、絶縁膜ＩＬ３上に、配線Ｍ１を覆うように、層間絶縁膜として絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ５として、積層絶縁膜を用いることも可能である。絶縁膜ＩＬ５の形成後、絶縁膜ＩＬ５の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ５の平坦性を高めることもできる。
【０１２５】
次に、絶縁膜ＩＬ５にスルーホール（開口部、貫通孔）を形成する。このスルーホールは、例えば、フォトリソグラフィ法を用いて絶縁膜ＩＬ５上に形成したフォトレジスト層（図示せず）をエッチングマスクとして、絶縁膜ＩＬ５をドライエッチングすることにより、形成することができる。絶縁膜ＩＬ５に形成したスルーホールの底部では、配線Ｍ１の上面が露出される。
【０１２６】
次に、絶縁膜ＩＬ５に形成したスルーホール内に、接続用の導電体部として、導電性のプラグＰＧ２を形成する。プラグＰＧ２は、プラグＰＧと同様にして形成することができる。
【０１２７】
次に、プラグＰＧ２が埋め込まれた絶縁膜ＩＬ５上に、第２層目の配線である配線Ｍ２を形成する。配線Ｍ２は、配線Ｍ１と同様にして形成することができる。
【０１２８】
プラグＰＧ２は、その底面が配線Ｍ１に接して電気的に接続され、その上面が配線Ｍ２に接して電気的に接続される。このため、配線Ｍ２は、プラグＰＧ２を介して配線Ｍ１と電気的に接続される。
【０１２９】
次に、絶縁膜ＩＬ５上に、配線Ｍ２を覆うように、層間絶縁膜として絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６の形成後、絶縁膜ＩＬ６の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ６の平坦性を高めることもできる。
【０１３０】
次に、絶縁膜ＩＬ６にスルーホールを形成する。絶縁膜ＩＬ６のスルーホールは、絶縁膜ＩＬ５のスルーホールと同様にして形成することができる。絶縁膜ＩＬ６のスルーホールの底部では、配線Ｍ２の上面が露出される。
【０１３１】
次に、絶縁膜ＩＬ６に形成したスルーホール内に、接続用の導電体部として、導電性のプラグＰＧ３を形成する。プラグＰＧ３は、プラグＰＧ２と同様にして形成することができる。
【０１３２】
次に、プラグＰＧ３が埋め込まれた絶縁膜ＩＬ６上に、第３層目の配線である配線Ｍ３を形成する。配線Ｍ３は、配線Ｍ２と同様にして形成することができる。
【０１３３】
プラグＰＧ３は、その底面が配線Ｍ２に接して電気的に接続され、その上面が配線Ｍ３に接して電気的に接続される。このため、配線Ｍ３は、プラグＰＧ３を介して配線Ｍ２と電気的に接続される。
【０１３４】
次に、絶縁膜ＩＬ６上に、配線Ｍ３を覆うように、層間絶縁膜として絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７の形成後、絶縁膜ＩＬ７の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ７の平坦性を高めることもできる。
【０１３５】
次に、絶縁膜ＩＬ７にスルーホールを形成する。絶縁膜ＩＬ７のスルーホールは、絶縁膜ＩＬ６のスルーホールと同様にして形成することができる。絶縁膜ＩＬ７のスルーホールの底部では、配線Ｍ３の上面が露出される。
【０１３６】
次に、絶縁膜ＩＬ７に形成されたスルーホール内に、接続用の導電体部として、導電性のプラグＰＧ４を形成する。プラグＰＧ４は、プラグＰＧ３と同様にして形成することができる。
【０１３７】
次に、プラグＰＧ４が埋め込まれた絶縁膜ＩＬ７上に、第４層目の配線である配線Ｍ４を形成する。配線Ｍ４は、配線Ｍ３と同様にして形成することができる。
【０１３８】
プラグＰＧ４は、その底面が配線Ｍ３に接して電気的に接続され、その上面が配線Ｍ４に接して電気的に接続される。このため、配線Ｍ４は、プラグＰＧ４を介して配線Ｍ３と電気的に接続される。
【０１３９】
次に、図２８に示されるように、絶縁膜ＩＬ７上に、保護膜として窒化シリコン膜などからなる絶縁膜ＩＬ８を形成してから、絶縁膜ＩＬ８に、フォトリソグラフィ法およびおライエッチング法を用いて、配線Ｍ４の一部を露出する開口部ＯＰ１を形成する。それから、ポリイミド膜などからなる感光性の樹脂膜ＩＬ９を、開口部ＯＰ１内を含む絶縁膜ＩＬ８上に塗布（形成）してから、その樹脂膜ＩＬ９を露光、現像することにより、樹脂膜ＩＬ９に開口部ＯＰ２を形成する。平面視において、樹脂膜ＩＬ９の開口部ＯＰ２は、絶縁膜ＩＬ８の開口部ＯＰ１を内包している。このため、樹脂膜ＩＬ９の開口部ＯＰ２から、配線Ｍ４の一部が露出され、樹脂膜ＩＬ９の開口部ＯＰ２から露出する配線Ｍ４により、外部接続端子として機能するボンディングパッド（パッド電極）が形成される。
【０１４０】
以上のようにして、本実施の形態の半導体装置が製造される。その後、ダイシング工程が行われて、半導体基板ＳＵＢが個片化される。
【０１４１】
また、４層の配線層（配線Ｍ１〜Ｍ４）を形成する場合について説明したが、形成する配線層の数は、種々変更可能である。
【０１４２】
また、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。その場合、ドレイン用プラグＰＧＤはドレイン用配線Ｍ１Ｄと一体的に形成され、ゲート用プラグＰＧＧはゲート用配線Ｍ１Ｇと一体的に形成され、ソース用プラグＰＧＳおよび給電用プラグＰＧＫはソース用配線Ｍ１Ｓと一体的に形成されることになる。また、プラグＰＧ２と配線Ｍ２とを一体的に形成することもでき、プラグＰＧ３と配線Ｍ３とを一体的に形成することもでき、プラグＰＧ４と配線Ｍ４とを一体的に形成することもできる。
【０１４３】
また、配線Ｍ１〜Ｍ４を、配線用の導電膜をパターニングする手法で形成する場合について説明したが、配線Ｍ１〜Ｍ４およびプラグＰＧ２〜ＰＧ４のうちの任意のものを、ダマシン法により形成することもできる。ダマシン法としては、シングルダマシン法とデュアルダマシン法とがあり、どちらを用いてもよい。
【０１４４】
＜検討例について＞
次に、本発明者が検討した検討例について、図２９〜図３２を参照して説明する。
【０１４５】
図２９は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図３０は、第１検討例の半導体装置の要部平面図であり、図３０のＤ−Ｄ線の断面図が、図２９にほぼ対応している。また、図３１は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、図３２は、第２検討例の半導体装置の要部平面図であり、図３２のＥ−Ｅ線の断面図が、図３１にほぼ対応している。図２９および図３１は、それぞれ上記図１に相当する断面図であり、図３０および図３２は、それぞれ上記図４に相当する平面図である。図３０および図３２は、平面図であるが、理解を簡単にするために、ＬＯＣＯＳ酸化膜１０２、ＳＴＩ絶縁膜１０３および素子分離領域４に斜線のハッチングを付し、ゲート電極ＧＥにドットのハッチングを付してある。
【０１４６】
図２９および図３０に示される第１検討例の半導体装置では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＳＴＩ絶縁膜１０３が形成されているが、ＬＯＣＯＳ酸化膜は形成されていない。一方、図３１および図３２に示される第２検討例の半導体装置では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜１０２が形成されているが、ＳＴＩ絶縁膜は形成されていない。
【０１４７】
すなわち、図２９および図３０に示される第１検討例の半導体装置の場合は、上記図１〜図４に示される本実施の形態の半導体装置におけるＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とを合わせたもの全体をＳＴＩ絶縁膜１０３で構成している。一方、図３１および図３２に示される第２検討例の半導体装置の場合は、上記図１〜図４に示される本実施の形態の半導体装置におけるＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３とを合わせたもの全体を、ＬＯＣＯＳ酸化膜１０２で構成している。
【０１４８】
つまり、上記図１〜図４に示される本実施の形態の半導体装置では、ドレインの分離用にＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３との両方を用いているが、図２９および図３０に示される第１検討例の半導体装置では、ドレインの分離用にＬＯＣＯＳ酸化膜は用いずにＳＴＩ絶縁膜１０３だけを用いている。一方、図３１および図３２に示される第２検討例の半導体装置では、ドレインの分離用にＳＴＩ絶縁膜は用いずにＬＯＣＯＳ酸化膜１０２だけを用いている。
【０１４９】
図２９および図３０に示される第１検討例の場合は、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＳＴＩ絶縁膜１０３を形成している。これにより、ドレイン用のｎ+型半導体領域ＤＲをＳＴＩ絶縁膜１０３によってチャネル形成領域から分離することができるため、ＬＤＭＯＳＦＥＴの耐圧（ドレイン耐圧）を向上させることができる。
【０１５０】
しかしながら、本発明者の検討によれば、図２９および図３０に示される第１検討例の半導体装置の場合は、次のような課題が生じることが分かった。
【０１５１】
すなわち、ＳＴＩ絶縁膜１０３は、下面端部ＴＢ１に角が形成され、その角が尖りやすい。これは、ＳＴＩ絶縁膜１０３がＳＴＩ法により形成されたこと、すなわち、ＳＴＩ絶縁膜１０３が、半導体基板ＳＵＢの主面に形成した溝を絶縁膜で埋め込むことにより形成されたことを反映している。このため、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１に電界が集中しやすい。図２９および図３０に示される第１検討例の場合は、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１が、チャネル形成領域側にも存在する。ここで、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１のうち、チャネル形成領域側における下面端部ＴＢ１を、符号ＴＢ１ａを付して下面端部ＴＢ１ａと称し、ドレイン用のｎ+型半導体領域ＤＲ側の下面端部ＴＢ１を、符号ＴＢ１ｂを付して下面端部ＴＢ１ｂと称することとする。
【０１５２】
このため、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａに電界が集中してホットキャリア（インパクトイオン）が発生し、そのホットキャリアがゲート電極ＧＥの下のゲート絶縁膜（すなわちゲート電極ＧＥとチャネル形成領域との間の絶縁膜ＧＩ）に注入されてしまう虞がある。ＬＤＭＯＳＦＥＴがｐチャネル型ＭＩＳＦＥＴである場合は、このホットキャリアは電子であり、ＬＤＭＯＳＦＥＴがｎチャネル型ＭＩＳＦＥＴである場合は、このホットキャリアはホール（正孔）である。ホットキャリアがゲート絶縁膜に注入されると、ゲート絶縁膜が劣化してゲート絶縁膜の信頼性が低下してしまい、半導体装置の信頼性の低下につながってしまう。また、半導体装置の性能を低下させてしまう。ホットキャリアがゲート絶縁膜に注入されたときのゲート絶縁膜の劣化は、ＬＤＭＯＳＦＥＴがｎチャネル型ＭＩＳＦＥＴである場合とｐチャネル型ＭＩＳＦＥＴである場合のどちらでも生じ得るが、ＬＤＭＯＳＦＥＴがｐチャネル型ＭＩＳＦＥＴである場合に、特に激しい。
【０１５３】
また、図２９および図３０に示される第１検討例の場合は、ドレイン用のｎ+型半導体領域ＤＲ側にも、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１（すなわち下面端部ＴＢ１ｂ）が存在する。しかしながら、たとえこの下面端部ＴＢ１ｂに電界が集中してホットキャリア（インパクトイオン）が発生したとしても、この下面端部ＴＢ１ｂはゲート電極ＧＥの下のゲート絶縁膜から離れているため、下面端部ＴＢ１ｂで発生したホットキャリアはゲート絶縁膜に注入されずに済み、ゲート絶縁膜の劣化にはつながらない。
【０１５４】
従って、ゲート絶縁膜の劣化につながるのは、ドレイン用のｎ+型半導体領域ＤＲ側におけるＳＴＩ絶縁膜１０３の下面端部ＴＢ１ｂが尖っていることではなく、チャネル形成領域側におけるＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａが尖っていることである。
【０１５５】
一方、図３１および図３２に示される第２検討例の場合は、ＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２は、尖らずに、丸みを帯びたものになる。すなわち、ＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２は、ラウンド形状となっている。これは、ＬＯＣＯＳ酸化膜１０２がＬＯＣＯＳ法により形成されたこと、すなわち、ＬＯＣＯＳ酸化膜１０２が半導体基板ＳＵＢの主面を局所的に酸化（熱酸化）することにより形成されたことを反映している。このため、図２９および図３０に示される第１検討例におけるＳＴＩ絶縁膜１０３の下面端部ＴＢ１に比べて、図３１および図３２に示される第２検討例のＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２では、電界集中が生じにくくなる。
【０１５６】
このため、図３１および図３２に示される第２検討例の場合は、ＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２では電界集中が生じにくいことから、ＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２でホットキャリア（インパクトイオン）は発生しにくい。従って、ＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２で発生したホットキャリアがゲート電極ＧＥの下のゲート絶縁膜（絶縁膜ＧＩ）に注入されてしまう現象は、生じにくい。このため、図２９および図３０に示される第１検討例の場合には、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａの電界集中で発生したホットキャリアがゲート絶縁膜に注入されることでゲート絶縁膜が劣化してしまう現象が懸念されるが、図３１および図３２に示される第２検討例の場合には、ＳＴＩ絶縁膜１０３の代わりにＬＯＣＯＳ酸化膜１０２を用いたことにより、そのような懸念を解消できる。
【０１５７】
しかしながら、本発明者の検討によれば、図３１および図３２に示される第２検討例の半導体装置の場合は、次のような課題が生じることが分かった。
【０１５８】
すなわち、図３１および図３２に示される第２検討例の半導体装置の場合は、ＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になりやすい。これは、ＬＯＣＯＳ酸化膜１０２がＬＯＣＯＳ法により形成されたこと、すなわち、ＬＯＣＯＳ酸化膜１０２が半導体基板ＳＵＢの主面を局所的に酸化（熱酸化）することにより形成されたことを反映している。ＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になっていると、コンタクトホールＣＴを形成する際に、ドレイン用コンタクトホールＣＴＤが上手く開口できなくなる虞がある。これは、ＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になり、バーズビーク状の酸化膜部分がドレイン用コンタクトホールＣＴＤの形成位置に重なってしまうと、ドレイン用コンタクトホールＣＴＤの底部でバーズビーク状の酸化膜部分が残存する虞があるためである。
【０１５９】
ドレイン用コンタクトホールＣＴＤの底部でバーズビーク状の酸化膜部分が残存すると、ドレイン用コンタクトホールＣＴＤからドレイン用のｎ+型半導体領域ＤＲ（またはｎ+型半導体領域ＤＲ上の金属シリサイド層ＳＬ）が上手く露出できなくなり、ドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良が生じる虞がある。これは、半導体装置の製造歩留まりの低下につながってしまう。これを防止するためには、ドレイン用コンタクトホールＣＴＤの形成位置（従ってドレイン用プラグＰＧＤの形成位置）をＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３から十分に離す必要がある。ドレイン用コンタクトホールＣＴＤの形成位置をＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３から十分に離しておけば、たとえＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になったとしても、バーズビーク状の酸化膜部分がドレイン用コンタクトホールＣＴＤの形成位置に重なることはなく、ドレイン用コンタクトホールＣＴＤを形成するのに問題は生じなくなる。しかしながら、ドレイン用コンタクトホールＣＴＤの形成位置をＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３から十分に離すことは、ドレイン用のｎ+型半導体領域ＤＲの平面寸法の増大を招き、ひいては、半導体装置の大型化（大面積化）を招いてしまう。すなわち、ドレイン用コンタクトホールＣＴＤの形成位置をＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３から十分に離すことは、図３２に示されるドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ１を大きくすることにつながり、ひいては、半導体装置の大型化（大面積化）につながってしまう。ここで、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ１は、Ｘ方向（ゲート電極ＧＥのゲート長方向に沿った方向）におけるｎ+型半導体領域ＤＲの寸法に対応している。
【０１６０】
つまり、図３１および図３２に示される第２検討例の半導体装置の場合は、ＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になるため、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ１を小さくすると、ドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良が生じる虞がある。一方、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ１を大きくすると、ドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良は防止できるが、半導体装置の大型化（大面積化）を招いてしまう。
【０１６１】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＵＢと、半導体基板ＳＵＢの表層部に互いに離間して形成されたソース用のｎ+型半導体領域ＳＲおよびドレイン用のｎ+型半導体領域ＤＲと、ソース用のｎ+型半導体領域ＳＲとドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面上にゲート絶縁膜（絶縁膜ＧＩ）を介して形成されたゲート電極ＧＥと、を有している。本実施の形態の半導体装置は、更に、ゲート電極ＧＥの下のチャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢの主面に形成されたＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３を有している。ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２はチャネル形成領域側に位置し、ＳＴＩ絶縁膜３はドレイン用のｎ+型半導体領域ＤＲ側に位置している。
【０１６２】
本実施の形態の半導体装置の主要の特徴のうちの一つは、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３が形成されていることである。本実施の形態の半導体装置の主要の特徴のうちの他の一つは、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２はチャネル形成領域側に位置し、ＳＴＩ絶縁膜３はドレイン用のｎ+型半導体領域ＤＲ側に位置していることである。
【０１６３】
つまり、本実施の形態の半導体装置では、ドレインの分離用にＬＯＣＯＳ酸化膜２とＳＴＩ絶縁膜３との両方を用いるとともに、チャネル形成領域側にＬＯＣＯＳ酸化膜２を配置し、ドレイン用のｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３を配置している。
【０１６４】
本実施の形態の半導体装置においては、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３を形成している。これにより、ドレイン用のｎ+型半導体領域ＤＲをＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３によってチャネル形成領域から分離する（離間させる）ことができるため、ＬＤＭＯＳＦＥＴの耐圧（ドレイン耐圧）を向上させることができる。
【０１６５】
本実施の形態の半導体装置では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面に、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうちの一方だけでなく両方を形成することと、ＬＯＣＯＳ酸化膜２をチャネル形成領域側に配置し、ＳＴＩ絶縁膜３をドレイン用のｎ+型半導体領域ＤＲ側に配置することが重要である。その理由について、以下に説明する。
【０１６６】
上述のように、上記図２９および図３０に示される第１検討例の場合は、チャネル形成領域側にＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａが存在する。この第１検討例の場合、そのＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａに電界が集中してホットキャリアが発生すると、そのホットキャリアがゲート電極ＧＥの下のゲート絶縁膜（すなわちゲート電極ＧＥとチャネル形成領域との間の絶縁膜ＧＩ）に注入されてしまい、ゲート絶縁膜の劣化を招く虞がある。
【０１６７】
それに対して、本実施の形態では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３を形成し、かつ、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２をチャネル形成領域側に配置し、ＳＴＩ絶縁膜３をドレイン用のｎ+型半導体領域ＤＲ側に配置している。このため、本実施の形態では、チャネル形成領域側には、ＳＴＩ絶縁膜３の下面端部ではなく、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５が存在することになる。このＬＯＣＯＳ酸化膜２の下面端部ＴＢ５は、図３１および図３２に示される第２検討例におけるＬＯＣＯＳ酸化膜１０２の下面端部ＴＢ２と同様に、尖らずに、丸みを帯びている。すなわち、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５は、ラウンド形状となっている。これは、ＬＯＣＯＳ酸化膜２がＬＯＣＯＳ法により形成されたこと、すなわち、ＬＯＣＯＳ酸化膜２が半導体基板ＳＵＢの主面を局所的に酸化（熱酸化）することにより形成されたことを反映している。このため、図２９および図３０の第１検討例におけるＳＴＩ絶縁膜１０３の下面端部ＴＢ１に比べて、本実施の形態の第２検討例のＬＯＣＯＳ酸化膜２の下面端部ＴＢ５では、電界集中が生じにくくなる。
【０１６８】
このため、本実施の形態では、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５では電界集中が生じにくいことから、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５でホットキャリア（インパクトイオン）は発生しにくい。従って、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５で発生したホットキャリアがゲート電極ＧＥの下のゲート絶縁膜（すなわちゲート電極ＧＥとチャネル形成領域との間の絶縁膜ＧＩ）に注入されてしまう現象は、生じにくい。このため、図２９および図３０に示される第１検討例の場合には、ＳＴＩ絶縁膜１０３の下面端部ＴＢ１ａの電界集中で発生したホットキャリアがゲート絶縁膜に注入されることでゲート絶縁膜が劣化してしまう現象が懸念されるが、本実施の形態では、そのような懸念を解消することができる。従って、本実施の形態では、上記図２９および図３０に示される第１検討例の場合の課題を解決することができる。
【０１６９】
また、本実施の形態では、ドレイン用のｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３が存在し、このＳＴＩ絶縁膜３の下面端部ＴＢ４は尖りやすい。これは、ＳＴＩ絶縁膜３がＳＴＩ法により形成されたこと、すなわち、ＳＴＩ絶縁膜３が、半導体基板ＳＵＢの主面に形成した溝を絶縁膜で埋め込むことにより形成されたことを反映している。このため、ＳＴＩ絶縁膜３の下面端部ＴＢ４は、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５よりも尖りやすく、言い換えれば、ＬＯＣＯＳ酸化膜２の下面端部ＴＢ５は、ＳＴＩ絶縁膜３の下面端部ＴＢ４よりも丸みを帯びやすい。しかしながら、ＳＴＩ絶縁膜３はＬＯＣＯＳ酸化膜２の分だけチャネル形成領域から離れているため、ＳＴＩ絶縁膜３の下面端部（ＴＢ４）は、ゲート電極ＧＥの下のゲート絶縁膜（すなわちゲート電極ＧＥとチャネル形成領域との間の絶縁膜ＧＩ）から、ＬＯＣＯＳ酸化膜２の分だけ更に離間されることになる。このため、たとえＳＴＩ絶縁膜３の下面端部（ＴＢ４）に電界が集中してホットキャリア（インパクトイオン）が発生したとしても、ＳＴＩ絶縁膜３の下面端部（ＴＢ４）で発生したホットキャリアはゲート絶縁膜に注入されずに済み、ゲート絶縁膜の劣化にはつながらない。
【０１７０】
このように、本実施の形態では、ホットキャリアがゲート絶縁膜に注入されることでゲート絶縁膜が劣化してしまう現象を防止できるため、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
【０１７１】
また、本実施の形態では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３を形成し、かつ、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２をチャネル形成領域側に配置し、ＳＴＩ絶縁膜３をドレイン用のｎ+型半導体領域ＤＲ側に配置している。このため、本実施の形態では、ドレイン用のｎ+型半導体領域ＤＲ側には、ＬＯＣＯＳ酸化膜２ではなく、ＳＴＩ絶縁膜３が配置されることになる。このため、ドレイン用のｎ+型半導体領域ＤＲと隣り合うのは、ＬＯＣＯＳ酸化膜２の上面端部ではなく、ＳＴＩ絶縁膜３の上面端部ＴＢ６である。
【０１７２】
ここで、ＬＯＣＯＳ酸化膜とは異なり、ＳＴＩ絶縁膜３の上面端部はバーズビーク状になりにくい。すなわち、ＬＯＣＯＳ酸化膜は、その上面端部がバーズビーク状になりやすいが、ＳＴＩ絶縁膜は、ＳＴＩ法により形成されること、すなわち、半導体基板の主面に形成した溝を絶縁膜で埋め込むことにより形成されることを反映して、ＳＴＩ絶縁膜の上面端部はバーズビーク状になりにくい。
【０１７３】
このため、ドレイン用のｎ+型半導体領域ＤＲと隣り合うＳＴＩ絶縁膜３の上面端部ＴＢ６は、バーズビーク状になりにくい。従って、本実施の形態では、ドレイン用コンタクトホールＣＴＤを形成する際に、バーズビーク状の酸化膜部分がドレイン用コンタクトホールＣＴＤの形成位置に重なってドレイン用コンタクトホールＣＴＤの開口を阻害する現象が発生するのを防止することができる。
【０１７４】
すなわち、上記図３１および図３２の第２検討例の場合は、ＬＯＣＯＳ酸化膜１０２の上面端部ＴＢ３がバーズビーク状になるため、バーズビーク状の酸化膜部分がドレイン用コンタクトホールＣＴＤの形成位置に重なってドレイン用コンタクトホールＣＴＤの開口を阻害する懸念がある。それに対して、本実施の形態では、ドレイン用のｎ+型半導体領域ＤＲ側に、ＬＯＣＯＳ酸化膜２ではなくＳＴＩ絶縁膜３を配置したことで、そのような懸念を解消することができる。
【０１７５】
従って、本実施の形態では、ドレイン用コンタクトホールＣＴＤ内に形成したドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良が生じるのを防止することができる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上することができる。
【０１７６】
また、本実施の形態では、ドレイン用のｎ+型半導体領域ＤＲ側に、ＬＯＣＯＳ酸化膜２ではなくＳＴＩ絶縁膜３を配置したことで、ドレイン用コンタクトホールＣＴＤの開口不良を防止できるため、ドレイン用コンタクトホールＣＴＤの形成位置（従ってドレイン用プラグＰＧＤの形成位置）をＳＴＩ絶縁膜３の上面端部ＴＢ６に近づけることができる。すなわち、ドレイン用コンタクトホールＣＴＤの形成位置をＳＴＩ絶縁膜３の上面端部ＴＢ６に近づけたとしても、ドレイン用のｎ+型半導体領域ＤＲ側に、ＬＯＣＯＳ酸化膜２ではなくＳＴＩ絶縁膜３を配置したことで、ドレイン用コンタクトホールＣＴＤの開口不良を防止でき、ドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良を防止することができる。ドレイン用コンタクトホールＣＴＤの形成位置をＳＴＩ絶縁膜３の上面端部ＴＢ６に近づけることは、ドレイン用のｎ+型半導体領域ＤＲの平面寸法の縮小を可能とし、ひいては、半導体装置の小型化（小面積化）を可能とする。すなわち、ドレイン用コンタクトホールＣＴＤの形成位置をＳＴＩ絶縁膜３の上面端部ＴＢ６に近づけることができれば、図３に示されるドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ２を小さくすることができることにつながり、ひいては、半導体装置の小型化（小面積化）につながる。従って、本実施の形態では、ドレイン用のｎ+型半導体領域ＤＲ側に、ＬＯＣＯＳ酸化膜２ではなくＳＴＩ絶縁膜３を配置したことで、半導体装置の小型化（小面積化）を図ることができる。また、同じ面積のＬＤＭＯＳＦＥＴ形成領域に配置できる単位ＬＤＭＯＳＦＥＴ６ａの数を増やすことができるため、面積が同じであれば、複数の単位ＬＤＭＯＳＦＥＴ６ａを並列接続して構成したパワーＭＩＳＦＥＴのオン抵抗を低減することができる。ここで、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ２は、Ｘ方向（ゲート電極ＧＥのゲート長方向に沿った方向）におけるｎ+型半導体領域ＤＲの寸法に対応している。
【０１７７】
一例を上げれば、上記図３１および図３２の第２検討例の場合は、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ１を例えば１．２μｍ程度で設計する必要があったものが、上記図１〜図４の本実施の形態の場合は、ドレイン用のｎ+型半導体領域ＤＲの寸法Ｌ２を例えば０．３μｍ程度で設計することができるようになる。これにより、第２検討例の場合に比べて、上記単位セル６のＸ方向の寸法を、例えば０．９μｍ程度、縮小することができる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０１７８】
このように、本実施の形態では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間において、半導体基板ＳＵＢの主面にＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３を形成し、かつ、ＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３のうち、ＬＯＣＯＳ酸化膜２をチャネル形成領域側に配置し、ＳＴＩ絶縁膜３をドレイン用のｎ+型半導体領域ＤＲ側に配置している。チャネル形成領域側にＬＯＣＯＳ酸化膜２を配置したことにより、ホットキャリアがゲート絶縁膜に注入されることでゲート絶縁膜が劣化してしまう現象を防止できる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。また、ドレイン用のｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３を配置したことにより、ドレイン用コンタクトホールＣＴＤの開口不良を防止でき、ドレイン用プラグＰＧＤとドレイン用のｎ+型半導体領域ＤＲとの間の接続不良を防止することができる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上することができる。また、ドレイン用のｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３を配置したことにより、ドレイン用のｎ+型半導体領域ＤＲの平面寸法を縮小することが可能となり、半導体装置の小型化（小面積化）を図ることができる。
【０１７９】
また、本実施の形態では、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間の半導体基板ＳＵＢに、ｎ+型半導体領域ＤＲよりも低不純物濃度のｎ型半導体領域（ｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとから構成されるｎ型半導体領域）を設け、この低不純物濃度のｎ型半導体領域をＬＯＣＯＳ酸化膜２およびＳＴＩ絶縁膜３の下に延在させている。これにより、耐圧（ドレイン耐圧）を高めることができる。
【０１８０】
更に、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に介在するこの低不純物濃度のｎ型半導体領域を、ｎ-型半導体領域ＮＦとｎ型半導体領域ＮＷとにより構成している。ｎ-型半導体領域ＮＦはｎ型半導体領域ＮＷよりも低不純物濃度であり、チャネル形成領域側にｎ-型半導体領域ＮＦが存在し、ｎ-型半導体領域ＮＦとｎ+型半導体領域ＤＲとの間にｎ型半導体領域ＮＷが介在している。すなわち、ｎ型半導体領域ＮＷの形成を省略し、ｎ+型半導体領域ＤＲがｎ-型半導体領域ＮＦに接するように構成することも可能であるが、ｎ型半導体領域ＮＷを省略せずに、ｎ+型半導体領域ＤＲとｎ-型半導体領域ＮＦとの間にｎ型半導体領域ＮＷを介在させていることが、より好ましい。これにより、ＬＤＭＯＳＦＥＴがオン状態のときに発生する高電界がドレイン側（ｎ+型半導体領域ＤＲ側）に遷移することを防ぎ、ＬＤＭＯＳＦＥＴのオン耐圧を向上させることができるという利点を得られる。
【０１８１】
図３３は、ＳＴＩ絶縁膜３の幅Ｗ１とオン抵抗との相関を示すグラフである。図３４は、ＳＴＩ絶縁膜３の幅Ｗ１とオン耐圧との相関を示すグラフである。図３５は、本実施の形態の半導体装置の要部断面図であり、上記図１に示される断面図の一部が示されている。
【０１８２】
図３３および図３４のグラフの横軸は、ＳＴＩ絶縁膜３の幅Ｗ１に対応している。ＳＴＩ絶縁膜３の幅Ｗ１は、ゲート電極ＧＥのゲート長方向（従ってチャネル長方向）におけるＳＴＩ絶縁膜３の幅（寸法）に対応しており、図３５に示されている。図３３のグラフの縦軸は、ＬＤＭＯＳＦＥＴのオン抵抗に対応し、図３４のグラフの縦軸はＬＤＭＯＳＦＥＴのオン耐圧に対応している。オン耐圧は、ＬＤＭＯＳＦＥＴがオン状態のときのドレイン耐圧に対応している。なお、図３３および図３４は、図３５の構造を基にしてシミュレーションで得られたグラフである。
【０１８３】
図３３のグラフでは、ＳＴＩ絶縁膜３の幅Ｗ１とオン抵抗との相関について、ＳＴＩ絶縁膜３の深さＤ２とＬＯＣＯＳ酸化膜２の深さＤ１との比である深さ比Ｒ１を変えて調べてある。このため、図３３のグラフを参照すると、深さ比Ｒ１とオン抵抗との相関についても、理解することができる。ここで、深さ比Ｒ１は、ＳＴＩ絶縁膜３の深さＤ２をＬＯＣＯＳ酸化膜２の深さＤ１で割った値であり、Ｒ１＝Ｄ２／Ｄ１と表すことができる。ＬＯＣＯＳ酸化膜２の深さＤ１とＳＴＩ絶縁膜３の深さＤ２は図３５に示されており、ＬＯＣＯＳ酸化膜２の上面から下面までの寸法（距離）がＬＯＣＯＳ酸化膜２の深さＤ１に対応し、ＳＴＩ絶縁膜３の上面から下面までの寸法（距離）がＳＴＩ絶縁膜３の深さＤ２に対応している。
【０１８４】
図３３のグラフからも分かるように、ＳＴＩ絶縁膜３の深さＤ２をＬＯＣＯＳ酸化膜２の深さＤ１よりも深くすると、ドレイン用のｎ+型半導体領域ＤＲとチャネル形成領域との間の導電経路が長くなるため、オン抵抗が大きくなってしまう。このため、ＳＴＩ絶縁膜３の深さＤ２は、ＬＯＣＯＳ酸化膜２の深さＤ１よりも、あまり深くし過ぎないことが望ましい。すなわち、深さ比Ｒ１は、あまり大きくし過ぎないことが望ましい。具体的には、図３３のグラフからも分かるように、深さ比Ｒ１を１．５以下（Ｒ１≦１．５）にすることが好ましい。すなわち、ＳＴＩ絶縁膜３の深さＤ２をＬＯＣＯＳ酸化膜２の深さＤ１の１．５倍以下（Ｄ２≦Ｄ１×１．５）にすることが好ましい。つまり、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に配置されたＳＴＩ絶縁膜３の深さＤ２と、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に配置されたＬＯＣＯＳ酸化膜２の深さＤ１とについて、Ｄ２／Ｄ１≦１．５の関係が成り立つようにすることが好ましい。これにより、オン抵抗を抑制することができる。従って、半導体装置の性能を、より向上させることができる。
【０１８５】
図３４のグラフでは、ＳＴＩ絶縁膜３の幅Ｗ１とオン耐圧との相関について、ＳＴＩ絶縁膜３の深さＤ２を変えて調べてある。なお、図３４のグラフのシミュレーションの前提として、ＳＴＩ絶縁膜３のドレイン用のｎ+型半導体領域ＤＲ側の端部からゲート電極ＧＥの端部までの距離Ｗ２は、０．６μｍで固定してある。また、ＬＯＣＯＳ酸化膜２の深さＤ１は０．２５μｍで固定してある。このため、図３４のグラフの横軸が０．６μｍのときは、ゲート電極ＧＥの端部とＳＴＩ絶縁膜３の端部とが上下にほぼ一致していることになる。また、図３４のグラフの横軸が０．６μｍよりも大きいときは、平面視において、ＳＴＩ絶縁膜３がゲート電極ＧＥと重なっていることになる。また、図３４のグラフの横軸が０．３μｍのときは、ＳＴＩ絶縁膜３のチャネル形成領域側の端部とゲート電極ＧＥの端部との間の間隔Ｗ３が０．３μｍであることになる。また、図３４のグラフの横軸が０μｍの場合は、ＳＴＩ絶縁膜３を形成していない場合、すなわち上記第２検討例（図３１および図３２）の場合に対応することになる。
【０１８６】
図３４のグラフからも分かるように、ドレイン用のｎ+型半導体領域ＤＲ側にＳＴＩ絶縁膜３を配置することにより、オン耐圧（オン時のドレイン耐圧）を向上させることができる。これは、図３４のグラフの横軸が０μｍの場合（ＳＴＩ絶縁膜３を形成していない第２検討例の場合に対応）に、オン耐圧が低いことから、明らかである。
【０１８７】
そして、図３４のグラフからも分かるように、ＳＴＩ絶縁膜３の幅Ｗ１をある程度確保することでオン耐圧は高くなるが、ＳＴＩ絶縁膜３の幅Ｗ１を大きくし過ぎて、ＳＴＩ絶縁膜３の端部がゲート電極ＧＥの端部に近づき過ぎたり、更にはＳＴＩ絶縁膜３がゲート電極ＧＥと重なってしまうと、オン耐圧は若干低下する傾向にある。これは、図３４のグラフにおいて、オン耐圧はピークを示した後に、ゆるやかに低下していることに対応している。このため、平面視において、ＳＴＩ絶縁膜３がゲート電極ＧＥと重ならないようにすることが好ましく、ＳＴＩ絶縁膜３の端部（チャネル形成領域側の端部）を、ゲート電極ＧＥの端部（ドレイン用のｎ+型半導体領域ＤＲ側の端部）から０．３μｍ以上離すことが、より好ましい。すなわち、ＳＴＩ絶縁膜３の端部（チャネル形成領域側の端部）とゲート電極ＧＥの端部（ドレイン用のｎ+型半導体領域ＤＲ側の端部）との間の間隔（距離）Ｗ３を、０．３μｍ以上確保することが、より好ましい（すなわちＷ３≧０．３μｍ）。これにより、オン耐圧（オン時のドレイン耐圧）を、より的確に向上させることができる。
【０１８８】
従って、ゲート電極ＧＥは、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に配置されたＬＯＣＯＳ酸化膜２上に乗り上げているが、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に配置されたＳＴＩ絶縁膜３上には乗り上げていないようにすることが好ましい。更に、ゲート電極ＧＥの端部は、チャネル形成領域とドレイン用のｎ+型半導体領域ＤＲとの間に配置されたＳＴＩ絶縁膜３から、０．３μｍ以上離間されていれば、より好ましい。これにより、オン耐圧を、より的確に向上させることができる。従って、半導体装置の性能を、より向上させることができる。
【０１８９】
＜変形例について＞
図３６および図３７は、本実施の形態の変形例の半導体装置の要部断面図であり、図３６は、上記図１に相当する断面図であり、図３７は、上記図２に相当する断面図である。
【０１９０】
上記図１〜図４では、ＬＤＭＯＳＦＥＴがｎチャネル型である場合について説明したが、ＬＤＭＯＳＦＥＴはｐチャネル型であってもよく、図３７および図３８には、ＬＤＭＯＳＦＥＴがｐチャネル型である場合が示されている。
【０１９１】
具体的には、図３６および図３７に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰにｎ型ウエルＨＮＷが形成され、ｎ型ウエルＨＮＷ内に、ｎ型ウエルＨＮＷよりも高不純物濃度のｎ型ウエルＰＷ１と、ドレイン用のｐ-型半導体領域ＮＦ１、ｐ型半導体領域ＮＷ１およびｐ+型半導体領域ＤＲ１とが形成されている。そして、ｎ型ウエルＰＷ１内にソース用のｐ+型半導体領域ＳＲ１と給電用のｎ+型半導体領域ＰＲ１とが形成されている。
【０１９２】
ｎ型ウエルＰＷ１は、上記ｐ型ウエルＰＷの代わりに設けられたものであり、導電型が逆なこと以外は上記ｐ型ウエルＰＷと同様である。ドレイン用のｐ-型半導体領域ＮＦ１は、ドレイン用の上記ｎ-型半導体領域ＮＦの代わりに設けられたものであり、導電型が逆なこと以外は上記ｎ-型半導体領域ＮＦと同様である。ドレイン用のｐ型半導体領域ＮＷ１は、ドレイン用の上記ｎ型半導体領域ＮＷの代わりに設けられたものであり、導電型が逆なこと以外は上記ｎ型半導体領域ＮＷと同様である。ドレイン用のｐ+型半導体領域ＤＲ１は、ドレイン用の上記ｎ+型半導体領域ＤＲの代わりに設けられたものであり、導電型が逆なこと以外は上記ｎ+型半導体領域ＤＲと同様である。ソース用のｐ+型半導体領域ＳＲ１は、ソース用の上記ｎ+型半導体領域ＳＲの代わりに設けられたものであり、導電型が逆なこと以外は上記ｎ+型半導体領域ＳＲと同様である。ｎ型ウエルＰＷ１への給電用のｎ+型半導体領域ＰＲ１は、上記ｐ型ウエルＰＷへの給電用の上記ｐ+型半導体領域ＰＲの代わりに設けられたものであり、導電型が逆なこと以外は上記ｐ+型半導体領域ＰＲと同様である。
【０１９３】
図３６および図３７の変形例の半導体装置の他の構成は、上記図１〜図４の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。従って、上記図１〜図４の半導体装置と同様に、図３６および図３７の変形例の半導体装置も、ゲート絶縁膜用の絶縁膜ＧＩ、ゲート電極ＧＥ、ＬＯＣＯＳ酸化膜２、ＳＴＩ絶縁膜３、サイドウォールスペーサＳＷ、絶縁膜ＩＬ３、コンタクトホールＣＴ、プラグＰＧ（ＰＧＤ，ＰＧＫ，ＰＧＧ，ＰＧＳ）、および配線Ｍ１（Ｍ１Ｄ，Ｍ１Ｇ，Ｍ１Ｓ）を有している。これらの構成は、図３６および図３７の変形例の半導体装置も、上記図１〜図４の半導体装置と同様である。
【０１９４】
図３７および図３８のようにＬＤＭＯＳＦＥＴがｐチャネル型の場合であっても、上記図１〜図４のようにＬＤＭＯＳＦＥＴがｎチャネル型の場合とほぼ同様の効果を得ることができる。
【０１９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１９６】
２，１０２  ＬＯＣＯＳ酸化膜
３，３ａ，１０３  ＳＴＩ絶縁膜
４  素子分離領域
５  ＤＴＩ構造
６  単位セル
６ａ  単位ＬＤＭＯＳＦＥＴ
ＣＴ  コンタクトホール
ＣＴＳ  ソース用コンタクトホール
ＣＴＤ  ドレイン用コンタクトホール
ＤＲ  ｎ+型半導体領域
ＤＲ１  ｐ+型半導体領域
ＥＰ  エピタキシャル層
ＥＰ１  ｐ-型エピタキシャル層
ＥＸ１，ＥＸ２  ｎ-型半導体領域
ＧＥ  ゲート電極
ＧＩ  絶縁膜
ＨＮＷ  ｎ型ウエル
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８  絶縁膜
ＩＬ９  樹脂膜
ＫＧ  空隙
Ｌ１，Ｌ２  寸法
Ｍ１，Ｍ２，Ｍ３，Ｍ４  配線
Ｍ１Ｄ  ドレイン用配線
Ｍ１Ｇ  ゲート用配線
Ｍ１Ｓ  ソース用配線
ＭＥ  金属膜
ＮＢ  埋込層
ＮＦ  ｎ-型半導体領域
ＮＦ１  ｐ-型半導体領域
ＮＷ  ｎ型半導体領域
ＮＷ１  ｐ型半導体領域
ＯＰ１，ＯＰ２  開口部
ＰＧ，ＰＧ２，ＰＧ３，ＰＧ４  プラグ
ＰＧＤ  ドレイン用プラグ
ＰＧＧ  ゲート用プラグ
ＰＧＫ  給電用プラグ
ＰＧＳ  ソース用プラグ
ＰＲ  ｐ+型半導体領域
ＰＲ１  ｎ+型半導体領域
ＰＳ１，ＰＳ２  シリコン膜
ＰＷ  ｐ型ウエル
ＰＷ１  ｎ型ウエル
Ｒ１  比
ＲＰ１，ＲＰ２  フォトレジスト層
ＳＢ  基板本体
ＳＬ  金属シリサイド層
ＳＮ  窒化シリコン膜
ＳＲ  ｎ+型半導体領域
ＳＲ１  ｐ+型半導体領域
ＳＵＢ  半導体基板
ＳＷ  サイドウォールスペーサ
ＴＢ１，ＴＢ１ａ，ＴＢ１ｂ，ＴＢ２，ＴＢ４，ＴＢ５  下面端部
ＴＢ３，ＴＢ６  上面端部
ＴＲ１，ＴＲ２  溝
Ｗ１  幅
Ｗ２  距離
Ｗ３  間隔
【図１】
2015167167.tif 000003
【図２】
2015167167.tif 000004
【図３】
2015167167.tif 000005
【図４】
2015167167.tif 000006
【図５】
2015167167.tif 000007
【図６】
2015167167.tif 000008
【図７】
2015167167.tif 000009
【図８】
2015167167.tif 000010
【図９】
2015167167.tif 000011
【図１０】
2015167167.tif 000012
【図１１】
2015167167.tif 000013
【図１２】
2015167167.tif 000014
【図１３】
2015167167.tif 000015
【図１４】
2015167167.tif 000016
【図１５】
2015167167.tif 000017
【図１６】
2015167167.tif 000018
【図１７】
2015167167.tif 000019
【図１８】
2015167167.tif 000020
【図１９】
2015167167.tif 000021
【図２０】
2015167167.tif 000022
【図２１】
2015167167.tif 000023
【図２２】
2015167167.tif 000024
【図２３】
2015167167.tif 000025
【図２４】
2015167167.tif 000026
【図２５】
2015167167.tif 000027
【図２６】
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【図２７】
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【図２８】
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【図２９】
2015167167.tif 000031
【図３０】
2015167167.tif 000032
【図３１】
2015167167.tif 000033
【図３２】
2015167167.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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