(57)【要約】  【課題】バリア層を半導体層とソース・ドレイン電極の間に挿入することで、トランジスタ特性に優れた薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。  【解決手段】ソース電極７及びドレイン電極８と、半導体層５と、前記ソース電極及び前記ドレイン電極と前記半導体層との間に設けられたバリア層６と、前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極３と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層４とを有する薄膜トランジスタ１により、上記課題が達成される。【選択図】図１
2015103677.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極と、
半導体層と、
前記ソース電極及び前記ドレイン電極と前記半導体層との間に設けられ、アルミニウム元素及びタンタル元素からなる群から選択された少なくとも一を含む金属酸化物からなるバリア層と、
前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、
前記ゲート電極と前記半導体層との間に設けられた絶縁体層と
を有する薄膜トランジスタ。
【請求項２】
前記金属酸化物が酸化アルミニウムからなる、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記金属酸化物が酸化タンタルからなる、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記バリア層の厚さが、０．６ｎｍ以上２ｎｍ以下である、請求項１から３の何れかに記載の薄膜トランジスタ。
【請求項５】
前記半導体層はインジウムを含む金属酸化物半導体からなる、請求項１から４の何れかに記載の薄膜トランジスタ。
【請求項６】
前記半導体層が１０℃以上４００℃以下で形成される、
請求項１から５の何れかに記載の薄膜トランジスタの製造方法。
【請求項７】
前記半導体層が１０℃以上２００℃以下で形成される、請求項６に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、アクティブマトリクス駆動方式を採用する液晶ディスプレイや有機エレクトロルミネッセンス（Electro Luminescence（ＥＬ））ディスプレイのスイッチング素子として数多く利用されている。
【０００３】
ＴＦＴとしては、半導体層（チャネル層）にアモルファスシリコンやポリシリコンを用いたものが知られている。近年では、種々の特性向上を図るため、半導体層にＩｎ（インジウム）−Ｚｎ（亜鉛）−Ｏ（ＩＺＯ）系、Ｉｎ−Ｇａ（ガリウム）−Ｚｎ−Ｏ（ＩＧＺＯ）系、あるいはＳｎ（錫）−Ｚｎ−Ｏ（ＳＺＯ）系の金属酸化物を用いたＴＦＴが検討されている（例えば、特許文献１参照）。
【０００４】
このような薄膜トランジスタはｎ型伝導であり、アモルファスシリコンやポリシリコンよりも高いチャネル移動度を示すことから、高精細なディスプレイや大画面のディスプレイのスイッチング素子として好適に用いることができる。ｎ型伝導のメカニズムは諸説あるが、主に、酸化インジウム構造への酸素脱離により酸素欠損が導入され、その結果、電荷を生成して半導体層として働くと言われている。また、金属酸化物を形成材料とする半導体層は、原理上ｐ型伝導を示さないためにｏｆｆ電流がきわめて小さくなることから、薄膜トランジスタを用いると消費電力を低減できるという利点を有する。
【０００５】
しかしながら、上記の金属酸化物の半導体層は、酸素欠損に応じてキャリア密度、移動度及び抵抗の電気特性が大きく変わり、余剰な欠陥に伴って浅い準位が生成するとしきい値電圧が低電圧側へシフトしてノーマリオンの状態になる問題があった。欠陥がさらに増大すると、半導体特性は消滅して導体特性へと移行する。また、金属酸化物の半導体とソース・ドレイン電極の接触抵抗が高くなると、トランジスタ特性のサブシュレッショルドスイングが大きくなる問題もあった。
【０００６】
これらを解決するために、特許文献２には、ソース・ドレイン電極と接する金属酸化物層として半導体領域と同じ組成で抵抗が半導体層より小さな抵抗の金属酸化物層を設けることで、金属酸化物の半導体層とソース・ドレイン電極との良好な電気的接続が確保されることが開示されている。また、金属酸化物の半導体膜の上へ金属膜を形成した状態で、不活性ガス雰囲気下で加熱処理することにより、金属酸化物の半導体層へ金属膜の元素が拡散して、半導体チャネル領域より抵抗が小さな低抵抗領域を形成することが開示されている（特許文献３）。さらに、ソース・ドレイン領域の金属酸化物の半導体層の低抵抗化を図るために、種々の元素をドーパントとして導入することで低抵抗な領域を形成できることが開示されている（特許文献４、特許文献５）。しかしながら、上記のいずれの場合にも、金属酸化物の半導体層の抵抗を半導体チャネル領域に比べて小さくするために、低酸素濃度で作製を行うという方法によって金属酸化物の酸素量を減らして電荷の基となる酸素欠陥を生成したり、別の元素をドーパントとして導入したりと、プロセスが複雑になる問題点を含んでいる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、このような事情に鑑みてなされたものであって、ソース・ドレイン電極と金属酸化物の半導体層の間にアルミニウム元素及び／またはタンタル元素を含む金属酸化物のバリア層を挿入することで、接触抵抗が低減できて高い飽和移動度及び小さなサブスレッショルド電圧の高性能なトランジスタ特性を有する薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面によれば、ソース電極及びドレイン電極と、半導体層と、前記ソース電極及び前記ドレイン電極と前記半導体層との間に設けられ、アルミニウム元素及びタンタル元素からなる群から選択された少なくとも一を含む金属酸化物からなるバリア層と、前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを有する薄膜トランジスタが与えられる。
ここで、前記金属酸化物が酸化アルミニウムからなってよい。
また、前記金属酸化物が酸化タンタルからなってよい。
また、前記バリア層の厚さが、０．６ｎｍ以上２ｎｍ以下であってよい。
また、前記半導体層はインジウムを含む金属酸化物半導体からなってよい。
本発明の他の側面によれば、前記半導体層が１０℃以上４００℃以下で形成される、
上記何れかの薄膜トランジスタの製造方法が与えられる。
ここで、前記半導体層が１０℃以上２００℃以下で形成されてよい。
【発明の効果】
【０００９】
本発明によれば、ソース電極とドレイン電極と半導体層の間にアルミニウム元素及び／またはタンタル元素を含む金属酸化物のバリア層を設けることで、接触抵抗が低減できて高い飽和移動度及び小さなサブスレッショルド電圧の高性能なトランジスタ特性を有する薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る薄膜トランジスタの概略断面図。
【図２】本発明の実施例の薄膜トランジスタの概略断面図。
【図３】実施例のｐ＋＋-Ｓｉ／ＳｉＯ２／Ｉｎ-Ｗ-Ｏ／ＡｌＯｘバリア層／Ａｕソース・ドレイン電極の薄膜トランジスタのＩｄ−Ｖｇの結果を示す図。
【図４】実施例のＡｌＯｘバリア層の膜厚と飽和移動度との関係を示す図。
【図５】実施例のＡｌＯｘバリア層の膜厚とＩｎ-Ｗ-Ｏ半導体層との接触抵抗との関係を示す図。
【図６】実施例のＴａＯｘバリア層の膜厚と飽和移動度との関係を示す図。
【図７】実施例のＴａＯｘバリア層の膜厚とＩｎ-Ｗ-Ｏ半導体層との接触抵抗との関係を示す図。
【発明を実施するための形態】
【００１１】
本発明は、ソース電極とドレイン電極と半導体層の間にアルミニウム元素及び／またはタンタル元素を含む金属酸化物のバリア層を設けることによって接触抵抗が低減できることを利用して、高性能なトランジスタ特性を有する薄膜トランジスタを得るものである。すなわち、半導体層とソース・ドレイン電極間の接触抵抗を低減できる金属酸化物材料をバリア層として利用する。
【００１２】
しかしながら、一方では、バリア層の材料の選択に当たっては、接触抵抗を小さくできても、半導体層との望まない反応によってトランジスタ特性が不十分となる恐れがあった。実際に、本願発明者がバリア層として酸化ハフニウム材料を用いたところ、接触抵抗は３０Ω・ｃｍと小さくできたが、飽和移動度も1ｃｍ２／Ｖｓと非常に小さな値となった。
【００１３】
本願発明者がさらに研究を進めた結果、酸化アルミニウム膜または酸化タンタル膜をバリア層として利用すると、接触抵抗がバリア層なしの場合に比べて２桁程度小さくなり、しかも飽和移動度がバリア層なしの５ｃｍ２／Ｖｓ以下に比べて１５ｃｍ２／Ｖｓ以上と改善されることを見出した。また、酸化アルミニウム膜及び酸化タンタル膜の厚みが０．６ｎｍ以上２ｎｍ以下であれば、高い飽和移動を得られる事も見出した。接触抵抗が高くなるのはソース・ドレインの電極材料と半導体層との密着性が良好でないためである。半導体層にインジウム系酸化物を用いた場合、インジウム酸化物と酸化アルミニウムまたは酸化タンタル間でインジウム原子とアルミニウム原子またはタンタル原子の相互拡散による反応層を形成しやすいために密着性が向上して、結果として接触抵抗が低減できたと考えられる。
【００１４】
以下、図を参照しながら、本発明の実施形態に係る薄膜トランジスタ及び薄膜トランジスタの製造方法について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてある。
【００１５】
本実施形態の薄膜トランジスタは、ソース電極及びドレイン電極と、半導体層と、前記ソース電極及び前記ドレイン電極と前記半導体層との間に設けられてアルミニウム元素及び／またはタンタル元素を含む金属酸化物のバリア層と、前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを有する構造である。
【００１６】
また、本実施形態の薄膜トランジスタの製造方法は、上記薄膜トランジスタを製造するに当たって、前記半導体層を１０℃以上４００℃以下で形成する工程を有するものである。
【００１７】
図１は本実施形態に係る薄膜トランジスタ１の概略断面図である。基板２は、公知の材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板２の厚さは、設計に応じて適宜設定することができる。
【００１８】
薄膜トランジスタ１は、いわゆるボトムゲート型のトランジスタである。薄膜トランジスタ１は、基板２上に設けられたゲート電極３と、ゲート電極３を覆って設けられた絶縁体層４と、絶縁体層４の上面に設けられた半導体層５と、半導体層５の上面において半導体層５に接して設けられたソース電極７及びドレイン電極８で、半導体層５とソース電極７及びドレイン電極８の間にバリア層６を有している。ゲート電極３は、半導体層５のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。
【００１９】
何れの薄膜トランジスタにおいても、ゲート電極３、ソース電極７、ドレイン電極８は、通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide（ＩＴＯ））、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。他の材料としては、多量の不純物をドーピングすることによって抵抗を小さくしたシリコン（Ｓｉ）などの半導体でも良い。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。
【００２０】
ゲート電極３、ソース電極７、ドレイン電極８は、同じ材料で形成されたものであってもよく、異なる材料で形成されたものであってもよい。製造が容易となることから、ソース電極７とドレイン電極８とは同じ材料で形成されていることが好ましい。
【００２１】
半導体層５は、酸化インジウム（Ｉｎ２Ｏ３）へ種々の元素を添加したＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ（ＳＺＯ）系、Ｉｎ−Ｓｉ−Ｏ系、Ｉｎ−Ｔｉ−Ｏ系及びＩｎ−Ｗ−Ｏ系などの酸素欠損を導入して電子を生成する酸化物半導体を使用することができる。
【００２２】
薄膜トランジスタ１に対応した絶縁体層４は、酸化シリコンより誘電率の高い高誘電率材料でも良く、高誘電率材料としては例えば窒化シリコン、酸化アルミニウム、酸化ハフニウムシリケート、酸化ハフニウム、酸化チタン、酸化タンタルあるいは酸化ニオブの金属酸化物を使用すれば良い。また、上記の金属酸化物の複合材料であっても良い。
【００２３】
バリア層として例えば、酸化アルミニウムを使用すれば良い。また、アルミニウム元素を含む金属酸化物（他の金属元素を含んでよい）であっても良い。
【００２４】
また、バリア層として例えば酸化タンタルを使用することができる。また、タンタル元素を含む金属酸化物（この場合も他の金属弦を含んでよい）であっても良い。
【００２５】
また、酸化アルミニウムのバリア層の厚さが、０．６ｎｍ以上であることがより好ましい。これは、金属酸化物の半導体層とソース及びドレイン電極との接触を完全にするのに必要な膜厚である、一方、バリア層の膜厚を２ｎｍより大きくすると、バリア層の絶縁性が現れ始めて接触抵抗が大きくなる。後述する図５にＡｌＯｘバリア層の膜厚と接触抵抗の関係の実施例の結果を示した。
【００２６】
さらに、酸化タンタルの場合であっても、バリア層の厚さが、０．６ｎｍ以上であることがより好ましい。これは、金属酸化物の半導体層とソース及びドレイン電極との接触を完全にするのに必要な膜厚である、一方、バリア層の膜厚を２ｎｍより大きくすると、バリア層の絶縁性が現れ始めて接触抵抗が大きくなる。後述する図７にＴａＯｘバリア層の膜厚と接触抵抗の関係の実施例の結果を示した。
【００２７】
（薄膜トランジスタの製造方法）
次に、本実施形態の薄膜トランジスタ１の製造方法について説明する。本発明の製造方法は、バリア層を設けることを除いては、本質的には従来の薄膜トランジスタと変わるところはない。本実施形態の薄膜トランジスタのバリア層は、例えば物理蒸着法（または物理気相成長法）を用いることにより形成することが可能である。
【００２８】
ここで、物理蒸着法としては、蒸着法やスパッタ法が挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタ法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。
【００２９】
ここで、バリア層は、化学気相成長法を用いることにより形成することも可能である。特に、オングストロングオーダで膜厚を制御できる原子層堆積法が挙げられる。
【００３０】
さらには、下記の製造方法を用いて製造されたものが好ましい。下記の製造方法を用いると、より高品質な薄膜トランジスタを製造することができる。
【００３１】
本実施形態の薄膜トランジスタ１の製造方法においては、基板２の上に通常知られた方法でゲート電極３、絶縁体層４、半導体層５を形成した後に、バリア層６を形成する。本実施形態の製造方法では、バリア層６は、金属酸化物をターゲットに用いたＲＦスパッタリング法により製造される方法について説明する。
【００３２】
例えば、バリア層６としてＡｌＯｘ及びＴａＯｘ金属酸化物について、Ａｌ２Ｏ３及びＴａ２Ｏ５ターゲットを用いたＲＦスパッタリング法で形成するとよい。
【００３３】
以上、本実施形態の薄膜トランジスタの製造方法を説明した。
【００３４】
以上のような図１に例示したような本発明の薄膜トランジスタによれば、バリア層を半導体層とソース電極及びドレイン電極との間に形成することで、目的とする飽和移動度を高くすることができる。
【００３５】
また、以上のような構成の半導体装置によれば、目的とする高い飽和移動度を示す薄膜トランジスタを有し、高い信頼性を有するものとなる。
【００３６】
また、以上のような薄膜トランジスタの製造方法によれば、バリア層を半導体層とソース電極及びドレイン電極の間に用いることで、目的とする高い飽和移動度を示す薄膜トランジスタを容易に製造することができる。
【００３７】
なお、本実施形態においては、いわゆるボトムゲート型の薄膜トランジスタについて説明したが、本発明はいわゆるトップゲート型の薄膜トランジスタに適用することもできる。
【００３８】
また、本実施形態においては、いわゆるトップコンタクト型の薄膜トランジスタについて説明したが、本発明はいわゆるボトムコンタクト型の薄膜トランジスタに適用することもできる。
【００３９】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は斯かる例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【実施例】
【００４０】
以下に本発明を実施例により説明するが、本発明はこれらの実施例に限定されるものではない。
【００４１】
本実施例においては、図２に示す薄膜トランジスタを作製し、動作確認を行った。図に示す薄膜トランジスタは、図１に示した薄膜トランジスタ１と同様の構成になっており、図１の薄膜トランジスタ１が有するゲート電極３の代わりに、ｐ型不純物（例えば、ボロン（Ｂ））を多量にドープしたＳｉ層９を用いる構成となっている。
【００４２】
バリア層のトランジスタ特性への効果を評価するために、ＡｌＯｘバリア層あり／なしの２種類の薄膜トランジスタを作製した。
【００４３】
ＡｌＯｘバリア層ありの薄膜トランジスタの作製は次の手順で行った。ｐ型不純物（Ｂ）をドープしたＳｉ基板を用い、表面を酸化することで酸化シリコン（ＳｉＯ２）層４を２８０ｎｍ形成した後、酸化シリコン層４の表面に半導体層５として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｗ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３ｓｃｃｍ／Ｏ２ ０．５ｓｃｃｍ、真空度が０．０８Ｐａ、ＤＣスパッタリングパワーを５０Ｗで、Ｉｎ−Ｗ−Ｏ膜を１０ｎｍ形成した。次に、バリア層６として、ターゲット材としてＡｌ２Ｏ３を用いたＲＦスパッタリングで、成膜温度２５℃、Ａｒ ４ｓｃｃｍ、真空度が０．０８Ｐａ、ＲＦスパッタリングパワーを２５Ｗで、ＡｌＯｘ膜を１ｎｍ形成した。最後に、ソース電極７とドレイン電極８は、金（Ａｕ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極７とドレイン電極８との離間距離（ゲート長）は３５０μｍであり、対向している部分の長さが９４０μｍであった。
【００４４】
一方、ＡｌＯｘバリア層なしの薄膜トランジスタは、次の手順で作製した。ｐ型不純物（Ｂ）をドープしたＳｉ基板を用い、表面を酸化することで酸化シリコン層４を２８０ｎｍ形成した。次に、半導体層５として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｗ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３ｓｃｃｍ／Ｏ２ ０．５ｓｃｃｍ、真空度が０．０８Ｐａ、ＤＣスパッタリングパワーを５０Ｗで、Ｉｎ−Ｗ−Ｏ膜を１０ｎｍ形成した。最後に、ソース電極７とドレイン電極８は、金（Ａｕ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極７とドレイン電極８との離間距離（ゲート長）は３５０μｍであり、対向している部分の長さが９４０μｍであった。
【００４５】
このようにして作製したＡｌＯｘバリア層あり／なしの２種類の薄膜トランジスタの特性は、評価環境を２５℃、暗所、真空中として測定した。図３（ａ）及び（ｂ）に、ＡｌＯｘバリア層なしの場合及びＡｌＯｘバリア層ありの場合の薄膜トランジスタの伝達特性をそれぞれ示す。
【００４６】
ＡｌＯｘバリア層なしのＡｕソース電極とＩｎ−Ｗ−Ｏ半導体膜の接触抵抗値は１０００Ω・ｃｍであった。この薄膜トランジスタのＩｄ−Ｖｇカーブ（図３（ａ））は、ゲート電圧に対してドレイン電流が飽和しないことが分る。サブスレショルドスイング値は１．４Ｖ／ｄｅｃａｄｅであり、飽和移動度は４．３ｃｍ２／Ｖｓを示した。
【００４７】
一方、ＡｌＯｘバリア層ありのＡｕソース電極とＩｎ−Ｗ−Ｏ半導体膜の接触抵抗値は３００Ω・ｃｍとＡｌＯｘバリア層なしに比べて小さな値である。また、薄膜トランジスタのＩｄ−Ｖｇカーブ（図３（ｂ））は、ゲート電圧に対して急峻にドレイン電流が飽和して、サブスレショルドスイング値は０．２５Ｖ／ｄｅｃａｄｅ、飽和移動度は２０．７ｃｍ２／Ｖｓを示した。このトランジスタ特性の改善は、ＡｌＯｘバリア層の効果による。
【００４８】
また、上記のＡｌＯｘバリア層ありの薄膜トランジスタの構造において、ＡｌＯｘバリア層の代りに、Ｔａ２Ｏ５ターゲットを用いたＲＦスパッタリング法で、成膜温度２５℃、Ａｒ ２．５ｓｃｃｍ／Ｏ２ １．０ｓｃｃｍ、真空度が０．０８Ｐａ、ＲＦスパッタリングパワーを２５Ｗで、ＴａＯｘバリア層を１ｎｍ形成した場合、ＴａＯｘバリア層ありのＡｕソース電極とＩｎ−Ｗ−Ｏ半導体膜の接触抵抗値は３００Ω・ｃｍであり、飽和移動度は１８ｃｍ２／Ｖｓを示して、ＴａＯｘバリア層の効果が認められた。
【００４９】
ＡｌＯｘバリア層の膜厚の有効性を調べるために、ｐ型不純物（Ｂ）をドープしたＳｉ／ＳｉＯ２／Ｉｎ−Ｗ−Ｏ／ＡｌＯｘ／Ａｕソース・ドレイン電極構造の薄膜トランジスタを作製するに当たって、ＡｌＯｘバリア層の膜厚はスパッタリング時間を変えることで、０．１〜３．０ｎｍの範囲で調整した。図４に、ＡｌＯｘバリア層の膜厚と薄膜トランジスタの飽和移動度との関係を示す。ＡｌＯｘバリア層の膜厚が０．６ｎｍより薄い領域では、飽和移動度が５ｃｍ２／Ｖｓ程度と小さいが、膜厚が０．６ｎｍ以上２ｎｍ以下で約２０ｃｍ２／Ｖｓと大きな値になることがわかる。更に、膜厚が２ｎｍより大きくなると飽和移動度は急激に低下することがわかる。
【００５０】
同様に、ＡｌＯｘバリア層の膜厚とＡｕソース電極とＩｎ−Ｗ−Ｏ半導体膜の接触抵抗の関係を図５に示す。図４のＡｌＯｘバリア層の膜厚に対する飽和移動度の特性プロファイルと非常に類似しており、ＡｌＯｘバリア層の膜厚が０．６ｎｍより薄い領域では接触抵抗が約１００００Ω・ｃｍ前後と高いが、膜厚が０．６ｎｍ以上２ｎｍ以下で約３００Ω・ｃｍまで低下する。更に、膜厚が２ｎｍより大きくなると、また接触抵抗は高くなることがわかる。
【００５１】
また、ＴａＯｘバリア層の膜厚の有効性を調べるために、ｐ型不純物（Ｂ）をドープしたＳｉ／ＳｉＯ２／Ｉｎ−Ｗ−Ｏ／ＴａＯｘ／Ａｕソース・ドレイン電極構造の薄膜トランジスタを作製するに当たって、ＴａＯｘバリア層の膜厚はスパッタリング時間を変えることで、０．１〜３．０ｎｍの範囲で調整した。図６に、ＴａＯｘバリア層の膜厚と薄膜トランジスタの飽和移動度との関係を示す。ＴａＯｘバリア層の膜厚が０．６ｎｍより薄い領域では、飽和移動度が５ｃｍ２／Ｖｓ程度と小さいが、膜厚が０．６ｎｍ以上２ｎｍ以下で約１８ｃｍ２／Ｖｓと大きな値になることがわかる。更に、膜厚が２ｎｍより大きくなると飽和移動度は急激に低下することがわかる。
【００５２】
同様に、ＴａＯｘバリア層の膜厚とＡｕソース電極とＩｎ−Ｗ−Ｏ半導体膜の接触抵抗の関係を図７に示す。図６のＴａＯｘバリア層の膜厚に対する飽和移動度の特性プロファイルと非常に類似しており、ＴａＯｘバリア層の膜厚が０．６ｎｍより薄い領域では接触抵抗が約１００００Ω・ｃｍ前後と高いが、膜厚が０．６ｎｍ以上２ｎｍ以下で約３００Ω・ｃｍまで低下する。更に、膜厚が２ｎｍより大きくなると、また接触抵抗は高くなることがわかる。
【００５３】
上に示した本発明の各種の実施例の製造方法は発明を実施するための形態の項において説明したものと同様であるので、その全体をここで再説することは省略する。ただし、これまで説明したＡｌＯｘバリア層あるいはＴａＯｘバリア層を有する薄膜トランジスタの作製温度は、接触抵抗を小さくするバリア層の効果の観点から１０℃以上４００℃以下で形成されることが望ましい。特に、バリア層の構成元素であるＡｌ元素あるいはＴａ元素の半導体層への拡散の抑制を考慮すると１０℃以上２００℃以下で形成されることが望ましい。
【００５４】
以上の結果から、本発明の薄膜トランジスタの動作確認ができ、本発明の有用性が確かめられた。
【産業上の利用可能性】
【００５５】
以上説明したように、本発明によれば、極薄膜のバリア層を半導体層とソース・ドレイン電極の間に挿入することで高い飽和移動度を実現することができるので、薄膜トランジスタの性能向上に大いに貢献することが可能である。
【符号の説明】
【００５６】
１---薄膜トランジスタ
２---基板
３---ゲート電極
４---絶縁体層
５---半導体層
６---バリア層
７---ソース電極
８---ドレイン電極
９---ｐ型不純物（Ｂ）をドープしたＳｉ基板．
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特許第５１６８５９９号公報
【特許文献２】特開２０１３−１６５１０８号公報
【特許文献３】特開２０１３−１７５７１０号公報
【特許文献４】特開２０１１−２２８６２２号公報
【特許文献５】特開２０１３−１７５７１８号公報
【図１】
2015103677.tif 000003
【図２】
2015103677.tif 000004
【図３】
2015103677.tif 000005
【図４】
2015103677.tif 000006
【図５】
2015103677.tif 000007
【図６】
2015103677.tif 000008
【図７】
2015103677.tif 000009