(57)【要約】【課題】信号をある電源電位から第１の電源電位にレベル変換するにあたり第１の電源の低電圧化に対しても十分な動作マージを確保することができる装置の提供。            【解決手段】第１の節点と第２の節点との間に接続され、第１種別の厚さのゲート絶縁膜を有する第１のトランジスタと、第１の電位を与える第１の電源端子と、信号を出力する出力端子との間に接続され、前記第２の節点にゲートが接続され、第２種別の厚さのゲート絶縁膜を有する２のトランジスタと、前記出力端子と、第２の電位を与える第２の電源端子との間に接続され、ゲートが前記第１の節点に接続された、前記第１種別の厚さのゲート絶縁膜を有する第３のトランジスタと、を少なくとも含む回路を備える。【選択図】図１
2015225932.tif 000002
【特許請求の範囲】
【請求項１】
第１の節点と第２の節点との間に接続され、第１種別の厚さのゲート絶縁膜を有する第１のトランジスタと、
第１の電位を与える第１の電源端子と、信号を出力する出力端子との間に接続され、前記第２の節点にゲートが接続され、第２種別の厚さのゲート絶縁膜を有する第２のトランジスタと、
前記出力端子と、第２の電位を与える第２の電源端子との間に接続され、ゲートが前記第１の節点に接続された、前記第１種別の厚さのゲート絶縁膜を有する第３のトランジスタと、
を少なくとも含む回路を備えたことを特徴とする半導体装置。
【請求項２】
前記回路は、前記第１の電源端子と前記第２の節点との間に接続され、ゲートが前記出力端子に接続され、前記第２種別の厚さのゲート絶縁膜を有する第４のトランジスタをさらに備える、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタのゲートは、前記第１の電源端子に接続されている、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記回路は、第３の電位を与える第３の電源端子と前記第１の節点との間に接続され、前記第１種別の厚さのゲート絶縁膜を有する第５のトランジスタと、
前記第１の節点と前記第２の電源端子との間に接続され、前記第１種別の厚さのゲート絶縁膜を有する第６のトランジスタと、
をさらに備え、
前記第５及び第６のトランジスタのゲート同士は接続され、信号を入力する入力端子に接続されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の電位は接地電位であり、
前記第１、第３の電位はともに前記第２の電位よりも高い電位であり、前記第１の電位は、前記第３の電位よりも低電圧とされ、
前記回路は、前記入力端子から入力された、前記第３の電位と前記第２の電位で規定される振幅の信号を、前記第１の電位と前記第２の電位で規定される振幅の信号にレベル変換して前記出力端子から出力する、ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１種別の厚さのゲート絶縁膜は厚膜ゲート絶縁膜であり、
前記第２種別の厚さのゲート絶縁膜は薄膜ゲート絶縁膜である、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１及び第３のトランジスタが第１導電型であり、
前記第２のトランジスタが第２導電型であり、
少なくとも前記第２のトランジスタは、低電圧化された閾値を有する、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第４のトランジスタが第２導電型である、ことを特徴とする請求項２記載の半導体装置。
【請求項９】
前記第５のトランジスタが第２導電型であり、
前記第６のトランジスタが第１導電型である、ことを特徴とする請求項４記載の半導体装置。
【請求項１０】
前記回路を備えた半導体記憶装置を含む、請求項１乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にレベル変換に好適な半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、低消費電力化のために電源電圧は低電圧化の傾向にある。例えばＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）の低電圧化・低消費電力化の規格を定めたＬＰＤＤＲ（Low Power DDR）についてみると、駆動電源電圧（ＶＤＤ２）は、例えばモバイル向けのＳＤＲＡＭに対応するＬＰＤＤＲ３では１．２Ｖであるが、次世代のモバイル向けのＬＰＤＤＲ４では１．１Ｖとされている。そして、この駆動電圧の低電圧化の傾向は、今後も続くものと思料される。一方、メモリセルアレイの駆動電圧（ＶＤＤ１）は１．８Ｖとされている。メモリセルアレイの駆動電圧（ＶＤＤ１）は、セルアレイの微細化に伴うアレイの動作マージンの低下を補償するために、今後も低電圧化されないものと思料される。
【０００３】
電源電圧ＶＤＤ２の低電圧化の傾向により、メモリセルアレイの電源電圧ＶＤＤ１の振幅の信号を駆動電圧ＶＤＤ２の振幅にレベル変換するレベル変換回路の動作マージンが低下する傾向にある。例えば、レベル変換回路において、低電圧化した電源電圧ＶＤＤ２の下限側のマージンが無くなり、電源変動等やトランジスタの閾値電圧のばらつき等により、動作不能あるいは動作不良等となる可能性が生じる。
【０００４】
特許文献１には、図５に示すような構成の高耐圧型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）受信回路が開示されている。図５は、特許文献１のＦｉｇ．３に基づく図である。図５を参照すると、ＮＦＥＴ（Nch Field Effect Transistor）Ｍ１９のゲートはチップ電源ＶＤＤに接続されている。このため、ＮＦＥＴ  Ｍ１９のドレインノードＮ２０は最大ＶＤＤ−Ｖｔｈ（ＶｔｈはＮＦＥＴ  Ｍ１９の閾値電圧）とされ、受信回路（receiver）のパッド（ＰＡＤ）に高電圧が印加された場合に、ＮＦＥＴ  Ｍ１９は、内部回路（internal circuitry）を過電圧から保護するシールドデバイスとして機能する。ＰＦＥＴ  Ｍ２２は、ノードＮ２０をＶＤＤ−ＶｔｈからＶＤＤにブーストするプルアップトランジスタとして機能する。すなわち、パッド（ＰＡＤ）がハイ（Ｈｉｇｈ）レベルのとき、ノードＮ２１はロー（Ｌｏｗ）レベルとなり、ＰＦＥＴ  Ｍ２２が導通し、ノードＮ２０をチップ電源ＶＤＤ側にプルアップする。
【０００５】
また、特許文献２には、図６に示すような、信号受信回路が開示されている。図６は、特許文献２の図５の一部の構成を示す図である。図６を参照すると、データバスＤＢと信号受信回路の入力端（ノード）ａとの間に挿入され、データバスが電源電圧−ＮＭＯＳトランジスタの閾値電圧Ｖｔｈに達すると非導通となるスイッチトランジスタＭ０と、信号受信回路の入力端ａを電源ＶＰＥＲＩに駆動するアシストトランジスタＭ２２と、を備え、スイッチトランジスタＭ０及びアシストトランジスタＭ２２によって信号受信回路の受信動作を補助し、転送速度を低下させることなく、転送される信号の振幅を低減することを可能としている。制御信号ＷＥ０がＨｉｇｈレベルのとき、アシストトランジスタＭ２２が導通し、ノードａを電源電圧ＶＰＥＲＩに駆動し、インバータＩＮＶが活性化され、ラッチＬＡＴは非活性化され、制御信号ＷＥ０がＬｏｗレベルのとき、アシストトランジスタＭ２２は非導通となり、インバータＩＮＶが非活性化され、ラッチＬＡＴが活性化される。ラッチＬＡＴは、制御信号ＷＥ０がＬｏｗレベルとなる直前のインバータＩＮＶの出力をラッチする。
【０００６】
次に、本発明が適用される半導体装置の関連技術について特許文献３の開示に基づき、その概略を説明する。図７は、特許文献３の図１の記載に対応する図である。図７を参照すると、この半導体装置（ＳＤＲＡＭ）１０において、クロック入力回路２１は、相補の外部クロックＣＫ、ＣＫＢを入力し内部クロック信号ＰＣＬＫＲ、ＰＣＬＫＦを生成する。タイミング発生回路２２は、内部クロック信号ＰＣＬＫＲ、ＰＣＬＫＦを入力し内部クロックＩＣＬＫを生成する。分周回路２３は、内部クロック信号ＰＣＬＫＲ、ＰＣＬＫＦを入力し例えば８相の分周クロック信号ＣＬＫ０〜ＣＬＫ７を生成する。逓倍回路２４は、８相の分周クロック信号ＣＬＫ０〜ＣＬＫ７を逓倍し外部クロック信号ＣＫの周波数と同一の内部クロック信号ＣＬＫＤＱを生成する。遅延調整回路１００は、記憶回路２５の情報ＣＯＤＥに基づきＣＬＫＤＱの遅延を調整する。コマンドアドレス入力回路３１は、端子１２ａ（コマンド・アドレス端子ＣＡ０〜ＣＡ９）、１２ｂ（チップセレクト端子ＣＳ）、１２ｃ（クロックイネーブル端子ＣＫＥ）の信号を入力する。コマンドデコーダ３２は、コマンドアドレス入力回路３１で入力したコマンドＣＭＤをデコードする。アドレスラッチ回路４２はコマンドアドレス入力回路３１で入力したアドレスＡＤＤをラッチする。モードレジスタ５４は、コマンドデコーダ３２とアドレスラッチ回路４２の出力を受け、各種モードや設定パラメータを記憶する。
【０００７】
ロウ系制御回路５１とカラム系制御回路５２は、コマンドデコーダ３２、アドレスラッチ回路４２の出力（ロウアドレス、カラムアドレス）を受ける。ロウデコーダ６１は、ロウ系制御回路５１からのロウアドレスをデコードしメモリセルアレイ７０のワード線ＷＬを選択する。カラムデコーダ６２は、カラム系制御回路５２からのカラムアドレスをデコードしセンス回路６３に含まれるいずれかのセンスアンプＳＡを選択する。メモリセルアレイ７０は、複数のワード線ＷＬと複数のビット線ＢＬを備え、ワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣを備えている。データアンプ６４は、センス回路６３によって増幅されたリードデータをさらに増幅し、これをデータ入出力回路８１に供給し、ライト動作時においては、データ入出力回路８１から供給されるライトデータを増幅する。データ入出力回路８１、ＤＱ端子１４からのデータを入力するデータ入力回路８１Ｗ、ＤＱ端子１４にデータを出力するデータ出力回路８１Ｒを備える。リードライト制御回路５３は、データアンプ６４及びデータ入出力回路８１の動作を制御する。ストローブ回路８２は、リード動作時には、リードデータＤＱに同期して外部データストローブ信号ＤＱＳ、ＤＱＳＢの出力を行い、ライト動作時には、外部データストローブ信号ＤＱＳ、ＤＱＳＢに基づいて内部データストローブ信号ＩＤＱＳ、ＩＤＱＳＢの生成を行う。測定回路２００は、モードレジスタ５４からのＴＥＳＴの活性化時に、クロック端子１１ａ、１１ｂに外部クロック信号ＣＫ、ＣＫＢが入力された後、内部クロック信号ＣＬＫＤＱａの対応するアクティブエッジがデータ入出力回路８１に到達するまでの伝搬時間をモニタする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５６４６８０９号明細書
【特許文献２】特開２０１１−０９１７０８号公報
【特許文献３】特開２０１３−１３１２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下にレベルシフト回路の関連技術の問題点を分析する。
【００１０】
ＣＭＯＳインバータ等を含むレベル変換回路において、耐圧保護のため、ゲート絶縁膜の膜厚を厚くした膜厚トランジスタが用いられる。また電源ＶＤＤ２の低電圧化に対応させて低閾値電圧としている。なお、ＶＤＤ１系のＣＭＯＳインバータとＶＤＤ２系のＣＭＯＳインバータを２段カスケード接続し、ＣＭＯＳインバータを厚膜トランジスタで構成した構成の一例は、比較例として図４を参照して後に説明される。
【００１１】
ＭＯＳトランジスタのゲート酸化膜が厚くなると、その閾値電圧を下げることが難しくなることが知られている。電源ＶＤＤ２の低電圧化に伴い、ＶＤＤ２系の厚膜ＰＭＯＳトランジスタのゲートに印加されるＬｏｗ電位と電源電位ＶＤＤ２との差が小さくなる傾向にあり、その差が厚膜ＰＭＯＳトランジスタの閾値電圧の絶対値以下の場合、レベル変換回路自体が動作しなくなる。すなわち、低電位側の動作マージンの確保が困難となり、例えば、電源変動や、厚膜ＰＭＯＳトランジスタの閾値のわずかなばらつき等によって、レベル変換回路の動作不能あるいは動作不良となる。
【００１２】
なお、特許文献１、２等に記載の発明は、パッド（ＰＡＤ）への高電圧印加時に内部回路を保護するための構成（Ｍ１９、Ｍ０）を備えたものであり、ＶＤＤ２系のＣＭＯＳインバータにＨｉｇｈレベルが印加される時に有効に作用する発明であるが、Ｌｏｗレベル印加時の問題点（低電圧化に伴うレベル変換回路の動作マージンの低下等により動作不能となる等）の解決に向けられた発明ではない。
【課題を解決するための手段】
【００１３】
本発明の一つの側面(aspect)によれば、第１の節点と第２の節点との間に接続され、第１種別の厚さのゲート絶縁膜を有する第１のトランジスタと、第１の電位を与える第１の電源端子と、信号を出力する出力端子との間に接続され、前記第２の節点にゲートが接続され、第２種別の厚さのゲート絶縁膜を有する第２のトランジスタと、前記出力端子と、第２の電位を与える第２の電源端子との間に接続され、ゲートが前記第１の節点に接続された、前記第１種別の厚さのゲート絶縁膜を有する第３のトランジスタと、を少なくとも含む回路を備えた半導体装置が提供される。
【発明の効果】
【００１４】
本発明によれば、信号をある電源電位から第１の電源電位にレベル変換するにあたり第１の電源の低電圧化に対しても十分な動作マージを確保することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態のレベル変換回路の構成を例示する図である。
【図２】図１と、比較例（図４）のレベル変換回路の動作波形を例示する図である。
【図３】本発明の一実施形態の半導体装置の構成を例示する図である。
【図４】比較例のレベル変換回路の一例を例示する図である。
【図５】特許文献１のＦｉｇ．３に基づく図である。
【図６】特許文献２の図５に基づく図である。
【図７】特許文献３の図１に基づく図である。
【発明を実施するための形態】
【００１６】
以下では、まず本発明の概要としてその一態様（mode）を説明し、つづいて実施形態について説明する。
【００１７】
本発明の一形態によれば、半導体装置に含まれるレベル変換回路（１）は、第１の節点（図１のＮ１）と第２の節点（図１のＮ２）との間に接続され、第１種別の膜厚のゲート絶縁膜を有する第１のトランジスタ（図１のＭ５）と、第１の電源（図１のＶＤＤ２）と、信号を出力する出力端子（ＯＵＴ）との間に接続され、前記第２の節点（Ｎ２）にゲートが接続され、第２種別の膜厚のゲート絶縁膜を有する第２のトランジスタ（例えば図１のＭ４）と、前記出力端子（ＯＵＴ）と、第２の電源（ＶＳＳ）との間に接続され、ゲートが前記第１の節点（Ｎ１）に接続された、前記第１種別の膜厚のゲート絶縁膜を有する第３のトランジスタ（図１のＭ３）を備えている。
【００１８】
本発明の一形態によれば、レベル変換回路（１）は、前記第１の電源（ＶＤＤ２）と前記第２の節点（Ｎ２）との間に接続され、ゲートが前記出力端子（ＯＵＴ）に接続され、前記第２種別の膜厚のゲート絶縁膜を有する第４のトランジスタ（Ｍ６）をさらに備えている。
【００１９】
本発明の一形態によれば、前記第１のトランジスタ（Ｍ５）のゲートは、前記第１の電源（ＶＤＤ２）に接続されている。
【００２０】
本発明の一形態によれば、レベル変換回路（１）は、第３の電源（ＶＤＤ１）と前記第１の節点（Ｎ１）との間に接続され、前記第１種別の膜厚のゲート絶縁膜を有する第５のトランジスタ（Ｍ２）と、前記第１の節点（Ｎ１）と前記第２の電源（ＶＳＳ）との間に接続され、前記第１種別の膜厚のゲート絶縁膜を有する第６のトランジスタ（Ｍ１）と、をさらに備え、前記第５及び第６のトランジスタのゲート同士は接続され、信号を入力する入力端子（ＩＮ）に接続されている。
【００２１】
本発明の一形態によれば、前記第２の電源の電位は接地電位（ＶＳＳ）であり、前記第１の電源（ＶＤＤ２）、第３の電源（ＶＤＤ１）の電位は前記第２の電源の電位よりも高い電位であり、前記第１の電源は、前記第３の電源よりも低電圧（ＶＤＤ２＜ＶＤＤ１）とされる。
【００２２】
本発明の一形態によれば、前記第１種別の膜厚のゲート絶縁膜は、厚膜ゲート絶縁膜、
前記第２種別の膜厚のゲート絶縁膜は、薄膜ゲート絶縁膜である。前記第１及び第３のトランジスタが第１導電型（例えばＮ型）であり、前記第２のトランジスタが第２導電型（例えばＰ型）であり、少なくとも前記第２のトランジスタ（Ｍ４）は、低電圧の閾値を有する。上記構成の本発明によれば、信号のハイレベル側を第３電源から第１の電源の電位にレベル変換するレベル変換回路において、第１の電源の低電圧化に対して、十分な動作マージを確保することができる。以下、図面を参照して、実施形態に即して詳細に説明する。
【００２３】
＜実施形態＞
図１は、本発明の一実施形態のレベル変換回路の構成を例示する図である。図１を参照すると、レベル変換回路１は、第１の高電位側電源（電源端子、電源線）ＶＤＤ１にソース端子が接続されたＰＭＯＳトランジスタＭ２と、低電位側電源（接地端子、接地線）ＶＳＳにソース端子が接続されたＮＭＯＳトランジスタＭ１と、を備えている。ＰＭＯＳトランジスタＭ２のゲート端子とＮＭＯＳトランジスタＭ１のゲート端子は入力端子（パッド）に共通接続されている。また、ＰＭＯＳトランジスタＭ２のドレイン端子とＮＭＯＳトランジスタＭ１のドレイン端子はノードＮ１（第１節点）に共通接続されている。ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は、例えば耐圧を考慮して、ともに、厚膜のゲート絶縁膜を有する厚膜トランジスタからなる。
【００２４】
レベル変換回路１は、ノードＮ１（第１節点）にソース端子が接続され、第２の高電位側電源ＶＤＤ２にゲート端子が接続され、ノードＮ２（第２節点）にドレイン端子が接続され、ゲート絶縁膜が厚膜のＮＭＯＳトランジスタＭ５をさらに備えている。ＮＭＯＳトランジスタＭ５の閾値は、低閾値電圧としてもよい。第２の高電位側電源ＶＤＤ２と第１の高電位側電源ＶＤＤ１の電源電圧は、ＶＤＤ２＜ＶＤＤ１である。
【００２５】
レベル変換回路１は、第２の高電位側電源（電源端子、電源線）ＶＤＤ２にソース端子が接続され、ゲート絶縁膜が薄膜のＰＭＯＳトランジスタＭ４と、低電位側電源ＶＳＳにソース端子が接続され、ゲート絶縁膜が厚膜のＮＭＯＳトランジスタＭ３と、をさらに備えている。ＰＭＯＳトランジスタＭ４のドレイン端子とＮＭＯＳトランジスタＭ３のドレイン端子は出力端子ＯＵＴに共通接続されている。ＰＭＯＳトランジスタＭ４のゲート端子はノードＮ２に接続されている。ＮＭＯＳトランジスタＭ３のゲート端子はノードＮ１に接続されている。薄膜ＰＭＯＳトランジスタＭ４は、低閾値電圧のトランジスタである。
【００２６】
さらに、レベル変換回路１は、第２の高電位側電源ＶＤＤ２にソース端子が接続され、ノードＮ２にドレイン端子が接続され、出力端子ＯＵＴにゲート端子が接続され、ゲート絶縁膜が薄膜のＰＭＯＳトランジスタＭ６を備えている。
【００２７】
なお、図１において、ＭＯＳトランジスタの表記として、ゲートと反対側に小さな丸印を付したもの（例えばＭ４、Ｍ５）は、低閾値電圧であることを表しており、ゲート端子（ゲート電極）を表す線に対向する太線は厚膜ゲート絶縁膜を表している（例えばＭ１、Ｍ２、Ｍ３、Ｍ５）。
【００２８】
図１において、ＮＭＯＳトランジスタＭ１、Ｍ３、Ｍ５とＰＭＯＳトランジスタＭ２はいずれもゲート絶縁膜が厚膜（第１種別の厚さ）のトランジスタであるが、これらのトランジスタのゲート絶縁膜の膜厚ｔｏｘは互いに同一であってもよいし、異なっていてもよい。また、ＰＭＯＳトランジスタＭ４、Ｍ６はいずれもゲート絶縁膜が薄膜（第２種別の厚さ）のトランジスタであるが、ＰＭＯＳトランジスタＭ４、Ｍ６のゲート絶縁膜の膜厚ｔｏｘは同一であってもよいし、異なっていてもよい。また、薄膜のＰＭＯＳトランジスタＭ４、Ｍ６のゲート絶縁膜は、厚膜ＰＭＯＳトランジスタＭ２のゲート絶縁膜の膜厚との比較において、その膜厚が薄く形成されていればよく、特段に薄いあるいは極薄であることは要しない（意味していない）。
【００２９】
次に、図１に示したレベル変換回路の動作を説明する。端子ＩＮの信号がＬｏｗレベルからＨｉｇｈレベル（＝ＶＤＤ１）に変化すると、それまで非導通（オフ）状態のＮＭＯＳトランジスタＭ１が導通（オン）し、一方、それまでオン状態（導通状態）であったＰＭＯＳトランジスタＭ２は非導通となり（オフし）、ノードＮ１は、低電位側電源電圧（接地電位）ＶＳＳとなり、ＮＭＯＳトランジスタＭ３はオン状態からオフに切り替わる。ノードＮ１が接地電位ＶＳＳとなると、ゲートに電源ＶＤＤ２が印加されたＮＭＯＳトランジスタＭ５は、ゲート・ソース間電圧がＶＤＤ２となり、閾値電圧を超えるため、オンし、ノードＮ２（ＰＭＯＳトランジスタＭ４のゲートノード）の電荷を引き抜く。このとき、出力端子（ＯＵＴ）がＨｉｇｈ電位に立ち上がるまでの間、すなわち、ＰＭＯＳトランジスタＭ６がオフするまでの間、ノードＮ２はＰＭＯＳトランジスタＭ６を介して電源ＶＤＤ２側にプルアップされるが（すなわち、ノードＮ２は電源ＶＤＤ２から充電されるが）、電源ＶＤＤ２に接続するＰＭＯＳトランジスタＭ６と、ＮＭＯＳトランジスタＭ５（及び、ＮＭＯＳトランジスタＭ１）等のβレシオ（βはＭＯＳトランジスタの利得係数）の調整等により、ノードＮ２の電荷を引き抜き、ノードＮ２をＬｏｗレベルに設定することが可能である。
【００３０】
そして、ノードＮ２がＬｏｗレベルとなると、ＰＭＯＳトランジスタＭ４が導通し、出力端子（ＯＵＴ）は、電源電圧ＶＤＤ２に立ち上がる。この結果、ＰＭＯＳトランジスタＭ６はオフ状態となる。
【００３１】
次に、入力端子ＩＮの信号がＬｏｗレベルとなると、ＮＭＯＳトランジスタＭ１はオフし、ＰＭＯＳトランジスタＭ２がオンし、ノードＮ１は電源電圧ＶＤＤ１となる。このため、ＮＭＯＳトランジスタＭ３はオンし、出力端子（ＯＵＴ）の電荷が低電位側電源ＶＳＳに引き抜かれ、出力端子（ＯＵＴ）の電位はＶＳＳ（Ｌｏｗレベル）に立ち下がる。ソース端子に電源電圧ＶＤＤ１が印加されたＮＭＯＳトランジスタＭ５のドレイン端子（ノードＮ２）は、最大ＶＤＤ２−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタＭ５の閾値電圧）となる。このとき、出力端子（ＯＵＴ）のＬｏｗへの遷移に応答してＰＭＯＳトランジスタＭ６がオンし、電位がＶＤＤ２−ＶｔｈであるノードＮ２を、第２の高電位側電源ＶＤＤ２から充電してＶＤＤ２にプルアップする。このため、ＰＭＯＳトランジスタＭ４は確実にオフ状態となる。
【００３２】
特に制限されないが、図１において、例えば薄膜ＰＭＯＳトランジスタＭ４の閾値電圧を−０．４、厚膜ＰＭＯＳトランジスタＭ２の閾値電圧を−０．７、薄膜ＮＭＯＳトランジスタ（図１には存在しない）の閾値電圧を０．４、厚膜ＮＭＯＳトランジスタＭ２、Ｍ５の閾値電圧を０．６としてもよい。なお、ＮＭＯＳトランジスタＭ５は耐圧を考慮して厚膜トランジスタとされているが、閾値電圧を下げた構成としてもよい。
【００３３】
図２に、図１の回路のシミュレーション結果を示し、併せて比較例のシミュレーション結果を対比させて示す（動作温度は所定温度：例えば−３５℃等）。
【００３４】
図４に、図２でシミュレーション対象とした比較例の回路構成を例示する。図４を参照すると、第１の高電位側電源ＶＤＤ１にソース端子が接続され、ゲート絶縁膜が厚膜のＰＭＯＳトランジスタＭ１２と、低電位側電源ＶＳＳにソース端子が接続され、ドレイン端子がＰＭＯＳトランジスタＭ１２のドレイン端子に接続され、ゲート端子がＰＭＯＳトランジスタＭ１２のゲート端子と共通に入力端子（パッド）ＩＮに接続され、ゲート絶縁膜が厚膜のＮＭＯＳトランジスタＭ１１と、第２の高電位側電源ＶＤＤ２にソース端子が接続され、ゲート絶縁膜が厚膜のＰＭＯＳトランジスタＭ１４と、低電位側電源ＶＳＳにソース端子が接続され、ドレイン端子がＰＭＯＳトランジスタＭ１４のドレイン端子に接続され、ゲート絶縁膜が厚膜のＮＭＯＳトランジスタＭ１３と、を備えている。ＰＭＯＳトランジスタＭ１４のゲート端子とＮＭＯＳトランジスタＭ１３のゲート端子は共通接続されてＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１のドレイン端子の接続点（ノードＮ１１）に接続され、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１３のドレイン端子は共通接続されて出力端子（パッド）ＯＵＴに接続されている。ＶＤＤ１、ＶＤＤ２系のトランジスタは、耐圧保護のため、膜厚トランジスタが用いられている。ＶＤＤ２の電源電圧の低下に対応するため、ＭＯＳトランジスタＭ１３、Ｍ１４をともに低閾値電圧のトランジスタとしている。
【００３５】
再び、図２を参照すると、図１、図４において、ＶＤＤ１を１．７Ｖ、ＶＤＤ２を０．７Ｖとしている。
【００３６】
入力信号は、図２の（ａ）に示すように、Ｌｏｗレベル、Ｈｉｇｈレベルを０Ｖ、１．７Ｖとする矩形波（Ｈｉｇｈパルス）である。
【００３７】
図２の（ｂ）は、図４において、ＮＭＯＳトランジスタＭ１１、Ｍ１３を高閾値電圧、ＰＭＯＳトランジスタＭ１２、Ｍ１４を低閾値電圧としている。なお、図４では、厚膜ＮＭＯＳトランジスタＭ１３は低閾値電圧であるが、（ｂ）は、厚膜ＮＭＯＳトランジスタＭ１３を高閾値電圧とし、厚膜ＰＭＯＳトランジスタＭ１４を低閾値電圧としたときの出力端子ＯＵＴの電圧波形である。
【００３８】
図２の（ｃ）は、（ｂ）に対応して、図１の実施形態において、ＮＭＯＳトランジスタＭ１、Ｍ３を高閾値電圧、ＰＭＯＳトランジスタＭ４、Ｍ６を低閾値電圧としたときの出力端子ＯＵＴの電圧波形である。
【００３９】
図２の（ｂ）、（ｃ）に示すように、比較例と実施形態とも動作するが、（ｂ）の比較例では、ゲート絶縁膜が膜厚のＰＭＯＳトランジスタＭ１４の閾値電圧は、ゲート絶縁膜を薄膜としたＰＭＯＳトランジスタほどには下がらない。このため、入力端子ＩＮがＬｏｗからＨｉｇｈに遷移する際、図４のＮＭＯＳトランジスタＭ１１がオンし、ＰＭＯＳトランジスタＭ１２がオフし、ノードＮ１１の電荷が十分にＶＳＳ側に引き抜かれ、ノードＮ１１が十分にＬｏｗ側に立ち下がるまで（ノードＮ１１の電位がＶＤＤ２−｜Ｖｔｐ１｜よりも低くなるまで：ただし、Ｖｔｐ１はＰＭＯＳトランジスタＭ１４の閾値電圧）、ＰＭＯＳトランジスタＭ１４がオンせず（ＰＭＯＳトランジスタＭ１４がオンする時間が遅れる）、この結果、出力端子ＯＵＴを電源ＶＤＤ２側から充電して出力信号を電源電圧ＶＤＤ２（＝０．７Ｖ）にまで立ち上げる時間に遅延が生じている。
【００４０】
これに対して、図１の実施形態では、ゲート絶縁膜が薄膜のＰＭＯＳトランジスタＭ４を用いており、閾値の低電圧化が困難な厚膜ＰＭＯＳトランジスタを用いていないため、図２の（ｂ）の比較例のような、出力端子ＯＵＴからの出力信号波形に立ち上がりの遅延は生じない。すなわち、図１において、入力端子ＩＮがＬｏｗからＨｉｇｈに遷移し、ＮＭＯＳトランジスタＭ１がオンし、ＰＭＯＳトランジスタＭ２がオフし、ノードＮ１の電荷がＶＳＳ側に引き抜かれ、ノードＮ１の電位（ＮＭＯＳトランジスタＭ５がオン状態であるため、ノードＮ２の電位と等しい）が、ＶＤＤ２−｜Ｖｔｐ２｜（ただし、Ｖｔｐ２は、図４の低閾値のＰＭＯＳトランジスタＭ１４の閾値電圧）よりも低くなると、ＰＭＯＳトランジスタＭ４がオンする。ここで、｜Ｖｔｐ２｜＜｜Ｖｔｐ１｜であるため、ＰＭＯＳトランジスタＭ４がオンする時間の遅延は、比較例よりも小さい。このため、図２の（ｃ）に示すように、出力端子ＯＵＴの出力信号の立ち上がり波形には、図２の（ｂ）のような遅れは生じない。
【００４１】
図２の（ｄ）は、図４において、ＮＭＯＳトランジスタＭ１１、Ｍ１３を低閾値電圧、ＰＭＯＳトランジスタＭ１２、Ｍ１４等を高閾値電圧としたときの出力端子ＯＵＴの電圧波形である。なお、図４の比較例では、ＰＭＯＳトランジスタＭ１４は低閾値電圧であるが、このシミュレーションでは厚膜ＮＭＯＳトランジスタＭ１３を低閾値電圧、厚膜ＰＭＯＳトランジスタＭ１４を高閾値電圧の組み合わせに対してシミュレーションを行っている。
【００４２】
図２の（ｅ）は、図２の（ｄ）に対応して、図１における閾値の設定として、例えば、ＮＭＯＳトランジスタＭ３、Ｍ５等を低閾値電圧とし、ＰＭＯＳトランジスタＭ４、Ｍ６等を高閾値電圧としたときの出力端子ＯＵＴの電圧波形である。ただし、図１において、薄膜ＰＭＯＳトランジスタＭ４、Ｍ６の閾値は、図４の厚膜ＰＭＯＳトランジスタＭ１４の閾値よりも低電圧化が可能である。
【００４３】
（ｄ）に示すように、図４の比較例では、入力信号のＨｉｇｈパルス期間に、ノードＮ１はＬｏｗ電位となるが、ＶＤＤ２が０．７Ｖ、ＰＭＯＳトランジスタＭ１４の閾値電圧Ｖｔｐが例えば−０．７Ｖのときは、ＰＭＯＳトランジスタＭ１４のゲート・ソース間電圧ＶＧＳの絶対値が０．７よりも十分に大とならないため、ＰＭＯＳトランジスタＭ１４は十分にオンしない。また、ＰＭＯＳトランジスタＭ１４のゲート・ソース間電圧ＶＧＳが低いと、ソース・ドレイン間の抵抗（オン抵抗）は高くなる。さらに、高耐圧の厚膜ＰＭＯＳトランジスタＭ１４のソース・ドレイン間の抵抗（オン抵抗）は、薄膜のトランジスタのオン抵抗よりも高い。このため、入力信号がＨｉｇｈの期間中に、ＰＭＯＳトランジスタＭ１４による充電が十分に行われず、出力端子ＯＵＴはＨｉｇｈレベルに立ち上がらず、Ｈｉｇｈパルス期間の終わりに、わずかに０．１Ｖ程度にしか立ち上がらず、入力信号のＬｏｗへの遷移に応じて、ＶＳＳ電位に戻っている。このように、図４の比較例の回路は動作しない。なお、図５、図６に示した特許文献１、２等の回路も、プルアップ用のＰＭＯＳトランジスタＭ２２の影響により、出力端子からの出力信号波形はさらに悪化する。
【００４４】
これに対して、図１において、上記のように、閾値を設定した場合、図２の（ｅ）に示すように、入力信号のＨｉｇｈパルスに対応して出力端子ＯＵＴの出力信号波形は、振幅０．７ＶのＨｉｇｈパルスが出力される。このように、図１の実施形態において、ＰＭＯＳトランジスタＭ４を高閾値電圧とした場合にも、適正に動作することが確認された。
【００４５】
図３は、本発明を適用した半導体装置の一実施形態を例示する図である。図３において、図７と同一の要素には同一の参照符号が付されている。以下では、図７と同一要素の説明は省略する。
【００４６】
図３に示すように、本実施形態に係る半導体装置は、テスト時に、各制御回路を制御するテストモード制御回路９１と、テストモード制御回路９１からの制御信号を受け、内部電源電圧（例えばＶＤＤ２）を生成する内部電源発生回路９２を備えている。図１の実施形態のレベル変換回路は、ＶＤＤ２をセルアレイ電源とし、ＶＤＤ１（＜ＶＤＤ２）を駆動電源電圧としたとき、ＶＤＤ２の振幅の信号をＶＤＤ１の振幅の信号に変換する任意の回路に適用される。例えばテストモード制御回路９１、内部電源発生回路９２に用いられる。
【００４７】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４８】
１  レベル変換回路
１０、１０ｂ、１０ｃ、１０ｄ    半導体装置
１１ａ、１１ｂ    クロック端子
１２ａ  コマンドアドレス端子
１２ｂ  チップ選択端子
１２ｃ  クロックイネーブル端子
１４  データ入出力端子
１５ａ、１５ｂ  データストローブ端子
２１  クロック入力回路
２２  タイミング発生回路
２３  分周回路
２４  逓倍回路
２５  記憶回路
３１  コマンドアドレス入力回路
３２  コマンドデコーダ
４２  アドレスラッチ回路
５１  ロウ系制御回路
５２  カラム系制御回路
５３  リードライト制御回路
５４  モードレジスタ
６１  ロウデコーダ
６２  カラムデコーダ
６３  センス回路
６４  データアンプ
７０  メモリセルアレイ
８１  データ入出力回路
８１Ｒ  データ出力回路
８１Ｗ  データ入力回路
８２  ストローブ回路
９１  テストモード制御回路
９２  内部電源発生回路
１００  遅延調整回路
２００  測定回路
ＩＮ  入力端子（パッド）
ＯＵＴ  出力端子（パッド）
Ｍ０、Ｍ１、Ｍ３、Ｍ５、Ｍ１１、Ｍ１３、Ｍ１９、Ｍ２１  ＮＭＯＳトランジスタ
Ｍ２、Ｍ４、Ｍ６、Ｍ１２、Ｍ１４、Ｍ２２、Ｍ２０、Ｍ２２  ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ１１  ノード（節点）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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