(57)【要約】【課題】固体撮像装置のＡＤ変換における消費電力の低減に有利な技術を提供する。【解決手段】複数の画素と、前記複数の画素からの信号のＡＤ変換する変換部と、を備え、前記変換部は、画素からのアナログ信号と参照信号とを比較する比較部と、前記比較部の出力に基づいて第１のクロック信号の信号レベルをサンプリングするサンプリング部と、前記アナログ信号と前記参照信号との大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測するカウンタと、前記カウンタによる計測結果及び前記サンプリング部によるサンプリング結果に基づいて前記アナログ信号に応じたデジタル信号を出力する出力部と、を有し、前記サンプリング部は、第１のクロック信号に応答して前記比較部の出力をラッチする第１ラッチ部と、第２のクロック信号に応答して前記比較部の出力をラッチする第２ラッチ部と、前記第２ラッチ部の出力に応答して前記第１ラッチ部の出力をラッチする第３ラッチ部と、を有する。【選択図】図１
2015154358.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、前記複数の画素からの信号のＡＤ変換を行う変換部と、を備える固体撮像装置であって、
前記変換部は、
参照信号を受けて、画素からのアナログ信号と前記参照信号とを比較する比較部と、
第１のクロック信号を受けて、前記比較部の出力に基づいて前記第１のクロック信号の信号レベルをサンプリングするサンプリング部と、
前記第１のクロック信号を受けて、前記アナログ信号と前記参照信号との大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測するカウンタと、
前記カウンタによる計測結果及び前記サンプリング部によるサンプリング結果に基づいて前記アナログ信号に応じたデジタル信号を出力する出力部と、を有し、
前記サンプリング部は、
前記第１のクロック信号に応答して前記比較部の出力をラッチする第１ラッチ部と、
前記第１のクロック信号とは位相が異なる第２のクロック信号に応答して前記比較部の出力をラッチする第２ラッチ部と、
前記第２ラッチ部の出力に応答して前記第１ラッチ部の出力をラッチする第３ラッチ部と、を有する
ことを特徴とする固体撮像装置。
【請求項２】
前記第１ラッチ部、前記第２ラッチ部及び前記第３ラッチ部のそれぞれは、第１の入力を受けて互いに排他的に駆動される第１トランジスタ及び第２トランジスタ、並びに、第２の入力を受ける第３トランジスタを含み、
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、電源ノードと接地ノードとの間に直列に配されており、
前記第１ラッチ部は、前記第１の入力として前記比較部からの信号を受け、前記第２の入力として前記第１のクロック信号を受け、
前記第２ラッチ部は、前記第１の入力として前記比較部からの信号を受け、前記第２の入力として前記第２のクロック信号を受け、
前記第３ラッチ部は、前記第１の入力として前記第１ラッチ部からの信号を受け、前記第２の入力として前記第２ラッチ部からの信号を受ける
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタの一方は、ＮＭＯＳトランジスタであり、かつ、前記第１トランジスタ及び前記第２トランジスタの他方は、ＰＭＯＳトランジスタである
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１ラッチ部、前記第２ラッチ部及び前記第３ラッチ部のそれぞれは、前記第１トランジスタ及び前記第２トランジスタからの信号を受ける第４トランジスタ及び第５トランジスタ、並びに、前記第２の入力を受ける第６トランジスタをさらに含み、
前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは、前記電源ノードと前記接地ノードとの間に直列に配されている
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記変換部は、Ｎを２以上の整数として、前記サンプリング部をＮ個有し、
前記Ｎ個のサンプリング部は、互いに位相が異なるＮ種類のクロック信号を受け、前記Ｎ種類のクロック信号を前記比較部の出力に基づいてサンプリングする
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記Ｎ個のサンプリング部のうち、第１のサンプリング部が受けるクロック信号と、前記第１のサンプリング部以外の他のサンプリング部が受けるクロック信号との位相差は、ｋを１以上かつＮ−１以下の整数として、３６０°×ｋ／Ｎである
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記Ｎは２である
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記変換部は、前記サンプリング部をＮ個有しており、
前記Ｎ個のサンプリング部は、互いに周波数の異なるＮ種類のクロック信号を受け、前記Ｎ種類のクロック信号の信号レベルを前記比較部の出力に基づいてサンプリングすることによって、画素からのアナログ信号と前記参照信号との大小関係が逆転するまでの時間に応じたカウント値を出力するカウンタを形成している
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項９】
複数の画素と、前記複数の画素からの信号のＡＤ変換を行う変換部と、を備える固体撮像装置であって、
前記変換部は、
参照信号を受け、画素からのアナログ信号と前記参照信号とを比較する比較部と、
クロック信号を受けるクロック端子と、
入力端子を有し、前記入力端子で前記クロック信号を受け、前記アナログ信号と前記参照信号との大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測するカウンタと、
前記クロック端子と前記入力端子との間に配されたスイッチと、
前記入力端子の電位を固定する電位固定部と、
前記カウンタによる計測結果に基づいて前記アナログ信号に応じたデジタル信号を出力する出力部と、を有し、
前記大小関係が逆転する前には、前記スイッチが導通状態となることによって前記カウンタに前記クロック信号が供給され、
前記大小関係が逆転した後には、前記スイッチが非導通状態になることによって前記カウンタへの前記クロック信号の供給が中止されるとともに、前記入力端子の電位が、前記大小関係が逆転した時の前記入力端子の電位に前記電位固定部によって固定される
ことを特徴とする固体撮像装置。
【請求項１０】
前記出力部は、さらに前記電位固定部により固定された前記入力端子の電位に基づいて前記デジタル信号を出力する
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記電位固定部は、
前記入力端子の電位を第１の電位に固定する第１のスイッチと、
前記入力端子の電位を第２の電位に固定する第２のスイッチと、
前記入力端子の電位と前記比較部の出力とを受け、前記第１のスイッチを導通状態または非導通状態に切り替える第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力と前記比較部の出力とを受け、前記第２のスイッチを導通状態または非導通状態に切り替える第２のＮＯＲ回路と、を備える
ことを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
複数の画素と、前記複数の画素からの信号のＡＤ変換を行う変換部と、を備える固体撮像装置であって、
前記変換部は、
参照信号を受け、画素からのアナログ信号と前記参照信号とを比較する比較部と、
第１のクロック信号を受け、前記アナログ信号と前記参照信号との大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測する第１のカウンタと、
前記第１のクロック信号よりも周波数が低い第２のクロック信号を受け、前記大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測する第２のカウンタと、
前記第１のカウンタへの前記第１のクロック信号の供給及び前記第２のカウンタへの前記第２のクロック信号の供給を制御するユニットと、
前記第１のカウンタ及び前記第２のカウンタによる計測結果に基づいて前記アナログ信号に応じたデジタル信号を出力する出力部と、を有し、
前記ユニットは、
前記大小関係が逆転する前の期間では、前記第１のクロック信号を前記第１のカウンタに供給を停止するとともに、前記第２のクロック信号を前記第２のカウンタに供給し、
前記大小関係が逆転した後、且つ、前記第２のクロック信号の論理レベルが変化する前の期間では、前記第１のクロック信号を前記第１のカウンタに供給しつつ前記第２のクロック信号を前記第２のカウンタに供給し、
前記大小関係が逆転した後、且つ、前記第２のクロック信号の論理レベルが変化した後の期間では、前記第１のクロック信号の前記第１のカウンタへの供給及び前記第２のクロック信号の前記第２のカウンタへの供給を停止する
ことを特徴とする固体撮像装置。
【請求項１３】
前記第２のクロック信号の周波数は、ｋを１以上の整数として、前記第１のクロック信号の周波数の１／２ｋ倍である
ことを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記参照信号はランプ信号である
ことを特徴とする請求項１乃至１３のいずれか１項に記載の固体撮像装置。
【請求項１５】
請求項１乃至１４のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する処理部と、を備える
ことを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びカメラに関する。
【背景技術】
【０００２】
固体撮像装置は、複数の画素と、画素からの信号のＡＤ変換を行う変換部とを備えうる。該変換部は、例えば、画素からの信号とランプ信号との大小関係を比較する比較部と、比較を開始してから該大小関係が逆転するまでの時間の計測を行う計測部とを有する。計測部は、クロック信号を受け、該クロック信号を用いて上記時間の計測を行う。特許文献１には、複数の画素が行列状に配列された画素アレイの各列に変換部が設けられ、該変換部は、画素からの信号とランプ信号との大小関係が逆転したことに応答して、計測部による計測結果を保持するためのラッチ部を有することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５８８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の図８等に記載されたラッチ回路は、入力されるクロック信号を比較部の出力に応答してラッチする構成であるため、クロック信号の信号レベルが変化する度に、ラッチ回路を構成するインバータ等で貫通電流が生じてしまう。
【０００５】
この貫通電流は、消費電力の増大の原因となり、このことは、計測部を画素アレイの各列に設ける等、計測部の数量が大きいほど顕著な問題となりうる。
【０００６】
本発明の目的は、固体撮像装置のＡＤ変換における消費電力の低減に有利な技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は固体撮像装置にかかり、複数の画素と、前記複数の画素からの信号のＡＤ変換を行う変換部と、を備える固体撮像装置であって、前記変換部は、参照信号を受け、画素からのアナログ信号と前記参照信号とを比較する比較部と、第１のクロック信号を受け、前記比較部の出力に基づいて前記第１のクロック信号の信号レベルをサンプリングするサンプリング部と、第１のクロック信号を受け、前記アナログ信号と前記参照信号との大小関係が逆転するまでの時間を前記比較部の出力に基づいて計測するカウンタと、前記カウンタによる計測結果及び前記サンプリング部によるサンプリング結果に基づいて前記アナログ信号に応じたデジタル信号を出力する出力部と、を有し、前記サンプリング部は、第１のクロック信号に応答して前記比較部の出力をラッチする第１ラッチ部と、第２のクロック信号に応答して前記比較部の出力をラッチする第２ラッチ部と、前記第２ラッチ部の出力に応答して前記第１ラッチ部の出力をラッチする第３ラッチ部と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＡＤ変換における消費電力の低減に有利である。
【図面の簡単な説明】
【０００９】
【図１】固体撮像装置の構成例を説明する図。
【図２】読出部の構成例を説明する図。
【図３】クロックラッチ部の構成例を説明する図。
【図４】ラッチ部の構成の一例及び該構成における動作を説明する図。
【図５】クロックラッチ部の動作の例を説明するタイミングチャート図。
【図６】読出部の動作の例を説明するタイミングチャート図。
【図７】クロックラッチ部の動作の例を説明するタイミングチャート図。
【図８】クロックラッチ部に供給されるクロック信号を説明する図。
【図９】ラッチ部の構成例を説明する図。
【図１０】読出部の構成例を説明する図。
【図１１】クロックラッチ部の構成例を説明する図。
【図１２】クロックラッチ部の動作の例を説明するタイミングチャート図。
【図１３】クロックラッチ部の動作の例を説明するタイミングチャート図。
【図１４】読出部及びユニットの構成例を説明する図。
【図１５】ユニットの動作の例を説明するタイミングチャート図。
【図１６】読出部及びクロックラッチ部の構成例を説明する図。
【図１７】クロックラッチ部の動作の例を説明するタイミングチャート図。
【図１８】読出部の構成例を説明する図。
【図１９】読出部及びクロックラッチ部の構成例を説明する図。
【図２０】読出部及びクロックラッチ部の動作の例を説明するタイミングチャート図。
【図２１】固体撮像装置の構成例を説明する図。
【図２２】読出部の構成の一例及び該構成における動作を説明する図。
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１〜９を参照しながら第１実施形態を説明する。図１は、本実施形態にかかる固体撮像装置１００の構成例を示すブロック図である。固体撮像装置１００は、画素アレイ１、垂直走査回路２、読出部３、水平走査回路４、および処理部５を備えている。画素アレイ１は、アレイ状に配列された複数の画素ＰＸを含む。垂直走査回路２は、各画素ＰＸから信号を読み出すための制御信号を画素アレイ１に出力して、各画素ＰＸを行ごとに順に駆動する。読出部３は、画素アレイ１の各列に対応して配され、また、画素ＰＸからの信号のＡＤ変換（アナログデジタル変換）を行う変換部として機能する。水平走査回路４は、読出部３に制御信号を出力し、読出部３からの信号が順に出力されるように水平転送を行う。処理部５は、水平走査回路４による水平転送により読み出された読出部３からの信号に対して所定の処理を行う。固体撮像装置１００は、垂直走査回路２や水平走査回路４にクロック信号を供給するタイミングジェネレータ６と、各読出部３に参照信号を供給する信号生成部７とをさらに備えている。参照信号には、例えばランプ信号が用いられる。
【００１１】
図２は、読出部３の構成例を示している。読出部３は、比較部１１と、クロックラッチ部１２と、カウンタ１３と、出力部１４とを有する。比較部１１は、画素ＰＸからの信号（アナログ信号）と、参照信号とを比較し、その比較結果（出力ＣＯＭＰ）をクロックラッチ部１２及びカウンタ１３に出力する。具体的には、比較部１１は、画素ＰＸからの信号Ｓｉｇ＿ＰＸと参照信号ＶＲＡＭＰとの大小関係を比較しており、該大小関係が逆転すると、出力ＣＯＭＰの論理レベルが、Ｈ（ハイレベル）からＬ（ローレベル）あるいはＬからＨに変化する。以下では、出力ＣＯＭＰの論理レベルがこのように変化することを出力ＣＯＭＰが反転する、と表現する。
【００１２】
クロックラッチ部１２は、出力ＣＯＭＰと、クロック信号ＣＬＫ１及びＣＬＫ１Ｂとを受け、例えば出力ＣＯＭＰが反転するタイミングで、クロック信号ＣＬＫ１の信号レベルを保持する。即ち、クロックラッチ部１２は、クロック信号ＣＬＫ１の信号レベルを、比較部１１の出力に応答してサンプリングするサンプリング部として機能する。
【００１３】
カウンタ１３は、出力ＣＯＭＰが反転するまでの時間を、クロック信号ＣＬＫ１を用いて計測し、該時間に応じたカウント値（例えばｎビット）を取得する。
【００１４】
出力部１４は、１ビットのクロックラッチ部１２の出力とｎビットのカウンタ１３の出力とを受け、水平走査回路４からの制御信号に基づいて、ｎ＋１ビットのデジタル信号を処理部５に出力する。なお、読出部３は、比較部１１の前段に、画素ＰＸからの信号を増幅して比較部に入力する増幅部をさらに有してもよい。クロックラッチ部１２およびカウンタ１３の出力ビット数は、この例に限られるものではない。
【００１５】
次に、図３を参照しながらクロックラッチ部１２を述べる。図３（ａ）は、クロックラッチ部１２の構成例を示している。クロックラッチ部１２は、第１ラッチ部１１１、第２ラッチ部１１２および第３ラッチ部１１３を有する。ラッチ部１１１〜１１３は、信号用の入力端子として入力ＩＮを有し、制御用の入力端子として入力ＣＫ及びＣＫＢを有し、出力端子として出力ＯＵＴ及びＯＵＴＢを有する。入力ＣＫ及びＣＫＢには、互いに位相が異なるクロック信号ＣＬＫ１又はＣＬＫ１Ｂが入力される。ここでは、両者の位相差は１８０°である。出力ＯＵＴＢは、出力ＯＵＴとは逆のレベルの信号を出力する。
【００１６】
本構成では、第１ラッチ部１１１は、比較部の出力ＣＯＭＰを入力ＩＮで受け、クロック信号ＣＬＫ１及びＣＬＫ１Ｂを入力ＣＫ及びＣＫＢで受ける。一方、第２ラッチ部１１２は、比較部の出力ＣＯＭＰを入力ＩＮで受け、クロック信号ＣＬＫ１Ｂ及びＣＬＫ１を入力ＣＫ及びＣＫＢで受ける。さらに、第３ラッチ部１１３は、第１ラッチ部１１１の出力Ｌ１を入力ＩＮで受けるとともに、第２ラッチ部１１２の出力Ｌ２及びその反転信号である出力Ｌ２Ｂを入力ＣＫ及びＣＫＢで受ける。第３ラッチ部１１３の出力Ｏ１は、クロックラッチ部１２の出力となる。
【００１７】
本構成では、比較部１１の出力ＣＯＭＰの反転に応答して、第１ラッチ部１１１はクロック信号ＣＬＫ１のフォールエッジをラッチし、第２ラッチ部１１２はクロック信号ＣＬＫ１Ｂのフォールエッジをラッチする。さらに、第３ラッチ部１１３は、第１ラッチ部１１１の出力Ｌ１の反転に応答して、第２ラッチ部１１２の出力Ｌ２のフォールエッジをラッチする。よって、本構成によると、クロックラッチ部１２では、クロック信号ＣＬＫ１およびＣＬＫ１Ｂの論理レベルが変化しても貫通電流が生じない。
【００１８】
上述の図３（ａ）では、第１ラッチ部１１１および第２ラッチ部１１２の双方が位相の異なる２つのクロック信号ＣＬＫ１及びＣＬＫ１Ｂを受ける構成を示したが、本実施形態は、この構成に限られるものではない。
【００１９】
図３（ｂ）は、クロックラッチ部１２の他の構成例を示している。本構成では、第１ラッチ部１１１はクロック信号ＣＬＫ１を受け、第２ラッチ部はクロック信号ＣＬＫ１Ｂを受ける。
【００２０】
より具体的には、第１ラッチ部１１１は、比較部の出力ＣＯＭＰを入力ＩＮで受け、クロック信号ＣＬＫ１を入力ＣＫで受ける。第２ラッチ部１１２は、比較部の出力ＣＯＭＰを入力ＩＮで受け、クロック信号ＣＬＫ１Ｂを入力ＣＫで受ける。クロック信号ＣＬＫ１Ｂは、たとえばクロック信号ＣＬＫ１の反転信号である。第３ラッチ部１１３は、第１ラッチ部１１１の出力Ｌ１を入力ＩＮで受けるとともに、第２ラッチ部１１２の出力Ｌ２を入力ＣＫで受ける。
【００２１】
本構成では、比較部１１の出力ＣＯＭＰの反転に応答して、第１ラッチ部１１１はクロック信号ＣＬＫ１のフォールエッジをラッチし、第２ラッチ部１１２はクロック信号ＣＬＫ１Ｂのフォールエッジをラッチする。クロック信号ＣＬＫ１Ｂがクロック信号ＣＬＫ１の反転信号である場合には、第２ラッチ部１１２はクロック信号ＣＬＫ１Ｂのライズエッジをラッチすると言い換えることができる。さらに、第３ラッチ部１１３は、第１ラッチ部１１１の出力Ｌ１の反転に応答して、第２ラッチ部１１２の出力Ｌ２のフォールエッジをラッチする。よって、本構成によっても、クロックラッチ部１２では、クロック信号ＣＬＫ１およびＣＬＫ１Ｂの論理レベルが変化しても貫通電流が生じない。なお、本構成では各ラッチ部が信号のフォールエッジをラッチする構成を例示したが、各ラッチ部は信号のライズエッジをラッチするように構成されても良い。
【００２２】
図４（ａ）は、ラッチ部１１１〜１１３の回路構成例を示している。図４（ｂ）は、ラッチ部１１１〜１１３のシンボル図を示している。
【００２３】
図４（ｃ１）は、入力ＣＫがＨであって入力ＣＫＢがＬのときに、ラッチ部１１１〜１１３の入力ＩＮがＨからＬに変化した場合のタイミングチャートを示している。図４（ｃ２）は、入力ＣＫがＬであって入力ＣＫＢがＨのときに、入力ＩＮがＨからＬに変化する場合のタイミングチャートを示している。同様にして、図４（ｄ１）は、入力ＣＫがＨのときに入力ＩＮがＬからＨに変化する場合のタイミングチャートを示し、図４（ｄ２）は、入力ＣＫがＬのときに入力ＩＮがＬからＨに変化する場合のタイミングチャートを示している。
【００２４】
図４（ｃ１）及び（ｄ１）のケースでは、入力ＩＮの信号レベルが変化するタイミングで、出力ＯＵＴの出力も変化する。一方、図４（ｃ２）及び（ｄ２）のケースでは、入力ＩＮの信号レベルが変化した後、入力ＣＫがＬからＨに変化するタイミングで、出力ＯＵＴの出力が変化する。即ち、ラッチ部１１１〜１１３によると、入力ＣＫがＨのときには、入力ＩＮの信号レベルが出力ＯＵＴからそのまま出力され、入力ＣＫがＬのときには、その間、出力ＯＵＴの信号レベルは維持される。
【００２５】
図３（ａ）に例示される回路構成は、上述のラッチ部１１１〜１１３を用いて形成されうる。具体的には、比較部１１の出力ＣＯＭＰは、ラッチ部１１１及び１１２の入力ＩＮに入力される。クロック信号ＣＬＫ１は、ラッチ部１１１の入力ＣＫ及びラッチ部１１２の入力ＣＫＢに入力され、クロック信号ＣＬＫ１Ｂは、ラッチ部１１１の入力ＣＫＢ及びラッチ部１１２の入力ＣＫに入力される。ラッチ部１１１の出力ＯＵＴは、ラッチ部１１３の入力ＩＮに入力される。ラッチ部１１２の出力ＯＵＴは、ラッチ部１１３の入力ＣＫに入力される。ラッチ部１１２の出力ＯＵＴＢは、ラッチ部１１３の入力ＣＫＢに入力される。
【００２６】
ラッチ部１１１の出力ＯＵＴと、ラッチ部１１３の入力ＩＮとを接続するノードを「ノードＬ１」と示す。ラッチ部１１２の出力ＯＵＴと、ラッチ部１１３の入力ＣＫとを接続するノードを「ノードＬ２」と示す。ラッチ部１１２の出力ＯＵＴＢと、ラッチ部１１３の入力ＣＫＢとを接続するノードを「ノードＬ２Ｂ」と示す。なお、ラッチ部１１１の出力ＯＵＴＢと、ラッチ部１１３の出力ＯＵＴＢとは、共にオープン状態となっている。
【００２７】
図５は、上述のクロックラッチ部１２の動作タイミングチャート図であり、比較部１１の出力ＣＯＭＰ、クロック信号ＣＬＫ１及びＣＬＫ１Ｂ、ノードＬ１及びＬ２の電位レベル、並びに、クロックラッチ部１２の出力Ｏ１の電位レベルをそれぞれ示している。クロック信号ＣＬＫ１とＣＬＫ１Ｂとは、論理レベルが逆である。図５（ａ）は、クロック信号ＣＬＫ１がＨのときに出力ＣＯＭＰがＨからＬに変化する場合について示している。図５（ｂ）は、クロック信号ＣＬＫ１がＬのときに出力ＣＯＭＰがＨからＬに変化する場合について示している。
【００２８】
図５（ａ）の場合、出力ＣＯＭＰがＨからＬに変化するタイミングでノードＬ１の電位レベルがＨからＬに変化する。ノードＬ２の電位レベルは、その後、クロック信号ＣＬＫ１ＢがＨからＬに変化するタイミングで、ＨからＬに変化する。即ち、ノードＬ１の電位レベルがＨからＬに変化した後に、ノードＬ２の電位レベルがＨからＬに変化する（ノードＬ２の電位レベルがＨのときにノードＬ１の電位レベルがＨからＬに変化する）。よって、ラッチ部１１３の出力Ｏ１は、ノードＬ１の電位レベルがＨからＬに変化するタイミングで、ＨからＬに変化する。
【００２９】
一方、図５（ｂ）の場合、出力ＣＯＭＰがＨからＬに変化するタイミングでノードＬ２の電位レベルがＨからＬに変化する。ノードＬ１の電位レベルは、その後、クロック信号ＣＬＫ１がＬからＨに変化するタイミングで、ＨからＬに変化する。即ち、ノードＬ２の電位レベルがＨからＬに変化した後に、ノードＬ１の電位レベルがＨからＬに変化する（ノードＬ２の電位レベルがＬのときにノードＬ１の電位レベルがＨからＬに変化する）。よって、ラッチ部１１３の出力Ｏ１は、Ｈのまま変化しない。
【００３０】
即ち、クロックラッチ部１２のラッチ部１１１〜１１３はクロック信号ＣＬＫ１のライズエッジ及びフォールエッジの一方で、入力ＩＮの信号レベルをラッチする、いわゆるハーフラッチ動作を行う。ラッチ部１１１は、クロック信号ＣＬＫ１のライズエッジに応答して、比較部１１の出力ＣＯＭＰをラッチする。ラッチ部１１２は、クロック信号ＣＬＫ１のフォールエッジ（クロック信号ＣＬＫ１Ｂのライズエッジ）に応答して、出力ＣＯＭＰをラッチする。ラッチ部１１３は、ラッチ部１１２の出力に応答してラッチ部１１１の出力をラッチする。その結果、クロックラッチ部１２は、クロック信号ＣＬＫ１の信号レベルを、出力ＣＯＭＰに応答してサンプリングするサンプリング部として機能し、ラッチした信号レベルをサンプリング結果として取得する。
【００３１】
図６を参照しながら、カウンタ１３による計測動作、及び、計測結果であるカウント値について述べる。計測が開始されると、参照信号ＶＲＡＭＰの電位レベルが線形に（例えば、ＬからＨまで）変化する。なお、図中のＡＤ変換期間は、参照信号ＶＲＡＭＰがＬからＨまで上昇している期間である。比較部１１は、画素ＰＸからの信号Ｓｉｇ＿ＰＸと、参照信号ＶＲＡＭＰとを比較し、Ｓｉｇ＿ＰＸ＞ＶＲＡＭＰの間は、比較部１１の出力ＣＯＭＰはＨであり、Ｓｉｇ＿ＰＸ＜ＶＲＡＭＰになると、出力ＣＯＭＰの論理レベルが反転する。なお、ここでは、線形に変化するランプ波形を参照信号ＶＲＡＭＰとして例示したが、この波形に限られるものではなく、階段状に変化するものでもよい。
【００３２】
カウンタ１３には、クロック信号ＣＬＫ１が供給されており、カウンタ１３によりクロック信号ＣＬＫ１のパルスの数をカウントすることにより、画素ＰＸからの信号Ｓｉｇ＿ＰＸと、参照信号ＶＲＡＭＰとの大小関係が逆転するまでの時間を計測する。このようにして、画素ＰＸからの信号Ｓｉｇ＿ＰＸと、参照信号ＶＲＡＭＰとの大小関係が逆転するまでの時間に基づくカウント値が得られる。
【００３３】
出力部１４は、前述のとおり、カウンタ１３の計測結果であるカウント値に、クロックラッチ部１２の出力を下位ビットとして加え、計ｎ＋１ビットのデジタル信号を、例えば処理部５に出力する。この構成によると、カウンタ１３による計測結果の他、さらにクロック信号ＣＬＫ１の半周期分の分解能で計測結果が得られるため、画素ＰＸからの信号のＡＤ変換の高精度化に有利である。
【００３４】
ここで、図４（ａ）に例示されるように、クロックラッチ部１２のラッチ部１１１〜１１３は、比較部１１の出力ＣＯＭＰに基づいて排他的ないし選択的に駆動される複数のトランジスタと、クロック信号ＣＬＫ１等を受ける複数のトランジスタとを有する。具体的には、例えば、ラッチ部１１１〜１１３の第１段目には、ＮＭＯＳトランジスタｍｎ１及びｍｎ２、並びに、ＰＭＯＳトランジスタｍｐ１及びｍｐ２が配されている。トランジスタｍｎ１及びｍｐ１のゲートは、入力ＩＮに接続されている。トランジスタｍｎ２のゲートは、入力ＣＫに接続されており、トランジスタｍｐ２のゲートは、入力ＣＫＢに接続されている。これら４つのトランジスタｍｎ１、ｍｎ２、ｍｐ１及びｍｐ２は、電源ノードと接地ノードとの間（電源−ＧＮＤ間）に電流経路を形成することができるように、直列に配されている。
【００３５】
よって、出力ＣＯＭＰがＨ又はＬを維持している間は、比較部１１の出力ＣＯＭＰに基づいて互いに排他的に駆動される２つのトランジスタｍｎ１及びｍｐ１の一方が非導通状態となる。そのため、出力ＣＯＭＰがＨ又はＬを維持している間は、直列に配された４つのトランジスタｍｎ１、ｍｎ２、ｍｐ１及びｍｐ２の経路において、クロック信号ＣＬＫ１等を受けることによる貫通電流が生じない。
【００３６】
別の観点では、比較部１１の出力ＣＯＭＰのＨのときは、トランジスタｍｐ１が非導通状態となるため、次段のインバータ回路を形成するトランジスタｍｎ３及びｍｐ３のゲートへの充電が為されない。一方、出力ＣＯＭＰのＬのときは、トランジスタｍｎ１が非導通状態となるため、トランジスタｍｎ３及びｍｐ３のゲートからの放電が為されない。即ち、出力ＣＯＭＰがＨ又はＬを維持している間は、クロック信号ＣＬＫ１等を受けることによる充電及び放電が交互に繰り返されることがない（充放電が生じない）。
【００３７】
また、後段には、インバータ回路（トランジスタｍｎ３及びｍｐ３）と、該インバータ回路の出力を受ける２つのトランジスタｍｎ４及びｍｐ４が配されている。これら２つのトランジスタｍｎ４及びｍｐ４と、入力ＣＫ又はＣＫＢに接続された２つのトランジスタｍｐ５及びｍｎ５とは、電源−ＧＮＤ間に電流経路を形成することができるように、直列に配されている。これら４つのトランジスタｍｎ４、ｍｎ５、ｍｐ４及びｍｐ５についても、トランジスタｍｎ１、ｍｎ２、ｍｐ１及びｍｐ２と同様の動作を行うため、クロック信号ＣＬＫ１等を受けることによる貫通電流が生じない。
【００３８】
図４（ａ）の構成によると、電源−ＧＮＤ間の経路において、出力ＣＯＭＰがＨの場合は、該経路に直列に配された２つのトランジスタのうちの一方が非導通状態となり、出力ＣＯＭＰがＬの場合は、他方が非導通状態となる。よって、該経路は、出力ＣＯＭＰがＨの場合及び出力ＣＯＭＰがＬの場合の双方において遮断状態に維持され、そのため、該経路では、クロック信号ＣＬＫ１等を受けることによる貫通電流が生じない。よって、本実施形態によると、ＡＤ変換における消費電力の低減に有利である。なお、ここでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いた構成を例示したが、直列に配された少なくとも２つのトランジスタが互いに排他的に駆動される構成であればよく、上述の構成に限られるものではない。
【００３９】
次に、図７を参照しながら、クロック信号ＣＬＫ１及びＣＬＫ１ＢのＤＵＴＹ比が崩れた場合の動作について述べる。例えば、固体撮像装置１００は、各読出部３にクロック信号ＣＬＫ１及びＣＬＫ１Ｂを供給するための２本のクロック信号線を備える。該２本のクロック信号線は、画素アレイ１の行方向に沿って配されうる。また、該２本のクロック信号線には、クロック信号ＣＬＫ１等をバッファリングするためのバッファが、所定の周期で配されうる。このバッファは、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いて構成されるが、これらＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの駆動力が異なることにより、クロック信号ＣＬＫ１等のＤＵＴＹが崩れてしまう場合がある。
【００４０】
図７は、クロック信号ＣＬＫ１等のＤＵＴＹ比が崩れた場合のノードＬ１及びＬ２並びに出力Ｏ１の信号レベルを示すタイミングチャート図である。図中において、点線は、クロック信号ＣＬＫ１及びＣＬＫ１ＢのＤＵＴＹ比が５０％である場合の波形を示している。
【００４１】
図７（ａ１）〜（ａ４）は、クロック信号ＣＬＫ１等のＤＵＴＹ比が５０％より小さくなったときの４つのケースを示している。ここでは、ＤＵＴＹ比が２５％であるケースを例にとっている。図７（ａ１）は、出力ＣＯＭＰの反転（ＨからＬへの変化）のタイミングにおけるクロック信号ＣＬＫ１が、Ｈとなっているケースを示している。図７（ａ２）〜（ａ４）は、出力ＣＯＭＰの反転のタイミングにおけるクロック信号ＣＬＫ１が、Ｌになっているケースを示している。そのうち、図７（ａ２）は、該反転のタイミングにおけるクロック信号ＣＬＫ１が、本来Ｈであるべきところ、Ｌになっているケースを示している。図７（ａ３）は、該反転のタイミングにおけるクロック信号ＣＬＫ１Ｂが、Ｈとなっているケースを示している。図７（ａ４）は、該反転のタイミングにおけるクロック信号ＣＬＫ１Ｂが、本来Ｈであるべきところ、Ｌになっているケースを示している。
【００４２】
図７（ｂ１）〜（ｂ４）は、クロック信号ＣＬＫ１等のＤＵＴＹ比が５０％より大きくなったとき（例えば、７５％のとき）の４つのケースを、図７（ａ１）〜（ａ４）と同様にして示している。
【００４３】
ここで、図７（ａ１）〜（ａ４）によると、ＤＵＴＹ比が５０％より小さくなったときは、いずれのケースにおいても、出力Ｏ１を適切に得ることができる。一方、図７（ｂ１）〜（ｂ４）によると、ＤＵＴＹ比が５０％より大きくなったときは、一部のケースにおいて、ＣＬＫ１及びＣＬＫ１Ｂの双方がＨとなる期間において、ノードＬ１の電位レベルとノードＬ２の電位レベルとが同時に反転する可能性がある。そのため、出力Ｏ１が不定となりうる。よって、ＤＵＴＹ比が５０％より大きくなったときは、出力Ｏ１を適切に得ることができなくなる場合がある。
【００４４】
そこで、例えば、ＤＵＴＹ比が５０％より小さいクロック信号ＣＬＫ１等が読出部３に供給されるように、予め、ＤＵＴＹ比が５０％より小さいクロック信号ＣＬＫ１等が生成されるように、タイミングジェネレータ６を構成すればよい。タイミングジェネレータ６は、例えば、図８（ａ）に示される回路構成を採ってもよい。即ち、ＡＮＤ回路の一方の入力端子とＮＯＲ回路の一方の入力端子とに、オリジナルのクロック信号ＣＬＫ１ｉｎを入力する。また、ＡＮＤ回路の他方の入力端子とＮＯＲ回路の他方の入力端子とに、該クロック信号ＣＬＫ１ｉｎを、所定の遅延回路を介して入力する。
【００４５】
この構成によると、図８（ｂ）に示されるように、ＤＵＴＹ比が５０％より小さいクロック信号ＣＬＫ１及びＣＬＫ１Ｂを生成することができる。また、クロック信号ＣＬＫ１等を伝達する２本のクロック信号線に、駆動力の異なるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたバッファを周期的に配置し、該バッファによってクロック信号ＣＬＫ１等をバッファリングしてもよい。
【００４６】
以上、本実施形態によると、出力ＣＯＭＰがＨの場合及び出力ＣＯＭＰがＬの場合のいずれの場合においても、クロックラッチ部１２では、電源−ＧＮＤ間の経路が遮断状態に維持される。そのため、該経路において、クロック信号ＣＬＫ１等を受けることによる貫通電流が生じない。よって、本実施形態によると、ＡＤ変換における消費電力の低減に有利である。
【００４７】
本実施形態では、クロックラッチ部１２が有するラッチ部１１１〜１１３として、図４（ａ）に例示される回路を用いた。しかし、クロックラッチ部１２は、この構成に限られるものではなく、例えば出力ＣＯＭＰの反転の前後においてクロック信号ＣＬＫ１等を受けることによる貫通電流が生じない構成であれば、他の構成を採ってもよい。
【００４８】
例えば、ラッチ部１１１〜１１３のそれぞれを、図４（ａ）の構成に代わって図４（ｅ）に例示される構成にしてもよい。この構成では、入力ＣＫ及びＣＫＢに互いに位相が異なるクロック信号を受けて動作するので、入力ＩＮに供給される信号の信号レベルが変化しない期間においては、インバータＩＮＶ１の入力ノードの電位は変化しない。そのため、インバータＩＮＶ１及びＩＮＶ２で貫通電流が生じるのは、画素ＰＸからの信号と参照信号との大小関係が逆転した後、クロック信号ＣＫ及びＣＫＢの信号レベルが最初に変化するとき、となる。したがって、ＡＤ変換期間における貫通電流を抑制することができる。
【００４９】
その他、クロックラッチ部１２のラッチ部１１１〜１１３は、図９（ａ）の構成を採ってもよいし、図９（ｂ）の構成を採ってもよい。これらの構成は、制御用の入力端子として、入力ＣＫ及びＣＫＢのうち入力ＣＫを有しており、クロック信号ＣＬＫ１及びＣＬＫ１ＢのうちのＣＬＫ１を受けてハーフラッチ動作を行う。図９（ａ）の構成によると、入力ＩＮの信号レベルをライズエッジでラッチし、図９（ｂ）の構成によると、入力ＩＮの信号レベルをフォールエッジでラッチする。このような構成により、トランジスタの素子数を低減してもよい。この場合、ラッチ部１１１〜１１３は、図９（ｃ）に例示されるように接続されればよい。
【００５０】
本実施形態では、サンプリング部は、３つのラッチ部を備える。第１ラッチ部は、第１のクロック信号に応答して比較部の出力をラッチする。第２ラッチ部は、第２のクロック信号に応答して比較部の出力をラッチする。第３ラッチ部は、第２ラッチ部の出力に応答して第１ラッチ部の出力をラッチする。この構成によると、比較部の出力が変化しない期間におけるサンプリング部での貫通電流を抑制できる。なお、各ラッチ部について、いくつかの具体的な構成例を例示したが、各ラッチ部は他の構成をとってもよい。
【００５１】
（第２実施形態）
図１０を参照しながら第２実施形態を説明する。固体撮像装置１００は、第１実施形態で例示した読出部３に代わって、図１０に例示される読出部３０を備えてもよい。本実施形態の読出部３０は、クロックラッチ部１２で用いられるクロック信号がクロック信号ＣＬＫ１のみである点で、第１実施形態の読出部３とは異なる。この構成によると、クロック信号ＣＬＫ１及びＣＬＫ１ＢのうちＣＬＫ１を各読出部３０に供給すればよいため、１本のクロック信号線を設ければよく、また、クロック信号をバッファリングするためのバッファの数量を低減することもできる。よって、本実施形態によると、第１実施形態と同様の効果が得られると共に、クロック信号線及びバッファの数量を低減することができる。
【００５２】
なお、この場合、クロックラッチ部１２のラッチ部１１１〜１１３について、例えば、ラッチ部１１１は図９（ａ）の構成を採り、ラッチ部１１２は図９（ｂ）の構成を採ればよい。この構成によると、クロック信号ＣＬＫ１のライズエッジでラッチ部１１１が入力ＩＮの信号レベルをラッチし、フォールエッジでラッチ部１１２が該信号レベルをラッチする。
【００５３】
（第３実施形態）
図１１〜１３を参照しながら第３実施形態を説明する。固体撮像装置１００の読出部３は、第１実施形態で例示したクロックラッチ部１２に代わって、図１１に例示されるクロックラッチ部２２を有してもよい。図１１（ａ）は、クロックラッチ部２２の構成例を示している。クロックラッチ部２２は、第１ラッチ部２１１、第２ラッチ部２１２および第３ラッチ部２１３を有する。ラッチ部２１１及び２１２は、図１１（ｂ）に例示される回路構成を有し、マスタラッチ部とスレーブラッチ部とを有するマスタスレーブ型のＤフリップフロップとして動作しうる。ラッチ部２１３は、ラッチ部２１１及び２１２からの出力を受けて前述のハーフラッチ動作を行うように構成されればよく、第１実施形態のラッチ部１１３と同様のものが用いられてもよい。なお、第１実施形態のノードＬ１、Ｌ２及びＬ２Ｂは、本実施形態のノードＤ１、Ｄ２及びＤ２Ｂにそれぞれ対応する。
【００５４】
図１２は、上述のクロックラッチ部２２の動作タイミングチャート図であり、ノードＤ１及びＤ２の電位レベル、並びに、クロックラッチ部２２の出力Ｏ１の電位レベルを、図５と同様にして、それぞれ示している。
【００５５】
図１２（ａ）によると、クロック信号ＣＬＫ１がＨ（すなわち、ＣＬＫ１ＢがＬ）のときに、出力ＣＯＭＰが反転してＨからＬに変化した場合は、その後、クロック信号ＣＬＫ１がＨからＬになるタイミングで、ノードＤ１の電位レベルがＨからＬに変化する。さらに、クロック信号の半周期が経過した後、クロック信号ＣＬＫ１ＢがＨからＬになるタイミングで、ノードＤ２の電位レベルがＨからＬに変化する。つまり、ノードＤ１の電位レベルがＨからＬに変化した後に、ノードＤ２の電位レベルがＨからＬに変化する。言い換えると、ノードＤ２の電位レベルがＨのときにノードＤ１の電位レベルがＨからＬに変化する。よって、ラッチ部２１３の出力Ｏ１は、ノードＤ１の電位レベルがＨからＬに変化するタイミングで、ＨからＬに変化する。
【００５６】
図１２（ｂ）によると、クロック信号ＣＬＫ１がＬ（すなわち、ＣＬＫ１ＢがＨ）のときに、出力ＣＯＭＰが反転してＨからＬに変化した場合は、その後、クロック信号ＣＬＫ１ＢがＨからＬになるタイミングで、ノードＤ２の電位レベルがＨからＬに変化する。さらに、クロック信号の半周期が経過した後、クロック信号ＣＬＫ１がＨからＬになるタイミングで、ノードＤ１の電位レベルがＨからＬに変化する。つまり、ノードＤ２の電位レベルがＨからＬに変化した後に、ノードＤ１の電位レベルがＨからＬに変化する。言い換えると、ノードＤ２の電位レベルがＬのときにノードＤ１の電位レベルがＨからＬに変化する。よって、ラッチ部２１３の出力Ｏ１は、Ｈのまま変化しない。
【００５７】
よって、本実施形態のクロックラッチ部２２によっても、第１実施形態のクロックラッチ部１２と同様の結果が得られる。
【００５８】
図１３は、本実施形態における、クロック信号ＣＬＫ１及びＣＬＫ１ＢのＤＵＴＹ比が崩れた場合の動作を示すタイミングチャート図を、図７と同様にして示している。本実施形態によると、ラッチ部２１１及び２１２がＤフリップフロップとして動作するため、ノードＤ１の電位レベルとノードＤ２の電位レベルとは同時に反転しない。よって、出力Ｏ１は不定とならないため、ＤＵＴＹ比が５０％より小さくなった場合及び大きくなった場合の双方において、出力Ｏ１を適切に得ることができる。即ち、クロックラッチ部２２は、ＤＵＴＹ劣化に対する耐性を向上させるのに有利である。
【００５９】
以上、本実施形態によると、第１実施形態等と同様の効果が得られると共に、ＤＵＴＹ劣化に対する耐性を向上させるのにも有利である。
【００６０】
（第４実施形態）
図１４〜１５を参照しながら第４実施形態を説明する。固体撮像装置１００は、第１実施形態で例示した読出部３に代わって、図１４に例示される読出部３１を備えてもよい。図１４（ａ）は、読出部３１の構成例を示しており、図１４（ｂ）は、読出部３１が有するユニット１２１の構成例を示している。
【００６１】
ユニット１２１は、出力ＣＯＭＰが反転してＨからＬに変化する前においては、受けたクロック信号ＣＬＫ１を出力Ｏ１’からカウンタ１３に出力し、出力ＣＯＭＰが反転した後においては、ユニット１２１は、受けたクロック信号ＣＬＫ１を出力しない。よって、ユニット１２１は、クロック信号の供給を制御する制御部としての機能を有する。また、ユニット１２１は、出力ＣＯＭＰの反転に応答してクロック信号ＣＬＫ１の電位を固定する電位固定部（信号レベルを保持する保持部）、他の表現では、前述のクロックラッチ部（サンプリング部）としての機能をさらに有する。
【００６２】
具体的には、ユニット１２１は、スイッチ１２１０、１２１１及び１２１２、並びに、ＮＯＲ回路１２１３及び１２１４を有する。ＮＯＲ回路１２１３は、例えば２つの入力端子を有しており、クロック信号ＣＬＫ１を、スイッチ１２１０を介して、一方の入力端子で受け、また、比較部の出力ＣＯＭＰを他方の入力端子で受ける。ＮＯＲ回路１２１４は、例えば２つの入力端子を有しており、ＮＯＲ回路１２１３の出力Ｐｐｄを一方の入力端子で受け、また、比較部の出力ＣＯＭＰを他方の入力端子で受ける。
【００６３】
スイッチ１２１０は、出力ＣＯＭＰがＨのときに導通状態となり、Ｌのときに非導通状態となる。スイッチ１２１１は、ＮＯＲ回路１２１３の出力ＰｐｄがＨのときに導通状態となり、Ｌのときに非導通状態となる。スイッチ１２１２は、ＮＯＲ回路１２１４の出力ＰｐｕがＨのときに導通状態となり、Ｌのときに非導通状態となる。
【００６４】
図１５（ａ）は、クロック信号ＣＬＫ１がＬのときに比較部１１の出力ＣＯＭＰが反転してＨからＬに変化した場合のユニット１２１の動作タイミングチャートを示している。図１５（ｂ）は、クロック信号ＣＬＫ１がＨのときに比較部１１の出力ＣＯＭＰが反転した場合のユニット１２１の動作タイミングチャートを示している。図１５（ｃ）は、出力ＣＯＭＰとクロック信号ＣＬＫ１とをユニット１２１が受けたときの、ＮＯＲ回路１２１３の出力Ｐｐｄ、ＮＯＲ回路１２１４の出力Ｐｐｕ、及びユニット１２１の出力Ｏ１’の状態を示す真理値表を示している。
【００６５】
比較部１１の出力ＣＯＭＰがＨのときは、ＮＯＲ回路１２１３及び１２１４は、共に、一方の入力端子で出力ＣＯＭＰを受けるため、出力Ｐｐｄ及びＰｐｕはいずれもＬであり、スイッチ１２１１及び１２１２はいずれも非導通状態である。また、出力ＣＯＭＰがＨのときは、スイッチ１２１０は導通状態であるため、クロック信号ＣＬＫ１が出力Ｏ１’を介して出力される。
【００６６】
比較部１１の出力ＣＯＭＰがＬ、かつ、クロック信号ＣＬＫ１がＬのときは、出力ＣＯＭＰとクロック信号ＣＬＫ１とを受けるＮＯＲ回路１２１３の出力ＰｐｄはＨになる。よって、スイッチ１２１１が導通状態となり、出力Ｏ１’はプルダウン状態（Ｌ）となる。なお、ＮＯＲ回路１２１４の出力ＰｐｕはＬである。また、スイッチ１２１０は非導通状態となるため、クロック信号ＣＬＫ１は出力されない。
【００６７】
比較部１１の出力ＣＯＭＰがＬ、かつ、クロック信号ＣＬＫ１がＨのときは、出力ＣＯＭＰとクロック信号ＣＬＫ１とを受けるＮＯＲ回路１２１３の出力ＰｐｄはＬである。一方、出力Ｐｐｄと出力ＣＯＭＰとを受けるＮＯＲ回路１２１４の出力ＰｐｕはＨとなる。よって、スイッチ１２１２が導通状態となり、出力Ｏ１’はプルアップ状態（Ｈ）となる。なお、スイッチ１２１０は非導通状態となるため、クロック信号ＣＬＫ１は出力されない。
【００６８】
本実施形態によると、出力ＣＯＭＰが反転してＨからＬに変化する前においては、スイッチ１２１０が導通状態であり、ユニット１２１は、受けたクロック信号ＣＬＫ１をカウンタ１３に出力する。このとき、ＮＯＲ回路１２１３は、一方の入力端子でクロック信号ＣＬＫ１を受けるが、他方の入力端子では、Ｈの出力ＣＯＭＰを受ける。そのため、ＮＯＲ回路１２１３を構成する直列接続の２つのＰＭＯＳトランジスタの一方は、非導通状態となっている。よって、出力ＣＯＭＰがＨを維持している間は、ＮＯＲ回路１２１３の内部では、クロック信号ＣＬＫ１を受けることによる貫通電流が生じない。
【００６９】
別の観点では、後段（スイッチ１２１１やＮＯＲ回路１２１４の入力ゲート）からの放電は為されうるが、該後段への充電は為されないため、クロック信号ＣＬＫ１を受けることによる充電と放電とが繰り返し為されることがない（充放電が生じない）。
【００７０】
一方、出力ＣＯＭＰが反転した後においては、スイッチ１２１０が非導通状態となるため、そもそも、ユニット１２１の内部では、ユニット１２１がクロック信号ＣＬＫ１を受けることによる貫通電流が生じない。以上、本実施形態によっても第１実施形態等と同様の効果が得られる。
【００７１】
なお、読出部３１ないしユニット１２１は、カウンタ１３へのクロック信号ＣＬＫ１の供給の制御と、ＣＬＫ１の信号レベルのサンプリングないし保持と、を出力ＣＯＭＰに基づいて行うことが可能な構成であればよく、図１４に例示された構成に限られない。
【００７２】
例えば、読出部３１は、比較部１１と、クロック信号ＣＬＫ１を受けるクロック端子と、入力端子を有するカウンタ１３と、該クロック端子と該入力端子との間に配されたスイッチ１２１０と、出力部１４と、を有する構成でもよい。該スイッチは、比較部１１の出力ＣＯＭＰに応答して動作し、例えば、出力ＣＯＭＰの反転の前においては導通状態となり、カウンタ１３には、入力端子を介してクロック信号ＣＬＫ１が供給される。また、該スイッチは、出力ＣＯＭＰの反転の後においては非導通状態となり、カウンタ１３へのクロック信号ＣＬＫ１の供給が中止される。よって、この構成によると、カウンタ１３へのクロック信号ＣＬＫ１の供給の制御を行うことができる。
【００７３】
また、例えば、クロック信号ＣＬＫ１の信号レベルをサンプリングないし保持する手段として、図１４に例示された構成によると、ＮＯＲ回路１２１３が出力ＣＯＭＰとクロック信号ＣＬＫ１とを受けるが、この構成に限られるものではない。例えば、出力ＣＯＭＰがＬからＨに変化するように比較部１１を設ける場合には、ＮＯＲ回路１２１３に代わってＮＡＮＤ回路を用いてもよい。この場合、スイッチ１２１０については、出力ＣＯＭＰがＬのときに導通状態となり、Ｈのときに非導通状態となるように構成すればよい。
【００７４】
（第５実施形態）
図１６〜１８を参照しながら第５実施形態を説明する。固体撮像装置１００は、第１実施形態で例示した読出部３に代わって、図１６に例示される読出部３２を備えてもよい。図１６（ａ）は、読出部３２の構成例を示しており、図１６（ｂ）は、読出部３２が有するクロックラッチ部１２及び１２２の構成例を示している。本実施形態によると、読出部３２には、クロック信号ＣＬＫ１及びＣＬＫ１Ｂ、ＣＬＫ１よりも位相が９０°遅れたクロック信号ＣＬＫ２、並びに、ＣＬＫ２とは逆位相のクロック信号ＣＬＫ２Ｂが供給される。即ち、ＣＬＫ１と、ＣＬＫ１との位相が９０°異なるＣＬＫ２と、該位相が１８０°異なるＣＬＫ１Ｂと、該位相が２７０°異なるＣＬＫ２Ｂと、の計４つのクロック信号ＣＬＫ１等が読出部３２に供給される。
【００７５】
クロックラッチ部１２２は、クロックラッチ部１２と同様にして、ラッチ部１１４、１１５及び１１６を有する。なお、クロックラッチ部１２２について、クロックラッチ部１２におけるノードＬ１及びＬ２並びに出力Ｏ１に対応する箇所を、それぞれ、ノードＬ３及びＬ４並びに出力Ｏ２と示す。
【００７６】
クロック信号ＣＬＫ１及びＣＬＫ１Ｂは、読出部３２のうちクロックラッチ部１２に供給され、クロック信号ＣＬＫ２及びＣＬＫ２Ｂは、読出部３２のうちクロックラッチ部１２２に供給される。各クロックラッチ部１２及び１２２では、前述の第１実施形態と同様の動作が為される。
【００７７】
図１７は、本実施形態におけるタイミングチャートを、比較部１１の出力ＣＯＭＰと、クロック信号ＣＬＫ１等と、ノードＬ１〜Ｌ４の電位レベルと、出力Ｏ１〜Ｏ２と、を４つのケースについて示している。
【００７８】
図１７（ａ）は、ＣＬＫ１がＨであり、ＣＬＫ２がＬであり、ＣＬＫ１ＢがＬであり、ＣＬＫ２ＢがＨであるときに、出力ＣＯＭＰが反転してＨからＬに変化するケースを示している。図１７（ｂ）は、ＣＬＫ１がＨであり、ＣＬＫ２がＨであり、ＣＬＫ１ＢがＬであり、ＣＬＫ２ＢがＬであるときに、出力ＣＯＭＰが反転するケースを示している。図１７（ｃ）は、ＣＬＫ１がＬであり、ＣＬＫ２がＨであり、ＣＬＫ１ＢがＨであり、ＣＬＫ２ＢがＬであるときに、出力ＣＯＭＰが反転するケースを示している。図１７（ｄ）は、ＣＬＫ１がＬであり、ＣＬＫ２がＬであり、ＣＬＫ１ＢがＨであり、ＣＬＫ２ＢがＨであるときに、出力ＣＯＭＰが反転するケースを示している。
【００７９】
図１７（ａ）のケースでは、出力Ｏ１はＬとなり、Ｏ２はＨとなる。図１７（ｂ）のケースでは、出力Ｏ１はＬとなり、Ｏ２はＬとなる。図１７（ｃ）のケースでは、出力Ｏ１はＨとなり、Ｏ２はＬとなる。図１７（ｄ）のケースでは、出力Ｏ１はＨとなり、Ｏ２はＨとなる。
【００８０】
出力部１４は、カウンタ１３の計測結果であるカウント値と、クロックラッチ部１２及び１２２の出力Ｏ１及びＯ２とを受ける。ここで、出力部１４は、クロックラッチ部１２及び１２２の出力Ｏ１及びＯ２を、他の２進数の値にデコードするデコーダを有してもよい。出力部１４は、カウンタ１３のカウント値（ここではｎビット）に、出力Ｏ１及びＯ２に基づくデータ（ここでは２ビット）を下位ビットとして加え、計ｎ＋２ビットのデジタル信号を出力することができる。なお、ここでは、出力部１４が出力Ｏ１及びＯ２をデコードするデコーダを有する態様を例示したが、デコーダは、出力部１４とは別に設けられてもよいし、さらに処理部５等の後段のユニットに設けられてもよい。即ち、出力Ｏ１及びＯ２の値は、後の信号処理に適切な値に、適宜、変更されてもよい。
【００８１】
以上、本実施形態によると、第１実施形態等と同様の効果が得られると共に、ＡＤ変換をさらに高精度化するのにも有利である。
【００８２】
ここでは、２つのクロックラッチ部１２及び１２２を有する読出部３２に、４種類のクロック信号ＣＬＫ１等を供給する構成を例示した。しかし、これらの数量は上記実施形態に限られるものではなく、上記数量を変更して、例えば、カウント値に付加する下位ビットのビット数をさらに増やしてもよい。具体的には、図１８に例示されるように、４つのクロックラッチ部１２及び１２２〜１２４を有する読出部３３に、８種類のクロック信号ＣＬＫ１〜ＣＬＫ４及びＣＬＫ１Ｂ〜ＣＬＫ４Ｂを供給する構成を採ってもよい。即ち、クロックラッチ部をＮ個有する場合には、クロック信号ＣＬＫ１と、ＣＬＫ１との位相差が３６０°×ｋ／Ｎのクロック信号と、のＮ種類のクロック信号を用いればよい。Ｎは２以上の整数であり、ｋは１からＮ−１の整数である。なお、Ｎは一般には２のべき乗である。
【００８３】
なお、ここでは、各クロックラッチ部１２及び１２２を、前述の第１実施形態と同様の構成で例示したが、この構成に限られるものではない。例えば、クロックラッチ部１２及び１２２は、前述の第２実施形態で例示した構成により、クロック信号ＣＬＫ１及びＣＬＫ２を受けるように構成されてもよい。他の実施形態として、クロックラッチ部１２及び１２２のラッチ部１１１、１１２、１１４及び１１５については、前述の第３実施形態で例示したように、マスタスレーブ型のＤフリップフロップとして動作させてもよい。
【００８４】
（第６実施形態）
図１９〜２０を参照しながら第６実施形態を説明する。固体撮像装置１００は、第１実施形態で例示した読出部３に代わって、図１９に例示される読出部３４を備えてもよい。図１９（ａ）は、読出部３４の構成例を示しており、図１９（ｂ）は、読出部３４が有するユニット１２５の構成例を示している。本実施形態では、クロック信号ＣＬＫ１及びＣＬＫ１Ｂの他、ＣＬＫ１の１／８周波数の低速クロック信号ＣＬＫＭ１が用いられる。
【００８５】
読出部３４に含まれる第１のカウンタ１３０は、低速クロック信号ＣＬＫＭ１の反転信号（信号ｇｃｌｋｍｂ）をユニット１２５から受けて計測を行う上位カウンタであり、例えばｎ−３ビットのカウント値を取得する。読出部３４に含まれる第２のカウンタ１３１は、クロック信号ＣＬＫ１の反転信号（信号ｇｃｌｋｂ）をユニット１２５から受けて計測を行う下位カウンタであり、例えば３ビットのカウント値を取得する。以下、カウンタ１３０を「上位カウンタ１３０」といい、カウンタ１３１を「下位カウンタ１３１」という。
【００８６】
ユニット１２５は、図４（ａ）に例示される回路構成を有するラッチ部３１１〜３１３と、図１１（ｂ）に例示されるマスタスレーブ型のＤフリップフロップとして動作するラッチ部３１４と、ＮＯＲ回路３１５及び３１６と、を有する。ラッチ部３１１〜３１３は、第１実施形態と同様にして接続されればよく、これらの動作も第１実施形態と同様であるため説明を省略する。
【００８７】
ラッチ部３１４は、入力ＩＮにはラッチ部３１１からの信号が入力され、入力ＣＫには低速クロック信号ＣＬＫＭ１が入力され、入力ＣＫＢにはＣＬＫＭ１がインバータを介して入力されるように配されればよい。ＮＯＲ回路３１５は、ラッチ部３１１からの信号と、ラッチ部３１４からの信号と、クロック信号ＣＬＫ１とを受け、下位カウンタ１３１に信号ｇｃｌｋｂを出力する。ＮＯＲ回路３１６は、ラッチ部３１４からの信号と、低速クロック信号ＣＬＫＭ１とを受け、上位カウンタ１３０に信号ｇｃｌｋｍｂを出力する。
【００８８】
この構成によると、ユニット１２５は、クロック信号ＣＬＫ１の信号レベルをサンプリングする他、クロック信号ＣＬＫ１及び低速クロック信号ＣＬＫＭ１のカウンタ１３０及び１３１への供給と、該供給の停止とを行う。なお、ラッチ回路３１４とＮＯＲ回路３１５及び３１６とを接続するノードを「ノードｅｎｍｂ」と示す。
【００８９】
図２０は、上述のユニット１２５の動作タイミングチャート図である。図２０（ａ）は、クロック信号ＣＬＫ１がＬのときに比較部１１の出力ＣＯＭＰが反転（ＨからＬに変化）するケースを示している。図２０（ｂ）は、クロック信号ＣＬＫ１がＨのときに比較部１１の出力ＣＯＭＰが反転するケースを示している。
【００９０】
まず、信号ｇｃｌｋｂについて述べる。出力ＣＯＭＰの反転の前においては、ノードＬ１の電位レベルはＨであり、ノードｅｎｍｂの電位レベルはＬであり、よって、信号ｇｃｌｋｂはＬである。出力ＣＯＭＰの反転の後（図２０（ａ））、又は、該反転に応答して（図２０（ｂ））、ノードＬ１の電位レベルがＨからＬになる。その後、低速クロック信号ＣＬＫＭ１がＬからＨになるまでの期間において、信号ｇｃｌｋｂはクロック信号ＣＬＫ１の反転信号となる。さらにその後、ノードｅｎｍｂの電位レベルがＨとなるため、信号ｇｃｌｋｂはＬとなる。なお、比較部１１の出力ＣＯＭＰが反転してから、その後、低速クロック信号ＣＬＫＭ１がＬからＨになるまでの期間を、「下位カウント期間」と示す。
【００９１】
次に、信号ｇｃｌｋｍｂについて述べる。比較部１１が比較を開始してから、比較部１１の出力ＣＯＭＰが反転した後に低速クロック信号ＣＬＫＭ１がＬからＨになるまで、即ち、ノードｅｎｍｂの電位レベルがＬからＨになるまでは、信号ｇｃｌｋｍｂは低速クロック信号ＣＬＫＭ１の反転信号である。その後、ノードｅｎｍｂの電位レベルがＨとなるため、信号ｇｃｌｋｍｂはＬとなる。なお、比較部１１が比較を開始してから、比較部１１の出力ＣＯＭＰが反転した後に低速クロック信号ＣＬＫＭ１がＬからＨになるまでの期間を、「上位カウント期間」と示す。
【００９２】
前述のとおり、上位カウンタ１３０は信号ｇｃｌｋｍｂを受けて計測を行い、下位カウンタ１３１は信号ｇｃｌｋｂを受けて計測を行う。よって、上位カウンタ１３０は、上位カウント期間の間は計測を行っており、上位カウンタ１３０のカウント値は、信号ｇｃｌｋｍｂに応じて加算される。一方、下位カウンタ１３１は、下位カウント期間の間に計測を行い、下位カウンタ１３１のカウント値は、信号ｇｃｌｋｂに応じて加算される。
【００９３】
出力部１４は、例えば、上位カウンタ１３０のカウント値と、下位カウンタ１３１のカウント値とを用いて、比較部１１が比較を開始してから比較部の出力ＣＯＭＰが反転するまでの時間に応じたカウント値ＣＮＴを算出する。例えば、図２０（ｂ）のケースでは、上位カウンタ１３０が、低速クロック信号ＣＬＫＭ１の周期でＺ回カウントして、下位カウンタ１３１が、クロック信号ＣＬＫ１の周期で６回カウントしている。ＣＬＫＭ１の周期はＣＬＫ１の周期の８倍であるから、この場合、カウント値ＣＮＴ＝（上位カウンタ１３０のカウント値‘Ｚ’」）×８−（下位カウンタ１３１のカウント値‘６’）となる。その後、出力部１４は、カウント値ＣＮＴ（ここではｎビット）に、出力Ｏ１に基づくデータ（ここでは１ビット）を下位ビットとして加え、計ｎ＋１ビットのデジタル信号を出力することができる。
【００９４】
本実施形態によると、第１実施形態等と同様の効果が得られることに加え、さらに以下のような効果が得られる。即ち、下位カウンタ１３１では、信号ｇｃｌｋｂを、高々、クロック信号ＣＬＫ１の８周期分の期間にわたって受けるに過ぎないため、前述の貫通電流を抑制することができる。また、上位カウンタ１３０では、クロック信号ＣＬＫ１の１／８周波数の信号ｇｃｌｋｍｂを受けるに過ぎないため、前述の貫通電流を抑制することができる。以上、本実施形態によると、第１実施形態等と同様の効果が得られると共に、カウンタ１３０及び１３１での消費電力を低減するのにも有利である。
【００９５】
（第７実施形態）
前述の各実施形態では、画素アレイの各列にカウンタが設けられた構成を例示したが、本発明は、複数の列の変換部に対応して共通のカウンタが設けられた構成にも適用されうる。
【００９６】
図２１〜２２を参照しながら第７実施形態を説明する。図２１は、本実施形態にかかる固体撮像装置１０００の構成例を示すブロック図である。固体撮像装置１０００は、カウンタ６１をさらに備えている。カウンタ６１は、タイミングジェネレータ６からのクロック信号ＣＬＫ１を受けて、各列の読出部３５にｎビットのカウント値ＣＮＴ［ｎ−１：０］を出力する。
【００９７】
図２２（ａ）は、読出部３５の構成例を示しており、図２２（ｂ）は、読出部３５の動作タイミングチャート図である。読出部３５は、比較部１１と、ｎ個のクロックラッチ部１５０（１５０−１〜１５０−ｎ）と、出力部１４とを有する。クロックラッチ部１５０の其々１５０−１〜１５０−ｎは、対応するカウント値ＣＮＴ［ｎ−１：０］をクロック信号として受け、計測を行う。各クロックラッチ部１５０の動作は、前述の第１実施形態のクロックラッチ部１２と同様である。即ち、クロックラッチ部１５０の其々１５０−１〜１５０−ｎは、比較部１１の出力ＣＯＭＰが反転してＨからＬへ変化することに応答して、対応するカウント値ＣＮＴ［ｎ−１：０］の値をサンプリングする。
【００９８】
なお、ここでは説明の容易化のため、各クロックラッチ部１５０にはカウント値ＣＮＴ［ｎ−１：０］の１つが入力される構成で示したが、前述の第１実施形態のクロックラッチ部１２の構成を採る場合には、該カウント値の反転信号がさらに入力されうる。あるいは、各クロックラッチ部１５０は、図９に例示されるように、前述のハーフラッチ動作を１つのクロック信号のみで行う構成でもよい。
【００９９】
図２２（ｂ）に示されるように、ＡＤ変換期間では、各クロックラッチ部１５０には、カウント値ＣＮＴ［ｎ−１：０］がカウンタ６１から入力される。その後、クロックラッチ部１５０の其々１５０−１〜１５０−ｎは、比較部１１の出力ＣＯＭＰが反転してＨからＬに変化したことに応答して、対応するカウント値ＣＮＴ［ｎ−１：０］の値をサンプリングする。出力部１４は、該サンプリングされた値を、上位ビットから下位ビットの順で、比較部１１による比較結果に応じた信号、即ち、画素からのアナログ信号に基づくデジタル信号として出力する。
【０１００】
読出部３５は、前述の第１実施形態のクロックラッチ部１２等と同様の構成の、比較部１１の出力ＣＯＭＰの反転前後において充放電が生じないクロックラッチ部１５０を複数有している。複数のクロックラッチ部１５０の其々１５０−１〜１５０−ｎは、カウンタ６１からのカウント値ＣＮＴ［ｎ−１：０］を受ける。別の観点では、複数のクロックラッチ部１５０の其々１５０−１〜１５０−ｎは、互いに周波数の異なるクロック信号を受ける。その後、複数のクロックラッチ部１５０の其々１５０−１〜１５０−ｎは、出力ＣＯＭＰの反転に応答して、対応するカウント値ＣＮＴ［ｎ−１：０］のサンプリングを行う。これらのサンプリング結果は、即ち、比較部１１による比較結果に応じた信号、即ち、取得すべきデジタル信号である。
【０１０１】
本実施形態によると、複数のクロックラッチ部１５０（１５０−１〜１５０−ｎ）を用いてカウンタを構成している。各クロックラッチ部１５０は、比較部１１の出力ＣＯＭＰの反転の前後において、カウント値ＣＮＴ［ｎ−１：０］を受けることによる充放電が生じない構成を採っている。よって、本実施形態によっても、ＡＤ変換における消費電力を低減するのに有利である。
【０１０２】
以上の７つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的等に応じて、本発明の趣旨を逸脱しない範囲で各ユニットを変更することが可能であり、また、各実施形態で例示した各ユニットを組み合わせてもよい。
【０１０３】
（撮像システム）
また、以上の実施形態は、カメラ等に代表される撮像システムに含まれる固体撮像装置について述べた。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。撮像システムは、上記の実施形態として例示された本発明に係る固体撮像装置と、この固体撮像装置から出力される信号を処理する処理部とを含みうる。この処理部は、例えば、Ａ／Ｄ変換器、および、このＡ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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