(57)【要約】【課題】リリース工程の後に、上部電極が下部電極に付着することを抑制することができる電子装置の製造方法を提供する。【解決手段】本発明に係る電子装置の製造方法は、第２層４０をパターニングして、可動部２６の上面を露出する第１開口部を形成し、かつ、平面視において下部電極２２および上部電極２４を少なくとも一部囲む領域に第２開口部を形成する工程と、第１開口部、第２開口部、および第２層４０上に、第１導電層４を形成する工程と、第１導電層４をパターニングして、可動部２６に接続された支持部３４を形成し、かつ、第２開口部に側壁５０を形成する工程と、貫通孔６１を介して、下部電極２２、上部電極２４、および支持部３４を収容する空洞部２を形成する工程と、貫通孔６１を介して、支持部３４の一部を除去し、可動部２６を振動可能にする工程と、を含み、空洞部２を形成する工程において、支持部３４は、可動部２６を支持する。【選択図】図１９
2015174152.tif 000002
【特許請求の範囲】
【請求項１】
基板上に振動子の下部電極を形成する工程と、
前記下部電極を覆う第１層を形成する工程と、
前記基板に固定された固定部と、前記第１層上に設けられ前記固定部に接続された可動部と、を有する前記振動子の上部電極を形成する工程と、
前記基板上および前記上部電極上に第２層を形成する工程と、
前記第２層をパターニングして、前記可動部の上面を露出する第１開口部を形成し、かつ、平面視において前記下部電極および前記上部電極を少なくとも一部囲む領域に第２開口部を形成する工程と、
前記第１開口部、前記第２開口部、および前記第２層上に、第１導電層を形成する工程と、
前記第１導電層をパターニングして、前記可動部に接続された支持部を形成し、かつ、前記第２開口部に側壁を形成する工程と、
前記側壁上、前記支持部上、および前記第２層上に第３層を形成する工程と、
前記第３層の上方に封止層を形成する工程と、
前記封止層に貫通孔を形成する工程と、
前記貫通孔を介して、平面視において前記側壁の内側の前記第３層および前記第２層と、前記第１層と、を除去して、前記下部電極、前記上部電極、および前記支持部を収容する空洞部を形成する工程と、
前記貫通孔を介して、前記支持部の一部を除去し、前記可動部を振動可能にする工程と、
を含み、
前記空洞部を形成する工程において、
前記支持部は、前記可動部を支持する、電子装置の製造方法。
【請求項２】
請求項１において、
前記第１開口部および前記第２開口部を形成する工程では、
前記第２層をパターニングして、さらに、平面視において前記第１開口部と前記第２開口部との間に、第３開口部を形成し、
前記第１導電層を形成する工程では、
さらに、前記第３開口部に前記第１導電層を形成し、
前記支持部および前記側壁を形成する工程では、
前記第１導電層をパターニングして、前記第１開口部と前記第３開口部との間の前記第２層の上面を露出する工程と、
前記第１導電層および露出された前記第２層の上面を覆う第２導電層を形成する工程と、
前記第２導電層および前記第１導電層をパターニングして、前記第２開口部と前記第３開口部との間の前記第２層の上面を露出する工程と、
を有し、
前記支持部は、前記第３開口部に形成された前記第１導電層によって前記基板に固定され、
前記支持部の前記一部は、前記第２導電層からなる部分である、電子装置の製造方法。
【請求項３】
請求項２において、
前記第２導電層の厚さは、前記第１導電層の厚さよりも小さい、電子装置の製造方法。
【請求項４】
請求項２または３において、
前記第２導電層は、窒化チタン層である、電子装置の製造方法。
【請求項５】
請求項１ないし４のいずれか１項において、
前記貫通孔を形成する工程では、
前記貫通孔を、平面視において前記支持部の前記一部と重なるように形成する、電子装置の製造方法。
【請求項６】
請求項１ないし５のいずれか１項において、
前記貫通孔を形成する工程では、
前記貫通孔を、平面視において前記下部電極および前記上部電極と重ならないように形成する、電子装置の製造方法。
【請求項７】
基板と、
前記基板の上方に設けられ、空洞部を規定する側壁と、
前記空洞部に設けられた振動子と、
前記振動子に接続されて、前記空洞部に設けられた導電部と、
前記空洞部を上方から覆い、貫通孔が設けられた封止層と、
を含み、
前記振動子は、
前記基板上に設けられた下部電極と、
前記基板に固定された固定部、および前記固定部に接続され、前記下部電極と対向して設けられた可動部を備えた上部電極と、
を有し、
前記導電部は、前記可動部上に設けられ、
前記導電部の材質は、前記側壁の材質と同じであり、
平面視において前記側壁と前記導電部との間に、前記貫通孔が設けられている、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の製造方法および電子装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）技術を用いて製造され、基板上に形成された空洞部内に機能素子を配置した装置が知られている。ＭＥＭＳによって製造される機能素子としては、例えば、対向配置される一対の電極のうちの一方が基板上に固定され、他方が片持ちあるいは両持ち梁状に基板に支持された構造を有するものが挙げられる。
【０００３】
例えば特許文献１には、基板上に形成された空洞部に、固定電極および可動電極からなる振動子が配置された電子装置が記載されている。特許文献１に記載の電子装置は、振動子の周囲に包囲壁を形成し、包囲壁に囲まれた層間絶縁層、および固定電極を覆う犠牲層をエッチングすることにより空洞部を形成して振動子を露出させ（リリース工程）、その後、空洞部を封止して製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２１８４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような電子装置では、リリース工程の後に、可動電極（上部電極）が固定電極（下部電極）に付着してしまうスティッキングという現象が発生する場合がある。特にリリース工程のエッチングをウェットエッチングで行うと、リリース工程後の乾燥処理において水分が蒸発するときの表面張力によってスティッキングが発生しやすい。
【０００６】
本発明のいくつかの態様に係る目的の１つは、リリース工程の後に、上部電極が下部電極に付着することを抑制することができる電子装置の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、リリース工程の後に、上部電極が下部電極に付着することを抑制することができる電子装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することができる。
【０００８】
［適用例１］
本発明に係る電子装置の製造方法の一態様は、
基板上に振動子の下部電極を形成する工程と、
前記下部電極を覆う第１層を形成する工程と、
前記基板に固定された固定部と、前記第１層上に設けられ前記固定部に接続された可動部と、を有する前記振動子の上部電極を形成する工程と、
前記基板上および前記上部電極上に第２層を形成する工程と、
前記第２層をパターニングして、前記可動部の上面を露出する第１開口部を形成し、かつ、平面視において前記下部電極および前記上部電極を少なくとも一部囲む領域に第２開口部を形成する工程と、
前記第１開口部、前記第２開口部、および前記第２層上に、第１導電層を形成する工程と、
前記第１導電層をパターニングして、前記可動部に接続された支持部を形成し、かつ、前記第２開口部に側壁を形成する工程と、
前記側壁上、前記支持部上、および前記第２層上に第３層を形成する工程と、
前記第３層上に封止層を形成する工程と、
前記封止層に貫通孔を形成する工程と、
前記貫通孔を介して、平面視において前記側壁の内側の前記第３層および前記第２層と、前記第１層と、を除去して、前記下部電極、前記上部電極、および前記支持部を収容する空洞部を形成する工程と、
前記貫通孔を介して、前記支持部の一部を除去し、前記可動部を振動可能にする工程と、
を含み、
前記空洞部を形成する工程において、
前記支持部は、前記可動部を支持する。
【０００９】
このような電子装置の製造方法では、リリース工程の後に、支持部によって、上部電極の可動部が下部電極に付着すること（スティッキング）を抑制することができる。
【００１０】
［適用例２］
適用例１において、
前記第１開口部および前記第２開口部を形成する工程では、
前記第２層をパターニングして、さらに、平面視において前記第１開口部と前記第２開口部との間に、第３開口部を形成し、
前記第１導電層を形成する工程では、
さらに、前記第３開口部に前記第１導電層を形成し、
前記支持部および前記側壁を形成する工程では、
前記第１導電層をパターニングして、前記第１開口部と前記第３開口部との間の前記第２層の上面を露出する工程と、
前記第１導電層および露出された前記第２層の上面を覆う第２導電層を形成する工程と、
前記第２導電層および前記第１導電層をパターニングして、前記第２開口部と前記第３開口部との間の前記第２層の上面を露出する工程と、
を有し、
前記支持部は、前記第３開口部に形成された前記第１導電層によって前記基板に固定され、
前記支持部の前記一部は、前記第２導電層からなる部分であってもよい。
【００１１】
このような電子装置の製造方法では、リリース工程の後に、支持部によって、上部電極の可動部が下部電極に付着すること（スティッキング）を抑制することができる。
【００１２】
［適用例３］
適用例２において、
前記第２導電層の厚さは、前記第１導電層の厚さよりも小さくてもよい。
【００１３】
このような電子装置の製造方法では、例えば、除去される支持部の一部は、第２導電層からなる部分であるので、容易に第２導電層を除去することができる。
【００１４】
［適用例４］
適用例２または３において、
前記第２導電層は、窒化チタン層であってもよい。
【００１５】
このような電子装置の製造方法では、第２導電層は、第３層をパターニングする際のフォトリソグラフィーにおいて、反射防止層として機能することができる。
【００１６】
［適用例５］
適用例１ないし４のいずれか１例において、
前記貫通孔を形成する工程では、
前記貫通孔を、平面視において前記支持部の前記一部と重なるように形成してもよい。
【００１７】
このような電子装置の製造方法では、貫通孔を介して、支持部の一部をより確実に除去し、可動部を振動可能にすることができる。
【００１８】
［適用例６］
適用例１ないし５のいずれか１例において、
前記貫通孔を形成する工程では、
前記貫通孔を、平面視において前記下部電極および前記上部電極と重ならないように形成してもよい。
【００１９】
このような電子装置の製造方法では、支持部の一部を除去する工程において、下部電極および上部電極の一部が除去されて下部電極および上部電極が損傷することを抑制することができる。
【００２０】
［適用例７］
本発明に係る電子装置の一態様は、
基板と、
前記基板の上方に設けられ、空洞部を規定する側壁と、
前記空洞部に設けられた振動子と、
前記振動子に接続されて、前記空洞部に設けられた導電部と、
前記空洞部を上方から覆い、貫通孔が設けられた封止層と、
を含み、
前記振動子は、
前記基板上に設けられた下部電極と、
前記基板に固定された固定部、および前記固定部に接続され、前記下部電極と対向して設けられた可動部を備えた上部電極と、
を有し、
前記導電部は、前記可動部上に設けられ、
前記導電部の材質は、前記側壁の材質と同じであり、
平面視において前記側壁と前記導電部との間に、前記貫通孔が設けられている。
【００２１】
このような電子装置では、貫通孔を介して、導電部となる支持部の一部を除去し、可動部を振動可能にすることができる。これにより、支持部によって、リリース工程の後に、上部電極の可動部が下部電極に付着すること（スティッキング）を抑制することができる。
【００２２】
本明細書では、「上」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成するような場合とが含まれるものとして、「上」という文言を用いている。
【００２３】
また、「上部電極」、「下部電極」等の「上部」、「下部」等の文言は、電子装置の設置状態に依存した上下関係を意図した文言ではなく、電子装置の設置状態にかかわらず、基板が下に存在する状態で見た場合の上下関係を意図した文言である。したがって、例えば、仮に、上部電極が下方となる状態で電子装置が設置されたとしても、上部電極は基板が下に存在する状態で見れば上方に存在する電極と解されるべきである。
【図面の簡単な説明】
【００２４】
【図１】本実施形態に係る電子装置の断面を示す模式図。
【図２】本実施形態に係る電子装置の断面を示す模式図。
【図３】本実施形態に係る電子装置を平面的にみた模式図。
【図４】本実施形態に係る電子装置の製造方法を説明するためのフローチャート。
【図５】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図６】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図７】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図８】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図９】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１０Ａ】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１０Ｂ】本実施形態に係る電子装置の製造方法の一工程を平面的にみた模式図。
【図１１】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１２】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１３】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１４Ａ】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１４Ｂ】本実施形態に係る電子装置の製造方法の一工程を平面的にみた模式図。
【図１５】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１６】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１７】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１８】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１９】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図２０】本実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図２１】本実施形態に係る発振器を示す回路図。
【図２２】本実施形態の変形例に係る発振器を示す回路図。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２６】
１．  電子装置
まず、本実施形態に係る電子装置について、図面を参照しながら説明する。図１および図２は、本実施形態に係る電子装置１００の断面を示す模式図である。図３は、本実施形態に係る電子装置１００を平面的にみた模式図である。なお、図１は、図３のＩ−Ｉ線の断面図に相当し、図２は、図３のＩＩ−ＩＩ線の断面に相当する。
【００２７】
電子装置１００は、図１〜図３に示すように、基板１０と、振動子２０と、第１導電部３０と、第２導電部３２と、第１層間絶縁層４０と、第２層間絶縁層４２と、第１側壁５０と、第２側壁５２と、第１封止層６０と、第２封止層６２と、を含む。さらに、電子装置１００は、図１〜図３に示すように、パッシベーション膜７０と、回路部９０と、を含んでもよい。なお、便宜上、図２では、基板１０および振動子２０以外の部材の図示を省略している。また、図３では、第２層間絶縁層４２、第２側壁５２、封止層６０，６２、パッシベーション膜７０、および回路部９０の配線９８、パッド９９の図示を省略している。ただし、図３では、第１封止層６０に設けられている貫通孔６１を点線で示している。
【００２８】
基板１０は、例えば、支持基板１２と、第１下地層１４と、第２下地層１６と、を有している。
【００２９】
支持基板１２としては、例えば、シリコン基板等の半導体基板を用いる。支持基板１２として、セラミックス基板、ガラス基板、サファイア基板、合成樹脂基板などの各種の基板を用いてもよい。支持基板１２の厚さは、例えば、１００μｍ〜４００μｍである。
【００３０】
支持基板１２には、図１に示すように、振動子２０を駆動させるための回路部９０が形成されていてもよい。回路部９０は、例えば、トランジスター９２、キャパシター（図示せず）、キャパシター等に電気的に接続された配線９８、および配線９８に接続されたパッド９９などで構成されている。トランジスター９２は、ゲート絶縁層９３と、ゲート電極９４と、ソース領域９５と、ドレイン領域９６と、を有している。回路部９０は、図３に示すように、ゲート電極９４、ソース領域９５、およびドレイン領域９６の各々に電気的に接続されたコンタクト９７を有していてもよい。なお、便宜上、図１では、ソース領域９５およびドレイン領域９６の図示を省略している。
【００３１】
第１下地層１４は、支持基板１２上に形成されている。第１下地層１４は、例えば、トレンチ絶縁層、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層である。第１下地層１４は、振動子２０と他の素子とを電気的に分離することができる。
【００３２】
第２下地層１６は、第１下地層１４上に形成されている。第２下地層１６の材質は、例えば、窒化シリコンである。第２下地層１６は、空洞部２を形成する際に、エッチングストッパー層として機能することができる。
【００３３】
振動子２０は、基板１０上の空洞部２に設けられている。振動子２０は、下部電極２２と、上部電極２４と、を有している。
【００３４】
下部電極２２は、基板１０上に（具体的には第２下地層１６上に）設けられている。下部電極２２の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコン（半導体）である。図３に示す例では、下部電極２２には、配線２８が接続されている。配線２８の材質は、例えば、下部電極２２の材質と同じである。
【００３５】
上部電極２４は、図２に示すように、固定部２５と、可動部２６と、を有している。固定部２５は、基板１０に（具体的には第２下地層１６に）固定されている。固定部２５は、第２下地層１６上に設けられている。可動部２６は、固定部２５に接続されている。可動部２６は、下部電極２２の上方に下部電極２２と対向して設けられている。上部電極２４の材質は、例えば、下部電極２２の材質と同じである。図３に示す例では、上部電極２４には、配線２９が接続されている。配線２９の材質は、例えば、上部電極２４の材質と同じである。
【００３６】
振動子２０は、回路部９０と電気的に接続されている。配線２８，２９を介して、回路部９０によって下部電極２２と上部電極２４との間に電圧が印加されると、可動部２６は、電極２２，２４間に発生する静電力により振動することができる。このように、回路部９０によって振動子２０を振動させることにより、所望の周波数を得ることができる。電子装置１００は、振動子２０と、回路部９０（発振回路）と、が同じ基板１０上に併設された発振器であってもよい。
【００３７】
第１導電部３０は、空洞部２に、振動子２０に接続されて設けられている。具体的には、第１導電部３０は、可動部２６に接続されている。第１導電部３０は、可動部２６上に設けられている。第１導電部３０の形状は、特に限定されない。図示の例では、第１導電部３０は、可動部２６に接続された第１導電層４と、第１導電層４上に設けられた第２導電層６と、によって構成されている。第１導電層４は、例えば、チタン層、窒化チタン層、アルミニウム−銅合金層がこの順で積層された積層構造を有している。第２導電層６は、例えば、窒化チタン層である。
【００３８】
第１導電部３０の材質は、第１側壁５０の材質と同じである。具体的には、第１導電部３０および第１側壁５０ともに、第１導電層４および第２導電層６によって構成されている。第１導電部３０は、可動部２６の振動に伴って可動することができる。
【００３９】
第２導電部３２は、空洞部２に、振動子２０と離間して設けられている。第２導電部３２は、第２下地層１６の上方に設けられている。図示の例では、第２下地層１６上に半導体層２１ａが設けられ、半導体層２１ａ上に第２導電部３２が設けられている。半導体層２１ａの平面形状は、第２導電部３２の平面形状と同じであってもよい。半導体層２１ａの材質は、上部電極２４の材質と同じである。半導体層２１ａは、上部電極２４と同一の工程で形成される。第２導電部３２は、半導体層２１ａを介して、基板１０に固定されている。なお、半導体層２１ｂは、設けられておらず、第２導電部３２は、基板１０に直接固定されていてもよい。
【００４０】
第２導電部３２は、例えば、２つ設けられ、平面視において２つの第２導電部３２の間に可動部２６が位置している。第２導電部３２の形状は、特に限定されないが、例えば柱状である。図示の例では、第２導電部３２は、第２下地層１６上に設けられた第１導電層４と、第１導電層４上に設けられた第２導電層６と、によって構成されている。なお、図示はしないが、第２導電部３２の数は特に限定されず、例えば第２導電部３２の数は、１つでもよい。
【００４１】
第２導電部３２の材質は、第１側壁５０の材質と同じである。具体的には、第２導電部３２および第１側壁５０ともに、第１導電層４および第２導電層６によって構成されている。
【００４２】
第１層間絶縁層４０は、基板１０上に設けられている。第２層間絶縁層４２は、第１層間絶縁層４０上に設けられている。図示の例では、電子装置１００は、２層の層間絶縁層を有しているが、その数は特に限定されない。層間絶縁層４０，４２の材質は、例えば、酸化シリコンである。空洞部２は、層間絶縁層４０，４２の一部が除去されることによって形成されている。
【００４３】
第１側壁５０は、基板１０の上方に設けられている。図示の例では、第２下地層１６上に半導体層２１ｂが設けられ、半導体層２１ｂ上に第１側壁５０が設けられている。半導体層２１ｂの平面形状は、第１側壁５０の平面形状と同じであってもよい。半導体層２１ｂの材質は、上部電極２４の材質と同じである。半導体層２１ｂは、上部電極２４と同一の工程で形成される。第２側壁５２は、第１側壁５０上に設けられている。なお、半導体層２１ｂは、設けられておらず、第１側壁５０は、基板１０上に直接設けられていてもよい。
【００４４】
第１側壁５０および第２側壁５２は、平面視において空洞部２の周囲に設けられている。側壁５０，５２は、空洞部２を規定している。平面視において、側壁５０，５２の内側に空洞部２が設けられている。側壁５０，５２は、ガードリングともいえる。図１に示す例では、電子装置１００は、２層の側壁を有しているが、その数は特に限定されず、例えば、層間絶縁層の数に応じて決定されてもよい。図３に示す例では、第１側壁５０は、配線２８，２９と接触しないように隙間を有し、第１側壁５０の内側に振動子２０が位置しているが、配線２８，２９と接触しない限り、第１側壁５０は、平面視において隙間なく振動子２０および導電部３０，３２を囲む形状であってもよい。また、第２側壁５２は、平面視において振動子２０および導電部３０，３２を囲む形状であってもよい。側壁５０，５２は、平面視において振動子２０および導電部３０，３２の少なくとも一部を囲む形状であってもよい。
【００４５】
第１側壁５０および第２側壁５２は、互いに電気的に接続されていてもよい。側壁５０，５２は、一体的に形成されていてもよい。図示の例では、第１側壁５０は、第２下地層１６上に設けられた第１導電層４と、第１導電層４上に設けられた第２導電層６と、によって構成されている。第２側壁５２は、例えば、チタン層、窒化チタン層、アルミニウム−銅合金層、窒化チタン層がこの順で積層された積層構造を有している。
【００４６】
第１封止層６０は、空洞部２を上方から覆っている。第１封止層６０には、貫通孔６１が設けられている。貫通孔６１は、複数設けられている。平面視において第１側壁５０と第１導電部３０との間に、貫通孔６１が設けられている。貫通孔６１は、図３に示すように平面視において、下部電極２２および上部電極２４と重ならないように設けられている。第１封止層６０は、第２側壁５２と一体的に形成されていてもよい。第１封止層６０は、例えば、チタン層、窒化チタン層、アルミニウム−銅合金層、窒化チタン層がこの順で積層された積層構造を有している。
【００４７】
第２封止層６２は、第１封止層６０上に形成されている。第２封止層６２は、第１封止層６０に設けられた貫通孔６１を塞いでいる。第２封止層６２の材質は、例えば、アルミニウム、チタン、タングステンである。第２封止層６２の厚さは、例えば、３μｍ程度である。封止層６０，６２は、空洞部２を上方から覆って、空洞部２を封止する蓋体を構成している。
【００４８】
第１封止層６０および第２封止層６２によって、空洞部２は密閉されることができる。図示の例では、空洞部２は、第２下地層１６と、半導体層２１ｂと、層間絶縁層４０と、側壁５０，５２と、封止層６０，６２と、によって区画されている。空洞部２は、減圧状態であることが好ましい。これにより、振動子２０は、例えば、良好なＱ値を有することができる。
【００４９】
なお、半導体層２１ｂ、側壁５０，５２、および封止層６０，６２には、一定の電位（例えば接地電位）が与えられることが好ましい。これにより、半導体層２１ｂ、側壁５０，５２、および封止層６０，６２を、電磁シールドとして機能させることができる。そのため、振動子２０を、外部と電気的に遮蔽することができ、振動子２０は、より安定した特性を有することができる。
【００５０】
パッシベーション膜７０は、第２層間絶縁層４２上に形成されている。パッシベーション膜７０は、例えば、ＴＥＯＳ（テトラ・エトキシ・シラン）酸化層、窒化シリコン層である。
【００５１】
電子装置１００は、例えば、以下の特徴を有する。
【００５２】
電子装置１００では、第１導電部３０は、可動部２６上に設けられ、第１導電部３０の材質は、第１側壁５０の材質と同じであり、平面視において第１側壁５０と第１導電部３０との間に、貫通孔６１が設けられている。そのため、電子装置１００では、リリース工程の後に、貫通孔６１を介して、第１導電部３０となる支持部３４の一部を除去し、可動部２６を振動可能にすることができる（詳細は後述参照）。これにより、支持部３４によって、リリース工程の後に、上部電極２４の可動部２６が下部電極２２に付着すること（スティッキング）を抑制することができる。
【００５３】
２．  電子装置の製造方法
次に、本実施形態に係る電子装置１００の製造方法について、図面を参照しながら説明する。図４は、本実施形態に係る電子装置１００の製造方法を説明するためのフローチャートである。図５〜図９、図１０Ａ、図１１〜図１３、図１４Ａ、および図１５〜図２０は、本実施形態に係る電子装置１００の製造方法の一工程の断面を示す模式図である。図１０Ｂおよび図１４Ｂは、本実施形態に係る電子装置１００の製造方法の一工程を平面的にみた模式図である。なお、図１０Ａは、図１０ＢのＡ−Ａ線の断面に相当し、図１４Ａは、図１４ＢのＡ−Ａ線の断面に相当する。
【００５４】
図５に示すように、支持基板１２上に、第１下地層１４および第２下地層１６を順に形成して、基板１０を形成する（Ｓ１）。第１下地層１４は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、ＬＯＣＯＳ法等により形成される。第２下地層１６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法等により形成される。
【００５５】
図６に示すように、基板１０上に振動子２０の下部電極２２を形成する（Ｓ２）。下部電極２２は、例えば、ＣＶＤ法やスパッタ法などによる成膜がされた後、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。下部電極２２が多結晶シリコンからなる場合は、導電性を高めるために所定の不純物をドーピングしてもよい。本工程において、下部電極２２と同時に配線２８を形成することができる。
【００５６】
図７に示すように、下部電極２２を覆う絶縁層（第１層）８０を形成する（Ｓ３）。絶縁層８０は、例えば、熱酸化処理によって形成される。
【００５７】
図８に示すように、基板１０に固定された固定部２５と、絶縁層８０上に設けられ固定部２５に接続された可動部２６と、を有する振動子２０の上部電極２４を形成する（Ｓ４）。上部電極２４は、例えば、ＣＶＤ法やスパッタ法などにより成膜された後、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。上部電極２４が多結晶シリコンからなる場合は、導電性を高めるために所定の不純物をドーピングしてもよい。本工程において、上部電極２４と同時に、半導体層２１ａ，２１ｂおよび配線２９を形成することができる。
【００５８】
なお、回路部９０を構成するトランジスター９２の部材を、上述した工程（Ｓ３）および工程（Ｓ４）で形成してもよい。例えば、絶縁層８０を形成する工程（Ｓ３）において、トランジスター９２のゲート絶縁層９３を形成してもよい。さらに、上部電極２４を形成する工程（Ｓ４）において、トランジスター９２のゲート電極９４を形成してもよい。このように、振動子２０と回路部９０との製造工程を共通化することで、製造工程の簡素化を図ることができる。なお、トランジスター９２のソース領域９５およびドレイン領域９６は、例えば、公知の方法で形成される。
【００５９】
図９に示すように、基板１０上および上部電極２４上に、第１層間絶縁層（第２層）４０を形成する（Ｓ５）。具体的には、電極２２，２４およびトランジスター９２を覆うように、全面的に第１層間絶縁層４０を形成する。第１層間絶縁層４０は、例えば、ＣＶＤ法、塗布（スピンコート）法などにより形成される。第１層間絶縁層４０を形成した後、第１層間絶縁層４０の上面を平坦化する処理として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等を行ってもよい。
【００６０】
図１０Ａおよび図１０Ｂに示すように、第１層間絶縁層４０をパターニングして、可動部２６の上面２７を露出する第１開口部４０ａを形成し、かつ、平面視において下部電極２２および上部電極２４の周囲に第２開口部４０ｂを形成する（Ｓ６）。第２開口部４０ｂは、平面視において下部電極２２および上部電極２４を全て囲む領域に形成しなくてもよく、隙間が空いている状態で、少なくとも一部囲む領域に形成してもよい。さらに、本工程では、第１層間絶縁層４０をパターニングして、平面視において第１開口部４０ａと第２開口部４０ｂとの間に、第３開口部４０ｃを形成する。パターニングは、例えば、フォトリソグラフィーおよびエッチングによって行われる。図示の例では、第２開口部４０ｂによって、半導体層２１ｂの上面が露出される。第３開口部４０ｃによって、半導体層２１ａの上面が露出される。
【００６１】
図１１に示すように、開口部４０ａ，４０ｂおよび第１層間絶縁層４０上に、第１導電層４を形成する（Ｓ７）。さらに、本工程では、第３開口部４０ｃに第１導電層４を形成する。第１導電層４は、例えば、スパッタ法、ＣＶＤ法、めっき法により形成される。なお、第１導電層４は、開口部４０ａ，４０ｂ，４０ｃ内に第１部分を形成し、その後、該第１部分上および第１層間絶縁層４０上に第２部分を形成することによって形成されてもよい。
【００６２】
次に、第１側壁５０および支持部３４を形成する。第１側壁５０および支持部３４を形成する工程は、下記の工程（Ｓ８）〜工程（Ｓ１０）を有している。
【００６３】
図１２に示すように、第１導電層４をパターニングして、第１開口部４０ａと第３開口部４０ｃとの間の第１層間絶縁層４０の上面４１を露出する（Ｓ８）。パターニングは、例えば、フォトリソグラフィーおよびエッチングによって行われる。
【００６４】
図１３に示すように、第１導電層４および露出された第１層間絶縁層４０の上面４１を覆う第２導電層６を形成する（Ｓ９）。第２導電層６は、例えば、スパッタ法、ＣＶＤ法により形成される。第２導電層６の厚さ（第１導電層４上に位置する第２導電層６の厚さ）は、第１導電層４の厚さ（第１層間絶縁層４０上に位置する第１導電層４の厚さ）よりも小さい。第１導電層４の厚さは、例えば、０．５μｍ〜３μｍである。第２導電層６の厚さは、例えば、２０ｎｍ〜２００ｎｍである。
【００６５】
図１４Ａおよび図１４Ｂに示すように、第２導電層６上にレジスト層８２を形成し、導電層４，６をパターニングして、第２開口部４０ｂと第３開口部４０ｃとの間の第１層間絶縁層４０の上面４１を露出する（Ｓ１０）。本工程により、開口部４０ａ，４０ｃおよび第１開口部４０ａと第３開口部４０ｃとの間の第１層間絶縁層４０上に支持部３４を形成し、第２開口部４０ｂに第１側壁５０を形成することができる。パターニングは、例えば、フォトリソグラフィーおよびエッチングによって行われる。なお、便宜上、図１４Ｂでは、レジスト層８２の図示を省略している。
【００６６】
具体的には、図１４Ａに示すように、支持部３４が、可動部２６の上方に設けられた第１部分３４ａと、半導体層２１ａ上に設けられた第２部分３４ｂと、第１層間絶縁層４０上に設けられた第３部分３４ｃと、を有するように形成される。支持部３４は、第３開口部４０ｃに形成された第１導電層４によって基板１０に固定されている。図示の例では、支持部３４は、第２部分３４ｂによって、半導体層２１ａを介して基板１０に固定されている。第３部分３４ｃは、第１部分３４ａと第２部分３４ｂとを連結している。図示の例では、第１部分３４ａおよび第２部分３４ｂは、第１導電層４および第２導電層６からなる。第３部分３４ｃは、第２導電層６からなる。図１４Ｂに示すように、第３部分３４ｃの幅Ｗ３は、第１部分３４ａの幅Ｗ１および第２部分３４ｂの幅Ｗ２よりも小さい。そのため、支持部３４の一部を除去する工程（Ｓ１８）において、容易に第３部分３４ｃを除去して、第１部分３４ａと第２部分３４ｂとを分離することができる。
【００６７】
上記の工程（Ｓ８）〜工程（Ｓ１０）によって、導電層４，６をパターニングして、可動部２６に接続された支持部３４を形成し、かつ、平面視において第１側壁５０の内側に、下部電極２２、上部電極２４、および支持部３４が位置するように、第２開口部４０ｂに第１側壁５０を形成することができる。
【００６８】
図１５に示すように、レジスト層８２を例えば公知の方法により除去した後、第１側壁５０上、支持部３４上、および第１層間絶縁層４０上に第２層間絶縁層４２を形成する（Ｓ１１）。第２層間絶縁層４２は、例えば、ＣＶＤ法、塗布（スピンコート）法などにより形成される。第２層間絶縁層４２を形成した後、第２層間絶縁層４２の上面を平坦化する処理として、ＣＭＰ等を行ってもよい。
【００６９】
図１６に示すように、第２層間絶縁層４２をパターニングして、平面視において、下部電極２２、上部電極２４、および支持部３４の周囲に第４開口部４２ａを形成する（Ｓ１２）。パターニングは、例えば、フォトリソグラフィーおよびエッチングによって行われる。
【００７０】
次に、第４開口部４２ａに第２側壁５２を形成し、さらに、第２層間絶縁層４２上に第１封止層６０を形成する（Ｓ１３）。本工程では、平面視において第２側壁５２の内側に、下部電極２２、上部電極２４、および支持部３４が位置するように、第４開口部４２ａに第２側壁５２を形成する。第１封止層６０は、上部電極２４の上方および支持部３４の上方に形成される。第２側壁５２および第１封止層６０は、例えば、一体的に形成される。第２側壁５２および第１封止層６０は、例えば、ＣＶＤ法やスパッタ法などにより成膜された後、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。なお、第２側壁５２は、第４開口部４２ａ内に第１部分を形成し、その後、該第１部分上および第２層間絶縁層４２上に第２部分を形成することによって形成されてもよい。また、第２側壁５２と第１封止層６０とは、別々の工程で形成されてよい。
【００７１】
なお、上記工程（Ｓ７）〜工程（Ｓ１０）において、回路部９０の配線９８を形成することができる。また、上記工程（Ｓ１３）において、回路部９０のパッド９９を形成することができる。
【００７２】
図１７に示すように、第１封止層６０に貫通孔６１を形成する（Ｓ１４）。貫通孔６１は、例えば、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。本工程では、貫通孔６１を、平面視において支持部３４の一部（第３部分３４ｃ）と重なるように形成する。すなわち、第３部分３４ｃの上方に貫通孔６１を形成する。さらに、本工程では、貫通孔６１を、平面視において下部電極２２および上部電極２４と重ならないように形成する。すなわち、電極２２，２４の上方に貫通孔６１を形成しない。
【００７３】
なお、貫通孔６１を形成する工程（Ｓ１４）は、第１封止層６０を形成する工程（Ｓ１３）と同一工程で行われてもよい。すなわち、第１封止層６０を形成する工程におけるパターニングによって、貫通孔６１が形成されてもよい。これにより、製造工程を簡略化することができる。
【００７４】
図１８に示すように、第１封止層６０の上面の少なくとも一部を避けて、第２層間絶縁層４２上にパッシベーション膜７０を形成する（Ｓ１５）。パッシベーション膜７０は、例えば、スパッタ法やＣＶＤ法などにより成膜した後、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。必要に応じて、シンターなどの熱処理を行ってもよい。
【００７５】
次に、パッシベーション膜７０を覆うように、所定形状のレジスト層８４を形成する（Ｓ１６）。レジスト層８４は、例えば、塗布法とフォトリソグラフィーとの組み合わせによって形成される。
【００７６】
図１９に示すように、貫通孔６１を介して、平面視において側壁５０，５２の内側の層間絶縁層４０，４２と、絶縁層８０と、を除去して、下部電極２２、上部電極２４、および支持部３４を収容する空洞部２を形成する（Ｓ１７、リリース工程）。本工程において、支持部３４は、可動部２６を支持する。層間絶縁層４０，４２および絶縁層８０の除去は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムとの混合液）などを用いたウェットエッチングで行われる。側壁５０，５２および第１封止層６０は、上記のエッチング液によって、エッチングされにくい材料で形成されることができる。ウェットエッチングを行った後に、ウェットエッチング液を除去するための洗浄処理を行い、その後乾燥処理を行う。
【００７７】
図２０に示すように、貫通孔６１を介して、支持部３４の一部を除去し、可動部２６を振動可能にする（Ｓ１８）。本工程において除去される支持部３４の一部は、第２導電層６からなる部分（第３部分３４ｃ）である。第３部分３４ｃの除去は、ドライエッチング（反応性イオンエッチング）によって行われてもよいし、スパッタリングによって行われてもよいし、レーザー照射によって行われてもよい。第３部分３４ｃを除去することにより、第１部分３４ａと第２部分３４ｂとは、分離され、第１部分３４ａは第１導電部３０となり、第２部分３４ｂは第２導電部３２となる。
【００７８】
図１に示すように、レジスト層８４を例えば公知の方法により除去した後、第１封止層６０上に第２封止層６２を形成する（Ｓ１９）。これにより、貫通孔６１を塞ぐことができ、空洞部２を封止することができる。第２封止層６２は、例えば、スパッタ法、ＣＶＤ法などの気相成長法による成膜した後、フォトリソグラフィーおよびエッチングによるパターニングによって形成される。これにより、空洞部２を減圧状態のまま封止することができる。
【００７９】
以上の工程により、電子装置１００を製造することができる。
【００８０】
電子装置１００の製造方法では、例えば、以下の特徴を有する。
【００８１】
電子装置１００の製造方法では、第１導電層４をパターニングして、可動部２６に接続された支持部３４を形成し、かつ、第２開口部４０ｂに第１側壁５０を形成する工程を含む。さらに、電子装置１００の製造方法では、リリース工程（Ｓ１７）において、支持部３４は、可動部２６を支持する。そのため、電子装置１００の製造方法では、リリース工程（Ｓ１７）の後に、支持部３４によって、上部電極２４の可動部２６が下部電極２２に付着すること（スティッキング）を抑制することができる。スティッキングは、例えば、リリース工程後の乾燥処理において水分が蒸発するときの表面張力によって発生しやすいが、電子装置１００の製造方法では、リリース工程（Ｓ１７）の後から、支持部３４の一部を除去する工程（Ｓ１８）の前まで、支持部３４は、可動部２６を支持することができ、スティッキングを抑制することができる。
【００８２】
さらに、電子装置１００の製造方法では、支持部３４を第１側壁５０と同一の工程で形成することができるため、支持部３４を形成するための専用の工程を設ける必要がない。これにより、工程数が増加することを防ぐことができ、コストの増大を防ぐことができる。
【００８３】
さらに、電子装置１００の製造方法では、貫通孔６１を介して、支持部３４の一部を除去し、可動部２６を振動可能にする工程（Ｓ１８）を含む。そのため、支持部３４の一部を除去するために、専用のレジスト層を設ける必要がない。これにより、工程数が増加することを防ぐことができ、コストの増大を防ぐことができる。
【００８４】
電子装置１００の製造方法では、支持部３４の一部を除去する工程（Ｓ１８）において除去される支持部３４の一部は、第２導電層６からなる部分（第３部分３４ｃ）である。第２導電層６の厚さは、第１導電層４の厚さよりも小さい。そのため、支持部３４の一部を除去する工程（Ｓ１８）において、容易に第２導電層６を除去することができる。
【００８５】
電子装置１００の製造方法では、第２導電層６は、窒化チタン層である。そのため、第２導電層６は、第２層間絶縁層４２をパターニングする際のフォトリソグラフィーにおいて、反射防止層として機能することができる。さらに、例えば、窒化チタン層は、厚さのばらつきが小さいので、支持部３４の一部を除去する工程（Ｓ１８）において、より確実に除去されることができる。
【００８６】
電子装置１００の製造方法では、貫通孔６１を形成する工程（Ｓ１４）では、貫通孔６１を、平面視において支持部３４の一部（第３部分３４ｃ）と重なるように形成する。これにより、貫通孔６１を介して、支持部３４の一部をより確実に除去し、可動部２６を振動可能にすることができる。
【００８７】
電子装置１００の製造方法では、貫通孔６１を形成する工程（Ｓ１４）では、貫通孔６１を、平面視において下部電極２２および上部電極２４と重ならないように形成する。これにより、支持部３４の一部（第３部分３４ｃ）を除去する工程（Ｓ１８）において、電極２２，２４の一部が除去されて電極２２，２４が損傷することを抑制することができる。
【００８８】
なお、図示はしないが、支持部３４は、半導体層２１ａ上に設けられた第２部分３４ｂを有さず、第３部分３４ｃが第１側壁５０に接続されることにより、リリース工程（Ｓ１７）において、可動部２６を支持していてもよい。
【００８９】
３．  発振器
次に、本発明に係る電子装置が発振器である場合について、図面を参照しながら説明する。図２１は、本実施形態に係る発振器２００を示す回路図である。以下では、電子装置１００が発振器２００である場合について、説明する。
【００９０】
発振器２００は、図２１に示すように、振動子２０と、反転増幅回路２１０と、を含む。振動子２０は、下部電極２２と電気的に接続された第１端子２０ａと、上部電極２４と電気的に接続された第２端子２０ｂと、を有している。振動子２０の第１端子２０ａは、反転増幅回路２１０の入力端子２１０ａと少なくとも交流的に接続する。振動子２０の第２端子２０ｂは、反転増幅回路２１０の出力端子２１０ｂと少なくとも交流的に接続する。
【００９１】
図示の例では、反転増幅回路２１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。
【００９２】
発振器２００は、反転増幅回路２１０に対する帰還抵抗を含んで構成されていてもよい。図２１に示す例では、反転増幅回路２１０の入力端子と出力端子とが抵抗２２０を介して接続されている。
【００９３】
発振器２００は、反転増幅回路２１０の入力端子２１０ａと基準電位（接地電位）との間に接続された第１キャパシター２３０と、反転増幅回路２１０の出力端子２１０ｂと基準電位（接地電位）との間に接続された第２キャパシター２３２と、を含んで構成されている。これにより、振動子２０とキャパシター２３０，２３２とで共振回路を構成する発振回路とすることができる。発振器２００は、この発振回路で得られた発振信号ｆを出力する。
【００９４】
発振器２００は、図２２に示すように、さらに、分周回路２４０を有していてもよい。分周回路２４０は、発振回路の出力信号Ｖｏｕｔを分周し、発振信号ｆを出力する。これにより、発振器２００は、例えば、出力信号Ｖｏｕｔの周波数よりも低い周波数の出力信号を得ることができる。
【００９５】
なお、反転増幅回路２１０、抵抗２２０、キャパシター２３０，２３２、および分周回路２４０は、例えば、図１に示す回路部９０によって構成されていてもよい。
【００９６】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【００９７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９８】
２…空洞部、４…第１導電層、６…第２導電層、１０…基板、１２…支持基板、１４…第１下地層、１６…第２下地層、２０…振動子、２０ａ…第１端子、２０ｂ…第２端子、２１ａ，２１ｂ…半導体層、２２…下部電極、２４…上部電極、２５…固定部、２６…可動部、２７…上面、２８，２９…配線、３０…第１導電部、３２…第２導電部、３４…支持部、３４ａ…第１部分、３４ｂ…第２部分、３４ｃ…第３部分、４０…第１層間絶縁層、４０ａ…第１開口部、４０ｂ…第２開口部、４０ｃ…第３開口部、４１…上面、４２…第２層間絶縁層、４２ａ…第４開口部、５０…第１側壁、５２…第２側壁、６０…第１封止層、６１…貫通孔、６２…第２封止層、７０…パッシベーション膜、８０…絶縁層、８２，８４…レジスト層、９０…回路部、９２…トランジスター、９３…ゲート絶縁層、９４…ゲート電極、９５…ソース領域、９６…ドレイン領域、９７…コンタクト、９８…配線、９９…パッド、１００…電子装置、２００…発振器、２１０…反転増幅回路、２１０ａ…入力端子、２１０ｂ…出力端子、２２０…抵抗、２３０…第１キャパシター、２３２…第２キャパシター、２４０…分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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