(57)【要約】【課題】電源回路１のサイクル毎の負荷変動を軽減すること。【解決手段】遅延ユニットが縦続接続された遅延段と、遅延段と同じ構成を備え、遅延段で遅延された信号が入力される補償段と、遅延段及び補償段の各遅延ユニットに電力を供給する電源回路１と、遅延段と補償段の各スイッチを制御する制御回路２１と、を備え、制御回路２１は、遅延段及び補償段において非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力された信号を後段に出力する非反転バッファと、前記非反転バッファの出力端子に接続された負荷容量と、前記非反転バッファと前記負荷容量との間に接続されたスイッチと、を備えた遅延ユニットが縦続接続された遅延段と、
前記遅延段と同じ構成を備え、前記遅延段で遅延された信号が入力される補償段と、
前記遅延段及び前記補償段の各遅延ユニットに電力を供給する電源回路と、
前記遅延段と前記補償段の各スイッチを制御することにより、前記遅延段と前記補償段での各遅延量を制御する制御回路と、を有し、
前記制御回路は、
前記遅延段及び前記補償段において非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御することを特徴とする可変遅延回路。
【請求項２】
前記遅延ユニットは、前記非反転バッファの出力端子にスイッチを介して接続された複数の負荷容量を有し、
前記制御回路は、
前記遅延段と前記補償段間での一対の遅延ユニットにおいて非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御することを特徴とする請求項１に記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速通信等における高速かつ高精度なデジタル信号処理システムやＬＳＩテスタ等の高精度な計測器に用いられる高精度可変遅延回路に関するものであり、特に遅延回路自身の動作による、電源電圧の不規則な変動を軽減して、ジッタの少ない遅延信号を得る技術に関する。
【背景技術】
【０００２】
高精度可変遅延回路には、バイポーラトランジスタ等で実現される、電流切り替え型の論理ゲートが使われてきた。その論理ゲートは、一部に定電流源を内蔵しており、消費電力の変動（ダイナミック成分）が極めて少ないという優れた特長を有している。反面、定常電流が流れるために消費電力はＣＭＯＳ論理ゲートに比べて大きく、昨今の低消費電力ＬＳＩには受け容れ難くなりつつある。このような情勢を踏まえて、高精度可変遅延回路についてもＣＭＯＳ化が強く要望されるに至った。
【０００３】
図６は、従来の高精度可変遅延回路１００の全体構成を示す図である。この高精度可変遅延回路１００は、原パルス信号を遅延して出力する可変デジタル遅延線２と、遅延させるために必要な電力を可変デジタル遅延線２に供給する電源回路１と、を備えている。
【０００４】
電源回路１の出力節点ＶＤＤに設けられた容量Ｃ１はバイパス・コンデンサである。この容量Ｃ１は、ＣＭＯＳ論理ゲートのスイッチング動作に伴う短時間かつ大電流の電力需要に対して電荷（電流）の一時的な供給源になり、出力電圧（ＶＤＤ）のレベル変動を抑える働きがある。
【０００５】
ＣＭＯＳ論理ゲートによる従来の可変デジタル遅延線２の構成を図７に示す（特許文献１参照）。従来、高い分解能を得る可変デジタル遅延線２は、複数の遅延ユニットを多段接続して構成されている（以後、高精度可変デジタル遅延線と呼ぶ）。この遅延ユニットは、入力された原パルス信号を後段の遅延ユニットに出力する非反転バッファと、非反転バッファの出力端子とグランド端子との間に接続された負荷容量Ｃ２と、非反転バッファと負荷容量Ｃ２との間に接続されたスイッチと、で構成される。
【０００６】
スイッチをＯｆｆにした場合は、一段当たりの遅延時間がΔｔ０ｆであるのに対し、スイッチをＯｎにした場合は、Δｔ０ｆ＋Δｔ０ｎ（例えばΔｔ０ｎ＝１００ｐｓ）となる。この遅延時間の差により、所望の遅延量を実現することができる。このように高精度可変デジタル遅延線２は容量Ｃ２で遅延量を調節するため、適切な大きさの容量Ｃ２を使用することにより数１０ｐｓの分解能を容易に得ることができる。
【０００７】
さらに、スイッチをＯｎまたはＯｆｆして各遅延ユニットの容量Ｃ２を選択することにより、遅延時間を可変にすることができる。例えば、遅延ユニットの段数が４段であり、各遅延ユニットのスイッチが制御回路２１から送られてくる制御信号がＬｏｗのときＯｆｆ、ＨｉｇｈのときＯｎになると、制御信号が各々Ｓ１ａ＝Ｈｉｇｈ、Ｓ２ａ＝Ｈｉｇｈ、Ｓ３ａ＝Ｈｉｇｈ、Ｓ４ａ＝Ｈｉｇｈのとき遅延時間は４Δｔ０ｆ＋４Δｔ０ｎとなり、Ｓ１ａ＝Ｈｉｇｈ、Ｓ２ａ＝Ｈｉｇｈ、Ｓ３ａ＝Ｈｉｇｈ、Ｓ４ａ＝Ｌｏｗのとき遅延時間は４Δｔ０ｆ＋３Δｔ０ｎとなり、Ｓ１ａ＝Ｈｉｇｈ、Ｓ２ａ＝Ｈｉｇｈ、Ｓ３ａ＝Ｌｏｗ、Ｓ４ａ＝Ｌｏｗのとき遅延時間は４Δｔ０ｆ＋２Δｔ０ｎとなり、Ｓ１ａ＝Ｈｉｇｈ、Ｓ２ａ＝Ｌｏｗ、Ｓ３ａ＝Ｌｏｗ、Ｓ４ａ＝Ｌｏｗのとき遅延時間は４Δｔ０ｆ＋１Δｔ０ｎとなり、Ｓ１ａ＝Ｌｏｗ、Ｓ２ａ＝Ｌｏｗ、Ｓ３ａ＝Ｌｏｗ、Ｓ４ａ＝Ｌｏｗのとき遅延時間は４Δｔ０ｆとなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３８２１８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述の構成では以下の問題がある。前述の各遅延ユニットは、遅延ユニット内に設けられた容量Ｃ２での充放電に要する時間を利用して１単位の遅延を発生させている。容量Ｃ２の充電は電源回路１から供給される電荷（電流）によって行われるので、容量Ｃ２での充放電は遅延ユニットのダイナミックな消費電力になる。
【００１０】
ここで、高精度可変遅延回路１００が所定の遅延を発生させる際に、原パルス信号が通過する遅延ユニットの数をＮ、高精度可変デジタル遅延線２内を伝搬する原パルス信号のＨレベルをＶＤＤ、ＬレベルをＧＮＤ（すなわち、論理振幅をＶＤＤ）、当該高精度可変デジタル遅延線２に原パルス信号が入力される周期をＴとすると、遅延段の消費電力Ｐは次式で与えられる。
【００１１】
Ｐ＝Ｎ・Ｃ２・ＶＤＤ２／Ｔ      （１）
つまり、消費電力Ｐは、原パルス信号が通過する遅延ユニットの数Ｎの関数になる。これより、遅延ユニットあたりの消費電力ΔＰ（１単位の消費電力）を次式のように定義して、以下の説明で用いる。
【００１２】
ΔＰ＝Ｃ２・ＶＤＤ２／Ｔ      （２）
高精度可変遅延回路１００の一つの利用形態として、周期Ｔのシステム・クロックに同期して動作する高精度可変遅延回路を考える。また、図８を用いて、ＣＭＯＳ論理ゲートによる従来の高精度可変遅延回路１００に内在する課題を以下に説明する。
【００１３】
高精度可変遅延回路１００にはシステム・クロック（図示せず）に同期して原パルス信号が毎サイクル入力され、かつ、その遅延量をサイクル毎に変更するものとする。図８の例では、当該遅延量を、第１のサイクルでは中程度に、第２のサイクルでは最大（周期Ｔに相当する長さ）に、第３のサイクルでは短く設定する。
【００１４】
原パルス信号が遅延ユニットを通過する際の内部容量Ｃ２の充放電により、電力の供給元である電源回路１の出力電圧（節点ＶＤＤの電位）は僅かではあるが徐々に低下する。これは、出力節点ＶＤＤに設けたバイパス・コンデンサＣ１が電力の突発的な需要に対する一時的な供給源になっているためである。
【００１５】
原パルス信号が高精度可変遅延回路１００の出力端子Ｔｐｏに設けたインバータを通過すると、電力の消費がなくなるので、電源回路１内の制御機構の働きにより、電源回路１の出力電圧は目標レベルまで回復する（第１のサイクル）。しかし、設定遅延量が大きい場合は、第２のサイクルのように、当該サイクル内で目標レベルまで回復できずに後続の第３のサイクルが始まる。
【００１６】
つまり、電源回路１の出力電圧の初期値が目標レベルより低い状態で遅延段の動作が始まるので、各遅延ユニットが生じる遅延量は設計値より大きく、出力端子Ｔｐｏから出力される原パルス信号の遅延量も増大する。図８の破線で示す本来の波形が実線の波形になる。この現象は、第３のサイクルに設定される遅延量の大小とは無関係に発生する。
【００１７】
以上をまとめると、従来の高精度可変遅延回路１００は、現サイクルの入力信号（原パルス信号）の遅延量が前サイクルの入力信号（ひとつ前の原パルス信号）に設定された遅延量の影響を受けて変動するため、ジッタが大きいという課題があった。このジッタを抑えるには、高精度可変遅延回路１００の最大遅延量に対してシステムの周期を十分長く設定する等、使用上の配慮が必要である。そのため、低消費電力というＣＭＯＳ構成の特長を十分に活かしきれず、高精度可変遅延回路１００の適用領域を狭いものにしていた。
【００１８】
本発明は、上記事情を鑑みてなされたものであり、電源回路のサイクル毎の負荷変動を軽減することにより、ジッタの少ない低消費電力な高精度可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
以上の課題を解決するため、請求項１に記載の可変遅延回路は、入力された信号を後段に出力する非反転バッファと、前記非反転バッファの出力端子に接続された負荷容量と、前記非反転バッファと前記負荷容量との間に接続されたスイッチと、を備えた遅延ユニットが縦続接続された遅延段と、前記遅延段と同じ構成を備え、前記遅延段で遅延された信号が入力される補償段と、前記遅延段及び前記補償段の各遅延ユニットに電力を供給する電源回路と、前記遅延段と前記補償段の各スイッチを制御することにより、前記遅延段と前記補償段での各遅延量を制御する制御回路と、を有し、前記制御回路は、前記遅延段及び前記補償段において非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御することを要旨とする。
【００２０】
請求項２に記載の可変遅延回路は、請求項１に記載の可変遅延回路において、前記遅延ユニットは、前記非反転バッファの出力端子にスイッチを介して接続された複数の負荷容量を有し、前記制御回路は、前記遅延段と前記補償段間での一対の遅延ユニットにおいて非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御することを要旨とする。
【発明の効果】
【００２１】
本発明によれば、遅延段に電力を供給する電源回路のサイクル毎の負荷を均一化できる。これにより、電源回路の出力電圧の時間変動を適用先システムのシステム・クロック等に同期した周期的なものにできるので、ジッタの少ない高精度な遅延出力信号を得られるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】可変デジタル遅延線の構成を示す図である。
【図２】図１の可変デジタル遅延線による効果を説明する図である。
【図３】電源回路の構成を示す図である。
【図４】図３の電源回路による効果を説明する図である。
【図５】可変デジタル遅延線の他の構成を示す図である。
【図６】従来の可変遅延回路の構成を示す図である。
【図７】従来の可変デジタル遅延線の構成を示す図である。
【図８】図７の可変デジタル遅延線による効果を説明する図である。
【発明を実施するための形態】
【００２３】
以下、本発明を実施する一実施の形態について図面を用いて説明する。
【００２４】
〔第１の実施の形態〕
本実施の形態に係る高精度可変遅延回路１００は、図６に示した従来と同様に、入力された原パルス信号を遅延させるために必要な電力を遅延段及び後述する補償段の各遅延ユニットに供給する電源回路１と、遅延段と補償段の各スイッチを制御することにより、遅延段と補償段での各遅延量を制御する制御回路２１を有する高精度可変デジタル遅延線２と、を備えている。
【００２５】
図１は、本実施の形態に係る高精度可変デジタル遅延線２の構成を示す図である。図７に示した従来との主たる違いは、遅延段の出力に複数の遅延ユニットを縦続接続した補償段を付加して、補償段の遅延ユニットに原パルス信号を伝搬させ、スイッチにより特定の遅延ユニットの負荷容量が有効となるように選択することにある。
【００２６】
具体的には、遅延段と同じ構成を備えた補償段を遅延段の出力端子に接続し、遅延段の出力端子を可変遅延回路１００の出力端子とする。補償段は、遅延段の出力端子にのみ接続され、遅延段の遅延ユニットと同一の構成及び同一数の遅延ユニットを備えている。このような構成下、制御回路２１は、遅延段及び補償段において非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御する。
【００２７】
これにより、原パルス信号が通過する遅延ユニットに実際に容量として働く負荷容量の総量を補償する、すなわち負荷容量の総和が不変になるので、電源回路１の負荷を一定に保つことができる。
【００２８】
すなわち、図１において、Δｔ０ｎ＝１００ｐｓとして、遅延時間をｎ・Δｔ０ｆ＋ｍ・１００ｐｓに設定したい場合は、制御信号のＳ１ａ〜ＳｍａをＨレベル、Ｓ（ｍ＋１）ａ〜ＳｎａをＬレベルに設定することにより、遅延段の中のｍ個のユニットの負荷容量を有効とし、（ｎ−ｍ）個のユニットの負荷容量を無効とする。更に、制御信号のＳ１ｂ〜ＳｍｂをＬレベル、Ｓ（ｍ＋１）ｂ〜ＳｎｂをＨレベルに設定することにより、補償段の中のｍ個のユニットの負荷容量を無効とし、（ｎ−ｍ）のユニットの負荷容量を有効とする。この結果、遅延段と補償段を合わせて、有効な負荷容量の総数はｎ個となる。
【００２９】
一例として、出力端子Ｔｐｏからｎ・Δｔ０ｆ＋１００ｐｓ遅延した原パルス信号を得られるように、遅延段に対する第１の制御出力としてＳ１ａをＨレベル、Ｓ２ａ〜ＳｎａをＬレベルに設定すると、補償段に対する第２の制御出力は一意に、Ｓ１ｂがＬレベル、Ｓ２ｂ〜ＳｎｂがＨレベルに設定される。その結果、負荷容量は遅延段中では１個だけ有効となり、補償段では（ｎ−１）だけが有効となるので、電力の消費はｎ個の負荷容量によるものとなる。
【００３０】
また、出力端子Ｔｐｏからｎ・Δｔ０ｆ＋２００ｐｓ遅延した原パルス信号を得られるように、第１の制御出力としてＳ１ａ〜Ｓ２ａをＨレベル、Ｓ３ａ〜ＳｎａをＬレベルに設定すると、第２の制御出力は一意に、Ｓ１ｂ〜Ｓ２ｂがＬレベル、Ｓ３ｂ〜ＳｎｂがＨレベルに設定される。その結果、負荷容量は遅延段中では２個だけ有効となり、補償段では（ｎ−２）だけが有効となるので、電力の消費はｎ個の負荷容量によるものとなる。
【００３１】
同様に出力端子Ｔｐｏから（ｎ・Δｔ０ｆ＋３００ｐｓ）遅延した原パルス信号を得られるように、第１の制御出力としてＳ１ａ〜Ｓ３ａをＨレベル、Ｓ４ａ〜ＳｎａをＬレベルに設定すると、第２の制御出力は一意に、Ｓ１ｂ〜Ｓ３ｂがＬレベル、Ｓ４ｂ〜ＳｎｂがＨレベルに設定される。その結果、負荷容量は遅延段中では３個だけ有効となり、補償段では（ｎ−３）だけが有効となるので、電力の消費はやはりｎ個の負荷容量によるものとなる。
【００３２】
以上まとめると、遅延段に設定される遅延量の大小に依存することなく、電力の消費に寄与する負荷容量の段数を一定のｎ段にできるので、電源回路１の負荷は一定に保たれる。
【００３３】
引き続き、前述の課題で用いた周期Ｔのシステム・クロックに同期して動作する高精度可変遅延回路１００に適用した場合を例にして以下説明する（図２参照）。
【００３４】
高精度可変遅延回路１００にはシステム・クロック（図示せず）に同期して原パルス信号が毎サイクル入力され、かつ、その遅延量をサイクル毎に変更するものとする。図２の例では、当該遅延量を、第１のサイクルでは中程度に、第２のサイクルでは最大（周期Ｔに相当する長さ）に、第３のサイクルでは短く設定する。
【００３５】
原パルス信号が遅延ユニットを通過する際の内部容量Ｃ２の充放電により、電力の供給元である電源回路１の出力電圧（節点ＶＤＤの電位）は僅かではあるが徐所に低下する。また、原パルス信号が高精度可変遅延回路１００の遅延段の最終ユニットを通過すると、遅延段に代わって補償段による電力の消費が始まるので、節点ＶＤＤの電位は低下を続ける。補償段の電力の消費が終わると、電源回路１内での出力電圧（ＶＤＤ）は目標レベルまで回復する。ＶＤＤ節点の時間的な電位変化は設定遅延量の大小に関わらず同じであり、システム・クロック等に同期した周期的な変化になる（第１〜第３のサイクル）。これにより、原パルス信号が入力端子Ｔｐｉから入力された時のＶＤＤの電位が決められた一定のレベル（目標レベル）にあることを保証できるので、ジッタの少ない高精度な遅延出力信号を得ることができる。
【００３６】
また、図１ではＳ１ａ〜Ｓｎａの制御信号をインバータで反転することによりＳ１ｂ〜Ｓｎｂを生成しているが、制御回路２１から直接、Ｓ１ａ〜Ｓｎａを反転した信号をＳ１ｂ〜Ｓｎｂとして出力してもよい。
【００３７】
また、これまでに説明した電源回路１をＤＬＬ回路で構成してもよい。具体的には、図３のように、可変デジタル遅延線２を構成していた遅延段と同一構成の遅延段２０２，２０２’と、位相検出回路２０３と、フィルタ２０４と、第２制御回路２０５とを更に備えた電源回路１’とする。遅延段２０２は自身を構成する遅延ユニットの負荷容量を切り離したオープンな状態（スイッチをオフ）とし、遅延段２０２’は遅延ユニットの負荷容量をつなげた状態（スイッチをオン）とする。原パルス信号を遅延段２０２，２０２’にも入力し、遅延段２０２から出力された基本クロックと遅延段２０２’から出力された基本クロックの位相差を位相検出回路２０３で検出し、この位相差が大きい例えば遅延線の遅延量が大きすぎると、シリーズレギュレータの電源回路１を構成するトランジスタＴＲのゲート電圧ＶＧを第２制御回路２０５で上げることにより、ＶＤＤを上げるフィードバック構成とする。これにより、負荷が一定のとき、各サイクル開始時にＶＤＤは一定電圧に戻っている。
【００３８】
高精度可変遅延回路１００において、電源電圧の不規則な変動によるジッタが生じないようにするには、サイクル毎に設定遅延時間すなわち負荷を変えても、ＶＤＤが各サイクルの開始時に一定電圧に戻らなければならない。しかし、可変デジタル遅延線２に図７の従来の構成を用いた場合において、設定遅延が大きいとき、図４（ｂ）のように、各サイクル開始時に一定電圧に充電されるまで十分に周期を長くする必要がある。一方、高精度可変遅延回路１００において、可変デジタル遅延線２に図１の構成を用いた場合、遅延段と補償段を合わせた負荷は一定なので、ＶＤＤは各サイクルの開始時に一定電圧に復帰する（図４（ｃ））。この結果、従来のようにサイクルを長くしなくても、ジッタが少ない動作を行うことができる。
【００３９】
本実施の形態によれば、遅延段及び補償段において非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御するので、電源回路１の負荷を一定に保つことができる。遅延段に電力を供給する電源回路１のサイクル毎の負荷を均一化できることにより、電源回路１の出力電圧の時間変動を適用先システムのシステム・クロック等に同期した周期的なものにできるので、ジッタの少ない高精度な遅延出力信号を得ることができる。
【００４０】
〔第２の実施の形態〕
図７に示した従来の高精度可変デジタル遅延線２では、遅延ユニットの非反転バッファを構成するＭＯＳトランジスタの導通抵抗（特にチャネル抵抗成分）が製造時にばらつくことにより、個々の単位ユニット（遅延段と補償段間での１対の遅延ユニット）の間で遅延時間のばらつきを生じる。
【００４１】
一方、本実施の形態では、ＭＯＳトランジスタの導通抵抗のばらつきに応じて負荷容量の値を調整することにより、このばらつきを抑えるようにする。そのための単位ユニットの構成例を図５に示す。
【００４２】
具体的には、遅延段及び補償段の各遅延ユニットを、１つの非反転バッファと、非反転バッファの出力端子と各グランド端子との間にそれぞれ接続された複数の負荷容量と、非反転バッファと各負荷容量との間にそれぞれ接続された複数のスイッチと、で構成する。また、制御回路２１は、単位ユニットにおいて非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御する。
【００４３】
すなわち、遅延段の単位ユニットにおいて、遅延段側の容量ｋ１ａ、ｋ２ａ、…、ｋｌａ、…、ｋｈａの個々の負荷容量値をΔＣｋ１、ΔＣｋ２、…、ΔＣｋｌ、…、ΔＣｋｈとし、補償段側の容量ｋ１ｂ、ｋ２ｂ、…、ｋｌｂ、…、ｋｈｂの個々の負荷容量値を同様にΔＣｋ１、ΔＣｋ２、…、ΔＣｋｌ、…、ΔＣｋｈとし、例えば制御端子Ｓｋ１〜ＳｋｌをＨレベル、Ｓｋ（ｌ＋１）〜ＳｋｈをＬレベルにすると、単位ユニットの遅延側で使用する容量をｋ１ａ、ｋ２ａ・・・、ｋｌａ、同中の補償段で使用する容量をｋ１ｂ、ｋ２ｂ・・・、ｋｌｂに限定できる。
【００４４】
この状態でＳｋの制御信号をＨレベルにするとＳｋ１ａ〜ＳｋｌａがＨレベル、Ｓｋ１ｂ〜ＳｋｌｂがＬレベルになるので、遅延段と補償段の容量の和は（ΔＣｋ１＋ΔＣｋ２＋…＋ΔＣｋｌ）となり、Ｓｋがいずれの論理状態をとっても遅延段と補償段の容量の和は同様に（ΔＣｋ１＋ΔＣｋ２＋…＋ΔＣｋｌ）となり、Ｓｋのレベルに対しては、遅延段と補償段の容量の和が一定となる。
【００４５】
一例として、図５の単位ユニットにおいてｈ＝５、すなわち遅延段側に５個の容量ｋ１ａ、ｋ２ａ、…、ｋ５ａが設けられており、補償段側も５個の容量ｋ１ｂ、ｋ２ｂ、…、ｋ５ｂが設けられているものとし、遅延段側の容量ｋ１ａ、ｋ２ａ、…、ｋ５ａの個々の負荷容量値をΔＣｋ１＝ΔＣｋ２＝…＝ΔＣｋ５＝１０ｐＦ、補償段側の容量ｋ１ｂ、ｋ２ｂ、…、ｋ５ｂの個々の容量値をΔＣｋ１＝ΔＣｋ２＝…＝ΔＣｋ５＝１０ｐＦとし、制御端子Ｓｋ１〜Ｓｋ３をＨレベル、Ｓｋ４、Ｓｋ５をＬレベルにすると、単位ユニットの中で使用する容量は遅延段ではｋ１ａ、ｋ２ａ、ｋ３ａのみとなり、補償段でも同様に使用する容量はｋ１ｂ、ｋ２ｂ、ｋ３ｂのみとなる。
【００４６】
この状態で、さらに、ＳｋをＨレベルにするとＳｋ１ａ〜Ｓｋ３ａがＨレベル、Ｓｋ１ｂ〜Ｓｋ３ｂがＬレベルになるので、遅延段と補償段の容量の和は（ΔＣｋ１＋ΔＣｋ２＋ΔＣｋ３）＝３０ｐＦとなる。一方、ＳｋがＬレベルの場合は、Ｓｋ１ａ〜Ｓｋ３ａがＬレベル、Ｓｋ１ｂ〜Ｓｋ３ｂがＨレベルになるが、この場合であっても遅延段と補償段の容量値の合計は３０ｐＦとなる。
【００４７】
また、制御端子Ｓｋ１、Ｓｋ２をＨレベル、Ｓｋ３〜Ｓｋ５をＬレベルにすると、単位ユニットの中で使用する容量を遅延段ではｋ１ａとｋ２ａのみ、補償段でも使用する容量はｋ１ｂとｋ２ｂのみに限定できる。この状態でＳｋをＨレベルにするとＳｋ１ａ〜Ｓｋ２ａがＨレベル、Ｓｋ１ｂ〜Ｓｋ２ｂがＬレベルになるので、遅延段と補償段の容量値の和は（ΔＣｋ１＋ΔＣｋ２）＝２０ｐＦとなる。ＳｋがＬレベルの場合も遅延段と補償段の容量値の合計は２０ｐＦとなる。したがい、Ｓｋの論理状態の如何にかかわらず、当該単位ユニットの消費電力は一定となる。
【００４８】
本実施の形態によれば、遅延段と補償段間での一対の遅延ユニットにおいて非反転バッファの出力端子に接続状態とされた負荷容量の総和が一定となるように各スイッチを制御するので、各遅延ユニットの負荷容量を微調整することができる。
【符号の説明】
【００４９】
１００…高精度可変遅延回路
１，１’…電源回路
２…高精度可変デジタル遅延線
２１…制御回路
２０２，２０２’…遅延段
２０３…位相検出回路
２０４…フィルタ
２０５…第２制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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