(57)【要約】【課題】差動増幅回路の入力オフセット電圧を低減する。【解決手段】データ入出力端子ＤＱＰと、第一入力端子ＩＮ１及び第二入力端子ＩＮ２を有する差動増幅回路４０と、データ入出力端子ＤＱＰと第一入力端子ＩＮとの間に設けられた入力保護抵抗３４と、基準電圧供給回路１４の出力端子ＯＮと第二入力端子ＩＮ２との間に設けられた入力保護抵抗３４Ｄとを備える。本発明によれば、一対の入力端子ＩＮ１，ＩＮ２間における条件差が小さくなることから、差動増幅回路４０の入力オフセット電圧の発生を防止することができる。【選択図】図９
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【特許請求の範囲】
【請求項１】
外部端子と、
第一入力端子及び第二入力端子を有する差動増幅回路と、
前記外部端子と前記第一入力端子との間に設けられた第一入力保護抵抗と、
基準電圧供給回路と、
前記基準電圧供給回路の出力端子と前記第二入力端子との間に設けられた第二入力保護抵抗と、を備えることを特徴とする半導体装置。
【請求項２】
前記第一入力保護抵抗と前記第一入力端子との間に設けられた第一ＥＳＤ保護ダイオードと、
前記第二入力保護抵抗と前記第二入力端子との間に設けられた第二ＥＳＤ保護ダイオードと、をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外部端子と前記第一入力保護抵抗との間に設けられた第三ＥＳＤ保護ダイオードをさらに備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一入力保護抵抗と前記第二入力保護抵抗は、互いに同じ抵抗値を有していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第一入力端子と前記第一入力保護抵抗との間の抵抗値と、前記第二入力端子と前記第二入力保護抵抗との間の抵抗値は、互いに同じ値を有していることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記差動増幅回路を複数備えており、
前記複数の差動増幅回路の前記第一入力端子は、第一ノードに共通に接続され、
前記複数の差動増幅回路の前記第二入力端子は、第二ノードに共通に接続され、
前記第一入力保護抵抗は、前記外部端子と前記第一ノードとの間に設けられ、
前記第二入力保護抵抗は、前記出力端子と前記第二ノードとの間に設けられていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記差動増幅回路、前記第一入力保護抵抗及び前記第二入力保護抵抗をそれぞれ複数備えており、
前記複数の第一入力保護抵抗は、前記外部端子と前記複数の差動増幅回路の第一入力端子との間にそれぞれ設けられ、
前記複数の第二入力保護抵抗は、前記出力端子と前記複数の差動増幅回路の第二入力端子との間にそれぞれ設けられていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の差動増幅回路は、互いに異なるタイミングで活性化されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第一入力保護抵抗と前記第二入力保護抵抗は、互いに隣接して配置されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記外部端子に接続された出力回路をさらに備え、
前記第二入力保護抵抗は、前記出力回路がレイアウトされる出力回路領域に配置されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
複数の外部端子と、
それぞれ第一入力端子及び第二入力端子を有する複数の差動増幅回路と、
前記複数の外部端子と前記複数の差動増幅回路の第一入力端子との間にそれぞれ設けられた複数の第一入力保護抵抗と、
基準電圧が供給される電源幹線と、
前記電源幹線から分岐した複数の電源支線と、
前記複数の電源支線と前記複数の差動増幅回路の第二入力端子との間にそれぞれ設けられた複数の第二入力保護抵抗と、を備えることを特徴とする半導体装置。
【請求項１２】
前記複数の第一入力保護抵抗と前記複数の第二入力保護抵抗は、互いに同じ抵抗値を有していることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記複数の第一入力保護抵抗と前記複数の差動増幅回路の第一入力端子との間にそれぞれ設けられた複数の第一ＥＳＤ保護ダイオードと、
前記複数の第二入力保護抵抗と前記複数の差動増幅回路の第二入力端子との間にそれぞれ設けられた複数の第二ＥＳＤ保護ダイオードと、をさらに備えることを特徴とする請求項１又は１２記載の半導体装置。
【請求項１４】
前記複数の第一入力保護抵抗から見た前記複数の外部端子の抵抗値は、前記複数の第二入力保護抵抗から見た前記複数の電源支線の抵抗値と異なることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、差動型の入力回路を備える半導体装置に関する。
【背景技術】
【０００２】
外部から半導体装置に入力される信号は、半導体装置に設けられた入力回路により受信され、これによって内部信号が生成される。入力回路は、特許文献１の図１０に記載されているように、一対の入力端子を備える差動増幅回路によって構成されることが多い。この場合、一方の入力端子には外部端子を介して入力信号が供給され、他方の入力端子には基準電圧が供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３０６３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、外部端子と差動増幅回路の一方の入力端子との間には、ＥＳＤ対策のための入力保護抵抗などが接続されることがある。このような素子は、他方の入力端子側には必要がないため、一対の入力端子間において寄生抵抗や寄生容量などの条件が相違する。このような条件の相違は、入力オフセット電圧を発生させる原因となる。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、外部端子と、第一入力端子及び第二入力端子を有する差動増幅回路と、前記外部端子と前記第一入力端子との間に設けられた第一入力保護抵抗と、基準電圧供給回路と、前記基準電圧供給回路の出力端子と前記第二入力端子との間に設けられた第二入力保護抵抗と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、複数の外部端子と、それぞれ第一入力端子及び第二入力端子を有する複数の差動増幅回路と、前記複数の外部端子と前記複数の差動増幅回路の第一入力端子との間にそれぞれ設けられた複数の第一入力保護抵抗と、基準電圧が供給される電源幹線と、前記電源幹線から分岐した複数の電源支線と、前記複数の電源支線と前記複数の差動増幅回路の第二入力端子との間にそれぞれ設けられた複数の第二入力保護抵抗と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、一対の入力端子間における条件差が小さくなることから、差動増幅回路の入力オフセット電圧の発生を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【図２】図１に示した領域Ａをより詳細に示すレイアウト図である。
【図３】入出力ユニット２１の回路図である。
【図４】入力回路３２に含まれる差動増幅回路４０の回路図である。
【図５】本発明を完成する課程で検討したプロトタイプによる入出力ユニット２１のレイアウト図である。
【図６】プロトタイプによるレイアウトを採用した場合におけるデータＤＱ及び基準電圧ＶＲＥＦの流れを説明するための模式図である。
【図７】入力イネーブル信号ＩＥＮが活性化した場合に発生するノイズの伝搬について説明するための図である。
【図８】第１の実施形態による入出力ユニット２１のレイアウト図である。
【図９】第１の実施形態による入出力ユニット２１の主要部の回路図である。
【図１０】出力回路３１の構成を示すブロック図である。
【図１１】出力回路３１の構成を示す回路図である。
【図１２】第２の実施形態による入出力ユニット２１のレイアウト図である。
【図１３】第２の実施形態による入出力ユニット２１の主要部の回路図である。
【図１４】入力イネーブル信号ＩＥＮ１〜ＩＥＮ４の波形図である。
【図１５】第３の実施形態による入出力ユニット２１のレイアウト図である。
【図１６】第３の実施形態による入出力ユニット２１の主要部の回路図である。
【図１７】第４の実施形態による入出力ユニット２１のレイアウト図である。
【図１８】第４の実施形態による入出力ユニット２１の主要部の回路図である。
【図１９】第５の実施形態による入出力ユニット２１のレイアウト図である。
【図２０】第５の実施形態による入出力ユニット２１の主要部の回路図である。
【図２１】第５の実施形態における出力回路領域３１Ａのレイアウト例を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【００１１】
本実施形態による半導体装置１０は、単一のシリコン基板に集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭ（Dynamic Random Access Memory）であり、２つのチャネルＣＨＡ，ＣＨＢを備える。チャネルＣＨＡ，ＣＨＢは、外部から独立してアクセス可能であり、チャネルＣＨＡ，ＣＨＢごとにメモリセルアレイ、周辺回路、外部端子などを備えている。チャネルＣＨＡ，ＣＨＢ間においては、基本的に全ての回路が分離されている。但し、本発明の対象がＤＤＲ４型のＤＲＡＭに限定されるものではない。
【００１２】
チャネルＣＨＡ，ＣＨＢは、それぞれメモリセルアレイ１１、アクセス制御回路１２、データ入出力回路１３、基準電圧供給回路１４、その他の周辺回路１５、コマンドアドレス端子ＣＡＰ、データ入出力端子ＤＱＰなどを備える。
【００１３】
メモリセルアレイ１１は、図示しない複数のメモリセルによって構成される。メモリセルアレイ１１に対するアクセスは、コマンドアドレス端子ＣＡＰから入力されるコマンドアドレス信号ＣＡに基づき、アクセス制御回路１２による制御のもと行われる。メモリセルアレイ１１から読み出されたデータＤＱは、データ入出力回路１３による制御のもと、データ入出力端子ＤＱＰを介して外部に出力される。一方、外部からデータ入出力端子ＤＱＰに入力されるデータＤＱは、データ入出力回路１３による制御のもと、メモリセルアレイ１１に書き込まれる。
【００１４】
図２は、図１に示した領域Ａをより詳細に示すレイアウト図である。
【００１５】
本実施形態による半導体装置１０は、１つのデータ入出力回路１３に８ビット分のデータＤＱが割り当てられている。このため、１つのデータ入出力回路１３は、８個のデータ入出力端子ＤＱＰと、これらにそれぞれ割り当てられた８個の入出力ユニット２１を含む。さらに、データ入出力回路１３は、相補のストローブ信号ＤＳＱ，ＤＳＱＢに割り当てられた入出力ユニット２２と、データマスク信号ＤＭ及びデータバスインバージョン信号ＤＢＩに割り当てられた入出力ユニット２３とを含む。入出力ユニット２２は、ストローブ端子ＤＳＱＰ，ＤＳＱＢＰに接続される。また、入出力ユニット２３は、データマスク端子ＤＭＩＰに接続される。入出力ユニット２２，２３は、基本的に入出力ユニット２１と同様の回路構成を有している。
【００１６】
入出力ユニット２１は、出力回路３１と、入力回路３２と、ＥＳＤ保護ダイオード３３と、入力保護抵抗３４と、ＥＳＤ保護ダイオード３５と、制御回路３６とを備える。制御回路３６は、出力回路３１及び入力回路３２の動作を制御する。出力回路３１は、データＤＱをデータ入出力端子ＤＱＰに出力するとともに、ＯＤＴ（On Die Termination）動作時においては終端抵抗器として機能する。入力回路３２は、データ入出力端子ＤＱＰに入力されるデータＤＱを受信するレシーバであり、後述するように差動増幅回路を含んでいる。
【００１７】
ＥＳＤ保護ダイオード３３，３５は、データ入出力端子ＤＱＰに印加される静電気を放電するための素子である。入力保護抵抗３４は、ノイズを減衰させるとともに、入力回路３２に大きな電流が流れるのを防止するための素子である。
【００１８】
図２に示すように、入力回路３２には基準電圧供給回路１４によって生成された基準電圧ＶＲＥＦが供給される。基準電圧供給回路１４は、基準電圧ＶＲＥＦを出力する出力端子ＯＮを有しており、出力端子ＯＮが電源幹線Ｌ１に接続されている。電源幹線Ｌ１は、多数の入出力ユニット２１〜２３を横断するように配置された長距離配線である。したがって、その寄生容量は比較的大きい。そして、電源幹線Ｌ１は、各入出力ユニット２１〜２３の近傍で分岐し、電源支線Ｌ２に接続される。電源支線Ｌ２は、各入出力ユニット２１〜２３の入力回路３２に接続されており、これにより各入力回路３２に基準電圧ＶＲＥＦが共通に供給される。
【００１９】
図３は、入出力ユニット２１の回路図である。
【００２０】
入出力ユニット２１に含まれる出力回路３１は、出力バッファ３１ａ及びＯＤＴ回路３１ｂからなる。出力バッファ３１ａは、制御回路３６から供給される出力イネーブル信号ＯＥＮに応答して、メモリセルアレイ１１から読み出されたデータＤＱをデータ入出力端子ＤＱＰに出力する。また、ＯＤＴ回路３１ｂは、制御回路３６から供給されるＯＤＴイネーブル信号ＯＤＴＥＮに応答して、データ入出力端子ＤＱＰを終端抵抗器として機能させる。但し、出力バッファ３１ａとＯＤＴ回路３１ｂを別個に設けることは必須でなく、両者の機能を兼用した回路を用いても構わない。
【００２１】
入出力ユニット２１に含まれる入力回路３２は、ＥＳＤ保護ダイオード３３、入力保護抵抗３４及びＥＳＤ保護ダイオード３５を介して入力されるデータＤＱを受信する。入力回路３２は、制御回路３６から供給される入力イネーブル信号ＩＥＮに応答して活性化される。
【００２２】
ＥＳＤ保護ダイオード３３，３５は、ダイオード接続されたＰチャネル型ＭＯＳトランジスタと、ダイオード接続されたＮチャネル型ＭＯＳトランジスタからなる。かかる構成により、データ入出力端子ＤＱＰに大きな正電圧の静電ノイズが印加された場合、Ｐチャネル型ＭＯＳトランジスタを介して静電ノイズが電源電位ＶＤＤに放電される。また、データ入出力端子ＤＱＰに大きな負電圧の静電ノイズが印加された場合、Ｎチャネル型ＭＯＳトランジスタを介して静電ノイズが接地電位ＶＳＳに放電される。さらに、ＥＳＤ保護ダイオード３３，３５間に挿入された入力保護抵抗３４によって、静電ノイズが減衰されるとともに、その電流値が制限される。
【００２３】
図４は、入力回路３２に含まれる差動増幅回路４０の回路図である。
【００２４】
差動増幅回路４０は、一対のＰチャネル型ＭＯＳトランジスタＰ１，Ｐ２と、トランジスタＰ１，Ｐ２のソースに接続されたＰチャネル型ＭＯＳトランジスタＰ３と、トランジスタＰ１，Ｐ２のドレインにクロスカップルされたＰチャネル型ＭＯＳトランジスタＰ４，Ｐ５と、トランジスタＰ４，Ｐ５のドレインにクロスカップルされたＮチャネル型ＭＯＳトランジスタＮ１，Ｎ２とを備える。
【００２５】
トランジスタＰ１，Ｐ２は入力トランジスタであり、そのゲート電極はそれぞれ第一入力端子ＩＮ１及び第二入力端子ＩＮ２を構成する。トランジスタＰ３のゲート電極には入力イネーブル信号ＩＥＮが入力され、ソースには電源電位ＶＤＤが供給される。これにより、入力イネーブル信号ＩＥＮがローレベルに活性化すると、トランジスタＰ１，Ｐ２に動作電流が供給される。
【００２６】
トランジスタＰ４，Ｐ５，Ｎ１，Ｎ２はフリップフロップ回路を構成する。そして、トランジスタＰ４，Ｎ１に供給される動作電流と、トランジスタＰ５，Ｎ２に供給される動作電流は、データＤＱのレベルに応じて変化する。その結果、データＤＱのレベルが基準電圧ＶＲＥＦよりも高い場合、出力信号ＯＵＴＴはローレベル、出力信号ＯＵＴＢはハイレベルとなる。逆に、データＤＱのレベルが基準電圧ＶＲＥＦよりも低い場合、出力信号ＯＵＴＴはハイレベル、出力信号ＯＵＴＢはローレベルとなる。出力信号ＯＵＴＴ，ＯＵＴＢは、差動増幅回路４０の出力信号である。
【００２７】
図５は、本発明を完成する課程で検討したプロトタイプによる入出力ユニット２１のレイアウト図である。
【００２８】
プロトタイプによるレイアウトでは、データ入出力端子ＤＱＰのＹ方向側には、ＥＳＤ保護ダイオード３３が配置され、ＥＳＤ保護ダイオード３３のＹ方向側には、出力回路３１が配置される。また、出力回路３１のＸ方向側には、入力保護抵抗３４及びＥＳＤ保護ダイオード３５が配置される。これら出力回路３１、入力保護抵抗３４及びＥＳＤ保護ダイオード３５が形成された領域は、整形された形状である。
【００２９】
さらに、出力回路３１のＹ方向側には、制御回路３６が配置される。また、ＥＳＤ保護ダイオード３５のＹ方向側には入力回路３２が配置される。これら制御回路３６及び入力回路３２が形成された領域は、整形された形状である。
【００３０】
図６は、プロトタイプによるレイアウトを採用した場合におけるデータＤＱ及び基準電圧ＶＲＥＦの流れを説明するための模式図である。
【００３１】
図６に示すように、データＤＱは、データ入出力端子ＤＱＰ、ＥＳＤ保護ダイオード３３、入力保護抵抗３４及びＥＳＤ保護ダイオード３５を経由して、入力回路３２に供給される。上述の通り、入力回路３２に供給されるデータＤＱは、トランジスタＰ１のゲート電極に入力される。一方、基準電圧ＶＲＥＦは、電源幹線Ｌ１及び電源支線Ｌ２を介して入力回路３２に供給される。上述の通り、入力回路３２に供給される基準電圧ＶＲＥＦは、トランジスタＰ２のゲート電極に入力される。
【００３２】
図７は、入力イネーブル信号ＩＥＮが活性化した場合に発生するノイズの伝搬について説明するための図である。
【００３３】
入力イネーブル信号ＩＥＮがハイレベルからローレベルに変化すると、トランジスタＰ３がオフからオンに変化するため、トランジスタＰ３を介して入力回路３２に動作電流が流れ始める。このため、過渡的にキックバックノイズが発生し、このキックバックノイズがトランジスタＰ１，Ｐ２に伝達される。トランジスタＰ１，Ｐ２には、ゲート−ソース間容量Ｃｇｓやゲート−ドレイン間容量Ｃｇｄが存在するため、これら容量Ｃｇｓ，Ｃｇｄを介してキックバックノイズが伝搬される。
【００３４】
そして、トランジスタＰ１のゲート電極に伝搬したキックバックノイズは、データ入出力端子ＤＱＰに向かって、ＥＳＤ保護ダイオード３５、入力保護抵抗３４及びＥＳＤ保護ダイオード３３へと伝搬する。一方、トランジスタＰ２のゲート電極に伝搬したキックバックノイズは、基準電圧供給回路１４の出力端子ＯＮに向かって、電源支線Ｌ２及び電源幹線Ｌ１へと伝搬する。
【００３５】
但し、実際には、入力保護抵抗３４の抵抗値がこの抵抗の周辺の環境において相対的に大きいため、トランジスタＰ１のゲート電極に伝搬したキックバックノイズの大部分は、入力保護抵抗３４で遮断される。このため、キックバックノイズは、トランジスタＰ１のゲート電極と入力保護抵抗３４とを接続する配線部分に存在する寄生容量Ｃｐ１及び寄生抵抗Ｒｐ１の値に応じた波形となる。ここで、トランジスタＰ１側においては、寄生容量Ｃｐ１の値が小さく、寄生抵抗Ｒｐ１の値が大きいことから、キックバックノイズは比較的大きな振幅を持つことになる。
【００３６】
これに対し、基準電圧ＶＲＥＦを供給するための電源幹線Ｌ１は長距離配線であり、且つ、多数の入出力ユニット２１〜２３に共通接続されるため、その寄生容量Ｃｐ２の値は、比較的大きい。また、寄生抵抗Ｒｐ２の値は小さい。このため、トランジスタＰ２側においてはキックバックノイズがフィルタリングされ、その振幅は比較的小さくなる。
【００３７】
このように、入力イネーブル信号ＩＥＮが活性化すると、トランジスタＰ１側に現れるキックバックノイズのレベルと、トランジスタＰ２側に現れるキックバックノイズのレベルに差が生じることから、これが入力オフセット電圧を発生させる要因となる。しかも、データＤＱがハイレベルである場合とローレベルである場合とで、寄生容量Ｃｐ１にチャージされる電荷が異なることから、データＤＱの論理レベルによっても入力オフセット電圧が変化してしまう。
【００３８】
図８は、第１の実施形態による入出力ユニット２１のレイアウト図である。
【００３９】
第１の実施形態では、データ入出力端子ＤＱＰからＹ方向側に向かって、ＥＳＤ保護ダイオード３３、出力回路３１、入力保護抵抗３４，３４Ｄ、ＥＳＤ保護ダイオード３５、３５Ｄ、入力回路３２及び制御回路３６がこの順に配置される。入力保護抵抗３４Ｄはダミー回路であり、入力保護抵抗３４と同じ抵抗値を有している。入力保護抵抗３４，３４Ｄは、互いにＸ方向に隣接するよう配置される。また、ＥＳＤ保護ダイオード３５Ｄもダミー回路であり、ＥＳＤ保護ダイオード３５と同じ特性を有しているＥＳＤ保護ダイオード３５、３５Ｄは、互いにＸ方向に隣接するよう配置される。
【００４０】
図８に示すように、入力保護抵抗３４Ｄは電源支線Ｌ２に接続されている。入力保護抵抗３４Ｄに供給される基準電圧ＶＲＥＦは、配線Ｗ４を介してＥＳＤ保護ダイオード３５Ｄに供給され、さらに、配線Ｗ２を介して入力回路３２内の差動増幅回路４０に供給される。一方、入力保護抵抗３４に供給されるデータＤＱは、配線Ｗ３を介してＥＳＤ保護ダイオード３５に供給され、さらに、配線Ｗ１を介して入力回路３２内の差動増幅回路４０に供給される。このように、本実施形態においては、データＤＱ側の回路構成が基準電圧ＶＲＥＦ側において再現されている。
【００４１】
図９は、第１の実施形態による入出力ユニット２１の主要部の回路図である。
【００４２】
図９に示すように、本実施形態においては、入力保護抵抗３４Ｄ及びＥＳＤ保護ダイオード３５Ｄが追加されている。このため、第一入力端子ＩＮ１と入力保護抵抗３４との間の回路構成と、第二入力端子ＩＮ２と入力保護抵抗３４Ｄとの間の回路構成がほぼ一致し、その抵抗値や寄生容量成分も一致する。両者をより正確に一致させるためには、入力保護抵抗３４，３４Ｄの抵抗値を一致させ、ＥＳＤ保護ダイオード３５，３５Ｄの回路構成を一致させ、さらに、配線Ｗ１とＷ２の抵抗値や配線Ｗ３とＷ４の抵抗値を一致させればよい。配線については、配線幅やコンタクト導体の径及び数を一致させることで、抵抗値を一致させることができる。
【００４３】
これにより、入力イネーブル信号ＩＥＮの活性化によって生じるキックバックノイズは、トランジスタＰ１側及びＰ２側にほぼ均等に伝搬する。したがって、キックバックノイズに起因する入力オフセット電圧は発生しない。
【００４４】
本実施形態においても、入力保護抵抗３４から見たデータ入出力端子ＤＱＰの抵抗値及び寄生容量と、入力保護抵抗３４Ｄから見た電源支線Ｌ２の抵抗値及び寄生容量は大きく異なる。しかしながら、入力保護抵抗３４，３４Ｄの抵抗値がこの抵抗の周辺の環境において相対的に大きいことから、入力保護抵抗３４，３４Ｄからデータ入出力端子ＤＱＰまでの回路構成の差によって差動増幅回路４０に入力オフセット電圧が発生することはほとんど無い。
【００４５】
図１０は、出力回路３１の構成を示すブロック図である。
【００４６】
出力回路３１に含まれる出力バッファ３１ａは、互いに駆動能力の異なる３つの出力バッファ３１ａ１〜３１ａ３によって構成されている。例えば、出力バッファ３１ａ３の駆動能力は出力バッファ３１ａ１の３倍であり、出力バッファ３１ａ２の駆動能力は出力バッファ３１ａ１の２倍である。図１１に示すように、これら３つの出力バッファ３１ａ１〜３１ａ３は、制御回路３６から供給される出力イネーブル信号ＯＥＮ１〜ＯＥＮ３によってそれぞれ活性化される。これにより、リード動作時において、データ入出力端子ＤＱＰから出力されるデータＤＱのインピーダンスを切り替えることができる。
【００４７】
出力回路３１に含まれるＯＤＴ回路３１ｂは、互いに駆動能力の異なる３つのＯＤＴ回路３１ｂ１〜３１ｂ３によって構成されている。例えば、ＯＤＴ回路３１ｂ３の駆動能力はＯＤＴ回路３１ｂ１の３倍であり、ＯＤＴ回路３１ｂ２の駆動能力はＯＤＴ回路３１ｂ１の２倍である。図１１に示すように、これら３つのＯＤＴ回路３１ｂ１〜３１ｂ３は、制御回路３６から供給されるＯＤＴイネーブル信号ＯＤＴＥＮ１〜ＯＤＴＥＮ３によってそれぞれ活性化される。これにより、ＯＤＴ動作時において、データ入出力端子ＤＱＰの終端抵抗値を切り替えることができる。
【００４８】
本実施形態では、出力回路３１を構成する各回路は、整形された出力回路領域３１Ａにレイアウトされている。そして、出力バッファ３１ａ１〜３１ａ３がＸ方向に配列され、ＯＤＴ回路３１ｂ１〜３１ｂ３がＸ方向に配列されている。
【００４９】
図１２は、第２の実施形態による入出力ユニット２１のレイアウト図である。
【００５０】
第２の実施形態では、入力回路３２に４つの差動増幅回路４１〜４４が含まれている。差動増幅回路４１〜４４の回路構成は、図７に示した差動増幅回路４０と同じある。各差動増幅回路４１〜４４の第一入力端子ＩＮ１は、ノードｎ１を介してＥＳＤ保護ダイオード３５に共通に接続され、各差動増幅回路４１〜４４の第二入力端子ＩＮ２は、ノードｎ２を介してＥＳＤ保護ダイオード３５Ｄに共通に接続されている。その他の構成は、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
図１３は、第２の実施形態による入出力ユニット２１の主要部の回路図である。
【００５２】
第２の実施形態では、配線Ｗ１が４つの差動増幅回路４１〜４４の第一入力端子ＩＮ１に共通に接続され、配線Ｗ２が４つの差動増幅回路４１〜４４の第二入力端子ＩＮ２に共通に接続される。そして、配線Ｗ１とＷ２の抵抗値が一致するよう設計されており、これによりキックバックノイズに起因する入力オフセット電圧が防止される。
【００５３】
差動増幅回路４１〜４４は、それぞれ対応する入力イネーブル信号ＩＥＮ１〜ＩＥＮ４によって活性化される。図１４に示すように、入力イネーブル信号ＩＥＮ１〜ＩＥＮ４は互いに位相の異なる信号であり、いずれもクロック信号ＣＬＫの４倍の周期を有している。これにより、クロック信号ＣＬＫに同期してデータ入出力端子ＤＱＰにシリアルに入力されるデータＤＱは、入力イネーブル信号ＩＥＮ１〜ＩＥＮ４に同期して差動増幅回路４１〜４４に順次取り込まれ、差動増幅回路４１〜４４からパラレルに出力される。このような構成を採ることにより、クロック信号ＣＬＫの周波数が高い場合であっても、ライト動作時においてデータＤＱを正しく取り込むことが可能となる。
【００５４】
図１５は、第３の実施形態による入出力ユニット２１のレイアウト図である。また、図１６は、第３の実施形態による入出力ユニット２１の主要部の回路図である。
【００５５】
第３の実施形態では、配線Ｗ１，Ｗ２がツリー構造を有している。配線Ｗ１については、ノードｎ１からまず２分岐し、分岐した配線Ｗ１がさらに２分岐することによって差動増幅回路４１〜４４の第一入力端子ＩＮ１にそれぞれ接続される。同様に、配線Ｗ２については、ノードｎ２からまず２分岐し、分岐した配線Ｗ２がさらに２分岐することによって差動増幅回路４１〜４４の第二入力端子ＩＮ２にそれぞれ接続される。その他の構成は、第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５６】
本実施形態においても、配線Ｗ１とＷ２の抵抗値が一致するよう設計すれば、キックバックノイズに起因する入力オフセット電圧の発生を防止することができる。
【００５７】
図１７は、第４の実施形態による入出力ユニット２１のレイアウト図である。また、図１８は、第４の実施形態による入出力ユニット２１の主要部の回路図である。
【００５８】
第４の実施形態では、入力保護抵抗３４，３４Ｄ及びＥＳＤ保護ダイオード３５，３５Ｄが差動増幅回路４１〜４４ごとに設けられている。つまり、差動増幅回路４１には入力保護抵抗３４１，３４１Ｄ及びＥＳＤ保護ダイオード３５１，３５１Ｄが割り当てられ、差動増幅回路４２には入力保護抵抗３４２，３４２Ｄ及びＥＳＤ保護ダイオード３５２，３５２Ｄが割り当てられ、差動増幅回路４３には入力保護抵抗３４３，３４３Ｄ及びＥＳＤ保護ダイオード３５３，３５３Ｄが割り当てられ、差動増幅回路４４には入力保護抵抗３４４，３４４Ｄ及びＥＳＤ保護ダイオード３５４，３５４Ｄが割り当てられている。これに伴い、電源幹線Ｌ１から分岐する電源支線Ｌ２についても、入力保護抵抗３４１Ｄ〜３４４Ｄごとに設けられている。その他の構成は、第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５９】
本実施形態においても、配線Ｗ１とＷ２の抵抗値が一致するよう設計すれば、キックバックノイズに起因する入力オフセット電圧の発生を防止することができる。
【００６０】
図１９は、第５の実施形態による入出力ユニット２１のレイアウト図である。また、図２０は、第５の実施形態による入出力ユニット２１の主要部の回路図である。
【００６１】
第５の実施形態では、データ入出力端子ＤＱＰの端子容量を低減させるために、入力保護抵抗３４がデータ入出力端子ＤＱＰの近傍に配置されている。このため、入力保護抵抗３４とＥＳＤ保護ダイオード３５を接続する配線Ｗ３の配線長が第１の実施形態に比べて長い。一方、入力保護抵抗３４Ｄについては、出力回路３１が配置される出力回路領域３１Ａ内にレイアウトされている。その結果、入力保護抵抗３４ＤとＥＳＤ保護ダイオード３５Ｄを最短距離で接続すると、配線Ｗ４の長さが配線Ｗ３よりも大幅に短くなってしまい、両者の抵抗値に差が生じる。
【００６２】
このため、第５の実施形態では、配線Ｗ４を迂回させることによって配線Ｗ３と配線Ｗ４の配線長を一致させている。その他の構成は、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６３】
配線Ｗ４の迂回は、配線Ｗ３が形成された配線層と同じ配線層で行うことも可能であるが、配線スペースが足りない場合には、スルーホール導体を介して一旦別の配線層に引き出し、この配線層にて迂回させばよい。但しこの場合は、配線Ｗ３についても一旦別の配線層に引き出すことにより、使用するスルーホール導体の数を一致させることが望ましい。
【００６４】
このように、本実施形態においては、配線Ｗ４を迂回させることによって配線Ｗ３と配線Ｗ４の配線長を一致させていることから、キックバックノイズに起因する入力オフセット電圧を防止することができる。
【００６５】
図１０を用いて説明したように、出力回路領域３１Ａは整形された形状を有しており、通常は出力回路領域３１Ａに出力バッファ３１ａ１〜３１ａ３及びＯＤＴ回路３１ｂ１〜３１ｂ３が整列してレイアウトされる。しかしながら、図１９に示すように、出力回路領域３１Ａに入力保護抵抗３４Ｄを配置するためには、出力回路３１を構成する各回路の形状や位置を調整する必要が生じる。
【００６６】
この場合、図２１（ａ）に示すように、出力バッファ３１ａ２をＬ字型に変形させるとともに、出力バッファ３１ａ１を横長に（Ｘ方向が長手方向となるように）変形させ、これらの間に入力保護抵抗３４Ｄを配置する方法が考えられる。或いは、図２１（ｂ）に示すように、出力バッファ３１ａ１をＬ字型に変形させるとともに、出力バッファ３１ａ１，３１ａ２を横長に（Ｘ方向が長手方向となるように）変形させ、これにより生じたスペースに入力保護抵抗３４Ｄを配置する方法も考えられる。さらには、図２１（ｃ）に示すように、出力バッファ３１ａ２，３１ａ３をＬ字型に変形させ、これらの間に入力保護抵抗３４Ｄを配置する方法も考えられる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６８】
１０      半導体装置
１１      メモリセルアレイ
１２      アクセス制御回路
１３      データ入出力回路
１４      基準電圧供給回路
１５      周辺回路
２１〜２３    入出力ユニット
３１      出力回路
３１Ａ    出力回路領域
３１ａ，３１ａ１〜３１ａ３    出力バッファ
３１ｂ，３１ｂ１〜３１ｂ３    ＯＤＴ回路
３２      入力回路
３３      保護ダイオード
３３，３５，３５Ｄ，３５１〜３５４，３５１Ｄ〜３５４Ｄ    ＥＳＤ保護ダイオード
３４，３４Ｄ，３４１〜３４４，３４１Ｄ〜３４４Ｄ    入力保護抵抗
３６      制御回路
４０〜４４    差動増幅回路
ＣＡＰ    コマンドアドレス端子
Ｃｇｓ    ゲート−ソース間容量
Ｃｇｄ    ゲート−ドレイン間容量
Ｃｐ１，Ｃｐ２    寄生容量
ＤＭＩＰ  データマスク端子
ＤＱＰ    データ入出力端子
ＤＳＱＰ，ＤＳＱＢＰ    ストローブ端子
ＩＮ１    第一入力端子
ＩＮ２    第二入力端子
Ｌ１      電源幹線
Ｌ２      電源支線
Ｎ１，Ｎ２，Ｐ１〜Ｐ５    トランジスタ
ＯＮ      出力端子
Ｒｐ１，Ｒｐ２    寄生抵抗
Ｗ１〜Ｗ４    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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