(57)【要約】【課題】本発明は、半導体装置が短絡状態で動作する場合における短絡耐量が高く、高速スイッチング可能で、生産性の高い半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置は、ソース電極６上に接合材４を介して接合された熱伝導部材３を備え、熱伝導部材３が設けられた領域が素子中心領域１、当該素子中心領域１の外周の領域が素子周辺領域２として規定され、素子周辺領域２におけるベース層１８のチャネル領域１７は、素子中心領域１におけるベース層１８のチャネル領域１７に比べて大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたドリフト層と、
前記ドリフト層の表層に形成された複数のベース層と、
前記複数のベース層の表層にそれぞれ形成され、前記ドリフト層との間の前記ベース層の表層をそれぞれチャネル領域と規定する複数のソース領域と、
前記チャネル領域上にそれぞれ形成されたゲート酸化膜と、
前記ゲート酸化膜上にそれぞれ形成されたゲート電極と、
前記ゲート電極上に層間絶縁膜を介して形成され、前記ソース領域と電気的に接続するソース電極と、
前記ソース電極上に接合材を介して接合された熱伝導部材と、を備え、
前記熱伝導部材が設けられた領域が素子中心領域、当該素子中心領域の外周の領域が素子周辺領域として規定され、
前記素子周辺領域における前記ベース層の前記チャネル領域は、前記素子中心領域における前記ベース層の前記チャネル領域に比べてチャネル長が大きい、
半導体装置。
【請求項２】
隣り合う前記ベース層の間隔、ソースコンタクトの幅、又はベースコンタクトの幅の少なくともいずれかは、前記素子周辺領域におけるセルピッチと前記素子中心領域におけるセルピッチとの比が整数となるように決定される、
請求項１に記載の半導体装置。
【請求項３】
前記素子周辺領域における前記チャネル領域のチャネル長を前記素子中心領域における前記チャネル領域のチャネル長よりも大きくした分、前記素子周辺領域において隣り合う前記ベース層の間隔、ソースコンタクトの幅、又はベースコンタクトの幅の少なくともいずれかを、前記素子中心領域におけるものよりも小さくし、前記素子中心領域と前記素子周辺領域のセルピッチを統一する、
請求項２に記載の半導体装置。
【請求項４】
前記素子周辺領域では、前記熱伝導部材から離れるにつれてセルのチャネル長が大きくなる、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記熱伝導部材がＣｕ，Ｎｉ，Ａｌ，Ｍｏ、これらの合金、又はこれらの積層構造からなる、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記熱伝導部材が前記半導体基板より厚い、
請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記接合材は、焼結銀である、
請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記熱伝導部材は、前記ソース電極と電気的に接続され、アルミ、銅若しくはその合金又はこれらの積層構造からなるワイヤボンドにより外部電極と電気的に接続される、
請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記熱伝導部材は、前記ソース電極と電気的に接続され、接合材を用いて外部電極と電気的に接続される、
請求項１から７のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板に炭化珪素を用いる、
請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体装置はＭＯＳＦＥＴである、
請求項１から１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、短絡時の過電流による素子破壊を防止する技術に関する。
【背景技術】
【０００２】
電力用スイッチング素子では短絡事故等により短絡状態、すなわち負荷（インダクタンス等）が接続されていない状態で動作する場合があり、この状態で半導体素子がオンすると、スイッチング素子には大きな過電流が流れる。この過電流が流れ続けると素子自身に急激な温度上昇がおこり、素子が破壊する。この過電流の流れ始めから破壊に至るまでの時間は短絡耐量と呼ばれ、スイッチング素子の重要な指標の一つである。
【０００３】
特許文献１のスイッチング素子には上部電極上に熱伝導部材が備えられており、短絡状態で動作して過電流が流れた場合、半導体素子のうち、熱伝導部材の裏面側の領域では、電流が流れることで発生する熱が熱伝導部材を介して拡散する。しかしながら、半導体素子のうち、熱伝導部材の裏面側以外の領域では、電流が流れることで発生する熱を、熱伝導部材を介して拡散させることが難しい。そのため、特許文献１の半導体素子が短絡状態で動作する場合、熱伝導部材の裏面側以外の領域が高温となって半導体装置全体としての短絡耐量が低下する。
【０００４】
特許文献２では半導体素子上部電極上に熱伝導部材を備え、熱伝導部材の裏面側以外の素子周辺領域では、熱伝導部材裏面側の素子中心領域と比較して、Ｐ型不純物濃度を高くして閾値電圧を高く、もしくはトレンチ幅を狭くしてゲート抵抗を大きくすることで、オン状態となる時間を短くしている。この半導体素子が短絡状態で動作した場合、素子周辺領域のオン状態となる時間が素子中心領域と比較して短く、これにより熱伝導部材から離れた素子周辺領域に印加されるエネルギー密度を素子中心領域よりも小さくなり、素子周辺領域の温度上昇を抑制し、短絡耐量の低下を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１１６７０２号公報
【特許文献２】特開２０１３−１１５２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２の半導体素子が短絡状態で動作した場合、素子周辺領域が素子中心領域と比べてオン状態となる時間が短く、素子周辺領域の温度上昇を抑制し、短絡耐量の低下を抑制することができる。しかしながら、素子周辺領域を異なるＰ型不純物濃度とするには、素子中心領域と素子周辺領域のＰ型不純物領域形成工程を分ける必要があり、作製工程が増加して生産性が低下してしまう。また、ゲート抵抗を大きくするとスイッチング速度が低下するという関連性があるため、トレンチ幅を狭くしてゲート抵抗を大きくする方法では、スイッチング速度が低下し、スイッチング損失が大きくなってしまう。これはＳｉ半導体素子より高速で動作可能な炭化珪素半導体素子で特に問題となる。
【０００７】
本明細書では、半導体装置が短絡状態で動作する場合における短絡耐量が高く、高速スイッチング可能で、生産性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成されたドリフト層と、ドリフト層の表層に形成された複数のベース層と、複数のベース層の表層にそれぞれ形成され、ドリフト層との間のベース層の表層をそれぞれチャネル領域と規定する複数のソース領域と、チャネル領域上にそれぞれ形成されたゲート酸化膜と、ゲート酸化膜上にそれぞれ形成されたゲート電極と、ゲート電極上に層間絶縁膜を介して形成され、ソース領域と電気的に接続するソース電極と、ソース電極上に接合材を介して接合された熱伝導部材と、を備え、熱伝導部材が設けられた領域が素子中心領域、当該素子中心領域の外周の領域が素子周辺領域として規定され、素子周辺領域におけるベース層のチャネル領域は、素子中心領域におけるベース層のチャネル領域に比べてチャネル長が大きい。
【発明の効果】
【０００９】
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成されたドリフト層と、ドリフト層の表層に形成された複数のベース層と、複数のベース層の表層にそれぞれ形成され、ドリフト層との間のベース層の表層をそれぞれチャネル領域と規定する複数のソース領域と、チャネル領域上にそれぞれ形成されたゲート酸化膜と、ゲート酸化膜上にそれぞれ形成されたゲート電極と、ゲート電極上に層間絶縁膜を介して形成され、ソース領域と電気的に接続するソース電極と、ソース電極上に接合材を介して接合された熱伝導部材と、を備え、熱伝導部材が設けられた領域が素子中心領域、当該素子中心領域の外周の領域が素子周辺領域として規定され、素子周辺領域におけるベース層のチャネル領域は、素子中心領域におけるベース層のチャネル領域に比べてチャネル長が大きい。従って、短絡時に流れる電流を素子周辺領域において素子中心領域におけるよりも小さくすることができ、発熱が抑制され、短絡耐量が向上する。また、複数のチャネル長を有するセル構造は、チャネル長が異なるセルを配置したマスクを用いて同一工程で形成が可能であるため、工程を増やすことなく容易に製造できる。また、チャネル長の調整は、ゲート抵抗を大きくするものでもない。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】実施の形態１に係る半導体装置の短チャネルセルの断面図である。
【図３】実施の形態１に係る半導体装置の長チャネルセルの断面図である。
【図４】実施の形態１に係る半導体装置の平面図である。
【図５】実施の形態１に係る半導体装置のパッケージの断面図である。
【図６】ＭＯＳＦＥＴの飽和電流のチャネル長特性を示す図である。
【図７】実施の形態１に係る半導体装置のセル配置を示す平面図である。
【図８】実施の形態１に係る半導体装置のセル配置を示す平面図である。
【図９】実施の形態１の変形例に係る半導体装置のパッケージの断面図である。
【図１０】実施の形態２に係る半導体装置の断面図である。
【図１１】実施の形態２に係る半導体装置の平面図である。
【図１２】実施の形態２に係る半導体装置のセル配置を示す平面図である。
【発明を実施するための形態】
【００１１】
＜Ａ．実施の形態１＞
＜Ａ−１．基本構成＞
図１は、実施の形態１に係る半導体装置１０１の断面図である。以下、半導体装置１０１をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）チップとして説明を行うが、半導体装置１０１はＩＧＢＴ（Insulated Gate Bipolar Transistor）等、絶縁ゲート構造を備えた他の半導体チップであっても良い。半導体装置１０１は、半導体基板９の中央部側の素子中心領域１と、素子中心領域を取り囲む半導体基板９の外周側の素子周辺領域２とに区別される。素子中心領域１に形成されるセル構造を短チャネルセル１２と称してその断面構造を図２に、素子周辺領域２に形成されるセル構造を長チャネルセル１１と称してその断面構造を図３に、それぞれ示している。
【００１２】
半導体装置１０１は、半導体基板９、裏面電極１０、ドリフト層８、ベース層１８、ソース領域１３、ベースコンタクト１９、ゲート酸化膜１６、ゲート電極１５、耐圧構造７、層間絶縁膜１４、ソース電極６、保護膜５、接合材４及び熱伝導部材３を備えている。半導体基板９は、珪素を用いても良いが、炭化珪素を用いれば、より低損失、高速動作、高温動作可能なＭＯＳＦＥＴを形成できる。
【００１３】
半導体基板９の第１主面上にはドリフト層８がエピタキシャル成長で形成され、第２主面上には裏面電極１０が形成される。そして、ドリフト層８の表層には、複数のベース層１８が形成される。各ベース層１８の表層には、ソース領域１３が形成される。ベースコンタクト１９は、ソース領域１３の表面から裏面までを貫通し、ベース層１８に接触して形成される。ソース領域１３とドリフト層８の表層に挟まれたベース層１８の表層が、オン動作時に反転層が形成されるチャネル領域１７となる。ベース層１８のうち、ソース領域１３の一部及びベースコンタクト１９を除いた領域上、及びドリフト層８上に、ゲート酸化膜１６を介してゲート電極１５が形成される。ここで、ゲート酸化膜１６には酸化珪素を、ゲート電極１５にはポリシリコンを用いることができる。また、ドリフト層２の素子終端には、耐圧を保持するために耐圧構造７が形成される。なお、ベース層１８、ソース領域１３、ベースコンタクト１９及び耐圧構造７は、イオン注入及び活性化アニールにより形成される。
【００１４】
ゲート電極１５上には、表面にコンタクトホールを有する層間絶縁膜１４が形成される。ソース電極６はソース電極であり、層間絶縁膜１４上に形成され、層間絶縁膜１４によりゲート電極１５と絶縁される一方、層間絶縁膜１４の開口を通じてソース領域１３の一部及びベースコンタクト１９と電気的に接触する。ここで、層間絶縁膜１４には酸化珪素を、ソース電極６にはアルミニウム又は銅を用いることができる。
【００１５】
素子中心領域１において、ソース電極６上には半田などの接合材４を介して熱伝導部材３が設けられる。熱伝導部材３はソース電極６と電気的に接触している。素子周辺領域２において、熱伝導部材３が設けられていないソース電極６上、及びソース電極６が設けられていない層間絶縁膜１４上には保護膜５が形成される。保護膜５は、半導体装置１０１の沿面放電を避けるために設けられるものであり、そのため絶縁性を有する樹脂、例えばポリイミドによって形成される。空気中での放電は印加電界が３ｋＶ／ｍｍを超えると発生するため、沿面放電を回避するには、半導体装置１０１の端部（チップ端）から熱伝導部材３までの保護膜５の長さが、素子耐圧を３ｋＶ／ｍｍで割った距離以上であることが必要である。よって、保護膜５の長さ、言い換えれば素子周辺領域２の幅（図１の左右方向）は、チップ端から（素子耐圧／３ｋＶ）ｍｍ以上とすべきである。保護膜５の開口部分においてソース電極６に熱伝導部材３を接合するため、ソース電極６から熱伝導部材３への放熱の観点からは保護膜５の開口面積が大きいことが望ましい。しかし、上記の通り沿面放電を防ぐために、チップ端から（素子耐圧／３ｋＶ）ｍｍ以上は保護膜５で覆う必要がある。
【００１６】
熱伝導部材３は、ＭＯＳＦＥＴが短絡状態で動作して過電流が流れた場合、発生する熱をソース電極６から吸収し、熱伝導部材３を介して拡散するためのものである。従って、熱伝導部材３の熱伝導率は、保護膜５より高いことが望ましい。そのような材料として、例えばＣｕ，Ｎｉ，Ａｌ若しくはＭｏ等の金属、若しくはその合金、又はそれらの積層構造を用いることが出来る。また、熱伝導部材３の厚さを半導体基板９の厚さより厚くして、熱伝導部材３の熱容量を大きくすることが望ましい。熱伝導部材３の接合方法としては、例えば、ソース電極６上にめっき、スパッタ又は蒸着法などによりＮｉ膜を形成し、当該Ｎｉ膜と熱伝導部材３を半田で接合することが出来る。
【００１７】
図４は、図１に示す半導体装置１０１（半導体チップ）の上面図である。図４のＢ−Ｂ断面図が図１に相当する。半導体装置１０１には、ソース電極６としてのソース電極と、ゲート電極１５が接続されるゲートパッド２５が形成されている。ソース電極とゲートパッド２５を取り囲むように、半導体装置１０１の最外周部には耐圧構造７が形成される。なお、耐圧構造７の一部上にソース電極６が延在していても良い。
【００１８】
図５に示すように、半導体装置１０１は、裏面電極１０が接合材４によりベース板２１に接合される。ベース板には、外部端子２２が接合材４で接合されており、これにより裏面電極１０が外部と電気的に接続される。また、熱伝導部材３にワイヤボンド接合がなされ、これによりソース電極６が外部と電気的に接続される。半導体装置１０１は封止樹脂２３で封止され、パッケージ内に収納される。
【００１９】
ドリフト層８、ベース層１８、ソース領域１３、ベースコンタクト１９、ゲート酸化膜１６及びゲート電極１５が、合わせて一つのセルを構成している。図１に示すように、当該セルは半導体基板９上に複数配置されている。図２，３を比較して分かるように、素子周辺領域２に形成される長チャネルセル１１のチャネル長ＬＣが、素子中心領域１に形成される短チャネルセル１２のチャネル長ＬＣよりも大きいことが、半導体装置１０１の特徴である。
【００２０】
図６は、ＭＯＳＦＥＴの短絡動作時の飽和電流の、チャネル長特性を示している。図６の横軸がチャネル長［μｍ］を示し、縦軸が飽和電流［Ａ］を示している。図６を見ると、飽和電流はチャネル長に比例して低下しており、チャネル長に比例して短絡耐量が向上することが分かる。従って、図２，３に示したように、熱伝導部材３を介して放熱が行えない素子周辺領域２において、素子中心領域１よりもチャネル長を大きくすることによって、電流値を小さくし、発熱を抑え、短絡耐量の向上が図られる。
【００２１】
素子中心領域１での熱伝導部材３による短絡耐量増加効果よりも、素子周辺領域２のチャネル長を大きくすることによる短絡耐量増加効果が大きくなるようにチャネル長を大きくする必要がある。こうすることにより、短絡動作時の素子周辺領域２に流れる電流を抑制することが出来る。
【００２２】
また、チャネル長を素子周辺領域２と素子中心領域１とで変える本実施の形態の構成は、チャネル長が異なるセルを配置したマスクを用いて同一工程で形成できるため、工程数の増加なく製造することができ、生産性が良い。
【００２３】
＜Ａ−２．セルピッチ＞
素子周辺領域２におけるチャネル長ＬＣを素子中心領域１におけるチャネル長ＬＣよりも大きくした分、素子周辺領域２において、隣り合うベース層１８の間隔、すなわちＪＦＥＴ長ＬＪを小さくすることにより、素子中心領域１と素子周辺領域２のセルピッチを統一することが望ましい。両者のセルピッチを統一することによって、図４のＡ部拡大図である図７に示すように、素子周辺領域２と素子中心領域１の境界となる角の部分等でセルの間隔を広げることなく、両セルを配置できる。セルの間隔が広がると、ゲート酸化膜１６に印加される電界が大きくなるため、ゲート酸化膜１６の寿命が短くなってしまうが、上記の構成によりこのような問題を避けることが出来る。
【００２４】
なお、図３では、セルピッチを調整するためＪＦＥＴ長ＬＪを小さくする構成を示したが、ソースコンタクト２０の幅や、ベースコンタクト１９の幅を小さくすることによって、セルピッチの調整を行っても良い。
【００２５】
あるいは、同じく図４のＡ部拡大図である図８に示すように、素子周辺領域２の長チャネルセル１１のセルピッチＣＰを、短チャネルセル１２のセルピッチＣＰの整数倍（図７は１倍の例ともいえる）としても良い。図８は、長チャネルセル１１のセルピッチＣＰと短チャネルセル１２のセルピッチＣＰが、２：１となる場合を示している。この場合も、素子周辺領域２と素子中心領域１の境界となる角の部分等でセルの間隔を広げることなく、両セルを配置できる。従って、ゲート酸化膜１６に過大な電界が印加され、寿命が短くなることを避けることが出来る。
【００２６】
図８に例示したセルピッチの調整は、ＪＦＥＴ長ＬＪ、ソースコンタクト２０の幅又はベースコンタクト１９の幅の少なくともいずれかを調整することにより行う。しかし、ＪＦＥＴ長ＬＪを大きくすると、ＪＦＥＴ部分のゲート酸化膜１６に印加される電界が大きくなってしまい、ゲート酸化膜１６の寿命が短くなってしまう。そこで、素子周辺領域２のＪＦＥＴ長は、素子中心領域１のＪＦＥＴ長以下となるようにする。
【００２７】
＜Ａ−３．変形例＞
上記の説明では、熱伝導部材３をソース電極６に接合するための接合材４には半田を用いるとした。しかし、半田に代えて焼結銀接合を用いても良い。焼結銀接合によれば、半田接合より熱伝導性が良いため短絡時に発生する熱を効率よく熱伝導部材３に拡散することができ、短絡耐量をより向上させることができる。
【００２８】
また、図５では、熱伝導部材３にワイヤボンドを接合して外部との電気的な接続を行うことを示したが、図９のように、熱伝導部材３と外部端子２２を接合材４で直接接合することによって、外部と電気的に接続しても良い。
【００２９】
＜Ａ−４．効果＞
本発明の実施の形態１に係る半導体装置１０１では、例えばＭＯＳＦＥＴであり、ソース電極６上に接合材４を介して熱伝導部材３が接合される。また、熱伝導部材３が設けられた領域が素子中心領域１、素子中心領域１の外周の領域が素子周辺領域２として規定され、素子周辺領域２におけるベース層１８のチャネル領域１７は、素子中心領域１におけるベース層１８のチャネル領域１７に比べてチャネル長が大きい。素子周辺領域２では、熱伝導部材３を介した放熱が行えないが、素子中心領域１よりもチャネル長を大きくすることによって、電流値を小さく、発熱を抑えられ、短絡耐量が向上する。また、素子周辺領域２と素子中心領域１とで異なるチャネル長を有する構成は、チャネル長が異なるセルを配置したマスクを用いて同一工程で形成できるため、工程数の増加なく製造することができ、生産性が良い。また、ゲート抵抗を大きくするものではないので、スイッチング損失が大きくなることもない。
【００３０】
また、半導体装置１０１において、素子周辺領域２におけるセルピッチＣＰと素子中心領域１におけるセルピッチＣＰとの比が整数となるように、隣り合うベース層１８の間隔（ＪＦＥＴ長ＬＪ）、ソースコンタクト２０の幅、又はベースコンタクト１９の幅の少なくともいずれかが決定される。これにより、素子周辺領域２と素子中心領域１の境界となる角の部分等でセルの間隔を広げることなく、両セルを配置できる。セルの間隔が広がると、ゲート酸化膜１６に印加される電界が大きくなるため、ゲート酸化膜１６の寿命が短くなってしまうが、上記の構成によりこのような問題を避けることが出来る。
【００３１】
また、素子周辺領域２におけるチャネル領域１７のチャネル長を素子中心領域１におけるチャネル領域１７のチャネル長よりも大きくした分、素子周辺領域２において隣り合うベース層１８の間隔（ＪＦＥＴ長ＬＪ）、ソースコンタクト２０の幅、又はベースコンタクト１９の幅の少なくともいずれかを、素子中心領域１におけるものよりも小さくし、素子中心領域１と素子周辺領域２のセルピッチを統一しても良い。これにより、素子周辺領域２と素子中心領域１の境界となる角の部分等でセルの間隔を広げることなく、両セルを配置でき、ゲート酸化膜１６の寿命低下を避けることが出来る。
【００３２】
また、熱伝導部材３は、Ｃｕ，Ｎｉ，Ａｌ，Ｍｏ、これらの合金、又はこれらの積層構造からなる。さらに、熱伝導部材３を半導体基板９より厚くする。こうした構成により、短絡動作時の過電流による発熱を熱伝導部材３によって放熱することが可能となる。
【００３３】
また、接合材４に焼結銀を用いれば、半田と比べて熱伝導性が良いため、短絡動作時の過電流による発熱を効率よく熱伝導部材３によって放熱することができ、短絡耐量をより向上させることができる。
【００３４】
また、熱伝導部材３は、ソース電極６と電気的に接続され、アルミ、銅若しくはその合金又はこれらの積層構造からなるワイヤボンド２４により外部電極と電気的に接続される。あるいは、熱伝導部材３は、接合材４を用いて外部電極と電気的に接続される。こうした構成により、ソース電極６が外部と電気的に接続される。
【００３５】
また、半導体基板９に炭化珪素を用いることにより、珪素に比べてより低損失、高速動作、高温動作可能な半導体装置となる。
【００３６】
＜Ｂ．実施の形態２＞
実施の形態１に係る半導体装置１０１において、素子周辺領域２の長チャネルセル１１は全て同じ長さのチャネル長を有していた。しかし、実施の形態２に係る半導体装置では、素子周辺領域２において熱伝導部材３から離れる程チャネル長を大きくする。それ以外の構成は、実施の形態１に係る半導体装置１０１と同様であり、実施の形態１で記載した変形例は実施の形態２にも適用可能である。
【００３７】
＜Ｂ−１．構成＞
図１０は、実施の形態２に係る半導体装置１０２の断面図を示している。図１１は半導体装置１０２の平面図を示しており、図１１のＤ−Ｄ断面図が図１０に相当する。また、図１２は図１１のＣ部拡大図である。半導体装置１０２は、素子周辺領域２において、短チャネルセル１２よりチャネル長の大きい長チャネルセル１１Ａと、そのチップ外周方向に長チャネルセル１１Ａよりチャネル長の大きい長チャネルセル１１Ｂを備えている。図１０では、長チャネルセル１１Ａ，１１Ｂを同一断面においてそれぞれ一つずつ示しているが、その個数は一つに限らない。
【００３８】
図１２では、長チャネルセル１１Ｂのセルピッチを長チャネルセル１１Ａのセルピッチの２倍としている。また、同一断面方向に２つの長チャネルセル１１Ａを配置している。実施の形態１では、長チャネルセル１１及び短チャネルセル１２のセルピッチを統一、又は整数比とすることについて述べたが、長チャネルセル１１Ａ，１１Ｂのセルピッチも同様に、統一、又は整数比となるようにすることが望ましい。
【００３９】
このように、素子周辺領域２において、熱伝導部材３から離れる程チャネル長が大きくなるようにセルを配置することが、半導体装置１０２の特徴である。従って、長チャネルセル１１Ａ，１１Ｂの２段階に限らず、さらに多段階でチャネル長が大きくなるようにセルを配置しても良い。素子周辺領域２の全面でチャネル長を均一にしていれば、ＭＯＳＦＥＴの短絡動作時に熱伝導部材３から離れる方向、すなわちチップの中心から外周に向かって温度が高くなる温度勾配が生じる。しかし、熱伝導部材３から離れる程チャネル長が大きくなるようにセルを配置することにより、当該温度勾配が抑制され、短絡耐量がより一層向上する。
【００４０】
＜Ｂ−２．効果＞
実施の形態２の半導体装置１０２において、素子周辺領域２では熱伝導部材３から離れるにつれてセルのチャネル長が大きくなる。この構成により、ＭＯＳＦＥＴの短絡動作時に熱伝導部材３から離れる方向に向かって温度が高くなる温度勾配を抑制し、短絡耐量を高めることができる。
【００４１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４２】
１  素子中心領域、２  素子周辺領域、３  熱伝導部材、４  接合材、５  保護膜、６  ソース電極、７  耐圧構造、８  ドリフト層、９  半導体基板、１０  裏面電極、１１  長チャネルセル、１２  短チャネルセル、１３  ソース領域、１４  層間絶縁膜、１５  ゲート電極、１６  ゲート酸化膜、１７  チャネル領域、１８  ベース層、１９  ベースコンタクト、２１  ベース板、２２  外部端子、２３  封止樹脂、２４  ワイヤボンド、２５  ゲートパッド、１０１，１０２  半導体装置。
【図１】
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【図２】
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【図３】
2015222743.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015222743.tif 000009
【図８】
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【図９】
2015222743.tif 000011
【図１０】
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【図１１】
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【図１２】
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