(57)【要約】【課題】誤差の少ないキャリブレーション動作を行う。【解決手段】キャリブレーション端子ＺＱと電源配線ＳＬとの間に互いに並列に接続される複数のプルダウンユニットＰＤＲ１〜ＰＤＲ５と、電源配線ＶＬ，ＳＬ間に直列に接続されるプルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０とを備える。プルダウンユニットＰＤＲ０〜ＰＤＲ５は、いずれもコード信号ＣＯＤＥＰＤに応じてインピーダンスを調整可能に構成されるトランジスタ部ＴＲＤ及び高抵抗配線部ＲＷを含む。プルダウンユニットＰＤＲ１〜ＰＤＲ５の高抵抗配線部ＲＷと、プルダウンユニットＰＤＲ０の高抵抗配線部ＲＷは、互いに抵抗値が異なる。本発明によれば、リファレンスレベルが電源電位の１／２からオフセットされている場合であっても、誤差の少ないキャリブレーション動作を行うことが可能となる。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、一端に第１の電源電位が供給される抵抗素子と、
前記基板上に設けられ、前記抵抗素子の他端に接続された外部端子を有する半導体装置と、を備え、
前記半導体装置は、前記第１の電源電位が供給される第１の電源配線と、第２の電源電位が供給される第２の電源配線と、前記外部端子と前記第２の電源配線との間に互いに並列に接続される複数の第１ユニットと、前記第１及び第２の電源配線間に直列に接続される第２及び第３ユニットとを含み、
前記複数の第１ユニット及び前記第２ユニットは、いずれも第１コードに応じてインピーダンスを調整可能に構成されるトランジスタ部及び高抵抗配線部を含み、
前記複数の第１ユニットの前記高抵抗配線部及び前記第２ユニットの前記高抵抗配線部は、互いに抵抗値が異なることを特徴とする半導体システム。
【請求項２】
前記複数の第１ユニットは、前記外部端子及び前記第２の電源配線の一方に接続された第１の低抵抗配線と、前記外部端子及び前記第２の電源配線の他方に接続された第２の低抵抗配線とをさらに含み、
前記第２ユニットは、前記第３ユニット及び前記第２の電源配線の一方に接続された第３の低抵抗配線と、前記第３ユニット及び前記第２の電源配線の他方に接続された第４の低抵抗配線とをさらに含み、
前記複数の第１ユニットの前記トランジスタ部及び前記高抵抗配線部は、前記第１及び第２の低抵抗配線間に接続され、
前記第２ユニットの前記トランジスタ部及び前記高抵抗配線部は、前記第３及び第４の低抵抗配線間に接続されていることを特徴とする請求項１に記載の半導体システム。
【請求項３】
前記複数の第１ユニットは、２以上の前記第１ユニットからなるグループを少なくとも含む複数のグループにグループ化され、
前記複数の第１ユニットの前記高抵抗配線部は、グループごとに設けられていることを特徴とする請求項２に記載の半導体システム。
【請求項４】
前記複数のグループは、第１の数の前記第１ユニットからなる第１グループと、前記第１の数とは異なる第２の数の前記第１ユニットからなる第２グループとを含み、
前記第１グループに設けられた前記高抵抗配線部と、前記第２グループに設けられた前記高抵抗配線部は、互いに抵抗値が異なることを特徴とする請求項３に記載の半導体システム。
【請求項５】
前記第１の数は前記第２の数よりも多く、
前記第１グループに設けられた前記高抵抗配線部の抵抗値は、前記第２グループに設けられた前記高抵抗配線部の抵抗値よりも低いことを特徴とする請求項４に記載の半導体システム。
【請求項６】
前記高抵抗配線部は、所定の配線層に設けられた高抵抗配線によって構成され、
前記複数の第１ユニットの前記高抵抗配線部を構成する高抵抗配線と、前記第２ユニットの前記高抵抗配線部を構成する高抵抗配線は、互いに配線長が異なることを特徴とする請求項１乃至５のいずれか一項に記載の半導体システム。
【請求項７】
前記所定の配線層は、タングステン配線層であることを特徴とする請求項６に記載の半導体システム。
【請求項８】
前記複数の第１ユニット及び前記第２ユニットの前記トランジスタ部は、いずれも第１導電型のトランジスタからなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体システム。
【請求項９】
前記第３ユニットの前記トランジスタ部は、前記第１導電型のトランジスタからなることを特徴とする請求項８に記載の半導体システム。
【請求項１０】
前記第３ユニットは、第２コードに応じてインピーダンスを調整可能に構成されるトランジスタ部及び高抵抗配線部を備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体システム。
【請求項１１】
前記第２ユニットの前記高抵抗配線部及び前記第３ユニットの前記高抵抗配線部は、互いに抵抗値が等しいことを特徴とする請求項１０に記載の半導体システム。
【請求項１２】
前記半導体装置は、前記外部端子の電位と第１の基準電位とを比較することによって前記第１コードを生成する第１の制御回路と、前記第２ユニットと前記第３ユニットの接続点の電位と第２の基準電位とを比較することによって前記第２コードを生成する第２の制御回路とをさらに含むことを特徴とする請求項１０又は１１に記載の半導体システム。
【請求項１３】
前記第１の基準電位と前記第２の基準電位が互いに異なることを特徴とする請求項１２に記載の半導体システム。
【請求項１４】
前記第２の電源電位と前記第２の基準電位の電位差は、前記第２の電源電位と前記第１の基準電位の電位差の２倍であることを特徴とする請求項１３に記載の半導体システム。
【請求項１５】
キャリブレーション端子と、
第１の電源電位が供給される第１の電源配線と、
第２の電源電位が供給される第２の電源配線と、
前記キャリブレーション端子と前記第２の電源配線との間に互いに並列に接続される複数の第１ユニットと、
前記第１及び第２の電源配線間に直列に接続される第２及び第３ユニットと、を備え、
前記複数の第１ユニットは、いずれも第１コードに応じてインピーダンスを調整可能に構成される第１トランジスタ部及び第１高抵抗配線部を含み、
前記第２ユニットは、前記第１コードに応じてインピーダンスを調整可能に構成される第２トランジスタ部及び第２高抵抗配線部を含み、
前記第３ユニットは、第２コードに応じてインピーダンスを調整可能に構成される第３トランジスタ部及び第３高抵抗配線部を含み、
前記第１高抵抗配線部の抵抗値及び前記第２高抵抗配線部の抵抗値は、互いに異なることを特徴とする半導体装置。
【請求項１６】
前記第２高抵抗配線部の抵抗値及び前記第３高抵抗配線部の抵抗値は、互いに等しいことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記キャリブレーション端子の電位と第１の基準電位とを比較することによって前記第１コードを生成する第１の制御回路と、
前記第２ユニットと前記第３ユニットの接続点の電位と第２の基準電位とを比較することによって前記第２コードを生成する第２の制御回路と、をさらに備えることを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記第１の基準電位と前記第２の基準電位が互いに異なることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２の電源電位と前記第２の基準電位の電位差は、前記第２の電源電位と前記第１の基準電位の電位差の２倍であることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える半導体システムに関し、特に、出力ユニットのインピーダンスを制御するキャリブレーション回路を備えた半導体装置及びこれを備える半導体システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、データを外部に出力するための出力ユニットを備えている。出力ユニットは、活性化時に所望のインピーダンスが得られるよう設計されているが、プロセスばらつきや温度変化などの影響により、必ずしも設計通りのインピーダンスが得られるとは限らない。このため、出力ユニットのインピーダンスを高精度に制御する必要のある半導体装置においては、キャリブレーション回路と呼ばれるインピーダンス調整回路が内蔵されている（特許文献１参照）。
【０００３】
特許文献１に記載されたキャリブレーション回路は、出力ユニットに含まれるプルアップ回路のレプリカであるプルアップレプリカユニットと、出力ユニットに含まれるプルダウン回路のレプリカであるプルダウンレプリカユニットとを備え、プルアップレプリカユニットとプルダウンレプリカユニットの接続点の電位が電源電位の１／２となるよう、キャリブレーション動作が行われる。これは、ハイレベルを示す出力電位とローレベルを示す出力電位の中間値、つまりリファレンスレベルが電源電位の１／２だからである。
【０００４】
しかしながら、仕様によってはリファレンスレベルが電源電位の１／２からオフセットしたレベルに設定されることがある。リファレンスレベルが電源電位の１／２からオフセットされている場合、特許文献１に記載されたキャリブレーション回路ではキャリブレーション動作を行うことができない。リファレンスレベルがオフセットされている場合には、例えば特許文献２に記載されたキャリブレーション回路が用いられる。
【０００５】
リファレンスレベルが電源電位の１／２からオフセットされている場合、特許文献２に記載されているように、プルアップレプリカユニット及びプルダウンレプリカユニットの一方を複数個並列に接続した状態でキャリブレーション動作が行われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３４０５号公報
【特許文献２】特開２０１３−０８５０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、プルアップレプリカユニット及びプルダウンレプリカユニットの一方を複数個並列に接続すると、出力ユニットに含まれるプルアップ回路又はプルダウン回路とは異なる回路構成となることから、キャリブレーション動作に誤差が生じることがあった。
【課題を解決するための手段】
【０００８】
本発明による半導体システムは、基板と、前記基板上に設けられ、一端に第１の電源電位が供給される抵抗素子と、前記基板上に設けられ、前記抵抗素子の他端に接続された外部端子を有する半導体装置と、を備え、前記半導体装置は、前記第１の電源電位が供給される第１の電源配線と、第２の電源電位が供給される第２の電源配線と、前記外部端子と前記第２の電源配線との間に互いに並列に接続される複数の第１ユニットと、前記第１及び第２の電源配線間に直列に接続される第２及び第３ユニットとを含み、前記複数の第１ユニット及び前記第２ユニットは、いずれも第１コードに応じてインピーダンスを調整可能に構成されるトランジスタ部及び高抵抗配線部を含み、前記複数の第１ユニットの前記高抵抗配線部及び前記第２ユニットの前記高抵抗配線部は、互いに抵抗値が異なることを特徴とする。
【０００９】
本発明による半導体装置は、キャリブレーション端子と、第１の電源電位が供給される第１の電源配線と、第２の電源電位が供給される第２の電源配線と、前記キャリブレーション端子と前記第２の電源配線との間に互いに並列に接続される複数の第１ユニットと、前記第１及び第２の電源配線間に直列に接続される第２及び第３ユニットと、を備え、前記複数の第１ユニットは、いずれも第１コードに応じてインピーダンスを調整可能に構成される第１トランジスタ部及び第１高抵抗配線部を含み、前記第２ユニットは、前記第１コードに応じてインピーダンスを調整可能に構成される第２トランジスタ部及び第２高抵抗配線部を含み、前記第３ユニットは、第２コードに応じてインピーダンスを調整可能に構成される第３トランジスタ部及び第３高抵抗配線部を含み、前記第１高抵抗配線部の抵抗値及び前記第２高抵抗配線部の抵抗値は、互いに異なることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、リファレンスレベルが電源電位の１／２からオフセットされている場合であっても、誤差の少ないキャリブレーション動作を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０を備えた半導体システム６の構成を示すブロック図である。
【図２】半導体装置１０の全体構成を示すブロック図である。
【図３】リード動作時における半導体装置１０の動作を示す波形図である。
【図４】（ａ）はリードデータのレベルをＶＤＤＱ／３とする方法を説明するための模式図であり、（ｂ）はライトデータのレベルをＶＤＤＱ／３とする方法を説明するための模式図である。
【図５】データ入出力回路４０に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子２４に割り当てられた部分を示している。
【図６】プルアップユニットＰＵの回路図である。
【図７】プルダウンユニットＰＤの回路図である。
【図８】キャリブレーション回路４１のブロック図である。
【図９】本発明の完成に至る課程で発明者らが検討したプロトタイプによるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【図１０】第１の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【図１１】第２の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【図１２】第１の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【図１３】第２の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【図１４】高抵抗配線部ＲＷを配線層Ｍ１に形成した例を示す断面図である。
【図１５】第３の実施形態によるプルダウンユニットＰＤＲ１〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０を備えた半導体システム６の構成を示すブロック図である。
【００１４】
図１に示す半導体システム６は、複数の半導体装置１０及びこれを制御するコントローラ８を備えている。特に限定されるものではないが、各半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、コントローラ８から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＯＭ及び外部クロック信号ＣＫ，ＣＫＢに基づいてリード動作及びライト動作を行う。
【００１５】
アドレス信号ＡＤＤは、アドレスバスＡＤＢを介して複数の半導体装置１０のアドレス端子２１に共通に供給される。コマンド信号ＣＯＭは、コマンドバスＣＭＢを介して複数の半導体装置１０のコマンド端子２２に共通に供給される。但し、チップセレクト信号などコマンド信号ＣＯＭの一部については、１又は２以上の半導体装置１０に対して個別に供給される。外部クロック信号ＣＫ，ＣＫＢは、クロックバスＣＬＢを介して複数の半導体装置１０のクロック端子２３に共通に供給される。
【００１６】
また、リード動作時に半導体装置１０のデータ入出力端子２４から出力されるリードデータＤＱは、データバスＤＢを介してコントローラ８に供給される。一方、ライト動作時にコントローラ８から出力されるライトデータＤＱは、データバスＤＢを介して半導体装置１０のデータ入出力端子２４に供給される。図１に示すように、データバスＤＢは複数の半導体装置１０に対して共通に接続されている。
【００１７】
尚、本発明における半導体装置がデータの入力（ライト動作）の可能な半導体装置である必要はなく、ＲＯＭ系の半導体メモリデバイスのように、データの出力（リード動作）のみが可能であっても構わない。この場合、データ入出力端子の代わりにデータ出力端子が用いられることになる。
【００１８】
半導体装置１０には、キャリブレーション端子ＺＱが設けられている。キャリブレーション端子ＺＱは、メモリモジュール基板あるいはマザーボードに設けられたリファレンス抵抗素子ＲＺＱを介して電源電位ＶＤＤＱに接続されている。リファレンス抵抗素子ＲＺＱは、後述するキャリブレーション動作において参照される抵抗である。尚、本明細書においては、リファレンス抵抗素子ＲＺＱの抵抗値についても「ＲＺＱ」と表記することがある。他の素子又は回路の抵抗値についても、リファレンス抵抗素子ＲＺＱの抵抗値と同じ抵抗値であれば、「ＲＺＱ」と表記する。
【００１９】
図２は、半導体装置１０の全体構成を示すブロック図である。
【００２０】
本実施形態による半導体装置１０は、外部基板２に実装されている。外部基板２は、半導体システム６を構成するメモリモジュール基板あるいはマザーボードであり、リファレンス抵抗素子ＲＺＱが設けられている。上述の通り、リファレンス抵抗素子ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路４１の基準インピーダンスとして用いられる。
【００２１】
図２に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬ，／ＢＬの選択はカラムデコーダ１３によって行われる。
【００２２】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプ３９によってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路４０に供給される。
【００２３】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ入出力端子２４、電源端子２５，２６及びキャリブレーション端子ＺＱが設けられている。
【００２４】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ１３に供給され、モード信号ＭＡＤＤについてはモードレジスタ１４に供給される。
【００２５】
モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。モードレジスタ１４から出力されるモード信号としては、インピーダンス選択信号ＭＯＤＥが含まれる。インピーダンス選択信号ＭＯＤＥは、データ入出力回路４０に供給される。インピーダンス選択信号ＭＯＤＥは、リード動作時における出力インピーダンスを選択するための信号である。
【００２６】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。また、コマンド信号ＣＯＭのうち、クロックイネーブル信号ＣＫＥについては、内部クロック発生回路３６にも供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００２７】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２にラッチされたロウアドレスＸＡＤＤがロウデコーダ１２に供給される。これにより、当該ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択される。
【００２８】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２にラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３に供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬ又は／ＢＬが選択される。
【００２９】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、メインアンプ３９及びデータ入出力回路４０を介して、データ入出力端子２４から外部に出力される。
【００３０】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子２４にライトデータＤＱを入力すれば、ライトデータＤＱはデータ入出力回路４０及びメインアンプ３９を介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００３１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号ＭＡＤＤを入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００３２】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路４１はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００３３】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，ＣＫＢが入力される。外部クロック信号ＣＫと外部クロック信号ＣＫＢは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、クロックイネーブル信号ＣＫＥによって活性化される内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路４０に供給され、リードデータＤＱの出力タイミングを決めるタイミング信号として用いられる。
【００３４】
また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレス制御回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００３５】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨは、キャリブレーション回路４１にて使用される基準電位である。
【００３６】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路４０に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路４０によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路４０については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００３７】
キャリブレーション端子ＺＱは、キャリブレーション回路４１に接続されている。キャリブレーション回路４１は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗素子ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦ，ＶＯＨを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路４０に供給され、これによって、データ入出力回路４０に含まれる出力ユニットのインピーダンスが指定される。
【００３８】
キャリブレーション回路４１によるキャリブレーション動作は、オシレータ４２によって生成されるオシレータ信号ＯＳＣに同期して行われる。オシレータ信号ＯＳＣは、外部クロック信号ＣＫ，ＣＫＢとは非同期の信号である。オシレータ４２はキャリブレーション信号ＺＱＣによって活性化されるとともに、キャリブレーション回路４１から出力される終了信号ＥＮＤＰＵによって非活性化される。終了信号ＥＮＤＰＵは、一連のキャリブレーション動作が終了するとキャリブレーション回路４１から出力される。
【００３９】
図３は、リード動作時における半導体装置１０の動作を示す波形図である。
【００４０】
図３に示すように、コマンド端子２２を介して半導体装置１０にリードコマンドＲＥＡＤを入力すると、所定のレイテンシが経過した後、データ入出力端子２４からリードデータＤＱがバースト出力される。尚、図３には複数のデータ入出力端子２４のうちいずれか一つのデータ入出力端子２４から出力されるリードデータＤＱを示している。
【００４１】
リードデータは２値信号であり、図３に示す例ではローレベル（Ｌ）とハイレベル（Ｈ）のリードデータが交互に出力されている。ここで、ローレベル（Ｌ）の具体的な電位は接地電位ＶＳＳＱであり、ハイレベル（Ｈ）の具体的な電位は出力レベル電位ＶＯＨである。出力レベル電位ＶＯＨは、ＶＤＤＱ／３のレベルである。また、ローレベル（Ｌ）であるＶＳＳＱとハイレベル（Ｈ）であるＶＤＤＱ／３の中間電位であるＶＤＤＱ／６がしきい値であるリファレンス電位ＶＲＥＦＤＱとなる。
【００４２】
そして、実際にローレベル（Ｌ）のリードデータを出力するためには、データ入出力端子２４をＶＳＳＱレベルに駆動すればよい。一方、実際にハイレベル（Ｈ）のリードデータを出力するためには、図４（ａ）に示すように、リード動作を行う半導体装置１０ａのデータ入出力端子２４をＶＤＤＱレベルに駆動するとともに、終端動作を行うコントローラ８のデータ入出力端子２７をＶＳＳＱレベルに駆動すればよい。この時、リード動作を行う半導体装置１０ａにおける出力バッファＯＢのインピーダンスを２ＲＺＱとし、終端動作を行うコントローラ８における出力バッファＯＢのインピーダンスをＲＺＱとすれば、リードデータのレベルはＶＤＤＱ／３となる。
【００４３】
同様に、半導体装置１０ａに対するライト動作の際には、図４（ｂ）に示すように、終端動作を行う半導体装置１０ｂにおける出力バッファＯＢのインピーダンスをＲＺＱとしてＶＳＳＱレベルに駆動し、コントローラ８の出力バッファのインピーダンスを２ＲＺＱとしてＶＤＤＱレベルに駆動すればよい。ここで、半導体装置１０ｂでなくライト動作を受ける１０ａそのものが終端動作を行っても構わない。
【００４４】
図５は、データ入出力回路４０に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子２４に割り当てられた部分を示している。
【００４５】
図５に示すように、出力バッファＯＢは、１個のデータ入出力端子２４当たり、７つのプルアップユニットＰＵ０〜ＰＵ６と、７つのプルダウンユニットＰＤ０〜ＰＤ６を備えている。プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６の出力ノードは、データ入出力端子２４に共通に接続されている。プルアップユニットＰＵ０〜ＰＵ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルアップユニットＰＵ」と総称する。同様に、プルダウンユニットＰＤ０〜ＰＤ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルダウンユニットＰＤ」と総称する。
【００４６】
プルアップユニットＰＵｉ（ｉ＝０〜６）とプルダウンユニットＰＤｉ（ｉ＝０〜６）は対を成す。そして、何対のユニットを使用するかは、モードレジスタ１４から出力されるインピーダンス選択信号ＭＯＤＥによって指定される。また、プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にはメインアンプ３９から内部データＤＡＴＡが供給されており、内部データＤＡＴＡがハイレベルを示している場合には、プルアップユニットＰＵ０〜ＰＵ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルアップユニットが活性化され、これによりデータ入出力端子２４がハイレベルに駆動される。一方、内部データＤＡＴＡがローレベルを示している場合には、プルダウンユニットＰＤ０〜ＰＤ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルダウンユニットが活性化され、これによりデータ入出力端子２４がローレベルに駆動される。
【００４７】
活性化されたプルアップユニットＰＵ０〜ＰＵ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＵによって指定される。同様に、活性化されたプルダウンユニットＰＤ０〜ＰＤ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＤによって指定される。
【００４８】
本実施形態においては、プルアップユニットＰＵ０〜ＰＵ６のインピーダンス目標値は２ＲＺＱであり、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンス目標値はＲＺＱである。したがって、インピーダンス選択信号ＭＯＤＥによってｊ対のユニットが使用される場合、ハイレベル出力時のインピーダンスは２ＲＺＱ／ｊとなり、ローレベル出力時のインピーダンスはＲＺＱ／ｊとなる。
【００４９】
図６は、プルアップユニットＰＵの回路図である。
【００５０】
図６に示すように、プルアップユニットＰＵは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ４からなるトランジスタ部ＴＲＵと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＵ０〜ＴＮＵ４のドレインは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ４のソースは、高抵抗配線部ＲＷを介してデータ入出力端子２４に接続されている。高抵抗配線部ＲＷはタングステン配線などからなる例えば１２０Ω程度の抵抗である。
【００５１】
トランジスタＴＮＵ０〜ＴＮＵ４のゲート電極には、コード信号ＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＵ０〜ＴＮＵ４は、コード信号ＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図６に示すように、コード信号ＤＣＯＤＥＰＵは、コード信号ＣＯＤＥＰＵの各ビットと内部データＤＡＴＡをＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＵの値にかかわらず、コード信号ＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４が全てローレベルとなるため、トランジスタＴＮＵ０〜ＴＮＵ４は全てオフとなる。一方、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＵの値がそのままコード制御信号ＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＮＵ０〜ＴＮＵ４がオンとなる。
【００５２】
ここで、トランジスタＴＮＵ０〜ＴＮＵ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＵ０のＷ／Ｌ比を１ＷＬｎｕとした場合、トランジスタＴＮＵｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｕに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で３２段階に調整することが可能となる。
【００５３】
図７は、プルダウンユニットＰＤの回路図である。
【００５４】
図７に示すように、プルダウンユニットＰＤは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ４からなるトランジスタ部ＴＲＤと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＤ０〜ＴＮＤ４のソースは、接地電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ４のドレインは、高抵抗配線部ＲＷを介してデータ入出力端子２４に接続されている。
【００５５】
トランジスタＴＮＤ０〜ＴＮＤ４のゲート電極には、コード信号ＤＣＯＤＥＰＤを構成する各ビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＤ０〜ＴＮＤ４は、コード信号ＤＣＯＤＥＰＤの値に基づいて個別にオン／オフ制御されることになる。図７に示すように、コード信号ＤＣＯＤＥＰＤは、コード信号ＣＯＤＥＰＤの各ビットと内部データＤＡＴＡの反転信号をＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＤの値にかかわらず、コード信号ＤＣＯＤＥＰＤを構成するビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４が全てローレベルとなるため、トランジスタＴＮＤ０〜ＴＮＤ４は全てオフとなる。一方、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＤの値がそのままコード信号ＤＣＯＤＥＰＤの値となり、いくつかのトランジスタＴＮＤ０〜ＴＮＤ４がオンとなる。
【００５６】
ここで、トランジスタＴＮＤ０〜ＴＮＤ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＤ０のＷ／Ｌ比を１ＷＬｎｄとした場合、トランジスタＴＮＤｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｄに設計されている。これにより、プルダウンユニットＰＤのインピーダンスについても３２段階に調整することが可能となる。
【００５７】
このように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスは、コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤによってそれぞれ調整することができる。コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、図１に示したキャリブレーション回路４１によるキャリブレーション動作によって生成される。
【００５８】
図８は、キャリブレーション回路４１のブロック図である。
【００５９】
図８に示すように、キャリブレーション回路４１は、プルアップユニットＰＵのレプリカであるプルアップユニットＰＵＲと、プルダウンユニットＰＤのレプリカであるプルダウンユニットＰＤＲ０〜ＰＤＲ５を備えている。プルアップユニットＰＵＲはプルアップユニットＰＵと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＵによって制御される。同様に、プルダウンユニットＰＤＲ０〜ＰＤＲ５はいずれもプルダウンユニットＰＤと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＤによって制御される。プルダウンユニットＰＤＲ１〜ＰＤＲ５はそれぞれ第１ユニットを構成し、プルダウンユニットＰＤＲ０は第２ユニットを構成し、プルアップユニットＰＵＲは第３ユニットを構成する。
【００６０】
図８に示すように、プルダウンユニットＰＤＲ１〜ＰＵＲ５の出力ノードは、キャリブレーション端子ＺＱに共通接続されるとともに、比較回路ＣＯＭＰＤに接続される。比較回路ＣＯＭＰＤは、キャリブレーション信号ＺＱＣの活性化に応答して、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱとを比較し、その結果に基づいてアップダウン信号ＵＤＤを生成する。アップダウン信号ＵＤＤはカウンタ回路ＣＮＴＤに供給され、これに基づいてカウンタ回路ＣＮＴＤのカウント値であるコード信号ＣＯＤＥＰＤがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＤのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＤに同期して行われる。更新信号ＵＰＤＡＴＥＤは、キャリブレーション信号ＺＱＣが活性化していることを条件として、オシレータ信号ＯＳＣに同期してタイミング発生回路ＴＭＤにより生成される。コード信号ＣＯＤＥＰＤを生成する回路部分は、第１の制御回路を構成する。
【００６１】
さらに、プルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０の出力ノードは、接続点Ａに接続される。接続点Ａは、比較回路ＣＯＭＰＵに接続されている。比較回路ＣＯＭＰＵは、キャリブレーション信号ＺＱＣの活性化に応答して、接続点Ａの電位とリファレンス電位ＶＯＨとを比較し、その結果に基づいてアップダウン信号ＵＤＵを生成する。アップダウン信号ＵＤＵはカウンタ回路ＣＮＴＵに供給され、これに基づいてカウンタ回路ＣＮＴＵのカウント値であるコード信号ＣＯＤＥＰＵがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＵのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＵに同期して行われる。更新信号ＵＰＤＡＴＥＵは、キャリブレーション信号ＺＱＣ及び終了信号ＥＮＤＰＤが活性化していることを条件として、オシレータ信号ＯＳＣに同期してタイミング発生回路ＴＭＵにより生成される。コード信号ＣＯＤＥＰＵを生成する回路部分は、第２の制御回路を構成する。
【００６２】
キャリブレーション回路４１を用いたキャリブレーション動作は、次の手順により行われる。
【００６３】
まず、キャリブレーション信号ＺＱＣが活性化すると、比較回路ＣＯＭＰＤが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。その結果、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも低い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが高くなることから、キャリブレーション端子ＺＱの電位が上昇する。逆に、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも高い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントアップし、コード信号ＣＯＤＥＰＤの値を大きくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが低くなることから、キャリブレーション端子ＺＱの電位が低下する。
【００６４】
このような動作を更新信号ＵＰＤＡＴＥＤが活性化するたびに実行すれば、キャリブレーション端子ＺＱの電位はリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルはＶＤＤＱ／６であり、且つ、キャリブレーション端子ＺＱには５つのプルダウンユニットＰＤＲ１〜ＰＤＲ５が並列に接続されていることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルダウンユニットＰＤＲ１〜ＰＤＲ５はいずれもリファレンス抵抗素子ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。尚、プルダウンユニットＰＤＲ０のインピーダンスについてもＲＺＱに調整される。
【００６５】
プルダウンユニットＰＤＲ１〜ＰＤＲ５のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＤから終了信号ＥＮＤＰＤが出力され、続いてプルアップユニットＰＵＲのキャリブレーション動作が開始される。
【００６６】
終了信号ＥＮＤＰＤが活性化すると、比較回路ＣＯＭＰＵが活性化され、接続点Ａの電位とリファレンス電位ＶＯＨの比較が行われる。その結果、接続点Ａの電位がリファレンス電位ＶＯＨよりも高い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルアップユニットＰＵＲのインピーダンスが高くなることから、接続点Ａの電位が低下する。逆に、接続点Ａの電位がリファレンス電位ＶＯＨよりも低い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントアップし、コード信号ＣＯＤＥＰＵの値を大きくする。これにより、プルアップユニットＰＵＲのインピーダンスが低くなることから、接続点Ａの電位が上昇する。
【００６７】
このような動作を更新信号ＵＰＤＡＴＥＵが活性化するたびに実行すれば、接続点Ａの電位はリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であり、且つ、プルダウンユニットＰＤＲ０のインピーダンスは既にＲＺＱに調整されていることから、接続点Ａの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲはリファレンス抵抗素子ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。
【００６８】
プルアップユニットＰＵＲのキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵから終了信号ＥＮＤＰＵが出力され、オシレータ４２の動作が停止する。これにより、一連のキャリブレーション動作が完了する。
【００６９】
そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、出力バッファＯＢを構成するプルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にそれぞれ供給される。これにより、プルアップユニットＰＵ０〜ＰＵ６のインピーダンスは２ＲＺＱに調整され、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンスはＲＺＱに調整されることになる。
【００７０】
ここで、キャリブレーション回路４１に含まれるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲについてより詳細に説明する。
【００７１】
図９は、本発明の完成に至る課程で発明者らが検討したプロトタイプによるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【００７２】
図９に示すプロトタイプでは、プルダウンユニットＰＤＲ０〜ＰＤＲ５と電源配線ＳＬとの間の寄生抵抗成分がＲｐであり、プルアップユニットＰＵＲと電源配線ＶＬとの間の寄生抵抗成分がＲｑである。寄生抵抗成分Ｒｐ，Ｒｑは、アルミニウム配線層などの上層の低抵抗配線による抵抗成分であるため、その値は例えば０．６Ωと非常に低い。このため、寄生抵抗成分Ｒｐ，Ｒｑについてはほぼ無視しうると考えられていた。しかしながら、本発明者らが詳細に検討した結果、本実施形態のようにリファレンス電位が電源電圧の１／２からオフセットしている場合、寄生抵抗成分Ｒｐ，Ｒｑがキャリブレーション精度に無視できない影響を与えることが明らかになった。
【００７３】
つまり、図９に示すように、プルダウンユニットＰＤＲ１〜ＰＤＲ５は互いに並列接続されているため、１個のトランジスタ部ＴＲＤの抵抗値をＲｔｒｄとすると、キャリブレーション端子ＺＱと電源配線ＳＬとの間の抵抗値Ｒｐｄ１は、
Ｒｐｄ１＝｛（ＲＷ＋Ｒｔｒｄ）／５｝＋Ｒｐ
となる。これに対し、プルダウンユニットＰＤＲ０は単独で設けられているため、接続点Ａと電源配線ＳＬとの間の抵抗値Ｒｐｄ２は、
Ｒｐｄ２＝ＲＷ＋Ｒｔｒｄ＋Ｒｐ
となり、抵抗値Ｒｐｄ２が抵抗値Ｒｐｄ１の正確に５倍とはならない。
【００７４】
かかる誤差は、キャリブレーション動作における調整誤差となることから、図９に示すプロトタイプではキャリブレーション精度が不十分であった。
【００７５】
図１０は、第１の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【００７６】
図１０に示すように、第１の実施形態においては、プルダウンユニットＰＤＲ０に対応する寄生抵抗成分が５Ｒｐとなるよう設計されている。これにより、接続点Ａと電源配線ＳＬとの間の抵抗値Ｒｐｄ２は、
Ｒｐｄ２＝ＲＷ＋Ｒｔｒｄ＋５Ｒｐ
となり、抵抗値Ｒｐｄ２が抵抗値Ｒｐｄ１の正確に５倍となる。その結果、プロトタイプにおいて生じていた調整誤差が解消され、キャリブレーション精度を向上させることが可能となる。尚、低抵抗配線の寄生抵抗成分をＲｐから５Ｒｐに増大させる方法としては、配線を迂回させる方法、配線幅を細くする方法などが挙げられる。
【００７７】
図１１は、第２の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５及びプルアップユニットＰＵＲの回路図である。
【００７８】
図１１に示すように、第２の実施形態においては、プルダウンユニットＰＤＲ１〜ＰＤＲ５に含まれる高抵抗配線部ＲＷの抵抗値がＲＷ−４Ｒｐとなるよう設計されている。これにより、キャリブレーション端子ＺＱと電源配線ＳＬとの間の抵抗値Ｒｐｄ１は、
Ｒｐｄ１＝｛（ＲＷ−４Ｒｐ＋Ｒｔｒｄ）／５｝＋Ｒｐ
となる。これを５倍すると、
５×Ｒｐｄ１＝ＲＷ＋Ｒｐ＋Ｒｔｒｄ
となり、抵抗値Ｒｐｄ２と一致する。その結果、プロトタイプにおいて生じていた調整誤差が解消され、キャリブレーション精度を向上させることが可能となる。
【００７９】
図１２は、第１の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【００８０】
図１２に示す例では、プルダウンユニットＰＤＲ１〜ＰＤＲ５が低抵抗配線Ｌ１，Ｌ２を備え、低抵抗配線Ｌ１と低抵抗配線Ｌ２との間に、高抵抗配線部ＲＷ及びトランジスタ部ＴＲＤからなる５個の単位ユニットが並列に接続されている。トランジスタ部は、低抵抗配線Ｌ１に接続されたソース領域Ｓと、低抵抗配線Ｌ２に接続されたドレイン領域Ｄとが交互に設けられた構造を有し、これらの間に形成される複数のチャネル領域上にゲート電極Ｇが配置される。ゲート電極Ｇには、コード信号ＣＯＤＥＰＤの各ビットが供給される。また、低抵抗配線Ｌ１は接地電位ＶＳＳＱが供給される電源配線ＳＬに接続され、低抵抗配線Ｌ２はキャリブレーション端子ＺＱに接続される。
【００８１】
トランジスタ部のドレイン領域Ｄは、低抵抗配線Ｒａ及び高抵抗配線部ＲＷを介して低抵抗配線Ｌ２に接続されている。また、トランジスタ部のソース領域Ｓは、低抵抗配線Ｒｂを介して低抵抗配線Ｌ１に接続されている。したがって、トランジスタ自体の抵抗値をＲｎとすると、トランジスタ部ＴＲＤの抵抗値Ｒｔｒｄは、
Ｒｔｒｄ＝Ｒａ＋Ｒｂ＋Ｒｎ
で定義される。
【００８２】
そして、本実施形態では、低抵抗配線Ｌ１の抵抗値がＲｐに設計されていることから、上述の通り、キャリブレーション端子ＺＱと電源配線ＳＬとの間の抵抗値Ｒｐｄ１は、
Ｒｐｄ１＝｛（ＲＷ＋Ｒｔｒｄ）／５｝＋Ｒｐ
となる。
【００８３】
また、図１２に示すレイアウトでは、プルダウンユニットＰＤＲ１〜ＰＤＲ５が一列に配列されていることから、コード信号ＣＯＤＥＰＤの各ビットを供給する配線を一直線に形成することができる。
【００８４】
一方、第２のプルダウンユニットＰＤＲ０は低抵抗配線Ｌ３，Ｌ４を備え、低抵抗配線Ｌ３と低抵抗配線Ｌ４との間に、高抵抗配線部ＲＷ及びトランジスタ部が接続されている。トランジスタ部の構造は上述の通りである。低抵抗配線Ｌ３は接地電位ＶＳＳＱが供給される電源配線ＳＬに接続され、低抵抗配線Ｌ４は接続点Ａに接続される。
【００８５】
そして、本実施形態では、低抵抗配線Ｌ３の抵抗値が５Ｒｐに設計されていることから、上述の通り、接続点Ａと電源配線ＳＬとの間の抵抗値Ｒｐｄ２は、
Ｒｐｄ２＝ＲＷ＋Ｒｔｒｄ＋５Ｒｐ
となり、抵抗値Ｒｐｄ１の正確に５倍となる。
【００８６】
図１３は、第２の実施形態によるプルダウンユニットＰＤＲ０〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【００８７】
図１３に示す例では、第１のプルダウンユニットＰＤＲ１〜ＰＤＲ５に含まれる高抵抗配線部の抵抗値がＲＷ−４Ｒｐとなるよう設計されている。高抵抗配線部は、低抵抗配線と比べて比抵抗が高いことから、所望の抵抗値が得られるよう設計することは比較的容易である。そして、本実施形態では、低抵抗配線Ｌ１の抵抗値がＲｐに設計されていることから、上述の通り、キャリブレーション端子ＺＱと電源配線ＳＬとの間の抵抗値Ｒｐｄ１は、
Ｒｐｄ１＝｛（ＲＷ−４Ｒｐ＋Ｒｔｒｄ）／５｝＋Ｒｐ
となる。
【００８８】
一方、第２のプルダウンユニットＰＤＲ０に関しては、低抵抗配線Ｌ３の抵抗値がＲｐに設計されていることから、上述の通り、接続点Ａと電源配線ＳＬとの間の抵抗値Ｒｐｄ２は、
Ｒｐｄ２＝ＲＷ＋Ｒｔｒｄ＋５Ｒｐ
となり、抵抗値Ｒｐｄ１の正確に５倍となる。
【００８９】
高抵抗配線部ＲＷは、図１４に示すように、トランジスタが形成された半導体基板９の直上に位置する配線層Ｍ１に形成することが好ましい。配線層Ｍ１は例えばタングステンからなり、アルミニウムや銅からなる上層の配線層Ｍ２，Ｍ３よりも比抵抗が大きいため、抵抗値の調整が用意である。例えば、配線層Ｍ１に形成する配線の断面積を一定としつつ、その長さＬを調整することにより、所望の抵抗値を得ることができる。
【００９０】
図１５は、第３の実施形態によるプルダウンユニットＰＤＲ１〜ＰＤＲ５の構造の一例を示すレイアウト図である。
【００９１】
図１５に示す例では、第１のプルダウンユニットＰＤＲ１〜ＰＤＲ５が３つのグループＧ１〜Ｇ３に分割され、プルダウンユニットＰＤＲ１からなるグループＧ１に対して１つの高抵抗配線部ＲＷ１が割り当てられ、プルダウンユニットＰＤＲ２，ＰＤＲ３からなるグループＧ２に対して１つの高抵抗配線部ＲＷ２が割り当てられ、プルダウンユニットＰＤＲ４，ＰＤＲ５からなるグループＧ３に対して１つの高抵抗配線部ＲＷ３が割り当てられている。
【００９２】
ここで、高抵抗配線部ＲＷ１の抵抗値はＲＷ−４Ｒｐに設計され、高抵抗配線部ＲＷ２，ＲＷ３の抵抗値はＲｘに設計されている。抵抗値Ｒｘは、ＲＷ−４Ｒｐの約半分とすればよいが、本例では、グループＧ２，Ｇ３のドレイン領域Ｄに接続された低抵抗配線Ｒｃの抵抗値がＲａとは異なり、且つ、グループＧ２，Ｇ３のソース領域Ｓに接続された低抵抗配線Ｒｄの抵抗値がＲｂとは異なる。このため、この差を考慮した上で、グループＧ２及びグループＧ３のそれぞれの抵抗値がグループＧ１も抵抗値の半分となるよう、抵抗値Ｒｘの値を適切に設計すればよい。
【００９３】
具体的には、グループＧ１の抵抗値ＲＧ１は、
ＲＧ１＝ＲＷ１＋Ｒａ＋Ｒｂ＋Ｒｎ
であり、グループＧ２の抵抗値ＲＧ２は、
ＲＧ２＝ＲＷ２＋Ｒｃ＋Ｒｄ＋Ｒｎ／２
である。グループＧ３の抵抗値ＲＧ３は、抵抗値ＲＧ２と等しい。
【００９４】
そして、
ＲＧ１＝２×ＲＧ２
を満たせばよいことから、
ＲＷ１＋Ｒａ＋Ｒｂ＝２（ＲＷ２＋Ｒｃ＋Ｒｄ）
となるよう、高抵抗配線部ＲＷ２の抵抗値を設計すればよい。
【００９５】
図１５に示すレイアウトは、プルダウンユニットＰＤＲ１に含まれるトランジスタと、プルダウンユニットＰＤＲ２〜ＰＤＲ５に含まれるトランジスタを独立して制御する場合において、コード信号ＣＯＤＥＰＤの各ビットを供給する配線のレイアウトが容易となる。
【００９６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９７】
例えば、上記実施形態では、出力バッファＯＢに含まれるプルアップユニットＰＵ０〜ＰＵ６や、キャリブレーション回路４１に含まれるプルアップユニットＰＵＲのトランジスタ部がＮチャンネル型のＭＯＳによって構成されているが、これをＰチャンネル型のＭＯＳによって構成しても構わない。
【符号の説明】
【００９８】
２        外部基板
６        半導体システム
８        コントローラ
９        半導体基板
１０，１０ａ，１０ｂ    半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ入出力端子
２５，２６    電源端子
２７      データ入出力端子
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
３９      メインアンプ
４０      データ入出力回路
４１      キャリブレーション回路
４２      オシレータ
Ａ        接続点
ＡＤＢ    アドレスバス
ＢＬ，／ＢＬ    ビット線
ＣＬＢ    クロックバス
ＣＭＢ    コマンドバス
ＣＮＴＤ，ＣＮＴＵ    カウンタ回路
ＣＯＭＰＤ，ＣＯＭＰＵ    比較回路
Ｄ        ドレイン領域
ＤＢ      データバス
Ｇ        ゲート電極
Ｇ１〜Ｇ３    グループ
Ｌ１〜Ｌ４    低抵抗配線
Ｍ１〜Ｍ３    配線層
ＭＣ      メモリセル
ＯＢ      出力バッファ
ＰＤ０〜ＰＤ６，ＰＤＲ０〜ＰＤＲ５    プルダウンユニット
ＰＵ０〜ＰＵ６，ＰＵＲ    プルアップユニット
ＲＷ，ＲＷ１〜ＲＷ３    高抵抗配線部
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗素子
Ｓ        ソース領域
ＳＡＭＰ  センスアンプ
ＳＬ，ＶＬ    電源配線
ＴＧ      スイッチ回路
ＴＭＤ，ＴＭＵ    タイミング発生回路
ＴＮＤ０〜ＴＮＤ４，ＴＮＵ０〜ＴＮＵ４    トランジスタ
ＴＲＤ，ＴＲＵ    トランジスタ部
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
2015220491.tif 000003
【図２】
2015220491.tif 000004
【図３】
2015220491.tif 000005
【図４】
2015220491.tif 000006
【図５】
2015220491.tif 000007
【図６】
2015220491.tif 000008
【図７】
2015220491.tif 000009
【図８】
2015220491.tif 000010
【図９】
2015220491.tif 000011
【図１０】
2015220491.tif 000012
【図１１】
2015220491.tif 000013
【図１２】
2015220491.tif 000014
【図１３】
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【図１４】
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【図１５】
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