(57)【要約】      （修正有）【課題】製品化後の半導体チップに発生する歪みを検出できる半導体装置を提供する。【解決手段】半導体チップの素子形成領域に配置される電極１００ｄ上に形成された絶縁体１１０と、絶縁体１１０上に形成された導体１２０と、電極１００ｄと導体１２０との間の静電容量を検出する容量検出手段と、容量検出手段により検出される静電容量に基づいて、半導体チップの歪み発生領域Ｄの影響を判定する歪み判定手段とを有する。【選択図】図５
2015220372.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの素子形成領域に配置される電極上に形成された絶縁体と、
前記絶縁体上に形成された導体と、
前記電極と前記導体との間の静電容量を検出する容量検出手段と、
前記容量検出手段により検出される静電容量に基づいて、前記半導体チップの歪みを判定する歪み判定手段と
を有する、
半導体装置。
【請求項２】
前記電極、前記絶縁体及び前記導体によりキャパシタを構成し、
前記半導体チップの歪みに対応して前記キャパシタの静電容量が変化する、
請求項１に記載の半導体装置。
【請求項３】
前記歪み判定手段は、前記容量検出手段により検出される前記キャパシタの静電容量と前記キャパシタの静電容量の基準値との差分の絶対値が所定の値より大きくなった場合に、異常信号を出力する、
請求項２に記載の半導体装置。
【請求項４】
前記絶縁体の弾性率は１×１０４Ｐａ以下である、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁体は、比誘電率が１０以上であり、臨界電界が１ＭＶ／ｃｍ以上であり、抵抗率が１×１０１３Ω・ｃｍ以上である、
請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記絶縁体の厚さは７０μｍ以上１１０μｍ以下である、
請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体チップは、パワー半導体素子を含む、
請求項１乃至６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、静電容量センサが設置された支持台に半導体ウエハを配置し、半導体ウエハの歪みを静電容量センサで検出する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０６０１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術においては、半導体ウエハを検査装置に設置しないと半導体装置の歪みを検査できないため、半導体ウエハを用いて製品化された半導体チップに発生する歪みを検出することができない。
【０００５】
そこで、本発明の一つの案では、製品化後の半導体チップに発生する歪みを検出することを目的とする。
【課題を解決するための手段】
【０００６】
一つの案では、半導体チップの素子形成領域に配置される電極上に形成された絶縁体と、前記絶縁体上に形成された導体と、前記電極と前記導体との間の静電容量を検出する容量検出手段と、前記容量検出手段により検出される静電容量に基づいて、前記半導体チップの歪みを判定する歪み判定手段とを有する、半導体装置が提供される。
【発明の効果】
【０００７】
一態様によれば、製品化後の半導体チップに発生する歪みを検出することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の概略を例示するブロック図。
【図２】本実施形態に係る半導体チップ部の概略を例示する断面図。
【図３】半導体チップに発生する歪みを説明するための図。
【図４】半導体チップに発生する歪みの高さを説明するための図。
【図５】図３に示すＡ−Ａ断面のうち、素子形成領域の断面を例示する図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省く。
【００１０】
まず、本実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置の概略を例示するブロック図である。図２は、本実施形態に係る半導体チップ部１の概略を例示する断面図である。
【００１１】
本実施形態に係る半導体装置は、図１に示すように、半導体チップ部１と、容量検出手段２と、歪み判定手段３とを有する。
【００１２】
半導体チップ部１は、図２に示すように、半導体チップ１０の素子形成領域Ａ２（素子形成領域Ａ２については後述する。）に配置される半導体素子１００の電極１００ｄ上に形成された絶縁体１１０と、絶縁体１１０上に形成された導体１２０とを有する。
【００１３】
半導体チップ１０は、基板１３０上にはんだ層１４０を介して載置された半導体素子１００を有する。
【００１４】
基板１３０としては、特に限定されないが、例えばニッケル（Ｎｉ）、アルミニウム（Ａｌ）及び窒化アルミニウム（ＡｌＮ）を含む積層体からなる絶縁基板（ＤＢＡ：Direct Brazed Aluminum）等を用いることができる。
【００１５】
半導体素子１００は、はんだ層１４０を介して基板１３０と接合されている。半導体素子１００は、各種の材料が積層された積層構造を有する。半導体素子１００としては、電極１００ｄを有する素子であれば特に限定されないが、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ等のパワー半導体素子を好適に用いることができる。半導体素子の材料としては、特に限定されないが、例えばシリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）等の半導体を用いることができる。なお、本実施形態では、半導体素子１００の一例として、ＳｉのＩＧＢＴを用いた場合について説明する。
【００１６】
半導体素子１００としてのＩＧＢＴは、例えばｐ型のシリコン基板１００ｂの一方の面に形成されたコレクタ電極１００ａと、シリコン基板１００ｂの他方の面に形成されたゲート電極１００ｃ及びエミッタ電極１００ｄとを有する。
【００１７】
シリコン基板１００ｂには、図示しないｎ＋領域、ｎ−領域、ｐ＋領域が形成されている。
【００１８】
コレクタ電極１００ａは、シリコン基板１００ｂの一方の面に形成されている。コレクタ電極１００ａの材料としては、特に限定されないが、例えばチタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜等が挙げられる。
【００１９】
ゲート電極１００ｃは、シリコン基板１００ｂの他方の面に絶縁層を介してシリコン基板１００ｂと絶縁されるように形成されている。ゲート電極１００ｃの材料としては、特に限定されないが、例えばポリシリコン等が挙げられる。絶縁層の材料としては、特に限定されないが、例えばシリコン酸化膜（ＳｉＯ２）等が挙げられる。
【００２０】
エミッタ電極１００ｄは、シリコン基板１００ｂの他方の面に絶縁層を介してシリコン基板１００ｂ及びゲート電極１００ｃと絶縁されるように形成されている。エミッタ電極１００ｄの材料としては、特に限定されないが、例えばアルミニウム（Ａｌ）等が挙げられる。絶縁層の材料としては、特に限定されないが、例えばシリコン酸化膜（ＳｉＯ２）等が挙げられる。
【００２１】
パッシベーション層１００ｅは、エミッタ電極１００ｄ上に形成されている。パッシベーション層１００ｅの材料としては、特に限定されないが、ポリイソブチレン（ＰＩＢ）／ＳｉＯ２の積層膜等の絶縁膜が好適に用いられる。
【００２２】
前述のＩＧＢＴにおいては、コレクタ電極１００ａに正、エミッタ電極１００ｄに負の電圧を印加した状態で、エミッタ電極１００ｄに対して正の電圧をゲート電極１００ｃに加える（ゲート・エミッタ間電圧をＭＯＳゲートのしきい値電圧より大きくする）ことにより、ゲート電極１００ｃの直下のｐ型部分に電子の集まったｎ型チャネルが形成される。そして、エミッタ電極１００ｄから供給される電子は、ｎ＋領域、ｐ型内のｎ型チャネル、ｎ−領域を経由して、ｐ＋領域、コレクタ電極１００ａに至る経路を移動する。これにより、エミッタ電極１００ｄからコレクタ電極１００ａにコレクタ電流が流れる。すなわち、ＩＧＢＴの状態は、オフ状態からオン状態に切り替わる。
【００２３】
一方、ゲート・エミッタ間電圧をＭＯＳゲートのしきい値電圧より小さくすると、ゲート電極１００ｃの直下のｐ型部分のｎチャネルが消滅する。このため、ＩＧＢＴの状態は、オン状態からオフ状態に切り替わる。
【００２４】
前述のとおり、ＩＧＢＴは、オフ状態とオン状態とが切り替わる動作によりスイッチング素子として機能する。
【００２５】
次に、半導体チップ１０に発生する歪みについて説明する。図３は、半導体チップ１０の素子形成領域Ａ２に発生する歪みを説明するための平面図である。図４は、半導体チップ１０に発生する歪みの高さを説明するための図である。なお、図３及び図４において、歪みが発生した領域を歪み領域Ｄで表している。
【００２６】
半導体チップ１０は、図３に示すように、周辺耐圧領域Ａ１と素子形成領域Ａ２とを有する。
【００２７】
周辺耐圧領域Ａ１は、素子形成領域Ａ２と素子形成領域Ａ２の外部の領域とを絶縁するための領域であり、素子形成領域Ａ２を囲むように設けられている。
【００２８】
素子形成領域Ａ２は、例えば複数の膜が積層されることによって形成されるＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタ等のスイッチング素子が形成された領域である。
【００２９】
ここで、例えば実使用、冷熱サイクル試験やパワーサイクル試験等の加速試験等によって、半導体チップ１０に応力が繰り返し印加されると、素子形成領域Ａ２に歪み（塑性変形）が発生することがある。この歪みは、例えば積層された複数の膜の熱膨張係数の違い等によって発生する。
【００３０】
歪み領域Ｄは、例えば図４に示すように、複数の膜の積層方向に高さ（表面高さ）が１００μｍ程度の高さを有する。
【００３１】
図５は、図３に示すＡ−Ａ断面のうち、素子形成領域Ａ２の断面を例示する図である。前述したように、半導体チップ１０に応力が繰り返し印加されると、半導体チップ１０に歪みが発生する（歪み領域Ｄ）。そして、図５に示すように、歪み領域Ｄにおけるエミッタ電極１００ｄと導体１２０との間の距離のうち最小となる距離Ｌ１が、歪み領域Ｄ以外の領域におけるエミッタ電極１００ｄと導体１２０との間の距離Ｌ２と比較して変化する。これにより、エミッタ電極１００ｄと、導体１２０と、エミッタ電極１００ｄ及び導体１２０によって挟み込まれたパッシベーション層１００ｅ及び絶縁体１１０によって構成されるキャパシタ２００の静電容量が変化する。
【００３２】
具体的には、半導体チップ１０に発生する歪みが上に凸である場合には、歪み領域Ｄにおけるエミッタ電極１００ｄと導体１２０との間の距離Ｌ１が、歪み領域Ｄ以外の領域におけるエミッタ電極１００ｄと導体１２０との間の距離Ｌ２と比較して小さくなる。このため、キャパシタ２００の静電容量は大きくなる。
【００３３】
一方、半導体チップ１０に発生する歪みが下に凸である場合には、歪み領域Ｄにおけるエミッタ電極１００ｄと導体１２０との間の距離Ｌ１が、歪み領域Ｄ以外の領域におけるエミッタ電極１００ｄと導体１２０との間の距離Ｌ２と比較して大きくなる。このため、キャパシタ２００の静電容量は小さくなる。
【００３４】
次に、半導体チップ１０上に形成される絶縁体１１０及び導体１２０について説明する。
【００３５】
絶縁体１１０は、エミッタ電極１００ｄ上にパッシベーション層１００ｅを介して形成されている。
【００３６】
絶縁体１１０の弾性率は、１×１０４Ｐａ以下であることが好ましく、絶縁体１１０の材料としては、例えばシリコンゲル等を好適に用いることができる。絶縁体１１０の弾性率を上記好適な範囲とすることによって、半導体チップ１０に歪みが発生した場合に、絶縁体１１０が緩衝的な材料として機能するため、半導体チップ１０の歪みを吸収して、絶縁体１１０と導体１２０との界面を平坦又は略平坦に維持することができる。これにより、半導体チップ１０に歪みが発生した場合に、エミッタ電極１００ｄと導体１２０との間の距離が大きく変化するため、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０により構成されたキャパシタ２００の静電容量の変化が大きくなる。結果として、半導体チップ１０の歪みの検出感度が特に高くなる。
【００３７】
また、絶縁体１１０の比誘電率は、１０以上であることが好ましい。絶縁体１１０の比誘電率を上記好適な範囲とすることによって、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０により構成されたキャパシタ２００の静電容量が大きくなる。結果として、半導体チップ１０の歪みの検出感度が特に高くなる。
【００３８】
また、絶縁体１１０の臨界電界は、１ＭＶ／ｃｍ以上であることが好ましい。絶縁体１１０の臨界電界を上記好適な範囲とすることによって、絶縁体１１０の膜厚が小さい場合でもリーク電流の発生を抑制することができる。これにより、絶縁体１１０の膜厚をより小さくすることができるため、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０により構成されたキャパシタ２００の静電容量が大きくなる。結果として、半導体チップ１０の歪みの検出感度が特に高くなる。
【００３９】
また、絶縁体１１０の抵抗率は、１×１０１３Ω・ｃｍ以上であることが好ましい。絶縁体１１０の抵抗率を上記好適な範囲とすることによって、絶縁体１１０の膜厚が小さい場合でもリーク電流の発生を抑制することができる。これにより、絶縁体１１０の膜厚をより小さくすることができるため、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０により構成されたキャパシタ２００の静電容量が大きくなる。結果として、半導体チップ１０の歪みの検出感度が特に高くなる。
【００４０】
また、絶縁体１１０の厚さは、エミッタ電極１００ｄと導体１２０とが導通しない厚さであれば特に限定されないが、検出したい半導体チップ１０の歪みの大きさに基づいて設定されることが好ましく、検出したい半導体チップ１０の歪みの大きさと同一又は略同一の厚さに設定されることが好ましい。ここで、図２に示すように、エミッタ電極１００ｄと導体１２０との間に絶縁体１１０に加えて、パッシベーション層１００ｅ等の絶縁膜が形成されている場合には、絶縁体１１０の厚さとパッシベーション層１００ｅの厚さの合計が、検出したい半導体チップ１０の歪みの大きさと同一又は略同一の厚さに設定されることが好ましい。具体的には、例えば検出したい半導体チップ１０の歪みの大きさが１００μｍであり、パッシベーション層１００ｅの厚さが１０μｍである場合、絶縁体１１０の厚さとパッシベーション層１００ｅの厚さの合計は、８０μｍ以上１２０μｍ以下であることが好ましい。すなわち、絶縁体１１０の厚さは、７０μｍ以上１１０μｍ以下であることが好ましい。絶縁体１１０の厚さを上記好適な範囲とすることによって、半導体チップ１０に歪みが発生した場合に、エミッタ電極１００ｄと導体１２０との間の距離が大きく変化するため、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０により構成されたキャパシタ２００の静電容量の変化が大きくなる。これにより、半導体チップ１０の歪みの検出感度が特に高くなる。
【００４１】
さらに、絶縁体１１０の弾性率、比誘電率、臨界電界、抵抗率及び厚さを上記好適な範囲とすることで、半導体チップ１０の歪みの検出感度が特に高くなることから、後述する容量検出手段２によりキャパシタ２００の静電容量を測定する場合に、容量検出手段２に増幅回路等の増幅手段が不要となり、安価かつ容易に半導体チップ１０の歪みを検出することができる。
【００４２】
導体１２０は、絶縁体１１０上にパッシベーション層１００ｅを介してエミッタ電極１００ｄと対向するように形成されている。すなわち、導体１２０は、エミッタ電極１００ｄとの間に絶縁体１１０及びパッシベーション層１００ｅを挟み込むように形成されている。そして、エミッタ電極１００ｄ、絶縁体１１０、導体１２０及びパッシベーション層１００ｅによりキャパシタ２００を構成している。なお、本実施形態では、エミッタ電極１００ｄと導体１２０とにより、絶縁体１１０及びパッシベーション層１００ｅを挟み込むことによりキャパシタ２００を構成する例について説明したが、本発明はこの点において限定されるものではない。例えば、半導体チップ１０がパッシベーション層１００ｅを有さず、絶縁体１１０がパッシベーション層１００ｅを兼ねる構成であってもよい。この場合には、エミッタ電極１００ｄと導体１２０とにより、絶縁体１１０が挟み込まれることにより、キャパシタ２００が構成される。
【００４３】
次に、容量検出手段２及び歪み判定手段３について説明する。
【００４４】
容量検出手段２は、エミッタ電極１００ｄと導体１２０との間の静電容量を検出する。具体的には、容量検出手段２は、例えばボンディングワイヤ等の導線によって、エミッタ電極１００ｄ及び導体１２０と電気的に接続され、エミッタ電極１００ｄ、絶縁体１１０及び導体１２０を含むキャパシタ２００の静電容量を検出する。これにより、半導体チップ１０に歪みが発生した場合に、半導体チップ１０の歪みをキャパシタ２００の静電容量として検出することができる。
【００４５】
容量検出手段２としては、特に限定されず、例えばエミッタ電極１００ｄの電圧と導体１２０の電圧との電圧差に基づいてキャパシタ２００の静電容量を検出する回路等が挙げられる。
【００４６】
歪み判定手段３は、容量検出手段２により検出される静電容量に基づいて、半導体チップ１０の歪みを判定する。具体的には、容量検出手段２により検出されるキャパシタ２００の静電容量と、予め記憶手段等に記憶された静電容量の基準値との差分に基づいて、半導体チップ１０の歪みを判定する。
【００４７】
例えば、容量検出手段２により検出されるキャパシタ２００の静電容量と、予め記憶手段等に記憶された静電容量の基準値との差分の絶対値が所定の値より大きい場合には、歪み判定手段３は、半導体チップ１０に歪みが発生していると判定する。一方、容量検出手段２により検出されるキャパシタ２００の静電容量と、予め記憶手段等に記憶された静電容量の基準値との差分の絶対値が所定の値以下である場合には、歪み判定手段３は、半導体チップ１０に歪みが発生していないと判定する。
【００４８】
このため、半導体チップ１０を検査装置に設置することなく、製品化後、例えば車両等に搭載された後の半導体チップ１０に発生する歪みを検出することができる。
【００４９】
静電容量の基準値としては、半導体チップ１０が劣化する前の、例えば製品出荷前等の初期状態におけるキャパシタ２００の静電容量等が用いられる。
【００５０】
所定の値としては、半導体チップ１０が破損するときのキャパシタ２００の静電容量に基づいて設定されるのが好ましい。半導体チップ１０が破損するときのキャパシタ２００の静電容量は、例えば冷熱サイクル試験やパワーサイクル試験等の加速試験等によって予め測定され、記憶手段等に記憶される。
【００５１】
歪み判定手段３の判定結果は、例えば出力信号として半導体装置を制御する制御部（図示せず）へ送出される。そして、半導体チップ１０に歪みが発生していると判定した場合には、歪み判定手段３は、制御部に異常信号を出力することが好ましい。これにより、半導体チップ１０が破損する前に半導体チップ１０の異常を検知することができる。
【００５２】
以上に説明したように、本実施形態に係る半導体装置によれば、半導体チップ１０の素子形成領域Ａ２に配置される電極１００ｄ上に形成された絶縁体１１０と、絶縁体１１０上に形成された導体１２０と、電極１００ｄと導体１２０との間の静電容量を検出する容量検出手段２と、容量検出手段２により検出される静電容量に基づいて、半導体チップ１０の歪みを判定する歪み判定手段３とを有する。このため、製品化後の半導体チップ１０に発生する歪みを検出することができる。
【００５３】
以上、半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。
【符号の説明】
【００５４】
１  半導体チップ部
２  容量検出手段
３  歪み判定手段
１０  半導体チップ
１００  半導体素子
１００ｄ  電極、エミッタ電極
１１０  絶縁体
１２０  導体
２００  キャパシタ
Ａ２  素子形成領域
【図１】
2015220372.tif 000003
【図２】
2015220372.tif 000004
【図３】
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【図４】
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【図５】
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