(57)【要約】【課題】ＣＯＦ実装されたＩＣにおいて、多ピン・狭ピッチの端子の端子数よりも少ないテストパッドをフィルム上に配置して、効率良くＩＣのテストを実施する。【解決手段】多ピン・狭ピッチの端子を複数個毎に短絡する短絡配線と、短絡配線毎に１個のテストパッドを、フィルム上のカットラインの外側に配置する。ＩＣには、外部で短絡される複数の端子毎に、全ての端子が１個ずつ、その端子のみが内部回路と接続され、且つ、他の端子が内部回路から遮断されるように制御可能なスイッチを設ける。同じ短絡配線によって短絡される複数の端子について１端子毎に内部回路に接続して、対応する短絡配線とテストパッドを介して電気的特性を測定することにより、ＩＣのテストを実施する。【選択図】図４
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【特許請求の範囲】
【請求項１】
フィルムと、前記フィルム上に印刷された導体による配線と、前記配線に電気的に接続される複数の端子を有し前記フィルム上に実装された半導体チップとを備える半導体装置であって、
前記フィルム上の、前記半導体チップが実装される領域の外側に、前記配線が他の基板に電気的に接続されるための接続領域と、
前記フィルム上の、前記接続領域のさらに外側であって、前記接続領域と切り離し可能な領域に、前記複数の端子のうちの所定数の端子を電気的に短絡する短絡配線と、前記短絡配線に電気的に接続され当該短絡配線１本に対して少なくとも１個設けられたテストパッドとを備え、
前記半導体チップは、前記所定数の端子のそれぞれと前記半導体チップの内部回路との電気的な接続を遮断可能な遮断スイッチを有する、
半導体装置。
【請求項２】
請求項１において、前記複数の端子から対応する接続領域への配線のうち互いに隣接する配線は、互いに異なる短絡配線に接続される、
半導体装置。
【請求項３】
請求項１において、同じ短絡配線に接続される前記所定数の端子は、当該端子から対応する接続領域への配線が互いに隣接する、
半導体装置。
【請求項４】
請求項１において、接続領域への配線が互いに隣接する３個の端子のうち、両端の端子が同じ短絡配線に接続され、他の１個の端子は開放される、
半導体装置。
【請求項５】
請求項４において、前記半導体チップは、前記３個の端子を内部で互いに電気的に短絡可能な、短絡スイッチをさらに備える、
半導体装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項において、前記半導体チップは表示ドライバＩＣであり、
前記複数の端子は、接続される表示パネルのソース電極を駆動するソース出力端子であり、
前記半導体チップは、内部回路として複数の正極側ソースアンプと複数の負極側ソースアンプと、前記遮断スイッチとして動作可能なそれぞれ複数の第１、第２、第３及び第４スイッチを備え、
互いに隣接する２個ずつの前記ソース出力端子は、それぞれ第１及び第２スイッチを介して１個の正極側ソースアンプと接続され、それぞれ第３及び第４スイッチを介して１個の負極側ソースアンプと接続される、
半導体装置。
【請求項７】
フィルムと、前記フィルム上に印刷された導体による複数の配線及び複数のテストパッドと、前記複数の配線に電気的に接続される複数の端子を有し前記フィルム上に実装された半導体チップとを備える半導体装置の製造方法であって、
前記半導体チップを前記フィルム上に実装するチップ実装工程と、前記テストパッドのうちの少なくとも１個のテストパッドに探針を接触させて前記半導体チップの端子の電気的特性を測定する実装テストとを含み、
前記チップ実装工程は、前記複数の端子のそれぞれに前記複数の配線を電気的に接続する工程を含み、
前記フィルムは、前記半導体チップが実装される領域の外側に、前記配線が他の配線に物理的かつ電気的に接続されるための接続領域を有し、前記接続領域のさらに外側であって、前記接続領域と切り離し可能な領域に、前記複数の端子のうちの所定数の端子を互いに電気的に短絡する短絡配線を有し、前記短絡配線１本に対して少なくとも１個のテストパッドが電気的に接続され、
前記半導体チップは、前記短絡配線によって互いに短絡される複数の端子を、個々に内部回路から電気的に遮断可能な遮断スイッチを備え、
前記実装テストは、前記短絡配線によって互いに短絡される前記複数の端子のうちの１個の端子以外の端子を対応する内部回路から前記遮断スイッチによって電気的に遮断するとともに、当該端子と当該端子に対応する内部回路とを電気的に接続して、当該内部回路の電気的特性を対応するテストパッドを介して測定する工程を含む、
半導体装置の製造方法。
【請求項８】
請求項７において、前記半導体チップは、各端子毎に保護ダイオードを有し、前記複数の端子から対応する接続領域への配線のうち互いに隣接する配線は、互いに異なる短絡配線に接続され、
前記実装テストは、前記短絡配線によって互いに短絡される前記複数の端子のうちの１個の端子以外の端子を対応する内部回路から前記遮断スイッチによって電気的に遮断するとともに、当該端子に接続される保護ダイオードの順方向特性を、対応するテストパッドを介して測定するオープンテストと、前記複数の端子から対応する接続領域への配線が互いに隣接する端子を前記遮断スイッチによって対応する内部回路から電気的に遮断するとともに、互いに異なる電位を印加して端子間電流の有無を測定するショートテストとを含む、
半導体装置の製造方法。
【請求項９】
請求項７において、同じ短絡配線に接続される前記所定数の端子は、当該端子から対応する接続領域への配線が互いに隣接する、
半導体装置の製造方法。
【請求項１０】
請求項７において、接続領域への配線が互いに隣接する３個の端子のうち、両端の端子が同じ短絡配線に接続され、他の１個の端子は開放される、
半導体装置の製造方法。
【請求項１１】
請求項１０において、前記実装テストは、前記隣接する３個の端子のうち、両端の端子とそれに挟まれる端子に、それぞれに対応する内部回路から異なる電位を印加し、当該内部回路に電源を供給する電源回路の消費電流を測定する、簡易ショートテストを含む、
半導体装置の製造方法。
【請求項１２】
請求項７において、前記チップ実装工程の前に、前記半導体チップをウェハ状態で検査する、プローブテストをさらに含み、
前記半導体チップは、前記所定数の端子を、内部で互いに電気的に短絡可能な、短絡スイッチをさらに備え、
前記プローブテストにおいて、前記所定数の端子のうち１個の端子を除く他の端子への探針の接触を省略する、
半導体装置の製造方法。
【請求項１３】
請求項７から請求項１２のうちのいずれか１項において、前記半導体チップは表示ドライバＩＣであり、
前記複数の端子は、接続される表示パネルのソース電極を駆動するソース出力端子であり、
前記半導体チップは、内部回路として複数の正極側ソースアンプと複数の負極側ソースアンプと、前記遮断スイッチとして動作可能なそれぞれ複数の第１、第２、第３及び第４スイッチを備え、
互いに隣接する２個ずつの前記ソース出力端子は、それぞれ第１及び第２スイッチを介して１個の正極側ソースアンプと接続され、それぞれ第３及び第４スイッチを介して１個の負極側ソースアンプと接続される、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高精細な表示パネルに接続可能な表示ドライバＩＣ（Integrated Circuit）のような多ピン・狭ピッチの端子を有する半導体チップがＣＯＦ（Chip On Film）実装された半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、スマートフォンやタブレットなどの中小型の携帯端末においても、表示パネルの高精細化の傾向が顕著である。液晶（ＬＣＤ：Liquid Crystal Display）やＯＬＥＤ（Organic Light-Emitting Diode）などの表示パネルは、一般に複数の走査線（ゲート線とも言う）と複数の信号線（ソース線とも言う）を有し、それらが交差する各点に表示素子を備える。表示パネルの精細度は、１画面当たりの走査線の数（ライン数）と１ライン当たりの表示素子の数（画素数）によって規定され、高精細化に伴ってゲート線の数とソース線の数は増加する。表示ドライバＩＣは、表示パネルの１辺に１個又は複数個実装され、ソース線を並列に駆動する。
【０００３】
表示ドライバＩＣの実装方法には、表示パネルのガラス基板上に例えばフリップチップ実装する、ＣＯＧ（Chip On Glass）と呼ばれる実装方法と、表示パネルに接続するフィルム状のフレキシブル配線基板の上に実装する、ＣＯＦ（Chip On Film）と呼ばれる実装方法がある。表示ドライバＩＣの良品選別のためのテストは、ＣＯＧ実装のために表示ドライバＩＣをベアチップ出荷するときには、ウェハ状態で実施され、ＣＯＦ実装の場合には、ＣＯＧと同様のウェハ状態でテストに加えて、リール状のフレキシブル配線基板に実装された時点でもテストが実施される場合が多い。ＣＯＦ配線と表示ドライバＩＣとの電気的な導通状態をテストすることにより、ＣＯＦ実装に起因する不良品を選別するためである。
【０００４】
特許文献１には、電気的特性評価のためのテストパッドを有するＣＯＦパッケージが開示されている。特許文献２には、多ピン・狭ピッチが要求されるＣＯＦ等の半導体装置において、プローブカードを用いて行う検査の方法、及びその検査に適する半導体装置が開示されている。特許文献３には、テストパッド部での配線の局所的な細りをなくしたＣＯＦ基板が開示されている。特許文献４には、ＣＯＦが接続される表示パネル基板上にテスト端子を設けた、表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３１３８４７号公報
【特許文献２】特開２００２−１９６０３６号公報
【特許文献３】特開２０１０−０１０３７５号公報
【特許文献４】特開２０１２−２２６０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２、３及び４について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００７】
高精細の表示パネルに接続される表示ドライバＩＣのような多ピン・狭ピッチの端子を有する半導体チップでは、ＣＯＦ実装後に実施すべき、ソース線を駆動する端子のような多ピン・狭ピッチの端子を対象とするテストが困難であることがわかった。表示ドライバＩＣなどの半導体チップの端子に対するテストは、特許文献１や特許文献２に示されるように、半導体チップの端子と導通する配線を介してＣＯＦのフィルム上に設けられたテストパッドに、プローブカード等の探針（プローブ）を接触させて実施する。このとき、多ピン・狭ピッチの端子を対象とする場合には、特許文献２に開示される技術を採用すると、同文献の図１〜図３に示されるように、テストパッドをフィルム上に分散して配置し、探針が互いに接触しない範囲で、複数回のステップに分けて測定を行う。半導体チップの端子からテストパッドへの配線とテストパッドの配置は、例えば特許文献３に示されるような形状とすることができる。
【０００８】
表示パネルの高精細化が進むに伴って、駆動されるソース線の数は増加し、その端子は表示ドライバＩＣの１辺に配列されるため、著しく多ピン・狭ピッチ化が進行することとなる。例えばフルハイビジョンでは、ＲＧＢをマルチプレックスしたとしても、ソース線の数は１０８０本となる。ＣＯＦの有効エリアが６０ｍｍの場合、１端子毎にテストパッドを配置するには、テストパッド１個当たりに許されるピッチは５５．６μｍ（６０ｍｍ÷１０８０）となる。これに対して通常ＣＯＦで許されるテストパッドは、最小でも９０μｍであり、１０８０個ものテストパッドを１列に配列することはできない。このように半導体チップの端子が多ピン・狭ピッチ化したとき、特許文献３に示されるように、複数列のテストパッドを並べて配置することとなり、許容されるテストパッドの大きさによっては、その列の数は非常に多くなる。また、特許文献２に示されるように、テストを複数のステップの測定に分けて実施することとなるため、テスト時間が長くなる。そこで、コスト面の制約によって十分な数のテストパッドをフィルム上に配置することができないなどの理由により、ＣＯＦ実装状態ではテストを完結することができないときには、特許文献４に示されるように、ＣＯＦが実装された表示パネルの基板上にテストパッドを設けてテストを実施することとなる。しかし、その場合には、ＣＯＦ実装段階での検出されなかった不良が、表示パネルへの実装後に判明することとなるため、表示パネルの歩留まりを必要以上に低下させる恐れがある。
【０００９】
本発明の目的は、多ピン・狭ピッチの端子の半導体チップのＣＯＦ実装された状態での良品選別テストを、当該端子の数よりも少ない数のテストパッドを用いて、適切に実施することができるような、半導体チップ及びそのテスト方法を提供することである。
【００１０】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、下記の通りである。
【００１２】
すなわち、多ピン・狭ピッチの端子を複数個毎に短絡する短絡配線と、短絡配線毎に１個のテストパッドを、フィルム上のカットラインの外側に配置する。半導体チップには、外部で短絡される複数の端子毎に、全ての端子が１個ずつ、その端子のみが内部回路と接続され、且つ、他の端子が内部回路から遮断されるように制御可能なスイッチを設ける。同じ短絡配線によって短絡される複数の端子について１端子毎に内部回路に接続して、対応する短絡配線とテストパッドを介して電気的特性を測定することにより、その半導体チップのテストを実施する。短絡配線とテストパッドは、前記テストの後に、カットラインの位置で切り離す。
【発明の効果】
【００１３】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、ＣＯＦ実装された半導体チップにおいて、多ピン・狭ピッチの端子の端子数よりも少ないテストパッドをフィルム上に配置して、効率良く当該半導体チップのテストを実施することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明が適用される電子機器の一例である表示及び入力装置の全体的な構成を示すブロック図である。
【図２】図２は、表示パネル２と、表示パネルコントローラを構成する表示ドライバＩＣ４と、ホストプロセッサ６を搭載する基板６１の接続例を示す斜視図である。
【図３】図３は、本発明に係る、半導体チップがＣＯＦ実装された半導体装置の構成例を概略的に示す、模式図である。
【図４】図４は、本発明に係る半導体装置の、半導体チップ内の回路構成と、フィルム上の配線や電極の配置例を示す、より詳細な模式図である。
【図５】図５は、本発明の半導体装置の製造方法の一例を示す、フロー図である。
【図６】図６は、プローブテストにおける、半導体装置の断面を示す説明図である。
【図７】図７は、チップ実装工程における、半導体装置の断面を示す説明図である。
【図８】図８は、ＣＯＦ実装状態でのテストにおける、半導体装置の断面を示す説明図である。
【図９】図９は、基板実装工程後における断面を示す説明図である。
【図１０】図１０は、表示ドライバＩＣの詳細な構成例を示すブロック図である。
【図１１】図１１は、実施形態２に係る半導体装置の、半導体チップ内の回路構成と、フィルム上の配線や電極の配置例を示す、より詳細な模式図である。
【図１２】図１２は、テスト回路の構成を示す論理ブロック図である。
【図１３】図１３は、ＣＯＦ実装状態でのテストにおける、テスト回路の動作を示す真理値表の説明図である。
【図１４】図１４は、プローブテストにおける、テスト回路の動作を示す真理値表の説明図である。
【図１５】図１５は、実施形態３に係る半導体装置の、半導体チップ内の回路構成と、フィルム上の配線や電極の配置例を示す、より詳細な模式図である。
【図１６】図１６は、実施形態４に係る半導体装置の、半導体チップ内の回路構成と、フィルム上の配線や電極の配置例を示す、より詳細な模式図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕＜ＣＯＦ実装された半導体チップ（ＩＣ）＞
本願において開示される代表的な実施の形態は、フィルム（７）と、前記フィルム上に印刷された導体（２０）による配線（８、１１）と、前記配線に電気的に接続される複数の端子（Ｓ６ｎ〜Ｓ６ｎ−５）を有し前記フィルム上に実装された半導体チップ（４）とを備える半導体装置（２１）であって、以下のように構成される。
【００１８】
前記フィルム上の、前記半導体チップが実装される領域の外側に、前記配線が他の基板に電気的に接続されるための接続領域（１１＿０〜１１＿５）と、前記フィルム上の、前記接続領域のさらに外側であって、前記接続領域と切り離し可能な領域に、前記複数の端子のうちの所定数の端子を電気的に短絡する短絡配線（８＿１と８＿２；８＿３と８＿４；８＿５と８＿６）と、前記短絡配線に電気的に接続され当該短絡配線１本に対して少なくとも１個設けられたテストパッド（９＿１と９＿２）とを備える。
【００１９】
前記半導体チップは、前記所定数の端子のそれぞれと前記半導体チップの内部回路（１２、１３）との電気的な接続を遮断可能な遮断スイッチ（１４、１５）を有する。
【００２０】
これにより、半導体チップの多ピン・狭ピッチの端子を対象とする、ＣＯＦ実装された状態でのテストを、当該端子の数よりも少ない数のテストパッドを用いて、適切に実施することができる。前記スイッチを制御して前記所定数の端子を、１個のテストパッドに１個ずつ順次、電気的に接続して測定を行うことができるため、当該所定数の端子につき１個のテストパッドを設ければ足りるからである。
【００２１】
〔２〕＜交互に異なる短絡配線＝テストパッドに接続＞
項１において、前記複数の端子から対応する接続領域への配線のうち互いに隣接する配線（Ｓ６ｎとＳ６ｎ−１，Ｓ６ｎ−２とＳ６ｎ−３，Ｓ６ｎ−４とＳ６ｎ−５からの配線）は、互いに異なる短絡配線（８＿１と８＿２）に接続される。
【００２２】
これにより、引き出し配線（各端子から他の基板に電気的に接続されるための接続領域への配線。以下同じ）が互いに隣接する端子間のオープン／ショートテストを実施することができる。
【００２３】
〔３〕＜隣接する複数の端子を短絡する短絡配線＞
項１において、同じ短絡配線に接続される前記所定数の端子（短絡配線８＿３に接続されるＳ６ｎとＳ６ｎ−１とＳ６ｎ−２と、短絡配線８＿４に接続されるＳ６ｎ−３とＳ６ｎ−４とＳ６ｎ−５）は、当該端子から対応する接続領域への配線が互いに隣接する。
【００２４】
これにより、半導体チップの各端子からの引き出し配線と全ての短絡配線とテストパッドとを、フィルム上の単一の配線層を用いて形成することができ、ＣＯＦ基板のコストを低減することができる。さらに、ＣＯＦ実装状態において、各端子のオープンテストは実施可能であり、異なる短絡配線に接続される隣接端子間のショートテストも実施可能である。
【００２５】
〔４〕＜隣接する３個の端子のうち両端を短絡する短絡配線＞
項１において、接続領域への配線が互いに隣接する３個の端子のうち、両端の端子が同じ短絡配線に接続され、他の１個の端子は開放される（互いに隣接するＳ６ｎ，Ｓ６ｎ−１，Ｓ６ｎ−２のうち両端のＳ６ｎとＳ６ｎ−２が短絡配線８＿５で短絡され、互いに隣接するＳ６ｎ−３，Ｓ６ｎ−４，Ｓ６ｎ−５のうち両端のＳ６ｎ―３とＳ６ｎ−５が短絡配線８＿６で短絡される）。
【００２６】
これにより、半導体チップの各端子からの引き出し配線と全ての短絡配線とテストパッドとを、フィルム上の単一の配線層を用いて形成することができ、ＣＯＦ基板のコストを低減することができる。さらに、ＣＯＦ実装状態において、同じ短絡配線の両端の端子のオープンテストと、異なる短絡配線に接続される隣接端子間のショートテストが実施可能であり、同じ短絡配線の両端の端子とそれに挟まれる端子とのショートテストは、半導体チップの内部回路を使った簡易ショートテストによって代替して実施することができる。
【００２７】
〔５〕＜探針を間引いたプローブテストとの共通化＞
項４において、前記半導体チップは、前記３個の端子を内部で互いに電気的に短絡可能な、短絡スイッチ（ＰＩＮ０，ＰＩＮ１）をさらに備える。
【００２８】
これにより、半導体チップのプローブテストにおいて、前記所定数の端子のうち１個の端子にのみ探針を備えるプローブカードを用いて、前記所定数の端子すべてについてのテストを実施することができる。さらに、この時に遮断スイッチを制御するために必要なテスト回路は、項１におけるＣＯＦ実装された状態でのテストと共通のテスト回路を使用することができる。
【００２９】
〔６〕＜表示ドライバＩＣ＞
項１から項５のうちのいずれか１項において、前記半導体チップは表示ドライバＩＣ（４）であり、前記複数の端子は、接続される表示パネル（２）のソース電極を駆動するソース出力端子（Ｓ６ｎ〜Ｓ６ｎ−５）である。
【００３０】
前記半導体チップは、内部回路として複数の正極側ソースアンプ（ＡＰ１〜ＡＰ３）と複数の負極側ソースアンプ（ＡＮ１〜ＡＮ３）と、前記遮断スイッチとして動作可能なそれぞれ複数の第１、第２、第３及び第４スイッチ（ＡＰｎＯＤ，ＡＰｎＥＶ，ＡＮｎＯＤ，ＡＮｎＥＶ、但しｎ＝１〜３）を備える。
【００３１】
互いに隣接する２個ずつの前記ソース出力端子（Ｓ６ｎ−５とＳ６ｎ−４、Ｓ６ｎ−３とＳ６ｎ−２、Ｓ６ｎ−１とＳ６ｎ）は、それぞれ第１及び第２スイッチ（ＡＰ１ＯＤとＡＰ１ＥＶ，ＡＰ２ＯＤとＡＰ２ＥＶ，ＡＰ３ＯＤとＡＰ３ＥＶ）を介して１個の正極側ソースアンプ（ＡＰ１，ＡＰ２，ＡＰ３）と接続され、それぞれ第３及び第４スイッチ（ＡＮ１ＯＤとＡＮ１ＥＶ，ＡＮ２ＯＤとＡＮ２ＥＶ，ＡＮ３ＯＤとＡＮ３ＥＶ）を介して１個の負極側ソースアンプ（ＡＮ１，ＡＮ２，ＡＮ３）と接続される。
【００３２】
これにより、本発明を表示ドライバＩＣに適用することができる。ドット反転駆動のための、ストレート／クロススイッチ（第１〜第４スイッチ）は、ＣＯＦ実装状態でのテストにおいて、遮断スイッチとして動作可能なように構成することができ、テスト目的にのみ使用されるスイッチを搭載することによるオーバーヘッドを防止することができる。
【００３３】
〔７〕＜ＣＯＦ実装されたＩＣの、テスティングを含む製造方法＞
本願において開示される代表的な実施の形態は、フィルム（７）と、前記フィルム上に印刷された導体（２０）による複数の配線（８、１１）及び複数のテストパッド（９）と、前記複数の配線に電気的に接続される複数の端子を有し前記フィルム上に実装された半導体チップ（４）とを備える半導体装置（２１）の製造方法であって、以下のように構成される。
【００３４】
前記半導体チップを前記フィルム上に実装するチップ実装工程（Ｓ３４）と、前記テストパッドのうちの少なくとも１個のテストパッド（９）に探針（９２）を接触させて前記半導体チップの端子の電気的特性を測定する実装テスト（Ｓ３７）とを含む。前記チップ実装工程は、前記複数の端子のそれぞれに前記複数の配線を電気的に接続する工程（Ｓ３５）を含む。
【００３５】
前記フィルムは、前記半導体チップが実装される領域の外側に、前記配線が他の配線（２２）に物理的かつ電気的に接続されるための接続領域（１１）を有し、前記接続領域のさらに外側であって、前記接続領域と切り離し可能な領域に、前記複数の端子のうちの所定数の端子を互いに電気的に短絡する短絡配線（８）を有し、前記短絡配線１本に対して少なくとも１個のテストパッド（９）が電気的に接続される。
【００３６】
前記半導体チップは、前記短絡配線によって互いに短絡される複数の端子（Ｓ６ｎ〜Ｓ６ｎ−５）を、個々に内部回路（１２、１３）から電気的に遮断可能な遮断スイッチ（１４、１５）を備える。
【００３７】
前記実装テストは、前記短絡配線によって互いに短絡される前記複数の端子のうちの１個の端子以外の端子を対応する内部回路から前記遮断スイッチによって電気的に遮断するとともに、当該端子と当該端子に対応する内部回路とを電気的に接続して、当該内部回路の電気的特性を対応するテストパッドを介して測定する工程を含む。
【００３８】
これにより、多ピン・狭ピッチの端子を持つ半導体チップがＣＯＦ実装された半導体装置２１の製造方法において、多ピン・狭ピッチの端子を対象とする、ＣＯＦ実装された状態でのテスト（Ｓ３７）を、当該端子の数よりも少ない数のテストパッドを用いて、適切に実施することができる。前記スイッチを制御して前記所定数の端子を１個のテストパッドに１個ずつ順次、電気的に接続して測定を行うことができるため、当該所定数の端子につき１個のテストパッドを設ければ足りるからである。
【００３９】
〔８〕＜交互に異なる短絡配線＝テストパッドに接続＞
項７において、前記半導体チップは、各端子毎に保護ダイオード（１６）を有し、前記複数の端子から対応する接続領域への配線のうち互いに隣接する配線（Ｓ６ｎとＳ６ｎ−１，Ｓ６ｎ−２とＳ６ｎ−３，Ｓ６ｎ−４とＳ６ｎ−５からの配線）は、互いに異なる短絡配線（８＿１と８＿２）に接続される。
【００４０】
前記実装テストは、オープンテストとショートテストとを含む。前記オープンテストでは、前記短絡配線によって互いに短絡される前記複数の端子のうちの１個の端子以外の端子を対応する内部回路から前記遮断スイッチによって電気的に遮断するとともに、当該端子に接続される保護ダイオードの順方向特性を、対応するテストパッドを介して測定する。前記ショートテストでは、前記複数の端子から対応する接続領域への配線が互いに隣接する端子を前記遮断スイッチによって対応する内部回路から電気的に遮断するとともに、互いに異なる電位を印加して端子間電流の有無を測定する。
【００４１】
これにより、実装テスト（Ｓ３７）において、引き出し配線が互いに隣接する端子間のオープン／ショートテストを実施することができる。
【００４２】
〔９〕＜隣接する複数の端子を短絡する短絡配線＞
項７において、同じ短絡配線に接続される前記所定数の端子（短絡配線８＿３に接続されるＳ６ｎとＳ６ｎ−１とＳ６ｎ−２と、短絡配線８＿４に接続されるＳ６ｎ−３とＳ６ｎ−４とＳ６ｎ−５）は、当該端子から対応する接続領域への配線が互いに隣接する。
【００４３】
これにより、半導体チップの各端子からの引き出し配線と全ての短絡配線とテストパッドとを、フィルム上の単一の配線層を用いて形成することができ、ＣＯＦ基板のコストを低減することができる。さらに、実装テスト（Ｓ３７）において、各端子のオープンテストは実施可能であり、異なる短絡配線に接続される隣接端子間のショートテストも実施可能である。
【００４４】
〔１０〕＜隣接する３個の端子のうち両端を短絡する短絡配線＞
項７において、接続領域への配線が互いに隣接する３個の端子のうち、両端の端子が同じ短絡配線に接続され、他の１個の端子は開放される（互いに隣接するＳ６ｎ，Ｓ６ｎ−１，Ｓ６ｎ−２のうち両端のＳ６ｎとＳ６ｎ−２が短絡配線８＿５で短絡され、互いに隣接するＳ６ｎ−３，Ｓ６ｎ−４，Ｓ６ｎ−５のうち両端のＳ６ｎ―３とＳ６ｎ−５が短絡配線８＿６で短絡される）。
【００４５】
これにより、半導体チップの各端子からの引き出し配線と全ての短絡配線とテストパッドとを、フィルム上の単一の配線層を用いて形成することができ、ＣＯＦ基板のコストを低減することができる。さらに、実装テスト（Ｓ３７）において、同じ短絡配線の両端の端子のオープンテストと、異なる短絡配線に接続される隣接端子間のショートテストが実施可能である。
【００４６】
〔１１〕＜簡易ショートテスト＞
項１０において、前記実装テストは、簡易ショートテストを含む。前記簡易ショートテストでは、前記隣接する３個ずつの端子のうち、両端の端子（Ｓ６ｎとＳ６ｎ−２、Ｓ６ｎ−３とＳ６ｎ−５）とそれに挟まれる端子（Ｓ６ｎ−１、Ｓ６ｎ−４）に、それぞれに対応する内部回路から異なる電位を印加し、当該内部回路に電源を供給する電源回路の消費電流を測定する。
【００４７】
これにより、同じ短絡配線の両端の端子とそれに挟まれる端子とのショートテストは、半導体チップの内部回路を使った簡易ショートテストによって代替して実施することができる。
【００４８】
〔１２〕＜探針を間引いたプローブテストとの共通化＞
項７において、前記チップ実装工程の前に、前記半導体チップをウェハ状態で検査する、プローブテスト（Ｓ３２）をさらに含む。
【００４９】
前記半導体チップは、前記所定数の端子を、内部で互いに電気的に短絡可能な、短絡スイッチ（ＰＩＮ０，ＰＩＮ１）をさらに備え、前記プローブテストにおいて、前記所定数の端子のうち１個の端子を除く他の端子への探針の接触を省略する。
【００５０】
これにより、半導体チップのプローブテスト（Ｓ３２）において、前記所定数の端子のうち１個の端子にのみ探針を備えるプローブカードを用いて、前記所定数の端子すべてについてのテストを実施することができる。さらに、この時に遮断スイッチを制御するために必要なテスト回路は、項１におけるＣＯＦ実装された状態での実装テスト（Ｓ３７）と共通のテスト回路を使用することができる。
【００５１】
〔１３〕＜表示ドライバＩＣ＞
項７から項１２のうちのいずれか１項において、前記半導体チップは表示ドライバＩＣ（４）であり、前記複数の端子は、接続される表示パネル（２）のソース電極を駆動するソース出力端子（Ｓ６ｎ〜Ｓ６ｎ−５）である。
【００５２】
前記半導体チップは、内部回路として複数の正極側ソースアンプ（ＡＰ１〜ＡＰ３）と複数の負極側ソースアンプ（ＡＮ１〜ＡＮ３）と、前記遮断スイッチとして動作可能なそれぞれ複数の第１、第２、第３及び第４スイッチ（ＡＰｎＯＤ，ＡＰｎＥＶ，ＡＮｎＯＤ，ＡＮｎＥＶ、但しｎ＝１〜３）を備える。
【００５３】
互いに隣接する２個ずつの前記ソース出力端子（Ｓ６ｎ−５とＳ６ｎ−４、Ｓ６ｎ−３とＳ６ｎ−２、Ｓ６ｎ−１とＳ６ｎ）は、それぞれ第１及び第２スイッチ（ＡＰ１ＯＤとＡＰ１ＥＶ，ＡＰ２ＯＤとＡＰ２ＥＶ，ＡＰ３ＯＤとＡＰ３ＥＶ）を介して１個の正極側ソースアンプ（ＡＰ１，ＡＰ２，ＡＰ３）と接続され、それぞれ第３及び第４スイッチ（ＡＮ１ＯＤとＡＮ１ＥＶ，ＡＮ２ＯＤとＡＮ２ＥＶ，ＡＮ３ＯＤとＡＮ３ＥＶ）を介して１個の負極側ソースアンプ（ＡＮ１，ＡＮ２，ＡＮ３）と接続される。
【００５４】
これにより、本発明に係る半導体装置の製造方法を表示ドライバＩＣに適用することができる。ドット反転駆動のための、ストレート／クロススイッチ（第１〜第４スイッチ）は、ＣＯＦ実装状態でのテスト（実装テストＳ３７）において、遮断スイッチとして動作可能なように構成することができ、テスト目的にのみ使用されるスイッチを搭載することによるオーバーヘッドを防止することができる。
【００５５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５６】
〔実施形態１〕
図１には本発明が適用される表示及び入力装置１００の全体的な構成が例示される。同図に示される表示及び入力装置１００は本発明に係る電子機器の一例であり、例えばＰＤＡ（Personal Digital Assistant）や携帯電話機などの携帯端末の一部を構成し、タッチパネル（ＴＰ）１、表示パネル（ＤＰ）２、タッチパネルコントローラ（ＴＰＣ）３、表示パネルコントローラ（ＤＰＣ）４、サブプロセッサ（ＳＭＰＵ）５、及びホストプロセッサ（ＨＭＰＵ）６を備える。タッチパネルコントローラ３及び表示パネルコントローラ４は、更に必要に応じてサブプロセッサ５を含めて、１個の半導体チップに形成し、又は例えばマルチチップモジュールとして１個のパッケージに搭載して、単一の半導体装置１０１，１０２として実現することができる。例えば、タッチパネルコントローラ３及び表示パネルコントローラ４を１チップのＩＣ１０１として実装することにより、表示パネル２とタッチパネル１が積層され一体として構成された、例えばインセルタイプの表示・タッチパネルに接続され、表示駆動とタッチセンス制御を互いに連携させることが容易になる。また、さらにサブプロセッサ（ＳＭＰＵ）５が同一チップ１０２に集積されることにより、表示駆動とタッチセンス制御を互いに連携させることがさらに容易になり、外付けされるホストプロセッサ（ＨＭＰＵ）６の負担を軽減することができる。
【００５７】
タッチパネル１はマルチタッチ検出を可能にする相互容量方式のタッチパネルであって、複数の駆動電極（Ｙ電極）と複数の検出電極（Ｘ電極）によって形成された複数の交差部を備える。交差部には容量成分（交差容量）が形成されている。タッチパネルコントローラ３は駆動電極に順次駆動パルスを供給し、これによって検出電極から順次得られる信号に基づいて、各交差部における容量成分の変動に応じた検出データを得る。サブシステム用のマイクロプロセッサであるサブプロセッサ（ＳＭＰＵ）５はタッチパネル１の駆動を制御し、タッチパネルコントローラ３が取得した検出データから、タッチの状態や座標を検出する処理を行う。例えば、検出データに対してディジタルフィルタ演算を行い、これによってノイズが除去されたデータに基づいて容量変動が生じた交差部の位置座標を演算する。要するに、交差部のどの位置で浮遊容量が変化したか、即ち、交差部のどの位置で指が近接したか（タッチされたか、接触イベントが発生したか）を示すために、接触イベントが発生したときの位置座標を演算する。
【００５８】
タッチパネル１は透過性（透光性）の電極や誘電体膜を用いて構成され、例えば表示パネル２の表示面に重ねて配置される。タッチパネル１と表示パネル２は、一体として実装されたインセル構成でも良いし、タッチパネル１と上面に設置されるカバーガラスとが一体化されたカバーガラス一体構成であってもよい。
【００５９】
ホストプロセッサ（ＨＭＰＵ）６は表示データを生成し、表示パネルコントローラ４はホストプロセッサ６から受け取った表示データを表示パネル２に表示するための表示制御を行う。ホストプロセッサ６は、接触イベントが発生したときの位置座標のデータをサブプロセッサ５から取得し、表示パネル２における位置座標のデータと表示パネルコントローラ４に与えて表示させた表示画面との関係から、タッチパネル１の操作による入力を解析する。
【００６０】
特に制限されないが、ホストプロセッサ６には夫々図示を省略する、通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他アクセラレータなどが内蔵され或いは接続されることによって、例えば携帯端末が構成される。
【００６１】
図２は、表示パネル２と、表示パネルコントローラを構成する表示ドライバＩＣ４と、ホストプロセッサ６を搭載する基板６１の接続例を示す斜視図である。表示パネル２とホストプロセッサ６を搭載する基板６１は、表示ドライバＩＣ４がＣＯＦ実装されたフィルム７によって接続される。フィルム７は、例えばポリイミドのフィルムであり、表面に印刷された銅（Ｃｕ）などによって配線が形成されている。複数の配線層と絶縁層が積層され、多層化されてもよい。表示ドライバＩＣ４に代えて、タッチパネルコントローラ３と表示パネルコントローラ４が１チップに集積されたＩＣ１０１、或いはさらにサブプロセッサ５を含めて１チップに集積されたＩＣ１０２をＣＯＦ実装しても良い。表示ドライバＩＣ４などの半導体チップは、端子であるパッド上に金（Ａｕ）などのバンプ（突起電極）を形成した上で、フリップチップ実装され、樹脂がアンダーフィルされて接着される。
【００６２】
表示パネル２は、特に制限されないが例えばガラス基板２３上に、横方向に形成されたゲート線（走査線）２５と縦方向に形成されたソース線（信号線）２４とが配線され、その交点部分には選択端子が対応するゲート線（走査線）に接続され、入力端子が対応するソース線（信号線）に接続された多数の表示セル（不図示）が配置される。ゲート線（走査線）２５を駆動する回路（ＧＩＰ：Gate In Panel）２６は、ガラス基板２３上に形成された薄膜トランジスタを用いた回路により構成される。ゲートドライバＩＣをガラス基板２３上にフリップチップ実装しても良い。表示パネル２は、表示素子として有機ＥＬ（ＯＬＥＤ：organic electroluminescence display）を用いて構成しても良い。ＯＬＥＤの場合には、ガラス基板に代えて、フィルムなどの可撓性基板２３上に形成されることもできる。
【００６３】
表示パネル２上の配線及びホストプロセッサ６が実装される基板６１の配線は、それぞれ表示ドライバＩＣ４がＣＯＦ実装されたフィルム７の配線と、例えば異方性導電性フィルム（ＡＣＦ：Anisotropic Conductive Film）を用いて、電気的に接続され機械的にも接着される。
【００６４】
図３は、本発明に係る、半導体チップがＣＯＦ実装された半導体装置２１の構成例を概略的に示す、模式図である。フィルム７はテープ状（或いはフィルム７がリールに巻き取られた状態を指すリール状とも言う）であり、両側には搬送のための送り穴２７が設けられ、その内側の有効エリアに銅などで形成された配線が印刷されている。表示ドライバＩＣ４が実装される領域から、配線が引き出され、ソース端子側には、表示パネル２と電気的に接続される接続領域１１が形成され、その外側に短絡配線８とテストパッド９が、同じまたは互いに異なる配線層で形成されている。短絡配線８とテストパッド９については後段で詳述する。ホストプロセッサ６と接続される、入力端子側にも配線が引き出され、接続領域１１とテストパッド９が形成されている。表示ドライバＩＣ４が実装されている内側の部分が、カットライン１０の位置で打ち抜かれ、表示パネル２とホストプロセッサ６が実装される基板６１に接続される。
【００６５】
上述したように、表示ドライバＩＣ４から表示パネル２へ配線されるソース線の数は、例えばフルハイビジョンでは、ＲＧＢをマルチプレックスしたとしても１０８０本となる。例えばＣＯＦの有効エリアが６０ｍｍの場合、１端子毎にテストパッド９を配置する場合には、テストパッド１個当たりに許されるピッチは５５．６μｍとなる。これに対して通常ＣＯＦで許されるテストパッドは、最小でも例えば９０μｍであり、１０８０個ものテストパッドを１列に配列することはできない。このため、従来技術によれば、テストパッドは、特許文献３に示されるように、半導体チップから順次離れる方向に複数列に並べて配置されることとなる。
【００６６】
図４は、本発明に係る半導体装置の、半導体チップ４内の回路構成と、フィルム７上の配線や電極の配置例を示す、より詳細な模式図である。半導体チップ４は、端子（パッド）Ｓ６ｎ〜Ｓ６ｎ−５と、それぞれに接続される内部回路群１３＿０〜１３＿５を含む内部回路１２と、それらの間の電気的な導通と遮断を制御するスイッチ１５＿０〜１５＿５を含む遮断スイッチ１４とを備えている。本明細書では、個々の内部回路を指すときには符号１３＿０〜１３＿５を用い、内部回路全体を指すときには符号１２を用い、個々のスイッチを指すときには符号１５＿０〜１５＿５を用い、遮断スイッチ全体を指すときには符号１４を用いる。内部回路１３＿０〜１３＿５は、それぞれ、信号を出力する駆動回路、信号が入力される入力回路、或いは、双方向の信号を入出力可能な入出力回路である。端子Ｓ６ｎ〜Ｓ６ｎ−５は、半導体基板上に形成された金属配線層によって形成され、表面の絶縁膜が開口されたパッドである。特に制限されないが、多ピン・狭ピッチ化に対応するために千鳥配置されている。ここで千鳥配置とは、隣接するパッドがチップの辺に近い位置から遠い位置に、互い違い或いは順次ずらして配置されることを指し、バンプ形成領域が配線領域よりも大きいため、隣接するバンプ形成領域を互いにずらすことによってピッチを狭めることができる。
【００６７】
フィルム７上には、端子Ｓ６ｎ〜Ｓ６ｎ−５に対応する位置から外側に向かって配線が形成されており、その途中には、他の基板、例えば表示パネル２やホストプロセッサが実装される基板６１と接続するための接続領域１１＿０〜１１＿５が設けられている。さらにその外側には、複数の端子からの配線を互いに短絡する短絡配線８＿１と８＿２が設けられ、それぞれにはテストパッド９＿１と９＿２が配線されている。接続領域１１＿０〜１１＿５はカットライン１０の内側、短絡配線８＿１〜８＿２とテストパッド９＿１〜９＿２は、カットライン１０の外側に配置される。カットライン１０は、ＣＯＦから送り穴などを実装前に切り離すために、フィルム７を打ち抜くための位置であって、物理的な構造物を指すものではない。
【００６８】
半導体チップ４が実装された後の実装テスト（Ｓ３７）では、テストパッド９＿１と９＿２に半導体テスタの探針を接触させて、半導体チップ４の内部回路１３＿０〜１３＿５の電気的特性を測定する。内部回路１３＿０の特性を測定するために、スイッチ１５＿０をオンし、スイッチ１５＿１と１５＿２をオフすることによって、端子Ｓ６を介して内部回路１３＿０とテストパッド９＿１とを電気的に接続するとともに、短絡配線８＿１によってそのテストパッド９＿１と導通している他の端子Ｓ６ｎ−１とＳ６ｎ−２を電気的に遮断することにより内部回路１３＿１と１３＿２を切り離す。次のステップにおいて、スイッチ１５＿１をオン、スイッチ１５＿０と１５＿２をオフして端子Ｓ６ｎ−１と内部回路１３＿１のテストを行い、さらに次のステップにおいて、スイッチ１５＿２をオン、スイッチ１５＿０と１５＿１をオフして端子Ｓ６ｎ−２と内部回路１３＿２のテストを行う。同様に、同じ短絡配線８＿２によって短絡されている端子Ｓ６ｎ−３〜Ｓ６ｎ−５と内部回路１３＿３〜１３＿５は、スイッチ１５＿３〜１５＿５を使って、３ステップに分けてテストを行う。短絡配線８＿１によって短絡されている端子Ｓ６ｎ〜Ｓ６ｎ−２と内部回路１３＿０〜１３＿２の３ステップのテストと、短絡配線８＿２によって短絡されている端子Ｓ６ｎ−３〜Ｓ６ｎ−５と内部回路１３＿３〜１３＿５の３ステップのテストは、同時に並列して行われる。半導体チップ４の１辺に狭ピッチで配置される全ての端子を内部回路１２からそれぞれ遮断することができるように遮断スイッチ１４を設け、所定のｋ本（ｋは自然数）ずつの短絡する短絡配線８＿１〜８＿ｍ（例えば、ｍは端子数÷ｋに相当する自然数）とそれぞれに接続されるテストパッド９＿１〜９＿ｍを設ければ、ｋステップずつ並行してテストを行うことにより、端子数の１／ｋの数のテストパッド９＿１〜９＿ｍを設けるだけで、当該全ての端子のＣＯＦ実装後のテストを実施することができる。短絡配線８＿１と８＿２、及び、テストパッド９＿１と９＿２は、ＣＯＦが実装される前に、カットライン１０の位置で切り離される。
【００６９】
図４では、互いに隣接する３端子を短絡するように短絡配線８＿１と８＿２を設ける例を示したが、短絡される端子の配置には特に制限はない。
【００７０】
＜製造方法＞
図５は、本発明の半導体装置２１の製造方法の一例を示す、フロー図であり、図６〜図９は、各工程における、半導体装置の断面を示す説明図である。
【００７１】
表示ドライバＩＣなどの半導体チップ４は、半導体ウェハ製造工程Ｓ３１によって製造される。半導体ウェハ製造工程Ｓ３１は、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）半導体の製造技術であって、半導体チップ４は、シリコンなどの単一半導体基板（ウェハ）上に形成される。
【００７２】
完成したウェハ状態で、プローブテストＳ３２が実施される。図６は、プローブテストＳ３２における、半導体装置の断面を示す説明図である。ウェハ状態の半導体チップ４の表面に形成された端子（パッド）７２に探針９１を接触させて、半導体テスタによって電気的特性のテストを行う。
【００７３】
次にダイシングＳ３３により個片化される。この時点でプローブテストＳ３２で発見された不良品は排除され、良品と判定された半導体チップ４のみが、チップ実装工程Ｓ３４に送られる。図７は、チップ実装工程Ｓ３４における、半導体装置２１の断面を示す説明図である。半導体チップ４の端子（パッド）（不図示）には金（Ａｕ）などのバンプ（突起電極）７１が形成され、基板であるフィルム７上の配線２０にボンディングされる（Ｓ３５）。その後、エポキシ系などの樹脂がアンダーフィルされて（Ｓ３６）、半導体チップ４とフィルム７上の配線２０との間の電気的な接続と、機械的な接着が完了する。
【００７４】
次に実装テスト（Ｓ３７）が行われる。図８は、ＣＯＦ実装状態でのテスト（実装テスト）Ｓ３７における、半導体装置２１の断面を示す説明図である。半導体チップ４の端子（パッド）は、バンプ７１を介して配線２０に接続され、その配線２０によって接続領域１１、短絡配線８、及びテストパッド９が形成されている。上述のように、接続領域１１はカットライン１０より内側、短絡配線８とテストパッド９はカットライン１０よりも外側に形成される。探針９２をテストパッド９に接触させ、半導体テスタによって電気的特性のテストを行う。ここで、図示は省略されているが、半導体チップ４の入力側の各端子には、それぞれ対応するテストパッドが設けられており、探針９２によって半導体テスタと接続されている。半導体チップ４の入力側からテストコマンドや入力パターンが入力され、半導体チップ４の入力側及びソース電極側の各端子の電気的特性が測定される。
【００７５】
実装テストＳ３７で良品と判定されたＣＯＦは、打ち抜き工程（Ｓ３８）でカットライン１０の外側が切り離され、表示パネル２やホストプロセッサ６が搭載される基板６１などの他の基板に接続される。図９は、基板実装工程（Ｓ３９）後における断面を示す説明図である。例えば、ＣＯＦ上の配線２０は接続領域１１において、表示パネル２のガラス基板２３上の配線２２と、異方性導電性フィルム（ＡＣＦ）７３などを用いて接続される。
【００７６】
実装テストＳ３７には、プローブテストＳ３２で良品と判定されたチップのみが供給されているが、実装テストＳ３７では、その後のダイシングＳ３３とチップ実装工程Ｓ３４で、不良に転じた初期故障や、半導体チップ４とフィルム７上の配線２０との接触不良、フィルム７上の配線２０の断線やショート不良が検出され得る。
【００７７】
〔実施形態２〕
本発明を液晶表示（ＬＣＤ）パネルの表示ドライバＩＣ４に適用した実施形態について、さらに詳しく説明する。
【００７８】
図１０は、表示ドライバＩＣ４の詳細な構成例を示すブロック図である。表示ドライバＩＣ４は、システムインターフェース４０と外部表示インターフェース４１とを備えて、ホストプロセッサ６から供給される表示データと制御コマンド等を受信し、走査電極ドライバ５９を備えて表示パネル２のゲート線（走査線）を駆動するための制御信号を出力し、ソースアンプ回路１２を備えて表示パネル２のソース線（信号線）を駆動するための信号を出力する。表示ドライバＩＣ４は、コマンドレジスタ１７とパラメータレジスタ１８と不揮発性メモリ５４を備える。ホストプロセッサ６から供給される制御コマンドに基づいて、コマンドレジスタ１７とパラメータレジスタ１８の値が設定される。パラメータレジスタ１８に記憶される一部のパラメータは、内部に備える不揮発性メモリ５４に記憶され、一旦電源供給が遮断された後、次に電源供給が再開したときに、パラメータレジスタ１８に読み出されて再利用される。
【００７９】
外部表示インターフェース４１は、例えば表示デバイスの標準的な通信インターフェースの１つである、ＭＩＰＩ−ＤＳＩ（Mobile Industry Processor Interface  Display Serial Interface）に準拠するインターフェースであり、表示データと垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃが、ホストプロセッサ６から高速に供給される。受信された表示データは、ライトデータラッチ４２を介してデータ圧縮回路４３に入力され、データ圧縮が施された後に、フレームメモリ４４に書き込まれる。フレームメモリ４４はＳＲＡＭ（Static Random Access Memory）で構成されており、書き込みアドレスと読み出しアドレスは、アドレスカウンタ５５から供給される。フレームメモリ４４から読み出された表示データは、ラッチ回路４５を介してデータ展開回路４６に入力されデータ展開された結果がバックライト制御回路５６に送られる。表示データは、データ展開回路４６から２段のラッチ回路４７＿１と４７＿２を介してソースアンプ回路１２に入力される。ラッチ回路４７＿１はバックライト制御回路５６によって制御されるラッチ回路であり、後段のラッチ回路４７＿２は、１ライン分のデータを並列に保持するラインラッチ回路である。ソースアンプ回路１２は、１ライン分のデータを受信すると、それに対応するアナログ信号レベルを持つソース線駆動信号に変換して出力する。階調電圧発生回路５８は、ガンマ補正回路５７によって適切に補正された多階調のアナログ信号レベルを、ソースアンプ回路１２に供給している。ソースアンプ回路１２は、ラッチ回路４７＿２からディジタル値で供給される表示データに基づいて、階調電圧発生回路５８から供給された多階調のアナログ信号レベルから１つのアナログ信号レベルを選択し、または複数階調のアナログ信号レベルから１つのアナログ信号レベルを生成し、ソース出力端子切替回路１４を通して、Ｓ６ｎ〜Ｓ６ｎ−５等のソース出力端子に出力する。ソース出力端子切替回路１４は、デコーダ１９によって制御され、ドット反転駆動を行うための切替えと共に、プローブテストや実装テストでのテストのための切替えを行う。その構成と動作については、後段で詳述する。
【００８０】
外部表示インターフェース４１に入力された垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃなどの同期信号は、タイミング制御回路４８に入力される。タイミング制御回路４８には、クロック発生回路５１によって生成された内部クロックが入力されている。タイミング制御回路４８を始め表示ドライバＩＣ４に内蔵される論理回路は、この内部クロックに同期して動作する。タイミング制御回路４８は、タッチパネルコントローラ３を同期制御するための制御信号ＶＯＵＴとＨＯＵＴを出力する他、内部のフレームメモリ４４、データ展開回路４６などに、各種のタイミング制御信号を供給する。表示ドライバＩＣ４は内部基準電圧生成回路５２を備えることにより、内部ロジック電源レギュレータ５３を動作させて、内蔵される論理回路に対して安定した電源を供給する。液晶駆動レベル発生回路４９は、電源昇圧回路や安定化電源回路を含んで構成され、表示ドライバＩＣ４内の各種レベルの電源を生成して供給する。例えば、ゲート電極を駆動するゲートインパネル回路へ供給する電源やクロックその他の信号レベルが生成され、走査電極ドライバ５９に供給される。
【００８１】
図１１は、ＣＯＦ実装された表示ドライバＩＣ４のＩＣ内の回路構成と、フィルム７上の配線や電極の配置例を示す、より詳細な模式図である。表示ドライバＩＣ４には、内部回路１２であるソースアンプ回路１２と、ソース出力端子切替回路１４と、端子（パッド）毎に設けられた保護素子１６と、６個のソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５が示される。表示ドライバＩＣ４は、例えばフルハイビジョンでＲＧＢマルチプレックスされているとして、全体で１０８０個のソース出力端子Ｓ０〜Ｓ１０７９を有するが、これを６個ごとに図１１のように構成することができる。即ちｎは、ｎ＝０〜１８０の整数である。保護素子１６としては、各ソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５に、高電位側電源ＳＶＤＤと低電位側電源ＳＶＳＳそれぞれに向けて逆方向のダイオードが設けられている。
【００８２】
内部回路であるソースアンプ回路１２は、ソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５に対応して、ＡＮ３，ＡＰ３，ＡＮ２，ＡＰ２，ＡＮ１，ＡＰ１の６個を含んでいる。このうち、ＡＰ３とＡＰ２とＡＰ１の３個は共通電圧（Ｖｃｏｍ）より高い正極側の信号を出力する正極側ソースアンプであり、他のＡＮ３とＡＮ２とＡＮ１の３個は共通電圧（Ｖｃｏｍ）より低い負極側の信号を出力する負極側ソースアンプであり、互いに隣接するソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５に対して交互に配置される。
【００８３】
ソース出力端子切替回路１４は、負極側と正極側の１組のソースアンプＡＮ３とＡＰ３の出力を、ストレートに端子Ｓ６ｎとＳ６ｎ−１にそれぞれ接続するか、クロスして端子Ｓ６ｎ−１とＳ６ｎにそれぞれ接続するかを切替えることができる、所謂ストレート／クロス切替えスイッチとして機能する、４個のスイッチＡＮ３ＥＶ，ＡＮ３ＯＤ，ＡＰ３ＥＶ，ＡＰ３ＯＤを含む。他の２組のソースアンプＡＮ２とＡＰ２と、ソースアンプＡＮ１とＡＰ１にも、それぞれ対応する４個のスイッチＡＮ２ＥＶ，ＡＮ２ＯＤ，ＡＰ２ＥＶ，ＡＰ２ＯＤと、４個のスイッチＡＮ１ＥＶ，ＡＮ１ＯＤ，ＡＰ１ＥＶ，ＡＰ１ＯＤとが設けられている。ソース出力端子切替回路１４は、さらに、隣接する端子Ｓ６ｎとＳ６ｎ−１、端子Ｓ６ｎ−１とＳ６ｎ−２をそれぞれ短絡することができる、短絡スイッチＰＩＮ１−２とＰＩＮ０−２と、隣接する端子Ｓ６ｎ−３とＳ６ｎ−４、端子Ｓ６ｎ−４とＳ６ｎ−５をそれぞれ短絡することができる、短絡スイッチＰＩＮ１−１とＰＩＮ０−１とを備える。短絡スイッチＰＩＮ１−１〜２とＰＩＮ０−１〜２の動作については後述する。
【００８４】
フィルム７上には、各ソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５に接続され、表示パネル２の配線との接続領域１１＿０〜１１＿５へ引き出される配線が配置されている。さらに、カットライン１０の外側には、端子Ｓ６ｎとＳ６ｎ−２とＳ６ｎ−４を短絡する短絡配線８＿１と、端子Ｓ６ｎ−１とＳ６ｎ−３とＳ６ｎ−５を短絡する短絡配線８＿２と、短絡配線８＿１と８＿２にそれぞれ接続されるテストパッド９＿１と９＿２が配置されている。
【００８５】
ソース出力端子切替回路１４を制御するためのテスト回路について説明する。図１２は、テスト回路の構成を示す論理ブロック図である。コマンドレジスタ１７とパラメータレジスタ１８とデコーダ１９によって構成され、ソース出力端子切替回路１４の各スイッチを制御するための制御信号を生成する。パラメータレジスタ１８にはスイッチ制御信号Ｔ＿ＳＤＥＣ＿０／１Ｂが保持されており、同時に内部論理で生成されたドット反転駆動のための制御モード信号ＭＯＤＥＥＰ／ＥＮと共にデコーダ１９に供給される。図１４にはデコーダ１９の真理値表が示され、図１２にはその真理値表の論理を実現する論理回路の一例が示される。
【００８６】
表示ドライバＩＣ４の動作について説明する。
【００８７】
通常動作時には、正極側と負極側のソースアンプが各ソース端子を交互に駆動する、ドット反転駆動を行う。即ち、負極側ソースアンプＡＮ３とＡＮ２とＡＮ１が偶数番のソース出力端子Ｓ６ｎとＳ６ｎ−２とＳ６ｎ−４を駆動し、正極側ソースアンプＡＰ３とＡＰ２とＡＰ１が奇数番のソース出力端子Ｓ６ｎ−１とＳ６ｎ−３とＳ６ｎ−５を駆動した後、同じラインの次の走査タイミングでは、逆に、負極側ソースアンプＡＮ３とＡＮ２とＡＮ１が奇数番のソース出力端子Ｓ６ｎ−１とＳ６ｎ−３とＳ６ｎ−５を駆動し、正極側ソースアンプＡＰ３とＡＰ２とＡＰ１が偶数番のソース出力端子Ｓ６ｎとＳ６ｎ−２とＳ６ｎ−４を駆動する。図１４に示される真理値表において、「通常」状態（Ｔ＿ＳＤＥＣ［１：０］＝００ｂ）、ＭＯＤＥＥＰ＝１、ＭＯＤＥＥＮ＝０のとき、負極側ソースアンプが奇数番のソース出力端子を、正極側ソースアンプが偶数番のソース出力端子を、それぞれ駆動するように、ソース出力端子切替回路１４が制御される。「通常」状態（Ｔ＿ＳＤＥＣ［１：０］＝００ｂ）で、逆にＭＯＤＥＥＰ＝０、ＭＯＤＥＥＮ＝１のとき、負極側ソースアンプが偶数番のソース出力端子を、正極側ソースアンプが奇数番のソース出力端子を、それぞれ駆動するように、ソース出力端子切替回路１４が制御される。ここで、Ｔ＿ＳＤＥＣ［１：０］は２ビットのディジタル値を表す信号であり、上述の「００ｂ」は２進数２ビットの００を表す。本明細書では以下、同様に表記する。このように、コマンドレジスタ１７にセットされるＭＯＤＥＥＰ／ＥＮの値を切替えることによって、上述のドット反転駆動を行うことができる。
【００８８】
次にプローブテスト３２について説明する。プローブテスト３２は、実施形態１において図５を引用して説明した通り、ウェハ状態で表示ドライバＩＣ４のソース出力端子Ｓ６ｎ〜Ｓ６ｎ−５に探針９１を接触させて行うテストである。表示ドライバＩＣ４において、ソース出力端子は極めて多ピン且つ狭ピッチとなるため、また、半導体テスタが同時に測定することができる端子数にも制約があるため、全てのソース出力端子に同時に探針を接触させることは、物理的或いは経済的に現実的でない。そのため、本実施形態においては、３端子に対して１端子にのみ探針を接触させて、当該３端子に接続される内部回路のテストを行う。
【００８９】
図１４に示される真理値表を用いることにより、端子Ｓ６ｎ−２とＳ６ｎ−５にのみ探針を接触させて行う、プローブテスト３２のためのソース出力端子切替回路１４の制御が可能となる。
【００９０】
「テスト」状態でＭＯＤＥＥＰ＝１、ＭＯＤＥＥＮ＝０のとき、Ｔ＿ＳＤＥＣ［１：０］＝０１ｂとすることにより、ＡＮ１ＯＤとＡＰ２ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＮ１の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＰ２の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１０ｂとすることにより、ＡＰ１ＥＶとＰＩＮ０−１，ＡＮ３ＯＤとＰＩＮ０−２のみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＰ１の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＮ３の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１１ｂとすることにより、ＡＮ２ＯＤとＰＩＮ０−１とＰＩＮ１−１，ＡＰ３ＥＶとＰＩＮ０−２とＰＩＮ１−２のみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＮ２の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＰ３の出力を測定することができる。
【００９１】
「階調テスト」状態でＭＯＤＥＥＰ＝０、ＭＯＤＥＥＮ＝１のとき、Ｔ＿ＳＤＥＣ［１：０］＝０１ｂとすることにより、ＡＰ１ＯＤとＡＮ１ＥＶとＡＰ２ＯＤとＡＮ２ＥＶとＡＰ３ＯＤとＡＮ３ＥＶとのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＰ１の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＮ２の出力を測定することができる。他のソースアンプＡＮ２，ＡＰ２，ＡＰ３，ＡＮ３の出力もそれぞれ端子Ｓ６ｎ−４，Ｓ６ｎ−３，Ｓ６ｎ−１，Ｓ６ｎに出力されるが、探針が接触されていないので、測定することはできない。Ｔ＿ＳＤＥＣ［１：０］＝１０ｂとすることにより、ＡＮ１ＥＶとＰＩＮ０−１，ＡＮ３ＯＤとＰＩＮ０−２、及び、ＡＰ２ＯＤとＡＰ３ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＮ１の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＮ３の出力を測定することができる。ＡＰ２ＯＤとＡＰ３ＥＶがＯＮに制御されているので、ソースアンプＡＰ２とＡＰ３の出力がそれぞれ端子Ｓ６ｎ−３とＳ６ｎに出力されるが、探針が接触されていないので、測定することはできない。Ｔ＿ＳＤＥＣ［１：０］＝１１ｂとすることにより、ＡＮ２ＯＤとＰＩＮ０−１とＰＩＮ１−１，ＡＰ３ＥＶとＰＩＮ０−２とＰＩＮ１−２のみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５でソースアンプＡＰ２の出力を測定することができ、端子Ｓ６ｎ−２でソースアンプＡＰ３の出力を測定することができる。
【００９２】
以上のように、プローブテストＳ３２では、６個の端子Ｓ６ｎ〜Ｓ６ｎ−５について２個の端子Ｓ６ｎ−５とＳ６ｎ−２のみに探針を接触させることにより、対応する６個のソースアンプＡＰ１，ＡＮ１，ＡＰ２，ＡＮ２，ＡＰ３，ＡＮ３全ての出力の電気的特性を測定することができる。
【００９３】
次に実装テストＳ３７について説明する。実装テストＳ３７は、実施形態１において図５を引用して説明した通り、表示ドライバＩＣ４がＣＯＦ実装された状態で探針９２をテストパッド９に接触させて行うテストである。
【００９４】
図１３は、ＣＯＦ実装状態でのテスト（実装テスト）Ｓ３７における、テスト回路の動作を示す真理値表の説明図である。デコーダ１９は、プローブテストＳ３２の場合と同じ動作を行う。ただし、ＭＯＤＥＥＰ＝１、ＭＯＤＥＥＮ＝０とし、ＰＩＮ０−１とＰＩＮ０−２、ＰＩＮ１−１とＰＩＮ１−２は常にＯＦＦとされる。Ｔ＿ＳＤＥＣ［１：０］＝０１ｂとすることにより、ＡＮ１ＯＤとＡＰ２ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５を介してテストパッド９＿２でソースアンプＡＮ１の出力を測定することができ、端子Ｓ６ｎ−２を介してテストパッド９＿１でソースアンプＡＰ２の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１０ｂとすることにより、ＡＰ１ＥＶとＡＮ３ＯＤのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−４を介してテストパッド９＿１でソースアンプＡＰ１の出力を測定することができ、端子Ｓ６ｎ−１を介してテストパッド９＿２でソースアンプＡＮ３の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１１ｂとすることにより、ＡＮ２ＯＤとＡＰ３ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−３を介してテストパッド９＿２でソースアンプＡＮ２の出力を測定することができ、端子Ｓ６ｎを介してテストパッド９＿１でソースアンプＡＰ３の出力を測定することができる。
【００９５】
本実施形態の実装テストＳ３７では、各端子のショートテストとオープンテストも実施することができる。隣接する端子が異なる短絡配線に接続されているので、ＭＯＤＥＥＰ＝０、ＭＯＤＥＥＮ＝０として全ての端子を内部回路から切り離したＨｉＺ状態にし、テストパッド９＿１と９＿２に異なる電位を印加して、隣接する端子間、隣接する配線間に流れる電流を測定する。ＭＯＤＥＥＰ＝０、ＭＯＤＥＥＮ＝０のとき、図１４に示される真理値表の通り、スイッチＡＰ１ＯＤ／ＥＶ，ＡＮ１ＯＤ／ＥＶ，ＡＰ２ＯＤ／ＥＶ，ＡＮ２ＯＤ／ＥＶ，ＡＰ３ＯＤ／ＥＶ，ＡＮ３ＯＤ／ＥＶ及びＰＩＮ０−１／２，ＰＩＮ１−１／２はすべてＯＦＦに制御され、各端子は内部のソースアンプから遮断された状態となる。各端子は内部回路が切り離された、ＨｉＺ状態であるから、隣接する端子間や配線間で短絡がなければ、テストパッド９＿１と９＿２の間に電流は流れない。このように、ショートテストを実施することができる。オープンテストも同様に、各端子を内部回路から遮断したＨｉＺ状態で実施する。各端子に高電位側電源ＳＶＤＤよりも保護ダイオードの順方向電圧分だけ高い電位を印加し、ＳＶＤＤに向かって流れる電流を測定し、各端子に低電位側電源ＳＶＳＳよりも保護ダイオードの順方向電圧分だけ低い電位を印加し、ＳＶＳＳから端子に向かって流れる電流を測定する。オープンの端子がなければ、電流は保護ダイオード３個分の電流値となる。このように、各端子のオープン／ショートテストも合わせて実施することができる。本実施形態では、オープン／ショートテストについての説明を後半に記載したが、実際の実装テストＳ３７では最初に実施される。オープン／ショートテストは比較的短時間で完了するため、早い段階で不良品をテスト対象から除外することができ、テスト時間全体を短縮することができるためである。
【００９６】
〔実施形態３〕
実施形態２に示した短絡配線の形成方法では、互いに隣接する配線を異なる短絡配線に接続するため、上述のように各端子についてオープン／ショートテストを実施することが可能となるが、フィルム７上の配線が少なくとも２層必要となる。
【００９７】
図１５は、実施形態３に係る半導体装置２１の構成であって、ＣＯＦ実装された表示ドライバＩＣ４のＩＣ内の回路構成と、フィルム７上の配線や電極の配置例を示す、より詳細な模式図である。表示ドライバＩＣ４は、図１１に示される実施形態２の表示ドライバＩＣ４と同じ構成であるので、説明を省略する。互いに隣接する端子Ｓ６ｎとＳ６ｎ−１とＳ６ｎ−２が同じ短絡配線８＿３によって短絡されてテストパッド９＿１に接続されており、互いに隣接する端子Ｓ６ｎ−３とＳ６ｎ−４とＳ６ｎ−４が同じ短絡配線８＿４によって短絡されてテストパッド９＿２に接続されている。この回路構成をフィルム７上に実現するための配線は、互いに交差することがないので、単一の配線層で実現することができる。
【００９８】
ＣＯＦ実装状態でのテストは、上述の実施形態２と同様に実施することができる。ＭＯＤＥＥＰ＝１、ＭＯＤＥＥＮ＝０とし、ＰＩＮ０−１とＰＩＮ０−２、ＰＩＮ１−１とＰＩＮ１−２は常にＯＦＦとされる。Ｔ＿ＳＤＥＣ［１：０］＝０１ｂとすることにより、ＡＮ１ＯＤとＡＰ２ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５を介してテストパッド９＿２でソースアンプＡＮ１の出力を測定することができ、端子Ｓ６ｎ−２を介してテストパッド９＿１でソースアンプＡＰ２の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１０ｂとすることにより、ＡＰ１ＥＶとＡＮ３ＯＤのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−４を介してテストパッド９＿２でソースアンプＡＰ１の出力を測定することができ、端子Ｓ６ｎ−１を介してテストパッド９＿１でソースアンプＡＮ３の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１１ｂとすることにより、ＡＮ２ＯＤとＡＰ３ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−３を介してテストパッド９＿２でソースアンプＡＮ２の出力を測定することができ、端子Ｓ６ｎを介してテストパッド９＿１でソースアンプＡＰ３の出力を測定することができる。また、オープンテストも実施形態２と同様に実施することができる。
【００９９】
〔実施形態４〕
図１６は、実施形態４に係る半導体装置２１の構成であって、ＣＯＦ実装された表示ドライバＩＣ４のＩＣ内の回路構成と、フィルム７上の配線や電極の配置例を示す、より詳細な模式図である。表示ドライバＩＣ４は、図１１に示される実施形態２の表示ドライバＩＣ４と同じ構成であるので、説明を省略する。互いに隣接する端子Ｓ６ｎとＳ６ｎ−１とＳ６ｎ−２のうち両端のＳ６ｎとＳ６ｎ−２が同じ短絡配線８＿５によって短絡されてテストパッド９＿１に接続されており、互いに隣接する端子Ｓ６ｎ−３とＳ６ｎ−４とＳ６ｎ−４のうち両端のＳ６ｎ−３とＳ６ｎ−５が同じ短絡配線８＿６によって短絡され、テストパッド９＿２に接続されている。この回路構成をフィルム７上に実現するための配線は、図１５に示される実施形態３の場合と同様に互いに交差することがないので、単一の配線層で実現することができる。
【０１００】
ＭＯＤＥＥＰ＝１、ＭＯＤＥＥＮ＝０とし、短絡スイッチＰＩＮ０−１とＰＩＮ０−２、ＰＩＮ１−１とＰＩＮ１−２を適宜合わせて制御することによって、ＣＯＦ実装状態でのテストは、上述の実施形態２と同様に実施することができる。Ｔ＿ＳＤＥＣ［１：０］＝０１ｂとすることにより、ＡＮ１ＯＤとＡＰ２ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５を介してテストパッド９＿２でソースアンプＡＮ１の出力を測定することができ、端子Ｓ６ｎ−２を介してテストパッド９＿１でソースアンプＡＰ２の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１０ｂとすることにより、ＡＰ１ＥＶとＡＮ３ＯＤ及びＰＩＮ０−１とＰＩＮ０−２のみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−５を介してテストパッド９＿２でソースアンプＡＰ１の出力を測定することができ、端子Ｓ６ｎ−２を介してテストパッド９＿１でソースアンプＡＮ３の出力を測定することができる。Ｔ＿ＳＤＥＣ［１：０］＝１１ｂとすることにより、ＡＮ２ＯＤとＡＰ３ＥＶのみがＯＮ、他のスイッチがＯＦＦに制御され、端子Ｓ６ｎ−３を介してテストパッド９＿２でソースアンプＡＮ２の出力を測定することができ、端子Ｓ６ｎを介してテストパッド９＿１でソースアンプＡＰ３の出力を測定することができる。
【０１０１】
端子Ｓ６ｎ，Ｓ６ｎ−２，Ｓ６ｎ−３，Ｓ６ｎ−５については、オープンテストも実施形態２と同様に実施することができるが、端子Ｓ６ｎ−１とＳ６ｎ−４については、オープンテストを実施することができない。一方、内部回路を利用した簡易ショートテストを実施することができる。ソース出力端子切替回路１４を制御してストレート接続とし、短絡スイッチＰＩＮ０−１とＰＩＮ０−２、ＰＩＮ１−１とＰＩＮ１−２を全てＯＦＦとする。正極側ソースアンプＡＰ１，ＡＰ２，ＡＰ３から奇数番のソース出力端子Ｓ６ｎ−５，Ｓ６ｎ−３，Ｓ６ｎ−１に正の電圧を出力させ、負極側ソースアンプＡＮ１，ＡＮ２，ＡＮ３は偶数番のソース出力端子Ｓ６ｎ−４，Ｓ６ｎ−２，Ｓ６ｎに負の電圧を出力させる。このとき、正極側ソースアンプＡＰ１，ＡＰ２，ＡＰ３と負極側ソースアンプＡＮ１，ＡＮ２，ＡＮ３を含む全てのソースアンプに流れる電流の電流値を測定することにより、簡易ショートテストを実施することができる。上述の短絡配線は、同じ電圧が出力される正極側または負極側のソースアンプの出力どうしが短絡されているので、短絡配線８＿５と８＿６には電流は流れない。短絡配線８＿５と８＿６に接続されない端子Ｓ６ｎ−１とＳ６ｎ−４は短絡配線に接続されていないので、この端子にも電流は流れない。即ち、隣接する端子及び配線間に故障に起因する短絡がない限り、全てのソースアンプに流れる電流の電流値は、表示ドライバＩＣ４の内部で流れる電流のみである。そのため、その電流値が設計値に基づいて算出される許容値以内であれば、故障に起因する短絡はないもの判定することができる。このように、本実施形態４によれば、外部から電圧を印加するショートテストに代えて、内部回路を使った簡易ショートテストにより、隣接端子・配線間のショート故障の有無を判定することができる。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、表示ドライバＩＣは主に液晶表示パネルに接続される場合について説明したが、ＯＬＥＤを駆動するための表示ドライバＩＣに変更することは可能である。また、図１０に示される表示ドライバＩＣの詳細な構成例では、フレームメモリ４４を含み、さらにバックライト制御を含む場合についての構成例をしめしたが、それらを含まない簡易な構成にも、さらに他の機能を含む高機能の構成にも、適宜変更することができる。
【符号の説明】
【０１０４】
１  タッチパネル（ＴＰ）
２  表示パネル（ＤＰ）
３  タッチパネルコントローラ（ＴＰＣ）
４  表示パネルコントローラ（ＤＰＣ）
５  サブプロセッサ（ＳＭＰＵ）
６  ホストプロセッサ（ＨＭＰＵ）
７  フィルム
８  短絡配線
９  テストパッド
１０  カットライン
１１  接続領域
１２、１３  内部回路（ソースアンプ回路）
１４、１５  遮断スイッチ
１６  保護素子
１７  コマンドレジスタ
１８  パラメータレジスタ
１９  デコーダ
２０  フィルム上の配線
２１  半導体装置（半導体チップが実装されたＣＯＦ）
２２  表示パネル２の配線
２３  表示パネル２の基板
２４  ソース線（信号線）
２５  ゲート線（走査線）
２６  ゲート駆動回路（ＧＩＰ）
２７  送り穴
Ｓ３０  半導体装置（ＣＯＦ実装された半導体チップ）の製造工程
Ｓ３１  半導体ウェハ製造工程
Ｓ３２  プローブテスト工程
Ｓ３３  ダイシング工程
Ｓ３４  チップ実装工程
Ｓ３５  ボンディング工程
Ｓ３６  アンダーフィル工程
Ｓ３７  実装テスト工程
Ｓ３８  打ち抜き工程
Ｓ３９  基板実装工程
４０  システムインターフェース
４１  外部表示インターフェース
４２，４５，４７  ラッチ回路
４３  データ圧縮回路
４４  フレームメモリ
４６  データ展開回路
４８  タイミング制御回路
４９  液晶駆動レベル発生回路
５０  周期信号出力回路
５１  クロック発生回路
５２  内部基準電圧生成回路
５３  内部ロジック電源レギュレータ
５４  不揮発性メモリ
５５  アドレスカウンタ
５６  バックライト制御回路
５７  γ補正回路
５８  階調電圧発生回路
５９  走査電極ドライバ
６１  ホストプロセッサ（ＨＭＰＵ）が実装される基板
７１  バンプ（突起電極）
７２  端子（パッド）
７３  異方性導電性フィルム（ＡＣＦ）
９１、９２  探針
１００  表示及び入力装置（電子機器）
１０１，１０２  半導体装置（ＩＣ、マルチチップモジュール）
【図１】
2015172530.tif 000003
【図２】
2015172530.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015172530.tif 000009
【図８】
2015172530.tif 000010
【図９】
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【図１０】
2015172530.tif 000012
【図１１】
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【図１２】
2015172530.tif 000014
【図１３】
2015172530.tif 000015
【図１４】
2015172530.tif 000016
【図１５】
2015172530.tif 000017
【図１６】
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