(57)【要約】      （修正有）【課題】大容量にしてもチップ面積の増大を抑制する半導体不揮発性メモリ装置を提供する。【解決手段】直列に接続されてトランジスタストリングを構成する、複数のトランジスタと、各列に対応して設けられた複数のトランジスタのゲートを共通に接続する、複数の第１配線と、複数のトランジスタがそれぞれ設けられた半導体領域に接続される共通の第１電極と、書き込み時に複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、第１電極に第１電圧を印加し、選択された第１配線に第１書き込み電圧を印加するとともに選択されない他の第１配線に第２電圧を印加し、選択されたトランジスタストリングの第１および第２端子に第２書き込み電圧を印加する書き込み部と、を備え、第１電圧は第１書き込み電圧と第２書き込み電圧との間、第２書き込み電圧は第１電圧と第２電圧との間、の電圧である。【選択図】図１
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【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のトランジスタであって、各トランジスタは半導体領域に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域となる前記半導体領域上に設けられたゲートと、を有し、同一行に配置されたトランジスタが直列に接続されて、第１および第２端子を有するトランジスタストリングを構成する、複数のトランジスタと、
各列に対応して設けられた複数の第１配線であって、各第１配線は対応する列に配置された前記トランジスタの前記ゲートを共通に接続する、複数の第１配線と、
前記複数のトランジスタがそれぞれ設けられた前記半導体領域に接続される共通の第１電極と、
書き込み時に前記複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、前記第１電極に第１電圧を印加し、前記選択された第１配線に第１書き込み電圧を印加するとともに選択されない他の第１配線に第２電圧を印加し、前記選択されたトランジスタストリングの前記第１および第２端子に第２書き込み電圧を印加する書き込み部と、
を備え、
前記第１電圧は前記第１書き込み電圧と前記第２書き込み電圧との間の電圧であり、前記第２書き込み電圧は前記第１電圧と前記第２電圧との間の電圧である半導体不揮発性メモリ装置。
【請求項２】
マトリクス状に配列された複数のトランジスタであって、各トランジスタは半導体領域に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域となる前記半導体領域上に設けられたゲートと、を有し、同一行に配置されたトランジスタが直列に接続されて、第１および第２端子を有するトランジスタストリングを構成する、複数のトランジスタと、
各列に対応して設けられた複数の第１配線であって、各第１配線は対応する列に配置された前記トランジスタの前記ゲートを共通に接続する、複数の第１配線と、
前記複数のトランジスタがそれぞれ設けられた前記半導体領域に接続される共通の第１電極と、
各トランジスタストリングに対応して設けられた、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタであって、各第１セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの一方の端子に接続され、各第２セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの他方の端子に接続される、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタと、
各第１セレクトトランジスタのゲートに接続される第２配線と、
各第２セレクトトランジスタのゲートに接続される第３配線と、
各第１セレクトトランジスタの前記ソースおよびドレインの他方に接続される第４配線と、
各行に対応して設けられた複数の第５配線であって、各第５配線は対応する行の前記第２セレクトトランジスタの前記ソースおよびドレインの他方に接続される、複数の第５配線と、
書き込み時に前記複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、前記第１電極に第１電圧を印加し、前記選択された第１配線に第１書き込み電圧を印加するとともに選択されない前記第１配線に第２電圧を印加し、更に前記選択されたトランジスタストリングに接続する前記第１セレクトトランジスタをオフ状態にするともに前記第２セレクトトランジスタをオン状態にして前記選択されたトランジスタストリングの前記第１または第２端子に前記第２セレクトトランジスタを介して第２書き込み電圧を印加する書き込み部と、
を備え、
前記第１電圧は前記第１書き込み電圧と前記第２書き込み電圧との間の電圧であり、前記第２書き込み電圧は前記第１電圧と前記第２電圧との間の電圧である半導体不揮発性メモリ装置。
【請求項３】
マトリクス状に配列された複数のトランジスタであって、各トランジスタは半導体領域に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域となる前記半導体領域上に設けられたゲートと、を有し、同一行に配置されたトランジスタが直列に接続されて、第１および第２端子を有するトランジスタストリングを構成する、複数のトランジスタと、
各列に対応して設けられた複数の第１配線であって、各第１配線は対応する列に配置された前記トランジスタの前記ゲートを共通に接続する、複数の第１配線と、
前記複数のトランジスタがそれぞれ設けられた前記半導体領域に接続される共通の第１電極と、
各トランジスタストリングに対応して設けられた、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタであって、各第１セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの一方の端子に接続され、各第２セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの他方の端子に接続される、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタと、
各第１セレクトトランジスタのゲートに接続される第２配線と、
各第２セレクトトランジスタのゲートに接続される第３配線と、
各第１セレクトトランジスタの前記ソースおよびドレインの他方に接続される第４配線と、
各行に対応して設けられた複数の第５配線であって、各第５配線は対応する行の前記第２セレクトトランジスタの前記ソースおよびドレインの他方に接続される、複数の第５配線と、
書き込み時に前記複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、前記選択された第１配線に第１書き込み電圧を印加する前に、前記第１電極に第１電圧を印加し、前記複数の第１配線に第２電圧を印加し、更に前記選択されたトランジスタストリングに接続する前記第１セレクトトランジスタをオフ状態にするともに前記第２セレクトトランジスタをオン状態にして前記選択されたトランジスタストリングの前記第１または第２端子に前記第２セレクトトランジスタを介して第２書き込み電圧を印加し、その後、前記選択された第１配線に第１書き込み電圧を印加する書き込み部と、
を備え、
前記第１電圧は前記第１書き込み電圧と前記第２書き込み電圧との間の電圧であり、前記第２書き込み電圧は前記第１電圧と前記第２電圧との間の電圧である半導体不揮発性メモリ装置。
【請求項４】
前記書き込み部は、書き込み時に前記第２配線に前記第１電圧を印加し、前記第３配線に第３電圧を印加し、
前記第２書き込み電圧は前記第１電圧と前記第３電圧との間の電圧である請求項２または３記載の半導体不揮発性メモリ装置。
【請求項５】
マトリクス状に配列された複数のトランジスタであって、各トランジスタは半導体領域に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域となる前記半導体領域上に設けられたゲートと、を有し、同一行に配置されたトランジスタが直列に接続されて、第１および第２端子を有するトランジスタストリングを構成する、複数のトランジスタと、
各列に対応して設けられた複数の第１配線であって、各第１配線は対応する列に配置された前記トランジスタの前記ゲートを共通に接続する、複数の第１配線と、
前記複数のトランジスタがそれぞれ設けられた前記半導体領域に接続される共通の第１電極と、
各トランジスタストリングに対応して設けられた、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタであって、各第１セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの一方の端子に接続され、各第２セレクトトランジスタはソースおよびドレインの一方が対応するトランジスタストリングの前記第１および第２端子のうちの他方の端子に接続される、複数の第１セレクトトランジスタおよび複数の第２セレクトトランジスタと、
各第１セレクトトランジスタのゲートに接続される第２配線と、
各第２セレクトトランジスタのゲートに接続される第３配線と、
各行に対応して設けられた複数の第４配線であって、各第４配線は対応する行の前記第１セレクトトランジスタの前記ソースおよびドレインの他方に接続される、複数の第４配線と、
各行に対応して設けられた複数の第５配線であって、各第５配線は対応する行の前記第２セレクトトランジスタの前記ソースおよびドレインの他方に接続される、複数の第５配線と、
書き込み時に前記複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、前記第１電極に第１電圧を印加し、前記選択された第１配線に第１書き込み電圧を印加するとともに選択されない前記第１配線に第２電圧を印加し、更に前記選択されたトランジスタストリングに接続する前記第１および第２セレクトトランジスタをオン状態にして前記選択されたトランジスタストリングの前記第１および第２端子に前記第１および第２セレクトトランジスタを介して第２書き込み電圧を印加する書き込み部と、
を備え、
前記第１電圧は前記第１書き込み電圧と前記第２書き込み電圧との間の電圧であり、前記第２書き込み電圧は前記第１電圧と前記第２電圧との間の電圧である半導体不揮発性メモリ装置。
【請求項６】
前記書き込み部は、書き込み時に前記第２配線および前記第３配線に第３電圧を印加し、
前記第２書き込み電圧は前記第１電圧と前記第３電圧との間の電圧である請求項５に記載の半導体不揮発性メモリ装置。
【請求項７】
前記第１書き込み電圧、第１電圧、第２書き込み電圧、および第２電圧は、
前記複数のトランジスタがｎチャネルトランジスタである場合には、
前記第１書き込み電圧＜第１電圧＜第２書き込み電圧＜第２電圧
の関係を満たし、
前記複数のトランジスタがｐチャネルトランジスタである場合には、
前記第１書き込み電圧＞第１電圧＞第２書き込み電圧＞第２電圧
の関係を満たす請求項１乃至６のいずれかに記載の半導体不揮発性メモリ装置。
【請求項８】
前記複数のトランジスタはｎチャネルトランジスタであって、前記第１書き込み電圧は負の極性を有する電圧である請求項１乃至７のいずれかに記載の半導体不揮発性メモリ装置。
【請求項９】
前記トランジスタの前記チャネル領域は、データが書き込まれることによって低抵抗状態になる請求項１乃至８のいずれかに記載の半導体不揮発性メモリ装置。
【請求項１０】
前記書き込み部は、書き込み時に選択されないトランジスタストリングの前記第１および第２端子に前記第１電圧を印加する請求項１乃至９のいずかに記載の半導体不揮発性メモリ装置。
【請求項１１】
前記複数のトランジスタはそれぞれ、前記チャネル領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた前記ゲートと、を備え、
前記チャネル領域の最上面から前記ゲート最下面までの距離は１０ｎｍ以下である請求項１乃至１０のいずれかに記載の半導体不揮発性メモリ装置。
【請求項１２】
前記複数のトランジスタはそれぞれ、前記チャネル領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた前記ゲートと、を備えている請求項１乃至１０のいずれかに記載の半導体不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体不揮発性メモリ装置に関する。
【背景技術】
【０００２】
ワンタイムメモリは、データの書き込みを一回だけ行うことができるメモリ素子である。ワンタイムメモリにはヒューズ型とアンチヒューズ型とがあり、従来のワンタイムメモリは、いずれの型のワンタイムメモリの場合も、電圧を印加する又は電流を流すことができる端子を２つ有している。ヒューズ型のワンタイムメモリは、初期状態では２つの端子間が低抵抗状態であるが、これらの端子間に所定の電圧を印加するか、または所定の電流を流すと端子間が高抵抗状態へと変化する。これに対して、アンチヒューズ型のワンタイムメモリは、初期状態では端子間が高抵抗状態であるが、これらの端子間に所定の電圧を印加するか、または所定の電流を流すと端子間が低抵抗状態へと変化する。
【０００３】
アンチヒューズ型のワンタイムメモリの代表的なものは、ソース、ドレイン、ウェルが短絡されたＭＯＳトランジスタを用いるものである。上記の短絡された端子と、ゲートとの間に所定の電圧を印加することで、ゲート絶縁膜のブレークダウンを引き起こし、端子間を低抵抗状態に変化させる。
【０００４】
この種のワンタイムメモリの例は知られている。この例のワンタイムメモリには以下のような問題点がある。このワンタイムメモリでは電圧を独立に印加することができる端子は、ソース、ドレイン、ウェルが短絡された端子と、ゲートの２つのみである。そのため、複数のワンタイムメモリを列方向、行方向に並べたアレイ構造を形成した場合、選択したメモリのみを書き込むことが難しい。したがって、選択されていないワンタイムメモリへの誤書き込みを防ぐために、ワンタイムメモリ１つに対して１つ以上の選択素子（例えば、トランジスタやダイオード等）が必要となる。よって、メモリ素子の数を大きくすればするほど選択素子の数も大きくなり、チップ全体の面積が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４４６０２号公報
【特許文献２】特開２００２−１６４５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、大容量してもチップ面積の増大を抑制することのできる半導体不揮発性メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体不揮発性メモリ装置は、マトリクス状に配列された複数のトランジスタであって、各トランジスタは半導体領域に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間のチャネル領域となる前記半導体領域上に設けられたゲートと、を有し、同一行に配置されたトランジスタが直列に接続されて、第１および第２端子を有するトランジスタストリングを構成する、複数のトランジスタと、各列に対応して設けられた複数の第１配線であって、各第１配線は対応する列に配置された前記トランジスタの前記ゲートを共通に接続する、複数の第１配線と、前記複数のトランジスタがそれぞれ設けられた前記半導体領域に接続される共通の第１電極と、書き込み時に前記複数の第１配線のうちから１つの第１配線を選択するとともに１つのトランジスタストリングを選択し、前記第１電極に第１電圧を印加し、前記選択された第１配線に第１書き込み電圧を印加するとともに選択されない他の第１配線に第２電圧を印加し、前記選択されたトランジスタストリングの前記第１および第２端子に第２書き込み電圧を印加する書き込み部と、を備え、前記第１電圧は前記第１書き込み電圧と前記第２書き込み電圧との間の電圧であり、前記第２書き込み電圧は前記第１電圧と前記第２電圧との間の電圧である。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による半導体不揮発性メモリ装置を示す図。
【図２】第１実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する図。
【図３】第２実施形態による半導体不揮発性メモリ装置を示す図。
【図４】第２実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する図。
【図５】第３実施形態による半導体不揮発性メモリ装置を示す図。
【図６】第３実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する波形図。
【図７】第４実施形態による半導体不揮発性メモリ装置を示す図。
【図８】第４実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する波形図。
【図９】第５実施形態による半導体不揮発性メモリ装置を示す図。
【図１０】第５実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する図。
【図１１】第６実施形態による半導体不揮発性メモリ装置を示す図。
【図１２】第６実施形態の半導体不揮発性メモリ装置の書き込み方法を説明する図。
【図１３】各実施形態に用いられるトランジスタの第１具体例を示す断面図。
【図１４】各実施形態に用いられるトランジスタの第２具体例を示す断面図。
【図１５】第１、第３、第５実施形態における書き込み／読み出し部を示すブロック図。
【図１６】第２、第４、第６実施形態における書き込み／読み出し部を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態による半導体不揮発性メモリ装置について図１を参照して説明する。本実施形態の半導体不揮発性メモリ装置は、メモリセルアレイ１００を備え、このセルアレイ１００は、ｍ（＞１）個のトランジスタストリング１０１１〜１０１ｍを有し、各トランジスタストリング１０１ｉ（１≦ｉ≦ｍ）は、直列に接続されたｎ（ｎ＞１）個のトランジスタＭ１ｉ１〜Ｍ１ｉｎを有する。すなわち、メモリセルアレイ１００は、ｍ×ｎ個のトランジスタＭ１１１〜Ｍ１ｍｎ（ｍ、ｎ＞１）がマトリクス状に配列され、同一行（ｉ（１≦ｉ≦ｍ）行）に配列されたｎ個のトランジスタＭ１ｉ１〜Ｍ１ｉｎが直列に接続された構成を有している。各トランジスタＭ１ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）がメモリセルを構成する。
【００１１】
また、同一列（ｊ（１≦ｊ≦ｎ）列）に配置されたｍ個のトランジスタＭ１１ｊ〜Ｍ１ｍｊのゲートが同じワード線ＷＬ１ｊに接続される。すなわち、１つのトランジスタストリング、例えばトランジスタストリング１０１１に含まれるあるトランジスタ例えばトランジスタＭ１１１のゲートは、別のトランジスタストリング１０１２〜１０１ｍに含まれる同じ列のトランジスタＭ１２１〜Ｍ１ｍ１のゲートと同じワード線ＷＬ１１に接続される。また図１には記載していないが、トランジスタＭ１１１、・・・、Ｍ１ｍｎがそれぞれ形成されるウェルは共通のウェル電極ＳＵＢ１に接続される。ここではトランジスタＭ１１１、・・・、Ｍ１ｍｎはｎチャネルＭＯＳトランジスタとする。
【００１２】
（書き込み方法）
ここで、図１に示す第１実施形態による半導体不揮発性メモリ装置のメモリセルアレイ１００において、特定の１つのメモリセル、すなわち１つのトランジスタに選択的にデータを書き込む方法について述べる。例として、トランジスタＭ１１２にデータを書き込むための電圧条件を図２に示す。まずウェル電極ＳＵＢ１の電圧を接地電圧とする。トランジスタＭ１１２のゲートが接続されているワード線ＷＬ１２に、上記ウェル電極ＳＵＢ１の電圧よりも小さい第１の書き込み電圧（例えば、−１０Ｖ）を印加する。またトランジスタＭ１１１のソースおよびトランジスタＭ１１ｎのドレインにそれぞれ、上記ウェル電極ＳＵＢ１の電圧よりも大きい第２の書き込み電圧（例えば、２Ｖ）を印加する。
【００１３】
一方、ワード線ＷＬ１２以外のワード線ＷＬ１１、ＷＬ１３、・・・ＷＬ１ｎの電圧は、上記第２の書き込み電圧よりも大きいパス電圧（例えば、５Ｖ）とする。さらにトランジスタＭ１２１、・・・、Ｍ１ｍ１のソース、およびトランジスタＭ１２ｎ、・・・、Ｍ１ｍｎのドレインの電圧を、上記ウェル電極ＳＵＢ１の電圧と同じ電圧とする。
【００１４】
上記の電圧条件において、ワード線ＷＬ１１、ＷＬ１３、・・・ＷＬ１ｎにゲートが接続されているトランジスタはすべてオン状態となる。したがって、トランジスタＭ１１２のソースおよびドレインの電圧は上記第２の書き込み電圧と等しくなる。ここでトランジスタＭ１１２におけるゲートとソースとの間の電位差は、第１の書き込み電圧（例えば、−１０Ｖ）と第２の書き込み電圧（例えば、２Ｖ）の差と等しくなる（図２の場合では１２Ｖ）。この状態では、トランジスタＭ１１２のソースを構成する拡散層においてバンド間トンネリングによるキャリアが多数発生する。ゲートとソースとの間の電位差が十分大きくなると、上記キャリアの発生が非常に激しくなる。そして、上記拡散層で発生した莫大なキャリアによるエネルギーによって、ソースと基板との境界のＰＮ接合が一部破壊される。同様に、トランジスタＭ１１２におけるゲートとドレインとの間の電位差も十分大きくなると、ドレインと基板との境界のＰＮ接合の一部が破壊される。上記のＰＮ接合の破壊がソースおよびドレインの両方において発生したトランジスタでは、ソースとドレインとの間の電気抵抗が著しく低下し、ゲート電圧によらずオン状態となる。
【００１５】
上記の手法を用いれば、図２においてトランジスタＭ１１２に選択的にデータを書き込むことが可能であり、データを書き込まれたトランジスタではソースドレイン間がゲート電圧にかかわらず低抵抗状態となる。
【００１６】
次に、トランジスタＭ１１２以外のトランジスタについて考える。トランジスタＭ１１２と同列となるトランジスタＭ１２２、・・・、Ｍ１ｍ２のゲートの電圧はすべて第１の書き込み電圧（例えば、−１０Ｖ）と等しくなるが、これらのトランジスタのソースの電圧およびドレインの電圧はいずれも接地電圧と等しい。したがって、これらのトランジスタにおいて、ゲートとソースとの間の電位差（例えば、−１０Ｖ）あるいはゲートとドレインとの間の電位差（例えば、−１０Ｖ））は、上記のＰＮ接合の破壊を起こすのに十分な大きさにはならず、データの書き込みは起こらない。
【００１７】
また、ワード線ＷＬ１１、ＷＬ１３、・・・、ＷＬ１ｎにゲートが接続されているトランジスタにおいても、ゲートとソースとの間の電位差あるいはゲートとドレインとの間の電位差が、例えば図２に示す場合では５Ｖまたは３Ｖとなり、十分な大きさではないため、書き込みは起こらない。
【００１８】
ここではトランジスタＭ１１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様であり、選択したトランジスタのゲートが接続されているワード線の電圧を第１の書き込み電圧とし、それ以外のワード線の電圧をパス電圧とし、選択したトランジスタが属するトランジスタストリングの両端のトランジスタのソース（またはドレイン）に第２の書き込み電圧を印加し、それ以外のトランジスタストリングの両端のトランジスタのソース（またはドレイン）に接地電圧を印加する。このような動作を行うことにより、選択されたトランジスタにデータの効率的な書き込みを行うことができる。
【００１９】
なお、第１実施形態においては、
第１の書き込み電圧＜ウェル電極の電圧＜第２の書き込み電圧＜パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタストリングの両端にはウェル電極の電圧と同じ電圧を印加し、非選択のトランジスタストリングの両端にはウェル電極の電圧より大きい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタストリングの両端にはウェル電極の電圧と同じ電圧を印加し、非選択のトランジスタストリングの両端には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも小さい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタストリングの両端に印加される第２の書き込み電圧がウェル電極の電圧より大きいので、非選択のトランジスタストリングの両端に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のトランジスタストリングの両端にウェル電極の電圧よりも小さい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００２０】
また、ここで述べた書き込み方法によって書き込まれたトランジスタは、その後再び高抵抗状態に戻ることはない。すなわち、トランジスタはワンタイムメモリ素子となる。
【００２１】
このような書き込みは、例えば、図１５に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路１１０と、第２書き込み／読み出し回路１２０と、を備えている。第１書き込み／読み出し回路１１０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎにそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちトランジスタストリング１０１１〜１０１ｍのそれぞれの２つの端子にそれぞれ電圧を印加する。また、図１５には記載していないが、ウェル電極ＳＵＢ１には、第３書き込み回路によって電源回路５００から供給される電圧が印加されてもよいし、ウェル電極ＳＵＢ１は、電源回路５００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路５００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００２２】
（読出し方法）
図１に示すセルアレイ１００において、特定のトランジスタを選択しこの選択されたトランジスタからデータを読み出す場合は、選択されたトランジスタ、例えばトランジスタＭ１２２のゲートが接続されているワード線ＷＬ１２の電圧を第１の読み出し電圧（例えば、０Ｖ）とし、それ以外のワード線ＷＬ１１、ＷＬ１３、・・・、ＷＬ１ｎの電圧をパス電圧（例えば、５Ｖ）とし、選択されたトランジスタＭ１２２が属するトランジスタストリング１０１２の両端のトランジスタＭ１２１、Ｍ１２ｎのソース（あるはドレイン）のうち一方の電圧を接地電圧とし、もう一方の電圧を第２の読み出し電圧（例えば、１Ｖ）とすればよい。このとき、トランジスタストリングの両端のトランジスタのソース（あるはドレイン）を流れる電流の大きさによって、上記の選択されたトランジスタにデータが書き込まれているかどうかを判別する。すなわち、読み出し時には、選択されたトランジスタはオフ状態であり、この選択されたトランジスタと同じトランジスタストリング内の他のトランジスタは、オン状態となっている。このため、選択されたトランジスタにデータが書き込まれていれば、トランジスタストリングの両端のトランジスタのソースまたはドレインを流れる電流は大きくなる。しかし、選択されたトランジスタにデータが書き込まれていなければ、トランジスタストリングの両端のトランジスタのソースまたはドレインにはほとんど電流が流れず、流れてもわずかとなる。
【００２３】
このような読み出しは、例えば、図１５に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路１１０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎにそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちトランジスタストリング１０１１〜１０１ｍのそれぞれの２つの端子にそれぞれ電圧を印加する。
【００２４】
以上説明したように、第１実施形態においては、各メモリセルが単一のトランジスタからなっており、選択素子が不要のため、大容量化しても、チップ面積の増加を抑制することができる。
【００２５】
（第２実施形態）
次に、第２実施形態による半導体不揮発性メモリ装置について、図３および図４を参照して説明する。図３に第２実施形態の半導体不揮発性メモリ装置のメモリセルアレイ２００の構造を示す。この第２実施形態の半導体不揮発性メモリ装置は、図１に示す第１実施形態の半導体不揮発性メモリ装置において、各メモリセルを構成するｎチャネルＭＯＳトランジスタＭ１ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）をｐチャネルＭＯＳトランジスタＭ２ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）に置き換えた構成を有している。
【００２６】
すなわち、第２実施形態の半導体不揮発性メモリ装置のメモリセルアレイ２００は、ｍ（＞１）個のトランジスタストリング２０１１〜２０１ｍを有し、各トランジスタストリング２０１ｉ（１≦ｉ≦ｍ）は、直列に接続されたｎ（ｎ＞１）個のトランジスタＭ２ｉ１〜Ｍ２ｉｎを有する。すなわち、メモリセルアレイ２００は、ｍ×ｎ個のトランジスタＭ２１１〜Ｍ２ｍｎ（ｍ、ｎ＞１）がマトリクス状に配列され、同一行（ｉ（１≦ｉ≦ｍ）行）に配列されたｎ個のトランジスタＭ２ｉ１〜Ｍ２ｉｎが直列に接続された構成を有している。各トランジスタＭ２ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）がメモリセルを構成する。
【００２７】
また、同一列（ｊ（１≦ｊ≦ｎ）列）に配置されたｍ個のトランジスタＭ２１ｊ〜Ｍ２ｍｊのゲートが同じワード線ＷＬ２ｊに接続される。すなわち、１つのトランジスタストリング、例えばトランジスタストリング２０１１に含まれるあるトランジスタ例えばトランジスタＭ２１１のゲートは、別のトランジスタストリング２０１２〜２０１ｍに含まれる同じ列のトランジスタＭ２２１〜Ｍ２ｍ１のゲートと同じワード線ＷＬ２１に接続される。また図３には記載していないが、トランジスタＭ２１１、・・・、Ｍ２ｍｎがそれぞれ形成されるウェルは共通のウェル電極ＳＵＢ２に接続される。
【００２８】
（書き込み方法）
次に、図３に示す第２実施形態の半導体メモリ不揮発性装置において、特定の１つのトランジスタに選択的にデータを書き込む方法について説明する。例として、トランジスタＭ２１２にデータを書き込むための電圧条件を図４に示す。
【００２９】
まず、ウェル電極ＳＵＢ２の電圧を第１の電圧（例えば、５Ｖ）とする。トランジスタＭ２１２のゲートが接続されているワード線ＷＬ２２の電圧を、上記ウェル電極ＳＵＢ２の電圧よりも大きい第１の書き込み電圧（例えば、１５Ｖ）とする。またトランジスタＭ２１１のソースおよびトランジスタＭ２１ｎのドレインの電圧を上記ウェル電極ＳＵＢ２の電圧よりも小さい第２の書き込み電圧（例えば、３Ｖ）とする。
【００３０】
一方、ワード線ＷＬ２２以外のワード線ＷＬ２１、ＷＬ２３、・・・ＷＬ２ｎの電圧は、上記第２の書き込み電圧よりも小さいパス電圧（例えば、０Ｖ）とする。さらにトランジスタＭ２２１、・・・、Ｍ２ｍ１のソースおよびトランジスタＭ２２ｎ、・・・、Ｍ２ｍｎのドレインの電圧を上記ウェル電極ＳＵＢ２の電圧と同じ電圧とする。
【００３１】
上記方法を用いれば、図４においてトランジスタＭ２１２に選択的にデータを書き込むことが可能であり、データを書き込まれたトランジスタではソースとドレインとの間がゲート電圧にかかわらず低抵抗状態となる。
【００３２】
ここでは、トランジスタＭ２１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様であり、ウェル電極ＳＵＢ２の電圧を第１の電圧（例えば、５Ｖ）とし、選択したトランジスタのゲートが接続されているワード線の電圧を第１の書き込み電圧（例えば、１５Ｖ）とし、それ以外のワード線の電圧をパス電圧（例えば、０Ｖ）とし、選択したトランジスタが属するトランジスタストリングの両端のトランジスタのソース（またはドレイン）に第２の書き込み電圧（例えば、３Ｖ）を印加し、それ以外のトランジスタストリングの両端のトランジスタのソース（またはドレイン）に上記第１の電圧（例えば、５Ｖ）を印加する。これにより、任意のトランジスタに効率的な書き込みを行うことができる。
【００３３】
なお、第２実施形態においては、
第１の書き込み電圧＞ウェル電極の電圧＞第２の書き込み電圧＞パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタストリングの両端にはウェル電極の電圧と同じ電圧を印加し、非選択のトランジスタストリングの両端にはウェル電極の電圧より小さい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタストリングの両端にはウェル電極の電圧と同じ電圧を印加し、非選択のトランジスタストリングの両端には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも大きい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタストリングの両端に印加される第２の書き込み電圧がウェル電極の電圧より小さいので、非選択のトランジスタストリングの両端に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のトランジスタストリングの両端にウェル電極の電圧よりも大きい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００３４】
また、ここで述べた書き込み方法によって書き込まれたトランジスタは、その後再び高抵抗状態に戻ることはない。すなわち、トランジスタはワンタイムメモリ素子となる。
【００３５】
このような書き込みは、例えば、図１６に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路２１０と、第２書き込み／読み出し回路２２０と、を備えている。第１書き込み／読み出し回路２１０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎにそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の行方向の配線、すなわちトランジスタストリング２０１１〜２０１ｍのそれぞれの２つの端子にそれぞれ電圧を印加する。また、図１６には記載していないが、ウェル電極ＳＵＢ２には第３書き込み回路によって電源回路６００から供給される電圧が印加されてもよいし、ウェル電極ＳＵＢ２は、電源回路６００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路６００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００３６】
（読み出し方法）
図３に示す第２実施形態の半導体不揮発性メモリ装置のメモリセルアレイ２００において、特定のトランジスタからデータを読み出す場合は、特定のトランジスタのゲートが接続されているワード線の電圧を第１の読み出し電圧（例えば、５Ｖ）とし、それ以外のワード線の電圧をパス電圧（例えば、０Ｖ）とし、そのトランジスタが属するトランジスタストリングの両端のソース（あるはドレイン）のうち一方の電圧を第１の電圧（例えば、５Ｖ）とし、もう一方の電圧を第２の読み出し電圧（例えば、４Ｖ）とすればよい。このときトランジスタストリングの両端のトランジスタのソース（あるはドレイン）を流れる電流の大きさによって、上記の特定のトランジスタにデータが書き込まれているかどうかを判別する。例えばトランジスタＭ２１２にデータが書き込まれているかを判別するためには、ワード線ＷＬ２２の電圧を第１の読み出し電圧（例えば、５Ｖ）とし、それ以外のワード線ＷＬ２１、ＷＬ２３、・・・、ＷＬ２ｎの電圧をパス電圧（例えば、０Ｖ）とし、トランジスタＭ２１１のソースの電圧を第１の電圧（例えば、５Ｖ）とし、トランジスタＭ２１ｎのドレインの電圧を第２の読み出し電圧（例えば、４Ｖ）とすればよい。
【００３７】
このような読み出しは、例えば、図１６に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路２１０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎにそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の行方向の配線、すなわちトランジスタストリング２０１１〜２０１ｍのそれぞれの２つの端子にそれぞれ電圧を印加する。
【００３８】
この第２実施形態も第１実施形態と同様に、各メモリセルが単一のトランジスタからなっており、選択素子が不要のため、大容量化しても、チップ面積の増加を抑制することができる。
【００３９】
（第３実施形態）
第３実施形態による半導体不揮発性メモリ装置を図５に示す。この第３実施形態の半導体不揮発性メモリ装置は、図１に示す第１実施形態のメモリセルアレイ１００を用いて、データの効率的な書き込みを行うためのメモリ装置を実現する。
【００４０】
第３実施形態の半導体不揮発性メモリ装置は、第１実施形態のメモリセルアレイ１００に加えて、電圧制御用のセレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１と、電圧制御用のセレクトトランジスタＳ１１２、・・・、Ｓ１ｍ２と、を有する。トランジスタストリング１０１ｉ（ｉ＝１，・・・，ｍ）の一方の端子であるトランジスタＭ１ｉ１（ｉ＝１，・・・，ｍ）のソースは、セレクトトランジスタＳ１ｉ１のドレインに接続される。トランジスタストリング１０１ｉ（ｉ＝１，・・・，ｍ）の他方の端子であるトランジスタＭ１ｉｎ（ｉ＝１，・・・，ｍ）のドレインは、セレクトトランジスタＳ１ｉ２のソースに接続される。セレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１のソースは共通の配線（ソース線）ＳＬ１に接続され、セレクトトランジスタＳ１１２、・・・、Ｓ１ｍ２のドレインは、それぞれ配線（ビット線）ＢＬ１１、・・・、ＢＬ１ｍに接続される。また、セレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１のゲートは共通の配線ＳＧＳ１に接続され、セレクトトランジスタＳ１１２、・・・、Ｓ１ｍ２のゲートは共通の配線ＳＧＤ１に接続される。なお、図５には記載していないが、トランジスタＭ１１１、・・・、Ｍ１ｍｎおよびセレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１、Ｓ１１２、・・・、Ｓ１ｍ２のそれぞれのウェルは共通のウェル電極ＳＵＢ１に接続される。ここではトランジスタＭ１１１、・・・、Ｍ１ｍｎおよびセレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１、Ｓ１１２、・・・、Ｓ１ｍ２はｎチャネルトランジスタとする。
【００４１】
（書き込み方法）
本実施形態において、特定のトランジスタにデータを書き込む方法について、図６を参照して説明する。図６は、トランジスタＭ１１２にデータを書き込む場合に、それぞれの配線に印加する電圧のタイミングを示した図である。
【００４２】
まず始めに、ウェル電極ＳＵＢ１の電圧を接地電圧とした状態で、すべてのワード線ＷＬ１１、・・・、ＷＬ１ｎの電圧をパス電圧（例えば、５Ｖ）とし、ビット線ＢＬ１１の電圧を第２の書き込み電圧（例えば、２Ｖ）とし、他のビット線ＢＬ１２、・・・、ＢＬ１ｍの電圧を接地電圧とし、配線ＳＧＳ１の電圧を接地電圧とし、配線ＳＧＤ１の電圧をパス電圧（例えば、５Ｖ）とする。このときトランジスタＭ１１１、・・・、Ｍ１ｍｎおよびセレクトトランジスタＳ１１２、・・・、Ｓ１ｍ２はオン状態となり、セレクトトランジスタＳ１１１、・・・、Ｓ１ｍ１はオフ状態となる。したがって、トランジスタＭ１１１、・・・、Ｍ１１ｎのそれぞれのソースと、ドレインの電圧は、第２の書き込み電圧と同じ電圧まで昇圧される。一方、トランジスタＭ１２１、・・・、Ｍ１ｍｎのそれぞれのソースとドレインの電圧は接地電圧に保たれる。
【００４３】
次に、ワード線ＷＬ１２の電圧を第１の書き込み電圧（例えば、−１０Ｖ）に変化させる。このときトランジスタＭ１１２において、ゲートとソースとの間の電位差あるいはゲートとドレインとの間の電位差が十分大きくなるため、データの書き込みが起こる。なお、図６ではワード線ＷＬ１２に印加する電圧をパス電圧から第１の書き込み電圧に変化させた後も、配線ＳＧＤ１の電圧はパス電圧としビット線ＢＬ１１の電圧は第２の書き込み電圧としている。しかし、ワード線ＷＬ１１、・・・、ＷＬ１ｎおよび配線ＳＧＤ１の電圧をパス電圧とし、ビット線ＢＬ１１の電圧を第２の書き込み電圧とすることで、トランジスタＭ１１１、・・・、Ｍ１１ｎのそれぞれのソースとドレインの電圧を第２の書き込み電圧と同じ電圧まで昇圧すれば、その後は配線ＳＧＤ１の電圧は接地電圧にしてもよい。すなわち、すべてのワード線ＷＬ１１、・・・、ＷＬ１ｎおよび配線ＳＧＤ１の電圧をパス電圧とし、ビット線ＢＬ１１の電圧を第２の書き込み電圧とした後、配線ＳＧＤ１の電圧を接地電圧とし、さらにその後ワード線ＷＬ１２に印加する電圧を第１の書き込み電圧に変化させてもよい。ここで配線ＳＧＤ１の電圧を接地電圧にした後のビット線ＢＬ１１の電圧は任意であるが、好ましくは接地電圧にする。
【００４４】
ここではトランジスタＭ１１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様である。例えば、まず始めに、すべてのワード線の電圧をパス電圧とし、配線ＳＧＳ１の電圧を接地電圧とし、配線ＳＧＤ１の電圧をパス電圧とし、選択したトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の書き込み電圧とし、それ以外のビット線の電圧を接地電圧とする。次に選択したトランジスタのゲートが接続されているワード線の電圧を第１の書き込み電圧に変化させる。このような動作を行うことにより、選択したトランジスタにデータの効率的な書き込みを行うことができる。
【００４５】
なお、第３実施形態においては、
第１の書き込み電圧＜ウェル電極の電圧＜第２の書き込み電圧＜パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線にはウェル電極の電圧より大きい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも小さい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタが属するトランジスタストリングに対応するビット線に印加される第２の書き込み電圧がウェル電極の電圧より大きいので、それ以外のビット線に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のビット線にウェル電極の電圧よりも小さい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００４６】
このような書き込みは、第１実施形態と同様に、例えば、図１５に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路１１０と、第２書き込み／読み出し回路１２０と、を備えている。第１書き込み／読み出し回路１１０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎ、配線ＳＧＳ１、および配線ＳＧＤ１にそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちビット線ＢＬ１１〜ＢＬ１ｍにそれぞれ電圧を印加する。また、図１５には記載していないが、ソース線ＳＬ１とウェル電極ＳＵＢ１には第３書き込み回路によって電源回路５００から供給される電圧が印加されてもよいし、ソース線ＳＬ１とウェル電極ＳＵＢ１は、電源回路５００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路５００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００４７】
（読み出し方法）
次に、図５に示す第３実施形態の半導体不揮発性メモリ装置における読み出し方法について説明する。
【００４８】
特定のトランジスタのデータを読み出す場合は、この特定のトランジスタのゲートが接続されているワード線の電圧を第１の読み出し電圧（例えば、０Ｖ）とし、それ以外のワード線および配線ＳＧＳ１、ＳＧＤ１の電圧をパス電圧（例えば、５Ｖ）とし、上記特定のトランジスタが属するメモリストリングに対応するビット線の電圧を第２の読み出し電圧（例えば、１Ｖ）とし、ソース線の電圧を接地電圧とすればよい。このとき、上記ビット線あるいはソース線を流れる電流の大きさによって、上記特定のトランジスタにデータが書き込まれているかどうかを判別する。例えばトランジスタＭ１１２にデータが書き込まれているかを判別するためには、ワード線ＷＬ１２の電圧を第１の読み出し電圧とし、それ以外のワード線ＷＬ１１、ＷＬ１３、・・・、ＷＬ１ｎおよび配線ＳＧＳ１、ＳＧＤ１の電圧をパス電圧とし、ビット線ＢＬ１１の電圧を第２の読み出し電圧とし、ソース線ＳＬ１の電圧を接地電圧とすればよい。
【００４９】
このような読み出しは、第１実施形態と同様に、例えば、図１５に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路１１０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎ、配線ＳＧＳ１、および配線ＳＧＤ１にそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちビット線ＢＬ１１〜ＢＬ１ｍにそれぞれ電圧を印加する。
【００５０】
この第３実施形態も第１実施形態と同様に、大容量化しても、チップ面積の増加を抑制することができる。
【００５１】
（第４実施形態）
第４実施形態による半導体不揮発性メモリ装置を図７に示す。この第４実施形態の半導体不揮発性メモリ装置は、図３に示す第２実施形態のメモリセルアレイ２００を用いて、データの効率的な書き込みを行うためのメモリ装置を実現する。
【００５２】
第４実施形態の半導体不揮発性メモリ装置は、第２実施形態のメモリセルアレイ２００に加えて、電圧制御用のセレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１と、電圧制御用のセレクトトランジスタＳ２１２、・・・、Ｓ２ｍ２と、を有する。トランジスタストリング２０１ｉ（ｉ＝１，・・・，ｍ）の一方の端子であるトランジスタＭ２ｉ１（ｉ＝１，・・・，ｍ）のソースは、セレクトトランジスタＳ２ｉ１のドレインに接続される。トランジスタストリング２０１ｉ（ｉ＝１，・・・，ｍ）の他方の端子であるトランジスタＭ２ｉｎ（ｉ＝１，・・・，ｍ）のドレインは、セレクトトランジスタＳ２ｉ２のソースに接続される。セレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１のソースは共通の配線（ソース線）ＳＬ２に接続され、セレクトトランジスタＳ２１２、・・・、Ｓ２ｍ２のドレインは、それぞれ配線（ビット線）ＢＬ２１、・・・、ＢＬ２ｍに接続される。また、セレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１のゲートは共通の配線ＳＧＳ２に接続され、セレクトトランジスタＳ２１２、・・・、Ｓ２ｍ２のゲートは共通の配線ＳＧＤ２に接続される。なお、図６には記載していないが、トランジスタＭ２１１、・・・、Ｍ２ｍｎおよびセレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１、Ｓ２１２、・・・、Ｓ２ｍ２のそれぞれのウェルは共通のウェル電極ＳＵＢ２に接続される。ここではトランジスタＭ２１１、・・・、Ｍ２ｍｎおよびセレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１、Ｓ２１２、・・・、Ｓ２ｍ２はｐチャネルトランジスタとする。
【００５３】
（書き込み方法）
本実施形態において、特定のトランジスタにデータを書き込む方法について、図８を参照して説明する。図８は、トランジスタＭ２１２にデータを書き込む場合に、それぞれの配線に印加する電圧のタイミングを示した図である。
【００５４】
まず始めに、ウェル電極ＳＵＢ２の電圧を第１の電圧（例えば、５Ｖ）とした状態で、すべてのワード線ＷＬ２１、・・・、ＷＬ２ｎの電圧をパス電圧（例えば、０Ｖ）とし、ビット線ＢＬ２１の電圧を第２の書き込み電圧（例えば、３Ｖ）とし、それ以外のビット線ＢＬ２２、・・・、ＢＬ２ｍの電圧を前記第１の電圧とし、配線ＳＧＳ２の電圧を前記第１の電圧とし、ＳＧＤ２の電圧をパス電圧（例えば、０Ｖ）とする。このときトランジスタＭ２１１、・・・、Ｍ２ｍｎおよびセレクトトランジスタＳ２１２、・・・、Ｓ２ｍ２はオン状態となり、セレクトトランジスタＳ２１１、・・・、Ｓ２ｍ１はオフ状態となる。そしてトランジスタＭ２１１、・・・、Ｍ２１ｎのそれぞれのソースとドレインの電圧は、第２の書き込み電圧と同じ電圧まで昇圧される。一方、トランジスタＭ２２１、・・・、Ｍ２ｍｎのそれぞれのソース電圧とドレイン電圧は第１の電圧に保たれる。
【００５５】
次に、ワード線ＷＬ２２の電圧を第１の書き込み電圧（例えば、１５Ｖ）に変化させる。このときトランジスタＭ２１２において、ゲートとソースとの間の電位差あるいはゲートとドレインとの間の電位差が十分大きくなるため、データの書き込みが起こる。なお、図８ではワード線ＷＬ２２に印加する電圧をパス電圧から第１の書き込み電圧に変化させた後も、配線ＳＧＤ２の電圧はパス電圧としビット線ＢＬ２１の電圧は第２の書き込み電圧としている。しかし、ワード線ＷＬ２１、・・・、ＷＬ２ｎおよび配線ＳＧＤ２の電圧をパス電圧とし、ビット線ＢＬ２１の電圧を第２の書き込み電圧とすることで、トランジスタＭ２１１、・・・、Ｍ２１ｎのそれぞれのソースとドレインの電圧を第２の書き込み電圧と同じ電圧まで昇圧すれば、その後は配線ＳＧＤ２の電圧は第１の電圧にしてもよい。すなわち、すべてのワード線ＷＬ２１、・・・、ＷＬ２ｎおよび配線ＳＧＤ２の電圧をパス電圧とし、ビット線ＢＬ２１の電圧を第２の書き込み電圧とした後、配線ＳＧＤ２の電圧を第１の電圧とし、さらにその後ワード線ＷＬ２２に印加する電圧を第１の書き込み電圧に変化させてもよい。ここで配線ＳＧＤ２の電圧を第１の電圧にした後のビット線ＢＬ２１の電圧は任意であるが、好ましくは上記第１の電圧にする。
【００５６】
なお、第４実施形態においては、
第１の書き込み電圧＞ウェル電極の電圧＞第２の書き込み電圧＞パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線にはウェル電極の電圧より小さい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも大きい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタが属するトランジスタストリングに対応するビット線に印加される第２の書き込み電圧がウェル電極の電圧より小さいので、それ以外のビット線に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のビット線にウェル電極の電圧よりも大きい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００５７】
ここではトランジスタＭ２１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様である。まず始めにすべてのワード線の電圧をパス電圧とし、配線ＳＧＳ２の電圧を第１の電圧とし、配線ＳＧＤ２の電圧をパス電圧とし、選択したトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の書き込み電圧とし、それ以外のビット線の電圧を第１の電圧とする。次に選択したトランジスタのゲートが接続されているワード線の電圧をすばやく第１の書き込み電圧に変化させる。このよう動作を行うことにより、選択したトランジスタにデータの効率的な書き込みを行うことができる。
【００５８】
このような書き込みは、第２実施形態と同様に、例えば、図１６に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路２１０と、第２書き込み／読み出し回路２２０と、を備えている。第１書き込み／読み出し回路２１０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎ、配線ＳＧＳ２、および配線ＳＧＤ２にそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の行方向の配線、すなわちビット線ＢＬ２１〜ＢＬ２ｍにそれぞれ電圧を印加する。また、図１６には記載していないが、ソース線ＳＬ２とウェル電極ＳＵＢ２には第３書き込み回路によって電源回路６００から供給される電圧が印加されてもよいし、ソース線ＳＬ２とウェル電極ＳＵＢ２は、電源回路６００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路６００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００５９】
（読み出し方法）
次に、図７に示す第４実施形態の半導体不揮発性メモリ装置における読み出し方法について説明する。
【００６０】
特定のトランジスタのデータを読み出す場合は、この特定のトランジスタのゲートが接続されているワード線の電圧を第１の読み出し電圧（例えば、５Ｖ）とし、それ以外のワード線および配線ＳＧＳ２、ＳＧＤ２の電圧をパス電圧（例えば、０Ｖ）とし、その特定のトランジスタが属するメモリストリングに対応するビット線の電圧を第２の読み出し電圧（例えば、４Ｖ）とし、ソース線の電圧を第１の電圧（例えば、５Ｖ）とすればよい。このとき、上記ビット線あるいはソース線を流れる電流の大きさによって、上記の特定のトランジスタにデータが書き込まれているかどうかを判別する。例えばトランジスタＭ２１２にデータが書き込まれているかを判別するためには、ワード線ＷＬ２２の電圧を第１の読み出し電圧とし、それ以外のワード線ＷＬ２１、ＷＬ２３、・・・、ＷＬ２ｎおよび配線ＳＧＳ２、ＳＧＤ２の電圧をパス電圧とし、ビット線ＢＬ２１の電圧を第２の読み出し電圧とし、ソース線ＳＬ２の電圧を第１の電圧とすればよい。
【００６１】
このような読み出しは、第２実施形態と同様に、例えば、図１６に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路２１０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎ、配線ＳＧＳ２、および配線ＳＧＤ２にそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の行方向の配線、すなわちビット線ＢＬ２１〜ＢＬ２ｍにそれぞれ電圧を印加する。
【００６２】
この第４実施形態も第２実施形態と同様に、大容量化しても、チップ面積の増加を抑制することができる。
【００６３】
（第５実施形態）
第５実施形態による半導体不揮発性メモリ装置を図９に示す。この第５実施形態の半導体不揮発性メモリ装置は、図１に示す第１実施形態のメモリセルアレイ１００を用いて、データの効率的な書き込みを行うためのメモリ装置を実現する。
【００６４】
第５実施形態の半導体不揮発性メモリ装置は、第１実施形態のメモリセルアレイ１００に加えて、電圧制御用のセレクトトランジスタＳ３１１、・・・、Ｓ３ｍ１と、電圧制御用のセレクトトランジスタＳ３１２、・・・、Ｓ３ｍ２とを備えている。トランジスタストリング１０１ｉ（ｉ＝１，・・・，ｍ）の一方の端子であるトランジスタＭ１ｉ１のソースは、セレクトトランジスタＳ３ｉ１のドレインに接続される。トランジスタストリング１０１ｉ（ｉ＝１，・・・，ｍ）の他方の端子であるトランジスタＭ１ｉｎ（ｉ＝１，・・・，ｍ）のドレインは、セレクトトランジスタＳ３ｉ２のソースに接続される。セレクトトランジスタＳ３１１、・・・、Ｓ３ｍ１のソースはそれぞれ配線（ソース線）ＳＬ３１、・・・、ＳＬ３ｍに接続され、セレクトトランジスタＳ３１２、・・・、Ｓ３ｍ２のドレインは、それぞれ配線（ビット線）ＢＬ３１、・・・、ＢＬ３ｍに接続される。またセレクトトランジスタＳ３１１、・・・、Ｓ３ｍ１のゲートは共通の配線ＳＧＳ３に接続され、セレクトトランジスタＳ３１２、・・・、Ｓ３ｍ２のゲートは共通の配線ＳＧＤ３に接続される。なお、図９には記載していないが、トランジスタＭ１１１、・・・、Ｍ１ｍｎおよびセレクトトランジスタＳ３１１、・・・、Ｓ３ｍ１、Ｓ３１２、・・・、Ｓ３ｍ２のウェルは共通のウェル電極ＳＵＢ１に接続される。ここではトランジスタＭ１１１、・・・、Ｍ１ｍｎおよびセレクトトランジスタＳ３１１、・・・、Ｓ３ｍ１、Ｓ３１２、・・・、Ｓ３ｍ２はｎチャネルトランジスタとする。
【００６５】
（書き込み方法）
第５実施形態において、特定のトランジスタにデータを書き込む方法について、図１０を参照して説明する。図１０は、トランジスタＭ１１２にデータを書き込む場合に、それぞれの配線に印加する電圧を示した図である。ウェル電極ＳＵＢ１の電圧を接地電圧とした状態で、ワード線ＷＬ１２の電圧を第１の書き込み電圧（例えば、−１０Ｖ）とし、それ以外のワード線ＷＬ１１、ＷＬ１３、・・・、ＷＬ１ｎの電圧をパス電圧（例えば、５Ｖ）とし、ビット線ＢＬ３１の電圧を第２の書き込み電圧（例えば、２Ｖ）とし、それ以外のビット線ＢＬ３２、・・・、ＢＬ３ｍの電圧を接地電圧とし、ソース線ＳＬ３１の電圧を第２の書き込み電圧（例えば、２Ｖ）とし、それ以外のソース線ＳＬ３２、・・・、ＳＬ３ｍの電圧を接地電圧とし、配線ＳＧＳ３およびＳＧＤ３の電圧をパス電圧（例えば、５Ｖ）とする。このときトランジスタＭ１１２において、ゲートとソースとの間の電位差あるいはゲートとドレインとの間の電位差が十分大きくなるため、データの書き込みが起こる。
【００６６】
なお、第５実施形態においては、
第１の書き込み電圧＜ウェル電極の電圧＜第２の書き込み電圧＜パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線にはウェル電極の電圧より大きい電圧（書き込み防止電圧）を印加し、選択したトランジスタが属するトランジスタストリングに対応するソース線にはウェル電極の電圧と同じ電圧を印加し、それ以外のソース線にはウェル電極の電圧より大きい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線には書き込み防止電圧を印加し、選択したトランジスタが属するトランジスタストリングに対応するソース線にはウェル電極の電圧と同じ電圧を印加し、それ以外のソース線には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも小さい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタが属するトランジスタストリングに対応するビット線およびソース線に印加される第２の書き込み電圧がウェル電極の電圧より大きいので、それ以外のビット線あるいはソース線に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のビット線あるいはソース線にウェル電極の電圧よりも小さい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００６７】
ここでは、トランジスタＭ１１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様である。この場合、選択したトランジスタのゲートが接続されているワード線の電圧を第１の書き込み電圧とし、それ以外のワード線の電圧をパス電圧とし、選択したトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の書き込み電圧とし、それ以外のビット線の電圧を接地電圧とし、選択したトランジスタが属するトランジスタストリングに対応するソース線の電圧を第２の書き込み電圧とし、それ以外のソース線の電圧を接地電圧とし、配線ＳＧＳ３およびＳＧＤ３の電圧をパス電圧とする。このような動作を行うことにより、選択したトランジスタにデータの効率的な書き込みを行うことができる。
【００６８】
このような書き込みは、第１実施形態と同様に、例えば、図１５に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路１１０と、第２書き込み／読み出し回路１２０と、を備えている。第１書き込み／読み出し回路１１０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎ、配線ＳＧＳ３、および配線ＳＧＤ３にそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、書き込み時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちソース線ＳＬ３１〜ＳＬ３ｍおよびビット線ＢＬ３１〜ＢＬ３ｍにそれぞれ電圧を印加する。また、図１５には記載していないが、ウェル電極ＳＵＢ１には第３書き込み回路によって電源回路５００から供給される電圧が印加されてもよいし、ウェル電極ＳＵＢ１は、電源回路５００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路５００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００６９】
（読み出し方法）
次に、第５実施形態の半導体不揮発性メモリ装置における読み出し方法について説明する。
【００７０】
特定のトランジスタのデータを読み出す場合は、この特定のトランジスタのゲートが接続されているワード線の電圧を第１の読み出し電圧（例えば、０Ｖ）とし、それ以外のワード線および配線ＳＧＳ３、ＳＧＤ３の電圧をパス電圧（例えば、５Ｖ）とし、上記特定のトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の読み出し電圧（例えば、１Ｖ）とし、上記特定のトランジスタが属するトランジスタストリングに対応するソース線の電圧を接地電圧とすればよい。このとき、上記ビット線あるいはソース線を流れる電流の大きさによって、上記の特定のトランジスタにデータが書き込まれているかどうかを判別する。例えば、トランジスタＭ１１２にデータが書き込まれているかを判別するためには、ワード線ＷＬ１２の電圧を第１の読み出し電圧とし、それ以外のワード線ＷＬ１１、ＷＬ１３、・・・、ＷＬ１ｎおよび配線ＳＧＳ３、ＳＧＤ３の電圧をパス電圧とし、ビット線ＢＬ３１の電圧を第２の読み出し電圧とし、ソース線ＳＬ３１の電圧を接地電圧とすればよい。
【００７１】
このような読み出しは、第１実施形態と同様に、例えば、図１５に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路１１０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の列方向の配線、すなわちワード線ＷＬ１１〜ＷＬ１ｎ、配線ＳＧＳ３、および配線ＳＧＤ３にそれぞれ電圧を印加する。第２書き込み／読み出し回路１２０は、読み出し時に電源回路５００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちソース線ＳＬ３１〜ＳＬ３ｍおよびビット線ＢＬ１１〜ＢＬ１ｍにそれぞれ電圧を印加する。
【００７２】
この第５実施形態も第１実施形態と同様に、大容量化しても、チップ面積の増加を抑制することができる。
【００７３】
（第６実施形態）
第６実施形態による半導体不揮発性メモリ装置を図１１に示す。この第６実施形態の半導体不揮発性メモリ装置は、図３に示す第２実施形態のメモリセルアレイ２００を用いて、データの効率的な書き込みを行うためのメモリ装置を実現する。
【００７４】
第６実施形態の半導体不揮発性メモリ装置は、第２実施形態のメモリセルアレイ２００に加えて、電圧制御用のセレクトトランジスタＳ４１１、・・・、Ｓ４ｍ１と、電圧制御用のセレクトトランジスタＳ４１２、・・・、Ｓ４ｍ２と、を備えている。トランジスタストリング２０１ｉ（ｉ＝１，・・・，ｍ）の一方の端子であるトランジスタＭ２ｉ１のソースは、セレクトトランジスタＳ４ｉ１のドレインに接続される。トランジスタストリング２０１ｉ（ｉ＝１，・・・，ｍ）の他方の端子であるトランジスタＭ２ｉｎのドレインは、セレクトトランジスタＳ４ｉ２のソースに接続される。セレクトトランジスタＳ４１１、・・・、Ｓ４ｍ１のソースはそれぞれ配線（ソース線）ＳＬ４１、・・・、ＳＬ４ｍに接続され、セレクトトランジスタＳ４１２、・・・、Ｓ４ｍ２のドレインは、それぞれ配線（ビット線）ＢＬ４１、・・・、ＢＬ４ｍに接続される。またセレクトトランジスタＳ４１１、・・・、Ｓ４ｍ１のゲートは共通の配線ＳＧＳ４に接続され、セレクトトランジスタＳ４１２、・・・、Ｓ４ｍ２のゲートは共通の配線ＳＧＤ４に接続される。なお、図１１には記載していないが、トランジスタＭ２１１、・・・、Ｍ２ｍｎおよびセレクトトランジスタＳ４１１、・・・、Ｓ４ｍ１、Ｓ４１２、・・・、Ｓ４ｍ２が設けられるそれぞれのウェルは共通のウェル電極ＳＵＢ２に接続される。ここではトランジスタＭ２１１、・・・、Ｍ２ｍｎおよびセレクトトランジスタＳ４１１、・・・、Ｓ４ｍ１、Ｓ４１２、・・・、Ｓ４ｍ２はｐチャネルトランジスタとする。
【００７５】
（書き込み方法）
次に、第６実施形態において、特定のトランジスタにデータを書き込む方法について、図１２を参照して説明する。図１２は、トランジスタＭ２１２にデータを書き込む場合に、それぞれの配線に印加する電圧を示した図である。ウェル電極ＳＵＢ２の電圧を第１の電圧（例えば、５Ｖ）とした状態で、ワード線ＷＬ２２の電圧を第１の書き込み電圧（例えば、１５Ｖ）とし、それ以外のワード線ＷＬ２１、ＷＬ２３、・・・、ＷＬ２ｎの電圧をパス電圧（たとえば０Ｖ）とし、ビット線ＢＬ４１の電圧を第２の書き込み電圧（例えば、３Ｖ）とし、ビット線ＢＬ４２、・・・、ＢＬ４ｍの電圧を上記第１の電圧とし、ソース線ＳＬ４１の電圧を前記第２の書き込み電圧（例えば、３Ｖ）とし、それ以外のソース線ＳＬ４２、・・・、ＳＬ４ｍの電圧を上記第１の電圧とし、配線ＳＧＳ４およびＳＧＤ４の電圧をパス電圧（例えば、０Ｖ）とする。このときトランジスタＭ２１２において、ゲートとソースとの間の電位差あるいはゲートとドレインとの間の電位差が十分大きくなるため、データの書き込みが起こる。
【００７６】
なお、第６実施形態においては、
第１の書き込み電圧＞ウェル電極の電圧＞第２の書き込み電圧＞パス電圧
の関係を満たしている。公知のＮＡＮＤフラッシュメモリのストリングの場合、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線にはウェル電極の電圧より小さい電圧（書き込み防止電圧）を印加し、選択したトランジスタが属するトランジスタストリングに対応するソース線にはウェル電極の電圧と同じ電圧を印加し、それ以外のソース線にはウェル電極の電圧より小さい電圧（書き込み防止電圧）を印加する。本実施形態での書き込み方法についても、前記ＮＡＮＤフラッシュメモリと同様に、選択したトランジスタが属するトランジスタストリングに対応するビット線にはウェル電極の電圧と同じ電圧を印加し、それ以外のビット線には書き込み防止電圧を印加し、選択したトランジスタが属するトランジスタストリングに対応するソース線にはウェル電極の電圧と同じ電圧を印加し、それ以外のソース線には書き込み防止電圧を印加する手法が考えられるが、この場合上記書き込み防止電圧がウェル電極の電圧よりも大きい電圧となってしまう。この場合、上記書き込み防止電圧が非選択のストリングを構成するトランジスタのソースあるいはドレインから基板に抜け、上記書き込み防止電圧が正しく伝達されない可能性がある。これにより、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われる可能性がある。これに対して、本実施形態では、選択したトランジスタが属するトランジスタストリングに対応するビット線およびソース線に印加される第２の書き込み電圧がウェル電極の電圧より小さいので、それ以外のビット線あるいはソース線に印加する書き込み防止電圧をウェル電極と同じ電圧に設定することが許容される。すなわち、非選択のビット線あるいはソース線にウェル電極の電圧よりも大きい電圧を印加することがないため、非選択のストリングを構成し、かつ選択したトランジスタと同じ列のトランジスタに書き込みが行われるのを防止することができる。
【００７７】
ここでは、トランジスタＭ２１２にデータを書き込む場合について述べたが、他のトランジスタの場合も同様である。例えば、選択したトランジスタのゲートが接続されているワード線の電圧を第１の書き込み電圧とし、それ以外のワード線の電圧をパス電圧とし、選択したトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の書き込み電圧とし、それ以外のビット線の電圧を第１の電圧とし、選択したトランジスタが属するトランジスタストリングに対応するソース線の電圧を第２の書き込み電圧とし、それ以外のソース線の電圧を第１の電圧とし、配線ＳＧＳ４およびＳＧＤ４の電圧をパス電圧とする。このように動作を行うことにより、選択したトランジスタにデータを効率的に書き込むことができる。
【００７８】
このような書き込みは、第２実施形態と同様に、例えば、図１６に示す書き込み／読み出し部によって行うことができる。この書き込み／読み出し部は、第１書き込み／読み出し回路２１０と、第２書き込み／読み出し回路２２０と、を備えている。第１書き込み／読み出し回路２１０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎ、配線ＳＧＳ４、および配線ＳＧＤ４にそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、書き込み時に電源回路６００から供給される電圧を用いて、メモリセルアレイ１００の行方向の配線、すなわちソース線ＳＬ４１〜ＳＬ４ｍおよびビット線ＢＬ４１〜ＢＬ４ｍにそれぞれ電圧を印加する。また、図１６には記載していないが、ウェル電極ＳＵＢ２には第３書き込み回路によって電源回路６００から供給される電圧が印加されてもよいし、ウェル電極ＳＵＢ２は、電源回路６００から電圧を供給する端子あるいはチップ端に設置された電圧印加端子に直接接続されてもよい。電源回路６００は、複数の種類の電圧を供給することのできる複数の電源を備えている。
【００７９】
（読出し方法）
次に、図１１に示す第６実施形態の半導体不揮発性メモリ装置における読み出し方法について説明する。
【００８０】
特定のトランジスタのデータを読み出す場合は、この特定のトランジスタのゲートが接続されているワード線の電圧を第１の読み出し電圧（例えば、５Ｖ）とし、それ以外のワード線および配線ＳＧＳ４、ＳＧＤ４の電圧をパス電圧（例えば、０Ｖ）とし、上記特定のトランジスタが属するトランジスタストリングに対応するビット線の電圧を第２の読み出し電圧（例えば、４Ｖ）とし、上記特定のトランジスタが属するトランジスタストリングに対応するソース線の電圧を第１の電圧（例えば、５Ｖ）とすればよい。このとき、上記ビット線あるいはソース線を流れる電流の大きさによって、上記特定のトランジスタにデータが書き込まれているかどうかを判別する。例えばトランジスタＭ２１２にデータが書き込まれているかを判別するためには、ワード線ＷＬ２２の電圧を第１の読み出し電圧とし、それ以外のワード線ＷＬ２１、ＷＬ２３、・・・、ＷＬ２ｎおよび配線ＳＧＳ４、ＳＧＤ４の電圧をパス電圧とし、ビット線ＢＬ４１の電圧を第２の読み出し電圧とし、ソース線ＳＬ４１の電圧を第１の電圧とすればよい。
【００８１】
このような読み出しは、第２実施形態と同様に、例えば、図１６に示す書き込み／読み出し部によって行うことができる。第１書き込み／読み出し回路２１０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の列方向の配線、すなわちワード線ＷＬ２１〜ＷＬ２ｎ、配線ＳＧＳ４、および配線ＳＧＤ４にそれぞれ電圧を印加する。第２書き込み／読み出し回路２２０は、読み出し時に電源回路６００から供給される電圧を用いて、メモリセルアレイ２００の行方向の配線、すなわちソース線ＳＬ４１〜ＳＬ４ｍおよびビット線ＢＬ４１〜ＢＬ４ｍにそれぞれ電圧を印加する。
【００８２】
この第６実施形態も第２実施形態と同様に、大容量化しても、チップ面積の増加を抑制することができる。
【００８３】
次に、上記第１乃至第６実施形態のいずれかの半導体不揮発性メモリ装置を作製する場合に、好適なトランジスタの構造について述べる。
【００８４】
上記各実施形態において、ワンタイムメモリとして使用するトランジスタ（Ｍ１１１、・・・、Ｍ１ｍｎまたはＭ２１１、・・・、Ｍ２ｍｎ）は、図１３に示すように、半導体領域３０１とゲート電極３０７との間に電荷を蓄積するための電荷蓄積膜を有した構造のものでもよい。図１３に示した構造のトランジスタは、半導体領域３０１に離間して設けられたソース領域３０２およびドレイン領域３０３と、半導体領域３０１上の、ソース領域３０２とドレイン領域３０３との間のチャネル領域上に設けられた第１の絶縁膜３０４と、第１の絶縁膜３０４上に設けられた電荷蓄積膜３０５と、この電荷蓄積膜３０５上に設けられた第２の絶縁膜３０６と、この第２の絶縁膜３０６上に設けられたゲート電極３０７と、を有する。ｎチャネルトランジスタの場合は、半導体領域３０１はｐ型半導体領域であり、ソース領域３０２およびドレイン領域３０３はｎ型半導体領域となる。
【００８５】
これに対して、ｐチャネルトランジスタの場合は、半導体領域３０１はｎ型半導体領域であり、ソース領域３０２およびドレイン領域３０３はｐ型半導体領域となる。
【００８６】
電荷蓄積膜３０５は、ｐ型あるいはｎ型にドーピングされたポリシリコンであってもよい。また、絶縁性のシリコン窒化膜あるいはシリコン酸窒化膜であってもよい。また、ｐ型あるいはｎ型にドーピングされたポリシリコンによる膜の上方に絶縁性のシリコン窒化膜あるいはシリコン酸窒化膜による膜を積層した構造を有していてもよい。
【００８７】
また、第１の絶縁膜３０４、第２の絶縁膜３０６、ゲート電極３０７のそれぞれは単一種類の材料のみで構成された膜でもよいし、複数の種類の膜を積層した構造であってもよい。
【００８８】
上記のように電荷蓄積膜を有するトランジスタは、フラッシュメモリにおけるメモリトランジスタに使用される。フラッシュメモリはデータの書き込み、消去を何回も行うことができるデバイスである。この電荷蓄積膜を有するトランジスタを上記第１乃至第６実施形態のいずれかの実施形態のトランジスタに用いれば、特定のメモリトランジスタのデータを恒久的に消去状態に固定させることができる。なお、ここではｎチャネルメモリトランジスタの閾値電圧が相対的に大きい（ｐチャネルメモリトランジスタの場合は小さい）状態を書き込み状態とし、ｎチャネルメモリトランジスタの閾値電圧が相対的に小さい（ｐチャネルメモリトランジスタの場合は大きい）状態を消去状態とする。従来のフラッシュメモリではデータの保持時間は有限であるが、上記第１乃至第６実施形態に適用すれば、消去状態を恒久的に保つことが可能であり、データの信頼性を高めることができる。
【００８９】
また、別のトランジスタ構造として図１４に示すトランジスタが挙げられる。上記第１乃至第６実施形態のいずれかにおいて、ワンタイムメモリとして使用するトランジスタ（Ｍ１１１、・・・、Ｍ１ｍｎまたはＭ２１１、・・・、Ｍ２ｍｎ）は、図１４に示すように電荷蓄積膜を有しない構造のものでもよい。図１４に示した構造のトランジスタは、半導体領域４０１に離間して設けられたソース領域４０２およびドレイン領域４０３と、半導体領域４０１上の、ソース領域４０２とドレイン領域４０３との間のチャネル領域上に設けられた絶縁膜４０４と、この絶縁膜４０４上に設けられたゲート電極４０５と、を有する。ｎチャネルトランジスタの場合は、半導体領域４０１はｐ型半導体領域であり、ソース領域４０２およびドレイン領域４０３はｎ型半導体領域である。
【００９０】
一方、ｐチャネルトランジスタの場合は、半導体領域４０１はｎ型半導体領域であり、ソース領域４０２およびドレイン領域４０３はｐ型半導体領域である。絶縁膜４０４、ゲート電極４０５のそれぞれは単一種類の材料のみで構成された膜でもよいし、複数の種類の膜を積層した構造を有していてもよい。
【００９１】
図１４に示す構造のトランジスタは、図１３に示したトランジスタに比べて、低コストで作製することが可能である。また、半導体領域４０１とゲート電極４０５との間の距離が小さいため、小さい書き込み電圧によってデータの書き込みを行うことができる。一般的に、図１３に示した構造のトランジスタでは、半導体領域３０１とゲート電極３０７との間の距離が１０ｎｍより大きいが、図１４に示した構造のトランジスタでは、半導体領域４０１とゲート電極４０５との間の距離が１０ｎｍよりも小さい。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９３】
１００  メモリセルアレイ
１０１１〜１０１ｍ  トランジスタストリング
１１０  第１書き込み／読み出し回路
１２０  第２書き込み／読み出し回路
２００  メモリセルアレイ
２０１１〜２０１ｍ  トランジスタストリング
２１０  第１書き込み／読み出し回路
２２０  第２書き込み／読み出し回路
３０１  半導体領域
３０２  半導体領域
３０３  半導体領域
３０４  絶縁膜
３０５  電荷蓄積膜
３０６  絶縁膜
３０７  ゲート電極
４０１  半導体領域
４０２  半導体領域
４０３  半導体領域
４０４  絶縁膜
４０５  ゲート電極
５００  電源回路
６００  電源回路
Ｍ１１１〜Ｍ１ｍｎ  ｎチャネルトランジスタ
Ｍ２１１〜Ｍ２ｍｎ  ｐチャネルトランジスタ
【図１】
2015172989.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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