(57)【要約】【課題】AD変換精度の低下を抑制することができる固体撮像装置および撮像装置を提供する。【解決手段】比較部31は、ゲートに参照信号が入力される第1のトランジスタ、およびゲートに画素信号が入力される第2のトランジスタを有し、比較処理の実行時に、参照信号と画素信号とを比較した結果に応じた第1の比較信号を出力する差動アンプと、比較処理の実行時に略一定の電流を出力する電流出力素子と、ゲートに第1の比較信号が入力され、第1の比較信号の状態が変化する第2のタイミングよりも前に、電流出力素子から出力された電流がドレインとソースとの間に流れ、第2のタイミングの後、OFF状態となる第3のトランジスタと、を有する。比較部31は、第2のタイミングの後、電流出力素子から出力された電流に基づく第2の比較信号を出力する。【選択図】図1
2015222868.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有する複数の画素が行列状に配置された撮像部と、
互いに位相の異なる複数の位相信号を生成するクロック生成部と、
時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、
前記複数の画素の配列における列に対応して配置され、前記画素から出力される画素信号と前記参照信号との比較処理を第1のタイミングで開始し、前記参照信号が前記画素信号に対して所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、
前記比較部に対応して配置され、前記複数の位相信号の論理状態をラッチするラッチ部と、
前記比較部に対応して配置され、前記第2のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから、前記比較部から出力される電流に基づく時間が経過した第3のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、
を有し、
前記比較部は、
ゲートに前記参照信号が入力される第1のトランジスタ、およびゲートに前記画素信号が入力される第2のトランジスタを有し、前記比較処理の実行時に、前記参照信号と前記画素信号とを比較した結果に応じた第1の比較信号を出力する差動アンプと、
前記比較処理の実行時に略一定の電流を出力する電流出力素子と、
ゲートに前記第1の比較信号が入力され、前記第1の比較信号の状態が変化する前記第2のタイミングよりも前に、前記電流出力素子から出力された電流がドレインとソースとの間に流れ、前記第2のタイミングの後、OFF状態となる第3のトランジスタと、
を有し、
前記比較部は、前記第2のタイミングの後、前記電流出力素子から出力された電流に基づく第2の比較信号を出力する
ことを特徴とする固体撮像装置。
【請求項２】
前記電流出力素子は、ゲートに基準電圧が入力されている第4のトランジスタであることを特徴とする請求項1に係る固体撮像装置。
【請求項３】
前記電流出力素子は、前記第1のトランジスタのドレインとソースとの間に流れる電流と、前記第2のトランジスタのドレインとソースとの間に流れる電流との和以下の電流を出力することを特徴とする請求項１に係る固体撮像装置。
【請求項４】
前記複数の画素の配列における列は、第1の列と第2の列とを含む複数の列のいずれかに分類され、
前記第1の列における前記画素から出力された前記画素信号が入力される前記比較部の前記電流出力素子は第1の電流を出力し、
前記第2の列における前記画素から出力された前記画素信号が入力される前記比較部の前記電流出力素子は、前記第1の電流と電流値が異なる第2の電流を出力する
ことを特徴とする請求項1に係る固体撮像装置。
【請求項５】
前記複数の画素の配列における列は第1の列と第2の列とを含む複数の列のいずれかに分類され、
前記第1の列における前記画素から出力された前記画素信号が入力される前記比較部の前記電流出力素子と前記第3のトランジスタとの接続点に第1の負荷容量が接続され、
前記第2の列における前記画素から出力された前記画素信号が入力される前記比較部の前記電流出力素子と前記第3のトランジスタとの接続点に、前記第1の負荷容量と容量値が異なる第2の負荷容量が接続されている
ことを特徴とする請求項1に係る固体撮像装置。
【請求項６】
前記複数の画素の配列における所定の列毎に前記第1の列が配置されていると共に、前記複数の画素の配列における所定の列毎に前記第2の列が配置されていることを特徴とする請求項4または請求項5に係る固体撮像装置。
【請求項７】
前記第1の列と前記第2の列とは、前記複数の画素の配列において連続した複数列で構成されていることを特徴とする請求項6に係る固体撮像装置。
【請求項８】
前記複数の画素の配列が、連続した複数列で構成された単位配列を複数個含む配列であることを特徴とする請求項7に係る固体撮像装置。
【請求項９】
前記第1の列を構成する列同士は隣接せず、
前記第2の列を構成する列同士は隣接せず、
前記第1の列を構成する列と前記第2の列を構成する列とが隣接する
ことを特徴とする請求項6に係る固体撮像装置。
【請求項１０】
前記複数の画素の配列における行方向の前記画素信号の変化の周期の2分の1以下に対応する領域に前記第1の列と前記第2の列とが配置されていることを特徴とする請求項6に係る固体撮像装置。
【請求項１１】
請求項1に記載の固体撮像装置を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像装置に関する。
【背景技術】
【０００２】
TDC（=Time to Digital Converter）型AD変換回路とSS（=Single Slope）型AD変換回路とを組み合せたtdcSS（=time to digital converter Single Slope）型AD変換回路を用いた固体撮像装置の一例として、特許文献1に記載の構成が知られている。図13は、第1の従来例に係るtdcSS型AD変換回路の構成の一部を示している。以下では、図13に示す回路の構成および動作について説明する。
【０００３】
図13に示す回路は、比較部1031、ラッチ部1033、カウント部1034、バッファ回路BUFを有する。比較部1031は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少する参照信号Rampとが入力され、アナログ信号Signalと参照信号Rampとを比較した結果に基づく比較信号COを出力する電圧比較器COMPを有する。ラッチ部1033は、互いに位相の異なる複数の位相信号CK[0]〜CK[7]の論理状態をラッチする複数のラッチ回路L_0〜L_7を有する。カウント部1034は、ラッチ回路L_7から出力される位相信号CK[7]に基づいてカウントを行うカウンタ回路CNTを有する。制御信号RSTは、カウンタ回路CNTのリセット動作を行うための信号である。
【０００４】
比較部1031において、アナログ信号Signalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。バッファ回路BUFは、入力信号を反転して出力する反転バッファ回路である。
【０００５】
ラッチ部1033を構成するラッチ回路L_0〜L_7は、バッファ回路BUFからの制御信号HoldがH状態（High状態）のときにイネーブル（有効、アクティブ）状態であり、入力された位相信号CK[0]〜CK[7]をそのまま出力する。また、ラッチ回路L_0〜L_7は、バッファ回路BUFからの制御信号HoldがH状態からL状態（Low状態）に遷移するときにディスエーブル（無効、ホールド）状態となり、入力された位相信号CK[0]〜CK[7]の論理状態をラッチする。
【０００６】
次に、第1の従来例に係る回路の動作について説明する。図14は、参照信号Ramp、アナログ信号Signal、スタートパルスStartP、位相信号CK[0]〜CK[7]、比較信号CO、バッファ回路BUFからの制御信号Hold、ラッチ部1033のラッチ回路L_0〜L_7の出力信号Q0〜Q7の波形を示している。図14の横方向は時間を示し、図14の縦方向は電圧を示している。
【０００７】
まず、比較部1031での比較開始に係る第1のタイミングで、位相信号CK[0]〜CK[7]の生成が開始され、生成された位相信号CK[0]〜CK[7]がラッチ部1033のラッチ回路L_0〜L_7に入力される。バッファ回路BUFからの制御信号HoldがH状態であるため、ラッチ回路L_0〜L_7はイネーブル状態であり、位相信号CK[0]〜CK[7]をそのまま出力する。
【０００８】
カウント部1034は、ラッチ部1033のラッチ回路L_7から出力される位相信号CK[7]に基づいてカウントを行う。このカウントでは、位相信号CK[7]の立上りまたは立下りのタイミングでカウント値が増加または減少する。アナログ信号Signalと参照信号Rampとの電圧が略一致した第2のタイミングで比較部1031からの比較信号COが反転する。比較信号COがバッファ回路BUFでバッファリングされた後、第3のタイミングでバッファ回路BUFからの制御信号HoldがL状態となる。
【０００９】
これにより、ラッチ回路L_0〜L_7がディスエーブル状態となる。このとき、位相信号CK[0]〜CK[7]の論理状態がラッチ回路L_0〜L_7にラッチされる。カウント部1034は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。ラッチ部1033がラッチしている論理状態と、カウント部1034がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。
【００１０】
さらに、特許文献2に記載された構成が提案されている。図15は、第2の従来例に係るtdcSS型AD変換回路の構成の一部を示している。以下では、図15に示す回路の構成および動作について説明する。
【００１１】
図15に示す回路は、比較部1031、ラッチ制御部1032、ラッチ部1033、カウント部1034を有する。比較部1031、カウント部1034は、図13に示す比較部1031、カウント部1034と同一である。
【００１２】
ラッチ制御部1032は、反転遅延回路DLY、AND回路AND1を有し、ラッチ部1033の動作を制御する制御信号を生成する。反転遅延回路DLYには、比較部1031からの比較信号COが入力される。反転遅延回路DLYは、比較信号COを反転して遅延させた比較信号xCO_Dを出力する。AND回路AND1には、反転遅延回路DLYからの比較信号xCO_Dと比較部1031からの比較信号COとが入力される。AND回路AND1は、比較信号xCO_Dと比較信号COとの論理積（AND）をとった制御信号Hold_Lを出力する。
【００１３】
ラッチ部1033は、ラッチ回路L_0〜L_7、AND回路AND2を有する。ラッチ回路L_0〜L_7は、図13に示すラッチ回路L_0〜L_7と同一である。AND回路AND2は、ラッチ制御部1032の反転遅延回路DLYからの比較信号xCO_Dと制御信号Enableとの論理積（AND）をとった制御信号Hold_Cをラッチ回路L_7に出力する。
【００１４】
次に、第2の従来例に係る回路の動作について説明する。図16は、スタートパルスStartP、位相信号CK[0]〜CK[7]、比較信号xCO_D、比較信号CO、AND回路AND1からの制御信号Hold_L、制御信号Enable、AND回路AND2からの制御信号Hold_C、ラッチ部1033のラッチ回路L_0〜L_7の出力信号Q0〜Q7の波形を示している。図16の横方向は時間を示し、図16の縦方向は電圧を示している。
【００１５】
以下では、第1の従来例に係る回路の動作と異なる部分について説明する。比較部1031での比較開始に係る第1のタイミングの後、比較部1031に入力されるアナログ信号Signalと参照信号Rampとの電圧が略一致するまで、比較部1031からの比較信号COはL状態である。比較信号COがL状態である間、反転遅延回路DLYからの比較信号xCO_DはH状態である。反転遅延回路DLYからの比較信号xCO_DがH状態であり、比較部1031からの比較信号COがL状態であるため、AND回路AND1からの制御信号Hold_LはL状態である。このため、ラッチ回路L_0〜L_6はディスエーブル状態である。
【００１６】
一方、比較部1031での比較開始に係る第1のタイミングで制御信号EnableはH状態であり、反転遅延回路DLYからの比較信号xCO_DがH状態であるため、AND回路AND2からの制御信号Hold_CはH状態である。このため、ラッチ回路L_7はイネーブル状態である。
【００１７】
続いて、アナログ信号Signalと参照信号Rampとの電圧が略一致した第2のタイミングで比較部1031からの比較信号COが反転する。反転遅延回路DLYからの比較信号xCO_DがH状態であり、比較部1031からの比較信号COがL状態からH状態に変化するため、AND回路AND1の制御信号Hold_LはL状態からH状態に変化する。これによって、ラッチ回路L_0〜L_6はイネーブル状態となる。
【００１８】
さらに、比較部1031からの比較信号COが反転したタイミングから所定の時間が経過した第3のタイミングで反転遅延回路DLYからの比較信号xCO_DがH状態からL状態に変化する。これによって、AND回路AND1の制御信号Hold_LおよびAND回路AND2の制御信号Hold_CがH状態からL状態に変化するため、ラッチ回路L_0〜L_7はディスエーブル状態となる。
【００１９】
上記の動作では、第2のタイミングから第3のタイミングまでの期間のみ、ラッチ回路L_0〜L_6が動作するため、第1の従来例と比較して、消費電流を低減することができる。
【００２０】
反転遅延回路DLYの具体的な構成として、例えば非特許文献1に記載された、インバータ回路を多段に接続した、いわゆるDelay Lineを適用することが考えられる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開2011-55196号公報
【特許文献２】特開2012-39386号公報
【非特許文献】
【００２２】
【非特許文献１】ITE Technical Report Vol.37, No.29
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来のtdcSS型AD変換回路およびそれを用いた固体撮像装置には、電源およびグランドのバウンスに起因するAD変換精度の低下の問題がある。以下、この問題について説明する。
【００２４】
従来のtdcSS型AD変換回路を用いた固体撮像装置が有するカラム回路では、行列状に配置された画素の配列の各列に対応して、比較部1031、ラッチ制御部1032、ラッチ部1033、カウント部1034が列毎に配置されている。カラム回路の各部には電源電圧VDDが供給されているが、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、電源から遠くなるほど）、配線抵抗がより大きくなることにより、より大きな電圧降下が発生して電源電圧VDDが低下する。また、回路で消費される電流がより大きくなるほど、電圧降下はより大きくなる。また、同様の理由によって、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、グランドから遠くなるほど）、グランド電圧GNDは上昇する。例えば、カラム回路の端の列では電源電圧VDD=1.5[V]、グランド電圧GND=0[V]であっても、カラム回路の中央の列では電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]程度になる場合がある。
【００２５】
AD変換期間中（例えば、全画素で略一定となるリセットレベルのAD変換期間中）に全列の比較部1031からの比較信号COが略同時に反転することにより反転遅延回路DLYとラッチ回路L_0〜L_6とが略同時に動作を開始する（イネーブル状態になる）場合がある。この場合、全列の反転遅延回路DLYおよびラッチ回路L_0〜L_6内で過渡的な電流が略同時に流れることにより、カラム回路の特に中央列付近では、この過渡的な電流と配線抵抗とによる電源およびグランドの過渡的なバウンス（電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]を中心とした過渡的な電圧のリンギング）が発生する。
【００２６】
特に、インバータ回路では、入力信号の論理状態が反転したときにインバータ回路を構成するトランジスタに流れる貫通電流が大きいため、電源およびグランドのバウンスが発生しやすい。また、インバータ回路の伝搬遅延時間は電源電圧とグランド電圧との差に大きく依存する。
【００２７】
従来のtdcSS型AD変換回路では、ラッチ回路L_0〜L_6が略同時に動作を開始した第2のタイミングから、反転遅延回路DLYにおける遅延時間だけ経過した第3のタイミングでラッチ回路L_0〜L_7がディスエーブル状態となり、位相信号CK[0]〜CK[7]の論理状態をラッチする。しかし、カラム回路の中央列付近では、電源およびグランドの電圧（バウンスの大きさ）に応じて、反転遅延回路DLYの遅延時間が変化し、ラッチタイミングである第3のタイミングが変化する。
【００２８】
特に、インバータ回路を複数連結した構成による反転遅延回路DLYでは、電源およびグランドの電圧（バウンスの大きさ）の変化に応じて各インバータ回路の遅延時間tDLYが変化するとともに、各インバータ回路の遅延時間tDLYが累積する。これによって、反転遅延回路DLYの遅延時間が大きく変化し、ラッチ回路L_0〜L_7が位相信号CK[0]〜CK[7]の論理状態を正確にラッチできない可能性があった。この問題は、多数の比較部1031からの比較信号COが略同時に変化する場合に発生する確率が高く、結果としてAD変換精度が低下する可能性があった。
【００２９】
本発明は、AD変換精度の低下を抑制することができる固体撮像装置および撮像装置を提供する。
【課題を解決するための手段】
【００３０】
本発明は、光電変換素子を有する複数の画素が行列状に配置された撮像部と、互いに位相の異なる複数の位相信号を生成するクロック生成部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、前記複数の画素の配列における列に対応して配置され、前記画素から出力される画素信号と前記参照信号との比較処理を第1のタイミングで開始し、前記参照信号が前記画素信号に対して所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、前記比較部に対応して配置され、前記複数の位相信号の論理状態をラッチするラッチ部と、前記比較部に対応して配置され、前記第2のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから、前記比較部から出力される電流に基づく時間が経過した第3のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、を有し、前記比較部は、ゲートに前記参照信号が入力される第1のトランジスタ、およびゲートに前記画素信号が入力される第2のトランジスタを有し、前記比較処理の実行時に、前記参照信号と前記画素信号とを比較した結果に応じた第1の比較信号を出力する差動アンプと、前記比較処理の実行時に略一定の電流を出力する電流出力素子と、ゲートに前記第1の比較信号が入力され、前記第1の比較信号の状態が変化する前記第2のタイミングよりも前に、前記電流出力素子から出力された電流がドレインとソースとの間に流れ、前記第2のタイミングの後、OFF状態となる第3のトランジスタと、を有し、前記比較部は、前記第2のタイミングの後、前記電流出力素子から出力された電流に基づく第2の比較信号を出力することを特徴とする固体撮像装置である。
【００３１】
また、本発明は、上記の固体撮像装置を有することを特徴とする撮像装置である。
【発明の効果】
【００３２】
本発明によれば、電源とグランドとの間に流れる電流の変化を低減することが可能となる。このため、第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の低下を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る固体撮像装置が有する比較部の構成を示す回路図である。
【図３】本発明の第1の実施形態に係る固体撮像装置が有するラッチ制御部の構成を示す回路図である。
【図４】本発明の第1の実施形態に係る固体撮像装置が有する比較部の動作を説明するための回路図である。
【図５】本発明の第1の実施形態に係る固体撮像装置が有する比較部の動作を説明するための回路図である。
【図６】本発明の第1の実施形態に係る固体撮像装置が有するラッチ制御部の動作に関係する信号の波形を示すタイミングチャートである。
【図７】本発明の第1の実施形態に係る固体撮像装置が有するラッチ制御部の動作に関係する信号の波形を示すタイミングチャートである。
【図８】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図９】本発明の第2の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１０】本発明の第3の実施形態に係る固体撮像装置が有するカラム処理部の構成を示すブロック図である。
【図１１】本発明の第3の実施形態に係る固体撮像装置が有するカラム処理部の構成を示すブロック図である。
【図１２】本発明の第4の実施形態に係る撮像装置の構成を示すブロック図である。
【図１３】第1の従来例に係るtdcSS型AD変換回路の構成の一部を示すブロック図である。
【図１４】第1の従来例に係るtdcSS型AD変換回路の動作を示すタイミングチャートである。
【図１５】第2の従来例に係るtdcSS型AD変換回路の構成の一部を示すブロック図である。
【図１６】第2の従来例に係るtdcSS型AD変換回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３４】
以下、図面を参照し、本発明の実施形態を説明する。
【００３５】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成の一例を示している。図1に示す固体撮像装置1は、撮像部2、垂直選択部12、水平選択部14、カラム処理部15、出力部17、クロック生成部18、参照信号生成部19、制御部20を有する。
【００３６】
撮像部2は、光電変換素子を有する複数の単位画素3が行列状に配置されて構成されている。単位画素3は、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線13に画素信号を出力する。垂直選択部12は、撮像部2の各行を選択する。クロック生成部18は、互いに位相の異なる複数の位相信号を生成する。参照信号生成部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、単位画素3から出力された画素信号をAD変換する列AD変換部16を有する。水平選択部14は、AD変換されたデジタルデータを水平信号線に読み出す。出力部17は、水平選択部14によって読み出されたデジタルデータを後段の回路に出力する。制御部20は各部を制御する。
【００３７】
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、単位画素3の配列の行数および列数は2以上の任意の自然数であれば良い。現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置される。図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００３８】
以下では、各部のより詳細な説明を行う。撮像部2では、単位画素3が4行6列分だけ2次元に配置されている。また、この4行6列の画素配列に対して行毎に行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列毎に垂直信号線13が配線されている。
【００３９】
カラム処理部15は、例えば撮像部2の画素配列の列毎、すなわち垂直信号線13毎に設けられた列AD変換部16を有する。列AD変換部16は、撮像部2の各単位画素3から列毎に垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。本例では、撮像部2の画素配列の1列に対して1対1の対応関係で列AD変換部16が配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数の列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部19と共に、撮像部2の選択行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
【００４０】
クロック生成部18は、複数の遅延ユニット（反転素子）がリング状に接続された円環遅延回路であって対称発振回路であるVCO（=Voltage Controlled Oscillator）100で構成され、各遅延ユニットから、それぞれ一定の位相差を有する位相信号を出力する。出力する位相信号の数が2のべき乗となる非対称発振回路等をクロック生成部18に用いても構わない。クロック生成部18として円環遅延回路が好適であるが、それに限る必要もない。
【００４１】
参照信号生成部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する参照信号、いわゆるランプ波を生成し、参照信号線を介してカラム処理部15の列AD変換部16に参照信号を供給する。参照信号生成部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００４２】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線を介して出力部17に読み出される。
【００４３】
制御部20は、垂直選択部12、クロック生成部18、参照信号生成部19、水平選択部14、カラム処理部15、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００４４】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、出力部17がnビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００４５】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、参照信号生成部19から与えられる、AD変換するための参照信号と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、列AD変換部16は、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００４６】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は撮像部2の画素配列の列毎に配置されている。図1では6個の列AD変換部16が配置されている。各列の列AD変換部16は同一に構成されている。列AD変換部16は、比較部31、ラッチ制御部32、ラッチ部33、カウント部34を有する。
【００４７】
比較部31は、撮像部2の画素配列の列に対応して配置されている。前述したように、撮像部2の画素配列の複数の列に対して列AD変換部16が配置されていてもよいため、撮像部2の画素配列の複数の列に対して比較部31が配置されていてもよい。つまり、撮像部2の画素配列の1列毎または複数列毎に比較部31が配置される。
【００４８】
比較部31は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、参照信号生成部19から供給される参照信号のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部31が出力する比較信号は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【００４９】
比較部31は、単位画素3から出力される画素信号と参照信号との比較処理を第1のタイミングで開始し、参照信号が画素信号に対して所定の条件を満たした第2のタイミング（本例では参照信号と画素信号との電圧が略一致したタイミング）で比較処理を終了する。比較部31が比較処理を終了するタイミングで比較部31からの比較信号が反転する。
【００５０】
ラッチ部33、ラッチ制御部32、カウント部34は、比較部31に対応して配置されている。ラッチ部33は、クロック生成部18から出力された複数の位相信号の論理状態をラッチ（保持／記憶）する複数のラッチ回路L_0〜L_7を有する。ラッチ部33がラッチした複数の位相信号の論理状態に基づいて出力部17でエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
【００５１】
ラッチ制御部32は、ラッチ部33の動作を制御する制御信号を生成する。ラッチ制御部32は、第2のタイミングでラッチ部33を有効にし、第2のタイミングから、比較部31から出力される電流（比較信号の電流）に基づく時間が経過した第3のタイミングでラッチ部33にラッチを実行させる。
【００５２】
カウント部34は、クロック生成部18から出力される位相信号（本例では位相信号CK[7]）に基づいてカウントを行う。カウント部34がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
【００５３】
ここで、ラッチ部33にラッチされる複数の位相信号CK[0]〜CK[7]の論理状態に応じた信号は、例えば8ビットのデータである。また、カウント部34のカウント値が構成する上位データ信号は、例えば10ビットのデータである。10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
【００５４】
本実施形態では、複数の単位画素3の配列における列は、第1の列（第1の列グループ）と第2の列（第2の列グループ）とを含む複数の列（複数の列グループ）のいずれかに分類されている。第1の列、第2の列等は、複数の単位画素3の配列における列を識別するための名称である。固体撮像装置1では、奇数列が第1の列であり、偶数列が第2の列である。3種類以上の列が存在してもよい。第1の列と第2の列とを含む複数の列の比較部31のそれぞれに異なる基準電圧が供給される。固体撮像装置1では、第1の基準電圧Vb1が第1の列の比較部31に供給される。また、第1の基準電圧Vb1と異なる第2の基準電圧Vb2が第2の列の比較部31に供給される。例えば、第1の基準電圧Vb1は第2の基準電圧Vb2よりも大きい。
【００５５】
本実施形態では、複数の単位画素3の配列における所定の列毎に第1の列が配置されていると共に、複数の単位画素3の配列における所定の列毎に第2の列が配置されている。固体撮像装置1では、複数の単位画素3の配列における2列毎に第1の列が配置されていると共に、複数の単位画素3の配列における2列毎に第2の列が配置されている。第1の列を構成する列同士は隣接しない。また、第2の列を構成する列同士は隣接しない。また、第1の列を構成する列と第2の列を構成する列とが隣接する。固体撮像装置1では、第1の列を構成する列と第2の列を構成する列とが交互に並んでいる。第1の列と第2の列とは、複数の単位画素3の配列において連続した2列以上の列で構成されていてもよい。
【００５６】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００５７】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降する参照信号と、画素信号との各電圧を比較し、この比較処理が開始された時点（第1のタイミング）から、参照信号の電圧（ランプ電圧）と画素信号の電圧とが一致し（第2のタイミング）、さらに所定時間が経過した時点（第3のタイミング）までの期間の長さを、カウント部34のカウント値と、ラッチ部33にラッチされた複数の位相信号CK[0]〜CK[7]の論理状態のエンコード値とによって計測することによって、画素信号の大きさに対応したデジタルデータを得る。
【００５８】
本実施形態では、単位画素3から読み出されたリセットレベルと信号レベルとのそれぞれに対して、上記のAD変換を行う。より具体的には、撮像部2の選択行の各単位画素3から、1回目の読出し動作により、画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作により、単位画素3に入射された電磁波に応じた信号レベルを読み出してAD変換する。その後、デジタル的にリセットレベルと信号レベルとの減算（CDS処理）を行うことにより、信号成分に応じたデジタルデータを得る。1回目の読出し動作で信号レベルを読み出してAD変換し、その後の2回目の読出し動作でリセットレベルを読み出してAD変換しても構わない。また、これに限る必要もない。
【００５９】
（1回目の読出し）
撮像部2の画素配列の任意の行の単位画素3から垂直信号線13に出力された画素信号（リセットレベル）が安定した後、制御部20は、参照信号生成部19に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部19は、比較部31の第1の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号を出力する。比較部31は、この参照信号と画素信号とを比較する。ラッチ制御部32は、比較部31により比較が開始されたタイミング（第1のタイミング）でラッチ部33のラッチ回路L_7をイネーブル（有効、アクティブ）状態とする。また、カウント部34は、クロック生成部18からの位相信号CK[7]をカウントクロックとしてカウントを行う。
【００６０】
比較部31は、参照信号生成部19から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較信号を反転させる。比較部31からの比較信号が反転したとき、ラッチ制御部32はラッチ部33のラッチ回路L_0〜L_6をイネーブル状態とする。
【００６１】
比較部31からの比較信号が反転した後、この反転によりラッチ制御部32からの制御信号が反転したとき（第3のタイミング）、ラッチ部33のラッチ回路L_0〜L_7がディスエーブル（無効、ホールド）状態となり、クロック生成部18からの複数の位相信号CK[0]〜CK[7]の論理状態をラッチする。同時に、カウント部34は、カウント値をラッチする。これにより、リセットレベルに応じたデジタルデータが得られる。制御部20は、所定の期間が経過すると、参照信号生成部19への制御データの供給と、クロック生成部18からの位相信号の出力とを停止する。これにより、参照信号生成部19は、参照信号の生成を停止する。
【００６２】
（2回目の読出し）
撮像部2の画素配列の任意の行の単位画素3から垂直信号線13に出力された画素信号（信号レベル）が安定した後、制御部20は、参照信号生成部19に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部19は、比較部31の第1の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号を出力する。比較部31は、この参照信号と画素信号とを比較する。ラッチ制御部32は、比較部31により比較が開始されたタイミング（第1のタイミング）でラッチ部33のラッチ回路L_7をイネーブル状態とする。また、カウント部34は、クロック生成部18からの位相信号CK[7]をカウントクロックとしてカウントを行う。
【００６３】
比較部31は、参照信号生成部19から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較信号を反転させる。比較部31からの比較信号が反転したとき、ラッチ制御部32はラッチ部33のラッチ回路L_0〜L_6をイネーブル状態とする。
【００６４】
比較部31からの比較信号が反転した後、この反転によりラッチ制御部32からの制御信号が反転したとき（第3のタイミング）、ラッチ部33のラッチ回路L_0〜L_7がディスエーブル状態となり、クロック生成部18からの複数の位相信号CK[0]〜CK[7]の論理状態をラッチする。同時に、カウント部34は、カウント値をラッチする。これにより、信号レベルに応じたデジタルデータが得られる。制御部20は、所定の期間が経過すると、参照信号生成部19への制御データの供給と、クロック生成部18からの位相信号の出力とを停止する。これにより、参照信号生成部19は、参照信号の生成を停止する。
【００６５】
リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとは、水平選択部14により水平信号線を介して出力部17に転送される。出力部17が、デジタルデータに基づくエンコード処理および減算（CDS処理）を行うことで信号成分のデジタルデータが得られる。出力部17をカラム処理部15に内蔵しても構わない。
【００６６】
次に、比較部31の詳細な構成について説明する。図2は比較部31の構成の一例を示している。比較部31は、第1のアンプ部AMP1、第2のアンプ部AMP2を有する。以下では、電圧源の一例として電源VDDとグランドGNDとを用いて比較部31の構成を説明する。
【００６７】
第1のアンプ部AMP1は、差動アンプDAMP、トランジスタP6，P7、容量素子C1，C2を有する。差動アンプDAMPは、ソースが共通に接続されたNMOSで構成されるN型のトランジスタN1，N2と、これらトランジスタN1，N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるP型のトランジスタP3，P4と、トランジスタN1，N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSで構成される電流源N5とを有する。また、差動アンプDAMPは、参照信号生成部19と電気的に接続された第1の入力端子IN1（トランジスタN1のゲート）と、単位画素3と電気的に接続された第2の入力端子IN2（トランジスタN2のゲート）とを有し、第1の入力端子IN1および第2の入力端子IN2の電圧を比較する。
【００６８】
トランジスタN1，N2の各ゲートとドレインとの間に、PMOSで構成されるP型のトランジスタP6，P7がそれぞれ接続されている。これらトランジスタP6，P7は、各ゲートにLowアクティブのリセットパルスResetが制御部20から与えられることでON状態となり、トランジスタN1，N2の各ゲートとドレインとを短絡する。これによって、トランジスタP6，P7は、トランジスタN1，N2の各ゲートの電圧、すなわち差動アンプDAMPの2つの入力端子の電圧をリセット（初期化）するリセット部として機能する。差動アンプDAMPの2つの入力端子の電圧をリセットすることで、比較処理の開始時の差動アンプDAMPの動作点が決定される。
【００６９】
トランジスタN1，N2の各ゲート、すなわち差動アンプDAMPの第1の入力端子IN1および第2の入力端子IN2には、DCレベルをカットし、かつリセット時に所定の電圧をサンプリングするための容量素子C1，C2の第1の端子がそれぞれ接続されている。容量素子C1の第2の端子は、参照信号生成部19に電気的に接続され、参照信号生成部19からの参照信号Rampが与えられる。容量素子C2の第2の端子は、撮像部2の単位画素3に電気的に接続され、各単位画素3から出力される画素信号Pixelが与えられる。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
【００７０】
トランジスタN1のドレインはトランジスタP3のドレインおよびゲートに接続され、トランジスタP3のソースは電源VDDに接続されている。トランジスタN2のドレインはトランジスタP4のドレインに接続され、トランジスタP4のソースは電源VDDに接続されている。トランジスタN2のドレインは第2のアンプ部AMP2にも接続されている。
【００７１】
上記のように構成された第1のアンプ部AMP1において、差動アンプDAMPは、ゲートに参照信号Rampが入力されるトランジスタN1（第1のトランジスタ）、およびゲートに画素信号Pixelが入力されるトランジスタN2（第2のトランジスタ）を有し、比較処理の実行時に、参照信号Rampと画素信号Pixelとを比較した結果に応じた第1の比較信号CO_1をトランジスタN2のドレインから出力する。
【００７２】
第2のアンプ部AMP2は、差動アンプDAMPを構成するトランジスタN1，N2と同じ導電型のNMOSで構成されるN型のトランジスタN9（第3のトランジスタ）と、トランジスタN1，N2と異なる導電型のPMOSで構成されるP型のトランジスタP8（電流出力素子）とを有する。トランジスタN9のゲートはトランジスタN2のドレインとトランジスタP4のドレインとに接続され、トランジスタN9のドレインはトランジスタP8のドレインに接続され、トランジスタN9のソースはグランドGNDに接続されている。
【００７３】
トランジスタP8のゲートは、一定の基準電圧Vbを出力する電圧源に接続されている。基準電圧Vbは第1の基準電圧Vb1と第2の基準電圧Vb2とのいずれかである。複数の単位画素3の配列における第1の列の比較部31のトランジスタP8のゲートに第1の基準電圧Vb1が入力される。また、複数の単位画素3の配列における第2の列の比較部31のトランジスタP8のゲートに第2の基準電圧Vb2が入力される。例えば、基準電圧Vbは、Lレベルよりも高い電圧であって、電源電圧からトランジスタP8の閾値分低い電圧よりも低い電圧である。トランジスタP8のソースは電源VDDに接続されている。また、図2では、比較部31の後段のラッチ制御部32の入力容量および寄生容量等を含む出力負荷CLが示されている。
【００７４】
上記のように構成された第2のアンプ部AMP2において、トランジスタP8は、比較処理の実行時に、ゲートに入力される基準電圧Vbに基づく電流をドレインから出力する。基準電圧Vbは一定の電圧である。このため、トランジスタP8は、比較処理の実行時に略一定の電流を出力する電流出力素子（第4のトランジスタ）となる。トランジスタP8は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下の電流を出力することが望ましい。
【００７５】
トランジスタN9のゲートに第1の比較信号CO_1が入力される。第1の比較信号CO_1の状態が変化する第2のタイミングよりも前にトランジスタN9はオンである。トランジスタP8から出力された電流がトランジスタN9のドレインとソースとの間に流れる。第2のタイミングの後、トランジスタN9はOFF状態となる。これによって、比較部31（第2のアンプ部AMP2）は、第2のタイミングの後、トランジスタP8から出力された電流に基づく第2の比較信号CO_2をトランジスタP8とトランジスタN9との接続点（トランジスタP8のドレインおよびトランジスタN9のドレイン）から出力する。第2のアンプ部AMP2の詳細な動作については後述する。
【００７６】
ラッチ制御部32が比較部31に接続されている。ラッチ制御部32は第1の入力端子と第2の入力端子とを有する。ラッチ制御部32の第1の入力端子はトランジスタN2のドレインとトランジスタP4のドレインとに接続されている。ラッチ制御部32の第2の入力端子はトランジスタN9のドレインとトランジスタP8のドレインとに接続されている。第1の比較信号CO_1がラッチ制御部32の第1の入力端子に入力され、第2の比較信号CO_2がラッチ制御部32の第2の入力端子に入力される。ラッチ制御部32は、第1の比較信号CO_1と第2の比較信号CO_2とに基づく制御信号Hold_Lを出力する。
【００７７】
図3は、ラッチ制御部32の構成例を示している。図3(a)は、ラッチ制御部32の第1の構成例を示している。図3(b)は、ラッチ制御部32の第2の構成例を示している。
【００７８】
図3(a)に示すように、ラッチ制御部32は、AND回路AND1を有する。第1の比較信号CO_1を反転した信号がAND回路AND1の第1の入力端子に入力される。また、第2の比較信号CO_2を反転した信号がAND回路AND1の第2の入力端子に入力される。AND回路AND1は、第1の入力端子に入力された信号と、第2の入力端子に入力された信号との論理積（AND）演算を行い、演算結果を制御信号Hold_L1として出力する。
【００７９】
図3(b)に示すように、ラッチ制御部32は、バッファBUF1、バッファBUF2、AND回路AND2を有する。第2の比較信号CO_2がバッファBUF1とバッファBUF2とに入力される。バッファBUF1とバッファBUF2とは、入力された第2の比較信号CO_2に遅延を加える。バッファBUF1の回路閾値とバッファBUF2の回路閾値とは異なる。例えば、バッファBUF1の回路閾値はバッファBUF2の回路閾値よりも小さい。
【００８０】
バッファBUF1から出力された信号がAND回路AND2の第1の入力端子に入力される。また、バッファBUF2から出力された信号を反転したがAND回路AND2の第2の入力端子に入力される。AND回路AND2は、第1の入力端子に入力された信号と、第2の入力端子に入力された信号との論理積（AND）演算を行い、演算結果を制御信号Hold_L2として出力する。
【００８１】
次に、比較部31の動作について説明する。リセットレベルの画素信号を読み出す1回目の読出しと、信号レベルの画素信号を読み出す2回目の読出しとのそれぞれにおいて、比較部31は以下の動作を行う。
【００８２】
（初期化時の動作）
単位画素3からの画素信号Pixelが差動アンプDAMPの第2の入力端子IN2に与えられ、参照信号生成部19から差動アンプDAMPの第1の入力端子IN1に与えられる参照信号Rampが安定した後、比較部31が比較処理を開始する前に制御部20がリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。
【００８３】
このリセット（初期化）によって決定された動作点で、差動アンプDAMPの2つの入力端子の電圧、すなわちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。すなわち、差動アンプDAMPの2つの入力端子の電圧が、略同一の電圧になるようにリセットされる。上記の初期化が終了した後、トランジスタP6，P7はOFF状態となり、トランジスタN1，N2の各ゲートとドレインとを切り離す。
【００８４】
（参照信号Rampの電圧≧画素信号Pixelの電圧のときの動作）
差動アンプDAMPの第1の入力端子IN1に参照信号Rampが与えられて差動アンプDAMPの第1の入力端子IN1の電圧Vin1が高くなった後、比較処理が開始され、参照信号Rampの電圧がランプ状に下降する。図4は、初期化が終了して参照信号Rampの電圧が画素信号Pixelの電圧よりも高くなった後、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となるまでの比較部31の状態を示している。
【００８５】
参照信号Rampの電圧が画素信号Pixelの電圧よりも高い場合、差動アンプDAMPの第1の入力端子IN1の電圧Vin1は差動アンプDAMPの第2の入力端子IN2の電圧Vin2よりも高い。この場合、トランジスタN2はOFF状態となり、トランジスタN2のドレインの電圧はHレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたHレベルの第1の比較信号CO_1をドレインから出力する。
【００８６】
トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタN9のゲートに入力される。このため、トランジスタN9のゲートの電圧はHレベルとなる。これによってトランジスタN9はON状態となり、トランジスタN9のドレインとソースとの間に電流が流れる。
【００８７】
トランジスタP8は、ゲートに入力される基準電圧VbによってON状態となっており、基準電圧Vbに基づく電流をドレインから出力する。この電流がトランジスタN9のドレインとソースとの間に流れる。
【００８８】
このとき、第2のアンプ部AMP2では、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れる。この電流は、トランジスタP8のゲートに与えられた基準電圧Vbによって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。より具体的には、この電流は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下である。また、トランジスタN9のゲートの電圧がHレベルであるため、トランジスタN9のON抵抗は低く、トランジスタP8のドレインの電圧すなわち第2の比較信号CO_2の電圧はLレベルとなる。
【００８９】
（参照信号Rampの電圧≦画素信号Pixelの電圧のときの動作）
参照信号Rampの電圧がさらに下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となる（第2のタイミング）。その後、参照信号Rampの電圧が画素信号Pixelの電圧よりも低くなる。図5は、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となった後の比較部31の状態を示している。
【００９０】
参照信号Rampの電圧が画素信号Pixelの電圧よりも低い場合、差動アンプDAMPの第1の入力端子IN1の電圧Vin1は差動アンプDAMPの第2の入力端子IN2の電圧Vin2よりも低い。この場合、トランジスタN1がOFF状態となり、トランジスタN1のドレインとソースとの間に電流が流れなくなるとともに、トランジスタN2がON状態となるため、トランジスタN2のドレインの電圧はLレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたLレベルの第1の比較信号CO_1をドレインから出力する。
【００９１】
トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタN9のゲートに入力される。このため、トランジスタN9のゲートの電圧はLレベルとなる。これによってトランジスタN9はOFF状態となる。
【００９２】
トランジスタP8は、ゲートに入力される基準電圧VbによってON状態となっており、基準電圧Vbに基づく電流をドレインから出力する。トランジスタP8が出力する電流は、図4の状態でトランジスタP8が出力する電流と略同一である。
【００９３】
このとき、第2のアンプ部AMP2では、電源VDDからグランドGNDに向かって、トランジスタP8と出力負荷CLとを通る経路で電流が流れる。この電流は、参照信号Rampの電圧が画素信号Pixelの電圧よりも大きいときに第2のアンプ部AMP2に流れる電流と略同一である。また、この電流は、トランジスタP8のゲートに与えられた基準電圧Vbによって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。より具体的には、この電流は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下である。また、トランジスタN9がOFF状態であるため、トランジスタP8のドレインの電圧すなわち第2の比較信号CO_2の電圧はHレベルとなる。
【００９４】
ラッチ制御部32は、第1の比較信号CO_1と第2の比較信号CO_2とに基づく第2のタイミングでラッチ部33のラッチ回路L_0〜L_6をイネーブル状態とする。すなわち、ラッチ制御部32は、第1の比較信号CO_1の電圧がHレベルからLレベルに変化する第2のタイミング、または第1の比較信号CO_1の電圧がHレベルからLレベルに変化したタイミングから所定時間が経過した第2のタイミングでラッチ部33のラッチ回路L_0〜L_6をイネーブル状態とする。また、ラッチ制御部32は、第2の比較信号CO_2に基づく第3のタイミングでラッチ部33のラッチ回路L_0〜L_7をディスエーブル状態とする。
【００９５】
出力負荷CLの電圧は、第2のタイミングの直前にはLレベルである。第2のタイミング以降、トランジスタP8が出力する電流が出力負荷CLを充電するため、出力負荷CLの電圧すなわち第2の比較信号CO_2の電圧V0は(1)式となる。
【００９６】
【数１】
2015222868.tif 000003
【００９７】
(1)式において、IconstはトランジスタP8が出力する電流値（一定値）であり、CLは出力負荷CLの容量値であり、tは時間である。(1)式に示すように、第2の比較信号CO_2の電圧V0は一定の電流値Iconstに応じた傾きで線形に増加する。この電圧V0がラッチ制御部32の回路閾値を超えたタイミング（第3のタイミング）でラッチ制御部32はラッチ部33のラッチ回路L_0〜L_7をディスエーブル状態とすることによって、ラッチ部33にラッチを実行させる。つまり、ラッチ制御部32は、第2のタイミング以降の第2の比較信号CO_2の電圧変化の傾き（(1)式の電流値Iconst）とラッチ制御部32の回路閾値とで決まる第3のタイミングでラッチ部33にラッチを実行させる。
【００９８】
上記のように、第2のタイミングの前、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れる。また、第2のタイミングの後、電源VDDからグランドGNDに向かって、トランジスタP8と出力負荷CLとを通る経路で電流が流れる。第2のタイミングの前と後とでは、トランジスタP8に流れる電流は略同一である。つまり、第2のタイミングの前と後とでは、電源VDDからグランドGNDに向かって略同一の電流が流れる。これによって、電源VDDとグランドGNDとの間に流れる電流の変化を低減することが可能となる。このため、電源VDDおよびグランドGNDのバウンスを抑制することができる。
【００９９】
また、第2のアンプ部AMP2において電源VDDからグランドGNDに流れる電流は、インバータ回路に流れる貫通電流よりも十分に小さい。より具体的には、この電流は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下である。このため、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１００】
電源VDDまたはグランドGNDのバウンスが発生すると、出力負荷CLの電圧が変化する。電源VDDまたはグランドGNDのバウンスにより出力負荷CLの電圧が変化すると、出力負荷CLの電圧が後段回路（ラッチ制御部32）の回路閾値に達するまでの時間が変化し、第3のタイミングが変化する。上記のように、本実施形態では、電源VDDおよびグランドGNDのバウンスの発生を抑制することが可能となるため、第3のタイミングの変化を抑制することができる。したがって、AD変換精度の低下を抑制することができる。
【０１０１】
前述したように、第2のタイミングの前と後とでは、電源VDDからグランドGNDに向かって略同一の電流が流れる。しかし、第2のタイミングから時間が経過すると、出力負荷CLの充電が完了し、電流が流れなくなる。出力負荷CLの充電が多数の列で略同時に完了すると、第2の比較信号CO_2の電流が多数の列で略同時に0となる。これによって、電源VDDまたはグランドGNDにバウンスが発生する可能性がある。
【０１０２】
しかし、この電流は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下である。つまり、電源VDDからグランドGNDに向かって流れる電流は小さい。このため、第2の比較信号CO_2の電流が多数の列で略同時に0となることによる電源VDDおよびグランドGNDのバウンスの発生を抑制することができる。
【０１０３】
次に、ラッチ制御部32の動作について説明する。図6は、ラッチ制御部32の動作に関係する信号の波形を示している。図6では、参照信号Rampと、画素信号Pixelと、第1の比較信号CO_1と、第2の比較信号CO_2と、制御信号Hold_L1と、制御信号Hold_L2との波形が示されている。図6の横方向が時間を示し、図6の縦方向が電圧を示している。ただし、参照信号Rampおよび画素信号Pixel以外の信号は、第2のタイミングT2を中心に時間方向に拡大されている。
【０１０４】
比較処理の開始時の参照信号Rampの電圧と比較処理の終了時の参照信号Rampの電圧とが破線で示されている。図6では、参照信号Rampの電圧は、時間の経過とともに減少する。
【０１０５】
第2のタイミングT2の前、参照信号Rampの電圧は画素信号Pixelの電圧よりも大きい。この場合、第1の比較信号CO_1の電圧はHレベルであり、第2の比較信号CO_2の電圧はLレベルである。
【０１０６】
第2のタイミングT2では、参照信号Rampの電圧と画素信号Pixelの電圧とが一致する。第2のタイミングT2以降、参照信号Rampの電圧は画素信号Pixelの電圧よりも小さい。第1の比較信号CO_1の電圧は第2のタイミングT2でHレベルからLレベルに変化する。前述した(1)式に示すように、第2の比較信号CO_2の電圧は、第2のタイミングT2以降、トランジスタP8が出力する電流値に応じた傾きで線形に増加する。その後、第2の比較信号CO_2の電圧は、一定電圧となる。
【０１０７】
ラッチ制御部32の構成が図3(a)の構成である場合のラッチ制御部32の動作について説明する。第2のタイミングT2の前、第1の比較信号CO_1の電圧がHレベルであり、第2の比較信号CO_2の電圧がLレベルであるため、AND回路AND1から出力される制御信号Hold_L1の電圧はLレベルである。
【０１０８】
第2のタイミングT2の直後、第1の比較信号CO_1の電圧と第2の比較信号CO_2の電圧とがLレベルであるため、AND回路AND1から出力される制御信号Hold_L1の電圧はHレベルである。その後、第2の比較信号CO_2の電圧が時間の経過とともに増加する。第2の比較信号CO_2の電圧がAND回路AND1の回路閾値に達した第3のタイミングT3で第2の比較信号CO_2の電圧はHレベルとなる。このとき、AND回路AND1から出力される制御信号Hold_L1の電圧はLレベルとなる。
【０１０９】
ラッチ制御部32の構成が図3(a)の構成である場合、ラッチ制御部32は第2のタイミングT2でラッチ部33を有効にする。また、ラッチ制御部32は、第2のタイミングT2から、トランジスタP8から出力される電流に基づく時間が経過した第3のタイミングT3でラッチ部33にラッチを実行させる。第2のタイミングT2から第3のタイミングT3までの時間は、第2のタイミングT2以降の第2の比較信号CO_2の電圧変化の傾き、すなわちトランジスタP8が出力する電流と、AND回路AND1の回路閾値とに応じた時間である。
【０１１０】
ラッチ制御部32の構成が図3(b)の構成である場合のラッチ制御部32の動作について説明する。本例では、バッファBUF1の回路閾値はAND回路AND2の回路閾値よりも小さい。また、バッファBUF2の回路閾値はAND回路AND2の回路閾値よりも大きい。第2のタイミングT2の前、第2の比較信号CO_2の電圧がLレベルであるため、AND回路AND2から出力される制御信号Hold_L2の電圧はLレベルである。
【０１１１】
第2のタイミングT2の後、第2の比較信号CO_2の電圧が時間の経過とともに増加する。第2の比較信号CO_2の電圧がバッファBUF1の回路閾値に達した第2のタイミングT2’で、バッファBUF1から出力される第2の比較信号CO_2の電圧はHレベルとなる。このとき、AND回路AND2から出力される制御信号Hold_L2の電圧はHレベルとなる。第2のタイミングT2’は、第2のタイミングT2における第1の比較信号CO_1の電圧変化によって、ラッチ制御部32に入力される第2の比較信号CO_2の電圧が変化するタイミングである。このため、第2のタイミングT2’は、第2のタイミングT2に対応したタイミングとなる。
【０１１２】
第2のタイミングT2’の後、第2の比較信号CO_2の電圧がバッファBUF2の回路閾値に達した第3のタイミングT3’で、バッファBUF2から出力される第2の比較信号CO_2の電圧はHレベルとなる。このとき、AND回路AND2から出力される制御信号Hold_L2の電圧はLレベルとなる。
【０１１３】
ラッチ制御部32の構成が図3(b)の構成である場合、ラッチ制御部32は第2のタイミングT2’でラッチ部33を有効にする。また、ラッチ制御部32は、第2のタイミングT2’から、トランジスタP8から出力される電流に基づく時間が経過した第3のタイミングT3’でラッチ部33にラッチを実行させる。第2のタイミングT2’から第3のタイミングT3’までの時間は、第2のタイミングT2’以降の第2の比較信号CO_2の電圧変化の傾き、すなわちトランジスタP8が出力する電流と、AND回路AND2の回路閾値と、バッファBUF1の回路閾値と、バッファBUF2の回路閾値とに応じた時間である。
【０１１４】
次に、第1の列と第2の列との動作の違いについて説明する。前述したように、第1の基準電圧Vb1が第1の列の比較部31に供給される。また、第1の基準電圧Vb1と異なる第2の基準電圧Vb2が第2の列の比較部31に供給される。本例では、第1の基準電圧Vb1は第2の基準電圧Vb2よりも大きい。第1の基準電圧Vb1と第2の基準電圧Vb2とは、それぞれの列の比較部31のトランジスタP8のゲートに入力される。トランジスタP8のゲートに入力された第1の基準電圧Vb1と第2の基準電圧Vb2とのそれぞれに応じた電流がトランジスタP8のドレインから出力される。
【０１１５】
つまり、第1の列における単位画素3から出力された画素信号Pixelが入力される比較部31のトランジスタP8は第1の電流を出力する。また、第2の列における単位画素3から出力された画素信号Pixelが入力される比較部31のトランジスタP8は、第1の電流と電流値が異なる第2の電流を出力する。
【０１１６】
第1の基準電圧Vb1が第2の基準電圧Vb2よりも大きい場合、第1の列のトランジスタP8から出力される電流は、第2の列のトランジスタP8から出力される電流よりも大きい。つまり、第1の電流の電流値は第2の電流の電流値よりも大きい。前述した(1)式に示すように、トランジスタP8から出力される電流が大きいほど、第2の比較信号CO_2の電圧変化の傾きは大きい。このため、第1の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きは、第2の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きよりも大きい。
【０１１７】
図7は、ラッチ制御部32の動作に関係する信号の波形を示している。図7では、参照信号Rampと、画素信号Pixelと、比較部31から出力される比較信号と、ラッチ制御部32から出力される制御信号との波形が示されている。比較部31から出力される比較信号は、第1の比較信号CO_1と、第1の列の比較部31から出力される第2の比較信号CO_2_1と、第2の列の比較部31から出力される第2の比較信号CO_2_2とを含む。ラッチ制御部32から出力される制御信号は、第1の列のラッチ制御部32のAND回路AND1から出力される制御信号Hold_L1_1と、第1の列のラッチ制御部32のAND回路AND2から出力される制御信号Hold_L2_1と、第2の列のラッチ制御部32のAND回路AND1から出力される制御信号Hold_L1_2と、第2の列のラッチ制御部32のAND回路AND2から出力される制御信号Hold_L2_2とを含む。図7の横方向が時間を示し、図7の縦方向が電圧を示している。ただし、参照信号Rampおよび画素信号Pixel以外の信号は、第2のタイミングT2を中心に時間方向に拡大されている。
【０１１８】
本例では、第1の基準電圧Vb1が第2の基準電圧Vb2よりも大きい。このため、第2の比較信号CO_2_1の電圧変化の傾きは、第2の比較信号CO_2_2の電圧変化の傾きよりも大きい。
【０１１９】
上記の傾きの違いにより、ラッチ制御部32から出力される制御信号の電圧が変化するタイミングが第1の列と第2の列とで異なる。ラッチ制御部32の構成が図3(a)の構成である場合、第1の比較信号CO_1の電圧がHレベルからLレベルに変化する第2のタイミングT2で、制御信号Hold_L1_1の電圧と制御信号Hold_L1_2の電圧とは、同時にLレベルからHレベルに変化する。
【０１２０】
また、制御信号Hold_L1_1の電圧と制御信号Hold_L1_2の電圧とは、第2の比較信号CO_2_1と第2の比較信号CO_2_2とのそれぞれの電圧がAND回路AND1の回路閾値に達したタイミングでHレベルからLレベルに変化する。第2の比較信号CO_2_1の電圧変化の傾きが第2の比較信号CO_2_2の電圧変化の傾きよりも大きいため、制御信号Hold_L1_1の電圧は制御信号Hold_L1_2の電圧よりも先にHレベルからLレベルに変化する。このため、第1の列のラッチ部33が第2の列のラッチ部33よりも先にラッチを行う。
【０１２１】
ラッチ制御部32の構成が図3(b)の構成である場合、制御信号Hold_L2_1の電圧と制御信号Hold_L2_2の電圧とは、第1の比較信号CO_1の電圧がHレベルからLレベルに変化する第2のタイミングT2の後、第2の比較信号CO_2_1の電圧と第2の比較信号CO_2_2の電圧とがそれぞれバッファBUF1の回路閾値に達したタイミングでLレベルからHレベルに変化する。第2の比較信号CO_2_1の電圧変化の傾きが第2の比較信号CO_2_2の電圧変化の傾きよりも大きいため、制御信号Hold_L2_1の電圧は制御信号Hold_L2_2の電圧よりも先にLレベルからHレベルに変化する。
【０１２２】
また、制御信号Hold_L2_1の電圧と制御信号Hold_L2_2の電圧とは、第2の比較信号CO_2_1の電圧と第2の比較信号CO_2_2の電圧とがそれぞれバッファBUF2の回路閾値に達したタイミングでHレベルからLレベルに変化する。第2の比較信号CO_2_1の電圧変化の傾きが第2の比較信号CO_2_2の電圧変化の傾きよりも大きいため、制御信号Hold_L2_1の電圧は制御信号Hold_L2_2の電圧よりも先にHレベルからLレベルに変化する。このため、第1の列のラッチ部33が第2の列のラッチ部33よりも先にラッチを行う。
【０１２３】
前述したように、第2の比較信号CO_2の電流が多数の列で略同時に0となることによって、電源VDDまたはグランドGNDにバウンスが発生する可能性がある。しかし、以下で説明するように、電源VDDおよびグランドGNDのバウンスを抑制することができる。
【０１２４】
レベルが同一の画素信号Pixelが第1の列の比較部31と第2の列の比較部31とに入力された場合、第1の列と第2の列とで第2のタイミングは同一である。しかし、比較部31から出力される第2の比較信号CO_2の電圧変化の傾きが第1の列と第2の列とで異なる。このため、出力負荷CLの充電が完了するタイミングが第1の列と第2の列とで異なる。つまり、第2の比較信号CO_2の電流が0となるタイミングが第1の列と第2の列とで異なる。これによって、電源VDDおよびグランドGNDのバウンスを抑制することができる。つまり、電源VDDおよびグランドGNDのバウンスによるAD変換精度の低下を抑圧することができる。
【０１２５】
第1の列と第2の列とでレベルが異なる基準電圧Vbを比較部31のトランジスタP8のゲートに供給する代わりに、第1の列と第2の列とでレベルが同一の基準電圧Vbを比較部31のトランジスタP8のゲートに供給してもよい。この場合、第1の列のトランジスタP8のサイズが第2の列のトランジスタP8のサイズよりも大きいことが望ましい。これによって、第1の列のトランジスタP8から出力される電流が、第2の列のトランジスタP8から出力される電流よりも大きくなる。したがって、電源VDDおよびグランドGNDのバウンスを抑制することができる。
【０１２６】
第1の列と第2の列とでは、ラッチ部33がラッチを行うタイミングの違いによるAD変換精度の低下が発生する可能性がある。例えば、レベルが同一の画素信号Pixelが第1の列の比較部31と第2の列の比較部31とに入力された場合、第1の列と第2の列とでラッチのタイミングが異なるため、第1の列と第2の列とで異なるデジタルデータが得られる可能性がある。つまり、デジタルデータに誤差が発生する可能性がある。
【０１２７】
適当な演算を行うことにより、デジタルデータの誤差を低減することが可能である。前述した(1)式に示すように、第2の比較信号CO_2の電圧変化の傾きは画素信号の電圧に依存しない。このため、同一の列の列AD変換部16で得られた複数のデジタルデータに誤差が含まれる場合、その誤差は、画素信号の電圧によらず、複数のデジタルデータ間で略一定となる。
【０１２８】
同一の列の列AD変換部16で得られたデジタルデータに関して、リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとに含まれる誤差は略同一である。このため、複数の単位画素3の配列における同一の列のラッチ部33がラッチした複数の位相信号の論理状態に基づくデジタルデータに関して、リセットレベルすなわち第1のレベルに応じたデジタルデータと、信号レベルすなわち第2のレベルに応じたデジタルデータとの減算を行うことにより、誤差を除去することができる。出力部17がこの演算を行ってもよい。
【０１２９】
また、複数の単位画素3の配列において、いずれかの単位画素3が、遮光されたオプティカルブラック画素である場合、オプティカルブラック画素から出力された画素信号から得られたデジタルデータを使用して誤差を除去することが可能である。例えば、複数の単位画素3の配列における同一の列のラッチ部33がラッチした複数の位相信号の論理状態に基づくデジタルデータに関して、オプティカルブラック画素を除く単位画素3から出力された画素信号から得られたデジタルデータと、オプティカルブラック画素から出力された画素信号から得られたデジタルデータとの減算を行うことにより、誤差を除去することができる。出力部17がこの演算を行ってもよい。
【０１３０】
基準電圧Vbが全ての列で同一であってもよい。その場合でも、比較部31では、第2のタイミングの前と後とで、電源VDDからグランドGNDに向かって略同一の電流が流れる。これによって、前述したように、電源VDDおよびグランドGNDのバウンスを抑制することができる。しかし、上記の理由により、複数のレベルの基準電圧Vbが使用されることが望ましい。
【０１３１】
例えば、互いにレベルが異なる第1の基準電圧Vb1と第2の基準電圧Vb2と第3の基準電圧Vb3とを使用してもよい。図8は、図1に示す固体撮像装置1の変形例である固体撮像装置1aの構成を示している。固体撮像装置1aでは、複数の単位画素3の配列における列は、第1の列と第2の列と第3の列とを含む複数の列のいずれかに分類されている。固体撮像装置1aでは、1列目と4列目の列が第1の列であり、2列目と5列目の列が第2の列であり、3列目と6列目の列が第3の列である。
【０１３２】
第1の列と第2の列と第3の列とを含む複数の列の比較部31のそれぞれに異なる基準電圧Vbが供給される。固体撮像装置1aでは、第1の基準電圧Vb1が第1の列の比較部31に供給される。また、第1の基準電圧Vb1と異なる第2の基準電圧Vb2が第2の列の比較部31に供給される。また、第1の基準電圧Vb1および第2の基準電圧Vb2と異なる第3の基準電圧Vb3が第3の列の比較部31に供給される。上記以外については、固体撮像装置1aの構成は固体撮像装置1の構成と同様である。
【０１３３】
複数の単位画素3の配列における異なる複数の列の単位画素3から出力された画素信号のレベルが互いに近い場合、それらの列では第2のタイミングが同一となりやすい。このため、それらの列で第2の比較信号CO_2の電流が0になるタイミングをずらすことが望ましい。前述したように、第1の列と第2の列とでレベルが異なる基準電圧を比較部31に供給することによって、第2の比較信号CO_2の電流が0になるタイミングを第1の列と第2の列とで変えることが可能となる。このため、互いにレベルが近い画素信号が出力される複数の列が第1の列と第2の列とを含むことが望ましい。
【０１３４】
以上の理由により、第1の列と第2の列とが、複数の単位画素3の配列における行方向の画素信号の変化に応じて、複数の単位画素3の配列における行方向に切り替わることが望ましい。複数の単位画素3の配列における行方向の画素信号の変化の周期の2分の1以下に対応する領域に配置された列では、画素信号のレベルが互いに近くなる可能性がある。したがって、複数の単位画素3の配列における行方向の画素信号の変化の周期の2分の1以下に対応する領域に第1の列と第2の列とが配置されていることが望ましい。
【０１３５】
例えば、連続した4つの列からなる領域が、複数の単位画素3の配列における行方向の画素信号の変化の1周期に対応する場合、1つの列からなる第1の列と、1つの列からなる第2の列とを2つずつ行方向に交互に配置することで4つの列を構成することが望ましい。また、例えば、連続した8つの列からなる領域が、複数の単位画素3の配列における行方向の画素信号の変化の1周期に対応する場合、2つの列からなる第1の列と、2つの列からなる第2の列とを2つずつ行方向に交互に配置することで8つの列を構成することが望ましい。あるいは、連続した8つの列からなる領域が、複数の単位画素3の配列における行方向の画素信号の変化の1周期に対応する場合、1つの列からなる第1の列と、1つの列からなる第2の列とを4つずつ行方向に交互に配置することで8つの列を構成してもよい。
【０１３６】
第1の列と第2の列とを上記のように配置することによって、互いにレベルが近い画素信号が出力された複数の列の比較部31において第2の比較信号CO_2の電流が略同時に0となることを回避することが可能となる。したがって、電源VDDおよびグランドGNDのバウンスを抑制することができる。
【０１３７】
複数の単位画素3の配列における行方向の画素信号の変化の周期は、光学系すなわちレンズと固体撮像装置1との空間周波数特性であるMTF（Modulation Transfer Function）によって決まる解像可能な最大の空間周波数（Cycle/mm）に対応する周期であってもよい。
【０１３８】
本実施形態において、固体撮像装置1の構成のうち、垂直選択部12、水平選択部14、出力部17、制御部20は、tdcSS型AD変換回路の特徴的な構成ではない。また、これらの構成は、本実施形態に係る固体撮像装置1の特徴的な効果を得るために必須の構成ではない。また、カウント部34は、本実施形態に係る固体撮像装置1の特徴的な効果を得るために必須の構成ではない。
【０１３９】
本実施形態によれば、光電変換素子を有する複数の画素（単位画素3）が行列状に配置された撮像部2と、互いに位相の異なる複数の位相信号を生成するクロック生成部18と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部19と、複数の画素の配列における列に対応して配置され、画素から出力される画素信号と参照信号との比較処理を第1のタイミングで開始し、参照信号が画素信号に対して所定の条件を満たした第2のタイミングで比較処理を終了する比較部31と、比較部31に対応して配置され、複数の位相信号の論理状態をラッチするラッチ部33と、比較部31に対応して配置され、第2のタイミングでラッチ部33を有効にし、第2のタイミングから、比較部31から出力される電流に基づく時間が経過した第3のタイミングでラッチ部33にラッチを実行させるラッチ制御部32と、を有し、比較部31は、ゲートに参照信号が入力される第1のトランジスタ（トランジスタN1）、およびゲートに画素信号が入力される第2のトランジスタ（トランジスタN2）を有し、比較処理の実行時に、参照信号と画素信号とを比較した結果に応じた第1の比較信号CO_1を出力する差動アンプDAMPと、比較処理の実行時に略一定の電流を出力する電流出力素子（トランジスタP8）と、ゲートに第1の比較信号CO_1が入力され、第1の比較信号CO_1の状態が変化する第2のタイミングよりも前に、電流出力素子から出力された電流がドレインとソースとの間に流れ、第2のタイミングの後、OFF状態となる第3のトランジスタ（トランジスタN9）と、を有し、比較部31は、第2のタイミングの後、電流出力素子から出力された電流に基づく第2の比較信号CO_2を出力することを特徴とする固体撮像装置1が構成される。
【０１４０】
本実施形態では、電源VDDとグランドGNDとの間に流れる電流の変化を低減することが可能となる。このため、第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の低下を抑制することができる。
【０１４１】
また、本実施形態では、ゲートに基準電圧Vbが入力されているトランジスタP8で電流出力素子が構成される。これによって、電流出力素子の構成を簡易にすることができる。
【０１４２】
また、本実施形態では、トランジスタP8は、トランジスタN1のドレインとソースとの間に流れる電流と、トランジスタN2のドレインとソースとの間に流れる電流との和以下の電流を出力する。これによって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１４３】
また、本実施形態では、第1の列の比較部31のトランジスタP8と、第2の列の比較部31のトランジスタP8とが、異なるレベルの電流を出力する。これによって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１４４】
また、本実施形態では、第1の列を構成する列同士は隣接せず、第2の列を構成する列同士は隣接せず、第1の列を構成する列と第2の列を構成する列とが隣接する。これによって、第1の列と第2の列との行方向の切り替わりを最大にすることができる。したがって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１４５】
また、本実施形態では、複数の単位画素3の配列における行方向の画素信号の変化の周期の2分の1に対応する領域に第1の列と第2の列とが配置されている。これによって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１４６】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図9は、本実施形態に係る固体撮像装置の構成の一例を示している。
【０１４７】
図9に示す固体撮像装置1bでは、複数の単位画素3の配列における列は第1の列と第2の列とを含む複数の列のいずれかに分類されている。また、第1の列と第2の列とは、複数の単位画素3の配列において連続した複数列で構成されている。複数の単位画素3の配列における4列毎に、2つの列を含む第1の列が配置されている。また、複数の単位画素3の配列における中央に、2つの列を含む第2の列が配置されている。
【０１４８】
列数が8以上であれば、複数の単位画素3の配列における4列毎に、2つの列を含む第2の列が配置される。つまり、複数の単位画素3の配列における列が第1の列と第2の列とのいずれかに分類され、第1の列と第2の列とがそれぞれ連続した複数の列を含む固体撮像装置では、複数の単位画素3の配列における所定の列毎に第1の列が配置されていると共に、複数の単位画素3の配列における所定の列毎に第2の列が配置されている。
【０１４９】
第1の基準電圧Vb1が第1の列の比較部31に供給される。また、第1の基準電圧Vb1と異なる第2の基準電圧Vb2が第2の列の比較部31に供給される。例えば、第1の基準電圧Vb1は第2の基準電圧Vb2よりも大きい。
【０１５０】
固体撮像装置1bでは、第1の実施形態における撮像部2が撮像部2bに変更される。撮像部2bでは、複数の単位画素3の配列がベイヤ配列である。ベイヤ配列は、Rすなわち赤の帯域に透過率のピークを有するRフィルタが配置された1つの単位画素3と、Gすなわち緑の帯域に透過率のピークを有するGフィルタが配置された2つの単位画素3と、Bすなわち青の帯域に透過率のピークを有するBフィルタが配置された1つの単位画素3とを単位配列とする配列である。
【０１５１】
図9では、「R」と記載された単位画素3は、Rフィルタが配置された単位画素3である。以下では、この単位画素3をR画素と記載する。また、「G」と記載された単位画素3は、Gフィルタが配置された単位画素3である。以下では、この単位画素3をG画素と記載する。また、「B」と記載された単位画素3は、Bフィルタが配置された単位画素3である。以下では、この単位画素3をB画素と記載する。また、同一種類のフィルタが配置された2つの単位画素3を同一種類の単位画素3と記載する。
【０１５２】
固体撮像装置1bでは、複数の単位画素3の配列における同一の行に配置された、距離が最も近い同一種類の2つの単位画素3から出力された画素信号が入力される2つの比較部31に供給される2つの基準電圧が異なる。例えば、1列目のR画素と3列目のR画素とに注目したとき、1列目のR画素に対応する比較部31に第1の基準電圧Vb1が供給され、3列目のR画素に対応する比較部31に第2の基準電圧Vb2が供給される。G画素、B画素についても同様に、同一の行に配置された、距離が最も近い同一種類の2つの単位画素3に対応する2つの比較部31に第1の基準電圧Vb1と第2の基準電圧Vb2とがそれぞれ供給される。これによって、行方向に距離が最も近い同一種類の2つの単位画素3では、第2の比較信号CO_2の電流が0となるタイミングが異なる。
【０１５３】
距離が近い同一種類の2つの単位画素3では、入射する光の量の差が小さい。このため、これらの2つの単位画素3から出力された画素信号に対する比較処理が2つの列の比較部31で実行されたとき、2つの列の比較部31における第2のタイミングの差が小さくなる。同一の基準電圧が供給される2つの列の比較部31では、電源VDDからグランドGNDに向かって略同時に電流が流れる。このため、電源VDDおよびグランドGNDのバウンスが発生する可能性がある。
【０１５４】
上記のように、固体撮像装置1bでは、行方向に距離が最も近い同一種類の2つの単位画素3に対応する2つの比較部31に異なる基準電圧が供給される。これによって、第1の列の比較部31と第2の列の比較部31とに同一の基準電圧が供給される場合と比較して、電源VDDおよびグランドGNDのバウンスを抑制することができる。
【０１５５】
第1の列と第2の列とは、複数の単位画素3の配列において連続した3列以上の列で構成されていてもよい。複数の単位画素3の配列が、連続したn(nは2以上の自然数)列以上の列で構成された単位配列を複数個含む場合、第1の列と第2の列とは、複数の単位画素3の配列において連続したn列で構成されることが望ましい。
【０１５６】
本実施形態では、第1の列と第2の列とは、複数の単位画素3の配列において連続した複数列で構成されている。複数の単位画素3の配列が、複数列で構成された単位配列を複数個含む配列（ベイヤ配列等）である場合、上記のように、電源VDDおよびグランドGNDのバウンスを抑制することができる。複数の単位画素3の配列は、上記の単位配列を複数個含む配列でなくてもよい。しかし、複数の単位画素3の配列が、上記の単位配列を複数個含む配列である場合に、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１５７】
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。本実施形態に係る固体撮像装置では、第1の実施形態に係る固体撮像装置1のカラム処理部15が、図10に示すカラム処理部15cに変更される。カラム処理部15c以外の構成については、固体撮像装置1の構成と同様である。
【０１５８】
カラム処理部15cでは、固体撮像装置1の列AD変換部16が列AD変換部16cに変更される。カラム処理部15cにおいて、列AD変換部16c以外の構成については、固体撮像装置1の列AD変換部16の構成と同様である。
【０１５９】
本実施形態では、全ての列の列AD変換部16cの比較部31に同一の第1の基準電圧Vb1が供給される。また、本実施形態では、複数の単位画素3の配列における列は第1の列と第2の列とを含む複数の列のいずれかに分類されている。固体撮像装置1cでは、奇数列が第1の列であり、偶数列が第2の列である。第1の列の比較部31に対応する第1の負荷容量CL1と、第2の列の比較部31に対応する第2の負荷容量CL2とが配置されている。
【０１６０】
第1の列における単位画素3から出力された画素信号が入力される比較部31のトランジスタP8とトランジスタN9との接続点に第1の負荷容量CL1が接続されている。また、第2の列における単位画素3から出力された画素信号が入力される比較部31のトランジスタP8とトランジスタN9との接続点に、第1の負荷容量CL1と容量値が異なる第2の負荷容量CL2が接続されている。例えば、第1の負荷容量CL1の容量値は第2の負荷容量CL2の容量値よりも小さい。
【０１６１】
第1の負荷容量CL1と第2の負荷容量CL2とを容量素子で構成してもよい。この場合、第1の負荷容量CL1と第2の負荷容量CL2との容量値は、配線に付加される寄生容量、およびラッチ制御部32の入力に付加される寄生容量等を考慮して決定されることが望ましい。
【０１６２】
(1)式に示すように、第2の比較信号CO_2の電圧変化の傾きは、出力負荷CLの容量値に応じて変化する。第1の負荷容量CL1の容量値と第2の負荷容量CL2の容量値とが異なるため、第1の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きと、第2の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きとは異なる。これによって、第1の実施形態と同様に、第2の比較信号CO_2の電流が0となるタイミングを第1の列と第2の列とで変えることが可能となる。したがって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１６３】
カラム処理部15cが、図11に示すカラム処理部15dであってもよい。カラム処理部15dでは、カラム処理部15cにおける列AD変換部16cが列AD変換部16dに変更される。カラム処理部15dにおいて、列AD変換部16d以外の構成については、固体撮像装置1の列AD変換部16の構成と同様である。
【０１６４】
カラム処理部15dを有する固体撮像装置では、複数の単位画素3の配列における列は第1の列と第2の列とを含む複数の列のいずれかに分類されている。また、第1の列と第2の列とは、複数の単位画素3の配列において連続した複数列で構成されている。複数の単位画素3の配列における4列毎に、2つの列を含む第1の列が配置されている。また、複数の単位画素3の配列における中央に、2つの列を含む第2の列が配置されている。第1の列の比較部31に対応する第1の負荷容量CL1と、第2の列の比較部31に対応する第2の負荷容量CL2とが配置されている。
【０１６５】
カラム処理部15dを有する固体撮像装置では、第1の負荷容量CL1の容量値と第2の負荷容量CL2の容量値とが異なるため、第1の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きと、第2の列の比較部31から出力される第2の比較信号CO_2の電圧変化の傾きとは異なる。これによって、第2の実施形態と同様に、第2の比較信号CO_2の電流が0となるタイミングを第1の列と第2の列とで変えることが可能となる。したがって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。
【０１６６】
カラム処理部15dを有する固体撮像装置では、撮像部2の代わりに、第2の実施形態に係る固体撮像装置1bの撮像部2bを使用してもよい。この場合、電源VDDおよびグランドGNDのバウンスをより一層抑制することができる。
【０１６７】
本実施形態では、第1の負荷容量CL1が第1の列の比較部31に接続され、第1の負荷容量CL1と容量値が異なる第2の負荷容量CL2が第2の列の比較部31に接続されている。これによって、電源VDDおよびグランドGNDのバウンスをより抑制することができる。また、第1の列の比較部31と第2の列の比較部31とに対して、同一の第1の基準電圧Vb1が供給されるので、基準電圧Vbを出力する電圧源の数を減らすことができる。
【０１６８】
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図12は、第1から第3の実施形態のいずれかに係る固体撮像装置を適用した撮像装置の一例であるデジタルカメラの構成を示している。本実施形態に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図12に示すデジタルカメラ200は、レンズ部101、レンズ制御装置102、固体撮像装置103、駆動回路104、メモリ105、信号処理回路106、記録装置107、制御装置108、表示装置109を有する。
【０１６９】
レンズ部101はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置103の受光面に被写体像として結像する。レンズ制御装置102は、レンズ部101のズーム、フォーカス、絞りなどを制御する。レンズ部101を介して取り込まれた光は固体撮像装置103の受光面で結像される。固体撮像装置103は、受光面に結像された被写体像をデジタルデータすなわち画像データに変換して出力する。固体撮像装置103の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。固体撮像装置103は、第1から第3の実施形態のいずれかに係る固体撮像装置である。
【０１７０】
駆動回路104は、固体撮像装置103を駆動し、その動作を制御する。メモリ105は、画像データを一時的に記憶する。信号処理回路106は、固体撮像装置103から出力された画像データに対して、予め定められた処理を行う。信号処理回路106によって行われる処理には、画像データの各種の補正、画像データの圧縮などがある。
【０１７１】
記録装置107は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ200に内蔵される。表示装置109は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置107に記録された動画像や静止画像の表示、デジタルカメラ200の状態の表示などを行う。
【０１７２】
制御装置108は、デジタルカメラ200全体の制御を行う。制御装置108の動作は、デジタルカメラ200に内蔵されたROMに格納されているプログラムに規定されている。制御装置108は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
【０１７３】
本実施形態によれば、第1から第3の実施形態のいずれかに係る固体撮像装置を有することを特徴とする撮像装置（デジタルカメラ200）が構成される。
【０１７４】
本実施形態では、第1から第3の実施形態と同様に、AD変換精度の低下を抑制することができる。
【０１７５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１７６】
1，1a，1b，1c  固体撮像装置
2，2b  撮像部
3  単位画素
12  垂直選択部
14  水平選択部
15，15c，15d  カラム処理部
16，16c，16d  列AD変換部
17  出力部
18  クロック生成部
19  参照信号生成部
20  制御部
31，1031  比較部
32，1032  ラッチ制御部
33，1033  ラッチ部
34，1034  カウント部
100  VCO
101  レンズ部
102  レンズ制御装置
103  固体撮像装置
104  駆動回路
105  メモリ
106  信号処理回路
107  記録装置
108  制御装置
109  表示装置
200  デジタルカメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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