(57)【要約】【課題】３次元のＬＳＩチップのレイアウトの効率的な検証を可能にするレイアウト検証方法、検証用レイアウトデータの作成方法、レイアウト検証プログラム、及び、検証用レイアウトデータ作成プログラムを提供することにある。【解決手段】３次元の半導体装置のレイアウトを検証するレイアウト検証方法であって、前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有する。【選択図】図８
2015132870.tif 000002
【特許請求の範囲】
【請求項１】
３次元の半導体装置のレイアウトを検証するレイアウト検証方法であって、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、
前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有するレイアウト検証方法。
【請求項２】
請求項１において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータに追加して合成するレイアウト検証方法。
【請求項３】
請求項２において、
前記最上層の前記レイアウトデータは、前記配線パターンを含むレイアウトデータであるレイアウト検証方法。
【請求項４】
請求項１において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成するレイアウト検証方法。
【請求項５】
請求項４において、
前記最上層の前記レイアウトデータは、前記ビア及び前記配線パターンを含むレイアウトデータであるレイアウト検証方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記エラー検出工程は、ＬＶＳ検証におけるレイアウトデータに基づくネットリストの抽出工程に含まれるレイアウト検証方法。
【請求項７】
３次元の半導体装置のレイアウトを検証する検証用レイアウトデータの作成方法であって、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程を有し、
前記仮想層を含む前記第２の半導体装置のレイアウトデータは、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーが検出される検証用レイアウトデータの作成方法。
【請求項８】
３次元の半導体装置のレイアウト検証処理をコンピュータに実行させるレイアウト検証プログラムであって、
前記レイアウト検証処理は、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、
前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有するレイアウト検証プログラム。
【請求項９】
３次元の半導体装置のレイアウトを検証する検証用レイアウトデータ作成処理をコンピュータに実行させる検証用レイアウトデータ作成プログラムであって、
前記検証用レイアウトデータ作成処理は、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程を有し、
前記仮想層を含む前記第２の半導体装置のレイアウトデータは、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーが検出される検証用レイアウトデータ作成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウト検証方法、検証用レイアウトデータの作成方法、レイアウト検証プログラム、及び、検証用レイアウトデータ作成プログラムに関する。
【背景技術】
【０００２】
近年、１つのＬＳＩ（Large Scale Integration）チップの上に別のＬＳＩチップを積層し、３次元のＬＳＩチップを生成する技術がある（例えば、特許文献１）。２つのＬＳＩチップは、ＬＳＩチップのパッド面が対面するように、ボール状のはんだ等のバンプによってパッドが接続されることによって張り合わされる。
【０００３】
ＬＳＩチップにおけるパッドやビア等にはラベル名が割り当てられ、等電位の配線上の複数のパッドやビア等は、同一のノードを示すことにより、同一のラベル名が割り当てられる。また、３次元のＬＳＩチップにおいて、張り合わされるＬＳＩチップ間で接続する両パッドも等電位になるため同一のノードを示す。接続する両パッドのノードが一致しない場合、３次元のＬＳＩチップは正しく動作しない。
【０００４】
また、ＬＳＩチップのレイアウト検証として、ＬＶＳ（layout versus schematic）検証が行われる。ＬＶＳ検証では、ＬＳＩチップのレイアウトデータから抽出されたネットリストと、回路図から抽出されたネットリストとを比較し、等価であることを検証する。また、ＬＶＳ検証の過程において、ＬＳＩチップのレイアウトデータにおける等電位の配線上の複数のパッドやビア等に異なるラベル名が割り当てられる場合、ノードの不整合によりネットリストの抽出に失敗しエラーが発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８９２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＬＶＳ検証では単体のチップを対象として検証が行われる。即ち、ＬＶＳ検証によると、３次元のＬＳＩチップを構成する２つのＬＳＩチップのそれぞれのＬＳＩチップを対象として検証が行われる。したがって、従来のＬＶＳ検証によると、２つのＬＳＩチップのレイアウトデータ間で接続する両パッドに異なるラベル名が割り当てられる否かは検証されなかった。したがって、３次元のＬＳＩチップのレイアウトデータにおけるノードの不整合は検出されなかった。
【０００７】
１つの側面は、本発明は、３次元のＬＳＩチップのレイアウト検証を可能にするレイアウト検証方法、検証用レイアウトデータの作成方法、レイアウト検証プログラム、及び、検証用レイアウトデータ作成プログラムを提供する。
【課題を解決するための手段】
【０００８】
第１の側面は、３次元の半導体装置のレイアウトを検証するレイアウト検証方法であって、前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有する。
【発明の効果】
【０００９】
第１の側面によれば、第１の半導体装置における最上層のレイアウトデータを仮想層のレイアウトデータとして、第２の半導体装置のレイアウトデータに追加して合成し、仮想層を含む第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なるノード情報を有する場合にエラーを検出することにより、３次元のＬＳＩチップのレイアウト検証を可能にする。
【図面の簡単な説明】
【００１０】
【図１】３次元の半導体回路装置の一例を示す図である。
【図２】ＬＶＳ検証の概要を説明するフローチャート図である。
【図３】回路図データと、回路図データから抽出されるネットリストの一例を示す図である。
【図４】図３で示した回路図データに対応するレイアウトデータの一例を示す図である。
【図５】本実施の形態例におけるレイアウト検証方法の概要を説明する図である。
【図６】本実施の形態例におけるレイアウト検証装置の構成を説明する図である。
【図７】本実施の形態例におけるレイアウト検証装置のブロック図を説明する図である。
【図８】本実施の形態例におけるレイアウト検証処理を説明するフローチャート図である。
【図９】具体例におけるＬＳＩチップＡ、Ｂの回路図データの一例を示す図である。
【図１０】図９に示すＬＳＩチップＡ、Ｂのレイアウトデータの一例を示す図である。
【図１１】図１０のレイアウトデータの断面図の一例を示す図である。
【図１２】図１０のレイアウトデータに基づく仮想層のレイアウトデータの一例を説明する図である。
【図１３】図１０のレイアウトデータに基づく仮想層のレイアウトデータの別の一例を説明する図である。
【図１４】具体例におけるＬＳＩチップＡ、Ｂの別のレイアウトデータの一例を示す図である。
【図１５】図１４のレイアウトデータの断面図の一例を示す図である。
【図１６】図１４のレイアウトデータに基づく仮想層のレイアウトデータの一例を説明する図である。
【図１７】図１４のレイアウトデータに基づく仮想層のレイアウトデータの別の一例を説明する図である。
【発明を実施するための形態】
【００１１】
以下、図面にしたがって本発明の実施の形態について説明する。ただし、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
［３次元の半導体回路装置］
図１は、３次元の半導体回路装置（以下、ＬＳＩ（Large Scale Integration）チップと称する）の一例を示す図である。図１に示す３次元のＬＳＩチップは、支持側のＬＳＩチップ１ｃｈ１のチップ面に、ＬＳＩチップ２ｃｈ２のチップ面が対面するように張り合わされる。ＬＳＩチップ１ｃｈ１とＬＳＩチップ２ｃｈ２とは、チップ面のパッドＰ１〜Ｐ４、Ｐ１１〜Ｐ１４の上に形成されるバンプＢＰを介して接続される。例えば、パッド上Ｐ１〜Ｐ４、Ｐ１１〜Ｐ１４に金属メッキ層が形成され、金属メッキ層の上にバンプＢＰが形成される。また、ＬＳＩチップ１ｃｈ１には、ＬＳＩチップ１ｃｈ１の外周部に、外部と接続するパッドＰＤが配置される。
【００１３】
図１の例において、ＬＳＩチップ１ｃｈ１上のパッドＰ１は、ＬＳＩチップ２ｃｈ２上のパッドＰ１１と接続する。即ち、ＬＳＩチップ２ｃｈ２の端子（パッドＰ１１）は、バンプＢＰを介してＬＳＩチップ１ｃｈ１のパッドＰ１と接続し、ＬＳＩチップ１ｃｈ１の外周部のパッドＰＤと接続する。同様にして、ＬＳＩチップ２ｃｈ２上のパッドＰ１２は、ＬＳＩチップ１ｃｈ１上のパッドＰ２と接続し、ＬＳＩチップ１ｃｈ１の外周部のパッドＰＤと接続する。ＬＳＩチップ２ｃｈ２上のパッドＰ１３、Ｐ１４についても同様にして、ＬＳＩチップ１ｃｈ１上のパッドＰ３、Ｐ４と接続する。
【００１４】
また、図１に示すＬＳＩチップ１ｃｈ１、ＬＳＩチップ２ｃｈ２上の各パッドには、ラベル名が割り当てられる。また、ＬＳＩチップ１ｃｈ１、ＬＳＩチップ２ｃｈ２のレイアウトデータ及び回路図データにおいて、互いに接続されるパッド及びビア（図示せず）は同一のノードを示し、割り当てられたラベル名のノードとして扱われる。以下、ラベル名をノード情報と称する。図１の例において、ＬＳＩチップ１ｃｈ１上のパッドＰ１は、例えば、ノード情報ｎ１を有する。同様にして、ＬＳＩチップ１ｃｈ１上のパッドＰ２〜Ｐ４は、ノード情報ｎ２〜ｎ４を有する。また、ＬＳＩチップ２ｃｈ２上のパッドＰ１１は、例えば、ノード情報ｎ１´を有する。同様にして、ＬＳＩチップ２ｃｈ２上のパッドＰ１２〜Ｐ１４は、ノード情報ｎ２´〜ｎ４´を有する。
【００１５】
ＬＳＩチップ１ｃｈ１、ＬＳＩチップ２ｃｈ２は、例えば、対応するパッドのノードが一致するように張り合わされる。図１の例において、ノード情報ｎ１とノード情報ｎ１´は等電位のノードを示す。例えば、図１の例において、ＬＳＩチップ１ｃｈ１上のパッドＰ１（ノード情報ｎ１）が、ＬＳＩチップ２ｃｈ２上のパッドＰ１２（ノード情報ｎ２´）と接続する場合、ノードが一致しないことから、図１の３次元のＬＳＩチップは正しく動作しない。他のパッドについても同様である。続いて、ＬＳＩチップのレイアウト検証の１つであるＬＶＳ（layout versus schematic）検証の概要を説明する。
【００１６】
［ＬＶＳ検証］
図２は、ＬＶＳ検証の概要を説明するフローチャート図である。ＬＶＳ検証では、論理・回路設計段階で作られた素子や素子間の接続情報が、レイアウト設計で適切に実現されているかを検証する。図２の例において、具体的に、ＬＶＳ検証では、回路図データＣＤから抽出されたネットリストｎｃと、ＬＳＩチップのレイアウトデータ（レイアウト図面）ＬＤから抽出された回路図ｎｙとを比較し、等価であるか否かを検証する。
【００１７】
まず、レイアウト検証プログラムＰＲは、回路図データＣＤから得られたのネットリストを、トランジスタレベルのネットリストｎｃに変換する（Ｓ１１）。また、レイアウト検証プログラムＰＲは、レイアウトデータＬＤから、トランジスタの接続情報を復元することによって、ネットリストｎｙを抽出する（Ｓ１２）。ＬＳＩチップのレイアウト設計では、集積度を向上させるためのトランジスタの分割や、レイアウトの修正を容易にするための未使用トランジスタの配置等が行われることがある。このため、レイアウト検証プログラムＰＲは、例えば、復元したトランジスタの接続情報から、冗長性のある接続情報を省略してネットリストｎｙを抽出する。
【００１８】
なお、工程Ｓ１２において、レイアウトデータＬＤにおいて等電位の複数の要素が異なるノード情報を有する場合、同一のノードに複数のノード情報が割り当てられることにより、レイアウト検証プログラムＰＲはネットリストｎｙを抽出できない。要素は、例えば、配線パターンやビア等である。例えば、レイアウトデータ上で接続する複数の要素のうち、１つの要素がノード情報「ノード１」を有し、別の要素がノード情報「ノード２」を有する場合、１つのノードを構成する複数の要素に対して異なるノード情報が割り当てられることを示す。この場合、レイアウト検証プログラムＰＲは、レイアウトデータに基づいてネットリストを抽出できず、エラーを検出する。
【００１９】
一方、ネットリストｎｃ、ｎｙの抽出に成功した場合、レイアウト検証プログラムＰＲは、回路図ＣＤから抽出したトランジスタレベルのネットリストｎｃと、レイアウトデータＬＤから抽出したネットリストｎｙとを比較する（Ｓ１３）。回路図ＣＤから抽出したネットリストｎｃと、レイアウトデータＬＤから抽出したネットリストｎｙとが等価ではない場合（Ｓ１４）、レイアウト検証プログラムＰＲはエラーを検出する。
【００２０】
ここで、ＬＶＳ検証の入力データであるＬＳＩチップの回路図データＣＤ、及び、ＬＳＩチップのレイアウトデータＬＤの一例を説明する。
【００２１】
図３は、回路図データＣＤと、当該回路図データＣＤから抽出されるネットリストｎｃｌの一例を示す図である。図３の（Ａ）はインバータＩＶの回路図データＣＤ１を示し、図３の（Ｂ）はダイオード３３を含む回路図データＣＤ２を示す。図３の（Ａ）に示すインバータＩＶは、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とを有する。ＰＭＯＳトランジスタ３１のソースは、電源端子ＶＤＤに接続される。また、ＮＭＯＳトランジスタ３２のソースは、接地電位端子ＶＳＳに接続される。ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２のそれぞれのゲートは共通化され、インバータＩＶの入力端子ＩＮを形成している。また、ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２それぞれのドレインは共通化され、インバータＩＶの出力端子ＯＵＴを形成する。
【００２２】
また、図３の（Ａ）の下の図は、回路図データＣＤ１から抽出されるネットリストｎｃ１の一例である。図３の例におけるネットリストｎｃ１は、トランジスタに関して、例えば、要素名、ソース、ゲート、ドレイン、バックゲート、タイプ、サイズ情報を有する。具体的に、ネットリストｎｃ１は、ＰＭＯＳトランジスタ３１について、ＰＭＯＳトランジスタ３１を示す要素名「Ｍ０」、ソース「ＶＤＤ」、ゲート「ＩＮ」、ドレイン「ＯＵＴ」、バックゲート「ＶＤＤ」、タイプ「ＰＭＯＳ」、サイズ情報「ｓｉｚｅ情報」を有する。同様にして、ネットリストｎｃ１は、ＮＭＯＳトランジスタ３２について、ＮＭＯＳトランジスタ３２を示す要素名「Ｍ１」、ソース「ＶＳＳ」、ゲート「ＩＮ」、ドレイン「ＯＵＴ」、バックゲート「ＶＳＳ」、タイプ「ＮＭＯＳ」、サイズ情報「ｓｉｚｅ情報」を有する。
【００２３】
また、図３の（Ｂ）の回路図データＣＤ２は、ダイオード３３とダイオード３３と接続する入力端子ＩＮ‘、及び、出力端子ＯＵＴ‘を有する。ダイオード３３は、アノード（陽極）ＶＳＳおよびカソード（陰極）ＯＵＴの二つの端子を有し、アノードは間接地電位端子ＶＳＳに接続される。また、ダイオード３３のカソードＯＵＴは、入力端子ＩＮ‘と出力端子ＯＵＴ‘との配線上の接続点と接続する。また、回路図データＣＤ２から抽出されるネットリストｎｃ２は、ダイオード３３について、例えば、要素名、アノード、カソード、タイプ、サイズ情報を有する。具体的に、ネットリストｎｃ２は、ダイオード３３について、ダイオード３３を示す要素名「Ｄ０」、アノード「ＶＳＳ」、カソード「ＶＤＤ」、タイプ「ＤＩＯＤＥ」、サイズ情報「ｓｉｚｅ情報」を有する。
【００２４】
図４は、図３に示す回路図データＮＤ１、ＮＤ２に対応するレイアウトデータＬＤ１、ＬＤ２の一例を示す図である。図４の（Ａ）は図３の回路図データＮＤ１に対応するレイアウトデータＬＤ１、図４の（Ｂ）は図３の回路図データＮＤ２に対応するレイアウトデータＬＤ２の一例である。レイアウトデータＬＤ１、ＬＤ２は複数の層のレイアウトデータによって構成されるが、図４ではレイアウトデータＬＤ１、ＬＤ２を平面図として示す。
【００２５】
また、図４ではレイアウトデータを平面図に基づいて模式的に説明するが、実際のレイアウトデータは、領域の座標情報等の数値データを有する。例えば、レイアウトデータＬＤ１、ＬＤ２は、Ｎウェル領域（Ｎ−ｗｅｌｌ）等の各領域について、二次元座標系における矩形領域の左上隅などの座標（α、β）、各辺の長さの情報等を有する。または、例えば、レイアウトデータＬＤ１、ＬＤ２は、各領域について、領域を示す多角形の頂点の座標情報を有してもよい。
【００２６】
図４の（Ａ）のレイアウトデータＬＤ１において、例えば、インバータＩＶは、点線で囲む領域を示すＮウェル領域（Ｎ−ｗｅｌｌ）、短い斜線で示す拡散領域（Ｄｉｆｆｕｓｉｏｎ）、横線で示すＰｏｌｙ領域（Ｐｏｌｙ）、網点で示す第１のメタル領域（Ｍｅｔａｌ１）、短い縦線で示す第２のメタル領域（Ｍｅｔａｌ２）、基板と第１のメタル領域との切り込み模様で示す接続領域（Ｃｏｎｔａｃｔ）、第１とメタル領域と第２のメタル領域との黒塗りの接続領域（Ｖｉａ）によって構成される。図４の（Ａ）のレイアウトデータＬＤ１は、基板層を含む３層によって構成される。最下層の基板層は、Ｎウェル領域（Ｎ−ｗｅｌｌ）と、拡散領域（Ｄｉｆｆｕｓｉｏｎ）とを有する。また、基板層の上位層の第２層は、Ｐｏｌｙ領域（Ｐｏｌｙ）と、第１のメタル領域（Ｍｅｔａｌ１）と、基板と第１のメタル領域との接続領域（Ｃｏｎｔａｃｔ）とを有する。そして、最上層の第３層は、第２のメタル領域（Ｍｅｔａｌ２）と、第１とメタル領域と第２のメタル領域との接続領域（Ｖｉａ）とを有する。
【００２７】
図４の（Ａ）のレイアウトデータＬＤ１に示すように、インバータＩＶのＰＭＯＳトランジスタ３１のゲートと、ＮＭＯＳトランジスタ３２のゲートを示すＰｏｌｙ領域（Ｐｏｌｙ）とは接続され、接続領域（Ｃｏｎｔａｃｔ）ＩＮを介して上位層の第１のメタル領域（Ｍｅｔａｌ１）と接続する。また、ＰＭＯＳトランジスタ３１のドレイン、及び、ＮＭＯＳトランジスタ３２のドレインは、接続領域（Ｃｏｎｔａｃｔ）を介して、共通の第１のメタル領域（Ｍｅｔａｌ１）と接続する。そして、共通の第１のメタル領域（Ｍｅｔａｌ１）は、接続領域（Ｖｉａ）ＯＵＴを介して最上層の第２のメタル領域（Ｍｅｔａｌ２）と接続する。なお、図４の例において、接続関係にあるメタル領域及び接続領域は等電位であるため、共通のノード情報を有する。
【００２８】
図４の（Ｂ）のレイアウトデータＬＤ２も、図４の（Ａ）のレイアウトデータＬＤ１と同様にして、基板層を含む３層によって構成される。各層に含まれる領域は、図４の（Ａ）と同様である。図４の（Ｂ）のレイアウトデータＬＤ２において、ダイオード３３は、Ｎウェル領域（Ｎ−ｗｅｌｌ）、拡散領域（Ｄｉｆｆｕｓｉｏｎ）、接続領域（Ｃｏｎｔａｃｔ）、第１のメタル領域（Ｍｅｔａｌ１）によって構成される。また、ダイオード３３を構成する第１のメタル領域（Ｍｅｔａｌ１）は、第２のメタル領域（Ｍｅｔａｌ２）によって形成される入力端子ＩＮ‘と出力端子ＯＵＴ‘とを接続する第１のメタル領域（Ｍｅｔａｌ１）上の接続点と接続する。
【００２９】
図２に戻り、ＬＶＳ検証では、単体のＬＳＩチップを対象として、図３に示すような回路図データＣＤ１、ＣＤ２から抽出されるネットリストｎｃ１、ｎｃ２と、図４に示すようなレイアウトデータＬＤ１、ＬＤ２から抽出されるネットリストｎｙとをそれぞれ比較し、等価であることを判定する。また、ＬＶＳ検証では、３次元のＬＳＩチップを構成するＬＳＩチップ単位に、ＬＶＳ検証を行う。つまり、ＬＶＳ検証の工程Ｓ１２では、ＬＳＩチップ毎に、レイアウトデータＬＤにおいて、等電位（同一ノード）の配線上の複数の要素が異なるノード情報を有するか否かを検証する。
【００３０】
ただし、ＬＶＳ検証では、ＬＳＩチップ単位に検証を行うことから、複数のＬＳＩチップのレイアウトデータ間で、等電位（同一ノード）の配線上の複数の要素が異なるノード情報を有するか否かを検証できない。例えば、ＬＳＩチップ１ｃｈ１とＬＳＩチップ２ｃｈ２間の接続するパッドは等電位になるが、ＬＶＳ検証では、接続するパッドが同一のノード情報を有するか否かを検証できない。具体的に、図１の例において、ＬＳＩチップ１ｃｈ１のパッドＰ１とＬＳＩチップ２ｃｈ２のパッドＰ１２とが接続される場合、ＬＶＳ検証ではエラーを検出できない。
【００３１】
そこで、本実施の形態例におけるレイアウト検証方法では、第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層のレイアウトデータを仮想層のレイアウトデータとして、第１の半導体装置に張り合わされる第２の半導体装置のレイアウトデータに追加して合成する。そして、本実施の形態例におけるレイアウト検証方法では、仮想層を含む第２の半導体装置のレイアウトデータについて、等電位の複数の要素について異なるノード情報を有する場合にエラーを検出する。
【００３２】
図５は、本実施の形態例におけるレイアウト検証方法の概要を説明する図である。本実施の形態例におけるレイアウト検証プログラムＰＲは、例えば、３次元のＬＳＩチップを構成するＬＳＩチップのうち、片方のＬＳＩチップ（例えば、ＬＳＩチップ２ｃｈ２）に基づいて、仮想層のレイアウトデータＬＤｖを生成する。仮想層のレイアウトデータＬＤｖは、例えば、ＬＳＩチップ２ｃｈ２の最上層のレイアウトデータを示し、ＬＳＩチップ１ｃｈ１とパンプを介して接続する最上層（図４の例では、第２のメタル領域及び接続領域）のレイアウトデータを示す。
【００３３】
そして、レイアウト検証プログラムＰＲは、仮想層のレイアウトデータＬＤｖをＬＳＩチップ１ｃｈ１のレイアウトデータに合成して追加する。そして、レイアウト検証プログラムＰＲは、合成後のＬＳＩチップ１ｃｈ１ｖの仮想層を含むレイアウトデータに基づいてネットリストを抽出する工程（図２のＳ１２）において、ＬＳＩチップｃｈ１とＬＳＩチップｃｈ２との間のノードの不整合を検出する。具体的に、レイアウト検証プログラムＰＲは、仮想層（即ち、ＬＳＩチップ２ｃｈ２の最上層）の要素と等電位となるＬＳＩチップ１ｃｈ１の要素とが、同一のノード情報を有するか否かを検証する。異なるノード情報を有する場合、レイアウト検証プログラムＰＲは、ＬＳＩチップｃｈ１とＬＳＩチップｃｈ２との間のノードが整合しないことにより、エラーを検出する。
【００３４】
これにより、レイアウト検証プログラムＰＲは、ＬＶＳ検証に含まれる、レイアウトデータからのネットリストを抽出する工程（図２のＳ１２）に基づいて、３次元のＬＳＩチップを構成するＬＳＩチップ間のノードの不整合を検出することができる。即ち、レイアウト検証プログラムＰＲは、仮想層のレイアウトデータを利用することにより、既存のＬＶＳ検証にしたがって３次元のＬＳＩチップのレイアウト検証を行うことができる。
【００３５】
続いて、本実施の形態例におけるレイアウト検証装置１０の構成、及び、ブロック図の一例を説明する。
【００３６】
［レイアウト検証装置の構成］
図６は、本実施の形態例におけるレイアウト検証装置１０の構成を説明する図である。図６のレイアウト検証装置１０は、例えば、入力装置１１、表示装置１２、通信インタフェース１３、ＣＰＵ（Central Processing Unit）１４、記憶媒体１５、メモリ１６を有する。各部は、バス１７を介して相互に接続される。入力装置１１は、例えば、キーボードやマウスであって、表示装置１２は、例えば、ディレスプレイである。ＲＡＭ等のメモリ１６には、例えば、本実施の形態例におけるレイアウト検証プログラムＰＲが記憶される。レイアウト検証プログラムＰＲは、ＣＰＵ１４と協働することによって、本実施の形態例におけるレイアウト検証処理を実現する。
【００３７】
また、本実施の形態例において、記憶媒体１５は、検証対象の３次元のＬＳＩチップを構成する２つのＬＳＩチップ（本実施の形態例では、ＬＳＩチップＡｃｈＡ、ＬＳＩチップＢｃｈＢ）の回路図データＣＤａ、ＣＤｂ、及び、レイアウトデータＬＤａ、ＬＤｂを記憶する。本実施の形態例におけるＬＳＩチップＡ、ＬＳＩチップＢの回路図データＣＤａ、ＣＤｂ、及び、ＬＳＩチップＡ、ＬＳＩチップＢのレイアウトデータＬＤａ、ＬＤｂの詳細については、後述する。
【００３８】
［レイアウト検証装置のブロック図］
図７は、本実施の形態例におけるレイアウト検証装置１０のブロック図を説明する図である。図７に示すように、レイアウト検証装置１０のレイアウト検証プログラムＰＲは、例えば、ネットリスト抽出部２１、比較部２２、仮想層合成部２３を有する。ネットリスト抽出部２１は、図６の記憶媒体１５に記憶されるＬＳＩチップＡ、ＬＳＩチップＢの回路図データＣＤａ、ＣＤｂ、及び、ＬＳＩチップＡ、ＬＳＩチップＢのレイアウトデータＬＤａ、ＬＤｂを入力として、それぞれネットリストを抽出する。また、比較部２２は、ＬＳＩチップそれぞれについて、回路図データＣＤａ、ＣＤｂから抽出されたネットリストと、レイアウトデータＬＤａ、ＬＤｂから抽出されたネットリストとを比較し、等価であるか否かを判定する。
【００３９】
また、仮想層合成部２３は、３次元のＬＳＩチップを構成する複数のＬＳＩチップのうち、一方のＬＳＩチップ（例えば、ＬＳＩチップＢｃｈＢ）に基づいて生成した仮想層のレイアウトデータを、他方のＬＳＩチップ（例えば、ＬＳＩチップＡｃｈＡ）に合成して追加する。そして、ネットリスト抽出部２１は、合成後のＬＳＩチップ（ＬＳＩチップＡｃｈＡ）のレイアウトデータに基づいて、ネットリストを抽出する。
【００４０】
続いて、本実施の形態例におけるレイアウト検証プログラムＰＲの処理の流れをフローチャート図に基づいて説明する。
【００４１】
［フローチャート］
図８は、本実施の形態例におけるレイアウト検証処理を説明するフローチャート図である。レイアウト検証プログラムＰＲの仮想層合成部２３は、例えば、ＬＳＩチップＢのレイアウトデータＬＤｂのうち、最上層のレイアウトデータを抽出し、仮想層のレイアウトデータＬＤｖを生成する。そして、レイアウト検証プログラムＰＲの仮想層合成部２３は、仮想層のレイアウトデータＬＤｖをＬＳＩチップＡのレイアウトデータＬＤａの最上層に追加して合成する（Ｓ２１）。これにより、レイアウトデータＬＤｂｖが生成される。なお、レイアウト検証プログラムＰＲは、ＬＳＩチップＡのレイアウトデータＬＤａに基づいて仮想層のレイアウトデータＬＤｖを生成し、ＬＳＩチップＢのレイアウトデータＬＤｂに追加して合成してもよい。
【００４２】
なお、図２のフローチャート図と同様にして、レイアウト検証プログラムＰＲは、ＬＳＩチップＢｃｈＢのＬＶＳ検証を行う。即ち、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、ＬＳＩチップＢの回路図データＣＤｂから得られたのネットリストを、トランジスタレベルのネットリストｎｃｂに変換する（Ｓ１１）。また、レイアウト検証プログラムＰＲは、レイアウトデータＬＤｂから、トランジスタの接続情報を復元し、ネットリストｎｙｂを抽出する（Ｓ１２）。そして、レイアウト検証プログラムＰＲの比較部２２は、回路図ＣＤｂから抽出したトランジスタレベルのネットリストｎｃｂと、レイアウトデータＬＤｂから抽出したネットリストｎｙｂとを比較し、等価であるか否かを検証する（Ｓ１３）。
【００４３】
工程Ｓ２１に続いて、レイアウト検証プログラムＰＲは、ＬＳＩチップＡｃｈＡのＬＶＳ検証を行う。レイアウト検証プログラムＰＲのネットリスト抽出部２１は、仮想層のレイアウトデータＬＤｖを追加したＬＳＩチップＡのレイアウトデータＬＤａｖに基づいて、ネットリストｎｙａｖを抽出する（Ｓ１２）。このとき、ネットリスト抽出部２１は、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖについて、等電位の配線上の複数の要素が異なるノード情報を有する場合に、エラーを検出する。つまり、ネットリスト抽出部２１は、仮想層のレイアウトデータＬＤｖとＬＳＩチップＡのレイアウトデータＬＤａとの間で接続し等電位となる複数の要素が、同一のノード情報を有しない場合にエラーを検出する。
【００４４】
これにより、レイアウト検証プログラムＰＲは、ＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢとの間でパンプを介して接続する要素のノードが整合しない場合に、エラーを検出することができる。このように、レイアウト検証プログラムＰＲは、仮想層のレイアウトデータＬＤｖを利用することによって、従来のＬＶＳ検証の工程にしたがって、３次元のＬＳＩチップにおけるノードの不整合を検出することができる。
【００４５】
そして、ネットリスト抽出部２１は、ＬＳＩチップＡｃｈＡの回路図データＣＤａから得られたのネットリストを、トランジスタレベルのネットリストｎｃａに変換する（Ｓ１１）。そして、レイアウト検証プログラムＰＲの比較部２２は、回路図ＣＤａから抽出したトランジスタレベルのネットリストｎｃａと、レイアウトデータＬＤａｖから抽出したネットリストｎｙａｖとを比較し、等価であるか否かを検証する（Ｓ１３）。
【００４６】
［具体例］
続いて、本実施の形態例におけるレイアウト検証処理を、具体例に基づいて説明する。まず、具体例の３次元のＬＳＩチップを構成するＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢの回路図データＣＤａ、ＣＤｂ及びレイアウトデータＬＤａ、ＬＤｂを例示する。
【００４７】
図９は、具体例におけるＬＳＩチップＡ、ＬＳＩチップＢの回路図データＣＤａ、ＣＤｂの一例を示す図である。また、図９のＬＳＩチップＡの回路図データＣＤａには、図３の（Ａ）に示すインバータＩＶが縦方向に２つ配置される。したがって、図９のＬＳＩチップＡの回路図データＣＤａは、２つの入力端子ＩＮ１、ＩＮ２及び２つの出力端子ＯＵＴ１、ＯＵＴ２を有する。また、図９の例において、例えば、回路図データＣＤａにおける出力端子ＯＵＴ１と等電位の各要素はノード情報ｎ１を、出力端子ＯＵＴ２と等電位の各要素はノード情報ｎ２を有する。
【００４８】
また、図９のＬＳＩチップＢの回路図データＣＤｂには、図３の（Ｂ）に示す回路図が縦方向に２つ配置される。ＬＳＩチップＢの回路図データＣＤｂは、２つの入力端子ＩＮ１‘、ＩＮ２‘及び２つの出力端子ＯＵＴ１‘、ＯＵＴ２‘を有する。また、図９の例において、例えば、回路図データＣＤｂにおける出力端子ＩＮ１‘と等電位の各要素はノード情報ｎ１を、出力端子ＩＮ２‘と等電位の各要素はノード情報ｎ２を有する。
【００４９】
図１０は、図９に示すＬＳＩチップＡ、ＬＳＩチップＢのレイアウトデータＬＤａ、ＬＤｂの一例を示す図である。図１０のＬＳＩチップＡのレイアウトデータＬＤａは、図４の（Ａ）に示すレイアウトデータＬＤ１が縦方向に２つ配置されるレイアウトデータである。図４で説明したとおり、図１０のレイアウトデータＬＤａ、ＬＤｂも、基板層を含む３層のレイアウトデータによって構成される。
【００５０】
具体例におけるＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢとは、矢印に示すように、チップ面が対向するように張り合わされる。したがって、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ１（ノード情報ｎ１）は、ＬＳＩチップＢｃｈＢの入力端子ＩＮ１‘（ノード情報ｎ１）と接続する。図１０のレイアウトデータＬＤａ、ＬＤｂによると、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ１と、ＬＳＩチップＢｃｈＢの入力端子ＩＮ１‘とのノード情報は同一である。また、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ２（ノード情報ｎ２）は、ＬＳＩチップＢｃｈＢの入力端子ＩＮ２‘（ノード情報ｎ２）と接続し、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ２と、ＬＳＩチップＢｃｈＢの入力端子ＩＮ２‘とのノード情報は同一である。
【００５１】
したがって、図１０のレイアウトデータＬＤａ、ＬＤｂによると、ＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢとの間で接続する等電位の配線上の複数の要素（この例では、出力端子ＯＵＴ１、ＯＵＴ２、入力端子ＩＮ１‘、ＩＮ２‘）は同一のノード情報を有する。つまり、図１０のレイアウトデータＬＤａ、ＬＤｂによると、ＬＳＩチップ間のノードは整合する。
【００５２】
図１１は、図１０のレイアウトデータＬＤａ、ＬＤｂの断面図の一例を示す図である。図１１の断面図は、ＬＳＩチップＡｃｈＡの上に、両ＬＳＩチップの面が対向するようにＬＳＩチップＢｃｈＢを重ねた場合の断面図である。また、図１１の断面図は、図１０のレイアウトデータＬＤａ、ＬＤｂにおけるＬＳＩチップＡｃｈＡの線Ａ１〜Ａ２、ＬＳＩチップＢｃｈＢの線Ｂ１〜Ｂ２の断面図を示す。
【００５３】
まず、ＬＳＩチップＡｃｈＡの断面図を説明する。前述したとおり、具体例におけるＬＳＩチップＡｃｈＡは、基板層を含む３層Ｌ０Ａ〜Ｌ２Ａによって構成される。基板層Ｌ０Ａは、Ｎウェル領域（Ｎ−ｗｅｌｌ）と、拡散領域（Ｄｉｆｆｕｓｉｏｎ）とを有する。したがって、基板層Ｌ０Ａのレイアウトデータは、Ｎウェル領域Ｗｅａ１、拡散領域Ｄｆａ１、Ｄｆａ２を有する。また、第２層Ｌ１Ａは、Ｐｏｌｙ領域（Ｐｏｌｙ）と、第１のメタル領域（Ｍｅｔａｌ１）と、基板と第１のメタル領域との接続領域（Ｃｏｎｔａｃｔ）とを有する。したがって、第２層Ｌ１Ａのレイアウトデータは、Ｐｏｌｙ領域Ｐｌａ１、Ｐｌａ２、接続領域Ｃｎａ１、Ｃｎａ２、第１のメタル領域Ｍ１ａ１、Ｍ１ａ２を有する。最上層Ｌ２Ａは、第２のメタル領域（Ｍｅｔａｌ２）と、第１とメタル領域と第２のメタル領域との接続領域（Ｖｉａ）とを有する。したがって、第３層Ｌ２Ａのレイアウトデータは、第２のメタル領域Ｍ２ａ１、Ｍ２ａ２、接続領域ＯＵＴ１、ＯＵＴ２を有する。
【００５４】
次に、ＬＳＩチップＢｃｈＢの断面図を説明する。具体例におけるＬＳＩチップＢｃｈＢも、基板層を含む３層Ｌ０Ｂ〜Ｌ２Ｂによって構成される。基板層Ｌ０Ｂのレイアウトデータは、Ｎウェル領域Ｗｅｂ１、Ｗｅｂ２、拡散領域Ｄｆｂ１、Ｄｆａ２を有する。また、第２層Ｌ１Ｂのレイアウトデータは、接続領域Ｃｎｂ１、Ｃｎｂ２、第１のメタル領域Ｍ１ｂ１、Ｍ１ｂ２を有する。最上層Ｌ２Ｂのレイアウトデータは、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２、接続領域ＩＮ１‘、ＩＮ２‘を有する。
【００５５】
続いて、図９〜図１１で説明したＬＳＩチップＡｃｈＡ、ＬＳＩチップＢｃｈＢに基づくレイアウト検証処理を説明する。図８のフローチャート図で説明したとおり、本実施の形態例におけるレイアウト検証プログラムＰＲの仮想層合成部２３は、例えば、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータを仮想層のレイアウトデータＬｖとして抽出し、ＬＳＩチップＡｃｈＡの最上層のレイアウトデータに追加して合成する（図８のＳ２１）。
【００５６】
図１２は、図１０のレイアウトデータＬＤａ、ＬＤｂに基づく仮想層のレイアウトデータの一例を説明する図である。図１２に示す仮想層のレイアウトデータＬＤｖ１は、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータのうち、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２のレイアウトデータを有する。レイアウト検証プログラムＰＲの仮想層合成部２３は、ＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータに、仮想層のレイアウトデータＬＤｖ１を追加して合成する。したがって、合成後のＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータは、第２のメタル領域Ｍ２ａ１、Ｍ２ａ２、接続領域ＯＵＴ１、ＯＵＴ２に加えて、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２を有する。
【００５７】
そして、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成して生成されたＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータに基づいてネットリストを抽出する（Ｓ２１）。前述したとおり、図１０のレイアウトデータＬＤａ、ＬＤｂによると、ＬＳＩチップＡｃｈＡにおける出力端子ＯＵＴ１と等電位の要素（例えば、第２のメタル領域Ｍ２ａ１）、及び、ＬＳＩチップＢｃｈＢにおける出力端子ＩＮ１‘と等電位の要素（例えば、第２のメタル領域Ｍ２ｂ１）はノード情報ｎ１を有する。また、ＬＳＩチップＡｃｈＡにおける出力端子ＯＵＴ２と等電位の要素（例えば、第２のメタル領域Ｍ２ａ２）、及び、ＬＳＩチップＢｃｈＢにおける出力端子ＩＮ２‘と等電位の要素（例えば、第２のメタル領域Ｍ２ｂ２）はノード情報ｎ２を有する。
【００５８】
図１２に示す合成後のＬＳＩチップＡｃｈＡのレイアウトデータＬＤａｖにおいて、最上層Ｌ２Ａにおける領域が重複する第２のメタル領域Ｍ２ａ１と、第２のメタル領域Ｍ２ｂ１とは等電位になる。また、第２のメタル領域Ｍ２ａ１と第２のメタル領域Ｍ２ｂ１とは同一のノード情報ｎ１を有する。そして、合成後のＬＳＩチップＡｃｈＡのレイアウトデータＬＤａｖにおいて、最上層Ｌ２Ａにおける領域が重複する第２のメタル領域Ｍ２ａ２と、第２のメタル領域Ｍ２ｂ２とは等電位になる。また、第２のメタル領域Ｍ２ａ２と第２のメタル領域Ｍ２ｂ２とは同一のノード情報ｎ２を有する。即ち、図１２に示す合成後のＬＳＩチップＡｃｈＡのレイアウトデータＬＤａｖは、等電位の複数の要素について同一のノード情報を有する。したがって、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成後のＬＳＩチップＡｃｈＡのレイアウトデータＬＤａｖに基づいてネットリストを抽出できる。
【００５９】
図１２に示すように、本実施の形態例におけるレイアウト検証プログラムＰＲは、例えば、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータを、ＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータに追加して合成する。このとき、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータは、配線パターン（例えば、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２）を含む。これにより、レイアウト検証プログラムＰＲは、合成後のＬＳＩチップＡｃｈＡの最上層Ｌ２ＡのレイアウトデータＬＤａｖにおける等電位の配線パターンが同一のノード情報を有するか否かを判定することにより、ＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢとの間のノードの不整合を検出することができる。
【００６０】
なお、本実施の形態例におけるレイアウト検証プログラムＰＲは、ＬＳＩチップＢｃｈＢの最上層のレイアウトデータを、ＬＳＩチップＡｃｈＡの最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成してもよい。このとき、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータは、ビア（例えば、接続領域ＩＮ１‘、ＩＮ２‘）及び配線パターン（例えば、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２）を含む。ここで、ＬＳＩチップＢｃｈＢの最上層のレイアウトデータを、ＬＳＩチップＡｃｈＡの最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成する場合における仮想層のレイアウトデータを説明する。
【００６１】
図１３は、図１０のレイアウトデータＬＤａ、ＬＤｂに基づく仮想層のレイアウトデータの別の一例を説明する図である。図１３に示す仮想層のレイアウトデータＬＤｖ２は、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２、接続領域ＩＮ１‘、ＩＮ２‘、即ち、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータを有する。レイアウト検証プログラムＰＲの仮想層合成部２３は、仮想層のレイアウトデータＬＤｖ２を、ＬＳＩチップＡｃｈＡの最上層Ｌ２Ａの上の層Ｌ３Ａのレイアウトデータとして合成する。したがって、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖは、階層Ｌ０Ａ〜Ｌ２Ａに加えて、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２、接続領域ＩＮ１‘、ＩＮ２‘を有する階層Ｌ３Ａを有する。
【００６２】
そして、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成して生成されたＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータに基づいてネットリストを抽出する（Ｓ２１）。ＬＳＩチップＡｃｈＡ、ＬＳＩチップＢｃｈＢの各要素が有するノード情報は、図１２で説明したとおりである。図１３に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、第３層Ｌ２Ａの第２のメタル領域Ｍ２ａ１と、最上層Ｌ３Ａの第２のメタル領域Ｍ２ｂ１及び入力端子ＩＮ１‘とは等電位になる。また、第２のメタル領域Ｍ２ａ１と、第２のメタル領域Ｍ２ｂ１及び入力端子ＩＮ１‘とは同一のノード情報ｎ１を有する。
【００６３】
そして、図１３の合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、第３層Ｌ２Ａの第２のメタル領域Ｍ２ａ２と、最上層Ｌ３Ａの第２のメタル領域Ｍ２ｂ２及び入力端子ＩＮ２‘とは等電位になる。また、第２のメタル領域Ｍ２ｂ２と、第２のメタル領域Ｍ２ａ２及び入力端子ＩＮ２‘とは同一のノード情報ｎ２を有する。即ち、図１３に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖは、等電位の複数の要素について同一のノード情報を有する。したがって、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖに基づいてネットリストを抽出できる。
【００６４】
続いて、図１０に示したＬＳＩチップＢｃｈＢのレイアウトデータＬＤｂと、レイアウトが異なる別のレイアウトデータＬＤｂｖを例示する具体例に基づいて、レイアウト検証処理を説明する。
【００６５】
図１４は、具体例におけるＬＳＩチップＡｃｈＡ、ＬＳＩチップＢｃｈＢの別のレイアウトデータＬＤａ、ＬＤｂｘの一例を示す図である。ＬＳＩチップＡのレイアウトデータＬＤａは、図１０と同様である。これに対し、ＬＳＩチップＢのレイアウトデータＬＤｂｘは、図１０のＬＳＩチップＢのレイアウトデータＬＤｂと、入力端子ＩＮ１‘、ＩＮ２‘の配置位置が異なる。ただし、図１４のＬＳＩチップＢのレイアウトデータＬＤｂｘでは、図１０と同様に、入力端子ＩＮ１‘と出力端子ＯＵＴ１‘とが接続し、入力端子ＩＮ２‘と出力端子ＯＵＴ２‘とが接続する。即ち、図１４のＬＳＩチップＢのレイアウトデータＬＤｂｘと、図１０のＬＳＩチップＢのレイアウトデータＬＤｂとは、レイアウトが異なるものの入出力端子の接続関係は等価である。
【００６６】
図１４のＬＳＩチップＡｃｈＡとＬＳＩチップＢｃｈＢとは、矢印が示すように、張り合わされる。したがって、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ１（ノード情報ｎ１）は、ＬＳＩチップＢｃｈＢの入力端子ＩＮ２‘（ノード情報ｎ２）と接続する。図１４のレイアウトデータＬＤａ、ＬＤｂｘによると、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ１と、ＬＳＩチップＢｃｈＢの入力端子ＩＮ２‘とのノード情報は一致しない。また、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ２（ノード情報ｎ２）は、ＬＳＩチップＢｃｈＢの入力端子ＩＮ１‘（ノード情報ｎ１）と接続し、ＬＳＩチップＡｃｈＡの出力端子ＯＵＴ２と、ＬＳＩチップＢｃｈＢの入力端子ＩＮ１‘とのノード情報は一致しない。つまり、図１４のレイアウトデータＬＤａ、ＬＤｂｘによると、ＬＳＩチップ間のノードは整合しない。
【００６７】
図１５は、図１４のレイアウトデータＬＤａ、ＬＤｂｘの断面図の一例を示す図である。図１５のＬＳＩチップＡｃｈＡの断面図は、図１１と同様である。図１５のＬＳＩチップＢｃｈＢの断面図は、図１４のレイアウトデータＬＤｂｘにおけるＬＳＩチップＢｃｈＢの線Ｂ１〜Ｂ２の断面図である。具体的に、基板層Ｌ０Ｂのレイアウトデータは、Ｎウェル領域Ｗｅｂ１、拡散領域Ｄｆｂ１を有する。また、第２層Ｌ１Ｂのレイアウトデータは、接続領域Ｃｎｂ１、Ｃｎｂ２、第１のメタル領域Ｍ１ｂ１を有する。最上層Ｌ２Ｂのレイアウトデータは、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２、接続領域ＩＮ１‘、ＩＮ２‘を有する。
【００６８】
図１６は、図１４のレイアウトデータＬＤａ、ＬＤｂｘに基づく仮想層のレイアウトデータの一例を説明する図である。図１６に示す仮想層のレイアウトデータＬＤｖ３は、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータのうち、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２のレイアウトデータを有する。図１２と同様にして、レイアウト検証プログラムＰＲの仮想層合成部２３は、ＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータに、仮想層のレイアウトデータＬＤｖ３を追加して合成する。したがって、合成後のＬＳＩチップＡｃｈＡの最上層Ｌ２Ａのレイアウトデータは、第２のメタル領域Ｍ２ａ１、Ｍ２ａ２、接続領域ＯＵＴ１、ＯＵＴ２に加えて、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２を有する。
【００６９】
図１４のレイアウトデータＬＤａ、ＬＤｂによると、ＬＳＩチップＡｃｈＡにおける出力端子ＯＵＴ１と等電位の要素（例えば、第２のメタル領域Ｍ２ａ１）はノード情報ｎ１を有し、ＬＳＩチップＢｃｈＢにおける出力端子ＩＮ２‘と等電位の要素（例えば、第２のメタル領域Ｍ２ｂ１）はノード情報ｎ２を有する。また、ＬＳＩチップＡｃｈＡにおける出力端子ＯＵＴ２と等電位の要素（例えば、第２のメタル領域Ｍ２ａ２）はノード情報ｎ２を有し、ＬＳＩチップＢｃｈＢにおける出力端子ＩＮ１‘と等電位の要素（例えば、第２のメタル領域Ｍ２ｂ２）はノード情報ｎ１を有する。
【００７０】
図１６に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、最上層Ｌ２Ａにおける領域が重複する第２のメタル領域Ｍ２ａ１（ノード情報ｎ１）と、第２のメタル領域Ｍ２ｂ１（ノード情報ｎ２）とは等電位になるものの、異なるノード情報を有する。また、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、最上層Ｌ２Ａにおける領域が重複する第２のメタル領域Ｍ２ａ２（ノード情報ｎ２）と、第２のメタル領域Ｍ２ｂ２（ノード情報ｎ１）とは等電位になるものの、異なるノード情報を有する。即ち、図１６に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖは、等電位の複数の要素について異なるノード情報を有する。したがって、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖに基づいてネットリストを抽出できず、エラーを検出する。
【００７１】
図１７は、図１４のレイアウトデータＬＤａ、ＬＤｂに基づく仮想層のレイアウトデータの別の一例を説明する図である。図１７に示す仮想層のレイアウトデータＬＤｖ２は、ＬＳＩチップＢｃｈＢの最上層Ｌ２Ｂのレイアウトデータを有する。図１７に示すように、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖは、階層Ｌ０Ａ〜Ｌ２Ａに加えて、第２のメタル領域Ｍ２ｂ１、Ｍ２ｂ２、接続領域ＩＮ１‘、ＩＮ２‘を有する階層Ｌ３Ａを有する。
【００７２】
ＬＳＩチップＡｃｈＡ、ＬＳＩチップＢｃｈＢの各要素が有するノード情報は、図１６で説明したとおりである。図１７に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、第３層Ｌ２Ａの第２のメタル領域Ｍ２ａ１（ノード情報ｎ１）と、最上層Ｌ３Ａの第２のメタル領域Ｍ２ｂ１及び入力端子ＩＮ２‘（ノード情報ｎ２）とは等電位になるものの、異なるノード情報を有する。また、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖにおいて、第３層Ｌ２Ａの第２のメタル領域Ｍ２ａ２（ノード情報ｎ２）と、最上層Ｌ３Ａの第２のメタル領域Ｍ２ｂ２及び入力端子ＩＮ１‘（ノード情報ｎ１）とは等電位になるものの、異なるノード情報を有する。
【００７３】
即ち、図１７に示す合成後のＬＳＩチップＡのレイアウトデータＬＤａｖは、等電位の複数の要素について異なるノード情報を有する。したがって、レイアウト検証プログラムＰＲのネットリスト抽出部２１は、合成後のＬＳＩチップＡのレイアウトデータＬＤａｖに基づいてネットリストを抽出できず、エラーを検出する。
【００７４】
以上のように、本実施の形態例におけるレイアウト検証方法は、第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層のレイアウトデータを仮想層のレイアウトデータとして、第１の半導体装置に張り合わされる第２の半導体装置のレイアウトデータに追加して合成する仮想層合成工程を有する。また、レイアウト検証方法は、仮想層を含む第２の半導体装置のレイアウトデータについて、等電位の複数の要素について異なるノード情報を有する場合にエラーを検出するエラー検出工程を有する。
【００７５】
本実施の形態例におけるレイアウト検証方法では、３次元の半導体装置を構成する一方の半導体装置の最上層のレイアウトデータに基づく仮想層のレイアウトデータを追加して合成した他方の半導体装置に基づいて検証を行うことによって、半導体装置間の要素の接続関係（ノード）の不整合を検出することができる。また、本実施の形態例におけるレイアウト検証方法によると、ＬＶＳ検証は単体の半導体装置を対象として検証を行うところ、仮想層のレイアウトデータを利用することにより、ＬＶＳ検証に基づいて３次元の半導体装置における半導体装置間の要素の接続関係（ノード）の不整合を検出することができる。即ち、本実施の形態例におけるレイアウト検証方法によると、既存のＬＶＳ検証工程に大きな変更を加えることなく、効率的に３次元の半導体装置のレイアウトを検証することができる。
【００７６】
また、本実施の形態例におけるレイアウト検証方法の仮想層合成工程では、第１の半導体装置の最上層のレイアウトデータを、第２の半導体装置の最上層のレイアウトデータに追加して合成する。これにより、仮想層を含む第２の半導体装置のレイアウトデータについて、等電位の複数の要素について異なるノード情報を有する場合に、３次元の半導体装置における半導体装置間の要素の接続関係（ノード）の不整合を検出可能になる。また、例えば、最上層のレイアウトデータは、配線パターンのレイアウトデータを含む。
【００７７】
また、本実施の形態例におけるレイアウト検証方法において、仮想層合成工程では、第１の半導体装置の最上層のレイアウトデータを、第２の半導体装置の最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成する。これにより、仮想層を含む第２の半導体装置のレイアウトデータについて、等電位の複数の要素について異なるノード情報を有する場合に、３次元の半導体装置における半導体装置間の要素の接続関係（ノード）の不整合を検出可能になる。また、例えば、最上層のレイアウトデータは、ビア及び配線パターンのレイアウトデータを含む。
【００７８】
また、本実施の形態例におけるレイアウト検証方法において、エラー検出工程は、ＬＶＳ検証におけるレイアウトデータに基づくネットリストの抽出工程に含まれる。本実施の形態例におけるレイアウト検証方法によると、仮想層のレイアウトデータを利用することで、既存のＬＶＳ検証工程に大きな変更を加えることなく、効率的に３次元の半導体装置のレイアウトを検証することができる。
【００７９】
また、本実施の形態例における検証用レイアウトデータの作成方法は、第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層のレイアウトデータを仮想層のレイアウトデータとして、第１の半導体装置に張り合わされる第２の半導体装置のレイアウトデータに追加して合成する仮想層合成工程を有する。そして、仮想層を含む第２の半導体装置のレイアウトデータは、等電位の複数の要素について異なるノード情報を有する場合にエラーが検出される。
【００８０】
本実施の形態例におけるレイアウト検証方法によると、３次元の半導体装置を構成する一方の半導体装置の最上層のレイアウトデータに基づく仮想層のレイアウトデータを他方の半導体装置に追加して合成することによって、半導体装置間の要素の接続関係（ノード）の不整合を検出可能な検証用レイアウトデータを生成することができる。これにより、既存のＬＶＳ検証工程に大きな変更を加えることなく、効率的な３次元の半導体装置のレイアウト検証が可能になる。
【００８１】
以上の実施の形態をまとめると、次の付記のとおりである。
【００８２】
（付記１）
３次元の半導体装置のレイアウトを検証するレイアウト検証方法であって、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、
前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有するレイアウト検証方法。
【００８３】
（付記２）
付記１において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータに追加して合成するレイアウト検証方法。
【００８４】
（付記３）
付記２において、
前記最上層の前記レイアウトデータは、前記配線パターンのレイアウトデータを含むレイアウト検証方法。
【００８５】
（付記４）
付記１において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成するレイアウト検証方法。
【００８６】
（付記５）
付記４において、
前記最上層の前記レイアウトデータは、前記ビア及び前記配線パターンのレイアウトデータを含むレイアウト検証方法。
【００８７】
（付記６）
付記１乃至５のいずれかにおいて、
前記エラー検出工程は、ＬＶＳ検証におけるレイアウトデータに基づくネットリストの抽出工程に含まれるレイアウト検証方法。
【００８８】
（付記７）
３次元の半導体装置のレイアウトを検証する検証用レイアウトデータの作成方法であって、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程を有し、
前記仮想層を含む前記第２の半導体装置のレイアウトデータは、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーが検出される検証用レイアウトデータの作成方法。
【００８９】
（付記８）
３次元の半導体装置のレイアウト検証処理をコンピュータに実行させるレイアウト検証プログラムであって、
前記レイアウト検証処理は、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程と、
前記仮想層を含む前記第２の半導体装置のレイアウトデータについて、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーを検出するエラー検出工程と、を有するレイアウト検証プログラム。
【００９０】
（付記９）
付記８において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータに追加して合成するレイアウト検証プログラム。
【００９１】
（付記１０）
付記８において、
前記仮想層合成工程では、前記第１の半導体装置の前記最上層の前記レイアウトデータを、前記第２の半導体装置の最上層のレイアウトデータの上位層のレイアウトデータとして追加して合成するレイアウト検証プログラム。
【００９２】
（付記１１）
３次元の半導体装置のレイアウトを検証する検証用レイアウトデータ作成処理をコンピュータに実行させる検証用レイアウトデータ作成プログラムであって、
前記検証用レイアウトデータ作成処理は、
前記第１の半導体装置におけるビア及び配線パターンを含む複数の要素の位置情報を有し、等電位の前記複数の要素について同一のノード情報を有する複数層のレイアウトデータにおける最上層の前記レイアウトデータを仮想層のレイアウトデータとして、前記第１の半導体装置に張り合わされる第２の半導体装置の前記レイアウトデータに追加して合成する仮想層合成工程を有し、
前記仮想層を含む前記第２の半導体装置のレイアウトデータは、等電位の前記複数の要素について異なる前記ノード情報を有する場合にエラーが検出される検証用レイアウトデータ作成プログラム。
【符号の説明】
【００９３】
１０：レイアウト検証装置、１１：入力装置、１２：表示装置、１３：通信インタフェース、１４：ＣＰＵ（Central Processing Unit）、１５：記憶媒体、１６：メモリ、ＰＲ：レイアウト検証プログラム、ｃｈＡ：ＬＳＩチップＡ、ｃｈＢ：ＬＳＩチップＢ、ＣＤａ：ＬＳＩチップＡの回路図データ、ＣＤｂ：ＬＳＩチップＢの回路図データ、ＬＤａ：ＬＳＩチップＡのレイアウトデータ、ＬＤｂ：ＬＳＩチップＢのレイアウトデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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