(57)【要約】【課題】縦型トランジスタを微細化すると拡散層の寄生抵抗が高くなりトランジスタの能力が低下する可能性があった。【解決手段】半導体基板上にて第１方向に沿って配された複数の半導体ピラーと、前記半導体基板において前記複数の半導体ピラーの周囲の領域に形成された下部拡散層と、前記複数の半導体ピラーの側壁面にゲート絶縁膜を介してサイドウォール状に形成されたゲート電極と、前記複数の半導体ピラーの上部に形成された複数の上部拡散層と、前記複数の半導体ピラーから第２方向に離れて配されるとともに前記下部拡散層と接続される第１コンタクトと、を備え、前記下部拡散層は、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも配されており、前記ゲート電極は、前記第１方向に隣り合う前記半導体ピラー間にて繋がっている。【選択図】図１
2015220364.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にて第１方向に沿って間隔をおいて配されるとともに柱状に形成された複数の半導体ピラーと、
前記半導体基板において前記複数の半導体ピラーのそれぞれの周囲の領域に形成された下部拡散層と、
前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状に形成されたゲート電極と、
前記複数の半導体ピラーのそれぞれの上部に形成された複数の上部拡散層と、
前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れて配されるとともに前記下部拡散層と接続される第１コンタクトと、
を備え、
前記下部拡散層は、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも配されており、
前記ゲート電極は、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がっていることを特徴とする半導体装置。
【請求項２】
前記第１方向に延在して形成されるとともに前記複数の上部拡散層のそれぞれと第２コンタクトを介して電気的に接続される第１配線と、
前記第１方向に延在して形成されるとともに前記ゲート電極と電気的に第３コンタクトを介して接続される第２配線と、
前記第１コンタクトと電気的に接続される第３配線と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板上にて前記複数の半導体ピラーから構成されるアレイに対して前記第１方向の片側に間隔をおいて配されるとともに柱状に形成されたダミー用半導体ピラーを備え、
前記ゲート電極は、前記ダミー用半導体ピラーの側壁面にも前記ゲート絶縁膜を介してサイドウォール状に形成され、かつ、前記第１方向に隣り合う前記複数の半導体ピラーと前記ダミー用半導体ピラーとの間にて繋がっており、
前記第２配線は、前記第１配線に対して前記第１方向の片側に間隔をおいて配されるとともに前記ダミー用半導体ピラーの近傍にて前記ゲート電極と電気的に接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数の半導体ピラーから構成されるアレイは、前記第１コンタクトに対して前記第２方向の片側に複数列配されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第２方向に隣り合う前記ゲート電極は、離れていることを特徴とする請求項４記載の半導体装置。
【請求項６】
複数列ある前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに分離していることを特徴とする請求項５記載の半導体装置。
【請求項７】
複数列ある前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに電気的に共通に接続されていることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記第２方向に隣り合う前記ゲート電極は、繋がっていることを特徴とする請求項４記載の半導体装置。
【請求項９】
複数列ある前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに分離していることを特徴とする請求項４乃至８のいずれか一に記載の半導体装置。
【請求項１０】
複数列ある前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに電気的に共通に接続されていることを特徴とする請求項４乃至８のいずれか一に記載の半導体装置。
【請求項１１】
前記複数の半導体ピラーから構成されるアレイは、前記第１コンタクトに対して前記第２方向の両側に配されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項１２】
前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに分離していることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに電気的に共通に接続されていることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに分離していることを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置。
【請求項１５】
前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに電気的に共通に接続されていることを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置。
【請求項１６】
前記第１コンタクトは、複数あり、かつ、前記第１方向に沿って間隔をおいて配されることを特徴とする請求項１乃至１５のいずれか一に記載の半導体装置。
【請求項１７】
前記複数の半導体ピラーから構成される各アレイは、同一形状となっていることを特徴とする請求項４乃至１６のいずれか一に記載の半導体装置。
【請求項１８】
前記半導体基板の表面に素子分離絶縁膜で囲まれた素子形成領域を備え、
前記素子形成領域に前記複数の半導体ピラー、前記下部拡散層、前記ゲート電極、前記上部拡散層、及び、前記第１コンタクトが配されることを特徴とする請求項１乃至１７のいずれか一に記載の半導体装置。
【請求項１９】
前記素子分離絶縁膜の側壁に前記ゲート電極と同じ材質からなるサイドウォール状のダミー電極を備えることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記ゲート電極は、前記第１方向に隣り合う前記複数の半導体ピラー間で繋がっている部分においてシームを有することを特徴とする請求項１乃至１９のいずれか一に記載の半導体装置。
【請求項２１】
半導体基板に第１方向に沿って間隔をおいて配された柱状の複数の半導体ピラーを形成する工程と、
前記半導体基板における前記複数の半導体ピラーの周囲の領域に下部拡散層を形成する工程と、
前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状のゲート電極を形成する工程と、
前記複数の半導体ピラーのそれぞれの上部に上部拡散層を形成する工程と、
前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れた位置にて前記下部拡散層と接続される第１コンタクトを形成する工程と、
を含み、
前記下部拡散層を形成する工程では、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも前記下部拡散層を形成し、
前記ゲート電極を形成する工程では、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がるように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ピラーを用いた縦型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は主にトランジスタの微細化によって集積度の向上を達成してきたが、微細化は限界に近づいており、さらに微細化すると、短チャネル効果などによってトランジスタが正しく動作しない可能性がある。このような問題を解決する手法として、半導体基板に柱状半導体層（半導体ピラー）を形成し、これにより縦型トランジスタを形成する手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５１５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
縦型トランジスタを有する半導体装置では、さらに微細化するためにピラーの周囲の片側にのみ下部拡散層にコンタクトを接続すると、ピラーとコンタクトとの間の最短部分の下部拡散層を流れる電流と、当該最短部分の下部拡散層に対してピラーを挟んだ反対側の遠方部分の下部拡散層からピラーを迂回するようにして流れる電流と、の差が大きく、下部拡散層で発生する寄生抵抗が大きなものとなり、トランジスタ能力に影響するという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明の第１の視点においては、半導体装置において、半導体基板と、前記半導体基板上にて第１方向に沿って間隔をおいて配されるとともに柱状に形成された複数の半導体ピラーと、前記半導体基板において前記複数の半導体ピラーのそれぞれの周囲の領域に形成された下部拡散層と、前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状に形成されたゲート電極と、前記複数の半導体ピラーのそれぞれの上部に形成された複数の上部拡散層と、前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れて配されるとともに前記下部拡散層と接続される第１コンタクトと、を備え、前記下部拡散層は、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも配されており、前記ゲート電極は、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がっていることを特徴とする。
【０００７】
本発明の第２の視点においては、半導体装置の製造方法において、半導体基板に第１方向に沿って間隔をおいて配された柱状の複数の半導体ピラーを形成する工程と、前記半導体基板における前記複数の半導体ピラーの周囲の領域に下部拡散層を形成する工程と、前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状のゲート電極を形成する工程と、前記複数の半導体ピラーのそれぞれの上部に上部拡散層を形成する工程と、前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れた位置にて前記下部拡散層と接続される第１コンタクトを形成する工程と、を含み、前記下部拡散層を形成する工程では、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも前記下部拡散層を形成し、前記ゲート電極を形成する工程では、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がるように前記ゲート電極を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、微細化しても、拡散層の寄生抵抗を小さくすることができ、トランジスタの能力を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した平面図である。
【図２】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＸ−Ｘ’間の断面図である。
【図３】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＹ１−Ｙ１’間の断面図である。
【図４】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＹ２−Ｙ２’間の断面図である。
【図５】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１の構成の等価回路図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法の第１の工程を模式的に示した図１の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’に相当する断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法の第２の工程を模式的に示した図１の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’に相当する断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法の第３の工程を模式的に示した平面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方法の第３の工程を模式的に示した図８の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’に相当する断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造方法の第４の工程を模式的に示した平面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造方法の第４の工程を模式的に示した図１０の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’に相当する断面図である。
【図１２】本発明の実施形態１に係る半導体装置の製造方法の第５の工程を模式的に示した図１０の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’に相当する断面図である。
【図１３】本発明の実施形態１に係る半導体装置の製造方法の第６の工程を模式的に示した図１０の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間、（Ｃ）Ｙ２−Ｙ２’間に相当する断面図である。
【図１４】本発明の実施形態１に係る半導体装置の製造方法の第７の工程を模式的に示した図１０の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図１５】本発明の実施形態１に係る半導体装置の製造方法の第８の工程を模式的に示した図１０の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図１６】本発明の実施形態１に係る半導体装置の製造方法の第９の工程を模式的に示した平面図である。
【図１７】本発明の実施形態１に係る半導体装置の製造方法の第９の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間、（Ｃ）Ｙ２−Ｙ２’間に相当する断面図である。
【図１８】本発明の実施形態１に係る半導体装置の製造方法の第１０の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図１９】本発明の実施形態１に係る半導体装置の製造方法の第１１の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２０】本発明の実施形態１に係る半導体装置の製造方法の第１２の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２１】本発明の実施形態１に係る半導体装置の製造方法の第１３の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２２】本発明の実施形態１に係る半導体装置の製造方法の第１４の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２３】本発明の実施形態１に係る半導体装置の製造方法の第１５の工程を模式的に示した図１６の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２４】本発明の実施形態１に係る半導体装置の製造方法の第１６の工程を模式的に示した平面図である。
【図２５】本発明の実施形態１に係る半導体装置の製造方法の第１６の工程を模式的に示した図２４の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間に相当する断面図である。
【図２６】本発明の実施形態１に係る半導体装置の製造方法の第１７の工程を模式的に示した平面図である。
【図２７】本発明の実施形態１に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。
【図２８】比較例に係る半導体装置の構成を模式的に示した平面図である。
【図２９】比較例に係る半導体装置の構成を模式的に示した図２８の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間の断面図である。
【図３０】比較例に係る半導体装置の構成を模式的に示した図２９の構成の等価回路図である。
【図３１】比較例に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。
【図３２】本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。
【図３３】本発明の実施形態２に係る半導体装置の構成を模式的に示した図３２の構成の等価回路図である。
【図３４】本発明の実施形態２に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。
【図３５】本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。
【図３６】本発明の実施形態３に係る半導体装置の構成を模式的に示した図３５の構成の等価回路図である。
【図３７】本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。
【図３８】本発明の実施形態５に係る半導体装置の構成を模式的に示した平面図である。
【図３９】本発明の実施形態６に係る半導体装置の構成を模式的に示した平面図である。
【図４０】本発明の実施形態７に係る半導体装置の構成を模式的に示した平面図である。
【図４１】本発明の実施形態７に係る半導体装置の構成を模式的に示した図４０の構成の等価回路図である。
【図４２】本発明の実施形態８に係る半導体装置の構成を模式的に示した平面図である。
【図４３】本発明の実施形態９に係る半導体装置の構成を模式的に示した平面図である。
【図４４】本発明の実施形態９に係る半導体装置の構成を模式的に示した図４３の構成の等価回路図である。
【図４５】本発明の実施形態１０に係る半導体装置の構成を模式的に示した平面図である。
【図４６】本発明の実施形態１１に係る半導体装置の構成を模式的に示した平面図である。
【図４７】本発明の実施形態１１に係る半導体装置の構成を模式的に示した図４６の構成の等価回路図である。
【図４８】本発明の実施形態１２に係る半導体装置の構成を模式的に示した平面図である。
【図４９】本発明の実施形態１２に係る半導体装置の構成を模式的に示した図４８の構成の等価回路図である。
【図５０】本発明の実施形態１３に係る半導体装置の構成を模式的に示した平面図である。
【図５１】本発明の実施形態１４に係る半導体装置の構成を模式的に示した平面図である。
【図５２】本発明の実施形態１４に係る半導体装置の構成を模式的に示した図５１の構成の等価回路図である。
【発明を実施するための形態】
【００１０】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した平面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＸ−Ｘ’間の断面図である。図３は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＹ１−Ｙ１’間の断面図である。図４は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＹ２−Ｙ２’間の断面図である。図５は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１の構成の等価回路図である。
【００１１】
なお、図１は、素子分離絶縁膜１２、下部拡散層２６、ゲート電極２９ａ、ダミー電極２９ｂ、コンタクト４５ａ、４５ｂ、４５ｃ、配線４７ａ、４７ｂ、４７ｃの層を重ねて示している。また、図１のＸ−Ｘ’間の断面図は、Ｙ方向に並んで形成される半導体ピラー２２ａ、２２ｄのアレイをＹ方向に沿って横切った断面図であり、図１のＹ１−Ｙ１’ 間の断面図は素子用半導体ピラー２２ａの部位をＸ方向に沿って横切った断面図であり、図１のＹ２−Ｙ２’ 間の断面図はＹ方向に隣り合う素子用半導体ピラー２２ａ間の部位をＸ方向に沿って横切った断面図である。
【００１２】
半導体装置１は、半導体基板１０に形成されたウェル１１に柱状の複数の素子用半導体ピラー２２ａを形成し、これらの素子用半導体ピラー２２ａを用いて縦型トランジスタを形成したものである（図１〜図４参照）。半導体装置１は、図１のＸ方向及びＹ方向に並んで配置された複数の素子回路４９を有する。素子回路４９においては、半導体基板１０（例えば、Ｐ型半導体基板）上にウェル１１（例えば、Ｐ型不純物拡散領域）が形成されている。素子回路４９では、トランジスタ（選択素子）が形成される素子形成領域１４と、隣り合う素子形成領域１４の間にて素子形成領域１４間を電気的に分離する素子分離領域１３と、を有する。
【００１３】
素子分離領域１３のウェル１１には、トレンチ（溝）が形成されており、当該トレンチに素子分離絶縁膜１２（例えば、シリコン酸化膜）が埋め込まれている。素子分離絶縁膜１２上には、パッド絶縁膜１６（例えば、シリコン酸化膜）を介してマスク絶縁膜１７（例えば、シリコン窒化膜）が形成されている。
【００１４】
素子形成領域１４のウェル１１は、柱状の複数（６本）の素子用半導体ピラー２２ａ及び１つのダミー用半導体ピラー２２ｄを有する。素子用半導体ピラー２２ａは、トランジスタ（選択素子）のチャネル領域が形成される柱状の半導体である。ダミー用半導体ピラー２２ｄは、トランジスタ（選択素子）には用いられないダミーとして用いられる柱状の半導体である。ダミー用半導体ピラー２２ｄは、ゲート電極２９ａにコンタクト４５ｂを接続するための土台（基礎）となるものである。素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄは、ウェル１１と同じ材料成分となっており、図１のＹ方向に並んで配されている。ダミー用半導体ピラー２２ｄは、複数の素子用半導体ピラー２２ａの並びの片側の端に配されている。素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄは、図１の平面図では粒状に配置されている。隣り合う素子用半導体ピラー２２ａ間、及び、素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間は、離間している。
【００１５】
素子形成領域１４のウェル１１の素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄが形成されていない溝（図１１の２１に相当）の底には、下部拡散層２６（例えば、Ｎ型不純物拡散領域）が形成されている。下部拡散層２６は、素子用半導体ピラー２２ａを用いて形成される複数のトランジスタの共通のソース電極となる。素子用半導体ピラー２２ａ上には、上部拡散層３７（例えば、Ｎ型不純物拡散領域）が形成されている。上部拡散層３７は、素子用半導体ピラー２２ａを用いて形成される複数のトランジスタのドレイン電極となる。上部拡散層３７上には、コンタクト４０（例えば、ドープトシリコン膜）が形成されている。
【００１６】
下部拡散層２６の上面、素子用半導体ピラー２２ａ及び上部拡散層３７の側壁面、ダミー用半導体ピラー２２ｄの側壁面はゲート絶縁膜２８（例えば、シリコン酸化膜）で覆われている。素子用半導体ピラー２２ａ及び上部拡散層３７の側壁面、ダミー用半導体ピラー２２ｄの側壁面にゲート絶縁膜２８を介してサイドウォール状のゲート電極２９ａ（例えば、不純物ドープトシリコン膜）が形成されている。各素子用半導体ピラー２２ａに対応するゲート電極２９ａ同士は、互いに接続されており、共通のゲート電極となる。ゲート電極２９ａは、素子用半導体ピラー２２ａ間に配された部分でゲート電極２９ａの側面同士が合わさったシーム２９ｓを有する。ゲート電極２９ａの上面は、上部拡散層３７の上面よりも上に突出している。素子分離絶縁膜１２、パッド絶縁膜１６及びマスク絶縁膜１７の側壁面上にはサイドウォール状のダミー電極２９ｂ（例えば、不純物ドープトシリコン膜）が形成されている。
【００１７】
ゲート電極２９ａ及びダミー電極２９ｂ並びにゲート絶縁膜２８上には、第１層間膜３２（例えば、シリコン酸化膜）が形成されている。ゲート電極２９ａ及び第１層間膜３２の側壁面とコンタクト４０の側壁面との間には、サイドウォール絶縁膜３８（例えば、シリコン酸化膜）が形成されている。
【００１８】
マスク絶縁膜１７、第１層間膜３２、コンタクト４０の上面は同じ面となっており、それらの上に第２層間膜４２（例えば、シリコン酸化膜）が形成されている。第２層間膜４２にはコンタクト４０に通ずる複数のコンタクト開口部４３ａが形成されており、コンタクト開口部４３ａにコンタクト４５ａ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。複数のコンタクト４５ａは、図１のＹ方向に所定の間隔をおいて配置される。第２層間膜４２及び第１層間膜３２並びにマスク絶縁膜１７にはゲート電極２９ａに通ずるコンタクト開口部４３ｂが形成されており、コンタクト開口部４３ｂにコンタクト４５ｂ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。コンタクト４５ｂは、複数のコンタクト４５ａのユニットに対して図１のＹ方向に離間して配置される。第２層間膜４２及び第１層間膜３２並びにゲート絶縁膜２８には下部拡散層２６に通ずる複数のコンタクト開口部４３ｃが形成されており、コンタクト開口部４３ｃにコンタクト４５ｃ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。複数のコンタクト４５ｃは、図１のＹ方向に所定の間隔をおいて配置される。複数のコンタクト４５ｃからなるコンタクトアレイ４５ｃＡＲの図１のＸ方向の片側に、複数の素子用半導体ピラー２２ａのアレイが配置される。
【００１９】
素子形成領域１４内の全てのコンタクト４５ａを含む第２層間膜４２上の所定の位置に各コンタクト４５ａと電気的に接続された配線４７ａが形成されている。配線４７ａは、共通のドレイン線となり、図１のＹ方向のライン状に形成されている。コンタクト４５ｂを含む第２層間膜４２上の所定の位置にコンタクト４５ｂと電気的に接続された配線４７ｂが形成されている。配線４７ｂは、共通のゲート線となり、配線４７ａと同じライン上で配線４７ａと離間して図１のＹ方向のライン状に形成されている。素子形成領域１４内の全てのコンタクト４５ｃを含む第２層間膜４２上の所定の位置にコンタクト４５ｃと電気的に接続された配線４７ｃが形成されている。配線４７ｃは、共通のソース線となり、配線４７ａと図１のＸ方向の片側にずれた位置にて配線４７ａと離間して図１のＹ方向にライン状に形成されている。
【００２０】
以上のような半導体装置１の素子回路４９には、トランジスタのボディとなる素子用半導体ピラー２２ａと、素子用半導体ピラー２２ａの下部に形成される下部拡散層２６と、素子用半導体ピラー２２ａの上部に形成される上部拡散層３７と、素子用半導体ピラー２２ａの側壁に形成されたゲート絶縁膜２８及びゲート電極２９ａと、により構成される縦型トランジスタ（これを単位トランジスタと呼ぶ）が形成される。
【００２１】
素子用半導体ピラー２２ａは、Ｙ方向にアレイ状に形成されており、これらアレイ状に形成された各素子用半導体ピラー２２ａに単位トランジスタが形成される。即ち、単位トランジスタはＹ方向にアレイ状に形成される。Ｙ方向に連なる単位トランジスタのアレイは、各単位トランジスタの側壁に形成されたゲート電極２９ａが互いに繋がって形成されている。さらに、各単位トランジスタの下部拡散層２６は共通となっている。さらに、各単位トランジスタの上部拡散層３７は、配線４７ａで互いに共通接続されている。この結果、Ｙ方向にアレイ状に形成される複数の単位トランジスタは並列接続される構成となっており、この複数の単位トランジスタは一つのトランジスタを形成している。このトランジスタをアレイ型縦型トランジスタと称す。アレイ型縦型トランジスタの等価回路は、図５のＱＴ１のように表すことができる。なお、アレイ型縦型トランジスタＱＴ１のウェル１１は、ウェル電位（図示せず）に接続することができる。アレイ型縦型トランジスタＱＴ１のＹ方向の長さをＬ１と表す（図１参照）。隣接し合う素子回路４９の最小素子分離幅をζとする。素子回路４９の領域の定義としては、素子形成領域１４に、最小素子分離幅ζの１／２の幅Δ１を加えた領域で定義することにする。
【００２２】
アレイ型縦型トランジスタＱＴ１は、６つのトランジスタが並列に接続されている。なお、図５のトランジスタ記号の１個は、素子用半導体ピラー２２ａに対応する単位トランジスタ１個に対応する。各単位トランジスタに接続されたドレインＶｄ１、ソースＶｓ１、ゲートＶｇ１は、それぞれ図１の配線４７ａ、配線４７ｃ、配線４７ｂに対応する。
【００２３】
なお、実施形態１では、トランジスタとしてＮ型トランジスタを例に説明しているが、導電型はこれに限定されず、Ｐ型トランジスタを用いることも可能である。その場合、ウェル１１にはＮ型を用い、下部拡散層２６及び上部拡散層３７にはＰ型を用いる。
【００２４】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図６〜図２６は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図である
【００２５】
まず、半導体基板１０上に、素子分離用の溝を形成した後、当該溝内に素子分離絶縁膜１２を埋め込む（ステップＡ１；図６参照）。
【００２６】
これにより、図２〜図４に示す素子分離領域１３が形成され、素子分離領域１３で区画された素子形成領域１４が形成される。ここで、半導体基板１０にはＰ型半導体基板を用いることができる。また、半導体基板１０の上部にはウェル１１が形成されている。さらに、ウェル１１には、Ｐ型不純物拡散層を用いることができる。
【００２７】
次に、素子分離絶縁膜１２を含むウェル１１上にパッド絶縁膜１６及びマスク絶縁膜１７をこの順に成膜する（ステップＡ２；図７参照）。
【００２８】
ここで、パッド絶縁膜１６には、例えば、シリコン酸化膜を用いることができる。また、マスク絶縁膜１７には、例えば、シリコン窒化膜を用いることができる。
【００２９】
次に、マスク絶縁膜１７上に、素子形成領域（図２〜図４の１４）内の素子用半導体ピラー（図２の２２ａ）及びダミー用半導体ピラー（図２の２２ｄ）を形成する領域、及び、素子分離絶縁膜１２を覆う領域に、レジストマスク１９を形成する（ステップＡ３；図８、図９参照）。
【００３０】
ここで、レジストマスク１９のうち、素子用半導体ピラー（図２の２２ａ）及びダミー用半導体ピラー（図２の２２ｄ）を形成する領域に形成されるものをレジストマスク１９ａとし、素子分離絶縁膜１２を覆う領域に形成されるものをレジストマスク１９ｂとする。レジストマスク１９ａは、平面で見て、Ｙ方向に複数配置される。図８では、レジストマスク１９ａの平面形状は円形パターンとなっており、レジストマスク１９ａ間が等ピッチでＹ方向に複数並設される（図８では７個配置）。また、直径Ｄ３、Ｙ方向間隔Ｓ３は、プロセスの最小加工寸法Ｆを用いることにより、半導体ピラーを高密度に配置することができる。例えば、ＡｒＦ露光技術を用いて最小加工寸法Ｆ＝５０ｎｍを用いることができる。ここでは、ＡｒＦ露光技術を用い、Ｄ３＝５０ｎｍ、Ｓ３＝５０ｎｍ、Ｐ３＝１００ｎｍとする。また、ここでは、レジストマスク１９ａの平面形状は、円形パターンを用いているが、これに限定されず、正方形や長方形などの矩形パターン、楕円形パターンなどを用いてもよい。なお、図８では、複数のレジストマスク１９ａがＹ方向に作るアレイのうち、一番上に配置されるものは、ダミー用半導体ピラー（図２の２２ｄ）を形成するためのものである。
【００３１】
次に、レジストマスク（図８、図９の１９ａ、１９ｂ）をマスクとして、マスク絶縁膜１７、パッド絶縁膜１６を順次エッチングし、その後、半導体基板１０に到達しないようにウェル１１をエッチングして溝２１を形成し、その後、レジストマスク（図８、図９の１９ａ、１９ｂ）を除去する（ステップＡ４；図１０、図１１参照）。
【００３２】
これにより、素子形成領域（図２〜図４の１４）内に素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄが形成される。ウェル１１のエッチング深さは、例えば、２００ｎｍとすることができる。ここでのエッチングにより、素子分離絶縁膜１２の側壁となる素子分離絶縁膜側面１２ａが露出する。また、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄ並びに素子分離絶縁膜１２上にはパッド絶縁膜１６、マスク絶縁膜１７が残っている。また、平面で見て、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄは、直径がＤ３、Ｙ方向の間隔がＳ３、Ｙ方向のピッチがＰ３で、複数個並設されてアレイを構成する。なお、ダミー用半導体ピラー２２ｄは、ゲート電極（図１の２９ａ）上のコンタクトをとるためのダミー用の半導体ピラーである。素子用半導体ピラー２２ａは、トランジスタ（選択素子）として用いられる素子用の半導体ピラーである。
【００３３】
次に、マスク絶縁膜１７、パッド絶縁膜１６、素子分離絶縁膜１２、ウェル１１、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄを含む基板全面上に、サイドウォール絶縁膜２４のもととなる絶縁膜を形成し、その後、当該絶縁膜をエッチバックすることにより、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面（マスク絶縁膜１７、パッド絶縁膜１６の側壁面を含む）、及び、素子分離絶縁膜側壁１２ａ（マスク絶縁膜１７、パッド絶縁膜１６の側壁面を含む）にサイドウォール絶縁膜２４を形成する（ステップＡ５；図１２参照）。
【００３４】
なお、サイドウォール絶縁膜２４は、下部拡散層（図１〜図４の２６）を形成する際の素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄに対する保護膜となるものである。サイドウォール絶縁膜２４には、例えば、シリコン窒化膜を用いることができる。
【００３５】
次に、サイドウォール絶縁膜２４により素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面を保護して、露出しているウェル１１の表面に不純物イオンを注入することによって下部拡散層２６を形成する（ステップＡ６；図１３参照）。
【００３６】
ここで、下部拡散層２６は、縦型トランジスタの下部側のソース／ドレイン領域となる。便宜上、下部拡散層２６をソース領域とする。また、下部拡散層２６は、Ｎ型不純物拡散領域とすることができる。Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間のウェル１１の表面には、下部拡散層２６が形成される。この結果、Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間を通るＸ方向の線上の断面（図１３（Ｃ）参照）を見ると、素子分離絶縁膜１２のＸ方向左端から右端まで全幅領域にわたって下部拡散層２６が形成される。上から見ると、素子形成領域（図１の１４）に、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄを囲むように下部拡散層２６が広がって形成される。
【００３７】
次に、サイドウォール絶縁膜２４を除去して、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面を露出（マスク絶縁膜１７及びパッド絶縁膜１６の側壁面、素子分離絶縁膜側壁１２ａも露出）させる（ステップＡ７；図１４参照）。
【００３８】
次に、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面上、及び下部拡散層２６上にゲート絶縁膜２８を形成し、その後、ゲート絶縁膜２８上にゲート導電膜２９を成膜する（ステップＡ８；図１５参照）。
【００３９】
ここで、ゲート導電膜２９には、例えば、不純物ドープトシリコン膜、窒化タングステン膜、窒化チタン膜などの高融点金属膜、タングステン膜、タングステンシリサイド膜などを用いることができ、これらの積層膜などを用いることができる。ゲート導電膜２９の成膜方法としては、ＣＶＤ（Chemical Vapor Deposition）法や、ＡＬＤ（Atomic Layer Deposition）法などの段差被覆性に優れる成膜方法を用いることがより好ましい。ゲート導電膜２９は、Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間の溝２１を埋め込むような膜厚で形成される。ゲート導電膜２９の膜厚は、例えば、最小加工寸法Ｆと同じ５０ｎｍとすることができる。Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間の溝２１に埋め込まれるゲート導電膜２９には、シーム２９ｓが形成さている。また、ゲート導電膜２９は、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄと素子分離絶縁膜側面１２ａとの間では埋め込まれないように形成し、空間部３０が形成されるような膜厚を用いる。空間部３０の幅は、例えば、最小加工寸法Ｆ以上とすることができ、５０ｎｍ以上とすることができる。
【００４０】
次に、ゲート導電膜（図１６の２９）をエッチバックすることによって素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面並びに素子分離絶縁膜側壁１２ａにゲート導電膜（図１６の２９）からなるサイドウォール状のゲート電極２９ａ及びダミー電極２９ｂを形成する（ステップＡ９；図１６、図１７参照）。
【００４１】
ここで、ゲート導電膜（図１６の２９）のエッチバックは、例えば、マスク絶縁膜１７の側壁の一部が露出されるように行うことができる。素子分離絶縁膜側面１２ａには、ダミー電極２９ｂが形成される。一方、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄの側壁面の周りにはゲート電極２９ａが形成される。ゲート電極２９ａとダミー電極２９ｂは分離されるように形成され、それらの間には空間が形成される。ステップＡ８ではゲート導電膜（図１５の２９）は、Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間の溝２１を埋め込むような膜厚で形成されており、ステップＡ９ではエッチバックした後でも、Ｙ方向に隣り合う素子用半導体ピラー２２ａ間、及び素子用半導体ピラー２２ａとダミー用半導体ピラー２２ｄとの間の溝２１内では、ゲート電極２９ａが繋がって形成される。図１６の平面図で見ると、ゲート電極２９ａは、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄのそれぞれの周りを囲むリング状に形成され、Ｙ方向に並設される素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄのアレイのＹ方向の上端から下端にかけて、リング状のゲート電極２９ａが繋がって、Ｙ方向に延在する配線を形成する。また、図１７（Ｃ）に示されるように、下部拡散層２６は、ゲート電極２９ａの下にも形成され、素子形成領域（図４の１４）の左端から右端にかける全幅に亘って繋がって形成されている。
【００４２】
次に、マスク絶縁膜１７、ゲート電極２９ａ、ダミー電極２９ｂ、ゲート絶縁膜２８を含む基板全面上に第１層間膜３２を形成する（ステップＡ１０；図１８参照）。
【００４３】
ここで、第１層間膜３２の形成では、例えば、ＣＶＤ法で第１層間膜３２を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing）で第１層間膜３２を平坦化して形成することができる。
【００４４】
次に、平面で見て、Ｙ方向に並設される素子用半導体ピラー２２ａのみからなるアレイの領域が開口されたレジストマスク（図示せず）を形成し、その後、このレジストマスク（図示せず）をマスクにして、第１層間膜３２をエッチングして、素子用半導体ピラー２２ａの上部のマスク絶縁膜１７を露出させるように掘り込んだ溝部３４を形成し、その後、レジストマスク（図示せず）を除去する（ステップＡ１１；図１９参照）。
【００４５】
ここで、レジストマスク（図示せず）は、ダミー用半導体ピラー２２ｄ上の第１層間膜３２を覆うように形成される。
【００４６】
次に、露出したマスク絶縁膜１７を選択的にエッチング除去し、その後、露出したパッド絶縁膜１６を選択的にエッチング除去して、素子用半導体ピラー２２ａの上面が露出した半導体ピラー開口部３５を形成する（ステップＡ１２；図２０参照）。
【００４７】
ここで、マスク絶縁膜１７のエッチング除去では、マスク絶縁膜１７がシリコン窒化膜の場合、熱リン酸液を用いることができる。ステップＡ１１により、半導体ピラー開口部３５は、ステップＡ１０で形成された溝部３４の下に、さらにマスク絶縁膜とパッド絶縁膜が除去された状態で形成され、半導体ピラー開口部３５の側壁面にゲート電極２９ａが露出する。
【００４８】
次に、素子用半導体ピラー２２ａの上部に不純物注入して上部拡散層３７を形成し、その後、第１層間膜３２、ゲート電極２９ａ、上部拡散層３７を含む基板全面に、サイドウォール絶縁膜３８に用いる絶縁膜を成膜し、その後、当該絶縁膜をエッチバックして、溝部３４及び半導体ピラー開口部３５の側壁面（第１層間膜３２及びゲート電極２９ａの側壁面）にサイドウォール絶縁膜３８を形成すると共に、上部拡散層３７の上面を露出させる（ステップＡ１３；図２１参照）。
【００４９】
ここで、上部拡散層３７は、縦型トランジスタの上部側のソース／ドレイン領域となる。上部拡散層３７は、例えば、Ｎ型不純物拡散領域とすることができる。また、サイドウォール絶縁膜３８に用いる絶縁膜は、半導体ピラー開口部３５を埋め込まないような厚さで形成される。ゲート電極２９ａ及び第１層間膜３２の側壁面は、サイドウォール絶縁膜３８により被覆され、ゲート電極２９ａが次のステップＡ１４で形成されるコンタクト（図２２の４０）と絶縁される。
【００５０】
以上のステップＡ１〜Ａ１３により形成された各構成部により縦型トランジスタの基本的な構造が構成される。縦型トランジスタは、素子用半導体ピラー２２ａをトランジスタのボディとし、素子用半導体ピラー２２ａの下部の近傍に形成される下部拡散層２６と、素子用半導体ピラー２２ａの上部に形成される上部拡散層３７とをソース／ドレイン領域とし、素子用半導体ピラー２２ａの側壁面を覆うように形成されたゲート電極２９ａをゲートとする構成で形成される。
【００５１】
次に、第１層間膜３２、サイドウォール絶縁膜３８、上部拡散層３７を含む基板全面上に、少なくとも半導体ピラー開口部３５を埋め込むようにコンタクト４０に用いられる導電膜を成膜し、その後、マスク絶縁膜１７が現れるまでＣＭＰ法を用いて導電膜及び第１層間膜３２を研磨除去することで各半導体ピラー開口部３５内に埋め込まれたコンタクト４０を形成する（ステップＡ１４；図２２参照）。
【００５２】
ここで、導電膜としては、ドープトシリコン膜を用いることができるが、これに限定されず、窒化チタン膜とタングステン膜の積層膜などを用いてもよい。また、各半導体ピラー開口部３５内の各コンタクト４０は、互いに電気的に分離されるように形成される。ＣＭＰ法による研磨除去は、過剰研磨を抑制するため、マスク絶縁膜１７をエッチングストッパ膜として用いることができる。なお、各コンタクト４０は、互いに電気的に分離されなくてもよく、溝部（図２１の３４）内を埋め込むように形成してもよい。
【００５３】
次に、マスク絶縁膜１７、第１層間膜３２、コンタクト４０を含む基板全面上に、第２層間膜４２を成膜し、その後、リソグラフィ技術及びエッチング技術を用いて、コンタクト４０に通ずるコンタクト開口部４３ａと、ゲート電極２９ａに通ずるコンタクト開口部４３ｂと、下部拡散層２６に通ずるコンタクト開口部４３ｃとを形成する（ステップＡ１５；図２３参照）。
【００５４】
ここで、コンタクト開口部４３ａは、第２層間膜４２を貫通した、コンタクト４０に通ずる開口部である。コンタクト開口部４３ａは、各コンタクト４０上に設けられ、Ｙ方向にアレイ状に複数並設される。コンタクト開口部４３ｂは、第２層間膜４２を貫通し、かつ、ゲート電極２９ａが現れるまでマスク絶縁膜１７及び第１層間膜３２が除去された、ゲート電極２９ａに通ずる開口部である。コンタクト開口部４３ｂは、ダミー用半導体ピラー２２ｄの部分に隣接して形成される。コンタクト開口部４３ｃは、第２層間膜４２、第１層間膜３２、ゲート絶縁膜２８を貫通した、下部拡散層２６に通ずる開口部である。コンタクト開口部４３ｃと素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄとの距離は、寄生抵抗低減の観点から、ゲート電極２９ａとは短絡しないような余裕を確保しつつ、小さく形成することが好ましい。このような要求を満たすため、コンタクト開口部４３ｃは、Ｙ方向に並ぶ素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄのアレイに対して平行に配置される。さらに、コンタクト抵抗を低減するため、素子用半導体ピラー２２ａ及びダミー用半導体ピラー２２ｄのアレイのＹ方向の上部から下部にかけるＹ方向の部分に、複数のコンタクト開口部４３ｃを形成し、Ｙ方向に並ぶコンタクト開口部４３ｃのアレイを形成することができる。
【００５５】
次に、コンタクト開口部４３ａ、４３ｂ、４３ｃ、第２層間膜４２を含む基板全面に、コンタクト開口部４３ａ、４３ｂ、４３ｃ内を埋め込むように、コンタクト４５ａ、４５ｂ、４５ｃに用いる導電膜を成膜し、その後、ＣＭＰ法などを用いて第２層間膜４２が現れるまで導電膜を研磨除去して、コンタクト開口部４３ａ、４３ｂ、４３ｃ内に埋め込まれたコンタクト４５ａ、４５ｂ、４５ｃを形成する（ステップＡ１６；図２４、図２５参照）。
【００５６】
ここで、導電膜には、例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜を用いることができる。コンタクト４５ａは、コンタクト開口部４３ａに形成され、ドレイン用のコンタクトとすることができる。コンタクト４５ｂは、コンタクト開口部４３ｂに形成され、ゲート用のコンタクトとすることができる。コンタクト４５ｃは、コンタクト開口部４３ｃに形成され、ソース用のコンタクトとすることができる。Ｙ方向に並設された第２コンタクタト４５ｃのアレイは、コンタクトアレイ４５ｃＡＲと称す。
【００５７】
次に、コンタクト４５ａ、４５ｂ、４５ｃを含む第２層間膜４２上に配線４７ａ、４７ｂ、４７ｃに用いる導電膜を成膜し、その後、リソグラフィ技術及びエッチング技術を用いて配線４７ａ、４７ｂ、４７ｃを形成する（ステップＡ１７；図２６、図２、図３、図４参照）。
【００５８】
ここで、導電膜には、例えば、窒化チタン膜とアルミニウム膜の積層膜を用いることができる。配線４７ａは、Ｙ方向に並設される複数のコンタクト４５ａのアレイ上にて、Ｙ方向に延在する配線であり、各コンタクト４５ａと電気的に接続され、ドレイン用の配線とすることができる。配線４７ｂは、コンタクト４５ｂと接続され、ゲート用の配線とすることができる。配線４７ｃは、Ｙ方向に並設される複数のコンタクト４５ｃよりなるコンタクトアレイ４５ｃＡＲ上にて、Ｙ方向に延在する配線であり、各コンタクト４５ｃと電気的に接続され、ソース用の配線とすることができる。ステップＡ１７の後、必要に応じて、パッド電極、パッシベーション膜が形成される。
【００５９】
ステップＡ１〜ステップＡ１７により、図１の素子回路４９が形成される。
【００６０】
次に、本発明の実施形態１に係る半導体装置の動作について、比較例及び図面を用いて説明する。図２７は、本発明の実施形態１に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。図２８は、比較例に係る半導体装置の構成を模式的に示した平面図である。図２９は、比較例に係る半導体装置の構成を模式的に示した図２８の（Ａ）Ｘ−Ｘ’間、（Ｂ）Ｙ１−Ｙ１’間の断面図である。図３０は、比較例に係る半導体装置の構成を模式的に示した図２９の構成の等価回路図である。図３１は、比較例に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。
【００６１】
なお、図２９（Ａ）は図２の断面図に対応する位置の断面図である。図２９（Ｂ）は図３の断面図に対応する位置の断面図である。
【００６２】
実施形態１に係る半導体装置（図１の１）のアレイ型縦型トランジスタ（図５のＱＴ１）の動作と対比するため、まず、比較例に係る半導体装置の縦型トランジスタ（図３０のＱＴ２）の構成について説明する。
【００６３】
図２８、図２９を参照すると、比較例に係る半導体装置１は、実施形態１に係る半導体装置（図１の１）と同様な半導体基板１０、ウェル１１、素子分離絶縁膜１２、パッド絶縁膜１６、マスク絶縁膜１７、第２層間膜４２、コンタクト４５ａ、４５ｂ、４５ｃ、配線４７ａ、４７ｂ、４７ｃを有する。半導体装置１は、素子回路５７において、半導体基板１０に形成されたウェル１１に柱状の１つの半導体ピラー５１を形成し、半導体ピラー５１を用いて縦型トランジスタを形成している。半導体ピラー５１は、トランジスタ（選択素子）のチャネル領域が形成される柱状の半導体である。半導体ピラー５１は、ウェル１１と同じ材料成分となっており、図２８のＹ方向に連続した細長矩形状に形成されている。
【００６４】
半導体ピラー５１の周囲の領域のウェル１１上には下部拡散層５２（例えば、Ｎ型不純物拡散領域）が形成されている。下部拡散層５２は、半導体ピラー５１を用いて形成されるトランジスタのソース電極となる。下部拡散層５２は、半導体ピラー５１を横切る断面（図２９（Ｂ）参照）で見て、半導体ピラー５１によりＸ方向に分離されて形成される。半導体ピラー５１上には、上部拡散層５５（例えば、Ｎ型不純物拡散領域）が形成されている。上部拡散層５５は、半導体ピラー５１を用いて形成されるトランジスタのドレイン電極となる。上部拡散層５５上には、コンタクト５６（例えば、ドープトシリコン膜）が形成されている。下部拡散層５２の上面、半導体ピラー５１及び上部拡散層５５の側壁面はゲート絶縁膜５３（例えば、シリコン酸化膜）で覆われている。半導体ピラー５１及び上部拡散層５５の側壁面にゲート絶縁膜５３を介してサイドウォール状のゲート電極５４ａ（例えば、不純物ドープトシリコン膜）が形成されている。ゲート電極５４ａの上面は、上部拡散層５５の上面よりも上に突出している。ゲート電極５４ａは、半導体ピラー５１の外周を囲むように配されている。素子分離絶縁膜側壁１２ａ、パッド絶縁膜１６、マスク絶縁膜１７の側壁には、ダミー電極５４ｂが形成される。ゲート電極５４ａ及びゲート絶縁膜５３上には、第１層間膜３２（例えば、シリコン酸化膜）が形成されている。ゲート電極５４ａ及び第１層間膜３２の側壁面とコンタクト５６の側壁面との間には、サイドウォール絶縁膜３８（例えば、シリコン酸化膜）が形成されている。
【００６５】
マスク絶縁膜１７、第１層間膜３２、コンタクト５６の上面は同じ面となっており、それらの上に第２層間膜４２（例えば、シリコン酸化膜）が形成されている。第２層間膜４２にはコンタクト５６に通ずる複数のコンタクト開口部４３ａが形成されており、コンタクト開口部４３ａにコンタクト４５ａ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。複数のコンタクト４５ａは、図２８のＹ方向に所定の間隔をおいて配置される。第２層間膜４２及び第１層間膜３２並びにマスク絶縁膜１７にはゲート電極５４ａに通ずるコンタクト開口部４３ｂが形成されており、コンタクト開口部４３ｂにコンタクト４５ｂ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。コンタクト４５ｂは、複数のコンタクト４５ａのユニットに対して図２８のＹ方向に離間して配置される。コンタクト４５ｂは、実施形態１の構造とは異なり、半導体ピラー５１上に形成されないように配置される。第２層間膜４２及び第１層間膜３２並びにゲート絶縁膜５３には下部拡散層２６に通ずる複数のコンタクト開口部４３ｃが形成されており、コンタクト開口部４３ｃにコンタクト４５ｃ（例えば、チタン膜、窒化チタン膜、タングステン膜の積層膜）が埋め込まれている。複数のコンタクト４５ｃは、図１のＹ方向に所定の間隔をおいて配置される。複数のコンタクト４５ｃからなるコンタクトアレイ４５ｃＡＲの図２８のＸ方向の片側に、複数の素子用半導体ピラー２２ａのアレイが配置される。
【００６６】
コンタクト４５ａを含む第２層間膜４２上の所定の位置に各コンタクト４５ａと電気的に接続された配線４７ａが形成されている。配線４７ａは、ドレイン線となり、図２８のＹ方向のライン状に形成されている。コンタクト４５ｂを含む第２層間膜４２上の所定の位置にコンタクト４５ｂと電気的に接続された配線４７ｂが形成されている。配線４７ｂは、ゲート線となり、配線４７ａと同じライン上で配線４７ａと離間して図２８のＹ方向のライン状に形成されている。全てのコンタクト４５ｃを含む第２層間膜４２上の所定の位置にコンタクト４５ｃと電気的に接続された配線４７ｃが形成されている。配線４７ｃは、ソース線となり、配線４７ａと図２８のＸ方向の片側にずれた位置にて配線４７ａと離間して図２８のＹ方向にライン状に形成されている。
【００６７】
比較例の他の構成は実施形態１（図１〜図４参照）と同様である。なお、比較例に係る半導体装置１の縦型トランジスタ（図３０のＱＴ２）のＹ方向の長さ（図２８のＬ２）は、実施形態１に係る半導体装置（図１の１）のアレイ型縦型トランジスタ（図５のＱＴ１）の長さ（図１のＬ１）と同じ長さを用いている。比較例に係る半導体装置１の縦型トランジスタＱＴ２が形成される素子回路５７は、図３０に示した等価回路のように表される。比較例に係る縦型トランジスタＱＴ２では、半導体ピラー５１が一個で構成され、ドレインＶｄ２、ソースＶｓ２、ゲートＶｇはそれぞれ配線４７ａ、配線４７ｃ、配線４７ｂに対応する。
【００６８】
以上のような比較例に係る半導体装置１における素子回路５７のトランジスタ動作時の下部拡散層５２における電流の経路を図３１示す。図３１では、素子分離絶縁膜１２、下部拡散層５２、ゲート絶縁膜５３、コンタクト５６、コンタクト４５ａ、４５ｃを示している。矢印ｉ２は、トランジスタ動作時の、ドレイン電圧がソース電圧より大きいときの電流経路を示している。
【００６９】
比較例において、半導体ピラー５１におけるコンタクト４５ｃに対向する側の半導体ピラー側壁面５１Ｆからコンタクト４５ｃに至る電流ｉ２については、半導体ピラー側壁面５１Ｆがコンタクト４５ｃに近い配置なので、下部拡散層５２による寄生抵抗を小さく抑えられる（図３１参照）。
【００７０】
一方、比較例において、半導体ピラー５１におけるコンタクト４５ｃに対向する側に対する反対側の半導体ピラー側壁面５１Ｂからコンタクト４５ｃまでの電流ｉ２については、半導体ピラー５１のＹ方向上側または下側を迂回してコンタクト４５ｃに至る電流経路となる（図３１参照）。そのため、電流経路が長くなり、寄生抵抗は大きくなってしまうという問題がある。このため、半導体ピラー側壁面５１Ｂの部分のトランジスタの駆動能力が低下する分、全体としてトランジスタの駆動能力の大きさが低下してしまうという問題があることが、本発明者の検討により分かってきた。特に、半導体ピラー５１のＹ方向の長さ（図２８のＬ２）が非常に長い場合、半導体ピラー側壁面５１Ｂの部分のトランジスタの駆動能力がトランジスタとして寄与しなくなり、本来の両側を利用する場合に比べて、およそ半分程度の駆動能力となってしまう。
【００７１】
実施形態１に係る半導体装置１の素子回路４９のトランジスタ動作時の下部拡散層２６における電流経路を図２７示す。図２７では、素子分離絶縁膜１２、下部拡散層２６、ゲート絶縁膜２８、コンタクト４５ａ、４５ｃを示している。矢印ｉ１は、トランジスタ動作時の、ドレイン電圧がソース電圧より大きいときの電流経路を示している。
【００７２】
実施形態１において、コンタクト４５ｃに対向する側の半導体ピラー側壁面２２ａＦからコンタクト４５ｃに至る電流ｉ２については、半導体ピラー側壁面２２ａＦがコンタクト４５ｃに近い配置なので、比較例と同様に、下部拡散層２６による寄生抵抗を小さく抑えられる（図２７参照）。
【００７３】
一方、実施形態１において、コンタクト４５ｃに対向する側に対する反対側の半導体ピラー側壁面２２ａＢからコンタクト４５ｃに至る電流ｉ２については、Ｙ方向に隣り合う素子用半導体ピラー２２ａ間に形成された下部拡散層２６を通って流れることができるので、半導体ピラー側壁面２２ａＢからコンタクト４５ｃまで、ほぼ最短距離の電流経路となり、寄生抵抗の増大は抑制される。つまり、実施形態１では、トランジスタを、複数の小さな素子用半導体ピラー２２ａの集合体で形成し、素子用半導体ピラー２２ａの周りを囲むように下部拡散層２６を形成するので、半導体ピラー側壁面２２ａＢからコンタクト４５ｃへの電流ｉ１の寄生抵抗を小さくすることができる。この結果、実施形態１では、トランジスタの駆動能力を十分に引き出すことが可能となる。特に、トランジスタのＹ方向の長さ（図１のＬ１）が長いほどその効果は大きくなる。
【００７４】
ここで、実施形態１に係るアレイ型縦型トランジスタＱＴ１（図５参照）の、トランジスタの総チャネル幅（Ｗ）について考える。比較例に係る縦型トランジスタＱＴ２（図３０参照）では、Ｙ方向に延びるＬ２（図２８参照）の長さの約２倍の長さが総チャネル幅となる。一方、実施形態１に係るアレイ型縦型トランジスタＱＴ１（図５参照）では、各素子用半導体ピラー２２ａの外周長の総和が総チャネル幅となる。実施形態１に係るアレイ型縦型トランジスタＱＴ１の素子用半導体ピラー２２ａの平面形状を正方形とし、その素子用半導体ピラー２２ａのＹ方向の幅と、隣り合う素子用半導体ピラー２２ａ間の間隔とが同じ長さの場合、実施形態１に係る総チャネル幅と比較例に係る総チャネル幅とは同等の大きさとなる。実施形態１のように、平面で見て円形の素子用半導体ピラー２２ａを用いる場合、素子用半導体ピラー２２ａのＹ方向の幅と、隣り合う素子用半導体ピラー２２ａ間の間隔が同じ長さの場合、実施形態１に係る総チャネル幅は、比較例に係る総チャネル幅よりも若干小さい。このように、素子用半導体ピラー２２ａの平面形状が円形の場合などで、トランジスタの総チャネル幅Ｗを大きくしたい場合には、隣り合う素子用半導体ピラー２２ａ間の間隔を素子用半導体ピラー２２ａのＹ方向の幅よりも小さく形成する方法をとることにより、トランジスタの総チャネル幅を増大させることができる。
【００７５】
なお、実施形態１では、素子用半導体ピラー２２ａの平面形状として円形状のパターンを用いる場合を示したが、形状はこれに限定されず、矩形状を用いてもよい。平面形状として、矩形状を用いることにより、トランジスタのチャネル幅の総計である総チャネル幅を、円形状の総チャネル幅よりも大きくすることができるという効果がある。
【００７６】
また、比較例に係る縦型トランジスタのゲート電極５４ａは、平面で見て、半導体ピラー５１の左右側壁に設けられた２本のＹ方向に延在する電極構造を有する（図２８、図２９参照）。一方、実施形態１に係るアレイ型縦型トランジスタのゲート電極２９ａの平面形状は、平面で見て、素子用半導体ピラー２２ａの左右側壁に設けられた２本のＹ方向に延在するゲート電極２９ａの部分に、さらに、Ｙ方向に並設される隣り合う素子用半導体ピラー２２ａ間にゲート電極２９ａを数箇所で架橋した構造をとる（図１〜図４参照）。この結果、実施形態１に係るゲート電極２９ａの配線抵抗を、比較例に係るゲート電極５４ａの配線抵抗に比べて、小さくすることが可能となるので、実施形態１によれば、ゲート遅延が抑制され、トランジスタの高速化が図れるという効果がある。
【００７７】
実施形態１によれば、複数の素子用半導体ピラー２２ａを粒状に配置することにより、縦型トランジスタ間に隙間ができ、その隙間の領域に形成された下部拡散層２６が電流経路とすることができるので、素子用半導体ピラー２２ａのコンタクトアレイ４５ｃＡＲ側に対する反対側の下部拡散層２６での寄生抵抗が小さくなり、大きな駆動能力を持つトランジスタを形成することが可能となる。また、各素子用半導体ピラー２２ａに対応するゲート電極２９ａ同士が接続された構成とすることにより、下部拡散層２６と電気的に接続される配線４７ｃの幅、各上部拡散層３７と電気的に接続される配線４７ａの幅、配線４７ｃと配線４７ａとの間隔のそれぞれを、複数の縦型トランジスタを個々に配置する場合に比べて、スペースを小さくすることができる。さらに、複数の素子用半導体ピラー２２ａを粒状に配置することにより、ピラー型トランジスタのサイズを均一化することができ、ピラー型トランジスタの出来上がりサイズを安定化させることができる。
【００７８】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図３２は、本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。図３３は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図３２の構成の等価回路図である。
【００７９】
実施形態２は、実施形態１の変形例であり、実施形態１（図１〜図４参照）の図１のＸ−Ｘ’間の断面上にある素子用半導体ピラー２２ａ、ダミー用半導体ピラー２２ｄ、下部拡散層２６、ゲート絶縁膜２８、ゲート電極２９ａ、上部拡散層３７、コンタクト４０、パッド絶縁膜１６、マスク絶縁膜１７、コンタクト４５ａ、４５ｂ、配線４７ａ、４７ｂを含むアレイ型縦型トランジスタ（図５のＱＴ１）と同様なアレイ型縦型トランジスタ（図３３のＱＴ３Ｌ、ＱＴ３Ｒ）をコンタクトアレイ４５ｃＡＲの片側に２列配置したものである。すなわち、ソースとなる下部拡散層２６を共通として、下部拡散層２６と接続されるコンタクトアレイ４５ｃＡＲのＸ方向の片側にアレイ型縦型トランジスタを２列配置したものである。
【００８０】
なお、図３２のゲート電極２９ａ１、２９ａ２は、図１のゲート電極２９ａと同様な構成である。ゲート電極２９ａ１、２９ａ２は、互いに分離している。また、図３２のコンタクト４５ａ１、４５ａ２は、図１のコンタクト４５ａと同様なものである。また、図３２のマスク絶縁膜１７ａ１、１７ａ２は、図１のマスク絶縁膜１７と同様なものである。また、図３２のコンタクト４５ｂ１、４５ｂ２は、図１のコンタクト４５ｂと同様なものである。また、図３２の配線４７ａ１、４７ａ２は、図１の配線４７ａと同様なものである。配線４７ａ１と配線４７ａ２とは電気的に接続されていない。また、図３２の配線４７ｂ１、４７ｂ２は、図１の配線４７ｂと同様なものである。配線４７ｂ１と配線４７ｂ２とは電気的に接続されていない。下部拡散層２６は、ゲート電極２９ａ１、２９ａ２が配された領域にも形成される。なお、図３２において図示されていない実施形態２に係るアレイ型縦型トランジスタの構成部分は、実施形態１に係るアレイ型縦型トランジスタの構成部分と同様である。その他の素子分離絶縁膜１２、ダミー電極２９ｂ、下部拡散層２６、コンタクトアレイ４５ｃＡＲ、配線４７ｃについても、実施形態１と同様である。
【００８１】
実施形態２に係る素子回路４９の等価回路は、図３３のように表すことができる。図３３のアレイ型縦型トランジスタＱＴ３Ｌ、ＱＴ３Ｒは、実施形態１の図５のアレイ型縦型トランジスタＱＴ１と同じであるが、アレイ型縦型トランジスタＱＴ３Ｌ、ＱＴ３ＲのゲートＶｇ３Ｌ、Ｖｇ３Ｒ及びドレインＶｄ３Ｌ、Ｖｄ３Ｒは別々であり、アレイ型縦型トランジスタＱＴ３Ｌ、ＱＴ３ＲのソースＶｓ３は共通である。ソースＶｓ３は図３２の配線４７ｃに対応し、ドレインＶｄ３Ｌは図３２の配線４７ａ１に対応し、ドレインＶｄ３Ｒは図３２の配線４７ａ２に対応し、ゲートＶｇ３Ｌは図３２の配線４７ｂ１に対応し、ゲートＶｇ３Ｒは図３２の配線４７ｂ２に対応する。
【００８２】
ここで、下地パターンの最小設計寸法を、半導体ピラー（図２〜図４の２２ａ、２２ｄに相当）の幅（半導体ピラー幅）をα、ゲート電極（２９ａ１、２９ａ２、２９ｂ）の幅（ゲート電極幅）をβ、コンタクト（４５ａ１、４５ａ２、４５ｂ１、４５ｂ２、４５ｃ）の径（コンタクト径）をγ、ゲート電極（２９ａ１、２９ａ２、２９ｂ）とコンタクト（４５ａ１、４５ａ２、４５ｂ１、４５ｂ２、４５ｃ）との間の距離（ゲート電極コンタクト間距離）をδ、隣り合うゲート電極（２９ａ１、２９ａ２、２９ｂ）間の距離（ゲート電極間距離）をεと表す。素子回路４９がＸ方向に並設される場合、素子回路４９が下地パターンでピッチが決まる場合において、素子分離領域（図３、図４の１３に相当）の距離（素子分離幅）をζとして、素子回路４９のピッチ（素子回路ピッチ）ＣＰは、『ＣＰ＝（２×α）＋（６×β）＋γ＋（２×δ）＋（２×ε）＋ζ』と表される。
【００８３】
次に、本発明の実施形態２に係る半導体装置の動作について図面を用いて説明する。図３４は、本発明の実施形態２に係る半導体装置のトランジスタ動作時の下部拡散層における電流経路を模式的に示した図である。
【００８４】
図３４は、素子分離絶縁膜１２、下部拡散層２６、コンタクト４５ａ１、４５ａ２、４５ｃを示した図である。図中、矢印ｉ３は、ドレイン電圧がソース電圧より大きい時のトランジスタ動作時の、電流が流れる経路を示している。実施形態２の構造では、アレイ型縦型トランジスタＱＴ３Ｌ及びアレイ型縦型トランジスタＱＴ３Ｒにおいて、Ｙ方向に並設して形成される素子用半導体ピラー２２ａ１間及び素子用半導体ピラー２２ａ２間のウェル（図２〜図４の１１に相当）表面に、下部拡散層２６が形成される構造をとるので、下部拡散層２６における素子用半導体ピラー２２ａ１、２２ａ２からコンタクト４５ｃに至る電流を、Ｙ方向に隣り合う素子用半導体ピラー２２ａ１間及び素子用半導体ピラー２２ａ２間を通して流すことができ、下部拡散層２６による寄生抵抗を小さくでき、駆動能力の大きい素子回路を形成することができる。
【００８５】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、複数の素子用半導体ピラー２２ａ１、２２ａ２を粒状に配置することにより、コンタクト４５ｃに対して素子用半導体ピラー２２ａ１を介して素子用半導体ピラー２２ａ２が配置されるような場合でも、素子用半導体ピラー２２ａ２からコンタクト４５ｃへの電流が素子用半導体ピラー２２ａ２間の領域に形成された下部拡散層２６を流れることができるようになり、アレイ型縦型トランジスタ（ＱＴ３Ｌ、ＱＴ３Ｒ）をコンタクトアレイ４５ｃＡＲの片側に寄せて配置することで、配線４７ａ１、４７ａ２、４７ｂ１、４７ｂ２、４７ｃの幅を太く設計することが可能になる。
【００８６】
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図３５は、本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。図３６は、本発明の実施形態３に係る半導体装置の構成を模式的に示した図３５の構成の等価回路図である。
【００８７】
実施形態３は、実施形態１の変形例であり、実施形態１（図１〜図４参照）の図１のＸ−Ｘ’間の断面上にある素子用半導体ピラー２２ａ、ダミー用半導体ピラー２２ｄ、下部拡散層２６、ゲート絶縁膜２８、ゲート電極２９ａ、上部拡散層３７、コンタクト４０、パッド絶縁膜１６、マスク絶縁膜１７、コンタクト４５ａ、４５ｂ、配線４７ａ、４７ｂを含むアレイ型縦型トランジスタ（図５のＱＴ１に相当）と同様なアレイ型縦型トランジスタ（図３６のＱＴ４Ｌ、ＱＴ４Ｒ）をコンタクトアレイ４５ｃＡＲの両側に１列ずつ配置したものである。すなわち、ソースとなる下部拡散層２６を共通として、下部拡散層２６と接続されるコンタクトアレイ４５ｃＡＲのＸ方向の両側にアレイ型縦型トランジスタを１列ずつ配置したものである。なお、図３５のゲート電極２９ａ１、２９ａ２は、図１のゲート電極２９ａと同様な構成である。また、図３５のコンタクト４５ａ１、４５ａ２は、図１のコンタクト４５ａと同様なものである。また、図３５のマスク絶縁膜１７ａ１、１７ａ２は、図１のマスク絶縁膜１７と同様なものである。また、図３５のコンタクト４５ｂ１、４５ｂ２は、図１のコンタクト４５ｂと同様なものである。また、図３５の配線４７ａ１、４７ａ２は、図１の配線４７ａと同様なものである。配線４７ａ１と配線４７ａ２とは配線４８ｂを介して電気的に共通に接続されている。配線４７ａ１と配線４７ａ２とは一体であってもよい。また、図３５の配線４７ｂ１、４７ｂ２は、図１の配線４７ｂと同様なものである。配線４７ｂ１と配線４７ｂ２とは配線４８ａを介して電気的に共通に接続されている。配線４７ｂ１と配線４７ｂ２とは一体であってもよい。下部拡散層２６は、ゲート電極２９ａ１、２９ａ２が配された領域にも形成される。なお、図３５において図示されていない実施形態３に係るアレイ型縦型トランジスタの構成部分は、実施形態１に係るアレイ型縦型トランジスタの構成部分と同様である。その他の素子分離絶縁膜１２、ダミー電極２９ｂ、下部拡散層２６、コンタクトアレイ４５ｃＡＲ、配線４７ｃについては、実施形態１と同様である。
【００８８】
実施形態３に係る素子回路４９の等価回路は、図３６のように表すことができる。アレイ型縦型トランジスタＱＴ４Ｌ、ＱＴ４Ｒは、実施形態１の図５のアレイ型縦型トランジスタＱＴ１と同じであるが、アレイ型縦型トランジスタＱＴ４Ｌ、ＱＴ４ＲのゲートＶｇ４、ドレインＶｄ４、ソースＶｓ４は共通である。ソースＶｓ４は図３５の配線４７ｃに対応し、ドレインＶｄ４は図３５の配線４７ａ１、４７ａ２、４８ａに対応し、ゲートＶｇ４は図３５の配線４７ｂ１、４７ｂ２、４８ｂに対応する。
【００８９】
また、実施形態３の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、素子回路ピッチＣＰについては、実施形態２と同様である。
【００９０】
実施形態３によれば、実施形態１と同様な効果を奏する。
【００９１】
［実施形態４］
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図３７は、本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。
【００９２】
実施形態４は、実施形態２の変形例であり、コンタクト４５ａ１、４５ａ２の全てを１つの配線４７ａに電気的に共通に接続し、コンタクト４５ｂ１、４５ｂ２を１つの配線４７ｂに電気的に共通に接続したものである。実施形態４は、実施形態２と同様に、コンタクトアレイ４５ｃＡＲのＸ方向の片側にアレイ型縦型トランジスタを２列配置し、ゲート電極２９ａ１とゲート電極２９ａ２と分離した構成となっている。実施形態４では、隣り合うアレイ型縦型トランジスタ間にドレイン用の配線４７ａ以外の配線を形成する必要がないため、配線４７ａを隣り合う２つのアレイ型縦型トランジスタで共有した１本の太い配線で形成することができる。そのため、実施形態３（図３５参照）の構成に比べて、ドレイン用の配線４７ａの本数が１本少なくて済む。また、ゲート用の配線４７ｂについても、ドレイン用の配線４７ａと同様に、隣り合う２つのアレイ型縦型トランジスタで共有された１本の太い配線で形成することができる。そのため、実施形態３（図３５参照）の構成に比べて、ゲート用の配線４７ｂの本数が１本少なくて済む。その他の構成は、実施形態２と同様である。また、図３７に示した素子回路４９の等価回路は、実施形態３に係る等価回路（図３６参照）と同様である。
【００９３】
また、実施形態４の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、素子回路ピッチＣＰについては、実施形態２と同様に、素子回路４９のピッチＣＰは、下地パターンで決まる場合、『ＣＰ＝（２×α）＋（６×β）＋γ＋（２×δ）＋（２×ε）＋ζ』と表すことができる。一方、実施形態１に係る素子回路（図１の４９）を２つ並列に配置したときの素子回路４９のピッチＣＰは、『ＣＰ＝（α＋（４×β）＋γ＋（２×δ）＋ε＋ζ）×２』と表されるので、実施形態４によれば、実施形態１よりも『２×β＋γ＋（２×δ）＋ζ』分縮小することができる。また、実施形態２のようにドレイン配線が別々の配置の場合でも、同じ効果が得られる。
【００９４】
なお、図３７の素子回路４９では、Ｘ方向に２つのアレイ型縦型トランジスタが隣り合う構成を示したが、さらに多くのアレイ型縦型トランジスタをＸ方向に配置することも可能である。
【００９５】
実施形態４によれば、実施形態２と同様な効果を奏するとともに、素子回路４９において、Ｘ方向に配線が最も密な部分、つまりソース用の配線４７ｃとドレイン用の配線４７ａが並設される部分で、配線本数が２本で形成され、実施形態３に係る素子回路（図３５の４９）の配線数３本に比べて配線数を少なくできる。このため、隣り合う配線が作るスペース部がＸ方向に１箇所減り、隣り合う配線間で生じる短絡不良の発生頻度を低下させることができる。また、実施形態３において２本用いていたドレイン用の配線（図３５の４７ａ）が１本減ると共に太い１本の配線とすることができ、配線断線不良の発生頻度を低下させることができ、生産歩留まりを向上させることができるという効果を有する。また、ソース用の配線４７ｃに対し片側にアレイ型縦型トランジスタを複数列配置することで、素子に接続される配線４７ａ、４７ｂの幅を太くしても面積を縮小することができる。さらに、配線４７ａ、４７ｂより上位の配線層からのビア受け面積が拡大し、プロセスマージンの拡大になる。
【００９６】
［実施形態５］
本発明の実施形態５に係る半導体装置について図面を用いて説明する。図３８は、本発明の実施形態５に係る半導体装置の構成を模式的に示した平面図である。
【００９７】
実施形態５は、実施形態３の変形例であり、配線４７ａ１、４７ａ２、４７ｂ１、４７ｂ２、４７ｃの幅を実施形態３よりも大きくしたものである。実施形態５に係る素子回路４９の構成及び等価回路は、寸法以外の構成については実施形態３に係る素子回路（図３５の４９）の構成及び等価回路（図３６参照）と同様である。
【００９８】
実施形態５に係る素子回路４９の配線４７ａ１、４７ａ２、４７ｂ１、４７ｂ２、４７ｃは、実施形態３に係る素子回路（図３５の４９）の配線（図３５の４７ａ１、４７ａ２、４７ｂ１、４７ｂ２、４７ｃ）の幅よりも大きい幅となっている。これは、配線の信頼性特性のエレクトロマイグレーション、ストレスマイグレーションなどの基準を満足させる要請がある場合、回路特性の要求から配線抵抗を低減させたい場合、プロセス加工上で配線の断線発生の防止能力を向上させたい場合などに相当する。ここでは、配線幅が太くなる場合を示しているが、配線間隔を広く形成する要請がある場合も生じうる。それは、回路特性上の配線間容量の低減の要求がある場合、プロセス加工上で隣接配線の短絡発生の防止能力を向上させる場合などに相当する。
【００９９】
実施形態５に係る素子回路４９の配線４７ａ１、４７ａ２、４７ｂ１、４７ｂ２、４７ｃに注目すると、Ｘ方向に、最も密な部分で、３本の配線、すなわち、ドレイン用の左側の配線４７ａ１、ソース用の配線４７ｃ、ドレイン用の右側の配線４７ａ２が、並列に配置された構成をとる。この３本の配線が、素子回路４９のピッチＣＰを律側しており、配線４７ａ１、４７ｃ、４７ａ２の配線幅をηとし、配線間の間隔をσとすると、『ＣＰ＝（３×η）＋（３×σ）』と表すことができる。
【０１００】
実施形態５によれば、実施形態３と同様な効果を奏するとともに、配線幅が太くなる場合や配線間隔を広くなる場合にも対応することができる。
【０１０１】
［実施形態６］
本発明の実施形態６に係る半導体装置について図面を用いて説明する。図３９は、本発明の実施形態６に係る半導体装置の構成を模式的に示した平面図である。
【０１０２】
実施形態６は、実施形態４の変形例であり、配線４７ａ、４７ｂ、４７ｃの幅を実施形態４よりも大きくしたものである。実施形態６に係る素子回路４９の構成及び等価回路は、寸法以外の構成については実施形態４に係る素子回路（図３７の４９）の構成及び等価回路（図３６参照）と同様である。
【０１０３】
実施形態６に係る素子回路４９の配線４７ａ、４７ｂ、４７ｃは、実施形態４に係る素子回路（図３７の４９）の配線（図３７の４７ａ、４７ｂ、４７ｃ）の幅よりも大きい幅となっている。実施形態６に係る素子回路４９の配線４７ａ、４７ｂ、４７ｃに注目すると、Ｘ方向に、最も密な部分で、２本の配線、即ちソース用の配線４７ｃ、ドレイン用の配線４７ａの２本の配線が、並列に配置された構成をとる。この２本の配線が、素子回路４９のピッチＣＰを律側しており、配線４７ａ、４７ｃの配線幅をηとし、配線間の間隔をσとすると、『ＣＰ＝（２×η）＋（２×σ）』と表される。
【０１０４】
配線の設計基準が、素子回路４９のピッチＣＰを律側する場合、実施形態６に係る素子回路４９の構成は、実施形態５に係る素子回路（図３８の４９）の構成に比べて、素子回路４９のピッチＣＰを約２／３に小さく形成できる。その結果、半導体素子の縮小化が可能となり、生産コスト削減が可能となる。
【０１０５】
なお、図３９の素子回路４９では、Ｘ方向に２つのアレイ型縦型トランジスタを隣接する構成を示したが、さらに多くのアレイ型縦型トランジスタをＸ方向に配置することも可能である。
【０１０６】
実施形態６によれば、実施形態４と同様な効果を奏するとともに、素子回路の面積に対し、相対的に素子回路へ接続する配線４７ａ、４７ｂ、４７ｃが太くなっても面積縮小が可能である。さらに配線４７ａ、４７ｂ、４７ｃの幅が太くなることで、上位層からの接続するビアの受ける面積を拡大でき、プロセスマージンの拡大になる。
【０１０７】
［実施形態７］
本発明の実施形態７に係る半導体装置について図面を用いて説明する。図４０は、本発明の実施形態７に係る半導体装置の構成を模式的に示した平面図である。図４１は、本発明の実施形態７に係る半導体装置の構成を模式的に示した図４０の構成の等価回路図である。
【０１０８】
実施形態７は、実施形態２の変形例であり、アレイ型縦型トランジスタの２つのゲート用のコンタクト４５ｂ１、４５ｂ２を１つの配線４７ｂに電気的に共通に接続し、アレイ型縦型トランジスタの２つのドレイン用のコンタクト４５ａ１、４５ａ２を別々に配線４７ａ１、４７ａ２に電気的に接続したものである。アレイ型縦型トランジスタの２つのゲート電極２９ａ１、２９ａ２は、互いに離れている。
【０１０９】
実施形態７に係る素子回路４９の等価回路は図４１のように表すことができる。２つのアレイ型縦型トランジスタＱＴ５Ｌ、ＱＴ５Ｒは、共通のゲートＶｇ５に接続され、共通のソースＶｓ５に接続され、別々のドレインＶｄ５Ｌ、Ｖｄ５Ｒに接続されている。なお、ゲートＶｇ５は配線４７ｂに対応し、ソースＶｓ５は配線４７ｃに対応し、ドレインＶｄ５Ｌは配線４７ａ１に対応し、ドレインＶｄ５Ｒは配線４７ａ２に対応する。
【０１１０】
また、実施形態７の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、素子回路ピッチＣＰについては、実施形態２と同様である。
【０１１１】
実施形態７によれば、実施形態２と同様な効果を奏する。
【０１１２】
［実施形態８］
本発明の実施形態８に係る半導体装置について図面を用いて説明する。図４２は、本発明の実施形態８に係る半導体装置の構成を模式的に示した平面図である。
【０１１３】
実施形態８は、実施形態７の変形例であり、２つのアレイ型縦型トランジスタのＸ方向の間隔をなくしてゲート電極２９ａを一体化（共通化）したものである。その他の構成は、実施形態７と同様である。また、実施形態８に係る素子回路４９の等価回路は図４１の等価回路と同様である。
【０１１４】
実施形態８の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、素子回路ピッチＣＰについては、実施形態２と同様であり、素子回路４９のピッチが下地パターンの寸法で決まる場合には、Ｘ方向に隣り合う半導体ピラー（図２〜図４の２２ａ、２２ｄに相当）間の距離（半導体ピラー間距離）をκとすると、素子回路ピッチＣＰは、『ＣＰ＝（２×α）＋（４×β）＋γ＋（２×δ）＋ε＋ζ＋κ』と表される。一方、実施形態２（図３２参照）に係る素子回路ピッチＣＰは『ＣＰ＝（２×α）＋（６×β）＋γ＋（２×δ）＋（２×ε）＋ζ』と表されるので、実施形態２（図３２参照）に係る素子回路ピッチＣＰに比べて実施形態８に係る素子回路ピッチＣＰでは、隣り合うアレイ型縦型トランジスタのゲート電極２９ａを接触させることにより、素子回路ピッチＣＰはゲート電極幅β二つ分とゲート電極間距離ε一つ分からＸ方向の半導体ピラー間距離κ一つ分を引いた『（２×β）＋ε−κ』だけ小さくできる。例えば、β、ε、κをプロセスの最小加工寸法Ｆを用いて形成する場合、『２×Ｆ』だけ小さくできる。なお、κは（２×β）よりも小さい。
【０１１５】
実施形態８によれば、実施形態７と同様な効果を奏するとともに、隣り合うアレイ型縦型トランジスタのゲート電極２９ａを短絡し合うように接続して形成することができ、素子回路４９のＸ方向の大きさを小さくすることができる。さらに、半導体ピラー（図２〜図４の２２ａ、２２ｄに相当）の大きさ、Ｘ方向の間隔を最小加工寸法Ｆで形成することが可能となり、Ｘ方向に最密な素子回路４９を形成することが可能となる。また、コンタクト４５ｃから見て遠い、図４２の右側のアレイ型縦型トランジスタとの距離を、実施形態７に係る素子回路（図４０の４９）に比べて、『（２×β）＋ε−κ』だけ小さくでき、トランジスタ駆動時のソース領域の寄生抵抗を削減でき、トランジスタの駆動能力を向上できるという効果も有する。
【０１１６】
［実施形態９］
本発明の実施形態９に係る半導体装置について図面を用いて説明する。図４３は、本発明の実施形態９に係る半導体装置の構成を模式的に示した平面図である。図４４は、本発明の実施形態９に係る半導体装置の構成を模式的に示した図４３の構成の等価回路図である。
【０１１７】
実施形態９は、実施形態８の変形例であり、コンタクト４５ａ１、４５ａ２の全てを１つの配線４７ａに電気的に共通に接続し、コンタクト４５ｂ１、４５ｂ２を１つの配線４７ｂに電気的に共通に接続したものである。実施形態９は、実施形態８と同様に、コンタクトアレイ４５ｃＡＲのＸ方向の片側にアレイ型縦型トランジスタを２列配置し、２つのアレイ型縦型トランジスタの両方のゲート電極２９ａを一体化した構成となっている。その他の構成は、実施形態８と同様である。
【０１１８】
実施形態９に係る素子回路４９の等価回路は、図４４のように表すことができる。なお、実施形態９に係る素子回路４９の等価回路は、実施形態３に係る等価回路（図３５の４９）の等価回路（図３６参照）と同様である。素子回路４９のアレイ型縦型トランジスタＱＴ６は、全ての単位トランジスタが並列に接続されており、ゲートＶｇ６、ドレインＶｄ６、ソースＶｓ６は全て共通である。ソースＶｓ６は図４３の配線４７ｃに対応し、ドレインＶｄ６は図４３の配線４７ａに対応し、ゲートＶｇ６は図４３の配線４７ｂに対応する。
【０１１９】
また、実施形態９の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、素子回路ピッチＣＰについては、実施形態２と同様である。
【０１２０】
実施形態９によれば、実施形態８と同様な効果を奏する。
【０１２１】
［実施形態１０］
本発明の実施形態１０に係る半導体装置について図面を用いて説明する。図４５は、本発明の実施形態１０に係る半導体装置の構成を模式的に示した平面図である。
【０１２２】
実施形態１０は、実施形態１の変形例であり、素子回路４９Ｌ、４９Ｒのそれぞれにおいて、実施形態１（図１〜図４参照）の図１のＸ−Ｘ’間の断面上にある素子用半導体ピラー２２ａ、ダミー用半導体ピラー２２ｄ、下部拡散層２６、ゲート絶縁膜２８、ゲート電極２９ａ、上部拡散層３７、コンタクト４０、パッド絶縁膜１６、マスク絶縁膜１７、コンタクト４５ａ、４５ｂ、配線４７ａ、４７ｂを含むアレイ型縦型トランジスタ（図５のＱＴ１に相当）と同様なアレイ型縦型トランジスタをコンタクトアレイ４５ｃＡＲの両側に１列ずつ配置し、かつ、Ｘ方向の片側に隣り合う素子回路４９Ｌ、４９Ｒのソース用の各配線４７ｃを配線４８ｃで電気的に接続したものである。すなわち、ソースとなる下部拡散層２６を共通として、下部拡散層２６と接続されるコンタクトアレイ４５ｃＡＲのＸ方向の両側にアレイ型縦型トランジスタを１列ずつ配置し、隣り合う素子回路４９Ｌ、４９Ｒのソースを共通化したものである。
【０１２３】
なお、素子回路４９Ｒの構成は、素子回路４９Ｌの構成と同様である。また、図４５のゲート電極２９ａ１、２９ａ２は、図１のゲート電極２９ａと同様な構成である。また、図４５のコンタクト４５ａ１、４５ａ２は、図１のコンタクト４５ａと同様なものである。また、図４５のマスク絶縁膜１７ａ１、１７ａ２は、図１のマスク絶縁膜１７と同様なものである。また、図４５のコンタクト４５ｂ１、４５ｂ２は、図１のコンタクト４５ｂと同様なものである。また、図４５の配線４７ａ１、４７ａ２は、図１の配線４７ａと同様なものである。また、実施形態１０では、配線４７ａ１と配線４７ａ２とは共通化されておらず、かつ、配線４７ｂ１と配線４７ｂ２とは共通化されていない。下部拡散層２６は、ゲート電極２９ａ１、２９ａ２が配された領域にも形成される。また、図４５において図示されていない実施形態１０に係るアレイ型縦型トランジスタの構成部分は、実施形態１に係るアレイ型縦型トランジスタの構成部分と同様である。その他の素子分離絶縁膜１２、ダミー電極２９ｂ、下部拡散層２６、コンタクトアレイ４５ｃＡＲ、配線４７ｃについては、実施形態１と同様である。
【０１２４】
実施形態１０に係る素子回路４９Ｌ、４９Ｒの等価回路は、図３３と同様であり、Ｘ方向の片側に隣り合う素子回路４９Ｌ、４９Ｒのソース（図３３のＶｓ３に相当）同士が共通化された構成となる。
【０１２５】
また、実施形態１０の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζについては、実施形態２と同様である。各素子回路４９Ｌ、４９Ｒの素子回路ピッチＣＰｂの総和の素子回路ピッチＣＰａは、下地パターンの寸法で決まる場合、下地パターンを構成する各パターンの最小設計寸法の総和で決まるので、素子回路ピッチＣＰａは、『ＣＰａ＝（４×α）＋（１２×β）＋（２×γ）＋（４×δ）＋（４×ε）＋（２×ζ）』と表される。
【０１２６】
実施形態１０によれば、実施形態１と同様な効果を奏する。
【０１２７】
［実施形態１１］
本発明の実施形態１１に係る半導体装置について図面を用いて説明する。図４６は、本発明の実施形態１１に係る半導体装置の構成を模式的に示した平面図である。図４７は、本発明の実施形態１１に係る半導体装置の構成を模式的に示した図４６の構成の等価回路図である。
【０１２８】
実施形態１１は、実施形態１、２の変形例であり、実施形態１（図１〜図４参照）の図１のＸ−Ｘ’間の断面上にある素子用半導体ピラー２２ａ、ダミー用半導体ピラー２２ｄ、下部拡散層２６、ゲート絶縁膜２８、ゲート電極２９ａ、上部拡散層３７、コンタクト４０、パッド絶縁膜１６、マスク絶縁膜１７、コンタクト４５ａ、４５ｂ、配線４７ａ、４７ｂを含むアレイ型縦型トランジスタ（図５のＱＴ１）と同様なアレイ型縦型トランジスタ（図４７のＱＴ７ａ、ＱＴ７ｂ、ＱＴ７ｃ、ＱＴ７ｄ）をコンタクトアレイ４５ｃＡＲの片側に４列（３列以上）配置したものである。すなわち、ソースとなる下部拡散層２６を共通として、下部拡散層２６と接続されるコンタクトアレイ４５ｃＡＲのＸ方向の片側にアレイ型縦型トランジスタを４列配置したものである。
【０１２９】
なお、図４６のゲート電極２９ａ１、２９ａ２、２９ａ３、２９ａ４は、図１のゲート電極２９ａと同様な構成である。ゲート電極２９ａ１、２９ａ２、２９ａ３、２９ａ４は、互いに分離している。また、図４６のコンタクト４５ａ１、４５ａ２、４５ａ３、４５ａ４は、図１のコンタクト４５ａと同様なものである。また、図４６のマスク絶縁膜１７ａ１、１７ａ２、１７ａ３、１７ａ４は、図１のマスク絶縁膜１７と同様なものである。また、図４６のコンタクト４５ｂ１、４５ｂ２、４５ｂ３、４５ｂ４は、図１のコンタクト４５ｂと同様なものである。また、図４６の配線４７ａ１、４７ａ２、４７ａ３、４７ａ４は、図１の配線４７ａと同様なものである。配線４７ａ１、４７ａ２、４７ａ３、４７ａ４は、互いに電気的に接続されていない。また、図４６の配線４７ｂ１、４７ｂ２、４７ｂ３、４７ｂ４は、図１の配線４７ｂと同様なものである。配線４７ｂ１、４７ｂ２、４７ｂ３、４７ｂ４は、互いに電気的に接続されていない。下部拡散層２６は、ゲート電極２９ａ１、２９ａ２、２９ａ３、２９ａ４が配された領域にも形成される。なお、図４６において図示されていない実施形態１１に係るアレイ型縦型トランジスタの構成部分は、実施形態１に係るアレイ型縦型トランジスタの構成部分と同様である。その他の素子分離絶縁膜１２、ダミー電極２９ｂ、下部拡散層２６、コンタクトアレイ４５ｃＡＲ、配線４７ｃについても、実施形態１と同様である。
【０１３０】
実施形態１１に係る素子回路４９の等価回路は、図４７のように表すことができる。アレイ型縦型トランジスタＱＴ７ａ、ＱＴ７ｂ、ＱＴ７ｃ、ＱＴ７ｄは、実施形態１の図５のアレイ型縦型トランジスタＱＴ１と同じであるが、アレイ型縦型トランジスタＱＴ７ａ、ＱＴ７ｂ、ＱＴ７ｃ、ＱＴ７ｄのソースＶｓ７のみ共通であり、ゲートＶｇ７ａ、Ｖｇ７ｂ、Ｖｇ７ｃ、Ｖｇ７ｄ及びドレインＶｄ７ａ、Ｖｄ７ｂ、Ｖｄ７ｃ、Ｖｄ７ｄは別々である。ソースＶｓ７は図４６の配線４７ｃに対応し、ドレインＶｄ７ａ、Ｖｄ７ｂ、Ｖｄ７ｃ、Ｖｄ７ｄは図４６の配線４７ａ１、４７ａ２、４７ａ３、４７ａ４に対応し、ゲートＶｇ７ａ、Ｖｇ７ｂ、Ｖｇ７ｃ、Ｖｇ７ｄは図３５の配線４７ｂ１、４７ｂ２、４７ｂ３、４７ｂ４に対応する。
【０１３１】
また、実施形態１１の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζについては、実施形態２と同様である。素子回路ピッチＣＰａは、下地パターンの寸法で決まる場合、下地パターンを構成する各パターンの最小設計寸法の総和で決まり、『ＣＰａ＝（４×α）＋（１０×β）＋γ＋（２×δ）＋（４×ε）＋ζ』と表される。実施形態１１のようにアレイ型縦型トランジスタがソース用のコンタクトアレイ４５ｃＡＲのＸ方向の片側に４列並設されることにより、実施形態１０に係る素子回路４９Ｌと素子回路４９Ｒとの総和の素子回路ピッチＣＰａに比べて『（２×β）＋γ＋（２×δ）＋ζ』だけ小さくできる。一例として、プロセスの最小加工寸法Ｆを用いて形成する場合、半導体ピラー幅α、第２コンタクタトプラグ径γ、素子分離幅ζをＦで形成し、便宜上、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、ゲート電極幅βについてもＦを用いて形成すると、実施形態１０（図４５参照）に係る素子回路ピッチＣＰａは２８Ｆと表され、実施形態１１に係る素子回路ピッチＣＰａは２２Ｆと表される。実施形態１０に係る素子回路ピッチＣＰａと比較して、実施形態１１に係る素子回路ピッチＣＰａは６Ｆだけ小さくでき、およそ２０％の縮小化が可能となる。
【０１３２】
実施形態１１によれば、実施形態１と同様な効果を奏するとともに、等価回路では同様な構成となる実施形態１０よりも縮小化が可能となる。
【０１３３】
［実施形態１２］
本発明の実施形態１２に係る半導体装置について図面を用いて説明する。図４８は、本発明の実施形態１２に係る半導体装置の構成を模式的に示した平面図である。図４９は、本発明の実施形態１２に係る半導体装置の構成を模式的に示した図４８の構成の等価回路図である。
【０１３４】
実施形態１２は、実施形態１１の変形例であり、アレイ型縦型トランジスタの４つ（３つ以上）のゲート用のコンタクト４５ｂ１、４５ｂ２、４５ｂ３、４５ｂ４を１つの配線４７ｂに電気的に共通に接続し、アレイ型縦型トランジスタの４つのドレイン用のコンタクト４５ａ１、４５ａ２を別々に配線４７ａ１、４７ａ２、４７ａ３、４７ａ４に電気的に接続したものである。アレイ型縦型トランジスタの４つのゲート電極２９ａ１、２９ａ２、２９ａ３、２９ａ４は、互いに離れている。
【０１３５】
実施形態１２に係る素子回路４９の等価回路は、図４９のように表すことができる。４つのアレイ型縦型トランジスタＱＴ８ａ、ＱＴ８ｂ、ＱＴ８ｃ、ＱＴ８ｄは、共通のゲートＶｇ８に接続され、共通のソースＶｓ８に接続され、別々のドレインＶｄ８ａ、Ｖｄ８ｂ、Ｖｄ８ｃ、Ｖｄ８ｄに接続されている。なお、ゲートＶｇ８は配線４７ｂに対応し、ソースＶｓ８は配線４７ｃに対応し、ドレインＶｄ８ａ、Ｖｄ８ｂ、Ｖｄ８ｃ、Ｖｄ８ｄはそれぞれ配線４７ａ１、４７ａ２、４７ａ３、４７ａ４に対応する。
【０１３６】
また、実施形態１２の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζについては、実施形態２と同様であり、素子回路ピッチＣＰａについては、実施形態１１と同様である。
【０１３７】
実施形態１２によれば、実施形態１１と同様な効果を奏する。
【０１３８】
［実施形態１３］
本発明の実施形態１３に係る半導体装置について図面を用いて説明する。図５０は、本発明の実施形態１３に係る半導体装置の構成を模式的に示した平面図である。
【０１３９】
実施形態１３は、実施形態１２の変形例であり、４つ（３つ以上）のアレイ型縦型トランジスタのＸ方向の間隔をなくしてゲート電極２９ａを一体化（共通化）したものである。その他の構成は、実施形態１２と同様である。また、実施形態１３に係る素子回路４９の等価回路は図４９の等価回路と同様である。
【０１４０】
実施形態１３の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζについては、実施形態２と同様であり、半導体ピラー間距離κについては、実施形態８と同様であり、素子回路ピッチＣＰａについては、実施形態１１と同様である。実施形態１３に係る素子回路ピッチＣＰａが下地パターンの寸法で決まる場合には、素子回路ピッチＣＰａは、『ＣＰａ＝（４×α）＋（４×β）＋γ＋（２×δ）＋ε＋ζ＋（３×κ）』と表される。一方、実施形態１２（図４８参照）に係る素子回路ピッチＣＰａは『ＣＰａ＝（４×α）＋（１０×β）＋γ＋（２×δ）＋（４×ε）＋ζ』と表されるので、実施形態１２（図４８参照）に係る素子回路ピッチＣＰａに比べて実施形態１３に係る素子回路ピッチＣＰａでは、隣り合うアレイ型縦型トランジスタのゲート電極２９ａを接触させることにより、素子回路ピッチＣＰａはゲート電極幅β六つ分とゲート電極間距離ε三つ分からＸ方向の半導体ピラー間距離κ三つを引いた分の『（６×β）＋（３×ε）−（３×κ）』だけ小さくできる。例えば、β、ε、κをプロセスの最小加工寸法Ｆを用いて形成する場合、『６×Ｆ』だけ小さくでき、２５％以上の縮小化が可能となる。この結果、半導体チップの面積の縮小化が可能となる。なお、κは（２×β）よりも小さい。
【０１４１】
実施形態１３によれば、実施形態１２と同様な効果を奏するとともに、隣り合うアレイ型縦型トランジスタのゲート電極２９ａを短絡し合うように接続して形成することができ、素子回路４９のＸ方向の大きさを小さくすることができる。さらに、半導体ピラー（図２〜図４の２２ａ、２２ｄに相当）の大きさ、Ｘ方向の間隔を最小加工寸法Ｆで形成することが可能となり、Ｘ方向に最密な素子回路４９を形成することが可能となる。また、コンタクト４５ｃから見て遠い、図５０の右側のアレイ型縦型トランジスタとの距離を、実施形態１２に係る素子回路（図４８の４９）に比べて、『（６×β）＋（３×ε）−（３×κ）』だけ小さくでき、トランジスタ駆動時のソース領域の寄生抵抗を削減でき、トランジスタの駆動能力を向上できるという効果も有する。
【０１４２】
［実施形態１４］
本発明の実施形態１４に係る半導体装置について図面を用いて説明する。図５１は、本発明の実施形態１４に係る半導体装置の構成を模式的に示した平面図である。図５２は、本発明の実施形態１４に係る半導体装置の構成を模式的に示した図５１の構成の等価回路図である。
【０１４３】
実施形態１４は、実施形態１３の変形例であり、ドレイン用のコンタクト４５ａ１、４５ａ２、４５ａ３、４５ａ４の全てを１つの配線４７ａに電気的に共通に接続し、ゲート用のコンタクト４５ｂ１、４５ｂ２、４５ｂ３、４５ｂ４を１つの配線４７ｂに電気的に共通に接続したものである。実施形態１４は、実施形態１３と同様に、コンタクトアレイ４５ｃＡＲのＸ方向の片側にアレイ型縦型トランジスタを４列（３列以上）配置し、４つのアレイ型縦型トランジスタの全てのゲート電極２９ａを一体化した構成となっている。その他の構成は、実施形態１３と同様である。
【０１４４】
実施形態１４に係る素子回路４９の等価回路は、図５２のように表すことができる。素子回路４９のアレイ型縦型トランジスタＱＴ９は、全ての単位トランジスタが並列に接続されており、ゲートＶｇ９、ドレインＶｄ９、ソースＶｓ９は全て共通である。ソースＶｓ９は図５１の配線４７ｃに対応し、ドレインＶｄ９は図５１の配線４７ａに対応し、ゲートＶｇ９は図５１の配線４７ｂに対応する。
【０１４５】
また、実施形態１４の寸法に係る半導体ピラー幅α、ゲート電極幅β、コンタクト径γ、ゲート電極コンタクト間距離δ、ゲート電極間距離ε、素子分離幅ζ、半導体ピラー間距離κ、素子回路ピッチＣＰａについては、実施形態１３と同様である。
【０１４６】
実施形態１４によれば、実施形態１３と同様な効果を奏する。
【０１４７】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【０１４８】
（付記）
本発明の第１の視点においては、半導体装置において、半導体基板と、前記半導体基板上にて第１方向に沿って間隔をおいて配されるとともに柱状に形成された複数の半導体ピラーと、前記半導体基板において前記複数の半導体ピラーのそれぞれの周囲の領域に形成された下部拡散層と、前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状に形成されたゲート電極と、前記複数の半導体ピラーのそれぞれの上部に形成された複数の上部拡散層と、前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れて配されるとともに前記下部拡散層と接続される第１コンタクトと、を備え、前記下部拡散層は、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも配されており、前記ゲート電極は、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がっていることを特徴とする。
【０１４９】
本発明の前記半導体装置において、前記第１方向に延在して形成されるとともに前記複数の上部拡散層のそれぞれと第２コンタクトを介して電気的に接続される第１配線と、前記第１方向に延在して形成されるとともに前記ゲート電極と電気的に第３コンタクトを介して接続される第２配線と、前記第１コンタクトと電気的に接続される第３配線と、を備えることが好ましい。
【０１５０】
本発明の前記半導体装置において、前記半導体基板上にて前記複数の半導体ピラーから構成されるアレイに対して前記第１方向の片側に間隔をおいて配されるとともに柱状に形成されたダミー用半導体ピラーを備え、前記ゲート電極は、前記ダミー用半導体ピラーの側壁面にも前記ゲート絶縁膜を介してサイドウォール状に形成され、かつ、前記第１方向に隣り合う前記複数の半導体ピラーと前記ダミー用半導体ピラーとの間にて繋がっており、前記第２配線は、前記第１配線に対して前記第１方向の片側に間隔をおいて配されるとともに前記ダミー用半導体ピラーの近傍にて前記ゲート電極と電気的に接続されることが好ましい。
【０１５１】
本発明の前記半導体装置において、前記複数の半導体ピラーから構成されるアレイは、前記第１コンタクトに対して前記第２方向の片側に複数列配されていることが好ましい。
【０１５２】
本発明の前記半導体装置において、前記第２方向に隣り合う前記ゲート電極は、離れていることが好ましい。
【０１５３】
本発明の前記半導体装置において、複数列ある前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに分離していることが好ましい。
【０１５４】
本発明の前記半導体装置において、複数列ある前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに電気的に共通に接続されていることが好ましい。
【０１５５】
本発明の前記半導体装置において、前記第２方向に隣り合う前記ゲート電極は、繋がっていることが好ましい。
【０１５６】
本発明の前記半導体装置において、複数列ある前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに分離していることが好ましい。
【０１５７】
本発明の前記半導体装置において、複数列ある前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに電気的に共通に接続されていることが好ましい。
【０１５８】
本発明の前記半導体装置において、前記複数の半導体ピラーから構成されるアレイは、前記第１コンタクトに対して前記第２方向の両側に配されていることが好ましい。
【０１５９】
本発明の前記半導体装置において、前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに分離していることが好ましい。
【０１６０】
本発明の前記半導体装置において、前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイの前記ゲート電極と電気的に接続される各前記第２配線は、互いに電気的に共通に接続されていることが好ましい。
【０１６１】
本発明の前記半導体装置において、前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに分離していることが好ましい。
【０１６２】
本発明の前記半導体装置において、前記第１コンタクトに対して前記第２方向の両側の前記複数の半導体ピラーから構成されるアレイにおける前記複数の半導体ピラーの上部に形成された前記複数の上部拡散層のそれぞれと電気的に接続される各前記第１配線は、互いに電気的に共通に接続されていることが好ましい。
【０１６３】
本発明の前記半導体装置において、前記第１コンタクトは、複数あり、かつ、前記第１方向に沿って間隔をおいて配されることが好ましい。
【０１６４】
本発明の前記半導体装置において、前記複数の半導体ピラーから構成される各アレイは、同一形状となっていることが好ましい。
【０１６５】
本発明の前記半導体装置において、前記半導体基板の表面に素子分離絶縁膜で囲まれた素子形成領域を備え、前記素子形成領域に前記複数の半導体ピラー、前記下部拡散層、前記ゲート電極、前記上部拡散層、及び、前記第１コンタクトが配されることが好ましい。
【０１６６】
本発明の前記半導体装置において、前記素子分離絶縁膜の側壁に前記ゲート電極と同じ材質からなるサイドウォール状のダミー電極を備えることが好ましい。
【０１６７】
本発明の前記半導体装置において、前記ゲート電極は、前記第１方向に隣り合う前記複数の半導体ピラー間で繋がっている部分においてシームを有することが好ましい。
【０１６８】
本発明の第２の視点においては、半導体装置の製造方法において、半導体基板に第１方向に沿って間隔をおいて配された柱状の複数の半導体ピラーを形成する工程と、前記半導体基板における前記複数の半導体ピラーの周囲の領域に下部拡散層を形成する工程と、前記複数の半導体ピラーのそれぞれの側壁面にゲート絶縁膜を介してサイドウォール状のゲート電極を形成する工程と、前記複数の半導体ピラーのそれぞれの上部に上部拡散層を形成する工程と、前記複数の半導体ピラーのいずれかから前記第１方向とは異なる第２方向に離れた位置にて前記下部拡散層と接続される第１コンタクトを形成する工程と、を含み、前記下部拡散層を形成する工程では、前記半導体基板における前記第１方向に隣り合う前記複数の半導体ピラー間の領域にも前記下部拡散層を形成し、前記ゲート電極を形成する工程では、前記第１方向に隣り合う前記複数の半導体ピラー間にて繋がるように前記ゲート電極を形成することを特徴とする。
【０１６９】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１７０】
１  半導体装置
１０  半導体基板
１１  ウェル
１２  素子分離絶縁膜
１２ａ  素子分離絶縁膜側壁
１３  素子分離領域
１４  素子形成領域
１６  パッド絶縁膜
１７、１７ａ１、１７ａ２、１７ａ３、１７ａ４  マスク絶縁膜
１９、１９ａ、１９ｂ  レジストマスク
２１  溝
２２  半導体ピラー
２２ａ、２２ａ１、２２ａ２  素子用半導体ピラー
２２ａＦ、２２ａＢ  半導体ピラー側壁面
２２ｄ  ダミー用半導体ピラー
２４  サイドウォール絶縁膜
２６  下部拡散層
２８  ゲート絶縁膜
２９  ゲート導電膜
２９ａ、２９ａ１〜２９ａ４  ゲート電極
２９ｂ  ダミー電極
２９ｓ  シーム
３０  空間部
３２  第１層間膜
３４  溝部
３５  半導体ピラー開口部
３７  上部拡散層
３８  サイドウォール絶縁膜
４０  コンタクト
４２  第２層間膜
４３ａ、４３ｂ、４３ｃ  コンタクト開口部
４５ａ、４５ａ１〜４５ａ４  コンタクト（第２コンタクト）
４５ｂ、４５ｂ１〜４５ｂ４  コンタクト（第３コンタクト）
４５ｃ  コンタクト（第１コンタクト）
４５ｃＡＲ  コンタクトアレイ
４７ａ、４７ａ１〜４７ａ４  配線（第１配線）
４７ｂ、４７ｂ１〜４７ｂ４  配線（第２配線）
４７ｃ  配線（第３配線）
４８ａ、４８ｂ、４８ｃ  配線
４９、４９Ｌ、４９Ｒ  素子回路
５１  半導体ピラー
５１Ｆ、５１Ｂ  半導体ピラー側壁面
５２  下部拡散層
５３  ゲート絶縁膜
５４ａ  ゲート電極
５４ｂ  ダミー電極
５５  上部拡散層
５６  コンタクト
５７  素子回路
ＱＴ１、ＱＴ３Ｌ、ＱＴ３Ｒ、ＱＴ４Ｌ、ＱＴ４Ｒ  アレイ型縦型トランジスタ
ＱＴ５Ｌ、ＱＴ５Ｒ、ＱＴ６、ＱＴ７ａ〜ＱＴ７ｄ  アレイ型縦型トランジスタ
ＱＴ８ａ〜ＱＴ８ｄ、ＱＴ９  アレイ型縦型トランジスタ
ＱＴ２  縦型トランジスタ
Ｌ１  ＱＴ１のＹ方向の長さ
Ｌ２  ＱＴ２のＹ方向の長さ
α  半導体ピラー幅
β  ゲート電極幅
γ  コンタクト径
δ  ゲート電極コンタクト間距離
ε  ゲート電極間距離
ζ  素子分離幅
η  配線幅
σ  配線間隔
κ  半導体ピラー間距離
Ｆ  最小加工寸法
ＣＰ、ＣＰｂ  素子回路ピッチ
ＣＰａ  ＣＰｂの総和の素子回路ピッチ
Δ１  ζの１／２の幅
ｉ１、ｉ２、ｉ３  電流経路
Ｖｇ１、Ｖｇ２、Ｖｇ３Ｌ、Ｖｇ３Ｒ、Ｖｇ４、Ｖｇ５  ゲート
Ｖｇ６、Ｖｇ７ａ〜Ｖｇ７ｄ、Ｖｇ８、Ｖｇ９  ゲート
Ｖｓ１〜Ｖｓ９  ソース
Ｖｄ１、Ｖｄ２、Ｖｄ３Ｌ、Ｖｄ３Ｒ、Ｖｄ４、Ｖｄ５Ｌ、Ｖｄ５Ｒ  ドレイン
Ｖｄ６、Ｖｄ７ａ〜Ｖｄ７ｄ、Ｖｄ８ａ〜Ｖｄ８ｄ、Ｖｄ９  ドレイン
【図１】
2015220364.tif 000003
【図２】
2015220364.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015220364.tif 000009
【図８】
2015220364.tif 000010
【図９】
2015220364.tif 000011
【図１０】
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【図１１】
2015220364.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2015220364.tif 000030
【図２９】
2015220364.tif 000031
【図３０】
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【図３１】
2015220364.tif 000033
【図３２】
2015220364.tif 000034
【図３３】
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【図３４】
2015220364.tif 000036
【図３５】
2015220364.tif 000037
【図３６】
2015220364.tif 000038
【図３７】
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【図３８】
2015220364.tif 000040
【図３９】
2015220364.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
2015220364.tif 000047
【図４６】
2015220364.tif 000048
【図４７】
2015220364.tif 000049
【図４８】
2015220364.tif 000050
【図４９】
2015220364.tif 000051
【図５０】
2015220364.tif 000052
【図５１】
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【図５２】
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