(57)【要約】【課題】小さい個片素子を容易に実装できる実装方法を提供する。【解決手段】個片素子ウェハ１１の表面をハーフカットダイシングして個片素子領域１３の周囲に溝１４を形成し、集積回路、電極１６ｂ，１７ｂ及び個片素子実装領域１９を備えたチップ領域１８が複数配置された回路ウェハ１２を準備し、前記回路ウェハの電極１６ｂ，１７ｂと前記個片素子ウェハの電極１６ａ，１７ａを接合させることで前記個片素子ウェハと前記回路ウェハを貼り合わせ、前記個片素子ウェハ１１の裏面を前記溝の底まで研削し、各々の個片素子１５に分離して前記回路ウェハの前記個片素子実装領域に前記個片素子を実装し、前記回路ウェハをダイシングして前記個片素子が実装されたチップ２３を形成する実装方法である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電極を備えた個片素子領域が複数配置された第１の半導体ウェハを準備し、
前記第１の半導体ウェハの表面をハーフカットダイシングすることで、前記個片素子領域の周囲に溝を形成し、
集積回路、第２の電極及び個片素子実装領域を備えたチップ領域が複数配置された第２の半導体ウェハを準備し、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させることで前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合わせ、
前記第１の半導体ウェハの裏面をすくなくとも前記溝の底まで研削することで、各々の個片素子に分離して前記第２の半導体ウェハの前記個片素子実装領域に前記個片素子を実装し、
前記第２の半導体ウェハをダイシングすることで、前記個片素子が実装されたチップを形成することを特徴とする個片素子の実装方法。
【請求項２】
第１の電極を備えた個片素子領域が複数配置された第１の半導体ウェハを準備し、
前記第１の半導体ウェハの表面をエッチングすることで、前記個片素子領域以外の部分に凹みを形成し、
集積回路、第２の電極及び個片素子実装領域を備えたチップ領域が複数配置された第２の半導体ウェハを準備し、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させることで前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合わせ、
前記第１の半導体ウェハの裏面をすくなくとも前記凹みの底まで研削することで、各々の個片素子に分離して前記第２の半導体ウェハの前記個片素子実装領域に前記個片素子を実装し、
前記第２の半導体ウェハをダイシングすることで、前記個片素子が実装されたチップを形成することを特徴とする個片素子の実装方法。
【請求項３】
請求項２において、
前記個片素子領域以外の部分に凹みを形成した際に前記個片素子領域が突出して当該個片素子領域の周囲に第１のテーパー面が形成され、
前記個片素子実装領域は前記第２の半導体ウェハの凹み領域に形成され、前記凹み領域に前記第２の電極が形成され、前記凹み領域の周囲に第２のテーパー面が形成されており、
前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させる際、前記第１のテーパー面が前記第２のテーパー面によってガイドされることを特徴とする個片素子の実装方法。
【請求項４】
請求項１または２において、
前記第２の半導体ウェハは前記個片素子実装領域を囲む壁状部材を有し、
前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させた際、前記個片素子領域が前記壁状部材によって囲まれることを特徴とする個片素子の実装方法。
【請求項５】
集積回路、第２の電極及び個片素子実装領域を備えたチップと、
前記個片素子実装領域上に実装され、第１の電極を備えた個片素子と、
を具備し、
前記第２の電極は第１の電極に接合され、
前記個片素子の側面は第１のテーパー面を有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記個片素子実装領域は前記チップの凹み領域に形成され、
前記第２の電極は前記凹み領域に形成され、
前記凹み領域の周囲に第２のテーパー面が形成され、
前記第２のテーパー面は前記第１のテーパー面と接触していることを特徴とする半導体装置。
【請求項７】
請求項５において、
前記チップは前記個片素子実装領域を囲む壁状部材を有し、
前記個片素子は前記壁状部材によって囲まれていることを特徴とする半導体装置。
【請求項８】
集積回路、第２の電極及び個片素子実装領域を備えたチップと、
前記チップに形成され、前記個片素子実装領域を囲む壁状部材と、
前記個片素子実装領域上に実装され、前記壁状部材によって囲まれた個片素子と、
を具備し、
前記個片素子は第１の電極を有し、
前記第２の電極は前記第１の電極に接合されていることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のいずれか一項において、
前記第１の電極が複数の第１の電極であり、前記第２の電極が複数の第２の電極であり、前記複数の第１の電極の一部がダミー電極であり、前記複数の第２の電極の一部がダミー電極であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、個片素子の実装方法及び半導体装置に関する。
【背景技術】
【０００２】
従来の半導体加工技術の枠内で集積回路内に搭載するには大きすぎる大型の個片素子は、通常、半導体集積回路の外に外付け部品として回路基板上に設置するか、或いは、大型の個片素子を半導体集積回路のパッケージ内側の表面保護膜上に接着し、かつ配線をワイヤボンディングや金属バンプなどの方法で集積回路と接続する、所謂ＳＩＰ(System In Package)という技術が用いられることが多い（例えば特許文献１参照）。
【０００３】
ここでいう個片素子は、例えばインダクタ、キャパシタ、ＭＥＭＳ(Micro Electro Mechanical Systems)などの個片素子である。
【０００４】
上記の個片素子を外付け部品として扱うと部品点数が増大してコストが増大するという課題があり、上記のＳＩＰではコスト増大の課題と個片として扱うのが困難になるというサイズ制約の課題があった。詳細には、集積回路内に搭載する限界を超える程度の個片素子は、集積回路内に搭載するには大きすぎるため、個片素子として扱うことが考えられるが、個片素子として扱うには小さすぎるため、個片素子として扱うのが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２０７５９１（段落［００２５］）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様は、小さい個片素子を容易に実装できる個片素子の実装方法または半導体装置に関連している。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の電極を備えた個片素子領域が複数配置された第１の半導体ウェハを準備し、前記第１の半導体ウェハの表面をハーフカットダイシングすることで、前記個片素子領域の周囲に溝を形成し、集積回路、第２の電極及び個片素子実装領域を備えたチップ領域が複数配置された第２の半導体ウェハを準備し、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させることで前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合わせ、前記第１の半導体ウェハの裏面をすくなくとも前記溝の底まで研削することで、各々の個片素子に分離して前記第２の半導体ウェハの前記個片素子実装領域に前記個片素子を実装し、前記第２の半導体ウェハをダイシングすることで、前記個片素子が実装されたチップを形成することを特徴とする個片素子の実装方法である。なお、本明細書において「ハーフカットダイシング」とは、半導体ウェハの厚みの半分をダイシングする場合だけではなく、半導体ウェハを完全に切断するダイシング以外であって種々の深さのダイシングを意味する。
【０００８】
上記本発明の一態様によれば、第１の半導体ウェハの裏面を溝の底まで研削することで、各々の個片素子に分離して第２の半導体ウェハの個片素子実装領域に前記個片素子を実装することができる。従って、小さい個片素子を容易に実装することができる。
【０００９】
本発明の一態様は、第１の電極を備えた個片素子領域が複数配置された第１の半導体ウェハを準備し、前記第１の半導体ウェハの表面をエッチングすることで、前記個片素子領域以外の部分に凹みを形成し、集積回路、第２の電極及び個片素子実装領域を備えたチップ領域が複数配置された第２の半導体ウェハを準備し、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させることで前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合わせ、前記第１の半導体ウェハの裏面をすくなくとも前記凹みの底まで研削することで、各々の個片素子に分離して前記第２の半導体ウェハの前記個片素子実装領域に前記個片素子を実装し、前記第２の半導体ウェハをダイシングすることで、前記個片素子が実装されたチップを形成することを特徴とする個片素子の実装方法である。
【００１０】
上記本発明の一態様によれば、第１の半導体ウェハの裏面を凹みの底まで研削することで、各々の個片素子に分離して第２の半導体ウェハの個片素子実装領域に前記個片素子を実装することができる。従って、小さい個片素子を容易に実装することができる。
【００１１】
また、上記本発明の一態様において、前記個片素子領域以外の部分に凹みを形成した際に前記個片素子領域が突出して当該個片素子領域の周囲に第１のテーパー面が形成され、前記個片素子実装領域は前記第２の半導体ウェハの凹み領域に形成され、前記凹み領域に前記第２の電極が形成され、前記凹み領域の周囲に第２のテーパー面が形成されており、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させる際、前記第１のテーパー面が前記第２のテーパー面によってガイドされる。
【００１２】
上記本発明の一態様によれば、第１の半導体ウェハと第２の半導体ウェハを貼り合わせる際に位置ずれが生じていたとしても、第１のテーパー面が第２のテーパー面によってガイドされるため、第２の半導体ウェハの第２の電極と第１の半導体ウェハの第１の電極を精度良く接合させることができる。
【００１３】
また、上記本発明の一態様において、前記第２の半導体ウェハは前記個片素子実装領域を囲む壁状部材を有し、前記第２の半導体ウェハの前記第２の電極と前記第１の半導体ウェハの前記第１の電極を接合させた際、前記個片素子領域が前記壁状部材によって囲まれる。これにより、個片素子を壁状部材によって封止することができる。
【００１４】
本発明の一態様は、集積回路、第２の電極及び個片素子実装領域を備えたチップと、前記個片素子実装領域上に実装され、第１の電極を備えた個片素子と、を具備し、前記第２の電極は第１の電極に接合され、前記個片素子の側面は第１のテーパー面を有することを特徴とする半導体装置である。
【００１５】
上記本発明の一態様によれば、小さい個片素子を容易に実装した半導体装置を得ることができる。
【００１６】
また、本発明の一態様において、前記個片素子実装領域は前記チップの凹み領域に形成され、前記第２の電極は前記凹み領域に形成され、前記凹み領域の周囲に第２のテーパー面が形成され、前記第２のテーパー面は前記第１のテーパー面と接触している。これにより、小さい個片素子を容易に実装した半導体装置を得ることができる。
【００１７】
また、本発明の一態様において、前記チップは前記個片素子実装領域を囲む壁状部材を有し、前記個片素子は前記壁状部材によって囲まれている。これにより、個片素子を壁状部材によって封止することができる。
【００１８】
本発明の一態様は、集積回路、第２の電極及び個片素子実装領域を備えたチップと、前記チップに形成され、前記個片素子実装領域を囲む壁状部材と、前記個片素子実装領域上に実装され、前記壁状部材によって囲まれた個片素子と、を具備し、前記個片素子は第１の電極を有し、前記第２の電極は前記第１の電極に接合されていることを特徴とする半導体装置である。
【００１９】
上記本発明の一態様によれば、個片素子を壁状部材によって封止することができる。
【００２０】
また、本発明の一態様において、前記第１の電極が複数の第１の電極であり、前記第２の電極が複数の第２の電極であり、前記複数の第１の電極の一部がダミー電極であり、前記複数の第２の電極の一部がダミー電極である。これにより、ダミー電極同士を接合して接合強度を高くすることができる。
【図面の簡単な説明】
【００２１】
【図１】（Ａ）は本発明の一態様に係る回路ウェハを示す平面図、（Ｂ）は本発明の一態様に係る個片素子ウェハを示す平面図。
【図２】（Ａ）は図１（Ａ）に示す回路ウェハと図１（Ｂ）に示す個片素子ウェハを貼り合わせた断面図、（Ｂ）は個片素子を実装したチップを示す斜視図。
【図３】本発明の一態様に係る回路ウェハと個片素子ウェハを貼り合わせた断面図。
【図４】（Ａ），（Ｂ）は本発明の一態様に係る回路ウェハと個片素子ウェハを貼り合わせる工程を説明する断面図。
【図５】回路ウェハと個片素子ウェハを貼り合わせた断面図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
［実施の形態１］
図１（Ａ）は、本発明の一態様に係る回路ウェハを示す平面図であり、図１（Ｂ）は、本発明の一態様に係る個片素子ウェハを示す平面図である。図２（Ａ）は、図１（Ａ）に示す回路ウェハと図１（Ｂ）に示す個片素子ウェハを貼り合わせた断面図であり、図２（Ｂ）は、個片素子を実装したチップを示す斜視図である。
【００２４】
図１（Ｂ）に示す個片素子ウェハ（第１の半導体ウェハともいう）１１を準備する。この個片素子ウェハ１１は複数の個片素子領域１３が配置されたシリコンウェハである。複数の個片素子領域１３それぞれには個片素子１５及び電極１６ａ，１７ａが形成されており、個片素子１５は電極１６ａ，１７ａに電気的に接続されている。個片素子１５は、例えばＭＥＭＳ素子、インダクタ、キャパシタなどである。
【００２５】
次に、個片素子ウェハ１１の表面を２００μｍ程度の浅めにハーフカットダイシングすることで、個片素子領域１３の周囲に溝１４を形成する（図２（Ａ）参照）。
【００２６】
次いで、回路ウェハ（第２の半導体ウェハともいう）１２を準備する。この回路ウェハ１２は複数のチップ領域１８が配置されたシリコンウェハである。複数のチップ領域１８それぞれには半導体集積回路、個片素子実装領域１９及び電極端子３０が形成されており、半導体集積回路は電極端子３０に電気的に接続されている。半導体集積回路は公知の半導体プロセスによって形成される。また、個片素子実装領域１９には電極１６ｂ、１７ｂが形成されている。
【００２７】
次に、図２（Ａ）に示すように、回路ウェハ１２の電極１６ｂと個片素子ウェハ１１の電極１６ａを溶着して接合させ、且つ回路ウェハ１２の電極１７ｂと個片素子ウェハ１１の電極１７ａを溶着して接合させることで、個片素子ウェハ１１と回路ウェハ１２を貼り合わせることができる。これにより、回路ウェハ１２の各々のチップ領域１８の個片素子実装領域１９に、個片素子ウェハ１１の個片素子領域１３の個片素子１５を実装することができ、また個片素子１５を電極１６ａ，１６ｂ，１７ａ，１７ｂを介して集積回路の配線に電気的に接続することができる。
【００２８】
上記のように個片素子実装領域１９に個片素子１５を実装するために、回路ウェハ１２の個片素子実装領域１９の縦横ピッチと個片素子ウェハ１１の個片素子領域１３の縦横ピッチを合わせる。個片素子ウェハ１１の個片素子領域１３が回路ウェハ１２のチップ領域１８より小さいため、個片素子ウェハ１１には何も作られない領域（即ち余った領域）が存在することになるが、この余った領域には何も作らず個片素子領域１３のピッチを守る。
【００２９】
なお、電極１６ａ，１６ｂ，１７ａ，１７ｂは、接合して電極同士を導通させることができるものであれば種々の電極を用いることができ、例えば半田または金バンプなどの手法で設けた電極を用いることができる。
【００３０】
また、本実施の形態では、電極同士を接合させることで個片素子ウェハ１１と回路ウェハ１２を貼り合わせているが、その後の工程における強度が不足する場合は接合補強用の構造部（例えばダミー電極等）を設けて接合補強をして貼り合わせてもよい。
【００３１】
この後、個片素子ウェハ１１と回路ウェハ１２を貼り合わせた状態で、個片素子ウェハ１１の裏面を溝１４の底まで（点線部分２０まで、厚さ１５０μｍ程度まで）研削する。研削が溝１４に届くことで、個片素子ウェハ１１の不要部分２１が切り離され、研削屑となって脱落されて各々の個片素子を互いに分離することができる。これにより、回路ウェハ１２の各々の個片素子実装領域１９に個片素子を実装することができる。
【００３２】
次に、図２（Ａ）に示す回路ウェハ１２を図１（Ａ）に示すスクライブライン２２に沿ってダイシングすることで、回路ウェハ１２をチップ領域１８に分離する。これにより、図２（Ｂ）に示す個片素子１５が実装されたチップ２３が形成される。
【００３３】
本実施の形態によれば、個片素子ウェハ１１の裏面を溝１４の底まで研削することで、各々の個片素子に分離して回路ウェハ１２の個片素子実装領域１９に個片素子を実装することができる。従って、チップ領域１８内に搭載するには大きすぎるが、個片素子として扱うには小さすぎるような個片素子を容易に実装することができる。そのため、個片素子として扱うことによるコストを大幅に低減することができる。
【００３４】
［実施の形態２］
図３は、本発明の一態様に係る回路ウェハと個片素子ウェハを貼り合わせた断面図であり、図２（Ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３５】
図２（Ａ）に示す個片素子ウェハ１１の表面にはハーフカットダイシングにより溝１４が形成されているが、図３に示す個片素子ウェハ１１には図２（Ａ）に示す不要部分２１の全体（個片素子領域１３以外の部分）をフォトリソグラフィ及びドライエッチングによって２００μｍ程度の深さまで掘り下げることにより凹み３１を形成する。この際のエッチングにより個片素子領域１３が突出し、この個片素子領域１３の周囲には第１のテーパー面３１ａが形成される。
【００３６】
図３に示すように、個片素子ウェハ１１と回路ウェハ１２を貼り合わせた状態で、個片素子ウェハ１１の裏面を凹み３１の底まで（点線部分２０まで、厚さ１５０μｍ程度まで）研削する。研削が凹み３１に届くことで、個片素子ウェハ１１の個片素子以外の部分を消失させ、各々の個片素子を互いに分離することができる。これにより、回路ウェハ１２の各々の個片素子実装領域１９に個片素子を実装することができる。
【００３７】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
【００３８】
［実施の形態３］
図４（Ａ），（Ｂ）は、本発明の一態様に係る回路ウェハと個片素子ウェハを貼り合わせる工程を説明する断面図であり、図３と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３９】
図３に示す回路ウェハ１２の個片素子実装領域１９はウェハ表面に形成されているが、図４（Ａ）に示す回路ウェハ１２にはフォトリソグラフィ及びドライエッチングによって凹み領域１９ｂが形成され、この凹み領域１９ｂに個片素子実装領域１９ａが形成される。この凹み領域１９ｂには電極が形成されており、この凹み領域１９ｂの周囲には第２のテーパー面１９ｃが形成されている。
【００４０】
図４（Ａ），（Ｂ）に示すように、回路ウェハ１２の電極１６ｂと個片素子ウェハ１１の電極１６ａを接合させ、且つ回路ウェハ１２の電極１７ｂと個片素子ウェハ１１の電極１７ａを接合させる際、第１のテーパー面３１ａが第２のテーパー面１９ｃによって接触してガイドされる。つまり、回路ウェハ１２と個片素子ウェハ１１を貼り合わせる際の位置合わせを自己整合的に行うことができる。その結果、電極同士を精度良く接合させることができる。
【００４１】
また、回路ウェハ１２と個片素子ウェハ１１を貼り合わせた後の回路ウェハ１２上の個片素子ウェハ１１の厚さを薄くすることができ、それにより後の加工を容易にすることができる。
【００４２】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
【００４３】
［実施の形態４］
図５は、回路ウェハと個片素子ウェハを貼り合わせた断面図であり、図２（Ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４４】
回路ウェハ１１には個片素子実装領域１９を取り囲む壁状部材３２が形成される。この壁状部材３２は種々の材料を用いることができるが、例えばＡｕとＳｎの合金材料を用いることもできる。
【００４５】
回路ウェハ１２の電極１６ｂと個片素子ウェハ１１の電極１６ａを接合させ、且つ回路ウェハ１２の電極１７ｂと個片素子ウェハ１１の電極１７ａを接合させた際、個片素子領域１３が壁状部材３２によって囲まれ、個片素子の周囲が取り囲まれる。電極同士を接合させる際の雰囲気を真空中または所定のガス雰囲気中とすることにより、個片素子１５を真空封止または気密封止することができる。ただし、完全な真空封止または気密封止でなくてもよい。
【００４６】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
【００４７】
なお、本発明は上記の実施の形態１〜４の各々に限定されるものではなく、上記の実施の形態１〜４を互いに組み合わせて実施することも可能である。
【符号の説明】
【００４８】
１１…個片素子ウェハ、１２…回路ウェハ、１３…個片素子領域、１４…溝、１５…個片素子、１６ａ，１６ｂ，１７ａ，１７ｂ…電極、１８…チップ領域、１９，１９ａ…個片素子実装領域、１９ｂ…凹み領域、１９ｃ…第２のテーパー面、２０…点線部分、２１…不要部分、２２…スクライブライン、２３…チップ、３０…電極端子、３１…凹み、３１ａ…第１のテーパー面、３２…壁状部材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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