(57)【要約】【課題】半導体装置の電源インピーダンスを低下させる。【解決手段】メモリセルアレイ１１を制御する周辺回路４０と、メモリセルアレイ１１から読み出されるデータを外部へ出力するデータ出力回路４２とを含む半導体チップ４と、半導体チップ４を第１の面２ａに搭載し、第２の面２ｂに複数の半田ボールＳＢを備えるパッケージ基板２と、を備える。複数の半田ボールＳＢは、周辺回路４０に供給される電源電位ＶＳＳを受ける第１の半田ボールと、データ出力回路４２に供給される電源電位ＶＳＳＱを受ける第２の半田ボールとを含む。第１及び第２の半田ボールは、第２の面２ｂに設けられる配線パターンによって互いに接続されている。本発明によれば、電源インピーダンスが低下することから、電源ノイズを抑制することが可能となる。【選択図】図６
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイを制御する周辺回路と、前記メモリセルアレイから読み出されるデータを外部へ出力するデータ出力回路とを含む半導体チップと、
前記半導体チップを第１の面に搭載し、前記第１の面に対向する第２の面に複数の半田ボールを備えるパッケージ基板と、を備え、
前記複数の半田ボールは、前記周辺回路に供給される第１の電源電位を受ける第１の半田ボールと、前記データ出力回路に供給される第２の電源電位を受ける第２の半田ボールとを含み、
少なくとも前記第１及び第２の半田ボールは、前記第２の面に設けられる配線パターンによって互いに接続されることを特徴とする半導体装置。
【請求項２】
前記半導体チップは、前記第１の電源電位を前記周辺回路に供給する第１の電源配線と、前記第２の電源電位を前記データ出力回路に供給する第２の電源配線とをさらに含み、
前記第１及び第２の電源配線は、前記半導体チップ内において接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の半田ボールは、前記メモリセルアレイに供給される第３の電源電位を受ける第３の半田ボールをさらに含み、
前記第３の半田ボールは、前記配線パターンによって前記第１及び第２の半田ボールに接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体チップは、前記第３の電源電位を前記メモリセルアレイに供給する第３の電源配線をさらに含み、
前記第１、第２及び第３の電源配線は、前記半導体チップ内において接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３の電源電位は、前記メモリセルアレイに含まれるセンスアンプの動作電位であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体チップは内部電源発生回路を含み、
前記複数の半田ボールは、前記内部電源発生回路に供給される第４の電源電位を受ける第４の半田ボールをさらに含み、
前記第４の半田ボールは、前記配線パターンによって前記第１、第２及び第３の半田ボールに接続されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体チップは、前記第４の電源電位を前記内部電源発生回路に供給する第４の電源配線をさらに含み、
前記第１、第２、第３及び第４の電源配線は、前記半導体チップ内において接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部電源発生回路は、ポンピング動作によって昇圧された内部電位を発生する電圧昇圧回路であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記電圧昇圧回路は、前記メモリセルアレイに含まれるワードドライバの動作電位を生成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２の電源電位は、接地電位であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記複数の半田ボールは、前記周辺回路に供給される第５の電源電位を受ける第５の半田ボールと、前記データ出力回路に供給される第６の電源電位を受ける第６の半田ボールとを含み、
前記第５及び第６の電源電位は、前記接地電位よりも高く、且つ、互いに同電位であり、
前記第５及び第６の半田ボールは、前記配線パターンによって接続されることなく互いに分離されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体チップは、前記第５の電源電位を前記周辺回路に供給する第５の電源配線と、前記第６の電源電位を前記データ出力回路に供給する第６の電源配線とをさらに含み、
前記第５及び第６の電源配線は、前記半導体チップ内において接続されることなく互いに分離されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記パッケージ基板は、前記第１の面と前記第２の面との間に位置する内層配線パターンを備えない単層基板であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記パッケージ基板は貫通孔を有しており、前記半導体チップと前記配線パターンは前記貫通孔を介してワイヤボンディングされていることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、パッケージ基板上に半導体チップが搭載されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、通常の電源端子の他に、一部の回路ブロックに専用の電源端子が設けられることがある。例えば、特許文献１，２に記載された半導体装置では、電源電位ＶＳＳが供給される半田ボールの他に、データ出力回路用の電源電位ＶＳＳＱが供給される半田ボールを備えている。電源電位ＶＳＳと電源電位ＶＳＳＱは互いに同電位であるが、パッケージ基板上及び半導体チップ内において互いに分離することにより、データ出力回路が発生する電源ノイズの伝搬を防止している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５５２０３号公報
【特許文献２】特開２００７−９５９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年におけるチップサイズの縮小により、半導体チップに設けられた電源パッドと、パッケージ基板に設けられた半田ボールとを接続する配線パターンが長くなる傾向があり、これに伴って電源インピーダンスが増大するという問題が顕在化している。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、メモリセルアレイと、前記メモリセルアレイを制御する周辺回路と、前記メモリセルアレイから読み出されるデータを外部へ出力するデータ出力回路とを含む半導体チップと、前記半導体チップを第１の面に搭載し、前記第１の面に対向する第２の面に複数の半田ボールを備えるパッケージ基板と、を備え、前記複数の半田ボールは、前記周辺回路に供給される第１の電源電位を受ける第１の半田ボールと、前記データ出力回路に供給される第２の電源電位を受ける第２の半田ボールとを含み、少なくとも前記第１及び第２の半田ボールは、前記第２の面に設けられる配線パターンによって互いに接続されることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、データ出力回路に供給する電源電位のインピーダンスを低下させることができる。これにより、周辺回路用の電源配線パターンとデータ出力回路用の電源配線パターンを分離するよりも、むしろ電源ノイズをより効果的に抑制することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態による半導体装置１０の構成を示す図であり、（ａ）は実装面方向から見た平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【図２】半導体装置１０を含むシステムのブロック図である。
【図３】半導体チップ４の回路構成を示すブロック図である。
【図４】各電源電位のレベルを説明するための図である。
【図５】第１の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【図６】第１の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。
【図７】第２の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。
【図８】第２の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【図９】第３の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。
【図１０】第３の実施形態におけるパッケージ基板２の配線パターンＬの構成をより具体的な示す平面図である。
【図１１】第３の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【図１２】第１〜第３の実施形態による効果をまとめた表である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
図１は、本発明の一実施形態による半導体装置１０の構成を示す図であり、（ａ）は実装面方向から見た平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【００１０】
図１（ａ），（ｂ）に示すように、本実施形態による半導体装置１０は、パッケージ基板２及びこれに搭載された半導体チップ４からなる。パッケージ基板２は、第１の面２ａ及びこれに対向する第２の面２ｂを有する単層基板であり、第１の面２ａに半導体チップ４が搭載され、第２の面２ｂに複数の半田ボールＳＢが設けられている。尚、図１（ａ），（ｂ）に示す半田ボールＳＢは、図面の見やすさを考慮して、実際の数よりも少なく図示されている。
【００１１】
パッケージ基板２の第２の面２ｂには、半田ボールＳＢに接続された複数の配線パターンＬが形成されている。これに対し、第１の面２ａには配線パターンＬは形成されていない。また、第１の面２ａと第２の面２ｂとの間に位置する内層配線パターンも設けられておらず、これにより、パッケージ基板２の製造コストが低減されている。
【００１２】
パッケージ基板２の中央部には貫通孔３が設けられており、貫通孔３を介して半導体チップ４のパッド電極Ｐが露出している。そして、半導体チップ４のパッド電極Ｐと、パッケージ基板２の配線パターンＬは、貫通孔３を通過するボンディングワイヤＢＷによってワイヤボンディングされている。このように、パッケージ基板２は、いわゆるウィンドウＢＧＡ構成を有している。
【００１３】
このような構成を有する半導体装置１０は、図１（ｂ）に示すように、半田ボールＳＢを介して実装基板６に実装される。実装基板６の種類は、半導体装置１０が用いられるシステムによって相違する。
【００１４】
例えば、図２（ａ）に示すシステムでは、メモリモジュールＭＭ１，ＭＭ２を構成するモジュール基板６ａに複数の半導体装置１０が実装される。図２（ａ）に示す例では、１つのコントローラＣＮＴに２つのメモリモジュールＭＭ１，ＭＭ２が割り当てられており、これらメモリモジュールＭＭ１，ＭＭ２にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。
【００１５】
一方、図２（ｂ）に示すシステムでは、マザーボード６ｂに複数の半導体装置１０が実装される。図２（ｂ）に示す例では、マザーボード６ｂにコントローラＣＮＴが実装されており、このコントローラＣＮＴに２つの半導体装置１０が割り当てられている。そして、これら半導体装置１０にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。
【００１６】
そして、いずれのシステムにおいても、チップセレクト信号ＣＳ１，ＣＳ２を用いて、一方のメモリモジュールＭＭ又は半導体装置１０が選択される。
【００１７】
図３は、半導体チップ４の回路構成を示すブロック図である。
【００１８】
半導体チップ４はＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、図３に示すように、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。各バンクＢＡＮＫ０〜ＢＡＮＫ７は非排他的に動作可能であり、互いに独立してコマンドを実行することができる。各バンクＢＡＮＫ０〜ＢＡＮＫ７は、それぞれメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４を有している。本実施形態では、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４からなる部分をメモリセルアレイブロックＭＢと総称することがある。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１９】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプ１４によってシングルエンド形式の信号に変換され、データバスＤＢを介してデータ入出力回路３９に供給される。
【００２０】
また、半導体チップ４にはパッド電極Ｐとして、アドレス端子２０、コマンド端子２１、クロック端子２２、電源端子２３〜２９、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。
【００２１】
アドレス端子２０は、外部からアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤが入力される端子である。アドレス端子２０に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたバンクアドレス信号ＢＡＤＤは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかを選択するための信号として用いられる。また、アドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについては選択されたメモリバンクのロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについては選択されたメモリバンクのカラムデコーダ１３に供給される。
【００２２】
コマンド端子２１は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２１に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコーダ３４に供給される。コマンドデコーダ３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、キャリブレーション信号ＺＱＣなどがある。
【００２３】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２に供給されたロウアドレスＸＡＤＤが、選択されたメモリバンクのロウデコーダ１２に供給される。これにより、当該メモリセルアレイ１１に含まれるワード線がロウアドレスＸＡＤＤによって選択される。
【００２４】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２に供給されたカラムアドレスＹＡＤＤが、選択されたメモリバンクのカラムデコーダ１３に供給される。これにより、当該メモリセルアレイ１１に含まれるビット線ＢＬ又は／ＢＬがカラムアドレスＹＡＤＤによって選択される。
【００２５】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプ１４及びデータ入出力回路３９を介して、データ入出力端子ＤＱから外部に出力される。
【００２６】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路３９及びメインアンプ１４を介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２７】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路３０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００２８】
ここで、半導体装置１０に設けられたパッド電極Ｐの説明に戻ると、クロック端子２２には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路３９に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００２９】
また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００３０】
電源端子２３〜２６は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＰ，ＶＳＳＰが供給される端子である。電源端子２３〜２６に供給される電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＰ，ＶＳＳＰは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳ，ＶＳＳＰに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路３０にて使用される基準電位である。
【００３１】
電源端子２７，２８は、それぞれ電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２７，２８に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路３９に供給され、データ入出力回路３９の動作電位として用いられる。また、電源端子２９は、電源電位ＶＳＳＳＡが供給される端子である。電源電位ＶＳＳＳＡは、メモリセルアレイ１１に供給され、センスアンプＳＡＭＰの動作電位として用いられる。
【００３２】
ここで、電源電位ＶＳＳ，ＶＳＳＰ，ＶＳＳＱ，ＶＳＳＳＡのレベルは、図４に示すようにいずれも接地レベルＧＮＤであり、互いに同電位である。また、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰは接地レベルＧＮＤよりも高電位であり、且つ、互いに同電位である。このように、電源電位ＶＳＳ，ＶＳＳＰ，ＶＳＳＱ，ＶＳＳＳＡは互いに同電位であり、且つ、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰは互いに同電位であるものの、回路間による電源ノイズの伝搬を防止すべく、仕様上、これらに対応するパッド電極Ｐが分離されている。尚、内部電位ＶＰＰは、電源電位ＶＤＤ，ＶＤＤＱ，ＶＤＤＰよりもさらに高電位である。
【００３３】
キャリブレーション端子ＺＱは、キャリブレーション回路３０に接続されている。キャリブレーション回路３０は、キャリブレーション信号ＺＱＣによって活性化されると、外部に設けられたリファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路３９に供給され、これによって、データ入出力回路３９に含まれるデータ出力回路のインピーダンスが指定される。
【００３４】
図５は、第１の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【００３５】
図５に示すように、第１の実施形態においては、電源端子２４と電源端子２８が半導体チップ４の内部で電源配線ＳＬ１を介して短絡されている。電源配線ＳＬ１は、半導体チップ４を構成する多数の回路ブロックに供給され、電源配線ＳＬ１を介して供給される電源電位ＶＳＳ＋ＶＳＳＱはこれら回路ブロックの電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ」とは、電源電位ＶＳＳと電源電位ＶＳＳＱが同じ電源配線ＳＬ１を介して短絡されていることを意味する。電源配線ＳＬ１は、メモリセルアレイブロックＭＢ、内部電源発生回路３８ｂ、データ入出力回路３９及び周辺回路４０に接続されている。
【００３６】
内部電源発生回路３８は、内部電位ＶＰＰを生成する内部電源発生回路３８ａと、内部電位ＶＰＥＲＩを生成する内部電源発生回路３８ｂを含んでいる。内部電源発生回路３８ａは、電源端子２５，２６を介して供給される電源電位ＶＤＤＰ，ＶＳＳＰに基づいたポンピング動作を行うことにより、昇圧された内部電位ＶＰＰを発生する電圧昇圧回路である。内部電源発生回路３８ａによって生成される内部電位ＶＰＰは、メモリセルアレイブロックＭＢに含まれるロウデコーダ１２に供給され、メモリセルアレイ１１に含まれる図示しないワードドライバの動作電位として用いられる。一方、内部電源発生回路３８ｂは、電源端子２３を介して供給される電源電位ＶＤＤと、電源端子２４，２８を介して供給される電源電位ＶＳＳ＋ＶＳＳＱに基づき、降圧された内部電位ＶＰＥＲＩを発生する。内部電源発生回路３８ｂによって生成される内部電位ＶＰＥＲＩは、周辺回路４０に供給される。
【００３７】
周辺回路４０は、図３に示した回路ブロックのうち、メモリセルアレイブロックＭＢ、内部電源発生回路３８及びデータ入出力回路３９を除く全ての回路ブロックに相当する。周辺回路４０は、主に内部電位ＶＰＥＲＩ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電位として動作する。したがって、周辺回路４０からメモリセルアレイブロックＭＢに供給される内部信号Ｓｉｇ１は、電源電位ＶＳＳ＋ＶＳＳＱから内部電位ＶＰＥＲＩまでの振幅を有する。
【００３８】
また、データ入出力回路３９は、ＦＩＦＯ回路４１、データ出力回路４２及びデータ入力回路４３を含む。ＦＩＦＯ回路４１は、リードデータのパラレルシリアル変換及びライトデータのシリアルパラレル変換などを行う回路であり、周辺回路４０と同様、内部電位ＶＰＥＲＩ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電位として動作する。したがって、ＦＩＦＯ回路４１とメモリセルアレイブロックＭＢとの間で転送されるデータ信号Ｓｉｇ２についても、電源電位ＶＳＳ＋ＶＳＳＱから内部電位ＶＰＥＲＩまでの振幅を有する。
【００３９】
ＦＩＦＯ回路４１から出力されるリードデータＳｉｇ３は、データ出力回路４２に供給される。データ出力回路４２は、電源電位ＶＤＤＱ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電源として動作し、リードデータＳｉｇ３をデータ入出力端子ＤＱから外部に出力する。また、外部からデータ入出力端子ＤＱに入力されるライトデータＳｉｇ４は、データ入力回路４３を介してＦＩＦＯ回路４１に転送される。データ入力回路４３は、電源電位ＶＤＤ及び電源電位ＶＳＳ＋ＶＳＳＱを動作電源として動作する。
【００４０】
このように、本実施形態では、電源電位ＶＳＳと電源電位ＶＳＳＱが同じ電源配線ＳＬ１を介して短絡されている。これに対し、電源電位ＶＤＤ、電源電位ＶＤＤＱおよび電源電位ＶＤＤＰは、半導体チップ４の内部で短絡されることなく分離されている。
【００４１】
図６は、第１の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。
【００４２】
図６に示すように、パッケージ基板２の第２の面２ｂに設けられた半田ボールＳＢは、Ｘ方向及びＹ方向にマトリクス状に配置されている。そして、Ｘ座標にＡ〜Ｎの符号を割り当て、Ｙ座標に１〜３及び７〜９の番号を割り当てることにより、各半田ボールＳＢを特定する。例えば、１Ａの位置とは、Ｙ座標が１でありＸ座標がＡである半田ボールＳＢを指し、該半田ボールをＳＢ１Ａと表記する。半田ボールＳＢのレイアウトは仕様によって定められているため、仕様を遵守した半導体装置１０においては、半田ボールＳＢのレイアウトを自由に変更することはできない。
【００４３】
図６に示す第１の実施形態では、電源電位ＶＳＳが供給される半田ボールＳＢと電源電位ＶＳＳＱが供給される半田ボールＳＢが配線パターンＬによって短絡されている。具体的に説明すると、パッケージ基板２のＹ方向における一方側（図６の上側）においては、電源電位ＶＳＳが供給される半田ボールＳＢ１Ｊ，ＳＢ１Ｌがそれぞれ配線パターンＬ０，Ｌ１を介して半導体チップ４の電源端子２４に接続される。また、電源電位ＶＳＳＱが供給される半田ボールＳＢ１Ｄ，ＳＢ２Ｂは、それぞれ配線パターンＬ２，Ｌ３を介して半導体チップ４の電源端子２８に接続される。そして、半田ボールＳＢ１Ｊ，ＳＢ１Ｌと半田ボールＳＢ１Ｄ，ＳＢ２Ｂは、配線パターンＬ４を介して短絡されている。
【００４４】
さらに、パッケージ基板２のＹ方向における他方側（図６の下側）においては、電源電位ＶＳＳが供給される半田ボールＳＢ８Ｄ，ＳＢ９Ｊ，ＳＢ９Ｌがそれぞれ配線パターンＬ５〜Ｌ７を介して半導体チップ４の電源端子２４に接続される。また、電源電位ＶＳＳＱが供給される半田ボールＳＢ８Ｂは、配線パターンＬ８を介して半田ボールＳＢ９Ｃに接続され、半田ボールＳＢ９Ｃは配線パターンＬ９を介して半田ボールＳＢ９Ｄに接続される。半田ボールＳＢ９Ｄは、配線パターンＬ１０を介して半導体チップ４の電源端子２８に接続される。そして、半田ボールＳＢ８Ｄは配線パターンＬ１０にも接続され、さらに、半田ボールＳＢ９Ｌ，ＳＢ９Ｌは、配線パターンＬ１１を介して配線パターンＬ９にも接続されている。
【００４５】
このように、第１の実施形態においては、パッケージ基板２のＹ方向における一方側（図６の上側）において電源電位ＶＳＳと電源電位ＶＳＳＱが短絡され、パッケージ基板２のＹ方向における他方側（図６の下側）においても電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されている。但し、電源電位ＶＳＳが供給される一部の半田ボールＳＢ８Ｆについては、パッケージ基板２上で電源電位ＶＳＳＱに接続されることなく、配線パターンＬ１２を介して半導体チップ４の電源端子２４に接続されている。つまり、電源電位ＶＳＳが供給される半田ボールＳＢと電源電位ＶＳＳＱが供給される半田ボールＳＢを全てパッケージ基板２上で接続する必要はない。
【００４６】
これに対し、電源電位ＶＳＳＰが供給される半田ボールＳＢについては、他の電位が供給される半田ボールＳＢと接続されることなく、半導体チップ４の電源端子２６に接続される。例えば、電源電位ＶＳＳＰが供給される半田ボールＳＢ１Ａ，ＳＢ２Ａは、他の半田ボールＳＢと接続されることなく、配線パターンＬ１３を介して半導体チップ４の電源端子２６に接続される。また、電源電位ＶＳＳＰが供給される半田ボールＳＢ１Ｎは、他の半田ボールＳＢと接続されることなく、配線パターンＬ１４を介して半導体チップ４の電源端子２６に接続される。
【００４７】
同様に、電源電位ＶＳＳＳＡが供給される半田ボールＳＢについても、他の電位が供給される半田ボールＳＢと接続されることなく、半導体チップ４の電源端子２９に接続される。例えば、電源電位ＶＳＳＰが供給される半田ボールＳＢ８８，ＳＢ２Ｆ，ＳＢ９Ｎは、他の半田ボールＳＢと接続されることなく、それぞれ配線パターンＬ１５〜Ｌ１７を介して半導体チップ４の電源端子２９に接続される。
【００４８】
図示しないが、電源電位ＶＤＤが供給される半田ボールＳＢと、電源電位ＶＤＤＱが供給される半田ボールＳＢと、電源電位ＶＤＤＰが供給される半田ボールＳＢについても、配線パターンＬによって接続されることなく、パッケージ基板２上において分離されている。
【００４９】
以上説明したように、第１の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳと電源電位ＶＳＳＱが短絡されている。その結果、データ出力回路４２が発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＱを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱが安定化される。このため、電源電位ＶＳＳと電源電位ＶＳＳＱを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。
【００５０】
図７は、第２の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。
【００５１】
図７に示す第２の実施形態は、配線パターンＬ１８，Ｌ１９が追加されている点において、図６に示した第１の実施形態と相違している。その他の点は、図６に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５２】
配線パターンＬ１８は、配線パターンＬ４と配線パターンＬ１５を接続する。このような配線パターンＬ１８を設けることにより、電源電位ＶＳＳ及び電源電位ＶＳＳＱと、電源電位ＶＳＳＳＡがパッケージ基板２上で短絡されるとともに、パッケージ基板２のＹ方向における上下の配線パターンが短絡される。また、配線パターンＬ１９は、電源電位ＶＳＳＳＡが供給される半田ボールＳＢ８Ａと、電源電位ＶＳＳＱが供給される半田ボールＳＢ８Ｂとを接続する。さらに、配線パターンＬ１１は、配線パターンＬ１７にも接続されている。
【００５３】
図８は、第２の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【００５４】
図８に示すように、第２の実施形態においては、電源端子２４，２８，２９が半導体チップ４の内部で電源配線ＳＬ２を介して短絡されている点において、図５に示した第１の実施形態と相違している。その他の点は、図５に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。電源配線ＳＬ２を介して供給される電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡは、メモリセルアレイブロックＭＢ、内部電源発生回路３８ｂ、データ入出力回路３９及び周辺回路４０の電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ」とは、電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが同じ電源配線ＳＬ２を介して短絡されていることを意味する。
【００５５】
このように、第２の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが全て短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡが全て短絡されている。その結果、センスアンプＳＡＭＰが発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＳＡを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡが安定化される。このため、電源電位ＶＳＳＡと電源電位ＶＳＳおよび電源電位ＶＳＳＱを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。
【００５６】
図９は、第３の実施形態におけるパッケージ基板２の配線パターンＬの構成を説明するための模式的な平面図である。また、図１０は、より具体的な配線パターンＬの構成を示す平面図である。
【００５７】
図９に示す第３の実施形態は、配線パターンＬ１３，Ｌ１４の接続関係が変更されている点において、図７に示した第２の実施形態と相違している。その他の点は、図７に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５８】
第３の実施形態においては、配線パターンＬ１３，Ｌ１４がいずれも配線パターンＬ４に接続されている。これにより、電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡと、電源電位ＶＳＳＰがパッケージ基板２上で短絡される。
【００５９】
図１１は、第３の実施形態における半導体チップ４内の電源配線の接続関係を説明するためのブロック図である。
【００６０】
図１１に示すように、第３の実施形態においては、電源端子２４，２６，２８，２９が半導体チップ４の内部で電源配線ＳＬ３を介して短絡されている点において、図８に示した第２の実施形態と相違している。その他の点は、図８に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。電源配線ＳＬ３を介して供給される電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰは、メモリセルアレイブロックＭＢ、内部電源発生回路３８、データ入出力回路３９及び周辺回路４０の電源電位として用いられる。ここで、「ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰ」とは、電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが同じ電源配線ＳＬ３を介して短絡されていることを意味する。
【００６１】
このように、第３の実施形態においては、パッケージ基板２の第２の表面２ｂ上において電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが全て短絡されるとともに、半導体チップ４の内部においても電源電位ＶＳＳ、電源電位ＶＳＳＱ、電源電位ＶＳＳＳＡ及び電源電位ＶＳＳＰが全て短絡されている。その結果、内部電源発生回路３８ａが発生する電源ノイズが周辺回路４０に伝搬しやすい条件となるものの、電源電位ＶＳＳＰを供給する配線パターンのインピーダンスが低下することから、むしろ電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰが安定化される。このため、電源電位ＶＳＳＰと電源電位ＶＳＳ、電源電位ＶＳＳＱ及び電源電位ＶＳＳＳＡを分離するよりも、むしろ電源ノイズを効果的に抑制することが可能となる。
【００６２】
図１２は、第１〜第３の実施形態による効果をまとめた表である。
【００６３】
図１２に示すように、電源電位ＶＳＳ＋ＶＳＳＱを用いる第１の実施形態では、これらを分離した参考例に比べてＶＳＳＱノイズを低減することができる。また、電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡを用いる第２の実施形態では、第１の実施形態に比べてＶＳＳＳＡノイズを低減することができる。さらに、電源電位ＶＳＳ＋ＶＳＳＱ＋ＶＳＳＳＡ＋ＶＳＳＰを用いる第３の実施形態では、第２の実施形態に比べてＶＤＤＱノイズ、ＶＳＳＳＡノイズ及びＶＳＳＰノイズをいずれも低減することができる。
【００６４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６５】
例えば、第１〜第３の実施形態においては、パッケージ基板２の第２の面２ｂ上で短絡した電源同士を半導体チップ４の内部においても短絡しているが、本発明においてこの点は必須でなく、少なくともパッケージ基板２の第２の面２ｂにおいて所定の電源を短絡すればよい。
【符号の説明】
【００６６】
２        パッケージ基板
２ａ      パッケージ基板の第１面
２ｂ      パッケージ基板の第２面
３        貫通孔
４        半導体チップ
６        実装基板
６ａ      モジュール基板
６ｂ      マザーボード
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      メインアンプ
２０      アドレス端子
２１      コマンド端子
２２      クロック端子
２３〜２９    電源端子
３０      キャリブレーション回路
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコーダ
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８，３８ａ，３８ｂ    内部電源発生回路
３９      データ入出力回路
４０      周辺回路
４１      ＦＩＦＯ回路
４２      データ出力回路
４３      データ入力回路
ＢＡＮＫ０〜ＢＡＮＫ７    メモリバンク
ＢＬ，／ＢＬ    ビット線
ＢＷ      ボンディングワイヤ
ＣＮＴ    コントローラ
ＤＢ      データバス
ＤＱ      データ入出力端子
Ｌ，Ｌ０〜Ｌ１９    配線パターン
ＭＢ      メモリセルアレイブロック
ＭＣ      メモリセル
ＭＭ１，ＭＭ２    メモリモジュール
Ｐ        パッド電極
ＲＺＱ    リファレンス抵抗
ＳＡＭＰ  センスアンプ
ＳＢ      半田ボール
ＳＬ１〜ＳＬ３    電源配線
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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