(57)【要約】【課題】ＮＢＴＩによるＰチャネルＭＯＳトランジスタの誤動作を防止する。【解決手段】半導体集積回路装置は、リセットパルス制御部ＲＰＣを有する。このリセットパルス制御部ＲＰＣは、スタンバイ状態においてゲートに負電圧が印加されるＭＯＳトランジスタのＮＢＴＩによる劣化を回復させるリセットパルスＲＰを生成する。そして、生成したリセットパルスＲＰをＭＯＳトランジスタのゲートに入力した後、該ＭＯＳトランジスタを動作させる動作制御信号ＡＣＣをＭＯＳトランジスタのゲートに入力し、トランジスタを動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのＮＢＴＩによる劣化を回復させるリセットパルスを生成し、前記リセットパルスを前記ＭＯＳトランジスタのゲートに入力した後、前記ＭＯＳトランジスタを動作させる動作制御信号を前記ＭＯＳトランジスタのゲートに入力するリセットパルス制御部を有する、半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記リセットパルス制御部は、
前記動作制御信号に基づいて、リセットパルスを生成するリセットパルス生成部と、
前記リセットパルス生成部が生成した前記リセットパルスに基づいて、前記動作制御信号または前記リセットパルスのいずれかを前記ＭＯＳトランジスタのゲートに出力する信号切り替え制御部と、
を有し、
前記信号切り替え制御部は、前記動作制御信号を前記ＭＯＳトランジスタのゲートに出力する前に、前記リセットパルスを前記ＭＯＳトランジスタのゲートに出力する、半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記リセットパルス生成部が生成する前記リセットパルスは、前記ＭＯＳトランジスタのしきい値電圧の絶対値よりも高い電圧のパルス信号である、半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記リセットパルス生成部が生成する前記リセットパルスは、前記ＭＯＳトランジスタの基準電位である、半導体集積回路装置。
【請求項５】
請求項２記載の半導体集積回路装置において、
前記リセットパルス生成部が生成する前記リセットパルスは、前記動作制御信号の１／２周期以上の長さを有する、半導体集積回路装置。
【請求項６】
請求項２記載の半導体集積回路装置において、
前記リセットパルス生成部が生成する前記リセットパルスは、前記ＭＯＳトランジスタのゲートに印加される負電圧と基準電位とを振幅とする矩形波である、半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記リセットパルス生成部が生成する矩形波の前記リセットパルスは、前記動作制御信号の周波数よりも遅い周波数である、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタの誤動作の防止に有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置などに形成されているＰチャネルＭＯＳのトランジスタには、ＮＢＴＩ（Negative Bias Temperature Instability）という特性変動が発生することが知られている。
【０００３】
このＮＢＴＩは、ＰチャネルＭＯＳのトランジスタのゲートに負のゲートバイアスを印加していると、該トランジスタのしきい値電圧（ΔＶｔｈ）の絶対値が次第に大きくなっていく現象である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したように、ＮＢＴＩによって、トランジスタのしきい値電圧が大きくなってしまうと、トランジスタがオンしなかったり、あるいは該トランジスタのオンのタイミングが遅れたりなどの誤動作の可能性が大きくなってしまう。しかしながら、ＮＢＴＩによるトランジスタの劣化については、何ら考慮されておらず、トランジスタの信頼性問題が生じている。
【０００５】
このＮＢＴＩによる劣化モードは、以下の３種類が知られている。
【０００６】
（１）回復しないゲート酸化膜中の固定電荷（ΔＶｏｔ）
（２）回復の遅いゲート酸化膜／シリコン（Ｓｉ）基板の界面準位
（３）時定数が小さく、〜１０-6ｓ（μｓ）程度にて回復する非常に回復し易い膜中ホールトラップ（ΔＶｈ）
である。ここで、膜中ホールトラップは、例えば、〜１０-6ｓ（μｓ）程度にて回復する。
【０００７】
連続的なＡＣ動作を行う回路では、上記（３）の非常に回復しやすい成分（ΔＶｈ）がＡＣ動作で回復するため、劣化量の大幅な緩和が期待できる。
【０００８】
但し、トランジスタがスタンバイ状態、すなわちＤＣストレス状態では、上記全ての劣化モードを考慮する必要があり、ＮＢＴＩによる劣化量が大きくなると、トランジスタの高信頼性の確保が困難となる。
【０００９】
特に、スタンバイ状態が長いフリップフロップ回路またはＳＲＡＭ(Static Random Access Memory)メモリ回路などに使用されているＰチャネルＭＯＳのトランジスタの場合には、ＤＣストレスにて大きくＮＢＴＩが劣化していることが考えられる。
【００１０】
スタンバイ状態が長期間続いた直後に、フリップフロップ回路やＳＲＡＭメモリ回路などが動作、すなわちトランジスタがＡＣ動作する場合、ＮＢＴＩの信頼性確保がより困難となる。これにより、フリップフロップ回路やＳＲＡＭメモリ回路などの誤動作が発生し、半導体集積回路装置の信頼性を損なう恐れがある。
【００１１】
本発明の目的は、ＮＢＴＩによるＰチャネルＭＯＳトランジスタの誤動作を防止する技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態による半導体集積回路装置は、リセットパルス制御部を有する。このリセットパルス制御部は、ＭＯＳトランジスタを動作させる動作制御信号が入力された際に、ＭＯＳトランジスタのＮＢＴＩによる劣化を回復させるリセットパルスを生成する。そして、ＭＯＳトランジスタのゲートにリセットパルスを入力する。
【００１４】
一実施の形態による半導体集積回路装置は、リセットパルス制御部を有する。このリセットパルス制御部は、スタンバイ状態においてゲートに負電圧が印加されるＭＯＳトランジスタのＮＢＴＩによる劣化を回復させるリセットパルスを生成する。
【００１５】
そして、リセットパルスをＭＯＳトランジスタのゲートに入力した後に、ＭＯＳトランジスタを動作させる動作制御信号をＭＯＳトランジスタのゲートに入力する。
【発明の効果】
【００１６】
上記一実施の形態によれば、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１によるリセットパルス制御部における構成の一例を示す説明図である。
【図２】図１のリセットパルス制御部が有するリセットパルス生成部における構成の一例を示す説明図である。
【図３】図１のリセットパルス制御部が有する制御信号生成部における構成の一例を示す説明図である。
【図４】図１のリセットパルス制御部による動作の一例を示すフローチャートである。
【図５】リセットパルス制御部の各部における信号のタイミングチャートである。
【図６】実施の形態２によるリセットパルス制御部が有するリセットパルス生成部の構成の一例を示した説明図である。
【図７】実施の形態２によるリセットパルス制御部が有する制御信号生成部の構成の一例を示した説明図である。
【図８】リセットパルス制御部の各部における信号のタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
〈概要〉
従来技術にて述べたＮＢＴＩによる３種類の劣化モードは、以下の式１にて示すことができる。
【００２４】
ＮＢＴＩ（ΔＶｔｈ）＝固定電位（ΔＶｏｔ）＋界面電位（ΔＶｉｔ）＋Ｈｏｌｅ  ｔｒａｐ（ΔＶｈ）        （式１）
ここで、式１における膜中ホールトラップ（ΔＶｈ）は、非常に回復し易い劣化モードであり、この回復性の劣化を利用することによって、トランジスタの誤動作を防止する技術である。
【００２５】
この技術では、非動作状態、いわゆる待機状態であるスタンバイ状態からトランジスタがＡＣ動作を開始する直前に、劣化モードを回復状態とするリセットパルス（例えばＶｇｓ＝０Ｖ）を該トランジスタのゲートに入力する。
【００２６】
これにより、上記した膜中ホールトラップΔＶｈを回復させて、ＮＢＴＩ劣化量を大幅に低減させた後、回路動作、すなわちトランジスタのＡＣ動作を行うことによって、ＮＢＴＩの信頼性耐性を向上させるものである。
【００２７】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００２８】
〈リセットパルス制御部の構成例〉
図１は、実施の形態１によるリセットパルス制御部における構成の一例を示す説明図である。
【００２９】
リセットパルス制御部ＲＰＣは、半導体集積回路装置に設けられている。このリセットパルス制御部ＲＰＣは、同じく半導体集積回路装置に設けられている動作対象の機能ブロックに用いられる、例えばＰチャネルＭＯＳからなるトランジスタのゲートにリセットパルスＲＰを出力する。
【００３０】
リセットパルスＲＰは、ＰチャネルＭＯＳのトランジスタがスタンバイ状態からＡＣ動作する直前に、該トランジスタのゲートに入力する。これにより、トランジスタの劣化モードを回復状態とさせる。
【００３１】
リセットパルス制御部ＲＰＣは、図１に示すように、リセットパルス生成部ＲＰＧ、動作信号切り替え部ＳＳＷ、および制御信号生成部ＣＳＧを有する。また、動作信号切り替え部ＳＳＷ、および制御信号生成部ＣＳＧによって、信号切り替え制御部が構成されている。
【００３２】
リセットパルス生成部ＲＰＧは、動作制御信号ＡＣＣに基づいて、パルス信号ＰＳを生成する。動作制御信号ＡＣＣは、対象のトランジスタをＡＣ動作させる制御信号であり、半導体集積回路装置に設けられた制御ブロックなどからリセットパルス制御部ＲＰＣに対して出力される信号である。
【００３３】
動作信号切り替え部ＳＳＷは、制御信号Ｓ１，Ｓ２に基づいて、パルス信号ＰＳまたは動作制御信号ＡＣＣのいずれかを出力する。動作信号切り替え部ＳＳＷは、動作対象のトランジスタがＡＣ動作する前に、パルス信号ＰＳを該トランジスタのゲートに印加するリセットパルスＲＰとして出力する。
【００３４】
続いて、対象のトランジスタをＡＣ動作させる動作制御信号ＡＣＣを出力する。制御信号生成部ＣＳＧは、リセットパルス生成部ＲＰＧが生成するパルス信号ＰＳに基づいて、制御信号Ｓ１，Ｓ２を生成する。
【００３５】
〈リセットパルス生成部の構成例〉
図２は、図１のリセットパルス制御部ＲＰＣが有するリセットパルス生成部ＲＰＧにおける構成の一例を示す説明図である。
【００３６】
リセットパルス生成部ＲＰＧは、図示するように、例えば４つのフリップフロップ回路ＦＦ１〜ＦＦ４からなる。これらフリップフロップ回路ＦＦ１〜ＦＦ４は、ポジティブエッジトリガのＪＫ型フリップフロップからなる。
【００３７】
フリップフロップ回路ＦＦ１〜ＦＦ４のセット端子Ｊおよびリセット端子Ｋには、１（＝グランド電位ＧＮＤ）がそれぞれ固定入力されている。ここで、グランド電位ＧＮＤは、動作対象の機能ブロックの回路における基準電位である。
【００３８】
また、フリップフロップ回路ＦＦ１のクロック端子ＣＫは、リセットパルス制御部ＲＰＣの入力部Ｉｎｐｕｔに接続されている。この入力部Ｉｎｐｕｔには、対象のトランジスタをＡＣ動作させる動作制御信号ＡＣＣが入力される。
【００３９】
フリップフロップ回路ＦＦ１の出力端子Ｑには、フリップフロップ回路ＦＦ２のクロック端子ＣＫが接続されており、フリップフロップ回路ＦＦ２の出力端子Ｑには、フリップフロップ回路ＦＦ３のクロック端子ＣＫが接続されている。
【００４０】
同様に、フリップフロップ回路ＦＦ３の出力端子Ｑには、フリップフロップ回路ＦＦ４のクロック端子ＣＫが接続されている。フリップフロップ回路ＦＦ４の出力端子Ｑから出力される信号がパルス信号ＰＳとして出力される。
【００４１】
動作信号切り替え部ＳＳＷは、図１に示すように、２つのトランジスタＴ１，Ｔ２を有する。これらトランジスタＴ１，Ｔ２は、いずれもＮチャネルＭＯＳからなる。トランジスタＴ１のソース／ドレインの一端には、入力部Ｉｎｐｕｔが接続されている。トランジスタＴ１のゲートには、制御信号生成部ＣＳＧが生成した制御信号Ｓ１が入力されるように接続されている。
【００４２】
トランジスタＴ２のソース／ドレインの一端には、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳが入力されるように接続されており、該トランジスタＴ２のゲートには、制御信号生成部ＣＳＧが生成した制御信号Ｓ２が入力されるように接続されている。
【００４３】
トランジスタＴ１のソース／ドレインの他端とトランジスタＴ２のソース／ドレインの他端とは、共通接続されている。このトランジスタＴ１とトランジスタＴ２との接続部は、出力部Ｏｕｔｐｕｔに接続されている。出力部Ｏｕｔｐｕｔには、動作対象となるトランジスタのゲートが接続されている。
【００４４】
動作信号切り替え部ＳＳＷは、制御信号Ｓ１，Ｓ２に基づいて、トランジスタＴ１，Ｔ２がオンまたはオフとなることによって、リセットパルス生成部ＲＰＧが生成するパルス信号ＰＳをリセットパルスＲＰとして出力するか、あるいは動作制御信号ＡＣＣを出力するかを切り替える。
【００４５】
〈制御信号生成部の構成例〉
図３は、図１のリセットパルス制御部ＲＰＣが有する制御信号生成部ＣＳＧにおける構成の一例を示す説明図である。
【００４６】
制御信号生成部ＣＳＧは、図示するように、フリップフロップ回路ＦＦ５，ＦＦ６、論理積回路ＡＮＤ、および否定論理積回路ＮＡＮＤから構成されている。フリップフロップ回路ＦＦ５は、ポジティブエッジトリガのＪＫ型フリップフロップからなる。フリップフロップ回路ＦＦ６は、ネガティブエッジトリガのＪＫ型フリップフロップからなる。
【００４７】
フリップフロップ回路ＦＦ５，ＦＦ６のセット端子Ｊには、１（＝グランド電位ＧＮＤ）が固定入力されている。
【００４８】
フリップフロップ回路ＦＦ５，ＦＦ６のリセット端子Ｋには、０（＝電源電圧ＶＤＤ）がそれぞれ固定入力されている。ここで、電源電圧ＶＤＤは、例えば−１．０Ｖ程度〜−１．５Ｖ程度の負電圧である。
【００４９】
フリップフロップ回路ＦＦ５のクロック端子ＣＫは、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳが、フリップフロップ回路ＦＦ６のクロック端子ＣＫは、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳの反転信号が入力されようにそれぞれ接続されている。
【００５０】
フリップフロップ回路ＦＦ５の出力端子Ｑには、論理積回路ＡＮＤおよび否定論理積回路ＮＡＮＤの一方の入力部が、それぞれ接続されている。フリップフロップ回路ＦＦ６の出力端子／Ｑには、論理積回路ＡＮＤおよび否定論理積回路ＮＡＮＤの他方の入力部が、それぞれ接続されている。ここで、出力端子／Ｑは、出力端子Ｑの反転信号が出力される。
【００５１】
論理積回路ＡＮＤの出力部は、トランジスタＴ２のゲートに接続されており、否定論理積回路ＮＡＮＤの出力部は、トランジスタＴ１のゲートに接続されている。論理積回路ＡＮＤの出力部から出力される信号が制御信号Ｓ２であり、否定論理積回路ＮＡＮＤの出力部から出力される信号が制御信号Ｓ１である。
【００５２】
〈リセットパルス制御部の動作例〉
次に、リセットパルス制御部の動作について、図１〜図５を用いて説明する。
【００５３】
図４は、図１のリセットパルス制御部ＲＰＣによる動作の一例を示すフローチャートである。図５は、リセットパルス制御部ＲＰＣの各部における信号のタイミングチャートである。
【００５４】
図５において、上方から下方にかけては、動作対象の回路が有するトランジスタをＡＣ動作させる動作制御信号ＡＣＣ、リセットパルス生成部ＲＰＧから出力されるリセットパルスＲＰ、制御信号生成部ＣＳＧが生成する制御信号Ｓ１，Ｓ２、および動作信号切り替え部ＳＳＷから出力されるリセットパルスＲＰまたは動作制御信号ＡＣＣの信号タイミングをそれぞれ示している。
【００５５】
まず、動作制御信号ＡＣＣは、０（＝電源電圧ＶＤＤ）となっており、対象となる機能ブロックがスタンバイ状態となっている（ステップＳ１０１）。ここで、対象となる機能ブロックは、例えばフリップフロップなどである。
【００５６】
フリップフロップは、スタンバイ状態となっている時間が、回路動作している時間、すなわちＡＣ動作している時間よりも長い回路である。スタンバイ状態の時間が長くなると、フリップフロップに用いられるＰチャネルＭＯＳトランジスタのしきい値電圧が、ＮＢＴＩによって大きく上昇することが考えられる。
【００５７】
対象となる機能ブロックがスタンバイ状態の時、制御信号生成部ＣＳＧから出力される制御信号Ｓ１は１（＝電源電圧ＶＤＤ）であり、制御信号Ｓ２は０（＝グランド電位ＧＮＤ）である。この状態の場合、動作信号切り替え部ＳＳＷのＮチャネルＭＯＳのトランジスタＴ１はオンしており、同じくＮチャネルＭＯＳのトランジスタＴ２はオフとなっている。よって、対象となる機能ブロックのＰチャネルＭＯＳのトランジスタのゲートには、０（＝電源電圧ＶＤＤ）が印加されている（図５の期間Ｔ１）。
【００５８】
スタンバイ状態では、トランジスタのゲートに０、すなわち−１．０Ｖ程度〜−１．５Ｖ程度の負電圧が印加されているので、先に述べたＮＢＴＩによるトランジスタの劣化が発生してしまう。
【００５９】
続いて、対象となる機能ブロックを動作させるために、リセットパルス制御部ＲＰＣに動作制御信号ＡＣＣが入力されると（ステップＳ１０２）、該動作制御信号ＡＣＣに基づいて、リセットパルス生成部ＲＰＧが、パルス信号ＰＳを生成する（ステップＳ１０３）。
【００６０】
生成されたパルス信号ＰＳは、リセットパルスＲＰとしてリセットパルス制御部ＲＰＣから出力され（図５の期間Ｔ２）、トランジスタのゲートに印加される（ステップＳ１０４）。
【００６１】
ここで、リセットパルス生成部ＲＰＧにおけるフリップフロップ回路ＦＦ１〜ＦＦ４は、出力端子Ｑの初期状態がそれぞれ０であり、先述したように、ポジティブエッジトリガのＪＫ型フリップフロップである。
【００６２】
ＪＫ型フリップフロップは、セット端子Ｊおよびリセット端子Ｋの入力がいずれも１の時に、クロック端子ＣＫにクロックパルスが入力される度に０と１との状態が入れ替わる動作、いわゆるトグル動作を行う。
【００６３】
よって、フリップフロップ回路ＦＦ１のクロック端子ＣＫに動作制御信号ＡＣＣが入力されると、フリップフロップ回路ＦＦ１の出力端子Ｑからは、動作制御信号ＡＣＣの１周期の期間、１が出力される。
【００６４】
また、フリップフロップ回路ＦＦ２の出力端子Ｑからは、フリップフロップ回路ＦＦ１の出力端子Ｑから出力される信号の１周期の期間、１が出力され、フリップフロップ回路ＦＦ３の出力端子Ｑからは、フリップフロップ回路ＦＦ２の出力端子Ｑから出力される信号の１周期の期間、１が出力される。同様に、フリップフロップ回路ＦＦ４の出力端子Ｑからは、フリップフロップ回路ＦＦ３の出力端子Ｑから出力される信号の１周期の期間、１が出力される。
【００６５】
これにより、リセットパルス生成部ＲＰＧからは、動作制御信号ＡＣＣにおける８周期の期間、１となるパルス信号ＰＳが出力される。なお、パルス信号ＰＳの長さは、リセットパルス生成部ＲＰＧのフリップフロップ回路の数を増減させることによって調整することができる。
【００６６】
また、制御信号生成部ＣＳＧにおけるフリップフロップ回路ＦＦ５は、出力端子Ｑの初期状態が０であり、フリップフロップ回路ＦＦ６は、出力端子／Ｑの初期状態が１である。
【００６７】
先述の通り、フリップフロップ回路ＦＦ５は、ポジティブエッジトリガのＪＫ型フリップフロップであり、フリップフロップ回路ＦＦ６は、ネガティブエッジトリガのＪＫ型フリップフロップである。
【００６８】
よって、パルス信号ＰＳが１となると、フリップフロップ回路ＦＦ５の出力端子Ｑ、およびフリップフロップ回路ＦＦ６の出力端子／Ｑからは、それぞれ１が出力される。否定論理積回路ＮＡＮＤから出力される制御信号Ｓ１は、０となり、論理積回路ＡＮＤから出力される制御信号Ｓ２は、１となる。
【００６９】
これによって、動作信号切り替え部ＳＳＷのトランジスタＴ１がオフとなり、トランジスタＴ２がオンとなり、該動作信号切り替え部ＳＳＷから、リセットパルス生成部ＲＰＧが生成した１のパルス信号ＰＳがリセットパルスＲＰとして出力される。
【００７０】
１（＝グランド電位ＧＮＤ）のリセットパルスＲＰがトランジスタのゲートに入力されることによって、該トランジスタの膜中ホールトラップΔＶｈを回復させる。これによって、上昇したトランジスタのしきい値電圧を低下させることができる。
【００７１】
ここで、トランジスタのゲートに印加するリセットパルスＲＰの時間は、例えば動作制御信号ＡＣＣの１／２周期以上であればよい。また、動作制御信号ＡＣＣの周期に変動がある場合には、最も速い周期の１／２周期以上をリセットパルスＲＰの印加時間とする。
【００７２】
ここでは、リセットパルスＲＰを１（＝グランド電位ＧＮＤ）としたが、該リセットパルスＲＰの電圧は、トランジスタのしきい値電圧よりも高い電圧値であれば、ＮＢＴＩによって上昇したしきい値電圧を低下させることができる。
【００７３】
そして、リセットパルス生成部ＲＰＧから出力されるはパルス信号ＰＳが、１から０に遷移すると、否定論理積回路ＮＡＮＤから出力される制御信号Ｓ１は、１となり、論理積回路ＡＮＤから出力される制御信号Ｓ２は、０となる。
【００７４】
これによって、動作信号切り替え部ＳＳＷのトランジスタＴ１がオン、トランジスタＴ２がオフとなり、該動作信号切り替え部ＳＳＷからは、動作制御信号ＡＣＣが出力される（図５の期間Ｔ３）。動作対象の機能ブロックにおけるトランジスタは、動作制御信号ＡＣＣに基づいて、動作を開始する（ステップＳ１０５）。以上により、リセットパルス制御部ＲＰＣの処理が終了となる。
【００７５】
以上により、対象のトランジスタのゲートにリセットパルスＲＰを印加して、該トランジスタのしきい値電圧を低下させた後、動作制御信号ＡＣＣを印加してトランジスタを動作させるので、該トランジスタの誤動作を低減することができる。
【００７６】
また、トランジスタの誤動作を低減させることにより、半導体集積回路装置の信頼性を向上させることができる。
【００７７】
（実施の形態２）
〈概要〉
前記実施の形態１では、１（＝グランド電位ＧＮＤ）のリセットパルスＲＰをトランジスタのゲートに印加する構成であったが、本実施の形態２においては、リセットパルスＲＰを矩形波状のパルスとする。
【００７８】
リセットパルスＲＰは、１（＝グランド電位ＧＮＤ）と０（＝電源電圧ＶＤＤ）との振幅を有する矩形波となっている。リセットパルスＲＰは、動作制御信号ＡＣＣの周波数よりも遅い周波数となっている。そして、任意の期間、リセットパルスＲＰを出力した後に、動作制御信号ＡＣＣが出力される。
【００７９】
リセットパルス制御部ＲＰＣの構成は、前記実施の形態１の図１と同様に、リセットパルス生成部ＲＰＧ、動作信号切り替え部ＳＳＷ、および制御信号生成部ＣＳＧを有する。
【００８０】
〈リセットパルス生成部の構成例〉
図６は、実施の形態２によるリセットパルス制御部ＲＰＣが有するリセットパルス生成部ＲＰＧの構成の一例を示した説明図である。
【００８１】
リセットパルス生成部ＲＰＧは、図示するように、１つのフリップフロップ回路ＦＦ７からなる。このフリップフロップ回路ＦＦ７は、ポジティブエッジトリガのＪＫ型フリップフロップからなる。
【００８２】
フリップフロップ回路ＦＦ７のセット端子Ｊおよびリセット端子Ｋには、０（＝電源電圧ＶＤＤ）がそれぞれ固定入力されている。また、フリップフロップ回路ＦＦ７のクロック端子ＣＫは、リセットパルス制御部ＲＰＣの入力部Ｉｎｐｕｔに接続されている。
【００８３】
フリップフロップ回路ＦＦ７のクロック端子ＣＫに動作制御信号ＡＣＣが入力されると、フリップフロップ回路ＦＦ７の出力端子Ｑからは、動作制御信号ＡＣＣの１周期の期間、１が出力される。このフリップフロップ回路ＦＦ７の出力端子Ｑから出力される信号がパルス信号ＰＳとして出力される。
【００８４】
〈制御信号生成部の構成例〉
図７は、実施の形態２によるリセットパルス制御部ＲＰＣが有する制御信号生成部ＣＳＧの構成の一例を示した説明図である。
【００８５】
制御信号生成部ＣＳＧは、図示するように、タイマＴＭＲ、パルス発生部ＰＧ、およびインバータＩＶを有する。タイマＴＭＲの入力部には、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳが入力されるように接続されている。
【００８６】
タイマＴＭＲの出力部には、パルス発生部ＰＧの入力部が接続されている。タイマＴＭＲは、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳが入力された際に、ある一定期間の間、タイマ信号を出力する。
【００８７】
パルス発生部ＰＧは、パルスを発生する回路である。パルス発生部ＰＧは、タイマ信号が入力されている間、該パルス発生部ＰＧの出力部から０のパルスを出力する。このパルス発生部ＰＧの出力部には、動作信号切り替え部ＳＳＷにおけるトランジスタＴ１のゲートが接続されている。パルス発生部ＰＧの出力部から出力されるパルス信号は、制御信号Ｓ１となる。
【００８８】
また、パルス発生部ＰＧの出力部には、インバータＩＶの入力部が接続されており、該インバータＩＶの出力部には、動作信号切り替え部ＳＳＷにおけるトランジスタＴ２のゲートが接続されている。インバータＩＶは、パルス発生部ＰＧの出力部から出力されるパルス信号を反転して出力し、制御信号Ｓ２として出力する。
【００８９】
〈リセットパルス制御部の動作例〉
次に、リセットパルス制御部ＲＰＣの動作について説明する。
【００９０】
図８は、リセットパルス制御部ＲＰＣの各部における信号のタイミングチャートである。
【００９１】
図８において、上方から下方にかけては、動作対象の回路が有するトランジスタをＡＣ動作させる動作制御信号ＡＣＣ、リセットパルス生成部ＲＰＧから出力されるリセットパルスＲＰ、制御信号生成部ＣＳＧが生成する制御信号Ｓ１，Ｓ２、および動作信号切り替え部ＳＳＷから出力されるリセットパルスＲＰまたは動作制御信号ＡＣＣの信号タイミングをそれぞれ示している。
【００９２】
まず、動作制御信号ＡＣＣは、０（＝電源電圧ＶＤＤ）となっており、対象となる機能ブロックがスタンバイ状態となっている（図８の期間Ｔ４）。続いて、対象となる機能ブロックを動作させるために、リセットパルス制御部ＲＰＣに動作制御信号ＡＣＣが入力されると、リセットパルス生成部ＲＰＧは、矩形波のパルス信号ＰＳを生成する。
【００９３】
生成されたパルス信号ＰＳは、リセットパルスＲＰとしてリセットパルス制御部ＲＰＣから出力され（図８の期間Ｔ５）、トランジスタのゲートに印加される。
【００９４】
ここで、リセットパルス生成部ＲＰＧのフリップフロップ回路ＦＦ７は、出力端子Ｑの初期状態がそれぞれ０であり、先述したように、ポジティブエッジトリガのＪＫ型フリップフロップであるので、フリップフロップ回路ＦＦ７のクロック端子ＣＫに動作制御信号ＡＣＣが入力されると、出力端子Ｑからは、動作制御信号ＡＣＣの１周期毎に、１と０とを繰り返す矩形波のパルス信号ＰＳが出力される。パルス信号ＰＳの周波数は、リセットパルス生成部ＲＰＧのフリップフロップ回路の数を増減させることによって調整することができる。
【００９５】
このパルス信号ＰＳは、タイマＴＭＲに入力される。タイマＴＭＲは、１のパルス信号ＰＳが入力された際に、ある一定期間、タイマ信号を出力する。パルス発生部ＰＧは、タイマ信号が入力されている間、０のパルスを出力する。
【００９６】
このパルスは、制御信号Ｓ１として出力され、インバータＩＶによって反転されたパルスは、制御信号Ｓ２として出力される。よって、トランジスタＴ１がオフし、トランジスタＴ２がオンとなり、リセットパルス生成部ＲＰＧが生成したパルス信号ＰＳがリセットパルスＲＰとして出力される。
【００９７】
そして、タイマＴＭＲに設定された期間が終了すると、タイマ信号がインアクティブとなり、パルス発生部ＰＧから出力されるパルスが１となる。これによって、トランジスタＴ１がオンし、トランジスタＴ２がオフとなるので、動作制御信号ＡＣＣが出力される（図８の期間Ｔ６）。
【００９８】
ここで、リセットパルスＲＰは、例えば動作制御信号ＡＣＣの周波数よりも遅い周波数であればよい。また、動作制御信号ＡＣＣの周波数に変動がある場合には、最も速い周波数よりも遅い周期となるようにリセットパルスＲＰの周波数を設定する。
【００９９】
以上によっても、トランジスタの誤動作を低減することができる。また、トランジスタの誤動作を低減させることにより、半導体集積回路装置の信頼性を向上させることができる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０１】
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【０１０２】
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
【符号の説明】
【０１０３】
ＲＰＣ  リセットパルス制御部
ＲＰＧ  リセットパルス生成部
ＳＳＷ  動作信号切り替え部
ＣＳＧ  制御信号生成部
ＦＦ１〜ＦＦ７  フリップフロップ回路
Ｉｎｐｕｔ  入力部
Ｏｕｔｐｕｔ  出力部
Ｔ１  トランジスタ
Ｔ２  トランジスタ
ＡＮＤ  論理積回路
ＮＡＮＤ  否定論理積回路
ＴＭＲ  タイマ
ＰＧ  パルス発生部
ＩＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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