(57)【要約】【課題】メタル電極部分の抵抗が高くなることを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体基板と、メモリセルと、前記メモリセルに隣接するトランジスタとを有し、前記メモリセルは、前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層を有し、前記選択トランジスタは、前記半導体基板上に形成された前記第１の導電体膜上に第２の絶縁膜を介して形成され第１の方向における長さが、前記第１の導電体膜の長さよりも短い第２の導電体膜と、前記第２の導電体膜上に形成された第１の金属層と、側面が前記第２の導電体膜及び前記第１の金属層に接すると共に、底面が前記第１の導電体膜と接する第２の金属膜と、側面が前記第２の金属膜に接する第３の金属層と、を具備していることを特徴とする。【選択図】図１９
2015154019.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
メモリセルと、
前記メモリセルに隣接する選択トランジスタとを有し、
前記メモリセルは、
前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層を有し、
前記選択トランジスタは、
前記半導体基板上に形成された前記第１の導電体膜上に第２の絶縁膜を介して形成され第１の方向における長さが、前記第１の導電体膜の長さよりも短い第２の導電体膜と、
前記第２の導電体膜上に形成された第１の金属層と、
側面が前記第２の導電体膜及び前記第１の金属層に接すると共に、底面が前記第１の導電体膜と接する第２の金属膜と、
側面が前記第２の金属膜に接する第３の金属層と、
を具備していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の金属層は、前記第１の金属層と異なる金属材料で形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の金属層の粒径は、前記第１の金属層と比べて小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の金属層は、前記第１の金属層と比べて厚みが薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の金属層に接する前記第２の金属層の粒界と前記第３の金属層に接する前記第２の金属層の粒界は不連続であることを特徴とする請求項１乃至３に記載のいずれかの不揮発性半導体記憶装置。
【請求項６】
前記第２の金属層の上面は、前記第１の金属層の上面以上の位置にあることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルと前記トランジスタの間にエアギャップを有し、
前記第１の金属膜は前記第２の金属膜よりも前記エアギャップ側に位置することを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第３の金属膜にコンタクトが接することを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、
前記半導体基板上及び前記第１の導電体膜上に第２の絶縁膜を介して第２の導電体膜を形成する工程と、
前記第２の導電体膜上にスパッタリング法により第１の金属膜を形成する工程と、
前記第１の金属膜の上面から前記第１の導電体膜内に達する部分の一部をエッチングすることにより、底部が前記第１の導電体膜内に達する開口を形成する工程と、
前記第１の金属膜、前記第２の導電体膜及び前記第１の導電体膜を選択的にエッチングすることにより、メモリセル及びトランジスタを形成する工程と、
前記開口内にＣＶＤ法により第２の金属膜を形成する工程と、
前記第２の金属膜上に第３の金属膜を形成する工程と、
を具備していることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記開口の形成は、前記メモリセル及びトランジスタを形成する工程の前に行うことを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細加工技術が進歩し、最小加工寸法の技術開発が進められている。ＮＡＮＤ型不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造プロセスにおいても、微細化が進むにつれて、リソグラフィ技術の解像限界に近付き、ビット線を繋ぐビット線コンタクトの露光裕度の確保や、微細な穴の加工技術等の製造プロセスが技術的に一層困難になっている。
【０００３】
従来、ＮＡＮＤ型不揮発性半導体記憶装置に用いられるＮＡＮＤセルユニットは、複数の不揮発性半導体メモリセルを直列接続すると共に、メモリセルトランジスタの両側に選択トランジスタを接続して形成される。ここで、各々のメモリセルは、半導体基板上に第１の絶縁膜を介して電荷蓄積層を形成し、その上に第２の絶縁膜を介して制御ゲートを形成した２層ゲート構成となっている。そして、選択トランジスタ間には素子領域に繋がり、選択トランジスタ上部の金属電極部分にコンタクト電極が形成される。選択トランジスタ間のコンタクト電極は、ビット線コンタクトまたはソース線として機能する。
【０００４】
ここで、選択トランジスタ部と周辺トランジスタ部分の２層ゲート構造は、接続部分の幅が狭く、高抵抗となる問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９５１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、２層ゲート構造の接続部分の抵抗が高くなることを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態の不揮発性半導体記憶装置は、半導体基板と、メモリセルと、前記メモリセルに隣接する選択トランジスタとを有し、前記メモリセルは、前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層を有し、前記選択トランジスタは、前記半導体基板上に形成された前記第１の導電体膜上に第２の絶縁膜を介して形成され第１の方向における長さが、前記第１の導電体膜の長さよりも短い第２の導電体膜と、前記第２の導電体膜上に形成された第１の金属層と、側面が前記第２の導電体膜及び前記第１の金属層に接すると共に、底面が前記第１の導電体膜と接する第２の金属膜と、側面が前記第２の金属膜に接する第３の金属層と、を具備していることを特徴とする。
【０００８】
また、本発明の一実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、前記半導体基板上及び前記第１の導電体膜上に第２の絶縁膜を介して第２の導電体膜を形成する工程と、前記第２の導電体膜上にスパッタリング法により第１の金属膜を形成する工程と、前記第１の金属膜の上面から前記第１の導電体膜内に達する部分の一部をエッチングすることにより、底部が前記第１の導電体膜内に達する開口を形成する工程と、前記第１の金属膜、前記第２の導電体膜及び前記第１の導電体膜を選択的にエッチングすることにより、メモリセル及びトランジスタを形成する工程と、前記開口内にＣＶＤ法により第２の金属膜を形成する工程と、前記第２の金属膜上に第３の金属膜を形成する工程と、を具備していることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】基板表面側から見たＮＡＮＤ型不揮発性半導体記憶装置のメモリ領域の構成を示す上面図の一例である。
【図２】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図３】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図４】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図５】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図６】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図７】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図８】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図９】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１０】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１１】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１２】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１３】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１４】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１５】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１６】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１７】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１８】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【図１９】本発明の一実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図の一例である。
【発明を実施するための形態】
【００１０】
以下、本発明の一実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
図１〜１９は、それぞれ本発明の一実施形態に係る不揮発性半導体記憶装置の構成及び製造方法の各工程を示す断面図である。ここでは、一例として不揮発性半導体記憶装置、例えばＮＡＮＤ型不揮発性半導体記憶装置を用いて説明する。
【００１２】
はじめに、図１の構造を形成する工程について説明する。図１は、基板表面側から見たＮＡＮＤ型不揮発性半導体記憶装置のメモリ領域の構成を示す上面図の一例である。
【００１３】
図１に示すように、ＮＡＮＤ型不揮発性半導体記憶装置１００のメモリ領域では、半導体基板中５に複数の素子分離領域２がＸ方向に延び、Ｙ方向に所定の間隔で配置されている。半導体基板５が素子分離領域２で分離されることにより複数の素子領域１が形成されている。その結果、素子領域１はＸ方向に延びＹ方向に所定の間隔で配置されている。また、素子領域１と素子分離領域２がラインアンドスペースパターンで形成されていると言える。
【００１４】
また、複数のワード線３がＹ方向に延び、Ｘ方向に所定の間隔で配置されている。素子領域１とワード線３の交点にメモリセルＭＣがそれぞれ形成されている。この素子領域１には、Ｘ方向に並ぶメモリセルＭＣが複数個直列接続されてメモリセルストリングを成す。
【００１５】
ＮＡＮＤ型不揮発性半導体記憶装置１００には、ワード線３のｍ本（例えば６４本）を挟むように２本の選択ゲート線４が形成されている。選択ゲート線４と素子領域１の交点に選択トランジスタＳＧが形成される。また、隣接する選択トランジスタＳＧ間には、ソース線、または、ビット線（図示せず）が形成されている。
【００１６】
図１９は図１のＡ−Ａ線に沿った断面図である。
【００１７】
図１９に示すように、メモリセルＭＣは、半導体基板５上に第１の絶縁膜６を介して形成された電荷蓄積層７と、を有している。
【００１８】
選択トランジスタＳＧは、前記半導体基板上に形成された第１の導電体膜７上に第２の絶縁膜８を介して形成され第１の導電体膜７のＸ方向（第１の方向）における長さが、第１の伝導体膜７のＸ方向の長さよりも短い第２の導電体膜９と、第２の導電体膜９上に形成された第１の金属層１０と、側面が前記第２の導電体膜９及び第１の金属層１０に対すると共に、側面が前記第１の導電体膜７と接する第２の金属層１６と、側面が第２の金属層１６に接する第３の金属層１７と、を有している。
【００１９】
メモリセルＭＣ間には上面が第４の絶縁膜１３で塞がれたエアギャップ１４が形成されている。また、メモリセルＭＣと選択トランジスタＳＧの間には上面が第４の絶縁膜１３で塞がれたエアギャップ１４が形成されている。また、第１の金属層１０は第２の金属層１６よりもエアギャップ１４側に位置している。
【００２０】
第３の金属層１７の上面のみに接するように第４の金属層２０が形成されている。ここで、図１中には便宜上第４の金属層２０が表示されていない。また、第４の金属層２０は、選択ゲート線４をＹ方向に伸ばした先に配置することができる。第４の金属層は上層配線（図示せず）から電位を選択ゲート線４に転送するコンタクト電極として機能する。
【００２１】
以下、図１のＡ−Ａ断面方向を例として、本発明の一実施形態の不揮発性半導体記憶装置の構成及び製造方法について説明する。図２乃至図１９は、本発明の一実施形態である不揮発性半導体記憶装置の製造方法の各工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【００２２】
先ず、熱酸化法によりシリコン等の半導体基板５上に第１の絶縁膜（トンネル酸化膜）６を形成する。そして、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法により、第１のゲート絶縁膜６上に電荷蓄積層となる第１の導電体膜（例えば、リンをドープしたポリシリコン膜）７を形成し、その後素子分離領域（図示せず）を形成する。
【００２３】
そして、電荷蓄積層と制御ゲートを絶縁するために、この第１の導電体膜７上および該素子分離領域上に、例えば、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法でシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層したＯＮＯ膜等の第２の絶縁膜８を形成する。第２の絶縁膜８上に制御ゲートとなる第２の導電体膜（例えば、リンをドープしたポリシリコン膜）９を形成する。さらに、制御ゲートを低抵抗化するためにスパッタリング法により、第２の導電体膜上に第１の金属膜（例えば、タングステンシリサイド膜）１０を形成する。そして、ＬＰ−ＣＶＤ法により、第１の金属膜１０上に第３の絶縁膜（例えば、シリコン窒化膜）１１を形成する（図２）。
【００２４】
次にリソグラフィ技術を用いて、選択トランジスタＳＧが形成される領域ＳＧＲに開口を有するレジストパターン（図示せず）を形成する。この開口は、Ｘ方向に隣接する選択トランジスタＳＧの間及び選択トランジスタＳＧの一部を連続して開口するように形成される。そして、例えば、ドライエッチング法により、第３の絶縁膜１１、第１の金属膜１０、第２の導電体膜９、第２の絶縁膜８、第１の導電体膜７を順次エッチングする。このとき、本発明の一実施形態では第１の導電体膜７の中間部よりもやや高い部分までエッチングしているが、これに限られない。この後、該レジストパターンをアッシングした後、薬液で洗浄する（図３）。
【００２５】
これにより、第１の導電体膜７、第２の絶縁膜８、および第２の導電体膜９、第１の金属膜１０、第３の絶縁膜１１を選択的に除去し、選択トランジスタＳＧが形成される領域ＳＧＲの一部に開口ＫＫを形成する。この開口ＫＫは、選択トランジスタＳＧの第１の導電体膜７に該選択トランジスタＳＧの第２の導電体膜９を電気的に接続する接続層を、形成するためのものである。
【００２６】
次に、ＬＰ−ＣＶＤ法により、第１の犠牲膜（例えば、シリコン窒化膜）１２を全面に形成する。すなわち、第３の絶縁膜１１上とエッチングした部分に、第１の犠牲膜１２を形成する（図４）。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第３の絶縁膜１１をストッパとして平坦化する（図５）。なお、第１の犠牲膜１２と第３の絶縁膜１１の材質が同じである場合は、ＲＩＥ法を用いて第３の絶縁膜１１の上面が露出するまで第１の犠牲膜１２を除去することができる。
【００２７】
次に、リソグラフィ技術を用いて、メモリセルＭＣの電荷蓄積層、メモリセルＭＣの制御ゲート、およびメモリセルＭＣの両端に位置する選択トランジスタＳＧの選択ゲートをパターニングするためのレジストパターン（図示せず）を形成する。
【００２８】
次に、例えば、ドライエッチング法を用いて、第３の絶縁膜１１、シリコン窒化膜１０、第２の導電体膜９、第２の絶縁膜８、第１の導電体膜７を順次エッチングする。この後、該レジストパターンをアッシングした後、薬液で洗浄する（図６）。その結果、メモリセルＭＣの形状ができる。
【００２９】
次に、プラズマＣＶＤ法を用いて、被覆性の悪い条件でエッチングした部分を埋めないように第３の絶縁膜１１上に第４の絶縁膜（例えば、酸化膜）１３を形成する。その結果、メモリセルＭＣ間及びメモリセルＭＣと選択トランジスタＳＧ間を空洞にしてエアギャップ１４を形成する（図７）。
【００３０】
次に、リソグラフィ技術を用いて、選択トランジスタＳＧ間に位置する第４の絶縁膜１３、第１の犠牲膜１２、第１の導電体膜７及び第１のゲート絶縁膜６を順次エッチングする。この後、該レジストパターンをアッシングにて除去した後、薬液で洗浄する（図８）。さらに、エッチングした部分にＬＰ−ＣＶＤ法により第２の犠牲膜（例えば、有機膜）１５を形成する（図９）。
【００３１】
次に、リソグラフィ技術を用いて、選択トランジスタ形成領域ＳＧＲを開口する開口ＫＫ２（フォトレジストの開口部分と、加工した後の開口した部分の両方を指す）を有するフォトレジストを形成し、該フォトレジストをマスクとして、第１の犠牲膜１２の上面を露出する。ここで、選択トランジスタＳＧを第１の金属膜１０及び第２の犠牲膜１５の上面を露出するようにしても良い（図１０）。
【００３２】
次に、例えば、ホットリン酸を用いたウェットエッチングにより、選択トランジスタＳＧの第２の犠牲膜１５をエッチングする。その結果、選択トランジスタ形成領域ＳＧＲの第１の犠牲膜１２が選択的に除去される。なお、第１の犠牲膜１２と第３の絶縁膜１１が同じ材料である場合、第３の絶縁膜１１の側面が開口ＫＫ２により露出されているため、第３の絶縁膜１１もエッチングにより除去されるように思われる。しかし、第３の絶縁膜１１の膜質を第１の犠牲膜１２の膜質よりも緻密にすることにより、第１の犠牲膜１２を選択的に除去することが可能である。この後、該レジストパターンをアッシングした後、薬液で洗浄する（図１１）。その結果、選択トランジスタ形成領域ＳＧＲにおいて、第２の犠牲膜１５と第１の金属膜１０〜第２の絶縁膜８の間に幅Ｄ１を有する溝ＭＺが形成される。
【００３３】
次に、ＬＰ−ＣＶＤ法によりバリアメタルとして第２の金属膜（例えば、チタンナイトライド膜）１６を全面に形成する。すなわち、第４の絶縁膜１３上とエッチングした部分に、バリアメタルとして第２の金属膜１６を形成する（図１２）。このとき、第２の金属膜１６の厚みは、幅Ｄ１の１／２よりも薄く形成する。その結果、溝ＭＺの側面及び底面に沿うように第２の金属膜１６を形成することができる。さらに、ＬＰ−ＣＶＤ法により溝ＭＺ中に第２の金属膜１６を介して第３の金属膜（例えば、タングステン膜）１７を形成する（図１３）。
【００３４】
次に、第４の絶縁膜１３をストッパとして、例えば、ＣＭＰ法により表面の第３の金属膜１７、第２の金属膜１６を研磨して除去する。その後、例えば、ＲＩＥ法により選択トランジスタ形成領域ＳＧＲの第１の金属膜１０より上の位置に形成された第３の金属膜１７、第２の金属膜１６を除去する（図１４）。このとき、第２の金属膜１６の上面は、第１の金属膜１０の上面以上に位置に形成することができる。
【００３５】
次に、例えば、アッシングなどを用いて、選択トランジスタＳＧの第２の犠牲膜１５を除去する（図１５）。その結果、選択トランジスタＳＧ間に溝ＭＺ２が形成される。そして、溝ＭＺ２に沿うように第５の絶縁膜（例えば、シリコン窒化膜）１８を形成する（図１６）。さらに溝ＭＺ２中に第５の絶縁膜１８を介して第６の絶縁膜（例えば、酸化膜）１９を形成する（図１７）。
【００３６】
次に、リソグラフィ技術を用いて、選択トランジスタＳＧ上にコンタクト電極をパターニングするための開口を有するレジストパターン（図示せず）を形成する。そして、ドライエッチング法を用いて、第６の絶縁膜１９、第５の絶縁膜１８を順次エッチングして、第３の金属層１７の上面を露出する開口ＫＫ３を形成する（図１８）。この後、該レジストパターンをアッシングした後、開口ＫＫ３により露出した第３の金属層１７の上面を薬液で洗浄する。その後、開口ＫＫ３に第４の金属層（例えば、タングステン）２０を形成する（図１９）。
【００３７】
なお、図には示さないが、メモリセルＭＣ、選択トランジスタＳＧ、及び周辺トランジスタの各部分において、ゲート部の両端にソース・ドレイン拡散層が形成され、メモリセルＭＣ及び選択トランジスタＳＧでは隣接するもの同士が接続されてメモリセルユニットとしてのＮＡＮＤセルユニットが構成されることになる。また、ＮＡＮＤセルユニットのドレイン側、ソース側の選択トランジスタＳＧ間において、シリコン酸化膜及びシリコン窒化膜を選択エッチングすることにより、それぞれビット線コンタクト、ソース線コンタクトが設けられるようになっている。
【００３８】
上記の工程によって、図１９に示されるように、複数の選択ゲート及びビット線コンタクトを具備するＮＡＮＤ型不揮発性半導体記憶装置であって、少なくとも１つのビット線コンタクト又はソース線が選択ゲートのゲート及び当該ゲート上に形成されるメタル配線と同じ材料を含むＮＡＮＤ型不揮発性半導体記憶装置が製造される。
【００３９】
以上の構成により、選択トランジスタＳＧでは、バリアメタル及びタングステンを介して電荷蓄積層と制御ゲートが電気的に接続されるので、第１の導電膜と金属層の接続部のコンタクト部分の幅が選択ゲート電極の幅の半分より大きくなり配線抵抗を低減することができる。
【００４０】
また、第３の金属膜１７がバリアメタルである第２の金属膜１６を介して溝ＭＺ内に形成されている。そのため、図１９における第４の金属層２０の形成前の洗浄工程で選択トランジスタＳＧの第３の金属膜１７の溶解によるエアギャップ１４への溶出をバリアメタルである第２の金属膜１６によって抑制することができる。
【００４１】
また、第２の金属膜１６はＬＰ−ＣＶＤ法により形成するので、Ｘ方向における第１の金属膜１０と第３の金属膜１７の間で粒界が連続しない。すなわち、第１の金属膜１０に接する２の金属膜１６の粒界と第３の金属膜１７に接する第２の金属膜１６の粒界は不連続である。
【００４２】
また、スパッタリング法により形成された第１の金属膜１０とは違い、第２の金属膜１６はＬＰ−ＣＶＤ法により形成することで粒径の大きさが第１の金属膜１０よりも小さくなる。よって、図１９における第４の金属層２０の形成前の洗浄工程で選択トランジスタＳＧの第３の金属膜１７の溶解によるワードラインへの溶出をバリアメタルである第２の金属膜１６によって抑制することができる。
【００４３】
また、電荷蓄積層と制御ゲートとの接続部を形成するための開口を有するレジストマスクは、選択トランジスタＳＧ間及び選択トランジスタＳＧの一部を跨ぐ開口ＫＫにより行われる。よって、従来法に比して大きな開口を有するレジストマスクにより電荷蓄積層と制御ゲートとの接続部を形成することができる。よって、解像度の大きいリソグラフィ装置を用いて荷蓄積層と制御ゲートとの接続部を形成することができる。
【００４４】
なお、本発明の範囲は、上記の一実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変形しても良い。
【００４５】
例えば、上記の本発明の一実施形態では、金属膜によって制御ゲートを形成する例について説明したが、ＰＶＤ技術やＲＴＡ技術を用いて、ＣｏＳｉなどを堆積させて熱を加えることによりシリサイド化しても良い。
【００４６】
また、上記の本発明の一実施形態では、ソース線及びコンタクト電極の形成は、他のコンタクト電極の形成と同時に加工する例について説明したが、各々のコンタクト電極毎に分割して加工しても良い。
【００４７】
本発明の一実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４８】
１…素子領域、２…素子分離領域、３…ワード線、４…選択ゲート線、５…半導体基板、６…第１の絶縁膜、７…第１の導電体膜、８…第２の絶縁膜、９…第２の導電体膜、１０…第１の金属膜、１１…第３の絶縁膜、１２…第１の犠牲膜１２、１３…第４の絶縁膜、１４…エアギャップ、１５…第２の犠牲膜、１６…第２の金属膜、１７…第３の金属膜、１８…第５の絶縁膜、１９…第６の絶縁膜、２０…第４の金属膜、１００…ＮＡＮＤ型不揮発性半導体記憶装置 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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