(57)【要約】【課題】ディジタル的に容量制御可能な可変容量装置を提供する。【解決手段】本可変容量装置は、（Ａ）直列に接続されたＮ個（Ｎは２以上の整数）の可変容量素子と、（Ｂ）Ｎ個の可変容量素子のうち先頭の可変容量素子の入力側と、最後の可変容量素子の出力側と、接続された可変容量素子対毎の接続部とに接続されたＮ＋１本のバイアスラインと、（Ｃ）Ｎ＋１本のバイアスラインのうちＮ本のバイアスラインに接続され、Ｎ個の可変容量素子の各々について当該可変容量素子の両端に所定の電圧を印可する状態と印可しない状態とを切り替えるためのＮ個のスイッチング素子とを有する。【選択図】図１
2015079860.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続されたＮ個（Ｎは２以上の整数）の可変容量素子と、
前記Ｎ個の可変容量素子のうち先頭の可変容量素子の入力側と、最後の可変容量素子の出力側と、接続された可変容量素子対毎の接続部とに接続されたＮ＋１本のバイアスラインと、
前記Ｎ＋１本のバイアスラインのうちＮ本のバイアスラインに接続され、前記Ｎ個の可変容量素子の各々について当該可変容量素子の両端に所定の電圧を印可する状態と印可しない状態とを切り替えるためのＮ個のスイッチング素子と、
を有する可変容量装置。
【請求項２】
前記所定の電圧を印加しない状態における前記Ｎ個の可変容量素子が、各々異なる容量を有する
請求項１記載の可変容量装置。
【請求項３】
前記所定の電圧を印加しない状態における前記Ｎ個の可変容量素子の容量が、最も少ない容量値を初項とし公比２の等比数列で表されるように設定されている
請求項１又は２記載の可変容量装置。
【請求項４】
前記Ｎ個の可変容量素子の各々の入力側には、抵抗を介して前記Ｎ＋１本のバイアスラインのうちのいずれか１つのバイアスラインが接続されており、
前記Ｎ個の可変容量素子のうちＮ番目の可変容量素子の出力側は抵抗を介して接地される
請求項１乃至３のいずれか１つ記載の可変容量装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量装置に関する。
【背景技術】
【０００２】
例えば、コイルアンテナの共振周波数のばらつきを調整するために、当該コイルアンテナに対して調整用のキャパシタを並列に接続する場合がある。具体的には、主たるキャパシタに加えて、固定の容量を有する複数のキャパシタを別途並列に設け、当該複数のキャパシタのオンオフを外部から指示することで、全体としての容量を変化させる。なお、複数のキャパシタの容量については異なる値を設定する場合もある。
【０００３】
一方、電圧を印加することで容量を変化させることができる可変容量素子も存在している。このような可変容量素子は、一般的に、両端に印加する電圧を大きくすればするほど、アナログ的に容量変化が大きくなる。
【０００４】
また、可変容量素子を複数直列に接続したようなデバイスも提案されている。このようなデバイスについても、１つの可変容量素子の両端にかかる電圧をアナログ式に変化させることで、全体の容量を制御している。
【０００５】
このような可変容量素子を用いる場合には、印加電圧をアナログ式に変化させることで容量を調整しているが、制御回路側がディジタル式に制御を行う回路である場合には、可変容量デバイスに対する制御信号を、ディジタル／アナログ（Ｄ／Ａ）変換して生成することになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０５５５７０号公報
【特許文献２】特開２０１１−１１９４８２号公報
【特許文献３】特開２００８−０６６６８２号公報
【特許文献４】特開２００７−１４９９２５号公報
【特許文献５】ＷＯ２００８／０８１６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、一側面によれば、ディジタル的に容量制御可能な新たな可変容量装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る可変容量装置は、（Ａ）直列に接続されたＮ個（Ｎは２以上の整数）の可変容量素子と、（Ｂ）Ｎ個の可変容量素子のうち先頭の可変容量素子の入力側と、最後の可変容量素子の出力側と、接続された可変容量素子対毎の接続部とに接続されたＮ＋１本のバイアスラインと、（Ｃ）Ｎ＋１本のバイアスラインのうちＮ本のバイアスラインに接続され、Ｎ個の可変容量素子の各々について当該可変容量素子の両端に所定の電圧を印可する状態と印可しない状態とを切り替えるためのＮ個のスイッチング素子とを有する。
【０００９】
このようにすればディジタル的に合成容量を変化させることができる可変容量装置が得られる。
【００１０】
なお、所定の電圧を印加しない状態におけるＮ個の可変容量素子が、各々異なる容量を有するようにしても良い。このようにすれば、２N段階で合成容量を変化させることができるようになる。
【００１１】
さらに、所定の電圧を印加しない状態におけるＮ個の可変容量素子の容量が、最も少ない容量値を初項とし公比２の等比数列で表されるように設定されている場合もある。このようにすれば、合成容量を線形的に変化させることができるようになる。
【００１２】
また、Ｎ個の可変容量素子の各々の入力側には、抵抗を介してＮ＋１本のバイアスラインのうちいずれか１つのバイアスラインが接続されており、Ｎ個の可変容量素子のうちＮ番目の可変容量素子の出力側は抵抗を介して接地されている場合もある。このような構成にて、ディジタル的に適切な容量制御を行うことができる。
【００１３】
以上述べた構成については、以下の実施の形態にて具体的に説明されるが、実施の形態に限定されるものではない。
【発明の効果】
【００１４】
一側面によれば、ディジタル的に容量制御が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態に係る可変容量装置の回路構成図である。
【図２】図２は、可変容量装置に対する制御信号に応じた、可変容量装置の状態を表す表を示す図である。
【図３】図３は、合成容量の変化を表すグラフを示す図である。
【図４】図４は、参考例について合成容量の変化を表すグラフを示す図である。
【図５】図５は、他の実施例について合成容量の変化を表すグラフを示す図である。
【発明を実施するための形態】
【００１６】
本実施の形態に係る可変容量装置の構成例を図１に示す。本実施の形態に係る可変容量装置は、可変容量デバイス１００と、キャパシタＣ１１及びＣ１２と、スイッチング素子ＳＷ１乃至ＳＷ３とを有する。
【００１７】
キャパシタＣ１１は、ＲＦ（Radio Frequency）信号の入力側のキャパシタであり、キャパシタＣ１２は、出力側のキャパシタである。キャパシタＣ１１及びＣ１２は、可変容量デバイス１００を容量変化させるための直流電圧が可変容量デバイス１００外部に漏洩することを防止するためのキャパシタである。
【００１８】
スイッチング素子ＳＷ１乃至ＳＷ３は例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチであり、入力端子がHighとなると、出力端子には機器の電源電圧Vddが出力され、入力端子がLowとなると、出力端子には０Ｖが出力される。より具体的には、スイッチング素子ＳＷ１の入力端子Ｓ１にHighが入力されると、出力端子Ｖ１から電源電圧Vddが出力され、入力端子Ｓ１にLowが入力されると、出力端子Ｖ１から０Ｖが出力される。スイッチング素子ＳＷ２の入力端子Ｓ２にHighが入力されると、出力端子Ｖ２から電源電圧Vddが出力され、入力端子Ｓ２にLowが入力されると、出力端子Ｖ２から０Ｖが出力される。さらに、スイッチング素子ＳＷ３の入力端子Ｓ３にHighが入力されると、出力端子Ｖ３から電源電圧Vddが出力され、入力端子Ｓ３にLowが入力されると、出力端子Ｖ３から０Ｖが出力される。なお、スイッチング素子ＳＷ１乃至ＳＷ３は、ＣＭＯＳスイッチではなく、例えばＭＥＭＳ（Micro Electro Mechanical Systems）スイッチ等の他のスイッチであっても良い。
【００１９】
可変容量デバイス１００は、直列に接続された可変容量素子Ｃ１乃至Ｃ３と、抵抗Ｒ１乃至Ｒ４とを有する。可変容量素子Ｃ１乃至Ｃ３は、その両端に印加される電圧が増加すると、容量値が減少する可変容量素子であり、例えばＢＳＴ（（Ｂａ，Ｓｒ）ＴiＯ3）薄膜で形成される。なお、抵抗Ｒ１乃至Ｒ４は、高周波信号漏洩防止のための抵抗である。このように、本実施の形態では、信号は、直列に接続された可変容量素子Ｃ１乃至Ｃ３に沿って流れる。
【００２０】
抵抗Ｒ１の一端は可変容量デバイス１００の出力端子に接続されており、当該出力端子は、スイッチング素子ＳＷ１の出力端子Ｖ１に接続されている。抵抗Ｒ１の他端は、可変容量素子Ｃ１の入力側の一端に接続されている。抵抗Ｒ２の一端は可変容量デバイス１００の出力端子に接続されており、当該出力端子は、スイッチング素子ＳＷ２の出力端子Ｖ２に接続されている。抵抗Ｒ２の他端は、可変容量素子Ｃ１の出力側の一端及び可変容量素子Ｃ２の入力側の一端に接続されている。抵抗Ｒ３の一端は可変容量デバイス１００の出力端子に接続されており、当該出力端子は、スイッチング素子ＳＷ３の出力端子Ｖ３に接続されている。抵抗Ｒ３の他端は、可変容量素子Ｃ２の出力側の一端及び可変容量素子Ｃ３の入力側の一端に接続されている。抵抗Ｒ４の一端は可変容量デバイス１００の出力端子に接続されており、当該出力端子は接地されている。抵抗Ｒ４の他端は、可変容量素子Ｃ３の出力側の一端に接続されている。
【００２１】
本実施の形態では、キャパシタＣ１１と可変容量素子Ｃ１との接続点から出力端子Ｖ１までのラインと、可変容量素子Ｃ１と可変容量素子Ｃ２との接続点から出力端子Ｖ２までのラインと、可変容量素子Ｃ２と可変容量素子Ｃ３との接続点から出力端子Ｖ３までのラインと、可変容量素子Ｃ３とキャパシタＣ１２との接続点から出力端子Ｖ４までのラインとは、バイアスラインと呼ぶ。
【００２２】
本実施の形態では、両端に電圧が印加されていない状態における可変容量素子Ｃ１乃至Ｃ３の容量値は、それぞれ異なっており、特に、最小の容量値を初項として公比２の等比数列に設定される。具体的には、可変容量素子Ｃ１の容量Ｃ１は２０ｐＦであり、可変容量素子Ｃ２の容量Ｃ２は４０ｐＦ（＝２０×２）であり、容量Ｃ３は８０ｐＦ（＝２０×２2）である。
【００２３】
図２に、このような構成を採用した場合において、スイッチング素子ＳＷ１乃至ＳＷ３の入力端子Ｓ１乃至Ｓ３へ入力される制御信号と、可変容量素子の両端電圧絶対値と、可変容量素子の容量値と、合成容量値との関係を示す。
【００２４】
図２の１行目に示すように、Ｓ１がHigh（Ｈ）で、Ｓ２がLow（Ｌ）で、Ｓ３がHighであれば、可変容量素子Ｃ１の両端にはVddが印加され、可変容量素子Ｃ２の両端にはVddが印加され、可変容量素子Ｃ３の両端にはVddが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝Ｖddとなるが、可変容量素子Ｃ１の他端の電圧Ｖ１２＝０となるので、可変容量素子Ｃ１の両端にはVddが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝０となるが、可変容量素子Ｃ２の他端の電圧Ｖ１３＝Ｖddとなるので、可変容量素子Ｃ２の両端にはVddが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝Ｖddとなるが、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端にはVddが印加される。そうすると、可変容量素子Ｃ１乃至Ｃ３はそれぞれ容量変化を生じるので、図２の１行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、８ｐＦとなる。
【００２５】
また、図２の２行目に示すように、Ｓ１がLowで、Ｓ２がHighで、Ｓ３がLowであれば、可変容量素子Ｃ１の両端にはVddが印加され、可変容量素子Ｃ２の両端にはVddが印加され、可変容量素子Ｃ３の両端には０Ｖが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝０となるが、可変容量素子Ｃ１の他端の電圧Ｖ１２＝Vddとなるので、可変容量素子Ｃ１の両端にはVddが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝Vddとなるが、可変容量素子Ｃ２の他端の電圧Ｖ１３＝０Ｖとなるので、可変容量素子Ｃ２の両端にはVddが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝０Ｖとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端には０Ｖが印加される。そうすると、可変容量素子Ｃ１及びＣ２はそれぞれ容量変化を生じるが、可変容量素子Ｃ３は容量変化を起こさないので、図２の２行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、８．３６ｐＦとなる。
【００２６】
また、図２の３行目に示すように、Ｓ１がLowで、Ｓ２がHighで、Ｓ３がHighであれば、可変容量素子Ｃ１の両端にはVddが印加され、可変容量素子Ｃ２の両端には０Ｖが印加され、可変容量素子Ｃ３の両端にはVddが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝０となるが、可変容量素子Ｃ１の他端の電圧Ｖ１２＝Vddとなるので、可変容量素子Ｃ１の両端にはVddが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝Vddとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝Vddとなるので、可変容量素子Ｃ２の両端には０Ｖが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝Vddとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端にはVddが印加される。そうすると、可変容量素子Ｃ１及びＣ３はそれぞれ容量変化を生じるが、可変容量素子Ｃ２は容量変化を起こさないので、図２の３行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、８．７５ｐＦとなる。
【００２７】
さらに、図２の４行目に示すように、Ｓ１がHighで、Ｓ２がLowで、Ｓ３がLowであれば、可変容量素子Ｃ１の両端にはVddが印加され、可変容量素子Ｃ２の両端には０Ｖが印加され、可変容量素子Ｃ３の両端には０Ｖが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝Vddとなるが、可変容量素子Ｃ１の他端の電圧Ｖ１２＝０Ｖとなるので、可変容量素子Ｃ１の両端にはVddが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝０Ｖとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝０Ｖとなるので、可変容量素子Ｃ２の両端には０Ｖが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝０Ｖとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端には０Ｖが印加される。そうすると、可変容量素子Ｃ１は容量変化を生じるが、可変容量素子Ｃ２及びＣ３は容量変化を起こさないので、図２の４行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、９．１８ｐＦとなる。
【００２８】
さらに、図２の５行目に示すように、Ｓ１がLowで、Ｓ２がLowで、Ｓ３がHighであれば、可変容量素子Ｃ１の両端には０Ｖが印加され、可変容量素子Ｃ２の両端にはVddが印加され、可変容量素子Ｃ３の両端にはVddが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝０Ｖとなり、可変容量素子Ｃ１の他端の電圧Ｖ１２＝０Ｖとなるので、可変容量素子Ｃ１の両端には０Ｖが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝０Ｖとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝Vddとなるので、可変容量素子Ｃ２の両端にはVddが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝Vddとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端にはVddが印加される。そうすると、可変容量素子Ｃ２及びＣ３は容量変化を生じるが、可変容量素子Ｃ１は容量変化を起こさないので、図２の５行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、９．６６ｐＦとなる。
【００２９】
さらに、図２の６行目に示すように、Ｓ１がHighで、Ｓ２がHighで、Ｓ３がLowであれば、可変容量素子Ｃ１の両端には０Ｖが印加され、可変容量素子Ｃ２の両端にはVddが印加され、可変容量素子Ｃ３の両端には０Ｖが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝Vddとなり、可変容量素子Ｃ１の他端の電圧Ｖ１２＝Vddとなるので、可変容量素子Ｃ１の両端には０Ｖが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝Vddとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝０Ｖとなるので、可変容量素子Ｃ２の両端にはVddが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝０Ｖとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端には０Ｖが印加される。そうすると、可変容量素子Ｃ２は容量変化を生じるが、可変容量素子Ｃ１及びＣ３は容量変化を起こさないので、図２の６行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、１０．１８ｐＦとなる。
【００３０】
さらに、図２の７行目に示すように、Ｓ１がHighで、Ｓ２がHighで、Ｓ３がHighであれば、可変容量素子Ｃ１の両端には０Ｖが印加され、可変容量素子Ｃ２の両端には０Ｖが印加され、可変容量素子Ｃ３の両端にはVddが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝Vddとなり、可変容量素子Ｃ１の他端の電圧Ｖ１２＝Vddとなるので、可変容量素子Ｃ１の両端には０Ｖが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝Vddとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝Vddとなるので、可変容量素子Ｃ２の両端には０Ｖが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝Vddとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端にはVddが印加される。そうすると、可変容量素子Ｃ３は容量変化を生じるが、可変容量素子Ｃ１及びＣ２は容量変化を起こさないので、図２の７行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、１０．７７ｐＦとなる。
【００３１】
さらに、図２の８行目に示すように、Ｓ１がLowで、Ｓ２がLowで、Ｓ３がLowであれば、可変容量素子Ｃ１の両端には０Ｖが印加され、可変容量素子Ｃ２の両端には０Ｖが印加され、可変容量素子Ｃ３の両端には０Ｖが印加されることになる。具体的には、可変容量素子Ｃ１の一端の電圧Ｖ１１＝０Ｖとなり、可変容量素子Ｃ１の他端の電圧Ｖ１２＝０Ｖとなるので、可変容量素子Ｃ１の両端には０Ｖが印加される。また、可変容量素子Ｃ２の一端の電圧Ｖ１２＝０Ｖとなり、可変容量素子Ｃ２の他端の電圧Ｖ１３＝０Ｖとなるので、可変容量素子Ｃ２の両端には０Ｖが印加される。さらに、可変容量素子Ｃ３の一端の電圧Ｖ１３＝０Ｖとなり、可変容量素子Ｃ３の他端の電圧Ｖ１４＝０となるので、可変容量素子Ｃ３の両端には０Ｖが印加される。そうすると、可変容量素子Ｃ１乃至Ｃ３は容量変化を起こさないので、図２の８行目に示すような可変容量素子容量が得られ、さらに可変容量素子Ｃ１乃至Ｃ３全体では、１１．４３ｐＦとなる。
【００３２】
このように可変容量素子の数３に対して、２3＝８通りの容量を設定することができる。
【００３３】
このような構成を採用すると、図３に示すように、合成容量が変化する。図３において、縦軸は合成容量を表し、横軸は合成容量の順番（小さい順）を表す。但し、ここでは仮に、最小の合成容量の順番を「２」としている。このような場合、回帰直線は、順番ｘ及び合成容量ｙとすると、ｙ＝０．４８６ｘ＋６．８６７３となる。相関係数Ｒ2は、０．９８９７である。このように、可変容量素子の数Ｎに対して、２N段階で合成容量を線形に変化させることができる。
【００３４】
なお、可変容量素子の容量を２０ｐＦ、２０ｐＦ及び８０ｐＦに設定した場合、図３に相当するグラフは、図４のようになる。このような容量設定の場合には、制御信号の内容が異なっていても、容量が変化しない部分が発生するため、回帰直線の相関係数が悪くなっている。図４における回帰直線は、ｙ＝０．３５１ｘ＋５．４８５３でＲ2＝０．８９となる。
【００３５】
上では、最小の容量値を初項とし、公比を２とする等比数列となるように、各可変容量素子の容量を設定した例を示したが、他の数値に設定してもよい場合もある。例えば、可変容量素子の容量を、２０ｐＦ、４０ｐＦ及び６０ｐＦと設定すると、合成容量は図５に示すように変化する。この場合、回帰直線は、ｙ＝０．４４９６ｘ＋６．６２７１であり、相関係数Ｒ2＝０．９８３９となる。
【００３６】
このように可変容量素子の容量については各々が異なるように設定することで、可変容量素子の数Ｎに対して、２N段階で合成容量を変化させることができる。
【００３７】
以上本発明の実施の形態を説明したが、本発明はこれに限定されるものではない。例えば、可変容量素子の個数「３」は一例であって、２以上であれば何個であっても良い。また、可変容量デバイス１００内に含まれる回路素子には、可変容量素子及び抵抗だけではなく、その他の構成要素を含むようにしても良い。
【００３８】
さらに、可変容量素子の容量の並びは、制御信号を変更すればよいので、任意である。
【００３９】
また、可変容量デバイス１００を用いずに、個別の素子を用いて上記のような回路を構成しても、同様の効果を得ることができる。さらに、可変容量素子Ｃ３とキャパシタＣ１２の接続点は、抵抗Ｒ４を介して接地する例を示したが、抵抗Ｒにスイッチング素子を接続し、常時接地するようにスイッチングを行うようにしても良い。
【符号の説明】
【００４０】
１００  可変容量デバイス
Ｃ  キャパシタ
ＳＷ  スイッチング素子
Ｒ  抵抗
【図１】
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【図２】
2015079860.tif 000004
【図３】
2015079860.tif 000005
【図４】
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【図５】
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