(57)【要約】【課題】接合リーク電流の発生及びオン電流の低下を防止すると共に、製造コストを低下させる。【解決手段】半導体基板１内に一定方向に延伸する少なくとも２つの第１の溝と、一定方向に延伸し２つの第１の溝の間に設けられた第１の溝よりも浅い少なくとも２つの第２の溝と、第１及び第２の溝の内壁表面に形成された第１絶縁膜８と、第１の溝に埋め込まれたダミーゲート電極１２と、第２の溝に埋め込まれたゲート電極１１と、第１及び第２の溝を実質的に完全に埋設する第２絶縁膜を有し、ダミーゲート電極１２の上面がゲート電極１１の上面よりも深い位置にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の表面に、一定方向に延伸する複数の第１の溝と、同じく前記一定方向に延伸し、前記第１の溝よりも浅い複数の第２の溝を形成する工程であって、隣接する２つの前記第１の溝の間に隣接する２つの前記第２の溝が入るように、前記第１及び第２の溝を選択的に形成する工程と、
前記第１及び第２の溝の内壁表面に第１絶縁膜を形成する工程と、
前記第１及び第２の溝に導電膜を選択的に形成する工程であって、前記第１の溝の前記導電膜の上面の方が前記第２の溝の前記導電膜の上面よりも深い位置になるように前記導電膜を形成する工程と、
前記第１及び第２の溝の前記導電膜上に第２絶縁膜を成膜し、前記第１及び第２の溝を実質的に完全に埋設する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の溝の前記導電膜の上面が前記第２の溝の前記導電膜上面よりも深い位置になるように前記導電膜をエッチングする工程は、前記第１の溝の前記導電膜の上面が、前記第２の溝の前記導電膜底面と比べて同じかそれよりも深い位置になるようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜は、前記第１絶縁膜とは物質的に異なることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜は酸化シリコン膜を含み、前記第２絶縁膜は窒化シリコンを含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の溝の前記導電膜上に前記第２絶縁膜を成膜し、前記第１及び第２の溝を実質的に完全に埋設した後、
前記隣接する２つの第２の溝の間の前記半導体層上面を露出し、前記半導体層の表層に不純物をドーピングし、前記半導体層の第１領域を形成する工程と、
前記半導体層の前記第１領域上に、配線を形成し、前記半導体層の前記第１領域と電気的に接続する工程を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記配線を形成した後、
隣接する前記第１の溝と前記第２の溝の間の前記半導体層の表層を露出し、前記半導体層表層に不純物をドーピングし、前記半導体層の前記第２領域を形成する工程と、
前記半導体層の前記第２領域上に、前記半導体層の前記第２領域と電気的に接続するコンタクトプラグを形成する工程と、を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体層の前記第１領域はソース或いはドレインのどちらか一方であり、前記半導体層の前記第２領域はソース或いはドレインのどちらか他方であり、前記半導体層の前記第１及び第２領域は前記第２の溝の前記導電膜をゲート電極としたトランジスタ素子を構成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記コンタクトプラグを形成する工程の後、
前記コンタクトプラグに接続するキャパシタを形成する工程を含み、前記配線と前記トランジスタ素子とともにDRAMメモリ素子を構成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の溝を形成する工程において、
前記半導体層上に第１マスク膜を成膜する工程と、
前記第１マスク膜をその上面に対して実質的に垂直に加工し、前記一定方向に延伸する第１ラインマスクを形成する工程と、
第２マスク膜を前記半導体層上面及び前記第１ラインマスクの上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
第３マスク膜を前記第２マスク膜の凸部の上面、側面及び凹部の底面に接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記第３マスク膜が前記第２マスク膜の凸部の上面及び凹部の底面に接している部分のうち、前記第２マスク膜の凸部の側面に接する前記第３マスク膜以外の前記第３マスク膜をエッチング除去して第１サイドウォールマスクを形成する工程と、
前記半導体層の表面に対して垂直方向に前記第１サイドウォールマスクにカバーされていない前記第２マスク膜を異方性エッチングする工程と、
上記プロセスで形成された前記第１、第２及び第３マスク膜で構成されるＤＰマスクを用いて前記半導体層をエッチング除去し前記第１及び第２の溝を形成する工程と、を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２の溝は、前記半導体層の表面における溝幅において、第１の溝の方が第２の溝に比べて大きいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の溝を形成する工程において、前記ＤＰマスクと前記半導体層の間には少なくとも一つの追加マスク膜が介在することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１及び第３マスク膜はお互いに物質的に同じであることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記ＤＰマスクを用いて前記半導体層をエッチング除去し前記第１及び第２の溝を形成する工程において、前記第１及び第３マスク膜は酸化シリコンを含み、前記第２マスク膜は窒化シリコンを含むことを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２の溝を形成する工程において、
前記半導体層上に第４マスク膜を成膜する工程と、
前記第４マスク膜をその上面に対して実質的に垂直に加工し、前記一定方向に延伸する第２ラインマスクを形成する工程と、
第５マスク膜を前記半導体層上面及び前記第２ラインマスクの上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記半導体層と前記第２ラインマスクそれぞれの上面に接する部分のうち、前記第２ラインマスクの側面に接する前記第５マスク膜以外の前記第５マスク膜をエッチング除去して、第２サイドウォールマスクを形成する工程と、
第６マスク膜を前記半導体層上面、前記第２ラインマスクの上面及び前記第５マスク膜の上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記半導体層、前記第２ラインマスクと前記第２サイドウォールマスクそれぞれの上面に接する部分のうち、前記第２サイドウォールマスクの側面に接する前記第６マスク膜以外の前記第６マスク膜をエッチング除去して、第３サイドウォールマスクを形成する工程と、
隣接する２つの前記第２ラインマスク間に存在する、隣接する２つの前記第３サイドウォールマスクに挟まれた第１開口領域の前期半導体層を選択的に第１の深さまでエッチング除去する工程と、
前記第４マスク膜と前記第６マスク膜の間にある前記第５マスク膜をエッチング除去して、第２開口領域を形成する工程と、
上記プロセスで形成された前記第４及び第６マスク膜で構成されるマスクの前記第１開口領域では前記半導体層を第２の深さまで、前記第２開口領域では第３の深さまでエッチング除去して前記第１及び第２の溝を形成する工程と、を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１開口領域は前記第１の溝の開口部であり、前記第２開口領域は前記第２の溝の開口部であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の深さは、前記第３の深さよりも深いことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第４及び第６マスク膜は物質的に同じであることを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第４及び第６マスク膜は酸化シリコンを含み、前記第５マスク膜は窒化シリコンを含むことを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第４、第５及び第６マスク膜と前記半導体層の間には、少なくとも一つの追加マスク膜が介在することを特徴とする請求項１４乃至１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
半導体基板と、
前記半導体基板内に、一定方向に延伸する少なくとも２つの第１の溝と、
前記一定方向に延伸し、前記２つの第１の溝の間に設けられた前記第１の溝よりも浅い少なくとも２つの第２の溝と、
前記第１及び第２の溝の内壁表面に形成された第１絶縁膜と、
前記第１の溝に埋め込まれたダミーゲート電極と、
前記第２の溝に埋め込まれたゲート電極と、
前記第１及び第２の溝を実質的に完全に埋設する第２絶縁膜を有し、
前記ダミーゲート電極の上面が前記ゲート電極の上面よりも深い位置にあることを特徴とする半導体装置。
【請求項２１】
前記ダミーゲート電極の上面が、前記ゲート電極の底面と比べて同じかそれよりも深い位置にあることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第２絶縁膜は、前記第１絶縁膜とは物質的に異なることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２３】
前記第１絶縁膜は酸化シリコン膜を含み、前記第２絶縁膜は窒化シリコンを含むことを特徴とする請求項２０乃至２２のいずれか一項に記載の半導体装置。
【請求項２４】
隣接する前記２つの第２の溝の間に形成された第１半導体層領域と、
前記第１半導体層領域と電気的に接続するように形成されたビット配線とを有することを特徴とする請求項２０乃至２３のいずれか一項に記載の半導体装置。
【請求項２５】
隣接する前記第１の溝と前記第２の溝の間に形成された第２半導体層領域と、
前記第２半導体層領域と電気的に接続するように形成されたコンタクトプラグとを有することを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第１半導体層領域はソース或いはドレインのどちらか一方であり、前記第２半導体層領域はソース或いはドレインのどちらか他方であり、前記第１及び第２半導体層領域と前記ゲート電極とによりトランジスタ素子を構成することを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記コンタクトプラグに接続されたキャパシタをさらに有し、
前記ビット配線と前記トランジスタ素子とともにDRAMメモリ素子を構成することを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記第１の溝の幅は、前記第２の溝の幅よりも広いことを特徴とする請求項２０乃至２７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスでは急速な微細化に伴い、ＭＯＳトランジスタのゲート長が短くなりつつある。ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、半導体基板内にゲート電極材料を埋設した埋め込みゲート型のＭＯＳトランジスタが提案されている。
【０００３】
埋め込みゲート型のＭＯＳトランジスタでは、微細化しても有効チャネル長（ゲート長）を確保することが可能である。また、埋め込みゲート型のＭＯＳトランジスタは高集積化に適した構成であるため、ＤＲＡＭのセルトランジスタとしての利用も検討されている（特開２００５−３９２７０号公報（特許文献１）参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３９２７０号公報
【特許文献２】特開２０１２−８４６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
埋め込みゲート型のＭＯＳトランジスタを採用することで、短チャネル効果の問題は解消できるが、一方で別の微細化の問題も懸念されている。それは、多数のＭＯＳトランジスタをメモリセル領域に高密度に集積させることにより、隣接するＭＯＳトランジスタ同士の距離が短くなり、互いに影響を受け易くなるという問題である。特に、ＤＲＡＭメモリセルのワード線（ゲート電極）はその影響を受け易い。
【０００６】
これについて、図４２を用いて説明する。ここで、（a）はメモリセルレイアウトの平面図、(b)はA-A’断面図、(c)はB-B’断面図である。
【０００７】
図４２に示すように、メモリセルは、シリコン基板１０１、STI酸化膜１０２、シリコン酸化膜１０３、タングステンワード線１０５、シリコン窒化膜１０７、ポリシリコン配線１０９、タングステンビット線１１０、シリコン窒化膜１１１及び１１２、層間絶縁膜１１４、ポリシリコンキャパシタコンタクト１１６からなる構造で構成されている。
【０００８】
このメモリセルでは、２つのメモリセルで共有するビット線コンタクトと、１つのメモリセルに１つずつキャパシタに接続するためのキャパシタコンタクトを有しており、キャパシタコンタクトとビットコンタクト間に埋め込みメインワード線、キャパシタコンタクト間に埋め込みダミーワード線が形成されており、ダミーワード線によりメモリセル間は電気的に分離されている。
【０００９】
このような構成の下、メインワード線をオンすることによって、容量電極に保持された電荷の情報をセンスアンプにより増幅し、データの読み書きを行う。
【００１０】
しかし、本構造ではキャパシタ電極に接続される拡散層に、メインワード線のほかにダミーワード線が隣接した構造となっており、その部分では電界強度が強くなり、接合リーク電流が発生し易くなるという「第１の課題」が存在することが明らかになった。
【００１１】
特開２０１２−８４６１９号公報（特許文献２）は、ダミーワード線位置を下げてダミーワード線を拡散層領域から離すことにより前記「第１の課題」の解決を試みた発明である。
【００１２】
しかしながら、さらに微細化が進んで隣接ワード線間が狭くなると、ダミーワード線のような異なる電位を持つ隣接ワード線の影響でオン電流が低下したりするという「第２の課題」が存在することが新たに分かってきた。前記「第２の課題」は、特許文献２の方法だけでは解決できない。また、特許文献２ではその特殊な構造を形成するためにリソグラフィー工程を１回追加しており、製造コストもその分高くなる。そのため、製造コストが低いプロセスが切望されていた。
【００１３】
そこで、本発明は、接合リーク電流の発生及びオン電流の低下を防止すると共に、製造コストを低下させることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体装置は、
半導体基板と、
前記半導体基板内に、一定方向に延伸する少なくとも２つの第１の溝と、
前記一定方向に延伸し、前記２つの第１の溝の間に設けられた前記第１の溝よりも浅い少なくとも２つの第２の溝と、
前記第１及び第２の溝の内壁表面に形成された第１絶縁膜と、
前記第１の溝に埋め込まれたダミーゲート電極と、
前記第２の溝に埋め込まれたゲート電極と、
前記第１及び第２の溝を実質的に完全に埋設する第２絶縁膜を有し、
前記ダミーゲート電極の上面が前記ゲート電極の上面よりも深い位置にあることを特徴とする。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法は、
半導体層の表面に、一定方向に延伸する複数の第１の溝と、同じく前記一定方向に延伸し、前記第１の溝よりも浅い複数の第２の溝を形成する工程であって、隣接する２つの前記第１の溝の間に隣接する２つの前記第２の溝が入るように、前記第１及び第２の溝を選択的に形成する工程と、
前記第１及び第２の溝の内壁表面に第１絶縁膜を形成する工程と、
前記第１及び第２の溝に導電膜を選択的に形成する工程であって、前記第１の溝の前記導電膜の上面の方が前記第２の溝の前記導電膜の上面よりも深い位置になるように前記導電膜を形成する工程と、
前記第１及び第２の溝の前記導電膜上に第２絶縁膜を成膜し、前記第１及び第２の溝を実質的に完全に埋設する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、接合リーク電流の発生及びオン電流の低下を防止すると共に、製造コストを低下させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図であり、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(c)はB-B’断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(c)はB-B’断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図１９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の構造を示す図であり、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図を示す。
【図２１】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(c)はB-B’断面図である。
【図２２】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(c)はB-B’断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２４】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図２９】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３０】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３１】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３２】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３３】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３４】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３５】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図３９】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図４０】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図４１】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための一工程図であり、（a）は平面図であり、(ｂ)はA-A’断面図である。
【図４２】関連する半導体装置の構造を示す図であり、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した一実施形態である半導体装置の一例について、図面を参照にして説明する。また、本実施形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１９】
（第１の実施形態）
図１を参照して、本発明の第１の実施形態に係る半導体装置（DRAM半導体記憶装置）の概略構成を説明する。ここで、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
【００２０】
本発明の第１の実施形態に係る半導体装置は、p型シリコン基板１、素子分離絶縁膜３、ゲート酸化膜８、メインワード線（ゲート電極）１１、ダミーワード線（ダミーゲート電極）１２、ビット線１９、キャパシタコンタクト２８、キャパシタ下部電極２９、キャパシタ上部電極３０から構成される。キャパシタ下部電極２９、キャパシタ上部電極３０、及びその間に存在するキャパシタ容量膜（図示せず）により、キャパシタを構成する。
【００２１】
本発明の第１の実施形態は、ダミーワード線１２がメインワード線１１よりも下に配置されている点に特徴がある。より具体的には、ダミーワード線１２の上面がメインワード線１１の上面よりも深い位置にあることを特徴とする。さらに、ダミーワード線１２の上面が、メインワード線１１の底面と比べて同じかそれよりも深い位置にあることを特徴とする。さらに、ダミーワード線１２の幅は、メインワード線１１の幅よりも広いことを特徴とする。
【００２２】
図１に示すように、半導体装置のメモリセル領域内には、素子分離絶縁膜（STI埋め込み酸化膜）３が所定方向に延設されている。この素子分離絶縁膜３により区画されて複数の活性領域が所定の間隔で形成される。また、同一の活性領域上に対で設けられた隣接する２本のメインワード線１１は、対応する各々の埋め込みゲート型ＭＯＳトランジスタ（以下、トランジスタと記す）のゲート電極として機能する。そして、一対のダミーワード線１２（ダミーゲート電極）の間に、一対のメインワード線（ゲート電極）１１が配置されている。ここで、ダミーワード線１２は、第１の溝内に埋め込まれており、メインワード線１１は第２の溝内に埋め込まれている。
【００２３】
一つの活性領域には、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２の、二つのトランジスタが設けられている。第１のトランジスタＴｒ１は、キャパシタに接続する不純物拡散層、一方のメインワード線１１（ゲート電極）、ビット線１９に接続する不純物拡散層で構成されている。また、第１のトランジスタＴｒ１においては、キャパシタに接続する不純物拡散層の左側に一方のダミーワード線１２（ダミーゲート電極）が接して設けられている。また、第２のトランジスタＴｒ２は、ビット線１９に接続する不純物拡散層、他方のメインワード線１１（ゲート電極）、キャパシタに接続する不純物拡散層で構成されている。また、第２のトランジスタＴｒ２においては、キャパシタに接続する不純物拡散層の右側に他方のダミーワード線１２（ダミーゲート電極）が接するように設けられている。尚、ここで「接続する」とは、「電気的に接続する」ことを意味する。
【００２４】
各々のトランジスタ（第１のトランジスタＴｒ１、第２のトランジスタＴｒ２）の一方の不純物拡散層の上面には、容量素子となるキャパシタがそれぞれ接続される。ビットコンタクトと接続する不純物拡散層は、２本のメインワード線１１（ゲート電極）に挟まれた活性領域に設けられ、各々のトランジスタに共通する拡散層となっている。ビットコンタクトと接続する不純物拡散層はビット線１９と電気的に接続される。
【００２５】
上記の構成において、ダミーワード線１２（ダミーゲート電極）はメインワード線１１（ゲート電極）とは異なる電位を持つために、メインワード線１１に影響を与えないようにメインワード線１１よりも深い位置に配置する。そして、メインワード線１１（ゲート電極）に閾値以上の電圧を印加することにより、第２の溝内側の半導体基板表面にチャネルが形成される。また、第２の溝の内側の半導体基板表面にチャネルが形成された状態で、ビット線１９を介してトランジスタのソース領域に電圧をかけることにより放出される電荷が、ドレイン領域へと流れる。また、不純物拡散層に流れた電荷が、コンタクトプラグ（キャパシタコンタクト）２８を介してキャパシタに充電され、メモリセルに情報が記憶される。ここでのダミーワード線１２の役割は、ワード線ピッチを一定にすることで微細加工精度を上げるという役割の他に、隣接するトランジスタ同士を電気的に分離するという役割を持たせることも出来る。
【００２６】
次に、図２〜図１９を参照して、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。ここで、各図の右に記載した図は平面図であり、その左に、平面図におけるA-A’断面図或いはB-B’断面図を記載する。
【００２７】
最初に、図２に示すように、p型シリコン基板１にシリコン窒化膜２を50nm成膜し、配線上の素子分離パターンをリソグラフィ法によってパターニングした後、ドライエッチング法を用いてマスク窒化膜及びシリコンを加工する。加工するシリコンの深さは250nm、幅は20nmとする。
【００２８】
次に、図３に示すように、CVD法を用いてシリコン酸化膜を成膜し、CMP法及びウェットエッチング法を用いてマスク窒化膜を除去してSTI素子分離領域（STI埋め込み酸化膜）３を形成する。その後p型シリコン基板１の表層にイオン注入法により不純物をドーピングする。
【００２９】
次に、図４に示すように、p型シリコン基板１の表面にシリコン窒化膜を成膜した後、アモルファスシリコン４、シリコン酸化膜５をCVD法を用いて成膜する。幅20nmの直線状パターンをリソグラフィ法によりパターニングし、ドライエッチング法を用いてパターンをシリコン酸化膜５に転写する。
【００３０】
次に、図５に示すように、厚さ20nmのシリコン窒化膜６をCVD法により成膜した後、シリコン酸化膜７をCVD法により20nm成膜し、ドライエッチング法によりエッチバックする。
【００３１】
次に、図６に示すように、シリコン窒化膜６をドライエッチング法により加工し、次にアモルファスシリコン４をドライエッチング法により異方的に加工する。
【００３２】
次に、図７に示すように、アモルファスシリコン４をマスクとして、シリコン窒化膜６をエッチングした後、STI素子分離領域（STI埋め込み酸化膜）３を200nm、シリコン基板１を溝幅の狭い方は150nm、溝幅の広い方は200nmの深さまでエッチングする。プラズマエッチングでは幅の広い方がエッチングレートが大きいという特性を利用して１回のエッチングで深さの異なる溝パターンを形成する。
【００３３】
次に、図８に示すように、ランプアニール法を用いてシリコン溝の側面にゲート酸化膜８を7nm形成し、CVD法により窒化チタン９を12nm、タングステン１０を20nm成膜する。
【００３４】
次に、図９に示すように、ドライエッチング法を用いて窒化チタン９及びタングステン１０の少なくとも一方を、溝幅の狭い方で100nm、溝幅の広い方で150nmの深さ（半導体層の表面から）までエッチングし、メインワード線（ゲート電極）１１、ダミーワード線（ダミーゲート電極）１２を形成する。
【００３５】
次に、図１０に示すように、シリコン窒化膜１３を、CVD法を用いて30nm成膜した後、フォトレジスト１４をスピン塗布法により成膜した後、リソグラフィ法により、スペース幅30nmのビットコンタクトパターンを形成する。
【００３６】
次に、図１１に示すように、ドライエッチング法によりシリコン窒化膜１３をエッチングしてシリコン基板表面を露出し、フォトレジストを除去する。
【００３７】
次に、図１２に示すように、リンドープポリシリコン１５を成膜し、エッチバックすることにより、ビットコンタクトプラグを形成する。同時にシリコン基板表層にもリンが拡散する。
【００３８】
次に、図１３に示すように、スパッタ法を用いて窒化チタン及びタングステンの積層膜１６を20nm成膜し、CVD法を用いてシリコン窒化膜１７を150nm成膜し、リソグラフィ法を用いて配線幅20nmのビット線パターン１８を形成する。
【００３９】
次に、図１４に示すように、ドライエッチング法を用いて加工し、ビット線１９を形成する。
【００４０】
次に、図１５に示すように、CVD法を用いてシリコン窒化膜２０を5nm成膜した後、ドライエッチ法を用いてシリコン窒化膜２０をエッチバックし、CVD法を用いてシリコン窒化膜２１を5nm、シリコン酸化膜２２を成膜する。
【００４１】
次に、図１６に示すように、CVD法を用いてシリコン酸化膜２３を50nm成膜し、リソグラフィ法を用いて幅30nmのフォトレジストパターン２４を形成する。
【００４２】
次に、図１７に示すように、ドライエッチング法を用いてコンタクトを開口し、ウェットエッチングにより洗浄を行った後、CVD法を用いてリンドープポリシリコン２５を成膜する。ここで、図示していないが、同時にシリコン基板表層にもリンが拡散する。
【００４３】
次に、図１８に示すように、ドライエッチング法を用いてリンドープポリシリコン２５をビット線１９の下面までエッチバックし、コンタクトプラグ２６を形成する。
【００４４】
最後に、図１９に示すように、CVD法を用いてシリコン窒化膜２７を10nm成膜した後、ドライエッチング法を用いてエッチバックし、タングステンプラグ２８をCVD法及びCMP法により形成した。この後、キャパシタ及び上層配線を形成することでDRAM素子を形成する。
【００４５】
（第２の実施形態）
図２０を参照して、本発明の第２の実施形態に係る半導体装置（DRAM半導体記憶装置）の概略構成を説明する。ここで、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
【００４６】
本発明の第２の実施形態に係る半導体装置は、p型シリコン基板３１、素子分離絶縁膜３３、ゲート酸化膜３８、メインワード線（ゲート電極）４３、ダミーワード線（ダミーゲート電極）４４、ビット線５０、キャパシタコンタクト５９、キャパシタ下部電極６０、キャパシタ上部電極６１から構成される。キャパシタ下部電極６０、キャパシタ上部電極６１、及びその間に存在するキャパシタ容量膜（図示せず）により、キャパシタを構成する。
【００４７】
本発明の第２の実施形態は、ダミーワード線４４がメインワード線４３よりも下に配置されている点に特徴がある。より具体的には、ダミーワード線４４の上面がメインワード線４３の上面よりも深い位置にあることを特徴とする。さらに、ダミーワード線４４の上面が、メインワード線４３の底面と比べて同じかそれよりも深い位置にあることを特徴とする。
【００４８】
本発明の第２の実施形態に係る半導体装置が上記第１の実施形態に係る半導体装置と構成上異なる点は、ダミーワード線（ダミーゲート電極）４４の幅がメインワード線（ゲート電極）４３の幅とほぼ同じか若干狭い点であり、その他の構成は上記第１の実施形態とほぼ同じなので、半導体装置の構成に関する詳細な説明は省略する。
【００４９】
次に、図２１〜図４２を参照して、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。ここで、各図の右に記載した図は平面図であり、その左に、平面図におけるA-A’断面図或いはB-B’断面図を記載する。
【００５０】
最初に、図２１に示すように、p型シリコン基板３１にシリコン窒化膜３２を50nm成膜し、配線上の素子分離パターンをリソグラフィ法によってパターニングした後、ドライエッチング法を用いてマスク窒化膜及びシリコンを加工する。加工するシリコンの深さは250nm、幅は20nmとする。
【００５１】
次に、図２２に示すように、CVD法を用いてシリコン酸化膜を成膜し、CMP法及びウェットエッチング法を用いてマスク窒化膜を除去し、STI（素子分離領域）３３を形成する。その後p型シリコン基板３１の表層にイオン注入法により不純物をドーピングする。
【００５２】
次に、図２３に示すように、p型シリコン基板１の表面にシリコン窒化膜を成膜した後、CVD法を用いてアモルファスシリコン３４を100nm、シリコン酸化膜３５を100nm成膜した後、幅20nmの直線状パターンをリソグラフィ法によりパターニングし、ドライエッチング法を用いてパターンをシリコン酸化膜３５に転写する。
【００５３】
次に、図２４に示すように、厚さ20nmのシリコン窒化膜３６をCVD法により成膜し、ドライエッチング法によりエッチバックした後、シリコン酸化膜３７をCVD法により20nm成膜する。
【００５４】
次に、図２５に示すように、シリコン酸化膜３７のエッチング、シリコンのエッチング、シリコン窒化膜のエッチング、シリコンのエッチングの順で選択性のあるドライエッチングを行ない、異方的に加工することで図２５の形状を得る。この際、ダミーワード線（ダミーゲート電極）３８に相当する箇所のシリコン基板３１が50nm掘り込まれるようにする。
【００５５】
次に、図２６に示すように、アモルファスシリコン３４をマスクとして、シリコン窒化膜３６をエッチングした後、STI酸化膜３３を200nm、シリコン基板３１をダミーワード線（ダミーゲート電極）４４に相当する部分及びメインワード線４３に相当する部分共に150nmエッチングし、溝パターンを形成する。
【００５６】
次に、図２７に示すように、ランプアニール法を用いてシリコン溝の側面にゲート酸化膜３８を形成し、CVD法により窒化チタン３９を20nm、シリコン酸化膜４０を20nm成膜する。
【００５７】
次に、図２８に示すように、フォトレジスト４１をスピン塗布法により成膜した後、リソグラフィ法により、スペース幅30nmのビットコンタクトパターンを形成する。
【００５８】
次に、図２９に示すように、ドライエッチング法を用いてシリコン酸化膜４０及び窒化チタン３９を150nmの深さまでエッチングし、ダミーワード線（ダミーゲート電極）４４を形成する。
【００５９】
次に、図３０に示すように、シリコン窒化膜４２をCVD法を用いて30nm成膜する。
【００６０】
次に、図３１に示すように、ドライエッチング法によりシリコン窒化膜４２をエッチングした後、窒化チタン３９を50nmの深さまでエッチングし、メインワード線（ゲート電極）４３を形成する。
【００６１】
次に、図３２に示すように、シリコン窒化膜４５をCVD法を用いて30nm成膜する。
【００６２】
次に、図３３に示すように、ドライエッチング法によりシリコン窒化膜４５をエッチングし、ビットコンタクトを開口する。
【００６３】
次に、図３４に示すように、リンドープポリシリコン４６を成膜し、エッチバックすることにより、ビットコンタクトを形成する。同時にシリコン基板表層にもリンが拡散する。
【００６４】
次に、図３５に示すように、スパッタ法を用いて窒化チタン及びタングステンの積層膜４７を20nm成膜し、CVD法を用いてシリコン窒化膜４８を150nm成膜し、リソグラフィ法を用いて配線幅20nmのビット線パターン４９を形成する。
【００６５】
次に、図３６に示すように、ドライエッチング法を用いて加工し、ビット線５０を形成する。
【００６６】
次に、図３７に示すように、CVD法を用いてシリコン窒化膜５１を5nm成膜した後、ドライエッチ法を用いてシリコン窒化膜５１をエッチバックし、CVD法を用いてシリコン窒化膜５２を5nm、シリコン酸化膜５３を成膜する。
【００６７】
次に、図３８に示すように、CVD法を用いてシリコン酸化膜５４を50nm成膜し、リソグラフィ法を用いて幅30nmのフォトレジストパターン５５を形成する。
【００６８】
次に、図３９に示すように、ドライエッチング法を用いてコンタクトを開口し、ウェットエッチングにより洗浄を行った後、CVD法を用いてリンドープポリシリコン５６を成膜する。ここで、図示していないが、同時にシリコン基板表層にもリンが拡散する。
【００６９】
次に、図４０に示すように、ドライエッチング法を用いてリンドープポリシリコン５６をビット線５０の下面までエッチバックし、コンタクトプラグ５７を形成する。
【００７０】
最後に、図４１において、CVD法を用いてシリコン窒化膜５８を10nm成膜した後、ドライエッチング法を用いてエッチバックし、タングステンプラグ５９をCVD法及びCMP法により形成する。この後、キャパシタ及び上層配線を形成することでDRAM半導体となる。
【００７１】
本発明の実施形態によれば、キャパシタコンタクト間のダミーワード線をメインワード線より下に作ることにより、微細化に伴うトランジスタのオン電流の低下という課題を解決できる。
【００７２】
また、溝幅を変えることにより自己整合的にダミーワード線の深さを制御できるため、追加のリソグラフィーが不要で製造コストの上昇を抑えることができる。さらに、追加のリソグラフィーを重ね合わせるよりも位置精度を高くすることができる。
【００７３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７４】
１０１  シリコン基板
１０２  STIシリコン酸化膜
１０３  シリコン酸化膜
１０５  ワード配線
１０７  シリコン窒化膜
１０９  ビット配線
１１０  ビット配線
１１１  シリコン窒化膜
１１２  シリコン窒化膜
１１４  キャパシタコンタクト
１１６  キャパシタコンタクト
１  シリコン基板
２  シリコン窒化膜
３  STI埋め込み酸化膜
４  アモルファスシリコン
５  シリコン酸化膜
６  シリコン窒化膜
７  シリコン酸化膜
８  ゲート酸化膜
９  窒化チタン
１０  タングステン
１１  メインワード線
１２  ダミーワード線
１３  シリコン窒化膜
１４  ビットコンタクトパターン（フォトレジスト）
１５  リンドープポリシリコン
１６  窒化チタン・タングステン
１７  シリコン窒化膜
１８  ビット線パターン（フォトレジスト）
１９  ビット線
２０  シリコン窒化膜
２１  シリコン窒化膜
２２  シリコン酸化膜
２３  シリコン酸化膜
２４  容量コンタクトパターン（フォトレジスト）
２５  リンドープポリシリコン
２６  下層キャパシタコンタクト（リンドープポリシリコン）
２７  シリコン窒化膜
２８  キャパシタコンタクト（タングステン）
２９  キャパシタ下部電極
３０  キャパシタ上部電極
３１  シリコン基板
３２  シリコン窒化膜
３３  STI埋め込み酸化膜
３４  アモルファスシリコン
３５  シリコン酸化膜
３６  シリコン窒化膜
３７  シリコン酸化膜
３８  ゲート酸化膜
３９  窒化チタン
４０  シリコン酸化膜
４１  ビットコンタクトパターン（フォトレジスト）
４２  シリコン窒化膜
４３  埋め込みメインワード線
４４  埋め込みダミーワード線
４５  シリコン窒化膜
４６  リンドープポリシリコン
４７  窒化チタン・タングステン
４８  シリコン窒化膜
４９  ビット線パターン（フォトレジスト）
５０  ビット線
５１  シリコン窒化膜
５２  シリコン窒化膜
５３  シリコン酸化膜
５４  シリコン酸化膜
５５  容量コンタクトパターン（フォトレジスト）
５６  リンドープポリシリコン
５７  下層キャパシタコンタクト（リンドープポリシリコン）
５８  シリコン窒化膜
５９  キャパシタコンタクト（タングステン）
６０  キャパシタ下部電極
６１  キャパシタ上部電極
【図１】
2015079865.tif 000003
【図２】
2015079865.tif 000004
【図３】
2015079865.tif 000005
【図４】
2015079865.tif 000006
【図５】
2015079865.tif 000007
【図６】
2015079865.tif 000008
【図７】
2015079865.tif 000009
【図８】
2015079865.tif 000010
【図９】
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【図１０】
2015079865.tif 000012
【図１１】
2015079865.tif 000013
【図１２】
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【図１３】
2015079865.tif 000015
【図１４】
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【図１５】
2015079865.tif 000017
【図１６】
2015079865.tif 000018
【図１７】
2015079865.tif 000019
【図１８】
2015079865.tif 000020
【図１９】
2015079865.tif 000021
【図２０】
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【図２１】
2015079865.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2015079865.tif 000034
【図３３】
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【図３４】
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【図３５】
2015079865.tif 000037
【図３６】
2015079865.tif 000038
【図３７】
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【図３８】
2015079865.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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