(57)【要約】      （修正有）【課題】ゲート除去による歪増加効果を仮ゲート直下の半導体領域に集中させた歪チャネルMOS電界効果トランジスタの製造方法を提供する。【解決手段】第１格子定数を有する半導体領域上に仮ゲート電極と仮ゲート電極の第１側方に位置する第１ダミーゲート電極１６ａとを形成する工程と、仮ゲート電極と第１ダミーゲート電極１６ａとの間に第１格子定数とは異なる第２格子定数を有する第１半導体層２６ａを形成する工程と、第１ダミーゲート電極１６ａを残したまま仮ゲート電極を除去する工程と、仮ゲート電極を除去した領域にゲート電極４０を形成する工程とを有する。【選択図】図９
2015220420.tif 000002
【特許請求の範囲】
【請求項１】
第１格子定数を有する半導体領域上に、仮ゲート電極と前記仮ゲート電極の第１側方に位置する第１ダミーゲート電極とを形成する工程と、
前記仮ゲート電極と前記第１ダミーゲート電極との間に前記第１格子定数とは異なる第２格子定数を有する第１半導体層を形成する工程と、
前記第１ダミーゲート電極を残したまま前記仮ゲート電極を除去する工程と、
前記仮ゲート電極を除去した領域にゲート電極を形成する工程とを有する
半導体装置の製造方法。
【請求項２】
前記第１半導体層を形成する工程の前に、前記半導体領域のうち前記仮ゲート電極と前記第１ダミーゲート電極の間の第１領域に第１凹部を設ける工程を有し、
前記第１半導体層を形成する工程では、前記第１凹部に前記第１半導体層を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１凹部を設ける工程では更に、前記半導体領域のうち前記第１側方とは異なる前記仮ゲート電極の第２側方側の第２領域に第２凹部を設け、
前記第１半導体層を形成する工程では更に、前記第２凹部に前記第２格子定数を有する第２半導体層を形成することを
特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記仮ゲート電極と前記第１ダミーゲート電極とを形成する工程では更に、前記仮ゲート電極の第２側方に第２ダミーゲート電極を形成し、
前記ゲート電極を形成する工程では、前記第１ダミーゲート電極と前記第２ダミーゲート電極を残したまま前記仮ゲート電極を除去しその後、前記ゲート電極を形成し、
前記第２半導体層は、前記ゲート電極と前記第２ダミーゲート電極との間に位置することを
特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体領域は、前記第１ダミーゲート電極から前記仮ゲート電極に向かう方向に延在する凸状の領域であり、
前記第１半導体層を形成する工程では、前記半導体領域のうち前記仮ゲート電極と前記第１ダミーゲート電極の間の第１領域に、少なくとも前記第１領域の上部を覆う前記第１半導体層を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
第１格子定数を有する半導体領域と、
前記半導体領域上に配置され第１ゲート電極材料を有するゲート電極と、
前記半導体領域上で前記ゲート電極の第１側方に配置され、前記第１ゲート電極材料とは異なる第２ゲート電極材料を有する第１ダミーゲート電極と、
前記第１ダミーゲート電極と前記ゲート電極との間に配置され、前記第１格子定数とは異なる第２格子定数を有する第１半導体層とを有する
半導体装置。
【請求項７】
前記第１半導体層は、前記半導体領域のうち前記ゲート電極と前記第１ダミーゲート電極の間の第１領域に設けられた第１凹部に配置されていることを
特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１ゲート電極材料は、金属であることを
特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記半導体領域のうち前記第１側方とは異なる前記ゲート電極の第２側方側の第２領域に設けられた第２凹部に配置され、前記第２格子定数を有する第２半導体層を備え、
前記第２側方に配置され前記第２ゲート電極材料を有する第２ダミーゲート電極を有し、
前記第２半導体層は、前記ゲート電極と前記第２ダミーゲート電極との間に位置することを
特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記半導体領域は、前記第１ダミーゲート電極から前記ゲート電極に向かう方向に延在する凸状の領域であり、
前記第１半導体層は、前記半導体領域のうち前記第１ダミーゲート電極と前記ゲート電極との間の第１領域の少なくとも上部を覆うことを
特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
MOS(Metal-Oxide-Semiconductor)電界効果トランジスタのチャネル領域に歪が発生すると、キャリアの移動度が増加する。MOS電界効果トランジスタのチャネル領域に歪を発生させる方法としては、Si基板上に形成されたチャネル領域の両側方にSiGe層を形成する方法が知られている。チャネル領域の両側方にSiGe層を形成すると、SiとSiGeの格子定数の違いによりチャネル領域に歪が発生する。
【０００３】
この方法に関し、SiGe層の形成後にチャネル領域上のゲート電極を除去することで、チャネル領域の歪を増加させる技術が報告されている（非特許文献１）。除去されるゲート電極は、例えばポリシリコンの電極である。ゲート電極を除去した領域には、例えば金属のゲート電極が再形成される。この技術は、FINFET（FIN Field Effect Transistor）にも適用可能である（非特許文献２）。
【０００４】
なおチャネル領域に歪を発生させる方法としては、ダミーゲート電極を利用する方法も知られている（特許文献１）。この技術では、ゲート電極に対向するダミーゲート電極を設け、このダミーゲート電極に不純物（例えば、カーボン）を導入することでダミーゲート電極の格子定数を変化させる。この格子定数の変化によりダミーゲート電極にストレスが発生し、発生したストレスが活性領域に伝わってチャネル領域を歪ませる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2007-53336号公報
【非特許文献】
【０００６】
【非特許文献１】S. Natarajan et al. ,“A 32nm Logic Technology Featuring 2nd -Generation High-k + Metal-Gate Transistors, Enhanced Channel Strain and 0.171μm2 SRAM Cell Size in a 291 Mb Array”, IEEE (IEDM2008 presentation material), p. 941-943, 2008.
【非特許文献２】G. Eneman et al. , “Stress Simulation for Optimal Mobility Group IV p- and nMOS FinFETs for the 14 nm Node and Beyond”, IEDM2012-131, 2012.
【非特許文献３】Joseph M Steigerwald, “Chemical Mechanical Polish: The Enabling Technology”, IEDM2008, 2008, pp.37-40.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の歪増加技術では、ゲート電極下のチャネル領域に満足に歪を増加させることができない場合があるという問題がある。
【課題を解決するための手段】
【０００８】
上記の問題を解決するために、本方法の一観点によれば、第１格子定数を有する半導体領域上に仮ゲート電極と前記仮ゲート電極の第１側方に位置する第１ダミーゲート電極とを形成する工程と、前記仮ゲート電極と前記第１ダミーゲート電極との間に前記第１格子定数とは異なる第２格子定数を有する第１半導体層を形成する工程と、前記第１ダミーゲート電極を残したまま前記仮ゲート電極を除去する工程と、前記仮ゲート電極を除去した領域にゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。 
【発明の効果】
【０００９】
開示の方法によれば、ゲート電極除去による半導体領域の歪の増加を、仮ゲート電極直下の半導体領域（例えば、チャネル領域）に集中させることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１の半導体装置の製造方法を説明する平面図である。
【図２】図２は、実施の形態１の半導体装置の製造方法を説明する平面図である。
【図３】図３は、実施の形態１の半導体装置の製造方法を説明する平面図である。
【図４】図４は、実施の形態１の半導体装置の製造方法を説明する平面図である。
【図５】図５は、実施の形態１の半導体装置の製造方法を説明する平面図である。
【図６】図６は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【図７】図７は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【図８】図８は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【図９】図９は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【図１０】図１０は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【図１１】図１１は、仮ゲート電極除去前および後のチャネル領域の状態を説明する図である。
【図１２】図１２は、第１ダミーゲート電極および第２ダミーゲート電極とともに仮ゲート電極を除去する前後のチャネル領域の状態を説明する図である。
【図１３】図１３は、チャネル領域に加わる引張応力の計算値を示す図である。
【図１４】図１４は、図１３の計算に用いたモデルを説明する断面図である。
【図１５】図１５は、実施の形態３のFINの平面図である。
【図１６】図１６は、図１５のY-Y線に沿った、FINの形成工程を説明する断面図である。
【図１７】図１７は、図１５のY-Y線に沿った、FINの形成工程を説明する断面図である。
【図１８】図１８は、図１５のY-Y線に沿った、FINの形成工程を説明する断面図である。
【図１９】図１９は、実施の形態３の活性領域の形成工程を説明する図である。
【図２０】図２０は、仮ゲート電極およびダミーゲート電極の形成工程を説明する図である。
【図２１】図２１は、仮ゲート電極およびダミーゲート電極の形成工程を説明する図である。
【図２２】図２２は、仮ゲート電極およびダミーゲート電極の形成工程を説明する図である。
【図２３】図２３は、エクステンション領域およびポケット領域の形成工程を説明する図である。
【図２４】図２４は、ソース・ドレイン領域の形成工程を説明する図である。
【図２５】図２５は、ソース・ドレイン領域の形成工程を説明する図である。
【図２６】図２６は、ソース・ドレイン領域の形成工程を説明する図である。
【図２７】図２７は、ソース・ドレイン領域の形成工程を説明する図である。
【図２８】図２８は、ゲート電極の形成工程を説明する図である。
【図２９】図２９は、ゲート電極の形成工程を説明する図である。
【図３０】図３０は、ゲート電極の形成工程を説明する図である。
【図３１】図３１は、ゲート電極の形成工程を説明する図である。
【図３２】図３２は、ゲート電極の形成工程を説明する図である。
【図３３】図３３は、実施の形態３の変形例を説明する図である。
【発明を実施するための形態】
【００１１】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
【００１２】
（実施の形態１）
実施の形態１の半導体装置は、チャネル領域が歪を有するnチャネル型MOS電界効果トランジスタ（以下、歪チャネルNMOSトランジスタと呼ぶ）を含む半導体装置である。
【００１３】
（１）製造方法
図１〜図５は、実施の形態１の半導体装置の製造方法を説明する平面図である。図６〜図１０は、実施の形態１の半導体装置の製造方法を説明する断面図である。
【００１４】
（１−１）素子分離領域の形成（図１（ａ）および図６（ａ）参照）
図１（ａ）は、素子分離領域（Shallow Trench Isolation領域、以下STI領域と呼ぶ）の形成工程を説明する平面図である。図６（ａ）は、図１（ａ）のVIA-VIA線に沿った断面図である。
【００１５】
まずシリコン基板２（以下、Si基板と呼ぶ）上に厚さ2nm〜10nm（好ましくは、5nm）の熱酸化膜（図示せず）を形成する。更にこの熱酸化膜の上に、厚さ50nm〜100nmの窒化シリコン（以下、SiN膜と呼ぶ；図示せず）を例えばLP-CVD（Low Pressure Chemical Vapor Deposition）等で成長する。Si基板２の面方位は好ましくは、(100)である。
【００１６】
次に、この熱酸化膜とSiN膜をレジスト膜のパターン（以下、レジストパターンと呼ぶ）を介してドライ・エッチングして、STI領域に対応する開口を有するハードマスク（図示せず）を形成する。このハードマスクを介して半導体基板２をドライ・エッチングして、深さ100nm〜300nmのトレンチ４（図６（ａ）参照）を形成する。その後、トレンチ４を形成したSi基板上２に、プラズマCVD（Plasma CVD）により酸化膜（以下、プラズマ酸化膜と呼ぶ；図示せず）を堆積する。
【００１７】
次に、化学機械研磨(Chemical Mechanical Polishing、以下CMPと呼ぶ)法によりプラズマ酸化膜を、上述した熱酸化膜上のSiN膜が露出するまで研磨する。これにより、トレンチ内に埋め込まれたプラズマ酸化膜が形成される。
【００１８】
このプラズマ酸化膜を、900℃〜1000℃で熱処理し緻密化する。これにより、プラズマ酸化膜のウェット・エッチングレートが低くなる。その後、ウェット・エッチングにより、Si基板２上の熱酸化膜とSiN膜とを除去する。SiN膜は、例えばリン酸によりエッチングできる。熱酸化膜等のシリコン酸化膜は、例えばSiO/SiN膜水溶液によりエッチングできる。
【００１９】
以上により図１（ａ）および図６（ａ）に示すように、STI領域６が形成される。尚、数値範囲「A〜B」（例えば、2nm〜10nm）という記載は、A以上B以下(例えば、2nm以上10nm以下)を意味するものとする。
【００２０】
尚、図１（ａ）および図６（ａ）には、Si基板２およびSi基板２に形成される構造のうち歪チャネルNMOSトランジスタに係わる部分だけが示されている。他の図面についても、同様である。
【００２１】
（１−２）活性領域の形成工程（図１（ｂ）および図６（ｂ）参照）
図１（ｂ）は、活性領域の形成工程を説明する平面図である。図６（ｂ）は、図１（b）のVIB-VIB線に沿った断面図である。
【００２２】
まず、STI領域６（図６（ａ）参照）で囲まれたSi基板２の表面を酸化して、厚さ2nm〜10nm（好ましくは、5nm）の犠牲酸化膜（図示せず）を成長する。次に図６（ｂ）に示すように、STI領域６で囲まれたSi基板２の表層８（すなわち、半導体領域）に、p型不純物（例えば、B）のイオン１０を注入する。
【００２３】
その後、半導体領域８を熱処理（例えば、Rapid Thermal Anneal）して、注入した不純物を活性化すると共に半導体領域８のダメージを回復する。これにより、ｐ型の半導体領域（すなわち、ｐ型の活性領域）が形成される。
【００２４】
（１−３）仮ゲート電極およびダミーゲート電極の形成工程（図１（ｃ）および図６（ｃ）参照）
図１（ｃ）は、仮ゲート電極およびダミーゲート電極の形成工程を説明する平面図である。図６（ｃ）は、図１（ｃ）のVIC-VIC線に沿った断面図である。
【００２５】
まず犠牲酸化膜を、ウェット・エッチングにより除去する。その後、半導体領域８（図６（ｂ）参照）の表面を例えば1nm〜3nm酸化して、酸化膜（図示せず）を形成する。この酸化膜は、後述するゲート絶縁膜の一部になる。
【００２６】
この酸化膜の上に、例えば厚さ50nm〜200nm（好ましくは、100 nm）のポリシリコン膜（図示せず）をCVD（Chemical Vapor Deposition）により形成する。ポリシリコン膜の代わりに、アモルファスシリコン膜を形成してもよい。
【００２７】
このポリシリコン膜の上に、例えば厚さ25nm〜100nm（好ましくは、50nm）の絶縁膜（例えば、酸化シリコン膜（以下、SiO膜と呼ぶ）またはSiN膜、図示せず）を堆積する。堆積した絶縁膜上に例えば液浸ArFリソグラフィにより、一定の幅（例えば、10nm〜100nm、好ましくは20nm〜50nm）を有し一定の方向（好ましくは、[1-11]方向）に延在するレジストパターン（図示せず）を一定のピッチ（例えば、50nm〜200nm）で形成する。このレジストパターンを介してポリシリコン膜上の絶縁膜をエッチングして、ハードマスクを形成する。
【００２８】
このハードマスクを介して、例えばRIE（ReactiveIon Etching）によりポリシリコン膜をエッチングする。これにより図６（ｃ）に示すように、半導体領域８上に、仮ゲート電極１４と、仮ゲート電極１４の第１側方に位置する第１ダミーゲート電極１６ａと、第１側方とは異なる仮ゲート電極１４の第２側方に第２ダミーゲート電極１６ｂとが形成される。仮ゲート電極１４は、歪チャンルNMOSトランジスタのゲート電極に対応する電極である。仮ゲート電極１４の側面(短手方向)は、半導体領域８の[011]方向を向いている。
【００２９】
次に、上記RIEにより露出した半導体領域８の熱酸化膜（図示せず）をウェット・エッチングにより除去する。この時、仮ゲート電極１４と第１ダミーゲート電極１６ａと第２ダミーゲート電極１６ｂの下側には、熱酸化膜の一部１５が残される。この段階では、RIEに用いたハードマスク１２は残される。
【００３０】
（１−４）エクステンション領域およびポケット領域の形成工程（図２（ａ）および図７（ａ）参照）
図２（ａ）は、エクステンション領域およびポケット領域の形成工程を説明する平面図である。図７（ａ）は、図２（ａ）のVIIA-VIIA線に沿った断面図である。
【００３１】
まず、半導体領域８（図６（ｃ）参照）に、n型不純物（例えば、As）のイオン（図示せず）を浅く注入（すなわち、extension注入）する。更に図７（ａ）に示すように半導体領域８に、p型不純物（例えば、B）のイオン１８を斜めに注入（すなわち、pocket注入）する。
【００３２】
その後、半導体領域８を熱処理（例えば、1000℃以下のspikeアニール）して、注入した不純物を活性化すると共に半導体領域８のダメージを回復する。以上により、短チャネル効果を抑制する、エクステンション領域（図示せず）とポケット領域（図示せず）とが形成される。
【００３３】
なお、仮ゲート電極１４等（図６（ｃ）参照）の側面にオフセット・スペーサ（Offset-spacer）を形成してから、extension注入およびpocket注入を行ってもよい（実施の形態２及び３についても同様）。このオフセット・スペーサより、エクステンション領域と仮ゲート電極１４のオーバーラップ量の調整が可能にまる。オフセット・スペーサは、例えばSiN膜の堆積とエッチバックにより形成できる。
【００３４】
（１−５）ソース・ドレイン領域の形成工程（図２（ｂ）〜図３（ａ）および図７（ｂ）〜図８（ａ）参照）
図２（ｂ）〜図３（ａ）は、ソース・ドレイン領域の形成工程を説明する平面図である。図７（ｂ）は、図２（ｂ）のVIIB-VIIB線に沿った断面図である。図７（ｃ）は、図２（ｃ）のVIIC-VIIC線に沿った断面図である。図８（ａ）は、図３（ａ）のIIIA-IIIA線に沿った断面図である。
【００３５】
―凹部の形成工程―
まず図２（ｂ）および図７（ｂ）に示すように、仮ゲート電極１４、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂそれぞれの側面に、サイドウォール２０を形成する。サイドウォール２０は、例えば厚さ10nm〜20nmのSiN膜の堆積とエッチバックにより形成する。
【００３６】
次に、サイドウォール２０が形成されシリコン基板２上に、厚さ2nm〜5nmのSiO膜（図示せず）と厚さ10nm〜40nm SiN膜（図示せず）をこの順番で成膜した積層膜（以下、SiO/SiN膜と呼ぶ）を形成する。このSiO/SiN膜上に、半導体領域８上に開口を有するレジストパターンを形成する。このレジストパターンを介して、SiO/SiN膜をエッチングしてハードマスク（図示せず）を形成する。
【００３７】
このハードマスクとポリシリコン膜上のハードマスク１２を介して、例えばドライ・エッチング（または、ドライ・エッチングとウェット・エッチングの組合せ）により、半導体領域８をエッチングする。これにより図２（ｃ）および図７（ｃ）に示すように、半導体領域８のうち仮ゲート電極１４と第１ダミーゲート電極１６ａの間の第１領域２２ａに第１凹部２４ａが設けられる。更に、半導体領域８のうち仮ゲート電極１４と第２ダミーゲート電極１６ｂの間の第２領域２２ｂに第２凹部２４ｂが設けられる。すなわち、半導体領域８のうち仮ゲート電極１４の第１側方（第１ダミーゲート電極１６ａ側）とは異なる第２側方側（すなわち、第２ダミーゲート電極１６ｂ側）の第２領域２２ｂに第２凹部２４ｂが設けられる。
【００３８】
尚、上述したオフセット・スペーサが適当な厚さを有する場合には、サイドウォール２０の形成を省略することができる（実施の形態２及び３についても同様である）。
【００３９】
―半導体層（ソース・ドレイン領域）の形成工程―
次に図３（ａ）及び図８（ａ）に示すように、シリコンカーボン２５（すなわち、シリコンとカーボンの混晶）を、第１凹部２4ａおよび第２凹部２４ｂにエピタキシャルに成長させる。
【００４０】
シリコンカーボン（以下、SiCと呼ぶ）は、例えばトリシラン（Si3H3)とモノメチルシラン（CH3SiH3）の混合ガスを原料ガスとするCVDにより成長する。成膜温度は例えば、500℃〜600℃（好ましくは、550℃）である。 成長するSiCにおけるカーボンの組成は例えば、0.5原子％〜2.5原子％である。カーボンの組成は、SiCの成長とともに変化させてもよい。その後、ハードマスク（半導体領域８上に開口を有するSiO/SiN膜）のSiN膜を除去する。
【００４１】
次に、第１凹部２4ａに成長したSiC２５および第２凹部２４ｂに成長したSiC２５にｎ型不純物（例えば、PまたはAs）のイオンを注入する。その後、半導体領域８を熱処理（例えば、1000℃以下のspikeアニール）して、注入した不純物を活性化すると共にSiC２５のダメージを回復する。熱処理後、ハードマスク（半導体領域８上に開口を有するSiO/SiN膜）の残されたSiO膜を除去する。
【００４２】
以上により、図３（ａ）および図８（ａ）に示すように第１凹部２４ａに、半導体領域８の第１格子定数より小さい第２格子定数を有する第１半導体層２６ａ（実施の形態１では、SiC層）が形成される。更に第２凹部２４ｂに、半導体領域８の第１格子定数より小さい上記第２格子定数を有する第２半導体層２６ｂ（実施の形態１では、SiC層）が形成される。第１半導体層２６ａおよび第２半導体層２６ｂは、歪チャネルNMOSトランジスタのソース・ドレイン領域になる。
【００４３】
尚、第１半導体層２６ａおよび第２半導体層２６ｂにｎ型不純物のイオンを注入する代わりに、ｎ型不純物元素を有するガス（例えば、PH3）を添加した原料ガス（Si3H3とCH3SiH3の混合ガス）を用いてｎ型不純物元素（例えばＰ）を含む半導体層（実施の形態１では、SiC層）をエピタキシャルに成長させてもよい。
【００４４】
ところでSiCは、ハードマスク（半導体領域８上に開口を有するSiO/SiN膜）の上にも成長することがある。この場合には、SiCの成長とハードマスク上のSiCの除去を交互に繰り返すことで、第１凹部２４ａおよび第２凹部２４ｂにSiC層を形成することができる。ハードマスク上のSiCは例えば、SiCを500℃〜600℃（好ましくは、550℃）に加熱した状態で、塩素（Cl2）ガスと水素（H2）とにSiCを曝すことで除去できる。
【００４５】
（１−６）仮ゲート電極の除去工程（図３（ｂ）〜図４（ａ）および図８（ｂ）〜図９（ａ）参照）
図３（ｂ）〜図４（ａ）は、仮ゲート電極１４の除去工程を説明する平面図である。図８（ｂ）は、図３（ｂ）のVIIIB-VIIIB線に沿った断面図である。図８（ｃ）は、図３（ｃ）のVIIIC-VIIIC線線に沿った断面図である。図９（ａ）は、図４（ａ）のIXA-IXA線に沿った断面図である。
【００４６】
まず、第１半導体層２６ａおよび第２半導体層２６ｂが形成されたSi基板２上（図８（ａ）参照）に、例えば厚さ10nm〜30nm（好ましくは、20nm）のSiN膜を堆積する。このSiN膜は、CESL２８(Contact Etch Stop Layer)になる（図８（ｂ）参照）。
【００４７】
このSiN膜の上に、仮ゲート電極１４と第１ダミーゲート電極１６ａと第２ダミーゲート電極１６ｂとを埋め込むように、例えばHDP CVD (High-density Plasma Chemical Vapor Deposition)によりSiO膜を堆積する。その後、仮ゲート電極１４の上面が露出するように、このSiO膜およびSiN膜をCMPによりエッチングする。
【００４８】
この時、仮ゲート電極１４上のハードマスク１２（図８（ａ）参照）もエッチングされる。更に、第１ダミーゲート電極１６ａ上のハードマスク１２と第２ダミーゲート電極１６ｂ上のハードマスク１２も除去される。
【００４９】
以上により、図３（ｂ）および図８（ｂ）に示すように、第１層間絶縁膜(Inter Layer Dielectric)３０ａとCESL２８が形成される。
【００５０】
次に第１層間絶縁膜３０ａが形成されたSi基板２上に、例えば厚さ20nm〜50nmのSiN膜を堆積する。仮ゲート電極１４上に開口を有するレジストパターン３２（図３（ｃ）および図８（ｃ）参照）を介してこのSiN膜をエッチングして、仮ゲート電極１４の上面を露出するハードマスク３４を形成する。
【００５１】
次にこのハードマスク３４を介して、図４（ａ）および図９（ａ）に示すように、仮ゲート電極１４をエッチングする。仮ゲート電極１４のエッチングは、ドライ・エッチングまたはウェット・エッチングにより行われる。仮ゲート電極１４のエッチングは、ドライ・エッチングとウェット・エッチングの組合せにより行われてもよい（実施の形態２及び３においても同様）。
【００５２】
以上により、第１ダミーゲート電極１６ａと第２ダミーゲート電極１６ｂを残したまま仮ゲート電極１４が除去される。
【００５３】
（１−７）ゲート絶縁膜およびゲート電極の形成工程（図４（ｂ）および図９（ｂ）参照）
図４（ｂ）は、ゲート電極の形成工程を説明する平面図である。図９（ｂ）は、図４（ｂ）のIXB-IXB線に沿った断面図である。
【００５４】
仮ゲート電極１４が除去されたSi基板２（図９（ａ）参照）上に、例えば厚さ1nm〜6nm（好ましくは、3nm）の高誘電率膜（例えば、酸化ハフニウム膜（以下、HfO膜と呼ぶ、図示せず）を堆積する。更に、仮ゲート電極１４が除去された領域３６（図９（ａ）参照）を埋め込むように、この高誘電率膜の上に金属膜（金属単体膜、合金膜および金属化合物膜を含む、図示せず）を堆積する。次に、第１層間絶縁膜３０ａおよびハードマスク３４上の金属膜をCMPにより除去する。その後、ハードマスク３４を例えばウェットエッチングにより除去する。
【００５５】
以上により、図４（ｂ）および図９（ｂ）に示すように、仮ゲート電極１４を除去した領域３６にゲート電極４０が形成される。更に、ゲート電極１４と半導体領域８の間にゲート絶縁膜３８が形成される。ゲート絶縁膜３８は、Si基板２上に形成された熱酸化膜１５（図６（ｃ）参照）のうち仮ゲート電極１４の下側の部分と高誘電率膜（例えば、HfO膜）とを有する絶縁膜である。
【００５６】
ゲート電極１４の金属膜は例えば、Ti膜、Ta膜、TiN膜、TaN膜等である。金属膜の材料、組成、膜厚等を適宜選択することにより、歪チャンルNMOSトランジスタの閾値を調整することができる（実施の形態２の歪チャネルPMOSトランジスタおよび実施の形態３のFIN電界効果トランジスタについても同様である）。
【００５７】
仮ゲート電極１４を除去した領域３６には、Al膜やW膜等の電気抵抗の低い金属膜を形成することが好ましい（実施の形態２および３についても同様である）。この場合ゲート電極４０は、TiN膜等の閾値調整用の金属膜とAl等のゲート抵抗低減用の金属膜とを有する。高誘電率膜は、HfO以外の材料（例えば、ジルコニウムの酸化物やアルミニウムの酸化物）であってもよい。
【００５８】
（１−８）コンタクトおよび配線層の形成工程（図４（ｃ）〜図５および図９（ｃ）〜図１０参照）
図４（ｃ）〜図５は、コンタクトおよび配線層の形成工程を説明する平面図である。図９（ｃ）は、図４（ｃ）のIXC-IXC線に沿った断面図である。図１０は、図５のX-X線に沿った断面図である。
【００５９】
ゲート電極４０の形成後、図４（ｃ）および図９（ｃ）に示すように、第１層間絶縁膜３０ａ上に第２層間絶縁膜３０ｂを形成する。その後、第１層間絶縁膜３０ａと第２層間絶縁膜３０ｂを、レジストパターン（図示せず）とハードマスク（図示せず）を介してエッチングする。これにより図９（ｃ）に示すように、第１半導体層２６ａに達する第１コンタクトホール４４ａと、第２半導体層２６ａに達する第２コンタクトホール４４ｂと、ゲート電極４０に達する第３コンタクトホール（図示せず）とが形成される。
【００６０】
第１コンタクトホール４４ａ（図９（ｃ）参照）の底に露出した第１半導体層２６ａの表面に、第１コンタクト電極４６ａ（図９（ｃ）参照）を形成する。同様に、第２コンタクトホール４４ｂの底に露出した第２半導体層２６ｂの表面に、第２コンタクト電極４６ｂ（図９（ｃ）参照）を形成する。更に第３コンタクトホールの底に露出したゲート電極４０の表面に、第３コンタクト電極４６ｃ（図４（ｃ）参照）を形成する。第１コンタクト電極４６ａおよび第２コンタクト電極４６ｂは、例えばシリサイドである。
【００６１】
次に、図５および図１０に示すように、第１コンタクトホール４４ａ〜第３コンタクトホールそれぞれにビア４８を形成する。ビア４８は例えば、バリア金属膜（例えば、TiN膜）と低抵抗金属（例えば、W）とを有する。
【００６２】
その後、第２層間絶縁膜３０ｂ上にビア４６に接続される配線（図示せず）を含む配線層(図示せず)を形成する。これにより、歪チャネルNMOSトランジスタ５０を有する半導体装置５２が形成される。半導体装置５２は、歪チャネルNMOSトランジスタ５０以外の半導体素子を有してもよい。
【００６３】
以上の例では、仮ゲート電極１４の形成前に成長した熱酸化膜上に高誘電率膜を堆積して、ゲート絶縁膜３８を形成する。しかし、熱酸化膜は、仮ゲート電極１４の除去後に除去してもよい。この場合には、熱酸化膜の除去により露出した半導体領域８の表面を再度酸化して、熱酸化膜を再成長する。その後、再成長した熱酸化膜の上に高誘電率膜を堆積して、ゲート絶縁膜を形成する。（実施の形態２及び３についても同様）。
【００６４】
半導体装置５２は、複数のMOS電界効果トランジスタ（例えば、歪チャネルNMOSトランジスタ５０）を有しても良い。この場合、ゲート絶縁膜３８に含まれる熱酸化膜の厚さは、同一でなくてもよい。厚さの異なる熱酸化膜は例えば、半導体領域８の熱酸化と形成した熱酸化膜の部分的な除去とを繰り返すことで形成できる（実施の形態２及び３についても同様）。
【００６５】
（２）構造（図５および図１０参照）
実施の形態１の半導体装置５２は、歪チャネルNMOSトランジスタ５０を有する半導体装置である。
【００６６】
図１０に示すように半導体装置５２は、第１格子定数を有する半導体領域８（例えば、単結晶シリコンの領域）と、ゲート電極４０と、第１ダミーゲート電極１６ａ、と第２ダミーゲート電極１６ｂとを有する。
【００６７】
ゲート電極４０は、半導体領域８上に配置され第１ゲート電極材料を有する。第１ゲート電極材料は好ましくは、金属（金属単体膜、合金膜および金属化合物膜を含む）である。第１ダミーゲート電極１６ａは、半導体領域８上でゲート電極４０の第１側方に配置され、第１ゲート電極材料とは異なる第２ゲート電極材料（例えば、ポリシリコン）を有する。
【００６８】
第２ダミーゲート電極１６ｂは、第１側方とは異なる、ゲート電極４０の第２側方に配置され第２ゲート電極材料を有する。
【００６９】
半導体装置５２は更に、第１半導体層２６ａと第２半導体層２６ｂとを有する。第１半導体層２６ａは、半導体領域８のうち第１ダミーゲート電極１６ａとゲート電極４０との間の第１領域に設けられた第１凹部２４ａ（図７（ｃ）参照）に配置され、第１格子定数より小さい第２格子定数を有する。一方、第２半導体層２６ｂは上記第２格子定数を有し、半導体領域８のうち第２ダミーゲート電極１６ｂとゲート電極４０との間の第２領域に設けられた第２凹部２４ｂ（図７（ｃ）参照）に配置されている。
【００７０】
ここで第１半導体層２６ａおよび第２半導体層２６ｂは、エピタキシャル成長によって形成された半導体（例えば、SiC）である。第１半導体層２６ａから第２半導体層２６ｂに向かう方向は好ましくは、半導体領域８を形成する単結晶の[011]方向である。
【００７１】
（３）仮ゲート除去によるチャンル領域の歪増加
図１１（ａ）は、仮ゲート電極１４除去前のチャネル領域５４の状態を説明する図である。
【００７２】
実施の形態１では、第１凹部２４ａに、半導体領域８（例えば、Si領域）より格子定数の小さい第１半導体層２６ａ（例えば、SiC）をエピタキシャル成長する。同様に第２凹部２４ｂに、半導体領域８（例えば、Si領域）より格子定数の小さい第２半導体層２６ｂ（例えば、SiC）をエピタキシャル成長する。
【００７３】
するとチャネル領域５４は、第１半導体層２６ａから引張応力５６ａを受ける。これは、第１半導体層２６ａの格子定数が半導体領域８の格子定数より小さいためである。この引張応力５６ａによりチャネル領域５４は、第１半導体層２６ａに向かって引き伸ばされる。同様にチャネル領域５４は、第２半導体層２６ｂからの引張応力５６ｂにより第２半導体層２６ｂに向かって引き伸ばされる。すなわち、チャネル領域５４に引張歪が発生する。
【００７４】
この時チャネル領域５４は、仮ゲート電極１４を半導体領域８に平行な方向に引き伸ばそうとする応力（図示せず）を、仮ゲート電極１４に及ぼす。この応力の反作用５８により、チャンル領域５４の引張歪は抑制される。
【００７５】
図１１（ｂ）は、仮ゲート電極１４除去後のチャネル領域５４の状態を説明する図である。仮ゲート電極１４を除去すると、図１１（ｂ）に示すように仮ゲート電極１４からの反作用５８（図１１（ａ）参照）が無くなる。これらの結果、チャネル領域５４の引張歪が増加する。その後、仮ゲート電極１４を除去した領域にゲート電極４０を形成しても、増加した引張歪は保存される。
【００７６】
実施の形態１では、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂを残したまま、仮ゲート電極１４を除去する。しかし、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂとともに仮ゲート電極１４を除去することも考えられる。
【００７７】
図１２（ａ）は、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂとともに仮ゲート電極１４を除去する前のチャネル領域５４の状態を説明する図である。図１２（ｂ）は、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂとともに仮ゲート電極１４を除去した後のチャネル領域５４の状態を説明する図である。
【００７８】
図１２（ａ）に示すように、第１ダミーゲート電極１６ａの下側の領域６０ａは、第１半導体層２６ａからの引張応力６２ａと、第１ダミーゲート電極１６ａからの反作用６４ａとを受けている。同様に、第２ダミーゲート電極１６ｂの下側の領域６０ｂは、第２半導体層２６ｂからの引張応力６２ｂと、第２ダミーゲート電極１６ｂからの反作用６４ｂとを受けている。尚、図１２（ａ）では、チャネル領域５４が受ける応力は省略されている。
【００７９】
第１ダミーゲート電極１６ａを除去すると、図１２（ｂ）に示すように、第１ダミーゲート電極１６ａからの反作用６４ａが無くなり、第１ダミーゲート電極１６ａの下側の領域６０ａが伸びる。その結果、第１半導体層２６ａと半導体領域８の格子不整合により発生する第１半導体層２６ａの歪が小さくなる。このため、第１半導体層２６ａがチャネル領域５４に及ぼす引張応力５６ａ（図１１（ａ）参照）が、仮ゲート電極１４だけを除去した場合より小さくなる。同様に、第２半導体層２６ｂがチャネル領域５４に及ぼす引張応力５６ｂ（図１１（ａ）参照）が、仮ゲート電極１４だけを除去した場合より小さくなる。
【００８０】
その結果、チャネル領域５４の引張歪は、仮ゲート電極１４だけを除去した場合より小さくなる。すなわち仮ゲート電極１４だけを除去することにより、ゲート電極（仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂ等のゲート状電極）の除去による半導体領域８の歪増加を、チャネル領域５４に集中させることができる。
【００８１】
これらの結果、チャネル領域５４における電子の移動度が、第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂとともに仮ゲート電極１４を除去した場合の電子の移動度より大きくなる。
【００８２】
図１３は、チャネル領域５４に加わる引張応力（引張応力の総和）の計算値を示す図である。図１４（ａ）〜図１４（ｃ）は、図１３の計算に用いたモデルを説明する断面図である。
【００８３】
図１４（ａ）は、仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを除去する前の実施の形態１の半導体装置のモデルである。図１４（ｂ）は、仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを除去したモデルである。図１４（ｃ）は、仮ゲート電極１４だけを除去したモデルである。
【００８４】
図１４（ａ）〜図１４（ｃ）に示すモデルは、仮ゲート電極１４の第１側方に配置された２つの第１ダミーゲート電極１６ａ（ポリシリコン）と、仮ゲート電極１４の第２側方に配置された２つの第２ダミーゲート電極１６ｂ（ポリシリコン）とを有する。図１４（ａ）〜図１４（ｃ）のモデルでは層間絶縁膜３０は、CMPにより殆ど除去されCESL２８の表面に僅かに残っているだけである。層間絶縁膜３０は、図１３の計算値には殆ど影響しない。
【００８５】
仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂの長さ（ゲート長）は、20nmである。仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを含むゲート電極群の周期（ゲートピッチ）は、62nmである。仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂの高さは30nmである。サイドウォール２０（SiN膜）の厚さは、5nmである。半導体領域8（Si領域）に設けられる凹部の深さは、20nmである。凹部に設けられる半導体層２６は、炭素の組成が２原子%のSiCである。
【００８６】
図１３の縦軸は、図１４（ａ）〜図１４（ｃ）のA-A線に沿ったチャネル領域５４の引張応力である。横軸は、チャネル領域５４の表面からの深さである。
【００８７】
図１３の第１線６６ａは、仮ゲート電極１４および／またはダミーゲート電極１６ａ，１６ｂを除去する前（図１４（ａ）参照）のチャネル領域５４の引張応力である。図１３の第２線６６ｂは、仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを除去した場合（図１４（ｂ）参照）のチャネル領域５４の引張応力である。図１３の第３線６６ｃは、仮ゲート電極１４だけを除去した場合（図１４（ｃ）参照）のチャネル領域５４の引張応力である。
【００８８】
図１３に示すように、仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを除去すると、チャネル領域５４の引張応力（第２線６６ｂ参照）は、除去前の引張応力（第１線６６ａ参照）より大きくなる。仮ゲート電極１４だけを除去すると、チャネル領域５４の引張応力（第３線６６ｃ参照）は、仮ゲート電極１４およびダミーゲート電極１６ａ，１６ｂを除去した場合の引張応力（第２線６６ｂ参照）より大きくなる。
【００８９】
これは上述したように、仮ゲート電極１４だけを除去することで、ゲート状電極の除去による半導体領域８の歪の増加がチャネル領域５４に集中するためである。
【００９０】
―参考例―
チャネル領域の両側方にSiGe層を形成してキャリアの移動度を向上させる技術は、実用化されている。この技術に関し、ゲート電極を一旦除去した後、ゲート電極を再形成する技術は、歪チャネルMOS電界効果トランジスタ（チャネル領域に歪が導入されたMOS電界効果トランジスタ）の移動度を改善する技術として重要である。
【００９１】
ところで、MOS電界効果トランジスタが微細化すると、ゲート電極の形成に用いられるレジスト膜（以下、ゲート電極パターンと呼ぶ）のサイズが、レジストパターンの密度等の変動により容易に変化してしまう（所謂、光近接効果）。そこで、一定のサイズを有し一定の方向に延在するゲート電極パターンを一定のピッチで複数形成することで、光近接効果によるゲート電極パターンのサイズ変動が抑制されている。
【００９２】
この方法によりMOS電界効果トランジスタを形成すると、ソース・ドレイン領域の一側方にはゲート電極が形成され、該ソース・ドレイン領域の他側方にはMOS電界効果トランジスタのゲート電極としては使用されない電極（以下、ダミーゲート電極と呼ぶ）が形成される。
【００９３】
このダミーゲート電極が形成される方法によりチャネル領域の両側方（すなわち、ゲート電極の両側方）にSiGe層を有するソース・ドレイン領域を形成すると、ゲート電極とダミーゲート電極により挟まれたSiGe層が形成される。
【００９４】
このような構造から、図１２（ａ）及び（ｂ）を参照して説明したようにゲート電極と一緒にダミーゲート電極を除去すると、SiGe層はゲート電極側およびダミーゲート電極側両方に膨張する。SiGe層のゲート電極側への膨張は、チャネル領域の歪を増加させる。一方SiGe層のダミーゲート電極側への膨張は、ダミーゲート電極下側の半導体層の歪を増加させる。
【００９５】
しかしSiGe層のダミーゲート電極側への膨張は、ダミーゲート電極下側の半導体層の歪を増加させるだけで、チャネル領域（ゲート電極下側の半導体層）の歪は増加させない。
【００９６】
このように、ゲート電極とダミーゲート電極とを除去する技術には、SiGe層の膨張による歪の増加が、チャネル領域とダミーゲート電極下側の半導体層に分散してしまうという問題がある。
【００９７】
（４）動作
半導体装置５２（図１０参照）は、ＭＩＳ（metal-insulatior-semiconductor）電界効果トランジスタを有する装置である。歪チャネルNMOSトランジスタ５０は、半導体装置５２に含まれるMIM電界効果トランジスタの一つである。
【００９８】
第１半導体層２６ａは、歪チャネルNMOSトランジスタ５０のソース・ドレイン領域の一方である。第２半導体層２６ｂは、歪チャネルNMOSトランジスタ５０のソース・ドレイン領域の他方である。
【００９９】
第１半導体層２６ａおよび第２半導体層２６ｂの間に電圧を印加した状態で、ゲート電極４０に閾値以上の電圧を印加すると、歪チャネルNMOSトランジスタ５０はON状態になり、第１半導体層２６ａと第２半導体層２６ｂに挟まれたチャネル領域に電流が流れる。
【０１００】
一方、第１半導体層２６ａおよび第２半導体層２６ｂの間に電圧を印加した状態で、ゲート電極４０に閾値未満の電圧を印加すると、歪チャネルNMOSトランジスタ５０はOFF状態になり、チャネル領域５４に電流は流れない。
【０１０１】
実施の形態１によれば、チャネル領域５４の移動度が高くなるので、歪チャネルNMOSトランジスタ５０の特性（例えば、線形領域および飽和領域の電流）が向上する。
【０１０２】
（５）変形例
実施の形態１では、第１ダミーゲート電極１６ａ全体が半導体領域８の上に形成される。しかし、第１ダミーゲート電極１６ａは、半導体領域８とSTI領域６（図７（ａ）参照）の境界にまたがるように設けられてもよい。すなわち実施の形態１では、第１ダミーゲート電極１６ａの少なくとも一部が、半導体領域８上に形成される。第２ダミーゲート電極１６ｂについても、同様である。
【０１０３】
(実施の形態２)
実施の形態２は、実施の形態１に類似している。従って、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１０４】
実施の形態２では、第１半導体層２６ａ（図１０参照）および第２半導体層２６ｂの格子定数（すなわち、第２格子定数）は、半導体領域８の格子定数（すなわち、第１格子定数）より大きい。更に、半導体領域８に形成するMOS電界効果トランジスタは、チャネル領域が歪を有するp型MOS電界効果トランジスタ（以下、歪チャネルPMOSトランジスタと呼ぶ）である。
【０１０５】
半導体領域８は例えば、Si基板から形成される領域である。第１半導体層２６ａおよび第２半導体層２６ｂの材料は、例えばSiGeである。
【０１０６】
実施の形態２の半導体装置は、実施の形態１の製造方法と略同じ工程により製造される。ただし以下の点で、実施の形態２の製造方法は、実施の形態１の製造方法と異なる。
【０１０７】
まず「（１−２）活性領域の形成工程（図１（ｂ）および図６（ｂ）参照）」（実施の形態１参照）では、半導体領域８にn型不純物（例えば、P）のイオンを注入する。
【０１０８】
「（１−４）エクステンション領域およびポケット領域の形成工程（図２（ａ）および図７（ａ）参照）」（実施の形態１参照）では、エクステンション領域に対応する領域に、p型不純物（例えば、B）のイオンを注入する。ポケット領域に対応する領域には、n型不純物（例えば、As）のイオンを注入する。
【０１０９】
「（１−５）ソース・ドレイン領域の形成工程（図２（ｂ）〜図３（ａ）および図７（ｂ）〜図８（ａ）参照）」（実施の形態１参照）では、第１凹部２４ａおよび第２凹部２４ｂに、SiGeをエピタキシャル成長する。SiGeは例えば、シラン（SiH4)と塩素（HCl）とゲルマン(GeH4)の混合ガスを原料ガスとするCVDにより成長する。成膜温度は例えば、600℃〜700℃（好ましくは、650℃）である。SiGeのGe組成は例えば、20原子％〜40原子％である。Ge組成は、SiGeの成長とともに変化させてもよい。
【０１１０】
次に、第１半導体層２６ａおよび第２半導体層２６ｂにp型不純物（例えば、B）のイオンを注入する。その後、半導体領域８を熱処理して、注入した不純物を活性化する。ｐ型不純物のイオンを注入する代わりに、第１半導体層２６ａおよび第２半導体層２６ｂを、p型不純物元素を有するガス（例えば、B2H6）を添加した原料ガス（SiH4とHClとGeH4の混合ガス）を用いてｐ型不純物元素（例えばＢ）を含む半導体層をエピタキシャル成長してもよい。
【０１１１】
「（１−７）ゲート絶縁膜およびゲート電極の形成工程（図４（ｂ）および図９（ｂ）参照）」（実施の形態１参照）では、歪チャネルPMOSトランジスタの閾値の目標値に応じた材料でゲート電極４０を形成する。
【０１１２】
実施の形態２によれば、チャネル領域に圧縮歪が発生する。このため、チャネル領域における正孔の移動度が、仮ゲート電極１４を第１ダミーゲート電極１６ａおよび第２ダミーゲート電極１６ｂとともに除去した場合のチャネル領域の正孔の移動度より大きくなる。
【０１１３】
なお、実施の形態２の歪チャンルPMOSトランジスタと実施の形態１の歪チャンルNMOSトランジスタを同一の基板上に形成してもよい。
【０１１４】
（実施の形態３）
実施の形態３は、実施の形態１に類似している。従って、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１１５】
実施の形態３の半導体装置は、一方向に延在する凸状の半導体領域に設けられた歪チャネルNMOSトランジスタを含んでいる。実施の形態３の半導体装置は更に、該半導体領域に設けられた歪チャネルPMOSトランジスタを含んでいる。
【０１１６】
（１）製造方法
図１５〜図３２は、実施の形態３の半導体装置の製造方法を説明する図である。
【０１１７】
（1−１）FINの形成工程（図１５〜図１８参照）
まず図１５に示すように、Si基板２上の第１トランジスタ領域９６ａおよび第２トランジスタ領域９６bそれぞれに、複数のひれ状の半導体領域９４（以下、FINと呼ぶ）を形成する。図１６（ａ）〜図１８（ｃ）は、図１５のY-Y線に沿った、FIN９４の形成工程を説明する断面図である。
【０１１８】
―FINハードマスクの形成（図１６（ａ）〜図１７（ｃ）参照）―
図１６（ａ）〜図１７（ｃ）は、FIN９４に対応するハードマスクの形成工程を説明する断面図である。
【０１１９】
まずSi基板２上に、厚さ2nm〜10nm（好ましくは、5nm）の熱酸化膜６８を成長する。更にこの熱酸化膜６８の上に、厚さ25nm〜100nm（好ましくは、50nm）のSiN膜７０を例えばLP-CVD等で成長する。更にこのSiN膜７０上に、厚さ5nm〜20nm（好ましくは、10nm）のSiO2膜７２をCVDで成長する。更にSiO2膜７２の上に厚さ100〜150nmのカーボン膜７４をCVDで成長する。更にカーボン膜７４の上に、SiN膜７６をプラズマCVDにより成長する。SiN膜７６は、反射防止膜である。Si基板２の面方位は好ましくは、(100)である。
【０１２０】
次に、反射防止膜７６上に後述するコアに対応するレジストパターン７８（膜のパターン）を、例えば液浸ArFリソグラフィにより形成する。この場合、SiN膜７６（反射防止膜）の厚さは約30nmが好ましい。レジストパターン７８のピッチは、例えば45nm〜180nm（好ましくは、90nm）である。
【０１２１】
このレジストパターン７８を介してSiN膜７６とカーボン膜７４をRIEによりドライ・エッチングして、図１６（ｂ）に示すように、FINに対応するハードマスクのコア８０を形成する。このRIEでは例えば、O2ガスを含むガスからプラズマを生成して、SiN膜７６とカーボン膜７４に照射する。このRIEにより、レジストパターン７８は消滅する。
【０１２２】
次に図１７（ａ）に示すように、コア８０が形成されたSi基板２の上に、例えばプラズマCVDにより厚さ5nm〜20nm（好ましくは、10nm）のSiN膜８２を堆積する。このSiN膜８２を異方性エッチング（例えば、RIE）によりエッチングして、図１７（ｂ）に示すように、コア８０の側面にスペーサ８４を形成する。このRIEにより、コア８０上面のSiN膜７６（反射防止膜）は除去される。次に、スペーサ８４のうちFINに対応しない部分（例えば、コア８０の両端の側面に形成されたスペーサ）を除去する。
【０１２３】
次に、RIEによりコア８０を除去する。その後、SiO2膜７２とSiN膜７０と熱酸化膜６８とをRIEによりエッチングして、図１７（ｃ）に示すように、FINに対応するハードマスク８８（以下、FINハードマスクと呼ぶ）を形成する。このRIEにより、スペーサ８４とその直下のSiO2膜７２は除去される。
【０１２４】
―エッチングおよび埋め込み（図１８（ａ）〜図１８（ｃ）参照）―
図１８（ａ）〜図１８（ｃ）は、FINハードマスク８８を用いたFINの形成工程を説明する断面図である。
【０１２５】
まず図１８（ａ）に示すように、ハードマスク８８を介してSi基板２を深さ80nm〜120nmドライ・エッチングして、凸状の半導体領域３０８を形成する。更に凸状の半導体領域３０８を形成したSi基板２上に、プラズマ酸化膜を堆積する。
【０１２６】
次に図１８（ｂ）に示すように、CMPによりこのプラズマ酸化膜９２をFINハードマスク８８が露出するまで研磨する。
【０１２７】
次に、ウェット・エッチングにより、FINハードマスク８８のうちSiN膜８２から形成された部分を除去する。更に、ウェット・エッチングによりプラズマ酸化膜９２の上部を除去して、図１８（ｃ）に示すように、ひれ状の突出部９４（すなわち、FIN）を形成する。この時、ハードマスク８８のうち熱酸化膜６８から形成された部分が除去される。FIN９４の幅は例えば、10nm以下（好ましくは、2nm以上）である。FINの高さは、15nm〜60nm（好ましくは、30nm）である。
【０１２８】
（1−２）活性領域の形成工程（図１９（ａ）および図１９（ｂ）参照）
図１９（ａ）は、活性領域の形成工程を説明する平面図である。図１９（ｂ）は、図１９（ａ）のXIXB Y-XIXB Y線に沿った断面図である。
【０１２９】
まず、FIN９４の表面を酸化して、厚さ2nm〜10nm（好ましくは、5nm）の犠牲酸化膜１００(図１９（ｂ）参照)を成長する。その後、第１トランジスタ領域９６ａ上に開口を有するレジストパターン（図示せず）を介して、第１トランジスタ領域９６ａにp型不純物（例えば、B）のイオンを注入する。更に、第２トランジスタ領域９６ｂ上に開口を有するレジストパターン（図示せず）を介して、第２トランジスタ領域９６ｂにn型不純物（例えば、P）のイオンを注入する。
【０１３０】
次に、第１トランジスタ領域９６ａおよび第２トランジスタ領域９６ｂを熱処理（例えば、Rapid Thermal Anneal）して、注入した不純物を活性化すると共にFIN９４のダメージを回復する。これにより、第１トランジスタ領域９６ａのFINがp型の活性領域になる。更に、第２トランジスタ領域９６ｂのFINがn型の活性領域になる。
【０１３１】
（1−３）仮ゲート電極およびダミーゲート電極の形成工程（図２０（ａ）〜図２２（ｃ）参照）
図２０〜図２２は、仮ゲート電極およびダミーゲート電極の形成工程を説明する図である。図２０（ａ）は、仮ゲート電極およびダミーゲート電極の形成工程を説明する平面図である。図２０（ｂ）は、図２０（ａ）のXXB Y- XXB Y線に沿った断面図である。図２０（ｃ）は、図２０（ａ）のXXC X- XXC X線に沿った断面図である。
【０１３２】
まず犠牲酸化膜１００を、ウェット・エッチングにより除去する。その後、FIN９４の表面を例えば1nm〜3nm酸化して、熱酸化膜１０１を形成する。この酸化膜１０１は、後述するゲート絶縁膜の一部になる。
【０１３３】
酸化膜１０１およびプラズマ酸化膜９２の上に、例えば厚さ50nm〜200nm（好ましくは、100nm）のポリシリコン膜１０２をCVDにより形成する（図２０（ｂ）および図２０（ｃ）参照）。ポリシリコン膜の代わりに、アモルファスシリコンを形成してもよい。
【０１３４】
このポリシリコン膜１０２をCMPにより例えば10〜30nm研磨して、ポリシリコン膜１０２の表面を平坦にする。これにより、ポリシリコン膜１０２上へのレジストパターンの形成が容易になる。
【０１３５】
図２１（ａ）は、仮ゲート電極およびダミーゲート電極の形成工程を説明する平面図である。図２１（ｂ）は、図２１（ａ）のXXIB Y- XXIB Y線に沿った断面図である。図２１（ｃ）は、図２１（ａ）のXXIC Y- XXIC Y線に沿った断面図である。
【０１３６】
図２１（ｂ）および図２１（ｃ）に示すように、平坦化したポリシリコン膜１０２の上に、例えば厚さ25nm〜100nm（好ましくは、50nm）の絶縁膜１０４（例えば、SiO膜またはSiN膜）を堆積する。
【０１３７】
図２２（ａ）は、仮ゲート電極およびダミーゲート電極の形成工程を説明する平面図である。図２２（ｂ）は、図２２（ａ）のXXIIB Y- XXIIB Y線に沿った断面図である。図２２（ｃ）は、図２２（ａ）のXXIIC X- XXIIC X線に沿った断面図である。
【０１３８】
絶縁膜１０４（図２１（ｂ）および図２１（ｃ）参照）上に例えば液浸ArFリソグラフィにより、一定の幅（例えば、20nm〜35nm）を有し一定の方向（例えば、半導体基板２の[1-11]方向）に延在するレジストパターン（図示せず）を、一定のピッチで形成する。このレジストパターンを介してポリシリコン膜上の絶縁膜１０４をエッチングして、ハードマスク１０６（図２２（ｂ）および図２２（ｃ）参照）を形成する。
【０１３９】
このハードマスク１０４を介して、例えばRIEによりポリシリコン膜１０２（図２１（ｂ）および図２１（ｃ）参照）をエッチングする。これにより、上部にFIN９４を有する半導体領域３０８上に、仮ゲート電極３１４と仮ゲート電極３１４の第１側方に位置する第１ダミーゲート電極３１６ａと、第１側方とは異なる仮ゲート電極３１４の第２側方に第２ダミーゲート電極３１６ｂとが形成される。ここで半導体領域３０８は、図２２（ｃ）に示すように第１ダミーゲート電極３１６ａから仮ゲート電極３１４に向かう方向に延在する領域である。
【０１４０】
ところで、第１ダミーゲート電極３１６ａおよび第２ダミーゲート電極３１６ｂは、図２２（ｃ）に示すように、半導体領域３０８とプラズマ酸化膜９２の境界をまたぐように設けられることが好ましい。これにより、後述するSiC層およびSiGe層の成長が容易になる。
【０１４１】
次に、FINの表面を覆う熱酸化膜のうちRIEにより露出した部分をウェット・エッチングにより除去する。
【０１４２】
（1−４）エクステンション領域およびポケット領域の形成工程（図２３（ａ）および図２３（ｂ）参照）
図２３（ａ）は、エクステンション領域およびポケット領域の形成工程を説明する平面図である。図２３（ｂ）は、図２３（ａ）のXXIIIB X- XXIIIB X線に沿った断面図である。
【０１４３】
まず第１トランジスタ領域９６ａ(図１５参照）上に開口を有するレジストパターン１０３を介して、図２３（ｂ）に示すように、第１トランジスタ領域９６ａに形成されたFIN９４(以下、FIN９４ａと呼ぶ)にn型不純物（例えば、As）のイオン１０８を浅く注入（すなわち、extension注入）する。更にFIN９４ａに、p型不純物（例えば、B）のイオンを斜めに注入（すなわち、pocket注入）する。
【０１４４】
次に第２トランジスタ領域９６ｂ（図１５参照）上に開口を有するレジストパターン（図示せず）を介して、第２トランジスタ領域９６ｂに形成されたＦＩＮ９４（以下、FIN９４ｂと呼ぶ）にp型不純物（例えば、B）のイオンを浅く注入（すなわち、extension注入）する。更にFIN９４ｂに、n型不純物（例えば、As）のイオンを斜めに注入（すなわち、pocket注入）する。
【０１４５】
その後、FIN９４ａ及びFIN９４bを熱処理（例えば、1000℃以下のspikeアニール）して、注入した不純物を活性化すると共にFIN９４ａ及びFIN９４ｂのダメージを回復する。
【０１４６】
以上により、エクステンション領域（図示せず）とポケット領域（図示せず）とが形成される。
【０１４７】
（1−５）ソース・ドレイン領域の形成工程（図２４（ａ）〜図２７（ｂ）参照）
図２４〜図２７は、ソース・ドレイン領域の形成工程を説明する図である。
【０１４８】
―サイドウォールの形成（図２４（ａ）および図２４（ｂ）参照）―
図２４（ａ）は、サイドウォールの形成工程を説明する平面図である。図２４（ｂ）は、図２４（ａ）のXXIVB X- XXIVB X線に沿った断面図である。
【０１４９】
まず、図２４（ａ）および図２４（ｂ）に示すように、仮ゲート電極３１４、第１ダミーゲート電極３１６ａおよび第２ダミーゲート電極３１６ｂそれぞれの側面に、サイドウォール２０を形成する。サイドウォール２０は、例えば厚さ10nm〜20nmのSiN膜又はSiO膜である。
【０１５０】
―第１トランジスタ領域におけるSiC層の形成（図２５（ａ）〜図２６（ｂ）参照）―
図２５（ａ）は、第１トランジスタ領域９６ａ（図１５参照）におけるSiC層の形成工程を説明する平面図である。図２５（ｂ）は、図２５（ａ）のXXVB X- XXVB X線に沿った断面図である。
【０１５１】
まず、サイドウォール２０が形成されSi基板２上に、厚さ2nm〜5nmのSiO膜（図示せず）と厚さ10nm〜40nm SiN膜（図示せず）をこの順番で成膜したSiO／SiN膜を形成する。このSiO／SiN膜上に、第１トランジスタ領域９６ａ上に開口を有するレジストパターン（図示せず）を形成する。このレジストパターンを介して、SiO／SiN膜をエッチングしてハードマスク１１０を形成する（図２５（ａ）および図２５（ｂ）参照）。
【０１５２】
このハードマスク１１０およびポリシリコン膜上のハードマスク１０６を介して、例えばドライ・エッチング（または、ドライ・エッチングとウェット・エッチングの組合せ）により、FIN９４ａをエッチングする。これにより図２５（ａ）および図２５（ｂ）に示すように、FIN９４ａを上部に有する凸状の半導体領域３０８ａのうち仮ゲート電極３１４と第１ダミーゲート電極３１６ａの間の第１領域に第１凹部３２４ａが設けられる。更に、FIN９４ａを上部に有する凸状の半導体領域３０８ａのうち第１側方とは異なる仮ゲート電極３１４の第２側方側の第２領域に第２凹部３２４ｂが設けられる。すなわち、半導体領域３０８ａのうち仮ゲート電極３１４と第２ダミーゲート電極３１６ｂの間の第２領域に第２凹部３２４ｂが設けられる。
【０１５３】
図２６（ａ）は、第１トランジスタ領域におけるSiC層の形成工程を説明する平面図である。図２６（ｂ）は、図２６（ａ）のXXVIB X- XXVIB X線に沿った断面図である。
【０１５４】
第１凹部３２４ａおよび第２凹部３２４ｂの形成後、実施の形態１と略同じ手順によりSiC層１１２ａ,１１２ｂを、第１凹部３２４ａおよび第２凹部３２４ｂにエピタキシャルに成長する。その後、ハードマスク１１０（図２５（ａ）参照）を除去する。
【０１５５】
以上により、第１凹部３２４ａ（図２５（ｂ）参照）に凸状の半導体領域３０８ａの第１格子定数より小さい第２格子定数を有するSiC層１１２ａ（第１半導体層）が形成される。更に、第２凹部３２４ｂ（図２５（ｂ）参照）に凸状の半導体領域３０８ａの第１格子定数より小さい第２格子定数を有するSiC層１１２ｂ（第２半導体層）が形成される。SiC層１１２ａ, １１２ｂは、歪チャネルNMOSトランジスタ（nチャネルFIN電界効果トランジスタ）のソース・ドレイン領域になる。
【０１５６】
―第２トランジスタ領域におけるSiGe層の形成（図２７（ａ）および図２７（ｂ）参照）―
図２７（ａ）は、第２トランジスタ領域９６ｂ（図１５参照）におけるSiGe層の形成工程を説明する平面図である。図２７（ｂ）は、図２７（ａ）のXXVIIB X- XXVIIB X線に沿った断面図である。
【０１５７】
まず、FIN９４ｂが上部に形成された凸状の半導体領域３０８ｂのうち仮ゲート電極３１４と第１ダミーゲート電極３１６ａの間および仮ゲート電極３１４と第２ダミーゲート電極３１６ｂの間に凹部を設ける。これらの凹部は、図２５（ａ）および図２５（ｂ）を参照して説明した第１凹部３２４ａおよび第２凹部３２４ｂの形成方法と略同じ手順により形成できる。
【０１５８】
次に、形成した凹部に実施の形態２と略同じ手順により、SiGe層１１４をエピタキシャルに成長する。
【０１５９】
以上により、仮ゲート電極３１４の両側方に設けられた凹部に、凸状の半導体領域３０８ｂ（Si領域）の第１格子定数より大きい第２格子定数を有するSiGe層１１４が形成される。SiGe層１１４は、歪チャネルPMOSトランジスタ（pチャネルFIN電界効果トランジスタ）のソース・ドレイン領域になる。
【０１６０】
―SiC層への不純物導入―
次に、第１トランジスタ領域９６ａのSiC層１１２ａ,１１２ｂ（第１半導体層および第２半導体層）にｎ型不純物（例えば、PまたはAs）のイオンを注入する。このイオン注入は、第１トランジスタ領域９６ａ上に開口を有するレジストパターンを介して行うことができる。更に、第２トランジスタ領域９６ｂのSiGe層１１４（第１半導体層および第２半導体層）にｐ型不純物（例えば、B）のイオンを注入する。このイオン注入は、第２トランジスタ領域９６ｂ上に開口を有するレジストパターンを介して行うことができる。
【０１６１】
その後、SiC層１１２ａ,１１２ｂおよびSiGe層１１４を熱処理（例えば、1000℃以下のspikeアニール）して、注入した不純物を活性化すると共にSiC層１１２ａ, １１２ｂおよびSiGe層１１４のダメージを回復する。
【０１６２】
尚、SiC層１１２ａ,１１２ｂにｎ型不純物のイオンを注入する代わりに、ｎ型不純物元素を有するガス（例えば、PH3）を添加した原料ガスを用いてｎ型不純物元素（例えばＰ）を含むSiC層をエピタキシャル成長してもよい。同様に、SiGe層１１4にｐ型不純物のイオンを注入する代わりに、ｐ型不純物元素を有するガス（例えば、B2H6）を添加した原料ガスを用いてｐ型不純物元素（例えばＢ）を含むSiGe層１１４をエピタキシャル成長してもよい。
【０１６３】
（1−６）ゲート電極の形成工程（図２８（ａ）〜図３２（ｂ）参照）
―CESLおよび層間絶縁膜の形成（図２８（ａ）〜図２８（ｂ）参照）―
図２８（ａ）は、CESLおよび層間絶縁膜の形成を説明する平面図である。図２８（ｂ）は、図２８（ａ）のXXVIIIB X- XXVIIB X線に沿った断面図である。
【０１６４】
実施の形態１において図８（ｂ）を参照して説明した手順と略同じ手順により、SiC層１１２ａ，１１２ｂおよびSiGe層１１４が形成されたSi基板２上に、CESL（図示せず）および層間絶縁膜３３０を形成する（図２８（ａ）および図２８（ｂ）参照）。
【０１６５】
―第１トランジスタ領域における仮ゲート電極の除去（図２９（ａ）〜図２９（ｂ）参照）―
図２９（ａ）は、第１トランジスタ領域９６ａ(図１５参照）における仮ゲート電極３１４の除去方法を説明する平面図である。図２９（ｂ）は、図２９（ａ）のXXIXB X- XXIXB X線に沿った断面図である。
【０１６６】
ここでは、実施の形態1において図３(ｃ)〜図４（ａ）および図８（ｃ）〜図９（ａ）を参照して説明した手順と略同じ手順により、仮ゲート電極３１４を除去する。具体的には先ず、第１トランジスタ領域９６ａにおいて仮ゲート電極３１４（図２８（ｂ）参照）の上面を露出するハードマスク３３４ａ（図２９（ａ）および図２９（ｂ）参照）を形成する。その後、このハードマスク３３４ａを介して、仮ゲート電極３１４をエッチングする（図２９（ａ）および図２９（ｂ）参照）。
【０１６７】
―第１トランジスタ領域におけるゲート電極形成（図３０（ａ）〜図３０（ｂ）参照）―
図３０（ａ）は、第１トランジスタ領域９６ａ(図１５参照）におけるゲート電極の形成を説明する平面図である。図３０（ｂ）は、図３０（ａ）のXXXB X- XXXB X線に沿った断面図である。
【０１６８】
実施の形態１において図４（ｂ）および図９（ｂ）を参照して説明した手順と略同じ手順により、仮ゲート電極３１４を除去した領域にゲート絶縁膜３３８ａとゲート電極３４０ａを形成する（図３０（ａ）〜図３０（ｂ）参照）。この時、ゲート絶縁膜３３８ａおよびゲート電極３４０ａは、FIN９４ａの側面を覆う。
【０１６９】
―第２トランジスタ領域における仮ゲート電極の除去（図３１（ａ）〜図３１（ｂ）参照）―
図３１（ａ）は、第２トランジスタ領域９６ｂ(図１５参照）における仮ゲート電極３１４の除去方法を説明する平面図である。図３１（ｂ）は、図３１（ａ）のXXXB X- XXXB X線に沿った断面図である。
【０１７０】
ここでは、第１トランジスタ領域９６ａにおける仮ゲート電極３１４の除去方法（図２９（ａ）〜図２９（ｂ）参照）と略同じ手順により、第２トランジスタ領域９６ｂ（図１５参照）の仮ゲート電極３１４（図３０（ｂ）参照）を除去する。
【０１７１】
具体的には先ず、第２トランジスタ領域９６ｂにおいて仮ゲート電極３１４の上面を露出するハードマスク３３４ｂ（図３１（ａ）および図３１（ｂ）参照）を形成する。その後、このハードマスク３３４ｂを介して、仮ゲート電極３１４をエッチングする（図３１（ａ）および図３１（ｂ）参照）。
【０１７２】
―第２トランジスタ領域におけるゲート電極形成（図３２（ａ）〜図３２（ｂ）参照）―
図３２（ａ）は、第２トランジスタ領域９６ｂ(図１５参照）におけるゲート電極の形成を説明する平面図である。図３２（ｂ）は、図３２（ａ）のXXXIIB X- XXXIIB X線に沿った断面図である。
【０１７３】
ここでは、第１トランジスタ領域９６ａにおけるゲート電極形成方法（図３０（ａ）および図３０（ｂ）参照）と略同じ手順により、仮ゲート電極３１４を除去した領域にゲート絶縁膜３３８ｂとゲート電極３４０ｂを形成する（図３２（ａ）および図３２（ｂ）参照）。この時、ゲート絶縁膜３３８ｂおよびゲート電極３４０ｂは、FIN９４ｂの側面を覆う。
【０１７４】
（1−７）コンタクトおよび配線層の形成工程
最後に、実施の形態１の「（１−８）コンタクトおよび配線層の形成工程（図４（ｃ）〜図５および図９（ｃ）〜図１０参照）」における手順と略同じ手順により、配線層とビアを形成して実施の形態３の半導体装置を完成する。
【０１７５】
（２）構造および動作
実施の形態３の半導体装置は、歪チャネルMOS電界トランジスタが形成されるFIN９４ａ，FIN９４ｂの幅が極めて狭く更に、FIN９４ａ，FIN９４ｂの側面がゲート絶縁膜３３８ａ，３３８ｂとゲート電極３４０ａ，３４０ｂとにより覆われる。このため実施の形態３によれば、歪チャネルMOS電界効果トランジスタのチャネル領域の移動度が向上するだけでなく、歪チャネルMOS電界効果トランジスタの短チャネル効果が抑制される。
【０１７６】
これらの点を除き、実施の形態３の半導体装置の構造および動作は、実施の形態１又は２の半導体装置の構造および動作と略同じである。
【０１７７】
（３）変形例
図３３（ａ）は、実施の形態３の変形例を説明する平面図である。図３３（ｂ）は、図３３（ａ）のXXXIIIB Y1- XXXIIIB Y1線に沿った断面図である。図３３（ｃ）は、図３３（ａ）のXXXIIIB Y2- XXXIIIB Y2線に沿った断面図である。
【０１７８】
以上の例では、一方向に延在する断面が凸状の半導体領域３０８に凹部を設けSiC層（または、SiGe層）を形成する。しかし仮ゲート電極３１４と第１ダミーゲート電極３１６ａの間に凹部を設けずに、図３３（ｂ）に示すように、半導体領域３０８のうち仮ゲート電極３１４と第１ダミーゲート電極３１６ａの間の第１領域に少なくとも第1領域の上部を覆う第１半導体層（SiC層１１２ａおよびSiGe層１１４ａ）を形成してもよい。更に図３３（ｃ）に示すように、半導体領域３０８のうち仮ゲート電極３１４と第２ダミーゲート電極３１６ｂの間の第２領域に少なくとも第２領域の上部を覆う第２半導体層（SiC層１１２ｂおよびSiGe層１１４ｂ）を設けてもよい。尚、図３３には仮ゲート電極３１４を除去する前の状態が示されている。
【０１７９】
実施の形態１〜３は、例示であって制限的なものではない。例えば、実施の形態１〜３の半導体装置は、第２半導体層を有している。しかし実施の形態１〜３の半導体装置は、第２半導体層を有さなくてもよい。この場合でも、仮ゲート電極１４，３１４だけを除去することで、ゲート状電極の除去による半導体領域８，３０８の歪増加をチャネル領域に集中させることができる。
【０１８０】
また実施の形態１〜３の半導体装置は、第２ダミーゲート電極１６ｂ，３１６ｂを有さなくてもよい。この場合でも、仮ゲート電極１４,３１４だけを除去することで、ゲート状電極の除去による半導体領域８，３０８の歪増加をチャネル領域に集中させることができる。
【０１８１】
また実施の形態１〜３では、高誘電率膜は仮ゲート電極１４,３１４の除去後に形成する。しかし高誘電率膜は、仮ゲート電極１４,３１４の形成前に形成してもよい。
【０１８２】
実施の形態１〜３では、半導体領域８，３０８の材料はSiである。しかし、半導体領域８，３０８の材料は他の材料（例えば、Ge）であってもよい。半導体領域８，３０８の材料がp型Geの場合、第１半導体層および第２半導体層の材料はSiGeが好ましい。半導体領域８，３０８がｎ型Geの場合、第１半導体層および第２半導体層の材料は、ゲルマニウム（Ge）と錫(Sn)の混晶が好ましい。
【０１８３】
また実施の形態１〜３では、ゲート電極４０の材料は金属である。しかし、ゲート電極４０の材料は他の材料（例えば、ポリシリコン）であってもよい。
【０１８４】
また実施の形態１〜３では、第１ダミーゲート電極１６ａ，３１６ａおよび第２ダミーゲート電極１６ｂａ，３１６ｂの材料はポリシリコンである。しかし、第１ダミーゲート電極１６ａ，３１６ａおよび第２ダミーゲート電極１６ｂ，３１６ｂの材料は他の材料（例えば、金属）であってもよい。
【０１８５】
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
【０１８６】
（付記１）
第１格子定数を有する半導体領域上に、仮ゲート電極と前記仮ゲート電極の第１側方に位置する第１ダミーゲート電極とを形成する工程と、
前記仮ゲート電極と前記第１ダミーゲート電極との間に前記第１格子定数とは異なる第２格子定数を有する第１半導体層を形成する工程と、
前記第１ダミーゲート電極を残したまま前記仮ゲート電極を除去する工程と、
前記仮ゲート電極を除去した領域にゲート電極を形成する工程とを有する
半導体装置の製造方法。
【０１８７】
（付記２）
前記第１半導体層を形成する工程の前に、前記半導体領域のうち前記仮ゲート電極と前記第１ダミーゲート電極の間の第１領域に第１凹部を設ける工程を有し、
前記第１半導体層を形成する工程では、前記第１凹部に前記第１半導体層を形成することを
特徴とする付記１に記載の半導体装置の製造方法。
【０１８８】
（付記３）
前記第１凹部を設ける工程では更に、前記半導体領域のうち前記第１側方とは異なる前記仮ゲート電極の第２側方側の第２領域に第２凹部を設け、
前記第１半導体層を形成する工程では更に、前記第２凹部に前記第２格子定数を有する第２半導体層を形成することを
特徴とする付記２に記載の半導体装置の製造方法。
【０１８９】
（付記４）
前記仮ゲート電極と前記第１ダミーゲート電極とを形成する工程では更に、前記仮ゲート電極の第２側方に第２ダミーゲート電極を形成し、
前記ゲート電極を形成する工程では、前記第１ダミーゲート電極と前記第２ダミーゲート電極を残したまま前記仮ゲート電極を除去しその後、前記ゲート電極を形成し、
前記第２半導体層は、前記ゲート電極と前記第２ダミーゲート電極との間に位置することを
特徴とする付記３に記載の半導体装置の製造方法。
【０１９０】
（付記５）
前記第１半導体層および前記第２半導体層は、エピタキシャル成長法によって形成された半導体層であることを
特徴とする付記３又は４に記載の半導体装置の製造方法。
【０１９１】
（付記６）
前記ゲート電極を有するトランジスタがＮチャネル型トランジスタである場合は、前記第２格子定数は前記第１格子定数より小さく、
前記ゲート電極を有するトランジスタがＰチャネル型トランジスタである場合は、前記第２格子定数は前記第１格子定数より大きい
ことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【０１９２】
（付記７）
前記半導体領域は、前記第１ダミーゲート電極から前記仮ゲート電極に向かう方向に延在する凸状の領域であり、
前記第１半導体層を形成する工程では、前記半導体領域のうち前記仮ゲート電極と前記第１ダミーゲート電極の間の第１領域に、少なくとも前記第１領域の上部を覆う前記第１半導体層を形成することを
特徴とする付記１に記載の半導体装置の製造方法。
【０１９３】
（付記８）
第１格子定数を有する半導体領域と、
前記半導体領域上に配置され第１ゲート電極材料を有するゲート電極と、
前記半導体領域上で前記ゲート電極の第１側方に配置され、前記第１ゲート電極材料とは異なる第２ゲート電極材料を有する第１ダミーゲート電極と、
前記第１ダミーゲート電極と前記ゲート電極との間に配置され、前記第１格子定数とは異なる第２格子定数を有する第１半導体層とを有する
半導体装置。
【０１９４】
（付記９）
前記第１半導体層は、前記半導体領域のうち前記ゲート電極と前記第１ダミーゲート電極の間の第１領域に設けられた第１凹部に配置されていることを
特徴とする付記８に記載の半導体装置。
【０１９５】
（付記１０）
前記第１ゲート電極材料は、金属であることを
特徴とする付記８又は９に記載の半導体装置。
【０１９６】
（付記１１）
前記半導体領域のうち前記第１側方とは異なる前記ゲート電極の第２側方側の第２領域に設けられた第２凹部に配置され、前記第２格子定数を有する第２半導体層を備えたことを
特徴とする付記９又は１０に記載の半導体装置。
【０１９７】
（付記１２）
前記第２側方に配置され前記第２ゲート電極材料を有する第２ダミーゲート電極を有し、
前記第２半導体層は、前記ゲート電極と前記第２ダミーゲート電極との間に位置することを
特徴とする付記１１に記載の半導体装置。
【０１９８】
（付記１３）
前記第１半導体層および前記第２半導体層は、エピタキシャル成長法によって形成された半導体層であることを
特徴とする付記１１又は１２に記載の半導体装置。
【０１９９】
（付記１４）
前記ゲート電極を有するトランジスタがＮチャネル型トランジスタである場合は、前記第２格子定数は前記第１格子定数より小さく、
前記ゲート電極を有するトランジスタがＰチャネル型トランジスタである場合は、前記第２格子定数は前記第１格子定数より大きい
ことを特徴とする付記８乃至１３のいずれか１項に記載の半導体装置。
【０２００】
（付記１５）
前記半導体領域は、前記第１ダミーゲート電極から前記ゲート電極に向かう方向に延在する凸状の領域であり、
前記第１半導体層は、前記半導体領域のうち前記第１ダミーゲート電極と前記ゲート電極との間の第１領域の少なくとも上部を覆うことを
特徴とする付記８に記載の半導体装置。
【符号の説明】
【０２０１】
８，３０８・・・半導体領域
１４,３ １４・・・仮ゲート電極
１６ａ，３１６ａ・・・第１ダミーゲート電極
１６ｂ，３１６ｂ・・・第２ダミーゲート電極
２２ａ・・・第１領域
２２ｂ・・・第２領域
２４ａ，３２４ａ・・・第１凹部
２４ｂ，３２４ｂ・・・第２凹部
２５・・・シリコンカーボン
２６ａ・・・第１半導体層
２６ｂ・・・第２半導体層
３６・・・仮ゲート電極を除去した領域
４０,３４０ａ,３４０ｂ・・・ゲート電極
５０・・・歪チャネルNMOSトランジスタ
５２・・・半導体装置
９０・・・凸状の半導体領域
１１２・・・SiC層
１１４・・・SiGe層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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