(57)【要約】【課題】５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを防止する。【解決手段】第１，第３，第５半導体素子Ｓ１，Ｓ３，Ｓ５をＯＮとするＭｏｄｅ１の代わりに、第１，第２，第３，第５半導体素子Ｓ１，Ｓ２，Ｓ３，Ｓ５をＯＮとするＭｏｄｅ１’を適用する。同様に、第６，第８，第１０半導体素子Ｓ６，Ｓ８，Ｓ１０をＯＮとするＭｏｄｅ８の代わりに、第６，第８，第９，第１０半導体素子Ｓ６，Ｓ８，Ｓ９，Ｓ１０をＯＮとするＭｏｄｅ８’を適用する。【選択図】図２
2015220765.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、
直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、
第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、
第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、
前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、
第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、
第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、
第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、
第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、
第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、
各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１〜第１０半導体素子を２つずつ備えた単相の５レベル電力変換器の制御方法であって、
表３に示すＭｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８’のスイッチングパターンを有し、
Ｍｏｄｅ１’からＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７にスイッチングパターンを状態遷移させることを特徴とする５レベル電力変換器の制御方法。
【表３】
2015220765.tif 000009
【請求項２】
直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、
直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、
第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、
第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、
前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、
第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、
第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、
第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、
第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、
第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、
各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１〜第１０半導体素子を３つずつ以上備えた３相以上の５レベル電力変換器の制御方法であって、
表３に示すＭｏｄｅ１，Ｍｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８，Ｍｏｄｅ８’のスイッチングパターンを有し、
Ｍｏｄｅ１からＭｏｄｅ１’またはＭｏｄｅ３、Ｍｏｄｅ１’からＭｏｄｅ１またはＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１またはＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８またはＭｏｄｅ８’Ｍｏｄｅ８からＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７またがＭｏｄｅ８にスイッチングパターンを状態遷移させることを特徴とする５レベル電力変換器の制御方法。
【表３】
2015220765.tif 000010
【請求項３】
第１，第２フライングキャパシタの電流極性を検出せずにスイッチングパターンの時間に基づいて第１，第２フライングキャパシタの電圧を制御することを特徴とする請求項１または２記載の５レベル電力変換器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相電力変換器に係り、特に、各相の電力変換器が４分割した共通のコンデンサを用いることを特徴としたマルチレベル電力変換器のスイッチングパターンに関する。
【背景技術】
【０００２】
電力変換器は、半導体素子である主回路スイッチング素子により構成される。この電力変換器の高圧化手段として、複数の半導体素子を直列に接続する方法が挙げられる。このように直列接続した回路構成の中に５レベルの電圧を出力する電力変換器が提案されている。
【０００３】
この５レベル電力変換器の一つとして、特許文献１に示す回路構成が提案されている。特許文献１の回路は使用するフライングキャパシタを任意の相数で共通にすることで使用するフライングキャパシタの数を削減し、装置を小型化したものである。
【０００４】
特許文献１の代表回路構成を、図７に示す。図７は、特許文献１の実施形態２にて提案している回路構成である。（ａ）は単相インバータ、（ｂ）は三相インバータの構成である。（ａ）と（ｂ）のＰｈａｓｅＵ，ＰｈａｓｅＶおよびＰｈａｓｅＷは同一構成である。
【０００５】
図８に図７（ａ）および図７（ｂ）のあるＰｈａｓｅにおける各スイッチングパターンを示す。中性点ＮＰと出力端子Ｕ間の電圧は、Ｍｏｄｅ１では２Ｅ，Ｍｏｄｅ２，Ｍｏｄｅ３ではＥ，Ｍｏｄｅ４，Ｍｏｄｅ５では０，Ｍｏｄｅ６，７では−Ｅ，Ｍｏｄｅ８では−２Ｅとなり５レベルの電圧を出力することが可能である。
【０００６】
ここで、図８に示すように、Ｉ＞０の場合には、Ｍｏｄｅ２では第１フライングキャパシタＣ1が充電され、Ｍｏｄｅ３では第１フライングキャパシタＣ1が放電される。また、Ｉ＞０の場合には、Ｍｏｄｅ６では第２フライングキャパシタＣ2が充電され、Ｍｏｄｅ７では第２フライングキャパシタＣ2が放電される。したがって、Ｅ，−Ｅの電圧を出力している期間に電流Ｉの極性に応じてＭｏｄｅ２，Ｍｏｄｅ３を選択することにより第１フライングキャパシタＣ1，Ｍｏｄｅ６，Ｍｏｄｅ７を選択することにより第２フライングキャパシタＣ2の充電と放電を選択できる。その結果、第１，第２フライングキャパシタＣ1，Ｃ2を設定した電圧値に制御することが可能となる。
【０００７】
図７の回路は電流の極性を見ずに第１，第２フライングキャパシタＣ1，Ｃ2の充放電を行うことができる。したがって、電流センサを使わずに制御でき、さらに電流の極性を用いずに制御できることから、キャリアリプルやノイズ等の影響を受けることなく制御することが可能となる。
【０００８】
５レベル電力変換器のフライングキャパシタに流入する電流に関して検討している論文として非特許文献１がある。非特許文献１で検討されている回路は、本発明で提案する構成とは異なるが考え方を応用することができる。
【０００９】
非特許文献１では、６つの相モジュールのうち一脚分の相モジュールに着目し、Ｅ，−Ｅの期間中の電流の時間平均値を、フライングキャパシタに流れる電流として検討している。この考え方は図７の回路にも応用できる。
【００１０】
図７の回路において、非特許文献１と同様にＥ，−Ｅの期間中に流れる電流に着目する。５レベル電力変換器の出力電圧が（１）式で表されるとき、Ｅ，−Ｅの期間中に流れる電流は、単位化すると（２）式で表すことができる。Ｍは５レベル電力変換器の変調率を表す。（２）式を用い、横軸を変調率としてグラフに表わすと平均電流量は図９のようになる。この時、スイッチング素子のスイッチング周波数は十分に高いものとしている。
【００１１】
【数１】
2015220765.tif 000003
【００１２】
図９からわかるようにＥの期間（図８のＭｏｄｅ２，Ｍｏｄｅ３）中に流れる電流の平均値は、変調率により大きさが異なるが、電流Ｉの極性は常に同じである。−Ｅの期間（図８のＭｏｄｅ６，７）も同様である。
【００１３】
このためＭｏｄｅ２の期間Ｔ２を、Ｍｏｄｅ３の期間Ｔ３より長くすれば第１フライングキャパシタＣ1を充電、Ｍｏｄｅ３の期間Ｔ３をＭｏｄｅ２の期間Ｔ２より長くすれば、第１フライングキャパシタＣ1を放電できる。また、同様に、Ｍｏｄｅ６の期間Ｔ６をＭｏｄｅ７の期間Ｔ７より長くすれば第２フライングキャパシタＣ2を充電、Ｍｏｄｅ７の期間Ｔ７をＭｏｄｅ６の期間Ｔ６より長くすれば第２フライングキャパシタＣ2を放電できる。
【００１４】
したがって、瞬時的な電流極性を検出しなくとも、第１，第２フライングキャパシタＣ1，Ｃ2の充電・放電を選択できるため、電圧を一定に制御することができる。特にＥもしくは−Ｅの出力期間中に下記の式（３），（４）を満たすことで第１，第２フライングキャパシタＣ1，Ｃ2の電圧を一定値に保つことができる。
【００１５】
【数２】
2015220765.tif 000004
【００１６】
この制御方法は、フライングキャパシタの電圧制御において、電流検出器が不要であるという利点をもっている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特願２０１３−１３２２６１号
【非特許文献】
【００１８】
【非特許文献１】“Ａ  Ｓｉｎｕｓｏｉｄａｌ  ＰＷＭ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｖｏｌｔａｇｅ  Ｂａｌａｎｃｉｎｇ  Ｃａｐａｂｉｌｉｔｙ  ｆｏｒ  Ｄｉｏｄｅ−Ｃｌａｍｐｅｄ  Ｆｉｖｅ−Ｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒｓ”  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＤＵＳＴＲＹ  ＡＰＰＬＩＣＡＴＩＯＮＳ，ＶＯＬ．４５，ＮＯ．３，ＭＡＹ／ＪＵＮＥ  ２００９
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１のスイッチングパターンのみの場合、デッドタイムの影響により２レベルスキップが起きる問題が生じる。ここで、デッドタイムとは半導体素子がオフからオンに状態変化する際に、半導体素子のターンオフ遅れ時間によって生じる恐れのある半導体素子の短絡状態を防ぐために設けるタイムラグのことである。図１０にその様子を示す。図１０中の○は導通中の半導体素子を表し、破線の○は導通中のダイオードを表す。
【００２０】
図１０では電流Ｉが矢印の向きに流れているとき、２ＥからＥのモードに遷移する際に、デッドタイム期間中に出力電圧０に変化するため２Ｅから０への２レベルスキップが発生している。これは第３半導体素子Ｓ３をオフするために発生する。負荷のリアクトルの影響により半導体素子に並列に接続されているダイオードを導通させる向きに電圧がかかるため、図１０に示すような現象が起きる。この時、図１０（ｂ）のように、点線経路の電流が流れて０の電圧が出力される。すなわち、（ａ）→（ｂ）の移行時に、２Ｅ→０の２レベルスキップが生じる。２レベルスキップが生じると、負荷の絶縁破壊の要因となるため、これを抑制する必要がある。
【００２１】
以上示したようなことから、５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを発生させないことが課題となる。
【課題を解決するための手段】
【００２２】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１〜第１０半導体素子を２つずつ備えた単相の５レベル電力変換器の制御方法であって、表３に示すＭｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８’のスイッチングパターンを有し、Ｍｏｄｅ１’からＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７にスイッチングパターンを状態遷移させることを特徴とする。
【００２３】
【表３】
2015220765.tif 000005
【００２４】
また、他の態様として、直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１〜第１０半導体素子を３つずつ以上備えた３相以上の５レベル電力変換器の制御方法であって、表３に示すＭｏｄｅ１，Ｍｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８，Ｍｏｄｅ８’のスイッチングパターンを有し、Ｍｏｄｅ１からＭｏｄｅ１’またはＭｏｄｅ３、Ｍｏｄｅ１’からＭｏｄｅ１またはＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１またはＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８またはＭｏｄｅ８’Ｍｏｄｅ８からＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７またがＭｏｄｅ８にスイッチングパターンを状態遷移させることを特徴とする。
【００２５】
【表３】
2015220765.tif 000006
【００２６】
また、その一態様として、第１，第２フライングキャパシタの電流極性を検出せずにスイッチングパターンの時間に基づいて第１，第２フライングキャパシタの電圧を制御することを特徴とする。
【発明の効果】
【００２７】
本発明によれば、５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを発生させないことが可能となる。
【図面の簡単な説明】
【００２８】
【図１】Ｍｏｄｅ１’適用時のデッドタイムの影響を示す概略図。
【図２】実施形態１におけるスイッチングパターンの状態遷移を示す説明図。
【図３】同時選択禁止パターンを示す概略図。
【図４】実施形態２におけるスイッチングパターンの状態遷移を示す説明図。
【図５（ａ）】デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。
【図５（ｂ）】デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。
【図５（ｃ）】デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。
【図６】実施形態２におけるスイッチングパターンの状態遷移適用時／非適用時の相電圧波形を示すタイムチャート。
【図７】従来の５レベル電力変換器を示す回路図。
【図８】各スイッチングパターンを示す回路図。
【図９】出力電圧Ｅ，−Ｅ期間中に流れる平均電流と変調率の関係を示すグラフ。
【図１０】デッドタイム中に２レベルスキップが発生する例を示す回路図。
【発明を実施するための形態】
【００２９】
本発明の目的は、第１，第２フライングキャパシタＣ1，Ｃ2の電圧を所望の値に制御しつつ、デッドタイム期間中においても２レベルスキップを発生させないことである。
【００３０】
以下、本発明に係る５レベル電力変換器の制御方法における実施形態１，２を図１〜図６に基づいて詳述する。
【００３１】
［実施形態１］
本実施形態１では、図７（ａ）構成の単相の５レベル電力変換器において、デッドタイム期間中においても２レベルスキップを発生させないスイッチングパターンについて述べる。
【００３２】
ここで、図７（ａ）に示す単相の５レベル電力変換器の構成について説明する。
【００３３】
直列接続された２個の直流電圧源ＣDC1，ＣDC2のうち上段の直流電圧源ＣDC1の負極端に一端が接続された２相共通の第１共通スイッチＳC1と、第１共通スイッチＳC1の他端に一端が接続された第１フライングキャパシタＣ1と、前記上段の直流電圧源ＣDC1の正極端と第１共通スイッチＳC1の他端との間に順次直列接続された２相の第１半導体素子Ｓ1U，Ｓ1V，第３半導体素子Ｓ3U，Ｓ3V，第４半導体素子Ｓ4U，Ｓ4Vと、第１半導体素子Ｓ1U，Ｓ1V，第３半導体素子Ｓ3U，Ｓ3Vの共通接続点と第１フライングキャパシタＣ1の他端との間に介挿された第２半導体素子Ｓ2U，Ｓ2Vと、を備える。
【００３４】
また、直列接続された２個の直流電圧源ＣDC1，ＣDC2のうち下段の直流電圧源ＣDC2の正極端に一端が接続された２相共通の第２共通スイッチＳC2と、第２共通スイッチＳC2の他端に一端が接続された第２フライングキャパシタＣ2と、第２共通スイッチＳC2の他端と下段の直流電圧源ＣDC2の負極端との間に順次直列接続された２相の第７半導体素子Ｓ7U，Ｓ7V，第８半導体素子Ｓ8U，Ｓ8V，第１０半導体素子Ｓ10U，Ｓ10Vと、第８半導体素子Ｓ8U，Ｓ8V，と第１０半導体素子Ｓ10U，Ｓ10Vの共通接続点と第２フライングキャパシタＣ2の他端との間に介挿された第９半導体素子Ｓ9U，Ｓ9Vと、を有する。
【００３５】
また、第３半導体素子Ｓ3U，Ｓ3Vと第４半導体素子Ｓ4U，Ｓ4Vの共通接続点に第５半導体素子Ｓ5U，Ｓ5Vの一端が接続される。第７半導体素子Ｓ7U，Ｓ7Vと第８半導体素子Ｓ8U，Ｓ8Vの共通接続点に第６半導体素子Ｓ6U，Ｓ6Vの一端が接続される。そして、第５半導体素子Ｓ5U，Ｓ5Vの他端と第６半導体素子Ｓ6U，Ｓ6Vの他端が接続され、この接続点が出力端子Ｕ，Ｖとなる。
【００３６】
ここで、第１〜第１０半導体素子Ｓ1U〜Ｓ10UでＵ相の相モジュール、第１〜第１０半導体素子Ｓ1V〜Ｓ10VでＶ相の相モジュール、第１〜第１０半導体素子Ｓ1W〜Ｓ10WでＷ相の相モジュールを構成する。
【００３７】
図１０のスイッチングパターンの場合、Ｍｏｄｅ１選択時に第２半導体素子Ｓ2をオンしておけば、Ｍｏｄｅ１からＭｏｄｅ２に遷移する場合においてもデッドタイム中にＥの相電圧を出力することが可能となる。そのため、２レベルスキップは起こらない。したがって、Ｍｏｄｅ１からＭｏｄｅ２に遷移する際にはこの第２半導体素子Ｓ2を選択する新たなパターンを使用する必要がある。本実施形態１ではこの新しいＭｏｄｅをＭｏｄｅ１’と定義する。また、同様にＭｏｄｅ８の場合もＭｏｄｅ８からＭｏｄｅ６に遷移する際に第９半導体素子Ｓ9をオンする必要がある。
【００３８】
図１にＭｏｄｅ１’を適用した場合の具体例を示す。図１に示すように予め第２半導体素子Ｓ2をオンしておくと、図１（ｂ）期間で第１共通スイッチＳc1のコレクタ−エミッタ間の印加電圧は２Ｅ−Ｅ＝Ｅとなり、第１共通スイッチＳc1内の逆並列ダイオードは導通しない。したがって、点線経路の電流が流れる。よって、図１０のように出力電圧が２Ｅから０に２レベルスキップすることなくスイッチングできる。Ｍｏｄｅ８からＭｏｄｅ６の遷移の際にも、同様に第９半導体素子Ｓ9をオンにする状態をＭｏｄｅ８’と定義する。
【００３９】
図１のような転流現象を踏まえた上での詳細なスイッチングパターンの状態遷移図を図２に示す。図２（ａ）が従来の状態遷移パターン、図２（ｂ）が本実施形態１の状態遷移パターンである。
【００４０】
図２中の矢印は遷移する方向を表しており、双方向の矢印どちらの状態も遷移可能であることを示す。２ＥからＥ，Ｅから０というように1レベルずつの遷移を原則とし、基本的にはどの状態にも遷移できる。しかし、Ｍｏｄｅ３からＭｏｄｅ５，Ｍｏｄｅ４からＭｏｄｅ７のパターンはデッドタイム期間中の転流によりレベルスキップが生じるため禁止している。
【００４１】
以上示したように、本実施形態１によれば、２相以上の５レベル電力変換器の制御方法において、デッドタイム期間中においてもレベルスキップを抑制することが可能となる。これにより、負荷の絶縁破壊を低減させることができる。
【００４２】
なお、本実施形態１においても前述したようにスイッチングパターンの時間に基づいてフライングキャパシタの電圧を制御することにより、電流検出器が不要となる。
【００４３】
［実施形態２］
本実施形態２では、図７（ｂ）構成の３相の５レベル電力変換器におけるスイッチングパターンの状態遷移について記述する。図７（ｂ）の回路構成は、図７（ａ）を三相に変更したのみであり、その他は同様である。
【００４４】
相の数が３以上の場合、第１共通スイッチＳC1，第２共通スイッチＳC2が存在するため、第１，第２フライングキャパシタＣ1，Ｃ2の充電・放電制御に制約が生じる。その例を図３に示す。
【００４５】
図３（ａ），（ｂ）に示すように、２相がＭｏｄｅ１’とＭｏｄｅ８’を選択しているとき、残りの１相が０の相電圧レベルを出力しようとすると、その残りの１相は、Ｍｏｄｅ４もしくはＭｏｄｅ５を選択する必要がある。Ｍｏｄｅ４，Ｍｏｄｅ５では第１共通スイッチＳC1もしくは第２共通スイッチＳC2をオンにする必要があるため、上段の直流電圧源ＣDC1（または、下段の直流電圧源ＣDC2）と第１フライングキャパシタＣ1（または、第２フライングキャパシタＣ2）が、この第１共通スイッチＳC1もしくは第２共通スイッチＳC2により短絡されてしまう。この短絡状態を避けるために、Ｍｏｄｅ１’はＭｏｄｅ４（Ｍｏｄｅ８’はＭｏｄｅ５）と同時に選択できない。同様に、図３（ｃ），（ｄ）に示すように、Ｍｏｄｅ２はＭｏｄｅ４と同時に選択できず、Ｍｏｄｅ６はＭｏｄｅ５と同時に選択できない。一方、Ｍｏｄｅ４もしくはＭｏｄｅ５が選択できない場合、０の相電圧レベルが出力できないため、出力電圧歪を大きく増大させてしまう。
【００４６】
そこで、ある相でＭｏｄｅ４を選択する場合は、他の相ではＭｏｄｅ１’の代わりにＭｏｄｅ１を選択する。同様に、ある相でＭｏｄｅ５を選択する場合は、他の相ではＭｏｄｅ８’の代わりにＭｏｄｅ８を選択する。これらの組み合わせにすると、上記の短絡状態は回避できる。
【００４７】
図７（ｂ）の３相５レベル電力変換器において、選択可能なスイッチングパターン組み合わせ（○）と上記の短絡状態が発生するため選択できないスイッチングパターンの組み合わせ（×）を表１に示す。
【００４８】
【表１】
2015220765.tif 000007
【００４９】
表１のスイッチングパターンの組み合わせを満足し、かつ、スイッチングパターンの状態遷移にレベルスキップを発生させない遷移パターンを図４（ｂ）に示す。
【００５０】
図４（ｂ）の遷移パターンでは、３相すべてのスイッチングパターンがグループＡより選択されるか、もしくは、３相すべてのスイッチングパターンがグループＢより選択される。したがって、表１のパターン組み合わせを満足する。
【００５１】
また、図４中の矢印は遷移する方向を表しており、双方向の矢印どちらの状態も遷移可能であることを示す。２ＥからＥ，Ｅから０というように１レベルずつの遷移を原則とし、基本的にはどの状態にも遷移できる。しかし、Ｍｏｄｅ１からＭｏｄｅ２，Ｍｏｄｅ３からＭｏｄｅ５，Ｍｏｄｅ４からＭｏｄｅ７，Ｍｏｄｅ６からＭｏｄｅ８のパターンはデッドタイム期間中の転流によりレベルスキップが生じるため、禁止している。
【００５２】
図５（ａ）〜（ｃ）と表２に全スイッチングパターンを示す。なお、図５（ａ）〜（ｃ）では、第４〜第７半導体素子Ｓ４〜Ｓ７を２つの半導体素子を直列接続した構成としている。また、表２に全スイッチングパターンをまとめる。また、本実施形態２のスイッチングパターンを適用した場合と適用していない場合のシミュレーション結果を図６に示す。図６（ａ）は本実施形態２のスイッチングパターンを適用した場合、図６（ｂ）は本実施形態２のスイッチングパターンを適用しない場合を示している。図６（ｃ）は図６（ｂ）の拡大図である。
【００５３】
【表２】
2015220765.tif 000008
【００５４】
図６を見ると分かるように、本実施形態２のスイッチングパターンの状態遷移を適用していない場合（図６（ｂ），（ｃ））、０から２Ｅへの２レベルスキップが発生しているが、本実施形態２のスイッチングパターンの状態遷移を適用した場合（図６（ａ））においては２レベルスキップを回避できていることがわかる。
【００５５】
なお、この実施形態２の発明は、３相の５レベル電力変換器に限らず相数が４相以上の５レベル電力変換器においても適用可能である。
【００５６】
以上示したように、本実施形態２によれば、実施形態１と同様の作用効果を奏する。また、３相以上の５レベル電力変換器において、出力電圧歪を増大させることなく、デッドタイム期間中においてもレベルスキップを防ぐことができる。
【００５７】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【００５８】
Ｓ１〜Ｓ１０…第１〜第１０半導体素子
ＣDC1，ＣDC2…（上段，下段の）直流電圧源
Ｃ1，Ｃ2…第１，第２フライングキャパシタ
ＳC1，ＳC2…共通スイッチ
【図１】
2015220765.tif 000011
【図２】
2015220765.tif 000012
【図３】
2015220765.tif 000013
【図４】
2015220765.tif 000014
【図５（ａ）】
2015220765.tif 000015
【図５（ｂ）】
2015220765.tif 000016
【図５（ｃ）】
2015220765.tif 000017
【図６】
2015220765.tif 000018
【図７】
2015220765.tif 000019
【図８】
2015220765.tif 000020
【図９】
2015220765.tif 000021
【図１０】
2015220765.tif 000022