(57)【要約】【課題】  反共振のピーク値が従来よりも小さく抑制される多層配線基板を提供する。【解決手段】  多層配線基板８０では、所定の抵抗成分Ｒaddは、追加配線に複数個の抵抗器８２が並列に介挿されて、追加配線にもたらされる。また、コンデンサ８１は、各一端が第１の短絡配線を介してＩＣ５０の電源端子５１、各他端が第２の短絡配線を介してグランド端子５２に接続される。また、第１の短絡配線に並列に、電源プレーン１０およびグランドプレーン２０を介することなく、抵抗器８２によって所定の抵抗成分Ｒaddを持つ追加配線が接続される。追加配線にはその抵抗成分Ｒaddに直列にインダクタンスＬが生じるが、このインダクタンスＬは、追加配線に流れる電流の経路を太くて短くすることで、小さくする。【選択図】  図３
2015043397.tif 000002
【特許請求の範囲】
【請求項１】
電源端子およびグランド端子間に電源供給を受けて動作する負荷と、前記電源端子およびグランド端子間に電気的に接続されるノイズ除去用のコンデンサとが実装される多層配線基板において、
前記コンデンサは前記電源端子およびグランド端子間に複数個が電気的に並列に接続され、
複数個の前記コンデンサは、少なくとも各一端が、コンデンサ側ランドパターンにまとめられ、短絡配線を介して、前記電源端子または前記グランド端子をまとめる負荷側ランドパターンに電気的に接続され、
前記コンデンサ側ランドパターンおよび前記負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ追加配線が前記短絡配線に並列に電気的に接続される
ことを特徴とする多層配線基板。
【請求項２】
複数個の前記コンデンサは、各一端が、第１のコンデンサ側ランドパターンにまとめられ、第１の短絡配線を介して、前記電源端子をまとめる第１の負荷側ランドパターンに電気的に接続され、各他端が、第２のコンデンサ側ランドパターンにまとめられ、第２の短絡配線を介して、前記グランド端子をまとめる第２の負荷側ランドパターンに電気的に接続され、
第１の前記コンデンサ側ランドパターンおよび第１の前記負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ第１の追加配線が第１の前記短絡配線に並列に電気的に接続され、第２の前記コンデンサ側ランドパターンおよび第２の前記負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ第２の追加配線が第２の前記短絡配線に並列に電気的に接続される
ことを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記所定の抵抗成分は、前記負荷から前記多層配線基板側を見たときの合計の誘導成分と前記負荷が有する容量成分との間で発生する反共振の周波数をｆ、前記短絡配線を経由する前記電源端子またはグランド端子および前記コンデンサ間の配線パターンの誘導成分をＬorg、前記追加配線を経由する前記電源端子またはグランド端子および前記コンデンサ間の配線パターンの誘導成分をＬadd、前記Ｌorgと前記Ｌaddとの合成誘導成分をＬorg//Ｌaddとしたとき、２πｆＬorgを上限、２πｆ(Ｌorg//Ｌadd)を下限とすることを特徴とする請求項１または請求項２に記載の多層配線基板。
【請求項４】
前記所定の抵抗成分は、前記追加配線に複数個の抵抗器が並列に介挿されて前記追加配線にもたらされることを特徴とする請求項１から請求項３のいずれか１項に記載の多層配線基板。
【請求項５】
前記所定の抵抗成分は、前記追加配線を形成する導体層の厚みまたは材質が選択されて前記追加配線にもたらされることを特徴とする請求項１から請求項３のいずれか１項に記載の多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源端子およびグランド端子間に電源供給を受けて動作する負荷と、ノイズ除去用のコンデンサとが実装される多層配線基板に関するものである。
【背景技術】
【０００２】
従来、この種の多層配線基板としては、例えば、特許文献１に開示されたものがある。この多層配線基板には、集積回路(ＩＣ)と、２個のデカップリングコンデンサとが実装されている。各デカップリングコンデンサは、ＩＣの電源−グランド間に互いに並列に接続されている。一方のコンデンサは、所定の抵抗値を有する抵抗パターンを含む配線パターンによってＩＣの電源−グランド間に接続されて、実質的に等価直列抵抗（ＥＳＲ）が高い高ＥＳＲコンデンサに設定されている。他方のコンデンサは、抵抗パターンを含まない配線パターンによってＩＣの電源−グランド間に接続されて、実質的に等価直列抵抗（ＥＳＲ）が低い低ＥＳＲコンデンサに設定されている。
【０００３】
図１は、この多層配線基板の等価回路を示し、低ＥＳＲコンデンサ６０Ａは、インダクタンスＬ１、抵抗Ｒ１および静電容量Ｃ１の直列回路、高ＥＳＲコンデンサ７０Ａは、インダクタンスＬ２、抵抗Ｒ２および静電容量Ｃ２の直列回路で表される。また、多層配線基板には、銅箔などからなる電源パターンが略一面にいわゆるベタ状に形成された電源プレーンと、銅箔などからなるグランドパターンが略一面にいわゆるベタ状に形成されたグランドプレーンとが内層に形成されている。電源プレーンとグランドプレーンとは絶縁層を介して対向して配置され、これらの間にはプレーン間容量Ｃpが発生する。
【０００４】
静電容量Ｃ１とインダクタンスＬ１等の間、並びに静電容量Ｃ２とインダクタンスＬ２等の間には直列共振、プレーン間容量ＣpとインダクタンスＬ１やインダクタンスＬ２等の間には反共振（並列共振）が生じる。しかし、この多層配線基板では、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数では低ＥＳＲコンデンサ６０Ａ側を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０Ａ側を通る。よって、直列共振の共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。
【０００５】
また、特許文献２に開示された多層配線基板でも、高ＥＳＲコンデンサ７０Ａと低ＥＳＲコンデンサ６０ＡとがＩＣの電源−グランド間に互いに並列に接続されている。しかし、この多層配線基板では、高ＥＳＲコンデンサ７０Ａは、その積層体の対向する側面に形成された一対の外部電極の一方と内部電極との間に抵抗層を備えることで、実質的に等価直列抵抗（ＥＳＲ）が高く設定されている。また、低ＥＳＲコンデンサ６０Ａは、一対の外部電極の一方と内部電極との間に抵抗層を備えないことで、実質的に等価直列抵抗（ＥＳＲ）が低く設定されている。この多層配線基板も、特許文献１に開示された多層配線基板と同様に、等価回路が図１に示され、直列共振の共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１６４８１６号公報
【特許文献２】特開２０１２−１６４８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
多層配線基板における電源ラインの設計では、基板だけでなく、負荷となるＩＣも含めて回路をモデル化しなければ、厳密な特性が得られないことが知られている。一般に、ＩＣは容量成分を持ち、ＩＣも含めて回路をモデル化することで顕在化する代表的な現象が、ＩＣが持つ容量成分であるＣchipと、多層配線基板が持つ合計のインダクタンスであるＬtotalとの間で発生する反共振である。
【０００８】
これらＣchipとＬtotalとは、図２（ａ）に示す、特許文献１，２に開示された多層配線基板１の理解を助けるために描き直した断面図、および同図（ｂ）に示すその等価回路図に、図示される。同図（ａ）に示すように、多層配線基板１における電源回路部には、上記のように、負荷であるＩＣ５０が基板表面、ノイズ除去用のデカップリングコンデンサ６０，７０が基板裏面に実装されている。また、多層配線基板１の内層には、電源電圧ＶDDが供給される電源プレーン１０、およびグランド電位ＧＮＤに接地されるグランドプレーン２０がベタ層として、絶縁層３０，３１，３２に挟まれて形成されている。
【０００９】
ＩＣ５０の電源端子５１および電源プレーン１０間、並びにグランド端子５２およびグランドプレーン２０間には、ＩＣ５０のチップパッケージや多層配線基板１の配線パターンによるインダクタンスＬv、電源プレーン１０およびグランドプレーン２０間には上記のプレーン間容量Ｃpが発生する。また、コンデンサ６０は、同図（ｂ）に示すように、配線パターンによるインダクタンスＬc1と静電容量Ｃc1と抵抗Ｒc1との直列回路、コンデンサ７０は、配線パターンによるインダクタンスＬc2と静電容量Ｃc2と抵抗Ｒc2との直列回路で、表される。ここで、インダクタンスＬc1，Ｌc2は図１におけるインダクタンスＬ１，Ｌ２に対応している。
【００１０】
ＩＣ５０が持つ容量成分Ｃchipは、図示するように、ＩＣ５０の電源端子５１およびグランド端子５２間に生じ、多層配線基板１が持つ合計のインダクタンスＬtotalは、同図（ｂ）に示すように、インダクタンスＬvとインダクタンスＬc1，Ｌc2との和で表される。ＩＣ５０も含めて回路をモデル化することで顕在化する反共振は、これら容量成分ＣchipとインダクタンスＬtotalとの間で生じる。
【００１１】
しかしながら、上記従来の多層配線基板１で考慮されている反共振は、プレーン間容量ＣpとインダクタンスＬc1やインダクタンスＬc2との間で生じる反共振であり、ＩＣ５０も含めて回路をモデル化することで顕在化する上記の反共振とは、起因する容量ＣおよびインダクタンスＬが全く異なる。従って、反共振を抑制する対策方法も両者で異なると考えられ、上記従来の多層配線基板１における反共振対策は、ＩＣ５０も含めて回路をモデル化することで顕在化する反共振に対しては十分な効果が得られない場合がある。
【課題を解決するための手段】
【００１２】
本発明はこのような課題を解決するためになされたもので、
電源端子およびグランド端子間に電源供給を受けて動作する負荷と、電源端子およびグランド端子間に電気的に接続されるノイズ除去用のコンデンサとが実装される多層配線基板において、
コンデンサが電源端子およびグランド端子間に複数個が電気的に並列に接続され、
複数個のコンデンサが、少なくとも各一端が、コンデンサ側ランドパターンにまとめられ、短絡配線を介して、電源端子またはグランド端子をまとめる負荷側ランドパターンに電気的に接続され、
コンデンサ側ランドパターンおよび負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ追加配線が短絡配線に並列に電気的に接続される
ことを特徴とする。
【００１３】
所定の抵抗成分は、追加配線に複数個の抵抗器が並列に介挿されたり、追加配線を形成する導体層の厚みまたは材質が選択されて、追加配線にもたらされる。
【００１４】
本構成によれば、ノイズ除去用の複数個のコンデンサは、少なくとも各一端が短絡配線を介して負荷の電源端子またはグランド端子に接続される。また、短絡配線に並列に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ追加配線が接続される。このため、コンデンサの各一端と負荷の電源端子またはグランド端子との間には短絡配線によってインダクタンスが生じるが、このインダクタンスには、並列に、追加配線が持つ所定の抵抗成分が、電源プレーンおよびグランドプレーンによって分断されることなく、接続される。従って、所定の抵抗成分が並列に接続される部分の、短絡配線によって生じるインダクタンスは、電源プレーンおよびグランドプレーンによって分断される従来よりも多くなる。
【００１５】
負荷の容量と、負荷から多層配線基板側を見た合計のインダクタンスとの間で生じる反共振は、このインダクタンスに並列に抵抗を接続することで抑制され、反共振のピーク値は、追加した抵抗の値を上限とするように抑制されることが知られている。本構成の多層配線基板では、負荷から多層配線基板側を見た合計のインダクタンスを、コンデンサを複数個並列に接続してコンデンサ部分に生じるインダクタンスを無視できるほど小さくすることで、短絡配線によって生じるインダクタンスに近似する。そして、短絡配線によって生じるこのインダクタンスに、上記のように従来よりも多く、追加配線の抵抗成分を並列接続することで、反共振のピーク値を抑制させる。
【００１６】
また、追加配線にはその抵抗成分に直列にインダクタンスが生じるが、このインダクタンスは、追加配線を、コンデンサの各一端をまとめるコンデンサ側ランドパターンと、負荷の電源端子またはグランド端子をまとめる負荷側ランドパターン間に形成し、追加配線に流れる電流の経路を太くて短くすることで、小さくなる。
【００１７】
この結果、所定の抵抗成分が並列に接続される部分の、短絡配線によって生じるインダクタンスを従来よりも多く含み、かつ、追加配線の抵抗成分に直列に生じるインダクタンスが小さくなることで、追加配線の抵抗成分によって抑制される反共振のピーク値は、従来よりも小さく抑制される。
【００１８】
また、本発明は、
複数個のコンデンサが、各一端が、第１のコンデンサ側ランドパターンにまとめられ、第１の短絡配線を介して、電源端子をまとめる第１の負荷側ランドパターンに電気的に接続され、各他端が、第２のコンデンサ側ランドパターンにまとめられ、第２の短絡配線を介して、グランド端子をまとめる第２の負荷側ランドパターンに電気的に接続され、
第１のコンデンサ側ランドパターンおよび第１の負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ第１の追加配線が第１の短絡配線に並列に電気的に接続され、第２のコンデンサ側ランドパターンおよび第２の負荷側ランドパターン間に、電源プレーンおよびグランドプレーンを介することなく、所定の抵抗成分を持つ第２の追加配線が第２の短絡配線に並列に電気的に接続される
ことを特徴とする。
【００１９】
本構成によれば、コンデンサの各一端と負荷の電源端子との間、およびコンデンサの各他端と負荷のグランド端子との間には、第１の短絡配線および第２の短絡配線によってインダクタンスがそれぞれ生じるが、これらのインダクタンスには、並列に、第１の追加配線および第２の追加配線が持つ所定の抵抗成分が、電源プレーンおよびグランドプレーンによって分断されることなく、それぞれ接続される。従って、所定の抵抗成分が並列に接続される部分の、第１の短絡配線および第２の短絡配線によって生じる各インダクタンスは、電源プレーンおよびグランドプレーンによって分断される従来よりもそれぞれ多くなる。
【００２０】
また、第１の追加配線および第２の追加配線にはその抵抗成分に直列にインダクタンスがそれぞれ生じる。しかし、これらのインダクタンスは、第１の追加配線を、コンデンサの各一端をまとめる第１のコンデンサ側ランドパターンと、負荷の電源端子をまとめる第１の負荷側ランドパターン間に形成し、第１の追加配線に流れる電流の経路を太くて短くすることで、また、第２の追加配線を、コンデンサの各他端をまとめる第２のコンデンサ側ランドパターンと、負荷のグランド端子をまとめる第２の負荷側ランドパターン間に形成し、第２の追加配線に流れる電流の経路を太くて短くすることで、小さくなる。
【００２１】
この結果、負荷の電源端子およびコンデンサの各一端間、並びに負荷のグランド端子およびコンデンサの各他端間において、第１の追加配線および第２の追加配線の各抵抗成分によって抑制される反共振のピーク値は、従来よりもそれぞれ小さく抑制される。
【００２２】
また、本発明は、所定の抵抗成分が、負荷から多層配線基板側を見たときの合計の誘導成分と負荷が有する容量成分との間で発生する反共振の周波数をｆ、短絡配線を経由する電源端子またはグランド端子およびコンデンサ間の配線パターンの誘導成分をＬorg、追加配線を経由する電源端子またはグランド端子およびコンデンサ間の配線パターンの誘導成分をＬadd、ＬorgとＬaddとの合成誘導成分をＬorg//Ｌaddとしたとき、２πｆＬorgを上限、２πｆ(Ｌorg//Ｌadd)を下限とすることを特徴とする。
【００２３】
本構成によれば、所定の抵抗成分は２πｆＬorgを上限、２πｆ(Ｌorg//Ｌadd)を下限として設定され、負荷から多層配線基板側を見たときの合計誘導成分の反共振周波数でのインピーダンス値、すなわち反共振のピーク値は、この範囲に抑制される。また、この範囲において所定の抵抗成分の値が小さくなっていくと、反共振周波数での合計誘導成分のインピーダンスが低下して反共振の抑制効果は増すが、共振周波数でのインピーダンスが増加して電源電圧の変動が大きくなり、悪化する。このため、設計の対象となる電源回路で重視する周波数でのインピーダンス特性に鑑みて、所定の抵抗成分の値を上記範囲内で選択することで、最適な電源回路設計を行うことが可能になる。
【発明の効果】
【００２４】
本発明によれば、上記のように、反共振のピーク値が従来よりも小さく抑制される多層配線基板を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の多層配線基板の等価回路図である。
【図２】（ａ）は、図１に示す従来の多層配線基板の理解を助けるために描き直した断面図、（ｂ）はその等価回路図である。
【図３】（ａ）は、本発明の第１の実施の形態による多層配線基板の概念構成図、（ｂ）は、図１に示す従来の多層配線基板の概念構成図である。
【図４】（ａ）は、第１の実施の形態による多層配線基板の等価回路図、（ｂ）は、（ａ）に示す合計インダクタンスの詳細を示した多層配線基板の等価回路図、（ｃ）は、理想的な反共振対策が施された多層配線基板の等価回路図、（ｄ）は、（ｃ）に示す合計インダクタンスの詳細を示した多層配線基板の等価回路図である。
【図５】反共振のピーク値が追加した抵抗Ｒaddの値を上限として抑制されることを示すグラフである。
【図６】図４（ｄ）の等価回路を考察し易くするために簡略化して示す反共振対策後の多層配線基板の等価回路図である。
【図７】（ａ）、（ｂ）、（ｃ）は、本実施形態による反共振対策のポイントを説明するための多層配線基板の等価回路図である。
【図８】（ａ）、（ｂ）は、第１の実施形態による反共振対策の追加配線が持つ抵抗成分の値を変化させた場合における電源インピーダンスの周波数特性を示す第１および第２のグラフである。
【図９】（ｃ）、（ｄ）は、第１の実施形態による反共振対策の追加配線が持つ抵抗成分の値を変化させた場合における電源インピーダンスの周波数特性を示す第３および第４のグラフである。
【図１０】（ａ）、（ｂ）、（ｃ）は、第１の実施形態の第１、第２、第３の変形例による多層配線基板の概念構成図である。
【図１１】（ａ）は、電磁界シミュレータを用いて効果の確認を行った図１０（ａ）に示す第１の変形例による多層配線基板の諸元を示す概念構成図、（ｂ）、（ｃ）は、その効果の確認の比較に用いた多層配線基板の概念構成図である。
【図１２】図１１（ａ）に示す諸元の多層配線基板について行った効果の確認結果を示すグラフである。
【図１３】（ａ）、（ｂ）は、本発明の第２の実施の形態による第１および第２の多層配線基板の概念構成図である。
【図１４】（ａ）は、電磁界シミュレータを用いて効果の確認を行った図１３（ｂ）に示す多層配線基板の諸元を示す概念構成図、（ｂ）、（ｃ）は、その効果の確認の比較に用いた多層配線基板の概念構成図である。
【図１５】図１４（ａ）に示す諸元の多層配線基板について行った効果の確認結果を示すグラフである。
【図１６】（ａ）、（ｂ）は、第１および第２の各実施形態の他の変形例による多層配線基板の等価回路図である。
【発明を実施するための形態】
【００２６】
次に、本発明による多層配線基板を実施するための形態について、説明する。
【００２７】
図３（ａ）は、本発明の第１の実施の形態による多層配線基板８０の概念構成図である。
【００２８】
多層配線基板８０の表面には電源供給の負荷としてＩＣ５０が実装されており、裏面には複数個のノイズ除去用のコンデンサ８１、および複数個の抵抗器８２が実装されている。ＩＣ５０は、例えばＢＧＡ(Ball Grid Array)パッケージのＩＣであり、ボール状電極（バンプ）からなる複数個の電源端子５１および複数個のグランド端子５２間に電源供給を受けて動作する。
【００２９】
コンデンサ８１は、ＩＣ５０の電源端子５１およびグランド端子５２間に複数個が電気的に並列に接続されている。つまり、複数個のコンデンサ８１は、各一端が、第１のコンデンサ側ランドパターン８３ａにまとめられ、複数の第１ビアホール８４ａ、第１の中継ランドパターン８５ａおよび第２ビアホール８６ａからなる第１の短絡配線を介して、電源端子５１をまとめる第１の負荷側ランドパターン８７ａに電気的に接続されている。また、各他端が、第２のコンデンサ側ランドパターン８３ｂにまとめられ、複数の第３ビアホール８４ｂ、第２の中継ランドパターン８５ｂおよび第４ビアホール８６ｂからなる第２の短絡配線を介して、グランド端子５２をまとめる第２の負荷側ランドパターン８７ｂに電気的に接続されている。
【００３０】
抵抗器８２は、第１のコンデンサ側ランドパターン８３ａおよび第３の中継ランドパターン８８間に複数個が電気的に並列に接続されている。第３の中継ランドパターン８８は複数の第５ビアホール８９、第４の中継ランドパターン９０および第６ビアホール９１を介して第１の負荷側ランドパターン８７ａに電気的に接続されている。第３の中継ランドパターン８８、複数の第５ビアホール８９、第４の中継ランドパターン９０および第６ビアホール９１は追加配線を構成しており、抵抗器８２は、この追加配線に複数個が並列に介挿されることで、追加配線に所定の抵抗成分Ｒaddをもたらしている。従って、第１のコンデンサ側ランドパターン８３ａおよび第１の負荷側ランドパターン８７ａ間には、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ追加配線が上記の第１の短絡配線に並列に電気的に接続されている。
【００３１】
本実施形態の上述の多層配線基板８０に対し、特許文献２に開示された従来の多層配線基板１は、図１（ｂ）の概念構成図に示される。
【００３２】
多層配線基板１の表面にはＩＣ５０、裏面には低ＥＳＲコンデンサ６０と高ＥＳＲコンデンサ７０とが実装されている。高ＥＳＲコンデンサ７０は、前述したように、その外部電極の一方と内部電極との間に抵抗層を備えることで、実質的に等価直列抵抗（ＥＳＲ）が高く設定されている。ＩＣ５０の電源端子５１はビアホール１１を介して電源プレーン１０、グランド端子５２はビアホール２１を介してグランドプレーン２０にそれぞれ接続されている。また、低ＥＳＲコンデンサ６０と高ＥＳＲコンデンサ７０とは、各一端がそれぞれビアホール１２を介して電源プレーン１０、各他端がそれぞれビアホール２２を介してグランドプレーン２０に接続されている。
【００３３】
多層配線基板８０における電源ラインの設計では、厳密な特性を得るため、負荷となるＩＣ５０も含めて回路をモデル化しなければならないが、前述したように、この際、反共振が発生する。この反共振は、図４（ａ）の多層配線基板８０の等価回路図に示す、ＩＣ５０が持つ容量成分であるＣchipと、多層配線基板８０が持つ合計のインダクタンスであるＬtotalとの間で発生する。
【００３４】
合計インダクタンスＬtotalは、ＩＣ５０から多層配線基板８０を見たときの電源インピーダンスであり、図４（ｂ）に示す多層配線基板８０の等価回路図のように、ＩＣ５０のパッケージ(package)の電源側およびグランド側それぞれに生じるインダクタンスＬpac１およびＬpack2と、ＩＣ５０の電源側およびグランド側それぞれの基板(pcb)配線パターンに生じるインダクタンスＬpcb1およびＬpcb2と、コンデンサ８１が持つインダクタンスＬcapとの合計になる。コンデンサ８１が持つ容量Ｃcapと合計インダクタンスＬtotalとの間では、直列共振が発生する。
【００３５】
ＣchipとＬtotalとの間で発生する反共振は、理想的には、図４（ｃ）の等価回路図、詳しくは図４（ｄ）に示す等価回路図のように、Ｌtotalに並列に抵抗Ｒaddを追加することで、抑制するのが好ましい。このとき、反共振のピーク値は、図５のグラフに示すように、追加した抵抗Ｒaddの値を上限として抑制されることが知られている。
【００３６】
同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を表す。また、点線で示す特性線Ａは、図４（ａ），（ｂ）に示す、抵抗Ｒaddが接続されていない反共振対策前の等価回路における電源インピーダンスの周波数特性である。実線で示す特性線Ｂは、図４（ｃ），（ｄ）に示す、抵抗Ｒaddが並列接続されて反共振対策が施された等価回路における電源インピーダンスの周波数特性である。
【００３７】
同グラフに示されるように、各特性線Ａ，Ｂは、共に、反共振周波数よりも低い周波数では、合計インダクタンスＬtotalによって周波数の増加に伴ってインピーダンスが増加し、反共振周波数よりも高い周波数では、ＩＣ５０の容量成分Ｃchipによって周波数の増加に伴ってインピーダンスが低下する周波数特性を示す。しかし、反共振対策前の周波数特性を示す特性線Ａは、反共振周波数でカーブが鋭く立ち上がる特性を示すのに対し、反共振対策後の周波数特性を示す特性線Ｂは、反共振周波数でインピーダンスのピーク値が抵抗Ｒaddの値に抑えられる周波数特性を示す。
【００３８】
しかしながら、図４（ｃ），（ｄ）に示すように合計インダクタンスＬtotalに並列に抵抗Ｒaddを接続するのは実装上困難であり、しかも、電源・グランド間が微小な抵抗Ｒaddを介してショートするため、工夫が必要とされる。
【００３９】
本実施形態では、ＩＣ５０のパッケージのインダクタンスＬpac１およびＬpack2は、他の回路要素と比較して十分に小さいため、これらを省略して考える。また、ＩＣ５０のグランド側基板配線パターンに生じるインダクタンスＬpcb2は、必ずしも十分に小さいとはいえず、電源側基板配線パターンに生じるインダクタンスＬpcb1と同様に扱う必要があるが、考察し易くするため、これを省略して、反共振対策後の多層配線基板８０の等価回路を図６に示すように簡略化する。
【００４０】
本実施形態による反共振対策では、第１に、抵抗Ｒaddが並列に接続される部分のインダクタンスＬが多く含まれるようにする、第２に、抵抗Ｒaddと直列に接続されるインダクタンスＬを小さくすることで、図４（ｃ），（ｄ）に示す理想的な対策と同等の等価回路を構成する。
【００４１】
つまり、上記の第１のポイントに対しては、図７（ａ）に示す、抵抗Ｒaddが並列に接続される部分ａのインダクタンスＬが多く含まれるようにする。本実施の形態では、インダクタンスＬpcb1は、ＩＣ５０の電源端子５１とコンデンサ８１の各一端との間に接続される第１の短絡配線が有するインダクタンスに相当し、抵抗Ｒaddは追加配線に介挿される抵抗器８２が持つ抵抗成分に相当する。このため、追加配線の両端が、第１の短絡配線パターンの、ＩＣ５０の電源端子５１側に位置する入口から、コンデンサ８１の各一端側に位置する出口までを全て含むように、電源プレーン１０を経由させないで、第１の短絡配線に並列に追加配線を接続することで、抵抗Ｒaddが並列に接続される部分ａのインダクタンスＬが多く含まれるようにしている。
【００４２】
また、上記の第２のポイントに対しては、図７（ａ）に示す、抵抗Ｒaddと直列に接続される部分ｂのインダクタンスＬを小さくする。このため、本実施の形態では、ＩＣ５０の電源端子５１を第１の負荷側ランドパターン８７ａ、コンデンサ８１の各一端を第１のコンデンサ側ランドパターン８３ａにまとめ、これら各ランドパターン８７ａおよび８３ａ間を、多数のビアホール８９，９１および中継ランドパターン９０を介して接続することで、追加配線を通る電流の経路を太く短くしている。
【００４３】
また、コンデンサ８１が持つインダクタンスＬcapに対しては、多数のバイパスコンデンサや低ＥＳＬ(等価直列インダクタンス)コンデンサを並列に接続して、複数個のコンデンサ８１として使用することで、無視できるほど小さくする。
【００４４】
この結果、本実施形態による多層配線基板８０の図６に示す等価回路図は、図７（ｂ）に示されるものとなり、インダクタンスＬpcb1に対してのみ抵抗Ｒaddが並列に接続されるものと等価になる。
【００４５】
これに対し、従来の図３（ｂ）に示す多層配線基板１では、上記の第１のポイントに関し、ＩＣ５０の電源端子５１とコンデンサ６０，７０の一端との間は、ビアホール１１，１２が電源プレーン１０を経由して接続される基板配線パターンになっている。このため、従来の多層配線基板１の等価回路図を示す図７（ｃ）のように、コンデンサ７０が有する抵抗成分Ｒaddが並列に接続される部分ａ１には、ビアホール１２による配線パターンが有するインダクタンスＬpcb11とコンデンサ６０，７０が有するインダクタンスＬcapとは含まれるが、ビアホール１１による配線パターンが有するインダクタンスＬpcb12は含まれない。言い換えると、コンデンサ７０が有する抵抗成分Ｒaddは、並列部分ａ２における配線パターンが有するインダクタンスＬpcb12には並列接続されない。
【００４６】
このことが、従来の多層配線基板１における特性悪化の原因となっている。一般的に、コンデンサ６０，７０が有するインダクタンスＬcapは、コンデンサ６０，７０を多数個並列に接続することで無視できる程度のレベルにまで低減することができるが、基板配線パターンが有するインダクタンスＬpcbは、その低減に限界があることが知られている。この点で、本実施形態の多層配線基板８０は、上記のように、基板配線パターンが有するインダクタンスＬpcb1の全てに並列に抵抗成分Ｒaddを接続できるので、優れている。
【００４７】
また、上記の第２のポイントに関し、従来の多層配線基板１では、抵抗成分Ｒaddに直列に、配線パターンが有するインダクタンスＬpcb11とコンデンサ７０が有するインダクタンスＬcapとが接続されている。コンデンサ７０が有するインダクタンスＬcapは、上述のように、コンデンサ７０を多数個並列に接続することで無視できる程度のレベルにまで低減することができ、従来の多層配線基板１においても、電源回路設計次第では特性の改善を図ることも可能である。しかし、本実施形態の多層配線基板８０では、図７（ｂ）に示すように、従来と異なり、抵抗成分Ｒaddに直列にコンデンサ８１が接続されず、抵抗成分Ｒaddに直列にコンデンサ８１が接続されることで発生する特性悪化は存在し得ず、この点においても本実施形態の多層配線基板８０は優れている。
【００４８】
また、本実施形態の多層配線基板８０では、基板配線パターンのインダクタンスＬpcb1に並列接続される抵抗成分Ｒaddは、合計インダクタンスＬtotalと容量成分Ｃchipとの間で発生する反共振の周波数をｆ（＝ω／２π）、短絡配線を経由する電源端子５１およびコンデンサ８１間の配線パターンのインダクタンスＬpcb1の値をＬorg、追加配線を経由する電源端子５１およびコンデンサ８１間の配線パターンのインダクタンスの値をＬadd、ＬorgとＬaddとの合成誘導成分をＬorg//Ｌaddとしたとき、２πｆＬorg（＝ωＬorg）を上限、２πｆ(Ｌorg//Ｌadd)（＝ω(Ｌorg//Ｌadd)）を下限とする抵抗値に設定される。ここで、合成誘導成分Ｌorg//Ｌaddは次式で表される。
Ｌorg//Ｌadd＝１／（１／Ｌorg＋１／Ｌadd）＝（Ｌorg×Ｌadd）／（Ｌorg＋Ｌadd）
【００４９】
図８（ａ），（ｂ）および図９（ｃ），（ｄ）は、抵抗成分Ｒaddの値を変化させた場合における電源インピーダンスの変化をシミュレーションした結果を示すグラフである。これら各グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を表す。また、実線で示す右上がりの直線Ｃは、図７（ｂ）に示す等価回路における合計インダクタンスＬtotalのインピーダンス（＝２πｆＬtotal）の周波数特性、一点鎖線で示す右下がりの直線Ｄは、同等価回路における容量成分Ｃchipのインピーダンス（＝１／２πｆＣchip）の周波数特性、二点鎖線で示す右下がりの直線Ｅは、同等価回路における容量成分Ｃcapのインピーダンス（＝１／２πｆＣcap）の周波数特性である。
【００５０】
合計インダクタンスＬtotalを示す直線Ｃと容量成分Ｃchipを示す直線Ｄとが交わる周波数は反共振が発生する反共振周波数であり、合計インダクタンスＬtotalを示す直線Ｃと容量成分Ｃcapを示す直線Ｅとが交わる周波数は直列共振が発生する共振周波数である。
【００５１】
また、図８（ａ），（ｂ）および図９（ｃ），（ｄ）における特性線Ｆ１，Ｆ２およびＦ３，Ｆ４は、追加配線が持つ上記抵抗成分Ｒaddの値を以下の表１のように変化させた場合における電源インピーダンスの周波数特性である。
【表１】
2015043397.tif 000003
【００５２】
上記の表１に示すように、このシミュレーションでは、第１の短絡配線のインダクタンスＬpcb1を１００[ｐＨ]、抵抗成分Ｒを１[ｍΩ]とした。また、追加配線のインダクタンスＬを１[ｐＨ]、抵抗成分Ｒaddの値Ｒを３２[ｍΩ]、１０[ｍΩ]、５[ｍΩ]と変化させた。
【００５３】
図８（ａ）に示す特性線Ｆ１は、第１の短絡配線に追加配線を並列接続せず、追加配線のインダクタンスＬpcb1および抵抗成分Ｒaddがないとき、つまり、本実施形態による反共振対策を施していないときにシミュレーションされる電源インピーダンスを表している。この特性線Ｆ１では、反共振周波数でのインピーダンスは８５５．７[ｍΩ]、共振周波数でのインピーダンスは１．０[ｍΩ]となっている。
【００５４】
図８（ｂ）に示す特性線Ｆ２は、追加配線の抵抗成分Ｒaddの値Ｒを３２[ｍΩ]として、Ｒ＝ωＬorgとしたときにシミュレーションされる電源インピーダンスを表している。この特性線Ｆ２では、反共振周波数でのインピーダンスは３０．４[ｍΩ]、共振周波数でのインピーダンスは１．２[ｍΩ]となり、反共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて−９６[％]、共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて＋２０[％]となっている。つまり、抵抗成分Ｒaddの値ＲをＲ＝ωＬorgとしたときには、反共振周波数でのインピーダンスが９６[％]減少して、追加配線による抑制効果が現れている。また、共振周波数でのインピーダンスは２０[％]増加している。
【００５５】
図９（ｃ）に示す特性線Ｆ３は、追加配線の抵抗成分Ｒaddの値Ｒを１０[ｍΩ]に減らして、Ｒ＜ωＬorgとしたときにシミュレーションされる電源インピーダンスを表している。この特性線Ｆ３では、反共振周波数でのインピーダンスは９．７[ｍΩ]、共振周波数でのインピーダンスは１．７[ｍΩ]となり、反共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて−９８．８[％]、共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて＋７０[％]となっている。つまり、抵抗成分Ｒaddの値ＲをＲ＜ωＬorgとして１０[ｍΩ]にしたときには、反共振周波数でのインピーダンスが９８．８[％]にさらに減少して、追加配線による抑制効果が高まっている。逆に、共振周波数でのインピーダンスは７０[％]に増加している。
【００５６】
図９（ｄ）に示す特性線Ｆ４は、追加配線の抵抗成分Ｒaddの値Ｒを５[ｍΩ]にさらに減らして、Ｒ＜ωＬorgとしたときにシミュレーションされる電源インピーダンスを表している。この特性線Ｆ４では、反共振周波数でのインピーダンスは５．０[ｍΩ]、共振周波数でのインピーダンスは２．２[ｍΩ]となり、反共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて−９９．４[％]、共振周波数でのインピーダンスは対策の無い特性線Ｆ１の値に比べて＋１２０[％]となっている。つまり、抵抗成分Ｒaddの値ＲをＲ＜ωＬorgとして５[ｍΩ]にしたときには、反共振周波数でのインピーダンスが９９．４[％]にさらに減少して、追加配線による抑制効果が高まっている。逆に、共振周波数でのインピーダンスは１２０[％]に増加している。
【００５７】
すなわち、上記の各グラフから、追加配線の抵抗成分Ｒaddの値Ｒを低下させていくと、反共振の抑制効果は高まるが、共振の悪化量が増えることが理解される。そのため、抵抗成分Ｒaddの値Ｒの最適値は一意には定まらず、反共振周波数でのインピーダンスと共振周波数でのインピーダンスとの優先比率、つまり、重視する周波数に依存して、定まることとなる。ただし、値ＲをωＬorgよりも大きくすると、反共振対策の効果が低下することは明らかであるため、値Ｒは、上述のように、ωＬorgを上限、ω(Ｌorg//Ｌadd)を下限とするのが望ましい。
【００５８】
このωＬの取り得る範囲は、ＩＣ５０の持つ容量成分Ｃchipが一般に１[ｎＦ]〜数百[ｎＦ]と言われており、合計インダクタンスＬtotalが最大でも１０００[ｐＦ]程度と見積もられることから、高々１[Ω]となる。これに対し、特許文献１および２に開示された従来の多層配線配線基板１では、反共振の対象としているプレーン間容量Ｃpの想定が１００[ｐＦ]〜２[ｎＦ]で、本実施形態の対象としている容量成分Ｃchipの１[ｎＦ]〜数百[ｎＦ]よりも小さいため、高ＥＳＲ抵抗７０に必要とされる抵抗成分Ｒaddの値Ｒが同各文献に示されるように結果的に０．１６〜３．９８[Ω]と大きくなり、本実施形態で必要とされる高々１[Ω]の値Ｒとは大きく異なる。抵抗成分Ｒaddの値Ｒを大きくするにはそれなりの資源が必要とされることから、その点で、従来の多層配線配線基板１は不利であり、それに対して本実施形態の多層配線基板８０は有利となる。
【００５９】
このような本実施形態の多層配線基板８０では、上記のように、所定の抵抗成分Ｒaddは、図３（ａ）に示すように、追加配線に複数個の抵抗器８２が並列に介挿されて、追加配線にもたらされる。また、ノイズ除去用の複数個のコンデンサ８１は、各一端が第１の短絡配線を介してＩＣ５０の電源端子５１、各他端が第２の短絡配線を介してグランド端子５２に接続される。また、第１の短絡配線に並列に、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ追加配線が接続される。このため、コンデンサ８１の各一端とＩＣ５０の電源端子５１との間には第１の短絡配線によってインダクタンスＬpcb1が生じるが、このインダクタンスＬpcb1には、図７（ｂ）に示すように並列に、追加配線が持つ所定の抵抗成分Ｒaddが、電源プレーン１０およびグランドプレーン２０によって分断されることなく、接続される。従って、所定の抵抗成分Ｒaddが並列に接続される部分ａの、第１の短絡配線によって生じるインダクタンスＬpcb1は、電源プレーン１０およびグランドプレーン２０によって分断される従来よりも多くなり、前述した第１のポイントが満たされる。
【００６０】
また、本実施形態の多層配線基板８０では、ＩＣ５０から多層配線基板８０側を見た合計のインダクタンスＬtotalを、コンデンサ８１を複数個並列に接続してコンデンサ部分に生じるインダクタンスＬcapを無視できるほど小さくすることで、第１の短絡配線によって生じるインダクタンスＬpcb1に近似する。そして、第１の短絡配線によって生じるこのインダクタンスＬpcb1にだけ、図７（ｂ）に示すように、追加配線の抵抗成分Ｒaddを上記のように従来よりも多く並列に接続する。これにより、実装上容易に、かつ、電源・グランド間がショートすることなく、合計インダクタンスＬtotalに並列に抵抗成分Ｒaddを接続した、図６に示す簡略化した理想の反共振対策と同等の回路に、多層配線基板８０の等価回路を構成できる。
【００６１】
また、図７（ａ）の部分ｂに示すように、追加配線にはその抵抗成分Ｒaddに直列にインダクタンスＬが生じる。しかし、このインダクタンスＬは、追加配線を、コンデンサ８１の各一端をまとめる第１のコンデンサ側ランドパターン８３ａと、ＩＣ５０の電源端子５１をまとめる第１の負荷側ランドパターン８７ａとの間に、多数のビアホール８９，９１および中継ランドパターン９０によって形成し、追加配線に流れる電流の経路を太くて短くすることで、小さくなる。
【００６２】
この結果、所定の抵抗成分Ｒaddが並列に接続される部分ａの、第１の短絡配線によって生じるインダクタンスＬpcb1を従来よりも多く含み、かつ、追加配線の抵抗成分Ｒaddに直列に生じるインダクタンスＬが小さくなることで、追加配線の抵抗成分Ｒaddによって抑制される反共振のピーク値は、従来よりも小さく抑制される。
【００６３】
また、本実施形態の多層配線基板８０によれば、所定の抵抗成分Ｒaddは２πｆＬorgを上限、２πｆ(Ｌorg//Ｌadd)を下限として設定され、ＩＣ５０から多層配線基板８０側を見たときの合計インダクタンスＬtotalの反共振周波数でのインピーダンス値、すなわち反共振のピーク値は、この範囲に抑制される。また、この範囲において所定の抵抗成分Ｒaddの値が小さくなっていくと、反共振周波数での合計インダクタンスＬtotalのインピーダンスが低下して反共振の抑制効果は増すが、共振周波数でのインピーダンスが増加して電源電圧の変動が大きくなり、悪化する。このため、設計の対象となる電源回路で重視する周波数でのインピーダンス特性に鑑みて、所定の抵抗成分Ｒaddの値を上記範囲内で選択することで、最適な電源回路設計を行うことが可能になる。
【００６４】
上記の実施形態による多層配線基板８０は、図１０（ａ），（ｂ），（ｃ）に示す多層配線基板８０Ａ，８０Ｂ，８０Ｃに変形して構成することができる。なお、図１０において図３（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。
【００６５】
図１０（ａ）に示す多層配線基板８０Ａは、ＩＣ５０の電源端子５１およびコンデンサ８１の各一端間を、第２層に形成した第１の中継ランドパターン８５ａおよび第１ビアホール８４ａ、第２ビアホール８６ａからなる短絡配線により、短絡している。また、この短絡配線に並列に、第１層に形成した第１のコンデンサ側ランドパターン８３ａおよび第１の負荷側ランドパターン８７ａからなる追加配線を接続している。
【００６６】
図１０（ｂ）に示す多層配線基板８０Ｂは、短絡配線が第１層に形成された第１の中継ランドパターン８５ａからのみ構成される点が、図１０（ａ）に示す多層配線基板８０Ａと異なる。この場合、追加配線の有するインダクタンスＬpcb1は低い方が望ましいため、短絡配線が迂回されて形成された形になっている。
【００６７】
図１０（ｃ）に示す多層配線基板８０Ｃは、図３（ａ）に示す第１の実施形態の多層配線基板８０と比べて、第１、第２および第４の中継ランドパターン８５ａ、８５ｂおよび９０、第２ビアホール８６ａ，第４ビアホール８６ｂおよび第６ビアホール９１が省略されている点だけが、異なる。
【００６８】
このような変形例による多層配線基板８０Ａ，８０Ｂ，８０Ｃによっても、第１の実施形態の多層配線基板８０と同様な作用効果が奏される。
【００６９】
図１０（ａ）に示す多層配線基板８０Ａについて、実際に電磁界シミュレータを用いて、効果の確認を行った。この電磁界シミュレータには、アンシス・ジャパン株式会社製の解析ソフトウエアAnsys ＳＩwaveを用いた。この際、多層配線基板８０Ａの各配線パターンの寸法は、図１１（ａ）に示すように、追加配線パターンおよび短絡配線パターンの各長さを５ｍｍ、追加配線パターンの幅を１０ｍｍ、短絡配線パターンの幅を１ｍｍ、第１層と第２層との間、および第２層と第３層との間の各距離をそれぞれ０．００４ｍｍに設定した。また、ＩＣ５０の持つ容量成分Ｃhipを０．１[μＦ]と想定した。また、コンデンサ８１として容量成分Ｃcapが１[μＦ]のものを３個用い、抵抗器８２として抵抗値Ｒが５００[ｍΩ]のチップ抵抗を１０個用いた設定とした。このため、抵抗器８２の合成抵抗は５０[ｍΩ]になる。
【００７０】
本設定では、抵抗器８２によって追加される抵抗成分Ｒaddの抵抗値Ｒの上限は、前述のようにωＬorgで約５０[ｍΩ]、下限はω（Ｌorg//Ｌadd）で約３０[ｍΩ]である。従って、５００[ｍΩ]のチップ抵抗を１０個用いた上記の設定では、抵抗器８２によって追加される抵抗成分Ｒaddの５０[ｍΩ]の抵抗値Ｒは、この範囲内にある。
【００７１】
また、比較のため、図１１（ｂ）に示す、追加配線を設けない反共振無対策の多層配線基板８０Ｄ、図１１（ｃ）に示す、追加配線に抵抗器８２を設けない多層配線基板８０Ｅについても、シミュレートした。なお、図１１において図１０（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。図１１（ｃ）に示す、追加配線に抵抗器８２を設けない場合には、追加される抵抗成分Ｒaddの抵抗値Ｒは０[ｍΩ]であるため、上記の約５０[ｍΩ]〜約３０[ｍΩ]の範囲外にある。
【００７２】
図１２は、上記のシミュレートした結果を示すグラフである。同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を表す。また、点線で示す特性線Ｇ１は、図１１（ｂ）に示す反共振対策を施していない多層配線基板８０Ｄにおける電源インピーダンスの周波数特性、実線で示す特性線Ｇ２は、図１１（ａ）に示す反共振対策を施した多層配線基板８０Ａにおける電源インピーダンスの周波数特性、一点鎖線で示す特性線Ｇ３は、図１１（ｃ）に示す抵抗器８２を設けない多層配線基板８０Ｅにおける電源インピーダンスの周波数特性である。
【００７３】
以下の表２は、各多層配線基板８０Ａ、８０Ｄ、８０Ｅにおける、反共振周波数および共振周波数でのインピーダンスのシミュレーション値を示す。
【表２】
2015043397.tif 000004
【００７４】
上記の表２に示すように、反共振対策を施した特性線Ｇ２の反共振周波数におけるインピーダンス値６３．３[ｍΩ]は、無対策の特性線Ｇ１の値１９２．９[ｍΩ]に比べて６７％低減している。また、反共振対策を施した特性線Ｇ２の共振周波数におけるインピーダンス値７．８[ｍΩ]は、無対策の特性線Ｇ１の値７．８[ｍΩ]と同じであり、顕著な悪化は見られない。
【００７５】
また、抵抗なしパターンを追加した特性線Ｇ３の場合には、パターンの並列化によるインダクタンスＬの低下が生じ、図１２のグラフに示すように、右肩上がりのカーブが全体に低減する。また、表２に示す、反共振周波数におけるインピーダンス値１３３．１[ｍΩ]は、無対策の特性線Ｇ１の値１９２．９[ｍΩ]に比べて３１％の低減にとどまる。
【００７６】
この結果、追加される抵抗成分Ｒaddの抵抗値Ｒが５０[ｍΩ]で、上限がωＬorg、下限がω（Ｌorg//Ｌadd）の範囲内にある、図１１（ａ）に示す反共振対策を施した多層配線基板８０Ａの有効性を確認することができた。
【００７７】
図１３（ａ）、（ｂ）は、本発明の第２の実施の形態による多層配線基板９２Ａ、９２Ｂの概念構成図である。なお、同図において図１０（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。
【００７８】
第２の実施の形態による多層配線基板９２Ａ、９２Ｂは、抵抗器８２が実装されておらず、所定の抵抗成分Ｒaddは、追加配線を形成する導体層の厚みまたは材質が選択され、電気抵抗率が調整されて、追加配線にもたらされている。
【００７９】
図１３（ａ）に示す多層配線基板９２Ａでは、ＩＣ５０の電源端子５１とコンデンサ８１の各一端とを接続する、第１層に形成された追加配線９３の導体層の厚みまたは材質が選択されて、所定の抵抗成分Ｒaddが追加配線９３にもたらされている。この多層配線基板９２Ａでは、第１層に形成された追加配線９３がビアホールを介さないで形成されるため、ビアホール８４ａ，８６ａを介して短絡配線として形成される中継ランドパターン８５ａよりも、インダクタンスＬを低減しやすい。しかしながら、第１層に形成される他の配線パターンに影響が及ばないように、追加配線９３についてのみ、導体層の厚みまたは材質を調整する必要がある。
【００８０】
図１３（ｂ）に示す多層配線基板９２Ｂでは、ＩＣ５０の電源端子５１とコンデンサ８１の各一端とは、第１層において、導体層の厚みまたは材質が調整されていない短絡配線９４によって短絡接続されている。所定の抵抗成分Ｒaddは、第２層において、導体層の厚みまたは材質が選択されて形成された追加配線９５にもたらされている。この多層配線基板９２Ｂでは、第２層に追加配線９５が形成されるため、ビアホール８４ａ，８６ａを介する分だけ、インダクタンスＬを低減し難い。しかし、追加配線９５の専用の層として電源パターンを区別して設計できるため、第１層に形成する上記の場合のように、同じ層における他の配線パターンに影響を及ぼすことはない。
【００８１】
図１３（ｂ）に示す多層配線基板９２Ｂについて、実際に電磁界シミュレータを用いて、効果の確認を行った。この電磁界シミュレータにも、アンシス・ジャパン株式会社製の解析ソフトウエアAnsys ＳＩwaveを用いた。この際、多層配線基板９２Ｂの各配線パターンの寸法は、図１４（ａ）に示すように、短絡配線９４および追加配線９５の各長さを５ｍｍ、短絡配線９４の幅を３ｍｍ、追加配線９５の幅を１０ｍｍ、第１層と第２層との間、および第２層と第３層との間の各距離をそれぞれ０．１ｍｍに設定した。また、短絡配線９４を導電率が５．８×１０７[Ｓ／ｍ]の通常の導電層、追加配線９５を導電率が３．０×１０５[Ｓ／ｍ]の抵抗成分Ｒaddを有する銅材質に想定した。この抵抗成分Ｒaddの抵抗値Ｒは、上限がωＬorg、下限がω（Ｌorg//Ｌadd）の範囲内にある。また、ＩＣ５０の持つ容量成分Ｃchipを０．１[μＦ]と想定した。また、コンデンサ８１として容量成分Ｃcapが１[μＦ]のものを３個用いた設定とした。
【００８２】
また、比較のため、図１４（ｂ）に示す、追加配線９５を設けない反共振無対策の多層配線基板９２Ｃ、図１４（ｃ）に示す、追加配線９５に変えて導電率が５．８×１０７[Ｓ／ｍ]の通常の導電層からなる抵抗成分Ｒaddが無い通常配線９６を設けた多層配線基板９２Ｄについても、シミュレートした。なお、図１４において図１３（ｂ）と同一または相当する部分には同一符号を付してその説明は省略する。図１４（ｃ）に示す、通常配線９６を設けて抵抗成分Ｒaddが無い場合には、追加される抵抗成分Ｒaddの抵抗値Ｒは０[ｍΩ]であるため、上限がωＬorg、下限がω（Ｌorg//Ｌadd）の範囲外にある。
【００８３】
図１５は、上記のシミュレートした結果を示すグラフである。同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を表す。また、点線で示す特性線Ｈ１は、図１４（ｂ）に示す反共振対策を施していない多層配線基板９２Ｃにおける電源インピーダンスの周波数特性、実線で示す特性線Ｈ２は、図１４（ａ）に示す反共振対策を施した多層配線基板９２Ｂにおける電源インピーダンスの周波数特性、一点鎖線で示す特性線Ｈ３は、図１４（ｃ）に示す抵抗成分Ｒaddが無い多層配線基板９２Ｄにおける電源インピーダンスの周波数特性である。
【００８４】
以下の表３は、各多層配線基板９２Ｂ、９２Ｃ、９２Ｄにおける、反共振周波数および共振周波数でのインピーダンスのシミュレーション値を示す。
【表３】
2015043397.tif 000005
【００８５】
上記の表３に示すように、反共振対策を施した特性線Ｈ２の反共振周波数におけるインピーダンス値１１４．８[ｍΩ]は、無対策の特性線Ｈ１の値３１７．７[ｍΩ]に比べて６４％低減している。また、反共振対策を施した特性線Ｈ２の共振周波数におけるインピーダンス値４．２[ｍΩ]は、無対策の特性線Ｈ１の値３．６[ｍΩ]と比べて１７％増加しているが、顕著な悪化は見られない。
【００８６】
また、抵抗なしパターンを追加した特性線Ｈ３の場合には、パターンの並列化によるインダクタンスＬの低下が生じ、図１５のグラフに示すように、右肩上がりのカーブが全体に低減する。また、表３に示す、反共振周波数におけるインピーダンス値２２９．２[ｍΩ]は、無対策の特性線Ｈ１の値３１７．７[ｍΩ]に比べて２８％の低減にとどまる。
【００８７】
この結果、追加される抵抗成分Ｒaddの抵抗値Ｒの上限がωＬorg、下限がω（Ｌorg//Ｌadd）の範囲内にある、図１４（ａ）に示す反共振対策を施した多層配線基板９２Ｂの有効性を確認することができた。
【００８８】
なお、上記の第１および第２の各実施形態における多層配線基板８０Ａ，８０Ｂ，８０Ｃおよび多層配線基板９２Ａ、９２Ｂでは、図１０および図１３に示すように、第１のコンデンサ側ランドパターン８３ａおよび第１の負荷側ランドパターン８７ａ間にだけ、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ追加配線が第１の短絡配線に並列に電気的に接続され、等価回路図が図７（ｂ）に示される場合について、説明した。
【００８９】
しかし、第２のコンデンサ側ランドパターン８３ｂおよび第２の負荷側ランドパターン８７ｂ間にだけ、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ追加配線が第２の短絡配線に並列に電気的に接続されるように、構成してもよい。
【００９０】
また、第１のコンデンサ側ランドパターン８３ａおよび第１の負荷側ランドパターン８７ａ間に、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ追加配線が第１の短絡配線に並列に電気的に接続されると共に、第２のコンデンサ側ランドパターン８３ｂおよび第２の負荷側ランドパターン８７ｂ間にも、電源プレーン１０およびグランドプレーン２０を介することなく、所定の抵抗成分Ｒaddを持つ第２の追加配線が第２の短絡配線に並列に電気的に接続され、等価回路図が図１６（ａ）に示されるように構成してもよい。なお、図１６において図４および図７と同一または相当する部分には同一符号を付してその説明は省略する。
【００９１】
図１６（ａ）に示す等価回路図では、ＩＣ５０のグランド端子５２側に発生する基板配線パターンによるインダクタンスＬpcb2にも並列に抵抗成分Ｒadd が接続された構成になっている。この結果、ＩＣ５０のパッケージに発生する十分に小さなインダクタンスＬpack1、Ｌpack2を含めた多層配線基板の等価回路図は同図（ｂ）に示すものとなる。
【００９２】
本構成によれば、コンデンサ８１の各一端とＩＣ５０の電源端子５１との間、およびコンデンサ８１の各他端とＩＣ５０のグランド端子５２との間には、第１の短絡配線および第２の短絡配線によってインダクタンスＬpcb1およびＬpcb2がそれぞれ生じるが、これらのインダクタンスＬpcb1およびＬpcb2には、並列に、第１の追加配線および第２の追加配線が持つ所定の抵抗成分Ｒaddが、電源プレーン１０およびグランドプレーン２０によって分断されることなく、それぞれ接続される。従って、所定の抵抗成分Ｒaddが並列に接続される部分ａの、第１の短絡配線および第２の短絡配線によって生じる各インダクタンスＬpcb1およびＬpcb2は、電源プレーン１０およびグランドプレーン２０によって分断される従来よりもそれぞれ多くなる。
【００９３】
また、第１の追加配線および第２の追加配線にはその抵抗成分Ｒaddに直列にインダクタンスＬがそれぞれ生じる。しかし、これらのインダクタンスＬは、第１の追加配線を、コンデンサ８１の各一端をまとめる第１のコンデンサ側ランドパターン８３ａと、ＩＣ５０の電源端子５１をまとめる第１の負荷側ランドパターン８７ａ間に形成し、第１の追加配線に流れる電流の経路を太くて短くすることで、また、第２の追加配線を、コンデンサ８１の各他端をまとめる第２のコンデンサ側ランドパターン８３ｂと、ＩＣ５０のグランド端子５２をまとめる第２の負荷側ランドパターン８７ｂ間に形成し、第２の追加配線に流れる電流の経路を太くて短くすることで、小さくなる。
【００９４】
この結果、ＩＣ５０の電源端子５１およびコンデンサ８１の各一端間、並びにＩＣ５０のグランド端子５２およびコンデンサ８１の各他端間において、第１の追加配線および第２の追加配線の各抵抗成分Ｒaddによって抑制される反共振のピーク値は、従来よりもそれぞれ小さく抑制される。
【符号の説明】
【００９５】
８０Ａ、８０Ｂ、８０Ｃ、９２Ａ、９２Ｂ…多層配線基板
５０…ＩＣ（負荷）
５１…電源端子
５２…グランド端子
８１…コンデンサ
８２…抵抗器
８３ａ、８３ｂ…コンデンサ側ランドパターン
８４ａ、８４ｂ、８６ａ、８６ｂ、８９、９１…ビアホール
８５ａ、８５ｂ、８８、９０…中継ランドパターン
９３、９５…追加配線
９４…短絡配線
９６…通常配線
Ｃchip…ＩＣ５０の容量成分
Ｌpack1、Ｌpack2…ＩＣ５０のインダクタンス
Ｃcap…コンデンサ８１の容量成分
Ｌcap…コンデンサ８１のインダクタンス
Ｌpcb1、Ｌpcb2…基板配線パターンのインダクタンス
【図１】
2015043397.tif 000006
【図２】
2015043397.tif 000007
【図３】
2015043397.tif 000008
【図４】
2015043397.tif 000009
【図５】
2015043397.tif 000010
【図６】
2015043397.tif 000011
【図７】
2015043397.tif 000012
【図８】
2015043397.tif 000013
【図９】
2015043397.tif 000014
【図１０】
2015043397.tif 000015
【図１１】
2015043397.tif 000016
【図１２】
2015043397.tif 000017
【図１３】
2015043397.tif 000018
【図１４】
2015043397.tif 000019
【図１５】
2015043397.tif 000020
【図１６】
2015043397.tif 000021