(57)【要約】      （修正有）【課題】大型ＬＳＩチップ等において、熱応力歪による半導体基板の破壊を抑制する方法の提供。【解決手段】表面に第１集積回路４aが形成された第１半導体基板６aと、前記第１半導体基板６aに搭載され表面に形成された第２集積回路４bが前記第１集積回路４aに接続された第２半導体基板６bと、前記第１半導体基板６aを貫通して弾性変形する構造を有する一端が前記第１半導体基板６aの裏面から突出し他端が前記第１集積回路４a又は前記第２集積回路４bに接続された複数の導電性柱状体１０とを有すること。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面に第１集積回路が形成された第１半導体基板と、
前記第１半導体基板に搭載され、表面に形成された第２集積回路が前記第１集積回路に接続された第２半導体基板と、
前記第１半導体基板を貫通して、弾性変形する構造を有する一端が前記第１半導体基板の裏面から突出し、他端が前記第１集積回路又は前記第２集積回路に接続された複数の導電性柱状体とを有することを
特徴とする半導体装置。
【請求項２】
前記導電性柱状体は、銅を含み、
前記一端は、前記導電性柱状体の径の３倍以上の長さを有することを
特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電性柱状体の前記一端は、第１有機物を含む第１基板に接続されることを
特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記導電性柱状体の前記一端の根元を覆い、前記根元から遠ざかるに従い薄くなる第２有機物を含む絶縁膜を有することを
特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。   
【請求項５】
前記第１半導体基板を搭載し第３有機物を含む第２基板を有し、
前記第２基板は、前記第２基板の表面に第１間隔で配置された第１端部と、前記第２基板の裏面に前記第１間隔より広い第２間隔で配置された第２端部と、前記第２基板の内部に配置された中間部とを有する複数の配線を備え、
前記第１端部に、前記導電性柱状体が接続されていることを
特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１半導体基板と、
前記第１半導体基板に搭載され、集積回路が形成された第２半導体基板と、
前記第１半導体基板を貫通して一端が前記第１半導体基板の裏面から突出し、他端が前記集積回路に接続された複数の導電性柱状体とを有し、
前記一端は、前記導電性柱状体の径の３倍以上の長さを有することを
特徴とする半導体装置。
【請求項７】
第１半導体基板の表面から裏面に向かって伸びる複数のビアホールを形成し、前記ビアホールに導電材を充填する工程と、
第２集積回路が形成された第２半導体基板を、前記第１半導体基板の表面側に搭載する工程と、
前記第１半導体基板の裏面をエッチングして、前記導電材の一端を前記導電材の径の３倍以上の長さを有すように突出させる工程とを有し、
前記導電材の他端は、前記第１半導体基板に形成される第１集積回路または前記第２集積回路に接続される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
第１のＬＳＩ（Large Scale Integration）チップと第２のＬＳＩチップとがフェイスダウンボンディング方式により接合されたＣＯＣ（Chip On Chip）型の半導体装置を高密度化する方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３５３４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＯＣ型半導体装置では、その積層されたＬＳＩチップにより、高い集積度が得られる。ＣＯＣ型半導体装置の第１のＬＳＩチップは、例えばＣＰＵである。第２のＬＳＩチップは、例えばメモリである。
【０００５】
このようにＣＯＣ型半導体装置はＣＰＵ等の大型ＬＳＩチップを有するので、有機物でできた配線基板（例えば、プリント基板）に実装されると、第１のＬＳＩチップに大きな熱応力歪が発生する。これは、半導体でできたＬＳＩチップと有機物でできた配線基板の熱膨張係数が大きく異なるためである。
【０００６】
このようなＣＯＣ型半導体装置を有機物でできた配線基板に実装し長期間使用すると、第１のＬＳＩチップは熱応力歪に耐え切れずに、破壊されることがある。
【課題を解決するための手段】
【０００７】
上記の問題を解決するために、本装置の一観点によれば、表面に第１集積回路が形成された第１半導体基板と、前記第１半導体基板に搭載され表面に形成された第２集積回路が前記第１集積回路に接続された第２半導体基板と、前記第１半導体基板を貫通して弾性変形する構造を有する一端が前記第１半導体基板の裏面から突出し他端が前記第１集積回路又は前記第２集積回路に接続された複数の導電性柱状体とを有することを特徴とする半導体装置が提供される。 
【発明の効果】
【０００８】
開示の半導体装置によれば、第１半導体基板と第１半導体基板に搭載された第２半導体基板とを有する半導体装置を有機物でできた配線基板に実装しても、第１半導体基板にかかる応力を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１の半導体装置の平面図である。
【図２】図２は、図１（ｂ）のII-II線に沿った断面図である。
【図３】図３は、半導体装置左端の断面図の一例である。
【図４】図４は、半導体装置の製造方法を説明するフローチャートである。
【図５】図５は、半導体装置の製造方法を説明する平面図である。
【図６】図６は、半導体装置の製造方法を説明する平面図である。
【図７】図７は、半導体装置の製造方法を説明する平面図である。
【図８】図８は、半導体装置の製造方法を説明する平面図である。
【図９】図９は、半導体装置の製造方法を説明する断面図である。
【図１０】図１０は、半導体装置の製造方法を説明する断面図である。
【図１１】図１１は、ビアホールの形成方法の一例を示す工程断面図である。
【図１２】図１２は、導電材の充填方法の一例を示す工程断面図である。
【図１３】図１３は、配線基板に実装された半導体装置の断面図である。
【図１４】図１４は、半田バンプで配線基板に実装された半導体装置の断面図である。
【図１５】図１５は、半導体装置の第１変形例の断面図である。
【図１６】図１６は、半導体装置の第２変形例の断面図である。
【図１７】図１７は、実施の形態２の半導体装置の拡大断面図である。
【図１８】図１８は、実施の形態３の半導体装置の断面図である。
【図１９】図１９は、実施の形態４の半導体装置の断面図である。
【図２０】図２０は、実施の形態５の半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１１】
（１）構造
図１は、実施の形態１の半導体装置２の平面図である。図１（ａ）は、半導体装置２の表面側の平面図である。図１（ｂ）は、半導体装置２の裏面側の平面図である。図２は、図１（ｂ）のII-II線に沿った断面図である。
【００１２】
半導体装置２は、図１（ａ）および図２に示すように、第１半導体基板６ａを有している。半導体装置２はさらに、第１半導体基板６ａに搭載された第２半導体基板６ｂを有している。尚、図１（ａ）では、後述するモールド樹脂７（図２参照）は省略されている。
【００１３】
第１半導体基板６ａの表面には、図２に示すように、第１集積回路４ａ(例えば、ＣＰＵ)が形成されている。第１集積回路４ａは、第１半導体基板６ａの表面に形成された半導体デバイス（例えば、ＭＯＳトランジスタ（Metal-Oxide-Semiconductor Field-Effect Transistor））と、第１半導体基板６ａの表面上に形成された第１多層配線層８ａとを有している。
【００１４】
第２半導体基板６ｂの表面には、図２に示すように、第２集積回路４ｂ（例えば、メモリ）が形成されている。第２集積回路４ｂは、第２半導体基板６ｂの表面に形成された半導体デバイス（例えば、ＭＯＳトランジスタ）と、第２半導体基板６ｂの表面上に形成された第２多層配線層８ｂとを有している。
【００１５】
半導体装置２はさらに、第１半導体基板６ａを貫通して一端が第１半導体基板６ａの裏面から突出し、他端が第１集積回路４ａ又は第２集積回路４ｂに接続された複数の導電性柱状体１０を有する。導電性柱状体１０は、第１集積回路４ａおよび第２集積回路４ｂの両方に接続されてもよい。
【００１６】
導電性柱状体１０は例えば、銅でできた円柱状の導体である。導電性柱状体１０の側面は、好ましくは絶縁膜で覆われている。なお「〜でできた物」は、「〜」で形成されている。したがって「〜でできた物」は、「〜」を含む。故に「銅でできた円柱状の導体」は、「銅を含む円柱状の導体である」（以下、同様）。
【００１７】
半導体装置２はさらに、第１集積回路４ａと第２集積回路４ｂを封止するモールド樹脂７を有している。第１集積回路４ａと第２集積回路４ｂの間には、アンダーフィル樹脂が充填されてもよい。
【００１８】
図３は、半導体装置２左端の断面図の一例である。
【００１９】
第１半導体基板６ａの半導体デバイスは、素子領域２０に形成されている。
【００２０】
第１多層配線層８ａは、図３に示すように、その表面に配置された導電性パッド１４と、複数の層間絶縁膜１２と、層間絶縁膜１２に形成されたチップ配線１６とを有している。
【００２１】
チップ配線１６は、第１半導体基板６ａの表面に形成された半導体デバイス同士または該半導体デバイスと導電性パッド１４を接続している。チップ配線１６はさらに、該半導体デバイスと導電性柱状体１０または導電性パッド１４と導電性柱状体１０を接続している。第２半導体基板６ｂの第２多層配線層８ｂも、同様の構造を有している。
【００２２】
第１集積回路４ａと第２集積回路４ｂは例えば、第１集積回路４ａの導電性パッド１４と第２集積回路４ｂの導電性パッド（図示せず）の間に配置された半田バンプ１８により接続されている。
【００２３】
導電性柱状体１０は、素子領域２０の外側に配置されている。
【００２４】
（２）製造方法
図４は、半導体装置２の製造方法を説明するフローチャートである。図５〜８は、半導体装置２の製造方法を説明する平面図である。図９及び１０は、半導体装置２の製造方法を説明する断面図である。
【００２５】
図９及び１０は、ウエハ状の第１半導体基板２２（図５（ａ）参照）に格子状に設定されるスクライブライン２４によって区画されるチップ形成領域２６の断面図である。第１半導体基板２２は、例えばＳｉ基板である。
【００２６】
―半導体デバイスの形成（Ｓ２）―
図５（ａ）および図９（ａ）に示すように、各チップ形成領域２６内の素子形成領域２８に半導体デバイス（例えば、ＭＯＳトランジスタ）を形成する。素子形成領域２８は、図２の素子領域２０に対応する。
【００２７】
―ビアホールの形成（Ｓ４）―
次に、図５（ｂ）および図９（ｂ）に示すように素子形成領域２８の外側に、第１半導体基板２２の表面から裏面に向かって伸びる複数のビアホール３０を形成する。
【００２８】
図１１は、ビアホール３０の形成方法の一例を示す工程断面図である。
【００２９】
まず図１１（ａ）に示すように、第１半導体基板２２の表面に絶縁膜３４（例えば、ＳｉＯ２膜）を形成する。
【００３０】
この絶縁膜３４上に、ビアホール３０に対応する開口部３６を有するマスク３８（例えば、フォトレジストマスクまたはメタルマスク）を形成する。このマスク３８を介して、図１１（ｃ）に示すように、例えばＤＲＩＥ（Deep Reactive Ion Etching）により第１半導体基板２２をエッチングする。
【００３１】
このエッチングにより、ビアホール３０が形成される。エッチング後、マスク３８は除去する。
【００３２】
―導電材の充填（Ｓ６）―
次に、図６（ａ）および図９（ｃ）に示すように、ビアホール３０に導電材（導電性の材料）３２を充填する。
【００３３】
図１２は、導電材３２の充填方法の一例を示す工程断面図である。
【００３４】
まず図１２（ａ）に示すように、ビアホール３０（図９（ｂ）参照）の内壁に、例えばＣＶＤ（Chemical Vapor Deposition）により絶縁膜４０（例えば、ＳｉＯ２膜）を形成する。この絶縁膜４０上に、例えばスパッタによりバリアメタル４２（例えば、Ｔａ膜またはＴｉ膜）とシード膜４４（例えば、Ｃｕ膜）を形成する。
【００３５】
次に図１２（ｂ）に示すように、シード膜４４上に例えば電解メッキにより導電材（例えば、Ｃｕ）３２を析出して、ビアホール３０を導電材３２で満たす。
【００３６】
絶縁膜４０から導電材３２までの形成物は、ビアホール３０の外側にも形成される。そこで図１２（ｃ）に示すように、これら形成物のうちビア３０の外側の部分を、例えばＣＭＰ（Chemical Mechanical Polishing）により除去する。素子形成領域２８に形成された半導体デバイスは、絶縁膜３４（図１２（ｃ）参照）により保護されエッチング（ＣＭＰ）されない。
【００３７】
絶縁膜３４は、最下層の層間絶縁膜１２（図３参照）になる。尚、図６（ａ）および図９（ｃ）では、絶縁膜３４は省略されている。
【００３８】
―多層配線層の形成（Ｓ８）―
次に、図６（ｂ）および図９（ｄ）に示すように、多層配線層４６を形成する。
【００３９】
具体的には例えば、まず第１半導体基板２２上の絶縁膜３４に（図１２（ｃ）参照）、配線溝とビアホール（貫通孔）を形成し、これらに導電材（例えば、Ｃｕ）を充填する。
【００４０】
その後、第１導体基板２２の上方に低誘電率膜（例えば、ＳｉＣＯ膜）を形成する。さらに、この低誘電率膜に配線溝とビアホールを形成し、これらに導電材（例えば、Ｃｕ）を充填する。これらの工程を繰り返すことで、多層配線層４６を形成する。
【００４１】
多層配線層４６は、後述するウエハ分割（Ｓ１６）で第１半導体基板２２とともに分割されて、第１半導体基板６ａ(図２参照)の第１多層配線層８ａになる。
【００４２】
ビアホールまたは配線溝に充填された導電材は、第１多層配線層８ａのチップ配線１６（図３参照）になる。
【００４３】
最上層の低誘電率膜には、図３および図６（ｂ）に示すように、導電性パッド１４が形成される。
【００４４】
―半導体チップの搭載（Ｓ１０）―
次に、図７（ａ）および図１０（ａ）に示すように、第２集積回路４ｂが形成された第２半導体基板６ｂを、第１半導体基板２２の表面側に搭載する。
【００４５】
具体的には例えば、第１半導体基板２２の導電性パッド１４(図６（ｂ）参照)に、第２半導体基板６ｂに設けられた半田バンプ１８をリフローにより接続する。すなわち、第１半導体基板２２に第２半導体基板６ｂをフリップチップ実装する。
【００４６】
―封止（Ｓ１２）―
次に、図７（ｂ）および図１０（ｂ）に示すように、モールド樹脂４８で、第２半導体基板６ｂを封止する。
【００４７】
モールド樹脂４８は、後述するウエハ分割（Ｓ１６）で第１半導体基板２２とともに分割されて、第１集積回路４ａ（図２参照）と第２集積回路４ｂとを封止するモールド樹脂７になる。
【００４８】
―裏面エッチング（Ｓ１４）―
次に、図８（ａ）および図１０（ｃ）に示すように、第１半導体基板２２の裏面をエッチングして、導電材３２の一端を突出させる。尚、図８（ａ）および（ｂ）は第１半導体基板２２の裏面側の平面図である。
【００４９】
具体的には例えば、ＴＭＡＨ（Tetramethylammonium hydroxide、水酸化テトラメチルアンモニウム）により第１半導体基板２２の裏面をウェット・エッチングする。ＴＭＡＨはＳｉをエッチングする一方、Ｃｕは殆どエッチングしない。ＴＭＡＨの代わりに、弗硝酸を用いてもよい。エッチングは、導電材３２が所定の長さ露出した時点で終了する。
【００５０】
次に、露出した導電材３２の底面を覆う絶縁膜４０、バリアメタル４２、およびシード膜４４（図１２参照）を、例えばＣＭＰにより除去する。これにより、導電材３２の底面が露出する。ＣＭＰの代わりに、ドライエッチングにより導電材３２の底面を露出させてもよい。
【００５１】
これにより導電材３２は底面を露出し、導電性柱状体１０になる。
【００５２】
導電性柱状体１０の底面には、導電材３２が露出する。このため、導電性柱状体１０と半田は密着し導通する。
【００５３】
―ウエハ分割（Ｓ１６）―
次に、図８（ｂ）に示すように、第１半導体基板２２を複数の半導体装置２に分割する。具体的には例えば、スクライブライン２４に沿って、第１半導体基板２２をダイシングする。
【００５４】
以上の手順により、半導体装置２が完成する。
【００５５】
第１集積回路４ａは、半導体デバイスの形成（Ｓ２）、ビアホールの形成（Ｓ４）、および配線層の形成（Ｓ８）により形成される。その後、第１集積回路４ａは、半導体チップの搭載（Ｓ１０）により、第２半導体基板６ｂの第２集積回路４ｂに接続される。
【００５６】
導電材３２の他端（第１半導体基板２２の表面側の端部）は、多層配線層４６により第１集積回路４ａまたは第２集積回路４ｂに接続される。
【００５７】
図４に示す製造方法では、ビアホール３０は、半導体デバイスの形成（Ｓ２）と配線層の形成（Ｓ８）の間で形成され、導電材３２により充填される（所謂、ビアミドル）。しかしビアホール３０は、配線層の形成（Ｓ８）後に形成され、導電材３２により充填されてもよい（所謂、ビアラスト）。
【００５８】
（３）実装
図１３は、配線基板５０に実装された半導体装置２の断面図である。
【００５９】
配線基板５０は、有機物（例えば、エポキシ樹脂またはシリコーン樹脂）でできた配線基板（例えば、プリント基板）である。配線基板５０は、ガラス繊維を含んでいても良い。
【００６０】
図１３に示すように、配線基板５０は、導電性柱状体１０に対応する複数の導電性パッド５２を有している。各導電性パッド５２は例えば、配線基板５０に形成された配線の一端である。半導体装置２は、導電性柱状体１０で配線基板５０に接続される。
【００６１】
具体的には例えば、まず導電性パッド５２上にペースト状の半田（例えば、Ｓｎ-Ａg半田、Ｓｎ-Ｃｕ半田，Ｓｎ-Ｚｎ半田，Ｓｎ-Ａg−Ｃｕ半田）５４を印刷する。次に、導電性柱状体１０の底面が半田５４に接するように、半導体装置２を配線基板５０に仮置きする。この状態で、リフロー炉で半田５４を加熱して溶融する。
【００６２】
リフロー後半田５４が冷えて固まると、導電性柱状体１０が導電性パッド５２に固定(接続)される。その後、半導体装置２と配線基板５０は、半田５４とともに冷えて、室温になる。
【００６３】
この間、第１半導体基板６ａと配線基板５０は、それぞれの熱膨張係数にしたがって収縮する。半田５４が固まってから第１半導体基板６ａが室温になるまでに収縮する収縮量ｓ１と、第１半導体基板６ａの下側の配線基板５０が半田５４が固まってから室温になるまでに収縮する収縮量ｓ２との差Δｓ（＝ｓ１−ｓ２）は式（１）で表される。
【００６４】
【数１】
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【００６５】
ΔＣＴＥは、配線基板５０と第１半導体基板６ａの熱膨張係数の差である。Ｌは、第１半導体基板６ａの一辺の長さである。ΔＴは、半田５４の融点と室温（例えば、２５℃）の差である。
【００６６】
上述したように配線基板５０は、有機物でできている。このため配線基板５０の熱膨張係数は、第１半導体基板６ａの熱膨張係数より格段に大きい。したがって式（１）から明らかなように、配線基板５０と第１半導体基板６ａの収縮量の差Δｓは無視できない。
【００６７】
実施の形態１によれば、この収縮量の差Δｓは、導電性柱状体１０の突出部（第１半導体基板６ａから突出した部分）の撓み（弾性変形）により吸収される。このため、第１半導体基板６ａが配線基板５０から受ける応力は抑制される。このように、導電性柱状体１０の突出部は弾性変形する構造を有する。
【００６８】
したがって、実施の形態１の第１半導体基板６ａは割れ難くなる。また、導電性柱状体１０も弾性変形するので、折れ難い。第１半導体基板６ａが大型化（例えば、１０ｍｍ以上）すると、Δｓも大きくなる。しかしΔｓが大きくなっても、導電性柱状体１０の突出部が撓んで、第１半導体基板６ａに加わる応力を抑制する。したがって第１半導体基板６ａが大型化（例えば、長辺が１０ｍｍ以上１００ｍｍ以下）しても、第１半導体基板６ａは容易には割れない。また、導電性柱状体１０も容易には折れない。
【００６９】
導電性柱状体１０の突出部は、長さと径の比率（＝長さ／径）が大きくなるほど撓みやすくなる。したがって、導電性柱状体１０の突出部の長さと径の比率は大きいほど好ましい。
【００７０】
例えば、導電性柱状体１０の突出部は、その径の３倍以上の長さを有することが好ましい。導電性柱状体１０の突出部はその径の６倍以上の長さを有することが、さらに好ましい。ただし、突出部の長さが径の１０倍より大きくなると、導電性柱状体１０の形成が困難になる。したがって、導電性柱状体１０の突出部は、その径の１０倍以下の長さを有することが好ましい。
【００７１】
尚、柱状体の径とは、その断面の径のことである。径とは、ある図形に含まれる二点の距離の上界（最大値）のことである。
【００７２】
図１４は、半田バンプ５６で配線基板５０に実装された半導体装置５８の断面図である。半田バンプ５６は、第１半導体基板６ａを貫通するビア１１に接続されている。ビア１１は、第１半導体基板６ａから突出してはいない。
【００７３】
半田バンプ５６は、実施の形態１の導電性柱状体１０の突出部ようには撓まない。このため、半導体装置５８の第１半導体基板６ａには大きな応力が加わる。その結果、第１半導体基板６ａは歪む（所謂、熱応力歪が生じる）。さらに半田バンプ５６には、第１半導体基板６ａに加わる応力の反作用が加わる。
【００７４】
この状態で半導体装置５８を長期間使用すると、第１半導体基板６ａが割れたり、半田バンプ５６が壊れる。この問題は、第１半導体基板６ａが大型化するほど顕著になる。
【００７５】
一方、実施の形態１の半導体装置２では、導電性柱状体１０が撓んで熱応力歪を抑制するので、このような問題は起き難い。
【００７６】
（４）変形例
図１５は、半導体装置２の第１変形例の断面図である。図２の半導体装置２では、第１半導体基板６ａに搭載される第２半導体基板６ｂは一つである。一方、図１５の第１変形例では、第１半導体基板６ａに搭載される第２半導体基板６ｂは複数である。
【００７７】
このように、第１半導体基板６ａには、複数の第２半導体基板６ｂが搭載されてもよい。
【００７８】
図１６は、半導体装置２の第２変形例の断面図である。図２の半導体装置２では、第２半導体基板６ｂは、半田バンプ１８（図３参照）により第１半導体基板６ａに搭載されている。
【００７９】
一方、図１６の第２変形例では、第２半導体基板６ｂは接着剤６２により第１半導体基板６ａに固定されている。
【００８０】
さらに第２半導体基板６ｂの第２集積回路は、第１集積回路４ａの表面に形成された導電性パッド（図示せず）にワイヤ（例えば、Ａｕ線またはＣｕ線）６４により接続されている。ワイヤ６４が接続された導電性パッドは、導電性柱状体１０または第１集積回路４ａに接続されている。
【００８１】
第２変形例のように第２集積回路４ｂは、導電性柱状体１０または第１集積回路４ａにワイヤボンディングにより接続されてもよい。
【００８２】
（実施の形態２）
実施の形態１と共通する部分の説明は省略または簡単する。
【００８３】
図１７は、実施の形態２の半導体装置１０２の拡大断面図である。
【００８４】
図１７に示すように、実施の形態２の半導体装置１０２は、実施の形態１の半導体装置２と略同じ構造を有している。ただし半導体装置１０２は、導電性柱状体１０の突出部（一端）の根元（第１半導体６ａの裏面に接する部分）を覆い、その根元６６から遠ざかるに従い薄くなる有機物でできた絶縁膜６８を有している。絶縁膜６８は、例えば熱硬化したワニスである。
【００８５】
導電性柱状体１０が撓んだ時、最も大きな応力が加わる部分は、導電性柱状体１０の根元６６である。したがって、もし折れるのならば、導電性柱状体１０はその根元６６で折れる。
【００８６】
実施の形態２の半導体装置１０２では、導電性柱状体１０の根元６６が周囲より厚い絶縁膜６８で覆われているので、導電性柱状体１０が折れ難くなっている。
【００８７】
絶縁膜６８は例えば、導電性柱状体１０が突出した第１半導体基板２２の裏面に液体状のワニス（例えば、ベンゾシクロベンゼン）を塗布することで形成される。
【００８８】
具体的には例えばまず、実施の形態１と同じ手順（Ｓ２〜Ｓ１４）で、ウエハ状の第１半導体基板２２（図１０（ｃ）参照）のビアホールに導電材３２を充填し、第１半導体基板２２の裏面をエッチングして導電材３２を突出させる。さらに、突出させた導電材３２の底面を覆う絶縁膜４０等を除去する。これにより、導電材３２は導電性柱状体１０になる。
【００８９】
次に、導電性柱状体１０が突出した第１半導体基板２２の裏面に、液体状のワニスをスピンコートにより塗布する。するとワニスは表面張力により、導電性柱状体１０の近傍で厚くなる。
【００９０】
この状態で、ワニスを加熱して熱硬化させる。その後、第１半導体基板２２をスクライブラインに沿ってダイシングして、複数の半導体装置１０２に分割する。
【００９１】
（実施の形態３）
実施の形態１と共通する部分の説明は省略または簡単にする。
【００９２】
図１８は、実施の形態３の半導体装置２０２の断面図である。
【００９３】
図１８に示すように実施の形態３の半導体装置２０２は、実施の形態１の半導体装置２（特に、第１変形例）に類似している。
【００９４】
半導体装置２０２は、第１半導体基板６ａにフリップチップ接続された複数の第２半導体基板６ｂを有している。すなわち第２半導体基板６ｂは、表面に形成された集第２集積回路４ｂを第１半導体基板６ａに向けた状態で、第１半導体基板６ａに搭載されている。第２半導体基板６ｂは、一つであってもよい（実施の形態４及び５についても、同様）。
【００９５】
半導体装置２０２はさらに、第２半導体基板６ｂの裏面に接続された放熱板７０を有している。したがって実施の形態３によれば、半導体装置２０２の動作中の温度上昇を抑制することができる。半導体装置２０２の構造は、消費電力が大きな半導体装置に適している。
【００９６】
半導体装置２０２を形成するにはまず、実施の形態１と同じ手順（ステップＳ２〜Ｓ１０）により、図９（ａ）〜１０（ａ）に示すように、第１半導体基板２２のビアホールに導電材３２を充填した後、第１半導体基板２２に第２半導体基板６ｂを搭載する。
【００９７】
次に、第１集積回路４ａおよび第２集積回路４ｂを封止するモールド樹脂を、第１半導体基板２２上に形成する。このモールド樹脂は、第２半導体基板６ｂの裏面は覆わない。
【００９８】
その後、実施の形態１と同じ手順（ステップＳ１４〜Ｓ１６）で、第１半導体基板２２の裏面をエッチングし導電材３２を突出させる。さらに、第１半導体基板２２をダイシングしてチップ化する。
【００９９】
最後に、チップ化された第１半導体基板６ａごとに、第２半導体基板６ｂの裏面に放熱板７０を接着する。接着には例えば、熱伝導性の接着剤（例えば、Ａｇペースト）を用いる。
【０１００】
放熱板７０の接着は、第１半導体基板をダイシングする前に行ってもよい。
【０１０１】
（実施の形態４）
実施の形態１と共通する部分の説明は省略または簡単する。
【０１０２】
図１９は、実施の形態４の半導体装置３０２の断面図である。
【０１０３】
図１９に示すように、実施の形態３の半導体装置３０２は実施の形態１の半導体装置２（特に、第１変形例）と同様、第１半導体基板６ａと、第２半導体基板６ｂと、導電性柱状体１０とを有している。
【０１０４】
半導体装置３０２はさらに、第１半導体基板６ａを搭載し有機物（例えば、エポキシ樹脂やシリコーン樹脂）でできた基板７２を有している。
【０１０５】
基板７２は、第１間隔で基板７２の表面に配置された第１端部７４ａと、第１間隔より広い第２間隔で基板７２の裏面に配置された第２端部７４ｂと、基板７２の内部に配置された中間部７６とを有する複数の配線７８を有している。第１端部７４ａおよび第２端部７４ｂは、好ましくはパッド状の電極である。基板７２は、例えばビルドアップ基板である。
【０１０６】
第１端部７４ａの間隔は、例えば５０〜５００μｍである。第２端部７４ｂの間隔は、例えば５００〜５０００μｍである。
【０１０７】
基板７２の第１端部７４ａには、導電性柱状体１０が接続されている。第２端部７４ｂは、例えば半田バンプ８０により有機物でできた配線基板（プリント基板等）に接続される。
【０１０８】
第２端部７４ｂの間隔（ピッチ）は、例えば有機物でできた配線基板（以下、有機配線基板と呼ぶ）に形成可能なパッド間隔である。有機配線基板に形成可能なパッド間隔より狭い間隔で、導電性柱状体１０を第１半導体基板６ａに形成することは容易である。
【０１０９】
実施の形態４によれば、有機配線基板（プリント基板等）に形成可能なパッド間隔より導電性柱状体１０の間隔を狭くすることができる。
【０１１０】
（実施の形態５）
実施の形態１と共通する部分の説明は省略または簡単する。
【０１１１】
図２０は、実施の形態５の半導体装置４０２の断面図である。
【０１１２】
図２０に示すように実施の形態５の半導体装置４０２は、実施の形態１の半導体装置２（特に、第１変形例）と略同じ構造を有している。ただし、導電性柱状体１０が貫通する第１半導体基板４０６ａに集積回路は形成されていない。
【０１１３】
したがって半導体装置４０２は、第１半導体基板４０６ａと、第１半導体基板４０６ａに搭載され集積回路４ｂが形成された第２半導体基板６ｂとを有している。
【０１１４】
半導体装置４０２はさらに、第１半導体基板４０６ａを貫通して一端が第１半導体基板４０６ａの裏面から突出し、他端が集積回路４ｂに接続された複数の導電性柱状体１０を有している。
【０１１５】
実施の形態５の半導体装置４０２によれば、第１半導体基板４０６ａの全体に導電性柱状体１０を形成することができる。したがって、導電性柱状体１０（外部端子）の数を増やすことができる。また、第１半導体基板４０６ａに集積回路を形成しないので、半導体装置４０２の歩留まりが高くなる。
【０１１６】
以上の例では、第１半導体基板６ａおよび第２半導体基板６ｂは、Ｓｉ基板である。しかし、第１半導体基板６ａおよび第２半導体基板６ｂは、他の半導体基板（例えば、ＧａＡs基板やＩｎＰ基板）であってもよい。
【０１１７】
また以上の例では、導電性柱状体１０を形成する導電材はＣｕである。しかし、導電性柱状体１０を形成する導電材は、添加物（例えば、Ａｌ）を含むＣｕやＣｕ以外の金属であってもよい。
【０１１８】
以上の実施の形態１〜５に関し、更に以下の付記を開示する。
【０１１９】
（付記１）
表面に第１集積回路が形成された第１半導体基板と、
前記第１半導体基板に搭載され、表面に形成された第２集積回路が前記第１集積回路に接続された第２半導体基板と、
前記第１半導体基板を貫通して、弾性変形する構造を有する一端が前記第１半導体基板の裏面から突出し、他端が前記第１集積回路又は前記第２集積回路に接続された複数の導電性柱状体とを有することを
特徴とする半導体装置。
【０１２０】
（付記２）
前記導電性柱状体は、銅を含み、
前記一端は、前記導電性柱状体の径の３倍以上の長さを有することを
特徴とする付記１に記載の半導体装置。
【０１２１】
（付記３）
前記導電性柱状体の前記一端は、第１有機物を含む第１基板に接続されることを
特徴とする付記１または２に記載の半導体装置。
【０１２２】
（付記４）
前記導電性柱状体の前記一端の根元を覆い、前記根元から遠ざかるに従い薄くなる第２有機物を含む絶縁膜を有することを
特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０１２３】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置において、
前記第２半導体基板は、前記第１半導体基板に前記第２集積回路を向けた状態で前記第１半導体基板に搭載され、さらに、
前記第２半導体基板の裏面に接続された放熱板と、
前記第１集積回路と前記第２集積回路とを封止するモールド樹脂とを有することを
特徴とする半導体装置。
【０１２４】
（付記６）
前記第１半導体基板を搭載し第３有機物を含む第２基板を有し、
前記第２基板は、前記第２基板の表面に第１間隔で配置された第１端部と、前記第２基板の裏面に前記第１間隔より広い第２間隔で配置された第２端部と、前記第２基板の内部に配置された中間部とを有する複数の配線を備え、
前記第１端部に、前記導電性柱状体が接続されていることを
特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【０１２５】
（付記７）
第１半導体基板と、
前記第１半導体基板に搭載され、集積回路が形成された第２半導体基板と、
前記第１半導体基板を貫通して一端が前記第１半導体基板の裏面から突出し、他端が前記集積回路に接続された複数の導電性柱状体とを有し、
前記一端は、前記導電性柱状体の径の３倍以上の長さを有することを
特徴とする半導体装置。
【０１２６】
（付記８）
第１半導体基板の表面から裏面に向かって伸びる複数のビアホールを形成し、前記ビアホールに導電材を充填する工程と、
第２集積回路が形成された第２半導体基板を、前記第１半導体基板の表面側に搭載する工程と、
前記第１半導体基板の裏面をエッチングして、前記導電材の一端を前記導電材の径の３倍以上の長さを有すように突出させる工程とを有し、
前記導電材の他端は、前記第１半導体基板に形成される第１集積回路または前記第２集積回路に接続される
半導体装置の製造方法。
【符号の説明】
【０１２７】
２・・・半導体装置                 ４ａ・・・第１集積回路
４ｂ・・・第２集積回路             ６ａ・・・第１半導体基板
６ｂ・・・第２半導体基板           ８ａ・・・第１多層配線層
８ｂ・・・第２多層配線層           １０・・・導電性柱状体
２２・・・第１半導体基板           ３２・・・導電材
４６・・・第１多層配線層           ５０・・・配線基板
６６・・・根元                     ６８・・・絶縁膜
７０・・・放熱板                   ７２・・・基板
７４ａ・・・第１端部               ７４ｂ・・・第２端部
７６・・・中間部                   ７８・・・配線
１０２・・・半導体装置             ２０２・・・半導体装置
２０７・・・モールド樹脂           ３０２・・・半導体装置
４０２・・・半導体装置             ４０６ａ・・・第１半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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