(57)【要約】      （修正有）【課題】信頼性の向上を図ることができる不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１は、複数のメモリセルであって、メモリセルのそれぞれが、シリコンを含む基板７の上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２の上に設けられた浮遊ゲート３と、浮遊ゲート３の上に設けられたゲート間絶縁膜４と、ゲート間絶縁膜４の上に設けられ、シリコンを含む第１の制御ゲート５と、第１の制御ゲート５の上に設けられ、金属を用いた第２の制御ゲート６と、を有し、空隙部９を介して所定の方向に並んで設けられた、複数のメモリセルと、複数のメモリセル同士の間であって、空隙部９の上方に設けられた絶縁膜８と、を備えている。空隙部９の上端の位置が、第２の制御ゲート６の下面の位置よりも下方にある。【選択図】図１
2015043368.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルであって、前記メモリセルのそれぞれが、
シリコンを含む基板の上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられた浮遊ゲートと、  
前記浮遊ゲートの上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜の上に設けられ、シリコンを含む第１の制御ゲートと、
前記第１の制御ゲートの上に設けられ、金属を用いた第２の制御ゲートと、
を有し、空隙部を介して所定の方向に並んで設けられた、複数のメモリセルと、
前記複数のメモリセル同士の間であって、前記空隙部の上方に設けられた絶縁膜と、
を備え、
前記空隙部の上端の位置は、前記第２の制御ゲートの下面の位置よりも下方にある不揮発性半導体記憶装置。
【請求項２】
前記絶縁膜と、前記第２の制御ゲートの側面と、の間に設けられたバリア膜をさらに備えた請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の制御ゲートは、前記第１の制御ゲート側に向かうに従い断面積が漸減する形状を有する請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
シリコンを含む基板の上にトンネル絶縁膜を形成する工程と、
複数の積層体であって、前記積層体のそれぞれが、
前記トンネル絶縁膜の上に設けられた浮遊ゲートと、  
前記浮遊ゲートの上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜の上に設けられ、シリコンを含む第１の制御ゲートと、
前記第１の制御ゲートの上に設けられた犠牲部と、
を有し、空隙部を介して所定の方向に並んで設けられた複数の積層体を、前記トンネル絶縁膜の上に形成する工程と、
前記複数の積層体の上方を覆う絶縁膜を形成する工程と、
前記絶縁膜の上面を後退させて、前記犠牲部を露出させる工程と、
前記露出した犠牲部を除去する工程と、
前記犠牲部が除去されることで形成された凹部の内部に金属を用いた第２の制御ゲートを形成する工程と、
を備え、
前記絶縁膜を形成する工程において、前記空隙部の上端の位置が、前記犠牲部の下面の位置よりも下方となるように前記絶縁膜を形成する不揮発性半導体記憶装置の製造方法。
【請求項５】
前記犠牲部が除去されることで形成された凹部の内壁にバリア膜を形成する工程をさらに備えた請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に設けられているメモリセルは、浮遊ゲートと制御ゲートとがゲート間絶縁膜を介して積層されたスタックゲート構造を有している。  
また、タングステン（Ｗ）などの金属を用いた制御ゲートも提案されている。  
スタックゲート構造を有するメモリセルを形成する際には、浮遊ゲートとなる膜と、ゲート間絶縁膜となる膜と、制御ゲートとなる膜とを積層し、エッチングすることで、浮遊ゲートとゲート間絶縁膜と制御ゲートとを一括して形成するようにしている。
【０００３】
ところが、制御ゲートとなる膜がタングステン（Ｗ）などの金属を用いたものの場合には、エッチング処理に用いるマスクの開口寸法のバラツキに起因して、エッチングレートが大きく変動するという問題がある。  
すなわち、制御ゲートとなる膜がタングステン（Ｗ）などの金属を用いたものの場合には、マイクロローディング効果が大きくなる。  
そのため、マスクの開口寸法が大きい場所ではエッチング量が過剰となったり、マスクの開口寸法が小さい場所ではエッチング量が不足したりするおそれがある。  
その結果、信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１０９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の向上を図ることができる不揮発性半導体記憶装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルであって、前記メモリセルのそれぞれが、シリコンを含む基板の上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲートと、前記浮遊ゲートの上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜の上に設けられ、シリコンを含む第１の制御ゲートと、前記第１の制御ゲートの上に設けられ、金属を用いた第２の制御ゲートと、を有し、空隙部を介して所定の方向に並んで設けられた、複数のメモリセルと、前記複数のメモリセル同士の間であって、前記空隙部の上方に設けられた絶縁膜と、を備えている。  
そして、前記空隙部の上端の位置が、前記第２の制御ゲートの下面の位置よりも下方にある。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置１を例示するための模式部分断面図である。
【図２】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図３】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図４】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図５】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図６】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図７】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図８】（ａ）、（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図９】（ａ）、（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図１０】（ａ）、（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
[第１の実施形態]  
図１は、第１の実施形態に係る不揮発性半導体記憶装置１を例示するための模式部分断面図である。  
図１に例示をする不揮発性半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
また、図１においては、主にメモリセル１０の部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。  
また、図１は、ビット線方向（チャネル長方向）の断面を表す図である。
【００１０】
図１に示すように、不揮発性半導体記憶装置１には、基板７、メモリセル１０、絶縁膜８、空隙部９、バリア膜１１などが設けられている。
【００１１】
複数のメモリセル１０は、空隙部９を介してビット線方向に並んで設けられている。  
メモリセル１０には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、第１の制御ゲート５、および第２の制御ゲート６がこの順で積層されている。  
また、メモリセル１０は、シリコンを含む基板７のアクティブエリア（素子形成領域；活性領域）７ａの上に複数設けられている。メモリセル１０は、周囲が図示しない素子分離溝で囲まれている。
【００１２】
トンネル絶縁膜２は、基板７の上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリア７ａの上に設けられている。トンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
【００１３】
浮遊ゲート３は、トンネル絶縁膜２の上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
【００１４】
ゲート間絶縁膜４は、浮遊ゲート３の上に設けられている。  
ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度の絶縁膜とすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜とすることもできる。
【００１５】
第１の制御ゲート５は、ゲート間絶縁膜４の上に設けられている。第１の制御ゲート５は、ワード線方向（チャネル幅方向；ビット線方向に直交する方向）に延びている。この場合、ワード線方向において、第１の制御ゲート５は、隣接する浮遊ゲート３同士の間にも設けることができる。
【００１６】
第１の制御ゲート５は、例えば、シリコンを含む膜とすることができる。  
第１の制御ゲート５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
【００１７】
あるいは、第１の制御ゲート５は、シリサイド膜とポリシリコン膜とが積層された積層構造を有するものとすることができる。シリサイド膜とポリシリコン膜とが積層された積層膜は、例えば、以下のようにして形成することができる。まず、ポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成する。次に、熱処理を行うことでポリシリコン膜の上にシリサイド膜を形成する。このようにして、シリサイド膜とポリシリコン膜とが積層された積層膜を形成することができる。
【００１８】
第２の制御ゲート６は、後述するバリア膜１１を介して第１の制御ゲート５の上に設けられている。第２の制御ゲート６は、ワード線方向に延びている。この場合、ワード線方向において、第２の制御ゲート６は、隣接する浮遊ゲート３同士の間にも設けることができる。
【００１９】
第２の制御ゲート６は、例えば、金属を用いたものとすることができる。  
第２の制御ゲート６は、例えば、厚みが１０ｎｍ〜２０ｎｍ程度の金属膜などとすることができる。
【００２０】
第２の制御ゲート６は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、および銀（Ａｇ）からなる群より選ばれた少なくとも１種を含むものとすることができる。  
また、第２の制御ゲート６は、第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有したものとすることができる。
【００２１】
第１の制御ゲート５と第２の制御ゲート６とが積層されたものが、メモリセル１０における制御ゲートを構成する。  
また、第１の制御ゲート５と第２の制御ゲート６とが積層されたものが、ワード線の一部を構成する。
【００２２】
また、ビット線方向において、隣接するメモリセル１０同士の間には、絶縁膜８が設けられている。  
絶縁膜８は、隣接するメモリセル１０の上部同士の間を架け渡すようにして、空隙部９の上方に設けられている。絶縁膜８は、少なくとも隣接する第２の制御ゲート６同士の間を架け渡すようにして設けられている。  
絶縁膜８は、ビット線方向において、メモリセル１０の側壁をも覆うように設けられている。絶縁膜８は、隣接するメモリセル１０同士の間をワード線方向に延びている。  
絶縁膜８は、例えば、シリコン酸化膜などとすることができる。
【００２３】
空隙部９は、隣接するメモリセル１０同士の間をワード線方向に延びている。空隙部９は、少なくとも隣接する浮遊ゲート３同士の間に設けられている。  
空隙部９の内部には、例えば、空気が存在する。例えば、空気の比誘電率は１であり、酸化シリコンの比誘電率は３．９である。  
そのため、隣接する浮遊ゲート３同士の間に空隙部９が設けられていれば、隣接する浮遊ゲート３同士の間が絶縁物で埋め込まれた場合に比べて、隣接する浮遊ゲート３同士の間の寄生容量を低減させることができる。その結果、カップリング比の値を大きくすることができる。
【００２４】
空隙部９は、例えば、尖塔形状を有したものとすることができる。  
空隙部９の上端９ａの位置は、第２の制御ゲート６の下面６ａの位置よりも下方にある。
前述したように、第２の制御ゲート６は金属を含んでいる。そのため、微細化に伴い、隣接するメモリセル１０同士の間の距離が短くなると、隣接する第２の制御ゲート６同士の間にリーク電流が流れ易くなる。
【００２５】
この場合、リーク電流は、絶縁膜８と空隙部９の界面に沿って流れるものと考えられる。
本実施の形態においては、空隙部９の上端９ａの位置が第２の制御ゲート６の下面６ａの位置よりも下方にある。  
そのため、第２の制御ゲート６と、絶縁膜８と空隙部９の界面との間の距離を長くすることができるので、リーク電流の発生を抑制することができる。
【００２６】
また、絶縁膜８と第２の制御ゲート６の側面との間、及び第２の制御ゲート６と第１の制御ゲート５との間には、バリア膜１１が設けられている。  
バリア膜１１は、例えば、厚みが５ｎｍ〜１５ｎｍ程度の金属膜や、金属窒化膜などとすることができる。  
バリア膜１１は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タングステン（ＷＮｘ）などからなる膜とすることができる。
【００２７】
第２の制御ゲート６と第１の制御ゲート５との間にバリア膜１１を設けるようにすれば、第２の制御ゲート６に含まれる元素が第１の制御ゲート５中に拡散するのを抑制することができる。  
また、絶縁膜８と第２の制御ゲート６の側面との間にバリア膜１１を設け、且つ、バリア膜１１がチタン（Ｔｉ）やタンタル（Ｔａ）などからなる膜とすれば、第２の制御ゲート６の上方に設けられる図示しないビット線と、第１の制御ゲート５との間の電気抵抗を低減させることができる。
【００２８】
メモリセル１０の両側には、ｎ形拡散層からなるソース・ドレイン領域１２が設けられている。１つのソース・ドレイン領域１２は、隣接するメモリセル１０により共有されている。メモリセル１０の下方であってソース・ドレイン領域１２同士の間がチャネル領域２９となる。
【００２９】
[第２の実施形態]  
次に、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示する。  
不揮発性半導体記憶装置１に設けられるワード線、ビット線、選択ゲートトランジスタ、保護膜、層間絶縁膜、コンタクト、周辺回路部などの形成には、既知の技術を用いることができる。そのため、以下においては、主にメモリセル１０の部分の形成を説明し、ワード線などの形成については説明を省略する。  
図２（ａ）〜図８（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【００３０】
まず、シリコンを含み所望の不純物がドープされた基板７の上（アクティブエリア７ａの上）にトンネル絶縁膜２を形成する。  
例えば、ｐ形シリコンからなる基板７の上（あるいはｐ形ウェルの上）にトンネル絶縁膜２を形成する。  
トンネル絶縁膜２は、例えば、熱酸化法などを用いて形成することができる。  
トンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
【００３１】
次に、空隙部９を介してビット線方向に並んで設けられた複数の積層体２１を、トンネル絶縁膜２の上に形成する。  
まず、トンネル絶縁膜２の上に、浮遊ゲート３となる膜１３を形成する。  
浮遊ゲート３となる膜１３は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて形成することができる。  
浮遊ゲート３となる膜１３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
【００３２】
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２７ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。  
また、浮遊ゲート３となる膜１３を形成した後に、所望のアニール処理を行うようにすることができる。
【００３３】
続いて、浮遊ゲート３となる膜１３の上に、ゲート間絶縁膜４となる膜１４を形成する。
ゲート間絶縁膜４となる膜１４は、例えば、ＬＰＣＶＤ法などを用いて形成することができる。  
ゲート間絶縁膜４となる膜１４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
【００３４】
続いて、ゲート間絶縁膜４となる膜１４の上に、第１の制御ゲート５となる膜１５を形成する。  
第１の制御ゲート５となる膜１５は、例えば、ＬＰＣＶＤ法などを用いて形成することができる。  
第１の制御ゲート５となる膜１５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。  
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２７ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
【００３５】
続いて、第１の制御ゲート５となる膜１５の上に、第１の犠牲膜１７を形成する。  
第１の犠牲膜１７は、例えば、プラズマＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて形成することができる。  
第１の犠牲膜１７は、例えば、厚みが１０ｎｍ〜２０ｎｍ程度のシリコン窒化膜などとすることができる。
【００３６】
続いて、図２（ａ）に示すように、第１の犠牲膜１７の上に、マスク１８を形成する。  マスク１８の形成は、例えば、次のようにして行うことができる。  
まず、第１の犠牲膜１７の上に酸化シリコンからなる膜１９とアモルファスシリコンからなる膜２０を順次形成する。続いて、アモルファスシリコンからなる膜２０をパターンニングし、パターンニングされた膜２０をエッチングマスクとして酸化シリコンからなる膜１９をエッチングして、マスク１８を形成する。
【００３７】
続いて、図２（ｂ）に示すように、マスク１８をエッチングマスクとして、第１の犠牲膜１７、第１の制御ゲート５となる膜１５、ゲート間絶縁膜４となる膜１４、浮遊ゲート３となる膜１３を順次エッチングする。  
この様にして、所望の形状を有する第１の犠牲部１７ａ、第１の制御ゲート５、ゲート間絶縁膜４、および浮遊ゲート３を有し、空隙部９を介してビット線方向に並んで設けられた複数の積層体２１を形成することができる。
【００３８】
次に、図３（ａ）に示すように、マスク１８を除去する。  
マスク１８の除去は、例えば、ウェットエッチング法を用いて行うことができる。  
次に、図３（ｂ）に示すように、積層体２１を覆う絶縁膜２２を形成する。  
絶縁膜２２は、例えば、シリコン酸化膜などとすることができる。  
絶縁膜２２は、例えば、ＬＰＣＶＤ法などを用いて形成することができる。
【００３９】
次に、図４（ａ）に示すように、表面に絶縁膜２２が形成された複数の積層体２１を覆うように第２の犠牲膜２３を形成する。  
第２の犠牲膜２３は、例えば、カーボン膜などとすることができる。  
第２の犠牲膜２３は、例えば、プラズマＣＶＤ法などを用いて形成することができる。
【００４０】
次に、図４（ｂ）に示すように、第２の犠牲膜２３の上面を後退させて第２の犠牲部２３ａを形成する。  
この際、第２の犠牲部２３ａの上面の位置が、浮遊ゲート３の上面の位置と第１の制御ゲート５の上面の位置との間になるようにする。  
第２の犠牲膜２３の上面の後退は、例えば、ＲＩＥ（Reactive Ion Etching）法などを用いて行うことができる。
【００４１】
次に、図５（ａ）に示すように、第２の犠牲部２３ａから露出している部分を覆うように絶縁膜２４を形成する。  
絶縁膜２４は、例えば、シリコン酸化膜などとすることができる。  
絶縁膜２４は、例えば、ＬＰＣＶＤ法などを用いて形成することができる。
【００４２】
次に、図５（ｂ）に示すように、第１の犠牲部１７ａの上面、および第２の犠牲部２３ａの上面に形成されている絶縁膜２４を選択的に除去する。  
絶縁膜２４の選択的な除去は、例えば、ＲＩＥ法などを用いて行うことができる。  
この場合、第１の犠牲部１７ａの上面には、絶縁膜２２と絶縁膜２４が積層されている。
第２の犠牲部２３ａの上面には、絶縁膜２４が形成されている。  
そのため、第１の犠牲部１７ａの上面、および第２の犠牲部２３ａの上面に形成されている絶縁膜２４を選択的に除去すれば、第１の犠牲部１７ａの上面に形成されている絶縁膜２２と、第２の犠牲部２３ａの上面が露出することになる。
【００４３】
次に、図６（ａ）に示すように、第２の犠牲部２３ａを除去する。  
第２の犠牲部２３ａの除去は、例えば、ウェットエッチング法などを用いて行うことができる。  
この場合、第２の犠牲部２３ａが形成されていた領域においては、積層体２１の側壁には絶縁膜２２が形成されている。  
第２の犠牲部２３ａが形成されていた領域の上方においては、積層体２１の側壁には絶縁膜２２と絶縁膜２４が積層されている。  
そのため、隣接する積層体２１同士の間の空隙の寸法は、積層体２１の上部の側の方が下部の側よりも短くなっている。
【００４４】
続いて、積層体２１の両側にソース・ドレイン領域１２を形成する。  
例えば、イオン注入法を用いて、積層体２１の両側にリン（Ｐ）を注入し、ソース・ドレイン領域１２を形成する。
【００４５】
次に、図６（ｂ）に示すように、複数の積層体２１の上方を覆う絶縁膜８となる膜２５を形成する。    
隣接する積層体２１同士の間の空隙の寸法は、積層体２１の上部の側の方が下部の側よりも短くなっている。  
そのため、空隙の上部において、隣接する積層体２１の上部同士の間を架け渡すようにして膜２５が形成される。
【００４６】
膜２５は、例えば、シリコン酸化膜などとすることができる。  
膜２５は、例えば、ＬＰＣＶＤ法などを用いて形成することができる。
【００４７】
次に、図７（ａ）に示すように、膜２５の上面を後退させて、第１の犠牲部１７ａを露出させる。  
膜２５の上面を後退させることで絶縁膜８が形成される。  
この際、空隙部９の上端の位置が、第１の犠牲部１７ａの下面の位置よりも下方となるような絶縁膜８が形成される。  
膜２５の上面の後退は、例えば、ＲＩＥ法やＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うことができる。
【００４８】
次に、図７（ｂ）に示すように、第１の犠牲部１７ａを除去する。  
第１の犠牲部１７ａの除去は、例えば、リン酸（Ｈ３ＰＯ４）を用いたウェットエッチング法などを用いて行うことができる。  
ウェットエッチング法を用いて第１の犠牲部１７ａを除去すると、第１の犠牲部１７ａの両側面側にある絶縁膜８の一部も除去される。  
この場合、第１の犠牲部１７ａが上方から少しずつ除去されるため、絶縁膜８も上方から少しずつ除去される。  
そのため、第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有する凹部が形成される。
続いて、絶縁膜８の露出部分および第１の制御ゲート５の上面を覆うように、バリア膜１１となる膜２６を形成する。  
膜２６は、例えば、厚みが５ｎｍ〜１５ｎｍ程度の金属膜や、金属窒化膜などとすることができる。  
膜２６は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タングステン（ＷＮｘ）などからなる膜とすることができる。  
膜２６は、例えば、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。
【００４９】
次に、図８（ａ）に示すように、膜２６の上に第２の制御ゲート６となる膜２７を形成する。  
この際、第１の犠牲部１７ａを除去したことで形成された凹部に、膜２７が埋め込まれるようにする。  
膜２７は、例えば、金属膜などとすることができる。  
膜２７は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、および銀（Ａｇ）からなる群より選ばれた少なくとも１種を含むものとすることができる。  
膜２７は、例えば、スパッタリング法やＣＶＤ法などを用いて形成することができる。
この場合、基板７の上方は絶縁膜８で覆われている。そのため、金属を含む膜２７を形成しても、基板７の表面が金属で汚染されることがない。
【００５０】
次に、図８（ｂ）に示すように、膜２７の上面を後退させて、絶縁膜８を露出させる。
膜２７の上面を後退させることで、バリア膜１１と第２の制御ゲート６が形成される。
すなわち、第１の犠牲部１７ａが除去されることで形成された凹部の内壁にバリア膜１１が形成される。  
また、第１の犠牲部１７ａが除去されることで形成された凹部の内部に金属を用いた第２の制御ゲート６が形成される。  
前述したように、凹部は第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有する。  
そのため、第２の制御ゲート６は、第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有することになる。
膜２７の上面の後退は、例えば、ＲＩＥ法やＣＭＰ法などを用いて行うことができる。
以上のようにして、基板７、メモリセル１０、絶縁膜８、空隙部９、バリア膜１１などが設けられた不揮発性半導体記憶装置１を製造することができる。
【００５１】
ここで、スタックゲート構造を有するメモリセル１０を形成する際に、金属を用いた膜が積層された積層体を単にエッチングすると、マスクの開口寸法のバラツキに起因して、エッチングレートが大きく変動する。  
すなわち、第２の制御ゲート６が金属を含むものであるため、マイクロローディング効果が大きくなる。  
そのため、マスクの開口寸法が大きい場所ではエッチング量が過剰となったり、マスクの開口寸法が小さい場所ではエッチング量が不足したりするおそれがある。  
その結果、信頼性や歩留まりなどが低下するおそれがある。
【００５２】
これに対し、第２の実施形態に係る不揮発性半導体記憶装置１の製造方法においては、第２の制御ゲート６の形成をエッチング処理ではなく、ダマシンプロセス（damascene process）により行っている。  
そのため、マイクロローディング効果を低減させることができ、ひいては信頼性や歩留まりなどを向上させることができる。  
また、第１の制御ゲート５と第２の制御ゲート６との間の位置合わせ精度を向上させることができる。
【００５３】
[第３の実施形態]  
次に、第３の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示する。  
図９（ａ）〜図１１は、第３の実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【００５４】
まず、図９（ａ）に示すように、基板７の上（あるいはｐ形ウェルの上）にトンネル絶縁膜２を形成し、トンネル絶縁膜２の上に複数の積層体２１を形成する。  
トンネル絶縁膜２および複数の積層体２１の形成は、前述したものと同様とすることができる。  
続いて、積層体２１の両側にソース・ドレイン領域１２を形成する。  
例えば、イオン注入法を用いて、積層体２１の両側にリン（Ｐ）を注入し、ソース・ドレイン領域１２を形成する。
【００５５】
次に、図９（ｂ）に示すように、複数の積層体２１の上方を覆う絶縁膜８となる膜２８を形成する。  
膜２８は、例えば、シリコン酸化膜などとすることができる。  
膜２８は、例えば、ＣＶＤ法などを用いて形成することができる。  
この際、例えば、カバレッジの悪い条件で膜２８を形成することで、隣接する積層体２１同士の間に、所望の高さ寸法を有する空隙部９が形成されるようにする。  
例えば、成膜レートが高くなる条件で膜２８を形成する。
【００５６】
次に、図１０（ａ）に示すように、膜２８の上面を後退させて、第１の犠牲部１７ａを露出させる。  
膜２８の上面を後退させることで絶縁膜８が形成される。  
膜２８の上面の後退は、例えば、ＲＩＥ法やＣＭＰ法などを用いて行うことができる。
【００５７】
次に、図１０（ｂ）に示すように、第１の犠牲部１７ａを除去する。  
続いて、絶縁膜８の露出部分および第１の制御ゲート５の上面を覆うように、バリア膜１１となる膜２６を形成する。  
第１の犠牲部１７ａの除去および膜２６の形成は、前述したものと同様とすることができる。
【００５８】
次に、図１１に示すように、第１の犠牲部１７ａを除去したことで形成された凹部の内部に、第２の制御ゲート６を選択的に形成する。  
例えば、ＣＶＤ法において供給する気相の化学種を選択したり、マスクを用いたりすることで、凹部の内部に第２の制御ゲート６を選択的に形成する。  
この場合、基板７の上方は絶縁膜８で覆われている。そのため、金属を含む第２の制御ゲート６を形成しても、基板７の表面が金属で汚染されることがない。
前述したように、凹部は第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有する。  
そのため、第２の制御ゲート６は、第１の制御ゲート５側に向かうに従い断面積が漸減する形状を有することになる。
【００５９】
続いて、上面を平坦化して絶縁膜８を露出させる。  
上面の平坦化は、例えば、ＲＩＥ法やＣＭＰ法などを用いて行うことができる。  
上面の平坦化を行うことで、第１の犠牲部１７ａが除去されることで形成された凹部の内壁にバリア膜１１が形成される。  
また、第１の犠牲部１７ａが除去されることで形成された凹部の内部に金属を用いた第２の制御ゲート６が形成される。  
以上のようにして、基板７、メモリセル１０、絶縁膜８、空隙部９、バリア膜１１などが設けられた不揮発性半導体記憶装置１を製造することができる。
【００６０】
第３の実施形態に係る不揮発性半導体記憶装置１の製造方法においても、第２の制御ゲート６の形成をエッチング処理ではなく、ダマシンプロセスにより行っている。  
そのため、マイクロローディング効果を低減させることができ、ひいては信頼性や歩留まりなどを向上させることができる。  
また、第１の制御ゲート５と第２の制御ゲート６との間の位置合わせ精度を向上させることができる。
【００６１】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６２】
１  不揮発性半導体記憶装置、２  トンネル絶縁膜、３  浮遊ゲート、４  ゲート間絶縁膜、５  第１の制御ゲート、６  第２の制御ゲート、６ａ  下面、７  基板、８  絶縁膜、９  空隙部、９ａ  上端、１０  メモリセル、１１  バリア膜、２９  チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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