(57)【要約】【課題】薄膜ＢＯＸ−ＳＯＩ構造のＳＲＡＭを内蔵した半導体装置において、データを保持して動作状態とスタンバイ状態とを切り替える。【解決手段】閾値電圧が低い状態の動作モード（Active mode）と、閾値電圧が高い状態のスタンバイモード（Standby mode）との間に中間モードを設定し、動作モードからスタンバイモードへ移行する際は、動作モードの閾値電圧から、一旦中間モードの閾値電圧に上げて、その後、中間モードの閾値電圧からスタンバイモードの閾値電圧に上げる。また、スタンバイモードから動作モードへ移行する際は、スタンバイモードの閾値電圧から、一旦中間モードの閾値電圧に下げて、その後、中間モードの閾値電圧から動作モードの閾値電圧に下げる。【選択図】図５
2015222607.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１電界効果トランジスタと、前記第１導電型と異なる第２導電型の第２電界効果トランジスタとを含むメモリセルから構成されたメモリ回路部を備える半導体装置であって、
前記メモリセルは、
前記第１電界効果トランジスタが第１閾値電圧で動作し、前記第２電界効果トランジスタが第２閾値電圧で動作する動作モードと、
前記第１電界効果トランジスタが前記第１閾値電圧よりも高い第３閾値電圧で動作し、前記第２電界効果トランジスタが前記第２閾値電圧よりも高い第４閾値電圧で動作するスタンバイモードと、
を有し、
前記動作モードから前記スタンバイモードへ移行する際は、
前記第１電界効果トランジスタの閾値電圧を、前記第１閾値電圧から、一旦前記第１閾値電圧と前記第３閾値電圧との間の第５閾値電圧に設定し、
前記第２電界効果トランジスタの閾値電圧を、前記第２閾値電圧から、一旦前記第２閾値電圧と前記第４閾値電圧との間の第６閾値電圧に設定する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電界効果トランジスタの閾値電圧を、前記第１閾値電圧から前記第５閾値電圧へ上げるタイミングが、前記第２電界効果トランジスタの閾値電圧を、前記第２閾値電圧から前記第６閾値電圧へ上げるタイミングよりも早い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電界効果トランジスタはｎチャネル型電界効果トランジスタであり、前記第２電界効果トランジスタはｐチャネル型電界効果トランジスタである、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記スタンバイモードから前記動作モードへ移行する際は、
前記第１電界効果トランジスタの閾値電圧を、前記第３閾値電圧から、一旦前記第１閾値電圧と前記第３閾値電圧との間の第７閾値電圧に設定し、
前記第２電界効果トランジスタの閾値電圧を、前記第４閾値電圧から、一旦前記第２閾値電圧と前記第４閾値電圧との間の第８閾値電圧に設定する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２電界効果トランジスタの閾値電圧を、前記第４閾値電圧から前記第８閾値電圧へ下げるタイミングが、前記第１電界効果トランジスタの閾値電圧を、前記第３閾値電圧から前記第７閾値電圧へ下げるタイミングよりも早い、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１電界効果トランジスタはｎチャネル型電界効果トランジスタであり、前記第２電界効果トランジスタはｐチャネル型電界効果トランジスタである、半導体装置。
【請求項７】
請求項１または４記載の半導体装置において、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、半導体基板上に絶縁膜を介して形成された半導体層の互いに異なる第１領域および第２領域にそれぞれ形成され、
前記第１電界効果トランジスタが形成された前記第１領域の下方の前記半導体基板に前記第２導電型の第１ウェル領域が形成され、
前記第２電界効果トランジスタが形成された前記第２領域の下方の前記半導体基板に前記第１導電型の第２ウェル領域が形成され、
前記第１ウェル領域に印加される基板バイアスを制御することにより、前記第１電界効果トランジスタの前記第１閾値電圧および前記第３閾値電圧が設定され、
前記第２ウェル領域に印加される基板バイアスを制御することにより、前記第２電界効果トランジスタの前記第２閾値電圧および前記第４閾値電圧が設定される、半導体装置。
【請求項８】
第１導電型の第１電界効果トランジスタと、前記第１導電型と異なる第２導電型の第２電界効果トランジスタとを含むメモリセルから構成されたメモリ回路部を備える半導体装置であって、
前記メモリセルは、
前記第１電界効果トランジスタが第１閾値電圧で動作し、前記第２電界効果トランジスタが第２閾値電圧で動作する動作モードと、
前記第１電界効果トランジスタが前記第１閾値電圧よりも高い第３閾値電圧で動作し、前記第２電界効果トランジスタが前記第２閾値電圧よりも高い第４閾値電圧で動作するスタンバイモードと、
を有し、
前記動作モードから前記スタンバイモードへ移行する際は、先に、前記第１電界効果トランジスタの前記第１閾値電圧を前記第３閾値電圧に上げ、その後、前記第２電界効果トランジスタの前記第２閾値電圧を前記第４閾値電圧に上げる、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記スタンバイモードから前記動作モードへ移行する際は、先に、前記第２電界効果トランジスタの前記第４閾値電圧を前記第２閾値電圧に下げ、その後、前記第１電界効果トランジスタの前記第３閾値電圧を前記第１閾値電圧に下げる、半導体装置。
【請求項１０】
請求項８または９記載の半導体装置において、
前記第１電界効果トランジスタはｎチャネル型電界効果トランジスタであり、前記第２電界効果トランジスタはｐチャネル型電界効果トランジスタである、半導体装置。
【請求項１１】
請求項８または９記載の半導体装置において、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、半導体基板上に絶縁膜を介して形成された半導体層の互いに異なる第１領域および第２領域にそれぞれ形成され、
前記第１電界効果トランジスタが形成された前記第１領域の下方の前記半導体基板に前記第２導電型の第１ウェル領域が形成され、
前記第２電界効果トランジスタが形成された前記第２領域の下方の前記半導体基板に前記第１導電型の第２ウェル領域が形成され、
前記第１ウェル領域に印加される基板バイアスを制御することにより、前記第１電界効果トランジスタの前記第１閾値電圧および前記第３閾値電圧が設定され、
前記第２ウェル領域に印加される基板バイアスを制御することにより、前記第２電界効果トランジスタの前記第２閾値電圧および前記第４閾値電圧が設定される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばＳＯＩ（Silicon On Insulator）プロセスにより製造されるＳＲＡＭ（Static Random Access Memory）を内蔵した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
例えば薄膜ＢＯＸ（Buried Oxide）−ＳＯＩ構造であり、ロジック回路の高速動作とメモリ回路の安定動作とを両立できる半導体装置が特開２００９−１３５１４０号公報（特許文献１）に記載されている。この半導体装置では、半導体支持基板に導電型の異なるウェル領域が少なくとも３以上形成されており、当該ウェル領域により、ロジック回路を構成する第１の電界効果トランジスタの第１のゲート電極の下方の半導体支持基板の領域と、メモリ回路を構成する第２の電界効果トランジスタの第２のゲート電極の下方の半導体支持基板の領域とが、電気的に分離されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
薄膜ＢＯＸ−ＳＯＩ構造のＳＲＡＭを内蔵した半導体装置では、動作時に電界効果トランジスタの閾値電圧を低く設定し、スタンバイ時に電界効果トランジスタの閾値電圧を高く設定している。しかし、動作モードとスタンバイモードとを切り替える際に、過度的にデータが保持できなくなる可能性がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、電界効果トランジスタの閾値電圧が低い状態の動作モードと、電界効果トランジスタの閾値電圧が高い状態のスタンバイモードとの間に中間モードを設定する。動作モードからスタンバイモードへ移行する際は、動作モードの閾値電圧から、一旦中間モードの閾値電圧に上げて、その後、中間モードの閾値電圧からスタンバイモードの閾値電圧に上げる。また、スタンバイモードから動作モードへ移行する際は、スタンバイモードの閾値電圧から、一旦中間モードの閾値電圧に下げて、その後、中間モードの閾値電圧から動作モードの閾値電圧に下げる。
【発明の効果】
【０００７】
一実施の形態によれば、薄膜ＢＯＸ−ＳＯＩ構造のＳＲＡＭを内蔵した半導体装置において、データを保持して動作モードとスタンバイモードとを切り替えることができる。
【図面の簡単な説明】
【０００８】
【図１】ＳＲＡＭにおいてｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスをシミュレーションした結果の一例を示すグラフ図である。
【図２】本実施の形態１による半導体装置の内部構成図である。
【図３】本実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。
【図４】本実施の形態１によるＳＲＡＭのメモリセルを構成するｐＭＩＳトランジスタおよびｎＭＩＳトランジスタの要部断面図である。
【図５】本実施の形態１によるｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスイメージの一例を示すグラフ図である。
【図６】本実施の形態１によるｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）のタイミングチャートの一例を示すグラフ図である。
【図７】本実施の形態１による基板バイアスを発生させる回路構成の一例を示す概略図である。
【図８】本実施の形態２によるｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスイメージの一例を示すグラフ図である。
【図９】本実施の形態２によるｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）のタイミングチャートの一例を示すグラフ図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳトランジスタと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳトランジスタと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳトランジスタと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳＦＥＴの下位概念に含まれるものとする。
【００１４】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１５】
前記特許文献１に記載されているように、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにより構成されるＳＲＡＭでは、基板バイアスを制御することにより、ｐＭＩＳトランジスタの閾値電圧およびｎＭＩＳトランジスタの閾値電圧を制御している。そして、動作モード（Active mode）では、低い閾値電圧を設定して動作スピードを実現し、スタンバイモード（Standby mode）では、高い閾値電圧を設定してデータ保持を実現している。しかしながら、動作モードとスタンバイモードとを切り替える際に、過度的にデータが保持されなくなる可能性があった。
【００１６】
図１に、ＳＲＡＭにおいてｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスをシミュレーションした結果の一例を示す。
【００１７】
図１に示すように、動作モード（Active mode）の閾値電圧が低い状態から、スタンバイモード（Standby mode）の閾値電圧が高い状態へ移行する際に、過度的にｐＭＩＳトランジスタの閾値電圧が高くなり、データ保持限界（Retention limit）を超えてデータが保持できなくなる現象が現れた。
【００１８】
（実施の形態１）
図２に、本実施の形態１による半導体装置の内部構成図を示す。
【００１９】
半導体装置ＳＭは、例えばメモリ回路部Ｃ１、制御回路部Ｃ２、基板バイアス発生回路部Ｃ３および基板バイアスタイミング制御回路部Ｃ４などの複数の回路部によって構成されている。メモリ回路部Ｃ１ではデータおよびプログラムが記憶され、制御回路部Ｃ２ではデータの演算処理または制御処理が行われ、メモリ回路部Ｃ１と制御回路部Ｃ２との間でデータやプログラムの授受が行われる。
【００２０】
動作モードからスタンバイモードへの移行の信号またはスタンバイモードから動作モードへの移行の信号が外部から半導体装置ＳＭに送られると、基板バイアス発生回路部Ｃ３において互いに異なる複数の基板バイアスが発生する。さらに、これら複数の基板バイアスのなかから基板バイアスタイミング制御回路部Ｃ４によって選択された基板バイアスが、メモリ回路部Ｃ１に形成された複数のＳＲＡＭのメモリセルに印加される。
【００２１】
図３に、本実施の形態１によるＳＲＡＭのメモリセルの等価回路図を示す。
【００２２】
図３に示すように、ＳＲＡＭセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳトランジスタＤｒ１，Ｄｒ２、一対の負荷用ＭＩＳトランジスタＬｄ１，Ｌｄ２および一対の転送用ＭＩＳトランジスタＴｒ１，Ｔｒ２によって構成されている。駆動用ＭＩＳトランジスタＤｒ１，Ｄｒ２および転送用ＭＩＳトランジスタＴｒ１，Ｔｒ２はｎＭＩＳトランジスタで構成され、負荷用ＭＩＳトランジスタＬｄ１，Ｌｄ２はｐＭＩＳトランジスタで構成されている。
【００２３】
ＳＲＡＭセルＭＣを構成する上記６個のＭＩＳトランジスタのうち、駆動用ＭＩＳトランジスタＤｒ１および負荷用ＭＩＳトランジスタＬｄ１はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳトランジスタＤｒ２および負荷用ＭＩＳトランジスタＬｄ２はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２４】
このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は転送用ＭＩＳトランジスタＴｒ１のソース・ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳトランジスタＴｒ２のソース・ドレインの一方に接続されている。さらに、転送用ＭＩＳトランジスタＴｒ１のソース・ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳトランジスタＴｒ２のソース・ドレインの他方はデータ線／ＤＬに接続されている。また、このフリップフロップ回路の一端（負荷用ＭＩＳトランジスタＬｄ１，Ｌｄ２の各ソース）は電源電圧Ｖｃｃに接続され、他端（駆動用ＭＩＳトランジスタＤｒ１，Ｄｒ２の各ソース）は基準電圧Ｖｓｓ（例えば０Ｖ）に接続されている。
【００２５】
図４に、本実施の形態１によるＳＲＡＭのメモリセルを構成するｐＭＩＳトランジスタおよびｎＭＩＳトランジスタの要部断面図を示す。
【００２６】
ＳＲＡＭセルＭＣは、半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成される絶縁膜ＢＯＸと、絶縁膜ＢＯＸ上に形成される半導体層ＳＯＩとを有する。ここで、絶縁膜ＢＯＸの厚さは、例えば１０ｎｍ程度である。
【００２７】
紙面右側に示すｐＭＩＳトランジスタは、半導体層ＳＯＩに形成されるソース・ドレイン領域ＳＤｐと、半導体層ＳＯＩ上に形成されるゲート構造とを備えている。ここで、ゲート構造は、半導体層ＳＯＩ上に形成されるゲート絶縁膜ＧＩｐと、ゲート絶縁膜ＧＩｐ上に形成されるゲート電極ＧＥｐとから成る。また、ゲート構造の両側面には、絶縁膜からなるサイドウォールＳＷが形成されている。また、ソース・ドレイン領域ＳＤｐは、ゲート電極ＧＥｐの両脇における半導体層ＳＯＩに形成されている。
【００２８】
紙面左側に示すｎＭＩＳトランジスタは、半導体層ＳＯＩに形成されるソース・ドレイン領域ＳＤｎと、半導体層ＳＯＩ上に形成されるゲート構造とを備えている。ここで、ゲート構造は、半導体層ＳＯＩ上に形成されるゲート絶縁膜ＧＩｎと、ゲート絶縁膜ＧＩｎ上に形成されるゲート電極ＧＥｎとから成る。また、ゲート構造の両側面には、絶縁膜からなるサイドウォールＳＷが形成されている。また、ソース・ドレイン領域ＳＤｎは、ゲート電極ＧＥｎの両脇における半導体層ＳＯＩに形成されている。ｐＭＩＳトランジスタとｎＭＩＳトランジスタとは、素子分離膜ＳＴＩにより、電気的に絶縁されている。
【００２９】
ここで、ｐＭＩＳトランジスタのゲート電極ＧＥｐの下方およびｎＭＩＳトランジスタのゲート電極ＧＥｎの下方における、半導体層ＳＯＩ（すなわち、チャネル領域）の不純物濃度は、１×１０１６／ｃｍ３程度である。
【００３０】
ｐＭＩＳトランジスタのゲート電極ＧＥｐの下方の半導体基板ＳＵＢには、ｎ型ウェル領域ＮＷが形成されており、ｎ型ウェル領域ＮＷには基板バイアスＶＢｐが印加される。また、ｎＭＩＳトランジスタのゲート電極ＧＥｎの下方の半導体基板ＳＵＢには、ｐ型ウェル領域ＰＷが形成されており、ｐ型ウェル領域ＰＷには基板バイアスＶＢｎが印加される。基板バイアスＶＢｎ，ＶＢｐを用いないＳＲＡＭセルＭＣでは、基板バイアスＶＢｐは電源電圧と同じ電位、基板バイアスＶＢｎは基準電位と同じ電位に固定される。
【００３１】
本実施の形態１によるＳＲＡＭでは、動作モードとスタンバイモードとの間に中間モードをつくり、動作モードとスタンバイモードとを切り替える際に、一旦この中間モードで安定させることに特徴がある。
【００３２】
前記図１に示したように、ｐＭＩＳトランジスタの閾値電圧とｎＭＩＳトランジスタの閾値電圧とのバランスをシミュレーションした結果、特に、動作モードの閾値電圧が低い状態から、スタンバイモードの閾値電圧が高い状態へ移行する際に、過度的にｐＭＩＳトランジスタの閾値電圧が高くなり、データ保持限界を超えてデータが保持できなくなることが明らかとなった。
【００３３】
そこで、ｐＭＩＳトランジスタおよびｎＭＩＳトランジスタの閾値電圧を段階的に高くすることにより、過度的にｐＭＩＳトランジスタの閾値電圧が高くならないようにする。さらに、ｎＭＩＳトランジスタの閾値電圧の移行のタイミングをｐＭＩＳトランジスタの閾値電圧のタイミングよりも僅かに早くすることにより、確実に、過度的にｐＭＩＳトランジスタの閾値電圧が高くならないようにする。
【００３４】
本実施の形態１による動作モードとスタンバイモードとの切り替え方法について以下に説明する。
【００３５】
図５は、本実施の形態１によるｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスイメージの一例を示すグラフ図である。
【００３６】
図５に示すように、本実施の形態１における動作モードおよびスタンバイモードのそれぞれの閾値電圧（ｐＭＩＳ Ｖｔｈ，ｎＭＩＳ Ｖｔｈ）が、例えば
動作モード：ｐＭＩＳ Ｖｔｈ＝ｎＭＩＳ Ｖｔｈ＝０．２Ｖ
スタンバイモード：ｐＭＩＳ Ｖｔｈ＝ｎＭＩＳ Ｖｔｈ＝０．４Ｖ
の場合、中間モードの閾値電圧（ｐＭＩＳ Ｖｔｈ，ｎＭＩＳ Ｖｔｈ）を
中間モード：ｐＭＩＳ Ｖｔｈ＝ｎＭＩＳ Ｖｔｈ＝０．３Ｖ
と設定する。
【００３７】
すなわち、動作モードからスタンバイモードへ移行する際は、まず、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．２Ｖから０．３Ｖへ上げた後、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．２Ｖから０．３Ｖへ上げる。続いて、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．３Ｖから０．４Ｖへ上げた後、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．３Ｖから０．４Ｖへ上げる。これにより、過度的にｐＭＩＳトランジスタの閾値電圧が高くならず、データ保持限界を超えることを回避することができる。
【００３８】
なお、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタのそれぞれの閾値電圧のタイミングは、これに限定されるものではない。ｎＭＩＳトランジスタの閾値電圧の移行のタイミングとｐＭＩＳトランジスタの閾値電圧のタイミングとを同じにしてもよく、または、ｐＭＩＳトランジスタの閾値電圧の移行のタイミングをｎＭＩＳトランジスタの閾値電圧のタイミングよりも僅かに早くしてもよい。ただし、確実に、過度的にｐＭＩＳトランジスタの閾値電圧が高くならないようにするためには、ｎＭＩＳトランジスタの閾値電圧の移行のタイミングをｐＭＩＳトランジスタの閾値電圧のタイミングよりも僅かに早くする方が望ましい。
【００３９】
逆に、スタンバイモードから動作モードへ移行する際は、まず、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．４Ｖから０．３Ｖへ下げた後、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．４Ｖから０．３Ｖへ下げる。続いて、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．３Ｖから０．２Ｖへ下げた後、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．３Ｖから０．２Ｖへ下げる。これにより、過度的にｎＭＩＳトランジスタの閾値電圧が低くならず、データ保持限界を超えることを回避することができる。
【００４０】
なお、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタのそれぞれの閾値電圧のタイミングは、これに限定されるものではない。ｎＭＩＳトランジスタの閾値電圧の移行のタイミングとｐＭＩＳトランジスタの閾値電圧のタイミングとを同じとしてもよく、または、ｎＭＩＳトランジスタの閾値電圧の移行のタイミングをｐＭＩＳトランジスタの閾値電圧のタイミングよりも僅かに早くしてもよい。
【００４１】
ここで、動作モード、中間モードおよびスタンバイモードのそれぞれの閾値電圧は、基板バイアスによって制御される。
【００４２】
図６は、本実施の形態１によるｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）のタイミングチャートの一例を示すグラフ図である。
【００４３】
図６に示すように、動作モード、中間モードおよびスタンバイモードのそれぞれの閾値電圧を設定するための基板バイアスは、各モードにおいてそれぞれ設定される。本実施の形態１による各モードのｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）は、電源電圧をＶｃｃとすると、例えば
動作モード：ＶＢｐ＝Ｖｃｃ，ＶＢｎ＝０Ｖ
中間モード：ＶＢｐ＝Ｖｃｃ＋１Ｖ，ＶＢｎ＝−１Ｖ
スタンバイモード：ＶＢｐ＝Ｖｃｃ＋２Ｖ，ＶＢｎ＝−２Ｖ
と設定される。
【００４４】
動作モードからスタンバイモードへ移行する際は、まず、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を０Ｖから−１Ｖ、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃからＶｃｃ＋１Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧およびｐＭＩＳトランジスタの閾値電圧を、例えば０．２Ｖから０．３Ｖへ上げる。その後、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−１Ｖから−２Ｖ、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃ＋１ＶからＶｃｃ＋２Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧およびｐＭＩＳトランジスタの閾値電圧を、例えば０．３Ｖから０．４Ｖへ上げる。
【００４５】
逆に、スタンバイモードから動作モードへ移行する際は、まず、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃ＋２ＶからＶｃｃ＋１Ｖ、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−２Ｖから−１Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧およびｐＭＩＳトランジスタの閾値電圧を、例えば０．４Ｖから０．３Ｖへ下げる。その後、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃ＋１ＶからＶｃｃ、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−１Ｖから０Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧およびｐＭＩＳトランジスタの閾値電圧を、例えば０．３Ｖから０．２Ｖへ下げる。
【００４６】
図７は、本実施の形態１による基板バイアスを発生させる回路構成の一例を示す概略図である。
【００４７】
前記図２に示した基板バイアス発生回路部Ｃ３には、複数の基板バイアス発生回路が形成されている。ここでは、２つの基板バイアス発生回路（第１基板バイアス発生回路Ｃ３ａおよび第２基板バイアス発生回路Ｃ３ｂ）を用いて、基板バイアスを発生させる回路構成について説明する。
【００４８】
第１基板バイアス発生回路Ｃ３ａでは、中間モードのｐＭＩＳトランジスタおよびｎＭＩＳトランジスタのそれぞれの閾値電圧を設定するための基板バイアスＶＢｎ，ＶＢｐが発生する。第２基板バイアス発生回路Ｃ３ｂでは、スタンバイモードのｐＭＩＳトランジスタおよびｎＭＩＳトランジスタのそれぞれの閾値電圧を設定するための基板バイアスＶＢｎ，ＶＢｐが発生する。
【００４９】
そして、基板バイアスタイミング制御回路部Ｃ４において、第１基板バイアス発生回路Ｃ３ａで発生した基板バイアスＶＢｎ，ＶＢｐまたは第２基板バイアス発生回路Ｃ３ｂで発生した基板バイアスＶＢｎ，ＶＢｐが選択されて、メモリ回路部Ｃ１に形成されたＳＲＡＭセルに基板バイアスＶＢｎ，ＶＢｐが印加される。
【００５０】
このように、本実施の形態１によれば、動作モードとスタンバイモードとを切り替える際に、動作モードとスタンバイモードとの間に中間モードを設けることにより、過度的にｐＭＩＳトランジスタの閾値電圧がデータ保持限界を超える現象を回避することができる。これにより、データを確実に保持しながら、動作モードとスタンバイモードとの切り替えを行うことができる。
【００５１】
なお、前記図１に示したように、シミュレーションの結果から、特に、動作モードの閾値電圧が低い状態から、スタンバイモードの閾値電圧が高い状態へ移行する際に、過度的にｐＭＩＳトランジスタの閾値電圧が高くなり、データ保持限界を超えてデータが保持できなくなることが明らかとなった。そこで、本実施の形態１では、主として、過度的なｐＭＩＳトランジスタの閾値電圧の上昇を回避する方法について説明した。しかし、ＳＲＡＭセルの構造によっては、過度的にｎＭＩＳトランジスタの閾値電圧が高くなり、データ保持限界を超えてデータが保持できなくなる場合も考えられる。この場合も本実施の形態１において説明したと同様に、動作モードとスタンバイモードとの間に中間モードをつくり、動作モードとスタンバイモードとを切り替える際に、一旦この中間モードで安定させる。これにより、過度的なｎＭＩＳトランジスタの閾値電圧の上昇を回避することができる。
【００５２】
（実施の形態２）
前記図１に示したように、シミュレーションの結果から、特に、動作モードの閾値電圧が低い状態から、スタンバイモードの閾値電圧が高い状態へ移行する際に、過度的にｐＭＩＳトランジスタだけ閾値電圧が高くなり、データ保持限界を超えてデータが保持できなくなることが明らかとなった。このことから、動作モードからスタンバイモードへ移行する際は、ｎＭＩＳトランジスタの閾値電圧を先に上げる、スタンバイモードから動作モードへ移行する際は、ｐＭＩＳトランジスタの閾値電圧を先に下げることにより、データが破壊されにくくなると考えられる。
【００５３】
本実施の形態２による動作モードとスタンバイモードとの切り替え方法について以下に説明する。
【００５４】
図８は、本実施の形態２によるｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）とｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）とのバランスイメージの一例を示すグラフ図である。
【００５５】
図８に示すように、本実施の形態２における動作モードおよびスタンバイモードのそれぞれの閾値電圧（ｐＭＩＳ Ｖｔｈ，ｎＭＩＳ Ｖｔｈ）は、例えば
動作モード：ｐＭＩＳ Ｖｔｈ＝ｎＭＩＳ Ｖｔｈ＝０．２Ｖ
スタンバイモード：ｐＭＩＳ Ｖｔｈ＝ｎＭＩＳ Ｖｔｈ＝０．４Ｖ
と設定されており、前記実施の形態１で用いた中間モードの閾値電圧は設定されていない。
【００５６】
すなわち、動作モードからスタンバイモードへ移行する際は、まず、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．２Ｖから０．４Ｖへ上げた後、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．２Ｖから０．４Ｖへ上げる。これにより、過度的にｐＭＩＳトランジスタの閾値電圧が高くならず、データ保持限界を超えることを回避することができる。
【００５７】
逆に、スタンバイモードから動作モードへ移行する際は、まず、ｐＭＩＳトランジスタの閾値電圧（ｐＭＩＳ Ｖｔｈ）を０．４Ｖから０．２Ｖへ下げた後、ｎＭＩＳトランジスタの閾値電圧（ｎＭＩＳ Ｖｔｈ）を０．４Ｖから０．２Ｖへ下げる。これにより、過度的にｎＭＩＳトランジスタの閾値電圧が低くならず、データ保持限界を超えることを回避することができる。
【００５８】
ここで、動作モードおよびスタンバイモードのそれぞれの閾値電圧は、基板バイアスによって制御される。
【００５９】
図９は、本実施の形態２によるｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）のタイミングチャートの一例を示すグラフ図である。
【００６０】
図９に示すように、動作モードおよびスタンバイモードのそれぞれの閾値電圧を設定するための基板バイアスは、各モードにおいてそれぞれ設定される。本実施の形態２による各モードのｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）およびｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）は、電源電圧をＶｃｃとすると、例えば
動作モード：ＶＢｐ＝Ｖｃｃ，ＶＢｎ＝０Ｖ
スタンバイモード：ＶＢｐ＝Ｖｃｃ＋２Ｖ，ＶＢｎ＝−２Ｖ
と設定される。
【００６１】
動作モードからスタンバイモードへ移行する際は、まず、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃに維持した状態で、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を０Ｖから−２Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧を、例えば０．２Ｖから０．４Ｖへ上げる。その後、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−２Ｖに維持した状態で、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃからＶｃｃ＋２Ｖに設定する。これにより、ｐＭＩＳトランジスタの閾値電圧を、例えば０．２Ｖから０．４Ｖへ上げる。
【００６２】
逆に、スタンバイモードから動作モードへ移行する際は、まず、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−２Ｖに維持した状態で、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃ＋２ＶからＶｃｃに設定する。これにより、ｐＭＩＳトランジスタの閾値電圧を、例えば０．４Ｖから０．２Ｖへ下げる。その後、ｐＭＩＳトランジスタの基板バイアス（ＶＢｐ）をＶｃｃに維持した状態で、ｎＭＩＳトランジスタの基板バイアス（ＶＢｎ）を−２Ｖから０Ｖに設定する。これにより、ｎＭＩＳトランジスタの閾値電圧を、例えば０．４Ｖから０．２Ｖへ下げる。
【００６３】
このように、本実施の形態２によれば、動作モードからスタンバイモードへ移行する際は、先にｎＭＩＳトランジスタの閾値電圧を上げた後、ｐＭＩＳトランジスタの閾値電圧を上げる。また、スタンバイモードから動作モードへ移行する際は、先にｐＭＩＳトランジスタの閾値電圧を下げた後、ｎＭＩＳトランジスタの閾値電圧を下げる。これにより、データを確実に保持しながら、動作モードとスタンバイモードとの切り替えを行うことができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば前記実施の形態では、薄膜ＢＯＸ−ＳＯＩ構造を有するＳＲＡＭセルに適用したが、薄膜ＢＯＸ−ＳＯＩ構造を有しないＳＲＡＭセルにも適用することができる。
【符号の説明】
【００６６】
Ａ，Ｂ  記憶ノード
ＢＯＸ  絶縁膜
Ｃ１  メモリ回路部
Ｃ２  制御回路部
Ｃ３  基板バイアス発生回路部
Ｃ３ａ  第１基板バイアス発生回路
Ｃ３ｂ  第２基板バイアス発生回路
Ｃ４  基板バイアスタイミング制御回路部
ＤＬ，／（バー）ＤＬ  データ線
Ｄｒ１，Ｄｒ２  駆動用ＭＩＳトランジスタ
ＧＥｎ，ＧＥｐ  ゲート電極
ＧＩｎ，ＧＩｐ  ゲート絶縁膜
ＩＮＶ１，ＩＮＶ２  ＣＭＯＳインバータ
Ｌｄ１、Ｌｄ２  負荷用ＭＩＳトランジスタ
ＭＣ  ＳＲＡＭセル
ＮＷ  ｎ型ウェル領域
ＰＷ  ｐ型ウェル領域
ＳＤｎ，ＳＤｐ  ソース・ドレイン領域
ＳＭ  半導体装置
ＳＯＩ  半導体層
ＳＴＩ  素子分離膜
ＳＵＢ  半導体基板
ＳＷ  サイドウォール
Ｔｒ１，Ｔｒ２  転送用ＭＩＳトランジスタ
ＶＢｎ，ＶＢｐ  基板バイアス
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
2015222607.tif 000003
【図２】
2015222607.tif 000004
【図３】
2015222607.tif 000005
【図４】
2015222607.tif 000006
【図５】
2015222607.tif 000007
【図６】
2015222607.tif 000008
【図７】
2015222607.tif 000009
【図８】
2015222607.tif 000010
【図９】
2015222607.tif 000011