(57)【要約】【課題】本発明は、積層セラミックキャパシター、積層セラミックキャパシターアセンブリー及びその実装基板に関する。【解決手段】本発明は、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体の両側面に互いに対向配置される一対の第１外部電極と、上記第１外部電極と離隔した位置で上記セラミック本体の両側面に互いに対向配置される一対の第２外部電極と、上記セラミック本体内で、上記誘電体層を挟んで互いに対向配置され、上記一対の第１外部電極と接続された一対の第１リード部を有する複数の第１内部電極、及び上記一対の第２外部電極と接続された一対の第２リード部を有する複数の第２内部電極と、上記セラミック本体の実装面を支持する支持部、及び一対の第１及び第２外部電極にそれぞれ接続された一対の接続部を含む第１及び第２端子電極と、を含む積層セラミックキャパシターを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の誘電体層が厚さ方向に積層されたセラミック本体と、
前記セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第１外部電極と、
前記一対の第１外部電極と離隔した位置で前記セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第２外部電極と、
前記セラミック本体内で、前記複数の誘電体層の各々を挟んで互いに対向するように配置されており、前記セラミック本体の両側面を介して露出されて前記一対の第１外部電極と接続された一対の第１リード部を有する複数の第１内部電極、及び前記セラミック本体の両側面を介して露出されて前記一対の第２外部電極と接続された一対の第２リード部を有する複数の第２内部電極と、
前記セラミック本体の実装面を支持する支持部、及び前記支持部から前記セラミック本体の両側の幅方向にそれぞれ延びて形成され、前記一対の第１及び第２外部電極にそれぞれ接続された一対の接続部を含む第１及び第２端子電極と、を含む積層セラミックキャパシター。
【請求項２】
前記第１及び第２端子電極は、前記一対の接続部が前記セラミック本体の両側面の一部までそれぞれ延びて形成される、請求項１に記載の積層セラミックキャパシター。
【請求項３】
前記第１及び第２端子電極は、前記支持部が前記一対の接続部に比べ実装面側に突出して形成される、請求項１または２に記載の積層セラミックキャパシター。
【請求項４】
前記第１及び第２端子電極は、前記支持部から前記セラミック本体の両端面の一部までそれぞれ延びて形成されたガイド部をさらに含む、請求項１から３の何れか１項に記載の積層セラミックキャパシター。
【請求項５】
前記第１及び第２端子電極は、前記ガイド部が前記支持部に比べ実装面側に突出して形成される、請求項４に記載の積層セラミックキャパシター。
【請求項６】
前記第１及び第２外部電極の実装面と前記第１及び第２端子電極の支持部との間に配置された第１及び第２導電性接着層または高温半田付け部をさらに含む、請求項１から５の何れか１項に記載の積層セラミックキャパシター。
【請求項７】
前記第１及び第２外部電極は、第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ配置された第１及び第２スズ（Ｓｎ）めっき層と、を含む、請求項１から６の何れか１項に記載の積層セラミックキャパシター。
【請求項８】
セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第１外部電極、及び前記一対の第１外部電極と離隔した位置で前記セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第２外部電極を含む複数の積層セラミックキャパシターと、
前記セラミック本体の幅方向に並んで配置され、それぞれの積層セラミックキャパシターの実装面を支持する複数の第１支持部、前記複数の第１支持部のそれぞれから前記セラミック本体の両側の幅方向にそれぞれ延びて形成され、前記一対の第１外部電極にそれぞれ接続された一対の第１接続部、及び前記セラミック本体の幅方向に隣接した第１接続部を互いに連結する第１連結部を含む第１端子電極と、
前記セラミック本体の幅方向に並んで配置され、それぞれの積層セラミックキャパシターの実装面を支持する複数の第２支持部、前記複数の第２支持部のそれぞれから前記セラミック本体の両側の幅方向にそれぞれ延びて形成され、前記一対の第２外部電極にそれぞれ接続された一対の第２接続部、及び前記セラミック本体の幅方向に隣接した第２接続部を互いに連結する第２連結部を含む第２端子電極と、を含む積層セラミックキャパシターアセンブリー。
【請求項９】
前記第１端子電極は、前記一対の第１接続部のそれぞれが前記セラミック本体の両側面の一部までそれぞれ延びて形成され、前記第２端子電極は、前記一対の第２接続部のそれぞれが前記セラミック本体の両側面の一部までそれぞれ延びて形成される、請求項８に記載の積層セラミックキャパシターアセンブリー。
【請求項１０】
前記第１端子電極は、前記複数の第１支持部のそれぞれが前記一対の第１接続部のそれぞれに比べ実装面側に突出して形成され、前記２端子電極は、前記複数の第２支持部のそれぞれが前記一対の第２接続部のそれぞれに比べ実装面側に突出して形成される、請求項８または９に記載の積層セラミックキャパシターアセンブリー。
【請求項１１】
前記第１端子電極は、前記複数の第１支持部のそれぞれから前記セラミック本体の両端面の一部までそれぞれ延びて形成されたガイド部をさらに含み、前記第２端子電極は、前記複数の第２支持部のそれぞれから前記セラミック本体の両端面の一部までそれぞれ延びて形成されたガイド部をさらに含む、請求項８から１０の何れか１項に記載の積層セラミックキャパシターアセンブリー。
【請求項１２】
前記第１端子電極は、前記ガイド部が前記複数の第１支持部のそれぞれに比べ実装面側に突出して形成され、前記第２端子電極は、前記ガイド部が前記複数の第２支持部のそれぞれに比べ実装面側に突出して形成される、請求項１１に記載の積層セラミックキャパシターアセンブリー。
【請求項１３】
前記第１外部電極の実装面と前記第１端子電極の複数の第１支持部との間にそれぞれ配置された第１導電性接着層または高温半田付け部をさらに含み、前記第２外部電極の実装面と前記第２端子電極の複数の第２支持部との間にそれぞれ配置された第２導電性接着層または高温半田付け部をさらに含む、請求項８から１２の何れか１項に記載の積層セラミックキャパシターアセンブリー。
【請求項１４】
前記第１及び第２外部電極は、第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ配置された第１及び第２スズ（Ｓｎ）めっき層と、を含む、請求項８から１３の何れか１項に記載の積層セラミックキャパシターアセンブリー。
【請求項１５】
複数の誘電体層が厚さ方向に積層されたセラミック本体と、
前記セラミック本体の一側面に長さ方向に互いに離隔して配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された第１及び第２外部電極と、
前記セラミック本体内で、前記複数の誘電体層の各々を挟んで互いに対向するように配置されており、前記セラミック本体の一側面を介して露出されて前記第１外部電極と接続された第１リード部を有する複数の第１内部電極、及び前記セラミック本体の一側面を介して露出されて前記第２外部電極と接続された第２リード部を有する複数の第２内部電極と、
前記セラミック本体の実装面を支持する支持部、及び前記支持部から前記セラミック本体の少なくとも一側の幅方向にそれぞれ延びて形成され、第１及び第２外部電極にそれぞれ接続された少なくとも一つの接続部を含む第１及び第２端子電極と、を含む積層セラミックキャパシター。
【請求項１６】
前記第１及び第２端子電極は、前記接続部が前記セラミック本体の側面に配置された前記第１及び第２外部電極の全体を覆うように形成される、請求項１５に記載の積層セラミックキャパシター。
【請求項１７】
前記第１及び第２端子電極は、前記支持部から前記セラミック本体の長さ方向の両端面の一部までそれぞれ延びて形成されたガイド部をさらに含む、請求項１５または１６に記載の積層セラミックキャパシター。
【請求項１８】
上部に第１及び第２電極パッドを有する基板と、
前記基板上に設けられた積層セラミックキャパシターと、を含み、
前記積層セラミックキャパシターは、複数の誘電体層が厚さ方向に積層されたセラミック本体と、前記セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第１外部電極と、前記第１外部電極と離隔した位置で前記セラミック本体の両側面に互いに対向するように配置され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第２外部電極と、前記セラミック本体内で、前記複数の誘電体層の各々を挟んで互いに対向するように配置されており、前記セラミック本体の両側面を介して露出されて前記一対の第１外部電極と接続された一対の第１リード部を有する複数の第１内部電極、及び前記セラミック本体の両側面を介して露出されて前記一対の第２外部電極と接続された一対の第２リード部を有する複数の第２内部電極と、前記セラミック本体の実装面を支持する支持部、及び前記支持部から前記セラミック本体の両側の幅方向にそれぞれ延びて形成され、前記一対の第１及び第２外部電極にそれぞれ接続された一対の接続部を含む第１及び第２端子電極と、を含む、積層セラミックキャパシターの実装基板。
【請求項１９】
前記第１及び第２端子電極は、前記一対の接続部が前記セラミック本体の両側面の一部までそれぞれ延びて形成される、請求項１８に記載の積層セラミックキャパシターの実装基板。
【請求項２０】
前記第１及び第２端子電極は、前記支持部が前記一対の接続部に比べ実装面側に突出して形成される、請求項１８または１９に記載の積層セラミックキャパシターの実装基板。
【請求項２１】
前記第１及び第２端子電極は、前記支持部から前記セラミック本体の両端面の一部までそれぞれ延びて形成されたガイド部をさらに含む、請求項１８から２０の何れか１項に記載の積層セラミックキャパシターの実装基板。
【請求項２２】
前記第１及び第２端子電極は、前記ガイド部が前記支持部に比べ実装面側に突出して形成される、請求項２１に記載の積層セラミックキャパシターの実装基板。
【請求項２３】
前記第１及び第２外部電極の実装面と前記第１及び第２端子電極の支持部との間に配置された第１及び第２導電性接着層または高温半田付け部をさらに含む、請求項１８から２２の何れか１項に記載の積層セラミックキャパシターの実装基板。
【請求項２４】
前記第１及び第２外部電極は、第１及び第２ニッケル（Ｎｉ）めっき層と、前記第１及び第２ニッケルめっき層上にそれぞれ配置された第１及び第２スズ（Ｓｎ）めっき層と、を含む、請求項１８から２３の何れか１項に記載の積層セラミックキャパシターの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシター、積層セラミックキャパシターアセンブリー及びその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシター（ＭＬＣＣ：ｍｕｌｔｉ―ｌａｙｅｒｅｄ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置に用いられることができる。
【０００３】
例えば、上記積層セラミックキャパシターは、液晶ディスプレイ（ＬＣＤ：ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの様々な電子製品の基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサーである。
【０００４】
このような積層セラミックキャパシターは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に配置された構造を有することができる。
【０００５】
この際、上記誘電体層は圧電性を有するため、上記積層セラミックキャパシターに直流または交流電圧が印加されると、内部電極の間に圧電現象が発生して、周波数に応じてセラミック本体の体積を膨張及び収縮させながら周期的な振動を発生させる。
【０００６】
このような振動は、上記積層セラミックキャパシターの外部電極及び上記外部電極と基板とを連結する半田を介して基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる。
【０００７】
この振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記外部電極と基板とを連結する半田は、セラミック本体の幅方向の両側面または長さ方向の両端面に、上記外部電極の表面に沿って所定の高さに傾斜して形成される。
【０００９】
この際、上記半田の体積及び高さが大きくなるほど、上記積層セラミックキャパシターの振動が上記基板に伝達されやすくなるため、アコースティックノイズがさらに大きく発生するという問題点があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国公開特許第２００９‐０１１７６８６号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
最近の電子機器は、部品の低騒音化により、上記のような積層セラミックキャパシターで発生するアコースティックノイズがさらに激しくなり得る。
【００１２】
当技術分野では、積層セラミックキャパシターのアコースティックノイズを効果的に低減できる新しい方法が要求されてきた。
【課題を解決するための手段】
【００１３】
本発明の一側面によると、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体の両側面に互いに対向するように配置され、上記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第１外部電極と、上記第１外部電極と離隔した位置で上記セラミック本体の両側面に互いに対向するように配置され、上記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第２外部電極と、上記セラミック本体内で、上記誘電体層を挟んで互いに対向するように配置されており、上記セラミック本体の両側面を介して露出されて上記一対の第１外部電極と接続された一対の第１リード部を有する複数の第１内部電極、及び上記セラミック本体の両側面を介して露出されて上記一対の第２外部電極と接続された一対の第２リード部を有する複数の第２内部電極と、上記セラミック本体の実装面を支持する支持部、及び上記支持部から上記セラミック本体の両側の幅方向にそれぞれ延びて形成され、一対の第１及び第２外部電極にそれぞれ接続された一対の接続部を含む第１及び第２端子電極と、を含む積層セラミックキャパシターが提供される。
【発明の効果】
【００１４】
本発明の一実施形態によると、セラミック本体の実装面に端子電極を形成して、積層セラミックキャパシターを基板に実装する時に上記外部電極から上記基板に伝達される振動を上記端子電極が吸収するようにすることで、アコースティックノイズを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による積層セラミックキャパシターを概略的に示した斜視図である。
【図２】本発明の第１実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図である。
【図３】本発明の実施形態による積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。
【図４】本発明の第２実施形態による積層セラミックキャパシターを概略的に示した斜視図である。
【図５】本発明の第２実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図である。
【図６】本発明の第３実施形態による積層セラミックキャパシターを概略的に示した斜視図である。
【図７】本発明の第３実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図である。
【図８】本発明の一実施形態による積層セラミックキャパシターアセンブリーを概略的に示した斜視図である。
【図９】図８の積層セラミックキャパシターアセンブリーの第１及び第２端子電極を示した斜視図である。
【図１０】本発明の第２実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。
【図１１】本発明の第４実施形態による積層セラミックキャパシターを示した斜視図である。
【図１２】図１１の分解斜視図である。
【図１３】図１１の積層セラミックキャパシターの第１及び第２内部電極の構造を示した分解斜視図である。
【発明を実施するための形態】
【００１６】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００１７】
図１は本発明の第１実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図２は本発明の第１実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図であり、図３は本発明の実施形態による積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。
【００１８】
図１から図３を参照すると、本実施形態による積層セラミックキャパシター１００は、セラミック本体１１０と、一対の第１外部電極１３１、１３２と、一対の第２外部電極１３３、１３４と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２端子電極１６１、１６２と、を含む。
【００１９】
セラミック本体１１０は、複数の誘電体層１１１を厚さ方向に積層した後、焼成したものである。
【００２０】
この際、セラミック本体１１０の互いに隣接するそれぞれの誘電体層１１１同士は、境界が確認できないほど一体化されていることができる。
【００２１】
セラミック本体１１０は六面体形状であることができるが、これに本発明が限定されるものではない。
【００２２】
本実施形態では、説明の便宜のために、セラミック本体１１０の誘電体層１１１が積層される厚さ方向の互いに対向する面を上下面、上記上下面を連結するセラミック本体１１０の長さ方向の面を両端面、上記両端面と垂直に交差し、互いに対向する幅方向の面を両側面と定義する。
【００２３】
また、セラミック本体１１０は、その寸法が特に制限されるものではないが、例えば、２．０ｍｍ（Ｌ）×１．２ｍｍ（Ｗ）などのサイズにして、高容量の積層セラミックキャパシター１００を構成することができる。
【００２４】
また、セラミック本体１１０の最外側面である上下面には、必要に応じて、所定厚さのカバー層（不図示）が形成されることができる。
【００２５】
誘電体層１１１は、積層セラミックキャパシター１００の容量設計に応じて、一層の厚さを任意に変更することができる。
【００２６】
また、誘電体層１１１は、高誘電率のセラミック材料を含有することができ、例えば、ＢａＴｉＯ３系セラミック粉末などを含有することができるが、これに本発明が限定されるものではない。
【００２７】
上記ＢａＴｉＯ３系セラミック粉末は、例えば、ＢａＴｉＯ３にＣａ、Ｚｒなどが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３、またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などが挙げられるが、これに本発明が限定されるものではない。
【００２８】
一方、誘電体層１１１には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤の少なくとも一つ以上がさらに添加されることができる。
【００２９】
上記セラミック添加剤としては、例えば、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などを用いることができる。
【００３０】
一対の第１外部電極１３１、１３２は、セラミック本体１１０の両側面に互いに対向するように形成されるとともに、セラミック本体１１０の実装面の一部までそれぞれ延びて形成される。
【００３１】
一対の第２外部電極１３３、１３４は、セラミック本体１１０の長さ方向に第１外部電極１３１、１３２から離隔した位置で、セラミック本体１１０の両側面に互いに対向するように形成されるとともに、セラミック本体１１０の実装面の一部までそれぞれ延びて形成される。
【００３２】
第１及び第２外部電極１３１〜１３４は、良好な電気特性を有し、且つ優れた耐ヒートサイクル性及び耐湿性などの高信頼性を提供するために、銅（Ｃｕ）を含有する外部電極用導電性ペーストを焼成することで形成されることができるが、これに本発明が限定されるものではない。
【００３３】
また、第１及び第２外部電極１３１〜１３４は、必要に応じて、セラミック本体１１０の実装面の反対面の一部まで延びて形成されることができる。
【００３４】
また、必要に応じて、第１及び第２外部電極１３１〜１３４の表面をめっき処理して、めっき層を形成することができる。
【００３５】
この際、上記めっき層は、第１及び第２外部電極１３１〜１３４上にニッケル（Ｎｉ）をめっきして形成されたニッケルめっき層と、上記ニッケルめっき層上にスズ（Ｓｎ）をめっきして形成されたスズめっき層と、を含むことができる。
【００３６】
第１及び第２内部電極１２１、１２２は、誘電体層１１１を構成するセラミックシート上に形成されて積層された後、焼成されることで、一つの誘電体層１１１を挟んでセラミック本体１１０の内部に交互に配置される。
【００３７】
該第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であって、誘電体層１１１の積層方向に沿って互いに対向するように配置され、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００３８】
第１内部電極１２１は、セラミック本体１１０の両側面を介して露出され、一対の第１外部電極１３１、１３２とそれぞれ接続された一対の第１リード部１２１ａ、１２１ｂを有することができる。
【００３９】
第２内部電極１２２は、セラミック本体１１０の両側面を介して露出され、一対の第２外部電極１３３、１３４とそれぞれ接続された一対の第２リード部１２２ａ、１２２ｂを有することができる。
【００４０】
この際、第１及び第２内部電極１２１、１２２は導電性金属で形成され、例えば、ニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金などの材料で形成されることができるが、これに本発明が限定されるものではない。
【００４１】
上記の構成により、第１及び第２外部電極１３１〜１３４に所定の電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。
【００４２】
この際、積層セラミックキャパシター１００の静電容量は、誘電体層１１１の積層方向に沿って互いに重なる第１及び第２内部電極１２１、１２２の重なった面積に比例する。
【００４３】
本実施形態によると、第１リード部１２１ａ、１２１ｂと第２リード部１２２ａ、１２２ｂとの距離が短く、それぞれ一対の第１及び第２外部電極がセラミック本体１１０の側面に構成されるため、電流経路（ｃｕｒｒｅｎｔ  ｐａｔｈ）が短くて、積層セラミックキャパシター１００のＥＳＲ（等価直列抵抗：Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）が低減されることができる。このようにＥＳＲが低減されると、リップル電流（ｒｉｐｐｌｅ  ｃｕｒｒｅｎｔ）による自己発熱が減少して、信頼性が向上されるとともに、上記リップル電流の許容値を高めることができる。
【００４４】
第１端子電極１６１は、セラミック本体１１０の下面が支持される第１支持部１６１ａと、一対の第１接続部１６１ｂ、１６１ｃと、を含むことができる。
【００４５】
第１接続部１６１ｂ、１６１ｃは、第１支持部１６１ａからセラミック本体１１０の両側の幅方向にそれぞれ延びて形成され、一対の第１外部電極１３１、１３２とそれぞれ接続されて電気的に連結される。
【００４６】
この際、一対の第１接続部１６１ｂ、１６１ｃは、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。これにより、第１端子電極１６１と第１外部電極１３１、１３２との電気的連結性が向上されることができる。
【００４７】
また、第１端子電極１６１は、第１支持部１６１ａからセラミック本体１１０の一端面の方向に延びて形成された第１ガイド部１６１ｄを有することができる。
【００４８】
この際、第１ガイド部１６１ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００４９】
第１ガイド部１６１ｄは、第１端子電極１６１をセラミック本体１１０に付着する時、第１接続部１６１ｂ、１６１ｃと第１外部電極１３１、１３２とがずれることなく互いに対応する位置で結合されるように、第１端子電極１６１の付着位置をガイドする役割をすることができる。
【００５０】
第２端子電極１６２は、セラミック本体１１０の下面が支持される第２支持部１６２ａと、一対の第２接続部１６２ｂ、１６２ｃと、を含むことができる。
【００５１】
第２接続部１６２ｂ、１６２ｃは、第２支持部１６２ａからセラミック本体１１０の両側の幅方向にそれぞれ延びて形成され、一対の第２外部電極１３３、１３４とそれぞれ接続されて電気的に連結される。
【００５２】
この際、一対の第２接続部１６２ｂ、１６２ｃは、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。これにより、第２端子電極１６２と第２外部電極１３３、１３４との電気的連結性が向上されることができる。
【００５３】
また、第２端子電極１６２は、第２支持部１６２ａからセラミック本体１１０の一端面の方向に延びて形成された第２ガイド部１６２ｄを有することができる。
【００５４】
この際、第２ガイド部１６２ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００５５】
第２ガイド部１６２ｄは、第２端子電極１６２をセラミック本体１１０に付着する時、第２接続部１６２ｂ、１６２ｃと第２外部電極１３３、１３４とがずれることなく互いに対応する位置で結合されるように、第２端子電極１６２の付着位置をガイドする役割をすることができる。
【００５６】
一方、第１及び第２外部電極１３１〜１３４と第１及び第２端子電極１６１、１６２の第１及び第２支持部１６１ａ、１６２ａとの間には、必要に応じて、導電性ペーストからなる第１及び第２導電性接着層（不図示）または高温半田付け部（不図示）が形成されることができる。
【００５７】
本実施形態によると、第１及び第２外部電極１３１〜１３４を介して基板に伝達される積層セラミックキャパシター１００の振動量を第１及び第２端子電極１６１、１６２が緩和することで、アコースティックノイズが低減されることができる。
【００５８】
また、外部から伝達される機械的なストレスを第１及び第２端子電極１６１、１６２が吸収することで、積層セラミックキャパシター１００の内部にクラックが発生することを防止することができる。
【００５９】
また、必要に応じて、第１及び第２端子電極１６１、１６２の表面をめっき処理して、めっき層を形成することができる。
【００６０】
上記めっき層により、第１及び第２端子電極１６１、１６２を基板に実装する時、半田付けがより効率的に行われることができる。
【００６１】
この際、上記めっき層は、第１及び第２端子電極１６１、１６２上にニッケル（Ｎｉ）をめっきして形成されたニッケルめっき層と、上記ニッケルめっき層上にスズ（Ｓｎ）をめっきして形成されたスズめっき層と、を含むことができる。
【００６２】
図４は本発明の第２実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図５は本発明の第２実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図である。
【００６３】
ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する第１及び第２端子電極１４１、１４２について具体的に説明する。
【００６４】
図４及び図５を参照すると、第１端子電極１４１は、セラミック本体１１０の下面と平行に配置された第１支持部１４１ａと、一対の第１接続部１４１ｂ、１４１ｃと、を含むことができる。
【００６５】
第１接続部１４１ｂ、１４１ｃは、セラミック本体１１０の下面を支持し、一対の第１外部電極１３１、１３２とそれぞれ接続されて電気的に連結される。
【００６６】
また、第１接続部１４１ｂ、１４１ｃは、必要に応じて、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。
【００６７】
第１支持部１４１ａは、一対の第１接続部１４１ｂ、１４１ｃに比べ下側に突出して形成されることができる。
【００６８】
このようにセラミック本体１１０の下面と第１支持部１４１ａとの間に備えられた空間部により、第１端子電極１４１の弾性力が向上されることができる。
【００６９】
また、第１端子電極１４１は、第１支持部１４１ａからセラミック本体１１０の一端面の方向に延びて形成された第１ガイド部１４１ｄを有することができる。
【００７０】
この際、第１ガイド部１４１ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００７１】
第２端子電極１４２は、セラミック本体１１０の下面と平行に配置された第２支持部１４２ａと、一対の第２接続部１４２ｂ、１４２ｃと、を含むことができる。
【００７２】
第２接続部１４２ｂ、１４２ｃは、セラミック本体１１０の下面を支持し、一対の第２外部電極１３３、１３４とそれぞれ接続されて電気的に連結される。
【００７３】
また、第２接続部１４２ｂ、１４２ｃは、必要に応じて、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。
【００７４】
第２支持部１４２ａは、一対の第２接続部１４２ｂ、１４２ｃに比べ下側に突出して形成されることができる。
【００７５】
このようにセラミック本体１１０の下面と第２支持部１４２ａとの間に備えられた空間部により、第２端子電極１４２の弾性力が向上されることができる。
【００７６】
また、第２端子電極１４２は、第２支持部１４２ａからセラミック本体１１０の一端面の方向に延びて形成された第２ガイド部１４２ｄを有することができる。
【００７７】
この際、第２ガイド部１４２ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００７８】
したがって、第１及び第２端子電極１４１、１４２の向上された弾性力により、積層セラミックキャパシター１００の圧電性によって発生して第１及び第２外部電極１３１〜１３４を介して基板に伝達される積層セラミックキャパシター１００の振動量がさらに緩和されて、アコースティックノイズがさらに低減されることができる。
【００７９】
図６は本発明の第３実施形態による積層セラミックキャパシターを概略的に示した斜視図であり、図７は本発明の第３実施形態による積層セラミックキャパシターから第１及び第２端子電極を分離して概略的に示した分解斜視図である。
【００８０】
ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する第１及び第２端子電極１５１、１５２について具体的に説明する。
【００８１】
図６及び図７を参照すると、第１端子電極１５１は、第１支持部１５１ａと、一対の第１接続部１５１ｂ、１５１ｃと、を含むことができる。
【００８２】
第１支持部１５１ａ及び一対の第１接続部１５１ｂ、１５１ｃはセラミック本体１１０の下面を支持する。
【００８３】
また、第１接続部１５１ｂ、１５１ｃは、必要に応じて、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。
【００８４】
また、第１端子電極１５１は、第１支持部１５１ａからセラミック本体１１０の一端面の方向に延びて形成された第１ガイド部１５１ｄを有することができる。
【００８５】
この際、第１ガイド部１５１ｄは、第１支持部１５１ａ及び第１接続部１５１ｂ、１５１ｃに比べ下側に突出して形成される。
【００８６】
このようにセラミック本体１１０の下面と第１ガイド部１４１ｄとの間に備えられた空間部により、第１端子電極１５１の弾性力が向上されることができる。
【００８７】
この際、第１ガイド部１５１ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００８８】
第２端子電極１５２は、第２支持部１５２ａと、一対の第２接続部１５２ｂ、１５２ｃと、を含むことができる。
【００８９】
第２支持部１５２ａ及び一対の第２接続部１５２ｂ、１５２ｃはセラミック本体１１０の下面を支持する。
【００９０】
また、第２接続部１５２ｂ、１５２ｃは、必要に応じて、セラミック本体１１０の両側面の一部までそれぞれ延びて形成されることができる。
【００９１】
また、第２端子電極１５２は、第２支持部１５２ａからセラミック本体１１０の一端面の方向に延びて形成された第２ガイド部１５２ｄを有することができる。
【００９２】
この際、第２ガイド部１５２ｄは、第２支持部１５２ａ及び第２接続部１５２ｂ、１５２ｃに比べ下側に突出して形成される。
【００９３】
このようにセラミック本体１１０の下面と第２ガイド部１５２ｄとの間に備えられた空間部により、第２端子電極１５２の弾性力が向上される。
【００９４】
この際、第２ガイド部１５２ｄは、セラミック本体１１０の一端面の一部まで延びて形成されることができる。
【００９５】
したがって、第１及び第２端子電極１５１、１５２の向上された弾性力により、積層セラミックキャパシター１００の圧電性によって発生して第１及び第２外部電極１３１〜１３４を介して基板に伝達される積層セラミックキャパシター１００の振動量がさらに緩和されて、アコースティックノイズがさらに低減されることができる。
【００９６】
図８は本発明の一実施形態による積層セラミックキャパシターアセンブリーを概略的に示した斜視図であり、図９は図８の積層セラミックキャパシターアセンブリーの第１及び第２端子電極を示した斜視図である。
【００９７】
ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する第１及び第２端子電極２４１０、２４２０及び複数の積層セラミックキャパシター１００の実装構造について具体的に説明する。
【００９８】
本実施形態の積層セラミックキャパシターアセンブリーは、複数個の上記実施形態の積層セラミックキャパシターが一つの第１及び第２端子電極に並列に連結された構造である。
【００９９】
上記のように、複数個の積層セラミックキャパシターを一対の外部電極に接続させると、素子の複合化が可能となり、素子の電気的特性及び多機能化の実現、実装面積の減少などにおいて有利である。
【０１００】
図８及び図９を参照すると、第１端子電極２４１０は、セラミック本体１１００、２１００の幅方向に並んで配置され、それぞれの積層セラミックキャパシターのセラミック本体１１００、２１００の下面と平行に配置された複数の第１支持部２４１１、２４１３と、それぞれの第１支持部２４１１、２４１３からセラミック本体１１００、２１００の両側の幅方向にそれぞれ延びて形成され、一対の第１外部電極１３１０、１３２０、２３１０、２３２０にそれぞれ接続された一対の第１接続部２４１２、２４１４と、セラミック本体１１００、２１００の幅方向に隣接した第１接続部を互いに連結する第１連結部２４１７と、を含む。
【０１０１】
本実施形態において、それぞれの第１接続部２４１２、２４１４はそれぞれのセラミック本体１１００、２１００の下面を支持することができる。
【０１０２】
また、それぞれの第１支持部２４１１、２４１３は、第１接続部２４１２、２４１４に比べ下側に突出して形成されることができる。
【０１０３】
また、第１端子電極２４１０は、それぞれの第１支持部２４１１、２４１３からセラミック本体１１００、２１００の一端面の方向に延びて形成された第１ガイド部２４１５、２４１６を有することができる。
【０１０４】
第２端子電極２４２０は、セラミック本体１１００、２１００の幅方向に並んで配置され、それぞれの積層セラミックキャパシターのセラミック本体１１００、２１００の下面と平行に配置された複数の第２支持部２４２１、２４２３と、それぞれの第２支持部２４２１、２４２３からセラミック本体１１００、２１００の両側の幅方向にそれぞれ延びて形成され、一対の第２外部電極１３３０、１３４０、２３３０、２３４０にそれぞれ接続された一対の第２接続部２４２２、２４２４と、セラミック本体１１００、２１００の幅方向に隣接した第２接続部を互いに連結する第２連結部２４２７と、を含む。
【０１０５】
本実施形態において、それぞれの第２接続部２４２２、２４２４はそれぞれのセラミック本体１１００、２１００の下面を支持することができる。
【０１０６】
また、それぞれの第２支持部２４２１、２４２３は、第２接続部２４２２、２４２４に比べ下側に突出して形成されることができる。
【０１０７】
また、第２端子電極２４２０は、それぞれの第２支持部２４２１、２４２３からセラミック本体１１００、２１００の一端面の方向に延びて形成された第２ガイド部２４２５、２４２６を有することができる。
【０１０８】
図１１は本発明の第４実施形態による積層セラミックキャパシターを示した斜視図であり、図１２は図１１の分解斜視図であり、図１３は図１１の積層セラミックキャパシターの第１及び第２内部電極の構造を示した分解斜視図である。
【０１０９】
ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する第１及び第２内部電極２１、２２及び第１及び第２端子電極６１、６２について具体的に説明する。
【０１１０】
図１１から図１３を参照すると、誘電体層１１に配置される第１及び第２内部電極２１、２２は、セラミック本体１０の同一側面を介して露出される第１及び第２リード部２１ａ、２２ａを有する。この際、第１及び第２リード部２１ａ、２２ａは、セラミック本体１０の長さ方向に互いに離隔して配置される。
【０１１１】
また、セラミック本体１０の一側面には、第１及び第２外部電極３１、３２が長さ方向に互いに離隔して配置される。第１及び第２外部電極３１、３２は、セラミック本体１０の実装面の一部まで延びて形成される。
【０１１２】
本実施形態によると、内部電極がセラミック本体の一側面を介してのみ露出されるように形成され、外部電極もセラミック本体の一側面にのみ形成されるため、積層セラミックキャパシターの圧電性によって発生して外部電極を介して基板に伝達される積層セラミックキャパシターの振動量が減少して、アコースティックノイズがさらに低減されることができる。
【０１１３】
この際、第１端子電極６１は、セラミック本体１０の実装面が支持される第１支持部６１ａと、少なくとも一つの第１接続部６１ｂ、６１ｃと、を含むことができる。
【０１１４】
第１接続部６１ｂ、６１ｃは、第１支持部６１ａからセラミック本体１０の幅方向の両側面に沿ってそれぞれ延びて形成され、このうち一つは第１外部電極３１と接続されて電気的に連結される。
【０１１５】
また、第１接続部６１ｂ、６１ｃがセラミック本体１０の上端部まで長く延びて形成されることで、第１端子電極６１と第１外部電極３１との電気的連結性が向上されることができる。
【０１１６】
また、第１端子電極６１は、第１支持部６１ａからセラミック本体１０の長さ方向に延びて形成された第１ガイド部６１ｄを有することができる。
【０１１７】
この際、第１ガイド部６１ｄは、セラミック本体１０の一端面の一部まで延びて折り曲げられて形成されることができる。
【０１１８】
第１ガイド部６１ｄは、第１端子電極６１をセラミック本体１０に付着する時、第１接続部６１ｂと第１外部電極３１とがずれることなく互いに対応する位置で結合されるように、第１端子電極６１の付着位置をガイドする役割をすることができる。
【０１１９】
第２端子電極６２は、セラミック本体１０の実装面が支持される第２支持部６２ａと、少なくとも一つの第２接続部６２ｂ、６２ｃと、を含むことができる。
【０１２０】
第２接続部６２ｂ、６２ｃは、第２支持部６２ａからセラミック本体１０の幅方向の両側面に沿ってそれぞれ延びて形成され、このうち一つは第２外部電極３２と接続されて電気的に連結される。
【０１２１】
この際、第２接続部６２ｂ、６２ｃがセラミック本体１０の上端部まで長く延びて形成されることで、第２端子電極６２と第２外部電極３２との電気的連結性が向上されることができる。
【０１２２】
また、第２端子電極６２は、第２支持部６２ａからセラミック本体１０の長さ方向に延びて形成された第２ガイド部６２ｄを有することができる。
【０１２３】
この際、第２ガイド部６２ｄは、セラミック本体１０の一端面の一部まで延びて折り曲げられて形成されることができる。
【０１２４】
第２ガイド部６２ｄは、第２端子電極６２をセラミック本体１０に付着する時、第２接続部６２ｂと第２外部電極３２とがずれることなく互いに対応する位置で結合されるように、第２端子電極６２の付着位置をガイドする役割をすることができる。
【０１２５】
図１０は本発明の第２実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。
【０１２６】
図１０を参照すると、本発明の第２実施形態による積層セラミックキャパシター１００の実装基板２００は、積層セラミックキャパシター１００が実装される基板２１０と、基板２１０の上面に互いに離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１２７】
積層セラミックキャパシター１００は、セラミック本体１１０の実装面である下面に突出して設けられた第１及び第２端子電極１４１、１４２の第１及び第２支持部１４１ａ、１４２ａが、それぞれ基板２１０の第１及び第２電極パッド２２１、２２２上に接触するように配置された状態で、半田２３１、２３２により基板２１０と電気的に連結されることができる。
【０１２８】
本実施形態によると、積層セラミックキャパシター１００の実装基板２００は、第１及び第２端子電極１４１、１４２により、半田２３１、２３２の高さが最小限に限定されて形成されることができる。
【０１２９】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１３０】
１００  積層セラミックキャパシター
１０、１１０  セラミック本体
１１、１１１  誘電体層
２１、１２１  第１内部電極
２２、１２２  第２内部電極
２１ａ、１２１ａ、１２１ｂ  第１リード部
２２ａ、１２２ａ、１２２ｂ  第２リード部
１３１、１３２  第１外部電極
１３３、１３４  第２外部電極
６１、１４１、１５１、１６１  第１端子電極
１４１ａ、１５１ａ、１６１ａ  第１支持部
１４１ｂ、１４１ｃ、１５１ｂ、１５１ｃ、１６１ｂ、１６１ｃ  第１接続部
１４１ｄ、１５１ｄ、１６１ｄ  第１ガイド部
６２、１４２、１５２、１６２  第２端子電極
１４２ａ、１５２ａ、１６２ａ  第２支持部
１４２ｂ、１４２ｃ、１５２ｂ、１５２ｃ、１６２ｂ、１６２ｃ  第２接続部
１４２ｄ、１５２ｄ、１６２ｄ  第２ガイド部
２００  実装基板
２１０  基板
２２１、２２２  第１及び第２電極パッド
２３１、２３２  半田
１１００、２１００  セラミック本体
１３１０、１３２０、２３１０、２３２０  第１外部電極
１３３０、１３４０、２３３０、２３４０  第２外部電極
２４１０、２４２０  第１及び第２端子電極
２４１１、２４１３  第１支持部
２４１２、２４１４  第１接続部
２４１５、２４１６  第１ガイド部
２４１７  第１連結部
２４２１、２４２３  第２支持部
２４２２、２４２４  第２接続部
２４２５、２４２６  第２ガイド部
２４２７  第２連結部
【図１】
2015220451.tif 000003
【図２】
2015220451.tif 000004
【図３】
2015220451.tif 000005
【図４】
2015220451.tif 000006
【図５】
2015220451.tif 000007
【図６】
2015220451.tif 000008
【図７】
2015220451.tif 000009
【図８】
2015220451.tif 000010
【図９】
2015220451.tif 000011
【図１０】
2015220451.tif 000012
【図１１】
2015220451.tif 000013
【図１２】
2015220451.tif 000014
【図１３】
2015220451.tif 000015