(57)【要約】【課題】データの読み出し／書き込みの能力に優れ、回路面積の縮小が図られた新規な構成の半導体装置を提供する。【解決手段】データを書き込むための配線を設け、オフ電流の小さい第１のトランジスタを導通状態として第２のトランジスタのゲートにデータを与え、非導通状態とすることでデータに応じた電荷を保持する構成とする。加えてデータを読み出すための配線を設け、第３のトランジスタを導通状態とし、電荷を保持する第２のトランジスタの導通状態に従って、データを読み出す構成とする。該構成により、データの読み出し／書き込みを同じサイクルで行うことができる構成を、３つのトランジスタで実現することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１乃至第３のトランジスタ、及び容量素子を有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第５の配線に電気的に接続され、
前記容量素子の一方の電極は、前記第２のトランジスタのゲートに電気的に接続され、
前記容量素子の他方の電極は、第６の配線に電気的に接続され、
前記第１の配線は、第１の信号を伝えることができる機能を有し、
前記第２の配線は、第２の信号を伝えることができる機能を有し、
前記第３の配線は、第１の電位を伝えることができる機能を有し、
前記第４の配線は、第３の信号を伝えることができる機能を有し、
前記第５の配線は、第２の電位を伝えることができる機能を有し、
前記第６の配線は、第４の信号を伝えることができる機能を有し、
前記第１の信号は、前記第１のトランジスタを導通状態として、前記第２の信号の電位を前記第２のトランジスタのゲートに与えることができる機能を有し、
前記第３の信号は、前記第３のトランジスタを導通状態として、前記第２の電位を前記第３のトランジスタのソース及びドレインの一方に与えることができる機能を有し、
前記第４の信号は、前記第２のトランジスタのゲートに与えられた前記第２の信号の電位に従って、前記第２のトランジスタの導通状態を制御して、前記第１の電位を前記第２のトランジスタのソース及びドレインの他方に与えることができる機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１のトランジスタは、半導体層が酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記第２及び３のトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のトランジスタのチャネル領域と、前記第２又は３のトランジスタのチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一に記載の半導体装置をｍ行ｎ列（ｍ、ｎは自然数）で有する記憶装置であって、
行選択デコーダと、列選択デコーダとを有し、
前記行選択デコーダは、ｉ行目（ｉは自然数）の前記半導体装置に前記列選択デコーダより与えられるデータ信号を書き込むことができる第１の機能と、ｊ行目（ｉ≠ｊ  ；ｊは自然数）の前記半導体装置に保持したデータ信号に基づく電位を前記列選択デコーダに出力することができる第２の機能と、を同時に行う機能を有することを特徴とする記憶装置。
【請求項６】
請求項５に記載の記憶装置と、
前記記憶装置に電気的に接続されたリードと、を有することを特徴とする電子部品。
【請求項７】
請求項６に記載の電子部品と、
表示装置と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。
【０００４】
画像処理等に用いるＳＲＡＭでは、高速アクセスの需要が高まっている。そのため、データの書き込み／読み出しを独立して制御できる、２ポートＳＲＡＭが提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０５９０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
２ポートＳＲＡＭのようにＳＲＡＭをベースにした回路構成では、トランジスタ数が６Ｔｒ以上に増加する。そのため、セル面積が最少加工寸法をＦとして、１００乃至１５０Ｆ２を超える面積となってしまう。従ってセル面積はフラッシュメモリや、ＤＲＡＭと比べて大きくなってしまう。
【０００７】
そこで、本発明の一態様は、セル面積を縮小できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、データの書き込み／読み出しを独立して制御できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００８】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第３のトランジスタ、及び容量素子を有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのゲートは、第１のトランジスタのソース及びドレインの他方、並びに容量素子の一方の電極に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、第３のトランジスタのゲートは、第４の配線に電気的に接続され、第３のトランジスタのソース及びドレインの一方は、第２のトランジスタのソース及びドレインの他方に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第５の配線に電気的に接続され、容量素子の他方の電極は、第６の配線に接続され、第１の配線は、第１の信号を伝えることができる機能を有し、第２の配線は、第２の信号を伝えることができる機能を有し、第３の配線は、第１の電位を伝えることができる機能を有し、第４の配線は、第３の信号を伝えることができる機能を有し、第５の配線は、第２の電位を伝えることができる機能を有し、第６の配線は、第４の信号を伝えることができる機能を有し、第１の信号は、第１のトランジスタを導通状態として、第２の信号の電位を第２のトランジスタのゲートに与えることができる機能を有し、第３の信号は、第３のトランジスタを導通状態として、第２の電位を第３のトランジスタのソース及びドレインの一方に与えることができる機能を有し、第４の信号は、第２のトランジスタのゲートに与えられた第２の信号の電位に従って、第２のトランジスタの導通状態を制御して、第１の電位を第２のトランジスタのソース及びドレインの他方に与えることができる機能を有する半導体装置である。
【００１０】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１１】
本発明の一態様は、セル面積を縮小できる、新規な構成の半導体装置等を提供することができる。そのため、半導体装置を小型化することができる。または、本発明の一態様は、データの書き込み／読み出しを独立して制御できる、新規な構成の半導体装置等を提供することができる。そのため、半導体装置を高速動作させることができる。または、本発明の一態様は、新規な半導体装置等を提供することができる。
【００１２】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するためのタイミングチャート図。
【図３】本発明の一態様を説明するための回路図。
【図４】本発明の一態様を説明するための回路図。
【図５】本発明の一態様を説明するための回路図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路ブロック図。
【図９】本発明の一態様を説明するための回路ブロック図。
【図１０】本発明の一態様を説明するための回路ブロック図。
【図１１】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１２】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１３】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１４】本発明の一態様を説明する断面図。
【図１５】本発明の一態様を説明する断面図。
【図１６】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図１７】電子部品を用いた電子機器。
【図１８】本発明の一態様を説明するためのタイミングチャート図。
【図１９】本発明の一態様を説明するための回路図。
【図２０】本発明の一態様を説明するための回路図。
【図２１】本発明の一態様を説明するための回路図。
【図２２】本発明の一態様を説明するための回路図。
【図２３】本発明の一態様を説明するための回路図。
【図２４】本発明の一態様を説明するための回路図。
【発明を実施するための形態】
【００１４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１６】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００１７】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００１８】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００１９】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２２】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２３】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置の回路図、及びタイミングチャートの構成例について説明する。
【００２５】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＡＭを構成するメモリセル、あるいは記憶回路などは、半導体装置である。
【００２６】
図１は、半導体装置であるメモリセルの回路構成を示す図である。
【００２７】
図１に示すメモリセルＭＣは、トランジスタＯＳＴｒ、トランジスタＴＰ１、トランジスタＴＰ２、及び容量素子Ｃ１を有する。なおトランジスタＴＰ１のゲートをノードＮ１として図示している。
【００２８】
また、図１に示すメモリセルＭＣには、書き込みワード信号ＷＥＳを与えるための配線ＷＷＬ、読み出しワード信号ＲＥＳを与えるための配線ＲＷＬ、容量ワード信号ＣＥＳを与えるための配線ＣＷＬ、データ信号ＤＡＴＡを与えるための配線ＷＢＬ、プリチャージ電圧Ｖｐｃを与えるための配線ＲＢＬ、読み出し電圧Ｖｒを与えるための配線ＳＬを図示している。
【００２９】
メモリセルＭＣは、一例として、ＲＡＭを構成するメモリセルである。メモリセルＭＣは、書き込みワード信号ＷＥＳ及び容量ワード信号ＣＥＳを制御して、データ信号ＤＡＴＡの電位が与えられ、データが書き込まれる。またメモリセルＭＣは、読み出しワード信号ＲＥＳ及び容量ワード信号ＣＥＳを制御して、データ信号ＤＡＴＡの電位に応じたプリチャージ電圧Ｖｐｃの変化を外部回路で検出し、データを読み出すことができる。
【００３０】
図１のメモリセルＭＣの構成では、データ信号ＤＡＴＡを与えるための配線ＷＢＬ及びプリチャージ電圧Ｖｐｃを与えるための配線ＲＢＬが別々に設けられている。そのため、書き込みワード信号ＷＥＳ、容量ワード信号ＣＥＳ、及び読み出しワード信号ＲＥＳを制御することで、データの書き込みとデータの読み出しを同じサイクルで行うことができる。例えば１行目のメモリセルＭＣにデータを書き込み、３行目のデータを読み出すことを同時に行うことができる。
【００３１】
特に本実施の形態の一態様におけるメモリセルＭＣの構成では、２ポートＳＲＡＭのようにデータの書き込み／読み出しを独立して制御できる。そのため、２ポートＳＲＡＭと同様に、高速アクセスを行うことができる。また本実施の形態の一態様におけるメモリセルＭＣの構成では、２ポートＳＲＡＭの機能を少ないトランジスタ数で実現することができる。そのため本実施の形態の一態様におけるメモリセルＭＣの構成では、２ポートＳＲＡＭと比べて、セル面積を縮小されたメモリセルとすることができる。
【００３２】
次いで、メモリセルＭＣが有する各構成について説明する。
【００３３】
トランジスタＯＳＴｒは、ゲートが配線ＷＷＬに接続される。トランジスタＯＳＴｒは、ソース及びドレインの一方が配線ＷＢＬに接続される。トランジスタＯＳＴｒは、ソース及びドレインの他方がトランジスタＴＰ１のゲートに接続される。
【００３４】
なおトランジスタＯＳＴｒは、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ（ＯＳトランジスタともいう）が好ましい。
【００３５】
ＯＳトランジスタは、電子を多数キャリアとする蓄積型のトランジスタである。この場合、半導体層とソース電極およびドレイン電極とが接する領域からチャネル形成領域へ延びる電界が短距離で遮蔽される。そのためＯＳトランジスタは、短チャネル効果が起きにくい。短チャネル効果が起きにくいため、ＬＤＤ領域を設ける必要がない。そのためＯＳトランジスタは、チャネル長を短くしても移動度の低下が生じない。
【００３６】
一方で、Ｓｉトランジスタは短チャネルの場合、短チャネル効果が起きる。この短チャネル効果を抑制するため、ＳｉトランジスタではＬＤＤ領域を設ける必要がある。このＬＤＤ領域の影響によって、Ｓｉトランジスタでは移動度の低下が生じる。そのため、ＯＳトランジスタを有するメモリセルＭＣの構成は、Ｓｉトランジスタにおいて移動度のゲート長依存性により微細化した際の移動度が小さくなる問題を解決することができる。
【００３７】
短チャネル効果が表れないゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が大きいと、ＯＳトランジスタのゲート幅をＳｉトランジスタに比べて大きくして設計する必要がある。一方で微細化によって短チャネル効果が表れるゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が小さくなる。そのため、ＯＳトランジスタを有するメモリセルＭＣの構成は、ＯＳトランジスタとＳｉトランジスタのゲート幅を近づけて設計することができる。
【００３８】
またＯＳトランジスタは、極めて小さいオフ電流が得られるトランジスタとすることができる。
【００３９】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を小さくすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを、さらに好ましくは８×１０１１／ｃｍ３未満であること、さらに好ましくは１×１０１１／ｃｍ３未満であること、さらに好ましくは１×１０１０／ｃｍ３未満であることであり、且つ１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【００４０】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に小さくすることが可能となる。
【００４１】
なおオフ電流を小さくしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【００４２】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
【００４３】
またＯＳトランジスタは、良好なスイッチング特性が得られるトランジスタとすることができる。
【００４４】
ＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
【００４５】
加えてＯＳトランジスタは、上述した短チャネル効果を抑制できるため、Ｓｉトランジスタにおいては短チャネル効果を抑制するために講じたようにゲート絶縁膜を薄く形成する必要がない。そのため、ＯＳトランジスタはゲート絶縁膜を厚く形成することができ、寄生容量の低減を見込むことができる。またＯＳトランジスタは、上述したＬＤＤ領域を設ける必要がない。そのため、さらなる寄生容量の低減を見込むことができる。
【００４６】
上述したように、寄生容量の形成を抑制することができることにより、トランジスタＯＳＴｒでは、ゲート容量を小さくすることができる。そのため、トランジスタＯＳＴｒを非導通状態とする際に生じるフィードスルー効果を表れにくくすることができる。
【００４７】
配線ＷＷＬに与える書き込みワード信号ＷＥＳは、トランジスタＯＳＴｒの導通状態を制御する信号である。本明細書では、トランジスタＯＳＴｒをｎチャネル型トランジスタとして説明する。そのため、書き込みワード信号ＷＥＳがＨレベルの電位であれば、トランジスタＯＳＴｒが導通状態となり、Ｌレベルの電位であれば、トランジスタＯＳＴｒが非導通状態となる。
【００４８】
配線ＷＢＬに与えるデータ信号ＤＡＴＡは、メモリセルＭＣに書き込むデータに基づく信号である。配線ＷＢＬを介してメモリセルＭＣに書き込まれるデータ信号ＤＡＴＡは、一例としてデータ’１’であればＨレベルの電位、データ’０’であればＬレベルの電位とする。データ信号ＤＡＴＡは、ノードＮ１に与えられ、ノードＮ１で保持する電位の違いによってトランジスタＴＰ１の導通状態を制御する。図１の説明では、トランジスタＴＰ１をｐチャネル型トランジスタとして説明する。そのため、データ信号ＤＡＴＡがＬレベルの電位であれば、トランジスタＴＰ１が導通状態となり、Ｈレベルの電位であれば、トランジスタＴＰ１が非導通状態となる。
【００４９】
容量素子Ｃ１は、一方の電極がトランジスタＴＰ１のゲートに接続される。容量素子Ｃ１は、他方の電極が配線ＣＷＬに接続される。
【００５０】
配線ＣＷＬに与える容量ワード信号ＣＥＳは、ノードＮ１が電気的に浮遊状態であるとき、容量結合によりノードＮ１の電位を変動させるための信号である。
【００５１】
例えば、ノードＮ１がＨレベルの電位ＶＨ（＞ＶＬ）で電気的に浮遊状態であり、その後容量ワード信号ＣＥＳをＬレベルからＨレベルに変動させることで、ノードＮ１の電位をＨレベルの電位から上昇させた電位ＶＨ＋（＞ＶＨ）にすることができる。上昇させた電位ＶＨ＋は、再度容量ワード信号ＣＥＳをＨレベルからＬレベルに変動させることで、電位ＶＨにすることができる。
【００５２】
また例えば、ノードＮ１がＬレベルの電位ＶＬで電気的に浮遊状態であり、その後容量ワード信号ＣＥＳをＬレベルからＨレベルに変動させることで、ノードＮ１の電位をＬレベルの電位から上昇させた電位ＶＨにすることができる。上昇させた電位ＶＨは、再度容量ワード信号ＣＥＳをＨレベルからＬレベルに変動させることで、電位ＶＬにすることができる。
【００５３】
データの書き込み時においては、容量ワード信号ＣＥＳを予めＬレベルとするよう制御することで、ノードＮ１に電位ＶＬを書き込んでも、その後電位ＶＨとして保持できる。そのため、容量ワード信号ＣＥＳを再びＬレベルとしない限りトランジスタＴＰ１は導通状態とはならない。従って、ノードＮ１に電位ＶＬを書き込んだ場合、データを読み出す期間以外にトランジスタＴＰ１が導通状態となることを防ぐことができる。
【００５４】
加えてデータの書き込み時においては、容量ワード信号ＣＥＳを予めＬレベルとするよう制御することで、ノードＮ１にＨレベルの電位ＶＨを書き込んで電位ＶＨ＋として保持できる。そのため、データを読み出すために容量ワード信号ＣＥＳをＬレベルからＨレベルに変動させてもノードＮ１は電位ＶＨとすることができる。従って、ノードＮ１に電位ＶＨを書き込んだ場合、容量ワード信号ＣＥＳをＬレベルからＨレベルに変動させてもトランジスタＴＰ１は導通状態となることを防ぐことができる。
【００５５】
トランジスタＴＰ１は、ゲートがトランジスタＯＳＴｒのソース及びドレインの他方に接続される。トランジスタＴＰ１は、ソース及びドレインの一方が配線ＲＢＬに接続される。トランジスタＴＰ１は、ソース及びドレインの他方がトランジスタＴＰ２のソース及びドレインの一方に接続される。
【００５６】
トランジスタＴＰ２は、ゲートが配線ＲＷＬに接続される。トランジスタＴＰ２は、ソース及びドレインの一方がトランジスタＴＰ１のソース及びドレインの他方に接続される。トランジスタＴＰ２は、ソース及びドレインの他方が配線ＳＬに接続される。
【００５７】
配線ＲＷＬに与える読み出しワード信号ＲＥＳは、トランジスタＴＰ２の導通状態を制御する信号である。図１では、トランジスタＴＰ２をｐチャネル型トランジスタとして説明する。そのため、読み出しワード信号ＲＥＳがＬレベルの電位であれば、トランジスタＴＰ２が導通状態となり、Ｈレベルの電位であれば、トランジスタＴＰ２が非導通状態となる。
【００５８】
なおトランジスタＴＰ１、ＴＰ２は、チャネルが形成される半導体層にシリコンを用いるトランジスタを用いることが好ましい。チャネルが形成される半導体層にシリコンを用いるトランジスタは、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタを重畳させて設けることができるため、半導体装置の小型化を図ることができ、好適である。
【００５９】
配線ＲＢＬに与える電位Ｖｐｃは、例えば電位ＶＤＤ、あるいは電位Ｖｒよりも大きい電位である。なお配線ＲＢＬは電位Ｖｐｃを与えた後、電気的に浮遊状態とし、トランジスタＴＰ１、ＴＰ２の導通状態に従って電位が変動する構成とする。また配線ＳＬに与える電位Ｖｒは、例えば電位ＶＳＳ、電位ＧＮＤあるいは電位Ｖｐｃよりも小さい電位である。なお電位ＶＤＤは高電源電位であり、電位ＶＳＳは低電源電位であり、電位ＧＮＤはグラウンド電位である。
【００６０】
データの読み出し時においては、容量ワード信号ＣＥＳをＨレベルからＬレベルとし、ノードＮ１の電位をデータ信号ＤＡＴＡとして書き込んだ電位にするよう制御するとともに、読み出しワード信号ＲＥＳをＬレベルとしてトランジスタＴＰ２を導通状態とする。すると、データ信号ＤＡＴＡとして書き込んだ電位に従ってトランジスタＴＰ１の導通状態が決まる。
【００６１】
例えばノードＮ１が電位ＶＬとなり、且つトランジスタＴＰ１が導通状態のとき、配線ＲＢＬと配線ＳＬとの間で電位差が生じ、電流が流れる。電流が流れ始めるとともに、電気的に浮遊状態で与えた配線ＲＢＬの電位Ｖｐｃが変化する。
【００６２】
またノードＮ１が電位ＶＨとなり、且つトランジスタＴＰ１が非導通状態のとき、配線ＲＢＬと配線ＳＬとの間で電位差が生じず、電流が流れない。電流が流れないため、電気的に浮遊状態で与えた配線ＲＢＬの電位Ｖｐｃが変化しない。
【００６３】
この配線ＲＢＬの電位Ｖｐｃの変化を外部の読み出し回路で検出することでデータを読み出すことができる。
【００６４】
上述したデータの読み出しとデータの書き込みは、共に容量ワード信号ＣＥＳをＬレベルとしたタイミングで書き込みワード信号ＷＥＳあるいは読み出しワード信号ＲＥＳを制御することで独立して行うことができる。そのため、２ポートＳＲＡＭと同様に、高速アクセスを行うことができる。本実施の形態の一態様におけるメモリセルＭＣの構成では、２ポートＳＲＡＭの機能を少ないトランジスタ数で実現することができる。そのため本実施の形態の一態様におけるメモリセルＭＣの構成では、高速アクセスが図れるとともに、２ポートＳＲＡＭと比べて、セル面積を縮小されたメモリセルとすることができる。
【００６５】
次いで図１に示すメモリセルＭＣの動作について説明する。図２には、図１に示す回路図で入出力される信号及びノードの電位のタイミングチャート図を示す。
【００６６】
なお図２では、図１に示す書き込みワード信号ＷＥＳ、読み出しワード信号ＲＥＳ、容量ワード信号ＣＥＳ、データ信号ＤＡＴＡ、ノードＮ１、電位Ｖｐｃ、電位Ｖｒについての変化について示す。なお図２では、説明のため、時刻Ｔ１乃至Ｔ１０を付している。時刻Ｔ１乃至Ｔ５ではデータ信号ＤＡＴＡとしてデータ’１’、時刻Ｔ６乃至Ｔ１０ではデータ信号ＤＡＴＡとしてデータ’０’を書き込み、そして読み出す場合について示している。
【００６７】
なお図２で示す各配線の電位は、説明のためＨレベルの電位ＶＨとＬレベルの電位ＶＬで切り替えられるものとする。また、ノードＮ１については、上述したように容量ワード信号ＣＥＳの制御によって少なくとも３つの段階を取り得るため、電位ＶＨ、電位ＶＬに電位ＶＨ＋を加えて説明する。
【００６８】
まず時刻Ｔ１においてデータ’１’の書き込みの動作が開始される。
【００６９】
時刻Ｔ１では、書き込みワード信号ＷＥＳ及び読み出しワード信号ＲＥＳをＨレベル、容量ワード信号ＣＥＳをＬレベル、データ信号ＤＡＴＡをＨレベルとする。トランジスタＯＳＴｒが導通状態となり、ノードＮ１が電位ＶＨとなる。なおトランジスタＴＰ２が非導通状態にあるため、電位Ｖｐｃがプリチャージされているか否かに関わらず、トランジスタＴＰ２を介して電流は流れない。
【００７０】
時刻Ｔ２では、データ’１’の書き込みの動作が完了する。
【００７１】
時刻Ｔ２では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位ＶＨは、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＬレベルからＨレベルへの変化に追随して上昇し、電位ＶＨ＋となる。
【００７２】
トランジスタＯＳＴｒを非導通状態にし続けることで、メモリセルＭＣは、電位ＶＨが昇圧された電位ＶＨ＋を保持することができる。なおデータに応じた電位を保持する期間において、トランジスタＯＳＴｒには、所定の電圧が供給され続けている場合がある。例えば、トランジスタＯＳＴｒのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタＯＳＴｒのバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルＭＣに電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリセルＭＣに供給されているとしても、実質的には、メモリセルＭＣは不揮発性であると表現することができる。
【００７３】
時刻Ｔ３では、データ’１’を読み出すためにプリチャージ動作を開始する。
【００７４】
時刻Ｔ３では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。そして電位ＶｐｃをＨレベルの電位にし、電気的に浮遊状態とする。なおトランジスタＴＰ２が非導通状態にあるため、電位Ｖｐｃがプリチャージされても、トランジスタＴＰ２を介して電流は流れない。
【００７５】
時刻Ｔ４では、データ’１’の読み出しの動作が開始する。
【００７６】
時刻Ｔ４では、書き込みワード信号ＷＥＳ、容量ワード信号ＣＥＳ、読み出しワード信号ＲＥＳをＬレベル、及びデータ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位は、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＨレベルからＬレベルへの変化に追随して下降し、電位ＶＨとなる。トランジスタＴＰ１が非導通状態となり、トランジスタＴＰ２が導通状態となる。トランジスタＴＰ１及びトランジスタＴＰ２を介して電流は流れないため、プリチャージによってＨレベルとなった電位Ｖｐｃは不変である。
【００７７】
時刻Ｔ５では、データ’１’の読み出しの動作が完了する。
【００７８】
時刻Ｔ５では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位は、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＬレベルからＨレベルへの変化に追随して上昇し、電位ＶＨ＋となる。
【００７９】
次いで時刻Ｔ６においてデータ’０’の書き込みの動作が開始される。
【００８０】
時刻Ｔ６では、書き込みワード信号ＷＥＳ及び読み出しワード信号ＲＥＳをＨレベル、容量ワード信号ＣＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。トランジスタＯＳＴｒが導通状態となり、ノードＮ１が電位ＶＬとなる。なおトランジスタＴＰ２が非導通状態にあるため、電位Ｖｐｃがプリチャージされているか否かに関わらず、トランジスタＴＰ２を介して電流は流れない。
【００８１】
時刻Ｔ７では、データ’０’の書き込みの動作が完了する。
【００８２】
時刻Ｔ７では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位ＶＬは、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＬレベルからＨレベルへの変化に追随して上昇し、電位ＶＨとなる。
【００８３】
トランジスタＯＳＴｒを非導通状態にし続けることで、メモリセルＭＣは、電位ＶＬが昇圧された電位ＶＨを保持することができる。
【００８４】
時刻Ｔ８では、データ’０’を読み出すためにプリチャージ動作を開始する。
【００８５】
時刻Ｔ８では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。そして電位ＶｐｃをＨレベルの電位にし、電気的に浮遊状態とする。なおトランジスタＴＰ２が非導通状態にあるため、電位Ｖｐｃがプリチャージされても、トランジスタＴＰ２を介して電流は流れない。
【００８６】
時刻Ｔ９では、データ’０’の読み出しの動作が開始する。
【００８７】
時刻Ｔ９では、書き込みワード信号ＷＥＳをＬレベル、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位は、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＨレベルからＬレベルへの変化に追随して下降し、電位ＶＬとなる。トランジスタＴＰ１、ＴＰ２が導通状態となる。トランジスタＴＰ１及びトランジスタＴＰ２を介して電流が流れ、プリチャージによってＨレベルとなった電位ＶｐｃはＬレベルに変化する。
【００８８】
時刻Ｔ１０では、データ’０’の読み出しの動作が完了する。
【００８９】
時刻Ｔ１０では、容量ワード信号ＣＥＳ及び読み出しワード信号ＲＥＳをＨレベル、書き込みワード信号ＷＥＳをＬレベル、データ信号ＤＡＴＡをＬレベルとする。ノードＮ１の電位は、トランジスタＯＳＴｒが非導通状態となることで電気的に浮遊状態であるため、容量ワード信号ＣＥＳのＬレベルからＨレベルへの変化に追随して上昇し、電位ＶＨとなる。
【００９０】
図２で説明した図１のメモリセルＭＣの動作において、データの書き込み時においては、容量ワード信号ＣＥＳを予めＬレベルとするよう制御することで、ノードＮ１に電位ＶＬを書き込んでも、その後電位ＶＨ、ＶＨ＋として保持できる。
【００９１】
そのため、容量ワード信号ＣＥＳを再びＬレベルとしない限りトランジスタＴＰ１は導通状態とはならない。加えてトランジスタＴＰ２を導通状態としない限り、配線ＲＢＬと配線ＳＬとの間にデータを読み出すための電流が流れない。そのため、データの書き込みの動作が、データの読み出しの動作に影響を与えない。
【００９２】
また、容量ワード信号ＣＥＳをＨレベルからＬレベルとしてデータを読み出す動作を行っても、書き込みワード信号ＷＥＳをＨレベルにしない限りトランジスタＯＳＴｒは導通状態とはならない。そのため、データの読み出しの動作が、データの書き込みの動作に影響を与えない。
【００９３】
データの読み出しの動作とデータの書き込みの動作とが互いに影響を与えないため、それぞれの動作を独立して行うことができる。そのため、２ポートＳＲＡＭと同様に、高速アクセスを行うことができる。本実施の形態の一態様におけるメモリセルＭＣの構成では、２ポートＳＲＡＭの機能を少ないトランジスタ数で実現することができる。そのため本実施の形態の一態様におけるメモリセルＭＣの構成では、高速アクセスが図れるとともに、２ポートＳＲＡＭと比べて、セル面積を縮小されたメモリセルとすることができる。
【００９４】
なお図１では、トランジスタＴＰ１、ＴＰ２の極性についてｐチャネル型のトランジスタを用いる構成を一例として挙げて説明したが、他の極性のトランジスタを用いる構成でもよい。
【００９５】
例えば図３に示す回路構成にように、図１のトランジスタＴＰ１、ＴＰ２をｎチャネル型のトランジスタであるトランジスタＴＮ１、ＴＮ２とする構成でもよい。
【００９６】
また別の構成としては、図３のトランジスタＴＮ１、ＴＮ２を、オフ電流の小さいトランジスタであるトランジスタＯＳＴｒと同じ半導体層を用いたトランジスタとする構成でもよい。例えば図４に示す回路構成のように、図３のトランジスタＴＮ１、ＴＮ２を、トランジスタＯＳＴｒと同じ半導体層を用いたトランジスタＯＳＴｒ１、トランジスタＯＳＴｒ２とする構成でもよい。
【００９７】
また別の構成としては、図１のトランジスタＴＰ１及びＴＰ２の一方をｎチャネル型のトランジスタとする構成もよい。例えば、図５に示すように、図１のトランジスタＴＰ２をｎチャネル型のトランジスタＴＮ２とする構成でもよい。または、図６に示すように、図１のトランジスタＴＰ１をｎチャネル型のトランジスタＴＮ１とする構成でもよい。
【００９８】
また別の構成としては、図１のトランジスタＯＳＴｒを、バックゲート（第２のゲートともいう）を有するトランジスタとする構成もよい。例えば、図７に示すように、図１のトランジスタＯＳＴｒを、バックゲートを有するトランジスタＯＳＴｒ＿ＢＧとする構成でもよい。
【００９９】
配線ＳＬと配線ＲＢＬとの間に接続されたトランジスタは、直列接続されていればよい。そのため、トランジスタの配置を入れ替えてもよい。その場合の一例を、図１９、図２０、図２１、図２２、図２３、図２４に示す。他の図面においても、同様に、トランジスタの配置を入れ替えることが可能である。
【０１００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０１】
（実施の形態２）
本実施の形態では、図１で説明したメモリセルを有するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一例について説明する。また以下では、図８乃至図１０を参照して説明する。なおＲＡＭは、記憶装置という場合もある。記憶装置は、複数の半導体装置を有する。
【０１０２】
＜ＲＡＭの構成例＞
図８は、図１で説明したメモリセルＭＣを有するＲＡＭの構成例を示すブロック図である。
【０１０３】
図８に示すＲＡＭ１１０は、図１で説明したメモリセルＭＣが複数設けられたメモリセルアレイＭＣＡ、行選択デコーダ１１１、及び列選択デコーダ１１２を有する。なおＲＡＭ１１０は、ｍ行ｎ列のマトリクス状に設けられたメモリセルＭＣを有する。
【０１０４】
また図８では、配線ＷＷＬ［０］乃至［ｍ−１］、配線ＲＷＬ［０］乃至［ｍ−１］、配線ＣＷＬ［０］乃至［ｍ−１］、配線ＷＢＬ［０］乃至［ｎ−１］、配線ＲＢＬ［０］乃至［ｎ−１］、及び配線ＳＬを示している。
【０１０５】
図８に示すメモリセルアレイＭＣＡは、図１で説明したメモリセルＭＣが、マトリクス状に設けられている。図１で説明したメモリセルＭＣでは、データの読み出しとデータの書き込みを、共に容量ワード信号ＣＥＳをＬレベルとしたタイミングで書き込みワード信号ＷＥＳあるいは読み出しワード信号ＲＥＳを制御することで独立して行うことができる。そのため、２ポートＳＲＡＭと同様に、高速アクセスを行うことができる。また、メモリセルＭＣは、２ポートＳＲＡＭの機能を少ないトランジスタ数で実現することができる。そのためメモリセルＭＣは、高速アクセスが図れるとともに、２ポートＳＲＡＭと比べて、セル面積を縮小されたメモリセルとすることができる。
【０１０６】
行選択デコーダ１１１は、メモリセルＭＣに接続された配線ＷＷＬ［０］乃至［ｍ−１］に書き込みワード信号、配線ＲＷＬ［０］乃至［ｍ−１］に読み出しワード信号、配線ＣＷＬ［０］乃至［ｍ−１］に容量ワード信号を与える機能を有する回路である。行選択デコーダ１１１は、各配線に信号を与える回路であり、単に回路という場合がある。
【０１０７】
列選択デコーダ１１２は、メモリセルＭＣに接続された配線ＷＢＬ［０］乃至［ｎ−１］にデータ信号、配線ＲＢＬ［０］乃至［ｎ−１］にプリチャージ電位を与えて電気的に浮遊状態とする機能を有する回路である。列選択デコーダ１１２は、各配線に信号あるいは電位を与える回路であり、単に回路という場合がある。
【０１０８】
また各メモリセルＭＣは配線ＳＬに接続され、電源回路で生成される電位Ｖｒが与えられる。
【０１０９】
行選択デコーダ１１１、列選択デコーダ１１２を備えることでＲＡＭ１１０は、メモリセルＭＣへのデータの書き込み及び読み出しの選択を行毎に独立して行うことができる。
【０１１０】
図８に示すＲＡＭ１１０において、配線ＷＷＬ［０］乃至［ｍ−１］、配線ＲＷＬ［０］乃至［ｍ−１］、配線ＣＷＬ［０］乃至［ｍ−１］に与える信号を、書き込みワード信号ＷＥＳ［０］乃至［ｍ−１］、読み出しワード信号ＲＥＳ［０］乃至［ｍ−１］、容量ワード信号ＣＥＳ［０］乃至［ｍ−１］として、図２で説明したタイミングチャートと同様に表すと、図１８に示すタイミングチャートのように動作させることができる。図１８に示すタイミングチャートでは、メモリセルＭＣへのデータの書き込み及び読み出しの選択を異なる行で同時に行うことができる。
【０１１１】
一例としては、図１８に示す時刻Ｔ１１とＴ１２の期間では、行選択デコーダ１１１より出力する書き込みワード信号ＷＥＳ［０］乃至［ｍ−１］、読み出しワード信号ＲＥＳ［０］乃至［ｍ−１］、容量ワード信号ＣＥＳ［０］乃至［ｍ−１］を制御して、列選択デコーダ１１２より出力するデータ信号ＤＡＴＡを１行目のメモリセルＭＣに書き込むと同時に、ｍ行目のメモリセルＭＣに保持されたデータ信号ＤＡＴＡに基づく電位を列選択デコーダ１１２に読み出すのを同じ期間で行うことができる。
【０１１２】
また、図１８に示す時刻Ｔ１３とＴ１４の期間では、行選択デコーダ１１１より出力する書き込みワード信号ＷＥＳ［０］乃至［ｍ−１］、読み出しワード信号ＲＥＳ［０］乃至［ｍ−１］、容量ワード信号ＣＥＳ［０］乃至［ｍ−１］を制御して、列選択デコーダ１１２より出力するデータ信号ＤＡＴＡをｍ行目のメモリセルＭＣに書き込むと同時に、２行目のメモリセルＭＣに保持されたデータ信号ＤＡＴＡに基づく電位を列選択デコーダ１１２に読み出すのを同じ期間で行うことができる。
【０１１３】
すなわち図８に示すＲＡＭ１１０は、任意のｉ行目とｊ行目の複数行（ｉ≠ｊ  ；ｉ、ｊ共に自然数）で、ｉ行目のメモリセルＭＣへのデータの書き込みと、ｊ行目のメモリセルＭＣからのデータの読み出しの動作を同じ期間で行うことができる。
【０１１４】
上記実施の形態で説明したメモリセルＭＣを有するＲＡＭの構成では、２ポートＳＲＡＭのようにデータの書き込み／読み出しを独立して制御できる。そのため、２ポートＳＲＡＭと同様に、データの書き込みと読み出しを同時に行い、高速アクセスを行うことができる。またメモリセルＭＣの構成では、２ポートＳＲＡＭの機能を少ないトランジスタ数で実現することができる。そのためメモリセルＭＣの構成では、２ポートＳＲＡＭと比べて、セル面積を縮小されたメモリセルとすることができる。
【０１１５】
＜行選択デコーダの構成例＞
図９は、図８で説明した行選択デコーダ１１１の構成例を示すブロック図である。
【０１１６】
図９に示す行選択デコーダ１１１は、デコーダ１０１、及び読み出し書き込み制御回路１０２を有する。読み出し書き込み制御回路１０２は、配線ＷＷＬ、配線ＲＷＬ、及び配線ＣＷＬの行毎に設けられる。また各行の読み出し書き込み制御回路１０２は、配線ＷＷＬ［０］乃至［ｍ−１］、配線ＲＷＬ［０］乃至［ｍ−１］、配線ＣＷＬ［０］乃至［ｍ−１］に接続される。
【０１１７】
デコーダ１０１は、配線ＷＷＬ、配線ＲＷＬ、及び配線ＣＷＬが設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路１０２を選択する回路である。デコーダ１０１を備えることで、行選択デコーダ１１１は、任意の行を選択して、データの書き込み及び読み出しを行うことができる。
【０１１８】
読み出し書き込み制御回路１０２は、デコーダ１０１で選択された配線ＷＷＬ、配線ＲＷＬ、及び配線ＣＷＬを有する行の、書き込みワード信号及び容量ワード信号、あるいは読み出しワード信号及び容量ワード信号を選択的に出力する機能、を備えた回路である。
【０１１９】
具体的に読み出し書き込み制御回路１０２は、書き込み制御信号Ｗｒｉｔｅ  ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ  ＣＯＮＴが入力され、該信号に従って配線ＷＷＬ、配線ＲＷＬ、及び配線ＣＷＬに与える信号を選択的に出力する回路である。読み出し書き込み制御回路１０２を備えることで、書き込みワード信号及び容量ワード信号、あるいは読み出しワード信号及び容量ワード信号を選択的に出力することができる。
【０１２０】
＜列選択デコーダの構成例＞
図１０は、図８で説明した列選択デコーダ１１２の構成例を示すブロック図である。
【０１２１】
図１０に示す列選択デコーダ１１２は、デコーダ１２１、トランジスタ１２２、及びコンパレータ１２３を有する。トランジスタ１２２及びコンパレータ１２３は、列毎に設けられる。またデコーダ１２１の出力は、配線ＷＢＬ［０］乃至［ｎ−１］に接続される。また各列のトランジスタ１２２及びコンパレータ１２３は、配線ＲＢＬ［０］乃至［ｎ−１］に接続される。
【０１２２】
デコーダ１２１は、配線ＲＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータ信号ＤＡＴＡが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列にデータ信号ＤＡＴＡを出力する回路である。デコーダ１２１を備えることで、列選択デコーダ１１２は、任意の列の配線ＷＢＬ［０］乃至［ｎ−１］に、データ信号ＤＡＴＡを出力することができる。
【０１２３】
なおデコーダ１２１と各配線ＷＢＬ［０］乃至［ｎ−１］に、データ信号ＤＡＴＡを一時的に記憶するラッチ回路を設けてもよい。ラッチ回路を備えることで、列選択デコーダ１１２は、任意のタイミングでデータ信号ＤＡＴＡの書き込みを行うことができる。
【０１２４】
トランジスタ１２２は、プリチャージするための電位Ｖｐｃを配線ＲＢＬに与える機能、及び配線ＲＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御で電位Ｖｐｃを配線ＲＢＬに与え、その後配線ＲＢＬを電気的に浮遊状態とするスイッチとしての機能を有するトランジスタである。トランジスタ１２２を備えることで、列選択デコーダ１１２は、電位Ｖｐｃを配線ＲＢＬに与えた後、配線ＲＢＬを電気的に浮遊状態に保持することができる。
【０１２５】
コンパレータ１２３は、配線ＲＢＬの電位Ｖｐｃと、参照電圧Ｖｒｅｆとの電位の高低を比較し、配線Ｄｏｕｔ［０］乃至［ｎ−１］に読み出されたデータ信号を出力する機能を備えた回路である。コンパレータ１２３を備えることで、列選択デコーダ１１２は、配線ＲＢＬを介してメモリセルＭＣに保持されたデータを外部に出力することができる。
【０１２６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１２７】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の小さいトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
【０１２８】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１２９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１３０】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１３１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３２】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１３３】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、と記す場合がある。または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１３４】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下、８×１０１１／ｃｍ３未満、１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、且つ１×１０−９／ｃｍ３以上であることをいう。
【０１３５】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１３６】
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
【０１３７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１３８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１３９】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４０】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４１】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１４２】
図１１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１１（ｂ）は、図１１（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１４３】
図１１（ｃ）は、図１１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１１（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１４４】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１２（Ａ）参照。）。
【０１４５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１４６】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１４７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１４８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１４９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５１】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１５２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５３】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１５４】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１５５】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１５６】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１５７】
次に、微結晶酸化物半導体膜について説明する。
【０１５８】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１５９】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１２（Ｂ）参照。）。
【０１６０】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６２】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１６３】
図１２（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
【０１６４】
また、図１２（Ｄ）に、図１２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１６５】
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１６６】
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
【０１６７】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１６８】
例えば、図１２（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１２（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１２（Ｂ）に示したような回折パターンが観測される。
【０１６９】
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１７０】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０１７１】
各試料におけるＣＡＡＣ化率を図１３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１７２】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１７３】
図１３（Ｂ）および図１３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１３（Ｂ）と図１３（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１７４】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０１７５】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１７６】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
【０１７７】
図１４に、本発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１４では、上記実施の形態１の図１で図示したトランジスタＯＳＴｒ、及びトランジスタＴＰ１の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタＯＳＴｒ、及びトランジスタＴＰ１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタＯＳＴｒ、及びトランジスタＴＰ１のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタＯＳＴｒのチャネル長方向とトランジスタＴＰ１のチャネル長方向とが、必ずしも一致していなくともよい。
【０１７８】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０１７９】
また、図１４では、酸化物半導体膜にチャネル形成領域を有するトランジスタＯＳＴｒが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタＴＰ１上に形成されている場合を例示している。図１４の構成とすることで、トランジスタの一部同士、例えばトランジスタＯＳＴｒのチャネル形成領域と、トランジスタＴＰ１のチャネル形成領域と、を重ねて設けることができる。そのため該構成とした半導体装置では、レイアウト面積の縮小を図ることができる。
【０１８０】
トランジスタＴＰ１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタＴＰ１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタＯＳＴｒはトランジスタＴＰ１上に積層されていなくとも良く、トランジスタＯＳＴｒとトランジスタＴＰ１とは、同一の層に形成されていても良い。
【０１８１】
シリコンの薄膜を用いてトランジスタＴＰ１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１８２】
トランジスタＴＰ１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１４では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０１８３】
また、トランジスタＴＰ１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタＴＰ１を電気的に分離する場合を例示している。具体的に、図１４では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタＴＰ１を素子分離させる場合を例示している。
【０１８４】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタＴＰ１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタＴＰ１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０１８５】
トランジスタＴＰ１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＴＰ１の基板上における専有面積を小さく抑えつつ、トランジスタＴＰ１におけるキャリアの移動量を増加させることができる。その結果、トランジスタＴＰ１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタＴＰ１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１８６】
なお、バルクの半導体基板を用いたトランジスタＴＰ１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１８７】
トランジスタＴＰ１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０１８８】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０１８９】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１９０】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタＯＳＴｒが設けられている。
【０１９１】
トランジスタＯＳＴｒは、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
【０１９２】
なお、図１４において、トランジスタＯＳＴｒは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
【０１９３】
トランジスタＯＳＴｒが、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１９４】
また、図１４では、トランジスタＯＳＴｒが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタＯＳＴｒは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１９５】
また、図１４に示すように、トランジスタＯＳＴｒは、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタＯＳＴｒが有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
【０１９６】
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１９７】
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１９８】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１９９】
なお、図１４に示すトランジスタＯＳＴｒは、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１４に示すトランジスタＯＳＴｒでは、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタＯＳＴｒの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２００】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＯＳＴｒがオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタＯＳＴｒでは、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタＯＳＴｒのオフ電流を小さく抑えることができる。よって、トランジスタＯＳＴｒは、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２０１】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＯＳＴｒがオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタＯＳＴｒの電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタＯＳＴｒにおけるキャリアの移動量が増加する。この結果、トランジスタＯＳＴｒのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２０２】
なお、図１４を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１５に示すような構造でもよい。
【０２０３】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２０４】
（実施の形態５）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２０５】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２０６】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２０７】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２０８】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２０９】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１０】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２１１】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２１２】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１６、図１７を用いて説明する。
【０２１３】
図１６（Ａ）では上述の実施の形態で説明した記憶装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２１４】
上記実施の形態４の図１４に示すようなトランジスタで構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２１５】
後工程については、図１６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２１６】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２１７】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２１８】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２１９】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２２０】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２２１】
以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることができる。そのため、高速動作、及び小型化が図られた電子部品を実現することができる。
【０２２２】
また、完成した電子部品の斜視模式図を図１６（Ｂ）に示す。図１６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０２２３】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２２４】
図１７（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す記憶装置を有する電子部品が設けられている。そのため、高速動作、及び小型化が図られた携帯型の情報端末が実現される。
【０２２５】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１７（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１７（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２２６】
また、図１７（Ａ）に示す携帯型の情報端末は、図１７（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２２７】
図１７（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２２８】
また、図１７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２２９】
更に、図１７（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２３０】
図１７（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す記憶装置を有する電子部品が設けられている。そのため、高速動作、及び小型化が図られた電子書籍が実現される。
【０２３１】
図１７（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す記憶装置を有する電子部品が搭載されている。そのため、高速動作、及び小型化が図られたテレビジョン装置が実現される。
【０２３２】
図１７（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す記憶装置を有する電子部品が設けられている。そのため高速動作、及び小型化が図られたスマートフォンが実現される。
【０２３３】
図１７（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す記憶装置を有する電子部品が設けられている。そのため、高速動作、及び小型化が図られたデジタルカメラが実現される。
【０２３４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置を有する電子部品が搭載されている。このため、高速動作、及び小型化が図られた電子機器が実現される。
【０２３５】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０２３６】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０２３７】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【符号の説明】
【０２３８】
Ａ１−Ａ２    破線
Ａ３−Ａ４    破線
Ｃ１    容量素子
Ｎ１    ノード
ＯＳＴｒ    トランジスタ
ＯＳＴｒ２    トランジスタ
ＯＳＴｒ３    トランジスタ
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
Ｔ９    時刻
Ｔ１０    時刻
ＴＮ１    トランジスタ
ＴＮ２    トランジスタ
ＴＰ１    トランジスタ
ＴＰ２    トランジスタ
７０    電子銃室
７２    光学系
７４    試料室
７６    光学系
７８    カメラ
８０    観察室
８２    フィルム室
８４    電子
８８    物質
９２    蛍光板
１０１    デコーダ
１０２    制御回路
１１０    ＲＡＭ
１１１    行選択デコーダ
１１２    列選択デコーダ
１２１    デコーダ
１２２    トランジスタ
１２３    コンパレータ
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｂ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015172991.tif 000003
【図２】
2015172991.tif 000004
【図３】
2015172991.tif 000005
【図４】
2015172991.tif 000006
【図５】
2015172991.tif 000007
【図６】
2015172991.tif 000008
【図７】
2015172991.tif 000009
【図８】
2015172991.tif 000010
【図９】
2015172991.tif 000011
【図１０】
2015172991.tif 000012
【図１４】
2015172991.tif 000013
【図１５】
2015172991.tif 000014
【図１６】
2015172991.tif 000015
【図１７】
2015172991.tif 000016
【図１８】
2015172991.tif 000017
【図１９】
2015172991.tif 000018
【図２０】
2015172991.tif 000019
【図２１】
2015172991.tif 000020
【図２２】
2015172991.tif 000021
【図２３】
2015172991.tif 000022
【図２４】
2015172991.tif 000023
【図１１】
2015172991.tif 000024
【図１２】
2015172991.tif 000025
【図１３】
2015172991.tif 000026