(57)【要約】【課題】、ゲート電極の下方に位置する第１導電型領域に隣接する第２導電型領域の側方の張り出し量を測定できる半導体装置を提供する。【解決手段】複数の第１導電型領域３ａの各々の一端側から横方向の中央寄りの領域であって、中央寄り領域の側縁の位置を異ならせた領域に第２導電型不純物を導入することにより形成された第２導電型領域４ａと、第１導電型領域３ａ及び第２導電型領域４ａの接合部及びその周囲の上に絶縁膜５ａを介して形成された電極６ａとを有する複数の半導体装置について、第２導電型領域４ａと電極６ａの間の容量を測定して得られた複数の電圧・容量特性線の変曲点における容量値と第２導電型不純物導入領域の前記側縁の位置の関係を示す関係式を求め、さらに関係式に基づいて前記側縁からの第２導電型領域の張り出し量を求める処理を含む。【選択図】図１
2015079852.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の複数の素子形成領域の各々に形成された複数の第１導電型領域と、前記複数の第１導電型領域の各々の一端側から横方向の中央寄りの領域で、前記中央寄りの側縁の位置を異ならせて第２導電型不純物を導入することにより形成された第２導電型領域と、前記複数の素子形成領域の各々において、前記第１導電型領域及び前記第２導電型領域の接合部及びその周囲の上に絶縁膜を介して形成された電極と、前記複数の素子形成領域の各々の前記電極の側方で、前記第１導電型領域、前記第２導電型領域のいずれかで同じ導電型に形成されたコンタクト領域と、を有する半導体装置を用意し、
前記複数の素子形成領域の各々において、前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域に接続される方で前記電極に重なる部分に発生する空乏層のうち前記一端寄りの縁の位置を前記横方向の基準位置と定め、
前記複数の素子形成領域の各々について、前記電極と前記コンタクト領域の間に印可する印加電圧と、前記電極と前記コンタクト領域の間の前記容量との関係を測定し、複数の電圧・容量特性線を求め、
前記複数の前記電圧・容量特性線において低い値で飽和する共通の前記容量の値を基準容量となし、
前記複数の前記電圧・容量特性線の変曲点領域における１つの第１電圧を選択し、
前記複数の電圧・容量特性線において前記第１電圧のときの前記容量を複数の変曲点容量値とし、
前記変曲点容量値が得られる前記複数の素子形成領域における前記側縁の位置と前記変曲点容量値の関係から前記側縁の位置と前記容量値を変数とした関係式を作成し、
前記関係式において、前記容量値が前記基準容量となる前記側縁のはみ出し位置を求め、前記はみ出し位置と前記基準位置の距離を前記第２導電型領域の前記側縁の張り出し量とする、
半導体装置の試験方法。
【請求項２】
前記変曲点領域は、前記電圧・容量特性線の変曲点の前記容量に対する±１０％の範囲となる領域であり、前記第１電圧は、前記電圧・容量特性線の前記変曲点領域から求められる範囲の前記印加電圧であることを特徴とする請求項１に記載の半導体装置の試験方法。
【請求項３】
前記複数の素子形成領域の各々の上部で、前記コンタクト領域と前記電極の間の領域には前記コンタクト領域とは反対導電型の不純物拡散領域が形成されていることを特徴とする請求項２又は請求項３に記載の半導体装置の試験方法。
【請求項４】
前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域が接続される方の領域の上部で、互いの縁を一致させて前記電極に隣接して形成されるか、前記電極に一部が重ねて形成される第４絶縁膜を有することを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置の試験方法。
【請求項５】
半導体基板の複数の素子形成領域に形成される複数のモニタ素子を有し、
前記複数のモニタ素子は、
前記半導体基板内の前記複数の素子形成領域の各々に形成された複数の第１導電型領域と、
前記複数の第１導電型領域の各々の一端側から横方向の中央寄りの領域で、前記中央寄りの  側縁の位置を異ならせて第２導電型不純物を導入することにより形成された第２導電型領域と、
前記複数の素子形成領域の各々において、前記第１導電型領域及び前記第２導電型領域の一部の上に、絶縁膜を介して形成された電極と、
前記複数の素子形成領域における前記電極の側方で、前記第１導電型領域、前記第２導電型領域のいずれかで同じ導電型に形成されたコンタクト領域と、
前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域が接続される方の一領域で、前記電極に隣接して互いの縁を一致させて形成されるか、前記電極に一部を重ねて前記半導体基板の上部に形成される絶縁膜と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその検査方法に関する。
【背景技術】
【０００２】
携帯電話基地局用高周波用パワーＩＣ、スイッチング電源用ＩＣ、車載用ＩＣなどの高／中耐圧用、高出力用のトランジスタとして、ドレイン端近傍での耐圧に優れたＭＯＳトランジスタ、例えば横方向拡散（ＬＤ：Laterally Diffused）ＭＯＳトランジスタが知られている。
【０００３】
ＬＤＭＯＳトランジスタは、シリコン基板のうちゲート電極とドレイン領域の間に形成されるドリフト領域を有している。ドリフト領域は、ドレイン領域と同じ導電型、例えばｎ型に形成される。また、ドリフト領域のｎ型不純物濃度は、ドレイン領域のｎ型不純物濃度よりも低濃度に設定される。これにより、ドレイン領域とゲート電極の間の電界強度を緩和させ、耐圧を高くすることが可能になる。
【０００４】
さらに、ＬＤＭＯＳトランジスタでは、ドリフト領域の上部に埋込絶縁膜が埋め込まれている。このようなドリフト領域では、ドリフト長が埋込絶縁膜の下方やソース付近の領域にまで延びて電圧降下を起こさせ、高い耐圧を確保することができる。また、ＬＤＭＯＳトランジスタでは、ドレイン領域寄りのゲート電極の端部をドリフト領域上部の埋込絶縁膜の上に配置する構造が採用され、これにより、ゲート電極端の電界集中が緩和される。
【０００５】
また、シリコン基板のうちゲート電極の下では、ドレイン領域とは逆の導電型、例えばｐ型のウェルがドリフト領域に隣接して形成されている。ｐ型のウェル内において、ゲート電極の側方にはｎ型のソース領域が形成され、ゲート電極の直下はチャネル領域となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１５３８８号公報
【特許文献２】特開２００７−６７４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のｐ型のウェルは、ゲート電極を形成する前に、マスクを使用してｐ型不純物をシリコン基板内にイオン注入し、アニールによりｐ型不純物を活性化する工程により形成される。マスクを使用して形成されるｐ型のウェルとｎ型のドリフト領域の境界は、ゲート電極の下方に存在することになる。ウェルの形成の際には、一般に、不純物イオン注入用のマスク端の位置とアニール温度に基づいてウェル形成位置を管理している。
【０００８】
活性化用アニール時には、ｐ型不純物はイオン注入された部分からその周辺のドリフト領域に拡散するのでウェルが張り出すことになるが、その張り出し量を調べることは難しい。
【０００９】
本発明の目的は、ゲート電極の下方に位置する第１導電型ウェル内に形成される第２導電型ウェルの側方の張り出し量を測定するための半導体装置及びその検査方法を提供することにある。
【課題を解決するための手段】
【００１０】
本実施形態の１つの観点によれば、半導体基板内の複数の素子形成領域の各々に形成された複数の第１導電型領域と、前記複数の第１導電型領域の各々の一端側から横方向の中央寄りの領域で、前記中央寄りの側縁の位置を異ならせて第２導電型不純物を導入することにより形成された第２導電型領域と、前記複数の素子形成領域の各々において、前記第１導電型領域及び前記第２導電型領域の境界及びその周囲の上に絶縁膜を介して形成された電極と、前記複数の素子形成領域の各々の前記電極の側方で、前記第１導電型領域、前記第２導電型領域のいずれかで同じ導電型に形成されたコンタクト領域と、を有する半導体装置を用意し、前記複数の素子形成領域の各々において、前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域に接続される方で前記電極に重なる部分に発生する空乏層のうち前記一端寄りの縁の位置を前記横方向の基準位置と定め、前記複数の素子形成領域の各々について、前記電極と前記コンタクト領域の間に印可する印加電圧と、前記電極と前記コンタクト領域の間の前記容量との関係を測定し、複数の電圧・容量特性線を求め、前記複数の前記電圧・容量特性線において低い値で飽和する共通の前記容量の値を基準容量となし、前記複数の前記電圧・容量特性線の変曲点領域における１つの第１電圧を選択し、前記複数の電圧・容量特性線において前記第１電圧のときの前記容量を複数の変曲点容量値とし、前記変曲点容量値が得られる前記複数の素子形成領域における前記側縁の位置と前記変曲点容量値の関係から前記側縁の位置と前記容量値を変数とした関係式を作成し、前記関係式において、前記容量値が前記基準容量となる前記側縁のはみ出し位置を求め、前記はみ出し位置と前記基準位置の距離を前記第２導電型領域の前記側縁の張り出し量とする、半導体装置の試験方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１１】
本実施形態によれば、ゲート電極の下方に位置する第１導電型領域内に形成される第２導電型領域の側方の張り出し量を測定することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態に係る半導体装置の平面図である。
【図２】図２は、第１実施形態に係る半導体装置を図１のＩ−Ｉ線から見た断面図である。
【図３】図３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】図４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の試験方法による電圧の変化とキャリアの蓄積の変化を示す断面図である。
【図８】図８（ａ）は、第１実施形態に係る半導体装置の電圧・容量特性線を示す図、図８（ｂ）は、第１実施形態に係る半導体装置の容量値とマスク開口部のエッジの位置と容量値の関係を示すエッジ位置・容量特性図である。
【図９】図９は、第１実施形態に係る半導体装置のウェルの張り出しを示す断面図である。
【図１０】図１０は、第２実施形態に係る半導体装置の平面図である。
【図１１】図１１（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】図１２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】図１３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】図１４は、第２実施形態に係る半導体装置を図１０のII−II線から見た断面図である。
【図１５】図１５（ａ）は、第２実施形態に係る半導体装置の電圧・容量特性線を示す図、図１５（ｂ）は、第２実施形態に係る半導体装置の容量値とマスク開口部のエッジの位置と容量値の関係を示すエッジ位置・容量特性図である。
【図１６】図１６は、第２実施形態に係る半導体装置のウェルの張り出しを示す断面図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
図１は、本実施形態に係る半導体装置を示す平面図、図２は、図１のＩ−Ｉ線断面図である。
【００１４】
図１、図２において、半導体基板であるシリコン基板１の主面には、素子分離絶縁膜２に囲まれる第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂが配置されている。なお、図１の平面図ではシリコン基板１の上面から上の構造は省略して描かれている。第１トランジスタ形成領域Ａにはモニタ素子としても使用されるｎ型ＬＤＭＯＳトランジスタＴｎが形成され、第１モニタ素子形成領域Ｂにはｎ型モニタ素子Ｍｎが形成される。以下に、ｎ型ＬＤＭＯＳトランジスタＴｎとｎ型モニタ素子Ｍｎの構造を図３〜図６の断面図に示す製造工程とともに説明する。
【００１５】
なお、第１モニタ素子形成領域Ｂ内に形成されるｎ型モニタ素子Ｍｎは、トランジスタ機能を有しないが、ソース領域を有しない他はｎ型ＬＤＭＯＳトランジスタＴｎと同様な構造を有する。このため、以下に説明するモニタ素子Ｍｎ、Ｍｐでは、ＬＤＭＯＳトランジスタＴｎ、Ｔｐと同じ構造部分は同じ名称で示している。
【００１６】
次に、図３（ａ）に示す構造を形成するまでの工程を説明する。
【００１７】
まず、シリコン基板１の主面において、第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂを囲む領域に素子分離絶縁膜２を形成する。素子分離絶縁膜２の形成の際には、第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂのそれぞれの第１端部（図中左側）寄りに配置されるｐ側コンタクト領域４ｃ、４ｄを内側から仕切る仕切絶縁膜２ａ、２ｂがシリコン基板１の主面に形成される。
【００１８】
また、素子分離絶縁膜２を形成する際には、第１トランジスタ形成領域Ａ内の第２端部（図中右側）寄りに形成される後述のｎ型ドレイン領域１２ｂを内側から仕切るドリフト絶縁膜２ｃが形成される。これと同時に、第１モニタ素子形成領域Ｂの第２端部（図中右側）に形成されるｎ型ドレイン領域１２ｃを内側から仕切るドリフト絶縁膜２ｄが形成される。第１トランジスタ形成領域Ａ内のドリフト絶縁膜２ｃは、ｎ型ドレイン領域１２ｂに流れる込むキャリア（電子）の移動経路を深くする機能も有する。
【００１９】
素子分離絶縁膜２、仕切絶縁膜２ａ、２ｂ及びドリフト絶縁膜２ｃ、２ｄとして、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、シリコン基板１の主面に凹部を例えば約４００ｎｍの深さに形成した後に、凹部内を絶縁膜、例えばシリコン酸化膜で埋め込んで形成される。なお、素子分離絶縁膜２、仕切絶縁膜２ａ、２ｂ及びドリフト絶縁膜２ｃ、２ｄは、ＬＯＣＯＳ法により形成されてもよい。
【００２０】
素子分離絶縁膜２を形成した後に、シリコン基板１の主面のうち第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂのそれぞれにｎ型不純物、例えばリン（Ｐ）をイオン注入し、それぞれにＮウェル３ａ、３ｂを形成する。リンイオンは、例えば条件を変えて２回に分けて注入される。例えば、１回目では、加速エネルギーを約２ＭｅＶ、ドーズ量を約２×１０１２ｃｍ―２とし、２回目では、加速エネルギーを約５００ｋｅＶ、ドーズ量を約２×１０１２ｃｍ―２に設定する。Ｎウェル３ａ、３ｂは、素子分離絶縁膜２よりも深く形成される。
【００２１】
次に、シリコン基板１、素子分離絶縁膜２等の上にレジストを塗布し、これに露光、現像等を施し、図３（ｂ）に示すようなレジストパターン５１を形成する。レジストパターン５１は第１開口部５１ａと第２開口部５１ｂを有している。第１開口部５１ａは、第１トランジスタ形成領域Ａ内の第１端部からコンタクト領域４ｃ、仕切絶縁膜２ａ及びソース形成領域Ｓを通ってトランジスタのチャネル領域ＣＨ１までの領域を露出する平面形状を有している。また、第２開口部５１ｂは、第１モニタ素子形成領域Ｂ内の第１端部からコンタクト領域４ｄ、仕切絶縁膜２ｂを通りチャネル領域ＣＨ２までの領域を露出する形状を有している。
【００２２】
第１開口５１ａにおいて、第１トランジスタ形成領域Ａの第１端から中央寄りのエッジｘ１に至る露出範囲の横方向の長さをＬ１１とする。また、第１開口部５１ａとドリフト絶縁膜２ｃの間の横方向の距離をＬｎ１とする。なお、モニタ素子として複数配置される第１トランジスタ形成領域Ａ内の各々の距離Ｌ１１及びＬｎ１の値は互いに異ならせるが、距離Ｌ１１と距離Ｌｎ１の合計の値を実質的に等しくする。
【００２３】
第２開口部５１ｂにおいて、第１モニタ素子形成領域Ｂの第１端から中央寄りのエッジｘ２に至る露出範囲の横方向の長さをＬ１２とする。また、第２開口部５１ｂとドリフト絶縁膜２ｄの間の横方向の距離をＬｎ２とする。なお、複数の第１モニタ素子形成領域Ｂ内の各々の距離Ｌ１２及びＬｎ２の値は互いに異ならせるが、Ｌ１２とＬｎ２の合計の値を実質的に等しくする。
【００２４】
上記の距離Ｌ１１、Ｌｎ１、Ｌ１２、Ｌｎ２と以下に説明する距離或いは長さは、図１の第１端部から第２端部への直線状のＩ−Ｉ線に沿った断面での横方向の距離或いは長さである。また、以下に説明する横方向も、Ｉ−Ｉ線に沿った方向である。
【００２５】
次に、レジストパターン５１をマスクに使用し、第１、第２開口５１ａ、５１ｂを通してＮウェル３ａ、３ｂ内にホウ素（Ｂ）をイオン注入し、Ｐウェル４ａ、４ｂを形成する。イオン注入角度は、例えば、基板面に対して略垂直とする。モニタ素子として第１トランジスタ形成領域Ａをシリコン基板１に複数配置する場合、複数の第１トランジスタ形成領域Ａの各々の第１の開口５１ａのエッジｘ１の位置が相違するように形成する。同様に、シリコン基板１において第１モニタ素子形成領域Ｂ内が複数配置される場合、複数の第１モニタ素子形成領域Ｂ内のそれぞれで第２の開口部５１ｂのエッジｘ２の位置は異なるように形成される。
【００２６】
これにより、複数の第１トランジスタ形成領域Ａ内のそれぞれのＰウェル４ａの第１端から第２端への横方向の長さは最初から互いに相違する。同様に、複数の第１モニタ素子形成領域Ｂ内でもＰウェル４ｂの横方向の長さは最初から相違している。イオン注入直後の第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂにおいて、Ｐウェル４ａ、４ｂは第１、第２開口部５１ａ、５１ｂと同じ位置に形成され、横方向ではＰウェル４ａ、４ｂの側縁は、第１、第２開口部５１ａ、５１ｂのエッジｘ１、ｘ２と実質的に一致する。
【００２７】
Ｐウェル４ａ、４ｂは、素子分離絶縁膜２よりも深く、Ｎウェル３ａ、３ｂより浅く形成される。この場合、Ｂイオンは、例えば３回に分けて注入される。例えば、１回目では、加速エネルギーを約４００ｋｅＶ、ドーズ量を約１×１０１３ｃｍ―２とし、２回目では、加速エネルギーを約１５０ｋｅＶ、ドーズ量を約５×１０１２ｃｍ―２とする。さらに、３回目では、加速エネルギーを約１５ｋｅＶ、ドーズ量を約１×１０１３ｃｍ―２とする。
【００２８】
以上の条件により形成されるＰウェル４ａ、４ｂとＮウェル３ａ、３ｂの横方向の接合部は、ドリフト絶縁膜２ａ、２ｂの一端からコンタクト領域４ｃ、４ｄ寄りに離れて形成される。その後に、レジストパターン５１を除去する。
【００２９】
以上のようなｐ型不純物、ｎ型不純物をシリコン基板１内に導入した後に、シリコン基板１を例えば約１０００℃でアニールすることによりｐ型不純物、ｎ型不純物を活性化する。このアニールによれば、Ｎウェル３ａ、３ｂ内でｐ型不純物は周囲に拡散するので、Ｐウェル４ａ、４ｂは横方向に張り出す。張り出し量はＰウェル４ａ、４ｂの実質的なｐ型不純物濃度によっても異なる。この場合の横方向の張り出し量を幅Ｌｘ０とする。
【００３０】
ところで、シリコン基板１には、ｐ型ＬＤＭＯＳトランジスタとｐ型モニタ素子が形成される領域も存在する。それらのＰウェル、Ｎウェルを形成する場合には、図４（ａ）に示すように、第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂのシリコン基板１の上面をフォトレジストＲで覆い、それらのウェルの形成後にフォトレジストＲを除去する。
【００３１】
次に、シリコン基板１の表面にゲート絶縁膜を例えば熱酸化により約１５ｎｍの厚さに形成し、さらにその上にポリシリコン膜をＣＶＤ法により例えば約１５０ｎｍの厚さに形成する。その後に、フォトリソグラフィ技術とエッチング技術により、ポリシリコン膜とゲート絶縁膜をパターニングする。これにより、第１トランジスタ形成領域Ａと第１モニタ素子形成領域ＢのうちＮウェル３ａ、３ｂ、Ｐウェル４ａ、４ｂの上を横切る領域に、ゲート絶縁膜５ａ、５ｂを介してポリシリコンの第１、第２のゲート電極６ａ、６ｂを形成する。
【００３２】
第１トランジスタ形成領域Ａにおける第１のゲート電極６ａの一側部はＰウェル４ａの一部の上方に位置し、他側部はドリフト絶縁膜２ｃの上に位置する。これにより、Ｐウェル４のうち第１のゲート電極６ａが重なっている部分の表層は、空乏層が発生し得るチャネル領域ＣＨ１となる。また、Ｐウェル４ａとＮウェル３ａの横方向の接合部（境界）は、第１のゲート電極６ａの下方に位置する。
【００３３】
第１モニタ素子形成領域Ｂにおける第２のゲート電極６ｂの一側部の縁は、隣接する仕切絶縁膜２ａの上に重なるかその縁に一致するように形成されている。また、第２のゲート電極６ｂの他側部はドリフト絶縁膜２ｄの上に位置する。
【００３４】
次に、図５（ａ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施し、レジストパターン（不図示）を形成する。このレジストパターンは、第１トランジスタ形成領域Ａ及び第１モニタ素子形成領域Ｂにおいて、Ｐウェル４ａ、４ｂの第１端部のコンタクト領域４ｃ、４ｄを覆い、その他の領域を露出させる形状を有する。
【００３５】
その後に、そのレジストパターンとともに、第１、第２のゲート電極６ａ、６ｂ、素子分離絶縁膜２、仕切絶縁膜２ａ、２ｂ、ドリフト絶縁膜２ｃ、２ｄをマスクに使用し、Ｎウェル３ａ、３ｂとＰウェル４ａ、４ｂにｎ型不純物、例えばリンをイオン注入する。これにより、第１トランジスタ形成領域Ａ内のＰウェル４ａのうち第１のゲート電極６ａの一側方にｎ型エクステンション領域７ａを形成する。これと同時に、第１トランジスタ形成領域Ａと第１モニタ素子形成領域ＢのそれぞれのＮウェル３ａ、３ｂ内の第２端部寄りにｎ型エクステンション領域７ｂ、７ｃを形成する。ｎ型エクステンション領域７ａ、７ｂ、７ｃは、素子分離絶縁膜２よりも浅く形成される。その際、第１、第２のゲート電極６ａ、６ｂにもｎ型不純物が導入される。その後にレジストパターンを除去する。
【００３６】
さらに、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施し、レジストパターン（不図示）を形成する。このレジストパターは、第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂのそれぞれにおいて、Ｐウェル４ａ、４ｂの第１端部寄りのコンタクト領域４ｃ、４ｄを露出するとともに、その他の領域を覆う形状を有する。その後に、レジストパターンをマスクにして、Ｐウェル４ａ、４ｂのコンタクト領域４ｃ、４ｄにｐ型不純物、例えばホウ素をイオン注入する。これにより、素子分離絶縁膜２に囲まれたコンタクト領域４ｃ、４ｄの上部に、素子分離絶縁膜２より浅いｐ型エクステンション領域９ａ、９ｂを形成する。
【００３７】
次に、図５（ｂ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上に絶縁膜、例えばシリコン窒化膜を形成し、これにより第１、第２のゲート電極６ａ、６ｂを覆う。その後に、絶縁膜をエッチバックし、絶縁膜をシリコン基板１の上面上から除去するとともに、第１、第２のゲート電極６ａ、６ｂの側壁上に絶縁性のサイドウォール１１ａ、１１ｂとして残す。
【００３８】
次に、図６（ａ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施し、新たなレジストパターン（不図示）を形成する。このレジストパターンは、第１トランジスタ形成領域Ａ及び第１モニタ素子形成領域Ｂにおいて、Ｐウェル４ａ、４ｂのコンタクト領域４ｃ、４ｄを覆い、その他の領域を露出させる形状を有する。その後に、そのレジストパターンとともに第１、第２のゲート電極６ａ、６ｂ、素子分離絶縁膜２、仕切絶縁膜２ａ、２ｂ及びドリフト絶縁膜２ｃ、２ｄをマスクに使用し、ｎ型エクステンション領域７ａ、７ｂ、７ｃの上部にｎ型不純物高濃度領域８ａ、８ｂ、８ｃを形成する。ｎ型不純物高濃度領域８ａ、８ｂ、８ｃは、ｎ型エクステンション領域７ａ、７ｂ、７ｃよりｎ型不純物濃度が高く形成される。その後にレジストパターンを除去する。なお、ｎ型不純物は、第１、第２のゲート電極６ａ、６ｂにも導入される。
【００３９】
第１トランジスタ形成領域Ａにおいて、Ｐウェル４ａ内で第１のゲート電極６ａの一側方に形成されたｎ型エクステンション領域７ａとその上部のｎ型不純物高濃度領域８ａはｎ型ソース領域１２ａとなる。また、Ｎウェル４ａ内でドリフト絶縁膜６ｃの横に形成されたｎ型エクステンション領域７ｃとその上部のｎ型不純物高濃度領域８ｃはｎ型ドレイン領域１２ｂとなる。また、第１モニタ素子形成領域Ｂにおいて、Ｎウェル４ｂ内でドリフト絶縁膜６ｄの横に形成されたｎ型エクステンション領域７ｃとその上部のｎ型不純物高濃度領域８ｃはｎ型ドレイン領域１２ｃとなる。なお、ｎ型ドレイン領域１２ｂ、１２ｃは、Ｎウェル３ａ、３ｂのｎ型コンタクト領域として使用してもよい。なお、ドレイン領域１２ｂ、１２ｃに接続されるＮウェル３ａ、３ｂはドリフト領域となる。
【００４０】
レジストパターンを除去した後に、シリコン基板１の上に新たなフォトレジストを塗布し、これに露光、現像等を施し、新たにレジストパターン（不図示）を形成する。このレジストパターンは、第１トランジスタ形成領域Ａと第１モニタ素子形成領域Ｂのそれぞれにおいて、Ｐウェル４ａ、４ｂのコンタクト領域４ｃ、４ｄを露出するとともに、その他の領域を覆う形状を有する。その後、そのレジストパターンをマスクに使用し、Ｐウェル３ａ、３ｂのコンタクト領域４ｃ、４ｄにｐ型不純物イオンを注入する。これにより、ｐ型エクステンション領域９ａ、９ｂの上部には、それよりｐ型不純物濃度が高いｐ型不純物高濃度領域１０ａ、１０ｂが形成される。その後に、レジストパターンを除去する。その後に、イオン注入されたｎ型不純物、ｐ型不純物をアニールにより活性化する。
【００４１】
次に、図６（ｂ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１、素子分離絶縁膜２、第１、第２のゲート電極６ａ、６ｂ等の上に金属膜、例えばコバルト（Ｃｏ）膜を形成し、その後に、Ｃｏ膜、第１、第２のゲート電極６ａ、６ｂ、シリコン基板１等をアニールし、サリサイド技術を施す。これにより、第１、第２のゲート電極６ａ、６ｂ、ｎ型ソース領域１２ａ、ｎ型ドレイン領域１２ｂ、１２ｃ、コンタクト領域４ｃ、４ｄの上部にシリサイド層１３ａ〜１３ｇを形成する。その後に、Ｃｏ膜を除去する。シリサイド層１３ａ〜１３ｇの形成の工程では、Ｃｏ膜の形成後に第１回目のアニールを施し、Ｃｏ膜を除去した後に、第２回目のアニールを施してもよい。第２回目のアニールは、例えば、第１回目のアニールより温度を高くする。
【００４２】
以上により、図１、図２に示したように、第１トランジスタ形成領域Ａにはｎ型ＬＤＭＯＳトランジスタＴｎが形成され、第１モニタ素子形成領域Ｂにはｎ型モニタ素子Ｍｎが形成される。それらの素子の上には、次のような方法により図２に示す絶縁膜、導電性プラグ、配線等が形成される。
【００４３】
まず、シリコン基板１の上に層間絶縁膜１４として例えばシリコン酸化膜をＣＶＤ法により形成し、層間絶縁膜１４によりｎ型ＬＤＭＯＳトランジスタＴｎ、ｎ型モニタ素子Ｍｎ等を覆う。その後に、層間絶縁膜１４の上面をＣＭＰ法により平坦化する。さらに、層間絶縁膜１４上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン（不図示）を形成する。このレジストパターンは、層間絶縁膜１４のうちコンタクトホールを形成しようとする部分に開口部を有する。次に、レジストパターン（不図示）の開口部を通して層間絶縁膜１４をエッチングし、シリサイド層１３ａ〜１３ｇに達するコンタクトホール１４ａ〜１４ｇを形成する。
【００４４】
さらに、コンタクトホール１４ａ〜１４ｇ内面にバリアメタルとして例えば窒化チタン（ＴｉＮ）等を形成し、さらに、コンタクトホール１４ａ〜１４ｇ内をタングステン膜により埋め込む。続いて、層間絶縁膜１４上のタングステン膜等をＣＭＰ法により除去し、その上面を露出させる。これにより、コンタクトホール１４ａ〜１４ｇ内に残されたタングステン膜等を導電性プラグ１５ａ〜１５ｇとする。その後に、導電性プラグ１５ａ〜１５ｇに接続される配線１６ａ〜１６ｇを層間絶縁膜１４の上に形成し、さらに、別の層間絶縁膜（不図示）、ビア（不図示）、配線（不図示）等を繰り返して形成し、多層配線構造を形成するが、その詳細は省略する。
【００４５】
以上のようなｎ型ＬＤＭＯＳトランジスタＴｎ内のＰウェル４ａの形成工程では、図３（ｂ）に示したように、イオン注入されたｐ型不純物がアニールなどにより拡散して注入領域から横方向に張り出す。この場合の、張り出し量Ｌｘ０は次のような方法により検出される。
【００４６】
モニタ素子として使用されるｎ型ＬＤＭＯＳトランジスタＴｎを複数形成する。それらのｎ型ＬＤＭＯＳトランジスタＴｎを形成する際には、図３（ｂ）に示すレジストパターン５１の開口部の５１ａのエッジｘ１の位置が互いに相違する他は同じ条件で形成される。そのように形成されたモニタ素子は次のような電気的試験により張り出し量Ｌｘ０が求められる。
【００４７】
まず、図２に示すように、ｎ型ソース領域１２ａの電圧をＶｓ、ｎ型ドレイン領域１２ｂの電圧Ｖｄ、シリコン基板１の基板電圧をＶｂとし、それらの電圧を０ボルト（０Ｖ）に設定し、ｐ型コンタクト領域４ｃを０Ｖに設定する。また、第１のゲート電極６ａとｐ型コンタクト領域４ｃの間に接続するバイアス電圧、即ち電圧源４１の直流印加電圧Ｖｇの大きさを例えば−２Ｖから＋２Ｖまで掃印して上昇させる。同時に、キャパシタ容量測定器４２を使用し、ｎ型ＬＤＭＯＳトランジスタＴｎにおける第１のゲート電極６ａとｐ型コンタクト領域４ｃの間でキャパシタの容量Ｃｇｂを測定する。
【００４８】
そのような条件によれば、Ｐウェル４ａとＮウェル３ａは、同じ電位なので、直流電圧Ｖｇの変化による互いの影響は無視できる。また、ゲート絶縁膜５ａを介したＰウェル４ａと第１のゲート電極６ａの間のキャパシタの容量Ｃｇｂは、第１のゲート電極６ａとｐ型コンタクト領域４ｃに配線１６ａ、１６ｆを介して電気的に接続されるキャパシタ容量測定器４２により検出される。
【００４９】
直流電圧Ｖｇがマイナスの場合、第１のゲート電極６ａに対向するＰウェル４ａのチャネル領域ＣＨ１の表層には図７（ａ）に例示するように多数キャリアのホール（ｈ＋）が移動し、ホール密度が高くなる。従って、直流電圧Ｖｇをマイナス方向に大きくするにつれ、第１のゲート電極６ａとｐ型コンタクト領域４ｃの間の容量Ｃｇｂが大きくなる。また、直流電圧Ｖｇをマイナス方向に大きくするにつれ、Ｎウェル３ａの表層には空乏層が発生し、さらに、少数キャリアであるホールが表層に移動して反転層が形成される。
【００５０】
直流電圧Ｖｇが０Ｖ又はその近辺の電圧の場合、図７（ｂ）に例示するように、第１のゲート電極６ａに対向するＰウェル４ａの表層のチャネル領域には多数キャリアのホールが存在し、Ｎウェル３ａの表層では多数キャリアの電子（ｅ−）が存在する。このため、容量Ｃｇｂとして、Ｐウェル４ａのｐ型不純物濃度に依存する値が第１のゲート電極６とｐ型コンタクト領域４ｃの間に現れる。
【００５１】
さらに、直流電圧Ｖｇがプラスの場合、図７（ｃ）に例示するように、電圧を大きくするにつれてＰウェル４ａの表層には空乏層が発生し、さらに、少数キャリアである電子が表層に移動して反転層が形成される。この場合、Ｎウェル４ａの表層には多数キャリアの電子が移動する。直流電圧Ｖｇがプラス側に大きくなるほど第１のゲート電極６ａとｐ型コンタクト領域４ｃの間の容量Ｃｇｂはさらに小さくなり飽和する。
【００５２】
Ｖｇ＝０Ｖ又はその近辺の電圧Ｖｇ１、Ｖｇ２では、シリコン基板１表面の正孔／電子のキャリア分布をそのまま測定できるので、容量ＣｇｂはＰウェル４ａと第１のゲート電極６ａの重なる面積、即ち空乏層が発生する領域の長さに対してある相関を持つ。従って、図７（ａ）、（ｃ）に示したように、強反転／強蓄積を＋２Ｖ／−２Ｖで測定すると、第１のゲート電極６ａの下にある図２（ｂ）に示したＰウェル４ａのチャネル領域ＣＨ１とＮウェル３ａの長さの範囲の容量を検出できる。また、Ｐウェル４ａのチャネル領域ＣＨ１の長さをＬＣＨ１とすると、ＬＣＨ１／Ｌｎ１の長さを正確に見積もれるバイアス電圧のＶｇ＝０Ｖとその近辺の電圧条件におけるＣｇｂのＬＣＨ依存性が示される。
【００５３】
直流電圧Ｖｇを−２Ｖから＋２Ｖに上昇させてゆくと、測定される容量Ｃｇｂは、例えば図８（ａ）の電圧・容量特性曲線ａ、ｂ又はｃのように変化し、それらの変曲点はＶｇが約０Ｖで現れる。３つの電圧・容量特性曲線ａ、ｂ、ｃは、Ｐウェル４ａを形成するために使用されるレジストパターン５１の開口部５１ａのエッジｘ１の位置を互いに相違させたもので、これにより電圧・容量特性が異なることを示している。また、電圧・容量特性線ａ、ｂ、ｃにおいて、プラスの高い電圧値で飽和する共通の容量値を基準容量Ｃ０とする。複数の電圧・容量特性線ａ、ｂ、ｃにおける変曲点での容量ＣｇｂをＣａ、Ｃｂ、Ｃｃとし、変曲点での電圧を変曲点電圧とする。ここで、最も高い変曲点容量Ｃａの−１０％、＋１０％の容量が得られる電圧をＶｇ１、Ｖｇ２とする。また、変曲点容量Ｃａに対して−１０％〜＋１０％の範囲の容量を変曲点領域容量と定義し、この場合の電圧の範囲を変曲点領域電圧と定義する。
【００５４】
図８（ａ）の３つの電圧・容量特性曲線ａ、ｂ、ｃは、ｎ型ＬＤＭＯＳトランジスタＴｎにおいて、図３（ｂ）に示した第１トランジスタ形成領域Ａの第１端からレジストパターン５１の開口部５１ａのエッジｘ１までの距離Ｌ１１の長い順で上から下に示されている。従って、特性曲線ａ、ｂ及びｃによれば、距離Ｌ１１が短くなるほど第１のゲート電極６ａの下方のＰウェル４ａの面積が狭くなり、Ｐウェル４ａと第１のゲート電極６ａの間の容量Ｃｇｂが小さくなる。
【００５５】
さらに、複数の第１トランジスタ形成領域Ａにおける開口部５１ａのエッジｘ１の位置と変曲点容量値Ｃａ、Ｃｂ、Ｃｃの関係を２次元座標にプロットし、それらのプロットを結ぶと図８（ｂ）に示すように直線の特性線が得られ、特性線から一次関数の関係式が得られる。
【００５６】
図８（ｂ）において、縦軸は容量Ｃｇｂを示し、その原点を基準容量Ｃ０とする。また、横軸は、開口部５１のエッジｘ１、即ちＰウェル４ａの形成時のｐ型不純物導入領域の端の位置を示す。この場合、Ｐウェル４ａにおける空乏層発生領域ＣＨ１の第１端（図中左）寄りの縁の位置を基準位置Ｌ０とし、これを横軸の原点とする。図８（ｂ）の横軸の数値は、基準位置Ｌ０からのエッジｘ１の位置までの距離を示している。ここで、図２における基準位置Ｌ０を第１のゲート電極６ａの一側端とする。
【００５７】
Ｐウェル４ａの形成に導入するｐ型不純物が拡散しないものと仮定する場合には、エッジｘ１が基準位置Ｌ０で一致すると仮定すればキャパシタの容量ＣｇｂはＣ０となる。しかし、図９に示すように、Ｐウェル４ａ内のｐ型不純物はアニールにより拡散するので、その縁ｚの位置は横方向に張り出す。このため、レジストパターン５１の開口部５１ａのエッジｘ１を基準位置Ｌ０に一致させた場合でも、図８（ｂ）の特性線に示すように容量Ｃｇｂが基準容量Ｃ０よりも大きくなり、縦軸と横軸に切片が生じる。縦軸の切片は、プラス側で容量Ｃｇｂの増加分Ｃαを示す。また、横軸の切片は、マイナス側でドリフト絶縁膜６ｃに向けたｐ型不純物の張り出し量Ｌｘ０となる。
【００５８】
従って、図８（ｂ）の実線は、Ｌ０＝０、Ｃ０＝０とすれば、Ｃｇｂ＝Ｋ・ｘ１＋Ｃα（但し、Ｋ＝Ｃα／Ｌｘ０）の関係式が得られる。なお、図９は、テクノロジＣＡＤにより計算したホール濃度の２次元プロファイル象に基づいて描かれた断面図である。
【００５９】
ところで、図８（ａ）の特性線ａ、ｂ、ｃにおいて変曲点範囲のマイナス側の電圧Ｖｇ１の場合の変曲点容量Ｃｇｂを求めて容量・エッジ位置特性線を描くと、図８（ｂ）の一点鎖線のようになる。また、図８（ａ）の特性線ａ、ｂ、ｃにおいて変曲点範囲のプラス側の電圧Ｖｇ２の場合の変曲点容量Ｃｇｂを求めて容量・エッジ位置特性線を描くと、図８（ｂ）の波線のようになる。いずれにおいても、横軸の切片がほぼ同一であり、同じ張り出し量となることがわかる。容量・エッジ位置特性線の傾きは、Ｐウェル４ａの表層のキャリア濃度が高いほど大きくなる。
【００６０】
以上のＰウェル４ａの張り出し量の測定方法は、上記のｎ型モニタ素子Ｍｎ内のＰウェル４ｂの張り出し量の測定にも適用することができる。即ち、第２のゲート電極６ｂとコンタクト領域４ｄの間の印加電圧Ｖｇに対する容量の関係を測定し、図８（ａ）に示したような特性線を求め、さらに、レジストパターン５１の開口部５１ｂのエッジｘ２に対する張り出し量を上記と同様な方法で測定することができる。なお、開口部５１ｂのエッジｘ２の位置は、ｐ型不純物を導入した領域の側縁と実質的に一致する。
【００６１】
この場合、第２のゲート電極６ｂの下におけるＰウェル４ｂとＮウェル３ｂの合計の横方向の距離は、仕切絶縁膜２ｂとドリフト絶縁膜２ｄの間のＰウェル４ｂの空乏層発生領域ＣＨ２の長さＬＣＨ２とＮウェル３ｂの長さＬｎ２の合計の距離である。その距離は、第２のゲート電極６ｂの位置ズレに影響されることはない。これにより、第２のゲート電極６ｂの位置ズレに影響されずに図８（ａ）に示したような容量・電圧特性線が得られ、さらに図８（ｂ）に示した容量Ｃｇｂと開口部５１ｂのエッジｘ２の位置の関係をより高い精度で検出することができる。
【００６２】
また、ｎ型モニタ素子Ｍｎは、ｎ型ＬＤＭＯＳトランジスタＴｎに比べると、ｎ型ソース領域１２ａを有さず、第２のゲート電極６ｂと仕切絶縁膜２ｂの間隔をゼロにするか互いを部分的に重ねる構造を有している。このため、検査時には、ｎ型ソース領域１２ａのアニールによるｎ型不純物の張り出しを無視できる。
【００６３】
このように、ｎ型モニタ素子Ｍｎを使用する試験によれば、ｎ型ＬＤＭＯＳトランジスタＴｎを用いて測定する場合に比べ、容量Ｃαと位置ズレ量Ｌｘ０をより高い精度で検出することができる。
【００６４】
以上の実施形態によれば、複数の第１トランジスタ形成領域Ａ或いは複数の第１モニタ素子形成領域ＢにおけるＰウェル４ａ、４ｂを形成する際のレジストパターン５１の開口部５１ａ、５１ｂのエッジｘ１、ｘ２の横方向の位置を互いに相違させている。また、各々のＰウェル４ａ、４ｂのコンタクト領域４ｃ、４ｄとゲート電極６ａ、６ｂの間に印加する電圧とその間で測定される容量の関係から電圧・容量特性線を求めている。さらに、電圧・容量特性線の変曲点範囲から変曲点電圧と変曲点容量を求める。さらに、Ｐウェル４ａ、４ｂの各々の変曲点容量とレジストパターン５１の開口部５１ａ、５１ｂのエッジｘ１、ｘ２の位置の関係を二次元座標にプロットして特性線の関係式を求める。さらに、特性線のうち容量を示す軸の切片を変化容量Ｃαとし、エッジｘ１、ｘ２の位置を示す軸の切片をＰウェル４ａ、４ｂの張り出し量Ｌｘ０としている。このような方法によれば、完成した半導体装置を加工せずにＰウェル４ａ、４ｂの張り出し量を精度良く求めることができるので、半導体装置の不純物拡散領域の検査が容易になり、しかも電気的特性の把握が容易になる。また、そのようにして求めたＰウェル４ａ、４ｂの張り出し量Ｌｘ０を不純物イオン注入量、アニール温度などに関連付け、それらのデータを蓄積することによりＬＤＭＯＳトランジスタの特性を改善することができる。
【００６５】
ところで、上記の説明では、Ｐウェル４ａ、４ｂのコンタクト領域４ｃ、４ｄとゲート電極６ａ、６ｂの間に電圧を印加し、Ｐウェル４ａ、４ｂとゲート電極６ａ、６ｂの間のキャパシタ容量を測定してＰウェル４ａ、４ｂの張り出し量を求めた。これに対し、Ｎウェル３ａ、３ｂのドレイン領域１２ｂ、１２ｃをコンタクト領域として使用し、ドレイン領域１２ｂ、１２ｃとゲート電極６ａ、６ｂの間に電圧を印加し、Ｎウェル３ａ、３ｂとゲート電極６ａ、６ｂの間のキャパシタ容量を測定してＰウェル４ａ、４ｂの張り出し量を求めてもよい。なお、Ｐウェルの後に、ｎ型不純物イオン注入によりＮウェルを形成する場合には、Ｎウェルについての張り出し量の測定となる。
【００６６】
（第２の実施の形態）
図１０は、第２実施形態に係る半導体装置を示す平面図、図１１〜図１３は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図１０の平面図ではシリコン基板１の上面から上の構造は省略して描かれている。また、図１１〜図１３の断面は、図１０のII−II線から見た断面図である。
【００６７】
第２実施形態に係る半導体装置の検査方法は、第１実施形態に示した検査方法をｐ型ＬＤＭＯＳトランジスタＴｐ、ｐ型モニタ素子Ｍｐに適用したものである。そこで次に、ｐ型ＬＤＭＯＳトランジスタＴｐ、ｐ型モニタ素子Ｍｐの構造をその形成方法とともに説明する。
【００６８】
次に、図１１（ａ）に示すような構造を形成するまでの工程を説明する。
まず、シリコン基板１の主面に、図３（ａ）と同様な方法で、素子分離絶縁膜２、仕切絶縁膜２ｅ、２ｆ、ドリフト絶縁膜２ｇ、２ｈを形成する。素子分離絶縁膜２は、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅを囲む領域に形成される。また、仕切絶縁膜２ｅ、２ｆは、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのそれぞれの第１端（図中左）寄りに配置されるコンタクト領域２３ｃ、２３ｄを内側から仕切る部分に形成される。さらに、ドリフト絶縁膜２ｇ、２ｈは、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのそれぞれの第２端（図中右）寄り形成されるドレイン領域３２ｂ、３２ｃの第１端側の縁から中央寄りの領域に形成される。
【００６９】
その後に、シリコン基板１の主面のうち第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのそれぞれにｎ型不純物、例えばリンをイオン注入し、それらの領域Ｄ、ＥにＮウェル２３ａ、２３ｂを形成する。リンイオンは、例えば、図３（ａ）に示したＮウェル３ａ、３ｂの形成と同じ条件で注入される。
【００７０】
次に、図１０に示す平面構造と、１１（ｂ）に示す断面構造を形成するまでの工程を説明する。
まず、シリコン基板１及び素子分離絶縁膜２の上にレジストを塗布し、これに露光、現像等を施し、これにより第１開口部５２ａ、第２開口部５２ｂを有するレジストパターン５２を形成する。第１、第２開口部５２ａ、５２ｂは、第２トランジスタ形成領域Ｄ、第２モニタ素子形成領域Ｅ内の第２端寄りのドレイン領域３２ｂ、３２ｃとその周囲のドリフト領域を露出する形状に形成される。ドレイン領域３２ｂ、３２ｃに接続されるＰウェル２４ａ、２４ｂはドリフト領域となる。また、レジストパターン５２は、その他の領域を覆う形状を有している。
【００７１】
ここで、第２トランジスタ形成領域Ｄの第１端から第１開口５２ａの第１端寄りのエッジｘ３に至る被覆範囲の横方向の長さをＬ２１とする。また、第１開口部５２ａの第１端寄りのエッジｘ３とドリフト絶縁膜２ｇの間の横方向の距離をＬｐ１とする。なお、モニタ素子として複数配置される第２トランジスタ形成領域Ｄ内の各々の距離Ｌ２１及びＬｐ１の値は互いに異ならせるが、距離Ｌ２１と距離Ｌｐ１の合計の値を実質的に等しくする。
【００７２】
第２開口部５１ｂにおいて、第２モニタ素子形成領域Ｅの第１端から第２開口５２ｂの第１端寄りのエッジｘ４に至る被覆範囲の横方向の長さをＬ２２とする。また、第２開口部５２ｂの第１端寄りのエッジｘ４とドリフト絶縁膜２ｈの間の横方向の距離をＬｐ２とする。なお、モニタ素子として複数配置される第２モニタ素子形成領域Ｅ内の各々の距離Ｌ２２及びＬｐ２の値は互いに異ならせるが、距離Ｌ２１と距離Ｌｐ１の合計の値を実質的に等しくする。
【００７３】
上記の距離Ｌ２１、Ｌｐ１、Ｌ２２、Ｌｐ２と以下に説明する距離或いは長さは、図１０の第１端部から第２端部への直線状のII−II線に沿った断面での横方向の距離或いは長さである。また、以下に説明する横方向も、II−II線に沿った方向である。
【００７４】
次に、レジストパターン５２をマスクに使用し、第１、第２開口部５２ａ、５２ｂを通してＮウェル２３ａ、２３ｂ内にホウ素（Ｂ）をイオン注入し、その領域にＰウェル２４ａ、２４ｂを形成する。イオン注入角度は、例えば、基板面に垂直方向である。この場合、レジストパターン５２の第１、第２開口部５２ａ、５２ｂの第１端側の縁ｘ３、ｘ４は、仕切絶縁膜２ａ、２ｂとドリフト絶縁膜２ｃ、２ｄの間に存在する。また、縁ｘ３は、複数の第２トランジスタ形成領域Ｄにおいて互いに横方向に異なる位置に形成さ、さらに縁ｘ４は、複数の第２モニタ素子形成領域Ｅにおいて互いに横方向に異なる位置に形成される。
【００７５】
これにより、複数の第２トランジスタ形成領域Ｄ内のそれぞれのＮウェル２３ａの第１端から第２端への横方向の長さは最初から互いに相違する。同様に、複数の第２モニタ素子形成領域Ｅ内でもＮウェル２３ｂの横方向の長さは最初から相違する。イオン注入直後のＰウェル２４ａ、２４ｂは、第１、第２開口部５２ａ、５２ｂと同じ領域に形成され、Ｐウェル２４ａ、２４ｂの側縁は、第１、第２開口部５２ａ、５２ｂのエッジｘ３、ｘ４と実質的に一致する。
【００７６】
Ｐウェル２４ａ、２４ｂは、素子分離絶縁膜２、仕切絶縁膜２ｅ、２ｆ及びドリフト絶縁膜２ｇ、２ｈよりも深く、かつＮウェル２３ａ、２３ｂより浅く形成される。この場合、Ｂイオンは、例えば、図３（ｂ）に示したＰウェル４ａ、４ｂの形成と同じ条件で注入される。その後に、レジストパターン５２を除去し、さらに、シリコン基板１を約１０００℃でアニールしてｐ型不純物、ｎ型不純物を活性化させる。
【００７７】
このアニールによれば、イオン注入されたｐ型不純物は周囲に拡散するので、Ｐウェル２４ａ、２４ｂは、量Ｌｘ０で横方向に張り出す。従って、Ｐウェル２４ａ、２４ｂとＮウェル２３ａ、２３ｂの横方向の接合部（境界）は、仕切絶縁膜２ｅ、２ｆに向けて張り出す。従って、接合部とドリフト絶縁膜２ｇ、２ｈの距離はＬｐ１＋Ｌｘ０、Ｌｐ２＋Ｌｘ０となる。また、第２トランジスタ形成領域Ｄの第１端から接合部までの距離はＬ２１−Ｌｘ０に変わる。さらに、第２モニタ素子形成領域Ｅでは、第１端から接合部の間の距離がＬ２２−Ｌｘ０に変わる。
【００７８】
なお、上記の第１トランジスタ形成領域Ａ、第１モニタ素子形成領域Ｂに不純物をイオン注入する際には、図１２（ａ）に示すように第２トランジスタ形成領域Ｄ、第２モニタ素子形成領域ＥをレジストパターンＲ２１で覆う。
【００７９】
次に、図１２（ｂ）に示す構造を形成するまでの工程を説明する。
まず、Ｎウェル２３ａ、２３ｂ、Ｐウェル２４ａ、２４ｂの上面を熱酸化してその上面に絶縁膜を形成し、さらにその上にポリシリコン膜をＣＶＤ法により形成する。その後に、ポリシリコン膜をフォトリソグラフィ技術、エッチング技術によりパターニングし、第２トランジスタ形成領域Ｄ、第２モニタ素子形成領域Ｅの上を通る領域に第３、第４のゲート電極６ｃ、６ｄを形成し、それらの下の絶縁膜をゲート絶縁膜５ｃ、５ｄとする。
【００８０】
第３のゲート電極６ｃの一端は、仕切絶縁膜２ｅとＰウェル２４ａの間の領域のＮウェル２３ａの上に位置し、その他端はドリフト絶縁膜２ｃの上に位置する。また、第４のゲート電極６ｄの一端は、仕切絶縁膜２ｆの第２端側の縁の上か、或いは仕切絶縁膜２ｆの上に位置し、その他端は、ドリフト絶縁膜２ｈの上に位置する。これにより、第３、第４のゲート電極６ｃ、６ｄのそれぞれの下方には、Ｎウェル２３ａ、２３ｂとＰウェル２４ａ、２４ｂの接合部（境界）が存在する。
【００８１】
次に、図１３（ａ）に示す構造を形成するまでの工程を説明する。
まず、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのうちコンタクト領域２３ｃ、２３ｄを除く領域を露出するレジストパターン（不図示）を形成する。
【００８２】
その後に、第２トランジスタ形成領域Ｄにおいて、レジストパターンと第３のゲート電極６ｃとドリフト絶縁膜２ｇと仕切絶縁膜２ｅをマスクにして、Ｎウェル２３ａとＰウェル２４ａにｐ型不純物イオン、例えばホウ素イオンを注入する。これにより、第３のゲート電極６ｃの一側方のＮウェル２３ａ内にｐ型エクステンション領域２７ａを形成する。これと同時に、第３のゲート電極６ｃの他側方であってドリフト絶縁膜２ｇと素子分離絶縁膜２の間にｐ型エクステンション領域２７ｂを形成する。
【００８３】
また、第２モニタ素子形成領域Ｅにおいて、レジストパターンと第４のゲート電極６ｄとドリフト絶縁膜２ｈと仕切絶縁膜２ｆをマスクにして、Ｎウェル２３ｂとＰウェル２４ｂにｐ型不純物であるホウ素イオンを注入する。これにより、ドリフト絶縁膜２ｈと素子分離絶縁膜２の間の領域にｐ型エクステンション領域２７ｃを形成する。なお、第３、第４のゲート電極６ｃ、６ｄにもｐ型不純物がイオン注入される。その後に、レジストパターンを除去する。
【００８４】
次に、この場合、コンタクト領域２３ｃ、２３ｄを除く領域を覆う新たなレジストパターン（不図示）を形成する。ｎ型不純物イオン、例えばリンイオンをＮウェル２３ａ、２３ｂのコンタクト領域２３ｃ、２３ｄ内に注入する。これにより、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのそれぞれのコンタクト領域２３ｃ、２３ｄ内にｎ型エクステンション領域２９ａ、２９ｂを形成する。
【００８５】
レジストパターン除去後に、第３、第４のゲート電極６ｃ、６ｄの側面に絶縁性のサイドウォール３１ａ、３１ｂを形成する。サイドウォール３１ａ、３１ｂは、上記の第１、第２のゲート電極６ａ、６ｂの側面上のサイドウォール１１ａ、１１ｂと同様な方法により形成される。
【００８６】
この後に、第２トランジスタ形成領域Ｄと第２モニタ素子形成領域Ｅのうちコンタクト領域２３ｃ、２３ｄを除く領域を露出するレジストパターン（不図示）を形成する。その後に、レジストパターン（不図示）、第３、第４のゲート電極６ｃ、６ｄ、仕切絶縁膜２ｅ、２ｆ及びドリフト絶縁膜２ｇ、２ｈをマスクに使用し、Ｎウェル２３ａ、２３ｂとＰウェル２４ａ、２４ｂ内に高い濃度でｐ型不純物イオン、例えばホウ素イオンを注入する。
【００８７】
これにより、ｐ型エクステンション領域２７ａ、２７ｂ、２７ｃのそれぞれの上部に、ｐ型エクステンションよりもｐ型不純物濃度が高いｐ型不純物拡散領域２８ａ、２８ｂ、２８ｃを形成する。また、第３、第４のゲート電極６ｃ、６ｄにもｐ型不純物がイオン注入される。その後、レジストパターン（不図示）を除去する。
【００８８】
さらに、シリコン基板１の上に新たにレジストパターン（不図示）を形成し、このレジストパターンをマスクに使用し、ｎ型不純物イオン、例えばリンイオンをコンタクト領域２３ｃ、２３ｄの上部に注入する。これにより、ｎ型エクステンション領域２９ａ、２９ｂの上に、それよりｎ型不純物濃度の高いｎ型不純物拡散領域３０ａ、３０ｂを形成する。さらに、レジストパターンを除去した後に、イオン注入されたｐ型不純物、ｎ型不純物をアニールにより活性化する。
【００８９】
これにより、第３のゲート電極６ｃの一側方に形成されたｐ型エクステンション領域２７ａとｐ型不純物拡散領域２８ａをｐ型ソース領域３２ａとする。また、第３のゲート電極６ｃの他側方のドリフト絶縁膜２ｇに隣接する領域に形成されたｐ型エクステンション領域２７ｂ、ｐ型不純物拡散領域２８ｂをｐ型ドレイン領域３２ｂとする。そして、第３のゲート電極６ｃ、ｐ型ソース領域３２ａ、ｐ型ドレイン領域３２ｂ等からｐ型ＬＤＭＯＳトランジスタＴｐが形成される。
【００９０】
また、第４のゲート電極６ｄの他側方のドリフト絶縁膜２ｈに隣接するｐ型エクステンション領域２７ｃ、ｐ型不純物拡散領域２８ｃをｐ型ドレイン領域３２ｃとする。そして、第４のゲート電極６ｄ、ｐ型ドレイン領域３２ｃ等からｐ型モニタ素子Ｍ１が形成される。なお、ｐ型ドレイン領域３２ｂ、３２ｃは、Ｐウェル２４ａ、２４ｂのｐ型コンタクト領域として使用してもよい。
【００９１】
この後に、図１３（ｂ）に例示するように、第３、第４のゲート電極６ｃ、６ｄ、ｐ型ソース領域３２ａ、ｐ型ドレイン領域３２ｂ、３２ｃ、ｎ型コンタクト領域２３ｃ、２３ｄの上にシリサイド層１３ｈ〜１３ｎを形成する。シリサイド層１３ｈ〜１３ｎは、上記のｎ型ＬＤＭＯＳトランジスタＴ、ｎ型モニタ素子Ｍに形成されるシリサイド層１３ａ〜１３ｇと同時に形成される。
【００９２】
次に、図１４に例示するように、ｎ型ＬＤＭＯＳトランジスタＴｎ、ｎ型モニタ素子Ｍｎを覆う層間絶縁膜１４をｐ型ＬＤＭＯＳトランジスタＴｐ、ｐ型モニタ素子Ｍｐの上にも形成する。さらに、ｎ型ＬＤＭＯＳトランジスタＴｎ、ｎ型モニタ素子Ｍｎと同様に、ｐ型ＬＤＭＯＳトランジスタＴｐ、ｐ型モニタ素子Ｍｐにも同様に導電性プラグ３５ｈ〜３５ｎを接続し、さらに導電性プラグ３５ｈ〜３５ｎの上に配線３６ｈ〜３６ｎを形成する。
【００９３】
以上のような半導体装置の製造方法に従って複数のｐ型ＬＤＭＯＳトランジスタＴｐ内のＰウェル２４ａを形成する際に、図１１（ｂ）に示したレジストパターン５２の開口部５２ａの縁ｘ３の位置を互いに相違させる。そのような工程を経て形成された複数のｐ型ＬＤＭＯＳトランジスタＴｐをモニタ素子として使用し、それらの第３のゲート電極６ｃとｎ型コンタクト領域２３ｃのそれぞれの間に電圧を印加して試験する。この場合、ｎ型ドレイン領域３２ｂ、シリコン基板１、ｎ型ソース領域３２ａの電圧Ｖｄ、Ｖｂ、Ｖｓを０Ｖに設定する。これにより、第３のゲート電極６ｃ、ゲート絶縁膜５ｃ、Ｎウェル２３ａにより形成されるキャパシタの容量値Ｃｇｂが測定される。
【００９４】
そのような条件によれば、Ｐウェル２４ａとＮウェル２３ａは、同じ電位なので、第３のゲート電極６ｃに印加する直流電圧Ｖｇの変化による互いの影響は無視できる。また、第３のゲート絶縁膜５ｃを介したＰウェル２４ａとゲート電極６ｃの間のキャパシタの容量Ｃｇｂは、第３のゲート電極６ｃとｎ型コンタクト領域２３ｃに配線３６ｈ、３６ｍを介して電気的に接続されるキャパシタ容量測定器４２により検出される。
【００９５】
Ｖｇ＝０Ｖ又はその近辺の電圧Ｖｇ１、Ｖｇ２の範囲では、シリコン基板１表面の正孔／電子のキャリア分布をそのまま測定できるので、容量ＣｇｂはＮウェル２３ａと第３のゲート電極６ｃの重なる面積、即ち空乏層が発生する領域の長さに対してある相関を持つ。従って、強反転／強蓄積を＋３Ｖ／−３Ｖで測定すると、第３のゲート電極６ｃの下にある図１４に示したＮウェル２３ａのチャネル領域ＣＨ１とＰウェル２４ａの範囲の容量を検出できる。また、Ｎウェル２３ａのチャネル領域ＣＨ１の長さをＬＣＨ１とすると、ＬＣＨ１／Ｌｐ１の長さを正確に見積もれるバイアス電圧のＶｇ＝０Ｖとその近辺の電圧条件におけるＣｇｂのＬＣＨ１依存性が示される。
【００９６】
直流電圧Ｖｇを−３Ｖから＋３Ｖに上昇させてゆくと、測定される容量Ｃｇｂは、例えば図１５（ａ）に示す電圧・容量特性曲線ｄ、ｅ、ｆ、ｇのように変化し、それらの変曲点はＶｇ＝０Ｖで現れる。４つの電圧・容量特性曲線ｄ、ｅ、ｆ、ｇは、Ｐウェル２４ａを形成するために使用されるレジストパターン５２の開口部５２ａのエッジｘ２の位置を相違させることにより電圧・容量特性が異なることを示している。
【００９７】
また、電圧・容量特性線ｄ〜ｇにおいて、負の電圧値で飽和する共通の容量値を基準容量Ｃ０とする。複数の電圧・容量特性線ｄ〜ｇにおける変曲点での容量ＣｇｂをＣｄ、Ｃｅ、Ｃｆ、Ｃｇとし、変曲点での電圧を変曲点電圧とする。ここで、最も高い変曲点容量Ｃａの−１０％、＋１０％の容量が得られる電圧をＶｇ１、Ｖｇ２とする。また、変曲点容量Ｃｄに対して−１０％〜＋１０％の範囲の容量を変曲点領域容量と定義し、この場合の電圧の範囲を変曲点領域電圧と定義する。
【００９８】
図１５（ａ）の４つの電圧・容量特性曲線ｄ〜ｇは、ｐ型ＬＤＭＯＳトランジスタＴｐにおいて、図１１（ｂ）に示した第２トランジスタ形成領域Ｄの第１端からレジストパターン５２の開口部５２ａのエッジｘ３までの距離Ｌ２１の長い順で上から下に示されている。従って、特性曲線ｄ〜ｇによれば、距離Ｌ２１が短くなるほど第３のゲート電極６ｃの下方のＮウェル２３ａの面積が狭くなり、Ｎウェル２３ａと第３のゲート電極６ｃの間の容量Ｃｇｂが小さくなる。
【００９９】
さらに、複数の第２トランジスタ形成領域Ｄにおける開口部５２ａのエッジｘ３の位置と変曲点容量値Ｃｄ、Ｃｅ、Ｃｆ、Ｃｇの関係を２次元座標にプロットし、それらのプロットを結ぶと図１５（ｂ）に示すように直線の特性線が得られ、特性線から一次関数の関係式が得られる。図１５（ｂ）において、縦軸は容量Ｃｇｂを示し、その原点を基準容量Ｃ０とする。また、横軸は、開口部５２のエッジｘ３、即ちＰウェル２４ａの形成時のｐ型不純物導入領域の端の位置を示す。この場合、Ｎウェル２３ａにおける空乏層発生領域ＣＨ１の第１端（図中左）寄りの縁の位置を基準位置Ｌ０とし、これを横軸の原点とする。図１５（ｂ）の横軸の数値は、基準位置Ｌ０からのエッジｘ３の位置までの距離を示している。ここで、図１４における基準位置Ｌ０を第３のゲート電極６ｃの一側端とする。
【０１００】
Ｐウェル２４ａの形成のために導入するｐ型不純物が拡散しないものと仮定する場合には、開口部５２のエッジｘ３を基準位置Ｌ０から僅かに離しても、容量ＣｇｂはＣ０となることがある。これは、図１６の左向きの矢印に示すように、Ｐウェル２４ａ内のｐ型不純物はアニールにより周囲に拡散するので、その縁ｚの位置は横方向に張り出すからである。このため、図１５（ｂ）の特性線では、縦軸と横軸に切片が生じる。横軸の切片は、仕切絶縁膜６ｅに向けたｐ型不純物の張り出し量Ｌｘ０となる。また、縦軸の切片は、マイナス側で容量の減少分を示すが、実際にはＣ０より小さくならない。
【０１０１】
従って、図１５（ｂ）の実線は、Ｌ０＝０、Ｃ０＝０とすれば、Ｃｇｂ＝Ｋ・ｘ３−Ｃα（但し、Ｋ＝Ｃα／Ｌｘ０）の関係式が得られる。なお、図１６は、テクノロジＣＡＤにより計算したホール濃度の２次元プロファイル象に基づいて描かれた断面図である。
【０１０２】
ところで、図１５（ａ）の特性線ｄ〜ｇにおいて変曲点範囲のマイナス側の電圧Ｖｇ１の場合の変曲点容量Ｃｇｂを求めて容量・エッジ位置特性線を描くと、図１５（ｂ）の一点鎖線のようになる。また、図１５（ａ）の特性線ｄ〜ｇにおいて変曲点範囲のプラス側の電圧Ｖｇ２の場合の変曲点容量Ｃｇｂを求めて容量・エッジ位置特性線を描くと、図１５（ｂ）の波線のようになる。いずれにおいても、横軸の切片がほぼ同一であり、変曲点範囲ではほぼ同じ張り出し量となることがわかる。なお、容量・エッジ位置特性線の傾きは、Ｎウェル２３ａの表層のキャリア濃度が高いほど大きくなる。
【０１０３】
以上のＰウェル２４ａの張り出し量の測定方法は、上記のｐ型モニタ素子Ｍｐ内のＰウェル２４ｂの張り出し量の測定にも適用することができる。即ち、第４のゲート電極６ｄとコンタクト領域２３ｄの間の印加電圧Ｖｇに対する容量の関係を測定し、図１５（ａ）に示したような特性線を求め、さらに、レジストパターン５１の開口部５２ｂのエッジｘ４に対する張り出し量を上記と同様な方法で測定することができる。
【０１０４】
この場合、第４のゲート電極６ｄの下におけるＰウェル２４ｂとＮウェル２３ｂの合計の横方向の距離は、仕切絶縁膜２ｆとドリフト絶縁膜２ｈの間のＮウェル２３ｂの空乏層発生領域ＣＨ２の長さＬＣＨ２とＰウェル２４ｂの長さＬｐ２の合計の距離である。その距離は、第４のゲート電極６ｄの位置ズレに影響されることはない。これにより、第４のゲート電極６ｄの位置ズレに影響されずに図１５（ａ）に示したような容量・電圧特性線を求め、さらに図１５（ｂ）に示した容量Ｃｇｂと開口部２５ｂのエッジＸ４の位置の関係をより高い精度で検出することができる。なお、開口部５２ｂのエッジＸ４の位置は、ｐ型不純物を導入した領域の側縁と実質的に一致する。
【０１０５】
ｐ型モニタ素子Ｍｐは、ｐ型ＬＤＭＯＳトランジスタＴｐに比べると、ｐ型ソース領域３２ａを有さず、第４のゲート電極６ｄと仕切絶縁膜２ｆの間隔をゼロにする構造か、或いは互いを部分的に重ねる構造を有している。このため、検査時には、ｐ型ソース領域３２ａのアニールによるｐ型不純物の張り出しを無視できる。
【０１０６】
このように、ｐ型モニタ素子Ｍｐを使用する試験によれば、ｐ型ＬＤＭＯＳトランジスタＴｐを用いて測定する場合に比べ、容量Ｃαと位置ズレ量Ｌｘ０をより高い精度で検出することができる。
【０１０７】
ところで、上記の説明では、Ｎウェル２３ａ、２３ｂのコンタクト領域２３ｃ、２３ｄとゲート電極６ｃ、６ｄの間に電圧を印加し、Ｐウェル２４ａ、２４ｂとゲート電極６ｃ、６ｄの間のキャパシタ容量を測定してＰウェル２４ａ、２４ｂの張り出し量を求めた。これに対し、Ｐウェル２４ａ、２４ｂのドレイン領域３２ｂ、３２ｃをコンタクト領域として使用し、ドレイン領域３２ｂ、３２ｃとゲート電極６ｃ、６ｄの間に電圧を印加し、Ｐウェル２４ａ、２４ｂとゲート電極６ｃ、６ｄの間のキャパシタ容量を測定してＰウェル２４ａ、２４ｂの張り出し量を求めてもよい。なお、Ｐウェルの後にＮウェルを形成する場合には、Ｎウェルについての張り出し量の測定となる。
【０１０８】
以上の実施形態によれば、複数の第２トランジスタ形成領域Ｄ或いは複数の第２モニタ素子形成領域ＥにおけるＰウェル２４ａ、２４ｂを形成する際のレジストパターン５２の開口部５２ａ、５２ｂのエッジｘ３、ｘ４の横方向の位置を互いに相違させている。また、各々のＮウェル２３ａ、２３ｂのコンタクト領域２３ｃ、２３ｄとゲート電極６ｃ、６ｄの間に印加する電圧とその間で測定される容量の関係から電圧・容量特性線を求めている。さらに、電圧・容量特性線の変曲点範囲から変曲点電圧と変曲点容量を求める。さらに、Ｎウェル２３ａ、２３ｂの各々の変曲点容量とレジストパターン５２の開口部５２ａ、５２ｂのエッジｘ３、ｘ４の位置の関係を二次元座標にプロットして特性線の関係式を求める。さらに、特性線のうち容量を示す軸の切片を変化容量Ｃαとし、エッジｘ３、ｘ４の位置を示す軸の切片をＰウェル２４ａ、２４ｂの張り出し量Ｌｘ０としている。このような方法によれば、完成した半導体装置を加工せずにＰウェル２４ａ、２４ｂの張り出し量を高い精度で求めることができるので、半導体装置の不純物拡散領域の検査が容易になり、しかも電気的特性の把握が容易になる。また、そのようにして求めたＰウェル２４ａ、２４ｂの張り出し量Ｌｘ０を不純物イオン注入量、アニール温度などに関連付け、それらのデータを蓄積することによりＬＤＭＯＳトランジスタの特性を改善することができる。
【０１０９】
ところで、上記のようにｎ型ＬＤＭＯＳトランジスタＴｎ、ｐ型ＭＯＳトランジスタＴｐをモニタ素子として形成する場合にはソース領域の形成を省略してもよい。また、試験の際には、ドレイン領域をコンタクト領域に使用し、ゲート電極とドレイン領域の間に電圧を印加し、容量を測定してもよい。なお、上記したモニタ用の素子は複数の基板に形成されてもよい。
【０１１０】
なお、上記のｐ型とｎ型は、一方を第１導電型とすると、他方が第２導電型になる関係を有する。
【０１１１】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【０１１２】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板内の複数の素子形成領域の各々に形成された複数の第１導電型領域と、前記複数の第１導電型領域の各々の一端側から横方向の中央寄りの領域で、前記中央寄りの側縁の位置を異ならせて第２導電型不純物を導入することにより形成された第２導電型領域と、前記複数の素子形成領域の各々において、前記第１導電型領域及び前記第２導電型領域の接合部及びその周囲の上に絶縁膜を介して形成された電極と、前記複数の素子形成領域の各々の前記電極の側方で、前記第１導電型領域、前記第２導電型領域のいずれかで同じ導電型に形成されたコンタクト領域と、を有する半導体装置を用意し、前記複数の素子形成領域の各々において、前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域に接続される方で前記電極に重なる部分に発生する空乏層のうち前記一端寄りの縁の位置を前記横方向の基準位置と定め、前記複数の素子形成領域の各々について、前記電極と前記コンタクト領域の間に印可する印加電圧と、前記電極と前記コンタクト領域の間の前記容量との関係を測定し、複数の電圧・容量特性線を求め、前記複数の前記電圧・容量特性線において低い値で飽和する共通の前記容量の値を基準容量となし、前記複数の前記電圧・容量特性線の変曲点領域における１つの第１電圧を選択し、前記複数の電圧・容量特性線において前記第１電圧のときの前記容量を複数の変曲点容量値とし、前記変曲点容量値が得られる前記複数の素子形成領域における前記側縁の位置と前記変曲点容量値の関係から前記側縁の位置と前記容量値を変数とした関係式を作成し、前記関係式において、前記容量値が前記基準容量となる前記側縁のはみ出し位置を求め、前記はみ出し位置と前記基準位置の距離を前記第２導電型領域の前記側縁の張り出し量とする、半導体装置の試験方法。
（付記２）前記変曲点領域は、前記電圧・容量特性線の変曲点の前記容量に対する±１０％の範囲となる領域であり、前記第１電圧は、前記電圧・容量特性線の前記変曲点領域から求められる範囲の前記印加電圧であることを特徴とする付記１に記載の半導体装置の試験方法。
（付記３）前記複数の素子形成領域は、前記半導体基板の上部に形成される第１絶縁膜により囲まれることを特徴とする付記１又は付記２に記載の半導体装置の試験方法。
（付記４）前記第１導電型領域はｎ型領域であり、前記第２導電型領域はｐ型領域であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の試験方法。
（付記５）前記複数の素子形成領域の各々の上部で、前記コンタクト領域と前記電極の間の領域には第２絶縁膜が形成されていることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の試験方法。
（付記６）前記複数の素子形成領域の各々の上部で、前記第２絶縁膜と前記電極の間の領域には前記コンタクト領域とは反対導電型の不純物拡散領域が形成されていることを特徴とする付記５に記載の半導体装置の試験方法。
（付記７）前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域が接続される方の領域の上部で、互いの縁を一致させて前記電極に隣接して形成されるか、前記電極に一部が重ねて形成される第４絶縁膜を有することを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の試験方法。
（付記８）前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域に接続しない方の領域の上部には、前記電極の側端を重ねる第３絶縁膜が前記第１導電型領域と前記第２導電型領域の接合部分から離れて形成されていることを特徴とする付記至１乃至付記７のいずれか１つに記載の半導体装置の試験方法。
（付記９）半導体基板の複数の素子形成領域に形成される複数のモニタ素子を有し、前記複数のモニタ素子は、前記半導体基板内の前記複数の素子形成領域の各々に形成された複数の第１導電型領域と、前記複数の第１導電型領域の各々の一端側から横方向の中央寄りの領域で、前記中央寄りの側縁の位置を異ならせて第２導電型不純物を導入することにより形成された第２導電型領域と、前記複数の素子形成領域の各々において、前記第１導電型領域及び前記第２導電型領域の一部の上に、絶縁膜を介して形成された電極と、前記複数の素子形成領域における前記電極の側方で、前記第１導電型領域、前記第２導電型領域のいずれかで同じ導電型に形成されたコンタクト領域と、前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域が接続される方の一領域で、前記電極に隣接して互いの縁を一致させて形成されるか、前記電極に一部を重ねて前記半導体基板の上部に形成される絶縁膜と、を有することを特徴とする半導体装置。
（付記１０）前記モニタ素子は、前記半導体基板の上部に形成される第１絶縁膜により囲まれていることを特徴とする付記９に記載の半導体装置。
（付記１１）前記第１導電型領域はｎ型領域であり、前記第２導電型領域はｐ型領域であることを特徴とする付記９又は付記１０に記載の半導体装置。
（付記１２）前記複数の素子形成領域の各々の上部において、前記コンタクト領域と前記電極の間の領域には第２絶縁膜が形成されていることを特徴とする付記９乃至付記１１のいずれか１つに記載の半導体装置。
（付記１３）前記第１導電型領域と前記第２導電型領域のうち前記コンタクト領域から離れた方の上部には、前記電極の側端を重ねる第３絶縁膜が前記第１導電型領域と前記第２導電型領域の接合部分から離れて形成されていることを特徴とする付記９乃至付記１２のいずれか１つに記載の半導体装置。
【符号の説明】
【０１１３】
１  シリコン基板
２  素子分離絶縁膜
２ａ、２ｂ、２ｅ、２ｆ  仕切絶縁膜
２ｃ、２ｄ、２ｇ、２ｈ  ドリフト絶縁膜
３ａ、３ｂ  Ｎウェル
４ａ、４ｂ  Ｐウェル
４ｃ、４ｄ  コンタクト領域
５ａ、５ｂ、５ｃ、５ｄ  ゲート絶縁膜
６ａ、６ｂ、６ｃ、６ｄ  ゲート電極
１１ａ、１１ｂ  サイドウォール
１２ａ  ソース領域
１２ｂ、１２ｃ  ドレイン領域
２３ａ、２３ｂ  Ｎウェル
２３ｃ、２３ｄ  コンタクト領域
２４ａ、２４ｂ  Ｐウェル
３１ａ、３２ｂ  サイドウォール
３２ａ  ソース領域
３２ｂ、３２ｃ  ドレイン領域
４１  電源
４２  容量測定器
【図１】
2015079852.tif 000003
【図２】
2015079852.tif 000004
【図３】
2015079852.tif 000005
【図４】
2015079852.tif 000006
【図５】
2015079852.tif 000007
【図６】
2015079852.tif 000008
【図７】
2015079852.tif 000009
【図８】
2015079852.tif 000010
【図９】
2015079852.tif 000011
【図１０】
2015079852.tif 000012
【図１１】
2015079852.tif 000013
【図１２】
2015079852.tif 000014
【図１３】
2015079852.tif 000015
【図１４】
2015079852.tif 000016
【図１５】
2015079852.tif 000017
【図１６】
2015079852.tif 000018