(57)【要約】      （修正有）【課題】ＣＰＵコア、ペリフェラル回路、ペリフェラル回路の起動を制御するＰＬＣが１チップ内に構成されるＭＣＵで、ＣＰＵコアの電力消費を極力抑制し、各ペリフェラル回路間の連携動作を連続して実行させる。【解決手段】ペリフェラル回路34〜41は、トリガ信号により起動されて上記所定の処理の実行、及び外部デバイスの起動を行ない、外部デバイスが実行する処理が正常に終了したか否かを判定するステータスチェック回路と、外部デバイスの処理が正常終了と判定された場合はペリフェラル回路34〜41を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合はＣＰＵコア31に対する割込み信号を発生する。【選択図】図２
2015132894.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、
上記複数のペリフェラル回路の少なくとも一つは、外部デバイスの動作を制御し、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、
上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合は、上記ＣＰＵに対する割込み信号を発生する終了制御手段と
を備えたことを特徴とするマイクロコントローラ装置。
【請求項２】
上記終了判定手段と終了制御手段を備えたペリフェラル回路は、
当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段と、
上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生する終了条件一致信号発生手段と、をさらに備え、
上記ペリフェラル制御手段は、
上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、当該終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として、上記複数のペリフェラル回路中のどのペリフェラル回路に送信するかを設定するペリフェラル設定手段をさらに備え、
当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記ＣＰＵを介在せずに連携動作させる
ことを特徴とする請求項１記載のマイクロコントローラ装置。
【請求項３】
上記終了条件設定手段と上記ペリフェラル設定手段は、上記ＣＰＵにより設定されることを特徴とする請求項２記載のマイクロコントローラ装置。
【請求項４】
上記複数のペリフェラル回路の動作中、上記ＣＰＵはスリープ状態であることを特徴とする請求項１乃至３いずれか記載のマイクロコントローラ装置。
【請求項５】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、
上記複数のペリフェラル回路の少なくとも一つは、外部デバイスの動作を制御し、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、
上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合は、上記ＣＰＵに割込み信号を発生させる終了制御ステップと
を有することを特徴とするマイクロコントローラ装置の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に組込まれるマイクロコントローラ装置及びその動作制御方法に関する。
【背景技術】
【０００２】
従来、複数のマイクロコンピュータを接続する場合でも、バッファ回路を追加する必要のないマイクロコントローラを提供するべく、複数のペリフェラル回路と、これらペリフェラル回路と入出力端子間に設けられたバッファ回路と、外部信号に応じてバッファ回路の導通を制御する制御回路とを有するようにした技術が提案されている。（例えば、特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０４−１１７５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献に記載された技術を含めて、ペリフェラル回路との対応を勘案した、各種電子機器に組込まれるマイクロコンピュータ（以下「マイクロコントローラ」と称する）が種々提案されている。この種のマイクロコントローラでは、１チップ内にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の他にもタイマや各種の外部インタフェースを備えている。
【０００５】
近年のマイクロコントローラでは、消費電力をより削減させるために、なるべくＣＰＵを動作させない工夫を行なっている。その１つとして、ＣＰＵを介さずにペリフェラル回路間のみでペリフェラル回路の起動制御を行なえるようにした技術がある。しかしながらこの技術では、各ペリフェラル回路のイベント出力のみを別のペリフェラル回路の起動に使用する。そのため、マイクロコントローラの外部デバイスのステータス異常を検出するためには、ＣＰＵを高い頻度で起動しなければならず、結果としてＣＰＵでの電力消費が増えるという不具合がある。
【０００６】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、ＣＰＵの電力消費を極力抑制するとともに、各ペリフェラル回路間の連携動作を連続して実行させることが可能なマイクロコントローラ装置及びその動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、上記複数のペリフェラル回路の少なくとも一つは、外部デバイスの動作を制御し、上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合は、上記ＣＰＵに対する割込み信号を発生する終了制御手段とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＣＰＵの電力消費を極力抑制するとともに、各ペリフェラル回路間の連携動作を連続して実行させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るＭＣＵを外部のフラッシュＲＯＭ及びセンサと接続したシステムの構成を示すブロック図。
【図２】同実施形態に係るＭＣＵの詳細な回路構成を示すブロック図。
【図３】同実施形態に係るシリアルインタフェースの内部回路構成を示すブロック図。
【図４】同実施形態に係るペリフェラルリンクコントローラ（ＰＬＣ）の内部回路構成を示すブロック図。
【図５】同実施形態に係るセンサとＲＡＭ、及びフラッシュＲＯＭ間で送受される一連のデータの流れを示す図。
【図６】同実施形態に係るＣＰＵによる外部デバイスのステータス異常を検出する処理内容を示すフローチャート。
【図７】同実施形態に係るＭＣＵ内と外部デバイスの動作タイミングを示すタイミングチャート。
【図８】同実施形態に係るセレクタに設定する各種信号の入力先とトリガ信号の出力先の関係を示す図。
【図９】同実施形態に係る第１のシリアルインタフェースが実行するプロトコルを示す図。
【図１０】同実施形態に係る第２のシリアルインタフェースが実行するプロトコルを示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の一実施形態に係るマイクロコントローラ装置（以下「ＭＣＵ」と称する）について説明する。
【００１１】
図１は、本実施形態に係るＭＣＵ２１を外部のフラッシュＲＯＭ２２及びセンサ２３と接続したシステムの構成を示すブロック図である。同図で、フラッシュＲＯＭ２２はデータを保存するための不揮発性メモリである。センサ２３は、各種センシングを行ない、取得したデータを出力する。
【００１２】
ＭＣＵ２１には動作クロック（ＣＬＫ）とリセット（ＲＥＳＥＴ）信号とが与えられる。ＭＣＵ２１とセンサ２３が第１のシリアルインタフェースで接続されるとともに、ＭＣＵ２１からセンサ２３にチップセレクト信号ＣＳ−１が与えられる。同様に、ＭＣＵ２１とフラッシュＲＯＭ２２が第２のシリアルインタフェースで接続されるとともに、ＭＣＵ２１からフラッシュＲＯＭ２２にチップセレクト信号ＣＳ−２が与えられる。
【００１３】
図２は、上記ＭＣＵ２１の詳細な回路構成を示すブロック図である。ＭＣＵ２１は、ＣＰＵコア３１、ＲＡＭ３２、フラッシュプログラムメモリ３３、第１のＤＭＡコントローラ３４、及び第２のＤＭＡコントローラ３５、第１のシリアルインタフェース（Ｉ／Ｆ）３６、第２のシリアルインタフェース（Ｉ／Ｆ）３７、多目的インタフェース（Ｉ／Ｆ）３８、第１のタイマ／カウンタ３９、第２のタイマ／カウンタ４０、及び第３のタイマ／カウンタ４１を含む。
【００１４】
これら各回路は、ＣＰＵバスＣＢ、ペリフェラルリンクバスであるペリフェラルリフレックスシステムＰＲＳによりバス接続される。
【００１５】
ＣＰＵコア３１は、処理プログラムに基づいて種々の演算や処理を行なう中央演算装置である。ＲＡＭ３２は、一時的にデータを保存するワークメモリである。フラッシュプログラムメモリ３３は、上記ＣＰＵコア３１が実行する処理プログラムを格納する不揮発性のメモリである。
【００１６】
第１のＤＭＡコントローラ３４及び第２のＤＭＡコントローラ３５は、それぞれ、例えば、ＭＣＵ２１内部の各ペリフェラル回路とメモリとの間で直接データ転送（ＤＭＡ）を制御するコントローラである。第１のＤＭＡコントローラ３４は、ペリフェラル回路である上記第１のシリアルインタフェース３６と上記ＲＡＭ３２間のＤＭＡ制御を行なう。第２のＤＭＡコントローラ３５は、ペリフェラル回路である第２のシリアルインタフェース３７とＲＡＭ３２間のＤＭＡ制御を行なう。
【００１７】
上記第１のシリアルインタフェース３６は、上記センサ２３と接続される。上記第２のシリアルインタフェース３７は、上記フラッシュＲＯＭ２２と接続される。
【００１８】
上記多目的インタフェース３８は、上記センサ２３及びフラッシュＲＯＭ２２に、上記チップセレクト信号ＣＳ−１，ＣＳ−２を出力する。
【００１９】
上記第１のタイマ／カウンタ３９、上記第２のタイマ／カウンタ４０、及び第３のタイマ／カウンタ４１は、タイマ及びカウンタの機能を有するペリフェラル回路である。
【００２０】
上記ペリフェラルリフレックスシステムＰＲＳは、後述するペリフェラルリンクコントローラ（ＰＬＣ）４２を内蔵する。このペリフェラルリンクコントローラ４２は、各ペリフェラル回路の条件一致信号を受け取って、各ペリフェラル回路を制御する。
【００２１】
図３は、ともにペリフェラル回路である上記第１のシリアルインタフェース３６、及び第２のシリアルインタフェース３７の内部回路構成を示すブロック図である。
【００２２】
第１のシリアルインタフェース３６、及び第２のシリアルインタフェース３７は、ＭＣＵ２１と外部デバイス、例えばフラッシュＲＯＭ２２とセンサ２３とを接続するものとして用いられる。
【００２３】
第１のシリアルインタフェース３６、及び第２のシリアルインタフェース３７内には、コントロール＆レジスタ１１、受信バッファであるＲｘバッファ１２、ボーレート発振器１３、送信バッファであるＴｘバッファ１４、受信用のＲｘシフトレジスタ１５、送信用のＴｘシフトレジスタ１６、ステータスチェック回路５１、コマンド＆アドレス回路５２、及びセレクタ５３を備える。
【００２４】
コントロール＆レジスタ１１は、上記ペリフェラルリンクコントローラ４２からのトリガ信号に応じて、ＣＰＵバスＣＢと設定されたデータの転送動作を開始する。
【００２５】
上記ボーレート発振器１３の発振する動作クロックは、上記Ｒｘシフトレジスタ１５、及びＴｘシフトレジスタ１６に与えられるとともに、この第１のシリアルインタフェース３６、及び第２のシリアルインタフェース３７外に出力される。
【００２６】
上記Ｒｘシフトレジスタ１５は、受信（Ｒｘ）データを保持して上記Ｒｘバッファ１２、及びステータスチェック回路５１に出力する。Ｒｘバッファ１２は、上記ＣＰＵバスＣＢとペリフェラルリンクバスＰＬＢとにバッファ内容を出力する一方で、バッファ内容がフルになった際にＲｘバッファｆｕｌｌ信号をシリアルインタフェース１０外へ出力する。
【００２７】
一方、上記ペリフェラルリンクバスＰＬＢまたはＣＰＵバスＣＢから与えられる送信（Ｔｘ）データは、上記Ｔｘバッファ１４、及びセレクタ５３を介してＴｘシフトレジスタ１６に保持された後、シリアルインタフェース１０外に出力される。また上記Ｔｘバッファ１４は、バッファ内容が空になった時点でＴｘバッファＥｍｐｔｙ信号をシリアルインタフェース１０外の上記ＤＭＡコントローラ３４，３５へ出力する。
【００２８】
同図で、ペリフェラルリフレックスシステムＰＲＳのペリフェラルリンクコントローラ４２からコントロール＆レジスタ１１に対してトリガ信号が与えられると、Ｒｘシフトレジスタ１５は、外部デバイスから受信した受信（Ｒｘ）データを保持し、Ｒｘバッファ１２、及びステータスチェック回路５１へ出力する。
【００２９】
このステータスチェック回路５１は、上記ＣＰＵバスＣＢとも接続されて外部デバイスのステータスチェックを行ない、エラー検出時には上記ＣＰＵコア３１に対して割込み用のエラーＩＮＴ信号を出力する。
【００３０】
コマンド＆アドレス回路５２は、ＣＰＵバスＣＢに接続され、必要なアドレスやコマンドなどをデータ転送の前後にセレクタ５３へ出力する。
【００３１】
上記セレクタ５３は、Ｔｘバッファ１４、及びコマンド＆アドレス回路５２の出力を選択し、上記Ｔｘシフトレジスタ１６を介して送信（Ｔｘ）データとして、外部デバイスに出力させる。
【００３２】
図４は、上記ペリフェラルリンクコントローラ（ＰＬＣ）４２の内部構成を示すブロック図である。
【００３３】
上記ＣＰＵコア３１からＣＰＵバスＣＢを介してコントロール＆レジスタ６１に設定がなされる。また、各ペリフェラル回路からカウント数一致信号及びＤＭＡ転送終了信号がセレクタ６２に入力される。セレクタ６２は、上記コントロール＆レジスタ６１でレジスタ設定と、各ペリフェラル回路からの信号に応じて、各ペリフェラル回路へ起動用のトリガ信号を出力する。
【００３４】
次に上記実施形態の動作について説明する。
【００３５】
なお本実施形態では、図５に示すようにタイマにより定期的にＭＣＵ２１外部のセンサ２３から測定データを受信し、４回受信する毎にＭＣＵ２１外部のフラッシュＲＯＭ２２に４回分の測定データを保存し、このフラッシュＲＯＭ２２への転送処理を４回繰返すものとする。
【００３６】
図６は、ＭＣＵ２１内のＣＰＵコア３１がフラッシュプログラムメモリ３３から読出したプログラムをＲＡＭ３２上で展開して実行する、外部デバイスのステータス異常を検出するための一連の動作内容を示す。  
処理当初にＣＰＵコア３１は、タイマの設定（ステップＳ２０１）、センサ関連の設定（ステップＳ２０２）、フラッシュＲＯＭ関連の設定（ステップＳ２０３）、及びペリフェラルリンクコントローラ（ＰＬＣ）４２関連の設定（ステップＳ２０４）と割込みの許可設定（ステップＳ２０５）を行なう。図７（１）はこのときのＣＰＵコア３１と第１のタイマ／カウンタ３９、第２のタイマ／カウンタ４０、及び第３のタイマ／カウンタ４１の動作タイミングを示す。
【００３７】
上記ステップＳ２０１のタイマの設定に関し、例えば第１のタイマ／カウンタ３９に「１［秒］」を設定すると、１［秒］毎に第１のタイマ／カウンタ３９からタイマカウント終了信号がペリフェラルリンクコントローラ４２のセレクタ６２へ送出される。
【００３８】
第２のタイマ／カウンタ４０には受信回数のカウント値「４」を設定し、４回カウントする毎に一致信号をペリフェラルリンクコントローラ４２のセレクタ６２に送出させる。さらに、第３のタイマ／カウンタ４１には転送回数のカウント値「４」を設定し、４回カウントする毎に一致信号をペリフェラルリンクコントローラ４２のセレクタ６２に送出して、ＣＰＵコア３１に終了割込みをかけるものとする。
【００３９】
上記ステップＳ２０２のセンサ関連の設定では、センサ２３の計測内容を設定するとともに、データの転送方法を設定する。同時に、第１のＤＭＡコントローラ３４の設定を行ない、第１のシリアルインタフェース３６とＲＡＭ３２間でダイレクトメモリアクセスが実現されるようにする。
【００４０】
上記ステップＳ２０３のフラッシュＲＯＭ関連の設定では、フラッシュＲＯＭ２２のイニシャライズを行なう。同時に第２のＤＭＡコントローラ３５の設定を行ない、第２のシリアルインタフェース３７とＲＡＭ３２間でＤＭＡ動作が実現されるようにする。
【００４１】
上記ステップＳ２０４のペリフェラルリンクコントローラ４２関連の設定では、上記図４に示したようにセレクタ６２で入力される信号、及び出力するトリガ信号の設定を行なう。
【００４２】
図８は、このときセレクタ６２に設定する各種信号の入力先とトリガ信号の出力先の関係を示す図である。各種信号の入力先に関しては、ペリフェラル回路の対象と入力信号の内容とを定義する。
【００４３】
上記ステップＳ２０５の割込みの許可設定では、第３のタイマ／カウンタ４１からの終了割込み、第１のシリアルインタフェース３６及び第２のシリアルインタフェース３７双方からのエラー割込みを許可する。
【００４４】
これら一連の設定を終えた後、ＣＰＵコア３１はスリープモードに状態を移行し、割込みの待機状態となる（ステップＳ２０６）。図７（２）は、このときのＣＰＵコア３１と各タイマ／カウンタ３９〜４１、及びセンサ２３での動作タイミングを示す。
【００４５】
すなわち、第１のタイマ／カウンタ３９からの１［秒］毎のタイマカウント終了信号により、ペリフェラルリンクコントローラ４２は第１のシリアルインタフェース３６を起動するべくトリガ信号を出力する。
【００４６】
図９は、上記第１のシリアルインタフェース３６が実行するプロトコルを示す。第１のシリアルインタフェース３６は、図９（Ａ）で示すような手順で所得したセンサ２３からの測定データを、図９（Ｂ）に示すようにＲＡＭ３２に転送して格納させる。
【００４７】
このとき第１のシリアルインタフェース３６は、測定データの転送時のみＲｘバッファＦｕｌｌ信号を上記第１のＤＭＡコントローラ３４へ出力することによりＤＭＡ動作を実行する。
【００４８】
第１のシリアルインタフェース３６内のステータスチェック回路５１は、測定データの転送後に、入力したステータスをチェックし、エラーが発生した場合には割込み信号を発行してＣＰＵコア３１へ出力する。
【００４９】
またエラーが発生しなかった場合には処理を終了し、次のトリガ信号の待機状態となる。このときに第１のＤＭＡコントローラ３４は、所定の転送数のＤＭＡ動作が終了した時点でＤＭＡ転送終了信号をペリフェラルリンクコントローラ４２に出力する。ペリフェラルリンクコントローラ４２では、第２のタイマ／カウンタ４０にカウントのためのトリガ信号を出力する。
【００５０】
第１のシリアルインタフェース３６とＲＡＭ３２の間のＤＭＡ動作が４回実行され、第２のタイマ／カウンタ４０のカウント値が「４」となると、第２のタイマ／カウンタ４０はカウント数一致信号をペリフェラルリンクコントローラ４２に発行する。これを受けてペリフェラルリンクコントローラ４２は、第２のシリアルインタフェース３７に起動のためのトリガ信号を発行する。
【００５１】
第２のシリアルインタフェース３７は、ペリフェラルリンクコントローラ４２からのトリガ信号を受けて、図１０（Ａ）に示すようなプロトコルでＣＰＵコア３１外部のフラッシュＲＯＭ２２と通信し、図１０（Ｂ）に示すようにＭＣＵ２１内部のＲＡＭ３２に格納されている４回分の測定データを外部のフラッシュＲＯＭ２２に転送する。図７（３）は、このときＭＣＵ２１の外部のセンサ２３とフラッシュＲＯＭ２２で実行されている各動作タイミングを示す。
【００５２】
併せて第２のシリアルインタフェース３７は、測定データの転送時のみＴｘバッファＥｍｐｔｙ信号を上記第２のＤＭＡコントローラ３５へ出力することによりＤＭＡ動作を実行する。
【００５３】
第２のシリアルインタフェース３７内のステータスチェック回路５１は、測定データの転送後に、入力したステータスをチェックし、エラーが発生した場合には割込み信号を発行してＣＰＵコア３１へ出力する。
【００５４】
またエラーが発生しなかった場合には処理を終了し、次のトリガ信号の待機状態となる。このときに第２のＤＭＡコントローラ３５は、所定の転送数のＤＭＡ動作が終了した時点でＤＭＡ転送終了信号をペリフェラルリンクコントローラ４２に出力する。ペリフェラルリンクコントローラ４２では、第３のタイマ／カウンタ４１にカウントのためのトリガ信号を出力する。
【００５５】
第２のシリアルインタフェース３７とＲＡＭ３２の間のＤＭＡ動作が４回実行され、第３のタイマ／カウンタ４１のカウント値が「４」となると、第３のタイマ／カウンタ４１は処理終了の割込み一致信号をＣＰＵコア３１に発行する。図７（４）は、ＭＣＵ２１外部のフラッシュＲＯＭ２２での転送動作とＭＣＵ２１内のＣＰＵコア３１の状態を示している。
【００５６】
割込み信号を受けたＣＰＵコア３１は、信号の内容から割込み要因を確認し、エラー時には（ステップＳ２０７  Ｙｅｓ）、エラー対応処理を実行した上で（ステップＳ２０８）、一連の処理を終了する。
【００５７】
なお上記動作では、転送数をカウントするカウンタとしてシリアルインタフェース３６，３７外部のタイマ／カウンタ３９〜４１を用いる場合について説明したが、データを転送するシリアルインタフェース３６，３７自体が転送数をカウントするカウンタを内部に備えるものとしても良い。
【００５８】
その場合、シリアルインタフェースの外部にカウンタのための回路を持つ必要がなくなるため、よりＭＣＵの回路構成を簡略化できる。
【００５９】
以上詳述した如く本実施形態によれば、ＭＣＵ２１内部の各ペリフェラル回路や回部デバイスの起動、エラー処理を転送動作毎にＣＰＵコア３１が実行する必要がなくなり、ＣＰＵコア３１の電力消費を極力抑制することが可能になるとともに、各ペリフェラル回路間の連携動作を連続して実行させることが可能となる。
【００６０】
加えて上記実施形態では、ペリフェラル回路が実行する処理の終了条件を設定することで、設定した終了条件を満たした時点で終了条件一致信号を発生するものとし、終了条件一致信号が入力されたペリフェラル回路はそれをトリガ信号として起動させるようにペリフェラルリンクコントローラ４２で設定して、ＭＣＵ２１内部の複数のペリフェラル回路、及びＭＣＵ２１外部のデバイスの起動をＣＰＵコア３１を介在せずに連携動作させるものとしたので、ＣＰＵコア３１の電力消費をより大幅に抑制できる。
【００６１】
さらに上記実施形態では、上記終了条件の設定とペリフェラル回路の設定とを処理当初にＣＰＵコア３１がフラッシュプログラムメモリ３３に記憶した動作プログラムに基づいて実行するものとしたので、柔軟性を持ってＭＣＵ２１の動作を可変設定できる。
【００６２】
なお上記実施形態では、ＭＣＵ２１内に備えた複数のペリフェラル回路と、ＭＣＵ２１外部のフラッシュＲＯＭ２２、センサ２３などのデバイス間でのデータ転送時にＣＰＵコア３１自体はスリープモードの状態に移行するものとしてので、定常のルーチンにおけるＣＰＵコア３１での電力消費を大幅に削減できる。
【００６３】
なお、ＭＣＵ２１を構成するシリアルインタフェース、多目的インタフェース、タイマ／カウンタなどのペリフェラル回路の数や、カウンタ回路をシリアルインタフェース内に設けるか否か、ペリフェラルリンクコントローラ４２をバス内に配置するか否かなどは種々変形可能であり、本発明を限定するものではない。
【００６４】
その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。
【００６５】
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。  
請求項１記載の発明は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、上記複数のペリフェラル回路の少なくとも一つは、外部デバイスの動作を制御し、上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合は、上記ＣＰＵに対する割込み信号を発生する終了制御手段とを備えたことを特徴とする。
【００６６】
請求項２記載の発明は、上記請求項１記載の発明において、上記終了判定手段と終了制御手段を備えたペリフェラル回路は、当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段と、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生する終了条件一致信号発生手段と、をさらに備え、上記ペリフェラル制御手段は、上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、当該終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として、上記複数のペリフェラル回路中のどのペリフェラル回路に送信するかを設定するペリフェラル設定手段をさらに備え、当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記ＣＰＵを介在せずに連携動作させることを特徴とする。
【００６７】
請求項３記載の発明は、上記請求項２記載の発明において、上記終了条件設定手段と上記ペリフェラル設定手段は、上記ＣＰＵにより設定されることを特徴とする。
【００６８】
請求項４記載の発明は、上記請求項１乃至３いずれか記載の発明において、上記複数のペリフェラル回路の動作中、上記ＣＰＵはスリープ状態であることを特徴とする。
【００６９】
請求項５記載の発明は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、上記複数のペリフェラル回路の少なくとも一つは、外部デバイスの動作を制御し、上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、正常終了でないと判定された場合は、上記ＣＰＵに割込み信号を発生させる終了制御ステップとを有することを特徴とする。
【符号の説明】
【００７０】
１０…シリアルインタフェース、１１…コントロール＆レジスタ、１２…Ｒｘバッファ、１３…ボーレート発振器、１４…Ｔｘバッファ、１５…Ｒｘシフトレジスタ、１６…Ｔｘシフトレジスタ、２１…ＭＣＵ、２２…フラッシュＲＯＭ、２３…センサ、３１…ＣＰＵコア、３２…ＲＡＭ、３３…フラッシュプログラムメモリ、３４…第１のＤＭＡコントローラ、３５…第２のＤＭＡコントローラ、３６…第１のシリアルインタフェース（Ｉ／Ｆ）、３７…第２のシリアルインタフェース（Ｉ／Ｆ）、３８…多目的インタフェース（Ｉ／Ｆ）、３９…第１のタイマ／カウンタ、４０…第２のタイマ／カウンタ、４１…第３のタイマ／カウンタ、４２…ペリフェラルリンクコントローラ（ＰＬＣ）、５１…ステータスチェック回路、５２…コマンド＆アドレス回路、５３…セレクタ、６１…コントロール＆レジスタ、６２…セレクタ、ＣＢ…ＣＰＵバス、ＰＬＢ…ペリフェラルリンクバス、ＰＲＳ…ペリフェラルリフレックスシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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