(57)【要約】【課題】低いコストで製造することが可能な構造の薄膜トランジスタを有する半導体装置を提供する。【解決手段】基材上に形成された、真性半導体であるシリコン層と、このシリコン層の両端部にそれぞれ電気的に接続されたチタン層と、ゲート電極と、シリコン層とゲート電極の間に形成されたゲート絶縁層を有し、シリコン層をチャネル層として、チタン層をソース・ドレインとして、シリコン層、チタン層、ゲート電極、ゲート絶縁層により、薄膜トランジスタが構成されている、半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基材上に形成された、真性半導体であるシリコン層と、
前記シリコン層の両端部にそれぞれ電気的に接続されたチタン層と、
ゲート電極と、
前記シリコン層と前記ゲート電極の間に形成されたゲート絶縁層を有し、
前記シリコン層をチャネル層として、前記チタン層をソース・ドレインとして、前記シリコン層、前記チタン層、前記ゲート電極、前記ゲート絶縁層により、薄膜トランジスタが構成されている
半導体装置。
【請求項２】
前記シリコン層がポリシリコン層である請求項１に記載の半導体装置。
【請求項３】
前記薄膜トランジスタは、前記ゲート電極が前記シリコン層より上層に形成されたトップゲート型またはシリコン層より下層に形成されたボトムゲート型である請求項１に記載の半導体装置。
【請求項４】
前記基材がガラスである請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記基材が樹脂である請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項６】
基材上に、真性半導体であるシリコン層を形成する工程と、
前記シリコン層上に、前記シリコン層と電気的に接続されるように、チタン層を形成する工程を少なくとも有し、
真性半導体である前記シリコン層、前記チタン層、ゲート電極、前記シリコン層と前記ゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する
半導体装置の製造方法。
【請求項７】
前記シリコン層を形成する工程は、アモルファスシリコン層を形成した後に、前記アモルファスシリコン層を結晶化して、ポリシリコン層を形成する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記アモルファスシリコン層をスパッタ法により形成して、青色半導体レーザを用いたレーザアニールによって、前記アモルファスシリコン層を結晶化して前記ポリシリコン層を形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記レーザアニールによる前記アモルファスシリコンの結晶化の工程を除いて、全プロセスの最高温度は５００℃以下である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
基材上に形成された、真性半導体であるシリコン層と、前記シリコン層の両端部にそれぞれ電気的に接続されたチタン層と、ゲート電極と、前記シリコン層と前記ゲート電極の間に形成されたゲート絶縁層を有し、前記シリコン層をチャネル層として、前記チタン層をソース・ドレインとして、前記シリコン層、前記チタン層、前記ゲート電極、前記ゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を備え、
前記半導体装置の前記薄膜トランジスタによって駆動される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有する半導体装置、この半導体装置の製造方法、半導体装置を備えた電子機器に係わる。
【背景技術】
【０００２】
スマートフォン、小型ゲーム機、ディジタルカメラ、パーソナルコンピュータなどには、ＬＣＤ（液晶ディスプレイ）パネルやＯＬＥＤ（有機ＥＬ）パネルが使われている。
従来から、これらのパネルの駆動には、薄膜トランジスタが用いられている。
【０００３】
ＬＴＰＳ（Low Temperature Poly Si）を用いた薄膜トランジスタは、易動度が高く、有機ＥＬも駆動でき、高い信頼性を有する（例えば、特許文献１を参照）。このことから、ＬＴＰＳを用いた薄膜トランジスタは、小型で高解像度のアクティブなディスプレイに用いられている。
さらに、ＬＴＰＳを用いた薄膜トランジスタは、機能性を有する回路をガラスなどの基板上に搭載させることが可能であるため、パネル上にパネルの画面を制御する制御回路を搭載した、システムオンパネルの研究が進められている。
【０００４】
しかしながら、ＬＴＰＳなど、ポリシリコンを用いた薄膜トランジスタは、製造する際に、ＣＶＤ（化学的気相成長）法、イオン注入及び注入したイオンの活性化アニール、エキシマレーザアニールなど、非常にコストのかかる製法を用いるため、大面積のパネルでは生産コストがかさむ。
【０００５】
また、最近、有機半導体や酸化物半導体を用いた薄膜トランジスタが、製造コストの低減の可能性から、期待されている。
しかしながら、これらのシリコンではない材料を用いた薄膜トランジスタでは、高い易動度を得ることが困難であり、また、光による劣化など、特性の信頼性が大きな課題となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２４３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
薄膜トランジスタを大面積のパネルなどに適用するために、薄膜トランジスタの構造や製法を改善して、製造コストを低減させることが望まれている。
【０００８】
薄膜トランジスタの一般的な製法において、不純物のイオン注入（またはイオンシャワードーピング）などが、高い製造コストの要因と考えられる。
イオン注入は、トランジスタのｎ型やｐ型のソース／ドレインを形成するために重要な工程であるが、装置や工程のコストが高い。
【０００９】
上述した問題の解決のために、本発明においては、低いコストで製造することが可能な構造の薄膜トランジスタを有する半導体装置を提供する。また、薄膜トランジスタを低いコストで製造することが可能な、半導体装置の製造方法を提供する。さらに、薄膜トランジスタを有する半導体装置を備えた電子機器を提供する。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、基材上に形成された、真性半導体であるシリコン層と、このシリコン層の両端部にそれぞれ電気的に接続されたチタン層と、ゲート電極と、シリコン層とゲート電極の間に形成されたゲート絶縁層を有し、シリコン層をチャネル層として、チタン層をソース・ドレインとして、シリコン層、チタン層、ゲート電極、ゲート絶縁層により、薄膜トランジスタが構成されているものである。
【００１１】
本発明の半導体装置において、好ましくは、シリコン層がポリシリコン層である構成とする。
【００１２】
本発明の半導体装置の製造方法は、基材上に、真性半導体であるシリコン層を形成する工程と、このシリコン層上に、シリコン層と電気的に接続されるように、チタン層を形成する工程を少なくとも有し、真性半導体であるシリコン層、チタン層、ゲート電極、シリコン層とゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する。
【００１３】
本発明の半導体装置の製造方法において、好ましくは、シリコン層を形成する工程を、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化してポリシリコン層を形成する工程とする。
さらに好ましくは、アモルファスシリコン層をスパッタ法により形成して、青色半導体レーザを用いたレーザアニールによって、アモルファスシリコン層を結晶化してポリシリコン層を形成する。
【００１４】
本発明の電子機器は、上記本発明の半導体装置を備え、半導体装置の薄膜トランジスタによって駆動されるものである。
【００１５】
上述の本発明の半導体装置によれば、真性半導体であるシリコン層をチャネル層として、このシリコン層の両端部に電気的に接続されたチタン層をソース・ドレインとして薄膜トランジスタが構成されている。チタンは仕事関数が比較的小さいため、チタンをシリコンと接続したときの電子に対してのショットキーバリアを低くすることができる。これにより、比較的低い電圧でチタン層からシリコン層へ電子を注入することができ、また、シリコン層に不純物を注入しなくてもチタン層で薄膜トランジスタのソース・ドレインを構成することができる。なお、電子に対してのメタル・シリコン間のバリアが低くなるように、仕事関数の値が低い金属であれば、同様の効果が期待できるが、チタンは、加熱蒸着でも容易に堆積が可能であり、その後の低温での熱処理でも比較的安定であり、加工も困難ではなく、ソース（ドレイン）電極として好ましい。
そして、シリコン層に不純物を注入しなくても薄膜トランジスタのソース・ドレインを構成できるので、半導体装置を製造する際に、シリコン層への不純物の注入工程や注入した不純物の活性化（熱アニールやＲＴＡ（急速加熱）もしくはレーザアニール）工程などが不要になり、低いコストで製造することが可能になる。
【００１６】
本発明の半導体装置において、シリコン層がポリシリコン層である構成としたときには、薄膜トランジスタが高い易動度を有しており、また、特性が安定していて高い信頼性を有する。
【００１７】
上述の本発明の半導体装置の製造方法によれば、真性半導体であるシリコン層上に、シリコン層と電気的に接続されるように、チタン層を形成して、真性半導体であるシリコン層、チタン層、ゲート電極、シリコン層とゲート電極の間のゲート絶縁層により、薄膜トランジスタが構成されている半導体装置を製造する。
これにより、シリコン層に不純物を注入しないで、真性半導体のままで薄膜トランジスタを構成するので、シリコン層への不純物の注入工程や注入した不純物の活性化工程が不要になり、低いコストで製造することが可能になる。
また、チタンが比較的低い仕事関数を有するので、前述したように、チタン層を真性半導体であるシリコン層に電気的に接続して形成するだけで、薄膜トランジスタのソース・ドレインを構成することができる。
【００１８】
本発明の半導体装置の製造方法において、シリコン層を形成する工程を、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化してポリシリコン層を形成する工程としたときには、高い易動度を有し、高い信頼性を有する薄膜トランジスタを形成することができる。
【００１９】
さらに、アモルファスシリコン層をスパッタ法により形成して、青色半導体レーザを用いたレーザアニールによって、アモルファスシリコン層を結晶化してポリシリコン層を形成したときには、スパッタ法によって低温でアモルファスシリコン層を形成することができる。これにより、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。
また、青色半導体レーザを用いたレーザアニールによって結晶化を行うので、エキシマレーザを用いたレーザアニールと比較して、製造装置のコストを低減することができ、かつ、平坦性や結晶性の良好なポリシリコン層を形成することができる。
【００２０】
上述の本発明の電子機器の構成によれば、本発明の半導体装置を備え、この半導体装置の薄膜トランジスタによって駆動されるので、半導体装置の製造コストを低減することができる。これにより、半導体装置を備えた電子機器の製造コストも低減することが可能になる。
【発明の効果】
【００２１】
本発明によれば、薄膜トランジスタを有する半導体装置を、低いコストで製造することが可能になり、この半導体装置を備えた電子機器の製造コストも低減することが可能になる。
従って、大面積の表示装置のパネルなどに、薄膜トランジスタを適用することが可能になる。
【００２２】
本発明において、特に、薄膜トランジスタを構成するシリコン層をポリシリコン層とした場合には、ポリシリコン層により高い易動度と高い信頼性を有する薄膜トランジスタを実現することができる。また、従来のポリシリコンを用いた薄膜トランジスタと比較して、製造コストを低減することが可能になる。
従って、例えば、大画面の表示装置においても、高機能や高画質を実現することが可能になる。
【００２３】
また、本発明の製造方法において、特に、スパッタ法によりアモルファスシリコン層を形成した後に、青色半導体レーザを用いてアモルファスシリコン層を結晶化してポリシリコン層を形成した場合には、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。これにより、例えば、樹脂から成るフレキシブルな基材に、薄膜トランジスタを有する半導体装置を作製することも可能になる。
従って、例えば、高機能や高画質の表示装置を、フレキシブルパネル上に構成することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態の半導体装置の概略構成図（断面図）である。
【図２】Ａ〜Ｄ  図１の半導体装置の製造方法を示す製造工程図である。
【図３】分光エリプソメトリによる分析結果のｋ−スペクトルを、ＢＬＤＡの前後のシリコン層で比較して示す図である。
【図４】ＢＬＤＡにより結晶化した後のシリコン層のＴＥＭ像である。
【図５】実施例の薄膜トランジスタの増幅特性曲線である。
【図６】金とチタンと真性シリコンのバンド構造を比較して示す図である。
【発明を実施するための形態】
【００２５】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．実施の形態
３．実施例
【００２６】
＜１．本発明の概要＞
まず、本発明の実施の形態の説明に先立ち、本発明の概要を説明する。
【００２７】
本発明では、シリコン層をチャネル層とした薄膜トランジスタを有する半導体装置を構成する。
そして、チャネル層となるシリコン層は真性半導体であり、かつ、このシリコン層の両端部にそれぞれチタン層が電気的に接続されている構成とする。
【００２８】
なお、シリコン層とチタン層とは、直接接続されているか、又は、接合界面付近のごく薄いシリコン−チタン層（反応層、もしくは、混合層）を介して接続されている。
【００２９】
シリコン層には、ポリシリコン（多結晶シリコン）又はアモルファスシリコンを用いることができる。より好ましくは、易動度の高いポリシリコンを用いる。
なお、アモルファスシリコンには、水素が含まれていても良い。
【００３０】
シリコン層が真性半導体であるため、ポリシリコンに不純物をイオン注入することや、アモルファスシリコンの成膜と同時に不純物をドープすることが、不要である。
【００３１】
本発明では、チタンの仕事関数が比較的小さいことを利用している。
チタンの仕事関数が比較的小さく、シリコンの電子親和力に近くなるため、シリコンと接続したときの電子に対するショットキーバリアが小さくなる。
【００３２】
ここで、金とチタンと真性シリコンのバンド構造を、比較して図６に示す。
図６に示すように、金の仕事関数は５．１ｅＶ、チタンの仕事関数は４．３３ｅＶであり、シリコンの電気親和力は４．０５ｅＶ、シリコンのバンドギャップＥｇは１．１７ｅＶである。
また、真性シリコンの場合、フェルミ準位ＥＦは伝導準位ＥＣと価電子準位ＥＶの中央にあり、真空準位からフェルミ準位までの差は４．６３５ｅＶとなっている。
【００３３】
図６より、金の仕事関数とシリコンの電気親和力の差は大きいため、金とシリコンを接続したときに形成される、電子に対するショットキーバリアが大きくなる。
そのため、金とシリコンを接続する場合には、シリコンに高濃度のｎ型不純物を注入する必要がある。
【００３４】
これに対して、図６からわかるように、チタンの仕事関数とシリコンの電気親和力の差は小さいため、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなる。これにより、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
また、図６より、真性シリコンの真空準位からフェルミ準位までの差が、チタンの仕事関数よりも大きいため、チタンと真性シリコンを接続したときに、真性シリコンの伝導準位ＥＣのバンドが接合界面付近でフェルミ準位ＥＦ側に曲がるように形成される。これにより、真性シリコンからチタンへ電子が移動しやすくなる。
【００３５】
以上の性質を利用して、本発明の半導体装置では、真性シリコン層の両端部にそれぞれチタン層を接続して、これらのチタン層をそれぞれソースとドレインとして、真性シリコン層に対してゲート絶縁層を介してゲート電極を設けることにより、薄膜トランジスタを構成する。
そして、この構成の薄膜トランジスタは、ゲート電極にゲート電圧を印加し、ソース−ドレイン間にドレイン電圧を印加することにより、ｎ型トランジスタとして動作させることができる。
即ち、シリコン層にｎ型不純物を注入しなくても、ｎ型トランジスタとして動作させることが可能になる。
【００３６】
上述のように、本発明の半導体装置によれば、シリコン層に不純物を注入しなくても、薄膜トランジスタとして動作させることができるため、半導体装置を製造する際の製造工程数を削減して、低いコストで製造することが可能になる。
例えば、ポリシリコンを使用した薄膜トランジスタでは、通常、ポリシリコン層にｎ型不純物或いはｐ型不純物を注入する注入工程（イオン注入などの工程）と、注入した不純物を活性化するアニール工程を行っている。
本発明の半導体装置の構成によれば、半導体装置を製造する際に、これら注入工程及びアニール工程が不要になる。
また例えば、アモルファスシリコンを使用した薄膜トランジスタでは、通常、アモルファスシリコンの成膜と同時に、不純物をドープしている。
本発明の半導体装置の構成によれば、半導体装置を製造する際に、アモルファスシリコンの成膜時に不純物をドープする必要がない。ＣＭＯＳ回路として使う場合でも、イオン注入やドーピング成膜の工程を低減できる。液晶に代わって期待されている有機ＥＬの画素を駆動するためには、薄膜トランジスタの易動度が５ｃｍ２／Ｖ・ｓ以上（もしくは、１０ｃｍ２／Ｖ・ｓ以上）が求められるが、単チャネルで良く、工程の低コスト化において有利となる。
【００３７】
本発明の半導体装置の製造方法では、本発明の半導体装置を製造するに当たり、真性半導体であるシリコン層を形成し、このシリコン層の両端部に電気的に接続されるようにチタン層を形成する。これにより、ソース・ドレインとしては、上述した不純物の注入工程及びアニール工程や、アモルファスシリコンの成膜時の不純物ドープが不要になる。
【００３８】
また、チタン層は、蒸着法やスパッタ法により、室温付近の比較的低温で成膜することが可能である。
このように、チタン層を低温で成膜することにより、チタンと下層のシリコンの反応によるチタンシリサイドがほとんど生成されない。
従って、チタン層は、蒸着法やスパッタ法を用いて、低い温度で成膜することが望ましい。
【００３９】
本発明の半導体装置において、薄膜トランジスタは、ゲート電極をチャネル層のシリコン層よりも上層に形成したトップゲート型と、ゲート電極をチャネル層のシリコン層よりも下層に形成したボトムゲート型の、いずれの型を採用しても良い。
【００４０】
本発明の半導体装置及びその製造方法において、前述したように、より好ましくは、シリコン層をポリシリコン層（多結晶シリコン層）とする。
本発明の半導体装置において、薄膜トランジスタのシリコン層をポリシリコン層とすることにより、アモルファスシリコンや酸化物半導体や有機半導体を使用した薄膜トランジスタと比較して、高い移動度と高い信頼性が得られる。
また、本発明の半導体装置において、薄膜トランジスタのシリコン層をポリシリコン層とした場合には、通常のポリシリコンを使用した薄膜トランジスタと比較して、製造する際の不純物注入工程及び不純物活性化のためのアニール工程が不要になる。これにより、製造工程数を削減し、製造コストや製造に要する時間を大幅に低減することができるので、例えば、液晶や有機ＥＬの大型のパネルに、ポリシリコンを使用した薄膜トランジスタを適用することが可能になる。
【００４１】
本発明の半導体装置の製造方法において、シリコン層をポリシリコン層（多結晶シリコン層）とする場合には、アモルファスシリコン層を形成した後に、アモルファスシリコン層を結晶化して、ポリシリコン層を形成する。
【００４２】
より好ましくは、アモルファスシリコン層を、スパッタ法により形成する。
スパッタ法を採用することにより、ＣＶＤ（化学的気相成長）法と比較して、より低温で、かつ、低いコストで、アモルファスシリコン層を形成することができる。そして、低温でアモルファスシリコン層を形成することができる。
なお、スパッタ法よりもＣＶＤ法の方が、アモルファスシリコン層としての膜質は優れており、アモルファスシリコン層を形成した後の結晶化も容易である。また、アモルファスのままでＴＦＴを作製する場合には、水素が含まれるプラズマＣＶＤ法が、最も安定した良いＴＦＴ特性とすることが可能である。しかし、スパッタ法によりアモルファスシリコン層を形成しても、アモルファスシリコン層を結晶化してポリシリコン層を形成する際に、膜質を改善することが可能である。
【００４３】
さらに好ましくは、アモルファスシリコン層を結晶化する際に、ＢＬＤＡ（Blue Laser Diode Annealing）、即ち、青色半導体レーザを用いたレーザアニールを採用する。
ＢＬＤＡを採用することにより、ＥＬＡ（Excimer Laser Annealing）などの他の結晶化方法と比較して、小型の製造装置となり、製造コストや製造装置の維持コストを低減することができ、かつ、高品質なポリシリコン薄膜を実現することが可能になる。さらに、ＢＬＤＡを採用することにより、レーザの出力によってポリシリコンの結晶粒経を制御することが可能になる。特に、パルスのＥＬＡでは、微小で均一な粒径を制御することが困難である。ＢＬＤＡによれば、結晶化後、シリコン膜をより平坦にすることができ、トップゲート型の薄膜トランジスタでは、より高性能化も期待できる。
また、ＢＬＤＡを採用することにより、ＥＬＡと同様に、結晶化の際の基材などへの熱的影響をほとんどなくすことができる。スパッタ法によって低温でアモルファスシリコン層を形成して、ＢＬＤＡによりアモルファスシリコン層を結晶化することにより、基材に樹脂などの耐熱性の低い材料を使用することが可能になる。これにより、例えば、樹脂から成るフレキシブルな基材に、薄膜トランジスタを有する半導体装置を作製することも可能になる。
従って、例えば、高機能や高画質の表示装置を、フレキシブルパネル上に構成することが可能となる。
【００４４】
さらに、絶縁層や配線層など、半導体装置を構成する他の層も、スパッタ法や蒸着法により形成することにより、低温で形成することができる。ＣＶＤ法を使わないＴＦＴの製法も可能となり、より安全で低コスト化が図れる。
このように、半導体装置を構成する各層を低温で形成することにより、基材への熱の影響をさらに小さくして、基材に樹脂などの耐熱性の低い材料を使用しやすくすることができる。
【００４５】
なお、本発明において、薄膜トランジスタのシリコン層をポリシリコン層とする場合には、アモルファスシリコン層の結晶化を容易に行うために、アモルファスシリコン層が平坦であることが望ましい。
従って、トップゲート型を採用するか、ボトムゲート型でゲート電極を形成した後に表面を平坦化してからアモルファスシリコン層を形成することが望ましい。
【００４６】
本発明の電子機器は、上述した本発明の半導体装置を備え、半導体装置の薄膜トランジスタにより駆動される構成である。
薄膜トランジスタを有する半導体装置の製造コストを低減することができるので、半導体装置を備えた電子機器の製造コストも低減することが可能になる。
【００４７】
電子機器の具体例としては、液晶や有機ＥＬのパネルを用いた、表示装置（ディスプレイ）や、表示部を備えた電子機器（スマートフォン、ゲーム機、その他家電製品）などが挙げられる。
【００４８】
＜２．実施の形態＞
次に、本発明の実施の形態を説明する。
本発明の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
【００４９】
図１に示す半導体装置は、基材１１上に形成されたシリコン層１３をチャネル層に用いて、薄膜トランジスタＴｒが構成されている。
基材１１とシリコン層１３との間には、バッファ層１２が形成されている。
シリコン層１３は、不純物の導入がなされていない、真性半導体（ｉ型半導体）とされている。
シリコン層１３の左右の端部の上には、それぞれチタン層１４が形成されている。
シリコン層１３及びチタン層１４の周囲には、絶縁層１５が形成されている。
シリコン層１３の中央部の上方には、絶縁層１５上に、薄膜トランジスタＴｒのゲート電極１６が形成されている。
チタン層１４の上には、絶縁層１５に形成されたコンタクト孔を通じて、配線層１７が接続されている。
【００５０】
基材１１の材料としては、例えば、ガラスや樹脂を使用することができる。
バッファ層１２の材料としては、例えば、ＳｉＯ２（もしくは／ＳｉＮ）を使用することができる。
なお、基材１１の材料として、金属ホイルなどの導電材料を使用することもできる。この場合には、絶縁材料から成るバッファ層１２を基材１１の全面に形成して、基材１１とシリコン層１３を絶縁すれば良い。
【００５１】
シリコン層１３には、ポリシリコン（多結晶シリコン）又はアモルファスシリコンを用いることができる。なお、アモルファスシリコンには、水素が含まれていても良い。
より好ましくは、シリコン層１３に、易動度の高いポリシリコンを用いる。
【００５２】
絶縁層１５の材料としては、例えば、ＳｉＮを使用することができる。
ゲート電極１６の材料としては、金属又は合金を使用することができる。
配線層１７の材料としては、通常配線層に使用されている、金属又は合金を使用することができる。例えば、Ａｌを配線層１７に使用することができる。
【００５３】
なお、ゲート電極１６及び配線層１７に、同じ材料（金属又は合金）を使用することも可能である。
ゲート電極１６及び配線層１７に同じ材料を使用した場合には、この材料の層をチタン層１４に接続して形成した後に、パターニングすることにより、ゲート電極１６及び配線層１７を同時に形成することができる。
【００５４】
シリコン層１３とチタン層１４は、直接、又は、図示しないごく薄いシリコン−チタン層（反応層もしくは混合層）を介して、電気的に接続されている。
これにより、チタンが比較的仕事関数が小さいので、前述したように、チタンとシリコンを接続したときに形成される、電子に対するショットキーバリアが小さくなるので、比較的小さい電圧で電子をチタンからシリコンに注入することが可能になり、オーミックに近い注入が可能となる。
そして、ゲート電極１６にゲート電圧を印加し、配線層１７を通じて２つのチタン層１４の間にドレイン電圧を印加することにより、薄膜トランジスタＴｒをｎ型トランジスタとして動作させることができる。
【００５５】
図１に示した薄膜トランジスタＴｒは、例えば、以下に説明するようにして、製造することができる。
なお、以下に説明する製造方法は、シリコン層１３をポリシリコン層とする場合の製造方法である。
【００５６】
まず、基材１１上に、バッファ層１２を全面的に形成する。
次に、室温など、ごく低温（１２０℃未満）で、ＲＦスパッタ法などにより、バッファ層１２上に、アモルファスシリコン層を形成する。
次に、ＢＬＤＡにより、アモルファスシリコン層を結晶化して、ポリシリコン層から成るシリコン層１３を形成する。
その後、シリコン層１３をパターニングして、図２Ａに示すように、薄膜トランジスタＴｒのチャネル層となるシリコン層１３を形成する。
【００５７】
次に、シリコン層１３上に、蒸着法により、チタン層１４を形成する。
さらに、チタン層１４をパターニングして、図２Ｂに示すように、シリコン層１３の両端部に残るパターンとする。
【００５８】
次に、シリコン層１３及びチタン層１４を覆って、室温など、ごく低温（１２０℃未満）で、ＲＦスパッタ法などにより、絶縁層１５を形成する。
次に、図２Ｃに示すように、絶縁層１５に、チタン層１４に達するコンタクト孔を形成する。
【００５９】
その後、コンタクト孔を埋めて、金属又は合金の層を形成する。
さらに、図２Ｄに示すように、この金属又は合金の層をパターニングして、トランジスタＴｒのゲート電極１６及び、チタン層１４に接続された配線層１７を形成する。
このようにして、図１に示した薄膜トランジスタＴｒを製造することができる。
【００６０】
なお、ゲート電極１６と配線層１７に、異なる材料を使用する場合には、ゲート電極１６と配線層１７をそれぞれ別々の工程で形成する。
【００６１】
シリコン層１３をアモルファスシリコン層とする場合には、上述した製造方法のうち、アモルファスシリコンを結晶化してポリシリコン層を形成する工程が不要であり、他の工程は同様に行うことができる。
【００６２】
上述した製造方法では、室温など、ごく低温（１２０℃未満）で、アモルファスシリコン層を形成して、ＢＬＤＡにより結晶化しているので、基材１１に樹脂などの耐熱性の低い材料を使用することが可能になる。そして、ＢＬＤＡを採用したことにより、製造コストや製造装置の維持コストを低減することができ、かつ、高品質なポリシリコン薄膜を実現することが可能になる。さらに、レーザの出力によってポリシリコンの結晶粒経を制御することが可能になる。
【００６３】
また、上述した製造方法では、チタン層１４を蒸着法により形成しているので、室温付近の比較的低温で成膜することが可能である。
このように、チタン層１４を低温で成膜することにより、チタン層１４と下層のシリコン層１３の反応によるチタンシリサイドがほとんど生成されない。
さらに、絶縁層１５を室温などのごく低温（１２０℃未満）で形成しているので、基材１１への熱の影響をさらに小さくして、基材１１に樹脂などの耐熱性の低い材料を使用しやすくすることができる。
【００６４】
上述の本実施の形態の半導体装置によれば、真性半導体であるシリコン層１３の両端部上にチタン層１４を接続して、シリコン層１３をチャネル層として、チタン層１４をソース・ドレインとして、薄膜トランジスタＴｒを構成している。
これにより、チタンの仕事関数が比較的小さいことから、前述したように、比較的小さい電圧で電子をチタン層１４からシリコン層１３に注入することが可能になり、オーミックに近い注入が可能となり、薄膜トランジスタＴｒをｎ型トランジスタとして動作させることができる。
そして、シリコン層１３が不純物を注入していない真性半導体であっても、薄膜トランジスタＴｒとして動作させることができるため、半導体装置を製造する際の工程数を削減して、低いコストで製造することが可能になる。
【００６５】
また、特に、シリコン層１３をポリシリコン層とした場合には、通常のポリシリコンを使用した薄膜トランジスタと比較して、製造する際の不純物注入工程及び不純物活性化のためのアニール工程が不要になる。これにより、製造工程数を削減し、製造コストや製造に要する時間を大幅に低減することができるので、例えば、液晶や有機ＥＬの大型のパネルに、ポリシリコンを使用した薄膜トランジスタを適用することが可能になる。
【００６６】
上述の実施の形態では、ゲート電極１６をチタン層１４よりも上方に形成しており、チタン層１４を覆う絶縁層１５がゲート絶縁層となる構成としていた。
本発明の半導体装置では、シリコン層の中央部上に比較的薄いゲート絶縁層を介してゲート電極を形成し、シリコン層の両端部上にチタン層を形成し、２つのチタン層の間にゲート電極を配置した構成とすることも可能である。
この構成を製造する場合は、例えば、シリコン層上にゲート絶縁層を介してゲート電極を形成した後に、ゲート電極を覆って絶縁層を形成してからチタン層を形成する。
【００６７】
また、上述の実施の形態では、ゲート電極１６をシリコン層１３よりも上層に形成したトップゲート型としていた。
本発明の半導体装置では、ゲート電極をシリコン層よりも下層に形成したボトムゲート型としても良い。
なお、シリコン層をポリシリコン層とする場合には、シリコン層が平坦である方が容易に結晶化できるため、トップゲート型を採用するか、ボトムゲート型でゲート電極を形成した後に表面を平坦化してからシリコン層を形成することが望ましい。
【００６８】
＜３．実施例＞
実際に、本発明の薄膜トランジスタを有する半導体装置を作製して、特性を調べた。
【００６９】
以下に説明するようにして、図１に示した構成の薄膜トランジスタＴｒを有する半導体装置を作製した。
基材１１として、ガラスを用意した。
そして、この基材１１上に、バッファ層１２として厚さ５０ｎｍのＳｉＯ２層を形成した。
次に、室温において、ネオンガスを用いたＲＦスパッタ法により、厚さ５０ｎｍのアモルファスシリコン層を形成した。
さらに、ＢＬＤＡにより、アモルファスシリコン層を結晶化させて、ポリシリコンからなるシリコン層１３を形成した。ＢＬＤＡのビームのサイズは６００×２．４μｍ２とした。
次に、シリコン層１３をパターニングして、シリコン層１３によるチャネル層を形成した。
次に、真空蒸着法により、シリコン層１３上に、チタン層１４を形成した。
次に、チタン層１４をパターニングした。
続いて、室温において、ＲＦスパッタ法により、絶縁層１５として、厚さ１０５ｎｍのＳｉＮ層を形成した。
さらに、チタン層１４上の絶縁層１５にコンタクト孔を形成した後に、真空蒸着法により、コンタクト孔を埋めて、配線層１７としてＡｌ層を形成した。
このようにして、図１に示した薄膜トランジスタＴｒを作製した。一例としての薄膜トランジスタＴｒのチャネル長は１０μｍ、チャネル幅は５μｍである。
なお、上述の製造方法によって、ＢＬＤＡの際のレーザの出力を４Ｗとした試料を作製した。
【００７０】
ＢＬＤＡの前後のシリコン層１３について、分光エリプソメトリによる分析を行った。分析結果として、吸収率であるｋ−スペクトルを、図３に示す。なお、図３において、破線はＢＬＤＡの前のアモルファスシリコン層のｋ−スペクトルを示している。
また、レーザの出力を４ＷとしてＢＬＤＡにより結晶化した試料のシリコン層１３を、ＴＥＭ（透過型電子顕微鏡）により観察した。得られたＴＥＭ像を、図４に示す。
【００７１】
図３より、ＢＬＤＡ後のスペクトルでは、２８０ｎｍのピークが鋭くなり、シリコン層１３の結晶性が向上していることがわかる。
また、図４のＴＥＭ像より、比較的小さい結晶粒のポリシリコンが形成されていることがわかる。
【００７２】
さらに、ＢＬＤＡの際のレーザの出力を４Ｗとした試料について、作製した薄膜トランジスタＴｒの増幅特性を測定した。ドレイン電位Ｖｄは１Ｖと０．１Ｖで、それぞれゲート電圧Ｖｇを変えてドレイン電流Ｉｄの測定を行った。
測定結果として、作製した薄膜トランジスタＴｒの増幅特性曲線を、図５に示す。
【００７３】
図５より、作製した薄膜トランジスタＴｒが、トランジスタとして正しく動作することが確認された。
また、図５の結果より、推定される電子易動度は１２．９ｃｍ２／Ｖｓであり、ドレイン電位Ｖｄが１Ｖのときの閾値電圧は７．０Ｖであった。しきい値は、比較的高いが、最後の電極形成前後の水素化を最適化することで低い値に下げることは可能である。
【００７４】
本発明は、上述の実施の形態や実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００７５】
１１  基材、１２  バッファ層、１３  シリコン層、１４  チタン層、１５  絶縁層、１６  ゲート電極、１７  配線層、Ｔｒ  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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