(57)【要約】【課題】従来構成に対して、アナログ回路要素を削減し、かつ回路規模を小さくする。【解決手段】変調データに基づいて制御信号を生成する制御回路１と、基準信号を生成する基準信号源２と、基準信号に同期し、制御信号に従って周波数及び位相を制御した信号を生成する２つ以上のＡＤＰＬＬ３，４と、各ＡＤＰＬＬ３，４により生成された信号を合成する合成器５とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
変調データに基づいて制御信号を生成する制御回路と、
基準信号を生成する基準信号源と、
前記基準信号源により生成された基準信号に同期し、前記制御回路により生成された制御信号に従って周波数及び位相を制御した信号を生成する２つ以上のデジタル位相同期回路と、
前記各デジタル位相同期回路により生成された信号を合成する合成器と
を備えた信号発生回路。
【請求項２】
前記各デジタル位相同期回路及び合成器は２系統設けられ、
各系統の前記合成器により合成された信号を合成する第２の合成器を備えた
ことを特徴とする請求項１記載の信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、振幅及び位相を制御した信号を生成する信号発生回路に関するものである。
【背景技術】
【０００２】
移動体通信の普及につれ、無線通信機器の小型化、低消費電力化及び低コスト化への要求が高まっている。無線通信機器における送信機の小型化及び低コスト化には、ダイレクトコンバージョン送信機が向いているとされている（例えば特許文献１参照）。図６に、特許文献１に開示されたダイレクトコンバージョン送信機に使用されている信号発生回路を示す。
【０００３】
図６に示す信号発生回路では、まず、制御回路１０１で変調データを用いて同相信号と直交信号を生成する。そして、同相信号は、ＤＡＣ１０５でアナログ信号に変換され、周波数フィルタ１０７で不要波成分が取り除かれ、可変利得器１０９で振幅が調整された後に、ミキサ１１１で位相同期回路（ＰＬＬ）１０３の出力に基づいた周波数のアップコンバージョンがされることで、無線周波数の同相信号となる。同様に、直交信号は、ＤＡＣ１０６でアナログ信号に変換され、周波数フィルタ１０８で不要波成分が取り除かれ、可変利得器１１０で振幅が調整された後に、ミキサ１１２でＰＬＬ１０３の出力に基づいた周波数のアップコンバージョンをされることで、無線周波数の直交信号となる。その後、同相信号と直交信号は、合成器１１３でベクトル合成され、振幅及び位相が変調された信号となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５２５６３号公報
【非特許文献】
【０００５】
【非特許文献１】Li Li，Michael P．Flynn，Mark A. Ferriss，“A 5.8GHz Digital Arbitrary Phase-setting Type II PLL in 65nm CMOS with 2.25 Resolution，”IEEE Asian Solid-State Circuits Conference.
【非特許文献２】Robert Bogdan Staszewski，“All-Digital PLL with Ultra Fast Settling，”IEEE Transactions on Circuits and Systems II，Vol．54，No．2，pp181-185．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の信号発生回路では、２つのＤＡＣ１０５，１０６、２つのミキサ１１１，１１２及びＰＬＬ１０３等を用いて構成されており、回路規模が大きい。よって、回路面積が大きく、消費電力が高いという課題があった。また、アナログ回路要素が多いため、集積化した際に回路の微細化による動作周波数や雑音特性の性能向上が困難であるという課題があった。
【０００７】
この発明は、上記のような課題を解決するためになされたもので、従来構成に対して、アナログ回路要素を削減し、かつ回路規模を小さくすることができる信号発生回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
この発明に係る信号発生回路は、変調データに基づいて制御信号を生成する制御回路と、基準信号を生成する基準信号源と、基準信号源により生成された基準信号に同期し、制御回路により生成された制御信号に従って周波数及び位相を制御した信号を生成する２つ以上のデジタル位相同期回路と、各デジタル位相同期回路により生成された信号を合成する合成器とを備えたものである。
【発明の効果】
【０００９】
この発明によれば、上記のように構成したので、従来構成に対して、アナログ回路要素を削減し、かつ回路規模を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１に係る信号発生回路の構成を示す図である。
【図２】この発明の実施の形態１におけるＡＤＰＬＬの構成を示す図である。
【図３】この発明の実施の形態１における２つのＡＤＰＬＬの出力信号とそのベクトル合成結果を極座標で表した図である。
【図４】この発明の実施の形態１に係る信号発生回路によるパルス状の信号出力を示す図である。
【図５】この発明の実施の形態２に係る信号発生回路の構成を示す図である。
【図６】従来の信号発生回路の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１に係る信号発生回路の構成を示す図である。
信号発生回路は、図１に示すように、制御回路１、基準信号源２、２つのＡＤＰＬＬ（デジタル位相同期回路）３，４及び合成器５から構成されている。
【００１２】
制御回路１は、入力された変調データに基づいてＡＤＰＬＬ３，４を制御する制御信号を生成するものである。制御回路１は、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行される。
基準信号源２は、ＡＤＰＬＬ３，４により生成される信号を同期させるための基準信号を生成するものである。
【００１３】
ＡＤＰＬＬ３，４は、基準信号源２により生成された基準信号に同期し、制御回路１により生成された制御信号に従って周波数及び位相を制御した信号を生成するものである。このＡＤＰＬＬ３，４の詳細については後述する。
合成器５は、ＡＤＰＬＬ３，４により生成された信号をベクトル合成するものである。
【００１４】
次に、ＡＤＰＬＬ３，４の構成について、図２を参照しながら説明する。なお以下では、ＡＤＰＬＬ３の構成について説明を行うが、ＡＤＰＬＬ４についても同様である。
ＡＤＰＬＬ３は、図２に示すように、時間デジタル変換器（ＴＤＣ）３１、デジタルループフィルタ３２、デジタル制御発振器（ＤＣＯ）３３及び分周器３４から構成されている。
【００１５】
ＴＤＣ３１は、基準信号源２により生成された基準信号と、分周器３４により分周された信号との位相差に比例したデジタル信号を生成するものである。なお、ＴＤＣ３１により生成されたデジタル信号は時間変動を持っている。
【００１６】
デジタルループフィルタ３２は、制御回路１による制御に従い、ＴＤＣ３１により生成された時間変動を持つデジタル信号を平滑化するものである。例えば非特許文献１に開示されるように、このデジタルループフィルタ３２を制御することで、ＤＣＯ３３から出力される信号の位相を制御することができる。
【００１７】
ＤＣＯ３３は、デジタルループフィルタ３２により平滑化されたデジタル信号に応じた周波数及び位相の信号を生成するものである。
分周器３４は、制御回路１による制御に従い、ＤＣＯ３３により生成された信号を分周するものである。この分周器３４を制御することで、ＤＣＯ３３から出力される信号の周波数を制御することができる。
【００１８】
次に、上記のように構成された信号発生回路の動作について、図１の構成を用いて説明する。
信号発生回路の動作では、ＡＤＰＬＬ３，４のＴＤＣ３１，４１が、基準信号源２により生成された基準信号と、分周器３４，４４により分周された信号との位相差に比例したデジタル信号を生成する。次いで、デジタルループフィルタ３２，４２は、制御回路１による制御に従い、ＴＤＣ３１，４１により生成された時間変動を持つデジタル信号を平滑化する。次いで、ＤＣＯ３３，４３は、デジタルループフィルタ３２により平滑化された信号に応じた周波数及び位相の信号を生成する。次いで、分周器３４，４４は、制御回路１により指定された分周数に従い、ＤＣＯ３３，４３により生成された信号を分周する。
以上の動作により、ＡＤＰＬＬ３，４は、位相同期回路として、基準信号に同期した信号を生成する。
【００１９】
以上のように、ＡＤＰＬＬ３，４では、デジタルループフィルタ３２，４２及び分周器３４，４４によって、ＤＣＯ３３，４３から出力される信号の周波数と位相を制御することが可能である。
【００２０】
一方、ＡＤＰＬＬ３，４のような位相同期回路の出力は電圧制御発振器から得るため、振幅は一定であり振幅制御することはできない。そのため、単一のＡＤＰＬＬ３，４では、位相及び振幅を制御可能な信号発生器を構成することができない。
【００２１】
そこで、本発明では、２つのＡＤＰＬＬ３，４を用いてその出力を合成することで、振幅制御も可能としている。図３は、ＡＤＰＬＬ３，４から出力された信号５１，５２の位相を極座標で示したものである。この図３に示すように、信号５１，５２をベクトル合成することで、位相だけではなく振幅も制御した信号５３を得ることができる。
【００２２】
例えば、一方のＡＤＰＬＬ３に対し、位相が１８０度違う信号を出力するように他方のＡＤＰＬＬ４を制御して、その出力を合成することで、図４に示すようなパルス状の信号を出力することも可能となる。
【００２３】
また、例えば非特許文献２に開示されるように、ＡＤＰＬＬ３，４では、アナログのＰＬＬに対して、セットリング時間を短縮することができ、高速な変調動作が可能である。
【００２４】
また、ＡＤＰＬＬ３，４は、ＤＡＣに対して、高い周波数の信号を低消費電力で出力することが可能である。さらに、ＡＤＰＬＬ３，４は、無線周波数を直接出力できるため、周波数変換を行う必要がなく、ＤＡＣ及びミキサを省略することができる。したがって、回路規模及び消費電力を小さくすることができる。
また、ＡＤＰＬＬ３，４は、アナログＰＬＬに対して、ＴＤＣ３１，４１、デジタルループフィルタ３２，４２及び分周器３４，４４等のデジタル回路要素が多いため、集積化した際に回路の微細化による動作周波数や雑音特性の性能向上が可能となる。
【００２５】
以上のように、この実施の形態１によれば、２つのＡＤＰＬＬ３，４を用いてその出力を合成するように構成したので、従来構成に対して、アナログ回路要素を削減し、かつ回路規模を小さくすることができる。
【００２６】
なお上記では、２つのＡＤＰＬＬ３，４を用いた場合を示したが、２つ以上のＡＤＰＬＬを用いてもよい。これは以下の実施の形態についても同様である。
【００２７】
実施の形態２．
図５はこの発明の実施の形態２に係る信号発生回路の構成を示す図である。図５に示す実施の形態２に係る信号発生回路は、図１に示す実施の形態１に係る信号発生回路のＡＤＰＬＬ３，４及び合成器５を２系統設け（図５では符号に接尾記号ａ，ｂを付して区別している）、合成器（第２の合成器）６を追加したものである。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
【００２８】
合成器６は、各系統の合成器５ａ，５ｂにより合成された信号をベクトル合成するものである。
【００２９】
ここで、ＡＤＰＬＬ３，４は、実施の形態１で示した通り、信号の周波数及び位相を制御することができる。そして、ＡＤＰＬＬ３，４を複数合成した信号によって、振幅及び位相が制御された信号を得ることができる。
よって、２つの合成信号を同相信号と直交信号とすることで、従来技術と同様に直交変調が可能となる。例えば図５に示すように、ＡＤＰＬＬ３ａ，４ａの出力を合成した信号を同相信号とし、ＡＤＰＬＬ３ｂ，４ｂの出力を合成した信号を直交信号とすることで、従来技術と同様に、合成器６からは振幅及び位相が制御された信号を得ることが可能となる。
【００３０】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３１】
１  制御回路、２  基準信号源、３，３ａ，３ｂ，４，４ａ，４ｂ  ＡＤＰＬＬ（デジタル位相同期回路）、５，５ａ，５ｂ，６  合成器、３１，４１  時間デジタル変換器（ＴＤＣ）、３２，４２  デジタルループフィルタ、３３，４３  デジタル制御発振器（ＤＣＯ）、３４，４４  分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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