(57)【要約】【課題】不良メモリセル救済用の電気ヒューズ回路の搭載によるチップ面積の増加を押さえつつ、救済成功率を向上させること。【解決手段】半導体装置は、コアチップおよびインターフェースチップを備え、コアチップは、複数のメモリセルと、冗長メモリセルと、複数のメモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズと、複数の電気ヒューズに救済解を書き込む書込制御回路と、を備え、インターフェースチップは、複数のメモリセルにおける不良メモリセルの検出結果に応じて救済解を生成するテスト回路と、生成された救済解を書込制御回路へ送付する送信回路と、を備えている。【選択図】図２
2015197932.tif 000002
【特許請求の範囲】
【請求項１】
コアチップおよびインターフェースチップを備え、
前記コアチップは、複数のメモリセルと、
冗長メモリセルと、
前記複数のメモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズと、
前記複数の電気ヒューズに前記救済解を書き込む書込制御回路と、を備え、
前記インターフェースチップは、前記複数のメモリセルにおける不良メモリセルの検出結果に応じて、前記救済解を生成するテスト回路と、
生成された前記救済解を前記書込制御回路へ送付する送信回路と、を備える、
ことを特徴とする半導体装置。
【請求項２】
前記インターフェースチップは、前記複数の電気ヒューズのうちの、冗長ワード線を用いたロウ救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくロウ救済が可能か否かを判定するロウ冗長判定回路を有し、
前記コアチップは、前記複数の電気ヒューズのうちの、冗長ビット線を用いたカラム救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくカラム救済が可能か否かを判定するカラム冗長判定回路を有する、
請求項１に記載の半導体装置。
【請求項３】
前記インターフェースチップは、前記複数の電気ヒューズのうちの、冗長ワード線を用いたロウ救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくロウ救済が可能か否かを判定するロウ冗長判定回路と、
前記複数の電気ヒューズのうちの、冗長ビット線を用いたカラム救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくカラム救済が可能か否かを判定するカラム冗長判定回路と、を有する、
請求項１に記載の半導体装置。
【請求項４】
前記テスト回路は、冗長ビット線を用いたカラム救済よりも冗長ワード線を用いたロウ救済を優先するように前記救済解を生成し、
前記カラム冗長判定回路は、前記複数の電気ヒューズのうちの、前記救済解が示すメモリマットにおけるカラム救済用の電気ヒューズの使用状況を検索し、カラム救済が可能か否かを判定する、
請求項２または３に記載の半導体装置。
【請求項５】
前記カラム冗長判定回路は、前記複数の電気ヒューズのうちの、前記救済解が示すメモリマット以外のメモリマットにおけるカラム救済用の電気ヒューズの使用状況を検索し、カラム救済が可能か否かを判定する、
請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不良のあるメモリセルを冗長メモリセルによって置換可能な半導体記憶装置に関する。
【背景技術】
【０００２】
大容量の半導体記憶装置では、一般に、不良メモリセル（フェイルビット）の救済を行うことで歩留りの改善を図る。典型的な場合、拡散工程を完了したウエハのプロービング・テストの工程で、不良メモリセルの救済が行われる。まず、ウエハ上の各チップに対して、メモリテスタとウエハ・プローバーでプロービング・テストを実施し、メモリテスタ上の不良メモリセル解析用のメモリに不良メモリセルのアドレスを記憶させる。次に、メモリテスタに搭載されている解析用のソフトウエアまたはハードウエアにより、冗長メモリセルに置換すべきロウアドレスやカラムアドレスを算出する。さらに、レーザー救済装置によるヒューズの切断または電気ヒューズによって不良メモリセルを冗長メモリセルに置換する。最後に、救済済みウエハのプロービング・テストを再度実施して、正しく救済できたかどうかを確認する。
【０００３】
このように、ウエハ状態で各チップの不良メモリセルの救済を実施しても、プロービング・テストよりも条件の厳しいテストの実施、または、温度ストレスや電圧ストレスによる劣化などにより、組立後のバーン・イン工程や選別テスト工程においてもある程度の不良メモリセルが発生する。また、選別工程をパスした良品をモジュールなどに組立した後においても、同様に、ある程度の不良メモリセルが発生する。これらの選別不良率やモジュール不良率を低減するために、電気ヒューズを用いた不良メモリセル救済方法が、特許文献１、２に記載されている。
【０００４】
関連技術として、特許文献３には、電気ヒューズ回路に対するロウアドレスおよびカラムアドレスの書き込みの一方を禁止することにより、不良メモリの救済効率を向上させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−０１６３８５号公報
【特許文献２】特開２００２−０２５２８９号公報
【特許文献３】特開２０１３−１９６７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００７】
積層メモリは、プローブテストにて救済された複数枚のチップ（コアチップ）とコントロールチップ（ＩＦチップ）を積層して組み立てることによって製造される。したがって、組み立て後のバーン・イン工程や選別テスト工程で発生する不良率は積層数に応じて増大し、単品のメモリよりも不良率が大きくなる。すなわち、積層メモリでは、組み立て以降における不良メモリの救済が、単品のメモリの場合と比較してより重要となる。
【０００８】
しかし、組立て以降の工程において使用可能な救済用の電気ヒューズ（以下、電気ヒューズを「救済セット」ともいう。）はチップ面積および救済方式により、使用可能な本数が制限されるため、救済成功率が低下し、歩留りへのインパクトが大きくなる。そこで、電気ヒューズ回路を搭載することによるチップ面積の増加を押さえつつ、救済成功率を向上させることが望まれる。
【０００９】
関連技術の半導体装置における不良メモリセルの救済方法について、図面を参照して説明する。図７は、半導体装置の構成を一例として示すブロック図である。ＩＦチップ６０内に搭載されたフェイルマップアナライザ（ＦＭＡ：Fail Map Analyzer）１６Ａ、１６Ｂは、コアチップ５０から転送されるテスト結果を受けて、後工程救済用不良ビットのトポロジーを解析して救済解を算出する。
【００１０】
具体的には、ＦＭＡ１６Ａ、１６Ｂは、取り込んだ不良アドレスと現状の不良種類を比較し、最新の不良種類に更新する。例えば、ＦＭＡは、取り込んだ不良アドレス(例えば、x,y=0,0)と現状の不良種類(例えば、SingleBit不良、x,y=0,10)を解析することにより、最新の不良種類として「WordLine不良、x=0」という結果を返却する。ＦＭＡ１６Ａ、１６Ｂは、これを繰り返すことにより、最終的には、救済可能または救済不可能のいずれであるか、救済可能な場合、どのような不良種類であり、救済アドレスはいくつであるかという情報を含む救済解を出力する。
【００１１】
リペアアドレスアナライザ（ＲＡＡ：Repair Address Analyzer）２３は、ＦＭＡ１６Ａ、１６Ｂによって算出された救済アドレスが重複していないかどうかを確認し、救済セットの割付を行い、結果を電気ヒューズ回路２７Ａ、２７Ｂに転送して冗長アドレスと置換する。
【００１２】
上記関連技術においては、救済単位毎に後工程専用の救済セット（電気ヒューズ）を準備して救済が行われる。救済セット数は、必要な本数を調査した上で決定した値であるため、最適な個数となっている。しかしながら、前工程と比較して後工程で使用可能な救済セットの本数は少なくなるため、前工程で既に多くの救済セットを使用済みの場合、後工程における救済の成功率が低下する。
【００１３】
また、上記関連技術においては、救済セットは救済単位毎に限定されているため、仮に別エリアの救済セットが空いていても代用することができない。例えば、メモリマット単位で後工程救済専用の救済セットを準備している場合、あるメモリマットで生じた不良ビットは当該メモリマット用に設けられた救済セットでしか救済することができない。したがって、特定のメモリマットに集中して不良が存在する場合、他のメモリマット用に用意された後工程用の救済セットが未使用であっても、利用することができず、結果として救済ＮＧという判定結果となってしまう。なお、「メモリマット」とは、１つのビット線に割り当てられたワード線の範囲（すなわち、ロウアドレスの範囲）と、１つのワード線に割り当てられたビット線の範囲（すなわち、カラムアドレスの範囲）とによって規定されるエリア（領域）をいう。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体装置は、コアチップおよびインターフェースチップを備え、前記コアチップは、複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズと、前記複数の電気ヒューズに前記救済解を書き込む書込制御回路と、を備え、前記インターフェースチップは、前記複数のメモリセルにおける不良メモリセルの検出結果に応じて、前記救済解を生成するテスト回路と、生成された前記救済解を前記書込制御回路へ送付する送信回路と、を備えている。
【発明の効果】
【００１５】
本発明の一態様に係る半導体装置によると、コアチップに設けられた冗長メモリセルを用いて不良メモリセルを救済することが可能となり、不良メモリセル救済用の電気ヒューズ回路の搭載によるチップ面積の増加を押さえつつ、救済成功率を向上させることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係る半導体装置の全体構成を例示するブロック図である。
【図２】第１の実施形態に係る半導体装置の構成を例示するブロック図である。
【図３】実施形態に係る半導体装置におけるカラム冗長判定回路の構成を一例として示す図である。
【図４】実施形態に係る半導体装置の実装構造を例示する断面図である。
【図５】実施形態に係る半導体装置における電気ヒューズのデバイス構造を例示する断面図である。
【図６】第２の実施形態に係る半導体装置の構成を例示するブロック図である。
【図７】関連技術の半導体装置の構成を例示するブロック図である。
【発明を実施するための形態】
【００１７】
＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。
【００１８】
図１は、本実施形態に係る半導体装置の構成を例示するブロック図である。図１を参照すると、半導体装置はワンチップに集積された積層メモリであり、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図１においては、簡単のため、１本のワード線ＷＬ、１本のビット線ＢＬおよびこれらの交点に配置された１個のメモリセルＭＣのみを図示している。
【００１９】
メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１または２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１または２以上のメモリセルに不良がある場合を含む。
【００２０】
メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。
【００２１】
一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。
【００２２】
ロウアドレス制御回路１１０およびカラムアドレス制御回路１１１には、アドレス端子１１２およびアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤまたはカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。
【００２３】
また、半導体装置には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１およびクロック端子１２２が設けられている。
【００２４】
コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および、チップセレクト信号／ＣＳが入力される端子群である。コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４およびモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。
【００２５】
コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴおよびリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱから成る端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンドおよびモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１およびデータコントロール回路１０８に供給され、これらの回路ブロックの動作を制御する。
【００２６】
クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫおよびクロックイネーブル信号ＣＫＥが入力される端子群である。クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロック信号の一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８および入出力バッファ１０９に供給される。
【００２７】
データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７およびデータストローブ端子ＤＱＳ、／ＤＱＳから成る。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力およびライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ、／ＤＱＳは相補のデータストローブ信号を入出力する端子である。
【００２８】
かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作およびライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２またはカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。
【００２９】
救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１および電気ヒューズ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、電気ヒューズ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。電気ヒューズ回路１４２を構成するヒューズ素子としては、特に限定されるものではないが、一例として、アンチヒューズ素子を用いることができる。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する。
【００３０】
このように、本実施形態による半導体装置においては、一つの冗長ワード線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。もちろん、同じ冗長ワード線または同じ冗長ビット線を光学ヒューズ回路１４１と電気ヒューズ回路１４２で同時に使用することはできない。冗長ワード線および冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線および冗長ビット線が電気ヒューズ回路１４２による２次救済で使用される。
【００３１】
２次救済における不良メモリセルの検出は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。
【００３２】
解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。解析用メモリ１４４は、一例として、ＳＲＡＭから成る。解析回路１４３には、判定信号Ｐ／Ｆおよびアドレスの他、内部クロック信号、内部コマンドおよびＤＦＴ回路１４５からの制御信号が供給される。
【００３３】
図２は、本実施形態の半導体装置（図１）の構成のうち、不良メモリセルの救済に関する構成を例示するブロック図である。
【００３４】
図２を参照すると、半導体装置は、メモリアレイを有するコアチップ１０と、制御回路を有するインターフェース（ＩＦ：Interface）チップ２０を備えている。コアチップ１０は、複数に分割されたメモリバンク１２Ａ、１２Ｂと、電気ヒューズ回路１４、１４Ｂと、ロウ冗長判定回路２４と、書込制御回路３２を備えている。一方、ＩＦチップ２０は、フェイルマップアナライザ（ＦＭＡ：Fail Map Analyzer）１６Ａ、１６Ｂと、ファイルマップインデックスメモリ（ＦＭＩＭ：Fail Map Index Memory）１８Ａ、１８Ｂと、リペアアドレスアナライザ（ＲＡＡ：Repair Address Analyzer）２２と、ロウ冗長判定回路２４と、救済アドレス送信回路２６とを備えている。
【００３５】
なお、図２のメモリバンク１２Ａ、１２Ｂは、図１のバンクＢＡＮＫ０〜ＢＡＮＫ７に相当する。また、図２の電気ヒューズ回路１４Ａ、１４Ｂは、図１の電気ヒューズ回路１４２に相当する。さらに、図２のロウ冗長判定回路２４、書込制御回路３２、ＦＭＡ１６Ａ、１６Ｂ、ＲＡＡ２２、ロウ冗長判定回路２４、および、救済アドレス送信回路２６は、図１の解析回路１４３に相当する。さらに、図２のＦＭＩＭ１８Ａ、１８Ｂは、図１の解析用メモリ１４４に相当する。
【００３６】
後工程において発生した不良メモリセルは、対応するワード線を冗長ワード線に置換するか、または、対応するビット線を冗長ビット線に置換することによって救済される。以下、前者の救済方法を「ロウ救済」といい、後者の救済方法を「カラム救済」という。また、電気ヒューズ回路１４Ａ、１４Ｂは、ロウ救済用の複数の電気ヒューズとカラム救済用の複数の電気ヒューズを含む。以下、ロウ救済用の個々の電気ヒューズを「ロウ救済セット」といい、カラム救済用の個々の電気ヒューズを「カラム救済セット」という。
【００３７】
ＩＦチップ２０内に後工程用の救済セット（電気ヒューズ）を搭載する場合、2High/4High/8Highで別々のＩＦチップを準備するか、または、最大積層数に合わせて救済セットを搭載する必要がある。前者の場合にはマスクの増加を伴い、後者の場合ＩＦチップ２０の面積の増大を招くという問題がある。そこで、本実施形態では、図７のようにＩＦチップ６０内に後工程救済用の電気ヒューズ回路２７Ａ、２７Ｂを設ける代わりに、コアチップ１０内に設けられた電気ヒューズ回路１４Ａ、１４Ｂを用いる。
【００３８】
本実施形態のように、コアチップ１０内の電気ヒューズ回路１４Ａ、１４Ｂを用いる場合、ＩＦチップ２０に搭載されたＲＡＡ２２によって救済解を求める際に必要とされる既救済情報（救済セットの使用状況）をコアチップ１０からＩＦチップ２０に送信する必要がある。また、コアチップ１０側の電気ヒューズ回路１４Ａ、１４Ｂに含まれる救済セットを切断するために、ＩＦチップ側２０のＲＡＡ２２で求めた救済解をＩＦチップ２０からコアチップ１０に送信する必要がある。
【００３９】
そこで、コアチップ１０側に搭載されている電気ヒューズ回路１４Ａ、１４Ｂは、ＩＦチップ２０側に搭載されているテスト回路（ＦＭＡ１６Ａ、１６Ｂ、ＦＭＩＭ１８Ａ、１８Ｂ、ＲＡＡ２２）に対して、後工程用の救済セットの使用状況（Para Test Result）を転送する。一方、ＩＦチップ２０のテスト回路は、コアチップ１０に対して、後工程のロウ救済セットの使用状況を考慮した救済情報を転送する。コアチップ１０のカラム冗長判定回路２８は、カラム救済セットのイネーブル（Enable）情報を読み出して、カラム救済セットの使用状況を把握し、最終的な救済解を求めて電気ヒューズ回路１４Ａ、１４Ｂに含まれる電気ヒューズのうちの救済解に対応する電気ヒューズを切断(STORE)する。
【００４０】
図２を参照して、上記の動作について、さらに説明する。電気ヒューズ回路１４Ａ、１４Ｂは、メモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズを有する。テスト回路（ＦＭＡ１６Ａ、１６Ｂ、ＦＭＩＭ１８Ａ、１８Ｂ、ＲＡＡ２２）は、メモリセルにおける不良メモリセルの検出結果に応じて、救済解を生成する。ロウ冗長判定回路２４は、電気ヒューズのうちのロウ救済用の電気ヒューズ（ロウ救済セット）の使用状況を参照して、テスト回路によって生成された救済解に基づくロウ救済が可能か否かを判定する。救済アドレス送信回路２６は、テスト回路によって生成された救済解と、ロウ冗長判定回路２４による判定結果を、コアチップ１０側のカラム冗長判定回路２８に送信する。
【００４１】
カラム冗長判定回路２８は、電気ヒューズのうちのカラム救済用の電気ヒューズ（カラム救済セット）の使用状況を参照して、テスト回路によって生成された救済解に基づくカラム救済が可能か否かを判定する。書込制御回路３２は、テスト回路によって生成された救済解と、ロウ冗長判定回路２４およびカラム冗長判定回路２８による判定結果を考慮した最終的な救済解を、電気ヒューズ回路１４Ａ、１４Ｂに含まれる電気ヒューズに書き込む。
【００４２】
後工程における不良メモリセルの救済効率の向上を図るため、救済判定条件として以下の条件を用いる。
（１）ＲＡＡ２２のアルゴリズム
・ロウ救済については、後工程救済専用のロウ救済セットを設ける。
・ＲＡＡ２２の演算は、カラム救済よりもロウ救済を優先する。すなわち、カラム救済セットの使用を最小限にし、かつ、不良メモリセルの救済可能性が高いロウ救済セットを極力用いて救済する。
（２）カラム救済の使用情報検索方式による救済機能
・カラム救済については、全カラム救済セットを後工程救済の対象とする。
・ＲＡＡ演算における救済の残数チェックは、ロウ救済セットについてのみ行う。
・救済解の演算後に、該当する救済対象のメモリマットのイネーブル（Enable）情報のみを読出し、救済に利用可能なカラム救済セットを検索する。
（３）カラム救済セット数
・未使用のカラム救済セットを後工程のカラム救済用として使用する。
【００４３】
図３は、カラム冗長判定回路２８の構成を例示する。図３を参照すると、カラム冗長判定回路２８は、セレクタ２９、シフトレジスタ３１、レジスタ３３、および、カウンタ回路３５を備えている。カラム冗長判定回路２８は、ＩＦチップ２０に設けられたＲＡＡ２２が算出した救済解と、電気ヒューズ回路１４Ａ、１４Ｂから読み出したヒューズイネーブル（FuseEnable）情報を入力とする。カラム冗長判定回路２８は、ヒューズイネーブル情報に基づいて、救済セットの使用状況（未使用または使用済）を確認し、いずれの救済セットに割り付けるかを決定し、割り付けた救済セットを、カラム救済使用情報およびカラム救済使用数として出力する。
【００４４】
図３において、セレクタ２９は、選択信号ＴＭＯＤＥに応じて、直接入力用のアドレスパスＸ＜１３：９＞またはＲＡＡ２２からの救済解ＲｅｄＸ＜１３：９＞の一方を選択して、メモリマットの選択信号として出力する。ロウアドレスＸのうちのビットＸ＜１３：９＞（Ｘ９〜Ｘ１３）は、メモリマットを特定するビットである。シフトレジスタ３１は、ヒューズイネーブル（FuseEnable）情報を受信し、受信したヒューズイネーブル情報を転送クロック信号（Ｅｎ転送ＣＬＫ）に同期して転送する。また、シフトレジスタ３１のデータは、データセット・リセット信号（Dataset/reset）に応じてセットないしリセットされる。レジスタ３３は、シフトレジスタ３１から転送されたヒューズイネーブル情報をカラム救済使用情報として保持する。カウンタ回路３５は、カラム救済セットの使用数をカウントし、カウントした使用数を保持する。
【００４５】
図３に示したカラム冗長判定回路２８によると、救済解が示すメモリマット以外のメモリマットを用いたカラム救済が可能となり、メモリマット単位でカラム救済セットが固定的に割り当てられている場合と比較して、救済成功率を向上させることができる。
【００４６】
本実施形態では、救済単位が決まっているロウを優先的に救済し、カラム冗長判定回路２８（図３）により未使用のカラム救済セットを検索することにより、メモリマット内で使用可能なカラム救済セットの使用状況を確認した上、前工程救済で使用していないカラム救済セットを割り付ける。カラム救済においては、ロウがオーバーフロー（すなわち、ロウ救済セットが枯渇）してロウ救済が不可能な場合であっても、救済解を出力可能とする。これにより、カラム救済セットが余っている限り、テストを繰り返すことで何度でもカラム救済を実行することができる。
【００４７】
次に、本実施形態に係る半導体装置（図１、図２）の実装構造について説明する。図４は、本実施形態の半導体装置の実装構造を例示する断面図である。図４に示すように、本実施形態に係る半導体装置は、同一の機能と構造を有し同一の製造マスクで製作される８枚のコアチップ１０ａ〜１０ｈと、コアチップとは異なる製造マスクで製作される１枚のインターフェースチップ２０と、１枚のインターポーザＩＰが積層された構造を有する。コアチップ１０ａ〜１０ｈおよびインターフェースチップ２０はシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂から成る回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００４８】
インターポーザＩＰは、半導体装置の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。すなわち、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図４には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。
【００４９】
最上部のコアチップ１０ａの上面は、ＮＣＦ（Non-Conductive Film）９４およびリードフレーム９５によって覆われている。コアチップ１０ａ〜１０ｈおよびインターフェースチップ２０の各チップ間のギャップは、アンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００５０】
図５は、本実施形態に係る半導体装置の電気ヒューズ回路１４Ａ、１４Ｂに含まれる救済セット（電気ヒューズ）の素子構造を例示する。図５は、救済セットがアンチヒューズである場合の素子構造の断面図を示す。
【００５１】
図５を参照すると、半導体基板２１０上に素子分離領域２０６で囲まれた活性領域２０２が設けられ、活性領域２０２の表面にゲート絶縁膜２０４が形成されている。ゲート電極２０１は、ゲート絶縁膜２０４を介して活性領域２０２上に設けられている。半導体基板２１０と異なる導電型の不純物を導入した拡散層２０５は、ゲート電極２０１に対して自己整合的に活性領域２０２に形成されている。ゲート電極２０１および拡散層２０５は、層間絶縁膜２０７に設けられたコンタクトプラグ２０８を介して上部配線２０９に接続されている。なお、図５に示す素子構造は例示に過ぎず、本発明において、救済セットとしてアンチヒューズを採用する場合の素子構造は、図示の態様に限定されるものではない。
【００５２】
本実施形態の半導体装置によると、カラム検索システムを用いて、未使用の電気ヒューズ（救済セット）を検索することで、救済失敗を回避することができる。さらに、カラム救済を繰り返して実行できるため、積層メモリの歩留り向上を図ることができる。また、本実施形態によると、各コアチップに配置された救済用の電気ヒューズ回路を有効活用することで、新規に電気ヒューズ回路を搭載する必要がなく、コアチップの積層数に依存することなく不良メモリセルを救済することが可能となる。
【００５３】
＜実施形態２＞
次に、第２の実施形態に係る半導体装置について、図面を参照して説明する。図６は、本実施形態の半導体装置の構成を例示するブロック図である。本実施形態においても、半導体装置が積層メモリである場合について説明する。
【００５４】
図６は、本実施形態の半導体装置の構成のうちの、不良メモリセルの救済に関する構成を例示するブロック図である。
【００５５】
図６を参照すると、本実施形態では、ロウ冗長判定回路２４の他に、カラム救済の全機能（カラム冗長判定回路２８）もＩＦチップ４０側に搭載する。本実施形態では、コアチップ３０からＩＦチップ４０に向けて、救済結果、ロウ救済セットの使用情報（Row Enable Info.）、および、カラム救済セットの使用情報（Col. Enable Info.）を転送する。すなわち、本実施形態では、ＩＦチップ４０側で、ロウ救済およびカラム救済の救済判定をすべて行った後、コアチップ３０側に救済アドレスを転送して電気ヒューズ回路１４Ａ、１４Ｂにデータを格納する。
【００５６】
本実施形態の半導体装置によると、コアチップ３０内のカラム冗長判定回路２８もＩＦチップ４０に搭載されるため、第１の実施形態の半導体装置（図２）のコアチップ１０と比較して、コアチップ３０の面積を削減することが可能となる。
【００５７】
上記実施形態によると、積層メモリにおいて、各コアチップにそれぞれ配置される救済用の電気ヒューズを有効活用することで、コアの積層数に依存することなく救済が可能となる。また、未使用の電気ヒューズを検索して使用することにより、救済の失敗を回避することが可能となる。さらに、カラム救済を繰り返し実行可能としたことにより、積層メモリにおける歩留り向上が実現される。
【００５８】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５９】
１０、１０ａ〜１０ｈ、３０、５０    コアチップ
２０、４０、６０    ＩＦチップ
１２Ａ、１２Ｂ    メモリバンク
１４Ａ、１４Ｂ    電気ヒューズ回路
１６Ａ、１６Ｂ    ＦＭＡ
１８Ａ、１８Ｂ    ＦＭＩＭ
２２、２３    ＲＡＡ
２４    ロウ冗長判定回路
２５Ａ、２５Ｂ    電気ヒューズインタフェース回路
２６    救済アドレス送信回路
２７Ａ、２７Ｂ    電気ヒューズ回路
２８    カラム冗長判定回路
２９    セレクタ
３１    シフトレジスタ
３２    書込制御回路
３３    レジスタ
３５    カウンタ回路
９１    電極
９２    スルーホール電極
９３    再配線層
９４    ＮＣＦ
９５    リードフレーム
９６    アンダーフィル
９７    封止樹脂
１０１    メモリセルアレイ
１０２    ロウ冗長回路
１０３    カラム冗長回路
１０４    ロウデコーダ
１０５    カラムデコーダ
１０６    センスアンプ列
１０７    カラム制御回路
１０７ａ    データ判定回路
１０８    データコントロール回路
１０９    入出力バッファ
１１０    ロウアドレス制御回路
１１１    カラムアドレス制御回路
１１２    アドレス端子
１１３    アドレスバッファ
１２０    コマンド端子
１２１    コントロール端子
１２２    クロック端子
１２３    コマンドバッファ
１２４    コマンドデコーダ
１２５    モードレジスタ
１２６    コントロールバッファ
１２７    コントロールロジック
１２８    クロックバッファ
１２９    クロック生成回路
１３０    ＤＬＬ回路
１３１    データ系端子
１４０    救済制御回路
１４１    光学ヒューズ回路
１４２    電気ヒューズ回路
１４３    解析回路
１４４    解析用メモリ
１４５    ＤＦＴ回路
２０１    ゲート電極
２０２    活性領域
２０４    ゲート絶縁膜
２０５    拡散層
２０６    素子分離領域
２０７    層間絶縁膜
２０８    コンタクトプラグ
２０９    上部配線
２１０    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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