(57)【要約】【課題】液晶表示装置用のドライバＩＣチップを配線フィルム上に実装するには、配線フィルム上の配線とドライバチップ上の金バンプ電極間にＡＣＦを介在させる。この際、ドライバチップ上の位置合わせマークを光学的に観測して、高精度で位置合わせして、配線フィルム上のＡＣＦに貼り付ける必要がある。そこで、前記マークの視認性を確保するため、位置合わせマーク配置領域には、実パターンを設けず、ダミーパターンを設けることが一般に行われている。しかし、このようなやり方では、ドライバチップ上に、回路モジュールをレイアウトする際の自由度が大幅に低下する恐れがあることが明らかとなった。【解決手段】本願発明は、ＬＣＤ等の表示装置駆動ＩＣチップにおいて、その主面の位置合わせマーク配置領域に位置合わせマークを配置し、下層にダミーパターンを配置するとともに、更にその下層に、実パターンを配置したものである。【選択図】図３
2015079848.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む表示装置駆動用半導体集積回路装置：
（ａ）第１の主面を有するチップ状半導体基板；
（ｂ）前記チップ状半導体基板の前記第１の主面側に設けられ、パッドメタル配線層により構成された多数のバンプ電極形成用パッド電極；
（ｃ）前記チップ状半導体基板の前記第１の主面側に設けられた位置合わせマーク配置領域；
（ｄ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記パッドメタル配線層により構成された位置合わせマーク；
（ｅ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記パッドメタル配線層よりも下層の上層メタル配線層により構成された上層ダミー配線パターン；
（ｆ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記上層メタル配線層よりも下層のデバイス層により構成された実デバイスパターン。
【請求項２】
請求項１に記載の表示装置駆動用半導体集積回路装置において、前記下層のデバイス層は、第１の中層メタル配線層であり、前記実デバイスパターンは、中層実配線パターンである。
【請求項３】
請求項２に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｇ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記第１の中層メタル配線層よりも下層の下層メタル配線層により構成された下層実配線パターン。
【請求項４】
請求項３に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｈ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記上層メタル配線層によりも下層であって、前記第１の中層メタル配線層よりも上層の第２の中層メタル配線層により構成された光遮蔽パターン。
【請求項５】
請求項４に記載の表示装置駆動用半導体集積回路装置において、前記光遮蔽パターンは、ラインアンドスペースパターンである。
【請求項６】
請求項５に記載の表示装置駆動用半導体集積回路装置において、前記中層実配線パターンは、電源供給配線パターンである。
【請求項７】
請求項６に記載の表示装置駆動用半導体集積回路装置において、前記上層メタル配線層、前記第１の中層メタル配線層、前記第２の中層メタル配線層および前記下層メタル配線層は、それぞれ銅系埋め込み配線である。
【請求項８】
請求項７に記載の表示装置駆動用半導体集積回路装置において、前記パッドメタル配線層は、アルミニウム系非埋め込み配線である。
【請求項９】
請求項８に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｉ）前記チップ状半導体基板の前記第１の主面側であって、前記位置合わせマーク配置領域内の前記位置合わせマークの周辺に設けられ、前記パッドメタル配線層により構成されたパッド層ダミー配線パターン。
【請求項１０】
請求項９に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｊ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記下層メタル配線層よりも下層のゲート電極層により構成された実ゲート電極パターン；
（ｋ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記ゲート電極層よりも下層の素子分離絶縁膜層により構成された実素子分離絶縁膜パターン。
【請求項１１】
以下を含む表示装置駆動用半導体集積回路装置：
（ａ）第１の主面を有するチップ状半導体基板；
（ｂ）前記チップ状半導体基板の前記第１の主面側に設けられ、パッドメタル配線層により構成された多数のバンプ電極形成用パッド電極；
（ｃ）前記チップ状半導体基板の前記第１の主面側に設けられた識別パターン配置領域；
（ｄ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記パッドメタル配線層により構成された識別パターン；
（ｅ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記パッドメタル配線層よりも下層の上層メタル配線層により構成された上層ダミー配線パターン；
（ｆ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記上層メタル配線層よりも下層のデバイス層により構成された実デバイスパターン。
【請求項１２】
請求項１１に記載の表示装置駆動用半導体集積回路装置において、前記下層のデバイス層は、第１の中層メタル配線層であり、前記実デバイスパターンは、中層実配線パターンである。
【請求項１３】
請求項１２に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｇ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記第１の中層メタル配線層よりも下層の下層メタル配線層により構成された下層実配線パターン。
【請求項１４】
請求項１３に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｈ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記上層メタル配線層によりも下層であって、前記第１の中層メタル配線層よりも上層の第２の中層メタル配線層により構成された光遮蔽パターン。
【請求項１５】
請求項１４に記載の表示装置駆動用半導体集積回路装置において、前記光遮蔽パターンは、ラインアンドスペースパターンである。
【請求項１６】
請求項１５に記載の表示装置駆動用半導体集積回路装置において、前記中層実配線パターンは、電源供給配線パターンである。
【請求項１７】
請求項１６に記載の表示装置駆動用半導体集積回路装置において、前記上層メタル配線層、前記第１の中層メタル配線層、前記第２の中層メタル配線層および前記下層メタル配線層は、それぞれ銅系埋め込み配線である。
【請求項１８】
請求項１７に記載の表示装置駆動用半導体集積回路装置において、前記パッドメタル配線層は、アルミニウム系非埋め込み配線である。
【請求項１９】
請求項１８に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｉ）前記チップ状半導体基板の前記第１の主面側であって、前記識別パターン配置領域内の前記識別パターンの周辺に設けられ、前記パッドメタル配線層により構成されたパッド層ダミー配線パターン。
【請求項２０】
請求項１９に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｊ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記下層メタル配線層よりも下層のゲート電極層により構成された実ゲート電極パターン；
（ｋ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記ゲート電極層よりも下層の素子分離絶縁膜層により構成された実素子分離絶縁膜パターン。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、表示装置駆動用半導体集積回路装置に適用することができるものである。
【背景技術】
【０００２】
日本特開２００９−１９４１１９号公報（特許文献１）または、これに対応する米国特許第８４２１２５０号公報（特許文献２）は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバ用半導体チップに関するものである。そこには、アライメントマーク形成領域に、パッド層と同層のメタル配線層により、アライメントマークを形成し、その領域の下層の全ての配線層、デバイス層、素子分離層に、それぞれ、ダミーパターンを配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９４１１９号公報
【特許文献２】米国特許第８４２１２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、携帯電話等の液晶表示装置（ＬＣＤ）用のドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップは、通常、比較的長い長辺を有する長方形のシリコン基板上に形成されている。このドライバチップ（Ｄｒｉｖｅｒ  Ｃｈｉｐ）をＦＴＣＰ（Ｆｌｅｘｉｂｌｅ  Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）等の配線フィルム上に実装するには、配線フィルム上の配線とドライバチップ上の金バンプ電極間にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃａｌｌｙ  Ｃｏｎｄｕｃｔｉｖｅ  Ａｄｈｅｓｉｖｅ  Ｆｉｌｍ）を介在させるのが一般的である。このことは、配線基板やガラス基板上への実装でも全く同様である。
【０００５】
この際、ドライバチップ上の位置合わせマークを光学的に（たとえば、可視のブロードバンド光による）観測して、ＸＹ方向の位置を認識して、高精度で位置合わせして、配線フィルム上のＡＣＦに貼り付ける必要がある。
【０００６】
そこで、位置合わせマークの視認性を確保するため、位置合わせマークを配置する位置合わせマーク配置領域の各層には、実パターン（位置合わせマーク、ダミーパターン等に無関係な通常のデバイス＆回路パターン）を設けず、その代わりに、ダミーパターンを設けることが一般に行われている。
【０００７】
しかし、本願発明者が、これらの方式について検討した結果、このようなやり方では、ドライバチップ上に、回路モジュール等をレイアウトする際の自由度が大幅に低下する恐れがあることが明らかとなった。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一実施の形態の概要は、ＬＣＤ等の表示装置駆動ＩＣチップ（ＬＣＤドライバ等）において、その主面の位置合わせマーク配置領域に位置合わせマークを配置し、下層にダミーパターンを配置するとともに、更にその下層に、実パターンを配置するようにしたものである。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、前記本願の一実施の形態によれば、ＬＣＤドライバ等における回路レイアウトの自由度の低下を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの概要を説明するためのチップ表面全体レイアウト図である。
【図２】本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの実装状態の一例を説明するための実装フィルム部分上面図である。
【図３】本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造の詳細を説明するための図１のＸ−Ｘ’断面に対応するチップ断面図である。
【図４】図３の位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図５】図４の上面図（主にパッドメタル配線層Ｌａおよび上層メタル配線層Ｍ５を表示）である。
【図６】図４の電源供給配線パターン１１（第１の中層メタル配線層すなわち第３層銅系メタル埋め込み配線層Ｍ３）および接地配線パターン１２（第２層銅系メタル埋め込み配線層Ｍ２）を示す図４の平面レイアウト図である。
【図７】本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例１（ラインアンドスペース型光遮蔽パターン）を説明するための図４の平面レイアウト図（第２の中層メタル配線層すなわち、第４層銅系メタル埋め込み配線層Ｍ４から構成された光遮蔽パターン２０を表示）である。
【図８】本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例２（スリット付平面型光遮蔽パターン）を説明するための図４の平面レイアウト図（第２の中層メタル配線層すなわち、第４層銅系メタル埋め込み配線層Ｍ４から構成された光遮蔽パターン２０を表示）である。
【図９】位置合わせマーク配置領域内の実デバイスパターンに関する変形例を説明するための入力保護回路の回路図である。
【図１０】図９のダイオード３８，３９の部分の半導体基板の模式上面図である。
【図１１】位置合わせマーク配置領域内のデバイス構造全般に関する変形例１（光遮蔽パターンへのスリット導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１２】位置合わせマーク配置領域内のデバイス構造全般に関する変形例２（パッド層ダミー配線パターンの省略および平坦ＳＴＩの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１３】位置合わせマーク配置領域内のデバイス構造全般に関する変形例３（パッド層ダミー配線パターンおよび下層実配線パターンの省略）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１４】位置合わせマーク配置領域内のデバイス構造全般に関する変形例４（パッド層ダミー配線パターンの省略および上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１５】位置合わせマーク配置領域内のデバイス構造全般に関する変形例５（パッド層ダミー配線パターンおよび下層実配線パターンの省略並びに上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１６】位置合わせマーク配置領域内のデバイス構造全般に関する変形例６（パッド層ダミー配線パターンおよび光遮蔽パターンの省略、上層２層ダミーパターンおよび平坦ＳＴＩの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１７】位置合わせマーク配置領域内のデバイス構造全般に関する変形例７（パッド層ダミー配線パターンおよび光遮蔽パターンの省略、並びに上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。
【図１８】識別パターン配置領域内のデバイス構造全般に関する変形例８を説明するための図１に対応するチップ表面全体レイアウト図である。
【図１９】図１８の識別パターン配置領域２１の上面図（主にパッドメタル配線層Ｌａおよび上層メタル配線層Ｍ５を表示）である。
【図２０】図１８のＢ−Ｂ’断面の図４に対応する識別パターン配置領域２１の拡大断面図である。
【図２１】本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造のアウトラインを説明するための図３に対応する図１のＸ−Ｘ’断面に対応するチップ模式断面図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１５】
１．以下を含む表示装置駆動用半導体集積回路装置：
（ａ）第１の主面を有するチップ状半導体基板；
（ｂ）前記チップ状半導体基板の前記第１の主面側に設けられ、パッドメタル配線層により構成された多数のバンプ電極形成用パッド電極；
（ｃ）前記チップ状半導体基板の前記第１の主面側に設けられた位置合わせマーク配置領域；
（ｄ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記パッドメタル配線層により構成された位置合わせマーク；
（ｅ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記パッドメタル配線層よりも下層の上層メタル配線層により構成された上層ダミー配線パターン；
（ｆ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記上層メタル配線層よりも下層のデバイス層により構成された実デバイスパターン。
【００１６】
２．前記項１に記載の表示装置駆動用半導体集積回路装置において、前記下層のデバイス層は、第１の中層メタル配線層であり、前記実デバイスパターンは、中層実配線パターンである。
【００１７】
３．前記項２に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｇ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記第１の中層メタル配線層よりも下層の下層メタル配線層により構成された下層実配線パターン。
【００１８】
４．前記項２または３に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｈ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記上層メタル配線層によりも下層であって、前記第１の中層メタル配線層よりも上層の第２の中層メタル配線層により構成された光遮蔽パターン。
【００１９】
５．前記項４に記載の表示装置駆動用半導体集積回路装置において、前記光遮蔽パターンは、ラインアンドスペースパターンである。
【００２０】
６．前記項２から５のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記中層実配線パターンは、電源供給配線パターンである。
【００２１】
７．前記項４から６のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記上層メタル配線層、前記第１の中層メタル配線層、前記第２の中層メタル配線層および前記下層メタル配線層は、それぞれ銅系埋め込み配線である。
【００２２】
８．前記項１から７のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記パッドメタル配線層は、アルミニウム系非埋め込み配線である。
【００２３】
９．前記項１から８のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｉ）前記チップ状半導体基板の前記第１の主面側であって、前記位置合わせマーク配置領域内の前記位置合わせマークの周辺に設けられ、前記パッドメタル配線層により構成されたパッド層ダミー配線パターン。
【００２４】
１０．前記項３から９のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｊ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記下層メタル配線層よりも下層のゲート電極層により構成された実ゲート電極パターン；
（ｋ）前記チップ状半導体基板の前記第１の主面側であって前記位置合わせマーク配置領域内に設けられ、前記ゲート電極層よりも下層の素子分離絶縁膜層により構成された実素子分離絶縁膜パターン。
【００２５】
１１．以下を含む表示装置駆動用半導体集積回路装置：
（ａ）第１の主面を有するチップ状半導体基板；
（ｂ）前記チップ状半導体基板の前記第１の主面側に設けられ、パッドメタル配線層により構成された多数のバンプ電極形成用パッド電極；
（ｃ）前記チップ状半導体基板の前記第１の主面側に設けられた識別パターン配置領域；
（ｄ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記パッドメタル配線層により構成された識別パターン；
（ｅ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記パッドメタル配線層よりも下層の上層メタル配線層により構成された上層ダミー配線パターン；
（ｆ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記上層メタル配線層よりも下層のデバイス層により構成された実デバイスパターン。
【００２６】
１２．前記項１１に記載の表示装置駆動用半導体集積回路装置において、前記下層のデバイス層は、第１の中層メタル配線層であり、前記実デバイスパターンは、中層実配線パターンである。
【００２７】
１３．前記項１２に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｇ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記第１の中層メタル配線層よりも下層の下層メタル配線層により構成された下層実配線パターン。
【００２８】
１４．前記項１２または１３に記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｈ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記上層メタル配線層によりも下層であって、前記第１の中層メタル配線層よりも上層の第２の中層メタル配線層により構成された光遮蔽パターン。
【００２９】
１５．前記項１４に記載の表示装置駆動用半導体集積回路装置において、前記光遮蔽パターンは、ラインアンドスペースパターンである。
【００３０】
１６．前記項１２から１５のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記中層実配線パターンは、電源供給配線パターンである。
【００３１】
１７．前記項１４から１６のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記上層メタル配線層、前記第１の中層メタル配線層、前記第２の中層メタル配線層および前記下層メタル配線層は、それぞれ銅系埋め込み配線である。
【００３２】
１８．前記項１１から１７のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、前記パッドメタル配線層は、アルミニウム系非埋め込み配線である。
【００３３】
１９．前記項１１から１８のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｉ）前記チップ状半導体基板の前記第１の主面側であって、前記識別パターン配置領域内の前記識別パターンの周辺に設けられ、前記パッドメタル配線層により構成されたパッド層ダミー配線パターン。
【００３４】
２０．前記項１３から１９のいずれか一つに記載の表示装置駆動用半導体集積回路装置において、更に以下を含む：
（ｊ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記下層メタル配線層よりも下層のゲート電極層により構成された実ゲート電極パターン；
（ｋ）前記チップ状半導体基板の前記第１の主面側であって前記識別パターン配置領域内に設けられ、前記ゲート電極層よりも下層の素子分離絶縁膜層により構成された実素子分離絶縁膜パターン。
【００３５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００３８】
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
【００３９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４０】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００４３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４４】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４５】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００４６】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００４７】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００４８】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００４９】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００５０】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５１】
６．本願に於いて、位置合わせマーク配置領域に関して、「デバイスパターン」、「ダミーパターン」等というときは、光学的に明確に認識可能なパターンを指し、通常の光学的位置検出等で明確に認識できない不純物ドープパターン（Ｄｏｐｅ  Ｐａｔｔｅｒｎ）、微細欠陥分布パターン等のみからなるパターンは、ここで言う「パターン」には含まれない。ただし、たとえば、入力保護ダイオードのように、不純物ドープパターン、素子分離パターン、配線パターン等からなることにより、光学的に明確に認識可能なパターンは、もちろん、この限りでない。なお、位置合わせマーク配置領域等のほぼ全面に亘る均一な膜等（たとえば、均一なＳＴＩ絶縁膜）は、光遮蔽パターン等を除き、パターンではない。
【００５２】
このことは、「識別パターン」（社名表示文字、記号、その他のパターンからなるもの、製品型名表示文字、記号、その他のパターンからなるもの等）についても全く同様である。
【００５３】
これに関連して、「ダミー配線パターン」には、通常、実配線パターンであれば、使用されないようなパターン（たとえば、多数の正方形の微細パターンから構成されたもの等）も含まれる。
【００５４】
更に、本願に於いて、「実デバイスパターン」とは、位置合わせマーク等の視認性を確保するためのパターン（ダミーパターン、光遮蔽パターン等）を除く、回路構成に寄与する要素パターンを指すものとする。
【００５５】
また、本願に於いて、配線層に関して、「上層」、「中層」、「下層」等というのは、上下関係を直感的にわかりやすくするために（請求項等の明確性を補助するため）、便宜的に付加されたものであり、いわゆる「上層配線」、「中層配線」、「下層配線」とは、直接的な関係を持つものではない。
【００５６】
更に、本願に於いて、「デバイス層」というときは、特にそうでない旨明示したとき、または、文脈等から明らかにそうでないときを除き、「配線層」、「ゲート層」、「素子分離層」等を指すものとする。
【００５７】
また、本願に於いて、位置合わせマークや識別パターンに関して、「位置合わせマーク配置領域」（「識別パターン配置領域」）とは、位置合わせマーク（識別パターン）を光学的に認識する場合に於いて、位置合わせマーク（識別パターン）のある場所、および、その周辺近傍の認識に影響が大きいとして、そのための特別の配慮がされている部分等を言う。
【００５８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６０】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００６１】
１．本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの概要および、実装状態の一例の説明（主に図１および図２）
以下では、実装に関しては、主に、ＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｌｅｘ）を例に取り具体的に説明するが、通常のＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）でも良いことは、言うまでもない。
【００６２】
更に、以下では、半導体チップに関するテクノロジノードとしては、５５マイクロメートルのものを例に取り具体的に説明するが、これよりも微細なノードの製品でも、これよりも微細でないノードの製品でも良いことは言うまでもない。
【００６３】
図１は本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの概要を説明するためのチップ表面全体レイアウト図である。図２は本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの実装状態の一例を説明するための実装フィルム部分上面図である。これらに基づいて、本願の一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのレイアウトの概要および、実装状態の一例を説明する。
【００６４】
まず、ＬＣＤドライバチップ２のレイアウトの概要を図１に示す。図１に示すように、半導体チップ２（シリコン単結晶チップ）の表面２ａ（第１の主面）側には、多数のバンプ電極形成用パッド電極４（例えば、アルミニウム系メタルパッド電極）が設けられている。バンプ電極形成用パッド電極４内、入力バンプ電極形成用パッド電極４ｓは、一般に、比較的広ピッチであり、出力バンプ電極形成用パッド電極４ｄは、比較的狭ピッチである。また、出力バンプ電極形成用パッド電極４ｄは、多行配列（たとえば２行から３行）されることが多く、位置合わせが特に重要となる。
【００６５】
更に、半導体チップ２の表面２ａ側の、例えば、両端部近傍（もちろん、両端部近傍でなくとも良い）には、位置合わせマーク配置領域１（１ａ，１ｂ）が設けられている（数についても、２個に限らず、１個でも３個以上でも良い。ただし、複数の方が、回転が観測可能である）。これは、各位置合わせマーク配置領域１ａ，１ｂに参照光を照射して、位置合わせマーク３等の画像を取得し、チップ２の２次元的な位置及び、必要に応じて、２次元内での回転等を検出して、実装の際の位置合わせを行うためである。
【００６６】
ここで、デバイスを具体的に理解しやすいように、代表的な主要部の寸法を以下に例示する（言うまでもないことであるが、これらの寸法に限定されない）。すなわち、チップ寸法は、たとえば、縦１．５ミリメートル程度、横３２ミリメートル程度である。入力バンプ電極形成用パッド電極４ｓ（入力バンプ電極の寸法もほぼ同じ）の寸法は、たとえば、横５０マイクロメートル程度、縦１００マイクロメートル程度、ピッチ６８マイクロメートル程度である。一方、出力バンプ電極形成用パッド電極４ｄ（出力バンプ電極の寸法もほぼ同じ）の寸法は、たとえば、横１８マイクロメートル程度、縦１８０マイクロメートル程度、ピッチＰ：３６マイクロメートル程度、上下行間のシフト量Ｓ：１２マイクロメートル程度である。また、各位置合わせマーク配置領域１ａ，１ｂ（１）の寸法は、たとえば、縦横各１５０マイクロメートル程度である。
【００６７】
次に、実装の一例（携帯電話等）を図２に示す。図２に示すように、ポリイミド膜等のフレキシブル配線フィルム３２上にドライバチップ用ＡＣＦ（３３）を介して、ＬＣＤドライバチップ２が、その裏面２ｂを上に向けた状態で、貼り付けられている。ドライバチップ用ＡＣＦ（３３）の下のフレキシブル配線フィルム３２の上面には、多数の配線（接続端子）が配置されており、ドライバチップ用ＡＣＦ（３３）を介して、チップ２上の対応するバンプ電極形成用パッド電極４（より正確には、バンプ電極）と電気的に接続されている。これらの配線は、フレキシブル配線フィルム３２の上端部に導かれ、フレキシブル配線フィルム３２の裏面の多数の配線（接続端子）に電気的に接続されており、ＬＣＤ用ＡＣＦ（３４）を介して、ＬＣＤのガラス基板３１上のＩＴＯ配線等の電気的に接続されている。
【００６８】
２．本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造の詳細説明（主に図３から図６）
ここでは、位置合わせマーク配置領域において、中層または下層メタル配線層を電源幹配線等の電源配線（接地配線、局所相互接続配線）等の実デバイスパターンとして利用するものを例に取り具体的に説明するが、実デバイスパターンとしては、これらのほか、ゲート電極パターン、素子分離絶縁膜パターン、タングステンプラグパターン等でもよい。
【００６９】
以下の例では、上層ダミー配線パターン、パッド層ダミー配線パターン、光遮蔽パターン等の視認性を改善するための各種の要素構造を説明するが、これらの各々は、必須ではないことは言うまでもない。これらの各要素構造は、必要に応じて適宜組み合わせて使用することができる。
【００７０】
図３は本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造の詳細を説明するための図１のＸ−Ｘ’断面に対応するチップ断面図である（図示の都合上、ゲート絶縁膜、ウエル構造等の表示は省略している。以下に同じ）。図４は図３の位置合わせマーク配置領域１ａ（１）の拡大断面図である。図５は図４の上面図（主にパッドメタル配線層Ｌａおよび上層メタル配線層Ｍ５を表示）である。図６は図４の電源供給配線パターン１１（第１の中層メタル配線層すなわち第３層銅系メタル埋め込み配線層Ｍ３）および接地配線パターン１２（第２層銅系メタル埋め込み配線層Ｍ２）を示す図４の平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造の詳細を説明する。
【００７１】
図１のＸ−Ｘ’断面（模式断面であり、層間絶縁膜中の水平線は、層間絶縁膜の境界ではなく、配線層を表す層表示である。以下、図４、図１１から図１７、図２０及び図２１において同じ）を図３（図３の位置合わせマーク配置領域１を若干拡大して、図４に示す）に示す。図３及び図４に示すように、この例では、チップ２の表面２ａ（第１の主面）側（シールリング外の領域を除く）は、チップ上通常領域１０と位置合わせマーク配置領域１（１ａ）に分けることができる。チップ上通常領域１０は、各層に於いて、設計ルールに従う限り、自由にデバイスパターンを配置できる領域である。チップ上通常領域１０は、通常、チップ２の内部領域（シールリング内の領域）のほとんどを占める。これに対して、位置合わせマーク配置領域１は、位置合わせマーク３の配置や、その視認性を確保するために、幾つかの層について、各種の制限が課されている領域である。
【００７２】
まず、チップ上通常領域１０から各デバイス層Ｌｄ等について具体的に説明する。図３及び図４に示すように、たとえば、Ｐ型シリコン単結晶半導体基板等のチップ状半導体基板２ｓの表面２ａ（第１の主面）側の半導体領域表面には、ＳＴＩ層Ｌｓ（素子分離絶縁膜層）に属するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜１４等の実素子分離絶縁膜パターン２２（実デバイスパターン６）が設けられている。ＳＴＩ絶縁膜１４によって区画されたアクティブ領域の表面には、たとえば、ソースドレイン領域１６（実デバイスパターン６）が設けられている。各一対のソースドレイン領域１６の間の半導体基板２ｓの表面２ａ上には、たとえばゲート絶縁膜を介して、ゲートポリシリコン層Ｌｇ（ゲート電極層）に属するゲート電極１５等の実ゲート電極パターン８（実デバイスパターン６）が設けられている。
【００７３】
半導体基板２ｓの表面２ａ上およびゲート電極１５上には、たとえば、プリメタル層Ｌｐ（タングステンプラグ埋め込み層）に属するプリメタル絶縁膜１８（主に、酸化シリコン系絶縁膜）が設けられており、その中には、たとえば、タングステンプラグ１７（実デバイスパターン）が埋め込まれている。
【００７４】
プリメタル絶縁膜１８上には、主に酸化シリコン系絶縁膜等から構成された配線層層間絶縁膜２５が設けられている。配線層層間絶縁膜２５の最下層には、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）に属する第１層局所配線１９等の下層実配線パターン７（実デバイスパターン６）が設けられている。第１層局所配線１９は、この例に於いては、たとえば、シングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）法による銅系メタル埋め込み配線である。
【００７５】
また、第２層銅系メタル埋め込み配線層Ｍ２には、たとえば、第２層相互接続配線２８（実デバイスパターン６）が設けられている。第２層相互接続配線２８は、この例に於いては、たとえば、デュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法による銅系メタル埋め込み配線である（以下、第５層銅系メタル埋め込み配線層Ｍ５まで同じ）。
【００７６】
同様に、第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）には、たとえば、第２層相互接続配線２９（実デバイスパターン６）等の中層実配線パターン６ｗが設けられている。更に、第４層銅系メタル埋め込み配線層（第２の中層メタル配線層）には、たとえば、第４層相互接続配線３０が設けられている。また、配線層層間絶縁膜２５上には、たとえば、出力バンプ電極形成用パッド電極４ｄ（バンプ電極形成用パッド電極）等のバンプ電極形成用パッド電極４が設けられている。この例に於いては、バンプ電極形成用パッド電極４は、アルミニウム系パッド電極である。配線層層間絶縁膜２５上およびアルミニウム系パッド電極４上には、ファイナルパッシベーション膜２４が設けられている。ファイナルパッシベーション膜２４としては、たとえば、酸化シリコン系絶縁膜および窒化シリコン系絶縁膜等から構成されたものを公的なものとして例示することができる。ファイナルパッシベーション膜２４としては、この他、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等の無機系絶縁膜、有機系絶縁膜（たとえば、ポリイミド系絶縁膜）等の単層膜、または、これらの複合膜を例示することができる。
【００７７】
アルミニウム系パッド電極４上のファイナルパッシベーション膜２４には、パッド開口４４が設けられている。パッド開口４４内及び、その周辺のファイナルパッシベーション膜２４の表面には、ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）膜２６が設けられている。更にＵＢＭ膜２６上には、たとえば、金バンプ電極２７が設けられている。
【００７８】
次に、位置合わせマーク配置領域１の各デバイス層Ｌｄ等について具体的に説明する。図３及び図４に示すように、先と同様に、たとえば、Ｐ型シリコン単結晶半導体基板等のチップ状半導体基板２ｓの表面２ａ（第１の主面）側の半導体領域表面には、ＳＴＩ層Ｌｓ（素子分離絶縁膜層）に属するＳＴＩ絶縁膜１４等の実素子分離絶縁膜パターン２２（実デバイスパターン６）が設けられている。ＳＴＩ絶縁膜１４によって区画されたアクティブ領域の表面には、たとえば、ソースドレイン領域１６（実デバイスパターン６）が設けられている。各一対のソースドレイン領域１６の間の半導体基板２ｓの表面２ａ上には、たとえばゲート絶縁膜を介して、ゲートポリシリコン層Ｌｇ（ゲート電極層）に属するゲート電極１５等の実ゲート電極パターン８（実デバイスパターン６）が設けられている。
【００７９】
半導体基板２ｓの表面２ａ上およびゲート電極１５上には、たとえば、プリメタル層Ｌｐ（タングステンプラグ埋め込み層）に属するプリメタル絶縁膜１８（主に、酸化シリコン系絶縁膜）が設けられており、その中には、たとえば、タングステンプラグ１７（実デバイスパターン）が埋め込まれている。
【００８０】
プリメタル絶縁膜１８上には、主に酸化シリコン系絶縁膜等から構成された配線層層間絶縁膜２５が設けられている。配線層層間絶縁膜２５の最下層には、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）に属する第１層局所配線１９等の下層実配線パターン７（実デバイスパターン６）が設けられている。
【００８１】
また、第２層銅系メタル埋め込み配線層Ｍ２には、たとえば、接地配線パターン１２（実デバイスパターン６）が設けられている。
【００８２】
同様に、第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）には、たとえば、電源供給配線パターン１１（実デバイスパターン６）等の中層実配線パターン６ｗが設けられている。更に、第４層銅系メタル埋め込み配線層（第２の中層メタル配線層）には、たとえば、均一なメタル膜（この例では、銅系メタル膜等）で構成された光遮蔽パターン２０（位置合わせマーク配置領域の全域に亘って、ほぼ均一な厚さを有するメタル膜）が設けられている。光遮蔽パターン２０は、もちろん必須ではない。光遮蔽パターン２０があると、それよりも下層のデバイスパターンの変化によって、位置合わせパターンの視認性が影響を受けないメリットを有する。
【００８３】
また、第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）には、たとえば、上層ダミー配線パターン５が設けられている。更に、アルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）には、たとえば、位置合わせマーク３が設けられている。また、位置合わせマーク３の周辺のアルミニウム系パッドメタル非埋め込み配線層Ｌａには、パッド層ダミー配線パターン９が設けられている。パッド層ダミー配線パターン９は、通常は、微細パターンを有さず、比較的新居パターンが疎に分布するアルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）にパターンを追加するものであるから、同層の利用効率という点から有効である（ただし、必須ではない）。
【００８４】
更に、配線層層間絶縁膜２５上には、ファイナルパッシベーション膜２４が設けられている。ファイナルパッシベーション膜２４としては、たとえば、酸化シリコン系絶縁膜および窒化シリコン系絶縁膜等から構成されたものを公的なものとして例示することができる。ファイナルパッシベーション膜２４としては、この他、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等の無機系絶縁膜、有機系絶縁膜（たとえば、ポリイミド系絶縁膜）等の単層膜、または、これらの複合膜を例示することができる。
【００８５】
次に、図１の位置合わせマーク配置領域１（１ａ，１ｂ）の拡大上面レイアウト（主にアルミニウム系パッドメタル非埋め込み配線層Ｌａおよび第５層銅系メタル埋め込み配線層Ｍ５）の一例を図５に示す。図５に示すように、アルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）において、位置合わせマーク配置領域１のほぼ中央部には、例えば、主にアルミニウム系メタル膜等から構成された十字型の位置合わせマーク３が設けられている。同様に、アルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）において、位置合わせマーク３がない部分の位置合わせマーク配置領域１（１ａ，１ｂ）には、位置合わせマーク３と比較して、微細なパッド層ダミー配線パターン９（たとえば、正方形または、それに近い矩形等）が格子状に、多数、設けられている。
【００８６】
また、第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）において、位置合わせマーク配置領域１のほぼ全体には、例えば、位置合わせマーク３と比較して、微細な上層ダミー配線パターン５（たとえば、正方形または、それに近い矩形等）が格子状に、多数、設けられている。上層ダミー配線パターン５の配置及び形状は、ここに示したものに限定されず、参照光を散乱させて、コントラストを改善させるものであれば、どのようなものでも良い。
【００８７】
次に、図４の第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）および第２層銅系メタル埋め込み配線層Ｍ２の平面レイアウトを図６に例示する。図６に示すように、第３層銅系メタル埋め込み配線層Ｍ３（図４）は、たとえば、電源幹配線等の電源供給配線パターン１１（中層実配線パターン６ｗ）を構成している。一方、第２層銅系メタル埋め込み配線層Ｍ２（図４）は、接地配線パターンを構成している。
【００８８】
３．本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例の説明（主に図７および図８）
このセクションでは、位置合わせマーク３を観測する参照光（たとえば、ブロードバンドの可視光）を遮蔽して、下層の実デバイスパターンの観測への影響を回避する光遮蔽パターン（図４の例、すなわち、全面一様遮蔽膜）の変形例（ラインアンドスペース型およびスリット付一様遮蔽膜）について説明する。以下の例では、主に、光遮蔽パターンとして説明するが、図５の上層ダミー配線パターン５と同様に、参照光拡散用ダミーパターンと見ることもできる。また、スリット付一様遮蔽膜は、図６と同様に、電源配線等として使用することも可能である。
【００８９】
図７は本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例１（ラインアンドスペース型光遮蔽パターン）を説明するための図４の平面レイアウト図（第２の中層メタル配線層すなわち、第４層銅系メタル埋め込み配線層Ｍ４から構成された光遮蔽パターン２０を表示）である。図８は本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例２（スリット付平面型光遮蔽パターン）を説明するための図４の平面レイアウト図（第２の中層メタル配線層すなわち、第４層銅系メタル埋め込み配線層Ｍ４から構成された光遮蔽パターン２０を表示）である。これらに基づいて、本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造における光遮蔽パターンの変形例を説明する。
【００９０】
（１）ラインアンドスペース型光遮蔽パターン（主に図７）：
この例は、図７に示すように、図４における均一な厚さの光遮蔽パターン２０（たとえば、第４層銅系メタル埋め込み配線層Ｍ４から構成されている）の代わりに、リソグラフィによる微細寸法のラインアンドスペースパターンから構成された光遮蔽パターン２０（たとえば、第４層銅系メタル埋め込み配線層Ｍ４すなわち第２の中層メタル配線層から構成されている）としたものである。
【００９１】
この例では、図４のような均一厚さ光遮蔽パターン２０（図４）すなわち均一厚さ平面型光遮蔽パターンと比較して、遮蔽率は低下するものの、パターン占有率（当該部分近傍のチップ面積に占めるパターン部分の割合）が、あまり高くならないメリットがある（図３のチップ上通常領域１０とあまり変わらない）。
【００９２】
また、微細寸法のラインとスペースの周期的な繰り返しのため、ダマシンプロセス等の埋め込み配線プロセスとの相性が良好である等のメリットを有する（非埋め込み配線でも、エッチングに関して同様の効果がある）。特に、ダマシンプロセスにおけるＣＭＰプロセスは、広い配線を嫌うので、埋め込み配線の場合、プロセス上のメリットは特に大きい。
【００９３】
なお、ラインアンドスペースパターンは、直線状ラインから構成されたものである必要はないが、直線状ラインから構成されたものである場合は、リソグラフィ上、有利である。
【００９４】
（２）スリット付平面型光遮蔽パターン（主に図８）：
この例は、図８に示すように、比較的広いメタルパターンに伴う各種の問題点を回避するために、中間に１本程度（例えば、数本でも良い）、スリット３５又は分離帯（縦断したものでも部分的なスリットまたは、複数のスリットの集合体で線状の分離帯を構成しても良い）を設けたものである。このスリット付平面型光遮蔽パターン２０は、上と同様に、たとえば、第４層銅系メタル埋め込み配線層Ｍ４から構成されている。
【００９５】
４．位置合わせマーク配置領域内の実デバイスパターンに関する変形例の説明（主に図９および図１０）
セクション１から３の例では、位置合わせマーク配置領域内において、下層のデバイス層を電源配線配置領域等として利用する例を示したが、このセクションでは、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子配置領域として利用する例を説明する。
【００９６】
図９は位置合わせマーク配置領域内の実デバイスパターンに関する変形例を説明するための入力保護回路の回路図である。図１０は図９のダイオード３８，３９の部分の半導体基板の模式上面図である。これらに基づいて、位置合わせマーク配置領域内の実デバイスパターンに関する変形例を説明する。
【００９７】
図９に示すように、入力保護回路は、たとえば、入力端子３６に一端が接続された保護抵抗３７（たとえば、ポリシリコン抵抗、拡散抵抗等）、保護抵抗３７の他端と電源電位Ｖｄｄおよび接地電位Ｖｓｓ間にそれぞれ接続された保護ダイオード３９（Ｎ型ウエル間保護ダイオード）および保護ダイオード３８（基板間保護ダイオード）等の入力保護素子から構成されている。入力保護回路の内部側には、内部回路４０があり、そこには、例えば、保護対象であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極等が接続されている。
【００９８】
この例は、図６の電源供給配線パターン１１、接地配線パターン１２等に加えて、または、それに代えて、位置合わせマーク配置領域１（１ａ，１ｂ）の内の自由にデバイスを構成できる層を使用して、入力保護素子の全部又は一部を配置するものである。入力保護素子と位置合わせマーク配置領域１（１ａ，１ｂ）は、その性質上、チップの周辺部分になることが多く、このような利用の仕方は、特に有益である。
【００９９】
図９の位置合わせマーク配置領域１（１ａ，１ｂ）に形成されている保護素子の一例の一部を例示して、図１０に示す。図１０に示すように、ＳＴＩ絶縁膜１４（この下方は、たとえば、Ｐ型基板領域２ｓ）中に、たとえば、基板間保護ダイオード３８用およびＮ型ウエル間保護ダイオード３９用のアクティブ領域が開口されている。Ｎ型ウエル間保護ダイオード３９用のアクティブ領域および、その周辺のＰ型基板領域２ｓの表面に亘って、Ｎ型ウエル領域４３が形成されている。基板間保護ダイオード３８用のアクティブ領域に対応するＰ型基板領域２ｓの表面には、Ｎ＋領域４１（基板間保護ダイオードのカソード領域）が形成されている。一方、Ｎ型ウエル間保護ダイオード３９用のアクティブ領域に対応するＮ型ウエル領域４３の表面には、Ｐ＋領域４２（Ｎ型ウエル間保護ダイオードアノード領域）が形成されている。
【０１００】
５．位置合わせマーク配置領域（識別パターン配置領域）内のデバイス構造全般に関する各種変形例の説明（主に図１１から図２０）
ここまでに説明した図４等の各要素は、全て必須のものではなく、各要素を取り出して自由に組み合わせることができる。以下では、これらの組み合わせ及び更なる改良について、それらの組み合わせの例を示す。これらの組み合わせは、例示であって、各組み合わせの構成要素は、いずれも必須のものではない。
【０１０１】
図１１は位置合わせマーク配置領域内のデバイス構造全般に関する変形例１（光遮蔽パターンへのスリット導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１２は位置合わせマーク配置領域内のデバイス構造全般に関する変形例２（パッド層ダミー配線パターンの省略および平坦ＳＴＩの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１３は位置合わせマーク配置領域内のデバイス構造全般に関する変形例３（パッド層ダミー配線パターンおよび下層実配線パターンの省略）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１４は位置合わせマーク配置領域内のデバイス構造全般に関する変形例４（パッド層ダミー配線パターンの省略および上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１５は位置合わせマーク配置領域内のデバイス構造全般に関する変形例５（パッド層ダミー配線パターンおよび下層実配線パターンの省略並びに上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１６は位置合わせマーク配置領域内のデバイス構造全般に関する変形例６（パッド層ダミー配線パターンおよび光遮蔽パターンの省略、上層２層ダミーパターンおよび平坦ＳＴＩの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１７は位置合わせマーク配置領域内のデバイス構造全般に関する変形例７（パッド層ダミー配線パターンおよび光遮蔽パターンの省略、並びに上層２層ダミーパターンの導入）を説明するための図４に対応する位置合わせマーク配置領域１ａ（１）の拡大断面図である。図１８は識別パターン配置領域内のデバイス構造全般に関する変形例８を説明するための図１に対応するチップ表面全体レイアウト図である。図１９は図１８の識別パターン配置領域２１の上面図（主にパッドメタル配線層Ｌａおよび上層メタル配線層Ｍ５を表示）である。図２０は図１８のＢ−Ｂ’断面の図４に対応する識別パターン配置領域２１の拡大断面図である。これらに基づいて、位置合わせマーク配置領域（識別パターン配置領域）内のデバイス構造全般に関する各種変形例を説明する。
【０１０２】
（１）図４における光遮蔽パターンへのスリット導入（主に図１１により、図８を参照）：
この例は、図１１に示すように、図４における光遮蔽パターン２０へのスリット３５を導入したものである。このようにすることによって、図４及び図７と同様に、下層すなわち、第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）又は、これよりも下層のデバイス層が変化しても、それらの変化による位置合わせ画像の不所望な変化を十分に低減することができる。また、スリット等があるのでセクション３のサブセクション（２）で説明したのと同様の効果を得ることができる。
【０１０３】
（２）図４におけるパッド層ダミー配線パターンの省略および平坦ＳＴＩの導入（主に図１２）：
この例は、図１２に示すように、図４と比較して、以下のような特徴を持っている。
【０１０４】
（ａ）図４のパッド層ダミー配線パターン９が省略されている。
【０１０５】
（ｂ）第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）が、下層のタングステンプラグ埋め込み層ＬｐやＳＴＩ層Ｌｓ（素子分離絶縁膜層）とは、直接関係のない第１層局所配線１９（実デバイスパターン６すなわち中層実配線パターン６ｗ）として使用されている。
【０１０６】
（ｃ）第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）よりも、更に下層のデバイス層すなわち、タングステンプラグ埋め込み層Ｌｐ、素子分離絶縁膜層Ｌｓには、特別なパターンは形成されていない。具体的には、ゲートポリシリコン層Ｌｇ（ゲート電極層）およびタングステンプラグ埋め込み層Ｌｐのパターンはなく、素子分離絶縁膜層Ｌｓは、全面に均一な厚さのＳＴＩ層（酸化シリコン系フィールド絶縁膜）が有るだけである。
【０１０７】
このサブセクションの上記（ａ）のように、パッド層ダミー配線パターン９が省略されていると、アルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）に微細パターンが含まれないので、比較的ラフなリソグラフィ処理を適用することができるメリットを有する。
【０１０８】
更に、このサブセクションの上記（ｂ）、（ｃ）のように、ＦＥＴ等を形成しない構造とすると、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）をその部分のＦＥＴ等とは、直接的に関係しないその他の相互接続配線や電源配線、接地配線として使用できる等のメリットを有する。
【０１０９】
（３）図４におけるパッド層ダミー配線パターンおよび下層実配線パターンの省略（主に図１３）：
この例は、図１３に示すように、図１２と比較して、以下のような特徴を持っている。
【０１１０】
（ａ）第２層銅系メタル埋め込み配線層Ｍ２および第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）が、電源供給配線パターン１１および接地配線パターン１２等に使用されていない。従って、その他の相互接続配線として使用できる状態にされている。
【０１１１】
（ｂ）第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層は、図４と同様に、ＦＥＴ等の実デバイスが形成されている。
【０１１２】
このように、第２層銅系メタル埋め込み配線層Ｍ２および第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）が、電源供給配線パターン１１および接地配線パターン１２等に使用されていないので、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層のＦＥＴ等の実デバイスに関連した相互接続配線のレイアウトが容易である等のメリットを有する。
【０１１３】
（４）図４におけるパッド層ダミー配線パターンの省略および上層２層ダミーパターンの導入（主に図１４）：
この例は、図１４に示すように、図１２と比較して、以下のような特徴を持っている。
【０１１４】
（ａ）図１２（図４）の上層ダミー配線パターン５が、第４層銅系メタル埋め込み配線層Ｍ４（第２の中層メタル配線層）および第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）の２層に亘り形成されている。
【０１１５】
（ｂ）この結果として、図１２（図４）の光遮蔽パターン２０が、第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）によって構成されている。
【０１１６】
（ｃ）更に、これらの結果として、図１２（図４）の電源供給配線パターン１１および接地配線パターン１２は、それぞれ、１層分下層に下がって、電源供給配線パターン１１は、第２層銅系メタル埋め込み配線層Ｍ２から構成されており、接地配線パターン１２は、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）から構成されている。
【０１１７】
このサブセクションの上記（ａ）のように、上層ダミー配線パターン５ａ，５ｂが、たとえば、第４層銅系メタル埋め込み配線層Ｍ４（第２の中層メタル配線層）および第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）の２層（複数層）に亘り形成されているので、位置合わせ画像のコントラストを十分に確保することができるメリットを有する。
【０１１８】
一方、一般に、電源供給配線や接地配線としては、電流要領の大きな、より上層の配線が有利（図４又は図１２等の例）であるが、このサブセクションの上記（ｃ）のように、電源供給配線や接地配線を第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）、第２層銅系メタル埋め込み配線層Ｍ２等を使用して自由に構成できるメリットを有する。
【０１１９】
（５）図４におけるパッド層ダミー配線パターンおよび下層実配線パターンの省略並びに上層２層ダミーパターンの導入（主に図１５）：
この例は、図１５に示すように、図１４と比較して、以下のような特徴を持っている。
【０１２０】
（ａ）第２層銅系メタル埋め込み配線層Ｍ２が、電源供給配線パターン１１、接地配線パターン１２等に使用されていない。従って、その他の相互接続配線として使用できる状態にされている。
【０１２１】
（ｂ）第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層は、図４と同様に、ＦＥＴ等の実デバイスが形成されている。
【０１２２】
このように、第２層銅系メタル埋め込み配線層Ｍ２が、電源供給配線パターン１１、接地配線パターン１２等に使用されていないので、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層のＦＥＴ等の実デバイスに関連した相互接続配線のレイアウトが容易である等のメリットを有する。
【０１２３】
（６）図４におけるパッド層ダミー配線パターンおよび光遮蔽パターンの省略、上層２層ダミーパターンおよび平坦ＳＴＩの導入（主に図１６）：
この例は、図１６に示すように、図１４と比較して、以下のような特徴を持っている。
【０１２４】
図１４の光遮蔽パターン２０が省略されている。これは、上層ダミー配線パターン５が、第４層銅系メタル埋め込み配線層Ｍ４（第２の中層メタル配線層）および第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）の２層に亘り形成されているので、遮蔽効果も相当程度達成されている場合があるからである。
【０１２５】
このようにすることによって、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）、第２層銅系メタル埋め込み配線層Ｍ２，第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）が、自由に、電源配線、接地配線、その他の相互接続配線に利用できるメリットを有する。
【０１２６】
（７）図４におけるパッド層ダミー配線パターンおよび光遮蔽パターンの省略、並びに上層２層ダミーパターンの導入（主に図１７）：
この例は、図１７に示すように、図１６と比較して、以下のような特徴を持っている。
【０１２７】
（ａ）第２層銅系メタル埋め込み配線層Ｍ２および第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）が、電源供給配線パターン１１および接地配線パターン１２等に使用されていない。従って、その他の相互接続配線として使用できる状態にされている。
【０１２８】
（ｂ）第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層は、図４と同様に、ＦＥＴ等の実デバイスが形成されている。
【０１２９】
このように、第２層銅系メタル埋め込み配線層Ｍ２および第３層銅系メタル埋め込み配線層Ｍ３（第１の中層メタル配線層）が、電源供給配線パターン１１および接地配線パターン１２等に使用されていないので、第１層銅系メタル埋め込み配線層Ｍ１（下層メタル配線層）以下のデバイス層のＦＥＴ等の実デバイスに関連した相互接続配線のレイアウトが容易である等のメリットを有する。
【０１３０】
（８）位置合わせマーク配置領域とは独立に、又は、それに加えて、識別パターン配置領域にも以上の実施形態（変形例を含む）を適用した例（主に図１８から図２０）：
この例は、ここまでに説明した位置合わせマーク配置領域１（１ａ，１ｂ）に関するレイアウトの考え方（各実施の形態及び変形例を含む）を、位置合わせマーク配置領域１（１ａ，１ｂ）および識別パターン配置領域２１の両方に、または、識別パターン配置領域２１のみに適用したものである。従って、図１８、図１９及び図２０は、それぞれ図１、図５及び図４に対応しており、その内容は基本的に同じであるので、以下では原則として異なる部分のみを説明する。また、繰り返しになるので、断面の構成については、一つの例（図４に最も密接に対応する例）のみについて具体的に説明する。
【０１３１】
図１８に示すように、チップ２の表面２ａ（第１の主面）上には、位置合わせマーク配置領域１（１ａ，１ｂ）のほか、通常、製品型名、社名、ロット番号等のプロセス情報等のいわゆる識別パターン（識別文字、記号、パターン又は、これらの結合）が表示される識別パターン配置領域２１が設けられている。
【０１３２】
図１８の識別パターン配置領域２１の拡大平面図を図１９に示す。ただし、図４と同様に、主に、アルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）および第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）のみを表示する。また、図４と比較して、パッド層ダミー配線パターン９が設けられていないのは、識別パターンを構成する要素が比較的小さいので、識別パターンを自動認識等する際に画像の視認性を低下させる恐れがあるからである。
【０１３３】
次に、図１８及び図１９におけるＢ−Ｂ’断面を図２０に示す。図１９及び２０に示すように、識別パターン配置領域２１内のアルミニウム系パッドメタル非埋め込み配線層Ｌａ（パッドメタル配線層）には、識別パターン２３が設けられており、第５層銅系メタル埋め込み配線層Ｍ５（上層メタル配線層）には、図４と同様に、たとえば、マトリクス状に上層ダミー配線パターン５が設けられている。
【０１３４】
このようにすることにより、先に、位置合わせマーク配置領域１（１ａ，１ｂ）について説明したのと同様に、チップ内の各層の面積を有効活用することができ、その結果、回路モジュール等の配置が容易となる。
【０１３５】
６．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２１）
図２１は本願の前記一実施の形態の表示装置駆動用半導体集積回路装置の一例であるＬＣＤドライバチップのデバイス構造のアウトラインを説明するための図３に対応する図１のＸ−Ｘ’断面に対応するチップ模式断面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１３６】
先に説明したように、ＬＣＤドライバチップ等の表示装置駆動用半導体集積回路装置の位置合わせマークの視認性を確保するため、位置合わせマークを配置する位置合わせマーク配置領域には、実パターンを設けず、その代わりに、ダミーパターンを設けることが一般に行われている。
【０１３７】
しかし、本願発明者が、これらの方式について検討した結果、このようなやり方では、ドライバチップ上に、回路モジュール等をレイアウトする際の自由度が大幅に低下する恐れがあることが明らかとなった。
【０１３８】
そこで、前記実施の形態（変形例を含む）のアウトラインを説明するとすれば、以下のごとくである。すなわち、図２１に示すように、ＬＣＤドライバチップ等の表示装置駆動用半導体集積回路装置は、チップ状半導体基板２ｓ（２）の主に、表面２ａ（第１の主面）側に形成されている。そして、パッドメタル配線層Ｌａによって構成された多数のバンプ電極形成用パッド電極４を有している。チップ状半導体基板２ｓの第１の主面２ａ側には、位置合わせマーク配置領域１が設けられている。この位置合わせマーク配置領域１内には、パッドメタル配線層Ｌａによって構成された位置合わせマーク３が設けられている。更に、位置合わせマーク配置領域１内には、パッドメタル配線層Ｌａよりも、下層の上層メタル配線層Ｍ５（第５層配線層とは限らない）によって構成された上層ダミー配線パターン５が設けられている。更にまた、位置合わせマーク配置領域１内には、上層メタル配線層Ｍ５よりも下層のデバイス層Ｌｄ（配線層、プラグ層、ゲート電極層、絶縁膜層等）によって構成された実デバイスパターン６が設けられている。
【０１３９】
このような構成とすることにより、回路モジュール等のレイアウトの自由度を向上させることができる。
【０１４０】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４１】
例えば、前記実施の形態では、銅系埋め込み配線５層およびアルミニウム系非埋め込み配線１層（最上層）の配線層構成からなるデバイスを例に取り具体的に説明したが、その他の配線層構成からなるデバイスであってもよいことはいうまでもない。たとえば、配線層の総数は、３層から２０層程度までなら、何層であっても良い。また、銅系埋め込み配線の代わりに、アルミニウム系非埋め込み配線（一部の層であれば、タングステン系非埋め込み配線または埋め込み配線）を使用してもよい。また、その逆であっても良い。最上層アルミニウム系非埋め込み配線を銅系埋め込み配線に置き換えても良い。更に、埋め込み配線は、銅系に限らず、銀系その他であっても良い。
【０１４２】
また、前記実施の形態では、駆動する対象として、ＬＣＤを例に取り具体的に説明したが、その他の表示装置であってもよいことはいうまでもない。
【符号の説明】
【０１４３】
１  １，１ａ，１ｂ  位置合わせマーク配置領域
２  ＬＣＤドライバチップ
２ａ  チップの表面（第１の主面）
２ｂ  チップの裏面（第２の主面）
２ｓ  チップ状半導体基板（半導体基板部、Ｐ型基板領域）
３  位置合わせマーク
４  バンプ電極形成用パッド電極
４ｄ  出力バンプ電極形成用パッド電極（バンプ電極形成用パッド電極）
４ｓ  入力バンプ電極形成用パッド電極（バンプ電極形成用パッド電極）
５，５ａ，５ｂ  上層ダミー配線パターン
６  実デバイスパターン
６ｗ  中層実配線パターン
７  下層実配線パターン
８  実ゲート電極パターン
９  パッド層ダミー配線パターン
１０  チップ上通常領域（位置合わせマーク配置領域および識別パターン配置領域以外の領域）
１１  電源供給配線パターン
１２  接地配線パターン
１４  ＳＴＩ絶縁膜
１５  ゲート電極
１６  ソースドレイン領域
１７  タングステンプラグ
１８  プリメタル絶縁膜
１９  第１層局所配線
２０  光遮蔽パターン
２１  識別パターン配置領域
２２  実素子分離絶縁膜パターン
２３  識別パターン
２４  ファイナルパッシベーション膜
２５  配線層層間絶縁膜
２６  ＵＢＭ膜
２７  金バンプ電極
２８  第２層相互接続配線
２９  第３層相互接続配線
３０  第４層相互接続配線
３１  ＬＣＤのガラス基板
３２  フレキシブル配線フィルム
３３  ドライバチップ用ＡＣＦ
３４  ＬＣＤ用ＡＣＦ
３５  光遮蔽パターンのスリット部
３６  入力端子
３７  保護抵抗
３８  保護ダイオード（基板間保護ダイオード）
３９  保護ダイオード（Ｎ型ウエル間保護ダイオード）
４０  内部回路
４１  Ｎ＋領域
４２  Ｐ＋領域
４３  Ｎ型ウエル領域
４４  パッド開口
Ｌａ  アルミニウム系パッドメタル非埋め込み配線層（パッドメタル配線層）
Ｌｄ  デバイス層
Ｌｇ  ゲートポリシリコン層（ゲート電極層）
Ｌｐ  プリメタル層（タングステンプラグ埋め込み層）
Ｌｓ  ＳＴＩ層（素子分離絶縁膜層）
Ｍ１  第１層銅系メタル埋め込み配線層（下層メタル配線層）
Ｍ２  第２層銅系メタル埋め込み配線層
Ｍ３  第３層銅系メタル埋め込み配線層（第１の中層メタル配線層）
Ｍ４  第４層銅系メタル埋め込み配線層（第２の中層メタル配線層）
Ｍ５  第５層銅系メタル埋め込み配線層（上層メタル配線層）
Ｐ  出力パッドのピッチ
Ｓ  出力パッドのシフト量
Ｖｄｄ  電源電位
Ｖｓｓ  接地電位
【図１】
2015079848.tif 000003
【図２】
2015079848.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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