(57)【要約】【課題】  外部電源の立ち上がりが穏やかでも、チップ面積の増大を抑止することのできるパワーオンリセット回路を提供する。【解決手段】  実施形態のパワーオンリセット回路は、電源ＶＤＤＨと、電源ＶＤＤＨから生成され、電源ＶＤＤＨよりも低電圧である電源ＶＤＤＬと、を備える。検出回路１は、電源ＶＤＤＬの立ち上がりを検出する。微分回路２には、電源ＶＤＤＨの電位の変化に応じた電流が流れる。カレントミラー回路３は、微分回路２に流れる電流を増倍する。検出回路４は、カレントミラー回路３の出力電流の停止を検知し、電源ＶＤＤＨの立ち上がりの完了を検出する。ラッチ回路５は、検出回路１から出力される検出信号Ｋ１によりリセットされ、検出回路４から出力される検出信号Ｋ２によりセットされる。【選択図】  図１
2015154437.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と、
前記第１の電源から生成され、前記第１の電源よりも低電圧の第２の電源と、
前記第２の電源の立ち上がりを検出する第１の検出回路と、
前記第１の電源の電位の変化に応じた電流が流れる微分回路と、
前記微分回路に流れる電流を増倍するカレントミラー回路と、
前記カレントミラー回路の出力電流の停止を検知し、前記第１の電源の立ち上がりの完了を検出する第２の検出回路と、
前記第１の検出回路の出力信号によりリセットされ、前記第２の検出回路の出力信号によりセットされるラッチ回路と
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記第１の検出回路が、
前記第１の電源の電圧を降下させた電圧を電源電圧とし、前記第２の電源を入力信号とする第１の論理回路と、
前記第２の電源を電源電圧とし、前記第２の電源を入力信号とする第２の論理回路と、
前記第１の論理回路の出力信号により初期状態が決定され、前記第２の論理回路の出力信号の信号レベルを前記第１の電源の電圧レベルまで引き上げるレベル変換回路と
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記微分回路が、
前記第１の電源と前記カレントミラー回路との間に接続されるキャパシタを有する
ことを特徴とする請求項１または２に記載のパワーオンリセット回路。
【請求項４】
前記第２の検出回路が、
前記カレントミラー回路の出力端子に接続される抵抗を有し、前記抵抗の端子電圧の変化により前記出力電流の停止を検出する
ことを特徴とする請求項１乃至３のいずれか１項に記載のパワーオンリセット回路。
【請求項５】
前記抵抗が、ＭＯＳトランジスタである
ことを特徴とする請求項４に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
例えば、半導体集積回路では、消費電力低減のため、外部電源から供給される電圧をレギュレータ等で降圧し、内部回路を低電圧で駆動することが行われる。このような半導体集積回路に、電源投入時に内部回路をリセットするパワーオンリセット回路が内蔵されることがある。
【０００３】
従来、このパワーオンリセット回路として、抵抗とキャパシタにより構成される積分回路が用いられる。この積分回路は外部電源の電源線に接続され、キャパシタの端子電圧がパワーオンリセット信号として出力される。
【０００４】
積分回路を用いたパワーオンリセット回路では、外部電源の立ち上がりが穏やかな場合、それに応じて積分回路の時定数を大きくする必要がある。そのため、抵抗の抵抗値やキャパシタの容量値を大きくする必要があり、半導体集積回路のチップ面積が増大する、という問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２６９７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、外部電源の立ち上がりが穏やかでも、チップ面積の増大を抑止することのできるパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態のパワーオンリセット回路は、第１の電源と、第２の電源と、第１の検出回路と、微分回路と、カレントミラー回路と、第２の検出回路と、ラッチ回路とを備える。第２の電源は、前記第１の電源から生成され、前記第１の電源よりも低電圧である。第１の検出回路は、前記第２の電源の立ち上がりを検出する。微分回路には、前記第１の電源の電位の変化に応じた電流が流れる。カレントミラー回路は、前記微分回路に流れる電流を増倍する。第２の検出回路は、前記カレントミラー回路の出力電流の停止を検知し、前記第１の電源の立ち上がりの完了を検出する。ラッチ回路は、前記第１の検出回路の出力信号によりリセットされ、前記第２の検出回路の出力信号によりセットされる。
【図面の簡単な説明】
【０００８】
【図１】実施形態のパワーオンリセット回路の構成の例を示すブロック図。
【図２】図１に示すブロックの内部構成の例を示す回路図。
【図３】図１に示すブロックの内部構成の例を示す回路図。
【図４】実施形態のパワーオンリセット回路の動作の例を示す波形図。
【図５】図１に示すブロックの内部構成の別の例を示す回路図。
【図６】図１に示すブロックの内部構成の別の例を示す回路図。
【図７】図１に示すブロックの内部構成の別の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、実施形態のパワーオンリセット回路の構成の例を示すブロック図である。
【００１１】
本実施形態のパワーオンリセット回路は、第１の電源である電源ＶＤＤＨと、電源ＶＤＤＨから生成され、電源ＶＤＤＨよりも低電圧の第２の電源である電源ＶＤＤＬと、電源ＶＤＤＬの立ち上がりを検出する検出回路１と、電源ＶＤＤＨの電位の変化に応じた電流が流れる微分回路２と、微分回路２に流れる電流を増倍するカレントミラー回路３と、カレントミラー回路３の出力電流の停止を検知し、電源ＶＤＤＨの立ち上がりの完了を検出する検出回路４と、検出回路１から出力される検出信号Ｋ１によりリセットされ、検出回路４から出力される検出信号Ｋ２によりセットされるラッチ回路５と、を備える。
【００１２】
ここで、電源ＶＤＤＨは、例えば外部から供給される電源であり、電源ＶＤＤＬは、例えば降圧レギュレータにより、電源ＶＤＤＨから生成される電源である。したがって、電源ＶＤＤＬは、電源ＶＤＤＨよりも低電圧である。また、電源ＶＤＤＨの起動時には、電源ＶＤＤＨの立ち上がりに遅れて、電源ＶＤＤＬは立ち上がる。
【００１３】
図２および図３に、図１に示す各ブロックの内部構成の例を示す。図２は、検出回路１の内部構成の例を示す回路図であり、図３は、微分回路２、カレントミラー回路３、検出回路４およびラッチ回路５の内部構成の例を示す回路図である。
【００１４】
図２に、検出回路１の内部構成の例を示す。
【００１５】
検出回路１は、ダイオード接続のＰＭＯＳトランジスタＭＰ１３およびＭＰ１４により電源ＶＤＤＨの電圧を降下させた電圧を電源電圧とし、電源ＶＤＤＬを入力信号とするインバータＩＶ１１と、電源ＶＤＤＬを電源電圧とし、電源ＶＤＤＬを入力信号とするインバータＩＶ１２と、電源ＶＤＤＬを電源電圧とし、インバータＩＶ１２の出力を入力信号とするインバータＩＶ１３と、インバータＩＶ１２およびＩＶ１３の出力信号の信号レベルを電源ＶＤＤＨの電圧レベルＶＤＤＨにまで引き上げるレベル変換回路１１と、を備える。
【００１６】
インバータＩＶ１１は、電源電圧が電源ＶＤＤＨから降圧されているため、その閾値は、電源ＶＤＤＨで直接駆動されるときよりも低い。
【００１７】
インバータＩＶ１２およびＩＶ１３は、電源電圧が電源ＶＤＤＬである。したがって、
インバータＩＶ１２およびＩＶ１３の出力信号レベルは、電源ＶＤＤＬの電圧レベルＶＤＤＬとなる。
【００１８】
レベル変換回路１１は、ソース端子が電源ＶＤＤＨに接続されたＰＭＯＳトランジスタＭＰ１１およびＰＭＯＳトランジスタＭＰ１２と、ソース端子が接地端子に接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ１１のドレイン端子に接続されたＮＭＯＳトランジスタＭＮ１１と、ソース端子が接地端子に接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ１２のドレイン端子に接続されたＮＭＯＳトランジスタＭＮ１２と、を備える。
【００１９】
ＰＭＯＳトランジスタＭＰ１１のゲート端子は、ＰＭＯＳトランジスタＭＰ１２のドレイン端子とＮＭＯＳトランジスタＭＮ１２のドレイン端子との接続点であるノードＮ１２に接続されている。
【００２０】
ＰＭＯＳトランジスタＭＰ１２のゲート端子は、ＰＭＯＳトランジスタＭＰ１１のドレイン端子とＮＭＯＳトランジスタＭＮ１１のドレイン端子との接続点であるノードＮ１１に接続されている。
【００２１】
ＮＭＯＳトランジスタＭＮ１１のゲート端子へはインバータＩＶ１２の出力信号が入力され、ＮＭＯＳトランジスタＭＮ１２のゲート端子へはインバータＩＶ１３の出力信号が入力される。
【００２２】
これにより、インバータＩＶ１２およびＩＶ１３から出力されるＶＤＤＬレベルの信号はＶＤＤＨレベルに変換され、ノードＮ１２に出力される。
【００２３】
ノードＮ１２にはインバータＩＶ１４が接続されており、インバータＩＶ１４の出力が、検出回路１の出力信号である検出信号Ｋ１となる。
【００２４】
また、レベル変換回路１１は、ノードＮ１１と接地端子との間に接続されたＮＭＯＳトランジスタＭＮ１３を有する。
【００２５】
ＮＭＯＳトランジスタＭＮ１３のゲート端子へは、インバータＩＶ１１の出力信号が入力される。インバータＩＶ１１は、電源ＶＤＤＨの立ち上がり始めにおいては出力レベルが電源電圧レベルである。したがって、このとき、ＮＭＯＳトランジスタＭＮ１３はオン状態となる。
【００２６】
一方、このとき、電源ＶＤＤＬは、まだ接地電位付近の低い電圧である。したがって、インバータＩＶ１２およびＩＶ１３の出力は、ほぼ接地電位レベルであり、ＮＭＯＳトランジスタＭＮ１１およびＭＮ１２はともにオフ状態である。
【００２７】
したがって、電源ＶＤＤＨの立ち上がり始めにおいては、ＮＭＯＳトランジスタＭＮ１３がオンすることにより、ノードＮ１１は接地電位となる。また、ノードＮ１１が接地電位となるためＰＭＯＳトランジスタＭＰ１２がオンし、ノードＮ１２はＶＤＤＨレベルとなる。
【００２８】
このように、電源ＶＤＤＨの立ち上がり始めにおいては、ＮＭＯＳトランジスタＭＮ１３がオンすることにより、ノードＮ１１およびノードＮ１２の初期状態が決定される。
【００２９】
図３に、微分回路２、カレントミラー回路３、検出回路４およびラッチ回路５の内部構成の例を示す。
【００３０】
微分回路２は、電源ＶＤＤＨに接続されたキャパシタＣ２１を有する。キャパシタＣ２１の他端が、カレントミラー回路３との接続点であるノードＮ２１となる。電源ＶＤＤＨの立ち上がり時に、キャパシタＣ２１には、電源ＶＤＤＨの電位の変化の傾きに応じた電流が流れる。
【００３１】
カレントミラー回路３は、ソース端子が接地端子に接続され、ドレイン端子およびゲート端子が微分回路２のノードＮ２１に接続されたＮＭＯＳトランジスタＭＮ３１と、ソース端子が接地端子に接続され、ゲート端子がＮＭＯＳトランジスタＭＮ３１のゲート端子に接続されたＮＭＯＳトランジスタＭＮ３２と、を備える。
【００３２】
ここで、ＮＭＯＳトランジスタＭＮ３１とＮＭＯＳトランジスタＭＮ３２のトランジスタのサイズ比は１：ｎ（ｎ＞１）、すなわち、ミラー比がｎに設定されている。したがって、ＮＭＯＳトランジスタＭＮ３１に入力される電流の大きさをＩとすると、ＮＭＯＳトランジスタＭＮ３２に流れる出力電流（ミラー電流）の大きさはｎＩとなる。
【００３３】
検出回路４は、電源ＶＤＤＨとカレントミラー回路３のＮＭＯＳトランジスタＭＮ３２のドレイン端子との間に接続された抵抗Ｒ４１を有する。抵抗Ｒ４１とＮＭＯＳトランジスタＭＮ３２のドレイン端子の接続点の電圧が、検出信号Ｋ２として出力される。
【００３４】
ラッチ回路５は、ＳＲ型Ｆ／Ｆ（セット‐リセット型フリップフロップ）５１と、ＳＲ型Ｆ／Ｆ５１のＲ（リセット）端子に接続されたインバータＩＶ５１と、ＳＲ型Ｆ／Ｆ５１のＳ（セット）端子に接続された２入力のＡＮＤゲートＡＮ５１と、を備える。
【００３５】
ＳＲ型Ｆ／Ｆ５１の回路例として、図３では、ＮＯＲゲートＮＲ５１とＮＯＲゲートＮＲ５２のたすき掛け回路と、ＮＯＲゲートＮＲ５２の出力に接続されたインバータＩＶ５２により構成される例を示す。
【００３６】
この場合、ＮＯＲゲートＮＲ５１の入力端子がＲ端子となり、ＮＯＲゲートＮＲ５２の入力端子がＳ端子となる。また、インバータＩＶ５２の出力が出力信号となる。
【００３７】
なお、ＳＲ型Ｆ／Ｆ５１の構成は、この回路例に限るものではない。例えば、ＮＡＮＤゲートなどを用いて構成してもよい。
【００３８】
インバータＩＶ５１へは、検出回路１から出力される検出信号Ｋ１が入力される。ＡＮＤゲートＡＮ５１へは、検出信号Ｋ１と、検出回路４から出力される検出信号Ｋ２とが入力される。
【００３９】
インバータＩＶ５１の出力信号Ｎ５１がＳＲ型Ｆ／Ｆ５１のＲ端子へ入力され、ＡＮＤゲートＡＮ５１がＳＲ型Ｆ／Ｆ５１のＳ端子へ入力される。ＳＲ型Ｆ／Ｆ５１の出力が、パワーオンリセット信号ＲＥＳＥＴとなる。
【００４０】
次に、図４を用いながら、図２および図３に示した回路の電源ＶＤＤＨ投入時の動作について説明する。ここで、図４（ａ）と図４（ｂ）では、電源ＶＤＤＨの立ち上がりに要する時間が異なる。図４（ｂ）は、図４（ａ）に比べて電源ＶＤＤＨの立ち上がりが緩やかである場合を示す。
【００４１】
図４（ａ）に示すように、時刻ｔ０で電源ＶＤＤＨが投入されると、電源ＶＤＤＨの電圧は上昇を始める。一方、電源ＶＤＤＬは、電源ＶＤＤＨを降圧して生成されるので、電源ＶＤＤＨの立ち上がりに遅れて立ち上がり始める。
【００４２】
電源ＶＤＤＨが立ち上がり始めてから電源ＶＤＤＬが立ち上り始めるまでの間は、検出回路１のインバータＩＶ１１の出力が電源レベル、インバータＩＶ１２およびＩＶ１３の出力が接地レベルであるので、ＮＭＯＳトランジスタＭＮ１３はオンし、ＮＭＯＳトランジスタＭＮ１１およびＭＮ１２はオフ状態である。
【００４３】
そのため、この期間は、レベル変換回路１１のノードＮ１１は接地レベル、ノードＮ１２はＶＤＤＨレベルとなる。すなわち、ノードＮ１２の電位は、電源ＶＤＤＨの立ち上りに応じて上昇する。
【００４４】
したがって、ノードＮ１２のレベルを反転させるインバータＩＶ１４の出力である検出信号Ｋ１は、接地電位レベルとなる。
【００４５】
一方、電源ＶＤＤＨの立ち上がりにおいては、微分回路２のキャパシタＣ２１に電流Ｉが流れ、ノードＮ２１の電位が上昇する。
【００４６】
キャパシタＣ２１からカレントミラー回路３へ流れ込む電流Ｉは、カレントミラー回路３によりｎ倍され、カレントミラー回路３の出力に接続される検出回路４の抵抗４１に電流ｎＩが流れる。
【００４７】
この電流ｎＩによる抵抗４１の電圧降下により、検出回路４から出力される検出信号Ｋ２は、接地電位レベルとなる。
【００４８】
検出信号Ｋ１および検出信号Ｋ２は、ラッチ回路５へ入力される。すなわち、ラッチ回路５のインバータＩＶ５１へ検出信号Ｋ１が入力され、ラッチ回路５のＡＮＤゲートＡＮ５１へ検出信号Ｋ１と検出信号Ｋ２が入力される。
【００４９】
上述したように、電源ＶＤＤＨの立ち上がり始めでは、検出信号Ｋ１、Ｋ２ともに接地電位レベルである。したがって、インバータＩＶ５１の出力はＶＤＤＨレベルとなり、ＡＮＤゲートＡＮ５１の出力は接地電位レベルとなる。
【００５０】
インバータＩＶ５１の出力は、ＳＲ型Ｆ／Ｆ５１のリセット信号であり、ＡＮＤゲートＡＮ５１の出力は、ＳＲ型Ｆ／Ｆ５１のセット信号である。
【００５１】
したがって、電源ＶＤＤＨの立ち上がり始めにおいて、ＳＲ型Ｆ／Ｆ５１はリセットされ、ＳＲ型Ｆ／Ｆ５１の出力信号であるパワーオンリセット信号ＲＥＳＥＴは、接地電位レベルとなる。
【００５２】
その後、電源ＶＤＤＬが立ち上り始めて、電源ＶＤＤＬの電位が検出回路１のインバータＩＶ１１の閾値を超えると、インバータＩＶ１１の出力は接地電位レベルへ反転し、ＮＭＯＳトランジスタＭＮ１３はオフする。
【００５３】
時刻ｔ１で、電源ＶＤＤＬを電源とするインバータＩＶ１２およびＩＶ１３が活性状態になるとすると、インバータＩＶ１２の出力は接地電位レベル、インバータＩＶ１３の出力はＶＤＤＬレベルとなる。
【００５４】
これにより、レベル変換回路１１のＮＭＯＳトランジスタＭＮ１１はオフ状態を維持し、ＮＭＯＳトランジスタＭＮ１２はオン状態へ変化する。
【００５５】
ＮＭＯＳトランジスタＭＮ１２がオンするので、レベル変換回路１１のノードＮ１２の電位は、接地電位レベルへ変化する。また、ノードＮ１１の電位は、ＶＤＤＨレベルへ変化する。
【００５６】
したがって、時刻ｔ１で、検出回路１から出力される検出信号Ｋ１は、ＶＤＤＨレベルへ変化する。そのため、ＳＲ型Ｆ／Ｆ５１のリセット信号であるインバータＩＶ５１の出力は接地電位レベルとなる。
【００５７】
この間、微分回路２のキャパシタＣ２１には電流が流れ続けているので、検出回路４から出力される検出信号Ｋ２は、接地電位レベルのままである。
【００５８】
したがって、ＳＲ型Ｆ／Ｆ５１のセット信号であるＡＮＤゲートＡＮ５１の出力も接地電位レベルのままである。
【００５９】
これにより、ＳＲ型Ｆ／Ｆ５１の出力であるパワーオンリセット信号ＲＥＳＥＴは、接地電位レベルが保持される。
【００６０】
その後、時刻ｔ３で、電源ＶＤＤＨの立ち上がりが完了すると、微分回路２のキャパシタＣ２１に電流が流れなくなる。そのため、微分回路２のノードＮ２１の電位は、ＮＭＯＳトランジスタＭＮ３１の自己放電により降下し始める。この電位の降下がＮＭＯＳトランジスタＭＮ３１およびＭＮ３２の閾値にまで達すると、ＮＭＯＳトランジスタＭＮ３１およびＭＮ３２はオフし、カレントミラー回路３の出力に電流が流れなくなる。
【００６１】
そのため、検出回路４の抵抗４１に電流が流れなくなり、検出回路４から出力される検出信号Ｋ２は、ＶＤＤＨレベルへと変化する。
【００６２】
これにより、ラッチ回路５のＳＲ型Ｆ／Ｆ５１のセット信号であるＡＮＤゲートＡＮ５１の出力がＶＤＤＨレベルへ変化し、ＳＲ型Ｆ／Ｆ５１の出力であるパワーオンリセット信号ＲＥＳＥＴは、ＶＤＤＨレベルへ変化する。
【００６３】
すなわち、本実施形態では、電源ＶＤＤＨの立ち上がりの完了後に検出信号Ｋ２がＶＤＤＨレベルへ変化するまで、パワーオンリセット信号ＲＥＳＥＴは、接地電位レベルを保持している。
【００６４】
この動作は、図４（ｂ）に示すような、電源ＶＤＤＨの立ち上がりが緩やかである場合でも同じである。
【００６５】
図４（ｂ）に示すように、電源ＶＤＤＨの立ち上がりが緩やかである場合、微分回路２のキャパシタＣ２１に流れる電流が小さくなるので、微分回路２のノードＮ２１の電位の上昇は緩やかになる。しかし、本実施形態では、カレントミラー回路３によりキャパシタＣ２１に流れる電流を増倍しているので、ミラー比ｎを十分に大きく設定することにより、検出回路４の抵抗４１に流れる電流を十分に大きくすることができる。これにより、抵抗４１による電圧降下は十分大きくなり、電源ＶＤＤＨの立ち上がり時の検出信号Ｋ２を接地電位レベルとすることができる。
【００６６】
また、検出信号Ｋ２の立ち上がりは、図４（ａ）の場合と同様、ＮＭＯＳトランジスタＭＮ３１の自己放電によるノード２１の電位の降下により決定される。すなわち、検出信号Ｋ２は、図４（ａ）と同様、時刻ｔ３で立ち上がる。検出信号Ｋ２が立ち上がることにより、パワーオンリセット信号ＲＥＳＥＴもＶＤＤＨレベルへ変化する。
【００６７】
このように、本実施形態では、電源ＶＤＤＨの立ち上がりが緩やかである場合も、キャパシタＣ２１の容量を増加させることなく、パワーオンリセット信号ＲＥＳＥＴが接地電位レベルである期間を十分に確保することができる。
【００６８】
次に、図５〜図７に、カレントミラー回路３および検出回路４の内部構成の別の例を示す。
【００６９】
図５に示す検出回路４Ａでは、検出回路４の抵抗Ｒ４１の代わりに、ＰＭＯＳトランジスタＭＰ４１が設けられている。
【００７０】
ＰＭＯＳトランジスタＭＰ４１のゲート端子は、接地端子に接続されている。したがって、ＰＭＯＳトランジスタＭＰ４１は常にオンしており、そのオン抵抗が、抵抗Ｒ４１の代わりに利用される。
【００７１】
図６に示す例では、ＰＭＯＳトランジスタを用いてカレントミラー回路３Ａが形成されている。また、微分回路２および検出回路４Ｂは、カレントミラー回路３Ａと接地端子との間に、それぞれ接続されている。
【００７２】
カレントミラー回路３Ａは、ソース端子が電源ＶＤＤＨに接続され、ドレイン端子およびゲート端子が微分回路２のキャパシタ２１に接続されたＰＭＯＳトランジスタＭＰ３１と、ソース端子が電源ＶＤＤＨに接続され、ドレイン端子が検出回路４Ｂの抵抗Ｒ４１に接続され、ゲート端子がＰＭＯＳトランジスタＭＰ３１のゲート端子に接続されたＰＭＯＳトランジスタＭＰ３２と、を備える。
【００７３】
ここで、ＰＭＯＳトランジスタＭＰ３１とＰＭＯＳトランジスタＭＰ３２のトランジスタのサイズ比は、１：ｎ（ｎ＞１）に設定されている。
【００７４】
このカレントミラー回路３Ａは、微分回路２のキャパシタＣ２１に流れる電流をｎ倍に増倍させて、検出回路４Ｂの抵抗Ｒ４１へ流す。
【００７５】
検出回路４Ｂでは、抵抗Ｒ４１の端子電圧が検出回路４とは逆極性となる。そのため、検出回路４Ｂは、インバータＩＶ４１により抵抗Ｒ４の出力レベルを反転させる。インバータＩＶ４１の出力が検出信号Ｋ２となる。
【００７６】
図７に示す検出回路４Ｃでは、図６の検出回路４Ｂの抵抗Ｒ４１が、ＮＭＯＳトランジスタＭＮ４１に置換されている。
【００７７】
ＮＭＯＳトランジスタＭＮ４１のゲート端子は、電源ＶＤＤＨに接続されている。したがって、ＮＭＯＳトランジスタＭＮ４１は常にオンしており、そのオン抵抗が、抵抗Ｒ４１の代わりに利用される。
【００７８】
このような本実施形態によれば、電源ＶＤＤＨの立ち上がり時に電流が流れる微分回路としてキャパシタを使用し、キャパシタに流れる電流をカレントミラー回路で増倍している。そのため、電源ＶＤＤＨの立ち上がりが穏やかであっても、キャパシタの容量を増大させることなく、電源ＶＤＤＨの立ち上がりを検出でき、パワーオンリセット信号のリセット期間を十分に確保することができる。キャパシタの容量を増大させなくてもよいため、キャパシタの形成に必要なチップ面積の増大を抑止することができる。
【００７９】
以上説明した実施形態のパワーオンリセット回路によれば、外部電源の立ち上がりが穏やかでも、チップ面積の増大を抑止することができる。
【００８０】
また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１  検出回路
２  微分回路
３、３Ａ  カレントミラー回路
４、４Ａ、４Ｂ、４Ｃ  検出回路
５  ラッチ回路
１１  レベル変換回路
５１  ＳＲ型Ｆ／Ｆ
ＭＰ１１〜ＭＰ１４、ＭＰ３１、ＭＰ３２、ＭＰ４１  ＰＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１３、ＭＮ３１、ＭＮ３２、ＭＮ４１  ＮＭＯＳトランジスタ
ＩＶ１１〜ＩＶ１４、ＩＶ４１、ＩＶ５１、ＩＶ５２  インバータ
ＡＮ５１  ＡＮＤゲート
ＮＲ５１、ＮＲ５２  ＮＯＲゲート
Ｃ２１  キャパシタ
Ｒ４１  抵抗
【図１】
2015154437.tif 000003
【図２】
2015154437.tif 000004
【図３】
2015154437.tif 000005
【図４】
2015154437.tif 000006
【図５】
2015154437.tif 000007
【図６】
2015154437.tif 000008
【図７】
2015154437.tif 000009