(57)【要約】      （修正有）【課題】基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供する。【解決手段】誘電体層１１を介して積層され、セラミック本体１０の主面に露出したリード２１ａ〜２２ｂを有する第１及び第２の内部電極２１、２２と、セラミック本体１０の端面から主面と側面に伸びて形成された第１及び第２の外部電極３１、３２と、を含み、上記主面上の上記外部電極３１、３２の端から上記リード２１ａ〜２２ｂに対応する上記外部電極３１、３２までの長さをＧとし、上記外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷとし、上記セラミック本体１０の端面から上記リード２１ａ〜２２ｂに対応する上記外部電極３１、３２までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす基板内蔵用積層セラミック電子部品。【選択図】図３
2015043402.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記誘電体層を介して積層され、前記セラミック本体の第１及び第２の主面に露出した第１及び第２のリードを有する第１及び第２の内部電極と、
前記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、
を含み、
前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＧとし、前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記セラミック本体の端面までの長さをＢＷとし、前記セラミック本体の端面から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記セラミック本体の端面から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さＭは５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の平均厚さは５μｍ以上である、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記誘電体層を介して積層され、前記セラミック本体の第１及び第２の主面のうちいずれか一つ以上に露出したリードを有する第１及び第２の内部電極と、
前記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、
を含み、
前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＧとし、前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記セラミック本体の端面までの長さをＢＷとし、前記セラミック本体の端面から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＭとしたとき、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす、基板内蔵用積層セラミック電子部品。
【請求項６】
前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の平均厚さは５μｍ以上である、請求項５に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２の外部電極は銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含む、請求項５または６に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項５から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記誘電体層を介して積層され、前記セラミック本体の第１及び第２の主面に露出した第１及び第２のリードを有する第１及び第２の内部電極と、
前記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、
を含み、
前記第１及び第２の外部電極は前記セラミック本体の第１及び第２の主面で前記第１及び第２の内部電極と電気的に連結され、前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の平均厚さは５μｍ以上である、基板内蔵用積層セラミック電子部品。
【請求項１０】
前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＧとし、前記セラミック本体の第１及び第２の主面に形成された前記第１及び第２の外部電極の端から前記セラミック本体の端面までの長さをＢＷとし、前記セラミック本体の端面から前記第１及び第２の外部電極の前記第１及び第２のリードに対応する位置までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍ及び５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす、請求項９に記載の基板内蔵用積層セラミック電子部品。
【請求項１１】
前記第１及び第２の外部電極は銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含む、請求項９または１０に記載の基板内蔵用積層セラミック電子部品。
【請求項１２】
前記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項９から１１のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１３】
絶縁基板と、
前記絶縁基板内に内蔵された請求項１から１２のいずれか１項に記載の基板内蔵用積層セラミック電子部品と、
を含む、積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化につれ、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、エンベデッド素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法として、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層とこの複数の誘電体層の間に挿入された内部電極とを備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極を連結するためにレーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を開けなければならない。しかしながら、上記レーザー加工は、印刷回路基板の製造費用を相当増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵されなければならないため、基板の表面に実装される一般の積層セラミック電子部品とは異なり、外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層を設ける必要がない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層を上記外部電極上に設ける必要がある。
【０００８】
通常の外部電極の場合、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【０００９】
このような理由で、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成している。
【００１０】
しかしながら、別途の銅（Ｃｕ）メッキ層を形成することは、費用増加及びメッキ液の浸透による信頼性低下の問題をもたらすため、これを解決する方法が求められている。
【００１１】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種のＲＦモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品と比べて製品のサイズを画期的に減少させることができる。
【００１２】
また、ＭＰＵ等の能動素子の入力端子に非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１３】
この基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係から得られる相互接続インダクタンス低減効果に過ぎず、基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善効果は今まで達成していない。
【００１４】
通常、基板内蔵用積層セラミック電子部品においてＥＳＬを低くするためには、積層セラミック電子部品の内部の電流経路を短くする必要がある。
【００１５】
しかしながら、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成することにより外部電極の内部にメッキ液が浸透する問題が生じるため、内部の電流経路を短縮するのが容易ではない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】韓国公開特許第２００６−００７３２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の第１及び第２の主面に露出した第１及び第２のリードを有する第１及び第２の内部電極と、上記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、を含み、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＧとし、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記セラミック本体の端面までの長さをＢＷとし、上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たす基板内蔵用積層セラミック電子部品が提供される。
【００１９】
上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さＭは５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００２０】
上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の平均厚さは５μｍ以上であることができる。
【００２１】
上記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００２２】
本発明の他の実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の第１及び第２の主面のうちいずれか一つ以上に露出したリードを有する第１及び第２の内部電極と、上記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、を含み、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＧとし、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記セラミック本体の端面までの長さをＢＷとし、上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＭとしたとき、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たす基板内蔵用積層セラミック電子部品が提供される。
【００２３】
上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の平均厚さは５μｍ以上であることができる。
【００２４】
上記第１及び第２の外部電極は銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含むことができる。
【００２５】
上記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００２６】
本発明のさらに他の実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の第１及び第２の主面に露出した第１及び第２のリードを有する第１及び第２の内部電極と、上記セラミック本体の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極と、を含み、上記第１及び第２の外部電極は上記セラミック本体の第１及び第２の主面で上記第１及び第２の内部電極と電気的に連結され、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の平均厚さは５μｍ以上である基板内蔵用積層セラミック電子部品が提供される。
【００２７】
上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＧとし、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記セラミック本体の端面までの長さをＢＷとし、上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍ及び５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００２８】
上記第１及び第２の外部電極は銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含むことができる。
【００２９】
上記第１及び第２の外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００３０】
本発明のさらに他の実施形態によれば、絶縁基板と、上記絶縁基板内に内蔵された上記基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
【発明の効果】
【００３１】
本発明によれば、基板内蔵用積層セラミック電子部品の内部電極をセラミック本体の主面のみに伸びて露出させることにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３２】
また、内部電極をセラミック本体の主面のみに伸びて露出させることにより、メッキ液の浸透による信頼性の低下を防止することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】本発明の一実施形態による基板内蔵用積層セラミック電子部品のセラミック本体を示す模式図である。
【図３】図１のＸ‐Ｘ'線に沿う断面図であって、第１及び第２の内部電極の形状を示す断面図である。
【図４】本発明のさらに他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【図５】本発明の実施例及び比較例による等価直列インダクタンス（ＥＳＬ）を示すグラフである。
【発明を実施するための形態】
【００３４】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３５】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＸ‐Ｘ'線に沿う断面図である。
【００３６】
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２の主面に露出した第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１及び第２の内部電極２１、２２と、上記セラミック本体１０の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極３１、３２と、を含むことができる。
【００３７】
以下では、本発明の一実施形態による積層セラミック電子部品を説明する上で、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００３８】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内に積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２‐ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２つの端子が回路基板に接続されることを意味する。
【００３９】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。
【００４０】
ここで、「幅方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
【００４１】
本発明の一実施形態において、セラミック本体１０は、形状に特別な制限はなく、図示のように六面体形であることができる。
【００４２】
本発明の一実施形態において、セラミック本体１０は、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有し、上記第１及び第２の主面は、上記セラミック本体１０の上面及び下面ともいわれる。
【００４３】
本発明の一実施形態によれば、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００４４】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであることができる。
【００４５】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、例えば、４００ｎｍ以下であることができるが、特に制限されず、本発明の目的達成のために多様に調節されることができる。
【００４６】
上記第１及び第２の内部電極２１、２２は、その材料に特別な制限はなく、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００４７】
上記第１の内部電極２１は、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２の主面に露出した第１及び第２のリード２１ａ、２１ｂを有する。
【００４８】
また、上記第２の内部電極２２は、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２の主面に露出した第１及び第２のリード２２ａ、２２ｂを有する。
【００４９】
また、上記第１の内部電極２１と第２の内部電極２２は、上記セラミック本体１０の第１及び第２の主面に露出した第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂを介して下記第１及び第２の外部電極と電気的に連結されることができる。
【００５０】
このように内部電極をセラミック本体の上下面に伸びて露出させることにより、内部電極がセラミック本体の両端面を介して外部電極と連結される一般の形態に比べ、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００５１】
本発明の一実施形態によれば、第１及び第２の外部電極３１、３２は、上記セラミック本体１０の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成されることができる。
【００５２】
上記第１及び第２の外部電極３１、３２は、導電性金属及びガラスを含んで形成されることができる。
【００５３】
上記第１及び第２の外部電極３１、３２は、静電容量の形成のために上記セラミック本体１０の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成され、上記セラミック本体１０の第１及び第２の主面に露出した第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂを介して第１及び第２の内部電極２１、２２と電気的に連結されることができる。
【００５４】
上記第１及び第２の外部電極３１、３２は、上記第１及び第２の内部電極２１、２２と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上の導電性金属で形成されることができる。
【００５５】
上記第１及び第２の外部電極３１、３２は、上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
【００５６】
本発明の一実施形態によれば、上記第１の外部電極３１及び第２の外部電極３２上に銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００５７】
通常の積層セラミックキャパシタは印刷回路基板上に実装されるため、外部電極上にニッケル／スズメッキ層を形成することが一般的であった。
【００５８】
しかしながら、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、当該積層セラミックキャパシタの上記第１の外部電極３１及び第２の外部電極３２が銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板の回路と電気的に連結される。
【００５９】
したがって、本発明の一実施形態によれば、上記第１の外部電極３１及び第２の外部電極３２上には、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性の良い銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００６０】
一方、上記第１の外部電極３１及び第２の外部電極３２の場合も、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【００６１】
しかしながら、本発明の一実施形態によれば、上記第１の外部電極３１及び第２の外部電極３２上に銅（Ｃｕ）からなる金属層を形成することにより、上記の問題を解決することができる。
【００６２】
上記銅（Ｃｕ）からなる金属層は、その形成方法に特別な制限はなく、例えば、メッキ法により形成されることができる。
【００６３】
別の方法として、銅（Ｃｕ）を含み且つガラスフリットを含まない導電性ペーストを上記第１の外部電極３１及び第２の外部電極３２上に塗布して形成する塗布法を用いることもできる。
【００６４】
上記塗布法の場合、焼成後の上記金属層は、銅（Ｃｕ）のみからなることができる。
【００６５】
図３は、図１のＸ‐Ｘ'線に沿う断面図であって、第１及び第２の内部電極の形状を示す断面図である。
【００６６】
図３を参照すると、本発明の一実施形態による積層セラミック電子部品の上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さをＧとし、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷとし、上記セラミック本体１０の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極３１、３２までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ−Ｍを満たすことができる。
【００６７】
上記第１及び第２の外部電極３１、３２の端から第１及び第２の外部電極３１、３２の上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが３０μｍ≦Ｇ＜ＢＷ−Ｍを満たすように調節することにより、メッキ液の浸透による信頼性の低下を防止することができる。
【００６８】
上記第１及び第２の外部電極３１、３２の端から第１及び第２の外部電極３１、３２の上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが３０μｍ未満の場合は、メッキ液の浸透によって信頼性が低下する可能性がある。
【００６９】
上記第１及び第２の外部電極３１、３２の端から第１及び第２の外部電極３１、３２の上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＧが、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷから、上記セラミック本体１０の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極３１、３２までの長さＭを引いた値と同じ場合は、リードが形成されることができないため、セラミック本体１０の上下面で内部電極と外部電極を連結することができない。
【００７０】
本発明の他の実施形態による積層セラミック電子部品は、上記本発明の一実施形態による特徴に加えて、上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＭが５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００７１】
上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＭが５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすように調節することにより、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を防止することができるため、信頼性に優れた積層セラミック電子部品を具現することができる。
【００７２】
上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＭが５０μｍ未満の場合は、剥離不良が発生する可能性があるため、信頼性が低下するという問題がある。
【００７３】
上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＭがＢＷ−Ｇと一致する場合は、上記リードが形成されることができないため、セラミック本体１０の上下面で内部電極と外部電極を連結することができない。
【００７４】
一方、本発明の一実施形態によれば、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の平均厚さｔｅは５μｍ以上であることができる。
【００７５】
上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の平均厚さｔｅを５μｍ以上に調節することにより、メッキ液の浸透による信頼性の低下を防止することができる。
【００７６】
上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の平均厚さｔｅが５μｍ未満の場合は、メッキ液の浸透によって信頼性が低下する可能性がある。
【００７７】
上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の平均厚さｔｅ、上記第１及び第２の外部電極３１、３２の端から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＧ、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷ、及び上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さＭは、図３のようにセラミック本体１０の長さ‐厚さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンすることにより測定されることができる。
【００７８】
例えば、図３及び図４のようにセラミック本体１０の幅（Ｗ）方向の中央部に沿う長さ‐厚さ（Ｌ‐Ｔ）方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記第１及び第２の外部電極３１、３２の各部分の長さ及び厚さを測定して得ることができる。
【００７９】
本発明の他の実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２の主面のうちいずれか一つ以上に露出したリード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１及び第２の内部電極２１、２２と、上記セラミック本体１０の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極３１、３２と、を含み、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さをＧとし、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷとし、上記セラミック本体１０の端面から上記第１及び第２のリード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２の外部電極３１、３２までの長さをＭとしたとき、５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００８０】
上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の平均厚さは５μｍ以上であることができる。
【００８１】
上記第１及び第２の外部電極は、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含むことができる。
【００８２】
上記第１及び第２の外部電極上には、銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００８３】
その他の本発明の他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同じであるため、ここではその説明を省略する。
【００８４】
本発明のさらに他の実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２の主面のうちいずれか一つ以上に露出したリード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１及び第２の内部電極２１、２２と、上記セラミック本体１０の第１及び第２の端面から第１及び第２の主面と第１及び第２の側面に伸びて形成された第１及び第２の外部電極３１、３２と、を含み、上記第１及び第２の外部電極３１、３２は上記セラミック本体１０の第１及び第２の主面で上記第１及び第２の内部電極２１、２２と電気的に連結され、上記セラミック本体１０の第１及び第２の主面に形成された上記第１及び第２の外部電極３１、３２の平均厚さは５μｍ以上であることができる。
【００８５】
上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＧとし、上記セラミック本体の第１及び第２の主面に形成された上記第１及び第２の外部電極の端から上記セラミック本体の端面までの長さをＢＷとし、上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さをＭとしたとき、３０μｍ≦Ｇ＜ＢＷ及び５０μｍ≦Ｍ＜ＢＷ−Ｇを満たすことができる。
【００８６】
上記第１及び第２の外部電極は、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上を含むことができる。
【００８７】
上記第１及び第２の外部電極上には、銅（Ｃｕ）からなる金属層がさらに形成されることができる。
【００８８】
その他の本発明のさらに他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同じであるため、ここではその説明を省略する。
【００８９】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は下記の通りである。まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成することができる。
【００９０】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作されることができる。
【００９１】
次に、平均サイズが０．１〜０．２μｍのニッケル粒子を有する４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを製造することができる。
【００９２】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、２００〜３００層積層してセラミック本体を製造することができる。
【００９３】
次に、上記セラミック本体の上下面及び端部に導電性金属及びガラスを含む第１の外部電極及び第２の外部電極を形成することができる。
【００９４】
上記導電性金属は、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上であることができる。
【００９５】
上記ガラスは、特に制限されず、一般の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質であることができる。
【００９６】
上記第１及び第２の外部電極は、上記セラミック本体の上下面及び端部に形成されることにより、上記第１及び第２の内部電極とそれぞれ電気的に連結されることができる。
【００９７】
次に、上記第１の外部電極及び第２の外部電極上に銅（Ｃｕ）からなる金属層を形成することができる。
【００９８】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。
【００９９】
図４は、本発明のさらに他の実施形態による積層セラミック電子部品内蔵型印刷回路基板１００を示す断面図である。
【０１００】
図４を参照すると、本発明のさらに他の実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と、上記本発明の一実施形態による基板内蔵用積層セラミック電子部品と、を含むことができる。
【０１０１】
上記絶縁基板１１０は、絶縁層１２０が含まれた構造を有し、必要に応じて、図４に例示されたように多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。上記絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であることができる。
【０１０２】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理等のような後工程進行中の様々な過酷環境を同様に経験してしまう。
【０１０３】
特に、熱処理工程中の印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達され、積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１０４】
積層セラミック電子部品と印刷回路基板１００との接着面に加えられたストレスが接着強度より高い場合は、接着面が剥がれる剥離不良が発生する。
【０１０５】
積層セラミック電子部品と印刷回路基板１００との接着強度は積層セラミック電子部品と印刷回路基板１００との電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面の有効表面積を向上させるために積層セラミック電子部品の表面粗度を制御することにより積層セラミック電子部品と印刷回路基板１００との間の剥離現象を改善することができる。
【実施例】
【０１０６】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。
【０１０７】
実施例
実施例は、基板内蔵用積層セラミック電子部品のセラミック本体の第１及び第２の主面に形成された第１及び第２の外部電極の平均厚さｔｅと上記第１及び第２の外部電極の端から第１及び第２のリードに対応する第１及び第２の外部電極までの長さＧ、及び上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さＭの数値が本発明の数値範囲を満たすように製作したものである。
【０１０８】
比較例
比較例は、基板内蔵用積層セラミック電子部品のセラミック本体の第１及び第２の主面に形成された第１及び第２の外部電極の平均厚さｔｅと上記第１及び第２の外部電極の端から第１及び第２のリードに対応する第１及び第２の外部電極までの長さＧ、及び上記セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さＭの数値が本発明の範囲を外れる以外は、上記実施例と同じ条件で製作したものである。
【０１０９】
下記表１は、本発明の実施形態により基板内蔵用積層セラミック電子部品のセラミック本体の第１及び第２の主面に形成された第１及び第２の外部電極の平均厚さｔｅと上記第１及び第２の外部電極の端から第１及び第２のリードに対応する第１及び第２の外部電極までの長さＧの値による信頼性を比較して評価したものである。
【０１１０】
上記信頼性評価は、メッキ液の浸透による加速寿命の低下の有無を評価したものである。より具体的には、湿度条件８５８５（８５℃、８５％の湿度）で定格電圧を１時間印加して行った後、不良率が０．０１％未満の場合を◎、０．０１％〜１．００％の場合を○、１．００％〜５０％の場合を△、５０％以上の場合を×で表示した。
【０１１１】
【表１】
2015043402.tif 000003
＊：比較例
【０１１２】
上記表１を参照すると、比較例であるサンプル１〜１２は、セラミック本体の第１及び第２の主面に形成された第１及び第２の外部電極の平均厚さｔｅが本発明の数値範囲を外れるものであり、メッキ液の浸透による加速寿命の低下が発生して信頼性に問題があることが分かる。
【０１１３】
また、比較例であるサンプル１６及び１７は、第１及び第２の外部電極の端から第１及び第２のリードに対応する第１及び第２の外部電極までの長さＧが本発明の数値範囲を外れるものであり、信頼性に問題があることが分かる。
【０１１４】
これに対し、実施例であるサンプル１３〜１５及び１８〜２０は、本発明の数値範囲を満たすものであり、信頼性に優れることが分かる。
【０１１５】
下記表２は、本発明の実施形態により基板内蔵用積層セラミック電子部品のセラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さＭの値による信頼性を比較して評価したものである。
【０１１６】
上記信頼性評価は、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）の有無を評価したものである。より具体的には、セラミック本体の切断面モールド（Ｍｏｌｄ）検査を行って剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）の有無を評価した後、不良率が０．０１％未満の場合を◎、０．０１％〜１．００％の場合を○、１．００％〜５０％の場合を△、５０％以上の場合を×で表示した。
【０１１７】
【表２】
2015043402.tif 000004
＊：比較例
【０１１８】
上記表２を参照すると、比較例であるサンプル２１〜２６は、セラミック本体の端面から上記第１及び第２のリードに対応する第１及び第２の外部電極までの長さＭが本発明の数値範囲を外れるものであり、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良によって信頼性に問題があることが分かる。
【０１１９】
これに対し、実施例であるサンプル２７〜３２は、本発明の数値範囲を満たすものであり、信頼性に優れることが分かる。
【０１２０】
図５は、本発明の実施例及び比較例による等価直列インダクタンス（ＥＳＬ）を示すグラフである。
【０１２１】
図５を参照すると、本発明の実施例による等価直列インダクタンス（ＥＳＬ）が比較例による等価直列インダクタンス（ＥＳＬ）より低いことが分かる。
【０１２２】
以上のことから、本発明の一実施形態によれば、基板内蔵用積層セラミック電子部品の内部電極をセラミック本体の上下面に伸びて露出させた垂直積層型に製作することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができることが分かる。
【０１２３】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１２４】
１１  誘電体層
１０  セラミック本体
２１、２２  第１及び第２の内部電極
２１ａ、２１ｂ、２２ａ、２２ｂ  第１及び第２のリード
３１、３２  第１及び第２の外部電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
ｔｅ  セラミック本体の第１及び第２の主面に形成された第１及び第２の外部電極の平均厚さ
【図１】
2015043402.tif 000005
【図２】
2015043402.tif 000006
【図３】
2015043402.tif 000007
【図４】
2015043402.tif 000008
【図５】
2015043402.tif 000009