(57)【要約】【課題】低電源電圧で動作する差動増幅回路を提供することを課題とする。【解決手段】差動増幅回路は、ゲートが第１及び第２の差動入力ノードに接続される第１及び第２のトランジスタ（１１１，１１２）と、ドレインが第１及び第２のトランジスタに接続される第３及び第４のトランジスタ（１１３，１１４）と、第３及び第４のトランジスタのドレイン及びゲート間に接続される第１及び第２の抵抗と、ゲートが第１及び第２のトランジスタのドレインに接続され、ドレインが第１及び第２の差動出力ノードに接続される第５及び第６のトランジスタ（１２２，１３２）と、ドレインが第１及び第２の差動出力ノードに接続される第７及び第８のトランジスタ（１２１，１３１）と、第７及び第８のトランジスタのドレイン及びゲート間に接続される第３及び第４の抵抗を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の差動入力ノードと、
第２の差動入力ノードと、
第１の差動出力ノードと、
第２の差動出力ノードと、
ゲートが前記第１の差動入力ノードに接続され、ソースが第１の電位ノードに接続される第１のトランジスタと、
ゲートが前記第２の差動入力ノードに接続され、ソースが前記第１の電位ノードに接続される第２のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ソースが第２の電位ノードに接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのゲートに接続され、ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続される第４のトランジスタと、
前記第３のトランジスタのドレイン及びゲート間に接続される第１の抵抗と、
前記第４のトランジスタのドレイン及びゲート間に接続される第２の抵抗と、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続され、ドレインが前記第１の差動出力ノードに接続される第５のトランジスタと、
ゲートが前記第２のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続され、ドレインが前記第２の差動出力ノードに接続される第６のトランジスタと、
ソースが前記第１の電位ノードに接続され、ドレインが前記第１の差動出力ノードに接続される第７のトランジスタと、
ゲートが前記第７のトランジスタのゲートに接続され、ソースが前記第１の電位ノードに接続され、ドレインが前記第２の差動出力ノードに接続される第８のトランジスタと、
前記第７のトランジスタのドレイン及びゲート間に接続される第３の抵抗と、
前記第８のトランジスタのドレイン及びゲート間に接続される第４の抵抗と
を有することを特徴とする差動増幅回路。
【請求項２】
前記第１の差動入力ノード及び前記第２の差動入力ノードに入力される差動信号のコモンモード電圧が、前記第１の電位ノードに対して、前記第１のトランジスタ及び前記第２のトランジスタのゲート及びドレイン間電圧と同じ電圧になるように設定することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１の電位ノードの電位が、前記第１のトランジスタのゲート及びソース間電圧と前記第３のトランジスタのゲート及びソース間電圧とを加算した電位と同じ電圧になるように設定することを特徴とする請求項１記載の差動増幅回路。
【請求項４】
さらに、ゲート及びドレインが相互に接続される第９のトランジスタと、
ゲート及びドレインが前記第９のトランジスタのドレインに接続される第１０のトランジスタと、
前記第９のトランジスタのソース及び前記第１０のトランジスタのソース間の電圧と同じ電圧を前記第１の電位ノードに出力するための第１の電圧レギュレータとを有することを特徴とする請求項１又は３記載の差動増幅回路。
【請求項５】
さらに、前記第１の差動入力ノードに接続される第５の抵抗と、
前記第２の差動入力ノードに接続される第６の抵抗と、
前記第１の差動入力ノード及び前記第２の差動出力ノード間に接続される第１のフィードバック素子と、
前記第２の差動入力ノード及び前記第１の差動出力ノード間に接続される第２のフィードバック素子とを有することを特徴とする請求項１〜４のいずれか１項に記載の差動増幅回路。
【請求項６】
前記第１のフィードバック素子及び前記第２のフィードバック素子は、それぞれ、抵抗であることを特徴とする請求項５記載の差動増幅回路。
【請求項７】
前記第１のフィードバック素子及び前記第２のフィードバック素子は、それぞれ、抵抗及び容量の並列接続回路であることを特徴とする請求項５記載の差動増幅回路。
【請求項８】
前記第１のフィードバック素子及び前記第２のフィードバック素子は、それぞれ、容量であることを特徴とする請求項５記載の差動増幅回路。
【請求項９】
前記第５の抵抗は、前記第１の差動入力ノード及び第３の差動入力ノード間に接続され、
前記第６の抵抗は、前記第２の差動入力ノード及び第４の差動入力ノード間に接続され、
さらに、前記第３の差動入力ノード及び前記第４の差動入力ノードのコモンモード電圧が基準電圧に対してオフセット電圧を有する場合には、前記オフセット電圧を打ち消す電流を前記第１の差動入力ノード及び前記第２の差動入力ノードに出力するオフセット除去回路を有することを特徴とする請求項５〜８のいずれか１項に記載の差動増幅回路。
【請求項１０】
前記オフセット除去回路は、
正極入力端子が前記基準電圧のノードに接続される第２のオペアンプと、
前記第３の差動入力ノード及び前記第２のオペアンプの負極入力端子間に接続される第７の抵抗と、
前記第４の差動入力ノード及び前記第２のオペアンプの負極入力端子間に接続される第８の抵抗と、
前記第２のオペアンプの負極入力端子及び前記第２のオペアンプの出力端子間に接続される第９の抵抗と、
前記第２のオペアンプの出力端子及び前記第１の差動入力ノード間に接続される第１０の抵抗と、
前記第２のオペアンプの出力端子及び前記第２の差動入力ノード間に接続される第１１の抵抗とを有することを特徴とする請求項９記載の差動増幅回路。
【請求項１１】
さらに、前記第５のトランジスタのドレイン及びゲート間に接続される第１の位相補償回路と、
前記第６のトランジスタのドレイン及びゲート間に接続される第２の位相補償回路とを有することを特徴とする請求項１〜１０のいずれか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
ゲートに差動入力信号が入力され、差動入力信号を電圧−電流変換して、差動出力信号を出力する第１及び第２のＭＯＳトランジスタによる差動対を有する広帯域増幅器が知られている（特許文献１参照）。第３及び第４のＭＯＳトランジスタによる電流源は、第１及び第２のＭＯＳトランジスタとは逆極性を有し、ゲートとドレインとが抵抗回路を介して夫々接続され、第１及び第２のＭＯＳトランジスタによる差動対の負荷電流源となる。第１のバイアス回路は、第１及び第２のＭＯＳトランジスタの入力へのバイアスを設定する。第１及び第２の容量素子は、第３及び第４のＭＯＳトランジスタのゲートに差動入力信号を供給する各経路に各対応して介挿される。第１のバイアス回路は、第１及び第２のＭＯＳトランジスタのドレイン電流が流れるように、且つ、ドレイン電流をゲート電圧で二回微分した成分の絶対値が極小となるようなバイアス値を得るように構成される。第３及び第４のＭＯＳトランジスタは、それらのサイズが、二次歪み成分が主成分である電流を生成する動作点を取る所定値に設定されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１００２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
差動増幅回路の低消費電力化のため、低電源電圧で動作可能な差動増幅回路が望まれている。また、差動増幅回路では、差動信号のコモンモード電圧をフィードバック制御するためのコモンモードフィードバック回路が必要になるため、差動増幅回路の面積が大きくなってしまう課題がある。
【０００５】
本発明の目的は、低電源電圧で動作可能であり、及び／又は小面積の差動増幅回路を提供することである。
【課題を解決するための手段】
【０００６】
差動増幅回路は、第１の差動入力ノードと、第２の差動入力ノードと、第１の差動出力ノードと、第２の差動出力ノードと、ゲートが前記第１の差動入力ノードに接続され、ソースが第１の電位ノードに接続される第１のトランジスタと、ゲートが前記第２の差動入力ノードに接続され、ソースが前記第１の電位ノードに接続される第２のトランジスタと、ドレインが前記第１のトランジスタのドレインに接続され、ソースが第２の電位ノードに接続される第３のトランジスタと、ゲートが前記第３のトランジスタのゲートに接続され、ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続される第４のトランジスタと、前記第３のトランジスタのドレイン及びゲート間に接続される第１の抵抗と、前記第４のトランジスタのドレイン及びゲート間に接続される第２の抵抗と、ゲートが前記第１のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続され、ドレインが前記第１の差動出力ノードに接続される第５のトランジスタと、ゲートが前記第２のトランジスタのドレインに接続され、ソースが前記第２の電位ノードに接続され、ドレインが前記第２の差動出力ノードに接続される第６のトランジスタと、ソースが前記第１の電位ノードに接続され、ドレインが前記第１の差動出力ノードに接続される第７のトランジスタと、ゲートが前記第７のトランジスタのゲートに接続され、ソースが前記第１の電位ノードに接続され、ドレインが前記第２の差動出力ノードに接続される第８のトランジスタと、前記第７のトランジスタのドレイン及びゲート間に接続される第３の抵抗と、前記第８のトランジスタのドレイン及びゲート間に接続される第４の抵抗とを有する。
【発明の効果】
【０００７】
第１の電位ノード及び第２の電位ノード間に第１のトランジスタ及び第３のトランジスタが接続されるので、低電源電圧で動作可能であり、消費電力を低減することができる。また、コモンモードフィードバック回路を用いずに、差動信号のコモンモード電圧を収束させることができるので、差動増幅回路の面積を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】図１（Ａ）及び（Ｂ）は、第１の実施形態による差動増幅回路の構成例を示す図である。
【図２】図２（Ａ）及び（Ｂ）は、差動増幅回路の構成例を示す図である。
【図３】図３（Ａ）及び（Ｂ）は、第２の実施形態による差動増幅回路の構成例を示す図である。
【図４】図４は、第３の実施形態による差動増幅回路の構成例を示す回路図である。
【図５】図５は、第４の実施形態による差動増幅回路の構成例を示す回路図である。
【図６】図６（Ａ）及び（Ｂ）は、第４の実施形態によるローパスフィルタの構成例を示す図である。
【図７】図７（Ａ）〜（Ｄ）は、シミュレーション結果を示す図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１（Ａ）及び（Ｂ）は、第１の実施形態による差動増幅回路１００の構成例を示す図である。差動増幅回路１００は、全差動演算増幅回路であり、入力段１０１及び出力段１０２，１０３を有する。第１の差動入力ノードＩＰ及び第２の差動入力ノードＩＭには、相互に位相が反転した差動信号が入力される。差動増幅回路１００は、第１の差動入力ノードＩＰ及び第２の差動入力ノードＩＭに入力される差動信号を増幅し、その増幅した差動信号を第１の差動出力ノードＯＰ及び第２の差動出力ノードＯＭから出力する。第１の差動出力ノードＯＰ及び第２の差動出力ノードＯＭは、相互に位相が反転した差動信号を出力する。以下、電界効果トランジスタを単にトランジスタという。
【００１０】
まず、入力段１０１について説明する。第１のトランジスタ１１１は、ｐチャネルトランジスタであり、ゲートが第１の差動入力ノードＩＰに接続され、ソースが第１の電位ノードＶＤＤに接続される。第１の電位ノードＶＤＤは、正の電源電位ノードである。第２のトランジスタ１１２は、ｐチャネルトランジスタであり、ゲートが第２の差動入力ノードＩＭに接続され、ソースが第１の電位ノードＶＤＤに接続される。第３のトランジスタ１１３は、ｎチャネルトランジスタであり、ドレインが第１のトランジスタ１１１のドレインに接続され、ソースが第２の電位ノードＧＮＤに接続される。第２の電位ノードＧＮＤは、グランド電位ノードである。第４のトランジスタ１１４は、ｎチャネルトランジスタであり、ゲートが第３のトランジスタ１１３のゲートに接続され、ドレインが第２のトランジスタ１１２のドレインに接続され、ソースが第２の電位ノードＧＮＤに接続される。第１の抵抗１１５は、第３のトランジスタ１１３のドレイン及びゲート間に接続される。第２の抵抗１１６は、第４のトランジスタ１１４のドレイン及びゲート間に接続される。
【００１１】
次に、出力段１０２及び１０３について説明する。第５のトランジスタ１２２は、ｎチャネルトランジスタであり、ゲートが第１のトランジスタ１１１のドレインに接続され、ソースが第２の電位ノードＧＮＤに接続され、ドレインが第１の差動出力ノードＯＰに接続される。第６のトランジスタ１３２は、ｎチャネルトランジスタであり、ゲートが第２のトランジスタ１１２のドレインに接続され、ソースが第２の電位ノードＧＮＤに接続され、ドレインが第２の差動出力ノードＯＭに接続される。第１の位相補償回路１０４は、抵抗１２４及び容量１２５の直列接続回路であり、第５のトランジスタ１２２のドレイン及びゲート間に接続される。第２の位相補償回路１０５は、抵抗１３４及び容量１３５の直列接続回路であり、第６のトランジスタ１３２のドレイン及びゲート間に接続される。第７のトランジスタ１２１は、ｐチャネルトランジスタであり、ソースが第１の電位ノードＶＤＤに接続され、ドレインが第１の差動出力ノードＯＰに接続される。第８のトランジスタ１３１は、ｐチャネルトランジスタであり、ゲートが第７のトランジスタ１２１のゲートに接続され、ソースが第１の電位ノードＶＤＤに接続され、ドレインが第２の差動出力ノードＯＭに接続される。第３の抵抗１２３は、第７のトランジスタ１２１のドレイン及びゲート間に接続される。第４の抵抗１３３は、第８のトランジスタ１３１のドレイン及びゲート間に接続される。
【００１２】
なお、ｐチャネルトランジスタ及びｎチャネルトランジスタの極性は、逆にしてもよい。その場合、第１の電位ノードＶＤＤ及び第２の電位ノードＧＮＤの電位も逆になる。トランジスタ１１１、１１２、１２１及び１３１は、相互に同一の極性である。トランジスタ１１３、１１４、１２２及び１３２は、相互に同一の極性であり、トランジスタ１１１、１１２、１２１及び１３１に対して逆の極性である。
【００１３】
入力段１０１において、ソース接地のトランジスタ１１１及び１１２は、ソース接地増幅器である。トランジスタ１１３及び１１４は、負荷回路であり、それぞれ、抵抗１１５及び１１６により自己フィードバックがかかっている。
【００１４】
出力段１０２及び１０３において、ソース接地のトランジスタ１２２及び１３２は、入力段１０１の出力電圧を入力するソース接地増幅器である。トランジスタ１２１及び１３１は、負荷回路であり、それぞれ、抵抗１２３及び１３３により自己フィードバックがかかっている。トランジスタ１２２及び１３２の入出力端子間には、それぞれ、位相補償回路１０４及び１０５が接続されている。位相補償回路１０４及び１０５は、差動増幅回路１００の発振を防止することができる。なお、位相補償回路１０４及び１０５は、それぞれ、抵抗１２４及び１３４を削除し、容量１２５及び１３５のみで構成してもよい。
【００１５】
電源電圧は、第１の電位ノードＶＤＤ及び第２の電位ノードＧＮＤ間の電圧であり、次式で表される。ここで、Ｖｇｓｎは、ｎチャネルトランジスタ１１３のゲート及びソース間電圧であり、例えば約０．４Ｖである。Ｖｄｓｐは、ｐチャネルトランジスタ１１１のドレイン及びソース間電圧であり、例えば約−０．１Ｖである。Ｖｍは、製造及び／又は温度ばらつきマージンであり、例えば約０．２Ｖである。
【００１６】
Ｖｇｓｎ−Ｖｄｓｐ＋Ｖｍ
＝０．４Ｖ＋０．１Ｖ＋０．２Ｖ
＝０．７Ｖ
【００１７】
上記の０．７Ｖの電源電圧が低電源電圧であることを示すため、以下、図２（Ａ）及び（Ｂ）の差動増幅回路の電源電圧を説明する。
【００１８】
図２（Ａ）及び（Ｂ）は、差動増幅回路の構成例を示す図である。差動増幅回路は、増幅回路２０１及びコモンモードフィードバック（ＣＭＦＢ）回路２０２を有する。増幅回路２０１は、差動入力ノードＩＰ及びＩＭに入力される差動信号を増幅し、差動出力ノードＯＰ及びＯＭから差動信号を出力する。ｐチャネルトランジスタ２１１は、電流源である。電圧ＢＰは、バイアス電圧である。コモンモードフィードバック回路２０２は、増幅回路２０１の差動出力ノードＯＰ及びＯＭの差動信号のコモンモード電圧をモニタリングし、コモンモード電圧が所定の直流電圧に収束するように、増幅回路２０１にフィードバック制御する。コモンモード電圧は、例えば図７（Ｃ）の差動出力ノードＯＰ及びＯＭの差動信号の平均直流電圧であり、（ＯＰ＋ＯＭ）／２で表される。図７（Ｃ）の場合、コモンモード電圧は、５００ｍＶの直流電圧である。
【００１９】
電源電圧は、第１の電位ノードＶＤＤ及び第２の電位ノードＧＮＤ間の電圧であり、次式で表される。ここで、Ｖｄｓは、ｐチャネルトランジスタ２１１のドレイン及びソース間電圧であり、例えば約０．１Ｖである。Ｖｇｓは、ｐチャネルトランジスタ２１２のゲート及びソース間電圧であり、例えば約−０．４Ｖである。Ｖｄｄは、第１の電位ノードＶＤＤの電位である。Ｖｄｄ／２は、ｐチャネルトランジスタ２１２のゲート及び第２の電位ノードＧＮＤ間に印加される電圧であり、上記のコモンモード電圧とほぼ同じであり、例えば約０．５Ｖである。Ｖｍは、製造及び／又は温度ばらつきマージンであり、例えば約０．２Ｖである。
【００２０】
−Ｖｄｓ−Ｖｇｓ＋Ｖｄｄ／２＋Ｖｍ
＝０．１Ｖ＋０．４Ｖ＋０．５Ｖ＋０．２Ｖ
＝１．２Ｖ
【００２１】
以上のように、図２（Ｂ）の差動増幅回路の電源電圧は、１．２Ｖ必要である。これに対し、本願実施形態の図１（Ｂ）の差動増幅回路１００は、図２（Ｂ）の電流源のトランジスタ２１１が不要であるため、上記のように、０．７Ｖと低電源電圧化することができる。これは、上記のように、本願実施形態の図１（Ｂ）の差動増幅回路１００の電源電圧がＶｇｓｎ−Ｖｄｓｐ＋Ｖｍにより表すことができるからである。その結果、本願実施形態の図１（Ｂ）の差動増幅回路１００は、図２（Ｂ）の差動増幅回路に対して、低消費電力化することができる。なお、本願実施形態の図１（Ｂ）の差動増幅回路１００では、図２（Ａ）及び（Ｂ）のコモンモードフィードバック回路２０２が不要になる理由は後述する。
【００２２】
（第２の実施形態）
図３（Ａ）及び（Ｂ）は、第２の実施形態による差動増幅回路の構成例を示す図である。以下、第２の実施形態が第１の実施形態と異なる点を説明する。差動増幅回路１００には、抵抗３０１〜３０４が接続される。第５の抵抗３０１は、第１の差動入力ノードＩＰ及び第３の差動入力ノードＩＮＰ間に接続される。第６の抵抗３０２は、第２の差動入力ノードＩＭ及び第４の差動入力ノードＩＮＭ間に接続される。抵抗３０３は、第１のフィードバック素子であり、第１の差動入力ノードＩＰ及び第２の差動出力ノードＯＭ間に接続される。抵抗３０４は、第２のフィードバック素子であり、第２の差動入力ノードＩＭ及び第１の差動出力ノードＯＰ間に接続される。抵抗３０１、３０２の抵抗値をＲ１とし、抵抗３０３、３０４の抵抗値をＲ２とすると、差動増幅回路１００のゲインは、Ｒ２／Ｒ１となる。差動増幅回路１００は、差動入力ノードＩＮＰ及びＩＮＭに入力される差動信号を、Ｒ２／Ｒ１のゲインで増幅し、その増幅した差動信号を差動出力ノードＯＰ及びＯＭから出力する。
【００２３】
ｐチャネルトランジスタ１１１及び１１２の各々のゲート及びソース間電圧をＶｇｓｐとすると、差動入力ノードＩＮＰ及びＩＮＭに入力する差動信号のコモンモード電圧は、Ｖｄｄ＋Ｖｇｓｐに設定する。ここで、Ｖｄｄは、第１の電位ノードＶＤＤの電位である。すなわち、差動入力ノードＩＮＰ（ＩＰ）及び差動入力ノードＩＮＭ（ＩＭ）に入力される差動信号のコモンモード電圧は、第１の電位ノードＶＤＤに対して、第１のトランジスタ１１１及び第２のトランジスタ１１２のゲート及びソース間電圧Ｖｇｓｐとほぼ同じ電圧である。
【００２４】
上記の差動信号が差動入力ノードＩＮＰ及びＩＮＭに入力されると、トランジスタ１１１及び１１２の各々のゲート及びソース間電圧Ｖｇｓｐになり、トランジスタ１１１及び１１２には、それぞれ、ドレイン電流Ｉｄが流れる。すると、トランジスタ１１３及び１１４にも、それぞれ、ドレイン電流Ｉｄが流れる。すると、トランジスタ１１３及び１１４のゲート及びソース間電圧は、Ｖｇｓｎになる。また、トランジスタ１２２及び１３２のゲート及びソース間電圧も、Ｖｇｓｎになる。すると、トランジスタ１２２及び１３２には、それぞれ、ドレイン電流Ｉｄが流れる。すると、トランジスタ１２１及び１３１にも、ドレイン電流Ｉｄが流れる。すると、トランジスタ１２１及び１３１のゲート及びソース間電圧は、Ｖｇｓｐになる。これにより、第１の電位ノードＶＤＤに対して、差動信号のコモンモード電圧は、ＩＮＰ＝ＩＮＭ＝ＩＰ＝ＩＭ＝ＯＰ＝ＯＭ＝Ｖｇｓｐに収束する。そのため、第１の実施形態の差動増幅回路（図１（Ｂ））及び第２の差動増幅回路の差動増幅回路（図３（Ｂ））は、図２（Ａ）及び（Ｂ）のコモンモードフィードバック回路２０２が不要であり、小面積化することができる。
【００２５】
以上のように、第１及び第２の実施形態の差動増幅回路は、図２（Ｂ）の差動増幅回路に対して、低消費電力化及び小面積化することができる。
【００２６】
図７（Ａ）は、図３（Ｂ）の差動増幅回路の差動入力ノードＩＮＰ及びＩＮＭの差動信号及び差動出力ノードＯＰ及びＯＭの差動信号のシミュレーション波形図である。図７（Ｃ）は、図２（Ｂ）の差動増幅回路に図３と同様にＲ３０１，３０２，３０３，３０４の抵抗を接続して校正した差動増幅回路の差動入力ノードＩＰ及びＩＭの差動信号及び差動出力ノードＯＰ及びＯＭの差動信号のシミュレーション波形図である。本実施形態の図３（Ｂ）の差動増幅回路は、図２（Ｂ）の差動増幅回路に対して、同等の入出力波形となる。
【００２７】
図７（Ｂ）は、図３（Ｂ）の差動増幅回路の利得の周波数特性のシミュレーション結果を示す図である。図７（Ｄ）は、図２（Ｂ）の差動増幅回路に図３と同様にＲ３０１，３０２，３０３，３０４の抵抗を接続して校正した差動増幅回路の利得の周波数特性のシミュレーション結果を示す図である。本実施形態の図３（Ｂ）の差動増幅回路は、図２（Ｂ）の差動増幅回路に対して、同等の利得の周波数特性を有する。
【００２８】
以上のように、本実施形態の図３（Ｂ）の差動増幅回路は、図２（Ｂ）の差動増幅回路に対して、電源電圧が低く、面積が小さくても、同等の特性を維持することができる。
【００２９】
（第３の実施形態）
図４は、第３の実施形態による差動増幅回路の構成例を示す回路図である。以下、第３の実施形態が第２の実施形態と異なる点を説明する。図４の差動増幅回路は、図３（Ｂ）の差動増幅回路に対して、電流源４０１、オペアンプ４０２及びトランジスタ４０３〜４０５を追加したものである。オペアンプ４０２及びトランジスタ４０５は、第１の電圧レギュレータを構成する。
【００３０】
第９のトランジスタ４０３は、ｐチャネルトランジスタであり、ゲート及びドレインが相互に接続され、ソースが電流源４０１を介して電位ノードＶＤＤ１に接続される。第１０のトランジスタ４０４は、ｎチャネルトランジスタであり、ゲート及びドレインが第９のトランジスタ４０３のドレインに接続され、ソースが第２の電位ノードＧＮＤに接続される。第９のトランジスタ４０３のドレイン及びソース間電圧は、第９のトランジスタ４０３のゲート及びソース間電圧Ｖｇｓｐと同じ電圧になる。第１０のトランジスタ４０４のドレイン及びソース間電圧は、第１０のトランジスタ４０４のゲート及びソース間電圧Ｖｇｓｎと同じ電圧になる。第１のオペアンプ４０２の負極入力端子は、第９のトランジスタ４０３のソースに接続されているので、−Ｖｇｓｐ＋Ｖｇｓｎの電圧を入力する。第１のオペアンプ４０２の正極入力端子は、第１の電位ノードＶＤＤに接続される。第１のオペアンプ４０２は、第９のトランジスタ４０３のソース及び第１０のトランジスタのソース間の電圧−Ｖｇｓｐ＋Ｖｇｓｎと同じ電圧を第１の電位ノードＶＤＤに出力するように、ｐチャネルトランジスタ４０５のゲート電圧を制御する。ｐチャネルトランジスタ４０５は、ソースが電位ノードＶＤＤ１に接続され、ゲートが第１のオペアンプ４０２の出力端子に接続され、ドレインが第１の電位ノードＶＤＤに接続される。これにより、第１の電位ノードＶＤＤの電位Ｖｄｄは、Ｖｇｓｐ＋Ｖｇｓｎに設定される。
【００３１】
ここで、ｐチャネルトランジスタ４０３、１１１、１１２、１２１及び１３１のゲート及びソース間電圧は、すべて同じＶｇｓｐである。また、ｎチャネルトランジスタ４０４、１１３、１１４、１２２及び１３２のゲート及びソース間電圧は、すべて同じＶｇｓｎである。第１の電位ノードＶＤＤの電位Ｖｄｄは、第１のトランジスタ１１１のゲート及びソース間電圧Ｖｇｓｐと第３のトランジスタ１１３のゲート及びソース間電圧Ｖｇｓｎとを加算した電位−Ｖｇｓｐ＋Ｖｇｓｎとほぼ同じである。
【００３２】
また、第２の実施形態で説明したように、差動入力ノードＩＮＰ及びＩＮＭに入力される差動信号のコモンモード電圧は、Ｖｄｄ＋Ｖｇｓｐ＝（−Ｖｇｓｐ＋Ｖｇｓｎ）＋Ｖｇｓｐ＝Ｖｇｓｎに設定される。
【００３３】
本実施形態によれば、すべてのｐチャネルトランジスタ４０３、１１１、１１２、１２１及び１３１のドレイン及びソース間電圧は、ｐチャネルトランジスタ４０３、１１１、１１２、１２１及び１３１のゲート及びソース間電圧Ｖｇｓｐとほぼ同じになる。また、すべてのｎチャネルトランジスタ４０４、１１３、１１４、１２２及び１３２のドレイン及びソース間電圧は、ｎチャネルトランジスタ４０４、１１３、１１４、１２２及び１３２のゲート及びソース間電圧Ｖｇｓｎとほぼ同じになる。これにより、トランジスタのドレイン及びソース間抵抗によるドレイン直流電流のずれの影響が少なくなる。これにより、差動入力信号のコモンモード電圧と差動出力信号のコモンモード電圧が等しくなり、より安定したコモンモード電圧の差動信号を出力することができる。
【００３４】
また、ｐチャネルトランジスタ４０３及びｎチャネルトランジスタ４０４の直列接続回路に電流を流すことにより生成した基準電圧−Ｖｇｓｐ＋ｖｇｓｎを利用し、第１の電位ノードＶＤＤの電位Ｖｄｄを生成するので、外部電源からのノイズの混入を抑制できる。
【００３５】
（第４の実施形態）
図５は、第４の実施形態による差動増幅回路の構成例を示す回路図である。以下、第４の実施形態が第２の実施形態と異なる点を説明する。図５の差動増幅回路は、図３（Ｂ）の差動増幅回路に対して、オフセット除去回路５００を追加したものである。
【００３６】
第２の実施形態で説明したように、差動入力ノードＩＮＰ及びＩＮＭに入力される差動信号のコモンモード電圧は、Ｖｄｄ＋Ｖｇｓｐである。このコモンモード電圧がオフセット電圧Ｖｆを含み、差動入力ノードＩＮＰ及びＩＮＭに入力される差動信号のコモンモード電圧がＶｄｄ＋Ｖｇｓｐ＋Ｖｆである場合を説明する。オフセット除去回路５００は、差動入力ノードＩＮＰ及びＩＮＭからコモンモード電圧Ｖｄｄ＋Ｖｇｓｐ＋Ｖｆの差動信号を入力し、オフセット電圧Ｖｆを除去し、コモンモード電圧Ｖｄｄ＋Ｖｇｓｐの差動信号を差動入力ノードＩＰ及びＩＭに出力する。
【００３７】
オフセット除去回路５００は、基準電圧５０１、オペアンプ５０２及び抵抗５０３〜５０７を有する。基準電圧５０１は、基準電圧Ｖｄｄ＋Ｖｇｓｐを出力する。第２のオペアンプ５０２は、正極入力端子が直流電源５０１の基準電圧Ｖｄｄ＋Ｖｇｓｐのノードに接続される。第７の抵抗５０３は、第３の差動入力ノードＩＮＰ及び第２のオペアンプ５０２の負極入力端子間に接続される。第８の抵抗５０４は、第４の差動入力ノードＩＮＭ及び第２のオペアンプ５０２の負極入力端子間に接続される。第９の抵抗５０５は、第２のオペアンプ５０２の負極入力端子及び第２のオペアンプ５０２の出力端子間に接続される。第１０の抵抗５０６は、第２のオペアンプ５０２の出力端子及び第１の差動入力ノードＩＰ間に接続される。第１１の抵抗５０７は、第２のオペアンプ５０２の出力端子及び第２の差動入力ノードＩＭ間に接続される。
【００３８】
ここで、抵抗５０３、５０４、５０５、５０６、５０７を適切に設定すれば、差動入力ノードＩＮＰ及びＩＮＭの差動信号のコモンモード電圧は、Ｖｄｄ＋Ｖｇｓｐ＋Ｖｆである。第２のオペアンプ５０２の出力電圧は、Ｖｄｄ＋Ｖｇｓｐ−Ｖｆである。これにより、差動入力ノードＩＰ及びＩＭの差動信号のコモンモード電圧は、差動入力ノードＩＮＰ及びＩＮＭの差動信号のコモンモード電圧Ｖｄｄ＋Ｖｇｓｐ＋Ｖｆと第２のオペアンプ５０２の出力電圧Ｖｄｄ−Ｖｇｓｐ−Ｖｆとの平均電圧になるので、Ｖｄｄ＋Ｖｇｓｐになり、オフセット電圧Ｖｆを除去することができる。なお、抵抗５０３、５０４、５０５、５０６、５０７は、５０３＝５０４＝Ｒ１，５０５＝Ｒ１／２、５０６＝５０７＝３０１＝３０２に設定するのが望ましい。
【００３９】
オフセット除去回路５００は、第３の差動入力ノードＩＮＰ及び第４の差動入力ノードＩＮＭのコモンモード電圧が基準電圧Ｖｄｄ＋Ｖｇｓｐに対してオフセット電圧Ｖｆを有する場合には、オフセット電圧Ｖｆを除去した基準電圧Ｖｄｄ＋Ｖｇｓｐのコモンモード電圧を第１の差動入力ノードＩＰ及び第２の差動入力ノードＩＭに出力する。すなわち、オフセット除去回路５００は、オフセット電圧Ｖｆを打ち消す電流を第１の差動入力ノードＩＰ及び第２の差動入力ノードＩＭに出力する。
【００４０】
（第５の実施形態）
図６（Ａ）は、第４の実施形態による一次ローパスフィルタの構成例を示す図である。第１〜第４の実施形態の差動増幅回路１００を用いて、一次ローパスフィルタを構成する。第５の抵抗６０１は、第１の差動入力ノードＩＰ及び第３の差動入力ノードＩＮＰ間に接続される。第６の抵抗６０２は、第２の差動入力ノードＩＭ及び第４の差動入力ノードＩＮＭ間に接続される。抵抗６０３及び容量６０５の並列接続回路は、第１のフィードバック素子であり、第１の差動入力ノードＩＰ及び第２の差動出力ノードＯＭ間に接続される。抵抗６０４及び容量６０６の並列接続回路は、第２のフィードバック素子であり、第２の差動入力ノードＩＭ及び第１の差動出力ノードＯＰ間に接続される。
【００４１】
図６（Ｂ）は、第４の実施形態による二次ローパスフィルタの構成例を示す図である。２個の差動増幅回路１００ａ及び１００ｂを用いて、二次ローパスフィルタを構成する。
【００４２】
差動増幅回路１００ａは、第１〜第４の実施形態の差動増幅回路１００と同じ構成を有する。第１の差動入力ノードＩＰ１は、第１〜第４の実施形態の第１の差動入力ノードＩＰに対応する。第２の差動入力ノードＩＭ１は、第１〜第４の実施形態の第２の差動入力ノードＩＭに対応する。第１の差動出力ノードＯＰ１は、第１〜第４の実施形態の第１の差動出力ノードＯＰに対応する。第２の差動出力ノードＯＭ１は、第１〜第４の実施形態の第２の差動出力ノードＯＭに対応する。
【００４３】
差動増幅回路１００ｂは、第１〜第４の実施形態の差動増幅回路１００と同じ構成を有する。第１の差動入力ノードＩＰ２は、第１〜第４の実施形態の第１の差動入力ノードＩＰに対応する。第２の差動入力ノードＩＭ２は、第１〜第４の実施形態の第２の差動入力ノードＩＭに対応する。第１の差動出力ノードＯＰ２は、第１〜第４の実施形態の第１の差動出力ノードＯＰに対応する。第２の差動出力ノードＯＭ２は、第１〜第４の実施形態の第２の差動出力ノードＯＭに対応する。
【００４４】
第５の抵抗６０１は、第１の差動入力ノードＩＰ１及び第３の差動入力ノードＩＮＰ間に接続される。第６の抵抗６０２は、第２の差動入力ノードＩＭ１及び第４の差動入力ノードＩＮＭ間に接続される。抵抗６０３及び容量６０５の並列接続回路は、第１のフィードバック素子であり、第１の差動入力ノードＩＰ１及び第２の差動出力ノードＯＭ１間に接続される。抵抗６０４及び容量６０６の並列接続回路は、第２のフィードバック素子であり、第２の差動入力ノードＩＭ１及び第１の差動出力ノードＯＰ１間に接続される。
【００４５】
第５の抵抗６１３は、第１の差動入力ノードＩＰ２及び第２の差動出力ノードＯＭ１間に接続される。第６の抵抗６１４は、第２の差動入力ノードＩＭ２及び第１の差動出力ノードＯＰ１間に接続される。容量６１５は、第１のフィードバック素子であり、第１の差動入力ノードＩＰ２及び第２の差動出力ノードＯＭ２間に接続される。容量６１６は、第２のフィードバック素子であり、第２の差動入力ノードＩＭ２及び第１の差動出力ノードＯＰ２間に接続される。抵抗６１１は、差動入力ノードＩＰ１及び差動出力ノードＯＭ２間に接続される。抵抗６１２は、差動入力ノードＩＭ１及び差動出力ノードＯＰ２間に接続される。
【００４６】
以上のように、第１〜第５の実施形態によれば、第１の電位ノードＶＤＤ及び第２の電位ノードＧＮＤ間に第１のトランジスタ１１１及び第３のトランジスタ１１３が接続されるので、低電源電圧で動作可能であり、消費電力を低減することができる。また、コモンモードフィードバック回路２０２を用いずに、差動信号のコモンモード電圧を収束させることができるので、差動増幅回路の面積を小さくすることができる。
【００４７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４８】
１００  差動増幅回路
１０１  入力段
１０２，１０３  出力段
１０４，１０５  位相補償回路
１１１〜１１４，１２１，１２２，１３１，１３２  トランジスタ
１１５，１１６，１２３，１２４，１３３，１３４  抵抗
１２５，１３５  容量
【図１】
2015220689.tif 000003
【図２】
2015220689.tif 000004
【図３】
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【図４】
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【図５】
2015220689.tif 000007
【図６】
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【図７】
2015220689.tif 000009