(57)【要約】【課題】特性の低下を抑制すること。【解決手段】Ｄ／Ａ変換回路１０は、デジタル入力信号Ｄｉｎの下位ビットに応じて重み付けされた電流源２１，２２と、デジタル入力信号Ｄｉｎの上位ビットに応じて重み付けられた電流源４１，４２，４３を有している。基準電流源回路１２は、基準電流Ｉｒｅｆに基づいて、電流源２１，２２に対するバイアス電圧ＶＢ１と、電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を生成する。基準電流制御回路１１は、基準電流Ｉｒｅｆより少ない補正基準電流を基準電流源回路１２に供給する。補正制御回路６４は、補正基準電流に応じた各電流源２１，２２，４１〜４３の電流に基づいて、電流源２１，２２に対するバイアス電圧ＶＢ１と、電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を調整する。【選択図】図１
2015154097.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号の下位ビットに応じて重み付けされ、第１のバイアス電圧が供給される複数の第１電流源と、
前記デジタル入力信号の上位ビットに応じて重み付けされ、第２のバイアス電圧が供給される複数の第２電流源と、
第１の基準電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を生成する基準電流源回路と、
前記第１の基準電流に応じた前記第１電流源と前記第２電流源の電流を、前記デジタル入力信号に応じて合成して出力電流を生成する出力回路と、
前記基準電流源回路に供給される電流を前記第１の基準電流より少ない第２の基準電流に変更し、前記第２の基準電流に応じた前記第１電流源と前記第２電流源の電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を調整する補正回路と、
を備えたデジタルアナログ変換回路。
【請求項２】
前記基準電流源回路は、
第１端子に前記第１電圧が供給される基準トランジスタと、
前記基準トランジスタの第２端子に接続され、直列に接続された複数の抵抗を有し、前記複数の抵抗の間の複数のノードにそれぞれ対応する電圧を生成し、前記複数のノードのうちの１つのノードに前記基準トランジスタの制御端子が接続された第１の抵抗回路と、
前記複数のノードに第１端子が接続され、第２端子が前記第１電流源に接続された複数のスイッチを含む第１の選択回路と、
前記複数のノードに第１端子が接続され、第２端子が前記第２電流源に接続された複数のスイッチを含む第２の選択回路と、
前記基準トランジスタの第２端子に接続された第２の抵抗回路と、
前記第２の抵抗回路を前記第１の抵抗回路に並列に接続するスイッチと、
を有し、
前記第１の抵抗回路と前記第２の抵抗回路の抵抗値は前記基準トランジスタに流れる第１の基準電流を分流し、前記第２の抵抗回路の抵抗値は前記第１の抵抗回路に流れる電流と前記第２の基準電流とを等しくする抵抗値であること、
を特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
デジタル入力信号の下位ビットに応じて重み付けされ、第１のバイアス電圧が供給される複数の第１電流源と、
前記デジタル入力信号の上位ビットに応じて重み付けされ、第２のバイアス電圧が供給される複数の第２電流源と、
第１の基準電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を生成する基準電流源回路と、
前記第１の基準電流に応じた前記第１電流源と前記第２電流源の電流を、前記デジタル入力信号に応じて合成して出力電流を生成する出力回路と、
温度に応じた温度検出信号を出力する温度検出回路と、
前記基準電流源回路に供給される電流を前記温度検出信号に基づいて設定した第２の基準電流に変更し、前記第２の基準電流に応じた前記第１電流源と前記第２電流源の電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を調整する補正回路と、
を備えたデジタルアナログ変換回路。
【請求項４】
前記基準電流源回路は、
第１端子に前記第１電圧が供給される基準トランジスタと、
前記基準トランジスタの第２端子に接続され、直列に接続された複数の抵抗を有し、前記複数の抵抗の間の複数のノードにそれぞれ対応する電圧を生成し、前記複数のノードのうちの１つのノードに前記基準トランジスタの制御端子が接続された第１の抵抗回路と、
前記複数のノードに第１端子が接続され、第２端子が前記第１電流源に接続された複数のスイッチを含む第１の選択回路と、
前記複数のノードに第１端子が接続され、第２端子が前記第２電流源に接続された複数のスイッチを含む第２の選択回路と、
前記基準トランジスタの第２端子に接続され、それぞれの抵抗値が前記第１の抵抗回路の抵抗値と等しい複数の第２の抵抗回路と、
前記複数の第２の抵抗回路を前記第１の抵抗回路に並列に接続する複数のスイッチと、
を有し、
前記第１の抵抗回路と前記第２の抵抗回路は前記基準トランジスタに流れる第１の基準電流を分流し、
前記補正回路は、前記設定した第２の基準電流に応じて、前記第１の基準電流を分流し、前記第２の抵抗回路を接続して前記第１の抵抗回路に流れる電流と前記第２の基準電流とを等しくすること、
を特徴とする請求項３に記載のデジタルアナログ変換回路。
【請求項５】
前記基準トランジスタの制御端子は、前記第１の抵抗回路において複数のノードの中間のノードに接続されること、を特徴とする請求項２または４に記載のデジタルアナログ変換回路。
【請求項６】
前記補正回路は、
前記第２電流源と等しい電流を流す第１の補正用電流源と、
前記第１電流源のうちの最小の電流を流す電流源と等しい電流を流す第２の補正用電流源と、
前記第１の補正用電流源に接続された第１の補正用抵抗と、
前記第１の補正用抵抗と等しい抵抗値の第２の補正用抵抗と、
前記第１及び第２の補正用抵抗が接続された比較器と、
前記比較器からの判定信号に応じて前記第１及び第２の選択回路のスイッチを制御する補正制御回路と、
を有し、
前記補正制御回路は、
前記第２の補正用電流源と前記第１電流源とを前記第２の補正用抵抗に接続し、前記判定信号に応じて前記第１の選択回路のスイッチを制御して前記第１のバイアス電圧を調整し、
前記第２電流源を前記第２の補正用抵抗に接続し、前記判定信号に応じて前記第２の選択回路のスイッチを制御して前記第２のバイアス電圧を調整すること、
を特徴とする請求項２，４，５のいずれか一項に記載のデジタルアナログ変換回路。
【請求項７】
前記基準電流源回路は、複数の前記第２電流源にそれぞれ接続された複数の前記第２の選択回路を有し、
前記補正制御回路は、複数の前記第２電流源を順次前記第２の補正用抵抗に接続し、複数の前記第２電流源に対応する前記第２の選択回路のスイッチを制御して複数の前記第２電流源に対する複数の前記第２のバイアス電圧を調整すること、
を特徴とする請求項６に記載のデジタルアナログ変換回路。
【請求項８】
デジタル入力信号の下位ビットに応じて重み付けされ、第１のバイアス電圧が供給される複数の第１電流源と、前記デジタル入力信号の上位ビットに応じて重み付けされ、第２のバイアス電圧が供給される複数の第２電流源と、第１の基準電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を生成する基準電流源回路と、を有し、前記第１の基準電流に応じた前記第１電流源と前記第２電流源の電流を、前記デジタル入力信号に応じて合成して出力電流を生成するデジタルアナログ変換回路の補正方法であって、
前記基準電流源回路に供給される電流を前記第１の基準電流より少ない第２の基準電流に変更し、前記第２の基準電流に応じた前記第１電流源と前記第２電流源の電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を調整すること、
を特徴とするデジタルアナログ変換回路の補正方法。
【請求項９】
デジタル入力信号の下位ビットに応じて重み付けされ、第１のバイアス電圧が供給される複数の第１電流源と、前記デジタル入力信号の上位ビットに応じて重み付けされ、第２のバイアス電圧が供給される複数の第２電流源と、第１の基準電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を生成する基準電流源回路と、を有し、前記第１の基準電流に応じた前記第１電流源と前記第２電流源の電流を、前記デジタル入力信号に応じて合成して出力電流を生成するデジタルアナログ変換回路の補正方法であって、
前記基準電流源回路に供給される電流を温度に応じた温度検出信号に基づいて設定した第２の基準電流に変更し、前記第２の基準電流に応じた前記第１電流源と前記第２電流源の電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を調整すること、
を特徴とするデジタルアナログ変換回路の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタルアナログ変換回路、デジタルアナログ変換回路の補正方法に関する。
【背景技術】
【０００２】
従来、電流出力型のデジタルアナログ変換回路（Ｄ／Ａ変換回路）が知られている。Ｄ／Ａ変換回路は、バイナリコードに応じて重み付けられた複数の電流源とそれらに接続されたスイッチ回路を有し、デジタル入力信号に応じてスイッチ回路をオンオフすることで、デジタル入力信号に応じた電流を出力する（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Tao Chen and Georges G. E. Gielen,“A 14-bit 200-MHz Current-Steering DAC With Switching-Sequence Post-Adjustment Calibration”,IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 42, NO. 11, NOVEMBER 2007
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ｄ／Ａ変換回路に含まれる電流源の電流量は、たとえば製造工程や温度などの要因に応じて、設計値からの差（ばらつき）を生じる。このような差は、出力電流に誤差を生じさせ、Ｄ／Ａ変換回路の特性に影響する。
【課題を解決するための手段】
【０００５】
本発明の一観点によるデジタルアナログ変換回路は、デジタル入力信号の下位ビットに応じて重み付けされ、第１のバイアス電圧が供給される複数の第１電流源と、前記デジタル入力信号の上位ビットに応じて重み付けされ、第２のバイアス電圧が供給される複数の第２電流源と、第１の基準電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を生成する基準電流源回路と、前記第１の基準電流に応じた前記第１電流源と前記第２電流源の電流を、前記デジタル入力信号に応じて合成して出力電流を生成する出力回路と、前記基準電流源回路に供給される電流を前記第１の基準電流より少ない第２の基準電流に変更し、前記第２の基準電流に応じた前記第１電流源と前記第２電流源の電流に基づいて前記第１のバイアス電圧と前記第２のバイアス電圧を調整する補正回路と、を有する。
【発明の効果】
【０００６】
本発明の一観点によれば、特性の低下を抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は第一実施形態のデジタルアナログ変換回路の回路図、（ｂ）は抵抗回路のノードに対する選択回路の接続を示す説明図である。
【図２】第一実施形態のデジタルアナログ変換回路の補正時の状態を示す説明図である。
【図３】比較例のデジタルアナログ変換回路の回路図である。
【図４】第二実施形態のデジタルアナログ変換回路の回路図である。
【図５】第二実施形態のデジタルアナログ変換回路の補正時の状態を示す説明図である。
【発明を実施するための形態】
【０００８】
（第一実施形態）
以下、第一実施形態を説明する。
図１（ａ）に示すように、デジタルアナログ変換回路（Ｄ／Ａ変換回路）１０は、デジタル入力信号Ｄｉｎに応じた出力電流Ｉｏと、その出力電流Ｉｏと相補的（逆相）に電流量が変化する出力電流Ｉｏｘを生成する。本実施形態において、デジタル入力信号Ｄｉｎは４ビットのデジタル入力信号Ｄ３〜Ｄ０である。デジタル入力信号Ｄ０は最下位ビット（ＬＳＢ：Least Significant Bit）、デジタル入力信号Ｄ３は最上位ビット（ＭＳＢ：Most Significant Bit）である。
【０００９】
Ｄ／Ａ変換回路１０の基準電流制御回路１１は、基準電流Ｉｒｅｆを出力する。基準電流Ｉｒｅｆは、デジタル入力信号Ｄｉｎにより変化する出力電流Ｉｏ，Ｉｏｘの最小の変化量に対応する電流であり。この基準電流Ｉｒｅｆを単位電流とよぶことがある。基準電流制御回路１１は、後述する補正制御信号ＣＮ１に基づいて、基準電流Ｉｒｅｆの電流量を制御する。
【００１０】
基準電流源回路１２は、基準電流Ｉｒｅｆに基づいてバイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３を生成する。
基準電流源回路１２は、基準トランジスタＭＰＲを有している。基準トランジスタＭＰＲは例えばＰチャネルＭＯＳトランジスタである。基準トランジスタＭＰＲのソース端子は配線ＡＶＤに接続され、基準トランジスタＭＰＲのドレイン端子は３つの抵抗回路Ｒ１０，Ｒ１１，Ｒ１２の第１端子に接続されている。
【００１１】
抵抗回路Ｒ１０は、直列に接続された複数（図１（ａ）では８個）の抵抗Ｒ１〜Ｒ８を含む。各抵抗Ｒ１〜Ｒ８の抵抗値は、例えば互いに等しく設定されている。抵抗回路Ｒ１０の第１端子（抵抗Ｒ１の第１端子）は基準トランジスタＭＰＲのドレイン端子に接続されている。抵抗回路Ｒ１０の第２端子（抵抗Ｒ８の第２端子）はスイッチＳＷ１０の第１端子に接続され、スイッチＳＷ１０の第２端子は基準電流制御回路１１に接続されている。スイッチＳＷ１０は、常時オンしている。
【００１２】
抵抗回路Ｒ１０は、各抵抗Ｒ１〜Ｒ８に流れる電流に応じて、各抵抗Ｒ１〜Ｒ８の間のノードＮ１〜Ｎ７に対応する分圧電圧を生成する。上記の基準トランジスタＭＰＲのゲート端子（制御端子）は抵抗回路Ｒ１０のノードＮ４に接続されている。このノードＮ４における分圧電圧は、たとえば、抵抗ラダー回路において生成する複数の分圧電圧の範囲の中間の電圧である。
【００１３】
基準トランジスタＭＰＲと抵抗回路Ｒ１０の間のノードＮ１１は抵抗回路Ｒ１１，Ｒ１２の第１端子に接続されている。抵抗回路Ｒ１１，Ｒ１２の第２端子はスイッチＳＷ１１，ＳＷ１２を介して、スイッチＳＷ１０と基準電流制御回路１１の間のノードＮ１２に接続されている。スイッチＳＷ１１，ＳＷ１２は、基準電流制御回路１１によりオンオフ制御される。抵抗回路Ｒ１１，Ｒ１２は、スイッチＳＷ１１，ＳＷ１２のオンオフに応じて抵抗回路Ｒ１０に対して並列に接離される。
【００１４】
抵抗回路Ｒ１１，Ｒ１２の抵抗値は、抵抗回路Ｒ１０の抵抗値、つまり各抵抗Ｒ１〜Ｒ８の抵抗値を合成した抵抗値と等しい。たとえば、抵抗回路Ｒ１１，Ｒ１２は、抵抗回路Ｒ１０と同様に、直列に接続された複数（本実施形態では８個）の抵抗を含む。したがって、スイッチＳＷ１１，ＳＷ１２をオンしたとき、抵抗回路Ｒ１０に流れる電流は、基準トランジスタＭＰＲに流れる電流の１／３（３分の１）である。
【００１５】
抵抗回路Ｒ１０の各ノードＮ１〜Ｎ７は選択回路１３ａに接続されている。選択回路１３ａは、各ノードＮ１〜Ｎ７に第１端子が接続されたスイッチＳＷ１ａ〜ＳＷ７ａを有している。各スイッチＳＷ１ａ〜ＳＷ７ａの第２端子は互いに接続され、その接続点（ノード）は電流源２１，２２に接続されている。スイッチＳＷ１ａ〜ＳＷ７ａは、後述する補正制御回路６４が出力する制御信号ＣＴ２により、１つのスイッチがオンし、他のスイッチがオフするように制御される。したがって、選択回路１３ａは、各ノードＮ１〜Ｎ７のうちの１つのノードを選択する。その選択されたノードにおける分圧電圧と等しいバイアス電圧ＶＢ１が出力される。
【００１６】
同様に、各ノードＮ１〜Ｎ７には選択回路１３ｂ〜１３ｄが接続されている。各選択回路１３ｂ〜１３ｄは、図１（ａ）では省略しているが、選択回路１３ａと同様に、各ノードＮ１〜Ｎ７に接続されたスイッチを有し、各スイッチは補正制御回路６４が出力する制御信号ＣＴ２により制御される。各選択回路１３ｂ〜１３ｄは、選択回路１３ａと同様に、ノードＮ１〜Ｎ７のうちの１つのノードを選択し、その選択したノードにおける分圧電圧と等しいバイアス電圧ＶＢ４１〜ＶＢ４３を出力する。
【００１７】
図１（ｂ）は、ノードＮ１に対する選択回路１３ａ〜１３ｄに含まれるスイッチの接続状態を示す。図１（ｂ）において、ノードＮ１には、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄの第１端子が接続されている。スイッチＳＷ１ａは図１（ａ）に示すように選択回路１３ａに含まれる。スイッチＳＷ１ｂ〜ＳＷ１ｄは図１（ａ）に示す選択回路１３ｂ〜１３ｄに含まれる。各選択回路１３ｂ〜１３ｄは、スイッチＳＷ１ｂ〜ＳＷ１ｄと同様に、図１（ａ）に示すノードＮ２〜Ｎ７に接続されたスイッチを含む。
【００１８】
スイッチＳＷ１ａの第２端子は図１（ａ）に示すトランジスタＭＰ１，ＭＰ２．ＣＭ１に接続されている。スイッチＳＷ１ｂの第２端子は図１（ａ）に示すトランジスタＭＰ４１に接続され、スイッチＳＷ１ｃの第２端子は図１（ａ）に示すトランジスタＭＰ４２に接続され、スイッチＳＷ１ｄの第２端子は図１（ａ）に示すトランジスタＭＰ４３に接続されている。
【００１９】
図１（ａ）に示すように、バイアス電圧ＶＢ１は電流源２１，２２に供給される。バイアス電圧ＶＢ４１〜ＶＢ４３は電流源４１〜４３にそれぞれ供給される。
電流源２１はトランジスタＭＰ１を含む。トランジスタＭＰ１は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭＰ１のソース端子は配線ＡＶＤに接続され、ゲート端子にバイアス電圧ＶＢ１が供給される。トランジスタＭＰ１のドレイン端子はスイッチＳ１を介して出力端子Ｐｏに接続されている。また、トランジスタＭＰ１のドレイン端子はスイッチＳ１ｘを介して出力端子Ｐｏｘに接続されている。
【００２０】
電流源２２はトランジスタＭＰ２を含む。トランジスタＭＰ２は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭＰ２のソース端子は配線ＡＶＤに接続され、ゲート端子にバイアス電圧ＶＢ１が供給される。トランジスタＭＰ２のドレイン端子はスイッチＳ２を介して出力端子Ｐｏに接続されている。また、トランジスタＭＰ２のドレイン端子はスイッチＳ２ｘを介して出力端子Ｐｏｘに接続されている。
【００２１】
電流源２１，２２は、下位ビットのデジタル入力信号Ｄ１，Ｄ０に応じてバイナリ（２のべき乗）の比率（１：２）で重み付けされた値の電流Ｉ１，Ｉ２を流すように設定されている。たとえば、電流源２１に含まれるトランジスタＭＰ１のサイズは、基準トランジスタＭＰＲに流れる電流量と等しい（×１）電流を流すように設定されている。電流源２２に含まれるトランジスタＭＰ２のサイズは、基準トランジスタＭＰＲに流れる電流量の２倍（×２）の電流を流すように設定されている。
【００２２】
電流源４１はトランジスタＭＰ４１を含む。トランジスタＭＰ４１は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭＰ４１のソース端子は配線ＡＶＤに接続され、ゲート端子にバイアス電圧ＶＢ４１が供給される。トランジスタＭＰ４１のドレイン端子はスイッチＳ４１を介して出力端子Ｐｏに接続されている。また、トランジスタＭＰ４１のドレイン端子はスイッチＳ４１ｘを介して出力端子Ｐｏｘに接続されている。
【００２３】
電流源４２はトランジスタＭＰ４２を含む。トランジスタＭＰ４２は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭＰ４２のソース端子は配線ＡＶＤに接続され、ゲート端子にバイアス電圧ＶＢ４２が供給される。トランジスタＭＰ４２のドレイン端子はスイッチＳ４２を介して出力端子Ｐｏに接続されている。また、トランジスタＭＰ４２のドレイン端子はスイッチＳ４２ｘを介して出力端子Ｐｏｘに接続されている。
【００２４】
電流源４３はトランジスタＭＰ４３を含む。トランジスタＭＰ４３は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭＰ４３のソース端子は配線ＡＶＤに接続され、ゲート端子にバイアス電圧ＶＢ４３が供給される。トランジスタＭＰ４３のドレイン端子はスイッチＳ４３を介して出力端子Ｐｏに接続されている。また、トランジスタＭＰ４３のドレイン端子はスイッチＳ４１ｘを介して出力端子Ｐｏｘに接続されている。
【００２５】
電流源４１，４２，４３は、上位ビットのデジタル入力信号Ｄ３，Ｄ２に応じて重み付けられた値の電流Ｉ４１，Ｉ４２，Ｉ４３を流すように設定されている。電流源４１〜４３に含まれるトランジスタＭＰ４１〜ＭＰ４３のサイズは、互いに等しい電流であって、基準トランジスタＭＰＲに流れる電流量の４倍（×４）の電流を流すように設定されている。
【００２６】
デコーダ５１は、デジタル入力信号Ｄｉｎ（Ｄ３〜Ｄ０）に基づいて、各スイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘをオンオフ制御する制御信号ＣＴ１を生成する。なお、制御信号ＣＴ１は、各スイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘをそれぞれ個別に制御する信号を含み、図１（ａ）では、１つの符号を用いて示している。
【００２７】
例えば、図１（ａ）は、２進数で「１００１」のデジタル入力信号Ｄｉｎに応じた出力電流Ｉｏ，Ｉｏｘを生成する状態を示す。デコーダ５１はデジタル入力信号Ｄｉｎ（Ｄ３〜Ｄ０）をデコードして複数の信号を含む制御信号ＣＴ１を生成する。この制御信号ＣＴ１に応答して、スイッチＳ１，Ｓ２ｘ，Ｓ４１，Ｓ４２，Ｓ４３ｘがオフし、スイッチＳ１ｘ，Ｓ２，Ｓ４１ｘ，Ｓ４２ｘ，Ｓ４３がオンする。したがって、オンしたスイッチＳ２，Ｓ４３によって、電流源２２，４３の電流Ｉ２，Ｉ４３を合成した出力電流Ｉｏが出力端子Ｐｏから出力される。また、オンしたスイッチＳ１ｘ，Ｓ４１ｘ，Ｓ４２ｘにより、電流源２１，４１，４２の電流Ｉ１，Ｉ４１，Ｉ４２を合成した出力電流Ｉｏｘが出力端子Ｐｏｘから出力される。各スイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘとデコーダ５１は出力回路に含まれる。
【００２８】
また、Ｄ／Ａ変換回路１０は、各電流源２１，２２，４１〜４３の電流量を補正する補正回路６０を有している。
補正回路６０は、補正用電流源６１，６２、補正用スイッチＣＳ４，ＣＳ１，ＳＣ１，ＳＣ２，ＳＣ４１〜ＳＣ４３、補正用抵抗ＣＲ４，ＣＲ１、比較器（コンパレータ）６３、補正制御回路６４を有している。
【００２９】
第１の補正用電流源６１はトランジスタＣＭ４を含む。トランジスタＣＭ４は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＣＭ４のソース端子は配線ＡＶＤに接続されている。トランジスタＣＭ４のゲート端子はトランジスタＣＭ４のゲート端子及びドレイン端子に接続されている。トランジスタＣＭ４のドレイン端子は補正用スイッチＣＳ４の第１端子に接続され、補正用スイッチＣＳ４の第２端子は補正用抵抗ＣＲ４（第１の補正用抵抗）の第１端子に接続されている。補正用抵抗ＣＲ４の第２端子は配線ＡＶＳに接続されている。
【００３０】
第２の補正用電流源６２はトランジスタＣＭ１を含む。トランジスタＣＭ１は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＣＭ１のソース端子は配線ＡＶＤに接続されている。トランジスタＣＭ１のゲート端子にはバイアス電圧ＶＢ１が供給される。トランジスタＣＭ１のドレイン端子は補正用スイッチＣＳ１の第１端子に接続され、補正用スイッチＣＳ１の第２端子は補正用抵抗ＣＲ１（第２の補正用抵抗）の第１端子に接続されている。補正用抵抗ＣＲ１の第２端子は配線ＡＶＳに接続されている。補正用抵抗ＣＲ１の抵抗値は、補正用抵抗ＣＲ４の抵抗値と等しい。
【００３１】
第１の補正用電流源６１は、上位ビットのデジタル入力信号Ｄ３，Ｄ２に対応する電流源４１〜４３の電流Ｉ４１〜Ｉ４３と等しい電流を流すように重み付けられている。補正用電流源６１に含まれるトランジスタＣＭ４のサイズは、トランジスタＭＰ４１〜ＭＰ４３に流れる電流量と等しい電流量であって、基準トランジスタＭＰＲに流れる電流量の４倍（×４）の電流を流すように設定されている。
【００３２】
第２の補正用電流源６２は、最下位ビットのデジタル入力信号Ｄ０に応じて重み付けられた値の電流を流す電流源２１の電流Ｉ１と等しい電流を流すように重み付けられている。補正用電流源６２に含まれるトランジスタＣＭ１のサイズは、トランジスタＭＰ１に流れる電流量と等しく、基準トランジスタＭＰＲに流れる電流量の１倍（×１）の電流を流すように設定されている。
【００３３】
補正用スイッチＣＳ４と補正用抵抗ＣＲ４の間のノードＮ２１は比較器（コンパレータ）６３の非反転入力端子に接続されている。補正用スイッチＣＳ１と補正用抵抗ＣＲ１の間のノードＮ２２は、コンパレータ６３の反転入力端子に接続されている。また、ノードＮ２２は、補正用スイッチＳＣ１，ＳＣ２，ＳＣ４１〜ＳＣ４３を介して各電流源２１，２２，４１〜４３のトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３のドレイン端子に接続されている。
【００３４】
コンパレータ６３は、ノードＮ２１の電位をノードＮ２２の電位と比較し、比較結果に応じたレベルの判定信号Ｋ１を出力する。この判定信号Ｋ１は補正制御回路６４に供給される。
【００３５】
補正制御回路６４は、外部制御信号ＣＮＴに基づいて、Ｄ／Ａ変換回路１０における補正処理を行う。外部制御信号ＣＮＴは、例えばパワーオンリセット信号や初期化信号である。なお、外部制御信号ＣＮＴを例えばＣＰＵ等の回路から供給するようにしてもよい。外部制御信号ＣＮＴは、Ｄ／Ａ変換回路１０における動作を制御する。例えば、Ｌレベルの外部制御信号ＣＮＴは、Ｄ／Ａ変換回路１０の通常モードを示し、Ｈレベルの外部制御信号ＣＮＴは、Ｄ／Ａ変換回路１０における補正モードを示す。通常モードにて動作するＤ／Ａ変換回路１０は、デジタル入力信号Ｄｉｎ（Ｄ３〜Ｄ０）に応じた出力電流Ｉｏ，Ｉｏｘを出力する。補正モードにて動作するＤ／Ａ変換回路１０は、出力電流Ｉｏ，Ｉｏｘを生成するための電流源における電流量を補正する。
【００３６】
なお、電流源２１，２２は、それぞれに含まれるトランジスタＭＰ１，ＭＰ２のサイズとバイアス電圧ＶＢ１に応じた量の電流Ｉ１，Ｉ２を流す。したがって、補正制御回路６４は、電流源２１，２２に対するバイアス電圧ＶＢ１を調整する。同様に、各電流源４１〜４３は、それぞれに含まれるトランジスタＭＰ４１〜ＭＰ４３のサイズとバイアス電圧ＶＢ４１〜ＶＢ４３に応じた量の電流Ｉ４１〜Ｉ４３を流す。したがって、補正制御回路６４は、各電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を調整する。
【００３７】
各電流源２１，２２，４１〜４３の電流量（バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３）の調整方法を説明する。
先ず、電流源２１，２２に対するバイアス電圧ＶＢ１の調整を説明する。
【００３８】
補正制御回路６４は、制御信号ＣＴ２により選択回路１３ａ〜１３ｄの各スイッチを制御する。また、補正制御回路６４は、制御信号ＣＴ３により、補正用スイッチＣＳ４，ＣＳ１，ＳＣ１，ＳＣ２，ＳＣ４１〜ＳＣ４３を制御する。また、補正制御回路６４は、補正制御信号ＣＮ１，ＣＮ２を出力する。基準電流制御回路１１は、補正制御信号ＣＮ１に基づいて、基準電流Ｉｒｅｆのより少ない電流量の補正基準電流Ｉｒｃを生成する。補正基準電流Ｉｒｃの電流量は基準電流Ｉｒｅｆの電流量の１／３である。たとえば、基準電流制御回路１１は、カレントミラー回路を有し、このカレントミラー回路のミラー比を補正制御信号ＣＮ１に応じて変更することで、補正基準電流Ｉｒｃを生成する。デコーダ５１は、補正制御信号ＣＮ２に基づいて、補正対象の電流源に接続されたスイッチをオフする。
【００３９】
図２は、電流源２１，２２に対するバイアス電圧ＶＢ１を調整するときの状態を示す。このとき、基準電流源回路１２のスイッチＳＷ１１，ＳＷ１２がオフされる。補正用電流源６１，６２に接続された補正用スイッチＣＳ４，ＣＳ１がオンされる。電流源２１，２２に接続されたスイッチＳ１，Ｓ１ｘ，Ｓ２，Ｓ２ｘがオフされる。また、電流源２１，２２に接続された補正用スイッチＳＣ１，ＳＣ２がオンされる。
【００４０】
第１の補正用電流源６１はトランジスタＣＭ４を含み、そのトランジスタＣＭ４のゲート端子は、基準電流源回路１２に含まれる基準トランジスタＭＰＲのゲート端子に接続されている。そして、トランジスタＣＭ４のサイズは、基準トランジスタＭＰＲのサイズの４倍（×４）である。基準トランジスタＭＰＲには、基準電流制御回路１１によって補正基準電流Ｉｒｃが流れる。したがって、トランジスタＣＭ４は、基準トランジスタＭＰＲに流れる補正基準電流Ｉｒｃの４倍の電流Ｉｃ４を流す。トランジスタＣＭ４における電流Ｉｃ４は、補正用抵抗ＣＲ４に流れる。ノードＮ２１の電位は、補正用抵抗ＣＲ４の抵抗値と電流Ｉｃ４の電流量に応じた値となる。
【００４１】
また、第２の補正用電流源６２はトランジスタＣＭ１を含み、そのトランジスタＣＭ１のゲート端子には、下位ビットのデジタル入力信号Ｄ１，Ｄ０に応じた重み付けられた電流源２１，２２に含まれるトランジスタＭＰ１，ＭＰ２のゲート端子と同様に、バイアス電圧ＶＢ１が供給される。そして、トランジスタＣＭ１のサイズは、トランジスタＭＰ１のサイズと等しい。トランジスタＭＰ１のサイズは基準トランジスタＭＰＲのサイズと等しく、トランジスタＭＰ２のサイズは基準トランジスタＭＰＲのサイズの２倍（×２）である。したがって、これらのトランジスタＣＭ１，ＭＰ１，ＭＰ２に流れる電流の合計値は、基準トランジスタＭＰＲに流れる電流量の４倍（×４）である。トランジスタＣＭ１，ＭＰ１，ＭＰ２における電流Ｉｃ１，Ｉ１，Ｉ２は、補正用抵抗ＣＲ１に流れる。ノードＮ２２の電位は、補正用抵抗ＣＲ１の抵抗値と、電流Ｉｃ１，Ｉ１，Ｉ２の電流量の合計値に応じた値となる。
【００４２】
補正用抵抗ＣＲ１の抵抗値は、補正用抵抗ＣＲ４の抵抗値と等しい。ノードＮ２１の電位とノードＮ２２の電位が等しいとき、トランジスタＣＭ１，ＭＰ１，ＭＰ２の電流Ｉｃ１，Ｉ１，Ｉ２の合計値は、トランジスタＣＭ４の電流Ｉｃ４の値と等しい。トランジスタＣＭ１，ＭＰ１，ＭＰ２は、ゲート端子に供給されるバイアス電圧ＶＢ１に応じた電流を流す。したがって、補正制御回路６４は、コンパレータ６３の判定信号Ｋ１に基づいて、ノードＮ２１，Ｎ２２の電位を互いに等しくするように、バイアス電圧ＶＢ１を調整、つまり選択回路１３ａにおいてオンするスイッチを調整する。
【００４３】
たとえば、補正制御回路６４は、逐次探索や二分探索等の探索法によって、ノードＮ２１の電位をノードＮ２２の電位と等しくする１つのスイッチを検索する。そして、補正制御回路６４は、選択回路１３ａにおいて、検索した１つのスイッチをオンし、他のスイッチをオフする。これにより、ノードＮ１〜Ｎ７のうち、オンしたスイッチが接続されたノードの電位と等しいバイアス電圧ＶＢ１が生成される。このように生成されたバイアス電圧ＶＢ１により、トランジスタＭＰ１は、補正基準電流Ｉｒｃと等しい電流Ｉ１を流す。同様に、トランジスタＭＰ２は、補正基準電流Ｉｒｃの２倍（×２）の電流Ｉ２を流す。
【００４４】
次に、電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３の調整を説明する。
例えば、補正制御回路６４は、先ず電流源４１における電流量（バイアス電圧ＶＢ４１）を調整する。補正制御回路６４は、第２の補正用電流源６２と、下位ビットの電流源２１，２２に接続された補正用スイッチＣＳ１，ＳＣ１，ＳＣ２をオフする。そして、補正制御回路６４は、電流源４１に対応する補正用スイッチＳＣ４１をオンし、電流源４１に対応するスイッチＳ４１，Ｓ４１ｘをオフする。そして、補正制御回路６４は、コンパレータ６３の判定信号Ｋ１に基づいて、ノードＮ２１，Ｎ２２の電位を互いに等しくするように、バイアス電圧ＶＢ１を調整、つまり選択回路１３ｂにおいてオンするスイッチを調整する。
【００４５】
次に、補正制御回路６４は、電流源４２における電流量（バイアス電圧ＶＢ４２）を、電流源４１の電流量（バイアス電圧ＶＢ４１）と同様に調整する。そして、補正制御回路６４は、電流源４３における電流量（バイアス電圧ＶＢ４３）を、電流源４１の電流量（バイアス電圧ＶＢ４１）と同様に調整する。このように生成されたバイアス電圧ＶＢ４１〜ＶＢ４３により、各電流源４１〜４３（トランジスタＭＰ４１〜ＭＰ４３）は、補正基準電流Ｉｒｃの４倍（×４）の電流Ｉ４１〜Ｉ４３を流す。
【００４６】
そして、補正制御回路６４は、各バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４１の調整を終了すると、補正用スイッチＣＳ４，ＣＳ１，ＳＣ１，ＳＣ２，ＳＣ４１〜ＳＣ４３をオフする。また、補正制御回路６４は、第２レベル（たとえばＬレベル）の補正制御信号ＣＮ１，ＣＮ２を出力する。基準電流制御回路１１は、補正制御信号ＣＮ１に応答して、基準電流Ｉｒｅｆを流す。また、基準電流制御回路１１は、基準電流源回路１２のスイッチＳＷ１１，ＳＷ１２をオンする。デコーダ５１は、補正制御信号ＣＮ２に応答して、デジタル入力信号Ｄｉｎに応じた制御信号ＣＴ１を出力する。
【００４７】
これにより、基準トランジスタＭＰＲには、基準電流Ｉｒｅｆが流れる。そして、選択回路１３ａにおいてオン制御されたスイッチによって選択されたノード（Ｎ１〜Ｎ７）の電位と等しいバイアス電圧ＶＢ１が生成される。電流源２１，２２は、バイアス電圧ＶＢ１に応じた電流Ｉ１，Ｉ２を流す。同様に、選択回路１３ｂ〜１３ｄにおいてオン制御されたスイッチによって選択されたノード（Ｎ１〜Ｎ７）と等しいバイアス電圧ＶＢ４１〜ＶＢ４３が生成される。電流源４１〜４３は、バイアス電圧ＶＢ４１〜ＶＢ４３に応じた電流Ｉ４１〜Ｉ４３を流す。
【００４８】
上記のＤ／Ａ変換回路１０の作用を説明する。
先ず、電流源における電流について説明する。
設計時における電流源の電流量と、使用時の電流源における電流量の差（電流量のばらつき）をミスマッチとよぶ。電流源における電流量の設計値をＩds、差をΔIdsとすると、電流ミスマッチは、
【００４９】
【数１】
2015154097.tif 000003
と表される。なお、上記の式は近似式である。なお、上記の式において、Ｖeff：有効ゲート電圧、μ：モビリティー（キャリア移動度）、Ｃox：ゲート容量、Ｗ：ゲート幅、Ｌ：ゲート長、Ｖth：しきい値電圧、Ｉds：ドレイン−ソース間電流、Ａ：プロセスに応じたパラメータ、である。
【００５０】
上記の式（１）により、電流のミスマッチは、移動度μが温度Ｔに対して変化する。そして、低温における移動度は、高温における移動度より大きい。温度Ｔは、たとえば電流源が形成された半導体素子（チップ）において、その電流源の周囲の温度である。
【００５１】
したがって、フォアグランドで補正した場合、補正時の温度に対して変換時における温度が低いと、その温度に応じて誤差が大きくなる。
補正時の温度と、そのときの補正値によっては、使用時に電流のミスマッチが大きくなって微分非直線性（ＤＮＬ：Differential non linearity）などの特性の値が保証範囲（スペック）の値よりも大きくなる、等のように、出力特性の低下を生じやすい。
【００５２】
温度は回路にて変更が不可能なパラメータである。上記の電流Ｉdsは、回路にて変更可能なパラメータである。小さな電流Ｉdsによる回路の動作状態は、その回路のワースト状態と等価である。図１（ａ）に示すＤ／Ａ変換回路１０の場合、基準電流Ｉｒｅｆを制御することで、このＤ／Ａ変換回路１０をワースト状態とする。つまり、基準電流制御回路１１は、Ｄ／Ａ変換回路１０をワースト状態とするように補正基準電流Ｉｒｃを生成する。
【００５３】
補正基準電流Ｉｒｃの電流量は、Ｄ／Ａ変換回路１０における正常な動作を保証する温度範囲に応じて設定される。
たとえば、保証温度範囲の最高温度をＴＨ、保証温度範囲の最低温度をＴＬとする。
【００５４】
最高温度ＴＨにて補正を行ったＤ／Ａ変換回路１０における電流量の誤差は、最低温度ＴＬにて動作するときに最大となる。
上記の式（１），（２）の関係に基づいて温度のみを変更したときの電流の誤差を比較する。最高温度ＴＨにおける誤差を「１」とした場合、最低温度ＴＬにおける誤差は、「√（（ＴＬ／ＴＨ）＾（−３／２））」となる。
【００５５】
この誤差を電流Ｉdsにて調整する場合、最高温度ＴＨにおける電流誤差ΔＩＨを最低温度ＴＬにおける電流誤差ΔＩＬより大きく、
ΔＩＨ／ΔＩＬ≧１    ・・・・（３）
であればよい。
【００５６】
最高温度ＴＨにおける電流ＩdsをＩdsH、最低温度ＴＬにおける電流ＩdsをＩdsLとする。上記の式（１）と式（３）に基づいて、両電流ＩdsH，ＩdsLの比は、
ＩdsH／ＩdsL≦（１／√（（ＴＬ／ＴＨ）＾（−３／２）））＾２
となる。
【００５７】
したがって、補正時における補正基準電流Ｉｒｃを、変換動作時における基準電流Ｉｒｅｆの「（ＴＬ／ＴＨ）＾（３／２）」倍以下に設定するとよい。
たとえば、最高温度ＴＨを「１２５℃」、最低温度ＴＬを「−４０℃」とすると、
（ＴＬ／ＴＨ）＾（３／２）＝（（２７３−４０）／（２７３＋１２５））＾（３／２）＝０．４４８
となる。したがって、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの「０．４４８」倍以下とすればよい。このため、本実施形態では、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／３とした。
【００５８】
本実施形態において、抵抗回路Ｒ１０に含まれる各抵抗Ｒ１〜Ｒ８には基準電流Ｉｒｅｆの１／３の電流が流れる。この各抵抗Ｒ１〜Ｒ８に流れる電流量は、補正基準電流Ｉｒｃと等しい。各抵抗Ｒ１〜Ｒ８の両端子間の電位差は、補正処理において各抵抗Ｒ１〜Ｒ８に流れる補正基準電流Ｉｒｃによる電位差と等しい。したがって、基準トランジスタＭＰＲのゲート電圧と、そのゲート端子が接続されたノードＮ４の電位との差電圧は、補正処理における差電圧と等しい。また、基準トランジスタＭＰＲのゲート端子が接続されたノードＮ４の電位と、各選択回路１３ａ〜１３ｄにおいて選択されたスイッチ（オン制御されたスイッチ）が接続されたノード（Ｎ１〜Ｎ７）との間の電位差は、補正処理における電位差と等しい。
【００５９】
補正後において、各選択回路１３ａ〜１３ｄによって選択されたノード（Ｎ１〜Ｎ７）の電位はバイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３であり、このバイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３は各電流源２１，２２，４１〜４３のトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３に供給される。つまり、補正処理において、基準トランジスタＭＰＲのゲート電圧と各電流源２１，２２，４１〜４３のトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３のゲート電圧との間の差電圧が調整され、これらの差電圧は、補正後においても維持される。
【００６０】
ところで、各トランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３に供給するバイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３はそれぞれ、抵抗回路Ｒ１０に含まれる抵抗Ｒ１〜Ｒ８によって各ノードＮ１〜Ｎ７に生じる複数の分圧電圧のうちの１つの分圧電圧と等しい。補正時において、基準トランジスタＭＰＲに流れる補正基準電流Ｉｒｃに対して重み付けられる電流量に対して、各電流源２１，２２，４１〜４３のトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３に流れる電流量を正確に一致させることができない場合がある。つまり、補正処理において、Ｄ／Ａ変換回路１０の特性に影響しない僅かな電流差（電流誤差）が残存する場合がある。これに対し、変換時において、各トランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３の電流量は、補正時の３倍である。このため、補正しきれなかった僅かな電流誤差は、（１／√３）倍となる。このように、補正時の補正基準電流Ｉｒｃに対して変換時の基準電流Ｉｒｅｆを多くすることで、補正処理に対して残存する僅かな電流誤差は、変換時に流れる基準電流の電流量に応じて小さくなる。
【００６１】
Ｄ／Ａ変換回路１０の温度による電流誤差の変化についても同様である。温度の低下に対して電流源における電流誤差は増加する。例えば、最高温度ＴＨ（＝１２５℃）にて補正処理を行う。変換時におけるＤ／Ａ変換回路１０の周囲温度を最低温度ＴＬ（＝−４０℃）とする。このような場合、上記の様に補正処理に対して残存する電流誤差は、変換時において約１．５倍になる。しかし、補正処理における補正基準電流Ｉｒｃに対して、変換時における基準電流Ｉｒｅｆを３倍とすることにより、補正処理において残存する電流誤差は、変換時において（１／√３）倍となる。したがって、上記の温度変化によって生じる電流誤差は、変換時において、１．５＊（１／√３）≒０．８７倍となる。
【００６２】
このように、変換時における基準電流Ｉｒｅｆに対して補正時における補正基準電流Ｉｒｃを小さくすることで、変換時における電流誤差は、補正時に残存する電流誤差よりも小さくなる。また、変換時における基準電流Ｉｒｅｆに対して補正時における補正基準電流Ｉｒｃを１／３とすることにより、温度に応じて変化する電流誤差は、補正時に残存する電流誤差よりも小さい。したがって、本実施形態のＤ／Ａ変換回路１０は、１回のフォアグランド補正により、電流誤差を動作保証の範囲内とすることができる。
【００６３】
本実施形態のＤ／Ａ変換回路１０において、高電位電圧ＡＶＤが変動した場合、基準トランジスタＭＰＲのゲート電圧は高電位電圧ＡＶＤの変化に追従して変化する。同様に、各電流源２１，２２，４１〜４３のトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３に多雨する高電位電圧ＡＶＤが変化する。基準トランジスタＭＰＲのゲート電圧と、各トランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３のゲート電圧との間の差電圧は、で高電位電圧ＡＶＤが変化しても、補正時の状態が維持される。つまり、各電流源２１，２２，４１〜４３における電流Ｉ１，Ｉ２，Ｉ４１〜Ｉ４３の電流比は変化しない。したがって、補正処理を行うことなく、高電位電圧ＡＶＤの変動に対する特性の低下が抑制される。
【００６４】
また、コンパレータ６３のオフセットや、補正用抵抗ＣＲ４，ＣＲ１の抵抗値のばらつきは、Ｄ／Ａ変換回路１０の特性（ＤＮＬ）に影響しない。たとえば、補正用抵抗ＣＲ４，ＣＲ１の抵抗値が互いに異なる。本実施形態において、補正用抵抗ＣＲ１に接続した補正用電流源６２（トランジスタＣＭ１）と電流源２１，２２（トランジスタＭＰ１，ＭＰ２）の電流に基づいてバイアス電圧ＶＢ１を調整する。同様に、補正用抵抗ＣＲ１に対して電流源４１〜４３（トランジスタＭＰ４１〜ＭＰ４３）を順次接続し、バイアス電圧ＶＢ４１〜ＶＢ４３を調整する。したがって、電流源２１，２２（トランジスタＭＰ１，ＭＰ２）に対するバイアス電圧ＶＢ１と、電流源４１〜４３（トランジスタＭＰ４１〜ＭＰ４３）に対するバイアス電圧ＶＢ４１〜ＶＢ４３の比は、補正用抵抗ＣＲ１の抵抗値の影響を受けない。
【００６５】
図３は、比較例のＤ／Ａ変換回路１００を示す。
このＤ／Ａ変換回路１００において、上記の実施形態と同様の部材については同じ符号を用いる。
【００６６】
このＤ／Ａ変換回路１００において、電流源２１，２２，４１〜４３に含まれるトランジスタＭＰ１．ＭＰ２．ＭＰ４１〜ＭＰ４３のゲート端子は、基準電流Ｉｒｅｆが供給される基準トランジスタＭＰＲのゲート端子及びドレイン端子に接続されている。各トランジスタＭＰ１，ＭＰ２，ＭＰ４１、ＭＰ４３，ＭＰ４３の電流の相対的な比は、１：２：４：４：４である。この相対的な比は、たとえば素子の位置における製造時のばらつきによって、上記の設計値からずれる。電流のずれは、電流量が多い電流源ほど大きい。
【００６７】
例えば、電流源４１の電流量が下位ビットに対応する電流源２１，２２の電流量の合計値（＝３Ｉ）より小さいと、この電流源４１に切り換えたときに、デジタル入力信号の増加に対して出力電流Ｉｏが減少する、所謂非単調性が生じる。一方、電流源４１の電流量が単位電流の５倍（５Ｉ）より大きいと、Ｄ／Ａ変換回路１０の特性の１つである微分非直線性（ＤＮＬ：Differential non linearity）の特性値が±１ＬＳＢを越えてしまう。
【００６８】
また、電流源２１，２２，４１〜４３の電流量は、温度や電源電圧に応じて変化する。このように変化する電流量を補正する１つの補正方法は、バックグランド補正である。バックグランド補正を行う半導体装置は、２つの変換回路を含み、一方の変換回路にて変換処理を行い、他方の変換回路において補正処理を行う。そして、２つの変換回路において、変換処理と補正処理を交互に行うことで、温度や電圧などの変動要因に対し、各電流源２１，２２，４１〜４３の電流量を追従させることが可能である。しかし、バックグランド補正では、Ｄ／Ａ変換回路１０を切り換えるため、その切り換え動作の繰り返し周期に応じた周波数帯域のノイズが出力電流に重畳する等、変換動作に影響する。
【００６９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）Ｄ／Ａ変換回路１０は、デジタル入力信号Ｄｉｎに応じて重み付けられた電流源２１，２２，４１〜４３を有している。電流源２１，２２は、下位ビットのデジタル入力信号Ｄ１，Ｄ０に応じてバイナリ（２のべき乗）の比率（１：２）で重み付けされた値の電流Ｉ１，Ｉ２を流すように設定されている。電流源４１，４２，４３は、上位ビットのデジタル入力信号Ｄ３，Ｄ２に応じて重み付けられた値の電流Ｉ４１，Ｉ４２，Ｉ４３を流すように設定されている。
【００７０】
基準電流源回路１２は、基準電流Ｉｒｅｆに基づいて、電流源２１，２２に対するバイアス電圧ＶＢ１と、電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を生成する。デコーダ５１は、デジタル入力信号Ｄｉｎ（Ｄ３〜Ｄ０）に基づいて制御信号ＣＴ１を生成する。スイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘは制御信号ＣＴ１に応答してオンオフする。スイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘの状態に応じて各電流源２１，２２，４１〜４３の電流Ｉ１，Ｉ２，Ｉ４１〜Ｉ４３が合成されて出力電流Ｉｏ，Ｉｏｘが生成される。
【００７１】
基準電流制御回路１１は、補正制御回路６４からの補正制御信号ＣＮ１に基づいて、基準電流Ｉｒｅｆより少ない補正基準電流Ｉｒｃを基準電流源回路１２に供給する。補正制御回路６４は、補正基準電流Ｉｒｃに応じて各電流源２１，２２，４１〜４３に流れる電流に基づいて、電流源２１，２２に対するバイアス電圧ＶＢ１と、電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を調整する。
【００７２】
各電流源２１，２２，４１〜４３において、製造によって生じる電流誤差は、温度変化に応じて、温度が低いほど多くなる。補正基準電流Ｉｒｃは、保証温度範囲の最高温度ＴＨ（１２５℃）にて補正処理を行い、最低温度ＴＬ（−４０℃）にて変換処理を行うというワースト条件に基づいて設定される。そして、ワースト条件に応じた電流量の補正基準電流Ｉｒｃに基づいて各電流源２１，２２，４１〜４３の電流量（バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３）を調整するようにした。これにより、保証温度範囲における温度変化に対して、電流源２１，２２，４１〜４３における電流誤差を、動作保証範囲内とすることができる。このように、動作保証範囲における電流誤差を抑制することができるため、補正処理を１回行えばよく、補正処理のための期間を必要としない。そして、温度変化等の変動要因に応じて補正処理を行う必要がないため、このＤ／Ａ変換回路１０の連続的な使用が可能となる。また、補正処理を繰り返し実行するバックグランド補正のようなノイズの発生がないため、安定した出力電流Ｉｏ，Ｉｏｘを生成することができる。
【００７３】
（１−２）上位ビットのデジタル入力信号Ｄ３，Ｄ２に応じた電流源４１〜４３の電流量（バイアス電圧ＶＢ４１〜ＶＢ４３）をそれぞれ補正した。これにより、各電流源４１〜４３の形成位置などによって生じる互いの電流誤差が少なくなる。このため、製造ばらつきや温度変化による微分非直線性（ＤＮＬ）の低下を抑制することができる。
【００７４】
（１−３）補正回路６０は、上位ビットの電流源４１〜４３と等しい電流を流す第１の補正用電流源６１と、下位ビットの電流源２１，２２のうちの最小の電流を流す電流源２１と等しい電流を流す第２の補正用電流源６２を含む。補正時に、補正回路６０は、第２の補正用電流源６２の電流Ｉｃ１と下位ビットの電流源２１，２２の電流Ｉ１，Ｉ２とを合成して補正用抵抗ＣＲ１に流し、第１の補正用電流源６１の電流Ｉｃ４を補正用抵抗ＣＲ４に流す。そして、補正用抵抗ＣＲ４，ＣＲ１に接続されたノードＮ２１，Ｎ２２の電位をコンパレータ６３により比較して第２の補正用電流源６２と下位ビットの電流源２１，２２に対するバイアス電圧ＶＢ１を調整する。そして、補正回路６０は、第１の補正用電流源６１の電流Ｉｃ４と、上位ビットの電流源４１〜４３の電流とを等しくするように、各電流源４１〜４３に対するバイアス電圧ＶＢ４１〜ＶＢ４３を調整した。
【００７５】
下位ビットの電流源２１，２２の電流Ｉ１，Ｉ２の合計値は、上位ビットの電流源４１〜４３の電流Ｉ４１〜Ｉ４３よりも小さい。そして、比較時において、基準電流Ｉｒｅｆに応じて各電流源２１，２２，４１〜４３に流れる電流量の比は、補正時において補正基準電流Ｉｒｃにより調整した電流比と等しい。たとえば、デジタル入力信号Ｄｉｎの増加に応じて、電流源２１，２２から電流源４１に切り換えた場合、出力電流Ｉｏが増加する（出力電流Ｉｏｘは減少する）。このため、製造ばらつきによる微分非直線性（ＤＮＬ）の低下を抑制することができる。
【００７６】
（１−４）補正時において、抵抗回路Ｒ１０に流れる補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／３とする。そして、補正後に抵抗回路Ｒ１０に対して、その抵抗回路Ｒ１０と等しい抵抗値の抵抗回路Ｒ１１，Ｒ１２を並列に接続し、抵抗回路Ｒ１０に対して補正時と等しい電流を流すようにした。これにより、補正時に設定した各バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３と、基準トランジスタＭＰＲのゲート電圧との差は、補正後にも維持される。したがって、コンパレータ６３のオフセット電圧や、補正用抵抗ＣＲ４，ＣＲ１の抵抗値のばらつきは、補正後の各電流源２１，２２，４１〜４３の電流比に影響しない。このように、補正回路６０のコンパレータ６３や補正用抵抗ＣＲ４，ＣＲ１におけるばらつきの影響を受けることなく、高い精度にて補正を行うことができる。
【００７７】
（第二実施形態）
以下、第二実施形態を説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の全てまたは一部を省略する。
【００７８】
図４に示すように、Ｄ／Ａ変換回路１１０は、温度検出回路１１４を有している。温度検出回路１１４は、Ｄ／Ａ変換回路１１０における温度を検出し、その検出温度に応じた検出信号Ｋ２を出力する。基準電流制御回路１１１は、温度検出回路１１４の検出信号Ｋ２に基づいて、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／Ｘ（Ｘ＝１，２，３）に調整する。
【００７９】
また、基準電流制御回路１１１は、調整した補正基準電流Ｉｒｃに応じてスイッチＳＷ１１，ＳＷ１２を制御する。基準電流制御回路１１１は、基準電流Ｉｒｅｆを出力するとき、抵抗回路Ｒ１０に流れる電流を補正基準電流Ｉｒｃと等しくするようにスイッチＳＷ１１，ＳＷ１２を制御する。
【００８０】
たとえば、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／１（Ｘ＝１）とした場合、スイッチＳＷ１１，ＳＷ１２をオフする。これにより抵抗回路Ｒ１０に流れる電流量は、基準電流Ｉｒｅｆの１／１となる。たとえば、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／２（Ｘ＝２）とした場合、スイッチＳＷ１１をオンし、スイッチＳＷ１２をオフする。これにより抵抗回路Ｒ１０に流れる電流量は、基準電流Ｉｒｅｆの１／２となる。また、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／３（Ｘ＝３）とした場合、スイッチＳＷ１１，ＳＷ１２をオンする。これにより、抵抗回路Ｒ１０に流れる電流量は、基準電流Ｉｒｅｆの１／３となる。
【００８１】
例えば、Ｄ／Ａ変換回路１１０の保証温度範囲を１２５℃（ＴＨ）〜−４０℃（ＴＬ）とする。補正時の温度をＴＣとする。電流源における電流誤差は、温度の低下にしたがって増加する。したがって、保証範囲における最低温度ＴＬにおいて変換動作するとし、補正時の温度と保証範囲における最低温度ＴＬに基づいて、補正基準電流Ｉｒｃの電流量を設定するとよい。第一実施形態に基づき、補正時における補正基準電流Ｉｒｃを、変換動作における基準電流Ｉｒｅｆの「（ＴＬ／ＴＣ）＾（３／２）」倍以下に設定する。
【００８２】
たとえば、補正時の温度ＴＣを「２５℃」とすると、（ＴＬ／ＴＣ）＾（３／２）＝（（２７３−４０）／（２７３＋２５））＾（３／２）＝０．６９１となる。したがって、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／２（＝０．５）とする。そして、補正後において、スイッチＳＷ１１をオンし、スイッチＳＷ１２をオフする。これにより、補正時における各電流源２１，２２，４１〜４３の電流比を維持する。また、補正時の温度ＴＣを「−４０℃」とすると、（ＴＬ／ＴＣ）＾（３／２）＝（（２７３−４０）／（２７３−４０））＾（３／２）＝１となる。したがって、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／１とする。そして、補正後において、スイッチＳＷ１１、ＳＷ１２をオフする。これにより、補正時における各電流源２１，２２，４１〜４３の電流比を維持する。電流源２１，２２，４１〜４３に含まれるトランジスタＭＰ１，ＭＰ２，ＭＰ４１〜ＭＰ４３における電流量の減少は、ノイズの増加を招く。したがって、回路の温度に応じて補正基準電流Ｉｒｃを設定する。これにより、ノイズの増加を抑制し、安定した補正結果を得ることができる。
【００８３】
図５は、第一実施形態の図２と同様に、電流源２１，２２に対するバイアス電圧ＶＢ１を調整するときの状態を示す。そして、図４は、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／２に設定した補正処理後の状態を示す。即ち、補正基準電流Ｉｒｃ（＝Ｉｒｅｆ／２）に応じて、スイッチＳＷ１１がオンされ、スイッチＳＷ１２がオフされている。
【００８４】
以上記述したように、本実施形態によれば、上記第一実施形態の効果に加え、以下の効果を奏する。
（２−１）温度検出回路１１４は、検出した温度に応じた検出信号Ｋ２を出力する。基準電流制御回路１１１は、検出信号Ｋ２に応じて、補正基準電流Ｉｒｃの電流量を制御する。基準トランジスタＭＰＲや各電流源２１，２２，４１〜４４，６１，６２において流す電流量が少ない場合、電流量が多い場合と比べてノイズ量が増加する。したがって、補正処理を行うときの温度に応じて補正基準電流Ｉｒｃの電流量を多くすることで、補正書理事におけるノイズ量を低減することができ、安定した補正処理を行うことができる。これにより、バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４を安定して調整し、Ｄ／Ａ変換回路１１０において良い特性（ＤＮＬ）を得ることができる。
【００８５】
（別の実施形態）
上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態に対し、補正基準電流Ｉｒｃの電流量を適宜変更してもよい。たとえば、第一実施形態にて示したように、最高温度ＴＨを「１２５℃」、最低温度ＴＬを「−４０℃」とすると、（ＴＬ／ＴＨ）＾（３／２）＝（（２７３−４０）／（２７３＋１２５））＾（３／２）＝０．４４８となる。このため、たとえば、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／２．５（＝０．４）としてもよい。
【００８６】
・上記第二実施形態において、補正基準電流Ｉｒｃを基準電流Ｉｒｅｆの１／２または１／３としてもよい。
・上記各実施形態に対し、出力電流Ｉｏと出力電流Ｉｏｘの何れか一方の出力電流を生成するＤ／Ａ変換回路に具体化する。
【００８７】
・上記実施形態において、バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３の調整順序を適宜変更してもよい。また、各バイアス電圧ＶＢ４１〜ＶＢ４３の調整順序を適宜変更してもよい。例えば、バイアス電圧ＶＢ４１〜ＶＢ４３を順次調整した後、バイアス電圧ＶＢ１を調整してもよい。
【００８８】
・上記各実施形態では、上位ビットのデジタル入力信号Ｄ３，Ｄ２に対する電流源４１〜４３の電流量（バイアス電圧ＶＢ４１〜ＶＢ４３）それぞれを調整した。電流源４１〜４３は、互いに同じサイズにて形成される。したがって、電流源４１〜４３における電流量の差（ばらつき）は少ない。このため、バイアス電圧ＶＢ４１〜ＶＢ４３のうちのいずれか１つ（たとえばバイアス電圧ＶＢ４１）を上記の方法によって調整し、そのバイアス電圧ＶＢ４１を生成するためのノード（Ｎ１〜Ｎ７）に接続されたスイッチをオンしてバイアス電圧ＶＢ４２，ＶＢ４３を生成するようにしてもよい。
【００８９】
また、各電流源４１〜４３に含まれるトランジスタＭＰ４１〜ＭＰ４３のゲート端子を互いに接続するとともに１つの選択回路によって基準電流源回路１２のノードＮ１〜Ｎ７に接続し、１つの選択回路によって選択したノード（Ｎ１〜Ｎ７）の電圧に応じたバイアス電圧を各電流源４１〜４３に供給するようにしてもよい。この場合、電流源４１〜４３のうちの１つの電流源の電流を、第１の補正用電流源６１の電流Ｉｃ４と等しくするようにバイアス電圧を調整する。
【００９０】
・上記各実施形態に対し、調整したバイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３の情報（選択回路１３ａ〜１３ｄにおけるスイッチの制御情報）を記憶回路に記憶するようにしてもよい。記憶回路は、たとえば電気的に書換え可能な不揮発性メモリである。このような記憶回路に情報を記憶し、電源の投入時等において記憶回路から読み出した情報に応じて選択回路１３ａ〜１３ｄのスイッチを制御する。
【００９１】
・上記各実施形態において、基準電流制御回路１１，１１１は、外部制御信号ＣＮＴに応じて基準電流Ｉｒｅｆを制御するようにしてもよい。
・上記実施形態では、補正制御回路６４はデコーダ５１を介して変換用のスイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘを制御したが、補正処理において補正制御回路６４がスイッチＳ１，Ｓ１ｘ〜Ｓ４３，Ｓ４３ｘを直接制御してもよい。
【００９２】
・上記第一実施形態において、抵抗回路Ｒ１０に対して抵抗回路Ｒ１１，Ｒ１２を並列接続して基準電流源回路１２に基準電流Ｉｒｅｆが流れるときに、補正処理における電流と等しい電流（基準電流Ｉｒｅｆの１／３）が抵抗回路Ｒ１０に流れるようにした。これに対し、たとえば抵抗回路Ｒ１０の合成抵抗値の１／２の抵抗値の抵抗を抵抗回路Ｒ１０に対して並列に接続するようにしてもよい。
【００９３】
・上記各実施形態に対し、バイアス電圧ＶＢ１，ＶＢ４１〜ＶＢ４３の調整順序を適宜変更してもよい。たとえば、バイアス電圧ＶＢ４１〜ＶＢ４３を順次調整した後、バイアス電圧ＶＢ１を調整する。また、バイアス電圧ＶＢ４３，ＶＢ４２，ＶＢ４１，ＶＢ１の順番で調整する。
【符号の説明】
【００９４】
１０  Ｄ／Ａ変換回路
１２  基準電流源回路
２１，２２，４１〜４３  電流源
６０  補正回路
６１  補正用電流源
６２  補正用電流源
６３  比較器（コンパレータ）
６４  補正制御回路
ＣＭ１，ＣＭ４  トランジスタ
ＶＢ１，ＶＢ４１〜ＶＢ４３  バイアス電圧
Ｉｒｅｆ  基準電流（第１の基準電流）
Ｉｒｃ  補正基準電流（第２の基準電流）
ＭＰＲ  基準トランジスタ
ＭＰ１，ＭＰ２  トランジスタ
ＭＰ４１〜ＭＰ４３  トランジスタ
Ｒ１０  抵抗回路（第１の抵抗回路）
Ｒ１１，１２  抵抗回路（第２の抵抗回路）
１３ａ  選択回路（第１の選択回路）
１３ｂ〜１３ｄ  選択回路（第２の選択回路）
【図１】
2015154097.tif 000004
【図２】
2015154097.tif 000005
【図３】
2015154097.tif 000006
【図４】
2015154097.tif 000007
【図５】
2015154097.tif 000008