(57)【要約】【課題】複数の位相出力を得る際に生じる位相誤差を低減できる注入同期発振器を提供する。【解決手段】Ｎ個のインバータと、出力端子が接続点ＡＭに接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、前記インバータの出力端子の各々にドレイン端子が接続された複数のトランジスタと、前記複数のトランジスタのゲート端子のうち１つ又は複数に接続され、注入同期信号を前記ゲート端子に出力する注入同期用信号源と、を有し、前記注入同期用信号源が接続されない前記トランジスタのゲート端子は接地され、前記複数のトランジスタのドレイン・ソース間容量値は略同一である。【選択図】図１
2015220614.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは２以上の偶数）のインバータと、
出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、
前記インバータの出力端子の各々にドレイン端子が接続され、ソース端子が接地された複数のトランジスタと、
前記複数のトランジスタのゲート端子のうち１つ又は複数に注入同期信号を出力する注入同期用信号源と、
を有し、
前記注入同期用信号源が接続されない前記トランジスタのゲート端子は接地され、
前記複数のトランジスタのドレイン・ソース間容量値は略同一であることを特徴とする注入同期発振器。
【請求項２】
前記トランジスタのゲート端子の各々は補助インバータＳＭのボディ端子に接続されることを特徴とする請求項１に記載の注入同期発振器。
【請求項３】
Ｎ個（Ｎは２以上の偶数）のインバータと、
出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、
前記補助用インバータＳＭの内部トランジスタのボディ端子のうち１つ又は複数に接続され、注入同期信号を前記ボディ端子に出力する注入同期用信号源と、
を有し、
前記注入同期用信号源が接続されないボディ端子はソース端子に接続されることを特徴とする注入同期発振器。
【請求項４】
Ｎ個（Ｎは２以上の偶数）のインバータと、
出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、
を備えるリング型発振器に注入同期信号を出力する方法であって、
注入同期用信号源が、前記インバータの出力端子の各々にドレイン端子が接続され、ソース端子が接地された略同一のドレイン・ソース間容量値を有する複数のトランジスタのゲート端子のうち１つ又は複数に注入同期信号を出力する過程
を含む注入同期信号出力方法。
【請求項５】
Ｎ個（Ｎは２以上の偶数）のインバータと、
出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、
を備えるリング型発振器に注入同期信号を出力する方法であって、
注入同期用信号源が、前記補助用インバータＳＭの内部トランジスタのボディ端子のうち１つ又は複数に注入同期信号を出力する過程
を含む注入同期信号出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信等に用いられる高周波信号を生成する技術及び複数の無線帯域において高精度に高周波信号を得ることが可能な注入同期発振器に関する。
【背景技術】
【０００２】
近年、無線通信システムの多様化により、広い周波数範囲に対応した信号発生器が求められている。かつ、無線通信システムの高速化に伴い、無線変調信号の多値化が進み、高周波信号を高精度に得るための回路が用いられている。
例えば、広い周波数範囲で発振周波数を変更できる高周波信号発生器として、図８に示すようなリング型発振器が使用されている（非特許文献１参照）。リング型発振器は、インダクタなどの共振回路が不要であり、回路面積を小型にできるというメリットがある。しかし、位相雑音は他の発振器に比べると高いという課題がある。
【０００３】
位相雑音を低減し、高精度の高周波信号を生成する方法として、発振器に位相同期回路（ＰＬＬ：Phase Locked Loop）を付加する方法が提案されている（非特許文献２参照）。ただし、この位相同期回路において、ループフィルタを集積回路内に内蔵する場合、キャパシタ部分の面積が大きくなり、回路面積の小型化が困難な場合がある。また、アナログ回路を用いず、ディジタル回路でフィルタを構成するオールディジタル位相同期回路（非特許文献３参照）も提案されているが、こちらもディジタル回路部やディジタル制御される発振器の面積が大きくなり、回路面積の小型化が困難な場合がある。
【０００４】
このような課題を解決するために、図９に示すようなリング型発振器に注入同期を行う注入同期発振器が提案されている（非特許文献４参照）。非特許文献４に記載の注入同期発振器は、注入同期信号をリング型発振器に注入することで、リング型発振器の発振周波数を注入同期信号の周波数の整数倍に正確に固定する（インジェクションロック）ため、位相雑音を減らすことができる。このため、ループフィルタが不要となり回路面積を小型化することができる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】橋村亮介、外５名、「負性抵抗を利用した低位相雑音、広周波数可変範囲をもつ4位相出力15ビットディジタル制御リング型発振器の開発」、電子情報通信学会論文誌 A Vol.J96-A、Vo.6、pp.370-376、June、2013.
【非特許文献２】Yu Song、et.al、“A High-Performance PLL With a Low-Power Active Switched-Capacitor Loop Filter”、IEEE TRANSACTIONS ON CIRCUITS AND SYSTEＭS-II: EXPRESS BRIEFS、VOL.58、NO.9、SEPTEＭBER 2011.
【非特許文献３】Takashi Tokairin、et.al、“A 2.1-to-2.8-GHz Low-Phase-Noise All-Digital Frequency Synthesizer With a Time-Windowed Time-to-Digital Converter” IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.45、NO.12、DECEＭBER 2010.
【非特許文献４】Kyoya TAKANO、et.al、“4.8GHz CＭOS Frequency Ｍultiplier with Subharmonic Pulse-Injection Locking”、IEEE Asian Solid-State Circuits Conference、Nov.2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した注入同期発振器において、注入同期信号を入力するためにトランジスタを付加すると、そのトランジスタの寄生容量により出力信号の遅延量が変化してしまう。特に複数の位相差で信号を出力する直交電圧制御発振器などにおいて出力信号間の位相誤差が増加するという課題があった。
【０００７】
本発明はこのような事情に鑑みてなされたもので、複数の位相出力を得る際に生じる位相誤差を低減できる注入同期発振器及び注入同期信号出力方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、Ｎ個（Ｎは２以上の偶数）のインバータと、出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、前記インバータの出力端子の各々にドレイン端子が接続され、ソース端子が接地された複数のトランジスタと、前記複数のトランジスタのゲート端子のうち１つ又は複数に接続され、注入同期信号を前記ゲート端子に出力する注入同期用信号源と、を有し、前記注入同期用信号源が接続されない前記トランジスタのゲート端子は接地され、前記複数のトランジスタのドレイン・ソース間容量値は略同一であることを特徴とする注入同期発振器である。
【０００９】
また、本発明の一態様は、上述した注入同期発振器であって、前記トランジスタのゲート端子の各々は補助インバータＳＭのボディ端子に接続される。
【００１０】
また、本発明の一態様は、Ｎ個（Ｎは２以上の偶数）のインバータと、出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、前記補助用インバータＳＭの内部トランジスタのボディ端子のうち１つ又は複数に接続され、注入同期信号を前記ボディ端子に出力する注入同期用信号源と、を有し、前記注入同期用信号源が接続されないボディ端子はソース端子に接続されることを特徴とする注入同期発振器である。
【００１１】
また、本発明の一態様は、Ｎ個（Ｎは２以上の偶数）のインバータと、出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、を備えるリング型発振器に注入同期信号を出力する方法であって、注入同期用信号源が、前記インバータの出力端子の各々にドレイン端子が接続され、ソース端子が接地された略同一のドレイン・ソース間容量値を有する複数のトランジスタのゲート端子のうち１つ又は複数に注入同期信号を出力する過程を含む注入同期信号出力方法である。
【００１２】
また、本発明の一態様は、Ｎ個（Ｎは２以上の偶数）のインバータと、出力端子が接続点ＡＭ（Ｍは１からＮ以下の任意の整数）に接続され、入力端子が出力Ａ（Ｎ／２+Ｍ）（１≦Ｍ≦Ｎ／２の場合）または出力Ａ（−Ｎ／２+Ｍ）（Ｎ／２＜Ｍ≦Ｎの場合）に接続されたＮ個の補助用インバータＳＭと、を備えるリング型発振器に注入同期信号を出力する方法であって、注入同期用信号源が、前記補助用インバータＳＭの内部トランジスタのボディ端子のうち１つ又は複数に注入同期信号を出力する過程を含む注入同期信号出力方法である。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、複数の位相出力を得る際に生じる位相誤差を低減できる注入同期発振器及び注入同期信号出力方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態における注入同期発振器１００の構成を示すブロック図である。
【図２】本発明の第２実施形態における注入同期発振器１００Ａの構成を示すブロック図である。
【図３】本発明の第３実施形態における注入同期発振器１００Ｂの構成を示すブロック図である。
【図４】注入同期信号を入力する構成として３つの構成を示す図である。
【図５】本実施形態による注入同期信号の入力電力に対する出力電力を出力インピーダンスが５００Ωとして計算した結果を示す図である。
【図６】本実施形態による注入同期信号の入力電力に対する出力電力を出力インピーダンスが５０Ωとして計算した結果を示す図である。
【図７】本発明の第３実施形態の変形例を示す図である。
【図８】従来のリング型発振器の構成例を示す図である。
【図９】従来のリング型発振器を用いた注入同期発振器の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、実施形態における注入同期発振器を、図面を用いて説明する。
（第１実施形態）
以下、第１実施形態における注入同期発振器について、図面を用いて説明する。
図１は、本発明の第１実施形態における注入同期発振器１００の構成を示すブロック図である。
【００１６】
図１に示すように、注入同期発振器１００は、リング型発振器と注入部とを備えている。
リング型発振器は、異なる位相出力を持つ複数の出力信号を得る発振器である。リング型発振器は、Ｎ個のインバータＩ（Ｉ１、Ｉ２〜ＩＮ）と、Ｎ個の補助用インバータＳ（Ｓ１、Ｓ２〜ＳＮ）を備えている。なお、Ｎは２以上の偶数である。
【００１７】
補助用インバータＳＭの出力端子は、インバータＩＭとインバータＩＭ＋１との間、すなわち接続点ＡＭに接続されている。なお、Ｍは１からＮ以下の任意の整数である。Ｍが１以上且つＮ／２以下である場合（１≦Ｍ≦Ｎ／２）、補助用インバータＳＭの入力端子は、接続点Ａ（Ｎ／２＋Ｍ）に接続されている。一方、ＭがＮ／２より大きく且つＮ以下である場合（Ｎ／２＜Ｍ≦Ｎの場合）、補助用インバータＳＭの入力端子は、接続点Ａ（−Ｎ／２＋Ｍ）に接続されている。
【００１８】
注入部は、Ｎ個のトランジスタＴ（Ｔ１、Ｔ２〜ＴＮ）と注入同期用信号源１０１とを備えている。
トランジスタＴＭのドレイン端子は、接続点ＡＭに接続されている。例えば、トランジスタＴ１のドレイン端子は、接続点Ａ１に接続される。また、トランジスタＴ２のドレイン端子は、接続点Ａ２に接続される。すなわち、トランジスタＴ１からＴＮのドレイン端子の各々は、接続点Ａ１からＡＭの各々に接続されている。
【００１９】
トランジスタＴのソース端子は接地されている。注入同期用信号源１０１は、トランジスタＴ１からＴＮのゲート端子のうちの１つ、又は複数に接続されている。注入同期用信号源１０１が接続されないトランジスタＴのゲート端子は接地されている。トランジスタＴは、ドレイン・ソース間容量値が略同一であるＮＭＯＳトランジスタである。トランジスタＴは、例えばＦＥＴ（Field effect transistor：電界効果トランジスタ）やＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）でもよい。
注入同期用信号源１０１は、注入同期信号を出力する信号原である。注入同期信号（入力信号）は、例えば周波数ｆｉｎの正弦波でもよいし、パルス信号でもよい。
【００２０】
次に、本実施形態における注入同期発振器１００の動作原理について説明する。
注入同期発振器１００の自励発振周波数は、入力される注入同期信号の周波数ｆｉｎのおよそ整数倍になるように設定されている。そして、この入力される注入同期信号は、例えば正弦波で注入同期発振器１００に供給される。
【００２１】
注入同期信号をトランジスタＴ１のゲート端子に出力すると、トランジスタＴ１は、その注入同期信号の周波数ｆｉｎに応じてＯＮ−ＯＦＦ動作を繰り返す。よって、トランジスタＴ１の導通状態の変化に基づき、リング型発振器のフィードバック量が変化する。その結果、周波数ｆｉｎがリング型発振器に注入される。これより、リング型発振器の発振周波数は、周波数ｆｉｎに同期する、すなわち注入同期信号の整数倍の周波数を発振することができる。
【００２２】
上述したように、注入同期発振器１００は、リング型発振器と注入部とを有する。リング型発振器は、メインループとなるＮ個のインバータＩとＮ個の補助用インバータＳとを有する構成である。これらの構成は、偶数個のＮ個のインバータＩを用いる場合でも安定的に所望の周波数の出力信号を得る構成であり、複数の位相出力を得ることができる。また、リング型発振器に注入同期を行う注入部は、Ｎ個のトランジスタＴと注入同期用信号源１０１とを備えている。１個の注入同期用トランジスタＴ１は、接続点Ａ１に接続され、ゲート端子に注入同期用信号源１０１からの注入同期信号を入力する。また、注入同期信号を入力するトランジスタＴ１と同程度の寄生容量値を持つトランジスタＴ２〜Ｔｎ（ダミートランジスタ）の各々を接続点Ａ２〜Ａｎの各々に接続する。これにより、トランジスタＴ１を付加することで、そのトランジスタＴ１の寄生容量により一部の回路の遅延量に誤差が生じる場合に、ダミートランジスタで回路の遅延量を調節することができる。よって、位相出力の誤差を低減することができる。すなわち、異なる位相出力を持つ複数の出力信号を得るリング型発振器において、注入同期を行うことで低位相雑音を実現し、かつ、注入同期信号を入力するトランジスタＴ１と同程度の寄生容量を有するダミートランジスタの採用により出力信号の位相誤差を低減できる。
【００２３】
（第２実施形態）
以下、第２実施形態における注入同期発振器について、図面を用いて説明する。
図２は、本発明の第２実施形態における注入同期発振器１００Ａの構成を示すブロック図である。なお、第１実施形態と同じ構成には、同じ符号を付してその説明を省略する。
【００２４】
図２に示すように、注入同期発振器１００Ａは、リング型発振器と注入同期用信号源１０１を備えている。リング型発振器は、異なる位相出力を持つ複数の出力信号を得る発振器である。リング型発振器は、Ｎ個のインバータＩ（Ｉ１、Ｉ２〜ＩＮ）と、Ｎ個の補助用インバータＳ（Ｓ１、Ｓ２〜ＳＮ）を備えている。なお、Ｎは２以上の偶数である。
【００２５】
補助用インバータＳＭの出力端子は、インバータＩＭとインバータＩＭ＋１との間、すなわち接続点ＡＭに接続されている。Ｍが１以上且つＮ／２以下である場合（１≦Ｍ≦Ｎ／２）、補助用インバータＳＭの入力端子は、接続点Ａ（Ｎ／２＋Ｍ）に接続されている。一方、ＭがＮ／２より大きく且つＮ以下である場合（Ｎ／２＜Ｍ≦Ｎの場合）、接続点Ａ（−Ｎ／２＋Ｍ）に接続されている。
【００２６】
補助用インバータＳは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの内部トランジスタを有する。そして、内部トランジスタであるＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート端子同士およびドレイン端子同士が接続されている。また、内部トランジスタのＰＭＯＳトランジスタは、ボディ端子とソース端子が不図示の電源に接続されている。また、内部トランジスタのＮＭＯＳトランジスタはボディ端子が注入同期用信号源１０１に接続され、ソース端子が接地されている。
【００２７】
注入同期用信号源１０１は、補助用インバータＳ各々の内部トランジスタであるＮＭＯＳトランジスタのボディ端子のうちの１つ、又は複数に接続されている。また、注入同期用信号源が接続されない補助用インバータＳの内部トランジスタであるＮＭＯＳトランジスタのボディ端子は、ソース端子に接続される。
【００２８】
次に、本実施形態における注入同期発振器１００Ａの動作原理について説明する。
注入同期発振器１００Ａの自励発振周波数は、入力される注入同期信号の周波数ｆｉｎのおよそ整数倍になるように設定されている。そして、この入力される注入同期信号は、例えば正弦波で注入同期発振器１００Ａに供給される。
【００２９】
注入同期用信号源１０１は、注入同期信号を補助用インバータＳ１の内部トランジスタであるＮＭＯＳトランジスタのボディ端子に出力する。ＮＭＯＳトランジスタの特性上、補助用インバータＳ１のＮＭＯＳトランジスタのボディ端子の電圧が注入同期信号に応じて変化すると、このＮＭＯＳトランジスタのドレイン電流がボディ端子の電圧に応じて変化する傾向を示す。具体的には、注入同期信号の信号レベルが上昇すると、ＮＭＯＳトランジスタのゲート・ソース間電圧のしきい値電圧が低下し、その結果、このＮＭＯＳトランジスタのドレイン電流が増加する。従って、上述の第１実施形態の注入同期用トランジスタＴ１を備えた場合と同様の効果を得ることができる。よって、注入同期信号の周波数ｆｉｎに応じてＮＭＯＳトランジスタのＯＮ−ＯＦＦ動作を繰り返す。これより、ＮＭＯＳトランジスタの導通状態の変化に基づき、リング型発振器のフィードバック量が変化する。その結果、周波数ｆｉｎが注入同期発振器１００に注入され、リング型発振器の発振周波数は、周波数ｆｉｎに同期する、すなわち注入同期信号の整数倍の周波数を発振することができる。
【００３０】
上述したように、注入同期発振器１００Ａは、リング型発振器と注入同期用信号源１０１を有する。リング型発振器は、メインループとなるＮ個のインバータＩとＮ個の補助用インバータＳとを有する構成である。また、注入同期用信号源１０１は、補助用インバータＳ１の内部のトランジスタのボディ端子に接続され、そのボディ端子に注入同期信号を入力する。これにより、上述した注入同期信号を入力するトランジスタＴ１を削減できるため、トランジスタＴ１を付加することにより一部の回路の遅延量に誤差が生じることがなくなり、位相誤差を低減することができる。また、注入同期発振器１００Ａは、トランジスタＴ１及びダミートランジスタを使用しないため、第１実施形態よりも回路規模を縮小することができる。また、注入同期発振器１００Ａは、ボディ端子から注入同期信号を入力するため、同期が得られた場合、注入同期信号の整数倍波のスプリアスを低減することができる。
【００３１】
（第３実施形態）
以下、第３実施形態における注入同期発振器について、図面を用いて説明する。
第３実施形態は、上述の第１実施形態と第２実施形態との組み合わせに相当する。
図３は、本発明の第３実施形態における注入同期発振器１００Ｂの構成を示すブロック図である。なお、第１実施形態と同じ構成には、同じ符号を付してその説明を省略する。
【００３２】
図３に示すように、注入同期発振器１００Ｂは、リング型発振器と注入部とを備えている。リング型発振器は、異なる位相出力を持つ複数の出力信号を得る発振器である。リング型発振器は、Ｎ個のインバータＩ（Ｉ１、Ｉ２〜ＩＮ）と、Ｎ個の補助用インバータＳ（Ｓ１、Ｓ２〜ＳＮ）を備えている。
【００３３】
補助用インバータＳＭの出力端子は、インバータＩＭとインバータＩＭ＋１との間、すなわち接続点ＡＭに接続されている。なお、Ｍは１からＮ以下の任意の整数である。Ｍが１以上且つＮ／２以下である場合（１≦Ｍ≦Ｎ／２）、補助用インバータＳＭの入力端子は、接続点Ａ（Ｎ／２＋Ｍ）に接続されている。一方、ＭがＮ／２より大きく且つＮ以下である場合（Ｎ／２＜Ｍ≦Ｎの場合）、接続点Ａ（−Ｎ／２＋Ｍ）に接続されている。
【００３４】
注入部は、Ｎ個のトランジスタＴ（Ｔ１、Ｔ２〜ＴＮ）と注入同期用信号源１０１とを備えている。
トランジスタＴＭのドレイン端子は、接続点ＡＭに接続されている。例えば、トランジスタＴ１のドレイン端子は、接続点Ａ１に接続される。また、トランジスタＴ２のドレイン端子は、接続点Ａ２に接続される。すなわち、トランジスタＴ１からＴＮのドレイン端子の各々は、接続点Ａ１からＡＭの各々に接続されている。
【００３５】
トランジスタＴ各々のソース端子は接地されている。トランジスタＴＭのゲート端子は、補助インバータＳＭの内部トランジスタであるＮＭＯＳトランジスタのボディ端子に接続されている。例えば、トランジスタＴ１のゲート端子は、補助インバータＳ１の内部トランジスタであるＮＭＯＳトランジスタのボディ端子に接続される。また、トランジスタＴ２のゲート端子は、補助インバータＳ２の内部トランジスタであるＮＭＯＳトランジスタのボディ端子に接続される。すなわち、トランジスタＴ１からＴＮのゲート端子の各々は、補助インバータＳ１からＳＭのＮＭＯＳトランジスタの各々に接続されている。
【００３６】
注入同期用信号源１０１は、トランジスタＴ１からＴＮのゲート端子のうちの１つ、又は複数に接続されている。注入同期用信号源１０１が接続されないトランジスタＴのゲート端子は接地されている。トランジスタＴは、ドレイン・ソース間容量値が略同一である。
【００３７】
次に、本実施形態における注入同期発振器１００Ｂの動作原理について説明する。
注入同期発振器１００Ｂの自励発振周波数は、入力される注入同期信号の周波数ｆｉｎのおよそ整数倍になるように設定されている。そして、この入力される注入同期信号は、例えば正弦波で注入同期発振器１００Ｂに供給される。
【００３８】
注入同期用信号源１０１は、補助用インバータＳ１の内部トランジスタであるＮＭＯＳトランジスタのボディ端子とトランジスタＴ１のゲート端子とに注入同期信号を同時に出力する。ＮＭＯＳトランジスタの特性上、補助用インバータＳ１のＮＭＯＳトランジスタのボディ端子の電圧が注入同期信号に応じて変化すると、このＮＭＯＳトランジスタのドレイン電流がボディ端子の電圧に応じて変化する傾向を示す。具体的には、注入同期信号の信号レベルが上昇すると、ＮＭＯＳトランジスタのゲート・ソース間電圧のしきい値電圧が低下し、その結果、このＮＭＯＳトランジスタのドレイン電流が増加する。従って、上述の第１実施形態の注入同期用トランジスタＴ１を備えた場合と同様の効果を得ることができる。よって、注入同期信号の周波数ｆｉｎに応じてＮＭＯＳトランジスタのＯＮ−ＯＦＦ動作を繰り返す。また、注入同期信号をトランジスタＴ１のゲート端子に出力すると、トランジスタＴ１は、その注入同期信号の周波数ｆｉｎに応じてＯＮ−ＯＦＦ動作を繰り返す。よって、ＮＭＯＳトランジスタの導通状態及びトランジスタＴ１の導通状態の変化に基づき、リング型発振器のフィードバック量が変化する。その結果、周波数ｆｉｎがリング型発振器に注入される。よって、リング型発振器の発振周波数は、周波数ｆｉｎに同期する、すなわちリング型発振器の整数倍の周波数を発振することができる。
【００３９】
次に、上述した実施形態の注入同期発振器１００、１００Ａ、１００Ｂにおいて、注入同期信号の入力電力に対する感度がどう変わるかの一例を示す。図４は、上述した実施形態における注入同期信号の入力構成の回路図を示す。図４（ａ）は、第１実施形態の注入同期発振器１００の注入同期信号の入力構成の回路図である。図４（ｂ）は、第２実施形態の注入同期発振器１００Ａの注入同期信号の入力構成の回路図である。図４（ｃ）は、第３実施形態の注入同期発振器１００Ｂの注入同期信号の入力構成の回路図である。
【００４０】
図４（ａ）に示すように、第１実施形態における注入同期信号の入力構成は、発振器を構成するインバータの内部トランジスタとは別に、注入同期信号入力用にトランジスタＴを付加する。そして、そのトランジスタＴのゲート端子に注入同期信号を入力する構成である。図４（ｂ）に示すように、第２実施形態における注入同期信号の入力構成は、発振器を構成するインバータの内部トランジスタ（ＮＭＯＳトランジスタ）のボディ端子に注入同期信号を入力する構成である。図４（ｃ）に示すように、第３実施形態における注入同期信号の入力構成は、発振器を構成するインバータの内部トランジスタ（ＮＭＯＳトランジスタ）のボディ端子と、注入同期信号入力用に付加したトランジスタＴのゲート端子の両方に、注入同期信号を入力する構成である。
【００４１】
図５は、上記の３つの入力構成の各々について、注入同期信号の入力電力に対する注入同期信号の出力電力のシミュレーション結果を示す。図５に示すように、縦軸が注入同期用信号の出力電力（ｄＢｍ）を示し、横軸が注入同期用信号の入力電力（ｄＢｍ）を示す。なお、注入同期用信号の出力インピーダンスが５００Ωとしてシミュレーションを行った。
【００４２】
注入同期信号の入力電力が小さい場合、第２実施形態と第３実施形態との注入同期発振器は、第１実施形態の注入同期発振器よりも出力電力が大きい。すなわち、ボディ端子に入力した注入同期信号の寄与が大きいことが分かる。一方、注入同期信号の入力電力が大きい場合、第１実施形態の注入同期発振器１００は、第２実施形態と第３実施形態の注入同期発振器よりも出力電力が大きい。すなわち、ゲート端子から入力した注入同期信号の寄与が大きくなることが分かる。
また、第３実施形態の注入同期発振器１００Ｂ、すなわちボディ端子とゲート端子の両方に注入同期信号を入力する場合では、第１実施形態と第２実施形態の注入同期発振器の特性を合成した特性に近くなっており、より広いダイナミックレンジの入力信号に対応することができる。
【００４３】
図６は、注入同期用信号の出力インピーダンスが５０Ωでの注入同期信号の出力電力のシミュレーション結果を示す。図６に示すシミュレーション結果は、図５に示シミュレーション結果と同様の結果を示す。すなわち、注入同期用信号の出力インピーダンスが５００Ω又は５０Ωのどちらの場合においても、第１実施形態及び第２実施形態と比べて、第３実施形態の注入同期発振器１００Ｂは、入力感度が向上している。
【００４４】
このように、第３実施形態の注入同期発振器１００Ｂは、注入同期信号入力用のトランジスタＴのゲート幅が小さい場合、弱い電力の注入同期信号の注入時では内部トランジスタのボディ端子からの入力が大きく寄与し、強い電力の注入同期信号の注入時ではゲート端子からの入力が大きく寄与するため、注入同期信号に対する感度を向上させることができる、すなわち効率良く電力を入力することができる。また、小さなゲート幅のトランジスタは寄生容量も小さいため、より高い周波数まで発振させることができるというメリットがある。
【００４５】
また、上述したように、注入同期信号に対する入力感度の向上により、注入同期信号電力による周波数のロッキング範囲が向上する可能性がある他、注入同期信号電力の変化に対して緩やかに変化する特性となるためスプリアス成分の電力の調整が容易である。
【００４６】
上述したように、注入同期発振器１００Ｂは、リング型発振器と注入部とを有する。リング型発振器は、メインループとなるＮ個のインバータＩとＮ個の補助用インバータＳとを有する構成である。これらの構成は、偶数個のＮ個のインバータＩを用いる場合でも安定的に所望の周波数の出力信号を得る構成であり、複数の位相出力を得ることができる。また、リング型発振器に注入同期を行う注入部は、Ｎ個のトランジスタＴと注入同期用信号源１０１とを備えている。１個の注入同期用トランジスタＴ１は、接続点Ａ１に接続され、ゲート端子に注入同期用信号源１０１からの注入同期信号を入力する。また、注入同期信号を入力するトランジスタＴ１と同程度の寄生容量値を持つトランジスタＴ２〜Ｔｎ（ダミートランジスタ）の各々を接続点Ａ２〜Ａｎの各々に接続する。これにより、トランジスタＴ１を付加することで、そのトランジスタＴ１の寄生容量により一部の回路の遅延量に誤差が生じる場合に、ダミートランジスタで回路の遅延量を調節することができる。よって、位相出力の誤差を低減することができる。すなわち、異なる位相出力を持つ複数の出力信号を得るリング型発振器において、注入同期を行うことで低位相雑音を実現し、かつ、注入同期信号を入力するトランジスタＴ１と同程度の寄生容量を有するダミートランジスタの採用により出力信号の位相誤差を低減できる。
【００４７】
また、注入同期発振器１００Ｂは、トランジスタＴ１のゲート端子と補助用インバータＳ１の内部のトランジスタのボディ端子とが接続され、そのボディ端子に注入同期信号を入力する。すなわち、インバータの内部トランジスタのボディ端子とトランジスタＴ１のゲート端子に同時に注入同期信号を入力する。これより、注入同期信号の入力電力に対する感度を向上させることができる。特に、小さな電力の注入同期信号を使う場合の感度を改善できる。また、小さなゲート幅のトランジスタを注入同期信号入力用として用いることができる。小さなゲート幅のトランジスタは寄生容量も小さいため、より高い周波数まで発振できる。これにより、大きなゲート幅のトランジスタを用いる必要がないため、寄生容量が大きく、高い周波数帯域での発振が難しいというトレードオフを解消することができる。
【００４８】
以上述べた実施形態は全て本発明の実施形態を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様および変更態様で実施することができる。
図７は、本発明の第３実施形態における変形例である。第３の実施形態では、リング型発振器は、Ｎ個のインバータＩとＮ個の補助用インバータＳインバータから構成されているが、図７に示すように、複数のトランジスタで構成されてもよい。
【００４９】
また、第２実施形態及び第３の実施形態において、補助用インバータＳ１のＮＭＯＳトランジスタのボディ端子から注入同期信号を入力したが、これに限定されない。例えば、補助用インバータＳ１のＰＭＯＳトランジスタのボディ端子に注入同期用信号源１０１を接続し、注入同期信号をそのＰＭＯＳトランジスタのボディ端子に出力するようにしてもよい。
【００５０】
また、第１実施形態及び第３実施形態において、トランジスタＴは、ＮＭＯＳトランジスタとしたが、これに限定されない。例えば、トランジスタＴは、ＰＭＯＳトランジスタでもよい。
【符号の説明】
【００５１】
Ｉ１、Ｉ２〜ＩＮ  インバータ
Ｓ１、Ｓ２〜ＳＮ  補助用インバータ
Ｔ１、Ｔ２〜ＴＮ  トランジスタ
１０１  注入同期用信号源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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