(57)【要約】【課題】全差動アンプを利用したボルテージフォロア回路において、差動入出力端子の初期状態での電圧レベルに拘わらず起動することが可能なボルテージフォロア回路を提供すること。【解決手段】ボルテージフォロア回路１を構成する差動対回路１１は２段アンプ構成であり、２段目のアンプに備えられるＮＭＯＳトランジスタＴＮ３、ＴＮ４は、差動出力端子ＯＵＴＮ、ＯＵＴＰに接続され、ＰＭＯＳトランジスタＴＰ１、ＴＰ２およびＮＭＯＳトランジスタＴＮ１、ＴＮ２により駆動され差動出力信号を出力する。電流源ＩＳ１、ＩＳ２は、ＮＭＯＳトランジスタＴＮ３、ＴＮ４の駆動を補助する。ＰＭＯＳトランジスタＴＰ６、ＴＰ７は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２が流す電流を起動時に制限する。差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルが初期状態で電源電圧ＶＤＤである場合にも電圧レベルを降下させ動作を開始させることができる。【選択図】図２
2015100059.tif 000002
【特許請求の範囲】
【請求項１】
全差動アンプをボルテージフォロア接続したボルテージフォロア回路であって、
前記全差動アンプは、
差動対アンプに駆動され、差動出力信号を出力する一対の出力トランジスタと、
前記一対の出力トランジスタの駆動を補助する一対の補助電流源と、
前記差動対アンプの能動負荷が流す電流を起動時に制限する電流制限回路とを備えることを特徴とするボルテージフォロア回路。
【請求項２】
前記補助電流源は、前記差動対アンプに流れるバイアス電流より小電流を流すことを特徴とする請求項１に記載のボルテージフォロア回路。
【請求項３】
前記電流制限回路は、
前記能動負荷が流す電流の大きさを決定する経路に備えられ、前記差動対アンプが備える差動対トランジスタと同一導電型でありゲート端子への接続が同じであって、ソースおよびドレイン端子が互いに接続される一対のトランジスタを備え、
前記一対のトランジスタは、前記差動対トランジスタに比してコンダクタンス（ｇｍ）が小さいことを特徴とする請求項１または２に記載のボルテージフォロア回路。
【請求項４】
前記能動負荷は負荷トランジスタを備え、
前記負荷トランジスタと共にカレントミラー回路を構成するダイオード接続されたトランジスタを備え、
前記一対のトランジスタは、前記ダイオード接続されたトランジスタの電流が流れる経路に備えられることを特徴とする請求項１乃至３の何れか１項に記載のボルテージフォロア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージフォロア回路に関し、特に、全差動アンプを使用してボルテージフォロア回路を構成する場合に関する。
【背景技術】
【０００２】
従来より、全差動アンプにはコモンモードフィードバック回路を備える場合がある（例えば、特許文献１、２など）。特許文献１には、図５に示すように、２段構成の増幅部を備える全差動アンプが開示されている。初段の増幅部は、差動対を構成するＰ形トランジスタ３５、３６と、電源電圧端子「ＶＤＤ」に接続され差動対にバイアス電流を供給するＰ形トランジスタ３４と、電源電圧端子「ＶＳＳ」に接続され差動対の能動負荷となる電流源３７、３８とを備える。２段目の増幅部も初段の差動対に応じて差動に備えられる。電源電圧端子「ＶＤＤ」、「ＶＳＳ」の間に、電流源３１とＮ形トランジスタ３２、電流源３９とＮ形トランジスタ４０がこの順に接続されて構成される。初段の増幅部の出力を受け、電流源３１とＮ形トランジスタ３２との接続点および電流源３９とＮ形トランジスタ４０との接続点から、差動出力ＶＯＵＴ−、ＶＯＵＴ＋を出力する。また、同相モード・フィードバック回路５０を備える。差動出力ＶＯＵＴ＋、ＶＯＵＴ−の同相モード電圧を基準電圧ＶＣＭＲＥＦに制御する。同相モード電圧と基準電圧ＶＣＭＲＥＦとの比較結果をＰ形トランジスタ３４のゲート端子にフィードバックし、Ｐ形トランジスタ３４から供給される差動対へのバイアス電流を制御する。
【０００３】
また、特許文献２には、図６に示すように、特許文献１のトランジスタのＰ形とＮ形とを入れ替えた構成であり、同様の２段構成の増幅部を備える全差動アンプが開示されている。初段の増幅部は、差動対を構成するＮＭＯＳトランジスタ１００、１０１と、グランド（ＶＳＳ）に接続され差動対にバイアス電流を供給するバイアス電流源１２２と、電源（ＶＤＤ）に接続され差動対の能動負荷となるＰＭＯＳトランジスタ１０２、１０３とを備える。２段目の増幅部も初段の差動対に応じて差動に備えられる。電源（ＶＤＤ）、グランド（ＶＳＳ）の間に、ＰＭＯＳトランジスタ１０４とバイアス電流源１２３、ＰＭＯＳトランジスタ１０５とバイアス電流源１２４がこの順に接続されて構成される。初段の増幅部の出力を受け、ＰＭＯＳトランジスタ１０４とバイアス電流源１２３との接続点およびＰＭＯＳトランジスタ１０５とバイアス電流源１２４との接続点から、差動出力ＯＵＴＰ、ＯＵＴＮを出力する。また、同相帰還増幅器を備える。差動出力ＯＵＴＰ、ＯＵＴＮの同相モード電圧を基準電圧ＶＲＥＦに制御する。同相モード電圧と基準電圧ＶＲＥＦとの比較結果をＰＭＯＳトランジスタ１０２、１０３のゲート端子にフィードバックし、差動対へのバイアス電流を制御する。
【０００４】
その他の関連技術として、特許文献３、４が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２９７６１号公報
【特許文献２】特開２００８−１７３５４号公報
【特許文献３】特開２００４−２９７７６２号公報
【特許文献４】特開２００５−３５４１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１、２に開示されている全差動アンプを使用してボルテージフォロア回路を構成する場合を考える。特許文献１では、一方の差動出力ＶＯＵＴ＋を差動対の他方の入力端子であるＰ形トランジスタ３５のゲート端子に接続し、他方の差動出力ＶＯＵＴ−を差動対の一方の入力端子であるＰ形トランジスタ３６のゲート端子に接続する。特許文献２では、一方の差動出力ＯＵＴＰを差動対の他方の入力端子であるＰＭＯＳトランジスタ１０１のゲート端子に接続し、他方の差動出力ＯＵＴＮを差動対の一方の入力端子であるＰＭＯＳトランジスタ１００のゲート端子に接続する。
【０００７】
これらのボルテージフォロア回路では、初期状態において、何らかの要因で差動出力の両者（合せて、差動入力の両者）の電圧が、電源電圧ＶＤＤあるいは接地電圧ＶＳＳである場合、起動しても差動出力の両者（合せて、差動入力の両者）の電圧が電源電圧ＶＤＤあるいは接地電圧ＶＳＳに維持されたままとなる場合がある。
【０００８】
例えば、特許文献１では、差動出力の両者（合せて、差動入力の両者）の電圧が電源電圧端子「ＶＤＤ」の電圧レベル（すなわち、電源電圧ＶＤＤ）であると、差動対のＰ形トランジスタ３５、３６は共にオフ状態である。その一方で、能動負荷である電流源３７、３８は電源電圧端子「ＶＳＳ」に電流を引き抜く。これにより、Ｎ形トランジスタ３２、４０のゲート端子には、電荷の供給経路はオフ状態にあり電荷の引き抜き経路がオン状態にあり、電圧レベルはローレベルに維持される。この結果、Ｎ形トランジスタ３２、４０は、共にオフ状態に維持される。これは、差動出力ＶＯＵＴ−、ＶＯＵＴ＋の電圧レベルを引き下げる経路がオフ状態にあることを意味し、差動出力ＶＯＵＴ＋、ＶＯＵＴ−の電圧レベルは初期状態の高い電圧レベルに維持されたままとなり、ボルテージフォロア回路の動作を開始することができない。
【０００９】
また、特許文献２でも同様な動作が生ずる恐れがある。特許文献２では、初期状態において、差動出力の両者（合せて、差動入力の両者）の電圧がグランド（ＶＳＳ）の電圧レベルにあると、ボルテージフォロア回路としての動作を開始できない場合がある。すなわち、この状態では、同相帰還増幅器からの出力信号はハイレベルとなり、能動負荷回路であるＰＭＯＳトランジスタ１０２、１０３はオフ状態となる。同時に、差動対を構成するＮＭＯＳトランジスタ１００、１０１もオフ状態に維持される。これにより、ＰＭＯＳトランジスタ１０４、１０５のゲート端子の電圧レベルを制御する経路がなく、この電圧レベルが電源（ＶＤＤ）に維持されていれば電源（ＶＤＤ）の状態が維持され、ＰＭＯＳトランジスタ１０４、１０５はオフ状態に維持される。その結果、差動出力ＯＵＴＰ、ＯＵＴＮの電圧レベルをグランド（ＶＳＳ）から上昇させることができず、ボルテージフォロア回路の動作を開始することができない。
【００１０】
本願に開示される技術は上記の課題に鑑み提案されたものであって、全差動アンプを使用して構成されたボルテージフォロア回路において、差動入出力端子の初期状態での電圧レベルに拘わらず、確実に起動することが可能なボルテージフォロア回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示される技術に係るボルテージフォロア回路は、全差動アンプをボルテージフォロア接続した回路である。全差動アンプは、一対の出力トランジスタ、補助電流源、電流制限回路を備える。一対の出力トランジスタは、差動対アンプに駆動され、差動出力信号を出力する。補助電流源は、一対の出力トランジスタの駆動を補助する。電流制限回路は、差動対アンプの能動負荷が流す電流を起動時に制限する。
【００１２】
これにより、差動入出力信号の電圧レベルが初期状態として差動対アンプを動作させない電圧レベルであったとしても、起動時、電流制限回路により能動負荷に流れる電流が制限され、加えて、補助電流源が一対の出力トランジスタの駆動を補助する補助電流を流す。この結果、一対の出力トランジスタは、補助電流源による補助電流により駆動が可能となり、差動出力信号の電圧レベルを初期状態の電圧レベルから変位させ、差動対アンプの動作を開始させることができる。これにより、ボルテージフォロア回路を起動させることができる。
【００１３】
例えば、差動対アンプがＰＭＯＳトランジスタの差動対を備える場合は、一対の出力トランジスタはＮＭＯＳトランジスタで構成される。また、能動負荷は差動対のＰＭＯＳトランジスタからの電流を吸い込む構成となり、合せて、一対のＮＭＯＳトランジスタのゲート端子から電荷を引き抜きオフ状態へと制御する作用を奏する。この構成では、初期状態で差動入出力信号が電源電圧の電圧レベルにあると、起動時、差動対のＰＭＯＳトランジスタは共にオフ状態になる。この状態で、電流制限回路により能動負荷の電流が制限され、一対のＮＭＯＳトランジスタのゲート端子からの電荷の引き抜きが制限されオフ状態へのバイアスが制限される。加えて、補助電流源により、一対のＮＭＯＳトランジスタのゲート端子に補助電流が供給され端子が充電される。これにより、一対のＮＭＯＳトランジスタをオンさせることができ、差動出力信号を電源電圧の電圧レベルから下降させて動作を開始させることができる。
【００１４】
また、差動対アンプがＮＭＯＳトランジスタの差動対を備える場合は、一対の出力トランジスタはＰＭＯＳトランジスタで構成される。また、能動負荷は差動対のＮＭＯＳトランジスタに対して電流を供給する構成となり、合せて、一対のＰＭＯＳトランジスタのゲート端子に電荷を供給してオフ状態へと制御する作用を奏する。この構成では、初期状態で差動入出力信号が接地電圧の電圧レベルにあると、起動時、差動対のＮＭＯＳトランジスタは共にオフ状態になる。この状態で、電流制限回路により能動負荷の電流が制限され、一対のＰＭＯＳトランジスタのゲート端子への電荷の供給が制限されオフ状態へのバイアスが制限される。加えて、補助電流源により、一対のＰＭＯＳトランジスタのゲート端子から補助電流が引き抜かれ端子が放電される。これにより、一対のＰＭＯＳトランジスタをオンさせることができ、差動出力信号を接地電圧の電圧レベルから上昇させて動作を開始させることができる。
【００１５】
また、本願に開示のボルテージフォロア回路において、補助電流源は、差動対アンプに流れるバイアス電流より小電流を流すものとして構成してもよい。これにより、本来の全差動アンプの動作にとって不要な電流である補助電流源による補助電流が追加されても、全差動アンプにおけるアンプ特性への影響を抑えることができる。
【００１６】
また、本願に開示のボルテージフォロア回路において、電流制限回路は、能動負荷が流す電流の大きさを決定する経路に備えられ、差動対アンプが備える差動対トランジスタと同一導電型でありゲート端子への接続が同じであって、ソースおよびドレイン端子が互いに接続される一対のトランジスタを備え、一対のトランジスタは、差動対トランジスタに比してコンダクタンス（ｇｍ）を小さく構成してもよい。この構成では、同一導電型の差動対トランジスタと一対のトランジスタとは共に、ゲート端子に差動入出力信号が印加される。このため、補助電流により一対の出力トランジスタが駆動して差動入出力信号が変位することに応じて、両者がオン状態に移行して流れる電流は同様に推移する。一方、コンダクタンス（ｇｍ）は、差動対トランジスタで大きく一対のトランジスタで小さい。この結果、流れる電流変化量は、差動対トランジスタで大きく一対のトランジスタで小さくなる。ここで、一対のトランジスタが流す電流は能動負荷が流す電流の大きさを決定する。これにより、起動時において、能動負荷が流す電流は差動対トランジスタに流れる電流より小さく制限され、差動入出力信号の電圧レベルが変位する過程で、差動対トランジスタに流れる電流は能動負荷が流す電流より多く、この差分の電流は一対の出力トランジスタの駆動に供することができる。ボルテージフォロア回路の起動後の動作開始を迅速にすることができる。なお、トランジスタのコンダクタンス（ｇｍ）は、（チャネル幅／チャネル長）に比例して決定される。
【００１７】
また、本願に開示のボルテージフォロア回路において、能動負荷は負荷トランジスタを備え、負荷トランジスタと共にカレントミラー回路を構成するダイオード接続されたトランジスタを備え、一対のトランジスタは、ダイオード接続されたトランジスタに電流が流れる経路にあるとして構成してもよい。これにより、カレントミラー回路を構成するダイオード接続されたトランジスタに流れる電流に応じた電流を負荷トランジスタに流して能動負荷の電流とすることができる。
【発明の効果】
【００１８】
本願に開示される技術に係るボルテージフォロア回路によれば、全差動アンプを使用して構成されており、差動入出力端子の初期状態での電圧レベルに拘わらず、確実に起動することができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態のボルテージフォロア回路について全差動アンプの差動入出力端子の結線を示す図である。
【図２】実施形態のボルテージフォロア回路の回路図である。
【図３】実施形態のボルテージフォロア回路の起動時における動作を示す状態遷移図である。
【図４】実施形態の別例のボルテージフォロア回路を示す回路図である。
【図５】背景技術に開示されている全差動アンプの回路図である。
【図６】背景技術に開示されている全差動アンプの別例を示す回路図である。
【発明を実施するための形態】
【００２０】
図１は、実施形態に係るボルテージフォロア回路１について、全差動アンプの差動入出力端子間の結線関係を示す図である。全差動アンプは、非反転入力端子（Ｉ＋）と反転入力端子（Ｉ−）とで構成される差動入力端子と、非反転出力端子（Ｏ＋）と反転出力端子（Ｏ−）とで構成される差動出力端子とを備えている。各々の端子は、全差動アンプによりボルテージフォロア回路を構成するには、非反転出力端子（Ｏ＋）を反転入力端子（Ｉ−）に接続し、反転出力端子（Ｏ−）を非反転入力端子（Ｉ＋）に接続する。また、非反転入力端子（Ｉ＋）、反転入力端子（Ｉ−）、非反転出力端子（Ｏ＋）、反転出力端子（Ｏ−）は、各々、ボルテージフォロア回路の非反転入力端子ＩＰ、反転入力端子ＩＮ、非反転出力端子ＯＵＴＰ、反転出力端子ＯＵＴＮに接続されている。
【００２１】
図２は、ボルテージフォロア回路１の回路図である。差動対回路１１、コモンモードフィードバック回路１２、および負荷電流制御部１３を備えている。
【００２２】
差動対回路１１は、全差動アンプを構成する。ＰＭＯＳトランジスタＴＰ１、ＴＰ２は差動対トランジスタである。ソース端子はＰＭＯＳトランジスタＴＰ３のドレイン端子に接続されている。ドレイン端子は、各々、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のドレイン端子に接続されている。ゲート端子は、各々、非反転入力端子ＩＰ、反転入力端子ＩＮに接続されている。
【００２３】
ＰＭＯＳトランジスタＴＰ３のソース端子は電源電圧線に接続され電源電圧ＶＤＤが供給され、ゲート端子はコモンモードフィードバック回路１２の出力端子ＣＭＦＢに接続されている。ＰＭＯＳトランジスタＴＰ３は、コモンモードフィードバック回路１２のＰＭＯＳトランジスタＴＰ１１（後述）と共にカレントミラー回路を構成する。これにより、ＰＭＯＳトランジスタＴＰ３は、差動対回路１１にバイアス電流ＩＢを供給する。
【００２４】
ＮＭＯＳトランジスタＴＮ１、ＴＮ２は、差動対回路１１の能動負荷を構成する。ソース端子は接地電圧線に接続され接地電圧ＶＳＳが供給されている。ゲート端子は、共にバイアス線ＮＢ１に接続されており、バイアス線ＮＢ１は負荷電流制御部１３の出力端子に接続されている。ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＮＭＯＳトランジスタＴＮ１、ＴＮ２、およびＰＭＯＳトランジスタＴＰ３により、初段のアンプを構成している。
【００２５】
ＰＭＯＳトランジスタＴＰ１、ＴＰ２とＮＭＯＳトランジスタＴＮ１、ＴＮ２との各々の接点Ｎ１、Ｎ２は、各々、ＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子、および帰還容量素子Ｃ１、Ｃ２の一端に接続されている。ＮＭＯＳトランジスタＴＮ３、ＴＮ４のドレイン端子と帰還容量素子Ｃ１、Ｃ２の他端とは、各々、ＰＭＯＳトランジスタＴＰ４、ＴＰ５のドレイン端子に接続されている。ＮＭＯＳトランジスタＴＮ３、ＴＮ４のソース端子は接地電圧線に接続されている。ＰＭＯＳトランジスタＴＰ４、ＴＰ５のソース端子は電源電圧線に接続されている。ＰＭＯＳトランジスタＴＰ４、ＴＰ５のゲート端子には共通にバイアス線ＰＢ１が接続され、ＰＭＯＳトランジスタＴＰ４、ＴＰ５は電流源として機能する。ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ３、およびＰＭＯＳトランジスタＴＰ５とＮＭＯＳトランジスタＴＮ４により２段目のアンプを構成している。
【００２６】
更に、実施形態においては、電流源ＩＳ１、ＩＳ２が接点Ｎ１、Ｎ２に接続されており、接点Ｎ１、Ｎ２に電流Ｉ１、Ｉ２を供給する。ここで、電流Ｉ１、Ｉ２の電流値はバイアス電流ＩＢの電流値より小さな電流値である。例えば、電流Ｉ１、Ｉ２の電流値はバイアス電流ＩＢの電流値の１／２０程度の電流値である。
【００２７】
コモンモードフィードバック回路１２は、全差動アンプにおける差動出力信号のコモンモード電圧を基準電圧ＶＲＥＦに制御するための回路である。差動対を構成するＮＭＯＳトランジスタＴＮ６、ＴＮ７は、ソース端子がＮＭＯＳトランジスタＴＮ８のドレイン端子に接続され、ドレイン端子がＰＭＯＳトランジスタＴＰ１０、ＴＰ１１のドレイン端子に接続されている。ＮＭＯＳトランジスタＴＮ６のゲート端子には、基準電圧ＶＲＥＦが入力されている。また、ＮＭＯＳトランジスタＴＮ７のゲート端子は、両端に差動出力端子ＯＵＴＰ、ＯＵＴＮが接続された直列接続の抵抗素子Ｒ１、Ｒ２の接続点が接続されている。抵抗素子Ｒ１、Ｒ２には、各々、容量素子Ｃ３、Ｃ４が並列に接続されている。
【００２８】
ＮＭＯＳトランジスタＴＮ８のソース端子は接地電圧線に接続され、ゲート端子はバイアス線ＮＢ２に接続されている。ＮＭＯＳトランジスタＴＮ８は、ＮＭＯＳトランジスタＴＮ６、ＴＮ７で構成される差動対に対して電流を供給する。
【００２９】
ＰＭＯＳトランジスタＴＰ１０、ＴＰ１１は、ソース端子が電源電圧線に接続され、各々のドレイン端子とゲート端子とが接続されて、能動素子として機能する。また、ＰＭＯＳトランジスタＴＰ１１のドレイン端子とゲート端子とは、出力端子ＣＭＦＢとして差動対回路１１のＰＭＯＳトランジスタＴＰ３のゲート端子に接続され、カレントミラー回路を構成している。コモンモードフィードバック回路１２による制御結果が出力端子ＣＭＦＢから出力されてＰＭＯＳトランジスタＴＰ３のゲート端子の電圧を制御し、ＰＭＯＳトランジスタＴＰ３から供給されるバイアス電流ＩＢを制御することで、差動出力信号のコモンモード電圧を基準電圧に制御する。
【００３０】
負荷電流制御部１３は、差動対回路１１の初段のアンプに備えられる能動負荷の電流を制御する。電源電圧線と接地電圧線との間に、ＰＭＯＳトランジスタＴＰ８および電流源ＩＳ３がこの順に接続されている。ＰＭＯＳトランジスタＴＰ８はソース端子が電源電圧線に接続され、ドレイン端子とゲート端子が電流源ＩＳ３の一端子に接続される。電流源ＩＳ３の他端は接地電圧線に接続され、電源電圧線からＰＭＯＳトランジスタＴＰ８を介して接地電圧線に向けて電流が流れる。
【００３１】
ＰＭＯＳトランジスタＴＰ９は、ＰＭＯＳトランジスタＴＰ８とカレントミラー回路を構成している。すなわち、ソース端子が電源電圧線に接続され、ゲート端子がＰＭＯＳトランジスタＴＰ８のゲート端子に接続されている。
【００３２】
ＮＭＯＳトランジスタＴＮ５は、ソース端子が接地電圧線に接続され、ドレイン端子とゲート端子が接続されてバイアス線ＮＢ１とされる。ＮＭＯＳトランジスタＴＮ５は、差動対回路１１の能動負荷を構成するＮＭＯＳトランジスタＴＮ１、ＴＮ２のゲート端子に接続され、カレントミラー回路を構成している。
【００３３】
実施形態においては、ＰＭＯＳトランジスタＴＰ９のドレイン端子とＮＭＯＳトランジスタＴＮ５のドレイン端子との間に、ソース端子とドレイン端子とが互いに接続されたＰＭＯＳトランジスタＴＰ６、ＴＰ７が接続されている。ＰＭＯＳトランジスタＴＰ６、ＴＰ７のゲート端子は、各々、非反転入力端子ＩＰ、反転入力端子ＩＮが接続されており、差動対回路１１の差動対トランジスタであるＰＭＯＳトランジスタＴＰ１、ＴＰ２と同様な接続関係を有している。ただし、ＰＭＯＳトランジスタＴＰ６、ＴＰ７は、ＰＭＯＳトランジスタＴＰ１、ＴＰ２に対して、（チャネル幅（Ｗ）／チャネル長（Ｌ））の比が小さくコンダクタンス（ｇｍ）が小さく設定されている。
【００３４】
次に、ボルテージフォロア回路１の起動時の動作について説明する。図３に示す状態遷移図は、起動から定常状態に移行するまでの過渡的な期間の動作を示すものである。起動前の初期状態において差動出力端子ＯＵＴＰ、ＯＵＴＮ（差動入力端子ＩＰ、ＩＮは同電位）の電圧レベルＶＯＵＴＰ、ＶＯＵＴＮは、共に電源電圧ＶＤＤである。したがって、差動入力端子ＩＰ、ＩＮの電圧レベルＶＩＰ、ＶＩＮも、共に電源電圧ＶＤＤである（ＶＯＵＴＰ＝ＶＯＵＴＮ＝ＶＩＰ＝ＶＩＮ＝ＶＤＤ）（状態０）。
【００３５】
この初期状態でボルテージフォロア回路１が起動すると（状態１）に移行する。（状態１）では、電流源ＩＳ１、ＩＳ２がオンする。電流源ＩＳ１、ＩＳ２は、以後、オン状態に維持される。一方、ＰＭＯＳトランジスタＴＰ１、ＴＰ２はオフ状態にある。ゲート端子に接続されている差動入力端子ＩＰ、ＩＮの電圧レベルＶＩＰ、ＶＩＮが共に電源電圧ＶＤＤであるからである。
【００３６】
この場合、コモンモードフィードバック回路１２では、差動対のＮＭＯＳトランジスタＴＮ６、ＴＮ７のうちＮＭＯＳトランジスタＴＮ７に入力される信号の電圧レベルが電源電圧ＶＤＤであるので、ＰＭＯＳトランジスタＴＰ１１にＮＭＯＳトランジスタＴＮ８からの電流が流れる。このため、出力端子ＣＭＦＢを介してＰＭＯＳトランジスタＴＰ１１と接続されカレントミラー回路を構成するＰＭＯＳトランジスタＴＰ３は電流を流す状態に維持される。この状態は、差動出力端子ＯＵＴＰ、ＯＵＴＮ（差動入力端子ＩＰ、ＩＮは同電位）の電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが差動の状態である定常状態に移行するまでの間、継続する。
【００３７】
また同様に、ＰＭＯＳトランジスタＴＰ６、ＴＰ７もオフ状態にある。ＰＭＯＳトランジスタＴＰ６、ＴＰ７のゲート端子には、ＰＭＯＳトランジスタＴＰ１、ＴＰ２の場合と同様に、差動入力端子ＩＰ、ＩＮが接続され電源電圧ＶＤＤが供給されているからである。これにより、負荷電流制御部１３において、ＰＭＯＳトランジスタＴＰ９とＮＭＯＳトランジスタＴＮ５とを結ぶ電流経路は遮断され、ＮＭＯＳトランジスタＴＮ５には電流が流れない。この結果、ＮＭＯＳトランジスタＴＮ５とカレントミラー回路を構成しているＮＭＯＳトランジスタＴＮ１、ＴＮ２もオフ状態となる。
【００３８】
これにより、接点Ｎ１、Ｎ２の各々に接続されている、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１、およびＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２はオフ状態であるので、接点Ｎ１、Ｎ２は、電流源ＩＳ１、ＩＳ２により充電される。（状態１）は、起動時に接地電圧ＶＳＳにあった接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２がＮＭＯＳトランジスタＴＮ３、ＴＮ４の閾値電圧ＶＴＮに充電されるまでの状態である。したがって、ＮＭＯＳトランジスタＴＮ３、ＴＮ４もオフ状態にある。
【００３９】
電流源ＩＳ１、ＩＳ２による接点Ｎ１、Ｎ２の充電が継続され、接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２がＮＭＯＳトランジスタＴＮ３、ＴＮ４の閾値電圧ＶＴＮを超えて上昇すると（状態２）に移行する。（状態２）では、接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２の上昇により、ＮＭＯＳトランジスタＴＮ３、ＴＮ４がオンして、差動出力端子ＯＵＴＮ、ＯＵＴＰの放電が開始し、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが電源電圧ＶＤＤから降下を開始する。差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮは降下するが、（状態２）では、電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧ＶＴＰを超えて下回っていないので、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ６、ＴＰ７はオフ状態に維持される。その結果、ＮＭＯＳトランジスタＴＮ１、ＴＮ２はオフ状態に維持される。尚、差動対回路１１において、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、およびＮＭＯＳトランジスタＴＮ１、ＴＮ２が、共にオフ状態にある一方で、電流源ＩＳ１、ＩＳ２はオン状態に維持されている。これにより、接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２は、電流源ＩＳ１、ＩＳ２からの電流Ｉ１、Ｉ２により充電が継続し上昇を続ける。接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２の上昇により、ＮＭＯＳトランジスタＴＮ３、ＴＮ４がオン状態を維持する。
【００４０】
ＮＭＯＳトランジスタＴＮ３、ＴＮ４のオン状態が継続し差動出力端子ＯＵＴＮ、ＯＵＴＰの電圧レベルＶＯＵＴＮ、ＶＯＵＴＰが降下を続け、電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧ＶＴＰを超えて降下すると（状態３）に移行する。（状態３）では、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮの降下により、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ６、ＴＰ７がオンする。これにより、差動対回路１１の差動対トランジスタ（ＰＭＯＳトランジスタＴＰ１、ＴＰ２）がオンする。また、ＰＭＯＳトランジスタＴＰ６、ＴＰ７のオンにより、ＰＭＯＳトランジスタＴＰ９とＮＭＯＳトランジスタＴＮ５とを結ぶ電流経路が確立され、ＮＭＯＳトランジスタＴＮ５に電流が流れる。
【００４１】
ここで、起動からの過渡期間であり、差動出力端子ＯＵＴＰ、ＯＵＴＮの電源電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが高いため、ＰＭＯＳトランジスタＴＰ１、ＴＰ２のゲート・ソース端子間電圧に充分に電圧が印加されず、差動対回路１１の差動対トランジスタ電流はＰＭＯＳトランジスタＴＰ１、ＴＰ２で規定される電流に限定される。
【００４２】
また、ＰＭＯＳトランジスタＴＰ６、ＴＰ７のゲート・ソース端子間電圧が充分に印加されず、電流はＰＭＯＳトランジスタＴＰ６、ＴＰ７で規定される電流に限定される。これにより、ＮＭＯＳトランジスタＴＮ５、ＴＮ１、ＴＮ２により構成されるカレントミラー回路が動作し、差動対回路１１の能動負荷であるＮＭＯＳトランジスタＴＮ１、ＴＮ２にはＰＭＯＳトランジスタＴＰ６、ＴＰ７に規定された電流が流れる。
【００４３】
ここで、ＰＭＯＳトランジスタＴＰ６、ＴＰ７の（チャネル幅（Ｗ）／チャネル長（Ｌ））は、ＰＭＯＳトランジスタＴＰ１、ＴＰ２の（チャネル幅（Ｗ）／チャネル長（Ｌ））に比較して小さくコンダクタンスが小さい。ゲート・ソース端子間電圧が印加されていても、ＰＭＯＳトランジスタＴＰ６、ＴＰ７に流れる電流はＰＭＯＳトランジスタＴＰ１、ＴＰ２に流れるより小さい。
【００４４】
この結果、接点Ｎ１、Ｎ２には、ＰＭＯＳトランジスタＴＰ１、ＴＰ２に流れる電流からＮＭＯＳトランジスタＴＮ１、ＴＮ２に流れる電流を減じた電流に、電流源ＩＳ１、ＩＳ２から供給される電流が加算された電流が流れる。接点Ｎ１、Ｎ２の電圧レベルＶＮ１、ＶＮ２は、より大きな時間傾きで上昇を続け、ＮＭＯＳトランジスタＴＮ３、ＴＮ４はオン状態を維持する。差動出力端子ＯＵＴＮ、ＯＵＴＰの電源電圧レベルＶＯＵＴＮ、ＶＯＵＴＰは下降を続ける。
【００４５】
差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが降下を続け基準電圧ＶＲＥＦと同電位になると、（状態４）に移行する。（状態４）では、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが基準電圧ＶＲＥＦになることによりコモンモードフィードバック回路１２が動作し、差動対回路１１へのバイアス電流ＩＢを調整する。これにより、差動出力端子ＯＵＴＰ、ＯＵＴＮはコモンモード電圧が基準電圧ＶＲＥＦに維持され、差動対回路１１が差動動作を開始する。すなわち、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ６、ＴＰ７が差動動作を行い、これに伴い、ＮＭＯＳトランジスタＴＮ１、ＴＮ２、接点Ｎ１、Ｎ２が差動動作となり、更に、ＮＭＯＳトランジスタＴＮ３、ＴＮ４が差動動作となり、結果として、差動出力端子ＯＵＴＮ、ＯＵＴＰが差動動作する。これにより、ボルテージフォロア回路１が、初期状態での差動入出力端子ＩＰ，ＩＮ、ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＩＰ、ＶＩＮ、ＶＯＵＴＰ、ＶＯＵＴＮの電源電圧ＶＤＤへの張り付き状態から復帰して、正常な定常状態で動作することができる。
【００４６】
電流源ＩＳ１、ＩＳ２は、ボルテージフォロア回路１が定常状態で動作を開始した後も電流を流し続けるが、電流値は、差動対回路１１のバイアス電流ＩＢの１／２０程度と僅少であるため、差動対回路１１における差動増幅動作に影響を与えることはない。
【００４７】
図４に示す別例のボルテージフォロア回路１Ａは、ボルテージフォロア回路１（図２）を構成するＭＯＳトランジスタの導電型を逆にした場合の構成である。ＰＭＯＳトランジスタで構成されていた回路部分をＮＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタで構成されていた回路部分をＰＭＯＳトランジスタで構成する。トランジスタの導電型を逆転させることにより電源関係も逆転させる。ＰＭＯＳトランジスタに接続されていた電源電圧線はＮＭＯＳトランジスタに代えたことにより接地電圧線とし、ＮＭＯＳトランジスタに接続されていた接地電圧線はＰＭＯＳトランジスタに代えたことにより電源電圧線とする。
【００４８】
主な構成は以下のとおりである。電流源ＩＳ１、ＩＳ２に代えて電流源ＩＳ１Ａ、ＩＳ２Ａが備えられる。電流源ＩＳ１Ａ、ＩＳ２Ａは、差動対回路１１Ａの２段目のアンプを構成するＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａから電流を引き抜くように接続されている。また、能動負荷の電流を決定する電流経路（ＰＭＯＳトランジスタＴＰ９とＮＭＯＳトランジスタＴＮ５）を接続するＰＭＯＳトランジスタＴＰ６、ＴＰ７に代えて、ＮＭＯＳトランジスタＴＮ６Ａ、ＴＮ７Ａが備えられている。
【００４９】
ボルテージフォロア回路１Ａでは、初期状態において、差動入出力端子ＩＰ、ＩＮ、ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＩＰ、ＶＩＮ、ＶＯＵＴＰ、ＶＯＵＴＮが接地電圧ＶＳＳにある場合に、起動後、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮを徐々に上昇させることで正常な状態に復帰させる。上記したトランジスタの導電型や電源電圧線／接地電圧線の接続、各機能部分において電流の流れる向き、電圧の変位方向は逆ではあるが、回路の動作および効果については、ボルテージフォロア回路１と同じである。なお、図４に示すボルテージフォロア回路１Ａでは、細部の記載は省略している。
【００５０】
ここで、差動対回路１１、１１Ａは、差動対アンプの一例である。ＮＭＯＳトランジスタＴＮ３、ＴＮ４、ＰＭＯＳトランジスタＴＰ３Ａ，ＴＰ４Ａは、一対の出力トランジスタの一例である。また、電流源ＩＳ１、ＩＳ２、電流源ＩＳ１Ａ、ＩＳ２Ａは、補助電流源の一例である。また、ＰＭＯＳトランジスタＴＰ６、ＴＰ７、ＮＭＯＳトランジスタＴＮ６Ａ，ＴＮ７Ａは、電流制限回路の一例であり、一対のトランジスタの一例である。また、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＮＭＯＳトランジスタＴＮ１Ａ，ＴＮ２Ａは、差動対トランジスタの一例である。また、ＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＰＭＯＳトランジスタＴＰ１Ａ，ＴＰ２Ａは、負荷トランジスタの一例である。また、ＮＭＯＳトランジスタＴＮ５、ＰＭＯＳトランジスタＴＰ５Ａは、ダイオード接続されたトランジスタの一例である。
【００５１】
以上詳細に説明したように、実施形態に係るボルテージフォロア回路１によれば、ＰＭＯＳトランジスタＴＰ１、ＴＰ２の差動対を備える差動対回路１１において、初期状態で差動入出力端子の電圧レベルＶＩＰ、ＶＩＮ、ＶＯＵＴＰ、ＶＯＵＴＮが電源電圧ＶＤＤの電圧レベルにある場合でも、ボルテージフォロア回路１を速やかに起動することができる。すなわち、２段目のアンプを構成するＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子を充電する電流源ＩＳ１、ＩＳ２を備えるので、起動後、差動対のＰＭＯＳトランジスタＴＰ１、ＴＰ２が共にオフ状態であっても、ＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子を充電してＮＭＯＳトランジスタＴＮ３、ＴＮ４をオンさせ、差動出力端子ＯＵＴＮ、ＯＵＴＰの電圧レベルＶＯＵＴＮ、ＶＯＵＴＰを降下させることができる。差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが降下して基準電圧ＶＲＥＦに達すると、コモンモードフィードバック回路１２により差動対回路１１のＰＭＯＳトランジスタＴＰ３が制御されバイアス電流ＩＢが調整されて、差動対回路１１は差動動作を行うことができる。これにより、ボルテージフォロア回路１を正常に定常状態まで復帰させて動作させることができる。
【００５２】
このとき、電流源ＩＳ１、ＩＳ２が供給する電流Ｉ１、Ｉ２は、差動対回路１１におけるＰＭＯＳトランジスタＴＰ３が流すバイアス電流ＩＢより小電流である。ここで、電流源ＩＳ１、ＩＳ２は常時オン状態にあり、ボルテージフォロア回路１が正常な定常状態に復帰した後にも電流Ｉ１、Ｉ２が流れ続けることとなるが、この電流Ｉ１、Ｉ２は、差動対回路１１を含む全差動アンプの本来の動作にとっては不要な電流である。しかしながら、この場合でも、電流Ｉ１、Ｉ２が小さな電流であることから、回路動作への影響を僅少に抑えることができる。
【００５３】
また、差動対回路１１の差動対トランジスタを構成するＰＭＯＳトランジスタＴＰ１、ＴＰ２と同じＰ型であり、ゲート端子にも同様に差動入力端子ＩＮ、ＩＰ、すなわち、差動出力端子ＯＵＴＰ、ＯＵＴＮが接続されているＰＭＯＳトランジスタＴＰ６、ＴＰ７が、ソースおよびドレイン端子が互いに接続されて、負荷電流制御部１３に備えられている。ＰＭＯＳトランジスタＴＰ６、ＴＰ７は、負荷電流制御部１３におけるＰＭＯＳトランジスタＴＰ９とＮＭＯＳトランジスタＴＮ５との間に挿入されている。ＮＭＯＳトランジスタＴＮ５は差動対回路１１の能動負荷を構成するＮＭＯＳトランジスタＴＮ１、ＴＮ２と共にカレントミラー回路を構成しており、ＰＭＯＳトランジスタＴＰ６、ＴＰ７は、カレントミラー回路への電流供給の経路にある。起動後、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが高くＰＭＯＳトランジスタＴＰ６、ＴＰ７がオンしない状態では、カレントミラー回路での電流を決定する経路が遮断された状態であり、能動負荷（ＮＭＯＳトランジスタＴＮ１、ＴＮ２）には電流が流れずオフ状態である。これにより、電流源ＩＳ１、ＩＳ２から供給される電流Ｉ１、Ｉ２が有効にＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子を充電することができる。
【００５４】
また、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧ＶＴＰを超えて下回ると、ＰＭＯＳトランジスタＴＰ６、ＴＰ７がオンし、その結果、能動負荷（ＮＭＯＳトランジスタＴＮ１、ＴＮ２）もオンして電流が流れる。この電流は、ＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子を放電する電流であり、ＮＭＯＳトランジスタＴＮ３、ＴＮ４のオンを妨げる電流である。この場合、同時に、ＰＭＯＳトランジスタＴＰ１、ＴＰ２もオンし、バイアス電流ＩＢを流す。実施形態では、ＰＭＯＳトランジスタＴＰ６、ＴＰ７の（ゲート幅（Ｗ）／ゲート長（Ｌ））を、ＰＭＯＳトランジスタＴＰ１、ＴＰ２の（ゲート幅（Ｗ）／ゲート長（Ｌ））より小さな値に設定する。（ゲート幅（Ｗ）／ゲート長（Ｌ））とコンダクタンス（ｇｍ）は比例関係にあるので、ＰＭＯＳトランジスタＴＰ６、ＴＰ７はＰＭＯＳトランジスタＴＰ１、ＴＰ２に比してコンダクタンスが小さくなる。したがって、ＰＭＯＳトランジスタＴＰ１、ＴＰ２を介して流れる電流はＰＭＯＳトランジスタＴＰ６、ＴＰ７を介して流れる電流に比して大電流となる。結果として、能動負荷（ＮＭＯＳトランジスタＴＮ１、ＴＮ２）によるＮＭＯＳトランジスタＴＮ３、ＴＮ４のゲート端子の放電を相殺し更に充電をする電流が差動対トランジスタ（ＰＭＯＳトランジスタＴＰ１、ＴＰ２）を介して流れることとなる。電流源ＩＳ１、ＩＳ２による電流Ｉ１、Ｉ２に加わり充電を加速することができる。起動後の初期状態からの復帰動作を加速することができる。
【００５５】
また、ボルテージフォロア回路１Ａについてもボルテージフォロア回路１と同様の作用効果を奏する。具体的には、ＮＭＯＳトランジスタＴＮ１Ａ、ＴＮ２Ａの差動対を備える差動対回路１１Ａにおいて、初期状態で差動入出力端子の電圧レベルＶＩＰ、ＶＩＮ、ＶＯＵＴＰ、ＶＯＵＴＮが接地電圧ＶＳＳの電圧レベルにある場合でも、ボルテージフォロア回路１Ａを速やかに起動することができる。すなわち、２段目のアンプを構成するＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａのゲート端子を放電する電流源ＩＳ１Ａ、ＩＳ２Ａを備えるので、起動後、差動対のＮＭＯＳトランジスタＴＮ１Ａ、ＴＮ２Ａが共にオフ状態であっても、ＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａのゲート端子を放電してＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａをオンさせ、差動出力端子ＯＵＴＮ、ＯＵＴＰの電圧レベルＶＯＵＴＮ、ＶＯＵＴＰを上昇させることができる。差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが上昇して基準電圧ＶＲＥＦに達すると、コモンモードフィードバック回路により差動対回路１１Ａのバイアス電流が調整されて、差動対回路１１Ａは差動動作を行うことができる。これにより、ボルテージフォロア回路１Ａを正常に定常状態まで復帰させて動作させることができる。
【００５６】
また、電流源ＩＳ１Ａ、ＩＳ２Ａは、差動対回路１１Ａを含む全差動アンプの本来の動作にとっては不要な電流であるが、電流値が小さなことから回路動作への影響を僅少に抑えることができる。
【００５７】
また、起動後、差動出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベルＶＯＵＴＰ、ＶＯＵＴＮが低くＮＭＯＳトランジスタＴＮ６Ａ、ＴＮ７Ａがオンしない状態では、カレントミラー回路での電流を決定する経路が遮断された状態であり、能動負荷（ＰＭＯＳトランジスタＴＰ１Ａ、ＴＰ２Ａ）には電流が流れずオフ状態である。これにより、電流源ＩＳ１Ａ、ＩＳ２Ａから供給される電流が有効にＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａのゲート端子を放電することができる。
【００５８】
また、ＮＭＯＳトランジスタＴＮ６Ａ、ＴＮ７Ａの（ゲート幅（Ｗ）／ゲート長（Ｌ））を、ＮＭＯＳトランジスタＴＮ１Ａ、ＴＮ２Ａの（ゲート幅（Ｗ）／ゲート長（Ｌ））より小さな値に設定するので、ＮＭＯＳトランジスタＴＮ６Ａ、ＴＮ７ＡはＮＭＯＳトランジスタＴＮ１Ａ、ＴＮ２Ａに比してコンダクタンスが小さくなる。したがって、能動負荷（ＰＭＯＳトランジスタＴＰ１Ａ、ＴＰ２Ａ）によるＰＭＯＳトランジスタＴＰ３Ａ、ＴＰ４Ａのゲート端子の充電を相殺し更に放電をする電流が差動対トランジスタ（ＮＭＯＳトランジスタＴＮ１Ａ、ＴＮ２Ａ）を介して流れることとなる。電流源ＩＳ１Ａ、ＩＳ２Ａによる電流に加わり放電を加速することができる。起動後の初期状態からの復帰動作を加速することができる。
【００５９】
尚、本発明は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、実施形態においてはコモンモードフィードバック回路１２を備える全差動アンプを利用したボルテージフォロア回路１について説明したが、本願はこれに限定されるものではない。コモンモードフィードバック回路１２がない構成においても同様の作用効果を奏することができる。
【００６０】
また、全差動アンプに代えて、単出力の差動アンプを利用したボルテージフォロア回路についても同様な作用効果とすることができる。
【符号の説明】
【００６１】
１、１Ａ    ボルテージフォロア回路
１１、１１Ａ    差動対回路
１２    コモンモードフィードバック回路
１３    負荷電流制御部
Ｃ１、Ｃ２    帰還容量素子
Ｃ３、Ｃ４    容量素子
ＣＭＦＢ    コモンモードフィードバック回路１２の出力端子
ＩＢ    バイアス電流
ＩＮ    ボルテージフォロア回路の反転入力端子
ＩＰ    ボルテージフォロア回路の非反転入力端子
ＩＳ１、ＩＳ２、ＩＳ３、ＩＳ１Ａ、ＩＳ２Ａ    電流源
（Ｉ＋）    全差動アンプの非反転入力端子
（Ｉ−）    全差動アンプの反転入力端子
（Ｏ＋）    全差動アンプの非反転出力端子
（Ｏ−）    全差動アンプの反転出力端子
ＯＵＴＰ    ボルテージフォロア回路の非反転出力端子
ＯＵＴＮ    ボルテージフォロア回路の反転出力端子
Ｎ１、Ｎ２    接点
ＮＢ１、ＮＢ２、ＰＢ１    バイアス線
Ｒ１、Ｒ２    抵抗素子
ＴＰ１〜ＴＰ１１、ＴＰ１Ａ〜ＴＰ８Ａ    ＰＭＯＳトランジスタ
ＴＮ１〜ＴＮ８、ＴＮ１Ａ〜ＴＮ１１Ａ    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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