(57)【要約】【課題】コア回路プロセス製造技術と無関係に低閾値電圧を備えたアンチヒューズデバイスを有する一回限りプログラム可能メモリセルが提示される。【解決手段】パストランジスタおよびアンチヒューズデバイスを有する２トランジスタメモリセル、または二重厚さゲート酸化物を有する単一トランジスタメモリセルが、高電圧トランジスタ用に形成される高電圧ウェルに形成される。アンチヒューズデバイスの閾値電圧は、メモリデバイスのコア回路における任意のトランジスタの閾値電圧と異なるが、コア回路におけるトランジスタと同じゲート酸化物厚さを有する。パストランジスタは、コア回路における任意のトランジスタの閾値電圧と異なる閾値電圧を有し、かつコア回路における任意のトランジスタと異なるゲート酸化物厚さを有する。アンチヒューズデバイスの閾値電圧は、Ｉ／Ｏ回路に作製された高電圧トランジスタ用に用いられる閾値調整インプラントのいくつかまたは全てを省略することによって低下される。【選択図】図７Ｂ
2015043464.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンチヒューズメモリセルを含むメモリアレイであって、
前記複数のアンチヒューズメモリセルのそれぞれは、
高電圧ウェルに形成された厚いゲート酸化物を有するアクセストランジスタであって、前記高電圧ウェルが、ｎ型およびｐ型のうちの１つである、アクセストランジスタ、および、
前記高電圧ウェルに形成された薄いゲート酸化物を有するアンチヒューズデバイスであって、前記薄いゲート酸化物が、前記厚いゲート酸化物より薄い厚さを有する、アンチヒューズデバイス、を含むメモリアレイと、
前記薄いゲート酸化物に厚さにおいて対応するゲート酸化物を有するコアトランジスタであって、前記高電圧ウェルと同じ型を有する低電圧ウェルに形成される、コアトランジスタと、
を含むメモリデバイス。
【請求項２】
型およびドーピングプロファイルにおいて前記高電圧ウェルと実質的に同一の別のウェルに形成された入力／出力トランジスタをさらに含む、請求項１に記載のメモリデバイス。
【請求項３】
前記アンチヒューズデバイスが、前記コアトランジスタより低い閾値電圧を有する、請求項１に記載のメモリデバイス。
【請求項４】
前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物上に堆積された前記薄いゲート酸化物を含む、請求項１に記載のメモリデバイス。
【請求項５】
前記薄いゲート酸化物が、前記第１のウェルの基板表面上に熱によって成長される、請求項１に記載のメモリデバイス。
【請求項６】
前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物と前記基板表面との間に熱によって成長された酸化物を含む、請求項５に記載のメモリデバイス。
【請求項７】
前記アクセストランジスタが、ビット線に電気的に接続された第１の拡散領域、および前記アンチヒューズデバイスに電気的に接続された第２の拡散領域を含む、請求項１に記載のメモリデバイス。
【請求項８】
前記アクセストランジスタが、前記コアトランジスタおよび前記アンチヒューズデバイスより大きな閾値電圧を有する、請求項７に記載のメモリデバイス。
【請求項９】
前記アンチヒューズデバイスが、前記薄いゲート酸化物に対応する薄い部分および前記厚いゲート酸化物に対応する厚い部分を有する可変厚ゲート酸化物を有し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項８に記載のメモリデバイス。
【請求項１０】
前記可変厚ゲート酸化物の前記厚い部分および前記アクセストランジスタの厚いゲート酸化物の下のチャネル領域が、実質的に同じＶｔインプラントを有する、請求項９に記載のメモリデバイス。
【請求項１１】
前記アクセストランジスタの厚いゲート酸化物が、可変厚ゲート酸化物の厚い部分に対応し、前記アンチヒューズデバイスの薄いゲート酸化物が、前記可変厚ゲート酸化物の薄い部分に対応し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項１に記載のメモリデバイス。
【請求項１２】
前記アンチヒューズトランジスタが、前記アクセストランジスタおよび前記コアトランジスタより低い閾値電圧を有する、請求項１１に記載のメモリデバイス。
【請求項１３】
メモリデバイスを製造するための方法であって、
メモリアレイ回路エリアに第１のウェルを注入するステップであって、前記第１のウェルが、ｎ型およびｐ型のうちの１つである、ステップと、
コア回路エリアに第２のウェルを注入するステップであって、前記第２のウェルが、前記第１のウェルと同じ型である、ステップと、
前記メモリアレイ回路エリアの前記第１のウェルにアクセストランジスタ用の第１の酸化物を形成するステップと、
前記コア回路エリアの前記第２のウェルにおけるコアトランジスタ用に、およびメモリアレイ回路エリアの前記第１のウェルにおけるアンチヒューズデバイス用に第２の酸化物を同時に形成するステップと、
を含む方法。
【請求項１４】
前記第１のウェルが高電圧ウェルであり、前記第２のウェルが低電圧ウェルである、請求項１３に記載の方法。
【請求項１５】
前記同時に形成するステップが、前記第２の酸化物が形成されているときに前記第１の酸化物の厚さを増加させるステップを含み、前記第２の酸化物が、前記アンチヒューズデバイスの薄いゲート酸化物に対応する、請求項１３に記載の方法。
【請求項１６】
前記増加させるステップが、基板表面上および前記第１の酸化物上に前記第２の酸化物を同時に堆積するステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項１５に記載の方法。
【請求項１７】
前記増加させるステップが、基板表面上および前記第１の酸化物の下に前記第２の酸化物を熱によって同時に成長させるステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項１５に記載の方法。
【請求項１８】
前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらすステップをさらに含む、請求項１３に記載の方法。
【請求項１９】
前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらす一方で、前記高閾値電圧調整インプラントの注入を防止するために前記アンチヒューズデバイスに対応するチャネル領域をマスクするステップをさらに含む、請求項１３に記載の方法。
【請求項２０】
前記コアトランジスタの閾値電圧を調整するために、前記第２のウェルを低閾値電圧調整インプラントにさらす一方で、前記低閾値電圧調整インプラントに前記アンチヒューズトランジスタをさらすのを防止するステップをさらに含む、請求項１３に記載の方法。
【請求項２１】
前記第１のウェルを注入する前記ステップが、入力／出力回路エリアに前記第１のウェルを同時に注入するステップを含む、請求項１６に記載の方法。
【請求項２２】
第１の酸化物を形成する前記ステップが、前記入力／出力回路エリアの前記第１のウェルに入力／出力トランジスタの前記第１の酸化物を同時に形成するステップを含む、請求項２１に記載の方法。
【請求項２３】
前記増加させるステップが、前記入力／出力トランジスタの前記第１の酸化物上に前記第２の酸化物を堆積するステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記入力／出力トランジスタの厚いゲート酸化物を形成する、請求項２２に記載の方法。
【請求項２４】
前記さらすステップが、前記アクセストランジスタ、前記アンチヒューズデバイスおよび前記入力／出力トランジスタの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらすステップを含む、請求項２２に記載の方法。
【請求項２５】
前記コアトランジスタの閾値電圧を調整するために、前記第２のウェルを低閾値電圧調整インプラントにさらすステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
メモリアレイ回路エリアの第１のウェルにおけるアンチヒューズメモリセルであって、前記第１のウェルがｎ型およびｐ型のうちの１つであるアンチヒューズメモリセルと、
入力／出力エリアの前記第１のウェルにおける入力／出力トランジスタと、
コア回路エリアの第２のウェルにおけるコアトランジスタであって、前記第２のウェルが、前記第１のウェルと同じ型であるが、前記第１のウェルと異なるプロファイルを有するコアトランジスタと、
を含むメモリデバイス。
【請求項２７】
前記アンチヒューズメモリセルのそれぞれが、アクセストランジスタおよびアンチヒューズデバイスを含む、請求項２６に記載のメモリデバイス。
【請求項２８】
前記アクセストランジスタおよび前記入力／出力トランジスタが、第１の厚さを備えたゲート酸化物を有する、請求項２７に記載のメモリデバイス。
【請求項２９】
前記アンチヒューズデバイスおよび前記コアトランジスタが、前記第１の厚さより小さい第２の厚さを備えたゲート酸化物を有する、請求項２８に記載のメモリデバイス。
【請求項３０】
前記アクセストランジスタおよび前記入力／出力トランジスタが、第１の閾値電圧を有し、前記アンチヒューズデバイスが、前記第１の閾値電圧より低い第２の閾値電圧を有し、前記コアトランジスタが、前記第１の閾値電圧より低く、かつ前記第２の閾値電圧と異なる第３の閾値電圧を有する、請求項２９に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００８年４月４日出願の米国仮特許出願第６１／０４２，５１１号の優先権の利益を主張し、その出願は、その全体において参照により本明細書に援用される。
【０００２】
発明の分野
本発明は、一般に不揮発性メモリに関する。特に、本発明は、アンチヒューズデバイスに関する。
【背景技術】
【０００３】
発明の背景
以下の説明において、用語ＭＯＳは、任意のＦＥＴもしくはＭＩＳトランジスタ、ハーフトランジスタ（ｈａｌｆ−ｔｒａｎｓｉｓｔｏｒ）またはコンデンサ構造を示すために用いられる。実施形態の説明を簡略化するために、以下、ゲート酸化物への言及は、誘電体材料、酸化物、または酸化物および誘電体材料の組み合わせを含むものと理解されたい。
【０００４】
過去３０年にわたって、アンチヒューズ技術は、多くの発明者、ＩＣ設計者およびメーカの大きな注目を引き付けてきた。アンチヒューズは、導電状態へ変更可能な構造、または換言すれば、非導電性から導電性へ状態を変化させる電子デバイスである。同様な意味合いで、２進状態は、プログラミング電圧または電流などの電気的ストレス（ｅｌｅｃｔｒｉｃ  ｓｔｒｅｓｓ）に応じて、高抵抗および低抵抗のどちらか１つになり得る。アンチヒューズデバイスは、メモリアレイに配列され、それによって、一回限りプログラム可能（ＯＴＰ：ｏｎｅ−ｔｉｍｅ−ｐｒｏｇｒａｍｍａｂｌｅ）メモリ（ワンタイムプログラマブルメモリ）として周知のメモリを形成することができる。
【０００５】
現在のアンチヒューズ開発は、３次元薄膜構造および特別な金属間材料のまわりに集中している。かかるアンチヒューズ技術は、標準ＣＭＯＳプロセスでは利用不可能な追加的処理ステップを必要とし、典型的なＶＬＳＩおよびＡＳＩＣ設計におけるアンチヒューズの用途を妨げているが、この場合に、プログラミング性が、絶えず縮小するデバイス寿命サイクルおよび常に上昇するチップ開発費に関する問題の克服を支援することができる。したがって、標準ＣＭＯＳプロセスを用いる信頼できるアンチヒューズ構造に対する明白な必要性が、産業界には存在する。
【０００６】
標準ＣＭＯＳプロセスを用いて製造可能なアンチヒューズメモリセルの１つのタイプが、米国特許第６，６６７，９０２号（Peng）に開示されている。Pengは、コンデンサに接続され、かつワード線と平行に走る「行プログラム線（ｒｏｗ  ｐｒｏｇｒａｍ  ｌｉｎｅｓ）」を導入することによって、従来のプレーナＤＲＡＭ（ｐｌａｎａｒ  ＤＲＡＭ）状のアンチヒューズアレイを改良しようと試行している。復号されると、行プログラム線は、本来であれば既にプログラムされたセルを介して発生することになる高プログラミング電圧にアクセストランジスタがさらされるのを最小限にすることができる。Pengは、さらに、プログラミング電流を制御する可変電圧を加えることによって、米国特許６，６７１，０４０号において彼のアレイを改良するが、このアレイは、ゲート酸化物破壊の程度を制御して、マルチレベルまたはアナログ記憶用途を可能にすると言われている。
【０００７】
図１は、Pengにおいて開示されたアンチヒューズメモリセルの回路図であり、一方で図２および図３は、図１に示されたアンチヒューズメモリセルの平面図および断面図をそれぞれ示す。図１のアンチヒューズメモリセルには、ビット線ＢＬをアンチヒューズデバイス１２の底部プレートに結合するためのパストランジスタまたはアクセストランジスタ１０が含まれる。アンチヒューズデバイス１２は、ゲート絶縁破壊に基づいたアンチヒューズデバイスとみなされる。ワード線ＷＬが、アクセストランジスタ１０のゲートに結合されて、それをオンにし、セルプレート電圧Ｖｃｐが、アンチヒューズデバイス１２をプログラムするためにアンチヒューズデバイス１２の上部プレートに結合される。
【０００８】
アクセストランジスタ１０およびアンチヒューズデバイス１２のレイアウトが非常に簡単で単純であることが、図２および図３から見て取れる。アクセストランジスタ１０のゲート１４およびアンチヒューズデバイス１２の上部プレート１６は、ポリシリコンの同じ層で構成され、活性領域１８を横断して延びる。各ポリシリコン層の下の活性領域１８には、ポリシリコンを下の活性領域から電気的に絶縁するための、ゲート誘電体としてもまた周知の薄いゲート酸化物２０が形成される。ゲート１４の両側に拡散領域２２および２４があり、拡散領域２４は、ビット線に結合される。図示しなかったが、当業者は、側壁スペーサ形成、ライトドープ拡散（ＬＤＤ）および拡散、ならびにゲートケイ素化などの標準ＣＭＯＳ処理を適用できることが理解されよう。従来の単一トランジスタおよびコンデンサセル構成が、広く用いられているが、トランジスタだけのアンチヒューズセルが、高密度用途用に達成可能な、半導体アレイエリアの節約ゆえに、さらに望ましい。かかるトランジスタだけのアンチヒューズは、信頼できる一方で、低コストのＣＭＯＳプロセスを用いて製造するのが簡単でなければならない。
【０００９】
ゲート絶縁破壊に基づいたアンチヒューズデバイスが、好ましいＯＴＰまたはエミュレートされた複数回プログラム可能（ＭＴＰ：ｍｕｌｔｉｐｌｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ）不揮発性メモリデバイスとして産業界で人気を得つつある。メモリアレイにおいて、または個別プログラム可能セルとして用いられるアンチヒューズデバイスは、少なくとも２つの領域からなる。第１は、高電圧破壊領域（ｈｉｇｈ  ｖｏｌｔａｇｅ  ｂｒｅａｋｄｏｗｎ  ｒｅｇｉｏｎ）であり、第２は、低電圧破壊領域（ｌｏｗ  ｖｏｌｔａｇｅ  ｂｒｅａｋｄｏｗｎ  ｒｅｇｉｏｎ）（またはアンチヒューズ領域）である。
【００１０】
図４は、図１に示すアンチヒューズメモリセルの改良されたバージョンの断面図である。ちょうど図１のアンチヒューズメモリセルのように、図４は、２トランジスタアンチヒューズメモリセル３０を示すが、このメモリセル３０は、アンチヒューズトランジスタと直列のアクセストランジスタからなる。アクセストランジスタには、厚いゲート酸化物３４上に重なるポリシリコンゲート３２が含まれるが、ゲート酸化物３４自体は、チャネル３６上に形成される。チャネル３６の左側には、ビット線コンタクト４０に電気的に接続された拡散領域３８がある。チャネル３６の右側には、アンチヒューズトランジスタと共有される共通拡散領域４２がある。アンチヒューズトランジスタには、薄いゲート酸化物４６上に重なるポリシリコンゲート４４が含まれるが、ゲート酸化物４６自体は、チャネル４８上に形成される。厚いゲート酸化物３４は、高電圧トランジスタ用に用いられるゲート酸化物に対応することができ、一方で薄いゲート酸化物４６は、低電圧トランジスタ用に用いられるゲート酸化物に対応することができる。ポリシリコンゲート３２および４４は、独立して制御することができるか、あるいは、互いに接続することができる。例えば、ポリシリコンゲート３２は、ワード線に結合することができ、一方でポリシリコンゲート４４は、制御されたセルプレート電圧（ＶＣＰ：ｃｅｌｌ  ｐｌａｔｅ  ｖｏｌｔａｇｅ）に結合することができる。両方の拡散領域３８および４２は、ＬＤＤ領域を有することができるが、ＬＤＤ領域は、用いられる所望の動作電圧に依存して、同様にドープするか、または異なってドープすることができる。厚いフィールド酸化物または浅いトレンチ分離（ＳＴＩ）酸化物５４および５６が、メモリセルを、他のメモリセルおよび／またはコア回路トランジスタから分離するために形成される。２００７年６月１３日出願の、共同所有される米国特許出願第１１／７６２，５５２号は、不揮発性メモリアレイにおいて使用できる代替の２トランジスタアンチヒューズメモリセル（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ  ａｎｔｉ−ｆｕｓｅ  ｍｅｍｏｒｙ）を説明している。薄いゲート酸化物４６は、プログラミング動作中に大きな電界が存在する状態で破壊し、それによって、チャネル４８とポリシリコンゲート４４との間の導電性接続を生成するように意図されている。この導電性接続は、導電性リンクまたはアンチヒューズと呼ぶことができる。
【００１１】
標準ＣＭＯＳプロセスで実現される、かかるアンチヒューズデバイスは、高電圧（ＨＶ）または入力／出力（Ｉ／Ｏ）トランジスタ、および低電圧（ＬＶ）またはコアトランジスタを用いて、厚い誘電体および薄い誘電体領域をそれぞれ実現する。ＨＶおよびＬＶトランジスタの作製には、ウェル（ｗｅｌｌ）形成および閾値電圧（Ｖｔ）調整インプラント（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ａｄｊｕｓｔｍｅｎｔ  ｉｍｐｌａｎｔｓ）などのプロセスステップが含まれる。当業者は、ＨＶトランジスタが、典型的には、入力／出力バッファなどのＩ／Ｏ回路において、またはＬＶトランジスタを使用できるコアエリアと比較して、より低い漏れおよび／もしくはより高い動作電圧を必要とする回路において用いられることを理解されよう。他方で典型的には、ＬＶトランジスタは、コア回路トランジスタ用に、または例えば高速スイッチング性能を必要とする回路用に用いられる。それに応じて、ＨＶおよびＬＶトランジスタの電気特性は異なる。なぜなら、それらが、特定の用途用に設計されているからである。２トランジスタアンチヒューズメモリセル３０において、ポリシリコンゲート４４からなるアンチヒューズデバイスのＶｔを最小限にすることが望ましい。したがって、それは、ＬＶトランジスタプロセスを用いて形成される。例として図４に示すように、ポリシリコンゲート４４からなるアンチヒューズデバイスは、ＬＶトランジスタ用に特に設定されたドーパント濃度、Ｖｔインプラントおよびゲート酸化物厚さを有する低電圧ｐ型ウェル（ＰＷＥＬＬ−ＬＶ）５０に形成される。ポリシリコンゲート３２からなるパスゲートは、ＨＶトランジスタ用に特に設定されたドーパント濃度、Ｖｔインプラントおよびゲート酸化物厚さを有する高電圧ｐ型ウェル（ＰＷＥＬＬ−ＨＶ）５２に形成される。したがって、アンチヒューズデバイスのＶｔは、コア回路トランジスタのＶｔと同じである。
【００１２】
メモリのコスト低減を促進する要因は、メモリアレイエリアである。図４の２トランジスタアンチヒューズメモリセル３０は、例えば、フラッシュメモリセルなどの単一トランジスタメモリセルと比較すると、比較的大きなメモリセルである。単一トランジスタアンチヒューズメモリセルは、共同所有される米国特許第７，４０２，８５５号に説明されている。
【００１３】
図５は、共同所有される米国特許第７，４０２，８５５号に開示された単一トランジスタアンチヒューズメモリセルの断面図である。アンチヒューズトランジスタ６０には、基板チャネル領域６４上に形成された可変厚ゲート酸化物６２、ポリシリコンゲート６６、側壁スペーサ６８、フィールド酸化物領域７０、拡散領域７２、および拡散領域７２におけるＬＤＤ領域７４が含まれる。ビット線コンタクト７６が、拡散領域７２と電気的に接触して示されている。可変厚ゲート酸化物６２は、チャネル長さの一部が厚いゲート酸化物によって被覆され、かつチャネル長さの残りの部分が薄いゲート酸化物によって被覆されるように、厚いゲート酸化物および薄いゲート酸化物からなる。以下、薄いゲート酸化物部分は、単一トランジスタアンチヒューズメモリセルのアンチヒューズデバイス部分に対応し、一方で厚いゲート酸化物部分は、単一トランジスタアンチヒューズメモリセルのアクセストランジスタ部分に対応するものとする。一般に、薄いゲート酸化物は、酸化物破壊が発生し得る領域である。他方で拡散領域７２に接触する厚いゲート酸化物エッジは、ゲート酸化物破壊が防止され、かつゲート６６と拡散領域７２との間の電流が、プログラムされたアンチヒューズトランジスタ用に流れることになるアクセスエッジを画定する。厚い酸化物部分がチャネル領域の中へ延びる距離は、マスクグレードに依存する一方で、厚い酸化物部分は、同じチップ上に形成された高電圧トランジスタの最小長さと少なくとも同じくらいの長さになるように形成されるのが好ましい。
【００１４】
現在、図示する例において、拡散領域７２は、ビット線コンタクト７６を介してビット線に、またはポリシリコンゲート６６からの電流を感知するための他の線に接続され、かつプログラミング電圧または電流を収容するようにドープすることができる。この拡散領域７２は、可変厚ゲート酸化物６２の厚い酸化物部分に隣接して形成される。アンチヒューズトランジスタ６０のエッジを高電圧ダメージまたは電流漏れからさらに保護するために、サリサイド保護酸化物としてもまた周知の抵抗器保護酸化物（ＲＰＯ）を作製プロセス中に導入して、金属粒子を側壁スペーサ６８のエッジからさらに離間することができる。このＲＰＯは、拡散領域７２の一部およびポリシリコンゲート６６の一部のみサリサイド化させないようにするために、サリサイド化プロセス中に用いられるのが好ましい。サリサイド化されたトランジスタがより高い漏れ、したがってより低い破壊電圧を有することがよく知られている。したがって、非サリサイド化拡散領域７２を有することによって、漏れが低減される。拡散領域７２は、低電圧トランジスタもしくは高電圧トランジスタ、または同一もしくは異なる拡散プロファイルに帰着する２つの組み合わせ用にドープすることができる。
【００１５】
繰り返すと、可変厚ゲート酸化物６２の薄いゲート酸化物部分上のポリシリコンゲート６６の一部によって画定されたアンチヒューズデバイスのＶｔを最小限にすることが望ましい。したがって、それは、ＬＶトランジスタプロセスを用いて形成される。例として図５に示すように、薄いゲート酸化物部分上のポリシリコンゲート６６からなるアンチヒューズデバイスは、ＬＶトランジスタ用に特に設定されたドーパント濃度、Ｖｔインプラントおよびゲート酸化物厚さを有する低電圧ｐ型ウェルＰＷＥＬＬ−ＬＶ７８に形成される。可変厚ゲート酸化物６２の厚いゲート酸化物部分上のポリシリコン６６からなるパスゲートは、ＨＶトランジスタ用に特に設定されたドーパント濃度、Ｖｔインプラントおよびゲート酸化物厚さを有する高電圧ｐ型ウェルＰＷＥＬＬ−ＨＶ８０に形成される。したがって、アンチヒューズデバイスのＶｔは、コア回路トランジスタのＶｔと同じである。
【００１６】
残念なことに、半導体デバイスを製造するファウンドリ（ｆｏｕｎｄｒｙ）は、メモリデバイスのコア回路を製造するための、規定のタイプのＬＶトランジスタプロセスを有している可能性があるが、Ｖｔ制御インプラントは、回路用途または機能に依存して異なる。半導体メモリデバイスは、一般に３つの回路エリアを有する。第１は、半導体メモリデバイスのパッケージのピンに接続されるＩ／Ｏ回路である。第２は、コア回路であり、それには、例えば任意の論理および制御回路が含まれる。第３は、メモリアレイであり、それには、メモリセルが含まれる。この問題を悪化させるのは、次の事実である。すなわち、アンチヒューズは、典型的には、特定のＬＶトランジスタプロセスに基づいて設計されるが、これは、アンチヒューズデバイスが、その特定のＬＶトランジスタプロセスに従って製造された場合には、適切に動作するのに適格とされたことを意味するという事実である。ファウンドリが、設計に適したＬＶトランジスタプロセスを有していない場合には、利用可能なプロセスに対してアンチヒューズデバイスを適格にするために、アンチヒューズデバイスの再設計が必要とされる。かかる再設計は、著しいオーバーヘッドコストをもたらし、これは、ファウンドリが、新しい製造技術ノードを収容する新しい世代のプロセスを導入する場合には、再び必要とされる。例えば、４５ｎｍ技術ノード用のＬＶプロセスは、２０ｎｍ技術ノードのそれと異なる可能性がある。
【００１７】
図５のアンチヒューズトランジスタ６０に関する別の問題は、ウェル７８および８０の注入に関連するマスク位置合わせ誤差である。可変厚ゲート酸化物６６の薄いゲート酸化物部分が小さいので、どんなマスク位置合わせ誤差も重大になる。これが意味するのは、多すぎるウェル７８が厚いゲート酸化物部分の下に形成される可能性があり、または少なすぎるウェル７８が薄いゲート酸化物部分の下に形成される可能性があるということである。いずれの場合にも、単一トランジスタアンチヒューズメモリセルの適切な動作に影響する欠陥が形成される可能性が高い。
【００１８】
別の重要な問題は、アンチヒューズメモリデバイスの信頼性、より具体的には、薄いゲート酸化物の品質である。薄いゲート酸化物の品質は、単にいくつかの要因を挙げれば、下にあるチャネル表面の状態、チャネル表面におけるドーパントの濃度および均一性、ならびに注入ダメージによって影響される。一般に、アンチヒューズデバイスがさらされるプロセスステップが多ければ多いほど、不良アンチヒューズデバイスを製造する確率はそれだけ高くなる。アンチヒューズに基づいたメモリデバイスは、製造後にエンドユーザによってプログラムされるので、プログラミング前にアンチヒューズデバイスの信頼性をテストすることが難しい。したがって、薄いゲート酸化物の品質は最大限にすべきである。なぜなら、間違ってプログラムされたアンチヒューズデバイスまたはプログラム不可能なアンチヒューズデバイスは、システムにおける障害を引き起こす可能性が高いからである。自動車産業において、かかる障害は、最悪な結果をもたらす可能性がある。
【００１９】
したがって、現在のＣＭＯＳプロセスを用いて、絶えず低Ｖｔアンチヒューズデバイスを製造するのは難しい。したがって、最小のＶｔを有する一方で、製造が簡単で低コストのアンチヒューズに基づいたメモリセルを提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
発明の概要
本発明の目的は、前述のアンチヒューズメモリデバイスの少なくとも１つの不都合を防止または軽減することである。
【課題を解決するための手段】
【００２１】
第１の態様において、本発明は、メモリデバイスを提供する。メモリデバイスには、複数のアンチヒューズメモリセルとコアトランジスタとを含むメモリアレイが含まれる。複数のアンチヒューズメモリセルのそれぞれには、アクセストランジスタおよびアンチヒューズデバイスが含まれる。アクセストランジスタは、高電圧ウェル（ｈｉｇｈ  ｖｏｌｔａｇｅ  ｗｅｌｌ）に形成された厚いゲート酸化物を有するが、高電圧ウェルは、ｎ型およびｐ型のうちの一つである。アンチヒューズデバイスは、高電圧ウェルに形成された薄いゲート酸化物を有するが、薄いゲート酸化物は、厚いゲート酸化物より薄い厚さを有する。コアトランジスタは、厚さにおいて薄いゲート酸化物に対応するゲート酸化物を有するが、コアトランジスタは、高電圧ウェルと同じ型を有する低電圧ウェル（ｌｏｗ  ｖｏｌｔａｇｅ  ｗｅｌｌ）に形成される。本態様の実施形態によれば、入力／出力トランジスタが、型およびドーピングプロファイルにおいて高電圧ウェルと実質的に同一の別のウェルに形成され、アンチヒューズデバイスは、コアトランジスタより低い閾値電圧を有し、厚いゲート酸化物は、中間酸化物、および中間酸化物上に堆積された薄いゲート酸化物を含む。
【００２２】
別の実施形態において、薄いゲート酸化物は、第１のウェルの基板表面上に熱によって成長され、厚いゲート酸化物は、中間酸化物、および中間酸化物と基板表面との間に熱によって成長された酸化物を含む。さらなる実施形態において、アクセストランジスタには、ビット線に電気的に接続された第１の拡散領域、およびアンチヒューズデバイスに電気的に接続された第２の拡散領域が含まれるが、アクセストランジスタは、コアトランジスタおよびアンチヒューズデバイスより大きな閾値電圧を有する。この実施形態において、可変厚ゲート酸化物が単一ポリシリコンゲートの下に形成されるように、アンチヒューズデバイスは、薄いゲート酸化物に対応する薄い部分および厚いゲート酸化物に対応する厚い部分を有する可変厚ゲート酸化物を有する。さらに、可変厚ゲート酸化物の厚い部分およびアクセストランジスタの厚いゲート酸化物の下のチャネル領域は、ほぼ同じＶｔインプラントを有する。さらに別の実施形態において、アクセストランジスタの厚いゲート酸化物は、可変厚ゲート酸化物の厚い部分に対応し、アンチヒューズデバイスの薄いゲート酸化物は、可変厚ゲート酸化物の薄い部分に対応して、可変厚ゲート酸化物が、単一のポリシリコンゲートの下に形成されるようにする。この実施形態において、アンチヒューズトランジスタは、アクセストランジスタおよびコアトランジスタより小さな閾値電圧を有する。
【００２３】
第２の態様において、本発明は、メモリデバイスを製造するための方法を提供する。この方法には、メモリアレイ回路エリアに第１のウェルを注入（ｉｍｐｌａｎｔｉｎｇ）するステップであって、第１のウェルがｎ型およびｐ型のうちの１つである、ステップと、コア回路エリアに第２のウェルを注入するステップであって、第２のウェルが第１のウェルとして同じ型である、ステップと、メモリアレイ回路エリアの第１のウェルにアクセストランジスタ用の第１の酸化物を形成するステップと、コア回路エリアの第２のウェルにおけるコアトランジスタ用の、およびメモリアレイ回路エリアの第１のウェルにおけるアンチヒューズデバイス用の第２の酸化物を同時に形成するステップと、が含まれる。一実施形態において、第１のウェルは、高電圧ウェルであり、第２のウェルは、低電圧ウェルである。別の実施形態において、同時に形成するステップには、第２の酸化物が形成されるときに第１の酸化物の厚さを増加させるステップであって、第２の酸化物が、アンチヒューズデバイスの薄いゲート酸化物に対応するステップが含まれる。この実施形態において、前記増加させるステップには、基板表面上および第１の酸化物上に第２の酸化物を同時に堆積するステップであって、第１の酸化物および第２の酸化物の組み合わせが、アクセストランジスタの厚いゲート酸化物を形成するステップが含まれる。あるいは、前記増加させるステップには、基板表面上、および第１の酸化物の下に第２の酸化物を熱によって同時に成長させるステップであって、第１の酸化物および第２の酸化物の組み合わせが、アクセストランジスタの厚いゲート酸化物を形成する、ステップが含まれる。
【００２４】
本態様のさらなる実施形態において、この方法には、さらに、アクセストランジスタおよびアンチヒューズデバイスの閾値電圧を調整するために、第１のウェルを高閾値電圧調整インプラントにさらす（ｅｘｐｏｓｉｎｇ）ステップが含まれる。あるいは、この方法には、さらに、アクセストランジスタおよびアンチヒューズデバイスの閾値電圧を調整するために、第１のウェルを高閾値電圧調整インプラントにさらす一方で、高閾値電圧調整インプラントの注入を防止するために、アンチヒューズデバイスに対応するチャネル領域をマスクするステップが含まれる。あるいは、この方法には、さらに、コアトランジスタの閾値電圧を調整するために第２のウェルを低閾値電圧調整インプラントにさらす一方で、低閾値電圧調整インプラントにアンチヒューズトランジスタがさらされるのを防止するステップが含まれる。
【００２５】
別の実施形態によれば、第１のウェルを注入するステップには、入力／出力回路エリアに第１のウェルを同時に注入するステップが含まれ、第１の酸化物を形成するステップには、入力／出力回路エリアの第１のウェルに、入力／出力トランジスタの第１の酸化物を同時に形成するステップが含まれる。増加させるステップには、入力／出力トランジスタの第１の酸化物上に第２の酸化物を堆積するステップであって、第１の酸化物および第２の酸化物の組み合わせが、入力／出力トランジスタの厚いゲート酸化物を形成するステップを含むことができる。さらすステップには、アクセストランジスタ、アンチヒューズデバイスおよび入力／出力トランジスタの閾値電圧を調整するために、第１のウェルを高閾値電圧調整インプラントにさらすステップを含むことができる。コアトランジスタの閾値電圧を調整するために、第２のウェルを低閾値電圧調整インプラントにさらす追加ステップを含むことができる。
【００２６】
第３の態様において、本発明は、メモリデバイスを提供する。メモリデバイスには、アンチヒューズメモリセル、入力／出力トランジスタおよびコアトランジスタが含まれる。アンチヒューズメモリセルは、メモリアレイ回路エリアの第１のウェルにあり、第１のウェルは、ｎ型およびｐ型のうちの１つである。入力／出力トランジスタは、入力／出力エリアの第１のウェルにある。コアトランジスタは、コア回路エリアにおける第２のウェルにあり、第２のウェルは、第１のウェルと同じ型であるが、しかし第１のウェルとは異なるプロファイルを有する。第３の態様の実施形態によれば、アンチヒューズメモリセルのそれぞれには、アクセストランジスタおよびアンチヒューズデバイスが含まれ、アクセストランジスタおよび入力／出力トランジスタは、第１の厚さを備えたゲート酸化物を有する。アンチヒューズデバイスおよびコアトランジスタは、第１の厚さより薄い第２の厚さを備えたゲート酸化物を有する。アクセストランジスタおよび入力／出力トランジスタは、第１の閾値電圧を有し、アンチヒューズデバイスは、第１の閾値電圧より小さい第２の閾値電圧を有し、コアトランジスタは、第１の閾値電圧より小さく、かつ第２の閾値電圧と異なる第３の閾値電圧を有する。
【００２７】
本発明の他の態様および特徴は、添付の図面と共に本発明の特定の実施形態の以下の説明を検討することによって、当業者には明らかになろう。
【００２８】
ここで、本発明の実施形態を、添付の図面を参照して、単に例として説明する。
【図面の簡単な説明】
【００２９】
図面の簡単な説明
【００３０】
【図１】ＤＲＡＭ型アンチヒューズセルの回路図である。
【図２】図１のＤＲＡＭ型アンチヒューズセルの平面レイアウトである。
【図３】線Ａ−Ａに沿った、図２のＤＲＡＭ型アンチヒューズセルの断面図である。
【図４】２トランジスタアンチヒューズメモリセルの断面図である。
【図５】単一トランジスタアンチヒューズメモリセルの断面図である。
【図６Ａ】本発明の実施形態による２トランジスタアンチヒューズメモリセルの平面図である。
【図６Ｂ】線Ｂ−Ｂに沿った、図６Ａの２トランジスタアンチヒューズメモリセルの断面図である。
【図７Ａ】本発明の実施形態による単一トランジスタアンチヒューズメモリセルの平面図である。
【図７Ｂ】線Ｃ−Ｃに沿った、図７Ａの単一トランジスタアンチヒューズメモリセルの断面図である。
【図８Ａ】本発明の実施形態による代替２トランジスタアンチヒューズメモリセルの平面図である。
【図８Ｂ】線Ｄ−Ｄに沿った、図８Ａの２トランジスタアンチヒューズメモリセルの断面図である。
【図９Ａ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｂ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｃ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｄ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｅ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｆ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図９Ｇ】本発明の実施形態に従って、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ａ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｂ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｃ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｄ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｅ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｆ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１０Ｇ】本発明の実施形態に従って、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスステップを示す。
【図１１】図６Ｂおよび７Ｂのアンチヒューズメモリセルを形成するための作製プロセスを要約する流れ図である。
【図１２】本発明の実施形態による２トランジスタアンチヒューズメモリアレイの平面図である。
【図１３】本発明の実施形態による代替２トランジスタアンチヒューズメモリアレイの平面図である。
【図１４】本発明の実施形態による単一トランジスタアンチヒューズメモリアレイの平面図である。
【発明を実施するための形態】
【００３１】
詳細な説明
本発明の実施形態は、コア回路プロセス製造技術と無関係に、低閾値電圧を備えたアンチヒューズデバイスを有する一回限りプログラム可能メモリセル（ワンタイムプログラマブルメモリ）を説明する。パストランジスタおよびアンチヒューズデバイスを有する２トランジスタメモリセル、または二重厚さゲート酸化物を有する単一トランジスタスプリットチャネルメモリセルが、高電圧トランジスタを形成するために用いられる高電圧ウェルに形成される。アンチヒューズデバイスの閾値電圧は、メモリデバイスのコア回路における任意のトランジスタの閾値電圧と異なるが、しかしコア回路におけるトランジスタと同じゲート酸化物厚さを有する。パストランジスタは、どのコア回路トランジスタの閾値電圧とも異なる閾値電圧を有し、かつコア回路におけるどのトランジスタとも異なるゲート酸化物厚さを有する。
【００３２】
特に、本発明の実施形態によって、追加的なマスク層またはＣＭＯＳプロセスステップなしに、プログラムドアンチヒューズデバイス（ｐｒｏｇｒａｍｍｅｄ  ａｎｔｉ−ｆｕｓｅ  ｄｅｖｉｃｅ）の低い閾値電圧が達成される。さらに、マスクレイアウトは単純化され、マスク位置合わせ不良、およびゲート酸化物破壊特性のマスク依存が最小限にされる。
【００３３】
図６Ａは、本発明の実施形態による２トランジスタアンチヒューズメモリセルの平面図である。アンチヒューズメモリセル１００は、典型的にはメモリアレイに形成され、かつアクセストランジスタおよびアンチヒューズトランジスタを含む。パストランジスタとも呼ばれるアクセストランジスタには、活性領域１０２、ビット線コンタクト１０４、およびポリシリコンゲート１０６が含まれる。破線の輪郭線１０７は、厚いゲート酸化物が、製造プロセス中に厚いゲート酸化物画定マスクを介して形成されることになるエリアを画定する。より具体的には、破線の輪郭線１０７によって囲まれたエリアは、厚い酸化物が形成されることになる領域を示す。アンチヒューズトランジスタには、活性領域１０２およびポリシリコンゲート１０８が含まれる。第１の拡散領域１１０が、ポリシリコンゲート１０６および１０８間の活性領域１０２に形成され、一方で第２の拡散領域１１２が、ポリシリコンゲート１０６のもう一方の側の活性領域１０２に形成される。ビット線コンタクト１０４は、第２の拡散領域１１２と電気的に接触する。アクセストランジスタおよびアンチヒューズトランジスタの両方が、共通ウェル（ｃｏｍｍｏｎ  ｗｅｌｌ）１１４に形成される。より具体的には、共通ウェル１１４は、Ｉ／Ｏトランジスタ用に用いられる高電圧ｐ型ウェルなどの高電圧ウェルである。厚いゲート酸化物が、ポリシリコンゲート１０６の下にあって、チャネル領域（図示せず）を被覆している。アンチヒューズを形成するための局所的破壊が意図されている薄いゲート酸化物が、ポリシリコンゲート１０８の下にあって、チャネル領域（図示せず）を被覆している。
【００３４】
図６Ｂは、線Ｂ−Ｂに沿ったアンチヒューズメモリセル１００の断面図である。比較のために、図６Ｂはまた、アンチヒューズメモリセル１００と同じ基板に形成されるであろうコア回路トランジスタの断面図を示す。図６Ｂは、ポリシリコンゲート１０６の下の厚いゲート酸化物１１６、およびポリシリコンゲート１０８の下の薄いゲート酸化物１１８を明らかに示す。拡散領域１１０および１１２は、ポリシリコンゲート１０６および１０８に隣接する側壁スペーサの下に延びるＬＤＤ領域を有し、ＳＴＩ１２０および１２２などのフィールド酸化物が、他のメモリセル、またはコア回路トランジスタ１３０などのコア回路からアンチヒューズメモリセル１００を分離するために含まれる。コア回路トランジスタ１３０には、薄いゲート酸化物１３４上に形成されたポリシリコンゲート１３２、ならびに拡散領域１３６および１３８が含まれる。拡散領域は、ポリシリコンゲート１３２に隣接する側壁スペーサの下に延びるＬＤＤ領域を有する。このコア回路トランジスタ１３０は、例えば制御論理または復号論理など、メモリアレイを動作させるためにコア回路において用いられる全てのトランジスタを代表することができ、ウェル１１４とは異なるウェル１４０に形成される。より具体的には、コア回路トランジスタ１３０は、高性能用に設計可能なので、ウェル１４０は、低電圧ｐ型ウェル（ＰＷＥＬＬ−ＬＶ）であり、これは、高電圧ｐ型ウェル（ＰＷＥＬＬ−ＨＶ）である、ウェル１１４と異なる。
【００３５】
ここでアンチヒューズメモリセル１００のいくつかの顕著な特徴を説明する。アンチヒューズデバイスの薄いゲート酸化物１１８、およびコア回路トランジスタ１３０の薄いゲート酸化物１３４は、互いに同一にすることができるが、これは、それらが、ほぼ同じ厚さで形成されることを意味する。複数のコアデバイスタイプが、（トリプルゲート酸化物プロセスの場合のように）同じウエハに存在する場合には、アンチヒューズの薄いゲート酸化物１１８は、コアトランジスタデバイスの１つにおけるゲート酸化物と同一であろう。さらに、ゲート酸化物厚さ１１６は、通常、全てのコア回路トランジスタの厚さとは異なり、かつ典型的には、Ｉ／Ｏ回路トランジスタのゲート酸化物厚さと同じである。これは、同じＬＶトランジスタプロセスを用いて、薄いゲート酸化物１１８および１３４の両方を同時に成長させることによって達成される。薄いゲート酸化物１１８および１３４は同じであるが、アンチヒューズデバイスおよびコア回路トランジスタ１３０の閾値電圧は異なる。当業者は、コア回路トランジスタ１３０が、拡散領域１３６および１３８間のチャネル１４０にＬＶトランジスタＶｔインプラント１４２を有して、Ｖｔを、ウェル１４０による自然Ｖｔから上昇させることが理解されよう。しかしながら、厚いゲート酸化物１１６および薄いゲート酸化物１１８の下のチャネル領域は、同じＨＶトランジスタＶｔ調整インプラントステップにさらされ、それによって、ゲート酸化物の異なる厚さゆえに異なるＶｔインプラント１２６および１２８に帰着する。厚いゲート酸化物１１６の下のチャネル領域は、例えば、０．６ボルトなどの目標値にＩ／ＯトランジスタのＶｔを調整するために用いられるＨＶトランジスタＶｔインプラント１２６を有する。薄いゲート酸化物１１８の下のチャネル領域は、厚いゲート酸化物１１６に対応する、結果としてのＶｔのスケール因子であるＶｔに帰着するＶｔインプラント１２８を有するだろう。繰り返すと、この倍率は、厚いゲート酸化物１１６と薄いゲート酸化物１１８との間の厚さの差に関連する。あるいは、薄いゲート酸化物１１８の下のチャネル領域は、ＨＶトランジスタＶｔ調整インプラントステップ中にマスクされ、それによって、この領域へのどんなＶｔ調整注入も防止することができる。したがって、薄いゲート酸化物部分１１８の下のＶｔは、ウェル１１４による自然Ｖｔとなろう。
【００３６】
アンチヒューズメモリセルを製造するために高電圧プロセスを用いる利点は、高電圧ＣＭＯＳプロセスが、各新しい低電圧ＣＭＯＳプロセスの導入に対して、ほぼ一定のままであるという事実である。したがって、コア回路が、改善された性能を達成するために新しい高度な低電圧プロセスで作製される場合に、アンチヒューズメモリセルは、プロセス世代からプロセス世代にわたって、ほぼ一定のままの特性を有することになる。したがって、低電圧プロセスが変わるとともにアンチヒューズメモリセルの再設計が必要とされることはない。
【００３７】
上記の例示的な２トランジスタアンチヒューズメモリセル１００は、互いに接続され、かつワード線によって駆動されるポリシリコンゲート１０６および１０８を有することができるか、またはそれらは、図１および図２の２トランジスタアンチヒューズメモリセルと同じ方法で、別個のワード線およびＶｃｐ線を用いて個別に駆動することができる。いずれの場合も、かかるメモリセルは、メモリアレイ実装面積の最小化によって半導体エリアの最小限の使用が要求される高密度用途には適していない可能性がある。かかる用途において、図７Ａの単一トランジスタアンチヒューズメモリセルを用いることができる。
【００３８】
図７Ａは、本発明の実施形態による単一トランジスタアンチヒューズメモリセルの平面図である。アンチヒューズメモリセル２００は、典型的には、メモリアレイに形成され、かつ米国特許第７，４０２，８５５号の前述の可変厚ゲート酸化物を含む。アンチヒューズメモリセル２００には、活性領域２０２、ビット線コンタクト２０４、ポリシリコンゲート２０６、および活性領域２０２に形成された拡散領域２０８が含まれる。ビット線コンタクト２０４は、拡散領域２０８と電気的に接触する。アンチヒューズメモリセル２００は、共通ウェル２１０に形成されるが、この共通ウェル２１０は、Ｉ／Ｏトランジスタ用に用いられる高電圧ｐ型ウェルなどの高電圧ウェルである。共通ウェル２１０は、図６Ｂの共通ウェル１１４と同じにすることができる。可変厚ゲート酸化物が、ポリシリコンゲート２０６の下にあり、チャネル領域（図示せず）を被覆している。破線の輪郭線２１１は、厚いゲート酸化物が、製造プロセス中に厚いゲート酸化物画定マスクを介して形成されることになるエリアを画定する。
【００３９】
図７Ｂは、線Ｃ−Ｃに沿ったアンチヒューズメモリセル２００の断面図である。比較のために、図７Ｂはまた、アンチヒューズメモリセル２００と同じ基板に形成されるであろう、図６Ｂに示す同じコア回路トランジスタ１３０の断面図を示す。図７Ｂは、厚いゲート酸化物部分２１２および薄いゲート酸化物部分２１４を有する、ポリシリコンゲート２０６の下の可変厚ゲート酸化物を明らかに示す。厚いゲート酸化物部分２１２は、厚いゲート酸化物画定マスク２１１を用いて画定される。拡散領域２０８は、ポリシリコンゲート２０６に隣接する側壁スペーサの下に延びるＬＤＤ領域を有し、ＳＴＩ２１６および２１８などのフィールド酸化物は、他のメモリセル、またはコア回路トランジスタ１３０などのコア回路からアンチヒューズメモリセル２００を分離するために含まれる。コア回路トランジスタ１３０には、前に図６Ｂで説明した、同じ番号を付けられた要素が含まれる。繰り返すと、このコア回路トランジスタ１３０は、例えば制御論理または復号論理など、メモリアレイを動作させるためにコア回路において用いられる全てのトランジスタを代表することができ、ウェル２１０とは異なるウェル１４０に形成される。本例において、ウェル１４０は、低電圧ｐ型ウェル（ＰＷＥＬＬ−ＬＶ）であり、これは、高電圧ｐ型ウェル（ＰＷＥＬＬ−ＨＶ）であるウェル２１０と異なる。
【００４０】
ここでアンチヒューズメモリセル２００のいくつかの顕著な特徴を説明する。可変厚ゲート酸化物の薄いゲート酸化物部分２１４およびコア回路トランジスタ１３０の薄いゲート酸化物１３４は、互いに同じにすることができるが、これは、それらが、ほぼ同じ厚さで形成されることを意味する。米国特許第７，４０２，８５５号は、薄いゲート酸化物部分２１４が、ＬＶトランジスタ用の薄いゲート酸化物が形成されるのと同時に最初に形成されることを教示する。ゲート酸化物２１４および１３４は同じであるが、アンチヒューズデバイスおよびコア回路トランジスタ１３０の閾値電圧は異なる。前述のように、コア回路トランジスタ１３０は、Ｖｔを、ウェル１４０による自然Ｖｔ（ｎａｔｉｖｅ  Ｖｔ）から上昇させるために、拡散領域１３６および１３８間のチャネル１４２にＬＶトランジスタＶｔインプラント１４２を含む。拡散領域２０８とＳＴＩ２１８との間のチャネル領域は、同じＨＶトランジスタＶｔ調整インプラントステップにさらされ、それによって、可変厚ゲート酸化物の異なる厚さゆえの異なるＶｔインプラント２２０および２２２を結果としてもたらす。厚いゲート酸化物部分２１２の下のチャネル領域は、Ｉ／ＯトランジスタのＶｔを例えば０．６ボルトなどの目標値に調整するために用いられるＨＶトランジスタＶｔインプラント２２０を有することになろう。薄いゲート酸化物部分２１４の下のチャネル領域は、厚いゲート酸化物部分２１２に対応する、結果としてのＶｔのスケール因子であるＶｔに帰着するＶｔインプラント２２２を有することになろう。繰り返すと、この倍率は、厚いゲート酸化物２１２と薄いゲート酸化物２１４との間の厚さの差に関連する。あるいは、薄いゲート酸化物部分２１４の下のチャネル領域は、ＨＶトランジスタＶｔ調整インプラントステップ中にマスクされ、それによって、この領域へのどんなＶｔ調整注入も防止することができる。それに応じて、薄いゲート酸化物部分２１４の下のＶｔは、ウェル２１０のウェルドーピングによって決定された自然Ｖｔと同様であるが、しかしマスク位置合わせ誤差ゆえに、ＨＶトランジスタＶｔ注入によって部分的に修正される。アンチヒューズデバイスの閾値電圧は、ほぼ同じ薄いゲート酸化物厚さを有するコアトランジスタの閾値電圧より低い。
【００４１】
２トランジスタアンチヒューズメモリセルの代替実施形態が、図８Ａに示されている。図８Ａは、本発明の実施形態による２トランジスタアンチヒューズメモリセルの平面図である。アンチヒューズメモリセル３００は、典型的にはメモリアレイに形成され、かつアクセストランジスタおよびアンチヒューズトランジスタを含む。アクセストランジスタは、図６Ａに示すものと同一にすることができ、かつ活性領域３０２、ビット線コンタクト３０４、およびポリシリコンゲート３０６を含む。アンチヒューズトランジスタは、図７Ａに示すものと同一の可変厚ゲート酸化物を有することができ、かつ活性領域３０２およびポリシリコンゲート３０８を含む。第１の拡散領域３１０が、ポリシリコンゲート３０６および３０８間の活性領域３０２に形成され、一方で第２の拡散領域３１２が、ポリシリコンゲート３０６のもう一方の側の活性領域３０２に形成される。ビット線コンタクト３０４は、第２の拡散領域３１２と電気的に接触する。アクセストランジスタおよびアンチヒューズトランジスタの両方が、共通ウェル３１４に形成される。より具体的には、共通ウェル３１４は、Ｉ／Ｏトランジスタ用に用いられる高電圧ｐ型ウェルなどの高電圧ウェルである。破線の輪郭線３１５は、厚いゲート酸化物が、作製プロセス中に厚いゲート酸化物画定マスクを介して形成されることになるエリアを画定する。厚いゲート酸化物が、ポリシリコンゲート３０６の下にあり、チャネル領域（図示せず）を被覆している。
【００４２】
図８Ｂは、線Ｄ−Ｄに沿ったアンチヒューズメモリセル３００の断面図である。比較のために、図８Ｂはまた、アンチヒューズメモリセル３００と同じ基板に形成されるであろう、図６Ｂに示された同じコア回路トランジスタ１３０の断面図を示す。図８Ｂは、ポリシリコンゲート３０６の下の厚いゲート酸化物３１６と、ポリシリコンゲート３０８の下に厚いゲート酸化物部分３１８および薄いゲート酸化物部分３２０を有する可変厚ゲート酸化物と、を明らかに示す。厚いゲート酸化物３１６および厚いゲート酸化物部分３１８は両方とも、厚いゲート酸化物画定マスク３１５を用いて画定される。拡散領域３１０および３１２は、ポリシリコンゲート３０６および３０８に隣接する側壁スペーサの下に延びるＬＤＤ領域を有し、ＳＴＩ３２２および３２４などのフィールド酸化物が、他のメモリセル、またはコア回路トランジスタ１３０などのコア回路からアンチヒューズメモリセル３００を分離するために含まれる。コア回路トランジスタ１３０には、前に図６Ｂで説明した、同じ番号を付けられた要素が含まれる。
【００４３】
ここでアンチヒューズメモリセル３００のいくつかの顕著な特徴を説明する。可変厚ゲート酸化物の薄いゲート酸化物部分３２０およびコア回路トランジスタ１３０の薄いゲート酸化物１３４は、互いに同じにすることができるが、これは、それらが、ほぼ同じ厚さで形成されることを意味する。ゲート酸化物３２０および１３４は同じであるが、アンチヒューズデバイスおよびコア回路トランジスタ１３０の閾値電圧は異なる。前述のように、コア回路トランジスタ１３０は、Ｖｔを、ウェル１４０による自然Ｖｔから上昇させるために、拡散領域１３６および１３８間のチャネル１４０にＬＶトランジスタＶｔインプラント１４２を含む。拡散領域３１０とＳＴＩ３２４との間のチャネル領域は、同じＨＶトランジスタＶｔ調整インプラントにさらされ、それによって、可変厚ゲート酸化物の異なる厚さゆえに、異なるＶｔインプラント３２６および３２８に帰着する。厚いゲート酸化物部分３１８の下のチャネル領域は、Ｉ／ＯトランジスタのＶｔを、例えば０．６ボルトなどの目標値に調整するために用いられるＨＶトランジスタＶｔインプラント３２６を有することになろう。薄いゲート酸化物部分３２０の下のチャネル領域は、厚いゲート酸化物部分３１８に対応する、結果としてのＶｔのスケール因子であるＶｔに帰着するＶｔインプラント３２８を有することになろう。繰り返すと、この倍率は、厚いゲート酸化物部分３１８と薄いゲート酸化物部分３２０との間の厚さの差に関連する。あるいは、薄いゲート酸化物部分３２０の下のチャネル領域は、ＨＶトランジスタＶｔ調整インプラントステップ中にマスクされ、それによって、この領域へのどんなＶｔ調整注入も防止することができる。それに応じて、薄いゲート酸化物部分３２０の下のＶｔは、ウェル２１０による自然Ｖｔとなる。アクセストランジスタの厚いゲート酸化物３１６は、コア回路におけるどのトランジスタのゲート酸化物より厚いが、しかしＩ／Ｏトランジスタとほぼ同じＨＶトランジスタＶｔインプラント３３０を有する。部分３１８および３１６のゲート酸化物厚さがほぼ同じであるので、Ｖｔインプラント３２０および３３６は、ほぼ同じになる。本実施形態において、厚いゲート酸化物３１８および薄いゲート酸化物部分３２０の下のチャネルは、同じＨＶトランジスタＶｔ注入ステップにさらされる。
【００４４】
前に示したアンチヒューズメモリセルは、２トランジスタおよび単一トランジスタアンチヒューズメモリセル用の可能な形状の例である。アンチヒューズメモリセル用の他の可能な形状を、共同所有される米国特許出願公開第２００７／０２５７３３１号に示されているように用いることができる。米国特許出願公開第２００７／０２５７３３１号は、薄いゲート酸化物エリアを最小限にするアンチヒューズメモリセル形状を教示する。したがって、本発明の実施形態は、米国特許出願公開第２００７／０２５７３３１号に示されている代替形状を有するアンチヒューズメモリセルに適用することができる。
【００４５】
図６Ｂ、図７Ｂおよび図８Ｂに示す実施形態の全てのアンチヒューズメモリセルにおいて、アンチヒューズメモリセルの全てのトランジスタは、同じ高電圧ウェルに形成されるが、高電圧ウェルは、Ｉ／Ｏトランジスタ用に用いられるものと同じにすることができる。高電圧ウェルは、本来、ＳＴＩによって分離された隣接デバイス間の漏れを最小限にするように設計されているので、アンチヒューズデバイスのＶｔインプラントは、省略することができる。これは、同じ半導体基板上の任意のコア回路トランジスタより低いＶｔに帰着する。あるいは、アンチヒューズデバイスは、厚いゲート酸化物のアクセストランジスタまたは厚いゲート酸化物部分がさらされるのと同じ高電圧Ｖｔインプラントステップにさらされたチャネルを有する。これは、どのコア回路トランジスタのＶｔとも異なる、アンチヒューズデバイス用のＶｔに帰着し、結果として、よりよく制御されるかもしくは比較的低いＶｔ、および／またはイオン注入によるシリコンダメージの減少をもたらす。図６Ｂ、図７Ｂおよび図８Ｂに示すアンチヒューズメモリセルの製造は、どんな追加的なマスキングステップもなしに、Ｉ／Ｏトランジスタおよびコア回路トランジスタを作製するための既存のＣＭＯＳプロセスステップを用い、それによって、半導体デバイス全体の製造コストを最小限にする。
【００４６】
図９Ａ〜９Ｇは、コア回路トランジスタが形成されるのと同時に、図６Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスの様々なステップを示す。図９Ａ〜９Ｇには、本発明のアンチヒューズメモリセル実施形態とコア回路トランジスタとの間の相違を示す特定のステップだけが示されている。当業者は、他の図示されていないステップが、トランジスタの構造を形成するために実行されることを理解されよう。図９Ａにおいて、ＳＴＩ酸化物４００が、メモリアレイエリア４０２、コア回路エリア４０４およびＩ／Ｏ回路エリア（図示せず）に形成されている。インプラントマスク４０６が、コア回路エリア４０４上に形成され、マスク４０６によって被覆されていない露出した基板は、高電圧ｐ型ウェルを形成するためにｐ型イオンでボンバードされる。Ｉ／Ｏトランジスタ構造用の高電圧ｐ型ウェルが同時に形成されることが注目される。続いて、メモリアレイエリア４０２およびＩ／Ｏトランジスタ用のオプションの高電圧Ｖｔ調整インプラントが実行される。所望のＶｔレベルが、ＨＶウェルイオン注入を用いて直接達成される場合には、高電圧Ｖｔ調整インプラントが不必要になる可能性があることが注目される。あるいは、アンチヒューズトランジスタまたはデバイスのチャネル領域に対応するエリアは、高電圧ｐ型ウェルを形成するためのｐ型イオンが注入された後でマスクして、この領域が、どんな高電圧Ｖｔ調整インプラントも受け入れないようにすることができる。
【００４７】
図９Ｂにおいて、ＰＷＥＬＬ−ＨＶインプラントおよび高電圧Ｖｔ調整インプラント４０８を備えたメモリアレイエリア４０２は、マスク４１０によって被覆され、マスク４１０によって被覆されていないコア回路エリア４０４に対応する露出した基板が、低電圧ｐ型ウェルを形成するためにｐ型イオンでボンバードされるようにする。続いて、コア回路エリア４０４用の低電圧Ｖｔ調整インプラントが実行されるが、これは、低電圧Ｖｔ調整インプラント４１２として、図９Ｃに示されている。図９Ｃに示す構造は、いくつかのプロセスステップの結果としてもたらされる。第１に、ドライブインステップ（ｄｒｉｖｅ−ｉｎ  ｓｔｅｐ）が、注入されたｐ型イオンを基板内で拡散してＨＶｐ型ウェル４１４およびＬＶｐ型ウェル４１６を形成するように実行される。第２に、中間酸化物４１８が、メモリアレイエリア４０２およびコア回路エリア４０４の両方の基板上で成長される。第３に、厚いゲート酸化物（ＯＤ２）画定マスク４２０が、厚いゲート酸化物を画定するために、メモリアレイエリア４０２およびＩ／Ｏ回路エリア（図示せず）の選択された領域において中間酸化物４１８上に堆積される。コア回路エリアにマスク４２０がないことは、高電圧トランジスタがそこに形成されないことを意味する。次の酸化物エッチングステップにおいて、マスク４２０によって被覆されていない全ての中間酸化物４１８が、薄いゲート酸化物の形成に備えて、基板表面までエッチングされる。
【００４８】
図９Ｄにおいて、薄い酸化物４２２が、メモリアレイエリア４０２およびコア回路エリア４０４における露出した基板表面上に形成される。薄い酸化物４２２を形成するために使用できる２つの異なる技術がある。第１の技術は、図９Ｄに示す技術であるが、図９Ｄでは薄い酸化物４２２は、露出した基板表面上に熱によって成長される。この技術では、薄い酸化物４２２はまた、中間酸化物４１８の下でも成長し、これは、中間酸化物４１８を上へかつ基板表面から離れるように押し上げる。中間酸化物４１８の下における成長速度は、基板表面を被覆する中間酸化物４１８がないエリアにおけるよりも低い。図９Ｄには示していないが、中間酸化物４１８は、熱によって成長された薄い酸化物によって、基板表面の上に持ち上げられる。第２の技術は、露出した基板表面および中間酸化物４１８の露出した表面上における薄い酸化物４２２の堆積である。いずれの場合も、結果としての厚いゲート酸化物は、中間酸化物と、中間層の下から熱によって成長された薄い酸化物または中間層上に堆積された薄い酸化物と、の和になる。
【００４９】
Ｉ／Ｏトランジスタが、厚いゲート酸化物を有するように意図されているので、Ｉ／Ｏトランジスタエリアは、既に中間酸化物４１８を有していることになろう。薄い酸化物４２２の成長に続いて、ゲートポリシリコン４２４が、基板全体の上に堆積されるが、基板全体には、メモリアレイエリア４０２、コア回路エリア４０４、および任意のＩ／Ｏトランジスタエリアが含まれる。図９Ｄに示すように、ゲートポリシリコン４２４は、薄い酸化物４２２およびより厚い中間酸化物４１８上に堆積される。ゲートポリシリコン４２４の特定の形状を画定するために、ゲートマスク４２６が、ゲートポリシリコン４２４の選択されたエリア上に堆積される。ゲートマスク４２６の堆積に続いて、ゲートマスク４２６によって被覆されていない全ての露出したゲートポリシリコン４２４が、エッチングで取り去られ、メモリアレイエリア４０２、コア回路エリア４０４およびＩ／Ｏ回路エリアにおける薄いまたは厚い（中間）酸化物上のポリシリコンゲートのスタック（ｓｔａｃｋ）を残す。
【００５０】
図９Ｅは、ゲートポリシリコンエッチングステップの結果としてもたらされる３つのかかるスタックを示すが、２つがメモリアレイエリア４０２にあり、１つがコア回路エリア４０４にある。メモリアレイエリア４０２において、薄い酸化物４２２上のゲートポリシリコン４２４からなるスタックは、アンチヒューズトランジスタデバイスであり、一方で厚い（中間物）酸化物４１８上のゲートポリシリコン４２４は、アクセストランジスタである。コア回路エリア４０４において、薄い酸化物４２２上のゲートポリシリコン４２４からなるスタックは、例えば論理回路において用いられる低電圧トランジスタである。図９Ｅにおいて、拡散マスク４２８が、メモリアレイエリア４０２およびＩ／Ｏ回路エリア上に堆積され、それによって、コア回路エリア４０４における全ての低電圧トランジスタのＬＤＤ領域（図示せず）、およびゲートポリシリコン４２４に隣接する側壁スペーサ４３０の形成を可能にする。側壁スペーサ４３０の形成後に、露出した基板は、コア回路エリア４０４における全ての低電圧トランジスタ用のソースおよびドレイン拡散領域を形成するためのｎ型拡散注入にさらされる。コア回路エリア４０４における低電圧トランジスタ用の、結果としてのＬＤＤ領域４３２および拡散領域４３４は、図９Ｆに示され、かつ低電圧トランジスタ用に特に設計された濃度を有する。
【００５１】
図９Ｆにおいて、拡散マスク４２８が除去され、コア回路エリア４０４における低電圧トランジスタが、別の拡散マスク４３６で被覆される。ここで、メモリアレイエリア４０２のトランジスタが、ＬＤＤインプラント、側壁スペーサ４３８の形成、および拡散領域注入にさらされる。図９Ｇは、ＬＤＤ領域４４０および拡散領域４４２を有する完成したアンチヒューズメモリセル、およびコア回路エリア４０４における完成した低電圧トランジスタを示す。メモリアレイエリア４０２における高電圧トランジスタ用の結果としてのＬＤＤ領域４４０および拡散領域４４２は、図９Ｆに示され、かつ高電圧トランジスタ用に特に設計された濃度を有する。この時点において、デバイスの全てのトランジスタは、ｎ型インプラント拡散アニーリングにさらされて、注入されたドーパントを活性化し、かつどんなインプラントダメージも回復させる。図９Ｆのアンチヒューズメモリセルおよび低電圧トランジスタが、図６Ｂに示す対応するものと同じであることが注目される。アンチヒューズメモリセルおよび全ての他のトランジスタの製造が完了し、続くプロセスステップが、ビット線コンタクトを形成するために、およびトランジスタデバイスを相互接続するための導電性トラックを堆積するために実行されることになろう。
【００５２】
図９Ａ〜９Ｇは、２トランジスタアンチヒューズメモリセルおよび低電圧コア回路トランジスタを形成するためのＣＭＯＳ製造プロセスにおける例示的なステップを示す。アンチヒューズトランジスタおよび低電圧コア回路トランジスタは、同じゲート酸化物形成プロセスを用いて形成された薄いゲート酸化物を有するが、異なるＶｔインプラントおよび有効閾値を有する。高電圧ｐウェル４１４全体が、共通高電圧Ｖｔインプラントに最初にさらされるので、アクセストランジスタおよびアンチヒューズトランジスタの両方は、同じインプラントを有するが、異なる有効Ｖｔ（ｅｆｆｅｃｔｉｖｅ  Ｖｔ）を有する。より具体的には、高電圧Ｖｔインプラントは、厚いゲート酸化物を有するアクセストランジスタの有効Ｖｔが、例えば０．６Ｖなどの特定の値であることを保証するように意図されている。したがって、アンチヒューズトランジスタの有効Ｖｔは、そのゲート酸化物がより薄いので、０．６Ｖ未満である。代替実施形態において、アンチヒューズトランジスタの薄い酸化物４２２の下のチャネルは、高電圧Ｖｔインプラントの受け入れを防止することができ、それによって、その有効Ｖｔをさらに低減する。低電圧コア回路トランジスタは、低電圧Ｖｔインプラントにさらされるが、これは、低電圧コア回路トランジスタの有効Ｖｔが、例えば０．６Ｖなどの特定の値であることを保証するように意図されている。いずれにせよ、アンチヒューズトランジスタの、結果としての有効Ｖｔは、どんな低電圧コア回路トランジスタのそれとも常に異なる。
【００５３】
図１０Ａ〜１０Ｇは、コア回路トランジスタが形成されるのと同時に、図７Ｂのアンチヒューズメモリセルを形成するために用いられるＣＭＯＳプロセスにおける様々なステップを示す。図１０Ａ〜１０Ｇには、本発明のアンチヒューズメモリセル実施形態とコア回路トランジスタとの間の相違を示す特定のステップだけが示されている。当業者は、他の図示されていないステップが、トランジスタの構造を形成するために実行されることを理解されよう。図１０Ａにおいて、ＳＴＩ酸化物５００が、メモリアレイエリア５０２、コア回路エリア５０４およびＩ／Ｏ回路エリア（図示せず）に形成される。インプラントマスク５０６が、コア回路エリア５０４上に形成され、マスク５０６によって被覆されていない露出した基板は、高電圧ｐ型ウェルを形成するためにｐ型イオンでボンバードされる。Ｉ／Ｏトランジスタ構造用の高電圧ｐ型ウェルが同時に形成されることが注目される。続いて、メモリアレイエリア５０２およびＩ／Ｏトランジスタ用の高電圧Ｖｔ調整インプラントが実行される。あるいは、アンチヒューズデバイス部分のチャネル領域に対応するエリアは、高電圧ｐ型ウェルを形成するためのｐ型イオンが注入された後でマスクして、この領域が、高電圧Ｖｔ調整インプラントを受け入れないようにすることができる。
【００５４】
図１０Ｂにおいて、高電圧Ｖｔ調整インプラント５０８を備えたメモリアレイエリア５０２は、マスク５１０によって被覆されて、マスク５１０によって被覆されていないコア回路エリア５０４に対応する露出した基板が、低電圧ｐ型ウェルを形成するためにｐ型イオンでボンバードされるようにする。続いて、コア回路エリア５０４用の低電圧Ｖｔ調整インプラントが実行されるが、これは、低電圧Ｖｔ調整インプラント５１２として、図１０Ｃに示されている。この時点で、ウェル形成およびＶｔ調整注入プロセスに様々なバージョンがあり、これらのうち上記のシーケンスが１つの例示的なプロセスであることに留意されたい。例えば、同じウェルインプラントを低および高電圧トランジスタの両方に使用できるが、異なるＶｔ調整インプラントを使用することができる。あるいは、２つの別個のウェルインプラント（ｗｅｌｌ  ｉｍｐｌａｎｔ）が、低電圧トランジスタおよび高電圧トランジスタ用に使用可能であり、一方で同じＶｔ調整インプラントが両方のウェル用に用いられる。あるＶｔ調整インプラントを省略することさえも可能である。低電圧トランジスタおよび高電圧トランジスタの両方が、それら自体のウェルインプラントおよびＶｔ調整インプラントを有する場合に、最大の柔軟性が得られる。これは、ウェルプロファイルおよびトランジスタ閾値電圧の精度に対する高レベルの制御を得るために望ましい場合がある。異なる高電圧トランジスタが、プロセスにおいて利用可能な状況が存在する可能性があり、したがって、各異なるタイプの高電圧トランジスタは、異なるウェルまたはＶｔ調整インプラントを有してもよい。費用効率を改善するために、Ｖｔ調整インプラントは、例えばＰウェルまたは拡散（ＬＤＤ）マスクなどの既存のマスクを用いて行うことができる。
【００５５】
図１０Ｃに示す構造は、いくつかのプロセスステップの結果としてもたらされる。第１に、ドライブインステップが、注入されたｐ型イオンを基板内で拡散させて、高電圧ｐ型ウェル５１４および低電圧ｐ型ウェル５１６を形成するように実行される。第２に、中間酸化物５１８が、メモリアレイエリア５０２およびコア回路エリア５０４の両方の基板上で成長される。第３に、厚いゲート酸化物（ＯＤ２）画定マスク５２０が、厚いゲート酸化物を画定するために、メモリアレイエリア５０２およびＩ／Ｏ回路エリア（図示せず）の選択された領域において中間酸化物５１８上に堆積される。コア回路エリアにマスク５２０がないことは、高電圧トランジスタがそこに形成されないことを意味する。次の酸化物エッチングステップにおいて、マスク５２０によって被覆されないあらゆる中間酸化物５１８が、薄いゲート酸化物の形成に備えて基板表面までエッチングされる。
【００５６】
図１０Ｄにおいて、薄い酸化物５２２が、メモリアレイエリア５０２およびコア回路エリア５０４における露出した基板表面で成長される。Ｉ／Ｏトランジスタが、厚いゲート酸化物を有するように意図されているので、Ｉ／Ｏトランジスタエリアは、既に中間酸化物５１８を有していることになろう。薄い酸化物５２２の成長に続いて、ゲートポリシリコン５２４が、基板全体の上に堆積されるが、基板全体には、メモリアレイエリア５０２、コア回路エリア５０４および任意のＩ／Ｏトランジスタエリアが含まれる。図１０Ｄに示すように、ゲートポリシリコン５２４は、薄い酸化物５２２およびより厚い中間酸化物５１８上に堆積される。ゲートポリシリコン５２４の特定の形状を画定するために、ゲートマスク５２６が、ゲートポリシリコン５２４の選択されたエリア上に堆積される。ここで、単一トランジスタアンチヒューズメモリセルの可変厚ゲート酸化物が、コア回路エリア５０４におけるゲートマスク５２６の位置によって画定されることが注目される。より具体的には、コア回路エリア５０４におけるゲートマスク５２６は、薄い酸化物５２２およびより厚い中間ゲート酸化物５１８の両方を被覆する。ゲートマスク５２６の堆積に続いて、ゲートマスク５２６によって被覆されていない全ての露出したゲートポリシリコン５２４は、エッチングで取り去られ、メモリアレイエリア５０２、コア回路エリア５０４およびＩ／Ｏ回路エリアにおける薄いおよび厚い（中間物）酸化物上のポリシリコンゲートのスタックを残す。
【００５７】
図１０Ｅは、ゲートポリシリコンエッチングステップから結果としてもたらされる２つのかかるスタックを示すが、１つがメモリアレイエリア５０２にあり、１つがコア回路エリア５０４にある。メモリアレイエリア５０２において、可変厚酸化物５１８および５２２上のゲートポリシリコン５２４からなるスタックは、アンチヒューズトランジスタデバイスである。コア回路エリア５０４において、薄い酸化物５２２上のゲートポリシリコン５２４からなるスタックは、例えば論理回路において用いられる低電圧トランジスタである。図１０Ｅにおいて、拡散マスク５２８が、メモリアレイエリア５０２およびＩ／Ｏ回路エリア上に堆積され、それによって、コア回路エリア５０４における全ての低電圧トランジスタのＬＤＤ領域（図示せず）、およびゲートポリシリコン５２４に隣接する側壁スペーサ５３０の形成を可能にする。側壁スペーサ５３０の形成後に、露出した基板は、コア回路エリア５０４における全ての低電圧トランジスタ用のソースおよびドレイン拡散領域を形成するために、ｎ型拡散注入にさらされる。コア回路エリア５０４における低電圧トランジスタ用の、結果としてのＬＤＤ領域５３２および拡散領域５３４は、図１０Ｆに示され、かつ低電圧トランジスタ用に特に設計された濃度を有する。
【００５８】
図１０Ｆにおいて、拡散マスク５２８が除去され、コア回路エリア５０４における低電圧トランジスタが、別の拡散マスク５３６で被覆される。ここで、メモリアレイエリア５０２のトランジスタは、ＬＤＤインプラント、側壁スペーサ５３８の形成、および拡散領域注入にさらされる。図１０Ｇは、ＬＤＤ領域５４０および拡散領域５４２を有する完成したアンチヒューズメモリセル、およびコア回路エリア５０４における完成した低電圧トランジスタを示す。メモリアレイエリア５０２における高電圧トランジスタ用の、結果としてのＬＤＤ領域５４０および拡散領域５４２は、図１０Ｇに示され、かつ高電圧トランジスタ用に特に設計された濃度を有する。この時点において、デバイスの全てのトランジスタは、ｎ型インプラント拡散アニーリングにさらされて、注入されたドーパントを活性化し、かつどんなインプラントダメージも回復させる。図１０Ｆのアンチヒューズメモリセルおよび低電圧トランジスタが、図７Ｂに示す対応するものと同じであることが注目される。アンチヒューズメモリセルおよび全ての他のトランジスタの製造が完了し、続くプロセスステップが、ビット線コンタクトを形成するために、およびトランジスタデバイスを相互接続するための導電性トラックを堆積するために実行されることになろう。
【００５９】
図１０Ａ〜１０Ｇは、可変厚ゲート酸化物を有する単一トランジスタアンチヒューズメモリセル、および低電圧コア回路トランジスタを形成するためのＣＭＯＳ製造プロセスの例示的なステップを示す。単一トランジスタアンチヒューズメモリセルのアンチヒューズデバイス、および低電圧コア回路トランジスタは、同じゲート酸化物形成プロセスを用いて形成される薄いゲート酸化物を有するが、異なるＶｔインプラントおよび有効閾値を有する。高電圧ｐウェル５１４全体が、最初に、共通高電圧Ｖｔインプラントにさらされるので、単一トランジスタアンチヒューズメモリセルのアクセストランジスタ部分およびアンチヒューズデバイス部分の両方は、同じインプラントを有するが、異なる有効Ｖｔを有する。より具体的には、高電圧Ｖｔインプラントは、厚いゲート酸化物を有するアクセストランジスタ部分の有効Ｖｔが、例えば０．６Ｖなどの特定の値であることを保証するように意図されている。したがって、アンチヒューズデバイスの有効Ｖｔは、そのゲート酸化物がより薄いので、０．６Ｖ未満である。代替実施形態において、可変厚ゲート酸化物の薄い酸化物５２２の下のエリアは、高電圧Ｖｔインプラントの受け入れを防止することができ、それによって、その有効Ｖｔをさらに低減する。低電圧コア回路トランジスタは、低電圧Ｖｔインプラントにさらされるが、これは、そのトランジスタの有効Ｖｔが、例えば０．６Ｖなどの特定の値であることを保証するように意図されている。いずれにせよ、アンチヒューズデバイスの、結果としての有効Ｖｔは、どんな低電圧コア回路トランジスタのそれとも常に異なる。
【００６０】
図６Ｂおよび図７Ｂのアンチヒューズメモリセルを形成するための製造プロセスが、図１１の流れ図に要約されている。メモリアレイエリアにおけるアンチヒューズメモリセルおよびＩ／Ｏ回路エリアにおけるトランジスタ用のウェルが、ステップ６００において形成されるが、このステップは、図９Ａおよび図１０Ａに示す製造ステップに対応する。Ｖｔ調整インプラントが、ウェルイオン注入後にこれらのウェルに導入されるが、Ｖｔ調整インプラントは、高電圧トランジスタ用に設計される。本例において、ウェルは、高電圧トランジスタ用に設計される。代替実施形態において、薄い酸化物の下のチャネル領域は、それらがどんなＶｔ調整インプラントも受け入れないように、マスクすることができる。ステップ６０２において、コア回路エリア用のウェルが注入され、Ｖｔ調整インプラントが続くが、これは、図９Ｂおよび図１０Ｂに示す作製ステップに対応する。厚いゲート酸化物が、ステップ６０４において、メモリアレイエリアにおけるアンチヒューズメモリセルのＩ／Ｏトランジスタおよびアクセストランジスタ用に成長されるが、これは、図９Ｃおよび１０Ｃに示す作製ステップに対応する。次に、薄いゲート酸化物が、ステップ６０６において、メモリアレイエリアにおけるアンチヒューズトランジスタ／デバイス、およびコア回路トランジスタ用に成長されるが、これは、図９Ｄおよび図１０Ｄに示す製造ステップに対応する。ステップ６０６には、薄い酸化物の熱による成長または薄い酸化物の堆積を含むことができる。いずれの場合も、ステップ６０４で成長された厚いゲート酸化物は、形成された薄いゲート酸化物が厚いゲート酸化物に加えられると、厚さが増加する。最後にステップ６０８において、全てのトランジスタ用のポリシリコンゲートが形成され、Ｉ／Ｏトランジスタ、アンチヒューズメモリセルトランジスタおよびコア回路トランジスタ用の拡散領域が注入される。これは、図９Ｄ〜９Ｆおよび１０Ｄ〜１０Ｆに示す製造ステップに対応する。
【００６１】
前述の図は、メモリアレイにおいて他のアンチヒューズメモリセルから分離された１つのアンチヒューズメモリセルを示す。図１２〜１４は、メモリアレイに配列された、本実施形態の多数のアンチヒューズメモリセルの平面図レイアウトの実例である。
【００６２】
図１２は、本発明の実施形態による２トランジスタアンチヒューズメモリセルメモリアレイの平面図のレイアウトである。メモリアレイ７００における各２トランジスタアンチヒューズメモリセルは、互いに接続されたポリシリコンゲート１０６および１０８の両方を有し、かつ図６Ａおよび図６Ｂのアンチヒューズメモリセル１００と同じ構造を有する。図面の明瞭性を維持するために、１つのアンチヒューズメモリセルのポリシリコンゲート１０６および１０８を注釈する。メモリアレイ７００は、６つのアンチヒューズメモリセルを含むように示され、３つが第１の行７０２に配列され、別の３つが第２の行７０４に配列される。第１のワード線ＷＬｉが、行７０２のアンチヒューズメモリセルに接続され、一方で第２のワード線ＷＬｉ＋１が、行７０４のアンチヒューズメモリセルに接続される。破線の輪郭線７０５は、作製プロセス中に厚いゲート酸化物画定マスクを介して厚いゲート酸化物が形成されることになる、メモリアレイにおけるエリアを画定する。図１２に示す構成において、行７０２および７０４からのメモリセルの各ペアは、共通拡散領域７０６および共通ビット線コンタクト７０８を共有する。各ビット線コンタクトは、ビット線ＢＬｎ、ＢＬｎ＋１およびＢＬｎ＋２などの異なるビット線に接続される。全てのアンチヒューズメモリセルはウェル７１０に形成されるが、ウェル７１０は、本実施形態によれば高電圧ｐ型ウェルである。メモリアレイ７００のアンチヒューズメモリセルは、図９Ａ〜９Ｇに示す製造ステップを用いて形成することができる。
【００６３】
図１３は、本発明の実施形態による２トランジスタアンチヒューズメモリセルメモリアレイの平面図のレイアウトである。メモリアレイ８００における各２トランジスタアンチヒューズメモリセルは、個別に制御されるポリシリコンゲート１０６および１０８を有し、かつ図６Ａおよび図６Ｂのアンチヒューズメモリセル１００と同じ構造を有する。メモリアレイ８００において、各アンチヒューズメモリセルのポリシリコンゲート１０６および１０８を形成するポリシリコン線は、行の全てのアンチヒューズメモリセルに共通である。メモリアレイ８００は、６つのアンチヒューズメモリセルを含むように示され、３つが第１の行８０２に配列され、別の３つが第２の行８０４に配列される。第１のワード線ＷＬｉが、行８０２のポリシリコンゲート１０６に接続され、一方で第１のセルプレート電圧ＶＣＰｉが、行８０２のポリシリコンゲート１０８に接続される。第２のワード線ＷＬｉ＋１が、行８０４のポリシリコンゲート１０６に接続され、一方で第２のセルプレート電圧ＶＣＰｉ＋１が、行８０４のポリシリコンゲート１０８に接続される。破線の輪郭線８０５は、作製プロセス中に厚いゲート酸化物画定マスクを介して厚いゲート酸化物が形成されることになる、メモリアレイにおけるエリアを画定する。図１３に示す構成において、行８０２および８０４からのメモリセルの各ペアは、共通拡散領域８０６および共通ビット線コンタクト８０８を共有する。各ビット線コンタクトは、ビット線ＢＬｎ、ＢＬｎ＋１およびＢＬｎ＋２などの異なるビット線に接続される。全てのアンチヒューズメモリセルはウェル８１０に形成されるが、ウェル８１０は、本実施形態によれば高電圧ｐ型ウェルである。メモリアレイ８００のアンチヒューズメモリセルは、図９Ａ〜９Ｇに示す製造ステップを用いて形成することができる。
【００６４】
図１４は、本発明の実施形態による単一トランジスタアンチヒューズメモリセルメモリアレイの平面図のレイアウトである。メモリアレイ９００における各単一トランジスタアンチヒューズメモリセルは、１つのポリシリコンゲート２０６を有し、かつ図７Ａおよび図７Ｂのアンチヒューズメモリセル２００と同じ構造を有する。メモリアレイ９００において、各アンチヒューズメモリセルのポリシリコンゲート２０６を形成するポリシリコン線は、行の全てのアンチヒューズメモリセルに共通である。メモリアレイ９００は、１６のアンチヒューズメモリセルを含むように示され、４つが、第１の行９０２、第２の行９０４、第３の行９０６および第４の行９０８のそれぞれに配列される。ワード線ＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２およびＷＬｉ＋３が、行９０２、９０４、９０６および９０８のポリシリコンゲート２０６にそれぞれ接続される。破線の輪郭線９０９は、作製プロセス中に厚いゲート酸化物画定マスクを介して厚いゲート酸化物が形成されることになる、メモリアレイにおけるエリアを画定する。図１４に示す構成において、行９０２および９０４からのメモリセルの各ペアは、共通拡散領域９１０および共通ビット線コンタクト９１２を共有する。各ビット線コンタクトは、ビット線ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２およびＢＬｎ＋３などの異なるビット線に接続される。行９０２および９０４のアンチヒューズメモリセルは、第１のウェル９１４に形成され、一方で行９０６および９０８のアンチヒューズメモリセルは、第２のウェル９１６に形成される。両方のウェル９１４および９１６は、同一の高電圧ｐ型ウェルにすることができるが、ＷＬｉ＋１とＷＬｉ＋２との間において基板に形成されたＳＴＩ酸化物を介して互いから分離することができる。メモリアレイ９００のアンチヒューズメモリセルは、図１０Ａ〜１０Ｇに示す製造ステップを用いて形成することができる。
【００６５】
前述の実施形態は、共同所有される、２００７年１２月２０日出願の国際公開２００８／０７７２４０号に開示されたものなどのＲＯＭアンチヒューズデバイスをマスクするために適用することができる。国際公開第２００８／０７７２４０号は、アンチヒューズメモリセルが、拡散領域またはチャネルと電圧源との間の電気接続部を作製することによって、プログラム可能であることを教示する。
【００６６】
本発明の実施形態は、低電圧コア回路トランジスタと異なる閾値電圧を備えたアンチヒューズデバイスを有する２トランジスタおよび単一トランジスタメモリセルを示す。これは、Ｉ／Ｏトランジスタなどの高電圧トランジスタ用に用いられるウェルにアンチヒューズメモリセルを形成し、一方でコア回路トランジスタを、典型的には低電圧トランジスタ用に用いられるウェルに形成することによって達成される。単一Ｖｔ調整インプラントおよび単一ＬＤＤインプラントが、メモリアレイエリアにおける厚いゲート酸化物トランジスタおよび薄いゲート酸化物トランジスタの両方に対して適用されるので、潜在的に制御されないインプラント濃度およびインプラントダメージの領域が排除される。対照的に、２つの異なるウェルを用いるアンチヒューズトランジスタは、２以上のインプラント領域を互いにオーバラップさせるマスク位置合わせ不良ゆえに、前述の不都合に悩まされる。したがって、アンチヒューズトランジスタまたはアンチヒューズデバイス用の高品質な薄いゲート酸化物は、より低い有効閾値および抵抗を結果としてもたらし、それによって、優れた破壊特性を提供する。
【００６７】
要約すると、アンチヒューズメモリセルの薄いおよび厚いゲート酸化物または誘電性領域は、同じウェルに、または同じ型およびドーピングプロファイルのウェルに形成される。コア回路トランジスタ、Ｉ／Ｏトランジスタ、または両方は、メモリアレイエリアのウェルとは異なるウェルドーピングプロファイルを用いる。アンチヒューズメモリセルの薄いおよび厚いゲート酸化物領域は、同じＶｔ調整または制御イオン注入を受け入れることができるが、しかし、薄いゲート酸化物領域およびコア回路領域は、異なるＶｔ制御イオン注入を受け入れる。アンチヒューズデバイスの有効Ｖｔは、同じ型の、かつ同じゲート酸化物厚さを有する少なくとも１つのコア回路トランジスタより低い。
【００６８】
前に提示した例示的な実施形態は、高電圧ｐウェルに形成されたアンチヒューズメモリセルを示すが、一方でコア回路トランジスタは、低電圧ｐウェルに形成される。あるいは、アンチヒューズメモリセルは、高電圧ｎウェルに形成することができ、一方でコア回路トランジスタは、低電圧ｎウェルに形成される。
【００６９】
前の説明において、説明のために、多数の詳細が、本発明の実施形態の完全な理解を提供するように述べられている。しかしながら、これらの特定の詳細が、本発明を実施するためには必要とされないことが、当業者には明白だろう。他の場合には、周知の電気的構造および回路が、本発明を曖昧にしないようにブロック図の形態で示される。例えば、特定の詳細は、本明細書で説明する本発明の実施形態が、ソフトウェアルーチン、ハードウェア回路、ファームウェアまたはそれらの組み合わせとして実行されるかどうかに関しては、提供されない。
【００７０】
本発明の上記の実施形態は、単に例示的であるように意図されている。代替、修正および変更が、本発明の範囲から逸脱せずに、当業者によって、特定の実施形態に対して実行可能であり、本発明の範囲は、本明細書に添付の特許請求の範囲によってのみ定義される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成26年11月26日(2014.11.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のアンチヒューズメモリセルを含むメモリアレイであって、
前記複数のアンチヒューズメモリセルのそれぞれは、
高電圧ウェルプロファイルを有する高電圧ウェルに形成された厚いゲート酸化物を有するアクセストランジスタであって、前記高電圧ウェルが、ｎ型およびｐ型のうちの１つである、アクセストランジスタ、および、
前記高電圧ウェルに形成された薄いゲート酸化物を有するアンチヒューズデバイスであって、前記薄いゲート酸化物が、前記厚いゲート酸化物より薄い厚さを有する、アンチヒューズデバイス、を含むメモリアレイと、
前記薄いゲート酸化物に厚さにおいて対応するゲート酸化物を有するコアトランジスタであって、前記コアトランジスタは、前記高電圧ウェルと同じ型を有する低電圧ウェルに形成され、前記低電圧ウェルは、前記高電圧ウェルプロファイルとは異なる低電圧ウェルプロファイルを有し、前記低電圧ウェルは、前記高電圧ウェルよりも高い濃度を有する、コアトランジスタと、
を含むメモリデバイス。
【請求項２】
型およびドーピングプロファイルにおいて、前記高電圧ウェルと実質的に同一の別のウェルに形成された入力／出力トランジスタをさらに含む、請求項１に記載のメモリデバイス。
【請求項３】
前記アンチヒューズデバイスが、前記コアトランジスタより低い閾値電圧を有する、請求項１に記載のメモリデバイス。
【請求項４】
前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物上に堆積された前記薄いゲート酸化物を含む、請求項１に記載のメモリデバイス。
【請求項５】
前記薄いゲート酸化物が、前記第１のウェルの基板表面上に熱によって成長される、請求項１に記載のメモリデバイス。
【請求項６】
前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物と前記基板表面との間に熱によって成長された酸化物を含む、請求項５に記載のメモリデバイス。
【請求項７】
前記アクセストランジスタが、ビット線に電気的に接続された第１の拡散領域、および前記アンチヒューズデバイスに電気的に接続された第２の拡散領域を含む、請求項１に記載のメモリデバイス。
【請求項８】
前記アクセストランジスタが、前記コアトランジスタおよび前記アンチヒューズデバイスより大きな閾値電圧を有する、請求項７に記載のメモリデバイス。
【請求項９】
前記アンチヒューズデバイスが、前記薄いゲート酸化物に対応する薄い部分および前記厚いゲート酸化物に対応する厚い部分を有する可変厚ゲート酸化物を有し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項８に記載のメモリデバイス。
【請求項１０】
前記可変厚ゲート酸化物の前記厚い部分および前記アクセストランジスタの厚いゲート酸化物の下のチャネル領域が、実質的に同じＶｔインプラントを有する、請求項９に記載のメモリデバイス。
【請求項１１】
前記アクセストランジスタの厚いゲート酸化物が、可変厚ゲート酸化物の厚い部分に対応し、前記アンチヒューズデバイスの薄いゲート酸化物が、前記可変厚ゲート酸化物の薄い部分に対応し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項１に記載のメモリデバイス。
【請求項１２】
前記アンチヒューズトランジスタが、前記アクセストランジスタおよび前記コアトランジスタより低い閾値電圧を有する、請求項１１に記載のメモリデバイス。
【請求項１３】
メモリデバイスを製造するための方法であって、
メモリアレイ回路エリアに第１のウェルを注入するステップであって、前記第１のウェルが、ｎ型およびｐ型のうちの１つである、ステップと、
コア回路エリアに第２のウェルを注入するステップであって、前記第２のウェルが、前記第１のウェルと同じ型であり、前記第２のウェルが前記第１のウェルよりも高い濃度を有する、ステップと、
前記メモリアレイ回路エリアの前記第１のウェルにアクセストランジスタ用の第１の酸化物を形成するステップと、
前記コア回路エリアの前記第２のウェルにおけるコアトランジスタ用に、およびメモリアレイ回路エリアの前記第１のウェルにおけるアンチヒューズデバイス用に第２の酸化物を同時に形成するステップと、
を含む方法。
【請求項１４】
前記第１のウェルが高電圧ウェルであり、前記第２のウェルが低電圧ウェルである、請求項１３に記載の方法。
【請求項１５】
前記同時に形成するステップが、前記第２の酸化物が形成されているときに前記第１の酸化物の厚さを増加させるステップを含み、前記第２の酸化物が、前記アンチヒューズデバイスの薄いゲート酸化物に対応する、請求項１３に記載の方法。
【請求項１６】
前記増加させるステップが、基板表面上および前記第１の酸化物上に前記第２の酸化物を同時に堆積するステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項１５に記載の方法。
【請求項１７】
前記増加させるステップが、基板表面上および前記第１の酸化物の下に前記第２の酸化物を熱によって同時に成長させるステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項１５に記載の方法。
【請求項１８】
前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらすステップをさらに含む、請求項１３に記載の方法。
【請求項１９】
前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらす一方で、前記高閾値電圧調整インプラントの注入を防止するために前記アンチヒューズデバイスに対応するチャネル領域をマスクするステップをさらに含む、請求項１３に記載の方法。
【請求項２０】
前記コアトランジスタの閾値電圧を調整するために、前記第２のウェルを低閾値電圧調整インプラントにさらす一方で、前記低閾値電圧調整インプラントに前記アンチヒューズトランジスタをさらすのを防止するステップをさらに含む、請求項１３に記載の方法。
【請求項２１】
前記第１のウェルを注入する前記ステップが、入力／出力回路エリアに前記第１のウェルを同時に注入するステップを含む、請求項１６に記載の方法。
【請求項２２】
第１の酸化物を形成する前記ステップが、前記入力／出力回路エリアの前記第１のウェルに入力／出力トランジスタの前記第１の酸化物を同時に形成するステップを含む、請求項２１に記載の方法。
【請求項２３】
前記増加させるステップが、前記入力／出力トランジスタの前記第１の酸化物上に前記第２の酸化物を堆積するステップを含み、前記第１の酸化物および前記第２の酸化物の組み合わせが、前記入力／出力トランジスタの厚いゲート酸化物を形成する、請求項２２に記載の方法。
【請求項２４】
前記さらすステップが、前記アクセストランジスタ、前記アンチヒューズデバイスおよび前記入力／出力トランジスタの閾値電圧を調整するために、前記第１のウェルを高閾値電圧調整インプラントにさらすステップを含む、請求項２２に記載の方法。
【請求項２５】
前記コアトランジスタの閾値電圧を調整するために、前記第２のウェルを低閾値電圧調整インプラントにさらすステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
メモリアレイ回路エリアの第１のウェルにおけるアンチヒューズメモリセルであって、前記第１のウェルがｎ型およびｐ型のうちの１つであり、かつ、第１のウェルプロファイルを有する、アンチヒューズメモリセルと、
入力／出力エリアの前記第１のウェルにおける入力／出力トランジスタと、
コア回路エリアの第２のウェルにおけるコアトランジスタであって、前記第２のウェルが前記第１のウェルと同じ型を有し、かつ、前記第１のウェルプロファイルとは異なる第２のウェルプロファイルを有し、前記第２のウェルプロファイルは、前記第１のウェルプロファイルよりも高い濃度を有する、コアトランジスタと、
を含むメモリデバイス。
【請求項２７】
前記アンチヒューズメモリセルのそれぞれが、アクセストランジスタおよびアンチヒューズデバイスを含む、請求項２６に記載のメモリデバイス。
【請求項２８】
前記アクセストランジスタおよび前記入力／出力トランジスタが、第１の厚さを備えたゲート酸化物を有する、請求項２７に記載のメモリデバイス。
【請求項２９】
前記アンチヒューズデバイスおよび前記コアトランジスタが、前記第１の厚さより小さい第２の厚さを備えたゲート酸化物を有する、請求項２８に記載のメモリデバイス。
【請求項３０】
前記アクセストランジスタおよび前記入力／出力トランジスタが、第１の閾値電圧を有し、前記アンチヒューズデバイスが、前記第１の閾値電圧より低い第２の閾値電圧を有し、前記コアトランジスタが、前記第１の閾値電圧より低く、かつ前記第２の閾値電圧と異なる第３の閾値電圧を有する、請求項２９に記載のメモリデバイス。
【外国語明細書】
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