(57)【要約】      （修正有）【課題】信頼性を確保しながらのトランジスタのピッチ縮小が可能な半導体装置を提供する。【解決手段】分離領域を有する第１領域及び第２領域を含む半導体基板１０１と、第１領域に配置された第１活性領域と、第２領域に配置された第２活性領域と、第１領域及び第２領域に連続して配置されたゲート溝１０６と、第１領域のゲート溝１０６の下部に埋設される第１ゲート電極を有する第１トランジスタと、第２領域のゲート溝１０６の下部に埋設される第２ゲート電極を有し、かつ、第２ゲート電極が第１ゲート電極と連続的に接続された第２トランジスタと、第１ゲート電極及び第２ゲート電極の上面を覆うキャップ絶縁膜１０９、を備え、分離領域１０５は、第１ゲート電極及び第２ゲート電極と重なる領域において第１ゲート電極及び第２ゲート電極の下にも配置され、第１トランジスタと第２のトランジスタとは直列に接続されて論理回路の一部をなす。【選択図】図８
2015043361.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、
前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、
前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、
前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、
前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるとともに、前記分離領域よりも浅いゲート溝と、
前記第１領域に配置されるとともに、前記ゲート溝の下部に埋設される第１ゲート電極を有し、かつ、前記第１ゲート電極が前記第１活性領域と立体交差する第１トランジスタと、
前記第２領域に配置されるとともに、前記ゲート溝の下部に埋設される第２ゲート電極を有し、前記第２ゲート電極が前記第２活性領域と立体交差し、かつ、前記第２ゲート電極が前記第１ゲート電極と連続的に接続された第２トランジスタと、
前記ゲート溝の上部に埋設されるとともに、前記第１ゲート電極及び前記第２ゲート電極の上面を覆うキャップ絶縁膜と、
を備え、
前記分離領域は、前記第１ゲート電極及び前記第２ゲート電極と重なる領域において前記第１ゲート電極及び前記第２ゲート電極の下にも配置され、
前記第１トランジスタと前記第２のトランジスタとは直列に接続されて論理回路の一部をなす半導体装置。
【請求項２】
前記分離領域は、前記第１活性領域と前記第２活性領域との間の中間領域にも連続的に配置されるともに、前記中間領域と前記第１ゲート電極及び前記第２ゲート電極とが重なる領域において前記第１ゲート電極及び前記第２ゲート電極の下にも連続的に配置される請求項１記載の半導体装置。
【請求項３】
複数のメモリセルと、
前記複数のメモリセルと電気的に接続されるとともに、前記論理回路と電気的に接続される複数のサブワード線と、
を備え、
前記論理回路は、前記サブワード線を介して前記複数のメモリセルを駆動する請求項１又は２記載の半導体装置。
【請求項４】
前記第１トランジスタは、前記第１活性領域においてチャネルの両側に第１１拡散領域及び第１２拡散領域を含み、
前記第２トランジスタは、前記第２活性領域においてチャネルの両側に第２１拡散領域及び第２２拡散領域を含む請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記複数のサブワード線のうち同じ行にあるサブワード線を選択するためのロウアドレス信号を出力するとともに、前記第１ゲート電極及び前記第２ゲート電極のそれぞれと電気的に接続されるアドレス信号線を備える請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第２領域に配置されるとともに、前記分離領域で囲まれ、かつ、前記第２活性領域と分離した第３活性領域と、
前記第３活性領域及び前記分離領域を含む前記第２領域に配置されるとともに、前記分離領域よりも浅く、かつ、前記ゲート溝と分離した他のゲート溝と、
前記第２領域に配置されるとともに、前記他のゲート溝の下部に埋設される第３ゲート電極を有し、かつ、前記第３ゲート電極が前記第３活性領域と立体交差する第３トランジスタと、
をさらに備え、
前記論理回路は、前記第２トランジスタと前記第３トランジスタとが並列に接続されている請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記第３トランジスタは、前記第３活性領域においてチャネルの両側に第３１拡散領域及び第３２拡散領域を含む請求項６記載の半導体装置。
【請求項８】
前記複数のサブワード線のうち同じ列にあるサブワード線を非選択にするための信号を出力するとともに、前記第３ゲート電極と電気的に接続されるサブワード線非選択信号線を備える請求項６又は７記載の半導体装置。
【請求項９】
前記複数のサブワード線のうち同じ列にあるサブワード線を選択するためのカラムアドレス信号を出力するとともに、前記第１１拡散領域と電気的に接続されるサブワード線選択信号線と、
前記複数のサブワード線を低レベルとするための基準電位を供給するとともに、前記第２１拡散領域及び前記第３１拡散領域のそれぞれと電気的に接続される基準電位線と、
を備え、
前記第１２拡散領域、前記第２２拡散領域、及び、前記第３２拡散領域の全ては、前記複数のサブワード線のうち対応するサブワード線に電気的に接続される請求項８記載の半導体装置。
【請求項１０】
第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、
前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、
前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、
前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、
前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるゲート溝と、
前記ゲート溝の下部に埋設されるとともに、前記第１活性領域及び前記第２活性領域のそれぞれと立体交差するゲート電極と、
前記ゲート溝の上部に埋設されるとともに、前記ゲート電極の上面を覆うキャップ絶縁膜と、
を備える半導体装置。
【請求項１１】
前記ゲート電極は、前記第１活性領域上にて環状に形成された環状部を有する請求項１０記載の半導体装置。
【請求項１２】
前記前記環状部の一部は、前記分離領域上に配置されている請求項１１記載の半導体装置。
【請求項１３】
前記第１活性領域は、一方向に帯状に形成された複数の第１活性領域であり、
前記ゲート電極は、各前記第１活性領域上にて環状に形成された環状部を有するとともに、前記分離領域上にて前記一方向とは異なる他方向に隣り合う前記環状部と連続して接続している請求項１０記載の半導体装置。
【請求項１４】
前記第１活性領域は、前記環状部の外側の領域に第１１拡散領域を有し、かつ、前記環状部の内側の領域に第１２拡散領域を有する請求項１１乃至１３のいずれか一に記載の半導体装置。
【請求項１５】
前記第１１拡散領域と電気的に接続された第１コンタクトプラグと、
前記第１２拡散領域と電気的に接続された第２コンタクトプラグと、
を備える請求項１４記載の半導体装置。
【請求項１６】
前記第１コンタクトプラグ及び前記第２コンタクトプラグの一方又は両方は、前記ゲート溝上にも配されるとともに、前記キャップ絶縁膜と接触する請求項１５記載の半導体装置。
【請求項１７】
前記キャップ絶縁膜は、前記第１１拡散領域及び前記第１２拡散領域の上面よりも高い位置まで有し、
前記キャップ絶縁膜の開口部に埋め込まれた層間絶縁膜を有し、
前記層間絶縁膜は、前記第１１拡散領域に通ずる第１穴を有するとともに、前記第１２拡散領域に通ずる第２穴を有し、
前記第１コンタクトプラグは、前記第１穴に埋設され、
前記第２コンタクトプラグは、前記第２穴に埋設されている請求項１５記載の半導体装置。
【請求項１８】
前記第２活性領域は、前記ゲート溝に沿ったチャネルの両側に第２１拡散領域及び第２２拡散領域を有し、
前記第２１拡散領域と電気的に接続された第３コンタクトプラグと、
前記第２２拡散領域と電気的に接続された第４コンタクトプラグと、
を備える請求項１５記載の半導体装置。
【請求項１９】
前記第３コンタクトプラグ及び前記第４コンタクトプラグの一方又は両方は、前記ゲート溝上にも配されるとともに、前記キャップ絶縁膜と接触する請求項１８記載の半導体装置。
【請求項２０】
前記キャップ絶縁膜は、前記第２１拡散領域及び前記第２２拡散領域の上面よりも高い位置まで有し、
前記キャップ絶縁膜の開口部に埋め込まれた層間絶縁膜を有し、
前記層間絶縁膜は、前記第２１拡散領域に通ずる第３穴を有するとともに、前記第２２拡散領域に通ずる第４穴を有し、
前記第３コンタクトプラグは、前記第３穴に埋設され、
前記第４コンタクトプラグは、前記第４穴に埋設されている請求項１８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルを有する半導体装置においては、ワード線駆動回路によってワード線を駆動することによってメモリセルを選択するように構成されている。ワード線駆動回路として、例えば、アドレスにより選択されたワード線を駆動する１個のｐＭＯＳトランジスタと、選択されないワード線を接地するための２個のｎＭＯＳトランジスタと、から構成されたものがある（特許文献１参照）。メモリセルは、記憶素子に選択素子が接続され、選択素子として、半導体基板に形成された溝にゲート電極（ワード線）を埋め込んだトレンチ構造のＭＯＳトランジスタから構成されたものがある（特許文献２参照）。このような半導体装置においては、一般的に、メモリセルにおけるトランジスタのピッチの縮小に伴って、ワード線駆動回路におけるトランジスタのピッチも縮小される傾向がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２３６７１８号公報
【特許文献２】特開２０１２−２３４９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
メモリセル及びワード線駆動回路のトランジスタのピッチを縮小した場合、メモリセルにおけるトランジスタの能力向上のために電圧Ｖｐｐを高く設定することが考えられるが、そうするとトランジスタにおける電界強度が増加し、ＨＣＩ（Hot Carrier Injection；ホットキャリア注入）に対する寿命が低下したり、ＧＩＤＬ（Gate-Induced-Drain-Leakage current；ゲート誘導ドレインリーク電流）の増加により消費電流が増加して、トランジスタの信頼性に影響を与える可能性がある。そのため、ＨＣＩやＢＴＩ（Bias Temperature Instability；バイアス温度不安定性）の信頼性を確保しながらのトランジスタのピッチ縮小が困難となっている。
【０００６】
以上のような課題を解決するために電圧Ｖｐｐを低く設定することも考えられるが、そうするとメモリセルにおけるトランジスタの能力が低下し、歩留まりの悪化を招く可能性がある。そのため、メモリセル及びワード線駆動回路におけるトランジスタの性能・特性の両立が困難となっている。
【０００７】
また、メモリセル及びワード線駆動回路のトランジスタのピッチを縮小した場合、ゲート電極にコンタクト可能なマージンが小さくなることで、コンタクト異常リークの発生頻度が増加する。
【０００８】
また、ＤＲＡＭ（Dynamic Random Access Memory）の低待機電流化に伴い、ワード線駆動回路のＧＩＤＬ、コンタクト異常リークをはじめスタンバイ状態でのリーク電流の低減が急務となっている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるとともに、前記分離領域よりも浅いゲート溝と、前記第１領域に配置されるとともに、前記ゲート溝の下部に埋設される第１ゲート電極を有し、かつ、前記第１ゲート電極が前記第１活性領域と立体交差する第１トランジスタと、前記第２領域に配置されるとともに、前記ゲート溝の下部に埋設される第２ゲート電極を有し、前記第２ゲート電極が前記第２活性領域と立体交差し、かつ、前記第２ゲート電極が前記第１ゲート電極と連続的に接続された第２トランジスタと、前記ゲート溝の上部に埋設されるとともに、前記第１ゲート電極及び前記第２ゲート電極の上面を覆うキャップ絶縁膜と、を備え、前記分離領域は、前記第１ゲート電極及び前記第２ゲート電極と重なる領域において前記第１ゲート電極及び前記第２ゲート電極の下にも配置され、前記第１トランジスタと前記第２のトランジスタとは直列に接続されて論理回路の一部をなすことを特徴とする。
【００１０】
本発明の第２の視点においては、半導体装置において、第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるゲート溝と、前記ゲート溝の下部に埋設されるとともに、前記第１活性領域及び前記第２活性領域のそれぞれと立体交差するゲート電極と、前記ゲート溝の上部に埋設されるとともに、前記ゲート電極の上面を覆うキャップ絶縁膜と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、信頼性を確保しながらのトランジスタのピッチ縮小が可能であり、トランジスタの性能・特性の両立が可能であり、リーク電流の低減により低待機電流化が可能である。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１に係る半導体装置におけるメモリセルアレイ及び周辺回路の一部の配置の一例を模式的に示した図である。
【図２】本発明の実施形態１に係る半導体装置におけるメモリセルアレイのビット線及びワード線の配置の一例を模式的に示した図である。
【図３】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの回路構成の一例を模式的に示した図である。
【図４】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバのレイアウトの一例を模式的に示した図である。
【図５】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバと配線との結線の一例を示した図４に対応する図である。
【図６】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおける配線のレイアウトの一例を模式的に示した図５に対応する図である。
【図７】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＡ−Ａ´間の断面図である。
【図８】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＢ−Ｂ´間及びＣ−Ｃ´間の断面図である。
【図９】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＤ−Ｄ´間及びＥ−Ｅ´間の断面図である。
【図１０】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＦ−Ｆ´間及びＧ−Ｇ´間の断面図である。
【図１１】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した図４及び図５のＡ−Ａ´間に相当する工程断面図である。
【図１２】本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した図１１に続く工程断面図である。
【図１３】本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した断面図である。
【図１４】本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した工程断面図である。
【図１５】本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した図１４に続く工程断面図である。
【図１６】本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した断面図である。
【図１７】本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した工程断面図である。
【図１８】本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した図１７に続く工程断面図である。
【発明を実施するための形態】
【００１３】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイ及び周辺回路の一部の配置の一例を模式的に示した図である。図２は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのビット線及びワード線の配置の一例を模式的に示した図である。
【００１４】
実施形態１に係る半導体装置は、半導体素子によって構成された回路において情報を記憶することが可能な半導体記憶装置（半導体メモリ）であり、例えば、トレンチ構造のＭＯＳトランジスタを備えた採用したＤＲＡＭ（Dynamic Random Access Memory）を有する半導体記憶装置とすることができる。半導体装置は、メモリセルアレイＭＣＡを有し、メモリセルアレイＭＣＡの周辺回路として、ロウデコーダＸｄｅｃ、メインワードドライバＭＷＤ、サブワードドライバＳＷＤ、カラムデコーダＹｄｅｃ、及び、センスアンプアレイＳＡＡを有する（図１参照）。
【００１５】
メモリセルアレイＭＣＡは、メモリセルＭＣが複数行及び複数列のマトリクス状に配置されたアレイである（図１、図２参照）。メモリセルアレイＭＣＡ自身も、複数行及び複数列のマトリクス状に配置されている。メモリセルアレイＭＣＡは、メモリセルＭＣと、サブワード線ＳＷＬと、ビット線ＢＬと、を有する。
【００１６】
メモリセルＭＣは、１ビットの情報を蓄積するのに必要な回路を構成するセルである（図２参照）。メモリセルＭＣは、サブワード線ＳＷＬ及びビット線ＢＬの各交点（交点近傍でも可）に設けられている。メモリセルＭＣには、例えば、共通ソース線（図示せず）とビット線ＢＬとの間にて選択素子（図示せず、トランジスタ）と記憶素子（図示せず、キャパシタ、抵抗変化素子）とが直列に電気的に接続され、選択素子のゲート電極がサブワード線ＳＷＬに電気的に接続されたものを用いることができる。メモリセルＭＣは、対応するサブワード線ＳＷＬ及びビット線ＢＬと電気的に接続されている。なお。共通ソース線は、各メモリセルＭＣに共通の基準電位を供給する。
【００１７】
サブワード線ＳＷＬは、Ｘ方向に延在しかつＹ方向に並んで設けられている（図２参照）。各サブワード線ＳＷＬは、メモリセルアレイＭＣＡのＸ方向の両側に配されたサブワードドライバＳＷＤの一方における対応するサブワード線ドライバＳＷＬＤに電気的に接続される。
【００１８】
ビット線ＢＬは、Ｙ方向に延在しかつＸ方向に並んで設けられている（図２参照）。各ビット線ＢＬは、メモリセルアレイＭＣＡのＹ方向の両側に配されたセンスアンプアレイＳＡＡの一方における対応するセンスアンプＳＡに電気的に接続される。
【００１９】
ロウデコーダＸｄｅｃは、アレイコントロール回路（図示せず）及びロウアドレスバッファ（図示せず）からの信号（符号化されたロウアドレス）をデコードする回路である（図１参照）。ロウデコーダＸｄｅｃは、デコードされた信号（ロウアドレス）をメインワードドライバＭＷＤに向けて出力する。
【００２０】
メインワードドライバＭＷＤは、ロウデコーダＸｄｅｃからの信号（ロウアドレス）に属するサブワードドライバＳＷＤを選択するための回路である（図１参照）。メインワードドライバＭＷＤは、ロウデコーダＸｄｅｃからの信号（ロウアドレス）に基づいて、対応するサブワードドライバＳＷＤを選択し、選択されたサブワードドライバＳＷＤに向けて信号（ロウアドレス）を出力する。
【００２１】
サブワードドライバＳＷＤは、メモリセルアレイＭＣＡにおける所定の行（ロウ）に属するメモリセルを選択するための回路である（図１、図２参照）。サブワードドライバＳＷＤは、メモリセルアレイＭＣＡのＸ方向の両側に配されている。サブワードドライバＳＷＤは、複数のサブワード線ドライバＳＷＬＤを有する。サブワード線ドライバＳＷＬＤは、対応するサブワード線ＳＷＬと電気的に接続されている。サブワードドライバＳＷＤは、メインワードドライバＭＷＤからのロウアドレスに基づいて、当該ロウアドレスに対応するサブワード線ドライバＳＷＬＤを活性化して、対応するサブワード線ＳＷＬを介してメモリセルアレイＭＣＡにおけるロウ（行）アドレスのメモリセルＭＣを駆動（選択）する。サブワードドライバＳＷＤ及びサブワード線ドライバＳＷＬＤの構成の詳細については、後述する。
【００２２】
カラムデコーダＹｄｅｃは、アレイコントロール回路（図示せず）及びカラムアドレスバッファ（図示せず）からの信号（符号化されたカラムアドレス）をデコードする回路である（図１参照）。カラムデコーダＹｄｅｃは、カラムアドレスに基づいて、対応するビット線ＢＬを活性化して、ビット線ＢＬを介してメモリセルアレイＭＣＡにおけるカラム（列）アドレスを選択する。
【００２３】
センスアンプアレイＳＡＡは、複数のセンスアンプＳＡが配置されたアレイである（図１、図２参照）。センスアンプアレイＳＡＡは、メモリセルアレイＭＣＡのＹ方向の両側に配されている。センスアンプＳＡは、メモリセルアレイＭＣＡから、選択されたビット線ＢＬを介して読み出されたデータの電位を増幅する回路である。センスアンプＳＡは、電位増幅されたデータを判定回路（図示せず）に向けて出力する。
【００２４】
次に、本発明の実施形態１に係る半導体装置におけるサブワードドライバＳＷＤ及びサブワード線ドライバＳＷＬＤの構成について、図面を用いて説明する。図３は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの回路構成の一例を模式的に示した図である。
【００２５】
サブワードドライバＳＷＤにおいては、複数のサブワード線ドライバＳＷＬＤ０〜７が複数行及び複数列のマトリクス状に配置されている。
【００２６】
サブワード線ドライバＳＷＬＤ０においては、サブワード線選択信号線ＡＡＦＸＴ０と基準電位線Ｖｋｋ（０〜−０．５Ｖ）との間にてｐＭＯＳトランジスタＱ００とｎＭＯＳトランジスタＱ１０とが直列に電気的に接続されるとともに、ｐＭＯＳトランジスタＱ００と基準電位線Ｖｋｋとの間にｎＭＯＳトランジスタＱ１０とｎＭＯＳトランジスタＱ２０とが並列に電気的に接続されている。ｐＭＯＳトランジスタＱ００及びｎＭＯＳトランジスタＱ１０の各ゲート電極には、メインワードドライバＭＷＤからのアドレス信号線ＭＷＬＢ０（ロウアドレス信号線）と電気的に接続されている。ｎＭＯＳトランジスタＱ２０のゲート電極には、サブワード線非選択信号線ＡＲＦＸＢ０と電気的に接続されている。ｐＭＯＳトランジスタＱ００のソース端子、及び、ｎＭＯＳトランジスタＱ１０のドレイン端子、並びに、ｎＭＯＳトランジスタＱ２０のドレイン端子には、サブワード線ＳＷＬ０が電気的に接続されている。その他のサブワード線ドライバＳＷＬＤ１〜７についても同様である。
【００２７】
なお、アドレス信号線ＭＷＬＢ０は、サブワード線ドライバＳＷＬＤ０〜３で共通に電気的に接続されている。アドレス信号線ＭＷＬＢ１も、同様に、サブワード線ドライバＳＷＬＤ４〜７で共通に電気的に接続されている。また、サブワード線選択信号線ＡＡＦＸＴ０及びサブワード線非選択信号線ＡＲＦＸＢ０は、サブワード線ドライバＳＷＬＤ０及びサブワード線ドライバＳＷＬＤ４で共通に電気的に接続されている。サブワード線選択信号線ＡＡＦＸＴ１及びサブワード線非選択信号線ＡＲＦＸＢ１も、同様に、サブワード線ドライバＳＷＬＤ１及びサブワード線ドライバＳＷＬＤ５で共通に電気的に接続されている。サブワード線選択信号線ＡＡＦＸＴ２及びサブワード線非選択信号線ＡＲＦＸＢ２も、同様に、サブワード線ドライバＳＷＬＤ２及びサブワード線ドライバＳＷＬＤ６で共通に電気的に接続されている。サブワード線選択信号線ＡＡＦＸＴ３及びサブワード線非選択信号線ＡＲＦＸＢ３も、同様に、サブワード線ドライバＳＷＬＤ３及びサブワード線ドライバＳＷＬＤ７で共通に電気的に接続されている。なお、サブワード線ドライバＳＷＬＤ０〜７の構成については、後述する。
【００２８】
なお、サブワード線選択信号線ＡＡＦＸＴ０は、同じ列にあるサブワード線ＳＷＬ０、ＳＷＬ４を選択する（ハイアクティブにする）ためのカラムアドレス信号を出力する信号線である。サブワード線選択信号線ＡＡＦＸＴ１は、同じ列にあるサブワード線ＳＷＬ１、ＳＷＬ５を選択する（ハイアクティブにする）ためのカラムアドレス信号を出力する信号線である。サブワード線選択信号線ＡＡＦＸＴ２は、同じ列にあるサブワード線ＳＷＬ２、ＳＷＬ６を選択する（ハイアクティブにする）ためのカラムアドレス信号を出力する信号線である。サブワード線選択信号線ＡＡＦＸＴ３は、同じ列にあるサブワード線ＳＷＬ３、ＳＷＬ７を選択する（ハイアクティブにする）ためのカラムアドレス信号を出力する信号線である。
【００２９】
また、サブワード線非選択信号線ＡＲＦＸＢ０は、同じ列にあるサブワード線ＳＷＬ０、ＳＷＬ４を非選択にする（ローアクティブにする）ための信号を出力する信号線である。サブワード線非選択信号線ＡＲＦＸＢ１は、同じ列にあるサブワード線ＳＷＬ１、ＳＷＬ５を非選択にする（ローアクティブにする）ための信号を出力する信号線である。サブワード線非選択信号線ＡＲＦＸＢ２は、同じ列にあるサブワード線ＳＷＬ２、ＳＷＬ６を非選択にする（ローアクティブにする）ための信号を出力する信号線である。サブワード線非選択信号線ＡＲＦＸＢ０は、同じ列にあるサブワード線ＳＷＬ３、ＳＷＬ７を非選択にする（ローアクティブにする）ための信号を出力する信号線である。サブワード線非選択信号線ＡＲＦＸＢ３、同じ列にあるサブワード線ＳＷＬ３、ＳＷＬ７を非選択にする（ローアクティブにする）ための信号を出力する信号線である。
【００３０】
また、基準電位線Ｖｋｋは、サブワード線ＳＷＬ０〜７を低レベルとするための電源電位を供給する電源線である。
【００３１】
また、アドレス信号線ＭＷＬＢ０は、同じ行にあるサブワード線ＳＷＬ０〜３を選択するためのロウアドレス信号を出力する信号線である。アドレス信号線ＭＷＬＢ１は、同じ行にあるサブワード線ＳＷＬ４〜７を選択するためのロウアドレス信号を出力する信号線である。
【００３２】
次に、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成について、図面を用いて説明する。図４は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバのレイアウトの一例を模式的に示した図である。図５は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバと配線との結線の一例を示した図４に対応する図である。図６は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおける配線のレイアウトの一例を模式的に示した図５に対応する図である。図７は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＡ−Ａ´間の断面図である。図８は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＢ−Ｂ´間及びＣ−Ｃ´間の断面図である。図９は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＤ−Ｄ´間及びＥ−Ｅ´間の断面図である。図１０は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した図４及び図５のＦ−Ｆ´間及びＧ−Ｇ´間の断面図である。
【００３３】
図３のサブワード線ドライバＳＷＬＤ０〜７を有する領域では、半導体基板１０１（例えば、ｐ型単結晶シリコン基板）上にｎウェル１０２とｐウェル１０３とが互いに隣接して形成されている（図４〜図６、図１０のＧ−Ｇ´間断面図を参照）。ｎウェル１０２上には、図３のサブワード線ドライバＳＷＬＤ０〜７のｐＭＯＳトランジスタＱ００〜０７が形成される（図６参照）。ｐウェル１０３上には、図３のサブワード線ドライバＳＷＬＤ０〜７のｎＭＯＳトランジスタＱ１０〜１７及びｎＭＯＳトランジスタＱ２０〜２７が形成される（図６参照）。ｎＭＯＳトランジスタＱ１０〜１７のユニットは、ｐＭＯＳトランジスタＱ００〜０７のユニットとｎＭＯＳトランジスタＱ２０〜２７のユニットとの間の領域に配されている。
【００３４】
ｐＭＯＳトランジスタＱ００〜０７のユニットでは、Ｙ方向にｐＭＯＳトランジスタＱ００、Ｑ０１、Ｑ０２、Ｑ０３がこの順に並んで配されており、Ｙ方向にｐＭＯＳトランジスタＱ０４、Ｑ０５、Ｑ０６、Ｑ０７がこの順に並んで配されており、Ｘ方向にｐＭＯＳトランジスタＱ００、Ｑ０１、Ｑ０２、Ｑ０３のユニットとｐＭＯＳトランジスタＱ０４、Ｑ０５、Ｑ０６、Ｑ０７のユニットとが並んで配されている（図６参照）。
【００３５】
ｎＭＯＳトランジスタＱ１０〜１７のユニットでは、Ｘ方向にｎＭＯＳトランジスタＱ１３、Ｑ１０、Ｑ１７、Ｑ１４がこの順に並んで配されており、Ｘ方向にｎＭＯＳトランジスタＱ１２、Ｑ１１、Ｑ１６、Ｑ１５がこの順に並んで配されており、Ｙ方向にｎＭＯＳトランジスタＱ１３、Ｑ１０、Ｑ１７、Ｑ１４のユニットとｎＭＯＳトランジスタＱ１２、Ｑ１１、Ｑ１６、Ｑ１５とが並んで配されている（図６参照）。
【００３６】
ｎＭＯＳトランジスタＱ２０〜２７のユニットでは、Ｙ方向に、ｎＭＯＳトランジスタＱ２２、Ｑ２０、Ｑ２６、Ｑ２４のユニットと、ｎＭＯＳトランジスタＱ２３、Ｑ２１、Ｑ２７、Ｑ２５のユニットと、が並んで配されている（図６参照）。ｎＭＯＳトランジスタＱ２２、Ｑ２０、Ｑ２６、Ｑ２４のユニットでは、Ｙ方向にｎＭＯＳトランジスタＱ２２、Ｑ２０がこの順に並んで配されており、Ｙ方向にｎＭＯＳトランジスタＱ２６、Ｑ２４がこの順に並んで配されており、Ｘ方向にｎＭＯＳトランジスタＱ２２、Ｑ２０のユニットとＱ２６、Ｑ２４のユニットとが並んで配されている。ｎＭＯＳトランジスタＱ２３、Ｑ２１、Ｑ２７、Ｑ２５のユニットでは、Ｙ方向にｎＭＯＳトランジスタＱ２３、Ｑ２１がこの順に並んで配されており、Ｙ方向にｎＭＯＳトランジスタＱ２７、Ｑ２５がこの順に並んで配されており、Ｘ方向にｎＭＯＳトランジスタＱ２３、Ｑ２１のユニットとＱ２７、Ｑ２５とが並んで配されている。
【００３７】
ｎウェル１０２には、Ｙ方向に、ｐＭＯＳトランジスタＱ００、Ｑ０４の共通の活性領域１０４ａと、ｐＭＯＳトランジスタＱ０１、Ｑ０５の共通の活性領域１０４ａと、ｐＭＯＳトランジスタＱ０２、Ｑ０６の共通の活性領域１０４ａと、ｐＭＯＳトランジスタＱ００、Ｑ０４の共通の活性領域１０４ａと、がこの順に並んで配されている（図４〜図６参照）。各活性領域１０４ａは、Ｘ方向に帯状に延在している。各活性領域１０４ａのそれぞれのＹ方向の両側には、素子分離領域１０５が配されている。各活性領域１０４ａは素子分離領域１０５に囲まれている。なお、活性領域１０４ａは、ｐＭＯＳトランジスタＱ００〜０７のソース電極及びドレイン電極並びにチャネルとなる領域である。
【００３８】
ｐウェル１０３には、Ｙ方向に、ｎＭＯＳトランジスタＱ１０〜１７の共通の活性領域１０４ｂと、ｎＭＯＳトランジスタＱ２２、Ｑ２０、Ｑ２６、Ｑ２４の共通の活性領域１０４ｃと、ｎＭＯＳトランジスタＱ２３、Ｑ２１、Ｑ２７、Ｑ２５の共通の活性領域１０４ｃと、がこの順に並んで配されている（図４〜図６参照）。活性領域１０４ｂは、Ｘ方向に延在したライン部１０４ｂ１と、ライン部１０４ｂ１からＹ方向の両側に突出した複数の枝部１０４ｂ２と、を有する形状となっている。各活性領域１０４ｃは、Ｘ方向に延在したライン部１０４ｃ１と、ライン部１０４ｃ１からＹ方向の両側に突出した複数の枝部１０４ｃ２と、を有する形状となっている。枝部１０４ｂ２は、１つ枝部１０４ｃ２のＸ方向の幅の範囲に２つ配される。活性領域１０４ｂ及び各活性領域１０４ｃのそれぞれのＹ方向の両側には、素子分離領域１０５が配されている。活性領域１０４ｂ及び各活性領域１０４ｃは、それぞれは素子分離領域１０５に囲まれている。なお、活性領域１０４ｂは、ｎＭＯＳトランジスタＱ１０〜１７のソース電極及びドレイン電極並びにチャネルとなる領域である。また、活性領域１０４ｃは、ｎＭＯＳトランジスタＱ２０〜Ｑ２７のソース電極及びドレイン電極並びにチャネルとなる領域である。
【００３９】
素子分離領域１０５は、ｎウェル１０２及びｐウェル１０３に形成された溝（半導体基板１０１に達しない溝）に絶縁体（例えば、シリコン酸化膜）が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造となっている（図８〜図１０参照）。素子分離領域１０５は、基板の上面から見て、ｎウェル１０２においては活性領域１０４間にてＸ方向に延在するライン状に形成されており、ｐウェル１０３においてＸ方向に延在するライン部からＹ方向の両側に突出した複数の枝部を有する形状に形成されている（図４参照）。素子分離領域１０５は、活性領域１０４ａと活性領域１０４ｂとの間の中間領域にも連続的に配置される。
【００４０】
素子分離領域１０５を含むｎウェル１０２及びｐウェル１０３上の所定の位置には、素子分離領域１０５を含むｎウェル１０２及びｐウェル１０３に形成されたゲート溝１０６（素子分離領域１０５よりも浅い溝）にゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１０８ａ、１０８ｂ、１０８ｃ（例えば、窒化チタン）が形成されており、ゲート溝１０６内にはゲート電極１０８ａ（１０８ａ１、１０８ａ２、１０８ａ３）、１０８ｂ、１０８ｃの上面を覆うキャップ絶縁膜１０９（例えば、シリコン窒化膜）が形成されている（図４、図５、図７〜図１０参照）。ゲート電極１０８ａ、１０８ｂ、１０８ｃと素子分離領域１０５とが重なっている領域では、ゲート電極１０８ａ（１０８ａ１、１０８ａ２、１０８ａ３）、１０８ｂ、１０８ｃの下に素子分離領域１０５が配される（図８のＢ−Ｂ´間、図９のＥ−Ｅ´間、図１０のＧ−Ｇ´間参照）。ゲート電極１０８ａ、１０８ｂ、１０８ｃの材料は、メモリセル（図２のＭＣ）における選択素子（引用文献１トレンチ構造のＭＯＳトランジスタ）のゲート電極の材料と同一の材料とすることができる。
【００４１】
ゲート電極１０８ａは、ｎウェル１０２の領域において、活性領域１０４ａ上にて環状（リング状、ループ状、ドーナツ状、及び額縁状を含む）に形成された環状部１０８ａ１を有し、素子分離領域１０５上にてＹ方向に隣り合う環状部１０８ａ１と連続して接続されており、Ｘ方向に隣り合う環状部１０８ａ１とは離間している（図４、図５参照）。環状部１０８ａ１は、活性領域１０４ａと立体交差している。ゲート電極１０８ａは、ｐウェル１０３の領域において、環状部１０８ａ１からＹ方向に延在したライン部１０８ａ２を有し、ライン部１０８ａ２のＸ方向の両側から２本ずつ（合計４本）突出した枝部１０８ａ３を有する。ライン部１０８ａ２は、活性領域１０４ｂの所定の枝部１０４ｂ２間の領域に配され、活性領域１０４ｂのライン部１０４ｂ１と立体交差している。枝部１０８ａ３は、対応する活性領域１０４ｂの枝部１０４ｂ２と立体交差している。ライン部１０８ａ２及び枝部１０８ａ３の下には、ライン部１０８ａ２及び枝部１０８ａ３と活性領域１０４ｂとが重なる領域を除いて、素子分離領域１０５が配されている。
【００４２】
ゲート電極１０８ｂは、ｐウェル１０３の領域において、活性領域１０４ｃのライン部１０４ｃ１に沿ってＸ方向に延在しており、ライン部１０４ｃ１から活性領域１０４ｂ側に突出した各枝部１０４ｃ２と立体交差している（図４、図５参照）。
【００４３】
ゲート電極１０８ｃは、ｐウェル１０３の領域において、活性領域１０４ｃのライン部１０４ｃ１に沿ってＸ方向に延在しており、ライン部１０４ｃ１から活性領域１０４ｂ側に対する反対側に突出した各枝部１０４ｃ２と立体交差している（図４、図５参照）。
【００４４】
活性領域１０４ａにおけるゲート電極１０８ａ（１０８ａ１）と立体交差している部分を除く領域のｎウェル１０２上には、ｐ型の拡散領域１１６（例えば、ホウ素Ｂが拡散した層）が形成されている（図４、図５、図７、図８参照）。活性領域１０４ｂ、１０４ｃにおけるゲート電極１０８ａ（１０８ａ２、１０８ａ３）、１０８ｂ、１０８ｃと立体交差している部分を除く領域のｐウェル１０３上には、ｎ型の拡散領域１１５（例えば、リンＰが拡散した層）が形成されている（図４、図５、図９参照）。なお、拡散領域１１５及び拡散領域１１６の下部には、ＬＤＤ（Lightly Doped Drain）領域（図示せず）を有していてもよい。
【００４５】
ゲート絶縁膜１０７、キャップ絶縁膜１０９、拡散領域１１５、拡散領域１１６、及び、素子分離領域１０５を含む基板上には、層間絶縁膜１１０（例えば、シリコン酸化膜）が形成されている（図７〜図１０参照）。層間絶縁膜１１０には、拡散領域１１５、拡散領域１１６に通ずるコンタクトプラグ１２１ａ、１２１ｂ（例えば、ＤＯＰＯＳ、ドープドポリシリコン）が形成されている。コンタクトプラグ１２１ａは、対応するサブワード線ＳＷＬ０〜７に係る配線層１２２に電気的に接続されるコンタクトプラグである。コンタクトプラグ１２１ｂは、配線層１２２（サブワード線ＳＷＬ０〜７に係る配線層１２２を除く）及びコンタクトプラグ１２３を介して、対応する配線層１２４と電気的に接続されるコンタクトプラグである。
【００４６】
コンタクトプラグ１２１ａ、１２１ｂを含む層間絶縁膜１１０上には、対応するコンタクトプラグ１２１ａ、１２１ｂと電気的に接続される配線層１２２（例えば、窒化タングステン／タングステンの積層膜）が形成されている（図７〜図１０参照）。配線層１２２は、コンタクトプラグ１２１ａと電気的に接続されるサブワード線ＳＷＬ０〜７に係る配線層１２２と、コンタクトプラグ１２１ｂ及びコンタクトプラグ１２３と電気的に接続される配線層１２２と、を有する。
【００４７】
配線層１２２を含む層間絶縁膜１１０上には、層間絶縁膜１１１が（例えば、シリコン酸化膜）が形成されている（図７〜図１０参照）。層間絶縁膜１１１には、配線層１２２（コンタクトプラグ１２１ｂと電気的に接続されたものに限る）に通ずるコンタクトプラグ１２３（例えば、ＤＯＰＯＳ、ドープドポリシリコン）が形成されている。
【００４８】
コンタクトプラグ１２３を含む層間絶縁膜１１１上には、サブワード線選択信号線ＡＡＦＸＴ０〜３、基準電位線Ｖｋｋのいずれか１つと電気的に接続される配線層１２４（例えば、窒化タングステン／タングステンの積層膜）が形成されている（図５〜図１０参照）。
【００４９】
サブワード線選択信号線ＡＡＦＸＴ０は、対応する配線層１２４、コンタクトプラグ１２３、配線層１２２、コンタクトプラグ１２１ｂを介して、ｐＭＯＳトランジスタＱ００、Ｑ０４の共通の拡散領域１１６と電気的に接続される。サブワード線選択信号線ＡＡＦＸＴ１は、対応する配線層１２４、コンタクトプラグ１２３、配線層１２２、コンタクトプラグ１２１ｂを介して、ｐＭＯＳトランジスタＱ０１、Ｑ０５の共通の拡散領域１１６と電気的に接続される。サブワード線選択信号線ＡＡＦＸＴ２は、対応する配線層１２４、コンタクトプラグ１２３、配線層１２２、コンタクトプラグ１２１ｂを介して、ｐＭＯＳトランジスタＱ０２、Ｑ０６の共通の拡散領域１１６と電気的に接続される。サブワード線選択信号線ＡＡＦＸＴ３は、対応する配線層１２４、コンタクトプラグ１２３、配線層１２２、コンタクトプラグ１２１ｂを介して、ｐＭＯＳトランジスタＱ０３、Ｑ０７の共通の拡散領域１１６と電気的に接続される。基準電位線Ｖｋｋは、対応する配線層１２４、コンタクトプラグ１２３、配線層１２２、コンタクトプラグ１２１ｂを介して、所定のｎＭＯＳトランジスタの共通の拡散領域１１５（Ｑ１０〜１７の共通の拡散領域１１５、Ｑ２２とＱ２０とＱ２６とＱ２４の共通の拡散領域１１５、Ｑ２３とＱ２１とＱ２７とＱ２５の共通の拡散領域１１５）と電気的に接続される。
【００５０】
アドレス信号線ＭＷＬＢ０は、対応するゲート電極１０８ａ（１０８ａ１、１０８ａ２、１０８ａ３）と電気的に接続される。アドレス信号線ＭＷＬＢ１は、対応するゲート電極１０８ａ（１０８ａ１、１０８ａ２、１０８ａ３；アドレス信号線ＭＷＬＢ０に電気的に接続されるゲート電極１０８ａを除く）と電気的に接続される。サブワード線非選択信号線ＡＲＦＸＢ０は、対応するゲート電極１０８ｂと電気的に接続される。サブワード線非選択信号線ＡＲＦＸＢ１は、対応するゲート電極１０８ｃと電気的に接続される。サブワード線非選択信号線ＡＲＦＸＢ２は、対応するゲート電極１０８ｂ（サブワード線非選択信号線ＡＲＦＸＢ０と電気的に接続されるゲート電極１０８ｂを除く）と電気的に接続される。サブワード線非選択信号線ＡＲＦＸＢ３は、対応するゲート電極１０８ｃ（サブワード線非選択信号線ＡＲＦＸＢ１と電気的に接続されるゲート電極１０８ｂを除く）と電気的に接続される。
【００５１】
次に、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの製造方法について図面を用いて説明する。図１１及び図１２は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した図４及び図５のＡ−Ａ´間に相当する工程断面図である。ここでは、半導体装置における周辺回路のサブワード線ドライバにおける図４及び図５のＡ−Ａ´間に相当する部分の製造工程を例に説明する。
【００５２】
まず、半導体基板１０１上に素子分離領域（図４の１０５）を形成し、その後、半導体基板１０１の所望の領域に不純物（例えば、リン）を注入してｎウェル１０２を形成し、その後、ｎウェル１０２上の所定の位置にハードマスク１１７（例えば、酸化シリコン膜）を形成し、その後、ハードマスク１１７をマスク材として素子分離領域（図４の１０５）を含むｎウェル１０２上にゲート溝１０６を形成し、その後、ゲート溝１０６の内壁面にゲート絶縁膜１０７（例えば、シリコン酸化膜）を形成し、その後、ゲート溝１０６の下部であってゲート絶縁膜１０７上に環状部１０８ａ１（図４のゲート電極１０８ａの一部）を形成し、その後、ゲート溝１０６の上部であって環状部１０８ａ１上を覆うキャップ絶縁膜１０９を形成する（ステップＡ１；図１１（Ａ）参照）。なお、キャップ絶縁膜１０９を形成する際、キャップ絶縁膜１０９の上面はｎウェル１０２の上面に対して概略平坦面となるように加工することが望ましい。
【００５３】
次に、ハードマスク（図１１（Ａ）の１１７）を除去し、その後、ｎウェル１０２に不純物（例えば、ボロン）を注入し、その後、素子分離領域（図４の１０５）及びキャップ絶縁膜１０９に対して自己整合で拡散領域１１６を形成する（ステップＡ２；図１１（Ｂ）参照）。なお、拡散領域１１６を形成する前に、ＬＤＤ構造とするためのエクステンション領域、ポケット領域を形成してもよい。
【００５４】
次に、キャップ絶縁膜１０９を含むｎウェル１０２上に層間絶縁膜１１０を形成する（ステップＡ３；図１１（Ｃ）参照）。
【００５５】
次に、リソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜１１０に、ｎウェル１０２に通ずる穴１１０ａ、１１０ｂを形成する（ステップＡ４；図１２（Ｄ）参照）。
【００５６】
次に、スパッタリング技術、ＣＶＤ（Chemical Vapor Deposition；化学的気相成長法）、及びＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）を用いて、穴１１０ａ、１１０ｂにコンタクトプラグ１２１ａ、１２１ｂを埋め込む（ステップＡ５；図１２（Ｅ）参照）。
【００５７】
その後、コンタクトプラグ１２１ａ、１２１ｂを含む層間絶縁膜１１０上に配線層１２２を形成し、その後、配線層１２２を含む層間絶縁膜１１０上に層間絶縁膜１１１を形成し、その後、層間絶縁膜１１１に、コンタクトプラグ１２１ｂに接続された配線層１２２に通ずる穴を形成し、その後、当該穴にコンタクトプラグ１２３を埋め込み、その後、コンタクトプラグ１２３を含む層間絶縁膜１１１上に配線層１２４を形成する（ステップＡ６；図７参照）。
【００５８】
なお、図７に現れていない部分についても、拡散領域やウェルの導電型の違い以外は、ステップＡ１〜Ａ６と同様な工程とすることができる。
【００５９】
実施形態１によれば、信頼性を確保しながらのトランジスタＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７のピッチ縮小が可能であり、トランジスタＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７の性能・特性の両立が可能であり、リーク電流の低減により低待機電流化が可能である。すなわち、サブワードドライバＳＷＤにおけるｐＭＯＳトランジスタＱ００〜０７のＧＩＤＬ低減による低消費電力設計が可能になり、トランジスタの信頼性を確保することができる。また、トランジスタＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７をトレンチ構造にすることで、実効ゲート長Ｌｅｆｆの確保が容易になり、ホットキャリア注入ＨＣＩに対する信頼性向上に寄与する。そして、実効ゲート長Ｌｅｆｆを長くすることで、接合電界が緩和でき、ＧＩＤＬを低減することができる。そして、接合電界を緩和した分、電圧Ｖｐｐの高電圧化が可能となり、セル特性を向上させることができる。また、トランジスタＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７をトレンチ構造にすることで、拡散領域１１６とコンタクトプラグ１２１ａ、１２１ｂとのコンタクト部での異常リークの発生頻度を低減させることができ、電流歩留まりを向上させることができる。
【００６０】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１３は、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した断面図である。なお、図１３は、図４及び図５のＡ−Ａ´間の断面に相当する。
【００６１】
実施形態２は、実施形態１の変形例であり、コンタクトプラグ１２１ａ、１２１ｂがゲート溝１０６上にも配され、コンタクトプラグ１２１ａ、１２１ｂがキャップ絶縁膜１０９と接触するようにしたものである。その他の構成は、実施形態１と同様である。なお、図１３に現れていない領域のコンタクトプラグ１２１ａ、１２１ｂについても、図１３のコンタクトプラグ１２１ａ、１２１ｂと同様である。
【００６２】
次に、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの製造方法について図面を用いて説明する。図１４及び図１５は、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した工程断面図である。
【００６３】
まず、半導体基板１０１上に素子分離領域（図４の１０５に相当）を形成し、その後、半導体基板１０１の所望の領域に不純物（例えば、リン）を注入してｎウェル１０２を形成し、その後、ｎウェル１０２上の所定の位置にハードマスク１１７（例えば、酸化シリコン膜）を形成し、その後、ハードマスク１１７をマスク材として素子分離領域（図４の１０５に相当）を含むｎウェル１０２上にゲート溝１０６を形成し、その後、ゲート溝１０６の内壁面にゲート絶縁膜１０７（例えば、シリコン酸化膜）を形成し、その後、ゲート溝１０６の下部であってゲート絶縁膜１０７上に環状部１０８ａ１（図４のゲート電極１０８ａの一部に相当）を形成し、その後、ゲート溝１０６の上部であって環状部１０８ａ１上を覆うキャップ絶縁膜１０９を形成する（ステップＢ１；図１４（Ａ）参照）。なお、キャップ絶縁膜１０９を形成する際、キャップ絶縁膜１０９の上面はｎウェル１０２の上面に対して概略平坦面となるように加工することが望ましい。
【００６４】
次に、ハードマスク（図１４（Ａ）の１１７）を除去し、その後、ｎウェル１０２に不純物（例えば、ボロン）を注入し、その後、素子分離領域（図４の１０５）及びキャップ絶縁膜１０９に対して自己整合で拡散領域１１６を形成する（ステップＢ２；図１４（Ｂ）参照）。なお、拡散領域１１６を形成する前に、ＬＤＤ構造とするためのエクステンション領域、ポケット領域を形成してもよい。
【００６５】
次に、キャップ絶縁膜１０９を含むｎウェル１０２上に層間絶縁膜１１０を形成する（ステップＢ３；図１４（Ｃ）参照）。
【００６６】
次に、リソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜１１０に、ｎウェル１０２に通ずる穴１１０ａ´、１１０ｂ´（図１２（Ｄ）の１１０ａ、１１０ｂよりも開口が大きい穴）を形成する（ステップＢ４；図１５（Ｄ）参照）。ここで、フォトレジスト（図示せず）の開口を大きくしてエッチングすることで、図１２（Ｄ）の１１０ａ、１１０ｂより大きい穴１１０ａ´、１１０ｂ´を形成することができる。なお、ステップＢ４は穴１１０ａ´、１１０ｂ´を形成する際、層間絶縁膜１１０を選択的にエッチングされるが、オーバーエッチングよりキャップ絶縁膜１０９及びゲート絶縁膜１０７のそれぞれの一部がエッチングされる場合があるが、コンタクトプラグ１２１ａ、１２１ｂと環状部１０８ａ１（図４のゲート電極１０８ａの一部に相当）との絶縁性に悪影響が生じない範囲であれば構わない。
【００６７】
次に、スパッタリング技術、ＣＶＤ（Chemical Vapor Deposition；化学的気相成長法）、及びＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）を用いて、穴１１０ａ´、１１０ｂ´にコンタクトプラグ１２１ａ、１２１ｂを埋め込む（ステップＢ５；図１５（Ｅ）参照）。
【００６８】
その後、コンタクトプラグ１２１ａ、１２１ｂを含む層間絶縁膜１１０上に配線層１２２を形成し、その後、配線層１２２を含む層間絶縁膜１１０上に層間絶縁膜１１１を形成し、その後、層間絶縁膜１１１に、コンタクトプラグ１２１ｂに接続された配線層１２２に通ずる穴を形成し、その後、当該穴にコンタクトプラグ１２３を埋め込み、その後、コンタクトプラグ１２３を含む層間絶縁膜１１１上に配線層１２４を形成する（ステップＢ６；図１３参照）。
【００６９】
なお、図１３に現れていない部分についても、拡散領域やウェルの導電型の違い以外は、ステップＢ１〜Ｂ６と同様な工程とすることができる。
【００７０】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、トランジスタ（図３、図６のＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７に相当）のピッチ縮小できる。
【００７１】
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１６は、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの構成の一例を模式的に示した断面図である。なお、図１６は、図４及び図５のＡ−Ａ´間の断面に相当する。
【００７２】
実施形態３は、実施形態１の変形例であり、層間絶縁膜（図７の１１０）の一部の代わりにキャップ絶縁膜１０９を拡散領域１１６の上面よりも高く突出するように形成し、キャップ絶縁膜１０９の開口部（図１７（Ｂ）の１０９ａ）に埋め込まれた層間絶縁膜（図１７（Ｃ）の１１０）において拡散領域１１６に通ずる穴１１０ａ、１１０ｂを形成し、１１０ａ、１１０ｂにコンタクトプラグ１２１ａ、１２１ｂを埋め込んだものである。コンタクトプラグ１２１ａ、１２１ｂは、キャップ絶縁膜１０９に自己整合で形成される。その他の構成は、実施形態１と同様である。
【００７３】
次に、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの製造方法について図面を用いて説明する。図１７及び図１８は、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバの製造方法の一例を模式的に示した工程断面図である。
【００７４】
まず、半導体基板１０１上に素子分離領域（図４の１０５に相当）を形成し、その後、半導体基板１０１の所望の領域に不純物（例えば、リン）を注入してｎウェル１０２を形成し、その後、ｎウェル１０２上の所定の位置にハードマスク１１７（例えば、酸化シリコン膜）を形成し、その後、ハードマスク１１７をマスク材として素子分離領域（図４の１０５に相当）を含むｎウェル１０２上にゲート溝１０６を形成し、その後、ゲート溝１０６の内壁面にゲート絶縁膜１０７（例えば、シリコン酸化膜）を形成し、その後、ゲート溝１０６の下部であってゲート絶縁膜１０７上に環状部１０８ａ１（図４のゲート電極１０８ａの一部に相当）を形成し、その後、ハードマスク１１７の開口部１１７ａを含むゲート溝１０６の上部であって環状部１０８ａ１上を覆うキャップ絶縁膜１０９を形成する（ステップＣ１；図１７（Ａ）参照）。なお、キャップ絶縁膜１０９を形成する際、キャップ絶縁膜１０９の上面はハードマスク１１７の上面に対して概略平坦面となる、すなわちｎウェル１０２の上面よりも上方に突き出た形状に加工する。
【００７５】
次に、ハードマスク（図１７（Ａ）の１１７）を除去し、その後、キャップ絶縁膜１０９間の開口部１０９ａ、１０９ｂから露出するｎウェル１０２に不純物（例えば、ボロン）を注入し、その後、素子分離領域（図４の１０５）及びキャップ絶縁膜１０９に対して自己整合で拡散領域１１６を形成する（ステップＣ２；図１７（Ｂ）参照）。なお、拡散領域１１６を形成する前に、ＬＤＤ構造とするためのエクステンション領域、ポケット領域を形成してもよい。
【００７６】
次に、ｎウェル１０２を含むキャップ絶縁膜１０９上に層間絶縁膜１１０を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によりキャップ絶縁膜１０９が表れるまで層間絶縁膜１１０の表面を平坦化する（ステップＣ３；図１７（Ｃ）参照）。
【００７７】
次に、リソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜１１０に、ｎウェル１０２に通ずる穴１１０ａ、１１０ｂ（キャップ絶縁膜１０９の開口部１０９ａの一部）を形成する（ステップＣ４；図１８（Ｄ）参照）。ここで、ステップＣ４では、例えば、複数個配置された円環部１０８ａ１（各々が図４のゲート電極１０８ａの一部に相当）とのそれぞれと交差するようなライン形状の開口をフォトレジスト（図示せず）に設け、その後、フォトレジストをマスクとして層間絶縁膜１１０を選択的にドライエッチングし、その後、フォトレジストを除去する。このとき、キャップ絶縁膜１０９に対するエッチングレートが層間絶縁膜１１０に対するエッチングレートよりも小さいドライエッチング条件とすることでｎウェル１０２の上面に突き出た形状のキャップ絶縁膜１０９が残存し、ゲート溝１０６に対して自己整合で穴１１０ａ、１１０ｂが形成される。
【００７８】
次に、スパッタリング技術、ＣＶＤ（Chemical Vapor Deposition；化学的気相成長法）、及びＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）を用いて、穴１１０ａ、１１０ｂにコンタクトプラグ１２１ａ、１２１ｂを埋め込む（ステップＣ５；図１８（Ｅ）参照）。
【００７９】
その後、コンタクトプラグ１２１ａ、１２１ｂ及び層間絶縁膜（図示されていない領域の層間絶縁膜１１０）を含むキャップ絶縁膜１０９上に配線層１２２を形成し、その後、配線層１２２及び層間絶縁膜（図示されていない領域の層間絶縁膜１１０）を含むキャップ絶縁膜１０９上に層間絶縁膜１１１を形成し、その後、層間絶縁膜１１１に、コンタクトプラグ１２１ｂに接続された配線層１２２に通ずる穴を形成し、その後、当該穴にコンタクトプラグ１２３を埋め込み、その後、コンタクトプラグ１２３を含む層間絶縁膜１１１上に配線層１２４を形成する（ステップＣ６；図１６参照）。
【００８０】
なお、図１６に現れていない部分についても、拡散領域やウェルの導電型の違い以外は、ステップＣ１〜Ｃ６と同様な工程とすることができる。
【００８１】
実施形態３によれば、実施形態１と同様な効果を奏するとともに、トランジスタ（図３、図６のＱ００〜０７、Ｑ１０〜１７、Ｑ２０〜２７に相当）のソース／ドレインとなる拡散領域１１６上のコンタクトプラグ１２１ａ、１２１ｂを、埋め込み型のゲート電極（環状部１０８ａ）上に形成されたキャップ絶縁膜１０９に自己整合で形成できるため、信頼性やリーク電流を悪化させることなく、トランジスタピッチを大幅に縮小することができる。
【００８２】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００８３】
（付記）
本発明の第１の視点においては、半導体装置において、第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるとともに、前記分離領域よりも浅いゲート溝と、前記第１領域に配置されるとともに、前記ゲート溝の下部に埋設される第１ゲート電極を有し、かつ、前記第１ゲート電極が前記第１活性領域と立体交差する第１トランジスタと、前記第２領域に配置されるとともに、前記ゲート溝の下部に埋設される第２ゲート電極を有し、前記第２ゲート電極が前記第２活性領域と立体交差し、かつ、前記第２ゲート電極が前記第１ゲート電極と連続的に接続された第２トランジスタと、前記ゲート溝の上部に埋設されるとともに、前記第１ゲート電極及び前記第２ゲート電極の上面を覆うキャップ絶縁膜と、を備え、前記分離領域は、前記第１ゲート電極及び前記第２ゲート電極と重なる領域において前記第１ゲート電極及び前記第２ゲート電極の下にも配置され、前記第１トランジスタと前記第２のトランジスタとは直列に接続されて論理回路の一部をなすことを特徴とする。
【００８４】
本発明の前記半導体装置において、前記分離領域は、前記第１活性領域と前記第２活性領域との間の中間領域にも連続的に配置されるともに、前記中間領域と前記第１ゲート電極及び前記第２ゲート電極とが重なる領域において前記第１ゲート電極及び前記第２ゲート電極の下にも連続的に配置されることが好ましい。
【００８５】
本発明の前記半導体装置において、複数のメモリセルと、前記複数のメモリセルと電気的に接続されるとともに、前記論理回路と電気的に接続される複数のサブワード線と、を備え、前記論理回路は、前記サブワード線を介して前記複数のメモリセルを駆動することが好ましい。
【００８６】
本発明の前記半導体装置において、前記第１トランジスタは、前記第１活性領域においてチャネルの両側に第１１拡散領域及び第１２拡散領域を含み、前記第２トランジスタは、前記第２活性領域においてチャネルの両側に第２１拡散領域及び第２２拡散領域を含むことが好ましい。
【００８７】
本発明の前記半導体装置において、前記複数のサブワード線のうち同じ行にあるサブワード線を選択するためのロウアドレス信号を出力するとともに、前記第１ゲート電極及び前記第２ゲート電極のそれぞれと電気的に接続されるアドレス信号線を備えることが好ましい。
【００８８】
本発明の前記半導体装置において、前記第２領域に配置されるとともに、前記分離領域で囲まれ、かつ、前記第２活性領域と分離した第３活性領域と、前記第３活性領域及び前記分離領域を含む前記第２領域に配置されるとともに、前記分離領域よりも浅く、かつ、前記ゲート溝と分離した他のゲート溝と、前記第２領域に配置されるとともに、前記他のゲート溝の下部に埋設される第３ゲート電極を有し、かつ、前記第３ゲート電極が前記第３活性領域と立体交差する第３トランジスタと、をさらに備え、前記論理回路は、前記第２トランジスタと前記第３トランジスタとが並列に接続されていることが好ましい。
【００８９】
本発明の前記半導体装置において、前記第３トランジスタは、前記第３活性領域においてチャネルの両側に第３１拡散領域及び第３２拡散領域を含むことが好ましい。
【００９０】
本発明の前記半導体装置において、前記複数のサブワード線のうち同じ列にあるサブワード線を非選択にするための信号を出力するとともに、前記第３ゲート電極と電気的に接続されるサブワード線非選択信号線を備えることが好ましい。
【００９１】
本発明の前記半導体装置において、前記複数のサブワード線のうち同じ列にあるサブワード線を選択するためのカラムアドレス信号を出力するとともに、前記第１１拡散領域と電気的に接続されるサブワード線選択信号線と、前記複数のサブワード線を低レベルとするための基準電位を供給するとともに、前記第２１拡散領域及び前記第３１拡散領域のそれぞれと電気的に接続される基準電位線と、を備え、前記第１２拡散領域、前記第２２拡散領域、及び、前記第３２拡散領域の全ては、前記複数のサブワード線のうち対応するサブワード線に電気的に接続されることが好ましい。
【００９２】
本発明の第２の視点においては、半導体装置において、第１導電型の第１領域、及び、前記第１導電型とは異なる第２導電型の第２領域のそれぞれを含む半導体基板と、前記第１領域及び前記第２領域のそれぞれに配置された分離領域と、前記第１領域に配置されるとともに、前記分離領域で囲まれた第１活性領域と、前記第２領域に配置されるとともに、前記分離領域で囲まれた第２活性領域と、前記第１活性領域及び前記第２活性領域並びに前記分離領域を含む前記第１領域及び前記第２領域に連続して配置されるゲート溝と、前記ゲート溝の下部に埋設されるとともに、前記第１活性領域及び前記第２活性領域のそれぞれと立体交差するゲート電極と、前記ゲート溝の上部に埋設されるとともに、前記ゲート電極の上面を覆うキャップ絶縁膜と、を備えることを特徴とする。
【００９３】
本発明の前記半導体装置において、前記ゲート電極は、前記第１活性領域上にて環状に形成された環状部を有することが好ましい。
【００９４】
本発明の前記半導体装置において、前記前記環状部の一部は、前記分離領域上に配置されていることが好ましい。
【００９５】
本発明の前記半導体装置において、前記第１活性領域は、一方向に帯状に形成された複数の第１活性領域であり、前記ゲート電極は、各前記第１活性領域上にて環状に形成された環状部を有するとともに、前記分離領域上にて前記一方向とは異なる他方向に隣り合う前記環状部と連続して接続していることが好ましい。
【００９６】
本発明の前記半導体装置において、前記第１活性領域は、前記環状部の外側の領域に第１１拡散領域を有し、かつ、前記環状部の内側の領域に第１２拡散領域を有することが好ましい。
【００９７】
本発明の前記半導体装置において、前記第１１拡散領域と電気的に接続された第１コンタクトプラグと、前記第１２拡散領域と電気的に接続された第２コンタクトプラグと、を備えることが好ましい。
【００９８】
本発明の前記半導体装置において、前記第１コンタクトプラグ及び前記第２コンタクトプラグの一方又は両方は、前記ゲート溝上にも配されるとともに、前記キャップ絶縁膜と接触することが好ましい。
【００９９】
本発明の前記半導体装置において、前記キャップ絶縁膜は、前記第１１拡散領域及び前記第１２拡散領域の上面よりも高い位置まで有し、前記キャップ絶縁膜の開口部に埋め込まれた層間絶縁膜を有し、前記層間絶縁膜は、前記第１１拡散領域に通ずる第１穴を有するとともに、前記第１２拡散領域に通ずる第２穴を有し、前記第１コンタクトプラグは、前記第１穴に埋設され、前記第２コンタクトプラグは、前記第２穴に埋設されていることが好ましい。
【０１００】
本発明の前記半導体装置において、前記第２活性領域は、前記ゲート溝に沿ったチャネルの両側に第２１拡散領域及び第２２拡散領域を有し、前記第２１拡散領域と電気的に接続された第３コンタクトプラグと、前記第２２拡散領域と電気的に接続された第４コンタクトプラグと、を備えることが好ましい。
【０１０１】
本発明の前記半導体装置において、前記第３コンタクトプラグ及び前記第４コンタクトプラグの一方又は両方は、前記ゲート溝上にも配されるとともに、前記キャップ絶縁膜と接触することが好ましい。
【０１０２】
本発明の前記半導体装置において、前記キャップ絶縁膜は、前記第２１拡散領域及び前記第２２拡散領域の上面よりも高い位置まで有し、前記キャップ絶縁膜の開口部に埋め込まれた層間絶縁膜を有し、前記層間絶縁膜は、前記第２１拡散領域に通ずる第３穴を有するとともに、前記第２２拡散領域に通ずる第４穴を有し、前記第３コンタクトプラグは、前記第３穴に埋設され、前記第４コンタクトプラグは、前記第４穴に埋設されていることが好ましい。
【０１０３】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１０４】
１０１  半導体基板
１０２  ｎウェル（第１領域）
１０３  ｐウェル（第２領域）
１０４ａ  活性領域（第１活性領域）
１０４ｂ  活性領域（第２活性領域）
１０４ｂ１  ライン部
１０４ｂ２  枝部
１０４ｃ  活性領域（第３活性領域）
１０４ｃ１  ライン部
１０４ｃ２  枝部
１０５  素子分離領域（分離領域）
１０６  ゲート溝
１０７  ゲート絶縁膜
１０８ａ  ゲート電極（第１ゲート電極、第２ゲート電極）
１０８ａ１  環状部
１０８ａ２  ライン部
１０８ａ３  枝部
１０８ｂ、１０８ｃ  ゲート電極
１０９  キャップ絶縁膜
１０９ａ  開口部
１１０  層間絶縁膜
１１０ａ、１１０ａ´  穴（第２穴）
１１０ｂ、１１０ｂ´  穴（第１穴）
１１１  層間絶縁膜
１１５  拡散領域（第２１拡散領域、第２２拡散領域、第３１拡散領域、第３２拡散領域）
１１６  拡散領域（第１１拡散領域、第１２拡散領域）
１１７  ハードマスク
１１７ａ  開口部
１２１ａ  コンタクトプラグ（第２コンタクトプラグ、第４コンタクトプラグ）
１２１ｂ  コンタクトプラグ（第１コンタクトプラグ、第３コンタクトプラグ）
１２２  配線層
１２３  コンタクトプラグ
１２４  配線層
ＡＡ  活性領域
ＡＡＦＸＴ０〜３  サブワード線選択信号線
ＡＲＦＸＢ０〜３  サブワード線浮防止信号線
ＢＬ  ビット線
ＢＬＣ  ビット線コンタクト
ＣＣ  キャパシタコンタクト
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＭＷＤ  メインワードドライバ
ＭＷＬＢ０〜１  アドレス信号線
Ｑ００〜０７  ｐＭＯＳトランジスタ（第１トランジスタ）
Ｑ１０〜１７  ｎＭＯＳトランジスタ（第２トランジスタ）
Ｑ２０〜２７  ｎＭＯＳトランジスタ（第３トランジスタ）
ＳＡ  センスアンプ
ＳＡＡ  センスアンプアレイ
ＳＷＤ  サブワードドライバ
ＳＷＬ、ＳＷＬ０〜７  サブワード線
ＳＷＬＤ、ＳＷＬＤ０〜７  サブワード線ドライバ
Ｖｋｋ  基準電位線
Ｘｄｅｃ  ロウデコーダ
Ｙｄｅｃ  カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015043361.tif 000015
【図１４】
2015043361.tif 000016
【図１５】
2015043361.tif 000017
【図１６】
2015043361.tif 000018
【図１７】
2015043361.tif 000019
【図１８】
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