(57)【要約】【課題】サージ電流の吸収能力を向上させることができると共に、集積度を向上させることができる半導体集積回路を提供する。【解決手段】半導体集積回路１０は電源端子３２と電源端子３４との間に保護回路４０を備えている。保護回路４０はバイポーラトランジスタ４２を主体として構成されている。バイポーラトランジスタ４２の一方の主電極領域は電源端子３２に接続され、他方の主電極領域は電源端子３４に接続されている。制御電極領域は、半導体基板１２の比抵抗値が高い部分を抵抗体１２Ｒとして介在させて電源端子３４に接続されている。【選択図】図１
2015222761.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた回路部に接続され、第１電源又は信号が印加される第１外部端子と、
前記回路部に接続され、前記第１電源と異なる第２電源が印加される第２外部端子と、
前記第１外部端子に一方の主電極領域が接続されると共に、前記第２外部端子に他方の主電極領域が接続され、制御電極領域が前記半導体基板の前記制御電極領域よりも比抵抗値が高い部分を介して前記第２外部端子に接続されるバイポーラトランジスタを含む保護回路と、
を備えた半導体集積回路。
【請求項２】
前記半導体基板は、第１導電型により構成され、前記一方の主電極領域は、第１導電型とは反対の第２導電型の第１半導体領域により構成され、前記他方の主電極領域は、第２導電型の第２半導体領域により構成され、前記制御電極領域は、第１導電型の第３半導体領域により構成されている請求項１に記載の半導体集積回路。
【請求項３】
前記制御電極領域は、前記半導体基板の主面部に設けられ、前記他方の主電極領域は、前記制御電極領域の主面部に設けられ、前記一方の主電極領域は、前記制御電極領域の周囲に沿って前記半導体基板の主面部に設けられている請求項２に記載の半導体集積回路。
【請求項４】
前記制御電極領域と離間されて、前記半導体基板の主面部に前記第２外部端子に接続された第１導電型の第４半導体領域が設けられている請求項２又は請求項３に記載の半導体集積回路。
【請求項５】
前記第４半導体領域は、前記バイポーラトランジスタの周囲に沿って設けられている請求項４に記載の半導体集積回路。
【請求項６】
前記制御電極領域と前記第４半導体領域との間の前記半導体基板の主面部に第２導電型の第５半導体領域が設けられている請求項４又は請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ電流に対する保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
下記特許文献１には、静電破壊保護装置が開示されている。静電破壊保護装置は、電源端子と信号入出力端子との間に電気的に並列に接続された横型ｎｐｎバイポーラトランジスタを備えている。バイポーラトランジスタのコレクタ領域が電源端子に接続され、エミッタ領域が信号入出力端子に接続されている。ベース領域は半導体基板に形成されたｐ型ウエル領域により構成され、ｐ型ウエル領域はグランド電源に接続されている。
【０００３】
上記静電破壊保護装置では、電源端子にサージ電流が入力されると、コレクタ領域とベース領域とのｐｎ接合部においてブレークダウンが生じ、ベース領域にインパクトイオンが発生する。このため、ベース電位が上昇してバイポーラトランジスタが動作するので、サージ電流はグランド電源に吸収される。
【０００４】
ところで、ベース領域がｐ型ウエル領域により形成されているので、ベース領域のグランド電源までのベース抵抗が低い設定とされている。つまり、サージ電流によりベース電位が上昇しても直ぐにグランド電位へ降下し、バイポーラトランジスタの動作が停止してしまう。このため、サージ電流が十分に吸収されずに、内部回路へサージ電流が流れる可能性が懸念される。ベース抵抗の増加には、ｐ型ウエル領域の不純物密度を低く設定するか、ベース領域からグランド電源までの距離を増加する手法が知られている。
【０００５】
しかしながら、内部回路のトランジスタは集積化の傾向にあり、ｐｎ接合部での空乏層の伸びを抑制する必要があるので、ｐ型ウエル領域の不純物密度を低く設定するには限界がある。一方、距離の増加は単純に集積化の妨げになる。このため、サージ電流の吸収能力を向上しつつ、集積度を向上するには、改善の余地があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３３５４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、サージ電流の吸収能力を向上させることができると共に、集積度を向上させることができる半導体集積回路を得ることが目的である。
【課題を解決するための手段】
【０００８】
請求項１に記載された発明に係る半導体集積回路は、半導体基板に設けられた回路部に接続され、第１電源又は信号が印加される第１外部端子と、回路部に接続され、第１電源と異なる第２電源が印加される第２外部端子と、第１外部端子に一方の主電極領域が接続されると共に、第２外部端子に他方の主電極領域が接続され、制御電極領域が半導体基板の制御電極領域よりも比抵抗値が高い部分を介して第２外部端子に接続されるバイポーラトランジスタを含む保護回路と、を備えている。
【０００９】
請求項１に係る半導体集積回路では、半導体基板に回路部が設けられ、回路部には第１外部端子及び第２外部端子が接続される。第１外部端子には第１電源又は信号が印加され、第２外部端子には第２電源が印加される。そして、半導体集積回路はバイポーラトランジスタを含む保護回路を備え、バイポーラトランジスタの一方の主電極領域が第１外部端子に接続されると共に、他方の主電極領域が第２外部端子に接続される。
【００１０】
ここで、バイポーラトランジスタの制御電極領域が、半導体基板の制御電極領域よりも比抵抗値が高い部分を介して第２外部端子に接続される。例えば第１外部端子にサージ電流が入力されると、一方の主電極領域から制御電極領域へサージ電流が流れ、制御電極領域にインパクトイオンが発生する。このため、制御電極領域の電位が変動してバイポーラトランジスタが動作し、サージ電流が一方の主電極領域から制御電極領域、他方の主電極領域、第２外部端子を介して第２電源に吸収される。そして、制御電極領域が半導体基板の比抵抗値が高い部分を介して第２外部端子に接続されているので、制御電極領域の電位変動が継続されてバイポーラトランジスタの動作が継続される。加えて、制御電極領域と第２外部端子との間が半導体基板の比抵抗値が高い部分とされているので、保護回路の占有面積を縮小することができる。
【００１１】
請求項２に記載された発明に係る半導体集積回路では、請求項１に係る半導体集積回路において、半導体基板は、第１導電型により構成され、一方の主電極領域は、第１導電型とは反対の第２導電型の第１半導体領域により構成され、他方の主電極領域は、第２導電型の第２半導体領域により構成され、制御電極領域は、第１導電型の第３半導体領域により構成されている。
【００１２】
請求項２に係る半導体集積回路によれば、保護回路が半導体基板と同一導電型の制御電極領域を有するバイポーラトランジスタにより構成されているので、制御電極領域へ電流を供給する供給経路として半導体基板を使用することができる。
【００１３】
請求項３に記載された発明に係る半導体集積回路では、請求項２に係る半導体集積回路において、制御電極領域は、半導体基板の主面部に設けられ、他方の主電極領域は、制御電極領域の主面部に設けられ、一方の主電極領域は、制御電極領域の周囲に沿って半導体基板の主面部に設けられている。
【００１４】
請求項３に係る半導体集積回路によれば、他方の主電極領域の周囲に沿って制御電極領域が設けられると共に、制御電極領域の周囲に沿って一方の主電極領域が設けられている。このため、バイポーラトランジスタの各領域同士の接合面積を増加することができるので、サージ電流の吸収能力を更に向上させることができる。
【００１５】
請求項４に記載された発明に係る半導体集積回路では、請求項２又は請求項３に係る半導体集積回路において、制御電極領域と離間されて、半導体基板の主面部に第２外部端子に接続された第１導電型の第４半導体領域が設けられている。
【００１６】
請求項４に係る半導体集積回路によれば、制御電極領域と第２外部端子に接続された第４半導体領域とが離間されているので、制御電極領域と第４半導体領域との間に半導体基板の比抵抗値が高い部分を抵抗体として介在させることができる。
【００１７】
請求項５に記載された発明に係る半導体集積回路では、請求項４に係る半導体集積回路において、第４半導体領域は、バイポーラトランジスタの周囲に沿って設けられている。
【００１８】
請求項５に係る半導体集積回路によれば、バイポーラトランジスタの周囲に沿って第２外部端子に接続される第４半導体領域が設けられ、第４半導体領域がガードリング領域として構成される。このため、バイポーラトランジスタの周囲の電位が安定になるので、バイポーラトランジスタの動作を安定化させることができる。
【００１９】
請求項６に記載された発明に係る半導体集積回路では、請求項４又は請求項５に係る半導体集積回路において、制御電極領域と第４半導体領域との間の半導体基板の主面部に第２導電型の第５半導体領域が設けられている。
【００２０】
請求項６に係る半導体集積回路によれば、制御電極領域と第４半導体領域との間に反対導電型の第５半導体領域が設けられているので、半導体基板において第５半導体領域を迂回して制御電極領域と第４半導体領域との電流の供給経路が形成される。このため、供給経路を長くすることができるので、抵抗体の抵抗値をより一層高めることができる。
【発明の効果】
【００２１】
本発明に係る半導体集積回路は、サージ電流の吸収能力を向上させることができると共に、集積度を向上させることができるという優れた効果を有する。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施の形態に係る半導体集積回路の要部回路図である。
【図２】図１に示される半導体集積回路に搭載された保護回路の断面構造図である。
【図３】図２に示される保護回路の平面図である。
【図４】第１実施の形態の第１変形例に係る半導体集積回路に搭載された保護回路の断面構造図である。
【図５】第１実施の形態の第２変形例に係る半導体集積回路に搭載された保護回路の断面構造図である。
【図６】本発明の第２実施の形態に係る半導体集積回路の要部回路図である。
【図７】本発明の第３実施の形態に係る半導体集積回路の要部回路図である。
【発明を実施するための形態】
【００２３】
［第１実施の形態］
以下、図１〜図５を用いて、本発明の第１実施の形態に係る保護回路を備えた半導体集積回路を説明する。
【００２４】
（半導体集積回路及び保護回路の回路構成）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板（半導体チップ）１２の主面中央部に回路部１４を備えている。回路部１４の周囲であって、半導体基板１２の縁部に沿って、信号端子３０、第１外部端子としての電源端子３２及び第２外部端子としての電源端子３４が配置されている。ここでは、主要な外部端子のみ示されているが、半導体基板１２には上記以外に多数の外部端子が配置されている。
【００２５】
信号端子３０は、入力信号端子として使用され、回路部１４の初段回路２０に接続されている。回路構成が限定されるものではないが、本実施の形態では、初段回路２０がＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の相補型回路により構成されている。詳しく説明すると、初段回路２０は、ｐチャネル型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）２２とｎチャネル型ＩＧＦＥＴ２４とにより構成されている。ＩＧＦＥＴ２２及びＩＧＦＥＴ２４の双方のゲート電極は信号端子３０に接続されている。信号端子３０には半導体集積回路１０の外部から信号（Ｓ）が入力され、入力された信号に応じて初段回路２０の動作が制御される。なお、ＩＧＦＥＴ２２及びＩＧＦＥＴ２４の双方のドレイン領域は次段回路に接続されている。
【００２６】
電源端子３２は回路部１４に接続されている。例えば、電源端子３２は初段回路２０のＩＧＦＥＴ２２のソース領域に接続されている。電源端子３２には外部から回路動作に必要とされる電源Ｖｃｃが印加され、電源端子３２から回路部１４へ電源Ｖｃｃが供給される。本実施の形態に係る半導体集積回路１０は自動車等の車両に搭載され、車両に積載されたバッテリィからの電源（例えば、直流１２Ｖ又は直流２４Ｖ）が図示を省略した電源回路等を経て半導体集積回路１０へ供給される。
【００２７】
電源端子３４は電源端子３２と同様に回路部１４に接続されている。例えば、電源端子３４は初段回路２０のＩＧＦＥＴ２４のソース領域に接続されている。電源端子３４には外部から回路動作に必要とされるグランド電源Ｖｓｓが印加され（一般的には接地され）、電源端子３４から回路部１４へグランド電源Ｖｓｓが供給される。
【００２８】
本実施の形態に係る半導体集積回路１０では、電源端子３２及び電源端子３４と回路部１４との間において、電源端子３２と電源端子３４との間に保護回路４０が設けられている。詳しく説明すると、本実施の形態では、保護回路４０が横型ｎｐｎバイポーラトランジスタ４２を主体として構成されている。バイポーラトランジスタ４２の一方の主電極領域としてのコレクタ領域（又はコレクタ電極）は電源端子３２に電気的に接続されている。他方の主電極領域としてのエミッタ領域（又はエミッタ電極）は電源端子３４に電気的に接続されている。表現を代えれば、電源端子３２から回路部１４へ延在された配線（電源配線）３２Ｌと電源端子３４から回路部１４へ延在された配線（基準電源配線）３４Ｌとの間に、バイポーラトランジスタ４２が電気的に並列に接続されている。バイポーラトランジスタ４２の制御電極領域としてのベース領域（又はベース電極）は、半導体基板１２の比抵抗値が高い部分により形成された抵抗体（基板抵抗体）１２Ｒを介して電源端子３４に電気的に接続されている。
【００２９】
（半導体集積回路及び保護回路の装置構成）
図２及び図３に示されるように、半導体集積回路１０の半導体基板１２は、ここでは第１導電型としてのｐ型シリコン（Ｓｉ）基板により構成されている。半導体基板１２の不純物密度は例えば１０15 atoms/cm3 に設定され、比抵抗値は例えば８Ω・cm〜１２Ω・cmに設定されている。
【００３０】
保護回路４０のバイポーラトランジスタ４２は、第１半導体領域としての第２導電型のｎ型半導体領域５４と、第２半導体領域としてのｎ型半導体領域５６と、第３半導体領域としてのｐ型半導体領域５０とを備えている。ｎ型半導体領域５４はコレクタ領域として構成され、ｎ型半導体領域５６はエミッタ領域として構成されている。また、ｐ型半導体領域５０はベース領域として構成されている。
【００３１】
コレクタ領域としてのｎ型半導体領域５４は半導体基板１２の主面部（素子が形成される表面部分）にｐ型半導体領域（ベース領域）５０の周囲を取囲んで設けられている。図３に示されるように、ｎ型半導体領域５４の平面形状はここでは円環状とされている。ｎ型半導体領域５４の側面とｐ型半導体領域５０の側面とはｐｎ接合により電気的に分離されている。ｎ型半導体領域５４はｎ型ウエル領域として形成され、このｎ型ウエル領域の不純物密度は半導体基板１２の不純物密度よりも高く設定されている。ｎ型半導体領域５４の不純物密度は例えば１０16 atoms/cm3 〜１０17 atoms/cm3 に設定され、比抵抗値は例えば０．０７Ω・cm〜０．５Ω・cmに設定されている。
【００３２】
図２及び図３に示されるように、ｎ型半導体領域５４の主面部には、ｎ型半導体領域５４に対して、深さが浅く、同一導電型で、かつ不純物密度が高いｎ型半導体領域６０が円環状に設けられている。ｎ型半導体領域６０は配線３２Ｌとのコンタクト抵抗を減少させる構成とされている。ｎ型半導体領域６０には、図示省略の層間絶縁膜上に設けられた配線３２Ｌが、層間絶縁膜に形成された図示省略の接続孔を通して電気的に接続されている。この配線３２Ｌは電源端子３２に接続されている。接続箇所（接続孔の配置箇所）は符号３２Ｃを付して図３に示されている。本実施の形態において、電源端子３２及び配線３２Ｌは例えばアルミニウム合金膜又はそれを主体とした複合膜により形成されている。
【００３３】
ベース領域としてのｐ型半導体領域５０は半導体基板１２の主面部にｎ型半導体領域５４に周囲を取囲まれて設けられている。図３に示されるように、ｐ型半導体領域５０の平面形状は円環状とされている。ｐ型半導体領域５０は、ｎ型半導体領域５４の接合深さと同等の深さを有するｐ型ウエル領域として形成され、このｐ型ウエル領域の不純物密度は半導体基板１２の不純物密度よりも高く設定されている。つまり、半導体基板１２の比抵抗値はｐ型ウエル領域の比抵抗値よりも高い設定とされている。ｐ型半導体領域５０の不純物密度はｎ型半導体領域５４の不純物密度と同程度の数値に設定され、ｐ型半導体領域５０の比抵抗値はｎ型半導体領域５４の比抵抗値と同程度の数値に設定されている。
【００３４】
エミッタ領域としてのｎ型半導体領域５６はｐ型半導体領域５０の主面中央部に設けられている。図３に示されるように、ｎ型半導体領域５６の平面形状は円形状とされ、ｐ型半導体領域５０、ｎ型半導体領域５４等の中心部分に設けられている。ｎ型半導体領域５６の接合深さは、ｐ型半導体領域５０の深さよりも浅く、かつｎ型半導体領域６０の深さと同等に設定されている。製造方法を省略するが、ｎ型半導体領域５６及びｎ型半導体領域６０は同一製造工程により形成されている。ｎ型半導体領域５６とｐ型半導体領域５０とはｐｎ接合により電気的に分離されている。ｎ型半導体領域５６の不純物密度は、ｎ型半導体領域５４（ｎ型ウエル領域）の不純物密度よりも高く、例えば１０19 atoms/cm3 〜１０20 atoms/cm3 に設定されている。
【００３５】
ｎ型半導体領域５６には、図示省略の層間絶縁膜上に設けられた配線３４Ｌが、層間絶縁膜に形成された図示省略の接続孔を通して電気的に接続されている。この配線３４Ｌは電源端子３４に接続されている。接続箇所は符号３４Ｃを付して図３に示されている。本実施の形態において、電源端子３４及び配線３４Ｌは、電源端子３２及び配線３２Ｌと同一導電層により形成され、かつ同一導電性材料により形成されている。
【００３６】
一方、ｎ型半導体領域５４の周囲、つまりバイポーラトランジスタ４２の周囲を取囲んで半導体基板１２の主面部に第４半導体領域としてのｐ型半導体領域５２が設けられている。ｐ型半導体領域５２は、ｐ型半導体領域５０の深さと同等の深さを有し、かつｐ型半導体領域５０の不純物密度と同等の不純物密度を有するｐ型ウエル領域として構成されている。ｐ型半導体領域５２の主面部には、ｐ型半導体領域５２に対して、深さが浅く、同一導電型で、かつ不純物密度が高いｐ型半導体領域５８が円環状に設けられている。ｐ型半導体領域５８は、ｎ型半導体領域６０と同様に、配線３４Ｌとのコンタクト抵抗を減少させる構成とされている。ｐ型半導体領域５８は配線３４Ｌを介して電源端子３４に接続されている。接続箇所は符号３４Ｃを付して図３に示されている。
【００３７】
ここで、電源端子３４に印加されるグランド電源Ｖｓｓはｐ型半導体領域５８及びｐ型半導体領域５２（ｐ型ウエル領域）を介して半導体基板１２へ供給されるので、半導体基板１２はグランド電位（Ｖｓｓ）に維持される。一方、グランド電源Ｖｓｓは、電源端子３４から配線３４Ｌ、ｐ型半導体領域５８、ｐ型半導体領域５２及び半導体基板１２をベース電流の供給経路として、バイポーラトランジスタ４２のベース領域としてのｐ型半導体領域５０へ供給される。本実施の形態に係る半導体集積回路１０では、供給経路となる半導体基板１２の不純物密度が最も低く、かつ比抵抗値が最も高くなる。このため、半導体基板１２により形成された最も高い比抵抗値の部分が抵抗体１２Ｒとされ、抵抗体１２Ｒが供給経路に電気的に直列に挿入されている。
【００３８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０は、図１〜図３に示されるように、保護回路４０を備えている。保護回路４０のバイポーラトランジスタ４２のベース領域（ｐ型半導体領域５０）が、半導体基板１２のベース領域よりも比抵抗値が高い部分により形成された抵抗体１２Ｒを介して電源端子３４に接続される。例えば電源端子３２にサージ電流が入力されると、バイポーラトランジスタ４２のコレクタ領域（ｎ型半導体領域５４）とベース領域とのｐｎ接合部におけるブレークダウンにより、コレクタ領域からベース領域へサージ電流が流れ、ベース領域にインパクトイオンが発生する。このため、ベース領域の電位が上昇変動してバイポーラトランジスタ４２が動作し（ＯＮ動作し）、サージ電流がコレクタ領域からエミッタ領域（ｎ型半導体領域５６）、配線３４Ｌ及び電源端子３４を介してグランド電源Ｖｓｓに吸収される。そして、ベース領域が半導体基板１２の比抵抗値が高い部分により形成された抵抗体１２Ｒを介して電源端子３４に接続されているので、インパクトイオンが抵抗体１２Ｒ、ｐ型半導体領域５２、ｐ型半導体領域５８、配線３４Ｌ及び電源端子３４を介してグランド電源Ｖｓｓに吸収され難い。つまり、ベース領域の電位変動が継続されてバイポーラトランジスタ４２の動作が継続される。加えて、ベース領域と電源端子３４との間、詳しく説明すると、ベース領域としてのｐ型半導体領域５０と配線３４Ｌに接続されるｐ型半導体領域５２との間が半導体基板１２の比抵抗値が高い部分とされているので、ｐ型半導体領域５０とｐ型半導体領域５２との距離が縮小される。このため、保護回路４０の占有面積を縮小させることができる。
【００３９】
従って、本実施の形態に係る半導体集積回路１０によれば、バイポーラトランジスタ４２の動作が継続されるので、保護回路４０におけるサージ電流の吸収能力を向上させることができる。加えて、保護回路４０の占有面積が縮小されるので、半導体集積回路１０の集積度を向上させることができる。
【００４０】
また、本実施の形態に係る半導体集積回路１０では、保護回路４０が半導体基板１２と同一導電型のベース領域（ｐ型半導体領域５０）を有するバイポーラトランジスタ４２により構成されている。このため、ベース領域へ電流を供給する供給経路として半導体基板１２を使用することができる。
【００４１】
更に、本実施の形態に係る半導体集積回路１０では、エミッタ領域（ｎ型半導体領域５６）の周囲に沿ってベース領域（ｐ型半導体領域５０）が設けられ、ベース領域の周囲に沿ってコレクタ領域（ｎ型半導体領域５４）が設けられている。このため、エミッタ領域−ベース領域のｐｎ接合、ベース領域−コレクタ領域のｐｎ接合の各領域同士のｐｎ接合面積を増加することができる。ｐｎ接合面積の増加に比例して、サージ電流量が増加可能とされる。従って、サージ電流の吸収能力をより一層向上させることができるので、保護回路４０の耐圧を向上させることができる。
【００４２】
特に、本実施の形態に係る半導体集積回路１０では、エミッタ領域を中心として、その周囲に沿って円環状のベース領域及びコレクタ領域が設けられる。このため、サージ電流の局部的な集中が抑制され、コレクタ領域からエミッタ領域へスムーズにサージ電流を流すことができるので、保護回路４０の耐圧をより一層向上させることができる。
【００４３】
また、本実施の形態に係る半導体集積回路１０では、バイポーラトランジスタ４２のベース領域であるｐ型半導体領域５０と電源端子３４に接続されたｐ型半導体領域５２（又はｐ型半導体領域５８）とが離間されている。このため、ｐ型半導体領域５０とｐ型半導体領域５２との間に半導体基板１２の比抵抗値が高い部分を抵抗体１２Ｒとして介在させることができる。つまり、ベース電流の供給経路に必ず抵抗体１２Ｒを介在させることができる。
【００４４】
更に、本実施の形態に係る半導体集積回路１０では、コレクタ領域としてのｎ型半導体領域５４の周囲、つまりバイポーラトランジスタ４２の周囲に沿って電源端子３４に接続されたｐ型半導体領域５２（又はｐ型半導体領域５８）が設けられている。ｐ型半導体領域５２はガードリング領域として構成される。このため、バイポーラトランジスタ４２の周囲の電位が安定になるので、サージ電流に対するバイポーラトランジスタ４２の動作を安定化させることができる。
【００４５】
また、本実施の形態に係る半導体集積回路１０では、ベース領域としてのｐ型半導体領域５０と電源端子３４に接続されたｐ型半導体領域５２との間に反対導電型のｎ型半導体領域５４（ｎ型ウエル領域）が設けられている。このため、半導体基板１２においてｎ型半導体領域５４の下側を迂回してｐ型半導体領域５０とｐ型半導体領域５２との間のベース電流の供給経路が形成されるので、供給経路を長くすることができ、抵抗体１２Ｒの抵抗値をより一層高めることができる。
【００４６】
特に、本実施の形態に係る半導体集積回路１０では、ｎ型半導体領域５４がバイポーラトランジスタ４２のコレクタ領域とされているので、ｎ型半導体領域５４を別に形成する必要が無くなる。このため、保護回路４０の集積度を更に向上させることができる。
【００４７】
（第１変形例）
次に、図４を用いて、第１実施の形態の第１変形例に係る半導体集積回路１０を説明する。なお、第１変形例、後述する第２変形例、第２実施の形態並びに第３実施の形態において、第１実施の形態に係る半導体集積回路１０の構成と同等の機能を有する構成には同一符号を付し、同一符号が付された構成の説明は重複するので省略する。
【００４８】
第１変形例に係る半導体集積回路１０では、図４に示されるように、保護回路４０のバイポーラトランジスタ４２のベース領域としてのｐ型半導体領域５０が、電源端子３４に接続されたｐ型半導体領域５２に対して離間されて設けられている。第１変形例のバイポーラトランジスタ４２は、ベース領域の一側部（図４中、右側）にコレクタ領域としてのｎ型半導体領域５４を備え、ベース領域の主面部にエミッタ領域としてのｎ型半導体領域５６を備えている。ｐ型半導体領域５２は、ベース領域の一側部とは反対側の他側部（図４中、左側）に配置されている。前述の第１実施の形態におけるバイポーラトランジスタ４２の円環状のベース領域及びコレクタ領域とは異なり、平面視を省略するが、第１変形例におけるバイポーラトランジスタ４２では、コレクタ領域、ベース領域及びエミッタ領域が直線的に配置されている。
【００４９】
ｐ型半導体領域５０とｐ型半導体領域５２とが離間されているので、ｐ型半導体領域５０とｐ型半導体領域５２との間にはｐ型半導体基板１２が介在される。この半導体基板１２により、バイポーラトランジスタ４２のベース電流の供給経路における抵抗体１２Ｒが形成されている。
【００５０】
第１変形例に係る半導体集積回路１０では、バイポーラトランジスタ４２のベース領域であるｐ型半導体領域５０と電源端子３４に接続されたｐ型半導体領域５０との間に半導体基板１２の比抵抗値が高い部分を抵抗体１２Ｒとして介在させることができる。このため、保護回路４０におけるサージ電流の吸収能力を向上させることができると共に、保護回路４０の占有面積が縮小されるので、集積度を向上させることができる。
【００５１】
（第２変形例）
第２変形例に係る半導体集積回路１０は第１変形例に係る半導体集積回路１０の変形例である。半導体集積回路１０では、図５に示されるように、保護回路４０のバイポーラトランジスタ４２のベース領域としてのｐ型半導体領域５０と、電源端子３４に接続されたｐ型半導体領域５２との間にｎ型半導体領域５４Ｎが設けられている。第１実施の形態におけるバイポーラトランジスタ４２のコレクタ領域としてのｎ型半導体領域５４とは異なり、ｎ型半導体領域５４Ｎは、第５半導体領域として、ｐ型半導体領域５０とｐ型半導体領域５２との間をｐｎ接合分離するために設けられている。ｎ型半導体領域５４Ｎの主面部にはｎ型半導体領域６０Ｎが設けられており、ｎ型半導体領域５４Ｎはｎ型半導体領域６０Ｎを介して所定の電位Ｖｃに接続されている。ここで、所定の電位Ｖｃとしては、例えば、フローティング電位、電源Ｖｃｃからの電位、グランド電源Ｖｓｓからの電位等が使用可能である。
【００５２】
第２変形例に係る半導体集積回路１０では、ｐ型半導体領域５０とｐ型半導体領域５２との間に反対導電型のｎ型半導体領域５４Ｎ（ｎ型ウエル領域）が設けられている。このため、半導体基板１２においてｎ型半導体領域５４Ｎの下側を迂回してｐ型半導体領域５０とｐ型半導体領域５２との間のベース電流の供給経路が形成されるので、供給経路を長くすることができ、抵抗体１２Ｒの抵抗値をより一層高めることができる。従って、第２変形例に係る半導体集積回路１０によれば、保護回路４０におけるサージ電流の吸収能力を向上させることができると共に、保護回路４０の占有面積が縮小されるので、集積度を向上させることができる。
【００５３】
［第２実施の形態］
図６を用いて、本発明の第２実施の形態に係る半導体集積回路を説明する。
【００５４】
（半導体集積回路及び保護回路の回路構成）
図６に示されるように、本実施の形態に係る半導体集積回路１０は保護回路４４を備えている。保護回路４４は、信号Ｓが印加される信号端子３０とグランド電源Ｖｓｓが印加される電源端子３４との間に設けられている。詳しく説明すると、保護回路４４は横型ｎｐｎバイポーラトランジスタ４２を主体として構成されている。バイポーラトランジスタ４２のコレクタ領域は信号端子３０に電気的に接続され、エミッタ領域は電源端子３４に電気的に接続されている。表現を代えれば、信号端子３０から回路部１４へ延在された配線（信号配線）３０Ｌと電源端子３４から回路部１４へ延在された配線３４Ｌとの間に、バイポーラトランジスタ４２が電気的に並列に接続されている。バイポーラトランジスタ４２のベース領域は、半導体基板１２により形成された抵抗体１２Ｒを介して電源端子３４に電気的に接続されている。
【００５５】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０によれば、第１実施の形態に係る半導体集積回路１０により得られる作用効果と同様に、信号端子３０に入力されるサージ電流の吸収能力を向上させることができると共に、集積度を向上させることができる。
［第３実施の形態］
図７を用いて、本発明の第３実施の形態に係る半導体集積回路を説明する。
【００５６】
（半導体集積回路及び保護回路の回路構成）
図７に示されるように、本実施の形態に係る半導体集積回路１０は保護回路４６を備えている。保護回路４６は、信号Ｓが印加される信号端子３０と電源Ｖｃｃが印加される電源端子３２との間に設けられている。詳しく説明すると、保護回路４６は横型ｐｎｐバイポーラトランジスタ４８を主体として構成されている。バイポーラトランジスタ４８のｐ型コレクタ領域は信号端子３０に電気的に接続されている。ｐ型エミッタ領域は電源端子３２に電気的に接続されている。表現を代えれば、信号端子３０から回路部１４へ延在された配線３０Ｌと電源端子３２から回路部１４へ延在された配線３２Ｌとの間に、バイポーラトランジスタ４８が電気的に並列に接続されている。バイポーラトランジスタ４８のｐ型ベース領域は、ｎ型半導体基板１２により形成された抵抗体１２Ｒを介して電源端子３２に電気的に接続されている。なお、本実施の形態では、各領域の導電型が前述の第１実施の形態並びに第２実施の形態の各領域の導電型に対して反対である。従って、本実施の形態では、第１導電型がｎ型であり、第２導電型がｐ型である。
【００５７】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０によれば、第２実施の形態に係る半導体集積回路１０により得られる作用効果と同様に、信号端子３０に入力されるサージ電流の吸収能力を向上させることができると共に、集積度を向上させることができる。
【００５８】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、前述の第２実施の形態又は第３実施の形態に係る半導体集積回路において、信号が出力される信号端子と電源との間に保護回路を設けてもよい。なお、上記実施の形態では、半導体基板にシリコン基板が使用されているが、本発明は、シリコン基板以外の化合物半導体基板を半導体基板として使用してもよい。
【００５９】
また、本発明は、バイポーラトランジスタに加えて、サージ電流をなまらせる抵抗体、サージ電流を吸収するダイオード等の少なくとも１つの素子を備えた保護回路としてもよい。例えば、抵抗体は、サージ電流が流れる配線に電気的に直列に挿入される。ダイオードは、サージ電流が流れる配線に電気的に並列に挿入される。
【００６０】
更に、本発明は、車両に搭載される半導体集積回路に限定されるものではなく、一般的なパーソナルコンピュータ、携帯端末、携帯電話機等に内蔵される半導体集積回路に適用してもよい。
【符号の説明】
【００６１】
１０  半導体集積回路
１２  半導体基板
１２Ｒ  抵抗体
１４  回路部
３０  信号端子（第１外部端子）
３２  電源端子（第１外部端子又は第２外部端子）
３４  電源端子（第２外部端子）
４０、４４、４６  保護回路
４２、４８  バイポーラトランジスタ
５０  ｐ型半導体領域（制御電極領域又は第３半導体領域）
５２  ｐ型半導体領域（第４半導体領域）
５４  ｎ型半導体領域（主電極領域又は第１半導体領域）
５４Ｎ  ｎ型半導体領域（第５半導体領域）
５６  ｎ型半導体領域（主電極領域又は第２半導体領域）
【図１】
2015222761.tif 000003
【図２】
2015222761.tif 000004
【図３】
2015222761.tif 000005
【図４】
2015222761.tif 000006
【図５】
2015222761.tif 000007
【図６】
2015222761.tif 000008
【図７】
2015222761.tif 000009