(57)【要約】【課題】１本のシリアルデータ信号を入力するのみでシリアル／パラレル変換を実現すること。【解決手段】シリアルデータ信号ＤＩＮに含まれるパルス信号の立ち上がりエッジを起点として時間Ｔｐｗ内に２個のパルスを受信したときは、該２個目のパルスの立ち下りエッジでラッチ信号ＮＬＴ１を生成させる。時間Ｔｐｗ内に２個のパルスをパルスを受信しないときは、時間Ｔｐｗ経過時のタイミングの立ち上がりエッジをもつシフトクロック信号ＮＳＣＬＫを生成させる。【選択図】図１
2015154135.tif 000002
【特許請求の範囲】
【請求項１】
１本の信号線から入力するシリアルデータ信号に基づいてシフトクロック信号とラッチ信号を生成し、前記シフトクロック信号により前記シリアルデータ信号をｍビット分（ｍは２以上の整数）だけシフトし、該ｍビット分のシフトの後に前記ラッチ信号によって前記ｍビットのパラレル信号を出力するシリアル／パラレル変換方法であって、
前記ラッチ信号は、前記シリアルデータ信号に含まれるパルス信号の前縁エッジを起点として一定時間内にｎ個（ｎは２以上の整数）のパルスを受信したときに、該ｎ個目の前記パルスの後縁エッジで生成し、
前記シフトクロック信号は、前記一定時間内に前記ｎ個のパルスを受信しないときに、前記一定時間経過時のタイミングの有効エッジをもつように生成する、
ことを特徴とするシリアル／パラレル変換方法。
【請求項２】
請求項１に記載のシリアル／パラレル変換方法において、
前記シリアルデータ信号は、前記前縁エッジから前記一定期間が経過したとき後縁エッジを生成するパルスを含む区間を第１のデータとし、前記前縁エッジから前記一定時間の経過内に１個の後縁エッジを生成するパルスを含む区間を前記第１のデータと論理が逆の第２のデータとし、前記前縁エッジから前記一定期間が経過する以前にｎ個の後縁エッジを生成するｎ個のパルスを含む区間を制御データとする信号であり、前記第１のデータと前記第２のデータによりｍビットのデータが構成されていることを特徴とするシリアル／パラレル変換方法。
【請求項３】
シリアルデータ信号が入力される入力端子と、
該入力端子から入力された前記シリアルデータ信号の前縁エッジをトリガとして一定パルス幅を持ったシフトクロック信号を出力するワンショットパルス発生回路と、
該ワンショットパルス発生回路から出力された前記シフトクロック信号の後縁エッジで前記シリアルデータ信号を順次シフトするｍビット（ｍは２以上の整数）のシフトレジスタ回路と、
前記ワンショットパルス発生回路から出力されたシフトクロック信号の前記一定パルス幅の期間中に前記シリアルデータ信号の後縁エッジの数を監視し、ｎ個（ｎは２以上）の後縁エッジが確認されたときにラッチ信号を出力するラッチ信号発生回路と、
前記シフトレジスタ回路から出力される前記ｍビットのパラレル信号を前記ラッチ信号よってラッチして出力するｍビットのラッチ回路と、
を備えたことを特徴とするシリアル／パラレル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル信号をパラレル信号に変換するシリアル／パラレル変換方法および装置に係り、特に１本の信号線にてデータの受信を行うシリアル／パラレル変換方法および装置に関する。
【背景技術】
【０００２】
従来より、マイクロコンピュータ等の汎用出力ポートを持つ半導体装置において、出力ポート数の不足を補うために、出力ポート数を拡張する１つの手段として、シリアル／パラレル変換装置が使用されている。
【０００３】
一般的な８ビットのシリアル／パラレル変換装置２００では、図４（ａ）に示すように、シリアルデータ信号ＤＩＮの入力端子１、シフトクロック信号ＳＣＬＫの入力端子２、および入力するシリアルデータ信号ＤＩＮを最終的にパラレルデータ出力信号に反映させるために使用するラッチ信号ＬＴの入力端子３の合計で３つの入力端子を有している。
【０００４】
１０は８個のＤＦＦ回路１１〜１８で構成されシフトクロック信号ＳＣＬＫによりシリアルデータ信号ＤＩＮをシフトするシフトレジスタ回路、２０は８ビット分のデータがシフトレジスタ回路１０にセットされたときその内容をラッチ信号ＬＴによりラッチする８個のラッチ２１〜２８で構成されたラッチ回路である。ラッチ回路２０からの出力パラレルデータは、８ビットの出力端子４に出力される。
【０００５】
このシリアル／パラレル変換装置２００では、図４（ｂ）に示すように、シフトクロック信号ＳＣＬＫの立ち上がりエッジでサンプリングしたシリアルデータ信号ＤＩＮがシフトレジスタ回路１０に取り込まれ、８ビット分が取り込まれた後に、ラッチ信号ＬＴによってラッチ回路２０にラッチされて、出力端子４に出力される。
【０００６】
ところが、このシリアル／パラレル変換装置２００を、出力ポートの拡張を図る汎用出力ポートを持つ半導体装置５０に接続しようとするときは、図６に示すように、半導体装置５０の３つの出力ポートＰ２〜Ｐ４を制御端子として割り当てなくてはならず、非効率である。
【０００７】
そこで、シリアル／パラレル変換装置に必要な制御端子の数を削減する方策が提案されている。図５（ａ）は入力端子を１個削除した別の例のシリアル／パラレル変換装置３００を示す図である（例えば特許文献１参照）。このシリアル／パラレル変換装置３００は、入力端子として、シリアルデータ信号ＤＩＮの入力端子１とシフトクロック信号ＳＣＬＫの入力端子２のみを有している。つまり、ラッチ信号ＬＴの入力端子を削除している。
【０００８】
シフトクロック信号ＳＣＬＫに基づいてシリアルデータ信号ＤＩＮを順次シフトレジスタ回路１０に取り込む動作は、図４（ａ），（ｂ）で説明したシリアル／パラレル変換装置２００の動作と同じである。取り込んだ８ビットのシリアルデータをラッチ回路２０に取り込むためのラッチ信号ＮＬＴ２は、入力されるシリアルデータ信号ＤＩＮをクロック信号として扱い、シフトクロック信号ＳＣＬＫをデータ信号として処理することで、ＤＦＦ回路５で生成している。なお、このＤＦＦ回路５を追加したことで、シフトレジスタ回路１０にも前段にＤＦＦ回路１９を追加している。
【０００９】
このように、シフトクロック信号ＳＣＬＫが“Ｈ”のときにシリアルデータ信号ＤＩＮがに立ち上がるように、シリアルデータ信号ＤＩＮの８ビットのデータ到来の後のシリアルデータ信号ＤＩＮの波形とシフトクロック信号ＳＣＬＫの波形の関係を予め設定しておくと、８ビットデータの受信を完了したラッチタイミングで“Ｈ”のラッチ信号ＮＬＴ２が生成する。図５（ｂ）にその動作波形図を示した。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−２６５１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図５で説明したシリアル／パラレル変換装置３００は、汎用出力ポートを持つ図６で説明した半導体装置５０の出力ポートに接続しようとすると１つの出力ポートのみで接続できないという課題があった。
【００１２】
本発明の目的は、シリアルデータ信号を入力する１個の入力端子のみを備えるようにし、汎用出力ポートを持つ半導体集積回路の１つの出力ポートのみを使用できるようにしたシリアル／パラレル変換装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明は、１本の信号線から入力するシリアルデータ信号に基づいてシフトクロック信号とラッチ信号を生成し、前記シフトクロック信号により前記シリアルデータ信号をｍビット分（ｍは２以上の整数）だけシフトし、該ｍビット分のシフトの後に前記ラッチ信号によって前記ｍビットのパラレル信号を出力するシリアル／パラレル変換方法であって、前記ラッチ信号は、前記シリアルデータ信号に含まれるパルス信号の前縁エッジを起点として一定時間内にｎ個（ｎは２以上の整数）のパルスを受信したときに、該ｎ個目の前記パルスの後縁エッジで生成し、前記シフトクロック信号は、前記一定時間内に前記ｎ個のパルスを受信しないときに、前記一定時間経過時のタイミングの有効エッジをもつように生成する  ことを特徴とする。
【００１４】
請求項２にかかる発明は、請求項１に記載のシリアル／パラレル変換方法において、前記シリアルデータ信号は、前記前縁エッジから前記一定期間が経過したとき後縁エッジを生成するパルスを含む区間を第１のデータとし、前記前縁エッジから前記一定時間の経過内に１個の後縁エッジを生成するパルスを含む区間を前記第１のデータと論理が逆の第２のデータとし、前記前縁エッジから前記一定期間が経過する以前にｎ個の後縁エッジを生成するｎ個のパルスを含む区間を制御データとする信号であり、前記第１のデータと前記第２のデータによりｍビットのデータが構成されていることを特徴とする。
【００１５】
請求項３にかかる発明は、シリアルデータ信号が入力される入力端子と、該入力端子から入力された前記シリアルデータ信号の前縁エッジをトリガとして一定パルス幅を持ったシフトクロック信号を出力するワンショットパルス発生回路と、該ワンショットパルス発生回路から出力された前記シフトクロック信号の後縁エッジで前記シリアルデータ信号を順次シフトするｍビット（ｍは２以上の整数）のシフトレジスタ回路と、前記ワンショットパルス発生回路から出力されたシフトクロック信号の前記一定パルス幅の期間中に前記シリアルデータ信号の後縁エッジの数を監視し、ｎ個（ｎは２以上）の後縁エッジが確認されたときにラッチ信号を出力するラッチ信号発生回路と、前記シフトレジスタ回路から出力される前記ｍビットのパラレル信号を前記ラッチ信号よってラッチして出力するｍビットのラッチ回路と、を備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、汎用出力ポートを持つ半導体装置の出力ポートにシリアル／パラレル変換装置を接続する際に、そのシリアル／パラレル変換装置用として１つの出力ポートを割り当てれば接続できるという利点がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の１つの実施例のシリアル／パラレル変換回路とその動作波形を示す説明図である。
【図２】図１のシリアル／パラレル変換回路を構成するワンショットパルス発生回路の回路とその動作波形を示す説明図である。
【図３】図１のシリアル／パラレル変換回路を構成するラッチ信号発生回路とその動作波形を示す説明図である。
【図４】従来のシリアル／パラレル変換回路とその動作波形を示す説明図である。
【図５】別の従来のシリアル／パラレル変換回路とその動作波形を示す説明図である。
【図６】図４のシリアル／パラレル変換回路を汎用出力ポートをもつ半導体装置に接続した回路図である。
【発明を実施するための形態】
【００１８】
図１に本発明の１つの実施例の８ビットのシリアル／パラレル変換装置１００の回路とその動作波形を示す。１はシリアルデータ信号ＤＩＮの入力端子、４はパラレル８ビットデータ信号の出力端子である。１０はシフトレジスタ回路であり、８個のＤＦＦ回路１１〜１８で構成され、“Ｌ”パルスのシフトクロック信号ＮＳＣＬＫによってシリアルデータ信号ＤＩＮをシフトする。２０はラッチ回路であり、８個のラッチ２１〜２８で構成され、８ビット分のシリアルデータ信号がシフトレジスタ回路１０にセットされたときその内容をラッチ信号ＮＬＴ１によってラッチする。３０はワンショットパルス発生回路であり、シリアルデータ信号ＤＩＮの立ち上がりエッジを検出して“Ｌ”パルスのシフトクロック信号ＮＳＣＬＫを生成するが、“Ｌ”パルスの出力中に再度シリアルデータ信号ＤＩＮの立ち上がりエッジが入力されてもそのエッジは無効となる。４０はラッチ信号発生回路であり、ワンショットパルス発生回路３０で生成されたシフトクロック信号ＮＳＣＬＫが“Ｌ”の期間中にシリアルデータＤＩＮの立ち下りエッジを２回検出すると“Ｈ”のラッチ信号ＮＬＴ１を生成する。
【００１９】
図２（ａ）に図１（ａ）におけるワンショットパルス発生回路３０の具体例を示す。図２（ａ）において、３１はシリアルデータ信号ＤＩＮが入力する入力端子、３２はＤＦＦ回路である。このＤＦＦ回路３２は、ＣＫ端子に入力するシリアルデータ信号ＤＩＮが“Ｈ”に立ち上がる毎に出力端子Ｑを“Ｈ”にするが、リセット端子ＲＢが“Ｌ”になると出力端子Ｑを“Ｌ”にする。ＩＮＶ１〜ＩＮＶ４はインバータであり、そのうちのインバータＩＮＶ２はＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３で構成されている。３３はインバータＩＮＶ２に定電流Ｉａを供給する定電流回路であり、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、および抵抗Ｒ１で構成されている。定電流Ｉａの値は抵抗Ｒ１で設定される。インバータＩＮＶ３，ＩＮＶ４はキャパシタＣ１を介して逆並列接続されている。
【００２０】
このワンショットパルス発生回路３０では、ＤＦＦ回路３２のリセット端子ＲＢが“Ｈ”のとき、シリアルデータ信号ＤＩＮが“Ｈ”に立ち上がると、ＤＦＦ回路３２の出力端子Ｑが“Ｈ”に立ち上がり、それがインバータＩＮＶ１で反転されるので、出力端子３４から“Ｌ”に立ち下がるシフトクロック信号ＮＳＣＬＫが出力する。この信号ＮＳＣＬＫはインバータＩＮＶ２に入力するので、トランジスタＭＰ４がＯＮして定電流回路３３から定電流ＩａがキャパシタＣ１に流れ込み、そのキャパシタＣ１の定電流充電が開始される。
【００２１】
これにより、キャパシタＣ１の充電電圧がインバータＩＮＶ３の閾値Ｖｔｈ３に達すると、そのインバータＩＮＶ３が反転してその出力が“Ｌ”に立ち下がる。インバータＩＮＶ３の出力が“Ｌ”に立ち下がると、ＤＦＦ回路３２のリセット端子ＲＢが“Ｌ”となって、ＤＦＦ回路３２がリセットされ、その出力端子Ｑが“Ｌ”になる。これにより、インバータＩＮＶ１の出力が“Ｈ”となり、ＮＣＳＣＬＫ＝“Ｈ”に復帰する。また、インバータＩＮＶ２のトランジスタＭＮ３がＯＮしてキャパシタＣ１の電荷の放電が開始される。
【００２２】
そして、キャパシタＣ１の電圧がインバータＩＮＶ３の閾値Ｖｔｈ３よりも低下すると、インバータＩＮＶ３の出力が“Ｈ”となり、ＤＦＦ回路３２はリセットが解除され、シリアルデータＤＩＮを受け付け可能となる。また、インバータＩＮＶ４の出力が“Ｌ”となり、キャパシタＣ１が充電待機状態となる。
【００２３】
インバータＩＮＶ１の出力が“Ｌ”になってから“Ｈ”に復帰するまでの時間は、定電流Ｉａの値とインバータＩＮＶ３の閾値Ｖｔｈ３の選定によって、Ｔｗｐに設定されている。
【００２４】
図２（ｂ）にこのワンショットパルス発生回路３０の動作波形を示す。シリアルデータ信号ＤＩＮが“Ｈ”に立ち上がる毎に、出力端子３４からパルス幅がＴｗｐの“Ｌ”のシフトクロック信号ＮＳＣＬＫが出力するが、そのパルス幅Ｔｗｐの“Ｌ”のパルスが終了する以前はＤＦＦ回路３１の端子Ｑがすでに“Ｈ”になっているので、シリアルデータ信号ＤＩＮが再度“Ｈ”に立ち上がっても、そのエッジは無視される。
【００２５】
図３（ａ），（ｂ）にラッチ信号発生回路４０の具体例とその動作波形を示す。４１はシリアルデータ信号ＤＩＮが入力する入力端子、４２はシフトクロック信号ＮＳＣＬＫがイネーブル信号ＥＮＢとして入力するイネーブル端子、４３はラッチ信号ＮＬＴ１が出力する出力端子、４４，４５はＤＦＦ回路、ＩＮＶ５，ＩＮＶ６はインバータである。
【００２６】
このラッチ信号発生回路４０では、イネーブル信号ＥＮＢ（＝ＮＳＣＬＫ）が“Ｈ”になってからその“Ｈ”が継続する間に、シリアルデータ信号ＤＩＮの“Ｌ”への立ち下りが２回行われると、後段のＤＦＦ回路４５のＱ出力が“Ｈ”となり、出力端子４３から“Ｈ”パルスのラッチ信号ＮＬＴ１が出力する。
【００２７】
本実施例では、ワンショットパルス発生回路３０から出力するシフトクロック信号ＮＳＣＬＫの“Ｌ”パルスのパルス幅をＴｐｗとしたとき、入力するシリアルデータ信号ＤＩＮの“１”を示すデータは、その“Ｈ”パルスのパルス幅Ｔｗ１が、
2015154135.tif 000003
を満たせばよい。
【００２８】
また、入力するシリアルデータ信号ＤＩＮの“０”を示すデータは、その“Ｈ”パルスのパルス幅Ｔｗ０が、
2015154135.tif 000004
2015154135.tif 000005
の式（２）、（３）を満たせば良い。Ｔｏｆｆは、“Ｌ”期間のパルス幅である。
【００２９】
次に、図１（ａ）のシリアル／パラレル変換装置１００の動作を図１（ｂ）に示すシリアルデータＤＩＮを入力した場合について説明する。データ区間であるビット区間（１）〜（８）までは、各区間でのシリアルデータ信号ＤＩＮの立ち上がりエッジをトリガーとして、ワンショットパルス発生回路３０からパルス幅Ｔｐｗの“Ｌ”パルスのシフトクロック信号ＮＳＣＬＫが出力され、このシフトクロック信号ＮＳＣＬＫの立ち上がりエッジによって、シリアルデータ信号ＤＩＮのレベルがシフトレジスタ回路１０に順次に取り込まれる。入力端子１より受信した８ビットのシリアルデータは、“１０１１１１０１”である。
【００３０】
区間（８）におけるシフトクロック信号ＮＳＣＬＫの立ち上がり時に、シフトレジスタ回路２０にデータ“１０１１１１０１”がストアされる。区間（９）は制御データである。この区間（９）でも、シリアルデータ信号ＤＩＮの最初の立ち上がりで立ち下がるシフトクロック信号ＮＳＣＬＫが出力されるが、この区間（９）では、シフトクロック信号ＮＳＣＬＫのパルス幅Ｔｐｗの期間内にシリアルデータ信号ＤＩＮの２回目の立ち下がりエッジが入力されるため、ラッチ信号発生回路４０より“Ｈ”パルスのラッチ信号ＮＬＴ１が出力され、これを受けてシフトレジスタ回路１０の内容がラッチ回路２０に取り込まれ、出力端子４にパラレル出力として“１０１１１１０１”が出力される。よって、１本のシリアルデータ信号ＤＩＮを入力するのみでシリアル／パラレル変換が実現できたことになる。
【００３１】
以上のように、本実施例のシリアル／パラレル変換装置１００では、１本のシリアルデータ信号ＤＩＮを入力するのみでシリアル／パラレル変換が実現できるので、図６で説明した汎用出力ポートを持つ半導体装置５０にこのシリアル／パラレル変換装置１００を接続する際に、その半導体装置５０に１つの出力ポートを割り当てればよいという利点がある。
【符号の説明】
【００３２】
１：シリアルデータ信号ＤＩＮの入力端子
２：シフトクロックＳＣＬＫの入力端子
３：ラッチ信号ＬＴの入力端子
４：パラレルデータ信号の出力端子
１０：シフトレジスタ回路、１１〜１９：ＤＦＦ回路
２０：ラッチ回路、２１〜２９：ラッチ
３０：ワンショットパルス発生回路、３１：入力端子、３２：ＤＦＦ回路、３３：定電流回路、３４：出力端子
４０：ラッチ信号発生回路、４１：入力端子、４２：イネーブル端子、４３：出力端子、４４、４５：ＤＦＦ回路
５０：半導体装置
【図１】
2015154135.tif 000006
【図２】
2015154135.tif 000007
【図３】
2015154135.tif 000008
【図４】
2015154135.tif 000009
【図５】
2015154135.tif 000010
【図６】
2015154135.tif 000011