(57)【要約】      （修正有）【課題】ゲートリーク電流が低減された接合型電界効果トランジスタを形成する方法を提供する。【解決手段】接合型電界効果トランジスタ１０は、バックゲート２０と、チャネル１２と、上部ゲート２２と、チャネル１２と電流流れにあるドレイン１６およびソース１４と、を備える。チャネル１２におけるかなりの電流流路が、比較的低い電界強度の領域で発生するように、上部ゲート２２とバックゲート２０との間の第１のチャネル１２．１の寸法を選択することを含む。上部ゲート２２とバックゲート２０との間の第１のチャネル領域１２．１中の電流流路が、上部ゲート２２とドレイン１６との間の第２のチャネル領域１２．２中の電流流路と実質的に整列するように、チャネル寸法が選択される。【選択図】図１
2015079940.tif 000002
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタを形成する方法であって、前記トランジスタが、
バックゲートと、
チャネルと、
上部ゲートと、
前記チャネルと電流流れ接触するドレインおよびソースと、を備え、
前記方法が、前記チャネルにおけるかなりの電流流路が、比較的低い電界強度の領域で発生するように、第１のチャネル寸法を選択することを含む、方法。
【請求項２】
前記上部ゲートと前記バックゲートとの間の第１のチャネル領域中の電流流路が、前記上部ゲートと前記ドレインとの間の第２のチャネル領域中の電流流路と実質的に整列するように、チャネル寸法が選択される、請求項１に記載の方法。
【請求項３】
前記上部ゲートからの電界が、前記上部ゲートと前記ソースとの間の前記チャネルの領域中の底部ゲートからの電界と実質的に釣り合うように、前記第１のチャネル寸法が選択される、請求項１に記載の方法。
【請求項４】
前記チャネルの幅Ｗ２ｃｈが、
【数１】
2015079940.tif 000020
によって、前記上部ゲートと前記ソースとの間の距離Ｌｄに関連付けられ、式中、βは２．５を超える、請求項３に記載の方法。
【請求項５】
βが、３≦β≦４の範囲にある、請求項４に記載の方法。
【請求項６】
最大の設計作動電圧Ｌｄ／βが、半導体絶縁破壊しきい値未満であるように、Ｌｄが選択される、請求項４に記載の方法。
【請求項７】
最大の設計作動電圧Ｌｄ／βが、３×１０５Ｖｃｍ−１未満であるように、Ｌｄが選択される、請求項４に記載の方法。
【請求項８】
電流流れの深さｄｉが、
【数２】
2015079940.tif 000021
によって表され、式中、Ｗｔｇは、前記上部ゲートの幅を表し、
Ｗｃｈは、前記上部ゲートと前記バックゲートとの間の前記チャネルの幅を表す、請求項２に記載の方法。
【請求項９】
前記チャネル中の電流流路と前記上部ゲートとの間の距離が、電界強度が衝撃イオン化を惹起させると期待されるしきい値を上回る、前記上部ゲートの角の周りの前記電界強度の領域の広がりを超えるように、前記上部ゲートと前記バックゲートとの間のチャネルの幅が選択される、請求項１に記載の方法。
【請求項１０】
前記ドレインの近傍におけるデバイス電流を前記ドレインの周りの最高の電界の領域から分離するのに十分な深さを持つ前記ドレイン領域を形成することをさらに含む、請求項１に記載の方法。
【請求項１１】
前記ドレインの深さが、０．５μｍを超える、請求項１０に記載の方法。
【請求項１２】
前記バックゲート中に段差を形成することをさらに含む、請求項１に記載の方法。
【請求項１３】
接合型電界効果トランジスタであって、
チャネルと、
ゲートと、
ドレインおよびソースと、を備え、
前記ドレインおよびソースは、前記チャネルを介して制御可能な電流流れ連通状態にあり、前記チャネルにおけるかなりの電流流路が、電界強度がしきい値未満である領域において発生するように、第１のチャネル寸法が選択される、接合型電界効果トランジスタ。
【請求項１４】
前記上部ゲートと前記ドレインとの間の分離Ｌｄが、
【数３】
2015079940.tif 000022
によって、前記上部ゲートと前記ドレインとの間の前記チャネルの深さに関連付けられ、式中、Ｗ２ｃｈは、前記チャネル深さ（前記バックゲートの頂部までの距離）であり、
βは、２．５を超える係数である、請求項１３に記載の接合型電界効果トランジスタ。
【請求項１５】
前記上部ゲートの下の第１のチャネル領域の前記チャネルの幅Ｗｃｈが、
【数４】
2015079940.tif 000023
によって、前記上部ゲートと前記ドレインとの間の領域におけるチャネル幅Ｗ２ｃｈに関連付けられ、式中、Ｗｔｇは前記上部ゲートの深さであり、αは０．５と１との間の係数である、請求項１３に記載の接合型電界効果トランジスタ。
【請求項１６】
前記ドレインが、少なくとも０．５μｍの深さを有する、請求項１４に記載の接合型電界効果トランジスタ。
【請求項１７】
任意の最大設計電圧に対して、前記上部ゲートと前記ソースとの間の前記距離Ｌｄが、前記上部ゲートと前記ソースとの間の水平電界を実質的に３×１０−５Ｖｃｍ−１のしきい値強度未満に設定する距離より少なくとも１．３倍大きい、請求項１３に記載の接合型電界効果トランジスタ。
【請求項１８】
使用中かつ最大設計動作電圧において、ゲート電流のドレイン電流に対する比が、１０−７未満である、請求項１３に記載の接合型電界効果トランジスタ。
【請求項１９】
請求項１３に記載の少なくとも１つのトランジスタを備える、集積回路。
【請求項２０】
請求項１に記載の方法に従って指定された少なくとも１つのトランジスタを備える、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、改良された接合型電界効果トランジスタおよびそのようなトランジスタの製造方法に関する。
【背景技術】
【０００２】
接合型電界効果トランジスタは、半導体の第１のドープ領域を介して一緒に接続されたソースおよびドレインを備える。接合型電界効果トランジスタ中の電流流れは、第１のドープ領域内の半導体の第２のドープ領域によって形成されたゲートによって提供される。便宜上、ドレインとソースとの間のスペースは、しばしばチャネルと呼ばれるが、この用語は不正確な場合がある。本明細書中では、以下の用語を用いる。
１）  ゲートとバックゲートとの間の第１のドープ領域の部分を、第１のチャネル領域と呼ぶ。
２）  ゲートとドレインとの間の第１のドープ領域の部分を、第２のチャネル領域と呼ぶ。
３）  ゲートとソースとの間の第１のドープ領域の部分を、第３のチャネル領域と呼ぶ。
【０００３】
第１のドープ領域と第２のドープ領域とは互いに逆にドープされていて、したがって、Ｐドープゲートは、Ｎタイプチャネル中に形成され得る。
【０００４】
デバイス内部では、「電流流れ」は、多数担体の運動の結果として発生する。多数担体は、Ｎタイプ半導体中では電子であり、Ｐタイプ半導体中ではホールである。電流流路という用語は、トランジスタ中に電流流れを生成するための多数担体の運動に関連する。接合型電界効果トランジスタは、ゲートとチャネルとの間に絶縁領域を有しない。これは、デバイスがそのドレインとソースとの間に電流を通しているときに、ゲート電流が流れ得ることを意味する。ゲート電流は低い値を有するのが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００５】
本明細書に開示するのは、デバイスに印加される任意のドレイン−ソース電圧に対してデバイスからのゲート電流を減少させるように接合型電界効果トランジスタを設計する方法である。
【０００６】
この開示の第１の態様によれば、接合型電界効果トランジスタのレイアウトを形成するまたは設計する方法が提供され、このトランジスタは、バックゲートと、チャネルと、上部ゲートと、チャネルと電流流れ連通状態にあるドレインおよびソースと、を備え、本方法は、チャネル中のかなりの電流流路が、比較的低い電界の領域中で発生するように、第１のチャネル寸法を選択することを含む。
【０００７】
上部ゲートとバックゲートとの間のスペース（第１のチャネル領域）中での長所となる電流流れは、主として低い電界の領域中にある。バックゲートは、底部ゲートとも呼ばれ得る。
【０００８】
第１のチャネル領域の内部における電流流路での低い電界は、上部ゲート−チャネル電界と、対向する底部ゲート−チャネル電界との間の均衡の結果として達成することが可能である。上部ゲートと底部（バック）ゲートとの間の電界中和流路に沿って電流が流れるデバイスの寸法の適切な選択により。しかしながら、従来技術によるデバイスでは、電流が第１のチャネル領域から発するに連れて、それは、上部ゲートおよび底部ゲートからの電界がもはや均衡しない領域中に移動し、高電流密度に高電界が組み合わさった結果、衝撃イオン化および高ゲート電流がもたらされる。
【０００９】
本文書に開示されるデバイスは、この問題を解決するまたは軽減する。本発明者は、第１のチャネル領域を超える電界は、上部ゲートとバック／底部ゲートとの間の２Ｄ問題であると考えることが可能であり、また、デバイスの相対的な形状を適切に整えることによって、底部ゲートとドレインとの間および上部ゲートとドレインとの間での均衡した電界の経路に沿って電流を伝達することが可能であることを認識した。
【００１０】
デバイスの底部ゲートを画定する拡散は、一般的に、ＪＦＥＴ製造の過程で早期に実施される。この結果、これらの拡散は段階状の輪郭を有することになる。したがって、バックゲート−チャネル接合は、線形の段階状接合によって近似することが可能である。デバイスの表面に存在する上部ゲートは、低い熱量を有し、雑音軽減という目的のため低いゲート抵抗を生成するために、一般的により高度にドープされる。したがって、上部ゲート−チャネル接合は、片側ＰＮ接合によってかなり近似することが可能である。線形の段階状接合と片側ＰＮ接合との間の相違は、同じ電位であれば、上部ゲートからの電界は、底部ゲートからのそれの倍であることを意味する。第１のチャネル領域中では、互いに逆の上部ゲートと底部ゲートの電界間にあり、電流経路を画定する中和経路は、電流幅を横切って１：２という比によって近似される。
【００１１】
使用中、電流は、第１のチャネル領域を超えて走行する。本発明者は、上部ゲートおよび底部ゲートの電界は、低い電界領域を生成するためにさらに均衡させることが可能であることを認識した。これは、上部ゲートからの距離が、底部ゲートからの距離の実質的に倍であれば達成することが可能である。デバイス中では、上部ゲートからドレイン拡散層までの横方向距離「ｄｃ］は、デバイスがその完全動作電圧（すなわち、その意図する最大動作電圧）に到達する前に、デバイスが逆バイアスされた電界によって絶縁破壊しないような最小距離であると一般的には定義される。したがって、ドレインコンタクトに向かう全てのポイントにおいて電界を実質的に均衡させるためには、バックゲート拡散層までの垂直深さ「Ｗ２ｃｈ」が、  上部ゲートからの横方向距離「ｄｃ」の実質的に半分であるのが望ましい。これは、望ましい性能を達成するための妥当な第１近似である。
【００１２】
本発明者は、ドレインのオーム接触のための拡散がバックゲートの垂直電界に影響を与え、これにより電界間の１：２という均衡がもはや有効でなくなることを認識した。電流経路のためのこの電界均衡を維持し続けるためには、上部ゲートとドレインとの間の余分の横方向分離を提供して、総分離Ｌｄを生じさせることが望ましい。すると、幅「Ｌｄ」とバックゲート深さ「Ｗ２ｃｈ」との間の実効的な比は、
【化１】
2015079940.tif 000003
によって記述される。
【００１３】
拡散の許容範囲の結果として、この同じ条件を、チャネル−ドレイン領域の約３〜４という横方向対垂直方向比の範囲内に維持することが可能である。
【化２】
2015079940.tif 000004
【００１４】
この条件は、衝撃イオン化を軽減または最小化するために、第１のチャネル領域からドレインへの電流の電界平衡経路を維持する。しかしながら、この設計を利用するためには、チャネル電流が経路のそれと整列することが望ましい。すでに、第１のチャネル領域中の電流は、底部ゲートと上部ゲートとの間の距離の１：２の比に位置付けられると設定された。測定されたまたは任意の上部ゲート深さ「Ｗｔｇ」と、測定されたまたは任意のチャネル幅「Ｗｃｈ」の場合、電流経路の垂直方向位置「ｄｉ］は、
【化３】
2015079940.tif 000005
によって近似することが可能である。
【００１５】
これらの寸法は、図２に模式的に示されている。
【００１６】
この電流を電界のチャネル−ドレイン領域の中和経路に注入するためには、この電流を、チャネルを超えた底部ゲートと上部ゲートとの間の１：２の距離に沿って位置付けることが望ましい。
【化４】
2015079940.tif 000006
【００１７】
したがって、チャネル深さ（Ｗｃｈ＋Ｗｔｇ）が、第１のチャネル領域境界を超えたバックゲート深さ「Ｗ２ｃｈ」に実質的に等しければ長所となる。これは、同じ底部ゲート深さをデバイス全体にわたって提供することによって達成することが可能である。しかしながら、制御を向上させるには、第１のチャネル領域中の底部ゲート深さをチャネル−ドレイン底部ゲート深さ「Ｗ２ｃｈ」とは異なるようにすればよい。
【００１８】
これは、チャネルで画定された底部ゲート接合が、使用中に２つの方向、すなわちチャネルから垂直方向に、およびチャネル−ドレイン領域から横方向に広がる空乏領域を有するから可能である。これが、底部ゲートチャネルの電界を弱めるが、これは、チャネル電流がチャネル底部ゲートにより近いことを意味し、その結果、それをチャネル−ドレイン領域の電界中和経路に注入することが可能であることを意味する。我々は、垂直方向位置ｄｉを、次式で等化することが可能である。
【化５】
2015079940.tif 000007
【００１９】
一般に、双方のデバイスアーキテクチャの場合、この許容範囲は、次式で表現することが可能である。
【化６】
2015079940.tif 000008
【００２０】
チャネル深さの適当な選択はまた、第１のチャネル領域の電流経路を上部ゲートの角から離れて位置付けることを容易化する。処理上の制約の結果、上部ゲートはより小さい曲率半径を有し、当業者には周知なように、これがより強い電界を生じる。第１のチャネル領域中でのチャネル幅Ｗｃｈの選択は、かなりの電流経路を高い電界強度のエリア、すなわち、電界強度が、チャネル領域の終端部で衝撃イオン化を開始させ得る最大の許容電界値を超えるエリアから離れて移動させるために用いることが可能である。
【００２１】
より小さい角電界もまた、ドレインのコンタクトに存在するが、この場合、従来技術のデバイスでは、デバイスからドレインに向かう表面に沿った比較的高い電流密度もまた、ドレインの角の高電界の領域内に存在する。本発明者は、この問題を軽減化するためには、ドレインの角を表面の電流経路から離すドレイン拡散を用いるのが望ましいことを認識した。これは、比較的深いドレインを形成することによって達成することが可能である。ドレインのコンタクトの周りの垂直方向に深いドレイン拡散は、ドレインからバックゲートの電界（特にドレイン角電界）を、電流がドレインコンタクトに向かって流れてデバイスから脱出するデバイスの表面から離れるように移動させる。ドレイン深さ「Ｗｄ」は少なくとも０．５μｍであることが長所となる。この余分のドレイン拡散は、電界を階段状にする必要はないが、第２のチャネル領域中のデバイス電流をドレインでの最高電界から垂直方向に分離する働きをするのみである。
【００２２】
既存のデバイスアーキテクチャは、電流を実質的に電界中和である経路に沿って、さらに、ゲート電流を生成するように衝撃イオン化を開始するまたは高める角電界から離れるように位置付けすることを容易化することが可能である。しかしながら、ゲート領域内の欠陥はまた、少数担体を漏洩電流およびデバイス雑音という形態で生成しかねない。これらの副作用を双方とも軽減するために、多結晶シリコンから「外方拡散」を用いて上部ゲートを形成することが可能である。この過程戦略は、上部ゲート領域中のデバイスの表面上に多結晶シリコンを堆積させて、多結晶シリコンを埋め込む、または、別様に高ドープ層を表面に提供することを伴う。次に、熱拡散を実施して、ドーパントを高ドープ層の下のシリコンに打ち込み、上部ゲートを形成することが可能である。この方式は、デバイスの性能を制限し得る埋め込み損傷に起因する欠陥の生成を防止する。
【００２３】
本開示の第２の態様によれば、また、チャネルと、ゲートと、ドレインおよびソースとを備え、ドレインおよびソースがチャネルを介して制御可能な電流流れ連通状態にあり、第１のチャネル寸法が、チャネル中でのかなりの電流流路が、電界強度がしきい値未満である領域において発生するように選択される接合型電界効果トランジスタが提供される。
【００２４】
このしきい値は、衝撃イオン化が、任意のドレイン−ソース電圧に対して好ましくないゲート電流を惹起させると予測される値であり得る。
【００２５】
したがって、ＪＦＥＴのソースとドレインとの間に形成された第１のタイプの半導体のチャネルを備えるＪＦＥＴを提供することが可能であり、このチャネルはその第１の側において、第２のタイプの半導体の第１の領域が境界となっており、かつ第１のゲート領域がチャネルの第２の側部からチャネルの第１側部に向かって延在して、厚さが減少したチャネル領域を形成しており、第１のゲート領域と、ゲートとドレインとの分離との相対的寸法が、作動中のデバイスで、チャネル中を流れる電流が高電界強度の領域から離れるように方向付けされるように選択される。
【００２６】
ゲート、ドレイン、およびチャネルの寸法が、チャネル電流の大部分が減少した、好ましくは実質的にゼロの電界に沿って流れるように構成されれば長所となる。
【００２７】
ＪＦＥＴは、水平デバイスとして形成され得る。したがって、このような水平デバイスでは、ソースおよびドレインは、半導体の表面から互いに実質的に同じ深さに形成される。ドレインおよびソースは、互いから横方向に分離される線形構造であり得る。代替的には、ドレインがソースによって囲まれ得る、またはその逆であり得る。これは、トランジスタが３次元物体であるからである。
【００２８】
チャネルの第１の側に置かれた第２のタイプの半導体の第１の領域は、チャネルの下に置かれたバックゲートであり得る。第１のゲート領域は、このようなデバイスの上部ゲートを形成する。
【００２９】
好ましくは、上部ゲートに隣接するチャネルの領域中の電流は、上部ゲートからの電界が、底部ゲートからの電界によって実質的に対抗される経路に沿って流れる。したがって、上部ゲートの下のチャネル領域にはほとんど、そして実際上実質的に衝撃イオン化がないが、それは、重要な電流電導経路に沿って電界がほとんどまたはまったく存在しないからである。電流は、中和経路に沿って流れるものとみなすことが可能である。
【００３０】
本開示に従って製造されるデバイスでは、デバイスの形状および、オプションとしてドープ濃度は、上部ゲートの下の中和経路に沿って存在する電流が、低電界領域が成立しているゲート−ドレイン領域とほぼ整列しており、そのため、電流が、比較的低い電界の領域で流れ続けることが可能となるように、選択される。
【００３１】
デバイスの輪郭付けは、上部ゲートの深さもしくは長さの修正、および／またはチャネルの深さもしくは長さの修正、および／または上部ゲートでのもしくはこれに沿ったチャネルの輪郭の修正、および／またはドレインの深さの修正を含み得る。物理的寸法におけるこれらの要求に加えて、ドープ濃度もまた修正され得る。
【００３２】
本開示のさらなる態様によれば、内部のトランジスタが本明細書に開示される方法に従って設計される、または本文書の教示に従って製造される集積回路が提供される。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
接合型電界効果トランジスタを形成する方法であって、上記トランジスタが、
バックゲートと、
チャネルと、
上部ゲートと、
上記チャネルと電流流れ接触するドレインおよびソースと、を備え、
上記方法が、上記チャネルにおけるかなりの電流流路が、比較的低い電界強度の領域で発生するように、第１のチャネル寸法を選択することを含む、方法。
（項目２）
上記上部ゲートと上記バックゲートとの間の第１のチャネル領域中の電流流路が、上記上部ゲートと上記ドレインとの間の第２のチャネル領域中の電流流路と実質的に整列するように、チャネル寸法が選択される、上記項目に記載の方法。
（項目３）
上記上部ゲートからの電界が、上記上部ゲートと上記ソースとの間の上記チャネルの領域中の底部ゲートからの電界と実質的に釣り合うように、上記第１のチャネル寸法が選択される、上記項目のいずれかに記載の方法。
（項目４）
上記チャネルの幅Ｗ２ｃｈが、
【数１】
2015079940.tif 000009
によって、上記上部ゲートと上記ソースとの間の距離Ｌｄに関連付けられ、式中、βは２．５を超える、上記項目のいずれかに記載の方法。
（項目５）
βが、３≦β≦４の範囲にある、上記項目のいずれかに記載の方法。
（項目６）
最大の設計作動電圧Ｌｄ／βが、半導体絶縁破壊しきい値未満であるように、Ｌｄが選択される、上記項目のいずれかに記載の方法。
（項目７）
最大の設計作動電圧Ｌｄ／βが、３×１０５Ｖｃｍ−１未満であるように、Ｌｄが選択される、上記項目のいずれかに記載の方法。
（項目８）
電流流れの深さｄｉが、
【数２】
2015079940.tif 000010
によって表され、式中、Ｗｔｇは、上記上部ゲートの幅を表し、
Ｗｃｈは、上記上部ゲートと上記バックゲートとの間の上記チャネルの幅を表す、上記項目のいずれかに記載の方法。
（項目９）
上記チャネル中の電流流路と上記上部ゲートとの間の距離が、電界強度が衝撃イオン化を惹起させると期待されるしきい値を上回る、上記上部ゲートの角の周りの上記電界強度の領域の広がりを超えるように、上記上部ゲートと上記バックゲートとの間のチャネルの幅が選択される、上記項目のいずれかに記載の方法。
（項目１０）
上記ドレインの近傍におけるデバイス電流を上記ドレインの周りの最高の電界の領域から分離するのに十分な深さを持つ上記ドレイン領域を形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目１１）
上記ドレインの深さが、０．５μｍを超える、上記項目のいずれかに記載の方法。
（項目１２）
上記バックゲート中に段差を形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目１３）
接合型電界効果トランジスタであって、
チャネルと、
ゲートと、
ドレインおよびソースと、を備え、
上記ドレインおよびソースは、上記チャネルを介して制御可能な電流流れ連通状態にあり、上記チャネルにおけるかなりの電流流路が、電界強度がしきい値未満である領域において発生するように、第１のチャネル寸法が選択される、接合型電界効果トランジスタ。
（項目１４）
上記上部ゲートと上記ドレインとの間の分離Ｌｄが、
【数３】
2015079940.tif 000011
によって、上記上部ゲートと上記ドレインとの間の上記チャネルの深さに関連付けられ、式中、Ｗ２ｃｈは、上記チャネル深さ（上記バックゲートの頂部までの距離）であり、
βは、２．５を超える係数である、上記項目のいずれかに記載の接合型電界効果トランジスタ。
（項目１５）
上記上部ゲートの下の第１のチャネル領域の上記チャネルの幅Ｗｃｈが、
【数４】
2015079940.tif 000012
によって、上記上部ゲートと上記ドレインとの間の領域におけるチャネル幅Ｗ２ｃｈに関連付けられ、式中、Ｗｔｇは上記上部ゲートの深さであり、αは０．５と１との間の係数である、上記項目のいずれかに記載の接合型電界効果トランジスタ。
（項目１６）
上記ドレインが、少なくとも０．５μｍの深さを有する、上記項目のいずれかに記載の接合型電界効果トランジスタ。
（項目１７）
任意の最大設計電圧に対して、上記上部ゲートと上記ソースとの間の上記距離Ｌｄが、上記上部ゲートと上記ソースとの間の水平電界を実質的に３×１０−５Ｖｃｍ−１のしきい値強度未満に設定する距離より少なくとも１．３倍大きい、上記項目のいずれかに記載の接合型電界効果トランジスタ。
（項目１８）
使用中かつ最大設計動作電圧において、ゲート電流のドレイン電流に対する比が、１０−７未満である、上記項目のいずれかに記載の接合型電界効果トランジスタ。
（項目１９）
上記項目のいずれかに記載の少なくとも１つのトランジスタを備える、集積回路。
（項目２０）
上記項目のいずれかに記載の方法に従って指定された少なくとも１つのトランジスタを備える、集積回路。
（摘要）
接合型電界効果トランジスタを形成する方法であって、本トランジスタは、バックゲートと、チャネルと、上部ゲートと、チャネルと電流流れにあるドレインおよびソースと、を備え、本方法は、チャネルにおけるかなりの電流流路が、比較的低い電界強度の領域で発生するように、上部ゲートとバックゲートとの間の第１のチャネルの寸法を選択することを含む。
【図面の簡単な説明】
【００３３】
電界効果トランジスタの実施形態と、このようなトランジスタに関連する設計上の考慮とを、以下に、次の添付図面を参照し、非制限的な例を介して説明する。
【００３４】
【図１】図１は、本文書の教示による向上した接合型電界効果トランジスタの実施形態の略断面図である。
【図２】図２は、図１のデバイス中の寸法の一部を示す。
【図３ａ】図３ａおよび３ｂは、それぞれ従来技術によるデバイスと、本開示の教示に従って形成されたデバイスと、におけるソースと底部ゲートとの間の電界方向を模式的に示す。
【図３ｂ】図３ａおよび３ｂは、それぞれ従来技術によるデバイスと、本開示の教示に従って形成されたデバイスと、におけるソースと底部ゲートとの間の電界方向を模式的に示す。
【図４】図４は、本開示の教示に従って決定されたデバイス中のソースとゲートとの間の電界方向を模式的に示す。
【図５】図５は、本開示の教示に従って形成されたデバイスのドレインからゲート領域にわたる略断面図であり、また、トランジスタ内の電界の領域に対する重要な電流流路の相対的な位置を示す。
【図６】図６は、デバイスの形状を略式に示す。
【図７】図７は、本開示の教示に従って形成されたデバイス中の電流流路のシミュレーションを示す。
【図８】図８は、空乏領域および高電界強度のエリアを模式的に示す。
【図９】図９は、バックゲートの輪郭に対する修正を示す。
【発明を実施するための形態】
【００３５】
本明細書に与えられる説明においては、上記のような、下記のような、それ以外などのような用語は、これらが言及する図面に関連して解釈され、かつ、本文書の開示に従って形成されたデバイスに関連して制限されることはないと解釈されるべきである。
【００３６】
加えて、簡潔にするため、デバイス内のドープされた領域は、険しいエッジを持つ矩形形状を有するものとして示されている。当業者は、ドープ領域のエッジは、デバイスの製造中での不純物の拡散のために、空間的に拡散され、丸められていることを理解するであろう。
【００３７】
図１は、改良された接合型電界効果トランジスタの実施形態を模式的に示す。図１では１０で総称して示す接合型電界効果トランジスタは、第１のタイプの半導体、例えば、ソース１４とドレイン１６との間に形成されたＮタイプの半導体のチャネル１２を備える。ドレインおよびソースもまた、第１のタイプの半導体で形成されているが、チャネルよりも重くドープされている。チャネル１２は、第２のタイプの半導体の第１の領域２０の上に形成されている。図１に示す配置ではチャネルの下にあるこの領域２０は、しばしば接合型電界効果トランジスタのバックゲートと呼ばれる。上部ゲートは、チャネル１２に埋め込まれた第２のタイプの半導体の第２の領域２２によって形成される。完成されたデバイス中のチャネル１２は、３つの領域に分割されているものと見なすことが可能である：
１）  上部ゲート２２の下の第１のチャネル領域１２．１、
２）  上部ゲート２２とドレイン１６との間の第２のチャネル領域１２．２、
３）  上部ゲート２２とソース１４との間の第３のチャネル領域１２．３。
【００３８】
このデバイスは、一般的には、デバイスを汚染から保護するために、二酸化シリコンまたは窒化シリコンなどのパッシベーション材料２４の層によって被覆される。デバイスに対して電気的に接触するように、金属製の「ビア」２６が、金属製のコンタクト２８をソース１４と相互接続するために、パッシベーション２４を通って延在する。強化ドープの領域３０が、接触抵抗を減らすために、ソースと金属製ビアとの間の接合のところに形成され得る。ビア３２、金属製コンタクト３４、および強化ドープ領域３６を備える類似の構造がまた、ドレイン１６中に形成される。ビアは金属製である必要はない。
【００３９】
ゲート接続部がゲートドープ２２に作成されている。このゲート接続部は、ゲート領域２２をゲート端末４２に接続するために、パッシベーション材料２４を通って延在するビア４０を備え得る。加えて、図示するように、多結晶シリコンの領域という形態での「リサーフ」構造４４が、ビア４０とゲートドープ２２との間に接続部を形成し得る。リサーフ領域４４は、張り出しフィールドプレート４４ａおよび４４ｂを形成するように輪郭付けされ得る。
【００４０】
トランジスタ１０は、自身を下層の基板から絶縁するために、逆バイアスされたウエル内に形成され得る。このような配置は、当業者には周知である。代替的には、また図１に示すように、トランジスタは、絶縁されたウエル内に形成され得る。したがって、バックゲート２０は、ハンドルウエハ５２上に担持される二酸化シリコンの層５０が境界となり得る。同様に、トランジスタは、側壁５４および５６が境界となり得る。トランジスタは３次元デバイスであることから、トランジスタ１０が形成される箱型構造を形成するために、他の絶縁壁がパッシベーション材料２４から図１の平面の前部および背部で絶縁領域５０に向かって延在している。相対的な位置および、特に、上部ゲート領域２２およびドレイン１６の深さならびにチャネル１２の深さは、ドレインとソースとの間で電流を運ぶこれらの領域から分離される、デバイス内の比較的強力な電界の領域になるように選択され、輪郭付けされる。ドレイン、ソース、およびチャネル、ならびにパッシベーション材料２４を形成するドープされた半導体領域間の境界は、デバイスの上側表面７０を画定するものと見なすことが可能である。
【００４１】
図２は、図１のデバイスの半分を模式図で詳細に示す。したがって、上部ゲート２２の中間点からドレイン１６を通る断面形状が、線図形態で示されている。チャネル２２は、上部ゲート２２と底部ゲート２０との間の領域中に第１のチャネル寸法を有する。この寸法は、Ｗｃｈとして模式的に示されており、第１のチャネル領域１２．１の「幅」（垂直寸法で）に対応している。上部ゲート２２とドレイン１６との間および上部ゲート２２とソース１２との間のチャネル１２の第２および第３の領域１２．２および１２．３は、図２ではＷ２ｃｈとして支援されるより大きい空間的な広がり、すなわち幅を有する。ドレイン１６は、デバイスを形成する半導体の上部表面７０から下方に距離Ｗｄだけ延在する。ドレイン１６の底部からバックゲート２０の頂部までの概念的な間隙は、Ｘｄとして示される。上部ゲート２２とドレイン１６との間の間隔は、Ｌｄとして識別される。
【００４２】
バックゲートは、濃度Ｎｂｇでドープされ、上部ゲート２２は、濃度Ｎｔｇでドープされる。これらのドープ濃度は、上部ゲート２２とチャネル１２との間および底部ゲート２０とチャネル１２との間の接合の周りに欠乏領域が形成される範囲に影響する。相対的なドープ部分および、したがって、任意のゲートソース電圧に対する欠乏領域の空間的な範囲を制御することによって、デバイス内でどの程度に深く、通常ドレイン電流と呼ばれる電流の大多数が上部ゲート２２の下のチャネル領域内を流れるかを決定することが可能となる。使用にあたっては、上部ゲートのドープ濃度Ｎｔｇは、電流が上部ゲート２２の下の領域での深さｄｉのところを流れる傾向があるように底部ゲートドープ濃度Ｎｂｇよりも大きい。チャネル領域では、電流の位置ｄｉは、上部ゲートと底部ゲートという２つの対向するフィールド間の中和点によって決定される。しかしながら、この電流が第１のチャネル領域１２．１を離れるとき、それがまた、上部ゲートおよび底部ゲートからドレインに至る類似のフィールド中和経路に注入されることが長所となる。底部ゲート−チャネル接合は線形階段状接合によって近似させ、上部ゲートは段差接合によって近似させることが可能であるため、ｄｉは、上部ゲート２２からの距離の約２倍であることを意味するが、これは、底部ゲート２０の場合には、これらが、デバイスの両端では電位が等しいため、打ち消し合うためである。図２を検討すると、次式になる。
【化７】
2015079940.tif 000013
【００４３】
電流流路とバックゲート２０との間の公称の距離は、ＸＢＣＨ（＝Ｗｃｈ／３）と名付けられ、公称の電流流路と上部ゲートの底部との間の対応する距離はＸＴＣＨ（＝２Ｗｃｈ／３）と名付けられる。
【００４４】
ある実施形態では、寸法Ｗｃｈは、約０．７ミクロンを超える。したがって、ドープレベルの選択と相まって、上部ゲート２２の下の電流流れが、深刻なフリンジ電界が上部ゲート２２の角のところで発生することを回避するのに十分な深さのところに存在することが保証される。
【００４５】
加えて、ドレインの深さＷｄは、適度に深いように選択される。ある実施形態では、ドレインの深さＷｄは、約０．５μｍに少なくとも等しいかまたはこれを超える。
【００４６】
これらの選択の各々は、異なる仕方でデバイスに影響する。
【００４７】
図３ａおよび３ｂは、２つの電界効果トランジスタのドレイン領域１６の周りの電界ベクトルを模式的に示す。
【００４８】
図３ａおよび３ｂでは、デバイスの全体深さは、概念上は、パッシベーション（図示せず）から基板２０を支えるハンドルウエハ５２までと同じである。しかしながら、図３ｂのデバイスは、図３ａに示すデバイスのチャネル深さよりも大きい深さＷ２ｃｈを有するチャネル１２を有する。各々の場合において、デバイスの採用する電位差は同じであると想定され、これで、図３ａのデバイスのドレインは、図３ｂのデバイスのドレインと同じ電圧であり、また、デバイスの各々のバックゲート２０に印加されるバックゲート電圧もまた同じである。ドレイン１６の直下に位置する図３ａでは６０ａ、図３ｂでは６０ｂと総称される第１の領域では、電界は、バックゲート２０とチャネル１２との間の境界に対して実質的に垂直に延在する。したがって、各々の場合において、電界方向は実質的に同じであるが、その結果としては、図３ｂの電圧差が図３ａのそれと同じであるがより大きい物理的距離にわたって作用するため、領域６０ｂの電界強度は、領域６０ａでの対応する電荷強度より小さくなる。同様に、ドレイン１６からある距離に位置する領域６２ａおよび６２ｂでは、電界は、これまたバックゲート２０とチャネル１２との間の境界に対して実質的に直角（または垂直）である。しかしながら、この場合も、実際の電界強度は、図３ｂのデバイスにおいては、同じ電圧差がより大きい距離にわたって降下するおかげで、図３ａのデバイスにおけるそれと比較して小さい。ドレイン１６のエッジに隣接する図３ａに図示するデバイスでは６４ａで示し、図３ｂに図示するデバイスでは６４ｂで示す領域では、電界は、横方向と下方の双方に延在する。しかしながら、ドレインはチャネルと比較してはるかに強力にドープされているため、その結果として、ドレインはより導電性となり、したがって、チャネルとしてよりも等電位の表面として動作することになる。これは、電界ベクトルはドレイン１６のベースから発しやすいことを意味する傾向がある。図３ｂに示すように、ドレインが深いところでは、領域６６ｂで総称するように、ドレインの頂部の近くには低い電界の領域が存在することを意味する。図３ａ中での対応する領域６６ａは、空間的により広範囲に渡らない、すなわちあまり展開していないため、その結果、より大きい電界強度が、図３ａに示すデバイスの上部表面の近くには、図３ｂに示すデバイスのそれと比較して、より大きい電界強度が存在することになる。
【００４９】
デバイスの動作に影響する別のパラメータは、上部ゲートの周りの電界勾配である。図４は、比較的深いチャネルを有するデバイスの上部ゲート２２とドレイン１６との間の電界を模式的に示す。図４に示すように、上部ゲート２２のそれに類似した深さを有する７０で総称される上部領域での電界ベクトルは、一般に、デバイスの表面に対して水平または平行である。
【００５０】
電界が湾曲した形態をとるデバイス中のより深いところでは、上部ゲート２２の角領域７２での電界ベクトルは、水平方向と垂直方向双方の成分を示す。上部ゲートのエッジとドレイン１６の隣接するエッジとの間の距離Ｌｄは、横方向の電界が、デバイスの望ましい最大絶縁破壊電圧の臨界値未満に降下するように選択される。一般的に、３０ボルトを超える絶縁破壊電圧を有するデバイスの場合、Ｌｄは、約６．５ミクロン程度である。それを超える距離は所望次第で用いることが可能であるが、そうすると、半導体ウエハ上でのデバイスの占有面積が増し、また、オン抵抗を増加させる結果となりかねない。試験デバイスでは、距離Ｌｄは、約３×１０５Ｖｃｍ−１というしきい値強度未満の水平方向電界を設定する距離「ｄｃ」として示す最小距離よりも約１．３倍大きくなるように選択された。
【００５１】
先行する設計上の選択と組み合わされて用いることが可能なさらなる設計上の選択とは、ドレイン深さＷｄを約０．５μｍより大きくすることである。これは、底部ゲート電界をドレインの下のエリアに閉じ込めることによって電流がデバイスの表面に殺到することを回避する効果を有する。
【００５２】
例えば図４のそれらと一緒に図３ｂに示すように、電界ベクトルの重ねあわせを考えると、デバイスの一部の領域では、図３ｂの電界ベクトルの垂直成分は、図４の、特に上部ゲート２２の角７２の近傍における電界ベクトルの垂直成分の逆の符号を有することが明らかになる。これは、デバイス形状を適当に選択することによって利用して、比較的低い電界を生成することが可能であり、さらにその上、デバイス内の電流経路を、主として、低い、または少なくとも減少した電界の領域内で流れるように配置することが可能である。このような配置を図５に模式的に示す。図５は、完成されたデバイス中での電界ベクトルを模式的に示す、また、「一点鎖」線８０であらわすように、ドレイン領域へのゲート内の電流流れの主経路または重要な電流流れの経路を示す。図５に模式的に示すように、電流８０の大部分は、比較的弱い電界強度の領域８２を通って流れる。より大きい電流流れの領域をより大きい電界強度の領域から分離することによって、衝撃イオン化の奇形性がかなり軽減される。大規模の衝撃イオン化は、デバイスの絶縁破壊を生じさせかねず、これは明らかに好ましくない。しかしながら、Ｊ−ＦＥＴの文脈では、いかなる衝撃イオン化でも、上部ゲートであろうと底部ゲートであろうと、ゲートに向かって殺到する少数担体が発生する結果となり、結局、ゲート電流が形成されることになる。これは、ＦＥＴの重要なデバイスパラメータが、ドレイン電流に対するゲート電流の比Ｉｇ／Ｉｄであり、これは小さく抑えるべきであるため、きわめて望ましくない。Ｉｇ／Ｉｄの一般的な値は１×１０−６であり、目標値の１０−７が、全動作電圧にわたって望ましい。
【００５３】
実質的に中和である区域での電流の経路を容易化するためには、電界成分を均衡させることが望ましい。
【００５４】
図６は、図２を参照してすでに検討したデバイスレイアウトを再現する。図６は電流経路と電界成分とを模式的に示す。電流経路を、デバイスの表面の上部ゲート２２の近くにある実質的に水平方向の電界であるより強い電界の領域、すなわち図６で９０と総称されるこのような領域から外しておくためには、我々は、上部ゲートからの電界が、底部ゲートからの電界と等しいことを希望する。底部ゲートは一般にトランジスタ過程形成の初期に形成されるため、それは、より大きい熱量を受容し、したがって、チャネル−バックゲート接合は、線形階段状の接合によって近似することが可能である。しかしながら、デバイス性能を向上させるためには、低雑音とするため低上部ゲート抵抗値を有することが望ましく、この上部ゲート２２に対するより高いドーピングは、上部ゲート−チャネル接合は、片側段差接合として近似することが可能であることを意味する。片側接合と線形階段状接合との間の電界の差は、上部ゲート２２からの電界強度が底部ゲートのそれの２倍であり、したがって、上部ゲート端と底部ゲート端とに等しい電位を持つ均衡した電界を達成するためには、電流経路に沿った全ての点で、上部ゲートからの距離が底部ゲートからの距離の約２倍であるこの経路の中で、電流の大部分が流れるべきであることを意味する。第１近似によれば、これは次式のように寸法を選択することによって達成することが可能である。
【化８】
2015079940.tif 000014
【００５５】
しかしながら、この分析は、ドレインのオーム拡散の影響はバックゲート電界上では無視することが可能であることを前提としている。しかしながら、これが実質的に有効な前提であるためには、ドレインを最小距離「ｄｃ」を超えて少なくともさらに１．３倍分離することが望ましい。したがって、これが、垂直方向のバックゲート深さ「Ｗ２ｃｈ」と、レイアウトの定義された横方向距離「Ｌｄ」とを、
【化９】
2015079940.tif 000015
として再定義するが、式中、ＫはＬｄとｄｃとの比である。Ｋは一般的に約１．３を超える。
【００５６】
ドープ拡散によって許される許容範囲によって、バックゲートまでの深さを次のように書き直すことが可能である：
【化１０】
2015079940.tif 000016
【００５７】
図７は、
【化１１】
2015079940.tif 000017
であるデバイス中での上部ゲート２２の下からドレイン１６への電流経路を示すシミュレーションである。
したがって、この例では、β＝３である。
【００５８】
破線１０２および１０４が境界となっている領域１００であらわされるように、電流流れが上部ゲート２２のエッジのところで角１０６から離れていることが分かる。
【００５９】
図８は、図７のデバイスを示すが、一点鎖線１１０、１１２、および１１４で示されるように、空乏領域境界の推定位置を含む。加えて、「鎖」線１２０および１２２は、電界強度が６×１０４Ｖ／ｃｍを超える、図８でハッチングされていることで識別される領域１２４および１２６の空間的広がりを表す。
【００６０】
いままで示した配置では、チャネルの下部境界は平坦であった。しかしながら、これはそうである必要はなく、本明細書に説明するデバイスは、平坦でないチャネルからゲートへの境界を含むように修正し得る。このような配置を図９に示す。図９に示すように、段差１３０は、バックゲート２０中に形成された。この段差は、バックゲート２０と同じ半導体材料／ドープタイプのものである。段差２０を形成する様々な方法が、当業者には明らかである。１つの方法は、バックゲートをマスクし、段差が発生する開口部を暴露することであり得る。次に、この領域を、バックゲートの残余よりも高い濃度でドープすることが可能である。次にこのマスクを取り外すと、トランジスタは、バックゲート上に形成されたエピタキシャル層を有する。これらの層はチャネルとなるようにドープされる。焼きなまし中、領域２０での増大したドーピングが拡散して、チャネル中に延在する段差領域（丸まったエッジを有する）を作成する。代替的には、複数のエピタキシャル成長段階を実施し、チャネル形成の残余を完了する前にチャネルの底部に段差を形成するようにドーピングを実施することによって、この段差を形成することが可能である。
【００６１】
段差１３０は、チャネルの足部から高さＳだけ延在することが可能である。さらにその上、段差１３０のエッジは、図９に示すように、上部ゲート２２のエッジから、距離Ｅだけ相殺することが可能である。距離Ｅは、正の数でも負の数でもよい。したがって、図９は、上部ゲート２２よりも横方向範囲が大きい段差１３０を示しているが、段差１３０は、より小さい横方向範囲のものでもあり得る。
【００６２】
この段差は、第１のチャネル領域１２．１が、チャネル−ドレイン領域中での電界均衡のために選ばれた垂直方向と横方向との比とは無関係に画定されることを許容する。電界中和チャネル領域からの電流はそれでも、電界中和チャネル−ドレイン領域に注入することが可能であるが、それは、段差１３０が、段差がないときの垂直方向だけとは対照的に、垂直方向と横方向の双方に延在する空乏領域の源であるからである。２つの方向からのこの空乏が、チャネル領域中の上部ゲートに対する底部ゲートの電界を弱め、ＸＢＣＨを０に近づけさせる。したがって、衝撃イオン化を最小にするためには、寸法ＷｃｈおよびＷ２ｃｈは
【化１２】
2015079940.tif 000018
によって関係付けられる。
【００６３】
段差１３０を持つまたは持たないＪＦＥＴのより一般的な条件では、構造の範囲は、
【化１３】
2015079940.tif 000019
と表すことが可能である。
【００６４】
係数αは、ドープ領域の位置の許容範囲を考慮するものであり、ある程度の不整合は受け入れ可能である。
【００６５】
したがって、以下のことを観察することが可能である。
【００６６】
ドレイン（Ｉｄ）に対してゲート電流（Ｉｇ）が少ないのは、高電流密度の領域が高電界強度の領域（例えば、電界強度が、衝撃イオン化が無視不能となるしきい値を超える領域）で発生する結果である。これは特に、電界の作用が電流流れの方向と整列して、衝撃イオン化の危険性が増し、したがって、ゲート電流として出現する少数担体が生成される場合には当てはまる。
【００６７】
ＪＦＥＴのドレイン電流は、競合する空乏領域の２つの寸法均衡によって抑制される。
【００６８】
最も深刻な空乏領域は、上部ゲートから横方向で、底部ゲートから垂直方向にある。
【００６９】
上部ゲートからドレインへの距離Ｌｄを増加させることによって、横方向の電界強度が減少する。電界は、距離に対して線形には減少しないが、それは、半導体材料内部で作用しているが、これは誘電体でないからである。
【００７０】
チャネルへのドレインのコンタクトの深さを増すことによって、垂直方向の電界強度が減少する。
【００７１】
バックゲートからの高電界強度がドレインからの電界と競合することを回避するために、チャネルからドレインへの領域の近くのバックゲートが強くドープされることを回避すると、長所となる。
【００７２】
デバイス形状の配置およびドーピングを適切にすることによって、非常に高い電界の領域を電流密度の大きい領域から離し、それにより、動作条件の任意の集合に対して衝撃イオン化の発生を軽減することが可能となる。
【００７３】
高ドープドレイン領域は、垂直方向電界から表面伝導電流経路を保護するために、デバイスの表面から十分な距離のところに形成すべきである。
【００７４】
チャネル深さは、伝導経路を上部ゲートの角の所の高電界強度の領域から分離するために十分な大きさであるべきである。
【００７５】
したがって、これらの規制を用いて、Ｉｇ／Ｉｄを減少させるために、ＪＦＥＴ内のドープ領域の相対的な寸法および位置の設計を支援することが可能である。
【００７６】
本明細書に記載する技法は、ＮチャネルデバイスとＰチャネルデバイスの双方に対して等しく応用することが可能である。
【００７７】
クレームは、ＵＳＰＴＯへの提示に適切な単独従属形式で提示されている。しかしながら、いかなるクレームも、明瞭に実行不可能である場合を除き、同じカテゴリの任意の先行するクレームに従属し得ることを理解すべきである。
【図１】
2015079940.tif 000024
【図２】
2015079940.tif 000025
【図３ａ】
2015079940.tif 000026
【図３ｂ】
2015079940.tif 000027
【図４】
2015079940.tif 000028
【図５】
2015079940.tif 000029
【図６】
2015079940.tif 000030
【図７】
2015079940.tif 000031
【図８】
2015079940.tif 000032
【図９】
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