(57)【要約】【課題】受信データにノイズが入った場合であっても、クロックデータリカバリ回路の同期はずれを抑制する高速シリアル通信用受信回路を提供する。【解決手段】クロック信号とデータを内包した高速差動信号を入力して２値化した入力データ信号に変換するレシーバ回路１１と、このレシーバ回路１１から出力される入力データ信号に、内部クロック信号を位相同期させて復元クロック信号と復元通信データとを再生して出力するクロックデータリカバリ回路２０と、前記入力データ信号と内部クロック信号とが位相同期するように該内部クロック信号の発振周波数を制御する制御部５０とを備えた高速シリアル通信用受信回路であって、制御部５０は、高速作動信号にノイズが混入している際、前記内部クロック信号の発振周波数を固定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
通信データにクロック信号が付加された高速差動信号を入力して２値化した入力データ信号に変換するレシーバ回路と、このレシーバ回路から出力される入力データ信号に、内部クロック信号を位相同期させて復元クロック信号と復元通信データとを再生して出力するクロックデータリカバリ回路と、前記入力データ信号と内部クロック信号とが位相同期するように該内部クロック信号の発振周波数を制御する制御部とを備えた高速シリアル通信用受信回路であって、
前記制御部は、前記高速作動信号にノイズが混入している際、前記内部クロック信号の発振周波数を固定することを特徴とする高速シリアル通信用受信回路。
【請求項２】
前記制御部は、ビット数変換を行っている際にシンボルエラーが複数回連続して発生した場合、ノイズが混入していると判断することを特徴とする請求項１に記載の高速シリアル通信用受信回路。
【請求項３】
前記高速差動信号にノイズが混入していることを検出するノイズ検出部を備え、
前記制御部は、前記ノイズ検出部がノイズの混入を検出したとき、前記内部クロック信号の発振周波数を固定することを特徴とする請求項１に記載の高速シリアル通信用受信回路。
【請求項４】
クロックデータリカバリ回路は、前記入力データ信号と内部クロック信号との位相を比較する位相比較器と、この位相比較器が比較した位相差に応じた電流を出力するチャージポンプと、このチャージポンプから出力される出力電流を平滑して出力電圧として出力するループフィルタと、このループフィルタから出力される出力電圧に応じた発振周波数で発振して前記内部クロック信号を出力する電圧制御発振器とを有し、
前記制御部は、前記ノイズ検出部がノイズの混入を検出したとき、前記チャージポンプの出力インピーダンスをハイインピーダンスにして、前記ループフィルタから出力される出力電圧を固定させることを特徴とする請求項３に記載の高速シリアル通信用受信回路。
【請求項５】
前記通信データに誤り訂正符号が付加され、
この付加された誤り訂正符号に基づいて誤り訂正処理する誤り訂正部を設けたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の高速シリアル通信用受信回路。
【請求項６】
前記通信データはインターリーブされ、
このインターリーブされた通信データを元の通信データに戻すデインターリーブ処理部を設けたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の高速シリアル通信用受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロックデータリカバリ回路を備えた高速シリアル通信用受信回路に関する。
【背景技術】
【０００２】
従来から、クロックデータリカバリ回路を備えた高速シリアル通信用受信回路が知られている（特許文献１参照）。
【０００３】
かかる高速シリアル通信用受信回路は、受信データの受信開始から、データ転送の規格に応じて規定される同期化検出時間を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに接続失敗処理を行う接続失敗処理段階と、ＣＤＲ（クロックデータリカバリ）回路の動作を補正処理する補正処理段階と、この補正処理後のＣＤＲ回路を用いて前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理段階とを行うようになっていることが開示されている。
【０００４】
この高速シリアル通信用受信回路によれば、同期化クロックに基づく接続ノード間の同期化が非成立のときに、補正処理段階においてＣＤＲ回路の動作が補正処理されることで、該ＣＤＲ回路側の原因が同期化検出時間内で解消できる可能性が高まり、接続失敗処理段階における接続失敗処理を抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような高速シリアル通信用受信回路にあっては、CDR回路はデータ通信時、受信データに静電気ノイズのようなバーストノイズが入った場合、ノイズの影響で乱れた受信データのエッジにCDR回路が追従しようとして位相や周波数が正常な範囲から外れてしまい、たとえノイズがなくなったとしても、誤った周波数で同期してしまうといった可能性がある。このような場合、正常な通信ができなくなり、通信をリスタートさせなければならないという問題が発生する。
【０００６】
この発明の目的は、受信データにバーストノイズが入った場合であっても、クロックデータリカバリ回路の同期はずれを抑制することのできる高速シリアル通信用受信回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明は、通信データにクロック信号が付加された高速差動信号を入力して２値化した入力データ信号に変換するレシーバ回路と、このレシーバ回路から出力される入力データ信号に、内部クロック信号を位相同期させて復元クロック信号と復元通信データとを再生して出力するクロックデータリカバリ回路と、前記入力データ信号と内部クロック信号とが位相同期するように該内部クロック信号の発振周波数を制御する制御部とを備えた高速シリアル通信用受信回路であって、
前記制御部は、前記高速作動信号にノイズが混入している際、前記内部クロック信号の発振周波数を固定することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、受信データにバーストノイズが入った場合であっても、クロックデータリカバリ回路の同期はずれを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明に係る高速シリアル通信用受信回路の構成を示した回路図である。
【図２】図１に示す高速シリアル通信用受信回路のクロックデータリカバリ回路の構成を示したブロック図である。
【図３】図２に示すクロックデータリカバリ回路のチャージポンプの構成を示す回路図である。
【図４】図２に示すクロックデータリカバリ回路のループフィルタの構成を示す回路図である。
【図５】図２に示すクロックデータリカバリ回路の圧制御発振器の構成を示す回路図である。
【図６】図２に示すクロックデータリカバリ回路のノイズ検出部の構成を示すブロック図である。
【図７】図６に示すノイズ検出部の振幅検出部の構成を示す回路図である。
【図８】図６に示すノイズ検出部の電位検出部の構成を示した回路図である。
【図９】高速差動信号が正常な範囲内にある場合を示した模式図である。
【図１０】高速差動信号の振幅が正常値を越えた場合を示す模式図である。
【図１１】高速差動信号の電位が正常値を越えた場合を示す模式図である。
【図１２】高速シリアル通信用受信回路の動作を示すフローチャートである。
【図１３】第２実施例の高速シリアル通信用受信回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、この発明に係る高速シリアル通信用受信回路の実施の形態である実施例を図面に基づいて説明する。
【実施例】
【００１１】
［第１実施例］
図１に示す高速シリアル通信用受信回路１０は、高速差動信号Rxp,Rxmを入力して２値化した受信データ（入力データ信号）rcvdataを出力するレシーバ回路１１を備えている。また、高速シリアル通信用受信回路１０は、クロックデータリカバリ（CDR：Clock Data Recovery)回路２０と、デシリアライザ３０と、ノイズ検出部４０と、制御部５０とを備えている。高速作動信号Rxp,Rxmは、通信データにクロック信号が付加された信号である。
【００１２】
クロックデータリカバリ回路２０は、受信データrcvdataと、後述する制御信号desdataとが入力され、復元クロック信号clkと復元通信データdataとを再生して出力する。
【００１３】
デシリアライザ３０は、シリアルデータをパラレルデータに変換して出力するものである。デシリアライザ３０は、クロックデータリカバリ回路２０から出力される復元クロック信号clkを周期クロック信号desclkとして、復元通信データdataをパラレルデータである復元データ信号desdataとして出力する。
【００１４】
ノイズ検出部４０は、高速差動信号Rxp,Rxmが入力され、高速差動信号Rxp,Rxmにノイズが混入している場合、ノイズ検出信号ndet１,ndet２を出力する。制御部５０は、周期クロック信号desclkと復元データ信号desdataとノイズ検出信号ndet１,ndet２とが入力され、制御信号cdropenと周期クロックclkpと復元データdadtapとが出力される。
［クロックデータリカバリ回路］
クロックデータリカバリ回路２０は、図２に示すように、位相比較器２１とチャージポンプ２２とループフィルタ２３と電圧制御発振器（ＶＣＯ）２４とデータサンプリング部２５とから構成されている。位相比較器２１とチャージポンプ２２とループフィルタ２３と電圧制御発振器２４とで負帰還回路が構成されており、受信データrcvdataと内部クロック信号vcockの位相が同期するように位相比較器２１とデータサンプリング部２５とが制御される。
【００１５】
クロックデータリカバリ回路２０は、閉ループ構成となっており、受信データrcvdataの周波数と位相に内部クロック信号vcockが同期することで、受信データrcvdataからクロックとデータを復元して復元クロック信号clkと復元通信データdataを出力する。
【００１６】
［位相比較器］
位相比較器２１は、入力された受信データrcvdataと内部クロック信号vcockとの位相を比較した結果として、アップ信号upとダウン信号dnを出力する。
【００１７】
［チャージポンプ］
チャージポンプ２２は、位相比較器２１が比較する位相差に応じた電流を出力するものである。
【００１８】
チャージポンプ２２は、図３に示すように、直列接続された２つのスイッチ素子Ｑ１,Ｑ２と、オア回路２２Ａ及びアンド回路２２Ｂと、インバータＩ１,Ｉ２等とから構成されている。チャージポンプ２２は、アップ信号upが入力されるとスイッチ素子Ｑ１がオンしてループフィルタ２３へ電流を流しこみ、ダウン信号ｄｎが入力されるとスイッチ素子Ｑ２がオンしてループフィルタ２３から電流を引き出す。
【００１９】
チャージポンプ２２の入力端子２２ａには、制御部５０から出力される制御信号cdropenが入力するようになっており、この制御信号cdropenがＬレベルのとき、チャージポンプ２２はアップ信号up及びダウン信号dnに応じて通常動作を行う。また、入力端子２２ａに入力される制御信号cdropenがＨレベルのとき、チャージポンプ２２は、スイッチ素子Ｑ１,Ｑ２がオフとなって、出力インピーダンスはハイインピーダンス状態となる。これにより、チャージポンプ２２は、ループフィルタ２３への電流の流し込みや、ループフィルタ２３からの電流の引き出し動作を停止することになる。
【００２０】
［ループフィルタ］
ループフィルタ２３は、図４に示すように、一般的なラグリードフィルタであり、抵抗ＲとキャパシタＣz,Ｃpとから構成されている。ループフィルタ２３は、チャージポンプ２２から出力される出力電流cpoutを平滑して出力電圧vcontとして出力するものであり、抵抗RとキャパシタCzでゼロ点を設定し、抵抗RとキャパシタCpでポールを設定する。
【００２１】
また、ループフィルタ２３は、クロックデータリカバリ回路２０が開ループ動作のとき、すなわち、チャージポンプ２２がハイインピーダンス状態になったとき、キャパシタCz,Cpに蓄えられた電荷で出力電圧vcontの電圧が保持されることになる。つまり、ループフィルタ２３から出力される出力電圧vcontは固定されることになる。
【００２２】
［電圧制御発振器］
電圧制御発振器２４は、図５に示すように、一般的なリング型の構成をしている。電圧制御発振器２４は、ループフィルタ２３から出力される出力電圧vcontであるアナログ制御電圧を入力することで、その出力電圧vcontに応じた周波数で発振して内部クロック信号を出力する。
【００２３】
ループフィルタ２３から出力される出力電圧vcontが一定電圧のとき、電圧制御発振器２４の発振周波数は一定となり、発振周波数は固定された状態となる。
【００２４】
［データサンプリング部］
図２に示すデータサンプリング部２５、受信データrcvdataを位相同期した内部クロック信号vcockでサンプリングし、復元クロック信号clkに同期させて復元通信データdataを出力する。
【００２５】
［ノイズ検出部］
ノイズ検出部４０は、図６に示すように、振幅検出部４１と電位検出部４５とから構成されている。これは、ノイズの受信データへの影響として振幅が大きくなる場合と、電位レベルが上もしくは下に振れる場合を想定していることによる。必ずしも両方必要なわけではなく、どちらか一方だけであってもよい。
【００２６】
［振幅検出部］
振幅検出部４１は、図７に示すように、２つのコンパレータcomp１,comp２とオア回路４２とから構成されている。
【００２７】
コンパレータcomp１,comp２は、オフセットをもったコンパレータであり非反転入力端子が反転入力端子より０.４Ｖ以上となると、出力端子がハイレベルとなる。この０.４Ｖの値は一例であり、この限りではない。
【００２８】
振幅検出部４１は、高速差動信号Rxpが高速差動信号Rxmよりも０.４Ｖ以上高くなった場合、もしくは高速差動信号Rxmが高速差動信号Rxpよりも０.４Ｖ以上高くなった場合、オア回路４２からハイレベルのノイズ検出信号ndet1を出力する。これは、振幅が片側０.４Ｖ(差動０.８Ｖ)以上の状態を検出することに相当するものであり、高速差動信号Rxp,Rxmに例えばバーストノイズが入って高速差動信号の振幅が大きくなっている場合、振幅検出部４１がこれを検出することになる。
【００２９】
［電位検出部］
電位検出部４５は、図８に示すように、４つのコンパレータ４６Ａ〜４６Ｄと３つのオア回路４７〜４９とで構成されている。４つのコンパレータ４６Ａ〜４６Ｄはオフセットが０Ｖである。各コンパレータ４６Ａ〜４６Ｄには、図８に示すように、高速差動信号Rxp,Rxmのどちらか一方と基準電圧Vthp,Vthmのどちらか一方とが、その他方と他方とが入力される。ここで、基準電圧Vthp,Vthmはそれぞれ異常と判断するハイ側、ロー側の閾値電圧である。例えばバーストノイズなどの影響により高速差動信号Rxp,Rxmがそれぞれもしくは両方が基準電圧Vthpより高くもしくは基準電圧Vthmより低くなった場合に、ハイレベルのノイズ検出信号ndet2をオア回路４９から出力する。
【００３０】
［電位検出部４５の動作］
以下に、電位検出部４５の動作を簡単に説明する。
【００３１】
図９に示すように、高速差動信号Rxp,Rxmが正常な場合を示す。なお、高速差動信号Rxp,Rxmの中心電圧（コモン電圧）は０.６Ｖとしている。図７に示す振幅検出部４１のコンパレータcomp１,comp２のオフセットは０.４Ｖに設定され、また図８に示す基準電圧Vthpは、図９に示すように１Ｖとし、基準電圧Vthmは０.２Ｖに設定されている。
【００３２】
これら基準電圧Vthp,Vthmの設定電圧は、高速差動信号Rxp,Rxmの仕様値に対して適切に設定する。図９に示す場合の高速差動信号Rxp,Rxmは正常な範囲内の信号であり、この場合、ノイズ検出部４０は動作せず、ノイズ検出信号ndet１,ndet２はＬレベルのままである。
【００３３】
図１０に示すように、バーストノイズなどの影響により、高速差動信号Rxp,Rxmの振幅が０.４Ｖを越えた場合、振幅検出部４１が動作し、ノイズ検出信号ndet1がＨレベルとなる。
【００３４】
また、図１１のように、高速差動信号Rxp,Rxmが１Ｖよりも高い電位、もしくは０.２Ｖよりも低い電位となった場合には、電位検出部４５が動作し、ノイズ検出信号ndet２がＨレベルとなる。
【００３５】
このように、バーストノイズ等の影響により高速差動信号Rxp,Rxmが正常な範囲を越えた場合には、Ｈレベルのノイズ検出信号ndet１,ndet２として検出することができる。
【００３６】
［動  作］
次に、上記のように構成される高速シリアル通信用受信回路１０の動作を図１２に示すフロー図を参照しながら説明する。
【００３７】
まず、一般的な通信のリンクアップシーケンスとして、受信データの周波数に復元クロック信号clkの周波数を同期させる周波数同期を行う期間と、図２に示すクロックデータリカバリ回路２０の内部クロック信号vcockと、受信データrcvdataの位相を同期させる位相同期期間がある（ステップ１）。
【００３８】
ステップ２では、シンボル境界検出を行う。ここで言うシンボルとは、一般的に高速シリアル通信で使用される8b/10b（ビット数変換）変換等で使用されるシンボルのことである。シンボル境界の検出にはあらかじめ同期用コードを決めておき、その同期用コードを検出することでシンボル境界を判定する。シンボル境界検出することで、10bシンボルごとに10b/8b変換を行い、正常にデータ受信を行うことが可能となる（ステップ３）。
【００３９】
ステップ４では、通常通信時に図６に示すノイズ検出部４０がノイズを検出する(ノイズ検出信号ndet１,ndet２がＨレベルとなる)。例えば、バーストノイズなどにより、振幅検出部４１と電位検出部４５の少なくともどちらか一方がＨレベルのノイズ検出信号ndet１,ndet２を出力すると、図１に示す制御部５０はＨレベルの制御信号cdropenを出力する。この制御信号cdropenは、図３に示すチャージポンプ２２の入力端子２２ａに入力し、チャージポンプ２２のスイッチ素子Ｑ１,Ｑ２がオフとなって、チャージポンプ２２の出力インピーダンスはハイインピーダンス状態となる。これにより、クロックデータリカバリ回路２０が開ループ動作となる。
【００４０】
スイッチ素子Ｑ１,Ｑ２のオフにより、チャージポンプ２２は、ループフィルタ２３への電流の流し込みや、ループフィルタ２３からの電流の引き出し動作を停止する。このため、ループフィルタ２３のキャパシタCz,Cpに蓄えられた電荷で出力電圧vcontの電圧が固定される。このため、電圧制御発振器２４の発振周波数は固定されることになり、ノイズを受けた受信データrcvdataの乱れの影響を受けなくすることができ、クロックデータリカバリ回路２０の同期はずれを抑制することができる。
【００４１】
電圧制御発振器２４が固定周波数で発振している間にノイズの影響がなくなった場合、うまくすれば再度正しくデータを受信できるようになる可能性がある。例えば、正しいシンボルをN回(Nは任意の数)連続で検出した場合（ステップ５）、ノイズの影響がなくなったと判断することができ、このとき制御部５０は、Ｌレベルの制御信号cdropenを出力するとともにステップ３へ戻り、通常通信に復帰する。
【００４２】
正しいシンボルをN回連続して検出されなかった場合、すなわち、シンボルエラーが複数回連続して発生した場合、ステップ５ではノー判断されてステップ６へ進む。
【００４３】
ステップ６では、ノイズがなくなった場合であっても、受信データの周波数と復元クロックの周波数偏差や位相がずれることにより正しいシンボルを受信できなくなっている場合もある。しかし、ノイズ検出から時間Ｔ(Ｔは任意の時間)経過したときには、クロックデータリカバリ回路２０がうまく再度位相引き込みを行い、正しく位相同期できれば通常通信に復帰することができる場合がある。このような場合、制御部５０は制御信号cdropenをＬレベルに戻し、ステップ３へ移行させて通常動作に復帰させる。
【００４４】
また、他の可能性としては位相同期してもシンボル境界がずれてしまう場合も考えられる。この場合には、シンボル境界検出からやり直しとなり、ステップ２へ移行させる。
【００４５】
ここで想定している通信システムでは、同期はずれの可能性を考慮し、通常通信時において通常データの間に、シンボル境界検出用の同期コードをある一定間隔Ｔ２(Ｔ２は任意の時間)で送受信することを想定している。そのため、周波数同期と位相同期さえできていれば、ある一定期間Ｔ２待つことでシンボル境界検出し通常通信に復帰することは可能である。その一定期間Ｔ２待ったとしてもシンボル境界を検出できない場合には、そもそも周波数同期ができていないもしくは誤った周波数で同期してしまっているという可能性が考えられる。その場合には、最初の周波数同期からやり直しとなり、ステップ１へ戻す。
【００４６】
［第２実施例］
図１３は第２実施例の高速シリアル通信用受信回路１１０の構成を示す。
【００４７】
レシーバ回路１１と、クロックデータリカバリ回路２０と、デシリアライザ３０と、制御部１５０とを備えている。この高速シリアル通信用受信回路１１０は、第１実施例の高速シリアル通信用受信回路１０のノイズ検出部４０を省略し、ノイズの検出を制御部１５０で行うようにしたものである。
【００４８】
制御部１５０は、通常通信状態では10bのシンボルから8bのデータへデコード(10b/8b変換)を行っている。10b/8b変換においては10bの組み合わせのほうが8bより多いため、相当する8bデータが存在しない10bの組み合わせがある。通信エラーにおいてビットが化けることで、そのような10b組み合わせとなってしまう場合にはシンボルエラーとして検出する。シンボルエラーは通常の通信状態においても信号品質の劣化等で発生する場合もあるが、例えば2回連続でシンボルエラーが発生した場合はなんらかの異常が起こっていることが想定される。
【００４９】
この場合、受信データにノイズが混入していると想定し、図１２のフロー図のステップ４のノイズ検出動作にはいることができる。この第２実施例の高速シリアル通信用受信回路１１０では、ノイズ検出部４０を削除することができるため、回路構成をより簡単にすることができる。
【００５０】
また、別の例として、図１の高速シリアル通信用受信回路１０の構成と、図１３の制御部１５０を組み合わせ、ノイズ検出をノイズ検出部と制御部の両方で行うことも考えられる。この場合には受信データへのノイズ混入をアナログ電圧的な観点とデジタルデータとしての観点から捉えることができるため、より強固な検出が可能となる。
【００５１】
以上説明したように、受信データのノイズの混入を検出した際、復元クロックの周波数を固定にすることで、ノイズの影響によるクロックデータリカバリ回路２０の同期はずれを抑制することができ、そのまま通常通信に復帰することが可能となる。
【００５２】
ただし、その場合においても最初のノイズによりデータにエラーが発生することは避けられない。ここで、誤り訂正符号を使用することが考えられる。例えば一般的に知られるReed-Solomon誤り訂正符号を使用することでパリティシンボル分だけ通信データとしては冗長になるが、理論上決まった数以内のエラーであれば訂正が可能である。
【００５３】
すなわち、高速差動信号（通信データ）に誤り訂正符号を付加し、この付加された誤り訂正符号に基づいて誤り訂正処理を行う誤り訂正部を高速シリアル通信用受信回路１０,１１０に設ける。
【００５４】
また、ノイズによるエラーはバースト的に連続発生するため、通常の誤り訂正だけだと訂正しきれない可能性が考えられる。その対策としてはインターリーブ機能を設けることが考えられる。インターリーブ機能により通信データをある規則に従って並び替えることで、連続エラーが発生してもエラーを分散することで誤り訂正機能により訂正できる範囲が格段に拡大する。
【００５５】
すなわち、通信データをインターリーブし、このインターリーブされた通信データを元の通信データに戻すデインターリーブ処理部を設け高速シリアル通信用受信回路１０,１１０に設ける。
【００５６】
以上説明したように、本発明により、受信データへノイズが混入したとしてもクロックデータリカバリ回路の同期はずれを抑制することができ、誤り訂正符号やインターリーブ機能を設けることで、うまくすれば通信エラーを抑制することも可能となる。
【００５７】
この発明は、上記実施例に限られるものではなく、特許請求の範囲の発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【符号の説明】
【００５８】
１０            高速シリアル通信用受信回路
１１            レシーバ回路
２０            クロックデータリカバリ回路
２１            位相比較器
２２            チャージポンプ
２３            リープフィルタ
２４            電圧制御発振器
２５            データサンプリング部
３０            デシリアライザ
４０            ノイズ検出部
４１            振幅検出部
４５            電位検出部
５０            制御部
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特許第５２６２１５８号公報
【図１】
2015220612.tif 000003
【図２】
2015220612.tif 000004
【図３】
2015220612.tif 000005
【図４】
2015220612.tif 000006
【図５】
2015220612.tif 000007
【図６】
2015220612.tif 000008
【図７】
2015220612.tif 000009
【図８】
2015220612.tif 000010
【図９】
2015220612.tif 000011
【図１０】
2015220612.tif 000012
【図１１】
2015220612.tif 000013
【図１２】
2015220612.tif 000014
【図１３】
2015220612.tif 000015