(57)【要約】【課題】ＡＤ変換のリニアリティを向上させることができる固体撮像装置を提供することを課題とする。【解決手段】固体撮像装置は、画素の出力信号と時間経過と共にレベルが変化する参照信号とを比較する比較器（３１）と、比較器の比較結果に基づく書き込み制御信号に応じて、カウンタの複数ビットのカウンタ信号をビット毎に保持するための複数の第１のビット記憶部（３３ｎ）及び複数の第２のビット記憶部（３３ｓ）と、比較器と第１及び第２のビット記憶部との間に設けられ、書き込み制御信号の遅延時間を調整するための遅延調整部（３２）とを有し、複数の第１のビット記憶部及び複数の第２のビット記憶部におけるカウンタ信号の遅延時間の大きさの順番は、複数の第１のビット記憶部及び複数の第２のビット記憶部における書き込み制御信号の遅延時間の大きさの順番と同じであることを特徴とする。【選択図】図２
2015154339.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、光電変換に基づく信号を出力する複数の画素と、
前記画素の出力信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第１のビット記憶部と、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第２のビット記憶部と、
前記比較器と前記第１及び第２のビット記憶部との間に設けられ、前記書き込み制御信号の遅延時間を調整するための遅延調整部とを有し、
前記複数の第１のビット記憶部は、前記画素のリセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記画素の非リセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間の大きさの順番は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記書き込み制御信号の遅延時間の大きさの順番と同じであることを特徴とする固体撮像装置。
【請求項２】
前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記カウンタ信号の線の長さの順番は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記書き込み制御信号の線の長さの順番と同じであることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記第１のビット記憶部、前記第２のビット記憶部及び前記遅延調整部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記カウンタ信号の遅延時間の大きさの順番及び前記書き込み制御信号の遅延時間の大きさの順番は、最下位ビットから最上位ビットに向けて遅延時間が大きくなる順番であることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記カウンタ信号の遅延時間の大きさの順番及び前記書き込み制御信号の遅延時間の大きさの順番は、最上位ビットから最下位ビットに向けて遅延時間が大きくなる順番であることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項６】
前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間は、それぞれ、前記複数の第１のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間より長い、又は、前記複数の第１のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間は、それぞれ、前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間及び前記書き込み制御信号の遅延時間より長いことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記カウンタ信号及び前記書き込み信号は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部の間で分岐することを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数の第１のビット記憶部は複数列に配置され、前記複数の第２のビット記憶部は複数列に配置されることを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
行列状に配置され、光電変換に基づく信号を出力する複数の画素と、
前記画素の出力信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第１のビット記憶部と、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第２のビット記憶部と、
前記比較器と前記第１及び第２のビット記憶部との間に設けられ、前記書き込み制御信号の遅延時間を調整するための遅延調整部とを有し、
前記複数の第１のビット記憶部は、前記画素のリセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記画素の非リセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部は相互に隣接し、前記隣接する前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部の一方の側に前記カウンタの出力線及び前記遅延調整部が配置されていることを特徴とする固体撮像装置。
【請求項１０】
前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記カウンタ信号の線の長さの順番は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記書き込み制御信号の線の長さの順番と同じであることを特徴とする請求項９記載の固体撮像装置。
【請求項１１】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記第１のビット記憶部、前記第２のビット記憶部及び前記遅延調整部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項９又は１０記載の固体撮像装置。
【請求項１２】
前記複数の第１のビット記憶部は複数列に配置され、前記複数の第２のビット記憶部は複数列に配置されることを特徴とする請求項９〜１１のいずれか１項に記載の固体撮像装置。
【請求項１３】
行列状に配置され、光電変換に基づく信号を出力する複数の画素と、
前記画素の出力信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、
複数ビットのカウンタ信号を出力するカウンタと、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第１のビット記憶部と、
前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第２のビット記憶部と、
前記比較器と前記第１及び第２のビット記憶部との間に設けられ、前記書き込み制御信号の遅延時間を調整するための遅延調整部とを有し、
前記複数の第１のビット記憶部は、前記画素のリセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記複数の第２のビット記憶部は、前記画素の非リセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、
前記カウンタの出力線及び前記遅延調整部は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部の間に配置されていることを特徴とする固体撮像装置。
【請求項１４】
前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記カウンタ信号の線の長さの順番は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記書き込み制御信号の線の長さの順番と同じであることを特徴とする請求項１３記載の固体撮像装置。
【請求項１５】
さらに、前記画素の列毎に設けられ、前記画素の信号を読み出して保持する複数の読み出し回路を有し、
前記比較器、前記第１のビット記憶部、前記第２のビット記憶部及び前記遅延調整部は、前記画素の列毎に設けられ、
前記比較器は、前記読み出し回路の出力信号と前記参照信号とを比較することを特徴とする請求項１３又は１４記載の固体撮像装置。
【請求項１６】
前記複数の第１のビット記憶部は複数列に配置され、前記複数の第２のビット記憶部は複数列に配置されることを特徴とする請求項１３〜１５のいずれか１項に記載の固体撮像装置。
【請求項１７】
請求項１〜１６のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置に光を結像させる光学部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
ＡＤ（アナログデジタル）変換回路を内蔵したＣＭＯＳイメージセンサは、デジタルカメラ等の画像入力機器に利用されている。特許文献１には、画素アレイの各列にＡＤ変換回路を備える構成が開示されている。各ＡＤ変換回路は、画素信号と参照信号を比較器により比較し、その比較結果に基づき、カウンタから供給されたカウンタ値を第１及び第２の列メモリに保持する構成が開示されている。カウンタは、複数のＡＤ変換回路に対して共通に設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９３８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
カウンタ信号を列メモリへ書き込む際、カウンタ信号の遅延量と、カウンタ値の列メモリへの書込みを制御する比較器からの制御信号の遅延量とに差が生じる。第１の列メモリに対する遅延量と第２の列メモリに対する遅延量差が大きいと、ＡＤ変換のリニアリティが悪化するという課題がある。
【０００５】
本発明の目的は、ＡＤ変換のリニアリティを向上させることができる固体撮像装置及び撮像システムを提供することである。
【課題を解決するための手段】
【０００６】
本発明の固体撮像装置は、行列状に配置され、光電変換に基づく信号を出力する複数の画素と、前記画素の出力信号と時間経過と共にレベルが変化する参照信号とを比較する比較器と、複数ビットのカウンタ信号を出力するカウンタと、前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第１のビット記憶部と、前記比較器の比較結果に基づく書き込み制御信号に応じて、前記複数ビットのカウンタ信号をビット毎に保持するための複数の第２のビット記憶部と、前記比較器と前記第１及び第２のビット記憶部との間に設けられ、前記書き込み制御信号の遅延時間を調整するための遅延調整部とを有し、前記複数の第１のビット記憶部は、前記画素のリセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、前記複数の第２のビット記憶部は、前記画素の非リセット状態における前記画素の出力信号を比較した場合の前記カウンタ信号を保持し、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記カウンタ信号の遅延時間の大きさの順番は、前記複数の第１のビット記憶部及び前記複数の第２のビット記憶部における前記書き込み制御信号の遅延時間の大きさの順番と同じであることを特徴とする。
【発明の効果】
【０００７】
カウンタ信号及び書き込み制御信号の遅延時間に起因するＡＤ変換のリニアリティ悪化を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】固体撮像装置の構成例を示す図である。
【図２】第１の実施形態に係る列ＡＤコンバータ部の構成例を示す図である。
【図３】ＡＤ変換のタイミングチャートである。
【図４】ＡＤ変換の詳細を示すタイミングチャートである。
【図５】第２の実施形態に係る列ＡＤコンバータ部の構成例を示す図である。
【図６】第３の実施形態に係る列ＡＤコンバータ部の構成例を示す図である。
【図７】第４の実施形態に係る撮像システムの構成例を示す図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示す図である。固体撮像装置は、画素部１と、読み出し回路２と、列ＡＤコンバータ３と、参照信号生成部４と、共通カウンタ５とを有する。画素部１は、２次元行列状に配置され、光電変換に基づく信号を出力する複数の画素を有する。画素部１は、各行の画素が順次選択され、選択された行の画素の信号を読み出し回路２に出力する。読み出し回路２は、画素部１の列毎に設けられる。各列の読み出し回路２は、各列の画素の信号を読み出して保持する。列ＡＤコンバータ３は、画素部１の列毎に配置される。参照信号生成部４は、時間経過と共にレベルが変化する参照信号（ランプ信号）を生成し、参照信号を各列の列ＡＤコンバータ３に出力する。共通カウンタ５は、複数ビットのカウンタ値をカウントし、バス線６を介してカウンタ信号を各列の列ＡＤコンバータ３に出力する。各列の列ＡＤコンバータ３は、各列の読み出し回路２が出力する信号と参照信号生成部４が生成する参照信号とを比較し、各列の読み出し回路２が出力する画素信号をアナログからデジタルに変換する。なお、バス線６には、各列又は複数列の列ＡＤコンバータ３に対して、バッファを設けてもよい。
【００１０】
図２は、列ＡＤコンバータ３の構成例を示す図である。列ＡＤコンバータ３は、比較器３１と、ラッチ制御回路３２と、記憶部３３ｎ及び３３ｓを有する。ビットバス線６ａ〜６ｄは、図１のバス線６に対応する。共通カウンタ５は、バス線６ａ〜６ｄを介して、記憶部３３ｎ及び３３ｓにカウンタ値を示すカウンタ信号を供給する。比較器３１は、読み出し回路２が出力する信号と参照信号生成部４が生成する参照信号とを比較し、比較結果信号をラッチ制御回路３２に出力する。ラッチ制御回路３２は、比較結果信号に応じて、ラッチ信号を出力する。記憶部（Ｎメモリ）３３ｎは、ビット記憶部（第１のビット記憶部）ＭＮ１〜ＭＮ３を有する。ビット記憶部ＭＮ１〜ＭＮ３は、画素部１の画素のリセット状態において、ラッチ制御回路３２が出力するラッチ信号（書き込み制御信号）に応じて、ビットバス線６ａ〜６ｃを介して、下位３ビットのカウンタ値をビット毎に保持する。記憶部３３ｎには、画素部１の画素のリセット状態における画素のノイズ信号が記憶される。記憶部（Ｓメモリ）３３ｓは、ビット記憶部（第２のビット記憶部）ＭＳ１〜ＭＳ４を有する。ビット記憶部ＭＳ１〜ＭＳ４は、画素部１の画素の非リセット状態において、ラッチ制御回路３２が出力するラッチ信号（書き込み制御信号）に応じて、ビットバス線６ａ〜６ｄを介して、４ビットのカウンタ値をビット毎に保持する。記憶部３３ｓには、画素部１の画素の非リセット状態における画素の光電変換に基づく画素信号が記憶される。記憶部３３ｎ及び３３ｓは、ラッチ制御回路３２に対して、一列に配置されている。記憶部３３ｎ及び３３ｓの並び順は、ラッチ制御回路３２に近い方から、ビット記憶部ＭＮ１、ＭＮ２、ＭＮ３、ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４という順番で配置されている。第１のビット記憶部ＭＮ１〜ＭＮ３及び第２のビット記憶部ＭＳ１〜ＭＳ４は相互に隣接している。隣接する第１のビット記憶部ＭＮ１〜ＭＮ３及び第２のビット記憶部ＭＳ１〜ＭＳ４の一方の側に共通カウンタ５の出力バス線（出力線）６ａ〜６ｄ及びラッチ制御回路３２が配置されている。
【００１１】
ラッチ制御回路３２は、比較器３１の出力信号をラッチし、記憶部３３ｎ及び３３ｓに出力する。記憶部３３ｎ及び３３ｓは、比較器３１の出力信号が反転すると、それぞれ、バス線６ａ〜６ｃのカウンタ値及びバス線６ａ〜６ｄのカウンタ値を保持する。ラッチ制御回路３２は、誤動作の抑制、オーバーフロー機能、記憶部３３ｎ及び３３ｓの変位電流を抑制するために設けられる。また、ラッチ制御回路３２は、比較器３１と記憶部３３ｎ，３３ｓとの間に設けられ、ラッチ信号の遅延時間を調整するための遅延調整部であり、バッファ回路でもよい。
【００１２】
比較器３１の差動入力端子には、読み出し回路２の出力信号と参照信号生成部４の参照信号とが入力される。比較器３１は、読み出し回路２の出力信号と参照信号の大きさを比較し、比較結果に応じてハイレベル又はローレベルの信号を出力する。読み出し回路２の出力信号と参照信号の大小関係が逆転する時、比較器３１の出力信号がハイレベルからローレベル、又はローレベルからハイレベルに遷移する。比較器３１の出力信号が反転するタイミングで、ラッチ制御回路３２は、ラッチ信号（パルス信号）を出力する。ラッチ制御回路３２がラッチ信号を出力するタイミングで、記憶部３３ｎ及び３３ｓは共通カウンタ５から出力されるカウンタ値を保持する。記憶部３３ｎ及び３３ｓに記憶されたデジタルデータは、映像信号処理部８３０（図７）に順次出力される。映像信号処理部８３０は、記憶部３３ｎに記憶されているカウンタ値と記憶部３３ｓに記憶されているカウンタ値の差分をとることにより、ノイズを除去し、画素の信号成分を抽出し、また必要に応じてその他の演算処理を行い、出力する。
【００１３】
図３は、図１の固体撮像装置の駆動方法を説明するためのタイミングチャートである。タイミングチャートは、１行分の画素の信号をＡＤ変換するタイミングを示す。時刻ｔ１からｔ２までの期間Ｔ１Ｎは、ノイズ信号の読み出し期間である。時刻ｔ１〜ｔ２では、読み出し回路２は、画素部１の画素のリセット状態において、画素部１の画素のノイズ信号を読み出して保持する。時刻ｔ２からｔ６までの期間Ｔ２Ｎは、ノイズ信号のＡＤ変換期間である。時刻ｔ３では、信号ＣＮＴがハイレベルになり、共通カウンタ５は、カウンタ値のカウントアップを開始し、カウンタ信号を出力し、参照信号生成部４は、参照信号（ランプ信号）の生成を開始する。時刻ｔ４では、参照信号が読み出し回路２の出力信号Ｎより大きくなり、比較器３１の出力信号は、ローレベルからハイレベルに遷移する。時刻ｔ４では、共通カウンタ５のカウンタ信号は、例えば「ｎ」のカウンタ値を示している。ラッチ制御回路３２は、比較器３１の出力信号がローレベルからハイレベルに遷移すると、ラッチ信号（パルス信号）を出力する。記憶部３３ｎは、ラッチ信号が入力されると、共通カウンタ５が出力するカウンタ信号（「ｎ」のカウンタ値）を書き込んで保持する。時刻ｔ５では、信号ＣＮＴがローレベルになり、共通カウンタ５は、カウンタ値のカウントアップを終了し、カウンタ値を０にリセットし、参照信号生成部４は、参照信号の生成を終了する。時刻ｔ６では、ノイズ信号のＡＤ変換期間が終了し、参照信号がリセットされる。
【００１４】
時刻ｔ６からｔ７までの期間Ｔ１Ｓは、画素信号の読み出し期間である。時刻ｔ６〜ｔ７では、信号ＴＳがハイレベルパルスになり、画素部１内の選択行の各列の画素は、光電変換に基づく画素信号を各列の読み出し回路２に出力する。読み出し回路２は、画素部１の画素の非リセット状態において、画素部１の画素の光電変換に基づく画素信号を読み出して保持する。時刻ｔ７からｔ１１までの期間Ｔ２Ｓは、画素信号のＡＤ変換期間である。時刻ｔ８では、信号ＣＮＴがハイレベルになり、共通カウンタ５は、カウンタ値のカウントアップを開始し、カウンタ信号を出力し、参照信号生成部４は、参照信号の生成を開始する。時刻ｔ９では、参照信号が読み出し回路２の出力信号Ｓより大きくなり、比較器３１の出力信号は、ローレベルからハイレベルに遷移する。時刻ｔ９では、共通カウンタ５のカウンタ信号は、例えば「ｎ」のカウンタ値を示している。ラッチ制御回路３２は、比較器３１の出力信号がローレベルからハイレベルに遷移すると、ラッチ信号（パルス信号）を出力する。記憶部３３ｓは、ラッチ信号が入力されると、共通カウンタ５が出力するカウンタ信号（「ｎ」のカウンタ値）を書き込んで保持する。ここでは、暗時の撮影の例を示し、画素のリセット時のノイズ信号Ｎと画素の非リセット時の画素信号Ｓは等しく、記憶部３３ｎに記憶されるカウンタ値と、記憶部３３ｓに記憶されるカウンタ値は共にｎである。時刻ｔ１０では、信号ＣＮＴがローレベルになり、共通カウンタ５は、カウンタ値のカウントアップを終了し、カウンタ値を０にリセットし、参照信号生成部４は、参照信号の生成を終了する。時刻ｔ１１では、画素信号のＡＤ変換期間が終了し、参照信号がリセットされる。その後、各列の記憶部３３ｎ及び３３ｓに記憶されたカウンタ値は、画素信号及びノイズ信号に対応するデジタルデータとして映像信号処理部８３０（図７）に順次出力される。読み出す画素の行を変えて、上記の処理を繰り返すことにより、全行又は一部の行の画素を読み出すことができる。
【００１５】
図４は、ラッチ制御回路３２及び共通カウンタ５から記憶部３３ｎ及び３３ｓへの信号の伝搬遅延を示すタイミングチャートである。まず、ラッチ制御回路３２から記憶部３３ｎ及び３３ｓへのラッチ信号の伝搬遅延を説明する。図２において、ラッチ制御回路３２の出力線は、記憶部３３ｎの各ビット記憶部ＭＮ１、ＭＮ２、ＭＮ３、及び記憶部３３ｓの各ビット記憶部ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４に接続されている。図４において、ラッチ信号Ｌ０は、ラッチ制御回路３２の出力直後の信号である。ディレイドラッチ信号Ｌ１は、ビット記憶部ＭＮ１に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ１遅延した信号である。ディレイドラッチ信号Ｌ２は、ビット記憶部ＭＮ２に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ２遅延した信号である。ディレイドラッチ信号Ｌ３は、ビット記憶部ＭＮ３に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ３遅延した信号である。ディレイドラッチ信号Ｌ４は、ビット記憶部ＭＳ１に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ４遅延した信号である。ディレイドラッチ信号Ｌ５は、ビット記憶部ＭＳ２に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ５遅延した信号である。ディレイドラッチ信号Ｌ６は、ビット記憶部ＭＳ３に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ６遅延した信号である。ディレイドラッチ信号Ｌ７は、ビット記憶部ＭＳ４に入力されるラッチ信号であり、ラッチ信号Ｌ０に対して遅延時間ＴＤ＿Ｌ７遅延した信号である。上記の遅延時間ＴＤ＿Ｌ１〜ＴＤ＿Ｌ７は、ラッチ制御回路３２からビット記憶部ＭＮ１〜ＭＮ３、ＭＳ１〜ＭＳ４までの距離が長いほど長くなる。
【００１６】
次に、共通カウンタ５から記憶部３３ｎ及び３３ｓへのカウンタ信号の伝搬遅延を説明する。共通カウンタ５の出力バス線６は、４ビットバス線６ａ〜６ｄを含む。ビットバス線６ａは、ビット記憶部ＭＮ１及びＭＳ１に接続される。ビットバス線６ｂは、ビット記憶部ＭＮ２及びＭＳ２に接続される。ビットバス線６ｃは、ビット記憶部ＭＮ３及びＭＳ３に接続される。ビットバス線６ｄは、ビット記憶部ＭＮ４に接続される。カウンタバス信号は、バス線６のカウンタ信号を示す。ビットバス線６ａのカウンタ信号は１ビット目（最下位ビット）のカウンタ信号である。ビットバス線６ｂのカウンタ信号は２ビット目のカウンタ信号である。ビットバス線６ｃのカウンタ信号は３ビット目のカウンタ信号である。ビットバス線６ｄのカウンタ信号は４ビット目（最上位ビット）のカウンタ信号である。
【００１７】
ディレイドカウンタ信号６ａｎは、ビット線６ａからビット記憶部ＭＮ１に入力されるカウンタ信号であり、ビット線６ａのカウンタ信号に対して遅延時間ＴＤ＿Ｃ１ｎ遅延した信号である。ディレイドカウンタ信号６ａｓは、ビット線６ａからビット記憶部ＭＳ１に入力されるカウンタ信号であり、ビット線６ａのカウンタ信号に対して遅延時間ＴＤ＿Ｃ１ｓ遅延した信号である。共通カウンタ５に対してビット記憶部ＭＳ１はビット記憶部ＭＮ１より遠いので、遅延時間ＴＤ＿Ｃ１ｓは遅延時間ＴＤ＿Ｃ１ｎより長い。
【００１８】
ディレイドカウンタ信号６ｂｎは、ビット線６ｂからビット記憶部ＭＮ２に入力されるカウンタ信号であり、ビット線６ｂのカウンタ信号に対して遅延時間ＴＤ＿Ｃ２ｎ遅延した信号である。ディレイドカウンタ信号６ｂｓは、ビット線６ｂからビット記憶部ＭＳ２に入力されるカウンタ信号であり、ビット線６ｂのカウンタ信号に対して遅延時間ＴＤ＿Ｃ２ｓ遅延した信号である。共通カウンタ５に対してビット記憶部ＭＳ２はビット記憶部ＭＮ２より遠いので、遅延時間ＴＤ＿Ｃ２ｓは遅延時間ＴＤ＿Ｃ２ｎより長い。また、共通カウンタ５に対してビット記憶部ＭＮ２及びＭＳ２はそれぞれビット記憶部ＭＮ１及びＭＳ１より遠いので、遅延時間ＴＤ＿Ｃ２ｎ及びＴＤ＿Ｃ２ｓはそれぞれ遅延時間ＴＤ＿Ｃ１ｎ及びＴＤ＿Ｃ１ｓより長い。
【００１９】
ディレイドカウンタ信号６ｃｎは、ビット線６ｃからビット記憶部ＭＮ３に入力されるカウンタ信号であり、ビット線６ｃのカウンタ信号に対して遅延時間ＴＤ＿Ｃ３ｎ遅延した信号である。ディレイドカウンタ信号６ｃｓは、ビット線６ｃからビット記憶部ＭＳ３に入力されるカウンタ信号であり、ビット線６ｃのカウンタ信号に対して遅延時間ＴＤ＿Ｃ３ｓ遅延した信号である。共通カウンタ５に対してビット記憶部ＭＳ３はビット記憶部ＭＮ３より遠いので、遅延時間ＴＤ＿Ｃ３ｓは遅延時間ＴＤ＿Ｃ３ｎより長い。また、共通カウンタ５に対してビット記憶部ＭＮ３及びＭＳ３はそれぞれビット記憶部ＭＮ２及びＭＳ２より遠いので、遅延時間ＴＤ＿Ｃ３ｎ及びＴＤ＿Ｃ３ｓはそれぞれ遅延時間ＴＤ＿Ｃ２ｎ及びＴＤ＿Ｃ２ｓより長い。
【００２０】
ディレイドカウンタ信号６ｄｓは、ビット線６ｄからビット記憶部ＭＳ４に入力されるカウンタ信号であり、ビット線６ｄのカウンタ信号に対して遅延時間ＴＤ＿Ｃ４ｓ遅延した信号である。共通カウンタ５に対してビット記憶部ＭＳ４はビット記憶部ＭＳ３より遠いので、遅延時間ＴＤ＿Ｃ４ｓは遅延時間ＴＤ＿Ｃ３ｓより長い。
【００２１】
本実施形態の重要な点は、ビット記憶部ＭＮ１〜ＭＮ３、ＭＳ１〜ＭＳ４に対して、ディレイドラッチ信号Ｌ１〜Ｌ７の遅延時間が増加する順番とディレイドカウンタ信号の遅延時間の増加する順番が同じである点である。
【００２２】
特許文献１は、カウンタ信号に対する記憶部（Ｎメモリ）３３ｎ及び記憶部（Ｓメモリ）３３ｓの配置概念を開示している。しかし、特許文献１は、ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４の配置を開示しておらず、ラッチ制御回路３２に対するビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４の配置も開示していない。当然、特許文献１は、その回路の配置によって生じるＡＤ変換のリニアリティ悪化の問題点についても開示していない。例えば、特許文献１の図４に記載の通り、カウンタ信号バス６をＮメモリとＳメモリの中間に配置し、更に、カウンタ信号線８３ｎ、８３ｓに対し、近い方から遠い方に向かって、Ｎメモリ及びＳメモリのそれぞれ下位ビットから上位ビットの順に配置する。ラッチ制御回路は、比較器と列メモリの間に配置する。この場合、Ｎメモリは、上位ビット側はラッチ信号の遅れは小さく、カウンタ信号の遅れは大きい。例えば、ラッチ信号の遅延時間はＴＤ＿Ｌ１であり、カウンタ信号の遅延時間はＴＤ＿Ｃ３ｎとなる。一方、Ｓメモリは、上位ビット側はラッチ信号もカウンタ信号も遅れはともに大きくなる。例えば、ラッチ信号の遅延時間はＴＤ＿Ｌ７であり、カウンタ信号の遅延時間はＴＤ＿Ｃ４ｓとなる。この遅延時間が増加する順番が異なるＮ信号（ノイズ信号）とＳ信号（画素信号）を引き算すると、大きな遅延ズレとなり、その結果、ＡＤ変換のリニアリティが悪化する。特に、バイナリコードのカウンタ信号では、この悪化による画像への影響が大きい。ただし、バイナリコードに限定されるものではない。
【００２３】
この課題を鑑み、本実施形態は、以下の３点の特徴を有する。
（１）記憶部３３ｎ及び３３ｓの各ビット記憶部ＭＮ１〜ＭＮ３、ＭＳ１〜ＭＳ４に対して、ラッチ信号の遅延時間が増加する順番とカウンタ信号の遅延時間の増加する順番が同じである。
（２）比較器３１と記憶部３３ｎ，３３ｓの間の遅延時間を調整するために、比較器３１の後段にラッチ制御回路３２（又はバッファ回路）を設ける。これにより、ラッチ信号の遅延時間をカウンタ信号の遅延時間に近づけることができる。
（３）カウンタ信号バス線６及びラッチ制御回路３２（又はバッファ回路）が、記憶部３３ｎ及び３３ｓに対し略同様な位置に配置されている。
【００２４】
以上のように、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４におけるカウンタ信号の遅延時間の大きさの順番は、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４におけるラッチ信号の遅延時間の大きさの順番と同じである。すなわち、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４におけるカウンタ信号の線の長さの順番は、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４におけるラッチ信号の線の長さの順番と同じである。
【００２５】
図２では、ビット記憶部ＭＳ１〜ＭＳ４におけるカウンタ信号の遅延時間及びラッチ信号の遅延時間は、それぞれ、ビット記憶部ＭＮ１〜ＭＮ３におけるカウンタ信号の遅延時間及びラッチ信号の遅延時間より長い。記憶部３３ｎ及び３３ｓを入れ換え、ビット記憶部ＭＮ１〜ＭＮ３におけるカウンタ信号の遅延時間及びラッチ信号の遅延時間は、それぞれ、ビット記憶部ＭＳ１〜ＭＳ４におけるカウンタ信号の遅延時間及びラッチ信号の遅延時間より長くしてもよい。
【００２６】
本実施形態によれば、ビット記憶部ＭＮ１〜ＭＮ３、ＭＳ１〜ＭＳ４において、ラッチ信号とカウンタ信号の相対的な遅延時間差が低減され、ＡＤ変換のリニアリティを改善することができる。
【００２７】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る列ＡＤコンバータ３の構成例を示す図である。以下、本実施形態（図５）が第１の実施形態（図２）と異なる点を説明する。バッファ回路３４は、ラッチ制御回路３２の出力端子と記憶部３３ｎ、３３ｓの間に接続される。バッファ回路３４は、ラッチ制御回路３２から記憶部３３ｎ，３３ｓの分岐点までの遅延時間を調整することができる遅延調整部である。また、カウンタ信号バス線６ａ〜６ｄから記憶部３３ｎ，３３ｓ分岐点までの間にバッファ回路３４に対応するバッファ回路を設けるとよりよい。なお、バッファ回路３４は、なくてもよい。
【００２８】
本実施形態では、記憶部３３ｎ及び３３ｓにおいて、ラッチ信号の遅延時間をカウンタ信号の遅延時間に近づけるために、ラッチ制御回路３２のラッチ信号の分岐点が、カウンタ信号と同様に、記憶部３３ｎ及び３３ｓの間に設けられる。すなわち、カウンタ信号及びラッチ信号は、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４の間で分岐する。ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４の距離は、ラッチ信号の分岐点及びカウンタ信号の分岐点の両方に対して、同じ順番で並ぶ。共通カウンタ５の出力バス線（出力線）６ａ〜６ｄ及びバッファ３４は、第１のビット記憶部ＭＮ１〜ＭＮ３及び第２のビット記憶部ＭＳ１〜ＭＳ４の間に配置されている。これにより、ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４において、カウンタ信号とラッチ信号の遅延時間の順番をそろえ、カウンタ信号とラッチ信号の遅延時間の差を小さくすることができる。
【００２９】
本実施形態では、ラッチ信号の分岐点及びカウンタ信号の分岐点に対して、ビット記憶部ＭＮ１〜ＭＮ３及びビット記憶部ＭＳ１〜ＭＳ４の配置を上下対称としている。これにより、ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４におけるラッチ信号とカウンタ信号の伝搬遅延時間を相対的に合わせながら、その遅延時間の差を低減することができる。
【００３０】
本実施形態では、バッファ回路３４のみを記憶部３３ｎ及び３３ｓの間に配置しているが、同様に、ラッチ制御回路３２を記憶部３３ｎ及び３３ｓの間に配置してもよい。
【００３１】
また、便宜上、ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４を最下位ビットから最上位ビットに対応する順で配置しているが、ビット記憶部ＭＮ１〜ＭＮ３，ＭＳ１〜ＭＳ４の各ビットの順番がそろっていればよい。すなわち、昇順でも降順でもかまわない。
【００３２】
すなわち、カウンタ信号の遅延時間の大きさの順番及びラッチ信号の遅延時間の大きさの順番は、最下位ビットから最上位ビットに向けて遅延時間が大きくなる順番にすることができる。また、逆に、カウンタ信号の遅延時間の大きさの順番及びラッチ信号の遅延時間の大きさの順番は、最上位ビットから最下位ビットに向けて遅延時間が大きくなる順番にしてもよい。
【００３３】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る列ＡＤコンバータ３の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。記憶部３３ｎでは、第１列に奇数ビット記憶部ＭＮ１及びＭＮ３が配列され、第２列に偶数ビット記憶部ＭＮ２及びＭＮ４が配列される。また、記憶部３３ｓでは、第１列に奇数ビット記憶部ＭＳ１、ＭＳ３及びＭＳ５が配列され、第２列に偶数ビット記憶部ＭＳ２、ＭＳ４及びＭＳ６が配列される。すなわち、記憶部３３ｎ及び３３ｓは、それぞれ２列に配置される。記憶部３３ｎ及び３３ｓは、それぞれ複数列に配置することができる。その場合でも、ラッチ信号及びカウンタ信号は、記憶部３３ｎについてはビット記憶部ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の順番、記憶部３３ｓについてはＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、ＭＳ６の順番に供給される。これにより、複数ビットの記憶部ＭＮ１〜ＭＮ４，ＭＳ１〜ＭＳ６を複数列に配置する場合においても、ラッチ信号とカウンタ信号の伝搬遅延時間の相対的な差が低減され、ＡＤ変換のリニアリティを改善することができる。
【００３４】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像装置８２０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。固体撮像装置８２０は、第１〜第３の実施形態の固体撮像装置が用いられる。
【００３５】
レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置８２０の複数の画素が２次元状に配列された画素部１に結像させ、被写体の像を形成する。固体撮像装置８２０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１に結像された光に応じた信号を出力する。固体撮像装置８２０から出力された信号は、映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は、画像データとして記録・通信部８４０に出力される。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に出力し、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、映像信号処理部８３０からの信号を入力し、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作を行う。
【００３６】
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像装置８２０及び映像信号処理部８３０の駆動タイミングを制御する。
【００３７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００３８】
１  画素部、２  読み出し回路、３  列ＡＤコンバータ、４  参照信号生成部、５  共通カウンタ、６  カウンタ信号バス線、３１  比較器、３２  ラッチ制御回路、３３ｎ，３３ｓ  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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