(57)【要約】【課題】信号品質を向上させる。【解決手段】位相差検出器は、複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する。複数の遅延素子が環状に接続された発振器は、検出された位相差に応じて複数の発振信号を生成する。低速信号生成回路は、発振信号より周波数の低い低速信号を生成する。検出回路は、基準タイミングと低速信号が変化したタイミングとの差を検出する。選択部は、参照信号に対する位相差が前記検出された差に近くなるよう発振信号を選択する。出力部は、生成された低速信号を選択された発振信号に同期して出力する。【選択図】図２
2015154088.tif 000002
【特許請求の範囲】
【請求項１】
複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、
前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、
前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、
所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、
前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、
前記生成された低速信号を前記選択された発振信号に同期して出力する出力部と
を具備する信号生成回路。
【請求項２】
前記低速信号生成回路は、前記複数の発振信号のいずれかを分周した動作信号に同期して前記低速信号を生成する
請求項１記載の信号生成回路。
【請求項３】
前記参照信号に同期した信号を動作信号として生成する動作信号生成回路をさらに具備し、
前記低速信号生成回路は、前記動作信号に同期して前記低速信号を生成する
請求項１記載の信号生成回路。
【請求項４】
前記低速信号生成回路は、
所定の動作信号に同期して入力値を積算して積算値を生成する積算器と、
前記基準タイミングを示す所定値を前記積算値が超えたか否かを示す信号を前記動作信号に同期して前記低速信号として生成する低速信号生成器とを備え、
前記検出回路は、前記低速信号の周期内における前記積算値の最大値と前記所定値との差を検出する
請求項１記載の信号生成回路。
【請求項５】
入力された入力信号と前記出力された低速信号との位相を比較して位相差を供給する位相比較回路をさらに具備し、
前記低速信号生成回路は、前記供給された位相差に基づいて前記低速信号を生成する
請求項１記載の信号生成回路。
【請求項６】
複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、
前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、
前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、
所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、
前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、
前記生成された低速信号を前記選択された発振信号に同期して出力する出力部と、
前記出力された低速信号に同期して動作する動作回路と
を具備する電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、信号生成回路および電子装置に関する。詳しくは、ジッタを抑制したクロック信号を生成する信号生成回路および電子装置に関する。
【背景技術】
【０００２】
従来より、電子装置においては、様々な周波数のクロック信号を生成するためにクロック生成回路が用いられている。例えば、数値制御発振器、丸めモジュール、遅延ロックループ（ＤＬＬ：Delay-Locked Loop）、マルチプレクサおよびフリップフロップを備えるクロック生成装置が提案されている（例えば、特許文献１参照。）。このクロック生成装置において数値制御発振器は、位相差を示す信号に基づいてクロック信号ＮＣＯＣＬＫを生成し、丸めモジュールは、そのクロック信号ＮＣＯＣＬＫにおけるジッタを検出している。
【０００３】
また、ＤＬＬは、位相比較器と複数段の遅延素子とを備え、その位相比較器は、最終段の遅延素子からの信号と参照クロック信号ＭＣＬＫとの位相差を検出する。そして、複数段の遅延素子は、検出された位相差に応じた遅延時間により、参照クロック信号ＭＣＬＫを遅延させて、位相の異なる複数のクロック信号ＤＣＬＫを生成する。また、マルチプレクサは、丸めモジュールにより検出されたジッタに基づいてクロック信号ＤＣＬＫのいずれかを選択する。フリップフロップは、クロック信号ＮＣＯＣＬＫを保持し、選択されたクロック信号ＤＣＬＫに同期して（言い換えれば、リタイミングして）出力する。
【０００４】
このように、検出されたジッタに基づいて、フリップフロップが、クロック信号ＮＣＯＣＬＫをリタイミングするためにジッタが抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−５０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術では、ジッタを十分に低減することができないおそれがある。なぜならば、上述の回路では、ＤＬＬにおいて定常位相誤差が発生してしまうためである。この定常位相誤差は、ＤＬＬ内の位相比較器に生じたオフセット電圧などの影響により、ＤＬＬ内の最終段の遅延素子からのクロック信号ＤＣＬＫと、参照クロック信号ＭＣＬＫとの位相が定常的に一致しなくなる位相誤差である。この定常位相誤差により、複数のクロック信号ＤＣＬＫのそれぞれのエッジ間隔にばらつきが生じ、それらのクロック信号ＤＣＬＫによりリタイミングされたクロック信号ＮＣＯＣＬＫにジッタが生じてしまう。
【０００７】
本技術はこのような状況に鑑みて生み出されたものであり、信号品質を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、前記生成された低速信号を前記選択された発振信号に同期して出力する出力部とを具備する信号生成回路である。これにより、複数の遅延素子が環状に接続された発振器により生成された発振信号に同期して低速信号が出力されるという作用をもたらす。
【０００９】
また、この第１の側面において、前記低速信号生成回路は、前記低速信号生成回路は、前記複数の発振信号のいずれかを分周した動作信号に同期して前記低速信号を生成してもよい。これにより、複数の発振信号のいずれかを分周した動作信号に同期して低速信号が生成されるという作用をもたらす。
【００１０】
また、この第１の側面において、前記参照信号に同期した信号を動作信号として生成する動作信号生成回路をさらに具備し、前記低速信号生成回路は、前記動作信号に同期して前記低速信号を生成してもよい。これにより、動作信号生成回路により生成された動作信号に同期して低速信号が生成されるという作用をもたらす。
【００１１】
また、この第１の側面において、前記低速信号生成回路は、所定の動作信号に同期して入力値を積算して積算値を生成する積算器と、前記基準タイミングを示す所定値を前記積算値が超えたか否かを示す信号を前記動作信号に同期して前記低速信号として生成する低速信号生成器とを備え、前記検出回路は、前記低速信号の周期内における前記積算値の最大値と前記所定値との差を検出してもよい。これにより、低速信号の周期内における積算値の最大値と所定値との差が検出されるという作用をもたらす。
【００１２】
また、この第１の側面において、入力された入力信号と前記出力された低速信号との位相を比較して位相差を供給する位相比較回路をさらに具備し、前記低速信号生成回路は、前記供給された位相差に基づいて前記低速信号を生成してもよい。これにより、入力信号と出力された低速信号との位相差に基づいて低速信号が生成されるという作用をもたらす。
【００１３】
また、本技術の第２の側面は、複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、前記生成された低速信号を前記選択された発振信号に同期して出力する出力部と、前記出力された低速信号に同期して動作する動作回路とを具備する電子装置である。これにより、複数の遅延素子が環状に接続された発振器により生成された発振信号に同期して低速信号が出力されるという作用をもたらす。
【発明の効果】
【００１４】
本技術によれば、信号品質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における電子装置の一構成例を示すブロック図である。
【図２】第１の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。
【図３】第１の実施の形態におけるジッタ検出回路および数値制御発振器の一構成例を示すブロック図である。
【図４】第１の実施の形態における多相出力位相同期回路の一構成例を示すブロック図である。
【図５】第１の実施の形態における遅延素子の一構成例を示す回路図である。
【図６】第１の実施の形態におけるクロック生成回路の動作の一例を示すタイミングチャートである。
【図７】第１の実施の形態における位相差検出器の出力電圧と位相差との間の関係の一例を示すグラフである。
【図８】第１の実施の形態における電圧制御発振器と比較例とのそれぞれの動作の一例を示すタイミングチャートである。
【図９】第２の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（発振信号に同期してクロック信号を出力する例）
２．第２の実施の形態（発振信号を分周した信号に同期してクロック信号を生成し、発振信号に同期して出力する例）
【００１７】
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、実施の形態における電子装置１００の一構成例を示すブロック図である。電子装置１００は、画像処理などの所定の処理を行う装置であり、クロック生成回路２００および論理回路３００を備える。この電子装置１００には、入力クロック信号ＩＮＣＬＫが入力される。例えば、水平同期信号や垂直同期信号が入力クロック信号ＩＮＣＬＫとして入力される。また、入力クロック信号ＩＮＣＬＫには、ジッタが生じている可能性があるものとする。ここで、ジッタは、クロック信号の立上りエッジまたは立下りエッジの位相が、一定間隔とならずにばらつくことを意味する。また、クロック信号の立上りエッジまたは立下りエッジのタイミングと、一定間隔の理想的なタイミングとの間の差を以下「ジッタ量」と称する。
【００１８】
クロック生成回路２００は、入力クロック信号ＩＮＣＬＫより周波数の高い参照クロック信号ＲＥＦＣＬＫを用いて入力クロック信号ＩＮＣＬＫのジッタ量を検出し、ジッタが抑制された出力クロック信号ＯＵＴＣＬＫを生成するものである。クロック生成回路２００は、生成した出力クロック信号ＯＵＴＣＬＫを論理回路３００に信号線２０９を介して供給する。
【００１９】
論理回路３００は、出力クロック信号ＯＵＴＣＬＫに同期して、画像処理などの所定の処理を実行するものである。なお、論理回路３００は、特許請求の範囲に記載の動作回路の一例である。また、クロック生成回路２００は、特許請求の範囲に記載の信号生成回路の一例である。
【００２０】
［クロック生成回路の構成例］
図２は、第１の実施の形態におけるクロック生成回路２００の一構成例を示すブロック図である。このクロック生成回路２００は、位相同期回路２１０、分周回路２２０、多相出力位相同期回路２３０、デジタル位相比較回路２４０、デジタルフィルタ２５０、ジッタ検出回路２６０、数値制御発振器２７０を備える。また、クロック生成回路２００は、マルチプレクサ２８１およびフリップフロップ２８２を備える。
【００２１】
位相同期回路２１０は、参照クロック信号ＲＥＦＣＬＫの周波数を逓倍するものである。位相同期回路２１０は、周波数を逓倍した参照クロック信号ＲＥＦＣＬＫを分周回路２２０に信号線２１９を介して供給する。
【００２２】
分周回路２２０は、位相同期回路２１０からの参照クロック信号ＲＥＦＣＬＫの周波数を分周するものである。分周回路２２０は、周波数を分周したクロック信号を動作クロック信号ＯＰＣＬＫとして、デジタル位相比較回路２４０、デジタルフィルタ２５０および数値制御発振器２７０に信号線２２９を介して供給する。
【００２３】
なお、この位相同期回路２１０および分周回路２２０からなる回路は、特許請求の範囲に記載の動作信号生成回路の一例である。
【００２４】
ここで、参照クロック信号ＲＥＦＣＬＫの周波数をＦREF、位相同期回路２１０の逓倍比をｍ１、分周回路２２０の分周比をｎ１とすると、動作クロック信号ＯＰＣＬＫの周波数ＦOPは、ＦREF×ｍ１／ｎ１により表される。ｍ１およびｎ１の値は、このＦOPが、少なくとも入力クロック信号の周波数ＦINより高くなる値に設定される。
【００２５】
多相出力位相同期回路２３０は、参照クロック信号ＲＥＦＣＬＫから、位相の異なるＭ（Мは、２以上の整数）個の発振信号ＶＣＯＣＬＫを生成するものである。多相出力位相同期回路２３０は、これらの発振信号ＶＣＯＣＬＫをマルチプレクサ２８１に供給する。
【００２６】
デジタル位相比較回路２４０は、入力クロック信号ＩＮＣＬＫと、出力クロック信号ＯＵＴＣＬＫとの位相を比較して位相差を低分解能位相差ＬＤＩＦとして検出するものである。デジタル位相比較回路２４０は、検出した低分解能位相差ＬＤＩＦを示す位相差信号をデジタルフィルタ２５０に信号線２４９を介して供給する。なお、デジタル位相比較回路２４０は、特許請求の範囲における位相比較回路の一例である。また、低分解能位相差ＬＤＩＦは、請求項５に記載の「位相差」の一例である。
【００２７】
デジタルフィルタ２５０は、位相差信号（ＬＤＩＦ）において所定の遮断周波数より高い高周波数成分を抑制する処理を動作クロック信号ＯＰＣＬＫに同期して実行するものである。このデジタルフィルタ２５０として、例えば、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。デジタルフィルタ２５０は、高周波数成分を抑制した位相差信号（ＬＤＩＦ）をジッタ検出回路２６０および数値制御発振器２７０に信号線２５９を介して供給する。
【００２８】
数値制御発振器２７０は、位相差信号（ＬＤＩＦ）に基づいて発振信号ＶＣＯＣＬＫより周波数の低い低速クロック信号ＮＣＯＣＬＫを生成するものである。数値制御発振器２７０は、生成した低速クロック信号ＮＣＯＣＬＫをフリップフロップ２８２に信号線２７９を介して供給する。また、数値制御発振器２７０は、位相差信号（ＬＤＩＦ）の示す数値を動作クロック信号ＯＰＣＬＫに同期して積算してカウント値ＮＣＯＣＮＴを生成し、ジッタ検出回路２６０に信号線２７８を介して供給する。なお、数値制御発振器２７０は、特許請求の範囲に記載の低速信号生成回路の一例である。
【００２９】
ジッタ検出回路２６０は、位相差信号（ＬＤＩＦ）およびカウント値ＮＣＯＣＮＴに基づいて、低速クロック信号ＮＣＯＣＬＫのジッタ量を検出するものである。ジッタ検出回路２６０は、検出したジッタ量に基づいて発振信号ＶＣＯＣＬＫのいずれかの出力を指示する制御信号ＶＣＯＴＡＰを生成する。ジッタ検出回路２６０は、その制御信号ＶＣＯＴＡＰをマルチプレクサ２８１に信号線２６９を介して供給する。なお、ジッタ検出回路２６０は、特許請求の範囲に記載の検出回路の一例である。
【００３０】
マルチプレクサ２８１は、制御信号ＶＣＯＴＡＰに従って、発振信号ＶＣＯＣＬＫのいずれかを選択してフリップフロップ２８２に供給するものである。なお、マルチプレクサ２８１は、特許請求の範囲に記載の選択部の一例である。
【００３１】
フリップフロップ２８２は、低速クロック信号ＮＣＯＣＬＫを保持し、マルチプレクサ２８１からの発振信号ＶＣＯＣＬＫに同期して、出力クロック信号ＯＵＴＣＬＫとして出力するものである。この出力クロック信号ＯＵＴＣＬＫは、論理回路３００およびデジタル位相比較器２４０に供給される。なお、フリップフロップ２８２は、特許請求の範囲に記載の出力部の一例である。
【００３２】
図３は、第１の実施の形態におけるジッタ検出回路２６０および数値制御発振器２７０の一構成例を示すブロック図である。このジッタ検出回路２６０は、除算器２６１、減算器２６２および乗算器２６３を備える。また、数値制御発振器２７０は、加算器２７１、レジスタ２７２およびフリップフロップ２７３を備える。
【００３３】
レジスタ２７２は、カウント値ＮＣＯＣＮＴを保持し、動作クロック信号ＯＰＣＬＫに同期して加算器２７１およびジッタ検出回路２６０に供給するものである。このレジスタ２７２が保持するデータのデータサイズは、Ｎ（Ｎは、整数）ビットであるものとする。従って、カウント値ＮＣＯＣＮＴの最大値は、２Ｎである。
【００３４】
加算器２７１は、レジスタ２７２からのカウント値ＮＣＯＣＮＴに位相差信号（ＤＩＦ）の示す数値を加算するものである。加算器２７１は、加算値によりレジスタ２７２を更新する。これにより、入力された位相差信号（ＬＤＩＦ）の値が動作クロック信号ＯＰＣＬＫに同期して積算される。また、加算器２７１は、積算値が２Ｎを越えてロールオーバーしたか否かを示すオーバーフロービットを、フリップフロップ２７３に供給する。
【００３５】
なお、加算器２７１およびレジスタ２７２からなる回路は、特許請求の範囲に記載の積算器の一例である。
【００３６】
フリップフロップ２７３は、加算器２７１からのオーバーフロービットを保持し、動作クロック信号ＯＰＣＬＫに同期して低速クロック信号ＮＣＯＣＬＫとしてフリップフロップ２８２に出力するものである。なお、フリップフロップ２７３は、特許請求の範囲に記載の低速信号生成器の一例である。
【００３７】
このように、位相差信号（ＤＩＦ）の示す数値を積算し、その積算値のオーバーフロービットを動作クロック信号ＯＰＣＬＫに同期して出力することにより、低分解能位相差ＬＤＩＦに応じた周波数の低速クロック信号ＮＣＯＣＬＫが生成される。
【００３８】
減算器２６２は、最大値２Ｎから、レジスタ２７２により出力されたカウント値ＮＣＯＣＮＴを減算するものである。減算器２６２は、減算結果を除算器２６１に供給する。
【００３９】
除算器２６１は、減算器２６２からの減算結果を位相差信号（ＬＤＩＦ）の値により除算して、その剰余を求めるものである。除算器２６１は、算出した剰余を乗算器２６３に供給する。この剰余は、低速クロック信号ＮＣＯＣＬＫの周期内におけるカウント値ＮＣＯＣＮＴの最大値と基準タイミングを示す２Ｎとの差に相当し、低速クロック信号ＮＣＯＣＬＫのジッタ量を示す。
【００４０】
なお、ジッタ検出回路２６０は、除算器２６１および減算器２６２による演算を行っているが、この構成に限定されない。低速クロック信号ＮＣＯＣＬＫの周期内におけるカウント値ＮＣＯＣＮＴの最大値と基準タイミングを示す２Ｎとの差を求めることができるのであれば、ジッタ検出回路２６０は、上述の演算以外の処理を行ってもよい。
【００４１】
乗算器２６３は、除算結果に、所定の設定値Ｃを乗算して発振信号ＶＣＯＣＬＫのいずれかを示す制御信号ＶＣＯＴＡＰとして出力するものである。これらの除算器２６１、減算器２６２および乗算器２６３により、次の式に示す制御信号ＶＣＯＴＡＰが生成される。
ＶＣＯＴＡＰ＝｛（２Ｎ―ＮＣＯＣＮＴ）  ｍｏｄ  ＬＤＩＦ｝×М    ・・・式１
上式において、「ｍｏｄ」は、被除数を除数により除して剰余を返す関数である。また、設定値Мには、例えば、数値制御発振器２７０のタップ数が設定される。上式のＶＣＯＴＡＰにより、参照クロック信号ＲＥＦＣＬＫに対する位相差が、ジッタ量に最も近いＶＣＯＣＬＫを示す制御信号ＶＣＯＴＡＰが生成される。参照クロック信号ＲＥＦＣＬＫに対する発信信号ＶＣＯＣＬＫの位相差は、前述の低分解能位相差ＬＤＩＦよりも高い分解能で検出されるため、この位相差を以下、「高分解能位相差ＨＤＩＦ」と称する。なお、高分解能位相差ＨＤＩＦは、請求項１に記載の「位相差」の一例である。
【００４２】
［多相出力位相同期回路の構成例］
図４は、第１の実施の形態における多相出力位相同期回路２３０の一構成例を示すブロック図である。この多相出力位相同期回路２３０は、位相差検出器２３１、ローパスフィルタ２３２、電圧制御発振器２３３および分周器２３８を備える。電圧制御発振器２３３には、環状に接続された複数の遅延素子２３４が設けられる。
【００４３】
位相差検出器２３１は、帰還した帰還信号と、参照クロック信号ＲＥＦＣＬＫとの位相を比較して高分解能位相差ＨＤＩＦを検出するものである。この位相差検出器２３１は、検出した高分解能位相差ＨＤＩＦを示す位相差信号をローパスフィルタ２３２に供給する。この位相差信号により、遅延素子２３４の遅延時間が制御される。
【００４４】
ローパスフィルタ２３２は、位相差検出器２３１からの位相差信号において所定の遮断周波数より高い高周波数成分を抑制するものである。ローパスフィルタ２３２は、高周波数成分を抑制した位相差信号を電圧制御発振器２３３に供給する。
【００４５】
遅延素子２３４は、ローパスフィルタ２３２からの位相差信号の示す高分解能位相差ＨＤＩＦに応じた遅延時間により、前段の遅延素子２３４から入力された発振信号ＶＣＯＣＬＫを遅延させて後段の遅延素子２３４に供給するものである。遅延素子２３４として、例えば、インバータが用いられる。また、遅延素子２３４のそれぞれは、発振信号ＶＣＯＣＬＫをマルチプレクサ２８１に供給する。これらの発振信号を、以下、発振信号ＶＣＯＣＬＫ_０乃至ＶＣＯＣＬＫ_М−１と称する。これらのうち、発振信号ＶＣＯＣＬＫ_М−１は、マルチプレクサ２８１の他、分周器２３８にも供給される。
【００４６】
分周器２３８は、電圧制御発振器２３３からの発振信号ＶＣＯＣＬＫ_Ｍ−１の周波数を分周するものである。この分周器２３８は、周波数を分周した発振信号ＶＣＯＣＬＫ_Ｍ−１を、前述の帰還信号として位相差検出器２３１に帰還させる。
【００４７】
［遅延素子の構成例］
図５は、第１の実施の形態における遅延素子２３４の一構成例を示す回路図である。この遅延素子２３４は、トランジスタ２３５、２３６および２３７を備える。トランジスタ２３５として、例えば、ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、トランジスタ２３６および２３７として、例えば、ｎ型のＭＯＳトランジスタが用いられる。
【００４８】
トランジスタ２３５のゲート端子は、前段の遅延素子２３４に接続され、ソース端子は、後段の遅延素子２３４に接続され、ドレイン端子には電源電圧が印加される。また、トランジスタ２３６のゲート端子は、前段の遅延素子２３４に接続され、ソース端子は後段の遅延素子２３４に接続され、ドレイン端子はトランジスタ２３７に接続される。トランジスタ２３７のゲート端子はローパスフィルタ２３２に接続され、ソース端子はトランジスタ２３６に接続され、ドレイン端子には電源電圧より低い基準電圧が印加される。
【００４９】
この構成により、前段から入力されたクロック信号は、高分解能位相差ＨＤＩＦに応じた遅延時間により遅延して、後段に出力される。
【００５０】
［クロック生成回路の動作例］
図６は、第１の実施の形態におけるクロック生成回路２００の動作の一例を示すタイミングチャートである。同図における縦軸は、クロック生成回路２００内の数値制御発振器２７０のカウント値ＮＣＯＣＮＴを示し、横軸は時間を示す。
【００５１】
数値制御発振器２７０は、位相差信号（ＬＤＩＦ）の値を動作クロック信号ＯＰＣＬＫに同期して積算する。ここで、入力クロック信号ＩＮＣＬＫにジッタが生じていなければ、位相差信号（ＬＤＩＦ）は、０度の位相差を示す一定値で安定する。そして、その一定のＤＩＦの積算値（ＮＣＯＣＮＴ）がオーバーフローするときのタイミング（すなわち、低速クロック信号ＮＣＯＣＬＫのエッジ位置）の間隔は一定となり、低速クロック信号ＮＣＯＣＬＫにジッタが生じない。このジッタが生じない際の理想的なエッジ位置を以下、「基準タイミング」と称する。
【００５２】
一方、入力クロック信号ＩＮＣＬＫにジッタが生じていれば、位相差信号ＤＩＦが一定とならず、低速クロック信号ＮＣＯＣＬＫのエッジ位置は、基準タイミングからずれてしまう。
【００５３】
ジッタ検出回路２６０は、低速クロック信号ＮＣＯＣＬＫの実際のエッジ位置と、基準タイミングとの位相ずれをジッタ量として検出する。図６における斜線は、検出されたジッタ量を示す。そして、ジッタ検出回路２６０は、参照クロック信号ＲＥＦＣＬＫに対する高分解能位相差ＨＤＩＦが、そのジッタ量に最も近い発振信号ＶＣＯＣＬＫを示す制御信号ＶＣＯＴＡＰを生成する。
【００５４】
例えば、ジッタ量が最も大きい場合、参照クロック信号ＲＥＦＣＬＫに対する高分解能位相差ＨＤＩＦが最大の発振信号ＶＣＯＣＬＫ_Ｍ−１を示す制御信号ＶＣＯＴＡＰが生成される。また、ジッタ量が最小の場合、参照クロック信号ＲＥＦＣＬＫに対する高分解能位相差ＨＤＩＦが最小の発振信号ＶＣＯＣＬＫ_０を示す制御信号ＶＣＯＴＡＰが生成される。
【００５５】
多相出力位相同期回路２３０は、位相の異なる発振信号ＶＣＯＣＬＫを生成し、フリップフロップ２８２は、制御信号ＶＣＯＴＡＰの示す発振信号ＶＣＯＣＬＫに同期して出力クロック信号ＯＵＴＣＬＫを出力する。
【００５６】
このように、参照クロック信号ＲＥＦＣＬＫに対する高分解能位相差ＨＤＩＦがジッタ量に最も近い発振信号ＶＣＯＣＬＫにより、低速クロック信号ＮＣＯＣＬＫがリタイミングされるため、低速クロック信号ＮＣＯＣＬＫのジッタが抑制される。
【００５７】
図７は、第１の実施の形態における位相差検出器２３１の出力電圧と位相差との間の関係の一例を示すグラフである。同図において、縦軸は、位相差検出器２３１の出力電圧であり、横軸は、検出された位相差である。また、一点鎖線は、オフセット電圧のない理想的な出力電圧の特性を示し、実線は、オフセット電圧が生じた際の出力電圧の特性を示す。このオフセット電圧は、プロセス、電源電圧および温度などの各種の環境要因により生じる。同図に例示するように、オフセット電圧が生じた場合には、検出された位相差に誤差が生じてしまう。例えば、オフセットが生じない場合に、ある位相差Ｐ１に応じて電圧Ｖ１が出力されるものとする。ここで、オフセットが生じた場合には、その位相差Ｐ１に応じてオフセット分ずれた電圧Ｖ１'が出力されてしまう。また、オフセットが生じた場合には、実際の位相差Ｐ１に対して誤差のある位相差Ｐ１'に応じて電圧Ｖ１が出力されてしまう。
【００５８】
図８は、第１の実施の形態における電圧制御発振器２３３と比較例とのそれぞれの動作の一例を示すタイミングチャートである。同図におけるａは、特許文献１に記載のように多相出力位相同期回路２３０の代わりにＤＬＬを設けた比較例の動作の一例を示すタイミングチャートである。ＤＬＬは、参照クロック信号ＲＥＦＣＬＫを、複数段の遅延素子により遅延させて、位相の異なる発振信号ＤＬＬＣＬＫ_０乃至ＤＬＬＣＬＫ_Ｍ−１を生成する。これらの発振信号の遅延時間Ｔｄは、最終段のＤＬＬＣＬＫ_Ｍ−１と参照クロック信号ＲＥＦＣＬＫとの位相差に応じた値に制御される。
【００５９】
ここで、図７に例示したように、ＤＬＬ内の位相検出器により検出された位相差に誤差が生じた場合には、その誤差の影響により、最終段の発振信号ＤＬＬＣＬＫ_Ｍ−１と参照クロック信号ＲＥＦＣＬＫとのそれぞれのエッジの位相が一致しなくなる。この位相ずれである誤差Ｔｅが小さい場合には、位相差検出器は、位相差が０度でなくＴｅであるにも関わらず、位相差が０度であると誤って検出し、遅延時間Ｔｄが制御されないことがある。この場合には、誤差Ｔｅが定常的に発生してしまう。このように定常的に発生する誤差は、定常位相誤差と呼ばれる。この定常位相誤差が生じた場合には、最終段のＤＬＬＣＬＫ_Ｍ−１と初段のＤＬＬＣＬＫ_０とのエッジ間隔がＴｄとならず、例えば、Ｔｄ＋Ｔｅとなる。一方、他の隣り合うＤＬＬＣＬＫのエッジ間隔はＴｄのままである。このように、複数のＤＬＬＣＬＫの各々のエッジ間隔が一定にならないため、それらのＤＬＬＣＬＫによりリタイミングした出力クロック信号ＯＵＴＣＬＫにジッタが生じてしまう。
【００６０】
図８におけるｂは、第１の実施の形態における電圧制御発振器２３３の動作の一例を示すタイミングチャートである。この電圧制御発振器２３３は、環状に接続された遅延素子２３４により構成されている。このため、最終段のＶＣＯＣＬＫ_Ｍ−１と参照クロック信号ＲＥＦＣＬＫとエッジ間に誤差Ｔｅが生じても、その最終段のＤＬＬＣＬＫ_Ｍ−１と初段のＶＣＯＣＬＫ_０とのエッジ間隔は、他の隣り合う発振信号のエッジ間隔と同様にＴｄとなる。このように、電圧制御発振器２３３ではＶＣＯＣＬＫのそれぞれのエッジ間隔が一定となり、定常位相誤差が生じないため、それらのＶＣＯＣＬＫによりリタイミングした出力クロック信号ＯＵＴＣＬＫにおいてジッタが抑制される。
【００６１】
このように、本技術の第１の実施の形態によれば、クロック生成回路２００は、定常位相誤差が生じない電圧制御発振器２３３により生成された発振信号に同期して低速クロック信号を出力するため、低速クロック信号のジッタを抑制することができる。
【００６２】
＜２．第２の実施の形態＞
第１の実施の形態では、動作クロック信号ＯＰＣＬＫを位相同期回路２１０および分周回路２２０により生成していた。しかし、これらの位相同期回路２１０および分周回路２２０の代わりに、多相出力位相同期回路２３０および分周回路２２０が、動作クロック信号ＯＰＣＬＫを生成してもよい。第２の実施の形態のクロック生成回路２００は、多相出力位相同期回路２３０および分周回路２２０が、動作クロック信号ＯＰＣＬＫを生成する点において第１の実施の形態と異なる。
【００６３】
図９は、第２の実施の形態におけるクロック生成回路２００の一構成例を示すブロック図である。第２の実施の形態の多相出力位相同期回路２３０は、参照クロック信号ＲＥＦＣＬＫを逓倍して複数の発振信号ＶＣＯＣＬＫを生成し、それらの発振信号ＶＣＯＣＬＫのいずれかを分周回路２２０に供給する。
【００６４】
第２の実施の形態の分周回路２２０は、多相出力位相同期回路２３０からの発振信号ＶＣＯＣＬＫの周波数を分周し、動作クロック信号ＯＰＣＬＫとして、デジタル位相比較回路２４０、デジタルフィルタ２５０および数値制御発振器２７０に供給する。
【００６５】
ここで、多相出力位相同期回路２３０の逓倍比をｍ２とし、分周回路２２０の分周比をｎ１とすると、動作クロック信号ＯＰＣＬＫの周波数ＦOPは、ＦREF×ｍ２／ｎ１により表される。これらのｍ２およびｎ１は、このＦOPが、少なくとも入力クロック信号の周波数ＦINより高くなる値に設定される。
【００６６】
このように、第２の実施の形態によれば、発振信号のいずれかを分周した動作クロック信号により数値制御発振器２７０を動作させるため、動作クロックを生成する位相同期回路２１０を設けなくても、数値制御発振器２７０を動作させることができる。
【００６７】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００６８】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００６９】
なお、本技術は以下のような構成もとることができる。
（１）複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、
前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、
前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、
所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、
前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、
前記生成された低速信号を前記選択された発振信号に同期して出力する出力部と
を具備する信号生成回路。
（２）前記低速信号生成回路は、前記複数の発振信号のいずれかを分周した動作信号に同期して前記低速信号を生成する
前記（１）記載の信号生成回路。
（３）前記参照信号に同期した信号を動作信号として生成する動作信号生成回路をさらに具備し、
前記低速信号生成回路は、前記動作信号に同期して前記低速信号を生成する
前記（１）記載の信号生成回路。
（４）前記低速信号生成回路は、
所定の動作信号に同期して入力値を積算して積算値を生成する積算器と、
前記基準タイミングを示す所定値を前記積算値が超えたか否かを示す信号を前記動作信号に同期して前記低速信号として生成する低速信号生成器とを備え、
前記検出回路は、前記低速信号の周期内における前記積算値の最大値と前記所定値との差を検出する
前記（１）から（３）のいずれかに記載の信号生成回路。
（５）入力された入力信号と前記出力された低速信号との位相を比較して位相差を供給する位相比較回路をさらに具備し、
前記低速信号生成回路は、前記供給された位相差に基づいて前記低速信号を生成する
前記（１）から（４）のいずれかに記載の信号生成回路。
（６）複数の発振信号のうち特定の発振信号と所定の参照信号との間の位相差を検出する位相差検出器と、
前記検出された位相差に応じて前記複数の発振信号を生成する複数の遅延素子が環状に接続された発振器と、
前記発振信号より周波数の低い低速信号を生成する低速信号生成回路と、
所定の基準タイミングと前記低速信号が変化したタイミングとの差を検出する検出回路と、
前記参照信号に対する位相差が前記検出された差に近くなるよう前記発振信号を選択する選択部と、
前記生成された低速信号を前記選択された発振信号に同期して出力する出力部と、
前記出力された低速信号に同期して動作する動作回路と
を具備する電子装置。
【符号の説明】
【００７０】
１００  電子装置
２００  クロック生成回路
２１０  位相同期回路
２２０  分周回路
２３０  多相出力位相同期回路
２３１  位相差検出器
２３２  ローパスフィルタ
２３３  電圧制御発振器
２３４  遅延素子
２３５、２３６、２３７  トランジスタ
２３８  分周器
２４０  デジタル位相比較回路
２５０  デジタルフィルタ
２６０  ジッタ検出回路
２６１  除算器
２６２  減算器
２６３  乗算器
２７０  数値制御発振器
２７１  加算器
２７２  レジスタ
２７３、２８２  フリップフロップ
２８１  マルチプレクサ
３００  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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