(57)【要約】【課題】  フラクショナルスプリアスの少ないスペクトラム拡散クロックジェネレータを提供する。【解決手段】  ＶＣＯ１１５、ＶＣＯ１１５の出力信号の帰還路に介挿され、小数分周数の分周器出力信号を生成するフラクショナル分周器１１２、フラクショナル分周器１１２に対して分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータ１２０、分周器出力信号と参照信号との位相差に基づいてＶＣＯ１１５の制御用信号を生成する位相検出器１４０によってフラクショナルＮ−ＰＬＬシンセサイザ１０１を構成する。そして、小数分周数を時間変化させるための加算値信号を生成する拡散制御回路１３０を設ける。アキュムレータ１２０はフラクショナル位相誤差情報をもつ誤差信号を生成し、位相検出器は分周器出力信号と参照信号との位相差を誤差信号を用いて補正する。【選択図】  図１
2015100081.tif 000002
【特許請求の範囲】
【請求項１】
電圧によって発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力信号が帰還するまでの帰還路に介挿され、小数分周数の分周器出力信号を生成するフラクショナル分周器と、
前記フラクショナル分周器に対し前記小数分周数の分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、
前記小数分周数を時間と共に変化させ、前記電圧制御発振器の出力信号のスペクトラムを拡散するための加算値信号を前記アキュムレータに供給する拡散制御回路と、
前記分周器出力信号と既定の参照信号との位相差を検出し、検出された位相差に基づいて前記電圧制御発振器を制御するための制御用信号を生成する位相検出器と、を備え、
前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、
前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号を用いて補正するスペクトラム拡散クロックジェネレータ。
【請求項２】
前記拡散制御回路は、前記分周器出力信号に基づいて加算値信号を生成し、前記加算値信号を前記アキュムレータに供給する請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項３】
前記拡散制御回路は、前記分周器出力信号に基づいて分周出力を得る拡散周期調整用分周器と、前記分周出力に基づいて前記加算値信号を出力するアップ・ダウンカウンタと、を備える請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項４】
前記位相検出器は、前記分周器出力信号と前記参照信号との位相差に応じたＵＰ信号及びＤＮ信号を生成し、前記ＵＰ信号及び前記ＤＮ信号を、前記制御用信号を生成するためのチャージポンプに供給する請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項５】
前記位相検出器は、
前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、帰還信号を生成するフラクショナル位相誤差パルス発生回路と、
前記参照信号と前記帰還信号との間の周波数の差分及び位相の差分に応じたパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、
前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するフラクショナル位相誤差除去回路と、
を備える請求項２に記載のスペクトラム拡散クロックジェネレータ。
【請求項６】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号と前記位相誤差パルス信号との論理和をとる論理和回路を備える請求項５に記載のスペクトラム拡散クロックジェネレータ。
【請求項７】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を、前記位相誤差パルス信号を用いて除去するＮＯＴ回路とＮＯＲ回路とを含む論理回路を備える請求項５に記載のスペクトラム拡散クロックジェネレータ。
【請求項８】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるＵＰＸ信号、ＤＮＸ信号間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号を用い、以下に示した論理演算を行うことによって除去する請求項５に記載のスペクトラム拡散クロックジェネレータ。
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ただし、ＵＰＣ信号、ＤＮＣ信号は位相誤差パルス信号、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号。
【請求項９】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号を基に、前記帰還信号と、前記帰還信号を遅延させた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、及び、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備える請求項５に記載のスペクトラム拡散クロックジェネレータ。
【請求項１０】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号に基づいて、前記帰還信号と、前記帰還信号を遅延させた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、及び前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差を検出し、該位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備える請求項５に記載のスペクトラム拡散クロックジェネレータ。
【請求項１１】
前記遅延回路は、自身に入力された入力信号を基に、前記帰還信号と前記帰還信号を前記出力信号の周期だけ遅延させた前記遅延信号を生成する請求項９に記載のスペクトラム拡散クロックジェネレータ。
【請求項１２】
前記位相シフト回路は、前記誤差信号に基づいて前記帰還信号を位相シフトすることによって前記位相調整信号を生成する請求項９に記載のスペクトラム拡散クロックジェネレータ。
【請求項１３】
前記フラクショナル位相誤差パルス発生回路は、
前記誤差信号に基づいて、前記帰還信号を前記電圧制御発振器の出力信号の周期の１／Ｍ（Ｍは自然数）の整数倍遅延させた遅延信号を生成する遅延回路と、
前記帰還信号と前記遅延信号との位相差に比例したパルス幅を有する前記位相誤差パルス信号を生成する位相差検出回路と、
を備える請求項５に記載のスペクトラム拡散クロックジェネレータ。
【請求項１４】
前記遅延回路は、前記分周器出力信号と前記電圧制御発振器の出力信号を出力周期の１／Ｍ（Ｍは自然数）の整数倍遅延させた複数の信号とのうちの１つの信号を前記誤差信号に基づいて選択する請求項９に記載のスペクトラム拡散クロックジェネレータ。
【請求項１５】
前記誤差信号は、前記オーバーフロー信号の発生周期内において変化する信号である請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項１６】
アキュムレータと、
前記アキュムレータから出力された誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、
を備えるスペクトラム拡散クロックジェネレータ。
【請求項１７】
アキュムレータから出力された誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御するスペクトラム拡散クロックジェネレータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロックジェネレータ及びその制御方法に係り、特に、アキュムレータを用いてフラクショナル分周数を制御することによりスペクトラム拡散を行うアキュムレータ型のフラクショナルＮ（Fractional‐N）−ＰＬＬ（Phase Locked Loop）シンセサイザを用いたスペクトラム拡散クロックジェネレータ及びその制御方法に関する。
【背景技術】
【０００２】
スペクトラム拡散とは、発振クロック周波数を変動させることによって出力周波数のスペクトラムを拡散して不要輻射（ＥＭＩ）のピークを減衰する技術である。スペクトラム拡散したクロックを出力するスペクトラム拡散クロックジェネレータは、フラクショナルＮ−ＰＬＬシンセサイザを用いて実現することができる。
フラクショナルＮ−ＰＬＬシンセサイザは、電圧によって発振周波数が変化する電圧制御発振器（以下、「ＶＣＯ」と記す）の出力を分周する帰還分周数が小数分周であるＰＬＬ回路であり、小数分周数を時間変化させることによってスペクトラム拡散クロックジェネレータとして動作させることができる。ここで、スペクトラム拡散クロックジェネレータについて説明する。
【０００３】
図２５は、既存のスペクトラム拡散クロックジェネレータ１７００を説明するための図である。スペクトラム拡散クロックジェネレータ１７００は、参照信号と帰還信号との位相差を検出する位相検出器１７１１、位相検出器１７１１から出力された信号（位相検出器の出力信号）を昇圧するチャージポンプ１７１３、チャージポンプ１７１３の出力信号を濾波するローパスフィルタ（以下、「ＬＰＦ」と記す）１７１４、ＬＰＦ１７１４の出力信号を入力し、出力信号（以下、「ＶＣＯ出力信号」と記す）を出力するＶＣＯ１７１５、ＶＣＯ出力信号を分周して帰還信号を出力するフラクショナル分周器１７１２を備えている。
【０００４】
フラクショナル分周器１７１２から出力された帰還信号は、位相検出器１７１１に入力される。また、スペクトラム拡散クロックジェネレータ１７００は、フラクショナル分周器１７１２に変調信号を出力するデルタシグマ変調器１７２０と、デルタシグマ変調器１７２０において生成される変調信号を制御する拡散制御回路１７３０と、を備えている。
位相検出器１７１１は、参照信号と帰還信号との位相差を検出し、チャージポンプ１７１３に出力する。チャージポンプ１７１３は、検出された位相差に応じた電荷量をＬＰＦ１７１４に出力する。ＶＣＯ１７１５は、ＬＰＦ１７１４の出力に応じて出力周波数を変化させる。フラクショナル分周器１７１２は、ＶＣＯ１７１５の出力信号を既定の分周比で分周した帰還信号を位相検出器１７１１に出力する。
【０００５】
デルタシグマ変調器１７２０は、変調信号を出力する。変調信号は、フラクショナル分周器１７１２から出力される帰還信号の分周数を制御する信号であって、図２５に示した例では、帰還信号がＮ分周またはＮ＋１分周のいずれかとなるように、帰還分周数の分子と分母の値を時間的に切り替える。
例えば、参照信号の周波数をＦref、帰還分周数を、Ｎ＋ＮＵＭ／ＤＥＮ（Ｎ、ＮＵＭ、ＤＥＮはそれぞれ整数）とすると、ＶＣＯ１７１５の出力信号の発振周波数ＦVCOは、以下の式（１）のように表される。
【０００６】
ＦVCO＝Ｆref×（Ｎ＋ＮＵＭ／ＤＥＮ）…（１）
式（１）を変形すると、以下の式（２）が得られる。
ＦVCO＝Ｆref×｛（ＮＵＭ／ＤＥＮ）×（Ｎ＋１）＋（１−ＮＵＭ／ＤＥＮ）×Ｎ｝…（２）
フラクショナル分周器１７１２は、式（２）に示した時間割合（Ｎ＋ＮＵＭとＤＥＮとの割合）で分周数を切り替えることによって、小数分周数を実現している。
【０００７】
拡散制御回路１７３０は、フラクショナル分周器１７１２がＶＣＯ出力信号をＮ分周する時間とＮ＋１分周する時間との割合を一定に保つのではなく、変化させることによって小数分周数を時間変化させることができる。図２５に示したスペクトラム拡散クロックジェネレータ１７００は、ＶＣＯ出力信号をＮ分周する時間とＮ＋１分周する時間との割合を変化させることによって発振周波数ＦVCOを変動させ、出力信号のスペクトラムを拡散することができる。
【０００８】
しかし、スペクトラム拡散クロックジェネレータ１７００において、フラクショナル分周器１７１２がＶＣＯ出力信号のＮ分周、Ｎ＋１分周を切り替えると、切替えの周期に応じて固有のスプリアス（以下、フラクショナルスプリアス）が発生する。フラクショナルスプリアスが生じた状態でスペクトラム拡散を行うと、フラクショナルスプリアスも拡散され、ＶＣＯ出力信号の性能（ジッタ）が劣化してしまう。ＶＣＯ出力信号の性能の劣化を防ぐ方法としては、非周期的に帰還分周数を切り替えることがある。帰還分周数の非周期的な切替えは、デルタシグマ変調によって実現する。デルタシグマ変調器１７２０は、帰還分周数の非周期的な切替えにより、フラクショナルスプリアスを生じ難くし、ＶＣＯ出力信号の性能（ジッタ）の劣化を防ぐことができる。
【０００９】
ただし、図２５に示したスペクトラム拡散クロックジェネレータ１７００では、フラクショナルスプリアスをデルタシグマ変調器１７２０で高周波数側にノイズシェープしている。このため、スペクトラム拡散クロックジェネレータ１７００は、ＰＬＬを構成するＬＰＦ１７１４によってフラクショナルスプリアスのノイズ成分を除去する必要が生じる。このことから、フラクショナルスプリアスをノイズシェープするデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、ＬＰＦのカットオフ周波数の低域化が必要になる、という問題があった。
【００１０】
ここで、ＰＬＬは、ＬＰＦとしての機能を有するが、ＰＬＬの構成要素であるＬＰＦやＶＣＯが発生するノイズのハイパスフィルタ（以下ＨＰＦ）としても機能している。したがって、ＬＰＦやＶＣＯの構成要素から生じた低周波のノイズ成分は、ＰＬＬがＬＰＦとして除去できるカットオフ周波数が高いほど、効率良く除去することが可能である。このことから、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、ノイズ成分がＰＬＬのカット周波数よりも低い周波数を含む場合、ノイズを十分に除去することができず、結果的にフラクショナルＮ−ＰＬＬシンセサイザの出力信号の性能（ジッタ）が劣化してしまう可能性がある。
【００１１】
図２６は、図２５に示したスペクトラム拡散クロックジェネレータ１７００とは異なる既存のスペクトラム拡散クロックジェネレータ１８００を示した図である。スペクトラム拡散クロックジェネレータ１８００は、デルタシグマ変調器１７２０に代えて、アキュムレータ１８２０を備える点でスペクトラム拡散クロックジェネレータ１７００と相違している。なお、図２６に示した構成のうち、図２５に示した構成と同様の構成については、図２５と同様の符号を付して説明を略す。
【００１２】
図２６に示したスペクトラム拡散クロックジェネレータ１８００は、アキュムレータ１８２０を有している。アキュムレータ１８２０は、オーバーフロー信号を生成し、フラクショナル分周器１７１２に出力する。フラクショナル分周器１７１２は、オーバーフロー信号に基づいてＶＣＯ出力信号の分周数を周期的に切り替えることにより、小数分周数を実現する。
【００１３】
スペクトラム拡散クロックジェネレータ１８００は、図２５に示したスペクトラム拡散クロックジェネレータ１７００のようにデルタシグマ変調器１７２０を持たないため、高周波域のノイズを除去する必要がなく、ＬＰＦのカットオフ周波数を低くすることができる。したがって、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができ、出力信号の性能（ジッタ）を向上させることができる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】Wei-Ta Chen, Jen-Chien Hsu, Hong-Wen Lune and Chau-Chin Su, “A Spread Spectrum Clock Generator for SATA-II” Circuits and Systems, 2005. ISCAS 2005. IEEE International Symposium on, vol.3 pp.2643-2646.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、図２６に示したスペクトラム拡散クロックジェネレータ１８００では、フラクショナル分周器１７１２の分周数を周期的に切り替えるため、ロック時でも、参照信号と帰還信号との間に周期的な位相誤差（以下、「フラクショナル位相誤差」と記す）が発生する。このため、スペクトラム拡散クロックジェネレータ１８００では、切替えの周期に応じたフラクショナルスプリアスが発生し、発生したフラクショナルスプリアスが拡散されて出力信号の性能（ジッタ）が劣化するという課題については解決することができない。
本願発明は、上記した点に鑑みてなされたものであり、アキュムレータを用いながら、フラクショナルスプリアスの少ないスペクトラム拡散クロックジェネレータ及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の一態様のスペクトラム拡散クロックジェネレータは、電圧によって発振周波数が変化する電圧制御発振器と、前記電圧制御発振器の出力信号が帰還するまでの帰還路に介挿され、小数分周数の分周器出力信号を生成するフラクショナル分周器と、前記フラクショナル分周器に対し前記小数分周数の分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、前記小数分周数を時間と共に変化させ、前記電圧制御発振器の出力信号のスペクトラムを拡散するための加算値信号を前記アキュムレータに供給する拡散制御回路と、前記分周器出力信号と既定の参照信号との位相差を検出し、検出された位相差に基づいて前記電圧制御発振器を制御するための制御用信号を生成する位相検出器と、を備え、前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号を用いて補正する。
【００１７】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記拡散制御回路が、前記分周器出力信号に基づいて加算値信号を生成し、前記加算値信号を前記アキュムレータに供給する。
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記拡散制御回路が、前記分周器出力信号に基づいて分周出力を得る拡散周期調整用分周器と、前記分周出力に基づいて前記加算値信号を出力するアップ・ダウンカウンタと、を備える。
【００１８】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記位相検出器が、前記分周器出力信号と前記参照信号との位相差に応じたＵＰ信号及びＤＮ信号を生成し、前記ＵＰ信号及び前記ＤＮ信号を、前記制御用信号を生成するためのチャージポンプに供給する。
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記位相検出器が、前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、帰還信号を生成するフラクショナル位相誤差パルス発生回路と、前記参照信号と前記帰還信号との間の周波数の差分及び位相の差分に応じたパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するフラクショナル位相誤差除去回路と、を備える。
【００１９】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号と前記位相誤差パルス信号との論理和をとる論理和回路を備える。
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を、前記位相誤差パルス信号を用いて除去するＮＯＴ回路とＮＯＲ回路とを含む論理回路を備える。
【００２０】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるＵＰＸ信号、ＤＮＸ信号間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号を用い、以下に示した論理演算を行うことによって除去する。
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ただし、ＵＰＣ信号、ＤＮＣ信号は位相誤差パルス信号、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号。
【００２１】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差パルス発生回路が、前記分周器出力信号を基に、前記帰還信号と、前記帰還信号を遅延させた遅延信号とを生成する遅延回路と、前記帰還信号、前記遅延信号、及び、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、を備える。
【００２２】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差パルス発生回路が、前記分周器出力信号に基づいて、前記帰還信号と、前記帰還信号を遅延させた遅延信号とを生成する遅延回路と、前記帰還信号、前記遅延信号、及び前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号としてのＵＰＣ信号とＤＮＣ信号とを生成する位相差検出回路と、を備える。
【００２３】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記遅延回路は、自身に入力された入力信号を基に、前記帰還信号と前記帰還信号を前記出力信号の周期だけ遅延させた前記遅延信号を生成する。
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記位相シフト回路は、前記誤差信号に基づいて前記帰還信号を位相シフトすることによって前記位相調整信号を生成する。
【００２４】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記フラクショナル位相誤差パルス発生回路が、前記誤差信号に基づいて、前記帰還信号を前記電圧制御発振器の出力信号の周期の１／Ｍ（Ｍは自然数）の整数倍遅延させた遅延信号を生成する遅延回路と、前記帰還信号と前記位相調整信号との間の位相差を検出し、該位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、備える。
【００２５】
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記遅延回路は、前記分周器出力信号と前記電圧制御発振器の出力信号を出力周期の１／Ｍ（Ｍは自然数）の整数倍遅延させた複数の信号とのうちの１つの信号を前記誤差信号に基づいて選択する。
また、本発明の一態様のスペクトラム拡散クロックジェネレータは、上記態様において、前記誤差信号が、前記オーバーフロー信号の発生周期内において変化する信号である。
【００２６】
本発明の一態様のスペクトラム拡散クロックジェネレータは、アキュムレータと、前記アキュムレータから出力された誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、を備える。
本発明の一態様のスペクトラム拡散クロックジェネレータの制御方法は、アキュムレータから出力された誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御する。
【発明の効果】
【００２７】
上記した態様の本発明によれば、アキュムレータを用いながら、フラクショナルスプリアスの少ないスペクトラム拡散クロックジェネレータ及びその制御方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態のスペクトラム拡散クロックジェネレータを説明するためのブロック図である。
【図２】図１に示した拡散制御回路から出力される加算値信号を説明するための図である。
【図３】図１に示した拡散制御回路を説明するためのブロック図である。
【図４】図１に示したアキュムレータを説明するためのブロック図である。
【図５】図４に示したアキュムレータオーバーフロー信号及び誤差信号を、出力のサイクルと分周数とに対応付けて示した図である。
【図６】図１に示した位相検出器を説明するためのブロック図である。
【図７】図６に示した位相検出器が入出力する各信号を説明するためのタイミングチャートである。
【図８】図６に示したフラクショナル位相誤差パルス発生回路を説明するためのブロック図である。
【図９】図８に示した遅延回路を説明するための回路図である。
【図１０】図８に示した位相シフト回路を説明するための回路図である。
【図１１】図８に示した位相差検出回路を説明するためのブロック図である。
【図１２】図１１に示した周波数・位相検出器を説明するための回路図である。
【図１３】図６に示した周波数・位相検出器を説明するための回路図である。
【図１４】図６に示したフラクショナル位相誤差除去回路を説明するための回路図である。
【図１５】図１４に示したフラクショナル位相誤差除去回路の他のフラクショナル位相誤差除去回路の例を説明するための図である。
【図１６】図６及び図８に示したフラクショナル位相誤差パルス発生回路が入出力する各信号を説明するためのタイミングチャートである。
【図１７】本発明の第２実施形態のフラクショナル位相誤差パルス発生回路を説明するためのブロック図である。
【図１８】本発明の第２実施形態のＶＣＯを説明するための図である。
【図１９】図１７に示した遅延回路を説明するための回路図である。
【図２０】本発明の第３実施形態の位相検出器を説明するための回路図である。
【図２１】図２０に示したフラクショナル位相誤差パルス発生回路を説明するための回路図である。
【図２２】図２１に示した位相差検出回路を説明するためのブロック図である
【図２３】図２０に示したフラクショナル位相誤差除去回路を説明するための回路図である。
【図２４】図２０に示した位相検出器が入出力する各信号を説明するためのタイミングチャートである。
【図２５】既存のスペクトラム拡散クロックジェネレータを説明するための図である。
【図２６】図２５に示したスペクトラム拡散クロックジェネレータとは異なる既存のスペクトラム拡散クロックジェネレータを示した図である。
【発明を実施するための形態】
【００２９】
以下に、本発明の第１実施形態、第２実施形態、第３実施形態を説明する。
（第１実施形態）
図１は、本発明の第１実施形態のスペクトラム拡散クロックジェネレータ１００を説明するためのブロック図である。スペクトラム拡散クロックジェネレータ１００は、アキュムレータ型のフラクショナルＮ−ＰＬＬシンセサイザ１０１を用いたスペクトラム拡散クロックジェネレータである。
【００３０】
フラクショナルＮ−ＰＬＬシンセサイザ１０１は、Voltage-controlled oscillator(以下、「ＶＣＯ」と記す)１１５と、ＶＣＯ１１５の出力信号の帰還路に介挿され、小数分周数の分周器出力信号を生成するフラクショナル分周器１１２と、フラクショナル分周器１１２に対して小数分周数の分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータ１２０と、を備えている。
【００３１】
また、フラクショナルＮ−ＰＬＬシンセサイザ１０１は、分周器出力信号と既定の参照信号との位相差を検出し、検出された位相差に基づいてＶＣＯ１１５への制御用入力信号を生成する位相検出器１４０を備えている。さらに、フラクショナルＮ−ＰＬＬシンセサイザ１０１は、位相検出器１４０の出力信号を昇圧するチャージポンプ１１３、チャージポンプ１１３の出力信号の低周波数成分を濾波するローパスフィルタ（以下、「ＬＰＦ」と記す）１１４を備えている。
【００３２】
また、スペクトラム拡散クロックジェネレータ１００は、アキュムレータ１２０に対して小数分周数を時間変化させるための加算値信号を供給する拡散制御回路１３０を備えている。フラクショナル分周器１１２は、オーバーフロー信号を入力し、帰還信号としての分周器出力信号を位相検出器１４０及び拡散制御回路１３０に出力する。
アキュムレータ１２０は、フラクショナル分周器１１２にオーバーフロー信号を出力すると共に、位相検出器１４０に誤差信号を出力する。アキュムレータ１２０は、フラクショナル位相誤差情報をもつ誤差信号を生成する。位相検出器１４０は、分周器出力信号と参照信号との位相差を、誤差信号を用いて補正する。第１実施形態のフラクショナルＮ−ＰＬＬシンセサイザ１０１は、誤差信号と、ＶＣＯ出力信号とが位相検出器１４０に入力されている点が図２６に示した既存のスペクトラム拡散クロックジェネレータと相違する。このような構成の詳細は、後述するものとする。
【００３３】
上記構成において、ＶＣＯ出力信号の発振周波数は、加算値信号（分子／分母）により決定される。フラクショナル分周器１１２は、オーバーフロー信号により、ＶＣＯ出力信号の分周数を、Ｎ分周またはＮ＋１分周のいずれかとなるように時間的に切り替える。
例えば、参照信号の周波数をＦref、加算値信号（分子／分母）の値をＮＵＭ／ＤＥＮとすると、参照信号の周波数及び加算値信号の値とＶＣＯ出力信号の発振周波数ＦVCOとの間には、以下の式（３）に示す関係がある。
【００３４】
ＦVCO＝Ｆref×（Ｎ＋ＮＵＭ／ＤＥＮ）…（３）
上記式（３）に示すように、加算値信号（分子／分母）の値を時間変化させることにより、発振周波数ＦVCOを変動させ、ＶＣＯ出力信号のスペクトラムを拡散することができる。
ここでは、拡散の周波数トレンドとしてよく用いられる三角周波数トレンドとなるスペクトラム拡散を例示して、スペクトラム拡散を行う方法について具体的に説明する。なお、この例では、アキュムレータ１２０に入力される加算値信号（分子／分母）が５／２０から１５／２０まで時間変化する場合について考える。
【００３５】
図２は、図１に示した拡散制御回路１３０から出力される加算値信号を説明するための図である。図２の横軸は時間を示し、縦軸は加算値信号の値（分子／分母）を示している。図２のように、５／２０から１５／２０まで加算値信号（分子／分母）の値を＋１／２０ずつ変化させ、その後１５／２０から５／２０まで加算値信号（分子／分母）の値を−１／２０ずつ変化させる動作を繰り返すことにより、三角波のスペクトラム拡散が可能となる。
【００３６】
式（３）中の加算値信号（分子／分母）が５／２０のとき、ＶＣＯ出力信号の発振周波数ＦVCOは、以下の式（４）によって表される。
ＦVCO＝Ｆref×（Ｎ＋５／２０）…（４）
また、加算値信号（分子／分母）が１５／２０のとき、ＶＣＯ出力信号の発振周波数ＦVCOは、以下の式（５）によって表される。
【００３７】
ＦVCO＝Ｆref×（Ｎ＋１５／２０）…（５）
式（４）、（５）によれば、加算値信号（分子／分母）の値が切り替わることによってＶＣＯ出力信号の発振周波数が変化することが分かる。なお、以上説明した例ではスペクトラム拡散の周波数トレンドは三角波であるが、加算値信号（分子／分母）を変化させる値は一定値に限定するものではなく、周波数トレンドは三角波のみに限らない。また、図２では、変化する加算値信号の分母の値を一定としたが、第１実施形態はこのような構成に限定されるものでなく、加算値信号の分母の値が変化するものであってもよい。
【００３８】
以上、拡散制御回路１３０の出力である加算値信号（分子／分母）を時間変化させることにより、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを用いてスペクトラム拡散が可能であることを説明した。ここで、第１実施形態のスペクトラム拡散クロックジェネレータ１００の各構成を詳細に説明し、第１実施形態が、上記したスペクトラム拡散を行った場合にフラクショナルスプリアスを低減できることについて説明する。
【００３９】
［拡散制御回路］
図３は、図１に示した拡散制御回路１３０を説明するためのブロック図である。図３の拡散制御回路１３０は、拡散周期調整用分周器１３１と、アップ・ダウンカウンタ１３２と、を備えている。拡散制御回路１３０は、図１に示したフラクショナル分周器１１２から供給される分周器出力信号を拡散周期調整用分周器１３１で分周する。
【００４０】
アップ・ダウンカウンタ１３２は、分周出力信号の分周クロックで動作する。このため、拡散制御回路１３０では、拡散周期調整用分周器１３１の分周数を調整することにより、スペクトラム拡散の周期を決定することができる。なお、アップ・ダウンカウンタ１３２は、図２に示したように、５／２０から１５／２０まで周期的に値が変化する加算値信号の出力を繰り返す。
【００４１】
［アキュムレータ］
図４は、図１に示したアキュムレータ１２０を説明するためのブロック図である。アキュムレータ１２０は、加算器１２１、飽和処理回路１２２及びフリップフロップ（ＦＦ）回路１２３、ＦＦ回路１２４を備えている。加算器１２１は、分子／分母で表される小数値である加算値信号と誤差信号とを加算して加算値信号ＡＤＤを出力する。加算値信号ＡＤＤは、飽和処理回路１２２に入力する。飽和処理回路１２２は、加算値信号ＡＤＤの値に応じて出力信号ＥＲ及び出力信号ＣＡを出力する。
【００４２】
即ち、飽和処理回路１２２は、加算値信号ＡＤＤが１より大か小かを判断する。そして、加算値信号ＡＤＤが１より小さければ、出力信号ＥＲをＥＲ＝ＡＤＤとし、且つ、出力信号ＣＡをＣＡ＝０とする。また、飽和処理回路１２２は、加算値信号ＡＤＤが１以上であれば、出力信号ＥＲをＥＲ＝ＡＤＤ−１とし、且つ、出力信号ＣＡをＣＡ＝１とする。
【００４３】
飽和処理回路１２２から出力された出力信号ＥＲは、ＦＦ回路１２３に入力され、出力信号ＣＡはＦＦ回路１２４に入力される。また、ＦＦ回路１２３、ＦＦ回路１２４には、それぞれクロック信号ＣＬＫが入力される。ＦＦ回路１２３は、クロック信号ＣＬＫに同期して飽和処理回路１２２の出力信号ＥＲを誤差信号として出力する。同様に、ＦＦ回路１２４は、クロック信号ＣＬＫに同期して飽和処理回路１２２の出力信号ＣＡをオーバーフロー信号として出力する。
【００４４】
図５は、図４に示したアキュムレータ１２０の出力（オーバーフロー信号及び誤差信号）を、出力のサイクル（周期）と分周数とに対応付けて示した図である。図５においては、理解を容易にするため、出力信号ＣＡ＝０のときに分周数が２となり、加算値信号（分子／分母）が１／４となる場合を例に挙げている。
即ち、図５には、アキュムレータ１２０が出力する各信号の時間サイクルが記されている。図５に示したように、オーバーフロー信号は、０００１０００１…と周期的に「０」または「１」の値をとる。アキュムレータ１２０は、フラクショナル分周器の分周数を２２２３２２２３…と切り替えて、入力されたクロックのエッジが９回カウントされる間に、４個のクロックエッジを作り出す。これにより９／４の小数分周が実現する。
【００４５】
一方、アキュムレータ１２０の出力がオーバーフローする以前の累算情報は、誤差信号として、１／４、２／４、３／４、０、１／４、２／４、３／４、０…と出力される。誤差信号の値は、ＶＣＯ出力信号の周期を単位としたものである。
なお、誤差信号とは、アキュムレータ１２０における累算処理の結果値と何等かの基準値との差（偏差）を表すものではなく、調整対照となる信号の位相を調整するための値を示す信号である。後述するように、誤差信号の値は、位相調整の対象となる信号と基準となる参照信号との偏差に対応する。
【００４６】
誤差信号は、ＶＣＯ出力信号のサイクルを既定の自然数（図５に示した例では「４」）で分割した時間間隔で変化する。また、誤差信号の値は、ＶＣＯ１１５の出力サイクルで循環的に変化する。誤差信号は、位相検出器１４０に供給される。また。アキュムレータ１２０は、誤差信号の累算値が既定の飽和値（４／４）に達する毎にオーバーフロー信号を生成し、オーバーフロー信号をフラクショナル分周器１１２に供給する。
【００４７】
［位相検出器］
図６は、図１に示した位相検出器１４０を説明するためのブロック図である。図６に示した位相検出器１４０は、周波数・位相検出器１４１、フラクショナル位相誤差パルス発生回路１４２及びフラクショナル位相誤差除去回路１４３を備えている。
位相検出器１４０は、フラクショナル分周器１１２から供給される帰還信号としての分周器出力信号と既定の参照信号との位相差を補正して検出する。補正は、誤差信号及びＶＣＯ出力信号の値を反映してフラクショナル位相誤差が低減されるように行われる。位相差を補正するための構成及び作用については、後に詳述する。
【００４８】
フラクショナル位相誤差パルス発生回路１４２は、分周器出力信号と、ＶＣＯ出力信号及び誤差信号に基づいて、帰還信号と位相誤差パルス信号とを生成する。帰還信号は周波数・位相検出器１４１に出力され、位相誤差パルス信号は、フラクショナル位相誤差除去回路１４３に出力される。周波数・位相検出器１４１は、既定の参照信号の周波数と帰還信号の周波数とを比較し、参照信号の位相と帰還信号の位相と比較する。フラクショナル位相誤差パルス発生回路１４２は、比較結果（周波数の差分及び位相の差分）に応じてＵＰＸ信号とＤＮＸ信号とを生成し、フラクショナル位相誤差除去回路１４３に出力する。ＵＰＸ信号とＤＮＸ信号との間には、フラクショナル位相誤差が生じる。
【００４９】
フラクショナル位相誤差除去回路１４３は、位相誤差パルス信号に基づいて、ＵＰＸ信号及びＤＮＸ信号のパルス幅を制御する。パルス幅の制御により、ＵＰＸ信号及びＤＮＸ信号に含まれるフラクショナル位相誤差が低減する。パルス幅が制御後のＵＰ信号及びＤＮ信号は、図１に示したチャージポンプ１１３に供給される。
図７（ａ）〜（ｌ）は、図６に示した位相検出器１４０が入出力する各信号を説明するためのタイミングチャートである。図７に示したタイミングチャートは、小数分周の設定を９／４とした場合のものである。図７（ａ）〜（ｌ）のいずれにおいても、縦軸は信号の値（「１」または「０」）を示し、横軸は時間を示している。
【００５０】
図７（ａ）は、図１に示したフラクショナル分周器１１２から出力される分周器出力信号を示している。図７（ｂ）は図１に示した参照信号を示し、（ｃ）は図１に示したＶＣＯ１１５から出力されるＶＣＯ出力信号、（ｄ）は図６に示したフラクショナル位相誤差パルス発生回路１４２から出力される帰還信号、（ｅ）は図１に示したアキュムレータ１２０から出力される誤差信号、（ｆ）は図６に示したフラクショナル位相誤差パルス発生回路１４２から出力される位相誤差パルス信号、（ｇ）は図６に示した周波数・位相検出器１４１から出力されるＵＰＸ信号、（ｈ）は図６に示した周波数・位相検出器１４１から出力されるＤＸＮ信号、（ｉ）、（ｋ）は図６に示したフラクショナル位相誤差除去回路１４３から出力されるＵＰ信号（１）（２）、（ｊ）、（ｌ）は図６に示したフラクショナル位相誤差除去回路１４３から出力されるＤＮ信号（１）、（２）を示している。
【００５１】
図７に示したように、フラクショナルＮ−ＰＬＬシンセサイザ１０１では、参照信号と帰還信号との間に周期的な位相の誤差（フラクショナル位相誤差）が生じている。フラクショナル位相誤差がＬＰＦ１１４に伝播することが、フラクショナルスプリアスの原因となる。また、図７に示したように、周波数・位相検出器１４１から出力されたＵＰＸ信号及びＤＮＸ信号のうち、ＤＮＸ信号のみがパルスを含んでいる。
【００５２】
図７に示したタイミングチャートを図５に示したタイミングチャートと比較すると、アキュムレータ１２０の誤差信号がフラクショナル位相誤差情報となることが分かる。即ち、ＶＣＯ１１５の出力周期を単位としたとき、フラクショナル位相誤差は、１／４、２／４、３／４、０、１／４、２／４、３／４、０…となる。フラクショナル位相誤差パルス発生回路１４２は、誤差信号がフラクショナル位相誤差情報をもつことを利用して、フラクショナル位相誤差に比例した位相誤差パルス信号を生成する。
【００５３】
フラクショナル位相誤差除去回路１４３は、ＵＰＸ信号に位相誤差パルス信号を論理的に加算し（論理和をとり）、ＵＰ信号として出力する。また、フラクショナル位相誤差除去回路１４３は、ＤＮＸ信号に位相誤差パルス信号を論理的に加算し、ＤＮ信号として出力する。このような動作により、フラクショナル位相誤差除去回路１４３は、ＵＰＸ信号とＤＮＸ信号との間のフラクショナル位相誤差を除去することができる。
【００５４】
また、フラクショナル位相誤差除去回路１４３は、ＵＰＸ信号から位相誤差パルス信号を論理的に減算し（論理和をとり）、ＵＰ信号として出力する。また、フラクショナル位相誤差除去回路１４３は、ＤＮＸ信号から位相誤差パルス信号を論理的に減算し、ＤＮ信号として出力する。このような動作により、フラクショナル位相誤差除去回路１４３は、ＵＰＸ信号とＤＮＸ信号との間のフラクショナル位相誤差を除去することができる。ＵＰ信号及びＤＮ信号は、チャージポンプ１１３へ出力される。
【００５５】
フラクショナル位相誤差を除去する方法のうち、ＵＰＸ信号またはＤＮ信号と位相誤差パルス信号との論理和をとる方法では、フラクショナルＮ−ＰＬＬシンセサイザ１０１がロックした状態において、ＵＰ信号とＤＮ信号のパルス幅がフラクショナル位相誤差のパルス幅と同一となる（図７のＵＰ信号（１）、ＤＮ信号（１））。このため、チャージポンプ１１３は、ロック状態ではＬＰＦ１１４に電荷を出力せず、ＶＣＯ１１５の入力電圧が周期的に変動することがない。
【００５６】
また、上記したフラクショナル位相誤差を除去する方法のうち、ＵＰＸ信号またはＤＮ信号から位相誤差パルス信号を論理的に減算する方法では、フラクショナルＮ−ＰＬＬシンセサイザ１０１がロックした状態において、ＵＰ信号とＤＮ信号のいずれにもフラクショナル位相誤差が含まれなくなる（図７のＵＰ信号（２）、ＤＮ信号（２））。このため、チャージポンプ１１３は、ロック状態ではＬＰＦ１１４に電荷を出力せず、ＶＣＯ１１５の入力電圧が周期的に変動することがない。
【００５７】
図８は、図６に示したフラクショナル位相誤差パルス発生回路１４２を説明するためのブロック図である。フラクショナル位相誤差パルス発生回路１４２は、遅延回路１４４と、位相シフト回路１４５と、位相差検出回路１４６と、を有している。
図６に示した遅延回路１４４は、図１に示した分周器出力信号及びＶＣＯ出力信号を入力する。そして、帰還信号と、分周器出力信号を帰還信号に対して遅延させた遅延信号とを出力する。帰還信号と遅延信号との位相差は、一定値であることが望ましい。図１に示したフラクショナル分周器１１２は、ＶＣＯ出力信号をＮ分周またはＮ＋１分周して分周器出力信号を生成する。このため、帰還信号と遅延信号との位相差は、最大でも図７に示したＶＣＯ１１５の発振周期を超えることはない。ただし、遅延信号と参照信号の位相差は、ＶＣＯ１１５の発振周期と同一であることが望ましい。
【００５８】
なお、上述のフラクショナル分周器１１２は、Ｎ分周もしくはＮ＋１分周を行なうデュアルモジュラス周波数分周器の例である。第１実施形態のフラクショナル分周器１１２は、デュアルモジュラス周波数分周器に限定されるものではなく、Ｎ分周とＮ＋２分周等種々の仕様を採ることができる。フラクショナル分周器１１２を、ＶＣＯ出力信号をＮ分周またはＮ＋２分周する構成とする場合は、遅延信号と参照信号の位相差がＶＣＯ１１５の発振周期の２倍であることが望ましい。
【００５９】
図８に示した位相シフト回路１４５は、遅延回路１４４から出力された遅延信号、帰還信号、及び、アキュムレータ１２０から供給された誤差信号に基づいて、位相調整信号を出力する。また、位相差検出回路１４６は、帰還信号と位相調整信号とを入力し、帰還信号が立上るタイミングと位相調整信号が立上るタイミングとの相違（以下、「帰還信号の立上りエッジと位相調整信号の立上りエッジとの間の位相差」と記す）に応じたパルス幅をもつ位相誤差パルス信号を出力する。
【００６０】
図９は、図８に示した遅延回路１４４を説明するための回路図である。遅延回路１４４は、ＦＦ回路１５１、ＦＦ回路１５２を備えている。ＦＦ回路１５１には分周器出力信号が入力される。
ＶＣＯ出力信号は、ＦＦ回路１５１に入力される以前に分岐され、ＦＦ回路１５１及びＦＦ回路１５２に入力される。ＦＦ回路１５１は、入力された分周器出力信号を、ＶＣＯ出力信号を基準にして遅延させ、出力する。ＦＦ回路１５１から出力された信号は、分岐される。分岐された信号の一方は帰還信号として遅延回路１４４から出力され、他方はＦＦ回路１５２に入力される。ＦＦ回路１５２は、ＦＦ回路１５１から入力された信号を、ＶＣＯ出力信号を基準に遅延させ、遅延信号として出力する。
【００６１】
このような遅延回路１４４によれば、帰還信号をＶＣＯ１１５の発振周期だけ遅延させた遅延信号を生成することができる。なお、遅延回路１４４の構成は、図９に例示されるものに限定されることはない。
図１０は、図８に示した位相シフト回路１４５を説明するための回路図である。図１０に示した位相シフト回路１４５は、２つのトランスコンダクタンスアンプ１４９、１５０及びヒステリシスコンパレータ１４８を備えている。トランスコンダクタンスアンプ１４９、１５０は、トランスコンダクタンス値を電流によって変化させることが可能なトランスコンダクタンスである。帰還信号と遅延信号は、予めＣＭＬ（カレントモードロジック）の差動信号に変換されている。
【００６２】
トランスコンダクタンスアンプ１４９に含まれるＭＯＳトランジスタ１４９ａ、１４９ｂは、帰還信号に応じてオン、オフする。トランジスタ１４９ａ、１４９ｂがオンすることによって、トランジスタ１４９ａ、１４９ｂに電流が流れる。また、トランスコンダクタンスアンプ１５０に含まれるＭＯＳトランジスタ１５０ａ、１５０ｂは、帰還信号に応じてオン、オフする。位相シフト回路１４５の可変電圧源１４７は、誤差信号を基に、トランスコンダクタンスアンプ１４９、１５０のトランスコンダクタンス値をコントロールする。
【００６３】
位相シフト回路１４５は、例えば、誤差信号が１／４の場合、帰還信号側と遅延信号側のトランスコンダクタンス値の比を１：３にすることによって所望の位相シフト量を得ることができる。なお、位相シフト回路１４５の構成は図１０に例示したものに限定されることはない。
図１１は、図８に示した位相差検出回路１４６を説明するためのブロック図である。第１実施形態では、図６に示した位相検出器１４０を構成する周波数・位相検出器２４１を位相差検出回路１４６に適用する。
【００６４】
図１２は、図１１に示した周波数・位相検出器２４１を説明するための回路図である。周波数・位相検出器２４１は、２つのｄ型ＦＦ回路１５３、ｄ型ＦＦ回路１５４と、ＡＮＤ回路１５５とを備えている。ｄ型ＦＦ回路１５３には帰還信号がクロック信号として入力端子Ｃに入力される。端子Ｄには一定の値の電圧が入力され、電圧は帰還信号の立上りのタイミングでＱ端子から位相誤差パルス信号として出力される。ｄ型ＦＦ回路１５４には位相調整信号がクロック信号として入力端子Ｃに入力される。端子Ｄには一定の値の電圧が入力され、電圧は位相調整信号の立上りのタイミングでＱ端子から出力される。ｄ型ＦＦ回路１５３、ｄ型ＦＦ回路１５４の端子Ｑから出力される電圧はＡＮＤ回路１５５にも入力され、両者が同じ値を有するときにＡＮＤ回路１５５からｄ型ＦＦ回路１５３、ｄ型ＦＦ回路１５４の端子Ｒに信号が出力される。ｄ型ＦＦ回路１５３、ｄ型ＦＦ回路１５４は、端子Ｒに入力された信号によってリセットされる。なお、周波数・位相検出器２４１の構成は、図１２に例示されたものに限定されることはない。
【００６５】
図１３は、図６に示した周波数・位相検出器１４１を説明するための回路図である。図１３に示した周波数・位相検出器１４１は、ｄ型ＦＦ回路１５６、ｄ型ＦＦ回路１５７と、ＡＮＤ回路１５８と、を備えている。ｄ型ＦＦ回路１５６には参照信号がクロック信号として入力端子Ｃに入力される。端子Ｄには一定の値の電圧が入力され、電圧は参照信号の立上りのタイミングでＱ端子からＵＰＸ信号として出力される。ｄ型ＦＦ回路１５７には帰還信号がクロック信号として入力端子Ｃに入力される。端子Ｄには一定の値の電圧が入力され、電圧は帰還信号の立上りのタイミングでＱ端子から出力される。ｄ型ＦＦ回路１５６、ｄ型ＦＦ回路１５７の端子Ｑから出力される電圧はＡＮＤ回路１５８にも入力され、両者が同じ値を有するときにＡＮＤ回路１５５からｄ型ＦＦ回路１５６、ｄ型ＦＦ回路１５７の端子Ｒに信号が出力される。ｄ型ＦＦ回路１５６、ｄ型ＦＦ回路１５７は、端子Ｒに入力された信号によってリセットされる。
【００６６】
このような構成により、周波数・位相検出器１４１は、参照信号と帰還信号とを入力し、参照信号の立上りエッジと帰還信号の立上りエッジとの位相の差に応じたパルス幅をもつ位相誤差パルス信号を出力する。なお、周波数・位相検出器１４１の構成は、図１３に例示されたものに限定されることはない。
図１４は、図６に示したフラクショナル位相誤差除去回路１４３を説明するための回路図である。フラクショナル位相誤差除去回路１４３は、２つのＯＲ回路１５９、ＯＲ回路１６０を備えている。ＯＲ回路１５９は、図１３に示した周波数・位相検出器１４１から出力されるＵＰＸ信号とフラクショナル位相誤差パルス発生回路１４２から出力された位相誤差パルス信号とを入力する。そして、ＵＰＸ信号及び位相誤差パルス信号を論理加算してＵＰ信号を出力する。
【００６７】
ＯＲ回路１６０は、図１３に示した周波数・位相検出器１４１から出力されるＤＮＸ信号とフラクショナル位相誤差パルス発生回路１４２から出力された位相誤差パルス信号とを入力する。そして、ＤＮＸ信号及び位相誤差パルス信号を論理加算してＤＮ信号を出力する。なお、フラクショナル位相誤差除去回路１４３は、図１４に示した構成に限定されるものではない。
【００６８】
図１５は、他のフラクショナル位相誤差除去回路２４３の例を説明するための図である。図１５に示したフラクショナル位相誤差除去回路２４３は、ＮＯＴ回路１６１、ＮＯＴ回路１６２と、ＮＯＲ回路１６３、ＮＯＲ回路１６４を備えている。ＮＯＴ回路１６１は周波数・位相検出器１４１からＵＰＸ信号を入力して反転させ、ＮＯＲ回路１６３に出力する。ＮＯＲ回路１６３には反転したＵＰＸ信号と共に位相誤差パルス信号が入力される。ＮＯＲ回路１６３は、反転したＵＰＸ信号から位相誤差パルス信号を論理的に減算し、ＵＰ信号として出力する。
【００６９】
ＮＯＴ回路１６２は周波数・位相検出器１４１からＤＮＸ信号を入力して反転させ、ＮＯＲ回路１６４に出力する。ＮＯＲ回路１６４には反転したＤＮＸ信号と共に位相誤差パルス信号が入力される。ＮＯＲ回路１６４は、反転したＤＮＸ信号から位相誤差パルス信号を論理的に減算し、ＤＮ信号として出力する。なお、フラクショナル位相誤差除去回路２４３の構成は、図１５に例示されたものに限定されることはない。
【００７０】
図１６（ａ）〜（ｈ）は、図６及び図８に示したフラクショナル位相誤差パルス発生回路１４２が入出力する各信号を説明するためのタイミングチャートである。図１６（ａ）〜（ｈ）のいずれにおいても、縦軸は信号の値（「１」または「０」）を示し、横軸は時間を示している。図１６（ａ）は、図１に示したフラクショナル分周器１１２から出力される分周器出力信号を示している。図１６（ｂ）は図１に示したＶＣＯ１１５から出力されるＶＣＯ出力信号を示し、（ｃ）は図８に示した遅延回路１４４から出力される帰還信号、（ｄ）は図８に示した遅延回路１４４から出力される遅延信号、（ｅ）は図８に示した位相シフト回路１４５から出力される位相調整信号、（ｆ）は図１に示したアキュムレータ１２０から出力される誤差信号、（ｇ）は参照信号を示している。さらに、図１６（ｈ）は、図６に示したフラクショナル位相誤差パルス発生回路１４２から出力される位相誤差パルス信号を示している。
【００７１】
なお、図１６（ａ）〜（ｈ）に示した各信号は、アキュムレータ１２０が出力するオーバーフロー信号及び誤差信号の小数分周の設定値を９／４とした場合のものである。
図８に示したように、フラクショナル位相誤差パルス発生回路１４２は、分周器出力信号とＶＣＯ出力信号とを入力する。遅延回路１４４は、分周器出力信号とＶＣＯ出力信号とに基づいて、周波数・位相検出器１４１への帰還信号と、帰還信号をＶＣＯ１１５の発振周期だけ遅延した遅延信号とを生成する。
【００７２】
帰還信号は、位相シフト回路１４５及び位相差検出回路１４６に出力される。遅延信号は、位相シフト回路１４５に出力される。位相シフト回路１４５は、帰還信号の立上りエッジが発生するタイミングから遅延信号の立上りエッジが発生するまでのタイミング（以下、「エッジ間隔」と記す）において位相シフトをすることによって位相調整信号を出力する。位相調整信号は、例えば、以下のように生成される。
【００７３】
即ち、位相シフト回路１４５は、誤差信号の周期がＶＣＯ出力信号の１／４である場合、帰還信号の立上りエッジからエッジ間隔の１／４が経過したタイミングで立ち上がる位相調整信号を生成する。次のステップで、誤差信号の周期がＶＣＯ出力信号の２／４である場合、位相シフト回路１４５は、帰還信号の立上りエッジからエッジ間隔の１／２が経過したタイミングで立ち上がる位相調整信号を生成する。
【００７４】
位相差検出回路１４６は、帰還信号と位相調整信号を入力する。そして、帰還信号と位相調整信号との位相の差に応じたパルス幅をもつ位相誤差パルス信号を生成する。
以上説明したように、第１実施形態は、図８に例示したフラクショナル位相誤差パルス発生回路１４２により、ＵＰＸ信号とＤＮＸ信号との間に現われるフラクショナル位相誤差に相応する位相誤差パルス信号を生成することが可能となる。したがって、第１実施形態は、位相誤差パルス信号に応じてフラクショナル位相誤差を補正するための適確な位相調整を行うことができる。このため、第１実施形態は、既述のアキュムレータ型のフラクショナルＮ−ＰＬＬにおける課題であったフラクショナルスプリアスを大幅に低減することができる。
【００７５】
なお、フラクショナルスプリアスを低減する方法には、フラクショナルスプリアスを生じさせるチャージポンプから出力された周期的な電荷出力を、別のチャージポンプの電荷出力によってキャンセルするというものもある。第１実施形態は、このような構成と比較して、別のチャージポンプ回路が不要であり、２つのチャージポンプ間の電流量や動作タイミングの整合性の問題が生じず、フラクショナルスプリアスの低減効果がより顕著である。
【００７６】
また、第１実施形態で説明したアキュムレータ型のフラクショナルＮ−ＰＬＬシンセサイザ１０１は、フラクショナルスプリアス自体の低減をはかっている。したがって、フラクショナルＮ−ＰＬＬシンセサイザ１０１は、ＬＰＦのカットオフ周波数の低帯域化が不要となる。このため、ＬＰＦやＶＣＯを構成する要素から生じる低周波のノイズ成分を効率よく除去することが可能であり、フラクショナルＮ−ＰＬＬシンセサイザの出力信号の性能（ジッタ）を向上させることが可能である。一方、既存のデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザ（例えば図２５参照）は、前述したように、フラクショナルスプリアスのノイズシェープを行っていることから、ＬＰＦのカットオフ周波数の低帯域化が必要となる。このことから、第１実施形態のフラクショナルＮ−ＰＬＬシンセサイザ１０１は、既存のデルタシグマ型のフラクショナルＮ−ＰＬＬシンセサイザと比較して、出力信号の性能向上に有利である。
【００７７】
また、第１実施形態のフラクショナルＮ−ＰＬＬシンセサイザ１０１は、周波数誤差を伴わずに任意の周波数を作り出すことができる。これに対し、既存のデルタシグマ型のフラクショナルＮ−ＰＬＬシンセサイザは、フラクショナル分周の際の分母の値を固定値にする必要があり、周波数誤差を伴わずに任意の周波数を作り出すことができない。この点においても、第１実施形態のフラクショナルＮ−ＰＬＬシンセサイザ１０１は、既存のデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザよりも適用範囲が広くなる点で有利である。
【００７８】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第２実施形態の説明では、第１実施形態で図示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図１７は、第２実施形態のフラクショナル位相誤差パルス発生回路２４２を説明するためのブロック図である。フラクショナル位相誤差パルス発生回路２４２は、図８に示したフラクショナル位相誤差パルス発生回路１４２の他の構成例であって、フラクショナル位相誤差パルス発生回路１４２と同様に、位相検出器１４０に設けられる。
【００７９】
フラクショナル位相誤差パルス発生回路２４２は、図８に示した遅延回路１４４に代えて、遅延回路２４４を備えている点と、位相シフト回路１４５を備えていない点で第１実施形態のフラクショナル位相誤差パルス発生回路１４２と相違している。遅延回路２４４は、第１実施形態の遅延回路１４４が分周器出力信号とＶＣＯ出力信号とを入力しているのに対し、分周器出力信号と、アキュムレータ１２０から出力された誤差信号と、複数のＶＣＯ出力信号をＶＣＯ１１５の出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延した誤差信号ＶＣＯｎ（ｎ＝１〜８）を入力している。
【００８０】
遅延回路２４４は、帰還信号と、誤差信号に基づいてＶＣＯ１１５の出力周期の１／Ｍの整数倍だけ帰還信号を遅延させた遅延信号と、を出力する。帰還信号は位相差検出回路１４６及び図６に示した周波数・位相検出器１４１に出力され、遅延信号は位相差検出回路１４６に出力される。位相差検出回路１４６は、帰還信号と遅延信号とを入力する。そして、帰還信号と遅延信号との位相の差に応じたパルス幅をもつ位相誤差パルス信号を生成する。
【００８１】
図１８は、ＶＣＯ出力信号を遅延させる第２実施形態のＶＣＯ２１５を説明するための図である。なお、ＶＣＯ２１５は、図１に示した第１実施形態のＶＣＯ１１５と同様に、スペクトラム拡散クロックジェネレータ１００においてＬＰＦ１１４とフラクショナル分周器１１２との間に接続されている。
ＶＣＯ２１５は、遅延素子１６５、１６６、１６７、１６８が４段縦続接続された差動リングオシレータを有している。このような差動リングオシレータによれば、ＶＣＯ信号をＶＣＯの出力周期の１／８の整数倍だけ遅延した８つの誤差信号ＶＣＯｎ（ｎ＝１〜８）を得ることができる。
【００８２】
図１９は、図１７に示した遅延回路２４４を説明するための回路図である。遅延回路２４４は、２つのＦＦ回路１７１、１７２と、複数のスイッチを含むスイッチ群１７０と、を備えている。スイッチ群１７０に含まれる複数のスイッチでは、アキュムレータ１２０から出力される誤差信号ＶＣＯｎ（ｎ＝２〜８）に対応するスイッチだけが選択的にオンとなる。
【００８３】
例えば、スイッチ群１７０において誤差信号ＶＣＯ２に対応するスイッチのみがオンされた場合、遅延回路２４４は、帰還信号をＶＣＯ１１５の出力周期の１／８倍遅延させた遅延信号を出力する。また、スイッチ群１７０において誤差信号ＶＣＯ３に対応するスイッチのみがオンされた場合、遅延回路２４４は、帰還信号をＶＣＯ１１５の出力周期の２／８倍遅延させた遅延信号を出力する。
【００８４】
以上説明したように、第２実施形態は、フラクショナル位相誤差がＶＣＯ１１５の出力周期の１／８の整数倍である場合、誤差信号ＶＣＯｎ（ｎ＝２〜８）に対応するスイッチを制御することができる。スイッチの制御により、遅延回路２４４は、帰還信号をフラクショナル位相誤差だけ遅延した遅延信号を出力する。図１７に示した位相差検出回路１４６は、帰還信号と遅延信号とを入力する。そして、帰還信号と遅延信号との位相差に応じたパルス幅をもつ位相誤差パルス信号を生成する。位相誤差パルス信号は、フラクショナル位相誤差と同じパルス信号となる。
【００８５】
このような構成により、第２実施形態は、第１実施形態の図８で説明した位相シフト回路１４５が不要になる。このため、第２実施形態は、第１実施形態よりも少ない素子数でフラクショナル位相誤差パルス発生回路を構成することができる。
なお、以上説明した第２実施形態では、フラクショナル位相誤差がＶＣＯの出力周期の１／８の整数倍の場合を例にして説明した。ただし、第２実施形態は、このような構成に限定されるものでなく、フラクショナル位相誤差がＶＣＯの出力周期の１／８の整数倍とならない場合でも、フラクショナル位相誤差がＶＣＯの出力周期の１／８の整数倍に近似した値になるように遅延量を選択することができる。
【００８６】
このような場合、第２実施形態は、フラクショナルスプリアスを完全に消去することはできない。しかし、第２実施形態は、ＶＣＯの段数を多くして遅延量の刻み幅をより細かく設定することによって、実用上十分なフラクショナルスプリアス低減効果を得ることができる。
【００８７】
（第３実施形態）
次に、本発明の第３実施形態について説明する。なお、第３実施形態の説明では、第１実施形態で図示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
図２０は、第３実施形態のフラクショナルＮ−ＰＬＬシンセサイザに適用される位相検出器２４０を説明するための回路図である。第３実施形態の位相検出器２４０は、図１に示した周波数・位相検出器１４１と、図１５に示したフラクショナル位相誤差除去回路２４３と、フラクショナル位相誤差パルス発生回路３４２と、を備えている。位相検出器２４０は、図１に示したフラクショナル分周器１１２から供給される分周器出力信号と、既定の参照信号と、図１に示したアキュムレータ１２０から供給される誤差信号及びＶＣＯ１１５から出力されるＶＣＯ出力信号と、を入力する。そして、分周器出力信号と参照信号との位相差を、誤差信号及びＶＣＯ出力信号の値を反映してフラクショナル位相誤差が低減されるように補正して検出する。
【００８８】
即ち、フラクショナル位相誤差パルス発生回路３４２は、分周器出力信号、ＶＣＯ出力信号及び誤差信号を基に、帰還信号と、位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）とを生成する。帰還信号は、周波数・位相検出器１４１に入力される。位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）は、フラクショナル位相誤差に比例した信号であって、フラクショナル位相誤差除去回路２４３に入力される。
【００８９】
周波数・位相検出器１４１は、参照信号の周波数及び位相と帰還信号の周波数及び位相とを比較する。そして、比較の結果得られた差分に応じてＵＰＸ信号とＤＮＸ信号とを生成する。ＵＰＸ信号とＤＮＸ信号との間には、フラクショナル位相誤差が生じている。
さらに、フラクショナル位相誤差除去回路２４３は、フラクショナル位相誤差パルス発生回路３４２から出力された位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）を入力する。そして、ＵＰＣ信号、ＤＮＣ信号に基づいて、ＵＰＸ信号及びＤＮＸ信号のパルス幅を制御する。ＵＰＸ信号及びＤＮＸ信号のパルス幅を制御することにより、フラクショナル位相誤差除去回路２４３は、ＵＰ信号及びＤＮ信号のフラクショナル位相誤差を低減することができる。フラクショナル位相誤差が低減されたＵＰ信号及びＤＮ信号は、図１に示したチャージポンプ１１３に出力される。
【００９０】
図２１は、図２０に示した第３実施形態のフラクショナル位相誤差パルス発生回路３４２を説明するための回路図である。フラクショナル位相誤差パルス発生回路３４２は、２つの位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）を出力する位相差検出回路２４６を備えている点で、図８に示した第１実施形態のフラクショナル位相誤差パルス発生回路１４２と相違する。
【００９１】
図２２は、図２１に示したフラクショナル位相誤差パルス発生回路３４２に適用される位相差検出回路２４６を説明するためのブロック図である。位相差検出回路２４６は、図６に示した第１実施形態の周波数・位相検出器１４１を備え、ＵＰＣ信号及びＤＮＣ信号を出力する。
図２３は、図２０に示した位相検出器２４０のフラクショナル位相誤差除去回路２４３を説明するための回路図である。フラクショナル位相誤差除去回路２４３は、ＮＯＴ回路１８１、１８２と、ＡＮＤ回路１８３、１８４と、ＯＲ回路１８５、１８６と、を備えている。そして、フラクショナル位相誤差除去回路２４３は、周波数・位相検出器１４１から出力されたＵＰＸ信号、ＤＮＸ信号、フラクショナル位相誤差パルス発生回路３４２から出力されたＵＰＣ信号及びＤＮＣ信号を入力する。そして、ＵＰＸ信号とＤＮＸ信号の間に生じるフラクショナル位相誤差をＵＰＣ信号とＤＮＣ信号とを用いて論理演算により除去し、ＵＰ信号とＤＮ信号として出力する。
【００９２】
フラクショナル位相誤差除去回路２４３において行われるフラクショナル位相誤差を除去する論理演算は、以下の式によって表される。
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）      …式（６）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）      …式（７）
ただし、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号。
【００９３】
なお、フラクショナル位相誤差除去回路の構成は図１４、図１５、図２３に例示されたものに限定されることはない。
図２４（ａ）〜（ｊ）は、図２０に示した位相検出器２４０が入出力する各信号を説明するためのタイミングチャートである。図２４に示したタイミングチャートは、小数分周の設定を９／４とした場合のものである。
【００９４】
図２４（ａ）〜（ｊ）のいずれにおいても、縦軸は信号の値（「１」または「０」）を示し、横軸は時間を示している。図２４（ａ）は、図１に示したフラクショナル分周器１１２から出力される分周器出力信号を示している。図２４（ｂ）は図２０に示した参照信号を示し、（ｃ）は図１に示したＶＣＯ１１５から出力されるＶＣＯ出力信号、（ｄ）は図２０に示したフラクショナル位相誤差パルス発生回路３４２から出力される帰還信号、（ｅ）は図２１に示した遅延回路１４４から出力される遅延信号、（ｆ）は図２１に示した位相シフト回路１４５から出力される位相調整信号、（ｇ）は図１に示したアキュムレータ１２０から出力される誤差信号、（ｈ）は図２０に示した周波数・位相検出器１４１から出力されるＵＰＸ信号及びＤＮＸ信号、（ｉ）は図２０に示したフラクショナル位相誤差パルス発生回路３４２から出力されるＵＰＣ信号及びＤＮＣ信号、（ｊ）は図２０に示したフラクショナル位相誤差除去回路２４３から出力されるＵＰ信号及びＤＮ信号を示している。
【００９５】
図２４（ｂ）、（ｄ）に示したように、参照信号と帰還信号との間には周期的な位相の誤差（フラクショナル位相誤差）が生じる。また、図２４（ｈ）に示したように、周波数・位相検出器１４１から出力されたＵＰＸ信号とＤＮＸ信号との間にはフラクショナル位相誤差が現れる。フラクショナル位相誤差は、ＬＰＦ１１４に伝播することによってフラクショナルスプリアスの原因になる。
【００９６】
第３実施形態は、このような点を考慮し、図２１に示したフラクショナル位相誤差パルス発生回路３４２によってフラクショナル位相誤差に比例した位相誤差パルス信号であるＵＰＣ信号とＤＮＣ信号とを生成した。そして、第３実施形態では、ＵＰＣ信号とＤＮＣ信号とを用いてＵＰＸ信号とＤＮＸ信号との間に現れるフラクショナル位相誤差を除去する。さらに、第３実施形態では、参照信号と、帰還信号（位相調整信号）の位相差に応じたＵＰ信号とＤＮ信号とが出力されるように、式（６）、（７）に示した論理演算を実行する。
【００９７】
以上、説明したように、本発明の第１実施形態から第３実施形態は、アキュムレータから出力された誤差信号に基づいて、フラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように位相検出器を制御するという技術思想に基づくものである。
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
【符号の説明】
【００９８】
１００，１７００，１８００…スペクトラム拡散クロックジェネレータ
１０１…フラクショナルＮ−ＰＬＬシンセサイザ
１１２，１７１２…フラクショナル分周器
１１３，１７１３…チャージポンプ
１１４，１７１４…ＬＰＦ
１２０…アキュムレータ
１２１，１８２０…加算器
１２２…飽和処理回路
１２３，１２４，１５１，１５２，１７１，１７２…ＦＦ回路
１３０，１７３００…拡散制御回路
１３１…拡散周期調整用分周器
１３２…ダウンカウンタ
１４０，２４０，１７１１…位相検出器
１４１，２４１…周波数・位相検出器
１４２，２４２，３４２…フラクショナル位相誤差パルス発生回路
１４３，２４３…フラクショナル位相誤差除去回路
１４４，２４４…遅延回路
１４５…位相シフト回路
１４６，２４６…位相差検出回路
１４７…可変電圧源
１４８…ヒステリシスコンパレータ
１４９，１５０…トランスコンダクタンスアンプ
１４９ａ，１４９ｂ，１５０ａ，１５０ｂ…トランジスタ
１５３，１５４，１５６，１５７…ｄ型ＦＦ回路
１５５，１５８，１８３，１８４…ＡＮＤ回路
１５９，１６０，１８５，１８６…ＯＲ回路
１６１，１６２，１８１，１８２…ＮＯＴ回路
１６３，１６４…ＮＯＲ回路
１６５，１６６，１６７，１６８…遅延素子
１７０…スイッチ群
１７２０…デルタシグマ変調器
【図１】
2015100081.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2015100081.tif 000007
【図６】
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【図７】
2015100081.tif 000009
【図８】
2015100081.tif 000010
【図９】
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【図１０】
2015100081.tif 000012
【図１１】
2015100081.tif 000013
【図１２】
2015100081.tif 000014
【図１３】
2015100081.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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