(57)【要約】【課題】アクティブマトリクス方式の表示装置にて、回路規模の増大を抑制しながら、データの書き込みと消去を重畳して実行する。【解決手段】第１書込トランジスタＴ１は、入力端子がｌ番目のデータ線に接続され、制御端子がｋ番目の走査線に接続される。第２書込トランジスタＴ２は、入力端子が第１書込トランジスタＴ１の出力端子に接続され、制御端子が（ｋ−ｉ）番目（ｉ≧２）の走査線に接続され、出力端子が駆動トランジスタＴ４の制御端子に接続される。消去トランジスタＴ３は、入力端子が消去用の固定電位に接続され、制御端子が（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線に接続され、出力端子が駆動トランジスタＴ４の制御端子に接続される。【選択図】図６
2015172663.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎ≧４）本の走査線と、ｍ（ｍ≧１）本のデータ線が配置されて形成される画素領域を備える表示装置であって、
前記画素領域内の、ｋ番目（１≦ｋ≦ｎ）の走査線とｌ番目（１≦ｌ≦ｍ）のデータ線に対応して形成された画素回路は、
発光素子と、
前記発光素子への電流供給を制御する駆動用スイッチング素子と、
入力端子がｌ番目のデータ線に接続され、制御端子がｋ番目の走査線に接続された第１書込用スイッチング素子と、
入力端子が前記第１書込用スイッチング素子の出力端子に接続され、制御端子が（ｋ−ｉ）番目（ｉ≧２）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続された第２書込用スイッチング素子と、
入力端子が消去用の固定電位に接続され、制御端子が（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続される消去用スイッチング素子と、
を有することを特徴とする表示装置。
【請求項２】
ｋ番目の走査線と（ｋ−ｉ）番目の走査線が共にアクティブ状態にあるとき、ｌ番目のデータ線の信号が前記駆動用スイッチング素子の制御端子に供給され、
（ｋ−ｊ）番目の走査線がアクティブ状態にあるとき、前記駆動用スイッチング素子の制御端子に前記固定電位が印加されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ｎ本の走査線に走査信号を供給する走査線駆動回路を、さらに備え、
前記走査線駆動回路は、（ｉ−１）パルス分の間を空けて２つのパルスを生成し、１番目の走査線からｎ番目の走査線の順に供給することを特徴とする請求項１または２に記載の表示装置。
【請求項４】
（ｋ−ｉ）番目の走査線に供給される２つのパルスの２番目のパルスと、ｋ番目の走査線に供給される２つのパルスの１番目のパルスにより、ｋ番目の走査線とｌ番目のデータ線に対応して形成された画素回路が書込動作となり、
（ｋ−ｉ）番目の走査線に供給される２つのパルスの２番目のパルスにより、（ｋ＋ｊ−ｉ）番目の走査線とｌ番目のデータ線に対応して形成された画素回路が消去動作となることを特徴とする請求項３に記載の表示装置。
【請求項５】
ｉ＝２、ｊ＝３であり、
前記走査線駆動回路は、１パルス分の間を空けて２つのパルスを生成することを特徴とする請求項３に記載の表示装置。
【請求項６】
前記駆動用スイッチング素子はｎ型半導体トランジスタであり、
前記固定電位は接地電位であることを特徴とする請求項１から５のいずれかに記載の表示装置。
【請求項７】
前記駆動用スイッチング素子はｐ型半導体トランジスタであり、
前記固定電位は電源電位であることを特徴とする請求項１から５のいずれかに記載の表示装置。
【請求項８】
ｎ（ｎ≧４）本の走査線と、ｍ（ｍ≧１）本のデータ線が配置されて形成される画素領域を備える表示装置であって、
前記画素領域内の、ｋ番目（１≦ｋ≦ｎ）の走査線とｌ番目（１≦ｌ≦ｍ）のデータ線に対応して形成された画素回路は、
発光素子と、
前記発光素子への電流供給を制御する駆動用スイッチング素子と、
入力端子がｌ番目のデータ線に接続され、制御端子が（ｋ−ｉ）番目（ｉ≧２）に接続された第１書込用スイッチング素子と、
入力端子が前記第１書込用スイッチング素子の出力端子に接続され、制御端子がｋ番目の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続された第２書込用スイッチング素子と、
入力端子が消去用の固定電位に接続され、制御端子が（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続される消去用スイッチング素子と、
を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイの次世代のディスプレイとして、有機ＥＬディスプレイの開発および実用化が進んでいる。薄型ディスプレイの駆動方式には大別すると、パッシブマトリクス方式とアクティブマトリクス方式がある。本明細書では、より高画質表示が可能なアクティブマトリクス方式に注目する。
【０００３】
アクティブマトリクス型の有機ＥＬディスプレイの駆動方式として、アナログ駆動方式とデジタル駆動方式に大別される。アナログ駆動方式は、有機ＥＬを駆動する駆動トランジスタにアナログ電圧を供給することで階調を表現する。一方、デジタル駆動方式では、供給する電圧は「低」と「高」の二通りのみであり、階調は電圧を供給する時間幅で表現される。アナログ駆動方式ではアナログ電圧を使用するため、駆動トランジスタの閾値電圧のバラツキが、階調の不均一性を招く要因となる。デジタル駆動方式では、駆動トランジスタのオン状態とオフ状態のみしか使用しないため、閾値電圧のバラツキの影響を受けにくい。しかしながらデジタル駆動方式では、時間幅で階調が表現されるため、アナログ駆動方式に比べて駆動回路および画素回路を高速に動作させる必要がある。
【０００４】
リフレッシュレートが６０Ｈｚの場合、アナログ駆動方式では１／６０秒に一度、データの書き換えを行えばよい。但し、例えば２５６階調の画像を表示するためには、２５６通りのアナログ電圧を駆動トランジスタに供給できる構成を備える必要がある。一方、デジタル駆動方式では、２５６通りの時間幅で階調が表現される。つまり原則的に、アナログ駆動に比べて２５６倍高速にデータの書き換え（即ち、書き込みと消去）を行う必要がある。これに対して、デジタル駆動方式における動作速度の低減を図る方法として、データの書き込みと消去を重畳して実行する方法が提案されている（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−８２６５１号公報
【特許文献２】特開２００５−９１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これまでのデータの書き込みと消去を重畳して実行する方法は、走査線駆動回路以外に、動作状態を選択する信号を生成する回路が必要であったり、走査線駆動回路の出力パルス幅をデータの書き込み動作時と消去動作時で変更する必要があった。これらは、回路規模の増大、配線数の増加、部品点数の増加等により、コスト上昇、歩留まり低下の要因となる。
【０００７】
本発明はこうした状況に鑑みなされたものであり、その目的は、アクティブマトリクス方式の表示装置にて、回路規模の増大を抑制しながら、データの書き込みと消去を重畳して実行する技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある態様の表示装置は、ｎ（ｎ≧４）本の走査線と、ｍ（ｍ≧１）本のデータ線が配置されて形成される画素領域を備える表示装置であって、前記画素領域内の、ｋ番目（１≦ｋ≦ｎ）の走査線とｌ番目（１≦ｌ≦ｍ）のデータ線に対応して形成された画素回路は、発光素子と、前記発光素子への電流供給を制御する駆動用スイッチング素子と、入力端子がｌ番目のデータ線に接続され、制御端子がｋ番目の走査線に接続された第１書込用スイッチング素子と、入力端子が前記第１書込用スイッチング素子の出力端子に接続され、制御端子が（ｋ−ｉ）番目（ｉ≧２）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続された第２書込用スイッチング素子と、入力端子が消去用の固定電位に接続され、制御端子が（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続される消去用スイッチング素子と、を有する。
【０００９】
本発明の別の態様もまた、表示装置である。この装置は、ｎ（ｎ≧４）本の走査線と、ｍ（ｍ≧１）本のデータ線が配置されて形成される画素領域を備える表示装置であって、前記画素領域内の、ｋ番目（１≦ｋ≦ｎ）の走査線とｌ番目（１≦ｌ≦ｍ）のデータ線に対応して形成された画素回路は、発光素子と、前記発光素子への電流供給を制御する駆動用スイッチング素子と、入力端子がｌ番目のデータ線に接続され、制御端子が（ｋ−ｉ）番目（ｉ≧２）に接続された第１書込用スイッチング素子と、入力端子が前記第１書込用スイッチング素子の出力端子に接続され、制御端子がｋ番目の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続された第２書込用スイッチング素子と、入力端子が消去用の固定電位に接続され、制御端子が（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線に接続され、出力端子が前記駆動用スイッチング素子の制御端子に接続される消去用スイッチング素子と、を有する。
【００１０】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、回路、装置、システム等の間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、アクティブマトリクス方式の表示装置にて、回路規模の増大を抑制しながら、データの書き込みと消去を重畳して実行できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るアクティブマトリクス型有機ＥＬ表示装置の回路構成を示す図である。
【図２】比較例１に係る画素回路の構成を示す図である。
【図３】図２の画素回路の動作を示すタイミングチャートである。
【図４】比較例２に係る画素回路の構成を示す図である。
【図５】図４の画素回路の動作を示すタイミングチャートである。
【図６】実施例に係る画素回路の構成を示す図である。
【図７】図６の画素回路の動作を示すタイミングチャートである。
【図８】変形例に係る画素回路の構成を示す図である。
【図９】走査線駆動回路の構成例を示す図である。
【図１０】図９のシフトレジスタのタイミングチャートを示す図である。
【図１１】比較例に係るレジスタの構成を示す図である。
【図１２】実施例に係るレジスタの構成を示す図である。
【発明を実施するための形態】
【００１３】
図１は、本発明の実施の形態に係るアクティブマトリクス型有機ＥＬ表示装置１００の回路構成を示す図である。アクティブマトリクス型有機ＥＬ表示装置（以下、単に表示装置という）１００は画素領域１０３、データ線駆動回路１０１、走査線駆動回路１０２を備える。画素領域１０３には、複数の走査線（ゲート信号線ともいう）Ｇ（１）〜Ｇ（ｎ）（ｎ≧４）と、少なくも一つデータ線（ソース信号線ともいう）Ｄ（１）〜Ｄ（ｍ）（ｍ≧１）がマトリクス状に形成され、複数の画素がマトリクス状に配列される。
【００１４】
複数の走査線Ｇ（１）〜Ｇ（ｎ）は互いに並列して形成され、複数のデータ線Ｄ（１）〜Ｄ（ｍ）は、複数の走査線Ｇ（１）〜Ｇ（ｎ）と交差して形成される。複数の走査線Ｇ（１）〜Ｇ（ｎ）と、複数のデータ線Ｄ（１）〜Ｄ（ｍ）との交差する複数の点に対応して、複数の画素回路１０４が形成され、一つの画素回路１０４が一つの画素を構成する。
【００１５】
データ線駆動回路１０１は、図示しない画像データ供給部から画像データを受信し、クロック信号に同期して各データ線Ｄ（１）〜Ｄ（ｍ）に各データを供給する。本実施の形態ではデジタル駆動方式を想定しているため、時分割で階調表現されたデジタルデータを供給する。
【００１６】
走査線駆動回路１０２は、上記のクロック信号に同期して複数の走査線Ｇ（１）〜Ｇ（ｎ）に走査信号を供給して、各データ線Ｄ（１）〜Ｄ（ｍ）に供給されたデータを、所定の画素回路に誘導する。当該画素回路内の有機ＥＬ素子は、供給されたデータに応じて発光する。
【００１７】
以下、ｋ番目（１≦ｋ≦ｎ）の走査線とｌ番目（１≦ｌ≦ｍ）のデータ線に対応して形成される画素回路１０４（ｋ，ｌ）の構成例について説明する。
【００１８】
図２は、比較例１に係る画素回路１０４（ｋ，ｌ）の構成を示す図である。画素回路１０４（ｋ，ｌ）は、有機ＥＬ素子ＯＥ、第１書込トランジスタＴ１、第２書込トランジスタＴ２、消去トランジスタＴ３、駆動トランジスタＴ４、容量Ｃ１を備える。有機ＥＬ素子ＯＥのアノード端子は、駆動トランジスタＴ４を介して電源線ＶＤに接続され、有機ＥＬ素子ＯＥのカソード端子はグラウンドに接続される。有機ＥＬ素子ＯＥは、駆動トランジスタＴ４がオンすると導通し、流れる電流に応じて発光する。有機ＥＬ素子ＯＥは、駆動トランジスタＴ４がオフすると電流が遮断されて消灯する。なお有機ＥＬ素子ＯＥの代わりに、他のダイオード型の発光素子を用いてもよい。
【００１９】
第１書込トランジスタＴ１、第２書込トランジスタＴ２、消去トランジスタＴ３、及び駆動トランジスタＴ４はそれぞれ薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で形成され、それぞれスイッチング素子として機能する。第１書込トランジスタＴ１、第２書込トランジスタＴ２、及び消去トランジスタＴ３にはｎチャンネル型が採用され、駆動トランジスタＴ４にはｐチャンネル型が採用される。以下の説明において、これらのトランジスタのソース端子は入力端子として機能し、ドレイン端子は出力端子として機能し、ゲート端子は制御端子として機能する。
【００２０】
駆動トランジスタＴ４は、有機ＥＬ素子ＯＥへの電流供給を制御する駆動用のスイッチング素子である。駆動トランジスタＴ４のソース端子は電源線ＶＤに接続され、ドレイン端子は有機ＥＬ素子ＯＥのアノード端子に接続され、ゲート端子にデータが入力される。
【００２１】
第１書込トランジスタＴ１は、ソース端子がｌ番目のデータ線に接続され、ゲート端子がｋ番目の走査線に接続され、ドレイン端子が第２書込トランジスタＴ２のソース端子に接続される。第１書込トランジスタＴ１は、ｋ番目の走査線がアクティブ（本明細書ではハイレベル）のときオンし、ノンアクティブ（本明細書ではローレベル）のときオフする。第１書込トランジスタＴ１にはｌ番目のデータ線からデータが入力され、ｋ番目の走査線がアクティブのとき、入力されたデータを第２書込トランジスタＴ２に出力する。
【００２２】
第２書込トランジスタＴ２は、ソース端子が第１書込トランジスタＴ１のドレイン端子に接続され、ゲート端子がブロック制御線ＢＣに接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。ブロック制御線ＢＣは、書き込み動作と消去動作を区別するためのブロック信号を供給するための信号線である。アクティブ期間（本明細書ではハイレベル期間）が書き込み動作期間を指定し、ノンアクティブ期間（本明細書ではローレベル期間）が消去期間を指定している。
【００２３】
第２書込トランジスタＴ２は、ブロック制御線ＢＣがアクティブのときオンし、ノンアクティブのときオフする。第２書込トランジスタＴ２には第１書込トランジスタＴ１からデータが入力され、ブロック制御線ＢＣがアクティブのとき、入力されたデータを駆動トランジスタＴ４のゲート端子に出力する。
【００２４】
容量Ｃ１は、駆動トランジスタＴ４のゲート端子とソース端子の間に接続され、ｌ番目のデータ線から供給されるデータを電荷として保持する電荷保持容量である。
【００２５】
消去トランジスタＴ３は、ソース端子が電源線ＶＤに接続され、ゲート端子が（ｋ−１）番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。消去トランジスタＴ３は、（ｋ−１）番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。消去トランジスタＴ３は、（ｋ−１）番目の走査線がアクティブのとき容量Ｃ１の両端を同電位にして、容量Ｃ１をリセットする。
【００２６】
駆動トランジスタＴ４のゲート端子は、第２書込トランジスタＴ２のドレイン端子および消去トランジスタＴ３のドレイン端子と接続される。駆動トランジスタＴ４は、第２書込トランジスタＴ２の出力信号と消去トランジスタＴ３の出力信号によりゲート電圧が制御され、オン／オフする。
【００２７】
図３は、図２の画素回路１０４（ｋ，ｌ）の動作を示すタイミングチャートである。図３（ａ）は書き込み動作時のタイミングチャートを示し、図３（ｂ）は消去動作時のタイミングチャートを示す。図２の画素回路１０４（ｋ，ｌ）では、第１書込トランジスタＴ１と第２書込トランジスタＴ２がともにオン状態のときに、データ線Ｄ（ｌ）のデータが容量Ｃ１に保持され、書き込み動作となる。従って図３（ａ）に示すようにブロック制御線ＢＣがハイレベルのとき書き込み可能であり、図３（ｂ）に示すようにローレベルのときは書き込み禁止である。図３（ａ）では（ｋ−１）番目の走査線がハイレベルのとき容量Ｃ１が初期化され、その次のｋ番目の走査線がハイレベルのとき書き込み動作となる。図３（ｂ）でも図３（ａ）と同様の走査信号が供給されるが、ブロック制御線ＢＣがローレベルであるため書き込みできず、消去動作のみとなる。
【００２８】
データの書き込みと消去を重畳して実行し動作速度を低減させる駆動方式では、各画素回路に対して、データの書き込み信号と消去信号を区分して供給する必要がある。比較例１では、書き込み動作時と消去動作時を区別するブロック信号を供給することで、両信号を区分している。
【００２９】
図４は、比較例２に係る画素回路１０４（ｋ，ｌ）の構成を示す図である。以下、比較例１との相違点を説明し、重複する説明は適宜省略する。比較例２では第２書込トランジスタＴ２は、ソース端子が第１書込トランジスタＴ１のドレイン端子に接続され、ゲート端子が（ｋ−１）番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。第２書込トランジスタＴ２は、（ｋ−１）番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。第２書込トランジスタＴ２には第１書込トランジスタＴ１からデータが入力され、（ｋ−１）番目の走査線がアクティブのとき、入力されたデータを駆動トランジスタＴ４のゲート端子に出力する。
【００３０】
消去トランジスタＴ３は、ソース端子が電源線ＶＤに接続され、ゲート端子が（ｋ−２）番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。消去トランジスタＴ３は、（ｋ−２）番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。消去トランジスタＴ３は、（ｋ−２）番目の走査線がアクティブのとき容量Ｃ１の両端を同電位にして、容量Ｃ１をリセットする。その他の接続関係は、比較例１と同様である。
【００３１】
図５は、図４の画素回路１０４（ｋ，ｌ）の動作を示すタイミングチャートである。図５（ａ）は書き込み動作時のタイミングチャートを示し、図５（ｂ）は消去動作時のタイミングチャートを示す。比較例２では、書き込み時のパルス幅（Ｔｗ）と消去時のパルス幅（Ｔｄ）を変更している。隣接する列のパルスに重なりがある場合が書き込み動作、重なりがない場合が消去動作となる。
【００３２】
図４の画素回路１０４（ｋ，ｌ）では、第１書込トランジスタＴ１と第２書込トランジスタＴ２がともにオン状態のときに、データ線Ｄ（ｌ）のデータが容量Ｃ１に保持され、書き込み動作となる。図５（ａ）に示すように（ｋ−１）番目の走査線とｋ番目の走査線がともにハイレベルのとき、画素回路１０４（ｋ，ｌ）が書き込み動作となる。その半パルス前の（ｋ−２）番目の走査線のハイレベルにより容量Ｃ１は初期化されている。図５（ｂ）では隣接する列のパルスに重なりが存在しないため、消去動作のみとなる。
【００３３】
以上に説明した比較例１の構成では走査線駆動回路１０２以外に、動作状態を選択するためのブロック信号を生成する回路が必要となる。また比較例２の構成では走査線駆動回路１０２の出力パルス幅をデータの書き込み動作時と消去動作時で変更する必要がある。これらは、回路規模の増大、配線数の増加、部品点数の増加等により、コスト上昇、歩留まり低下の要因となる。特に走査線駆動回路１０２を、ディスプレイパネルと一体に薄膜トランジスタ（ＴＦＴ）で作成する場合、より大きな問題となる。
【００３４】
以下に説明する実施例に係る画素回路では、追加の回路を必要とせず、かつ走査線駆動回路１０２の構成を複雑化しない回路を実現できる。
【００３５】
図６は、実施例に係る画素回路１０４（ｋ，ｌ）の構成を示す図である。以下、比較例１、２との相違点を説明し、重複する説明は適宜省略する。第１書込トランジスタＴ１は、ソース端子がｌ番目のデータ線に接続され、ゲート端子がｋ番目の走査線に接続され、ドレイン端子が第２書込トランジスタＴ２のソース端子に接続される。第１書込トランジスタＴ１は、ｋ番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。第１書込トランジスタＴ１にはｌ番目のデータ線からデータが入力され、ｋ番目の走査線がアクティブのとき、入力されたデータを第２書込トランジスタＴ２に出力する。
【００３６】
第２書込トランジスタＴ２は、ソース端子が第１書込トランジスタＴ１のドレイン端子に接続され、ゲート端子が（ｋ−２）番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。第２書込トランジスタＴ２は、（ｋ−２）番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。第２書込トランジスタＴ２には第１書込トランジスタＴ１からデータが入力され、（ｋ−２）番目の走査線がアクティブのとき、入力されたデータを駆動トランジスタＴ４のゲート端子に出力する。
【００３７】
消去トランジスタＴ３は、ソース端子が消去信号線ＥＬに接続され、ゲート端子が（ｋ−３）番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。消去信号線ＥＬは所定の固定電位を供給する。例えば、電源電位またはグラウンド電位を供給する。駆動トランジスタＴ４にｐチャンネル型の半導体素子が用いられる場合には電源電位を供給する。駆動トランジスタＴ４にｎチャンネル型の半導体素子が用いられる場合にはグラウンド電位を供給する。いずれの場合も、消去トランジスタＴ３がオンすると、駆動トランジスタＴ４をオフできる。なお消去信号線ＥＬが電源電位を供給する場合、比較例１、２と同様に消去信号線ＥＬを電源線ＶＤで代用してもよい。また消去信号線ＥＬがグラウンド電位を供給する場合、消去信号線ＥＬを有機ＥＬ素子ＯＥのグラウンド端子で代用してもよい。なお消去信号線ＥＬを設ける構成では、電源電位およびグラウンド電位以外の固定電位をリセット電位に使用することが可能である。
【００３８】
消去トランジスタＴ３は、（ｋ−３）番目の走査線がアクティブのときオンし、ノンアクティブのときオフする。消去トランジスタＴ３は、（ｋ−３）番目の走査線がアクティブのとき容量Ｃ１をリセットする。
【００３９】
駆動トランジスタＴ４のゲート端子は、第２書込トランジスタＴ２のドレイン端子および消去トランジスタＴ３のドレイン端子と接続される。駆動トランジスタＴ４は、第２書込トランジスタＴ２の出力信号と消去トランジスタＴ３の出力信号によりゲート電圧が制御され、オン／オフする。
【００４０】
ｋ番目の走査線と（ｋ−２）番目の走査線が共にアクティブ状態にあるとき、ｌ番目のデータ線の信号が駆動トランジスタＴ４のゲート端子に供給され、ゲート電圧となる。当該ゲート電圧は容量Ｃ１に記憶されるとともに、駆動トランジスタＴ４のオン／オフを制御する。
【００４１】
（ｋ−３）番目の走査線がアクティブ状態にあるとき、駆動トランジスタＴ４のゲート端子に、消去信号線ＥＬの電位がゲート電圧として供給される。これにより駆動トランジスタＴ４がターンオフし、容量Ｃ１が初期化される。
【００４２】
図７は、図６の画素回路１０４（ｋ，ｌ）の動作を示すタイミングチャートである。図７（ａ）は書き込み動作時のタイミングチャートを示し、図７（ｂ）は消去動作時のタイミングチャートを示す。書き込み動作時と消去動作時に同じパルス幅の信号を用いて隣接する走査線ではなく、一つ離れた走査線の信号の重なりで書き込み動作の制御を行う。このように一つ以上の走査線を跨いだ複数の走査線で画素回路を駆動することにより、書き込み動作時のパルス幅Ｔｗと消去動作時のパルス幅Ｔｄを同一にできる。
【００４３】
図７（ａ）では走査線駆動回路１０２は、１パルス分の間を空けて２つのパルスを生成し、１番目の走査線からｎ番目の走査線の順に供給している。図７（ａ）と図７（ｂ）を別に描いているが、実際には図７（ａ）の走査信号のみが複数の走査線Ｇ（１）〜Ｇ（ｎ）に供給される。なお消去動作を単独で実行する場合には図７（ｂ）の走査信号が用いられる。
【００４４】
図７（ａ）、（ｂ）の期間ｔ１では、（ｋ−３）番目の走査線に供給される２つのパルスの２番目のパルスと、（ｋ−１）番目の走査線に供給される２つのパルスの１番目のパルスにより、画素回路１０４（（ｋ−１），ｌ）が書込動作となる。同時に（ｋ−３）番目の走査線に供給される２つのパルスの２番目のパルスにより画素回路１０４（ｋ，ｌ）が消去動作となる。期間ｔ２では、（ｋ−２）番目の走査線に供給される２つのパルスの２番目のパルスと、ｋ番目の走査線に供給される２つのパルスの１番目のパルスにより、画素回路１０４（ｋ，ｌ）が書込動作となる。同時に（ｋ−２）番目の走査線に供給される２つのパルスの２番目のパルスにより画素回路１０４（（ｋ＋１），ｌ）が消去動作となる。即ち、次のクロックで書き込むべき一段下の画素回路をリフレッシュしつつ、対象の画素回路にデータを書き込むことができる。
【００４５】
図６、図７では第１書込トランジスタＴ１にｋ番目の走査線を接続し、第２書込トランジスタＴ２に（ｋ−２）番目の走査線を接続し、消去トランジスタＴ３に（ｋ−３）番目の走査線を接続して、一つの画素回路を駆動する例を説明した。この接続方法は一例であり、この接続方法に限定されるものではない。
【００４６】
第２書込トランジスタＴ２に（ｋ−ｉ）番目（ｉ≧２）の走査線を接続してもよい。この場合、走査線駆動回路１０２は、（ｉ−１）パルス分の間を空けて２つのパルスを生成し、１番目の走査線からｎ番目の走査線の順に供給する。
【００４７】
消去トランジスタＴ３に（ｋ−ｊ）番目（ｊ≧ｉ＋１）の走査線を接続してもよい。消去トランジスタＴ３に接続する走査線の位置により、リフレッシュのタイミングを調整できる。
【００４８】
以上説明したように本実施例によれば、追加の信号生成回路や出力パルス幅を変更する機能を走査線駆動回路１０２に追加する必要がなくなる。パルス幅変更機能のない単一幅のパルス出力機能を有する単一の走査線駆動回路１０２を用いて、書き込み信号と消去信号をデジタル駆動方式で画素回路に供給できる。従って回路規模の最小化、部品点数の削減等が可能となり、コスト削減、歩留まり向上を実現できる。本実施例は、アクティブマトリクス型の有機ＥＬ表示装置の駆動に好適であり、また他のアクティブマトリクス型の装置の駆動にも応用できる。
【００４９】
図８は、変形例に係る画素回路１０４（ｋ，ｌ）の構成を示す図である。変形例に係る画素回路１０４（ｋ，ｌ）は、図６の実施例に係る画素回路１０４（ｋ，ｌ）における、第１書込トランジスタＴ１と第２書込トランジスタＴ２の接続関係を逆にした回路である。即ち、第１書込トランジスタＴ１は、ソース端子がｌ番目のデータ線に接続され、ゲート端子が（ｋ−ｉ）番目（ｉ≧２）の走査線に接続され、ドレイン端子が第２書込トランジスタＴ２のソース端子に接続される。第２書込トランジスタＴ２は、ソース端子が第１書込トランジスタＴ１のドレイン端子に接続され、ゲート端子がｋ番目の走査線に接続され、ドレイン端子が駆動トランジスタＴ４のゲート端子に接続される。この接続関係でも実施例と同様の動作が可能である。
【００５０】
図９は、走査線駆動回路の構成例を示す図である。複数のレジスタ２１〜２３２を縦列接続してシフトレジスタを構成している。図９では３２段のシフトレジスタの例を描いている。各レジスタ２１〜２３２には、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢ、前段の出力信号ＯＵＴ（ｎ−１）、次段の出力信号ＯＵＴ（ｎ＋１）がそれぞれ入力される。なお図示しないが各レジスタ２１〜２３２には、ハイサイド基準電位ＶＧＨ（例えば、電源電位）およびローサイド基準電位（例えば、グラウンド電位）も供給される。
【００５１】
図１０は、図９のシフトレジスタのタイミングチャートを示す。図１０（ａ）は、一般的な走査信号のタイミングチャートを示し、図１０（ｂ）は、図７（ａ）の走査信号のタイミングチャートを示す。このように図９のシフトレジスタは、図４の走査線駆動回路１０２以外の走査線駆動回路（ゲートドライバ）にも適用できる。
【００５２】
図１１は、比較例に係るレジスタ２２の構成を示す。図１１では２段目のレジスタ２２の構成を描いているが、他の段のレジスタも同じ構成である。なお１段目のレジスタ２１では、前段の出力信号ＯＵＴ（ｎ−１）の代わりにスタート信号ＳＴＡＲＴが入力される。スタート信号ＳＴＡＲＴは、各走査信号の元になる信号である。
【００５３】
レジスタ２２は、第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、第４トランジスタＱ４、第５トランジスタＱ５、第６トランジスタＱ６、容量Ｃ２を備える。第１トランジスタＱ１〜第６トランジスタＱ６には、ｎチャンネル型の酸化物半導体で形成されたＴＦＴを使用することを想定する。
【００５４】
第１トランジスタＱ１の入力端子には前段の出力信号ＯＵＴ（ｎ−１）が入力され、第１トランジスタＱ１の制御端子にはクロック信号ＣＬＫが入力される。第１トランジスタＱ１の出力端子は、容量Ｃ２の一端、第５トランジスタＱ５の制御端子に接続される。
【００５５】
第２トランジスタＱ２の入力端子および制御端子はハイサイド基準電位ＶＧＨに接続される。第２トランジスタＱ２の出力端子は、第４トランジスタＱ４の出力端子、第３トランジスタＱ３の制御端子、及び第６トランジスタＱ６の制御端子に接続される。
【００５６】
第３トランジスタＱ３の入力端子はローサイド基準電位ＶＧＬに接続される。第３トランジスタＱ３の制御端子は第２トランジスタＱ２の出力端子に接続される。第３トランジスタＱ３の出力端子は容量Ｃ２の一端に接続される。
【００５７】
第４トランジスタＱ４の入力端子はローサイド基準電位ＶＧＬに接続される。第４トランジスタＱ４の制御端子は容量Ｃ２の一端に接続される。第４トランジスタＱ４の出力端子は第２トランジスタＱ２の出力端子に接続される。
【００５８】
第５トランジスタＱ５の入力端子には反転クロック信号ＣＬＫＢが入力される。第５トランジスタＱ５の制御端子は、容量Ｃ２の一端および第１トランジスタＱ１の出力端子に接続される。第５トランジスタＱ５の出力端子は容量Ｃ２の他端、及び本レジスタ２２の出力端子に接続される。
【００５９】
第６トランジスタＱ６の入力端子はローサイド基準電位ＶＧＬに接続される。第６トランジスタＱ６の制御端子は第２トランジスタＱ２の出力端子に接続される。第６トランジスタＱ６の出力端子は容量Ｃ２の他端、及び本レジスタ２２の出力端子に接続される。
【００６０】
この回路構成において、クロック信号ＣＬＫがハイレベル、かつ前段の出力信号ＯＵＴ（ｎ−１）がハイレベルのとき第１トランジスタＱ１がオンする。これにより容量Ｃ２に電荷が蓄積されるとともに、第５トランジスタＱ５がオンする。また第４トランジスタＱ４がオンし、第３トランジスタＱ３及び第６トランジスタＱ６がオフする。この状態からクロック信号ＣＬＫがローレベルに遷移すると第１トランジスタＱ１がオフする。第１トランジスタＱ１がオフしても、容量Ｃ２に蓄積された電荷により一定期間、第５トランジスタＱ５のオン状態が維持される。容量Ｃ２の蓄積電圧をハイサイドの基準電位ＶＧＨより高く設定することにより、出力信号ＯＵＴ（ｎ）のパルス波形をシャープにできる。
【００６１】
クロック信号ＣＬＫが再びハイレベルになり、容量Ｃ２の電圧が第４トランジスタＱ４の閾値電圧より低下すると第４トランジスタＱ４がオフし、第３トランジスタＱ３及び第６トランジスタＱ６がオンする。これにより、容量Ｃ２の両端がローサイドの基準電位ＶＧＬに接続される。
【００６２】
トランジスタの閾値電圧は、ゼロより少しプラス側に設定されるべきであるが、プロセス等によるバラツキがある。例えば、第１トランジスタＱ１または第２トランジスタＱ２の閾値電圧がマイナス側にシフトしている場合、誤動作の原因となる。また第６トランジスタＱ６の閾値電圧が、よりプラス側にシフトしている場合、第６トランジスタＱ６のターンオンタイミングが遅延し、出力信号ＯＵＴ（ｎ）の立ち下がり時間が長くなる。
【００６３】
図１２は、実施例に係るレジスタ２２の構成を示す。以下、図１１の比較例との相違点を説明し、重複する説明は適宜省略する。第１トランジスタＱ１及び第２トランジスタＱ２をＳＴＴ(Series-connected Two-transistor)構造で構成する。即ち、第１トランジスタＱ１は、直列接続された第１．１トランジスタＱ１ａ及び第１．２トランジスタＱ１ｂで構成する。第３トランジスタＱ３は、直列接続された第３．１トランジスタＱ３ａ及び第３．２トランジスタＱ３ｂで構成する。第１．１トランジスタＱ１ａ、第１．２トランジスタＱ１ｂ、第３．１トランジスタＱ３ａ、及び第３．２トランジスタＱ３ｂには、いずれもｎチャンネル型が用いられる。
【００６４】
実施例に係るレジスタ２２は、第７トランジスタＱ７及び第８トランジスタＱ８をさらに備える。第７トランジスタＱ７の入力端子はハイサイド基準電位ＶＧＨに接続される。第７トランジスタＱ７の制御端子には、自段の出力信号ＯＵＴ（ｎ）がフィードバックして入力される。第７トランジスタＱ７の出力端子は、第１．１トランジスタＱ１ａと第１．２トランジスタＱ１ｂとの接続点、及び第３．１トランジスタＱ３ａと第３．２トランジスタＱ３ｂとの接続点にそれぞれ接続される。第７トランジスタＱ７は、自段の出力信号ＯＵＴ（ｎ）がハイレベルの期間にオンして、それら接続点の電位をハイサイド基準電位ＶＧＨに固定する。
【００６５】
第８トランジスタＱ８の入力端子はローサイド基準電位ＶＧＬに接続される。第８トランジスタＱ８の制御端子には次段の出力信号ＯＵＴ（ｎ＋１）がフィードバックして入力される。第８トランジスタＱ８の出力端子は容量Ｃ２の他端、及び本レジスタ２２の出力端子に接続される。
【００６６】
実施例に係るレジスタ２２では、第１トランジスタＱ１及び第３トランジスタＱ３をＳＳＴ構造にすることにより、第１トランジスタＱ１及び第３トランジスタＱ３の閾値電圧のマイナスシフト耐性を向上させることができる。仮に第１トランジスタＱ１または第３トランジスタＱ３の閾値電圧がマイナスにシフトしていても、誤動作することなく、出力信号ＯＵＴ（ｎ）を立ち上げることができる。
【００６７】
また第８トランジスタＱ８に次段の出力信号ＯＵＴ（ｎ＋１）をフィードバックすることにより、立ち下がり時間を高速化できる。仮に第６トランジスタＱ６の閾値電圧が、よりプラス側にシフトしている場合でも遅延することなく、出力信号ＯＵＴ（ｎ）を立ち下げることができる。
【００６８】
また比較例に係るレジスタ２２に対して、追加されるトランジスタの数は僅かであり、歩留まりが低下することはない。また反転クロック信号ＣＬＫＢから出力信号ＯＵＴ（ｎ）を生成するため、前段の出力信号ＯＵＴ（ｎ−１）から生成する場合より、出力電圧レベルの品位を向上させることができる。
【００６９】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７０】
例えば、上述の実施の形態に係る表示装置ではデジタル駆動方式を想定したが、アナログ駆動方式にも適用可能である。
【符号の説明】
【００７１】
Ｔ１  第１書込トランジスタ、  Ｃ１  容量、  Ｑ１  第１トランジスタ、  Ｑ１ａ  第１．１トランジスタ、  Ｑ１ｂ  第１．２トランジスタ、  Ｔ２  第２書込トランジスタ、  Ｑ２  第２トランジスタ、  Ｃ２  容量、  Ｔ３  消去トランジスタ、  ＯＥ  有機ＥＬ素子、  Ｑ３  第３トランジスタ、  Ｑ３ａ  第３．１トランジスタ、  Ｑ３ｂ  第３．２トランジスタ、  Ｔ４  駆動トランジスタ、  Ｑ４  第４トランジスタ、  Ｑ５  第５トランジスタ、  Ｑ６  第６トランジスタ、  Ｑ７  第７トランジスタ、  Ｑ８  第８トランジスタ、  ２１〜２３２  レジスタ、  １００  表示装置、  １０１  データ線駆動回路、  １０２  走査線駆動回路、  １０３  画素領域、  １０４  画素回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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