(57)【要約】【課題】ＰＣＢ基板上の配線幅を微細化する必要がなく実装が容易かつチップサイズの小型化可能な半導体パッケージ、およびこの半導体パッケージを搭載するＰＣＢ基板、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置を提供する。【解決手段】ＬＳＩ１０上の層間膜１２上に配置される再配線層ＭＲＤと、再配線層上に配置されるポスト電極ＭＰと、層間膜上に配置される保護層１４と、ポスト電極上に配置され、再配線層と接続される複数のボールＢＭＰとを備え、ＰＣＢ基板上に配置され複数のボールと接続可能な複数のランドＬＮＤの内、内側のランドと接続される内部配線Ｗ44・Ｗ43・Ｗ42の配線経路上に存在するボールＢ53・Ｂ54を再配線層と非接続（ＢＭＰ（ＮＣ）若しくは削除した半導体パッケージ１００およびこの半導体パッケージを搭載するＰＣＢ基板２００、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置３００。【選択図】図１５
2015220381.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路と、
前記半導体集積回路上に配置される層間膜と、
前記層間膜上に配置される再配線層と、
前記再配線層上に配置されるポスト電極と、
前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、
前記ポスト電極上に配置され、前記再配線層と接続される複数のボールと
を備え、
前記複数のボールに対向してＰＣＢ基板上に配置され、前記複数のボールと接続可能な複数のランドの内、内側のランドと接続される内部配線の配線経路上に存在するボールを前記再配線層と非接続としたことを特徴とする半導体パッケージ。
【請求項２】
前記再配線層と非接続とした前記ボールと、前記再配線層との間には、前記保護層が介在されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
半導体集積回路と、
前記半導体集積回路上に配置される層間膜と、
前記層間膜上に配置される再配線層と、
前記再配線層上に配置されるポスト電極と、
前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、
前記ポスト電極上に配置され、前記再配線層と接続される複数のボールと
を備え、
前記複数のボールに対向してＰＣＢ基板上に配置され、前記複数のボールと接続可能な複数のランドの内、内側のランドと接続される内部配線の配線経路上に存在するボールを削除したことを特徴とする半導体パッケージ。
【請求項４】
前記ボールは、前記保護層の平面視において、格子状に配置されることを特徴とする請求項１〜３のいずれか１項に記載の半導体パッケージ。
【請求項５】
前記格子は、正方格子、長方格子、三角格子、六角格子のいずれかであることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記ボールの配置ピッチルールを低減し、前記半導体集積回路のチップサイズを縮小化可能であることを特徴とする請求項１〜５のいずれか１項に記載の半導体パッケージ。
【請求項７】
前記ボールの配置ピッチルールを、Ｌを任意定数として、０．５Ｌから０．４Ｌに低減したことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記ボールの配置ピッチルールを、Ｌを任意定数として、０．４Ｌから０．３Ｌに低減したことを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
前記半導体パッケージの角部および中心部に配置されるボールは、前記ＰＣＢ基板との接続性を確保するために残したことを特徴とする請求項１〜８のいずれか１項に記載の半導体パッケージ。
【請求項１０】
絶縁基板と、
前記絶縁基板上に、半導体パッケージの複数のボールに対向して配置され、前記複数のボールとそれぞれ接続可能な複数のランドと、
前記絶縁基板上に配置され、前記複数のランドにそれぞれ接続される配線と
を備え、
前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するランドを半導体パッケージの再配線層と非接続としたことを特徴とするＰＣＢ基板。
【請求項１１】
絶縁基板と、
前記絶縁基板上に、半導体パッケージの複数のボールに対向して配置され、前記複数のボールとそれぞれ接続可能な複数のランドと、
前記絶縁基板上に配置され、前記複数のランドにそれぞれ接続される配線と
を備え、
前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するランドを削除したことを特徴とするＰＣＢ基板。
【請求項１２】
前記ランドは、前記絶縁基板の平面視において、格子状に配置されることを特徴とする請求項１０または１１に記載のＰＣＢ基板。
【請求項１３】
前記格子は、正方格子、長方格子、三角格子、六角格子のいずれかであることを特徴とする請求項１２に記載のＰＣＢ基板。
【請求項１４】
前記ランドの配置ピッチルールを低減し、前記ＰＣＢ基板上に配置される半導体集積回路のチップサイズを縮小化可能であることを特徴とする請求項１０〜１３のいずれか１項に記載のＰＣＢ基板。
【請求項１５】
前記ランドの配置ピッチルールを、Ｌを任意定数として、０．５Ｌから０．４Ｌに低減したことを特徴とする請求項１４に記載のＰＣＢ基板。
【請求項１６】
前記ボールの配置ピッチルールを、Ｌを任意定数として、０．４Ｌから０．３Ｌに低減したことを特徴とする請求項１３に記載のＰＣＢ基板。
【請求項１７】
前記絶縁基板の角部および中心部に配置されるランドは、前記半導体パッケージとの接続性を確保するために残したことを特徴とする請求項１０〜１６のいずれか１項に記載のＰＣＢ基板。
【請求項１８】
半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続されるボールとを備える半導体パッケージと、
絶縁基板と、前記絶縁基板上に、前記ボールに対向して配置され、前記ボールと接続可能なランドと、前記絶縁基板上に配置され、前記ランドに接続される配線とを備えるＰＣＢ基板と
を備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するボールを前記再配線層と非接続としたことを特徴とする半導体装置。
【請求項１９】
前記再配線層と非接続とした前記ボールと、前記再配線層との間には、前記保護層が介在されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続されるボールとを備える半導体パッケージと、
絶縁基板と、前記絶縁基板上に、前記ボールに対向して配置され、前記ボールと接続可能なランドと、前記絶縁基板上に配置され、前記ランドに接続される配線とを備えるＰＣＢ基板と
を備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するボールを削除したことを特徴とする半導体装置。
【請求項２１】
前記ボールは、前記保護層の平面視において、格子状に配置されることを特徴とする請求項１８〜２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記格子は、正方格子、長方格子、三角格子、六角格子のいずれかであることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記ボールの配置ピッチルールを低減し、前記半導体集積回路のチップサイズを縮小化可能であることを特徴とする請求項１８〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記ボールの配置ピッチルールを、Ｌを任意定数として、０．５Ｌから０．４Ｌに低減したことを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ボールの配置ピッチルールを、Ｌを任意定数として、０．４Ｌから０．３Ｌに低減したことを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
前記半導体パッケージの角部および中心部に配置されるボールは、前記ＰＣＢ基板との接続性を確保するために残したことを特徴とする請求項１８〜２５のいずれか１項に記載の半導体装置。
【請求項２７】
前記半導体パッケージは、ウエハ・レベル・チップ・サイズ・パッケージであることを特徴とする請求項１８〜２６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、ＰＣＢ基板および半導体装置に関し、特にボールグリッドアレイ（ＢＧＡ：Ball Grid Array）／ランドグリッドアレイ（ＬＧＡ：Land Grid Array）などのグリッドアレイパッケージにおいて、基板配線用にボールを削除若しくは非接続化している構造の半導体パッケージ、この半導体パッケージを搭載するＰＣＢ基板および、このＰＣＢ基板上に半導体パッケージを搭載した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路チップの小型化、高機能化および高性能化を可能にするパッケージ構造として、ウェハレベルチップスケールパッケージ（ＷＬ−ＣＳＰ:Wafer Level Chip Scale Package）、或いはＢＧＡ／ＬＧＡなどのグリッドアレイパッケージが開示されている（例えば、特許文献１〜４参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０９１４５３号公報
【特許文献２】特開２００８−１４１０１９号公報
【特許文献３】特開２０１２−２５６９３５号公報
【特許文献４】特開２００９−１０５２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常ＷＬ−ＣＳＰ／ＢＧＡ／ＬＧＡなどのパッケージをプリント回路基板（ＰＣＢ：（Printed Circuit Board、以下ＰＣＢ基板と称する）上に実装する場合、ＰＣＢ基板上、ボールに対応するランド間に配線を通すため、配線ピッチが狭くなり、ＰＣＢ基板のコストが高くなってしまう。
【０００５】
特にＷＬ−ＣＳＰの場合、チップサイズとボールサイズの関係は相反するものとなっており、チップサイズを小さくすると、ボールピッチが狭くなり、ＰＣＢ基板のコストが増加してしまう。逆に、ボールピッチを大きくすると、チップサイズが大きくなり、チップコストが増加してしまうという課題があった。
【０００６】
本発明の目的は、チップサイズを小さくすることができ、かつＰＣＢ基板上の配線幅を微細化する必要がなく、実装が容易で小型化可能な半導体パッケージ、およびこの半導体パッケージを搭載するＰＣＢ基板、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の一態様によれば、半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続される複数のボールとを備え、前記複数のボールに対向してＰＣＢ基板上に配置され、前記複数のボールと接続可能な複数のランドの内、内側のランドと接続される内部配線の配線経路上に存在するボールを前記再配線層と非接続とした半導体パッケージが提供される。
【０００８】
また、本発明の他の態様によれば、半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続される複数のボールとを備え、前記複数のボールに対向してＰＣＢ基板上に配置され、前記複数のボールと接続可能な複数のランドの内、内側のランドと接続される内部配線の配線経路上に存在するボールを削除した半導体パッケージが提供される。
【０００９】
また、本発明の他の態様によれば、絶縁基板と、前記絶縁基板上に、半導体パッケージの複数のボールに対向して配置され、前記複数のボールとそれぞれ接続可能な複数のランドと、前記絶縁基板上に配置され、前記複数のランドにそれぞれ接続される配線とを備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するランドを半導体パッケージの再配線層と非接続としたＰＣＢ基板が提供される。
【００１０】
また、本発明の他の態様によれば、絶縁基板と、前記絶縁基板上に、半導体パッケージの複数のボールに対向して配置され、前記複数のボールとそれぞれ接続可能な複数のランドと、前記絶縁基板上に配置され、前記複数のランドにそれぞれ接続される配線とを備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するランドを削除したＰＣＢ基板が提供される。
【００１１】
また、本発明の他の態様によれば、半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続されるボールとを備える半導体パッケージと、絶縁基板と、前記絶縁基板上に、前記ボールに対向して配置され、前記ボールと接続可能なランドと、前記絶縁基板上に配置され、前記ランドに接続される配線とを備えるＰＣＢ基板とを備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するボールを前記再配線層と非接続とした半導体装置が提供される。
【００１２】
また、本発明の他の態様によれば、半導体集積回路と、前記半導体集積回路上に配置される層間膜と、前記層間膜上に配置される再配線層と、前記再配線層上に配置されるポスト電極と、前記層間膜上に配置され、前記再配線層および前記ポスト電極を被覆する保護層と、前記ポスト電極上に配置され、前記再配線層と接続されるボールとを備える半導体パッケージと、絶縁基板と、前記絶縁基板上に、前記ボールに対向して配置され、前記ボールと接続可能なランドと、前記絶縁基板上に配置され、前記ランドに接続される配線とを備えるＰＣＢ基板とを備え、前記絶縁基板上において内側に配置されるランドと接続される内部配線の配線経路上に存在するボールを削除した半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、チップサイズを小さくすることができ、かつＰＣＢ基板上の配線幅を微細化する必要がなく、実装が容易で小型化可能な半導体パッケージ、およびこの半導体パッケージを搭載するＰＣＢ基板、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】基本技術に係る半導体パッケージであって、半田バンプが形成される面と対向した表面側から観た模式的鳥瞰構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造であって、ＢＧＡからなる半田バンプを有する例。
【図３】図１のＩ−Ｉ線に沿う模式的断面構造であって、ＬＧＡからなる半田バンプを有する例。
【図４】基本技術に係る半導体パッケージをＰＣＢ基板上に配置する様子を示す模式的断面構造図。
【図５】基本技術に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置の模式的断面構造図。
【図６】基本技術に係る半導体パッケージを配置したＰＣＢ基板上に配置した別の例の半導体装置の模式的断面構造図。
【図７】基本技術に係る半導体パッケージであって、半田バンプが形成された側の面を示す模式的平面図。
【図８】図７に示された基本技術に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤが形成された側の面を示す模式的平面図。
【図９】ＰＣＢ基板において、ランドＬＮＤの配置を説明する模式的拡大図。
【図１０】基本技術に係る半導体パッケージであって、半田バンプが形成された側の面において、０．５Ｌピッチで配置したＢＧＡの平面パターン構成図。
【図１１】図１０に示された基本技術に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面において、０．５Ｌピッチで配置したＬＮＤおよびＬＮＤに接続される配線Ｗの平面パターン構成図。
【図１２】基本技術に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置であって、図１１のＩＩＩ−ＩＩＩ線に対応した切断面における模式的断面構造図。
【図１３】実施の形態に係る半導体パッケージであって、半田バンプが形成された側の面において、０．４Ｌピッチで配置したＢＧＡの平面パターン構成図。
【図１４】図１３に示された実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面において、０．４Ｌピッチで配置したＬＮＤおよびＬＮＤに接続される配線Ｗの平面パターン構成図。
【図１５】実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置であって、図１４のＩＩ−ＩＩ線に対応した切断面における模式的断面構造図（再配線層ＭＲＤとノンコンタクトとしたＢＭＰ（ＮＣ）を有する例）。
【図１６】第１の実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置であって、図１４のＩＩ−ＩＩ線に対応した切断面における模式的断面構造図（ＢＭＰを削除した例）。
【図１７】（ａ）図１５もしくは図１６に対応するボールの寸法ピッチの模式的説明図、（ｂ）図１７（ａ）に対応するランドＬＮＤおよび配線の寸法ピッチの模式的説明図。
【図１８】実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置であって、図１４のＩＶ−ＩＶ線に対応した切断面における模式的断面構造図（再配線層ＭＲＤとノンコンタクトとしたＢＭＰ（ＮＣ）を有する例）。
【図１９】実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置であって、図１４のＩＶ−ＩＶ線に対応した切断面における模式的断面構造図（ＢＭＰを削除した例）。
【図２０】（ａ）図１８もしくは図１９に対応するボールの寸法ピッチの模式的説明図、（ｂ）図２０（ａ）に対応するランドＬＮＤおよび配線の寸法ピッチの模式的説明図。
【図２１】実施の形態に係る半導体パッケージであって、半田バンプが形成された側の面において、直径Ｄ＝０．２５ＬのＢＭＰが、２Ｄ＝０．５Ｌピッチで１０×８個配置されたＢＧＡの平面パターン構成図。
【図２２】図２１に示された実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面を示す平面パターン構成図。
【図２３】実施の形態に係る半導体パッケージであって、半田バンプが形成された側の面において、直径Ｄ＝０．２ＬのＢＭＰが、２Ｄ＝０．４Ｌピッチで１０×８個配置されたＢＧＡを示す平面パターン構成図。
【図２４】図２３に示された実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面を示す平面パターン構成図。
【図２５】実施の形態に係る半導体装置であって、半田バンプが形成された側の面において、直径Ｄ＝０．１５ＬのＢＭＰが、２Ｄ＝０．３Ｌピッチで１０×８個配置されたＢＧＡを示す平面パターン構成図。
【図２６】図２５に示された実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面を示す平面パターン構成図。
【図２７】（ａ）比較例に係る半導体パッケージであって、直径Ｄ＝０．２５ＬのＢＭＰが、２Ｄ＝０．５Ｌピッチで５×５個配置されたＢＧＡを示す平面パターン構成図、（ｂ）図２７（ａ）に示された比較例に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面を示す平面パターン構成図。
【図２８】実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面において、０．４Ｌピッチで配置したＬＮＤの平面パターン構成図。
【図２９】比較例に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面において、０．４Ｌピッチで配置したＬＮＤの平面パターン構成図。
【図３０】実施の形態に係る半導体パッケージを搭載するＰＣＢ基板のランドＬＮＤ形成面において、０．３Ｌピッチで配置したＬＮＤの平面パターン構成図。
【発明を実施するための形態】
【００１５】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
なお、本実施の形態において、シリコンウェハに形成された半導体集積回路をＬＳＩ（Large Scale Integration）と称し、このＬＳＩを収納したパッケージを半導体パッケージと称し、さらに、この半導体パッケージをＰＣＢ基板上に配置した全体構成を半導体装置と称するものとする。ＬＳＩをパッケージ封入後の半導体パッケージには、ＷＬ−ＣＳＰ、ＢＧＡ／ＬＧＡなどのグリッドアレイパッケージが対象となる。
【００１８】
[基本技術]
（半導体パッケージ）
ＷＬ−ＣＳＰ型の基本技術に係る半導体パッケージ１００Ａであって、半田バンプＢＭＰが形成される面と対向した表面側から観た模式的鳥瞰構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造であって、ＢＧＡからなる半田バンプＢＭＰを有する例は、図２に示すように表される。また、図１のＩ−Ｉ線に沿う模式的断面構造であって、ＬＧＡからなる半田バンプＢＭＰを有する例は、図３に示すように表される。
【００１９】
図１〜図３を参照して、ＷＬ−ＣＳＰ型の半導体パッケージ１００Ａについて説明する。
【００２０】
ＷＬ−ＣＳＰ型の半導体パッケージ１００Ａとは、多数のＬＳＩ１０が搭載されたシリコンウェハから、個々のＬＳＩ１０を切り出す前に、端子の形成と配線（ＬＳＩの配線と区別し、以下、再配線層ＭＲＤと称する）を行い、その後ウェハから切り出されたＬＳＩ１０を搭載する半導体パッケージ１００Ａである。
【００２１】
ＷＬ−ＣＳＰ型を用いる最大の理由は、ＬＳＩ１０の外形サイズの最小化（他に、薄型化、軽量化、ＬＳＩ１０の端子配置の自由度の高さなど）であり、ＬＳＩ１０の外形サイズが、そのまま半導体パッケージ１００Ａの外形サイズになるという特徴を有する点にある。
【００２２】
半導体パッケージ１００Ａは、図１〜図３に示すように、平面視で略矩形状とされ、外部端子として複数の半田バンプＢＭＰが所定間隔で設けられている。
【００２３】
半導体パッケージ１００Ａは、図２〜図３に示すように、半導体集積回路（ＬＳＩ）１０と、ＬＳＩ１０の表面上に配置される層間膜１２と、層間膜１２上に形成される再配線層ＭＲＤと、再配線層ＭＲＤを被覆する保護層（インターポーザー）１４と、保護層１４の再配線層ＭＲＤを覗く開口部に形成されるポスト電極ＭＰと、ポスト電極ＭＰ上に配置される半田バンプ（ボール）ＢＭＰとを備える。
【００２４】
ここで、保護層１４は、再配線層ＭＲＤおよびポスト電極ＭＰを覆うように設けられている。
【００２５】
また、保護層１４が形成されるＬＳＩ１０の表面と対向する裏面上には、例えば、ＬＳＩ保護層２６を介して、モールド樹脂層１６が配置されていても良い。
【００２６】
保護層１４は、例えば、エポキシ系樹脂で形成可能である。また、再配線層ＭＲＤ、ポスト電極ＭＰは、いずれも金属層で形成されている。
【００２７】
（半導体装置）
基本技術に係る半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置する様子を示す模式的断面構造は、図４に示すように表される。
【００２８】
ここで、ＰＣＢ基板２００Ａは、絶縁基板３２と、絶縁基板３２上に配置されたランドＬＮＤとを備える。ＰＣＢ基板２００Ａは、絶縁基板３２上に配置された配線層も備えるが、図４では図示を省略している。絶縁基板３２は、例えば、エポキシ系樹脂で形成可能である。また、ランドＬＮＤは、金属層で形成されている。
【００２９】
半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置する場合には、ポスト電極ＭＰ上に配置される半田バンプ（ボール）ＢＭＰとＰＣＢ基板２００上に配置されるランドＬＮＤが対向するように配置される。
【００３０】
半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置した半導体装置３００Ａの模式的断面構造は、図５に示すように表され、半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置した別の例の半導体装置３００Ａの模式的断面構造は、図６に示すように表される。図５は、ＢＧＡを配置した構造例に対応し、図６は、ＬＧＡを配置した構造例に対応している。
【００３１】
図５および図６に示すように、半田バンプ（ボール）ＢＭＰ・ランドＬＮＤ間は、熱処理後互いに融着され、半田バンプ（ボール）ＢＭＰ・ランドＬＮＤの接続部分を保護するための樹脂層３０が、半導体パッケージ１００Ａ・ＰＣＢ基板２００Ａ間に形成される。
【００３２】
基本技術に係る半導体パッケージ１００Ａであって、半田バンプＢＭＰが形成された側の面を示す模式的平面構成は、図７に示すように表され、図７に示された基本技術に係る半導体パッケージ１００Ａを搭載するＰＣＢ基板２００ＡのランドＬＮＤが形成された側の面を示す模式的平面構成は、図８に示すように表される。詳細には絶縁基板３２上に配置されたランドＬＮＤ上には絶縁膜が形成され、その絶縁膜の開口部が、半田バンプＢＭＰと接続される。図８において、ＬＮＤ周縁部分ＥＸＴが絶縁膜に対応している。
【００３３】
ＰＣＢ基板２００において、ランドＬＮＤの配置を説明する模式的拡大図は、図９に示すように表される。ランドＬＮＤ（Ｌ11、Ｌ12、…、Ｌ21、Ｌ22、…）は、ＰＣＢ基板２００の絶縁基板３２上に正方格子状に配置される。ランドＬＮＤの直径をＤとすると、隣接するランドＬＮＤ間の寸法はＤであり、正方格子状に配置されるランドＬＮＤのピッチは、２Ｄで表される。
【００３４】
基本技術に係る半導体パッケージ１００Ａであって、半田バンプＢＭＰが形成された側の面において、０．５Ｌピッチで配置したＢＧＡの平面パターン構成は、図１０に示すように表される。
【００３５】
基本技術に係る半導体パッケージ１００Ａにおいて、半田バンプＢＭＰ形成面上には、ボール（半田バンプ）Ｂ11、Ｂ12、…、Ｂ54、Ｂ55が正方格子状に配置される。各ボールの直径は、図１０に示す例では、０．２５Ｌ、隣接するボール間の寸法は、０．２５Ｌ、ボールの配置ピッチは、０．５Ｌである。ここで、Ｌの値は、例えば、１ｍｍと設定しても良い。
【００３６】
図１０に示された半導体パッケージ１００Ａを搭載するＰＣＢ基板２００ＡのランドＬＮＤ形成面において、０．５Ｌピッチで配置したランドＬ11、Ｌ12、…、Ｌ54、Ｌ55およびランドＬ11、Ｌ12、…、Ｌ54、Ｌ55に接続される配線Ｗ11、Ｗ12、…、Ｗ54、Ｗ55の平面パターン構成は、図１１に示すように表される。
【００３７】
基本技術に係る半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置した半導体装置３００Ａであって、図１１のＩＩＩ−ＩＩＩ線に対応した切断面における模式的断面構造は、図１２に示すように表される。半導体パッケージ１００ＡをＰＣＢ基板２００Ａ上に配置した半導体装置３００Ａでは、半導体パッケージ１００Ａが裏返されてＰＣＢ基板２００Ａ上に配置されるため、ボール（半田バンプ）Ｂ11、Ｂ12、…、Ｂ54、Ｂ55がランドＬ11、Ｌ12、…、Ｌ54、Ｌ55に対向して配置され、互いに接続される。
【００３８】
ボール（半田バンプ）Ｂ15、Ｂ25、…、Ｂ45、Ｂ55は、図１２に示すように、ランドＬ11、Ｌ12、…、Ｌ54、Ｌ55に対向して配置され、互いに接続される。
【００３９】
図１２に示すように、半田バンプ（ボール）Ｂ15、Ｂ25、…、Ｂ45、Ｂ55・ランドＬ11、Ｌ12、…、Ｌ54、Ｌ55間は、熱処理によって互いに融着される。また、半田バンプ（ボール）Ｂ15、Ｂ25、…、Ｂ45、Ｂ55・ランドＬ11、Ｌ12、…、Ｌ54、Ｌ55間の接続部分を保護するため、樹脂層３０が、半導体パッケージ１００Ａ・ＰＣＢ基板２００Ａ間に形成される。
【００４０】
[実施の形態]
実施の形態に係る半導体パッケージ１００であって、半田バンプが形成された側の面において、０．４Ｌピッチで配置したＢＧＡの平面パターン構成は、図１３に示すように表される。
【００４１】
半田バンプＢＭＰ形成面上には、保護層１４の平面視において、ボール（半田バンプ）Ｂ11、Ｂ12、…、Ｂ55、Ｂ56が格子状に配置される。格子は、正方格子、長方格子、三角格子、六角格子のいずれかであっても良い。なお、図１３の配置例は、正方格子の例に対応している。
【００４２】
図１３において、外周に配置されるボールの内、ボールＢ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54は削除されている。
【００４３】
各ボールの直径は、図１０に示す例では、０．２Ｌ、隣接するボール間の寸法は、０．２Ｌ、ボールの配置ピッチは、０．４Ｌである。ここで、Ｌの値は、例えば、１ｍｍと設定しても良い。
【００４４】
実施の形態に係る半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面において、０．４Ｌピッチで配置したランドＬ11、Ｌ12、…、Ｌ55、Ｌ56およびランドＬ11、Ｌ12、…、Ｌ55、Ｌ56に接続される配線Ｗ11、Ｗ12、…、Ｗ55、Ｗ56の平面パターン構成は、図１４に示すように表される。
【００４５】
ここで、外周に配置されるランドの内、ランドＬ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54は削除されている。すなわち、削除されたボールＢ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54に対応するランドＬ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54が削除されている。
【００４６】
図１４に示すように、削除されたランドＬ13、Ｌ14のスペースは、配線Ｗ25、Ｗ24、Ｗ23を配置するスペースとして利用され、削除されたランドＬ36のスペースは、配線Ｗ35、Ｗ45を配置するスペースとして利用され、削除されたランドＬ54、Ｌ53のスペースは、配線Ｗ44、Ｗ43、Ｗ42を配置するスペースとして利用されている。
【００４７】
半導体パッケージ１００の半田バンプＢＭＰ形成面上、角部と中央部に配置されるボールおよびそのボールに対向するランドは、半導体パッケージ１００とＰＣＢ基板２００との接続性を確保するために残しておくことが望ましい。
【００４８】
すなわち、図１３・図１４に示すように、半導体装置３００の角部に配置されるランドＬ11、Ｌ16、Ｌ51、Ｌ56およびそれに対応するボールＢ11、Ｂ16、Ｂ51、Ｂ56、中心部に配置されるランドＬ33、Ｌ34およびそれに対応するボールＢ33、Ｂ34は、半導体パッケージ１００とＰＣＢ基板２００との接続性を確保するために残しておくことが望ましい。
【００４９】
また、内部に配置されるボールおよびそれに対応するランドの配線を通す目的で、チップ周辺部に配置されるランドＬ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54は削除されている。また、それに対応するボールＢ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54も削除されている。また、削除されたランドＬ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54に対応するボールＢ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54は、ノンコンタクト（ＮＣ）の構成を備えていても良い。
【００５０】
実施の形態に係る半導体パッケージ１００をＰＣＢ基板２００上に配置した半導体装置３００であって、図１４のＩＩ−ＩＩ線に対応した切断面における模式的断面構造は、図図１６に示すように表される。図１６に示すように、ボールＢ53、Ｂ54は削除されており、ボールＢ53、Ｂ54に対応するランドＬ53、Ｌ54も、図１６に示す例では、削除されている。
【００５１】
また、変形例として、図１４のＩＩ−ＩＩ線に対応した切断面における模式的断面構造は、図１５に示すように表される。図１５に示す例では、ボールＢ53、Ｂ54は、再配線層ＭＲＤと非接続化されたＢＭＰ（ＮＣ）で示されている。ボールＢ53、Ｂ54に対応するランドＬ53、Ｌ54も、図１５に示す例では、削除されている。一方、ボールＢ53、Ｂ54に対応するランドＬ53、Ｌ54を絶縁基板３２上に残し、配線の一部として利用しても良い。
【００５２】
実施の形態に係る半導体パッケージ１００は、図１３〜図１６に示すように、半導体集積回路１０と、半導体集積回路１０上に配置される層間膜１２と、層間膜１２上に配置される再配線層ＭＲＤと、再配線層ＭＲＤ上に配置されるポスト電極ＭＰと、層間膜１２上に配置され、再配線層ＭＲＤおよびポスト電極ＭＰを被覆する保護層１４と、ポスト電極ＭＰ上に配置され、再配線層ＭＲＤと接続される複数のボールＢＭＰとを備える。
【００５３】
また、複数のボールＢＭＰに対向してＰＣＢ基板２００上に配置され、複数のボールＢＭＰと接続可能な複数のランドＬＮＤの内、内側のランドＬＮＤ（Ｌ22、Ｌ23、Ｌ24、Ｌ25、Ｌ32、Ｌ35、Ｌ42、Ｌ43、Ｌ44、Ｌ45）と接続される内部配線（Ｗ22、Ｗ23、Ｗ24、Ｗ25、Ｗ32、Ｗ35、Ｗ42、Ｗ43、Ｗ44、Ｗ45）の配線経路上に存在するボールＢＭＰ（Ｂ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54）は、再配線層ＭＲＤと非接続化されていても良い。
【００５４】
ここで、再配線層ＭＲＤと非接続化したボールＢＭＰ（Ｂ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54）と、再配線層ＭＲＤとの間には、図１５に示すように、保護層１４が介在され、この保護層１４によって、非接続化が実行されている。
【００５５】
また、図１６に示すように、複数のボールＢＭＰに対向してＰＣＢ基板２００上に配置され、複数のボールＢＭＰと接続可能な複数のランドＬＮＤの内、内側のランドＬＮＤ（Ｌ22、Ｌ23、Ｌ24、Ｌ25、Ｌ32、Ｌ35、Ｌ42、Ｌ43、Ｌ44、Ｌ45）と接続される内部配線（Ｗ22、Ｗ23、Ｗ24、Ｗ25、Ｗ32、Ｗ35、Ｗ42、Ｗ43、Ｗ44、Ｗ45）の配線経路上に存在するボールＢＭＰ（Ｂ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54）は、削除されていても良い。
【００５６】
実施の形態に係るＰＣＢ基板２００は、図１３〜図１６に示すように、絶縁基板３２と、絶縁基板３２上に、半導体パッケージ１００の複数のボールＢ11、Ｂ12、…、Ｂ55、Ｂ56に対向して配置され、複数のボールＢ11、Ｂ12、…、Ｂ55、Ｂ56とそれぞれ接続可能な複数のランドＬ11、Ｌ12、…、Ｌ55、Ｌ56と、絶縁基板３２上に配置され、複数のランドＬ11、Ｌ12、…、Ｌ55、Ｌ56にそれぞれ接続される配線Ｗ11、Ｗ12、…、Ｗ55、Ｗ56とを備える。
【００５７】
また、絶縁基板３２上において内側に配置されるランドＬＮＤ（Ｌ22、Ｌ23、Ｌ24、Ｌ25、Ｌ32、Ｌ35、Ｌ42、Ｌ43、Ｌ44、Ｌ45）と接続される内部配線（Ｗ22、Ｗ23、Ｗ24、Ｗ25、Ｗ32、Ｗ35、Ｗ42、Ｗ43、Ｗ44、Ｗ45）の配線経路上に存在するランドＬＮＤ（Ｌ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54）は、図１３〜図１６に示すように、削除されている。
【００５８】
また、ランドＬＮＤ（Ｌ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54）は、半導体パッケージ１００の再配線層ＭＲＤと非接続化して、ノンコンタクトのランドＬＮＤ（ＮＣ）としても良い。この場合には、ＬＮＤ（ＮＣ）（Ｌ13、Ｌ14、Ｌ31、Ｌ36、Ｌ53、Ｌ54）を絶縁基板３２上に残し、配線の一部としてこのＬＮＤ（ＮＣ）を利用しても良い。
【００５９】
ランドＬ11、Ｌ12、…、Ｌ55、Ｌ56は、絶縁基板３２の平面視において、格子状に配置される。格子は、正方格子、長方格子、三角格子、六角格子のいずれかである。
【００６０】
絶縁基板３２の角部に配置されるランドＬ11、Ｌ16、…、Ｌ51、Ｌ56および中心部に配置されるランドＬ33、Ｌ34は、半導体パッケージ１００との接続性を確保するために残しておくほうが望ましい。
【００６１】
実施の形態に係る半導体装置３００は、図１３〜図１６に示すように、半導体集積回路１０と、半導体集積回路１０上に配置される層間膜１２と、層間膜１２上に配置される再配線層ＭＲＤと、再配線層ＭＲＤ上に配置されるポスト電極ＭＰと、層間膜ＭＲＤ上に配置され、再配線層ＭＲＤおよびポスト電極ＭＰを被覆する保護層１４と、ポスト電極ＭＰ上に配置され、再配線層ＭＲＤと接続されるボールＢＭＰとを備える半導体パッケージ１００と、絶縁基板３２と、絶縁基板３２上に、ボールＢＭＰに対向して配置され、ボールＢＭＰと接続可能なランドＬＮＤと、絶縁基板３２上に配置され、ランドＬＮＤに接続される配線Ｗとを備えるＰＣＢ基板２００とを備える。
【００６２】
ここで、絶縁基板３２上において内側に配置されるランドＬＮＤ（Ｌ22、Ｌ23、Ｌ24、Ｌ25、Ｌ32、Ｌ35、Ｌ42、Ｌ43、Ｌ44、Ｌ45）と接続される内部配線（Ｗ22、Ｗ23、Ｗ24、Ｗ25、Ｗ32、Ｗ35、Ｗ42、Ｗ43、Ｗ44、Ｗ45）の配線経路上に存在するボールＢＭＰ（Ｂ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54）は、削除若しくは再配線層ＭＲＤと非接続化されていても良い。
【００６３】
ここで、再配線層ＭＲＤと非接続としたボールＢＭＰ（Ｂ13、Ｂ14、Ｂ31、Ｂ36、Ｂ53、Ｂ54）と、再配線層ＭＲＤとの間には、図１５に示すように、保護層１４が介在されることで、非接続化可能である。
【００６４】
また、半導体パッケージ１００の角部および中心部に配置されるボールは、ＰＣＢ基板との接続性を確保するために残しておくほうが望ましい。
【００６５】
半導体パッケージ１００は、ウエハ・レベル・チップ・サイズ・パッケージであっても良い。
【００６６】
図１５もしくは図１６に対応するボールの寸法ピッチの模式的説明は、図１７（ａ）に示すように表され、図１７（ａ）に対応するランドＬＮＤおよび配線Ｗ・ＷＳの寸法ピッチの模式的説明は、図１７（ｂ）に示すように表される。
【００６７】
図１７（ａ）において、破線で示される２個のＢＭＰ部分は、再配線層ＭＲＤとノンコンタクトとしたＢＭＰ（ＮＣ）若しくは削除されていることを示す。破線で示される２個のＢＭＰ部分は、例えば、図１３における削除されたボールＢ13・Ｂ14、若しくはＢ53・Ｂ54に対応している。
【００６８】
このように、破線で示される２個のＢＭＰ部分は、両側のＢＭＰ間で１．０Ｌのスペースがあり、その間に配線Ｗを３本通した場合、図１７（ｂ）に示すように、Ｌ／７のラインアンドスペースが得られる。一方、図１７（ｂ）の左側に比較例として示すように、ランドＬＮＤ間のスペース０．２Ｌに１本の細い配線ＷＳを通した場合、０．２Ｌ／３のラインアンドスペースが得られる。すなわち、配線幅は、約２．１倍となり、ＰＣＢ基板上の配線幅を微細化する必要がない。
【００６９】
実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置３００であって、図１４のＩＶ−ＩＶ線に対応した切断面における模式的断面構造は、図１８に示すように表される。ボールＢ36に対応するボールは、図１８に示すように、再配線層ＭＲＤとノンコンタクトとしたＢＭＰ（ＮＣ）を有する例が示されている。ボールＢ36に対応するランドＬ36は、削除されている。
【００７０】
実施の形態に係る半導体パッケージをＰＣＢ基板上に配置した半導体装置３００であって、図１４のＩＶ−ＩＶ線に対応した切断面における模式的断面構造は、図１９に示すように表される。ボールＢ36に対応するボールは、図１９に示すように、削除している。ボールＢ36に対応するランドＬ36も、削除されている。
【００７１】
実施の形態に係る半導体パッケージ１００をＰＣＢ基板２００上に配置した半導体装置３００であって、図１４のＩＶ−ＩＶ線に対応した切断面における模式的断面構造は、図１９に示すように表される。図１９に示すように、ボールＢ36は削除されており、ボールＢ36に対応するランドＬ36も、図１９に示す例では、削除されている。
【００７２】
また、変形例として、図１４のＩＩ−ＩＩ線に対応した切断面における模式的断面構造は、図１８に示すように表される。図１８に示す例では、ボールＢ36は、再配線層ＭＲＤと非接続化されたＢＭＰ（ＮＣ）で示されている。ボールＢ36に対応するランドＬ36も、図１８に示す例では、削除されている。一方、ボールＢ36に対応するランドＬ36を絶縁基板３２上に残し、配線の一部として利用しても良い。
【００７３】
図１８若しくは図１９に対応するボールの寸法ピッチの模式的説明は、図２０（ａ）に示すように表され、図２０（ａ）に対応するランドＬＮＤおよび配線Ｗの寸法ピッチの模式的説明は、図２０（ｂ）に示すように表される。
【００７４】
図２０（ａ）において、破線で示される１個のＢＭＰ部分は、再配線層ＭＲＤとノンコンタクトとしたＢＭＰ（ＮＣ）若しくは削除されていることを示す。破線で示される１個のＢＭＰ部分は、例えば、図１３における削除されたボールＢ31若しくはＢ36に対応している。
【００７５】
このように、破線で示される１個のＢＭＰ部分は、両側のＢＭＰ間で０．６Ｌのスペースがあり、その間に配線Ｗを２本通した場合、図２０（ｂ）に示すように、０．１２Ｌのラインアンドスペースが得られる。一方、図１７（ｂ）の左側に比較例として示すように、ランドＬＮＤ間のスペース０．２Ｌに１本の細い配線ＷＳを通した場合、０．２Ｌ／３のラインアンドスペースが得られる。すなわち、配線幅は、約１．８倍となり、ＰＣＢ基板上の配線幅を微細化する必要がない。
【００７６】
実施の形態に係る半導体パッケージ１００であって、半田バンプＢＭＰが形成された側の面において、直径Ｄ＝０．２５ＬのＢＭＰが、２Ｄ＝０．５Ｌピッチで１０×８個配置されたＢＧＡの平面パターン構成は、図２１に示すように表され、図２１に示された半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面を示す平面パターン構成は、図２２に示すように表される。
【００７７】
図２１に示すように、複数のバンプＢＭＰは、ラウンドＲ1・Ｒ2・Ｒ3・Ｒ4の４階層からなる軌跡上に配置されているため、内側に配置されるランドと接続される内部配線の配線経路上に存在するボールＢＭＰは、削除若しくは非接続化される必要がある。
【００７８】
ここで、一例として、絶縁基板３２上において内側に配置されるランドＬ44と接続される内部配線Ｗ44の配線経路上に存在するボールＢＭＰ（Ｂ51、Ｂ52、Ｂ53）は、削除若しくは再配線層ＭＲＤと非接続化されている。また、ボールＢＭＰ（Ｂ51、Ｂ52、Ｂ53）と対向するランドＬＮＤ（Ｌ51、Ｌ52、Ｌ53）も削除若しくは非接続化されている。
【００７９】
同様に、実施の形態に係る半導体パッケージ１００であって、半田バンプＢＭＰが形成された側の面において、直径Ｄ＝０．２ＬのＢＭＰが、２Ｄ＝０．４Ｌピッチで１０×８個配置されたＢＧＡを示す平面パターン構成は、図２３に示すように表され、図２３に示された半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面を示す平面パターン構成は、図２４に示すように表される。
【００８０】
ここで、一例として、絶縁基板３２上において内側に配置されるランドＬ74と接続される内部配線Ｗ74の配線経路上に存在するボールＢＭＰ（Ｂ83、Ｂ93、Ｂ103）は、削除若しくは再配線層ＭＲＤと非接続化されている。また、ボールＢＭＰ（Ｂ83、Ｂ93、Ｂ103）と対向するランドＬＮＤ（Ｌ83、Ｌ93、Ｌ103）も削除若しくは非接続化されている。
【００８１】
同様に、実施の形態に係る半導体パッケージ１００であって、半田バンプＢＭＰが形成された側の面において、直径Ｄ＝０．１５ＬのＢＭＰが、２Ｄ＝０．３Ｌピッチで１０×８個配置されたＢＧＡを示す平面パターン構成は、図２５に示すように表され、図２５に示された半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面を示す平面パターン構成は、図２６に示すように表される。
【００８２】
ここで、一例として、絶縁基板３２上において内側に配置されるランドＬ75と接続される内部配線Ｗ75の配線経路上に存在するボールＢＭＰ（Ｂ66、Ｂ67、Ｂ68）は、削除若しくは再配線層ＭＲＤと非接続化されている。また、ボールＢＭＰ（Ｂ66、Ｂ67、Ｂ68）と対向するランドＬＮＤ（Ｌ66、Ｌ67、Ｌ68）も削除若しくは非接続化されている。
【００８３】
また、いずれの配置においても、半導体パッケージ１００の角部および中心部に配置されるボールＢＭＰ（Ｂ11、Ｂ18、Ｂ101、Ｂ108、Ｂ54、Ｂ55、Ｂ64、Ｂ65）は、ＰＣＢ基板２００との接続性を確保するために残しておくほうが望ましい。半導体パッケージ１００は、ウエハ・レベル・チップ・サイズ・パッケージであっても良い。
【００８４】
（チップサイズの縮小化について）
比較例に係る半導体パッケージ１００Ａであって、直径Ｄ＝０．２５ＬのＢＭＰが、２Ｄ＝０．５Ｌピッチで５×５個配置されたＢＧＡを示す平面パターン構成は、図２７（ａ）に示すように表され、図２７（ａ）に示された半導体パッケージ１００Ａを搭載するＰＣＢ基板２００ＡのランドＬＮＤ形成面を示す平面パターン構成は、図２７（ｂ）に示すように表される。半導体パッケージ１００Ａは、ウエハ・レベル・チップ・サイズ・パッケージの場合、半導体集積回路１０のチップサイズは、半導体パッケージ１００Ａのサイズと同程度になる。このため、比較例に係る半導体パッケージ１００Ａに収納される半導体集積回路１０のチップサイズは、２．５Ｌ×２．５Ｌに等しい。
【００８５】
一方、実施の形態に係る半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面において、直径Ｄ＝０．２ＬのＬＮＤを２Ｄ＝０．４Ｌピッチで配置した平面パターン構成は、図２８に示すように表される。図２８に示されたＰＣＢ基板２００上に配置される半導体パッケージ１００に収納される半導体集積回路１０のチップサイズは、２．０Ｌ×２．４Ｌに等しい。
【００８６】
直径Ｄ＝０．２５ＬのＢＭＰのピッチが０．５Ｌの場合、２２ピン必要となるため、チップサイズは、最小でも２．５Ｌ×２．５Ｌのサイズとなり、配線ピッチは、０．２５Ｌに１本可能となる。一方、直径Ｄ＝０．２ＬのＢＭＰのピッチを０．４Ｌとした場合、図２８に示すように、チップサイズを縮小可能となり、かつ配線ピッチは、０．２５Ｌに１本という条件を満たすことができる。よって、ＰＣＢ基板コストに影響を出さずにチップ面積を削減可能となる。この時の最小チップサイズは、２．０Ｌ×２．４Ｌとなり、約２３％削減可能となる。
【００８７】
比較例に係る半導体パッケージ１００Ａを搭載するＰＣＢ基板２００ＡのランドＬＮＤ形成面において、直径Ｄ＝０．２ＬのＬＮＤを２Ｄ＝０．４Ｌピッチで配置したＬＮＤの平面パターン構成は、図２９に示すように表される。図２９に示されたＰＣＢ基板２００Ａ上に配置される半導体パッケージ１００Ａに収納される半導体集積回路１０のチップサイズは、２．０Ｌ×２．０Ｌに等しい。
【００８８】
実施の形態に係る半導体パッケージ１００を搭載するＰＣＢ基板２００のランドＬＮＤ形成面において、直径Ｄ＝０．１５ＬのＬＮＤを０．３Ｌピッチで配置したＬＮＤの平面パターン構成は、図３０に示すように表される。図３０に示されたＰＣＢ基板２００上に配置される半導体パッケージ１００に収納される半導体集積回路１０のチップサイズは、１．５Ｌ×１．８Ｌに等しい。
【００８９】
直径Ｄ＝０．２ＬのＢＭＰのピッチが０．４Ｌの場合、２２ピン必要となるため、チップサイズは、最小でも２．０Ｌ×２．０Ｌのサイズとなり、配線ピッチは、０．２Ｌに１本可能となる。一方、直径Ｄ＝０．１５ＬのＢＭＰのピッチを０．３Ｌとした場合、図３０に示すように、チップサイズを縮小可能となり、かつ配線ピッチは、０．２Ｌに１本という条件を満たすことができる。よって、ＰＣＢ基板コストに影響を出さずにチップ面積を削減可能となる。この時の最小チップサイズは、１．５Ｌ×１．８Ｌとなり、約３２％削減可能となる。
【００９０】
実施の形態に係る半導体パッケージ１００においては、ボールの配置ピッチルールを低減し、半導体集積回路１０のチップサイズを縮小化可能である。すなわち、ボールの配置ピッチルールを、Ｌを任意定数として、０．５Ｌから０．４Ｌに低減しても良い。また、ボールの配置ピッチルールを、Ｌを任意定数として、０．４Ｌから０．３Ｌに低減しても良い。
【００９１】
一方、実施の形態に係る半導体パッケージを搭載するＰＣＢ基板２００は、ＰＣＢ基板上の配線幅を微細化する必要がなく、実装が容易である。
【００９２】
さらに、半導体集積回路のチップサイズを縮小化可能であることから、半導体パッケージを小型化することができる。
【００９３】
実施の形態に係る半導体パッケージ、およびこの半導体パッケージを搭載するＰＣＢ基板、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置においては、ＰＣＢ基板上にＷＬ−ＣＳＰ／ＢＧＡ／ＬＧＡを実装時に、ＰＣＢ基板上に配線を通すためネックとなるランドに対応するボールを削除もしくはノンコンタクト（ＮＣ:Non-contact）とする。
【００９４】
実施の形態に係る半導体パッケージにより、削除したボールに対応するランド部分をＰＣＢ基板上の配線として使用できるため、ボールピッチおよびボールに対応したランドピッチを狭くすることができる。この結果、チップサイズを小さくすることができる。また、削除したボールに対応するランド部分も削除可能であり、この場合には、削除対応部分は、ＰＣＢ基板上の配線用スペースとして使用できる。
【００９５】
実施の形態に係る半導体パッケージにより、ノンコンタクトとしたボールに対応するランド部分をＰＣＢ基板上の配線として使用できるため、ボールピッチおよびボールに対応したランドピッチを狭くすることができる。この結果、チップサイズを小さくすることができる。
【００９６】
また、配線ピッチに関しては、従来と同等レベルのスペースを確保できるため、ＰＣＢ基板コストの上昇を抑制可能となり、全体としてのシステムコストダウンが可能になる。
【００９７】
以上、説明したように、本実施の形態によれば、チップサイズを小さくすることができ、かつＰＣＢ基板上の配線幅を微細化する必要がなく、実装が容易で小型化可能な半導体パッケージ、およびこの半導体パッケージを搭載するＰＣＢ基板、およびこのＰＣＢ基板上に半導体パッケージを搭載した半導体装置を提供することができる。
【００９８】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９９】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１００】
本発明の半導体パッケージおよび半導体装置は、ＷＬ−ＣＳＰ型の半導体装置や、ＱＮＦパッケージ型の半導体装置などに適用可能である。
【符号の説明】
【０１０１】
１０…半導体集積回路（ＬＳＩ）
１２…層間膜
１４…保護層（インターポーザー）
１６…モールド樹脂層
２６…ＬＳＩ保護層
３０…樹脂層
３２…絶縁基板
１００、１００Ａ…半導体パッケージ
２００、２００Ａ…ＰＣＢ基板
３００、３００Ａ…半導体装置
ＢＭＰ…ボール（半田バンプ）
ＭＰ…ポスト電極
ＭＲＤ…再配線層
ＬＮＤ…ランド
【図１】
2015220381.tif 000003
【図２】
2015220381.tif 000004
【図３】
2015220381.tif 000005
【図４】
2015220381.tif 000006
【図５】
2015220381.tif 000007
【図６】
2015220381.tif 000008
【図７】
2015220381.tif 000009
【図８】
2015220381.tif 000010
【図９】
2015220381.tif 000011
【図１０】
2015220381.tif 000012
【図１１】
2015220381.tif 000013
【図１２】
2015220381.tif 000014
【図１３】
2015220381.tif 000015
【図１４】
2015220381.tif 000016
【図１５】
2015220381.tif 000017
【図１６】
2015220381.tif 000018
【図１７】
2015220381.tif 000019
【図１８】
2015220381.tif 000020
【図１９】
2015220381.tif 000021
【図２０】
2015220381.tif 000022
【図２１】
2015220381.tif 000023
【図２２】
2015220381.tif 000024
【図２３】
2015220381.tif 000025
【図２４】
2015220381.tif 000026
【図２５】
2015220381.tif 000027
【図２６】
2015220381.tif 000028
【図２７】
2015220381.tif 000029
【図２８】
2015220381.tif 000030
【図２９】
2015220381.tif 000031
【図３０】
2015220381.tif 000032