(57)【要約】【課題】セル棚に配置するドライバトランジスタの電流駆動能力を高める。【解決手段】セル棚ＣＴに沿ってＹ方向に延在する電源配線Ｌ１〜Ｌ４と、セル棚ＣＴを横断するようＸ方向に延在し、それぞれスルーホール導体ＴＨ２を介して電源配線Ｌ１〜Ｌ４に接続される電源配線Ｌ５〜Ｌ８と、制御信号Ｓ１に応答して電源配線Ｌ１とＬ２を接続するドライバトランジスタＭ１と、制御信号Ｓ２に応答して電源配線Ｌ３とＬ４を接続するドライバトランジスタＭ２とを備える。ドライバトランジスタＭ１，Ｍ２は、同じセル棚ＣＴ内において、Ｘ方向に配列されている。本発明によれば、セル棚ＣＴにレイアウトされるドライバトランジスタＭ１，Ｍ２の寄生抵抗成分を低下させることができることから、ドライバトランジスタＭ１，Ｍ２の電流駆動能力を向上させることが可能となる。【選択図】図１１
2015220250.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在し、前記第１の方向と交差する第２の方向において所定の幅を有するセル棚と、
第１の配線層に設けられ、前記セル棚に沿って前記第１の方向に延在する第１、第２、第３及び第４の電源配線と、
前記第１の配線層とは異なる第２の配線層に設けられ、前記セル棚を横断するよう前記第２の方向に延在する第５、第６、第７及び第８の電源配線と、
前記第１の電源配線と前記第５の電源配線を接続する第１のスルーホール導体と、
前記第２の電源配線と前記第６の電源配線を接続する第２のスルーホール導体と、
前記第３の電源配線と前記第７の電源配線を接続する第３のスルーホール導体と、
前記第４の電源配線と前記第８の電源配線を接続する第４のスルーホール導体と、
前記セル棚に設けられ、第１の制御信号に応答して前記第１の電源配線と前記第２の電源配線を接続する第１のドライバトランジスタと、
前記セル棚に設けられ、第２の制御信号に応答して前記第３の電源配線と前記第４の電源配線を接続する第２のドライバトランジスタと、を備え、
前記第１のドライバトランジスタと前記第２のドライバトランジスタは、互いに前記第１の方向に配列されていることを特徴とする半導体装置。
【請求項２】
前記第１及び第２のスルーホール導体は、平面視で前記第１のドライバトランジスタと重なる位置に設けられ、
前記第３及び第４のスルーホール導体は、平面視で前記第２のドライバトランジスタと重なる位置に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のドライバトランジスタ上には、前記第１及び第２の電源配線がいずれも複数本設けられ、
前記第２のドライバトランジスタ上には、前記第３及び第４の電源配線がいずれも複数本設けられ、
前記第１のスルーホール導体は、前記複数の第１の電源配線に対してそれぞれ設けられ、
前記第２のスルーホール導体は、前記複数の第２の電源配線に対してそれぞれ設けられることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電源配線は、前記第３及び第４の電源配線の一方の延長線上に設けられ、
前記第２の電源配線は、前記第３及び第４の電源配線の他方の延長線上に設けられることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のドライバトランジスタ上には、いずれも前記第１、第２、第３及び第４の電源配線が設けられることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１、第２、第３及び第４の電源配線は、前記セル棚の前記第２の方向における中央部において前記第１の方向に延在することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のドライバトランジスタの前記第２の方向には、該セル棚に他のトランジスタが設けられていないことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１のドライバトランジスタは、複数のソース領域と複数のドレイン領域が前記第１の方向に交互に配置され、前記複数のソース領域が前記第１の電源配線に共通に接続され、前記複数のドレイン領域が前記第２の電源配線に共通に接続され、ゲート電極に前記第１の制御信号が入力される構成を有し、
前記第２のドライバトランジスタは、複数のソース領域と複数のドレイン領域が前記第１の方向に交互に配置され、前記複数のソース領域が前記第３の電源配線に共通に接続され、前記複数のドレイン領域が前記第４の電源配線に共通に接続され、ゲート電極に前記第２の制御信号が入力される構成を有することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の配線層は、前記第２の配線層よりも下層に位置することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記セル棚に設けられ、前記第１の電源配線と前記第４の電源配線に接続された第１の論理回路と、
前記セル棚に設けられ、前記第２の電源配線と前記第３の電源配線に接続された第２の論理回路と、をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の論理回路の出力信号は、前記第２の論理回路に入力されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の論理回路は、前記第１の電源配線に接続された第１のトランジスタと、前記第４の電源配線に接続された第２のトランジスタとを含み、
前記第２の論理回路は、前記第２の電源配線に接続された第３のトランジスタと、前記第３の電源配線に接続された第４のトランジスタとを含み、
前記第１及び第３のトランジスタと前記第２及び第４のトランジスタは、互いに前記第２の方向に配列されていることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第１のドライバトランジスタ、前記第１のトランジスタ及び前記第３のトランジスタは第１導電型のＭＯＳトランジスタであり、
前記第２のドライバトランジスタ、前記第２のトランジスタ及び前記第４のトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
第１の方向に延在し、前記第１の方向と交差する第２の方向においてそれぞれ所定の幅を有する第１及び第２のセル棚と、
第１、第２、第３及び第４の電源配線と、
第１、第２及び第３の信号配線と、
前記第１のセル棚に設けられ、第１の制御信号に応答して前記第１の電源配線と前記第２の電源配線を接続する第１のドライバトランジスタと、
前記第１のセル棚に設けられ、第２の制御信号に応答して前記第３の電源配線と前記第４の電源配線を接続する第２のドライバトランジスタと、
前記第２のセル棚に設けられ、前記第１の信号配線のレベルに基づいて前記第１の電源配線と前記第２の信号配線を接続する第１のトランジスタと、
前記第２のセル棚に設けられ、前記第１の信号配線のレベルに基づいて前記第４の電源配線と前記第２の信号配線を接続する第２のトランジスタと、
前記第２のセル棚に設けられ、前記第２の信号配線のレベルに基づいて前記第２の電源配線と前記第３の信号配線を接続する第３のトランジスタと、
前記第２のセル棚に設けられ、前記第２の信号配線のレベルに基づいて前記第３の電源配線と前記第３の信号配線を接続する第４のトランジスタと、を備え、
前記第１のドライバトランジスタと前記第２のドライバトランジスタは、互いに前記第１の方向に配列され、
前記第１及び第３のトランジスタと前記第２及び第４のトランジスタは、互いに前記第２の方向に配列されていることを特徴とする半導体装置。
【請求項１５】
前記第１及び第２のドライバトランジスタの前記第２の方向には、該セル棚に他のトランジスタが設けられていないことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のドライバトランジスタ、前記第１のトランジスタ及び前記第３のトランジスタは、第１導電型のウェル又は基板に形成され、
前記第２のドライバトランジスタ、前記第２のトランジスタ及び前記第４のトランジスタは、第２導電型のウェル又は基板に形成されることを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記第１のセル棚は、前記第１のドライバトランジスタが形成される前記第１導電型のウェル又は基板と、前記第２のドライバトランジスタが形成される前記第２導電型のウェル又は基板とを分離する第１の分離領域を有し、前記第１の分離領域は前記第２の方向に延在することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２のセル棚は、前記第１及び第３のトランジスタが形成される前記第１導電型のウェル又は基板と、前記第２及び第４のトランジスタが形成される前記第２導電型のウェル又は基板とを分離する第２の分離領域を有し、前記第２の分離領域は前記第１の方向に延在することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１のセル棚の前記第２の方向における幅は、前記第２のセル棚の前記第２の方向における幅と等しいことを特徴とする請求項１４乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記第１の電源配線に接続される第５の電源配線と、
前記第２の電源配線に接続される第６の電源配線と、
前記第３の電源配線に接続される第７の電源配線と、
前記第４の電源配線に接続される第８の電源配線と、をさらに備え、
前記第１乃至第４の電源配線は前記第１の方向に延在し、
前記第５乃至第８の電源配線は前記第１の方向に延在することを特徴とする請求項１４乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、スタンダードセル方式の半導体装置に関する。
【背景技術】
【０００２】
近年、スタンバイ時における消費電流を低減すべく、いわゆる疑似電源方式を用いた半導体装置が広く知られている。疑似電源方式とは、特許文献１，２に記載されているように、メイン電源配線とは別にサブ電源配線を設ける方式であり、スタンバイ時においては、ドライバトランジスタをオフさせることにより、メイン電源配線からサブ電源配線が切り離される。これにより、サブ電源配線に接続された論理回路のオフリーク電流を低減させることが可能となる。
【０００３】
一方、多くの半導体装置においては、いわゆるスタンダードセル方式が採用されている。スタンダードセル方式とは、並行に延在する一対の電源配線間をセル棚として定義し、セル棚にＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタを含むスタンダードセルを繰り返し配置する方式をいう。
【０００４】
スタンダードセル方式においては、セル棚の高さが一定となることから、大きな駆動能力が必要なトランジスタをレイアウトする場合、ソース領域及びドレイン領域を複数に分割し、ゲート配線を折り返す構造をとる必要がある。大きな駆動能力が必要なトランジスタとしては、疑似電源方式で使用するドライバトランジスタなどが該当する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−４８５６８号公報
【特許文献２】特開２０１１−２２２９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、疑似電源方式で使用するドライバトランジスタには、非常に大きな電流駆動能力が求められる。このため、ドライバトランジスタを一般的な論理回路と同様のレイアウトでセル棚に配置すると、セル棚の延在方向に沿ったドライバトランジスタの形状が非常に長くなってしまう。このため、寄生抵抗が大きくなり、ドライバトランジスタの電流駆動能力が低下するという問題があった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１の方向に延在し、前記第１の方向と交差する第２の方向において所定の幅を有するセル棚と、第１の配線層に設けられ、前記セル棚に沿って前記第１の方向に延在する第１、第２、第３及び第４の電源配線と、前記第１の配線層とは異なる第２の配線層に設けられ、前記セル棚を横断するよう前記第２の方向に延在する第５、第６、第７及び第８の電源配線と、前記第１の電源配線と前記第５の電源配線を接続する第１のスルーホール導体と、前記第２の電源配線と前記第６の電源配線を接続する第２のスルーホール導体と、前記第３の電源配線と前記第７の電源配線を接続する第３のスルーホール導体と、前記第４の電源配線と前記第８の電源配線を接続する第４のスルーホール導体と、前記セル棚に設けられ、第１の制御信号に応答して前記第１の電源配線と前記第２の電源配線を接続する第１のドライバトランジスタと、前記セル棚に設けられ、第２の制御信号に応答して前記第３の電源配線と前記第４の電源配線を接続する第２のドライバトランジスタと、を備え、前記第１のドライバトランジスタと前記第２のドライバトランジスタは、互いに前記第１の方向に配列されていることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１の方向に延在し、前記第１の方向と交差する第２の方向においてそれぞれ所定の幅を有する第１及び第２のセル棚と、第１、第２、第３及び第４の電源配線と、第１、第２及び第３の信号配線と、前記第１のセル棚に設けられ、第１の制御信号に応答して前記第１の電源配線と前記第２の電源配線を接続する第１のドライバトランジスタと、前記第１のセル棚に設けられ、第２の制御信号に応答して前記第３の電源配線と前記第４の電源配線を接続する第２のドライバトランジスタと、前記第２のセル棚に設けられ、前記第１の信号配線のレベルに基づいて前記第１の電源配線と前記第２の信号配線を接続する第１のトランジスタと、前記第２のセル棚に設けられ、前記第１の信号配線のレベルに基づいて前記第４の電源配線と前記第２の信号配線を接続する第２のトランジスタと、前記第２のセル棚に設けられ、前記第２の信号配線のレベルに基づいて前記第２の電源配線と前記第３の信号配線を接続する第３のトランジスタと、前記第２のセル棚に設けられ、前記第２の信号配線のレベルに基づいて前記第３の電源配線と前記第３の信号配線を接続する第４のトランジスタと、を備え、前記第１のドライバトランジスタと前記第２のドライバトランジスタは、互いに前記第１の方向に配列され、前記第１及び第３のトランジスタと前記第２及び第４のトランジスタは、互いに前記第２の方向に配列されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セル棚にレイアウトされるドライバトランジスタの寄生抵抗成分を低下させることができる。これにより、ドライバトランジスタの電流駆動能力を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体装置１０のレイアウトを説明するための模式的な平面図である。
【図２】半導体装置１０の回路構成を説明するためのブロック図である。
【図３】疑似電源方式の原理を説明するための回路図である。
【図４】スタンダードセル方式を用いた回路ブロックＢＬＫの一例を示す模式的な平面図である。
【図５】回路ブロックＢＬＫ上に形成された電源網を示す模式的な平面図である。
【図６】インバータ回路４１，４２をセル棚ＣＴに配置した例を示す平面図である。
【図７】図６のＡ−Ａ線に沿った断面図である。
【図８】本発明を完成する課程で検討したプロトタイプによるドライバトランジスタＭ１，Ｍ２の構成を示す平面図である。
【図９】図８のＢ−Ｂ線に沿った断面図である。
【図１０】第１メタル配線層による寄生抵抗の影響を説明するための動作波形図である。
【図１１】本発明の実施形態によるドライバトランジスタＭ１，Ｍ２の構成を示す平面図である。
【図１２】図１１のＣ−Ｃ線に沿った断面図である。
【図１３】図１１のＤ−Ｄ線に沿った断面図である。
【図１４】図１１のＥ−Ｅ線に沿った断面図である。
【図１５】図１１のＦ−Ｆ線に沿った断面図である。
【図１６】抵抗Ｒ３，Ｒ４の抵抗値を示すグラフであり、（ａ）は図８に示したプロトタイプによるレイアウトを採用した場合の抵抗値を示し、（ｂ）は図１１に示した実施形態によるレイアウトを採用した場合の抵抗値を示している。
【図１７】セル棚ＣＴの幅を縮小した場合の影響を説明するための模式図であり、（ａ）はプロトタイプによるレイアウトを採用した場合を示し、（ｂ）は本実施形態によるレイアウトを採用した場合を示している。
【図１８】セル棚ＣＴのＸ方向における幅と形成可能なチャネル幅との関係を示すグラフである。
【図１９】ドライバトランジスタＭ１，Ｍ２の第１の変形例による構成を示す平面図である。
【図２０】ドライバトランジスタＭ１，Ｍ２の第２の変形例による構成を示す平面図である。
【図２１】変形例による回路ブロックＢＬＫのレイアウトを示す模式的な平面図である。
【図２２】ドライバトランジスタＭ１，Ｍ２の第３の変形例による構成を示す平面図である。
【図２３】第１の変形例による半導体装置１０ａのレイアウトを説明するための模式的な平面図である。
【図２４】第２の変形例による半導体装置１０ｂのレイアウトを説明するための模式的な平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の一実施形態による半導体装置１０のレイアウトを説明するための模式的な平面図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）であり、図１に示すように、平面形状が矩形である半導体基板２に集積されている。但し、本発明による半導体装置がＤＲＡＭに限定されるものではなく、他の種類の半導体装置に本発明を適用することも可能である。
【００１４】
本実施形態による半導体装置１０は、２つのチャネルＣＨＡ，ＣＨＢを備える。チャネルＣＨＡ，ＣＨＢは、外部から独立してアクセス可能であり、チャネルＣＨＡ，ＣＨＢごとにメモリセルアレイ、アクセス制御回路、外部端子などを備えている。チャネルＣＨＡ，ＣＨＢ間においては、基本的に全ての回路が分離されている。したがって、チャネルＣＨＡ，ＣＨＢは、互いに異なるクロック信号に同期して動作するとともに、コマンドアドレス信号ＣＡの受信やデータＤＱの入出力についても、互いに異なる外部端子が用いられる。つまり、各チャネルＣＨＡ，ＣＨＢはそれぞれ独立した１個のＤＲＡＭと見なすことができ、この点においてバンクと呼ばれるアクセス単位とは区別される。
【００１５】
図１に示すように、半導体装置１０は、半導体基板２のＹ方向における一方のエッジＥＧ１に沿ってＸ方向に配列されたパッド列ＰＡと、半導体基板２のＹ方向における他方のエッジＥＧ２に沿ってＸ方向に配列されたパッド列ＰＢを備える。パッド列ＰＡはチャネルＣＨＡに割り当てられた外部端子からなり、パッド列ＰＢはチャネルＣＨＢに割り当てられた外部端子からなる。
【００１６】
パッド列ＰＡの近傍にはチャネルＣＨＡの周辺回路が配置され、パッド列ＰＢの近傍にはチャネルＣＨＢの周辺回路が配置される。周辺回路には、コマンドアドレス制御回路２１Ａ，２１Ｂ、データ入出力回路２２Ａ，２２Ｂ、アクセス制御回路３１Ａ，３１Ｂなどが含まれる。図１に示す例では、Ｘ方向における両側にデータ入出力回路２２Ａ，２２Ｂが配置され、これに挟まれるようにコマンドアドレス制御回路２１Ａ，２１Ｂが配置される。また、アクセス制御回路３１Ａ，３１Ｂは、メモリセルアレイ３０Ａ，３０Ｂとコマンドアドレス制御回路２１Ａ，２１Ｂ及びデータ入出力回路２２Ａ，２２Ｂとの間に配置される他、複数のエリアに分割されたメモリセルアレイ３０Ａ，３０Ｂのエリア間にも配置される。
【００１７】
図２は、半導体装置１０の回路構成を説明するためのブロック図である。
【００１８】
図２に示すように、半導体装置１０は、チャネルＣＨＡに属するコマンドアドレス端子１１Ａ、データ入出力端子１２Ａ及び電源端子１３Ａ，１４Ａと、チャネルＣＨＢに属するコマンドアドレス端子１１Ｂ、データ入出力端子１２Ｂ及び電源端子１３Ｂ，１４Ｂを備える。コマンドアドレス端子１１Ａ、データ入出力端子１２Ａ及び電源端子１３Ａ，１４Ａは、パッド列ＰＡに含まれる。一方、コマンドアドレス端子１１Ｂ、データ入出力端子１２Ｂ及び電源端子１３Ｂ，１４Ｂはパッド列ＰＢに含まれる。
【００１９】
コマンドアドレス端子１１Ａは、チャネルＣＨＡに対応するコマンドアドレス信号ＣＡＡが入力される外部端子であり、コマンドアドレス制御回路２１Ａに接続される。コマンドアドレス制御回路２１Ａは、コマンドアドレス信号ＣＡＡを受けてアクセス制御回路３１Ａの動作を制御する。アクセス制御回路３１Ａは、リード動作時においてはメモリセルアレイ３０Ａからデータを読み出し、これをデータ入出力回路２２Ａに供給する。データ入出力回路２２Ａは、読み出されたデータＤＱＡをデータ入出力端子１２Ａから外部に出力する。一方、アクセス制御回路３１Ａは、ライト動作時において外部からデータ入出力端子１２Ａ及びデータ入出力回路２２Ａを介して入力されたデータＤＱＡをメモリセルアレイ３０Ａに書き込む。
【００２０】
コマンドアドレス端子１１Ｂは、チャネルＣＨＢに対応するコマンドアドレス信号ＣＡＢが入力される外部端子であり、コマンドアドレス制御回路２１Ｂに接続される。コマンドアドレス制御回路２１Ｂは、コマンドアドレス信号ＣＡＢを受けてアクセス制御回路３１Ｂの動作を制御する。アクセス制御回路３１Ｂは、リード動作時においてはメモリセルアレイ３０Ｂからデータを読み出し、これをデータ入出力回路２２Ｂに供給する。データ入出力回路２２Ｂは、読み出されたデータＤＱＢをデータ入出力端子１２Ｂから外部に出力する。一方、アクセス制御回路３１Ｂは、ライト動作時において外部からデータ入出力端子１２Ｂ及びデータ入出力回路２２Ｂを介して入力されたデータＤＱＢをメモリセルアレイ３０Ｂに書き込む。
【００２１】
このように、チャネルＣＨＡとチャネルＣＨＢは、それぞれ独立した回路ブロックによって構成されている。このため、外部からは、２個のＤＲＡＭとして取り扱うことができる。但し、キャリブレーション回路２３Ａやリセット回路２４Ｂなど、一部の回路については共有されている。具体的には、キャリブレーション回路２３ＡについてはチャネルＣＨＡ側にのみ設けられており、キャリブレーション端子ＺＱを用いたキャリブレーション動作は、チャネルＣＨＡでのみ実行される。キャリブレーション動作の結果は、チャネルＣＨＡ，ＣＨＢのデータ入出力回路２２Ａ，２２Ｂに対して共通に反映される。また、リセット回路２４ＢはチャネルＣＨＢ側にのみ設けられており、外部からリセット端子１５Ｂに供給されるリセット信号ＲＳＴは、チャネルＣＨＢにて受け付けられる。リセット信号ＲＳＴが活性化すると、チャネルＣＨＡ，ＣＨＢの両方がリセットされる。
【００２２】
電源端子１３Ａ，１３Ｂは、外部から電源電位ＶＤＤが供給される端子である。また、電源端子１４Ａ，１４Ｂは、外部から電源電位ＶＳＳ（接地電位）が供給される端子である。電源端子１３ＡはチャネルＣＨＡに割り当てられ、電源端子１３ＢはチャネルＣＨＢに割り当てられているが、図２に示すように、電源端子１３Ａ，１３Ｂは、電源配線ＶＬを介してチップの内部で短絡されている。同様に、電源端子１４ＡはチャネルＣＨＡに割り当てられ、電源端子１４ＢはチャネルＣＨＢに割り当てられているが、図２に示すように、電源端子１４Ａ，１４Ｂは、電源配線ＳＬを介してチップの内部で短絡されている。
【００２３】
電源配線ＶＬ，ＳＬは、コマンドアドレス制御回路２１Ａ，２１Ｂ、データ入出力回路２２Ａ，２２Ｂ、メモリセルアレイ３０Ａ，３０Ｂ、アクセス制御回路３１Ａ，３１Ｂなどに接続される。これにより、各回路ブロックには動作電源として電源電位ＶＤＤ，ＶＳＳが供給される。
【００２４】
本実施形態による半導体装置１０は、一部の回路ブロックにおいて疑似電源方式が採用されている。疑似電源方式を用いる回路ブロックについては特に限定されないが、コマンドアドレス制御回路２１Ａ，２１Ｂや、アクセス制御回路３１Ａ，３１Ｂの一部に疑似電源方式を適用することができる。
【００２５】
図３は、疑似電源方式の原理を説明するための回路図である。
【００２６】
図３に示すように、疑似電源方式においては、高位側の電源電位ＶＤＤを供給するための電源配線としてメイン電源配線Ｌ１及びサブ電源配線Ｌ２が用いられ、低位側の電源電位ＶＳＳを供給するための電源配線としてメイン電源配線Ｌ３及びサブ電源配線Ｌ４が用いられる。メイン電源配線Ｌ１は常に電源電位ＶＤＤが供給される配線であり、メイン電源配線Ｌ３は常に電源電位ＶＳＳが供給される配線である。
【００２７】
これに対し、サブ電源配線Ｌ２は、ドライバトランジスタＭ１を介してメイン電源配線Ｌ１に接続されている。ドライバトランジスタＭ１は、Ｐチャンネル型ＭＯＳトランジスタからなり、そのソースがメイン電源配線Ｌ１に接続され、ドレインがサブ電源配線Ｌ２に接続されている。また、ドライバトランジスタＭ１のゲート電極には、制御信号Ｓ１が供給される。これにより、制御信号Ｓ１がローレベルに活性化すると、ドライバトランジスタＭ１を介して、サブ電源配線Ｌ２に電源電位ＶＤＤが供給される。これに対し、制御信号Ｓ１がハイレベルに非活性化している期間は、サブ電源配線Ｌ２はメイン電源配線Ｌ１から切り離され、フローティング状態となる。
【００２８】
同様に、サブ電源配線Ｌ４は、ドライバトランジスタＭ２を介してメイン電源配線Ｌ３に接続されている。ドライバトランジスタＭ２は、Ｎチャンネル型ＭＯＳトランジスタからなり、そのソースがメイン電源配線Ｌ３に接続され、ドレインがサブ電源配線Ｌ４に接続されている。また、ドライバトランジスタＭ２のゲート電極には、制御信号Ｓ２が供給される。これにより、制御信号Ｓ２がハイレベルに活性化すると、ドライバトランジスタＭ２を介して、サブ電源配線Ｌ４に電源電位ＶＳＳが供給される。これに対し、制御信号Ｓ２がローレベルに非活性化している期間は、サブ電源配線Ｌ４はメイン電源配線Ｌ３から切り離され、フローティング状態となる。
【００２９】
制御信号Ｓ１と制御信号Ｓ２は相補の信号であり、アクティブ状態においては、それぞれローレベル及びハイレベルに活性化される。これにより、サブ電源配線Ｌ２には電源電位ＶＤＤが供給され、サブ電源配線Ｌ４には電源電位ＶＳＳが供給される。これに対し、スタンバイ状態においては、それぞれハイレベル及びローレベルに非活性化され、サブ電源配線Ｌ２，Ｌ４はいずれもフローティング状態となる。
【００３０】
電源配線Ｌ１〜Ｌ４には、所望の論理回路ＬＯＧが接続される。図３には、最も単純な例として、直列に接続された２段のインバータ回路４１，４２が示されている。１段目のインバータ回路４１の入力ノードは信号配線５１に接続され、出力ノードは信号配線５２に接続されている。また、２段目のインバータ回路４２の入力ノードは信号配線５２に接続され、出力ノードは信号配線５３に接続されている。信号配線５１には入力信号ＩＮが供給され、信号配線５３からは出力信号ＯＵＴが出力される。
【００３１】
図３に示すように、インバータ回路４１は、Ｐチャンネル型ＭＯＳトランジスタＰ１及びＮチャンネル型ＭＯＳトランジスタＮ１からなる。トランジスタＰ１のソースはメイン電源配線Ｌ１に接続され、ドレインは信号配線５２に接続される。また、トランジスタＮ１のソースはサブ電源配線Ｌ４に接続され、ドレインは信号配線５２に接続される。そして、トランジスタＰ１，Ｎ１のゲート電極は、信号配線５１に共通に接続される。
【００３２】
同様に、インバータ回路４２は、Ｐチャンネル型ＭＯＳトランジスタＰ２及びＮチャンネル型ＭＯＳトランジスタＮ２からなる。トランジスタＰ２のソースはサブ電源配線Ｌ２に接続され、ドレインは信号配線５３に接続される。また、トランジスタＮ２のソースはメイン電源配線Ｌ３に接続され、ドレインは信号配線５３に接続される。そして、トランジスタＰ２，Ｎ２のゲート電極は、信号配線５２に共通に接続される。
【００３３】
かかる構成により、ドライバトランジスタＭ１，Ｍ２がいずれもオンしているアクティブ状態である場合、つまり、サブ電源配線Ｌ２に電源電位ＶＤＤが供給され、サブ電源配線Ｌ４に電源電位ＶＳＳが供給されている場合は、入力信号ＩＮの論理レベルに基づいて出力信号ＯＵＴの論理レベルが正しく変化する。
【００３４】
これに対し、ドライバトランジスタＭ１，Ｍ２がいずれもオフしているスタンバイ状態である場合、つまり、サブ電源配線Ｌ２，Ｌ４がフローティング状態である場合は、インバータ回路４１，４２がいずれも非活性化される。ここで、スタンバイ時における入力信号ＩＮの論理レベルがローレベルであれば、トランジスタＰ１，Ｎ２がオンすることから、出力信号ＯＵＴの論理レベルをローレベルに維持することができる。そして、トランジスタＮ１，Ｐ２のソースには電源供給されないことから、オフリーク電流もほとんど流れない。
【００３５】
このように、疑似電源方式を用いれば、アクティブ時においては通常の論理演算を行うことができ、スタンバイ時においてはオフリーク電流を削減しつつ、所定の論理レベルを維持することが可能となる。
【００３６】
しかしながら、疑似電源方式を採用する場合、ドライバトランジスタには非常に大きな電流駆動能力が要求される。これは、ドライバトランジスタＭ１については論理回路ＬＯＧに含まれる多くのＰチャンネル型ＭＯＳトランジスタにソース電位（ＶＤＤ）を供給する必要があるからであり、ドライバトランジスタＭ２については論理回路ＬＯＧに含まれる多くのＮチャンネル型ＭＯＳトランジスタにソース電位（ＶＳＳ）を供給する必要があるからである。具体的には、論理回路ＬＯＧを構成するトランジスタの総チャネル幅の３倍〜６倍のチャンネル幅がドライバトランジスタＭ１，Ｍ２に必要とされる。このため、ドライバトランジスタＭ１，Ｍ２と論理回路ＬＯＧを混在させてレイアウトする場合、ドライバトランジスタＭ１，Ｍ２の占有割合が大きくなる。
【００３７】
図４は、スタンダードセル方式を用いた回路ブロックＢＬＫの一例を示す模式的な平面図である。また、図５は、回路ブロックＢＬＫ上に形成された電源網を示す模式的な平面図である。
【００３８】
図４に示す回路ブロックＢＬＫは、Ｙ方向に延在する複数のセル棚ＣＴがＸ方向に配列されており、所定のセル棚ＣＴには論理回路ＬＯＧが配置され、他のセル棚ＣＴにはドライバトランジスタＭ１，Ｍ２が配置される。セル棚ＣＴのＸ方向における幅は一定である。
【００３９】
そして、図５に示すように、回路ブロックＢＬＫ上にはメッシュ状の電源網が構築され、これによって各論理回路ＬＯＧを構成するトランジスタのソースに電源電位ＶＤＤ又はＶＳＳが供給される。図５においてＹ方向に延在する実線で示された配線は、高位側の電源配線Ｌ１又はＬ２であり、Ｙ方向に延在する破線で示された配線は、低位側の電源配線Ｌ３又はＬ４である。ここで、Ｙ方向に延在する電源配線Ｌ１〜Ｌ４は、セル棚ＣＴの境界に沿って設けられる。
【００４０】
電源配線Ｌ１〜Ｌ４は、さらに上層に位置する電源配線Ｌ５〜Ｌ８にそれぞれ接続される。図５においてＸ方向に延在する実線で示された配線は、高位側の電源配線Ｌ５又はＬ６であり、Ｘ方向に延在する破線で示された配線は、低位側の電源配線Ｌ７又はＬ８である。そして、電源配線Ｌ１〜Ｌ４は、図示しないスルーホール導体を介して電源配線Ｌ５〜Ｌ８にそれぞれ接続され、これによってメッシュ状の電源網が構築される。
【００４１】
図６は、図３に示したインバータ回路４１，４２をセル棚ＣＴに配置した例を示す平面図である。また、図７は、図６のＡ−Ａ線に沿った断面図である。
【００４２】
図６に示すように、インバータ回路４１，４２などの論理回路ＬＯＧが配置されるセル棚ＣＴはＸ方向に２分割され、一方がＰチャンネル領域ＰＴＲ、他方がＮチャンネル領域ＮＴＲとして用いられる。Ｐチャンネル領域ＰＴＲはＰチャンネル型ＭＯＳトランジスタが形成される領域であり、その上方にはソース電位である電源電位ＶＤＤを供給するための電源配線Ｌ１，Ｌ２が配置される。また、Ｎチャンネル領域ＮＴＲはＮチャンネル型ＭＯＳトランジスタが形成される領域であり、その上方にはソース電位である電源電位ＶＳＳを供給するための電源配線Ｌ３，Ｌ４が配置される。
【００４３】
Ｐチャンネル領域ＰＴＲとＮチャンネル領域ＮＴＲ間には、Ｙ方向に延在するウェルコンタクト領域ＷＣＮ及び基板コンタクト領域ＳＣＮが形成されている。ウェルコンタクト領域ＷＣＮは、後述するＮウェル領域６２に基板電位を供給するためのＮ＋拡散層であり、基板コンタクト領域ＳＣＮは、後述する半導体基板６１に基板電位を供給するためのＰ＋拡散層である。
【００４４】
図７に示すように、Ｐチャンネル領域ＰＴＲは、Ｐ型の半導体基板６１に形成されるＮウェル領域６２によって構成される。そして、Ｎウェル領域６２の表面には、Ｐ型のソース領域６３及びドレイン領域６４が形成される。ソース領域６３とドレイン領域６４の間はチャネル領域であり、その上方にはゲート絶縁膜６５を介してゲート電極Ｇが配置される。これにより、Ｐチャンネル型ＭＯＳトランジスタが構成される。また、ソース領域６３及びドレイン領域６４は、コンタクト導体ＣＥを介して配線Ｗに接続される。配線Ｗは、ゲート配線層の上層に位置するタングステン配線層に形成される。
【００４５】
図示しないが、Ｎチャンネル領域ＮＴＲは、Ｐ型の半導体基板６１によって構成され、その表面には、Ｎ型のソース領域及びドレイン領域が形成される。そして、チャネル領域の上方にはゲート絶縁膜を介してゲート電極が配置され、Ｎチャンネル型ＭＯＳトランジスタが構成される。Ｎチャンネル型ＭＯＳトランジスタについても、ソース領域及びドレイン領域は、コンタクト導体ＣＥを介して配線Ｗに接続される。
【００４６】
そして、図７に示すように、トランジスタＰ１のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ及びスルーホール導体ＴＨ１を介して、メイン電源配線Ｌ１に接続される。図示しないが、トランジスタＰ２のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ及びスルーホール導体ＴＨ１を介して、サブ電源配線Ｌ２に接続される。同様に、トランジスタＮ１のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ及びスルーホール導体ＴＨ１を介してサブ電源配線Ｌ４に接続され、トランジスタＮ２のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ及びスルーホール導体ＴＨ１を介してメイン電源配線Ｌ３に接続される。
【００４７】
さらに、図６に示すように、トランジスタＰ１，Ｎ１のゲート電極Ｇは、信号配線５１に接続される。また、トランジスタＰ１，Ｎ１のドレイン領域６４は、コンタクト導体ＣＥ及び配線Ｗを介して信号配線５２に接続される。信号配線５２は、トランジスタＰ２，Ｎ２のゲート電極Ｇに接続される。トランジスタＰ２，Ｎ２のドレイン領域６４は、コンタクト導体ＣＥ及び配線Ｗを介して信号配線５３に接続される。
【００４８】
このように、論理回路ＬＯＧが形成されるセル棚ＣＴは、Ｘ方向に２分割され、その一方にＰチャンネル型ＭＯＳトランジスタが形成され、他方にＮチャンネル型ＭＯＳトランジスタが形成される。
【００４９】
図８は、本発明を完成する課程で検討したプロトタイプによるドライバトランジスタＭ１，Ｍ２の構成を示す平面図である。また、図９は、図８のＢ−Ｂ線に沿った断面図である。
【００５０】
図８及び図９に示すように、プロトタイプによるドライバトランジスタＭ１，Ｍ２は、図６及び図７に示した論理回路ＬＯＧと同様、１つのセル棚ＣＴ内において、Ｘ方向に隣接して配置されている。つまり、セル棚ＣＴがＸ方向に２分割され、Ｐチャンネル領域ＰＴＲにドライバトランジスタＭ１が形成され、Ｎチャンネル領域ＮＴＲにドライバトランジスタＭ２が形成される。そして、Ｐチャンネル領域ＰＴＲの上方には、電源配線Ｌ１，Ｌ２がＹ方向に延在して配置される。また、Ｎチャンネル領域ＮＴＲの上方には、電源配線Ｌ３，Ｌ４がＹ方向に延在して配置される。
【００５１】
ドライバトランジスタＭ１は、複数のソース領域６３と複数のドレイン領域６４がＹ方向に交互に配列された構成を有しており、これにより複数のチャネルが形成される。各チャネル領域の上方には、ゲート絶縁膜６５を介してそれぞれゲート電極Ｇが形成される。これらゲート電極Ｇには、制御信号Ｓ１が共通に供給される。複数のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ、スルーホール導体ＴＨ１を介してメイン電源配線Ｌ１に共通に接続される。また、複数のドレイン領域６４は、コンタクト導体ＣＥ、配線Ｗ、スルーホール導体ＴＨ１を介してサブ電源配線Ｌ２に共通に接続される。これにより、多数のトランジスタが並列接続された構成が得られることから、大きな電流駆動能力を得ることが可能となる。
【００５２】
ドライバトランジスタＭ２は、複数のソース領域６３と複数のドレイン領域６４がＹ方向に交互に配列された構成を有しており、これにより複数のチャネルが形成される。各チャネル領域の上方には、ゲート絶縁膜６５を介してそれぞれゲート電極Ｇが形成される。これらゲート電極Ｇには、制御信号Ｓ２が共通に供給される。複数のソース領域６３は、コンタクト導体ＣＥ、配線Ｗ、スルーホール導体ＴＨ１を介してメイン電源配線Ｌ３に共通に接続される。また、複数のドレイン領域６４は、コンタクト導体ＣＥ、配線Ｗ、スルーホール導体ＴＨ１を介してサブ電源配線Ｌ４に共通に接続される。これにより、多数のトランジスタが並列接続された構成が得られることから、大きな電流駆動能力を得ることが可能となる。
【００５３】
これら電源配線Ｌ１〜Ｌ４は、タングステン配線層の上層に位置する第１メタル配線層に形成される。第１メタル配線層には、主にＹ方向に延在する配線が形成される。第１メタル配線層のさらに上層には、第２メタル配線層が設けられる。第２メタル配線層には、主にＸ方向に延在する配線が形成される。第１メタル配線層及び第２メタル配線層の材料としては、例えばアルミニウムが用いられる。
【００５４】
第２メタル配線層には、図８に示すように電源配線Ｌ５〜Ｌ８が形成される。電源配線Ｌ５〜Ｌ８は、スルーホール導体ＴＨ２を介して、それぞれ電源配線Ｌ１〜Ｌ４に接続される。したがって、電源配線Ｌ１とＬ５は同電位であり、電源配線Ｌ２とＬ６は同電位であり、電源配線Ｌ３とＬ７は同電位であり、電源配線Ｌ４とＬ８は同電位である。そして、電源配線Ｌ１〜Ｌ４はＹ方向に延在し、電源配線Ｌ５〜Ｌ８はＸ方向に延在するため、これらをスルーホール導体ＴＨ２で接続することにより、メッシュ状の電源網が構築される。
【００５５】
電源配線Ｌ５〜Ｌ８は、上層の第２メタル配線層に形成されるため、その配線幅は電源配線Ｌ１〜Ｌ４よりも広く、且つ、配線厚みも電源配線Ｌ１〜Ｌ４よりも厚い。このため、電源配線Ｌ５〜Ｌ８は電源配線Ｌ１〜Ｌ４よりも低抵抗であり、いわゆる電源幹線として機能する。
【００５６】
図８に示す例では、電源配線Ｌ１，Ｌ２と電源配線Ｌ５，Ｌ６を接続するスルーホール導体ＴＨ２は、ドライバトランジスタＭ１のＹ方向における一方に位置する領域７１及び他方に位置する領域７３に設けられている。これは、電源配線Ｌ５，Ｌ６が領域７１，７３を通過するよう、Ｘ方向に延在して設けられているからである。これに対し、電源配線Ｌ３，Ｌ４と電源配線Ｌ７，Ｌ８を接続するスルーホール導体ＴＨ２は、ドライバトランジスタＭ２のＹ方向における中央に位置する領域７２に設けられている。これは、電源配線Ｌ７，Ｌ８が領域７２を通過するよう、Ｘ方向に延在して設けられているからである。
【００５７】
その結果、ドライバトランジスタＭ１に関しては、領域７１，７３における配線抵抗に比べて、領域７２における配線抵抗が高くなる。逆に、ドライバトランジスタＭ２に関しては、領域７２における配線抵抗に比べて、領域７１，７３における配線抵抗が高くなる。これは、第１メタル配線層に形成された電源配線Ｌ１〜Ｌ４の抵抗値が比較的高いため、スルーホール導体ＴＨ２からのＹ方向における距離が離れるほど、第１メタル配線層による寄生抵抗が高くなるからである。
【００５８】
このように、図８及び図９に示すプロトタイプによるドライバトランジスタＭ１，Ｍ２では、第１メタル配線層による寄生抵抗が大きいため、電流駆動能力が低下するという問題があった。
【００５９】
図１０は、第１メタル配線層による寄生抵抗の影響を説明するための動作波形図である。
【００６０】
図１０において、符号ＩＮは図３に示した入力信号ＩＮの波形であり、符号ＯＵＴ１，ＯＵＴ２は図３に示した出力信号ＯＵＴの波形である。まず、第１メタル配線層による寄生抵抗が小さい場合、入力信号ＩＮがローレベルからハイレベルに変化すると、所定の遅延時間をもって、出力信号ＯＵＴ１が所定のスルーレートでローレベルからハイレベルに変化する。しかしながら、第１メタル配線層による寄生抵抗が大きい場合、論理回路ＬＯＧの駆動能力低下するため、出力信号ＯＵＴ１のスルーレートが低下し、ローレベルからハイレベルに到達するまでの時間が長くなる。その結果、信号の伝達時間が設計値よりも増加してしまう。
【００６１】
図１１は、本発明の実施形態によるドライバトランジスタＭ１，Ｍ２の構成を示す平面図である。また、図１２は、図１１のＣ−Ｃ線に沿った断面図である。図１３は、図１１のＤ−Ｄ線に沿った断面図である。図１４は、図１１のＥ−Ｅ線に沿った断面図である。図１５は、図１１のＦ−Ｆ線に沿った断面図である。尚、図１２〜図１５においては、タングステン配線層は省略されている。
【００６２】
図１１〜図１５に示すように、本実施形態によるドライバトランジスタＭ１，Ｍ２は、同一のセル棚ＣＴ内においてＹ方向に配列されている。図１１に示す例では、領域８１，８３に形成された２つのドライバトランジスタＭ１と、これに挟まれた領域８２に形成された１つのドライバトランジスタＭ２が示されている。このように、本実施形態においては、セル棚ＣＴにおけるドライバトランジスタＭ１，Ｍ２の配置方法が論理回路ＬＯＧとは異なっている。このため、半導体基板６１に形成するＮウェル領域６２のパターンについても、論理回路ＬＯＧが形成されるセル棚ＣＴとは異なるパターン形状とする必要がある。
【００６３】
領域８１，８３においては、セル棚ＣＴのＸ方向における全幅にＮウェル領域６２が形成されており、これによりセル棚ＣＴのＸ方向における全幅がＰチャンネル領域ＰＴＲとして用いられる。一方、領域８２においては、セル棚ＣＴのＸ方向における全幅に半導体基板６１が露出しており、これによりセル棚ＣＴのＸ方向における全幅がＮチャンネル領域ＮＴＲとして用いられる。そして、これらＰチャンネル領域ＰＴＲとＮチャンネル領域ＮＴＲは、同一のセル棚ＣＴ内において、セル棚ＣＴの延在方向であるＹ方向に配列される。
【００６４】
Ｐチャンネル領域ＰＴＲの上方には、電源配線Ｌ１，Ｌ２がＹ方向に延在して配置される。また、Ｎチャンネル領域ＮＴＲの上方には、電源配線Ｌ３，Ｌ４がＹ方向に延在して配置される。図１１に示す例では、Ｐチャンネル領域ＰＴＲに電源配線Ｌ１，Ｌ２が２本ずつ両側に配置され、Ｎチャンネル領域ＮＴＲに電源配線Ｌ３，Ｌ４が２本ずつ両側に配置される。そして、メイン電源配線Ｌ１とメイン電源配線Ｌ３は互いに延長線上に位置し、サブ電源配線Ｌ２とサブ電源配線Ｌ４は互いに延長線上に位置している。これにより、電源配線Ｌ１〜Ｌ４が領域ごとに分断された構成を有している。但し、メイン電源配線Ｌ１とサブ電源配線Ｌ４が互いに延長線上に位置し、サブ電源配線Ｌ２とメイン電源配線Ｌ３が互いに延長線上に位置するようレイアウトしても構わない。
【００６５】
ドライバトランジスタＭ１は、複数のソース領域６３と複数のドレイン領域６４がＹ方向に交互に配列された構成を有しており、これにより複数のチャネルが形成される。各チャネル領域の上方には、ゲート絶縁膜６５を介してそれぞれゲート電極Ｇが形成される。これらゲート電極Ｇには、制御信号Ｓ１が共通に供給される。図１２に示すように、複数のソース領域６３は、スルーホール導体ＴＨ１を介してメイン電源配線Ｌ１に共通に接続される。また、図１３に示すように、複数のドレイン領域６４は、スルーホール導体ＴＨ１を介してサブ電源配線Ｌ２に共通に接続される。これにより、多数のトランジスタが並列接続された構成が得られることから、大きな電流駆動能力を得ることが可能となる。
【００６６】
ドライバトランジスタＭ２は、複数のソース領域６３と複数のドレイン領域６４がＹ方向に交互に配列された構成を有しており、これにより複数のチャネルが形成される。各チャネル領域の上方には、ゲート絶縁膜６５を介してそれぞれゲート電極Ｇが形成される。これらゲート電極Ｇには、制御信号Ｓ２が共通に供給される。図１４に示すように、複数のソース領域６３は、スルーホール導体ＴＨ１を介してメイン電源配線Ｌ３に共通に接続される。また、図１５に示すように、複数のドレイン領域６４は、スルーホール導体ＴＨ１を介してサブ電源配線Ｌ４に共通に接続される。これにより、多数のトランジスタが並列接続された構成が得られることから、大きな電流駆動能力を得ることが可能となる。
【００６７】
第２メタル配線層には、図１１に示すように電源配線Ｌ５〜Ｌ８が形成される。電源配線Ｌ５〜Ｌ８は、スルーホール導体ＴＨ２を介して、それぞれ電源配線Ｌ１〜Ｌ４に接続される。したがって、電源配線Ｌ１とＬ５は同電位であり、電源配線Ｌ２とＬ６は同電位であり、電源配線Ｌ３とＬ７は同電位であり、電源配線Ｌ４とＬ８は同電位である。電源配線Ｌ１〜Ｌ４はＹ方向に延在し、電源配線Ｌ５〜Ｌ８はＸ方向に延在するため、これらをスルーホール導体ＴＨ２で接続することにより、メッシュ状の電源網が構築される。
【００６８】
電源配線Ｌ５〜Ｌ８は、上層の第２メタル配線層に形成されるため、その配線幅は電源配線Ｌ１〜Ｌ４よりも広く、且つ、配線厚みも電源配線Ｌ１〜Ｌ４よりも厚い。このため、電源配線Ｌ５〜Ｌ８は電源配線Ｌ１〜Ｌ４よりも低抵抗であり、いわゆる電源幹線として機能する。電源配線Ｌ５，Ｌ６は、Ｐチャンネル領域ＰＴＲを通過するよう、Ｘ方向に延在して設けられる。電源配線Ｌ７，Ｌ８は、Ｎチャンネル領域ＮＴＲを通過するよう、Ｘ方向に延在して設けられる。
【００６９】
本実施形態では、Ｐチャンネル領域ＰＴＲにおいては、２本のメイン電源配線Ｌ１とメイン電源配線Ｌ５をそれぞれ接続するスルーホール導体ＴＨ２を設けることができるとともに、２本のサブ電源配線Ｌ２とサブ電源配線Ｌ６をそれぞれ接続するスルーホール導体ＴＨ２を設けることができる。これにより、スルーホール導体ＴＨ２による抵抗線分をより低くすることができる。しかも、Ｐチャンネル領域ＰＴＲのＹ方向における長さが図８に示したプロトタイプに比べて大幅に縮小されるため、比較的抵抗値の高い電源配線Ｌ１，Ｌ２の長さを短縮することができる。
【００７０】
同様に、Ｎチャンネル領域ＮＴＲにおいては、２本のメイン電源配線Ｌ３とメイン電源配線Ｌ７をそれぞれ接続するスルーホール導体ＴＨ２を設けることができるとともに、２本のサブ電源配線Ｌ４とサブ電源配線Ｌ８それぞれ接続するスルーホール導体ＴＨ２を設けることができる。これにより、スルーホール導体ＴＨ２による抵抗線分をより低くすることができる。しかも、Ｎチャンネル領域ＮＴＲのＹ方向における長さが図８に示したプロトタイプに比べて大幅に縮小されるため、比較的抵抗値の高い電源配線Ｌ３，Ｌ４の長さを短縮することができる。
【００７１】
以上の構造により、本実施形態においては、ドライバトランジスタＭ１，Ｍ２の寄生抵抗線分を大幅に低減することができる。これにより、本実施形態によれば、ドライバトランジスタＭ１，Ｍ２の電流駆動能力を高めることが可能となる。
【００７２】
図１６は抵抗Ｒ３，Ｒ４の抵抗値を示すグラフであり、（ａ）は図８に示したプロトタイプによるレイアウトを採用した場合の抵抗値を示し、（ｂ）は図１１に示した実施形態によるレイアウトを採用した場合の抵抗値を示している。図３に示したように、抵抗Ｒ３とは、メイン電源配線Ｌ３とドライバトランジスタＭ２との間に存在する抵抗成分であり、抵抗Ｒ４とは、サブ電源配線Ｌ４とドライバトランジスタＭ２との間に存在する抵抗成分である。
【００７３】
図１６（ａ）の縦軸は測定ポイントを示し、横軸は抵抗値を示している。具体的には、図８に示したドライバトランジスタＭ２上に位置する電源配線Ｌ３，Ｌ４のＹ方向における一端をポイント１とし、Ｙ方向における他端をポイント３１として、電源配線Ｌ３，Ｌ４をＹ方向に３０分割した場合の各ポイントにおける抵抗値が示されている。
【００７４】
同様に、図１６（ｂ）の縦軸は測定ポイントを示し、横軸は抵抗値を示している。具体的には、図１１に示したドライバトランジスタＭ２上に位置する電源配線Ｌ３，Ｌ４のＹ方向における一端をポイント１とし、Ｙ方向における他端をポイント１１として、電源配線Ｌ３，Ｌ４をＹ方向に１０分割した場合の各ポイントにおける抵抗値が示されている。隣接するポイント間の距離は、図１６（ａ）と図１６（ｂ）とで等しい。
【００７５】
図１６（ａ）に示すように、プロトタイプによるレイアウトを採用した場合、端部ほど抵抗値が高くなり、最端部においては合計抵抗値Ｒ３＋Ｒ４が約７Ωに達している。これに対し、図１６（ｂ）に示すように、プロトタイプによるレイアウトを採用した場合は、最も抵抗値の高いポイント１においても６Ω未満であり、寄生抵抗の低抵抗化が達成されていることが分かる。
【００７６】
尚、図１６（ａ），（ｂ）には、ドライバトランジスタＭ２に存在する抵抗Ｒ３，Ｒ４について示されているが、ドライバトランジスタＭ１に存在する抵抗Ｒ１，Ｒ２についても同様の効果が得られる。
【００７７】
図１７はセル棚ＣＴの幅を縮小した場合の影響を説明するための模式図であり、（ａ）はプロトタイプによるレイアウトを採用した場合を示し、（ｂ）は本実施形態によるレイアウトを採用した場合を示している。
【００７８】
図１７（ａ）に示すように、微細化の進行によって、Ｙ方向に延在するセル棚ＣＴのＸ方向の幅が縮小されると、素子分離に必要なウェルコンタクト領域ＷＣＮ及び基板コンタクト領域ＳＣＮの占有率が上昇する。これは、素子分離に必要なＸ方向における幅は、微細化が進行してもほとんど変化しないからである。このため、セル棚ＣＴのＸ方向における幅が縮小されると、トランジスタが配置されるＰチャンネル領域ＰＴＲ及びＮチャンネル領域ＮＴＲのＸ方向における幅が主に減少し、トランジスタの駆動能力が大幅に低下する。
【００７９】
これに対し、図１７（ｂ）に示すように、本実施形態によるレイアウトでは、素子分離に必要なウェルコンタクト領域ＷＣＮ及び基板コンタクト領域ＳＣＮがＸ方向に延在するため、セル棚ＣＴのＸ方向における幅を縮小すると、素子分離に必要な領域もその分縮小される。このため、プロトタイプによるレイアウトに比べ、トランジスタの駆動能力の低下を抑制することができる。
【００８０】
図１８は、セル棚ＣＴのＸ方向における幅と形成可能なチャネル幅との関係を示すグラフである。横軸はセル棚ＣＴのＸ方向における幅を示し、縦軸は形成可能なチャネル幅を示す。
【００８１】
図１８に示すように、セル棚ＣＴのＸ方向における幅を縮小すると、プロトタイプによるレイアウト及び実施形態によるレイアウトのいずれにおいても、形成可能なチャネル幅は減少する。しかしながら、その減少率はプロトタイプによるレイアウトの方が大きい。このため、セル棚ＣＴのＸ方向における幅が所定値以下になると、本実施形態によるレイアウトの方がより大きなチャネル幅を確保できるようになる。今後、半導体装置はますます微細化が進むものと考えられるため、大きなチャネル幅を必要とするドライバトランジスタＭ１，Ｍ２については、本実施形態によるレイアウトを採用する方が有利であると言える。
【００８２】
図１９は、本実施形態によるドライバトランジスタＭ１，Ｍ２の第１の変形例による構成を示す平面図である。
【００８３】
図１９に示すように、第１の変形例においては、電源配線Ｌ１〜Ｌ４がＰチャンネル領域ＰＴＲ及びＮチャンネル領域ＮＴＲを横断するよう、Ｘ方向に延在して設けられている。つまり、電源配線Ｌ１〜Ｌ４が領域ごとに分断されない構成である。その他の点は、図１１に示したレイアウトと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図１９に示す構成を採用すれば、論理回路ＬＯＧが形成されるセル棚ＣＴと同様、セル棚ＣＴの延在方向に向かって電源配線Ｌ１〜Ｌ４を分断させることなく配置することが可能となる。
【００８４】
図２０は、本実施形態によるドライバトランジスタＭ１，Ｍ２の第２の変形例による構成を示す平面図である。
【００８５】
図２０に示すように、第２の変形例においては、電源配線Ｌ１〜Ｌ４がセル棚ＣＴのＸ方向における略中央部に配置されている点において、図１９に示したレイアウトと相違している。その他の点は、図１９に示したレイアウトと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図２０に示す構成を採用すれば、セル棚ＣＴのＸ方向における端部に第１メタル配線層を用いた他の配線を配置することが可能となる。
【００８６】
図２１（ａ）〜（ｃ）は、変形例による回路ブロックＢＬＫのレイアウトを示す模式的な平面図である。
【００８７】
図２１（ａ）〜（ｃ）に示すレイアウトでは、図４に示したレイアウトとは異なり、同じセル棚ＣＴに論理回路ＬＯＧとドライバトランジスタＭ１，Ｍ２が混在している。このように、セル棚ＣＴを論理回路ＬＯＧ用とドライバトランジスタＭ１，Ｍ２用に完全に区別する必要はなく、一つのセル棚ＣＴに両者を混在させても構わない。この場合、図２１（ａ）に示すように、ドライバトランジスタＭ１，Ｍ２が形成された領域がＸ方向に延在するようレイアウトしても構わないし、図２１（ｂ）に示すように、ドライバトランジスタＭ１，Ｍ２が形成された領域がＸ方向及びＹ方向に延在するようレイアウトしても構わない。さらには、図２１（ｃ）に示すように、ドライバトランジスタＭ１，Ｍ２が形成された領域を任意の位置にレイアウトしても構わない。
【００８８】
図２２は、本実施形態によるドライバトランジスタＭ１，Ｍ２の第３の変形例による構成を示す平面図である。
【００８９】
図２２に示すように、第３の変形例においては、領域９１にドライバトランジスタＭ１を構成するＰチャンネル領域ＰＴＲが配置され、領域９３にドライバトランジスタＭ２を構成するＮチャンネル領域ＮＴＲが配置され、これらの間に位置する領域９２に論理回路ＬＯＧが配置されている。このようなレイアウトは、図２１（ａ）〜（ｃ）に示したように、一つのセル棚ＣＴにドライバトランジスタＭ１，Ｍ２と論理回路ＬＯＧが混在する場合に採用することができる。
【００９０】
領域９１に形成されたドライバトランジスタＭ１の構成は、図１１に示したドライバトランジスタＭ１の構成と同じである。同様に、領域９３に形成されたドライバトランジスタＭ２の構成は、図１１に示したドライバトランジスタＭ２の構成と同じである。このため、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９１】
そして、電源配線Ｌ１，Ｌ２を領域９１から領域９２に延在させ、これによって論理回路ＬＯＧに電源電位ＶＤＤを供給する。また、電源配線Ｌ３，Ｌ４を領域９３から領域９２に延在させ、これによって論理回路ＬＯＧに電源電位ＶＳＳを供給する。論理回路ＬＯＧには、２つのＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、２つのＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２が設けられている。このようなレイアウトによれば、第２メタル配線層を経由することなく、ドライバトランジスタＭ１，Ｍ２から論理回路ＬＯＧに電源電位ＶＤＤ，ＶＳＳを直接供給することができる。
【００９２】
図２３は、第１の変形例による半導体装置１０ａのレイアウトを説明するための模式的な平面図である。
【００９３】
第１の変形例による半導体装置１０ａは、図１に示した半導体装置１０とは異なり、１チャネル構成のＤＲＡＭである。そして、一方のエッジＥＧ１に沿ってＸ方向に配列されたパッド列ＣＡＰには、コマンドアドレス端子１１、電源端子１３，１４、リセット端子１５などが配置される。また、他方のエッジＥＧ２に沿ってＸ方向に配列されたパッド列ＤＱＰには、データ入出力端子１２、電源端子１３，１４、キャリブレーション端子ＺＱなどが配置される。
【００９４】
そして、パッド列ＣＡＰの近傍には、コマンドアドレス制御回路２１などが配置され、パッド列ＰＢの近傍には、データ入出力回路２２などが配置される。さらに、コマンドアドレス制御回路２１とデータ入出力回路２２との間には、メモリセルアレイ３０及びアクセス制御回路３１が配置される。
【００９５】
このように、本発明は、１チャネル構成のＤＲＡＭに適用することも可能である。
【００９６】
図２４は、第２の変形例による半導体装置１０ｂのレイアウトを説明するための模式的な平面図である。
【００９７】
第２の変形例による半導体装置１０ｂは、ＡＳＣＩやＭＰＵなどのロジック系半導体デバイスである。エッジＥＧ１，ＥＧ２に沿ったパッド列ＰＡＲＹには、種々の外部端子が配置される。エッジＥＧ１，ＥＧ２間には、それぞれ所定の機能を有する回路ブロックＢＬＫが配置される。そして、これら回路ブロックＢＬＫは、スタンダードセル方式が採用されており、Ｙ方向に延在する多数のセル棚ＣＴによって構成されている。
【００９８】
このように、本発明は、ロジック系半導体デバイスに適用することも可能である。
【００９９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１００】
２        半導体基板
１０，１０ａ，１０ｂ    半導体装置
１１，１１Ａ，１１Ｂ    コマンドアドレス端子
１２，１２Ａ，１２Ｂ    データ入出力端子
１３，１３Ａ，１３Ｂ，１４，１４Ａ，１４Ｂ    電源端子
１５，１５Ｂ    リセット端子
２１，２１Ａ，２１Ｂ    コマンドアドレス制御回路
２２，２２Ａ，２２Ｂ    データ入出力回路
２３Ａ    キャリブレーション回路
２４Ｂ    リセット回路
３０，３０Ａ，３０Ｂ    メモリセルアレイ
３１，３１Ａ，３１Ｂ    アクセス制御回路
４１，４２    インバータ回路
５１〜５３    信号配線
６１      半導体基板
６２      Ｎウェル領域
６３      ソース領域
６４      ドレイン領域
６５      ゲート絶縁膜
７１〜７３，８１〜８３，９１〜９３    領域
ＢＬＫ    回路ブロック
ＣＡＰ，ＤＱＰ，ＰＡ，ＰＢ，ＰＡＲＹ    パッド列
ＣＥ      コンタクト導体
ＣＨＡ，ＣＨＢ    チャネル
ＣＴ      セル棚
ＥＧ１，ＥＧ２    エッジ
Ｇ        ゲート電極
Ｌ１〜Ｌ８，ＳＬ，ＶＬ    電源配線
ＬＯＧ    論理回路
Ｍ１，Ｍ２    ドライバトランジスタ
Ｎ１，Ｎ２，Ｐ１，Ｐ２    トランジスタ
ＮＴＲ    Ｎチャンネル領域
ＰＴＲ    Ｐチャンネル領域
Ｒ１〜Ｒ４    抵抗
ＳＣＮ    基板コンタクト領域
ＴＨ１，ＴＨ２    スルーホール導体
Ｗ        配線
ＷＣＮ    ウェルコンタクト領域
ＺＱ      キャリブレーション端子
【図１】
2015220250.tif 000003
【図２】
2015220250.tif 000004
【図３】
2015220250.tif 000005
【図４】
2015220250.tif 000006
【図５】
2015220250.tif 000007
【図６】
2015220250.tif 000008
【図７】
2015220250.tif 000009
【図８】
2015220250.tif 000010
【図９】
2015220250.tif 000011
【図１０】
2015220250.tif 000012
【図１１】
2015220250.tif 000013
【図１２】
2015220250.tif 000014
【図１３】
2015220250.tif 000015
【図１４】
2015220250.tif 000016
【図１５】
2015220250.tif 000017
【図１６】
2015220250.tif 000018
【図１７】
2015220250.tif 000019
【図１８】
2015220250.tif 000020
【図１９】
2015220250.tif 000021
【図２０】
2015220250.tif 000022
【図２１】
2015220250.tif 000023
【図２２】
2015220250.tif 000024
【図２３】
2015220250.tif 000025
【図２４】
2015220250.tif 000026