(57)【要約】【課題】判定帰還型等化器の波形等化動作を劣化させることなく、ＩＣ化を考慮した構成を可能にする。【解決手段】ＦＦ側重み付け器２（１）〜２（３）及びＦＢ側重み付け器２（４）、２（５）のうち、受信信号の波形等化動作を最適化するとタップ係数の絶対値が相対的に大きくなる重み付け器２（１）のタップ係数を更新する間隔が、その他の重み付け器２（２）〜２（５）のタップ係数を更新する間隔よりも短くなるように、各重み付け器２（１）〜２（５）の信号処理経路及びタップ係数の更新経路に、遅延素子１１、１２，２２を非対称に配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力される受信信号に直接，及び１段以上の遅延素子（３）を介してタップ係数を乗じることで重み付けを行う複数のＦＦ（フィードフォワード）側重み付け器（２（１）〜２（３））と、
出力信号に１段以上の遅延素子を介してタップ係数を乗じることで重み付けを行う複数のＦＢ（フィードバック）側重み付け器（２（４）、２（５））と、
前記ＦＦ側重み付け器及び前記ＦＢ側重み付け器を介した信号の全てを加算する加算器（７）と、
この加算器の加算結果に基づきデータシンボルを検出し、前記出力信号を出力する検出器（８）と、
この検出器の出入力間の差を求める減算器（９）と、
この減算器の減算結果に更新係数を乗じてタップ係数を更新し、更新したタップ係数を前記各重み付け器に出力するタップ係数更新部（１０）とを備えてなる判定帰還型等化器において、
前記受信信号の波形等化動作を最適化するとタップ係数の絶対値が相対的に大きくなる重み付け器（以下、主要重み付け器と称す）のタップ係数を更新する間隔が、その他の重み付け器のタップ係数を更新する間隔よりも短くなるように、各重み付け器の信号処理経路及び／又はタップ係数の更新経路に、遅延素子（３，１１〜１３，２２，３２）を非対称に配置したことを特徴とする判定帰還型等化器。
【請求項２】
前記重み付け器は、入力信号に前記タップ係数を乗算する第１乗算器（４）と、
この乗算器の乗算結果を累積加算する累積器（６）と、
前記入力信号に、前記累積器の累算結果を第２乗算器（５）とで構成され、
前記主要重み付け器の入力端子から前記第１乗算器に至る信号経路が、その他の重み付け器の第１乗算器に至る信号経路の遅延時間よりも短くなり、
且つ、前記タップ係数更新部から、前記主要重み付け器の第１乗算器に至る更新経路が、その他の重み付け器の第１乗算器に至る更新経路の遅延時間よりも短くなるように、前記遅延素子が非対称に配置されていることを特徴とする請求項１記載の判定帰還型等化器。
【請求項３】
前記その他の重み付け器の第１乗算器に至る更新経路の遅延時間を長くするために配置した遅延素子（２２）を介した後の更新経路に、更に遅延素子（３２）を追加配置し、
前記追加配置された遅延素子を介してタップ係数が入力される重み付け器の入力端子から第１乗算器に至る信号経路には、前記追加配置されたものと同数の遅延素子（１１ｅ）が追加配置されていることを特徴とする請求項２記載の判定帰還型等化器。
【請求項４】
入力端子から第１乗算器に至る信号経路に複数の遅延素子が直列に配置されている重み付け器（２（３），２（５））があると、
前記直列の途中段に位置する遅延素子の出力端子と、その他の重み付け器（２（２），２（４））における入力端子とを接続することで、それらの重み付け器に付与する遅延時間に差を設けたことを特徴とする請求項１から３の何れか一項に記載の判定帰還型等化器。
【請求項５】
一部の重み付け器２（１）について、前記入力信号及び／又は出力信号と前記重み付け器との間に配置される遅延素子を、前記第１乗算器に至る信号経路に配置される遅延素子（３（１），３（２））として共用化したことを特徴とする請求項４記載の判定帰還型等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される信号について波形等化処理を行う判定帰還型等化器に関する。
【背景技術】
【０００２】
通信信号や放送信号を受信する装置では、受信信号におけるシンボル間干渉の影響を低減するため、波形等化を非線形に行う判定帰還型等化器が広く使用されている。図７は、非特許文献１や特許文献１に開示されている判定帰還型等化器を示している。この判定帰還型等化器１は、複数の重み付け器２（１〜５）を備えている。初段の重み付け器２（１）には入力信号が直接入力され（タップ１）、重み付け器２（２）には遅延素子３（１）を介して（タップ２）、重み付け器２（３）には遅延素子３（１）及び３（２）を介して（タップ３）入力信号が入力されている。
【０００３】
重み付け器２は、２つの乗算器４及び５と累算器６とで構成されており、乗算器４は、入力信号にタップ係数を乗じて累算器６に出力する。乗算器５は、入力信号に累算器６の出力を乗じた結果を外部に出力する。重み付け器２（１〜５）の出力結果は、加算器７において加算され、検出器８に出力される。検出器８は、入力される信号についてシンボル検出を行い、データ値±１を出力する。すなわち、出力されるデータはＮＲＺ（Non Return to Zero）信号となる。
【０００４】
検出器８の出力は、遅延素子３（３）を介して重み付け器２（４）に入力され（タップ４）、更に遅延素子３（４）を介して重み付け器２（５）に入力されている（タップ５）。減算器９は、検出器８の出力，入力間の差をとり乗算器からなるタップ係数更新部１０に出力する。タップ係数更新部１０は、前記差に更新係数Δを乗じてタップ係数を更新し、更新した係数を重み付け器２（１〜５）の乗算器４に入力する。尚、重み付け器２（１）〜２（３）はＦＦ（フィードフォワード）側の重み付け器であり、重み付け器２（４）、２（５）はＦＢ（フィードバック）側の重み付け器である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１７７４５１号公報
【非特許文献】
【０００６】
【非特許文献１】「ディジタルコミュニケーション」，John G.Proakis，科学技術出版，p753
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、判定帰還型等化器の収束精度を向上させるには、タップ数を増加させて分解能を高める必要がある。しかし、上記のように構成される判定帰還型等化器１を、実際にＩＣ化する際には、各素子間に伝達される信号のタイミングを考慮しなければならない。判定帰還型等化器のタップ数を増やすと、全ての重み付け器２のタップ係数を更新するタップ係数更新部１０のファンアウト数が増加し、浮遊容量の影響等によって遅延時間の増加量が無視できない値になる。そのため、判定帰還型等化器１を構成する要素間に遅延素子を配置して、タイミング制約（又は駆動能力）を満たすように設計する必要がある。
【０００８】
すなわち、図８に示すように、各重み付け器２の内部において、乗算器４の入力側に遅延素子１１ａ及び１１ｂを配置し、乗算器４の出力側に遅延素子１１ｃを配置する。また、各重み付け器２の出力と加算器７の入力との間に遅延素子１２（１）〜１２（５）を配置すると共に、加算器７の出力側にも遅延素子１３を配置する。
【０００９】
以上のように構成される判定帰還型等化器１４によれば、タップ係数を更新するフィードバック経路の遅延が、各タップについて等しくなる（遅延単位数「２」）。また、乗算器４の入力側の遅延は、上記フィードバック経路の遅延と等しくなるように設定されている。尚、乗算器４と累算器６との間の遅延素子１１ｃは、乗算器４の出力信号の駆動能力を補う目的で配置されている。
【００１０】
しかしながら、判定帰還型等化器１４を実際に構成すると、追加した遅延素子１２、１３の影響によりタップ係数の更新タイミングが遅くなり、古い情報（更新前のタップ係数）を用いて演算が行われてしまい、受信信号波形の収束精度（波形等化動作）が劣化するおそれがある。その結果、通信チャネルの特性が変動した際に判定帰還型等化器１４の追従特性が劣化することになる。
本発明は上記事情に鑑みてなされたものであり、その目的は、波形等化動作を劣化させることなく、ＩＣ化を考慮した構成を可能にする判定帰還型等化器を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載の判定帰還型等化器によれば、複数のＦＦ側重み付け器及びＦＢ側重み付け器のうち、受信信号の波形等化動作を最適化するとタップ係数の絶対値が相対的に大きくなる重み付け器（以下、主要重み付け器と称す）のタップ係数を更新する間隔が、その他の重み付け器のタップ係数を更新する間隔よりも短くなるように、各重み付け器の信号処理経路及び／又はタップ係数の更新経路に、遅延素子を非対称に配置する。
【００１２】
すなわち、判定帰還型等化器を実際に動作させた際に、各重み付け器のタップ係数がどのような値になるかは、実際に信号経路（チャネル）を経た受信信号波形に応じて決まる。そして、波形等化動作においてより重要な役割を果たしている重み付け器のタップ係数ほど、絶対値が大きくなる。
【００１３】
そこで、予め判定帰還型等化器について、例えば受信信号波形を、実際に使用する信号経路の特性をシミュレートしたものに入力して波形等化動作をさせてみることで、タップ係数の絶対値が相対的に大きくなる１つ以上の主要重み付け器を特定できる。そして、主要重み付け器については、タップ係数の更新間隔が、その他のタップ係数の更新間隔よりも短くなるようにすれば、主要重み付け器のタップ係数を遅延させることなく更新させることができ、所期の波形等化動作を実現できる。したがって、判定帰還型等化器の波形等化動作を劣化させることなく、ＩＣ化を考慮した構成を実現できる。
【００１４】
具体的には、例えば請求項２記載の判定帰還型等化器のように、主要重み付け器の入力端子から第１乗算器に至る信号経路が、その他の重み付け器の同信号経路の遅延時間よりも短くなり、且つ、タップ係数更新部から主要重み付け器の第１乗算器に至る更新経路が、その他の重み付け器の同更新経路の遅延時間よりも短くなるように、前記遅延素子を非対称に配置する。これにより、主要重み付け器のタップ係数の更新間隔が、その他のタップ係数の更新間隔よりも短くなる。
【００１５】
また、請求項４記載の判定帰還型等化器によれば、入力端子から第１乗算器に至る信号経路に複数の遅延素子が直列に配置されている重み付け器があると、その直列の途中段に位置する遅延素子の出力端子と、その他の重み付け器における入力端子とを接続することで、それらの重み付け器に付与する遅延時間に差を設ける。このように構成すれば、タップ係数の更新間隔に差を設けるために必要となる遅延素子数を削減できる。
【００１６】
またこの場合、請求項５記載の判定帰還型等化器のように、一部の重み付け器について、入力信号及び／又は出力信号と重み付け器との間に配置される遅延素子を、第１乗算器に至る信号経路に配置される遅延素子として共用化すれば、必要となる遅延素子数を更に削減できる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態であり、判定帰還型等化器の構成を示す機能ブロック図
【図２】（ａ）は判定帰還型等化器について行うシミュレーションの概要を示す図、（ｂ）はシミュレーション結果の一例を示す図
【図３】図２のシミュレーションにより変化した各タップ係数の一例を示す図
【図４】第２実施形態であり、判定帰還型等化器の構成を示す機能ブロック図
【図５】第３実施形態であり、判定帰還型等化器の構成を示す機能ブロック図
【図６】第４実施形態であり、判定帰還型等化器の構成を示す機能ブロック図
【図７】従来技術であり、判定帰還型等化器の構成を示す機能ブロック図
【図８】判定帰還型等化器を実際にＩＣ化することを想定した場合の一構成例を示す図
【発明を実施するための形態】
【００１８】
（第１実施形態）
以下、従来構成と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図２（ａ）に示すように、シミュレーションに用いる受信機２３は、判定帰還型等化器（ＤＦＥ）１の入力側にＡ／Ｄ変換器２４を配置した構成である。判定帰還型等化器２１の出力側には、図示しないが例えば復調器などが配置される。Ａ／Ｄ変換器２４には、実際の受信信号経路をシミュレートしたケーブルモデル２５を介して信号（１）を入力する。信号（１）は、ケーブルモデル２５を経ると波形が鈍り図２（ｂ）に示す信号（２）の状態となり、信号（２）をＡ／Ｄ変換すると信号（３）のようになる。そして、判定帰還型等化器１が波形等化動作を行うと、信号（４）の状態となる。
【００１９】
判定帰還型等化器１が上記の波形等化動作を行った結果、タップ１〜４（重み付け器２（１）〜２（４））のタップ係数が、図３に示すようになったものとする。ここでは、タップ１の係数の絶対値が最も大きくなっているので、重み付け器２（１）を主要重み付け器とする（尚、相対評価であるから、ケースによっては例えば重み付け器２（２）までを主要重み付け器としても良い）。
【００２０】
そこで、図１に示すように、第１実施形態の判定帰還型等化器２１では、重み付け器２（１）については、乗算器５（第２乗算器）（１）の入力側（信号処理経路）に配置されていた遅延素子１１ｃを削除している。また、タップ係数更新部１０から、その他の重み付け器２（２）〜２（５）の乗算器４（第１乗算器）（２）〜４（５）に至るタップ係数の更新経路に遅延素子２２を追加している。
【００２１】
それに伴い、重み付け器２（２）〜２（５）における乗算器４（２）〜４（５）の入力側（信号処理経路）に、遅延素子１１ｄを追加している。これにより、重み付け器２（１）のタップ係数更新間隔は、他の重み付け器２（２）〜２（５）の更新間隔よりも、１遅延時間単位分短くなっている。尚、一例として、受信信号の周波数が５０ＭＨｚである場合、タップ係数更新部１０における更新係数Δは１周期に相当する２０ｎｓとし、各遅延素子１１等の遅延時間も同じく２０ｎｓとする。
【００２２】
以上のように本実施形態によれば、ＦＦ側重み付け器２（１）〜２（３）及びＦＢ側重み付け器２（４）、２（５）のうち、受信信号の波形等化動作を最適化するとタップ係数の絶対値が相対的に大きくなる重み付け器２（１）のタップ係数を更新する間隔が、その他の重み付け器２（２）〜２（５）のタップ係数を更新する間隔よりも短くなるように、各重み付け器２（１）〜２（５）の信号処理経路及びタップ係数の更新経路に、遅延素子１１、１２，２２を非対称に配置した。したがって、判定帰還型等化器２１の波形等化動作を劣化させることなく、ＩＣ化を考慮した構成を実現できる。
【００２３】
具体的には、主要重み付け器２（１）の入力端子から乗算器４（１）に至る信号経路が、その他の重み付け器２（２）〜２（５）の同信号経路の遅延時間よりも短くなり、且つ、タップ係数更新部１０から乗算器４（１）に至る更新経路が、その他の重み付け器２（２）〜２（５）の同更新経路の遅延時間よりも短くなるようにした。これにより、主要重み付け器２（１）のタップ係数の更新間隔が、その他のタップ係数の更新間隔よりも短くなり、重み付け器２（１）のタップ係数を適正な値に更新できるので、判定帰還型等化器２１の波形等化動作性能を確保できる。
【００２４】
（第２実施形態）
図４に示すように、第２実施形態の判定帰還型等化器３１では、遅延素子２２の出力から重み付け器２（４）、２（５）に至るタップ係数の更新経路に、遅延素子３２を追加している。それに伴い、重み付け器２（４）、２（５）における乗算器４（４）、４（５）の入力側に、遅延素子１１ｅを追加している。これにより、重み付け器２（４）、２（５）のタップ係数更新間隔は、重み付け器２（２）、２（３）の更新間隔よりも、１遅延時間単位分長くなっている。
【００２５】
尚、以上の構成は、波形等化動作における各タップ係数の絶対値の大きさを、相対的に「大、中、小」で評価した場合に、概ね
（タップ１：大）＞（タップ２，３：中）＞タップ（４，５：小）
に分類できることを前提としたものである。
【００２６】
以上のように第２実施形態によれば、重み付け器２（２）、２（３）の乗算器４（２）、４（３）に至る更新経路の遅延時間を長くするために配置した遅延素子２２を介した後の更新経路に、更に遅延素子３２を追加配置し、その遅延素子３２を介してタップ係数が入力される重み付け器２（４）、２（５）の入力端子から乗算器４（４）、４（５）に至る信号経路に、遅延素子１１ｅを追加配置した。したがって、各タップ係数の絶対値の大きさが、相対的に「大、中、小」に分類して評価できる場合、それらのタップ係数の更新期間に差を設けることができる。
【００２７】
（第３実施形態）
図５に示すように、第３実施形態の判定帰還型等化器４１では、第１実施形態の判定帰還型等化器２１より遅延素子１３を削除し、それに伴い、重み付け器２（１）より遅延素子１１ｂを削除し、重み付け器２（２）〜２（５）より遅延素子１１ｄを削除している。尚、遅延素子１３を削除することに替えて、遅延素子１２（１）〜１２（５）を削除しても良い。このように、遅延素子の配置箇所の調整は、各素子間で伝送される信号に必要なタイミング又は駆動能力を考慮して、削除可能なものを削除すれば良い。
【００２８】
（第４実施形態）
図６に示すように、第４実施形態の判定帰還型等化器５１では、第１実施形態の判定帰還型等化器２１より、重み付け器２（１）の遅延素子１１ａ，１１ｂを削除し、重み付け器２（２）、２（４）の遅延素子１１ａ、１１ｂ、１１ｄを削除している。そして、乗算器４（１）の入力端子は、遅延素子３（２）の出力端子に接続されており、乗算器４（２）の入力端子は、重み付け器２（３）の遅延素子１１ｂの出力端子に接続されている。また、ＦＢ側の乗算器４（４）の入力端子は、重み付け器２（５）の遅延素子１１ｂの出力端子に接続されている。
【００２９】
以上のように構成される第４実施形態によれば、乗算器４（１）の入力側に配置される遅延素子は、遅延素子３（１）、３（２）と共用化されており（遅延単位数「２」）、乗算器４（２）の入力側に配置される遅延素子は、遅延素子３（２）、１１ａ（３），１１ｂ（３）と共用化されている（遅延単位数「３」）。また、乗算器４（４）の入力側に配置される遅延素子は、遅延素子３（４）、１１ａ（５），１１ｂ（５）と共用化されている（遅延単位数「３」）。したがって、タップ係数の更新間隔に差を設けるために必要となる遅延素子数をより削減できる。
【００３０】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
必要タップ数及び各部に配置する遅延素子の数は、個別の設計に応じて適宜設定すれば良い。
例えば第２実施形態において、遅延素子をさらに追加して、タップ４，５間で更新経路に付与する遅延時間に差を設けても良い。
主要重み付け器が、重み付け器２（１）に限らないことは言うまでもない。例えば重み付け器２（２）や２（３）のタップ係数の絶対値がより大きくなる場合は、それらを主要重み付け器としても良い。また、主要重み付け器は１つに限らず、タップ係数の絶対値が相対的に他より大きくなる複数の一群を選択しても良い。
【００３１】
遅延素子は、重み付け器２の信号処理経路と、タップ係数の更新経路の何れか一方のみに非対象に配置しても良い。
更新係数Δや遅延素子により付与される遅延時間は、必ずしも受信信号周波数の１周期分である必要はなく、これらの関係は任意である。
第２〜第４実施形態を、適宜組み合わせて実施しても良い。
検出器は、ＲＺ信号を出力するものでも良い。
【符号の説明】
【００３２】
図面中、２（１）〜２（３）は重み付け器（ＦＦ側重み付け器）、２（４）及び２（５）は重み付け器（ＦＢ側重み付け器）、３は遅延素子、４及び５は乗算器（第１及び第２乗算器）、６は累算器、７は加算器、８は検出器、９は減算器、１０はタップ係数更新部、１１〜１３は遅延素子、２１は判定帰還型等化器、２２は遅延素子を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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