(57)【要約】【課題】高い電界効果移動度を有するトランジスタを提供する。または、電気特性の安定したトランジスタを提供する。または、オフ時（非導通時）の電流の小さいトランジスタを提供する。または、当該トランジスタを有する半導体装置を提供する。【解決手段】第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第１の絶縁膜または第２の絶縁膜を介して酸化物半導体膜と重なる導電膜と、を有し、酸化物半導体膜の組成が、第１の絶縁膜および第２の絶縁膜の間で連続的に変化する半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の絶縁膜と、
前記第１の絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜上の第２の絶縁膜と、
前記第１の絶縁膜または前記第２の絶縁膜を介して前記酸化物半導体膜と重なる導電膜と、を有し、
前記酸化物半導体膜の組成が、前記第１の絶縁膜および前記第２の絶縁膜の間で連続的に変化することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記酸化物半導体膜は、前記第１の絶縁膜に向かって前記元素Ｍの濃度が高くなる濃度勾配を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記酸化物半導体膜は、前記第２の絶縁膜に向かって前記元素Ｍの濃度が高くなる濃度勾配を有することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記酸化物半導体膜は、前記第１の絶縁膜に向かって前記元素Ｍの濃度が高くなる濃度勾配、および前記第２の絶縁膜に向かって前記元素Ｍの濃度が高くなる濃度勾配を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜は、前記第１の絶縁膜に接する０．１原子層以上２０原子層以下の厚さの酸化亜鉛層を有することを特徴とする半導体装置。
【請求項６】
第１の絶縁膜と、
前記第１の絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜上の第２の絶縁膜と、
前記第１の絶縁膜または前記第２の絶縁膜を介して前記酸化物半導体膜と重なる導電膜と、を有し、
前記酸化物半導体膜の電子親和力が、前記第１の絶縁膜および前記第２の絶縁膜の間で連続的に変化することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記酸化物半導体膜は、前記第１の絶縁膜に向かって電子親和力が低くなる濃度勾配を有することを特徴とする半導体装置。
【請求項８】
請求項６において、
前記酸化物半導体膜は、前記第２の絶縁膜に向かって電子親和力が低くなる濃度勾配を有することを特徴とする半導体装置。
【請求項９】
請求項６において、
前記酸化物半導体膜は、前記第１の絶縁膜に向かって電子親和力が低くなる濃度勾配、および前記第２の絶縁膜に向かって電子親和力が低くなる濃度勾配を有することを特徴とする半導体装置。
【請求項１０】
第１の絶縁膜と、前記第１の絶縁膜上の酸化物半導体膜と、前記酸化物半導体膜上の第２の絶縁膜と、前記第１の絶縁膜または前記第２の絶縁膜を介して前記酸化物半導体膜と重なる導電膜と、を有する半導体装置の作製方法であって、
前記酸化物半導体膜となる酸化物半導体膜は、熱化学気相成長法によって、原料ガスの流量比を変化させながら成膜することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１０において、
前記原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、
成膜開始の時間から遠ざかるに連れて前記元素Ｍを含むガスの割合を低くするステップを有することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１０において、
前記原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、
成膜終了の時間に近付くに連れて前記元素Ｍを含むガスの割合を高くするステップを有することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１０において、
前記原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、
成膜開始の時間から遠ざかるに連れて前記元素Ｍを含むガスの割合を低くするステップと、成膜終了の時間に近付くに連れて前記元素Ｍを含むガスの割合を高くするステップと、を有することを特徴とする半導体装置の作製方法。
【請求項１４】
第１の絶縁膜と、前記第１の絶縁膜上の酸化物半導体膜と、前記酸化物半導体膜上の第２の絶縁膜と、前記第１の絶縁膜または前記第２の絶縁膜を介して前記酸化物半導体膜と重なる導電膜と、を有する半導体装置の作製方法であって、
前記酸化物半導体膜となる酸化物半導体膜は、熱化学気相成長法によって、亜鉛を含むガスを用いて０．１原子層以上２０原子層以下の厚さの酸化亜鉛層を堆積させた後、熱化学気相成長法によって、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスの流量比を変化させながらインジウム、元素Ｍおよび亜鉛を有する半導体膜を堆積させることで成膜することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１４において、
前記インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を有する半導体膜は、前記酸化亜鉛層を種結晶として結晶成長させながら堆積させることを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１４または請求項１５において、
前記酸化亜鉛層および前記半導体膜を、大気に暴露することなく連続で堆積させることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサに関する。または、半導体膜、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサの駆動方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、または発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００４】
近年は、酸化物半導体膜が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有する非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００６】
ところで、酸化物半導体膜を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタのリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
【０００７】
また、半導体膜からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−２５７１８７号公報
【特許文献３】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高い電界効果移動度を有するトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、オフ時（非導通時）の電流の小さいトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
（１）
本発明の一態様は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第１の絶縁膜または第２の絶縁膜を介して酸化物半導体膜と重なる導電膜と、を有し、酸化物半導体膜の組成が、第１の絶縁膜および第２の絶縁膜の間で連続的に変化する半導体装置である。
【００１２】
（２）
または、本発明の一態様は、酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、酸化物半導体膜は、第１の絶縁膜に向かって元素Ｍの濃度が高くなる濃度勾配を有する（１）に記載の半導体装置である。
【００１３】
（３）
または、本発明の一態様は、酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、酸化物半導体膜は、第２の絶縁膜に向かって元素Ｍの濃度が高くなる濃度勾配を有する（１）に記載の半導体装置である。
【００１４】
（４）
または、本発明の一態様は、酸化物半導体膜は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、酸化物半導体膜は、第１の絶縁膜に向かって元素Ｍの濃度が高くなる濃度勾配、および第２の絶縁膜に向かって元素Ｍの濃度が高くなる濃度勾配を有する（１）に記載の半導体装置である。
【００１５】
（５）
または、本発明の一態様は、酸化物半導体膜は、第１の絶縁膜に接する０．１原子層以上２０原子層以下の厚さの酸化亜鉛層を有する（１）乃至（４）のいずれか一に記載の半導体装置である。
【００１６】
（６）
または、本発明の一態様は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜を介して酸化物半導体膜と重なる導電膜と、を有し、酸化物半導体膜の電子親和力が、第１の絶縁膜および第２の絶縁膜の間で連続的に変化する半導体装置である。
【００１７】
（７）
または、本発明の一態様は、酸化物半導体膜は、第１の絶縁膜に向かって電子親和力が低くなる濃度勾配を有する（６）に記載の半導体装置である。
【００１８】
（８）
または、本発明の一態様は、酸化物半導体膜は、第２の絶縁膜に向かって電子親和力が低くなる濃度勾配を有する（６）に記載の半導体装置である。
【００１９】
（９）
または、本発明の一態様は、酸化物半導体膜は、第１の絶縁膜に向かって電子親和力が低くなる濃度勾配、および第２の絶縁膜に向かって電子親和力が低くなる濃度勾配を有する（６）に記載の半導体装置である。
【００２０】
（１０）
または、本発明の一態様は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第１の絶縁膜または第２の絶縁膜を介して酸化物半導体膜と重なる導電膜と、を有する半導体装置の作製方法であって、酸化物半導体膜となる酸化物半導体膜は、熱化学気相成長法によって、原料ガスの流量比を変化させながら成膜する半導体装置の作製方法である。
【００２１】
（１１）
または、本発明の一態様は、原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、成膜開始の時間から遠ざかるに連れて元素Ｍを含むガスの流量比を低くするステップを有する（１０）に記載の半導体装置の作製方法である。
【００２２】
（１２）
または、本発明の一態様は、原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、成膜終了の時間に近付くに連れて元素Ｍを含むガスの流量比を高くするステップを有する（１０）に記載の半導体装置の作製方法である。
【００２３】
（１３）
または、本発明の一態様は、原料ガスとして、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスを用い、成膜開始の時間から遠ざかるに連れて元素Ｍを含むガスの流量比を低くするステップと、成膜終了の時間に近付くに連れて元素Ｍを含むガスの流量比を高くするステップと、を有する（１０）に記載の半導体装置の作製方法である。
【００２４】
（１４）
または、本発明の一態様は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第１の絶縁膜または第２の絶縁膜を介して酸化物半導体膜と重なる導電膜と、を有する半導体装置の作製方法であって、酸化物半導体膜となる酸化物半導体膜は、熱化学気相成長法によって、亜鉛を含むガスを用いて０．１原子層以上２０原子層以下の厚さの酸化亜鉛層を堆積させた後、熱化学気相成長法によって、インジウムを含むガス、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含むガスおよび亜鉛を含むガスの流量比を変化させながらインジウム、ガリウムおよび亜鉛を有する半導体膜を堆積させることで成膜する半導体装置の作製方法である。
【００２５】
（１５）
または、本発明の一態様は、インジウム、ガリウムおよび亜鉛を有する半導体膜は、酸化亜鉛層を種結晶として結晶成長させながら堆積させる（１４）に記載の半導体装置の作製方法である。
【００２６】
（１６）
または、本発明の一態様は、酸化亜鉛層および半導体膜を、大気に暴露することなく連続で堆積させる（１４）または（１５）に記載の半導体装置の作製方法である。
【発明の効果】
【００２７】
高い電界効果移動度を有するトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、当該トランジスタを有する半導体装置を提供することができる。または、新規な半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によって、または状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によって、または状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様に係るトランジスタの断面図およびバンド構造を示す図。
【図２】本発明の一態様に係るトランジスタのバンド構造を示す図。
【図３】本発明の一態様に係るトランジスタのバンド構造を示す図。
【図４】本発明の一態様に係るトランジスタのバンド構造を示す図。
【図５】本発明の一態様に係るトランジスタのバンド構造を示す図。
【図６】本発明の一態様に係る成膜装置を示す図。
【図７】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図８】酸化物半導体膜のナノビーム電子回折パターンを示す図。
【図９】透過電子回折測定装置の一例を示す図。
【図１０】透過電子回折測定による構造解析の一例を示す図。
【図１１】本発明の一態様に係るトランジスタを示す断面図。
【図１２】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１３】本発明の一態様に係るトランジスタを示す断面図。
【図１４】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１５】本発明の一態様に係るトランジスタを示す断面図。
【図１６】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１７】本発明の一態様に係る半導体装置の断面図および回路図。
【図１８】本発明の一態様に係る記憶装置の回路図。
【図１９】本発明の一態様に係るＲＦＩＤタグのブロック図。
【図２０】本発明の一態様に係るＲＦＩＤタグの使用例を示す図。
【図２１】本発明の一態様に係るＣＰＵを示すブロック図。
【図２２】本発明の一態様に係る記憶素子の回路図。
【図２３】本発明の一態様に係る表示装置の上面図および回路図。
【図２４】本発明の一態様に係る表示モジュールを説明する図。
【図２５】本発明の一態様に係る電子機器を示す図。
【図２６】酸化物の組成と電子親和力、イオン化エネルギーおよびエネルギーギャップの関係の一例を示す図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００３１】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３２】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３３】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３４】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３５】
なお、半導体膜の不純物とは、例えば、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体膜のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体膜が酸化物半導体膜である場合、半導体膜の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体膜の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体膜がシリコン膜である場合、半導体膜の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３６】
＜連続接合を有するトランジスタ＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
【００３７】
図１（Ａ）は、トランジスタの構造を示す断面図である。図１（Ａ）に示すトランジスタは、基板１００上の絶縁膜１０２と、絶縁膜１０２上の半導体膜１０６と、半導体膜１０６の上面と接する導電膜１１６ａおよび導電膜１１６ｂと、半導体膜１０６上、導電膜１１６ａ上および導電膜１１６ｂ上の絶縁膜１１２と、絶縁膜１１２を介して半導体膜１０６と重なる導電膜１０４と、を有する。なお、導電膜１０４は、トランジスタのゲート電極として機能する。また、導電膜１１６ａおよび導電膜１１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。また、図１（Ａ）に示すトランジスタは、半導体膜１０６の上面と接する導電膜１１６ａおよび導電膜１１６ｂを有するが、これに限定されない。例えば、半導体膜１０６の下面と接する導電膜１１６ａおよび導電膜１１６ｂを有しても構わない。
【００３８】
なお、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に設けられている。
【００３９】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）と、接している。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）と、接している。
【００４０】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）と、電気的に接続されている。
【００４１】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に、近接して配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）に、近接して配置されている。
【００４２】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）の横側に配置されている。
【００４３】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）の斜め上側に配置されている。
【００４４】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体膜１０６などの半導体膜の少なくとも一部（または全部）の上側に配置されている。
【００４５】
図１（Ｂ）および図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｌ１−Ｌ２に対応するバンド構造である。バンド構造は、理解を容易にするため、絶縁膜１０２、半導体膜１０６および絶縁膜１１２の伝導帯下端のエネルギー（Ｅｃ）と、導電膜１０４のフェルミ準位（ｆｅｒｍｉ  ｌｅｖｅｌ）を示す。なお、真空準位（ｖａｃｕｕｍ  ｌｅｖｅｌ）と伝導帯下端のエネルギーとの差を、電子親和力（ｅｌｅｃｔｒｏｎ  ａｆｆｉｎｉｔｙ）と呼ぶ。
【００４６】
以下は、図１（Ａ）に示すトランジスタが、ｎチャネル型であるとして説明する。なお、以下の説明をｐチャネル型トランジスタに適用することは、当業者であれば容易に想到しうるものとして省略する。
【００４７】
図１（Ｂ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する（段階的ではなく、なだらかに変化する）。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって低くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって低くなるような勾配と、を有するＵ字状となる。
【００４８】
一方、図１（Ｃ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で一定となる。
【００４９】
図１（Ｂ）に示すように、絶縁膜１０２から絶縁膜１１２までの間で、バンド構造が徐々に変化していくことを、連続接合（ｃｏｎｔｉｎｕｏｕｓ  ｊｕｎｃｔｉｏｎ）と呼ぶ。一方、図１（Ｃ）に示すように、絶縁膜１０２から絶縁膜１１２までの間で、バンド構造が一定であることを、不連続接合（ｄｉｓｃｏｎｔｉｎｕｏｕｓ  ｊｕｎｃｔｉｏｎ）と呼ぶ。
【００５０】
図１（Ｂ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【００５１】
図１（Ｂ）に示すバンド構造とすることにより、キャリアである電子の移動経路（チャネル領域）が界面準位を有する領域から離れる。即ち、界面準位の影響を受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、サブスレッショルドスイング値（Ｓ値ともいう。）の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【００５２】
＜連続接合を有するトランジスタの作製方法＞
以下では、連続接合を有するトランジスタの作製方法について、図１（Ａ）を用いて説明する。
【００５３】
まず、基板１００を準備する。
【００５４】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が配置されたものを、基板１００として用いてもよい。
【００５５】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００５６】
次に、絶縁膜１０２を形成する。
【００５７】
絶縁膜１０２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００５８】
絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。
【００５９】
なお、絶縁膜１０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＣＶＤ法で成膜し、２層目をＡＬＤ法で成膜してもよい。または、１層目をスパッタリング法で成膜し、２層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００６０】
つまり、ｎ層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜する（ｎは自然数）。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【００６１】
または、基板１００としてシリコン基板を用いた場合、絶縁膜１０２となる絶縁膜は、熱酸化法によって形成してもよい。
【００６２】
次に、絶縁膜１０２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を行うことで、絶縁膜１０２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、半導体膜１０６の結晶性が向上する場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００６３】
次に、半導体膜１０６を形成する。
【００６４】
半導体膜１０６としては、シリコン膜、ゲルマニウム膜などの第１４族半導体膜、炭化シリコン膜、ケイ化ゲルマニウム膜、ヒ化ガリウム膜、リン化インジウム膜、セレン化亜鉛膜、硫化カドミウム膜、酸化物半導体膜などの化合物半導体膜、および有機半導体膜などを用いればよい。半導体膜１０６は、単層、または積層で用いればよい。例えば、半導体膜１０６は、０．１原子層以上２０原子層以下の厚さの酸化亜鉛層と、酸化亜鉛層上の酸化物半導体膜と、を有する積層構造であっても構わない。
【００６５】
なお、半導体膜１０６としては、酸化物半導体膜を用いると好ましい。酸化物半導体膜の具体例については後述する。
【００６６】
半導体膜１０６となる半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【００６７】
半導体膜１０６となる半導体膜をエッチングし、半導体膜１０６を形成する場合、半導体膜１０６の加工面にダメージが入らないようエッチングすることが好ましい。例えば、ドライエッチング法を用いて、中性ビームエッチングを行えばよい。中性ビームであることから、電荷によるチャージアップが起こらず、また低エネルギーであるため、低ダメージでエッチングすることが可能となる。または、半導体膜１０６が結晶である場合、結晶面によってエッチレートが異なることを利用したウェットエッチング法を用いても構わない。ウェットエッチング法を用いることにより、加工面へのダメージを低減することができる。
【００６８】
半導体膜１０６は、例えば、電子親和力が連続的に変化する半導体膜である。半導体膜の電子親和力を連続的に変化させるためには、例えば、組成を連続的に変化させる方法や不純物濃度を連続的に変化させる方法などがある。
【００６９】
なお、半導体膜１０６を、積層膜とする場合には、一例としては、電子親和力が連続的に変化する半導体膜と、電子親和力が連続的に変化しない半導体膜とを組み合わせて、積層膜を形成してもよい。例えば、電子親和力が連続的に変化しない半導体膜の上下を、電子親和力が連続的に変化する半導体膜で挟んだ３層構造としてもよいし、電子親和力が連続的に変化する半導体膜の上下を、電子親和力が連続的に変化しない半導体膜で挟んだ３層構造としてもよい。
【００７０】
例えば、ＣＶＤ法を用いることで、組成を連続的に変化した半導体膜１０６となる半導体膜を成膜することができる。
【００７１】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【００７２】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
【００７３】
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。例えば、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）を含む原料ガスの割合を高くまたは低くすることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタの生産性を高めることができる。ＭＯＣＶＤ法を用いることが可能な成膜装置の具体例については後述する。
【００７４】
または、例えば、スパッタリング法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法を用いて組成が連続的に変化した膜を成膜してもよい。
【００７５】
絶縁膜１０２は、半導体膜１０６と接する。したがって半導体膜１０６となる半導体膜の成膜時に、絶縁膜１０２へダメージを与えない成膜方法を用いると好ましい。即ち、該半導体膜の成膜には、例えば、ＭＯＣＶＤ法などを用いると好ましい。
【００７６】
なお、半導体膜１０６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００７７】
つまり、半導体膜１０６を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜する場合、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【００７８】
なお、半導体膜１０６、または半導体膜１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、半導体膜１０６と接する絶縁膜１０２と、絶縁膜１０２と接する半導体膜１０６とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。このように、半導体膜１０６と絶縁膜１０２の場合だけでなく、近接して配置されている別々の膜において、同じ成膜方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００７９】
次に、導電膜１１６ａおよび導電膜１１６ｂを形成する。
【００８０】
導電膜１１６ａおよび導電膜１１６ｂとしては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００８１】
導電膜１１６ａおよび導電膜１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【００８２】
導電膜１１６ａおよび導電膜１１６ｂは、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜を成膜した後で、該導電膜の一部をエッチングすることで形成される。したがって、該導電膜の成膜時に、半導体膜１０６へダメージを与えない成膜方法を用いると好ましい。即ち、該導電膜の成膜には、ＭＣＶＤ法などを用いると好ましい。
【００８３】
なお、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００８４】
つまり、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【００８５】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体膜１０６、または半導体膜１０６の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、半導体膜１０６と接する導電膜１１６ａ（導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する半導体膜１０６とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。このように、半導体膜１０６と導電膜１１６ａ（導電膜１１６ｂ）の場合だけでなく、近接して配置されている別々の膜において、同じ成膜方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８６】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体膜１０６、または半導体膜１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８７】
次に、絶縁膜１１２を形成する。
【００８８】
絶縁膜１１２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００８９】
絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【００９０】
なお、絶縁膜１１２を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００９１】
つまり、絶縁膜１１２を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【００９２】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁膜１１２と接する導電膜１１６ａ（導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する絶縁膜１１２とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。
【００９３】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体膜１０６、または半導体膜１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００９４】
次に、導電膜１０４を形成する。
【００９５】
導電膜１０４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００９６】
導電膜１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【００９７】
絶縁膜１１２は、トランジスタのゲート絶縁膜として機能する。したがって導電膜１０４は、導電膜１０４となる導電膜の成膜時に、絶縁膜１１２へダメージを与えない成膜方法を用いると好ましい。即ち、該導電膜の成膜には、ＭＣＶＤ法などを用いると好ましい。
【００９８】
なお、導電膜１０４を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００９９】
つまり、導電膜１０４を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【０１００】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁膜１１２と接する導電膜１０４と、導電膜１０４と接する絶縁膜１１２とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。
【０１０１】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体膜１０６、または半導体膜１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【０１０２】
以上のようにして、本発明の一態様に係るトランジスタを作製することができる。
【０１０３】
＜トランジスタのそのほかの例＞
上述したように、組成などを連続的に変化させながら成膜することにより、半導体膜などのバンド構造を任意に制御できることがわかる。以下では、図１（Ｂ）、図１（Ｃ）に示したバンド構造とは異なるバンド構造を有するトランジスタの例について図２乃至図５を用いて説明する。なお、図２乃至図４に示すバンド構造は、図１（Ａ）に示したトランジスタの一点鎖線Ｌ１−Ｌ２に対応する。
【０１０４】
図２（Ａ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって低くなるような勾配を有する。また、半導体膜１０６と絶縁膜１１２との界面において、電子親和力の不連続点を有する。
【０１０５】
したがって、図２（Ａ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１０６】
図２（Ａ）に示すバンド構造とすることにより、チャネル領域が界面準位を有する領域から離れる。即ち、界面準位の影響を受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１０７】
図２（Ｂ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、半導体膜１０６および絶縁膜１１２の界面に向かって低くなるような勾配を有する。また、絶縁膜１０２と半導体膜１０６との界面において、電子親和力の不連続点を有する。
【０１０８】
したがって、図２（Ｂ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１０９】
図２（Ｂ）に示すバンド構造とすることにより、チャネル領域が界面準位を有する領域から離れる。即ち、界面準位の影響を受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１１０】
図２（Ｃ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって低くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって低くなるような勾配と、を有する連続接合となる。また、絶縁膜１０２および絶縁膜１１２も、半導体膜１０６に向かって電子親和力が高くなる勾配を有する連続接合となる。
【０１１１】
したがって、図２（Ｃ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１１２】
図２（Ｃ）に示すバンド構造とすることにより、界面の接合状態が良好になるため、界面準位密度を低くすることができる。また、チャネル領域が界面準位を有する領域から離れる。即ち、界面準位密度が低く、かつその影響を受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１１３】
図３（Ａ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって低くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって低くなるような勾配と、半導体膜１０６の中央近傍に向かって電子親和力が高くなるような勾配と、を有する連続接合となる。
【０１１４】
したがって、図３（Ａ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１１５】
図３（Ａ）に示すバンド構造とすることにより、チャネル領域が界面準位を有する領域からより離れる。即ち、界面準位の影響を特に受けにくい構造であるため、界面準位に起因したオン電流の低下が特に起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１１６】
図３（Ｂ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって低くなるような勾配と、半導体膜１０６の中央近傍に向かって高くなるような勾配と、を有する。また、半導体膜１０６と絶縁膜１１２との界面において、電子親和力の不連続点を有する。
【０１１７】
したがって、図３（Ｂ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１１８】
図３（Ｂ）に示すバンド構造とすることにより、チャネル領域が界面準位を有する領域からより離れる。即ち、界面準位の影響を特に受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１１９】
図３（Ｃ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、半導体膜１０６の中央近傍に向かって高くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって低くなるような勾配と、を有する。また、絶縁膜１０２と半導体膜１０６との界面において、電子親和力の不連続点を有する。
【０１２０】
したがって、図３（Ｃ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１２１】
図３（Ｃ）に示すバンド構造とすることにより、チャネル領域が界面準位を有する領域からより離れる。即ち、界面準位密度が低く、かつその影響を特に受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、オン電流が高く、Ｓ値の低いトランジスタとなる。また、ゲート電極からの電界が相対的に小さくなる。そのため、絶縁膜１０２および半導体膜１０６の界面近傍の領域におけるキャリア密度が低くなり、該領域で生じるリーク電流は小さくなる。即ち、トランジスタのオフ電流を小さくすることができる。また、界面準位を有する領域と、チャネル領域との間にエネルギー差があることにより、界面準位にキャリアが捕獲されにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１２２】
図４（Ａ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって高くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって高くなるような勾配と、を有する。また、絶縁膜１０２と半導体膜１０６との界面において、電子親和力の不連続点を有する。また、半導体膜１０６と絶縁膜１１２との界面において、電子親和力の不連続点を有する。
【０１２３】
したがって、図４（Ａ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、半導体膜１０６および絶縁膜１１２の界面における電子親和力が高いことにより、ゲート電極からの電界に対して敏感となる。また、例えば、絶縁膜１０２および半導体膜１０６の界面における電子親和力が高いことにより、低いゲート電圧でトランジスタをオン（導通）させることができる。
【０１２４】
図４（Ａ）に示すバンド構造とすることにより、オン、オフの切り替えの速いトランジスタとなる。したがって、Ｓ値の低いトランジスタとなる。また、低いゲート電圧で高いオン電流を得ることができる。即ち、消費電力の小さいトランジスタとすることができる。
【０１２５】
図４（Ｂ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、絶縁膜１０２および半導体膜１０６の界面に向かって高くなるような勾配を有する。また、絶縁膜１０２と半導体膜１０６との界面において、電子親和力の不連続点を有する。また、半導体膜１０６と絶縁膜１１２との界面において、電子親和力の不連続点を有する。
【０１２６】
したがって、図４（Ｂ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面における電子親和力が高いことにより、低いゲート電圧でトランジスタをオンさせることができる。
【０１２７】
図４（Ｂ）に示すバンド構造とすることにより、低いゲート電圧で高いオン電流を得ることができる。即ち、消費電力の小さいトランジスタとすることができる。
【０１２８】
図４（Ｃ）に示す半導体膜１０６の電子親和力は、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６の電子親和力は、半導体膜１０６および絶縁膜１１２の界面に向かって高くなるような勾配を有する。また、絶縁膜１０２と半導体膜１０６との界面において、電子親和力の不連続点を有する。また、半導体膜１０６と絶縁膜１１２との界面において、電子親和力の不連続点を有する。
【０１２９】
したがって、図４（Ｃ）に示すバンド構造とすることで、図１（Ｃ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、半導体膜１０６および絶縁膜１１２の界面における電子親和力が高いことにより、ゲート電極からの電界に対して敏感となる。
【０１３０】
図４（Ｃ）に示すバンド構造とすることにより、オン、オフの切り替えの速いトランジスタとなる。したがって、Ｓ値の低いトランジスタとなる。
【０１３１】
図５（Ａ）および図５（Ｂ）は、図１（Ａ）に示す一点鎖線Ｌ１−Ｌ２に対応するバンド構造である。バンド構造は、上述した構成に加え、絶縁膜１０２、半導体膜１０６および絶縁膜１１２の価電子帯上端のエネルギー（Ｅｖ）を示す。なお、真空準位と価電子帯上端のエネルギーとの差を、イオン化エネルギー（ｉｏｎｉｚａｔｉｏｎ  ｅｎｅｒｇｙ）と呼ぶ。
【０１３２】
図５（Ａ）に示す半導体膜１０６のイオン化エネルギーは、絶縁膜１０２および絶縁膜１１２の間で連続的に変化する。具体的には、半導体膜１０６のイオン化エネルギーは、絶縁膜１０２および半導体膜１０６の界面に向かって高くなるような勾配と、半導体膜１０６および絶縁膜１１２の界面に向かって高くなるような勾配と、を有する逆Ｕ字状となる。
【０１３３】
一方、図５（Ｂ）に示す半導体膜１０６のイオン化エネルギーは、絶縁膜１０２および絶縁膜１１２の間で一定となる。
【０１３４】
図５（Ａ）に示すバンド構造とすることで、図５（Ｂ）に示すバンド構造とする場合と比べて、トランジスタの電気特性を向上させることができる場合がある。例えば、絶縁膜１０２および半導体膜１０６の界面、ならびに半導体膜１０６および絶縁膜１１２の界面には、異種接合、成膜ダメージ、不純物の混入などに起因した界面準位が形成される場合がある。
【０１３５】
図５（Ａ）に示すバンド構造とすることにより、正孔が生成された場合でも界面準位を有する領域から離れるため、界面準位に正孔が捕獲されにくくなる。即ち、界面準位の影響を受けにくい構造であるため、界面準位に起因したオン電流の低下が起こりにくい。したがって、界面準位に起因した電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１３６】
または、例えば、絶縁膜１０２または／および絶縁膜１１２中に正孔捕獲中心を有する場合がある。図５（Ｂ）に示すバンド構造では、例えば、半導体膜に光が入射することで正孔が生成された際、ゲート電極に電圧が印加されると半導体膜１０６中の準位を介して絶縁膜１０２または／および絶縁膜１１２中の正孔捕獲中心まで正孔が移動する場合がある。絶縁膜１０２または／および絶縁膜１１２中の正孔捕獲中心に捕獲された正孔は放出されにくいため、固定電荷として振舞う場合がある。
【０１３７】
一方、図５（Ａ）に示すバンド構造とすることにより、半導体膜１０６中の準位と絶縁膜１０２または／および絶縁膜１１２中の正孔捕獲中心とが離れる。そのため、例えば、半導体膜に光が入射することで正孔が生成された際でも、半導体膜１０６中の準位を介して絶縁膜１０２または／および絶縁膜１１２中の正孔捕獲中心まで正孔が移動することが起こりにくくなる。したがって、絶縁膜１０２または／および絶縁膜１１２中に正孔捕獲中心を有する場合でも、電気特性の変動が起こりにくく、信頼性の高いトランジスタとなる。
【０１３８】
以上に示したように、半導体膜などのバンド構造を任意に制御することで、優れた電気特性を有するトランジスタを得ることができる。
【０１３９】
なお、半導体膜などのバンド構造は一例である。例えば、上述したバンド構造の一部または全部を組み合わせて作成したバンド構造を有するトランジスタについても、本発明の一態様の範疇となる。
【０１４０】
＜成膜装置＞
以下では、本発明の一態様に係る半導体膜などを成膜することが可能な、成膜装置の具体例について説明する。
【０１４１】
図６（Ａ）に示す製造装置は、ロード室７０２、搬送室７１０、前処理室７０３、熱ＣＶＤ法を利用した成膜室である処理室７３１、アンロード室７０６を少なくとも有する。また、図６（Ａ）に示す製造装置は、大気に触れることなく、連続的に成膜を行うことができる。そのため、積層膜を成膜する場合、膜中および膜の界面へ不純物の混入を防止することができる。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、チャンバー内壁への水分の付着などを防ぐため、露点が−６０℃未満、好ましくは−８０℃未満、さらに好ましくは−１００℃未満の不活性ガス（窒素ガス、希ガスなど）を充填させておくことが好ましい。または、チャンバーは、圧力を１Ｐａ未満、好ましくは０．１Ｐａ未満、さらに好ましくは１×１０−４Ｐａ未満の減圧状態とする。
【０１４２】
また、処理室７０４または／および処理室７０５は、処理室７３１と同様の熱ＣＶＤ法を利用する成膜室（熱ＣＶＤ装置ともいう。）としてもよい。
【０１４３】
例えば、処理室７３１にて半導体膜を成膜し、処理室７０４にて絶縁膜を成膜し、処理室７０５にて金属膜を成膜してもよい。その場合、それらの積層膜を大気に触れることなく、連続的に成膜することができる。
【０１４４】
まず、基板７２０をロード室７０２に搬入する。次に、搬送室７１０の搬送ユニット７０７によって基板を前処理室７０３に搬送する。前処理室７０３では、基板表面を洗浄する処理や加熱処理を行う。次に、基板を処理室７３１に搬送して半導体膜を成膜する。前処理室７０３で処理されることによって、基板表面を清浄化することができる。また、基板表面の処理から半導体膜の成膜までの間に大気に触れないため、不純物などが基板表面に付着することを抑制できる。
【０１４５】
次に、搬送ユニット７０７によって基板を処理室７０４に搬送して酸化ハフニウム膜などの絶縁膜を成膜する。次に、搬送ユニット７０７によって基板を処理室７０５に搬送してタングステン膜などの金属膜を成膜する。次に、搬送ユニット７０７によって基板をアンロード室７０６に搬送する。以上の手順により、半導体膜、絶縁膜および金属膜を順に積層することができる。
【０１４６】
図６（Ｂ）に熱ＣＶＤ装置の一例を示す。熱ＣＶＤ装置は、基板の搬入されたチャンバーに原料ガス（一種または複数種）、酸化剤（Ｏ２、Ｏ３など）などを同時に供給し、基板近傍または基板表面で反応させ、生成物を堆積させることで成膜を行う。
【０１４７】
熱ＣＶＤ装置の処理室７３１は、基板ホルダ７１９と、複数の原料ガスの導入口の接続された部材７２１と、排気装置７１８とを少なくとも有する。原料ガスの導入口には、それぞれ供給管、圧力調整器、バルブ、流量制御器（流量制御器７２２、流量制御器７２４、流量制御器７２６、流量制御器７２８）を介して原料供給部（原料供給部７２３、原料供給部７２５、原料供給部７２７、原料供給部７２９）と接続されており、排出口は、排出管やバルブや圧力調整器を介して排気装置７１８と接続されている。
【０１４８】
成膜時の処理室７３１内は大気圧としてもよいし、減圧としてもよい。
【０１４９】
また、原料ガスを供給する際には、シャワーヘッドのような複数の開口部から原料ガスを供給してもよい。
【０１５０】
また、基板面内における膜の厚さを均一にするため、基板ホルダ７１９を回転させ、基板ホルダ７１９に固定されている基板７２０を回転させてもよい。
【０１５１】
なお、熱ＣＶＤ法は、プラズマを用いないため、プラズマに起因して膜に欠陥が生成されることがない。
【０１５２】
熱ＣＶＤ法によって、金属膜、半導体膜、絶縁膜など様々な膜を形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する場合には、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）、トリメチルガリウム（（ＣＨ３）３Ｇａ）、およびジエチル亜鉛（（ＣＨ３）２Ｚｎ）などを用いる。ただし、Ｉｎ−Ｇａ−Ｚｎ酸化物膜の原料ガスは、これらの組み合わせに限定されない。例えば、トリメチルガリウムに代えてトリエチルガリウム（（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
【０１５３】
また、図６（Ａ）では搬送室７１０の上面形状が六角形であるマルチチャンバーの製造装置の例を示しているが、それより角の多い多角形（七角形、八角形など）としてより多くのチャンバーと連結させてもよい。または、搬送室７１０の上面形状が五角形または四角形であるマルチチャンバーの製造装置であってもよい。また、チャンバーを複数連結することで搬送室を省略した、インライン製造装置としてもよい。インライン製造装置は、搬送室を有さないことにより、搬送の時間が短くできるため、生産性の高い製造装置である。なお、図６（Ａ）では枚葉式の製造装置の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。また、各処理室にクリーニング（例えばプラズマクリーニングなど）を行うための機構を有してもよい。
【０１５４】
また、図６（Ａ）においては、処理室７０４、処理室７０５および処理室７３１に熱ＣＶＤ装置を用いる例を示したが、いずれか一をスパッタリング装置やＡＬＤ装置など、そのほかの成膜装置としてもよい。
【０１５５】
＜トランジスタの構造＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
【０１５６】
＜トランジスタ構造１＞
図７（Ａ）および図７（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図７（Ａ）は上面図であり、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１５７】
図７（Ａ）および図７（Ｂ）に示すトランジスタは、基板４００上の凸部を有する絶縁膜４０２と、絶縁膜４０２の凸部上の半導体膜４０６と、半導体膜４０６の上面および側面と接する導電膜４１６ａおよび導電膜４１６ｂと、半導体膜４０６上、導電膜４１６ａ上および導電膜４１６ｂ上の絶縁膜４１２と、絶縁膜４１２の上面に接し、半導体膜４０６の上面および側面に面する導電膜４０４と、導電膜４１６ａ上、導電膜４１６ｂ上および導電膜４０４上の絶縁膜４１８と、を有する。なお、絶縁膜４０２が凸部を有さなくても構わない。なお、導電膜４０４は、トランジスタのゲート電極として機能する。また、導電膜４１６ａおよび導電膜４１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。
【０１５８】
図７（Ｂ）に示すように、導電膜４１６ａおよび導電膜４１６ｂの側面が半導体膜４０６の側面と接する。また、導電膜４０４の電界によって、半導体膜４０６を電気的に取り囲むことができる（導電膜の電界によって、半導体膜を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体膜４０６の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
【０１５９】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【０１６０】
なお、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に設けられている。
【０１６１】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、接している。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）と、接している。
【０１６２】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）と、電気的に接続されている。
【０１６３】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に、近接して配置されている。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）に、近接して配置されている。
【０１６４】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）の横側に配置されている。
【０１６５】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）の斜め上側に配置されている。
【０１６６】
または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電膜４１６ａ（または／および導電膜４１６ｂ）の、少なくとも一部（または全部）は、半導体膜４０６などの半導体膜の少なくとも一部（または全部）の上側に配置されている。
【０１６７】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図７（Ａ）では、チャネル長は、半導体膜４０６と導電膜４０４とが重なる領域における、導電膜４１６ａと導電膜４１６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図７（Ａ）では、チャネル幅は、半導体膜４０６と導電膜４０４とが重なる領域における、導電膜４１６ａと導電膜４１６ｂとが平行に向かい合っている長さをいう。
【０１６８】
基板４００は、基板１００についての記載を参照する。絶縁膜４０２は、絶縁膜１０２についての記載を参照する。半導体膜４０６は、半導体膜１０６についての記載を参照する。導電膜４１６ａおよび導電膜４１６ｂは、導電膜１１６ａおよび導電膜１１６ｂについての記載を参照する。絶縁膜４１２は、絶縁膜１１２についての記載を参照する。導電膜４０４は、導電膜１０４についての記載を参照する。
【０１６９】
絶縁膜４１８としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【０１７０】
絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有する。ここで、半導体膜４０６が酸化物半導体膜である場合、絶縁膜４０２は、半導体膜４０６に酸素を供給する役割を担うことができる。したがって、絶縁膜４０２は酸素を含む絶縁膜であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁膜であることがより好ましい。
【０１７１】
以下では、半導体膜４０６に適用可能な酸化物半導体膜について詳細に説明する。
【０１７２】
半導体膜４０６に適用可能な酸化物半導体膜は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
【０１７３】
ただし、酸化物半導体膜は、インジウムを含む酸化物に限定されない。酸化物半導体膜は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
【０１７４】
また酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１７５】
以下では、酸化物半導体膜中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【０１７６】
例えば、酸化物半導体膜中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜と絶縁膜４０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜と絶縁膜４１２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１７７】
また、酸化物半導体膜中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１７８】
また、酸化物半導体膜の水素濃度を低減するために、絶縁膜４０２の水素濃度を低減すると好ましい。絶縁膜４０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の窒素濃度を低減するために、絶縁膜４０２の窒素濃度を低減すると好ましい。絶縁膜４０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１７９】
また、酸化物半導体膜の水素濃度を低減するために、絶縁膜４１２の水素濃度を低減すると好ましい。絶縁膜４１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の窒素濃度を低減するために、絶縁膜４１２の窒素濃度を低減すると好ましい。絶縁膜４１２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８０】
以下では、酸化物半導体膜の構造について説明する。
【０１８１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１８２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１８３】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１８４】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８６】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８７】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図８（Ａ）参照。）。
【０１８８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１８９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１９０】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１９１】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１９２】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１９３】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１９４】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１９５】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１９６】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１９７】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１９８】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１９９】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２００】
次に、微結晶酸化物半導体膜について説明する。
【０２０１】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０２０２】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図８（Ｂ）参照。）。
【０２０３】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２０４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有してもよい。
【０２０５】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０２０６】
図９（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
【０２０７】
また、図９（Ｂ）に、図９（Ａ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０２０８】
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０２０９】
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
【０２１０】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０２１１】
例えば、図９（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図８（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図８（Ｂ）に示したような回折パターンが観測される。
【０２１２】
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０２１３】
一例として、成膜直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。
【０２１４】
各試料におけるＣＡＡＣ化率を図１０に示す。成膜直後および３５０℃加熱処理後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化していることが示唆される。
【０２１５】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０２１６】
なお、図７では、トランジスタのゲート電極が半導体膜４０６の上側に配置された例を示したが、本発明の一態様に係る半導体装置はこれに限定されない。図１１（Ａ）に示すように、ゲート電極として機能させることができる導電膜４１３が、半導体膜４０６の下側にも配置されていてもよい。導電膜４１３としては、導電膜４０４についての記載を参照する。なお、導電膜４１３には、導電膜４０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電膜４１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。図１１（Ｂ）には、開口部を介して、導電膜４１３と導電膜４０４とを接続させた場合の例を示す。なお、図７以外の場合であっても、同様に、ゲート電極として機能させることができる導電膜４１３を配置することが可能である。
【０２１７】
＜トランジスタ構造１の変形例＞
また、図１２に示すトランジスタのように絶縁膜４１２下に半導体膜４０７を配置しても構わない。半導体膜４０７としては、半導体膜４０６として示した半導体膜を用いればよい。なお、そのほかの構成については、図７に示したトランジスタについての記載を参照する。
【０２１８】
なお、図１２では、トランジスタのゲート電極が半導体膜４０６の上側に配置された例を示したが、本発明の一態様に係る半導体装置はこれに限定されない。図１３（Ａ）に示すように、ゲート電極として機能させることができる導電膜４１３が、半導体膜４０６の下側にも配置されていてもよい。導電膜４１３としては、導電膜４０４についての記載を参照する。なお、導電膜４１３には、導電膜４０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電膜４１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。図１３（Ｂ）には、開口部を介して、導電膜４１３と導電膜４０４とを接続させた場合の例を示す。なお、図７、図１２以外の場合であっても、同様に、ゲート電極として機能させることができる導電膜４１３を配置することが可能である。
【０２１９】
＜トランジスタ構造２＞
図１４（Ａ）および図１４（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２２０】
図１４（Ａ）および図１４（Ｂ）に示すトランジスタは、基板５００上の凸部を有する絶縁膜５０２と、絶縁膜５０２の凸部上の半導体膜５０６と、半導体膜５０６上の絶縁膜５１２と、絶縁膜５１２上面に接し、半導体膜５０６の上面および側面に面する導電膜５０４と、半導体膜５０６上および導電膜５０４上にあり、半導体膜５０６に達する開口部を有する絶縁膜５１８と、該開口部を埋める導電膜５１６ａおよび導電膜５１６ｂと、導電膜５１６ａおよび導電膜５１６ｂとそれぞれ接する導電膜５２４ａおよび導電膜５２４ｂと、を有する。なお、絶縁膜５０２が凸部を有さなくても構わない。なお、導電膜５０４は、トランジスタのゲート電極として機能する。また、導電膜５１６ａおよび導電膜５１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。
【０２２１】
図１４に示すトランジスタにおいて、導電膜５１６ａおよび導電膜５１６ｂは、導電膜５０４と重ならないよう配置される。したがって、導電膜５１６ａまたは導電膜５１６ｂと、導電膜５０４と、の間に生じる寄生容量を低減することができる。そのため、図１４に示すトランジスタは、優れたスイッチング特性を実現することができる。
【０２２２】
また、絶縁膜５１８と、導電膜５１６ａおよび導電膜５１６ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
【０２２３】
導電膜５２４ａおよび導電膜５２４ｂとしては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【０２２４】
また、基板５００は基板４００についての記載を参照する。また、絶縁膜５０２は絶縁膜４０２についての記載を参照する。また、半導体膜５０６は半導体膜４０６についての記載を参照する。また、導電膜５１６ａおよび導電膜５１６ｂは、導電膜４１６ａおよび導電膜４１６ｂについての記載を参照する。また、絶縁膜５１２は絶縁膜４１２についての記載を参照する。また、導電膜５０４は導電膜４０４についての記載を参照する。また、絶縁膜５１８は絶縁膜４１８についての記載を参照する。
【０２２５】
なお、図１４では、トランジスタのゲート電極が半導体膜５０６の上側に配置した例を示したが、本発明の一態様に係る半導体装置はこれに限定されない。図１５（Ａ）に示すように、ゲート電極として機能させることができる導電膜５１３が、半導体膜５０６の下側にも配置されていてもよい。導電膜５１３としては、導電膜５０４についての記載を参照する。なお、導電膜５１３には、導電膜５０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電膜５１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。図１５（Ｂ）には、開口部を介して、導電膜５１３と導電膜５０４とを接続させた場合の例を示す。また、導電膜５１３は、導電膜５２４ａおよび導電膜５２４ｂと重なるよう配置してもよい。その場合の例を、図１５（Ｂ）に示す。なお、図７、図１２、図１４以外の場合であっても、同様に、ゲート電極として機能させることができる導電膜５１３を配置することが可能である。
【０２２６】
＜トランジスタ構造２の変形例＞
また、図１４に示すトランジスタにおいて、絶縁膜５１２下に半導体膜を配置しても構わない。該半導体膜は半導体膜４０７についての記載を参照する。なお、そのほかの構成については、図１４に示したトランジスタについての記載を参照する。
【０２２７】
＜トランジスタ構造３＞
図１６（Ａ）および図１６（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｃ１−Ｃ２、および一点鎖線Ｃ３−Ｃ４に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２２８】
図１６（Ａ）および図１６（Ｂ）に示すトランジスタは、基板６００上の導電膜６０４と、導電膜６０４上の絶縁膜６１２と、絶縁膜６１２上の半導体膜６０６と、半導体膜６０６上面および側面と接する導電膜６１６ａおよび導電膜６１６ｂと、半導体膜６０６上、導電膜６１６ａ上および導電膜６１６ｂ上の絶縁膜６１８と、を有する。なお、基板６００と導電膜６０４の間に絶縁膜を有しても構わない。なお、導電膜６０４は、トランジスタのゲート電極として機能する。また、導電膜６１６ａおよび導電膜６１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。
【０２２９】
なお、トランジスタは、絶縁膜６１８を介して半導体膜６０６と重なる導電膜を有してもよい。該導電膜は、トランジスタの第２のゲート電極として機能する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
【０２３０】
また、基板６００は基板４００についての記載を参照する。また、導電膜６０４は導電膜４０４についての記載を参照する。また、絶縁膜６１２は絶縁膜４１２についての記載を参照する。また、半導体膜６０６は半導体膜４０６についての記載を参照する。また、導電膜６１６ａおよび導電膜６１６ｂは、導電膜４１６ａおよび導電膜４１６ｂについての記載を参照する。また、絶縁膜６１８は絶縁膜４１８についての記載を参照する。
【０２３１】
なお、半導体膜６０６の上に、チャネル保護膜として機能させることができる絶縁膜を配置してもよい。または、導電膜６１６ａおよび導電膜６１６ｂと、半導体膜６０６との間に、絶縁膜を配置してもよい。その場合、導電膜６１６ａ（導電膜６１６ｂ）と半導体膜６０６とは、絶縁膜中の開口部を介して接続される。これらの絶縁膜は、絶縁膜４１２についての記載を参照すればよい。
【０２３２】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【０２３３】
＜回路＞
以下では、本発明の一態様のトランジスタを利用した回路の一例について説明する。
【０２３４】
［断面構造］
図１７（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１７（Ａ）に示す半導体装置は、下部に第１の半導体を用いたトランジスタ２２００を有し、上部に第２の半導体を用いたトランジスタ２１００を有している。図１７（Ａ）では、第２の半導体を用いたトランジスタ２１００として、図７で例示したトランジスタを適用した例を示している。
【０２３５】
第１の半導体は、第２の半導体と異なるエネルギーギャップを持つ半導体を用いてもよい。例えば、第１の半導体を酸化物半導体以外の半導体とし、第２の半導体を酸化物半導体としてもよい。第１の半導体として単結晶シリコンを用いた場合は、高速動作をすることに適したトランジスタ２２００とすることができる。また、第２の半導体として酸化物半導体を用いた場合は、オフ電流を低くすることに適したトランジスタ２１００とすることができる。
【０２３６】
なお、トランジスタ２２００は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路によって適切なトランジスタを用いる。また、トランジスタ２１００または／およびトランジスタ２２００として、上述したトランジスタや図１７（Ａ）に示したトランジスタを用いなくても構わない場合がある。
【０２３７】
図１７（Ａ）に示す半導体装置は、絶縁膜２２０１および絶縁膜２２０７を介して、トランジスタ２２００の上部にトランジスタ２１００を有する。また、トランジスタ２２００とトランジスタ２１００の間には、配線として機能する複数の導電膜２２０２が配置されている。また各種絶縁膜に埋め込まれた複数の導電膜２２０３により、上層と下層にそれぞれ配置された配線や電極が電気的に接続されている。また、該半導体装置は、トランジスタ２１００上の絶縁膜２２０４と、絶縁膜２２０４上の導電膜２２０５と、トランジスタ２１００のソース電極およびドレイン電極と同一層に（同一工程を経て）形成された導電膜２２０６と、を有する。
【０２３８】
複数のトランジスタを積層した構造とすることにより、高密度に複数の回路を配置することができる。
【０２３９】
ここで、トランジスタ２２００に用いる第１の半導体に単結晶シリコンを用いた場合、トランジスタ２２００の第１の半導体の近傍の絶縁膜の水素濃度が高いことが好ましい。該水素により、シリコンのダングリングボンドを終端させることで、トランジスタ２２００の信頼性を向上させることができる。一方、トランジスタ２１００に用いる第２の半導体に酸化物半導体を用いた場合、トランジスタ２１００の第２の半導体の近傍の絶縁膜の水素濃度が低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、単結晶シリコンを用いたトランジスタ２２００、および酸化物半導体を用いたトランジスタ２１００を積層する場合、これらの間に水素をブロックする機能を有する絶縁膜２２０７を配置することは両トランジスタの信頼性を高めるために有効である。
【０２４０】
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁膜を、単層で、または積層で用いればよい。
【０２４１】
また、酸化物半導体を用いたトランジスタ２１００を覆うように、トランジスタ２１００上に水素をブロックする機能を有する絶縁膜を形成することが好ましい。絶縁膜としては、絶縁膜２２０７と同様の絶縁膜を用いることができ、特に酸化アルミニウム膜を適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断効果が高い。したがって、トランジスタ２１００を覆う絶縁膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止することができる。
【０２４２】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型のトランジスタなどとすることができる。その場合の断面図の例を、図１７（Ｄ）に示す。半導体基板２２１１の上に、絶縁層２２１２が配置されている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が配置され、その上には、ゲート電極２２１３が配置されている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸型の半導体領域を形成しても構わない。
【０２４３】
［回路構成例］
上記回路において、トランジスタ２１００やトランジスタ２２００の電極の接続を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２４４】
〔ＣＭＯＳインバータ〕
図１７（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータ回路の構成を示している。
【０２４５】
〔ＣＭＯＳアナログスイッチ〕
また図１７（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０２４６】
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１８に示す。
【０２４７】
図１８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
【０２４８】
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０２４９】
図１８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２５０】
図１８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０２５１】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（保持）。
【０２５２】
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０２５３】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０２５４】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
【０２５５】
図１８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１８（Ａ）に示した半導体装置と異なる。この場合も図１８（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
【０２５６】
図１８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２５７】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２５８】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２５９】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０２６０】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２６１】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁膜の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０２６２】
＜ＲＦＩＤタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図１９を用いて説明する。
【０２６３】
本発明の一態様に係るＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
【０２６４】
ＲＦＩＤタグの構成について図１９を用いて説明する。図１９は、ＲＦＩＤタグの構成例を示すブロック図である。
【０２６５】
図１９に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦＩＤタグ８００は、そのいずれの方式に用いることも可能である。
【０２６６】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２６７】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２６８】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０２６９】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２７０】
なお、上述の各回路は、適宜、取捨することができる。
【０２７１】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２７２】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２７３】
＜ＲＦＩＤタグの使用例＞
以下では、本発明の一態様に係るＲＦＩＤタグの使用例について図２０を用いて説明する。ＲＦＩＤタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照。）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照。）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｂ）参照。）、乗り物類（自転車等、図２０（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品に取り付ける荷札（図２０（Ｅ）および図２０（Ｆ）参照。）等に設けて使用することができる。
【０２７４】
本発明の一態様に係るＲＦＩＤタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤタグ４０００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＤタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２７５】
以上のように、本発明の一態様に係るＲＦＩＤタグは、上述したような各用途に用いることができる。
【０２７６】
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
【０２７７】
図２１は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２７８】
図２１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２７９】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８０】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２８１】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２８２】
図２１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０２８３】
図２１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２８４】
図２２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０２８５】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２８６】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０２８７】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２８８】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２８９】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２９０】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２２では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２９１】
なお、図２２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２９２】
また、図２２において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２９３】
図２２における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２９４】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２９５】
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２９６】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２９７】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２９８】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２９９】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３００】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０３０１】
［構成例］
図２３（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２３（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図２３（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
【０３０２】
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
【０３０３】
アクティブマトリクス型表示装置の一例を図２３（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
【０３０４】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
【０３０５】
〔液晶表示装置〕
また、画素の回路構成の一例を図２３（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
【０３０６】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
【０３０７】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
【０３０８】
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０３０９】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０３１０】
また、容量配線５０１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０３１１】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
【０３１２】
なお、本発明の一態様に係る表示装置は、図２３（Ｂ）に示す画素回路に限定されない。例えば、図２３（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
【０３１３】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０３１４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３１５】
図２３（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０３１６】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０３１７】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３１８】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
【０３１９】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０３２０】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０３２１】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３２２】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３２３】
なお、本発明の一態様に係る表示装置は、図２３（Ｃ）に示す画素構成に限定されない。例えば、図２３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
【０３２４】
図２３で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０３２５】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図２４を用いて説明を行う。
【０３２６】
図２４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続されたセル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などを有さない場合もある。
【０３２７】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０３２８】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３２９】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、セル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネルとすることも可能である。
【０３３０】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０３３１】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０３３２】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる場合には、バッテリー８０１１を有さなくてもよい。
【０３３３】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３３４】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。
【０３３５】
図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３３６】
図２５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３３７】
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３３８】
図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３３９】
図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
【０３４０】
図２５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３４１】
＜参考例＞
本発明の一態様に係るトランジスタの半導体膜の説明において、半導体膜の組成によってバンド構造を制御できることを記載した。以下では、半導体膜の組成によってバンド構造を制御できる一例として、インジウム、ガリウム、亜鉛から選択された二種以上を含む酸化物の組成と、電子親和力（黒三角で表記。）、イオン化エネルギー（白四角で表記。）およびエネルギーギャップ（白丸で表記。）との関係を図２６に示す。なお、図２６では、出発原料の原子数比を用いた。
【０３４２】
図２６上段より、インジウムの割合（Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ））に着目すると、インジウムの割合が高くなるほど、電子親和力が高くなることがわかった。また、インジウムの割合が高くなるほど、イオン化エネルギーが低くなることがわかった。また、インジウムの割合が高くなるほど、エネルギーギャップが低くなることがわかった。
【０３４３】
図２６中段より、ガリウムの割合（Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ））に着目すると、ガリウムの割合が高くなるほど、電子親和力が低くなることがわかった。また、ガリウムの割合が高くなるほど、イオン化エネルギーが高くなることがわかった。また、ガリウムの割合が高くなるほど、エネルギーギャップが高くなることがわかった。
【０３４４】
図２６下段より、亜鉛の割合（Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ））に着目すると、亜鉛の割合と電子親和力との間には相関がほとんどないことがわかった。また、亜鉛の割合とイオン化エネルギーとの間には相関がほとんどないことがわかった。また、亜鉛の割合とエネルギーギャップとの間には相関がほとんどないことがわかった。即ち、亜鉛の割合は、バンド構造の制御への寄与が小さいことがわかる。
【０３４５】
したがって、図２６に示すように、インジウム、ガリウム、亜鉛の組成によってバンド構造を制御できることがわかる。特に、ガリウムの割合によってバンド構造を制御しやすいことがわかる。なお、ここではインジウム、ガリウム、亜鉛から選択された二種以上を含む酸化物の例を示したが、バンド構造を制御可能な組成はこれに限定されるものではない。
【符号の説明】
【０３４６】
１００    基板
１０２    絶縁膜
１０４    導電膜
１０６    半導体膜
１１２    絶縁膜
１１６ａ    導電膜
１１６ｂ    導電膜
４００    基板
４０２    絶縁膜
４０４    導電膜
４０６    半導体膜
４０７    半導体膜
４１２    絶縁膜
４１３    導電膜
４１６ａ    導電膜
４１６ｂ    導電膜
４１８    絶縁膜
５００    基板
５０２    絶縁膜
５０４    導電膜
５０６    半導体膜
５１２    絶縁膜
５１３    導電膜
５１６ａ    導電膜
５１６ｂ    導電膜
５１８    絶縁膜
５２４ａ    導電膜
５２４ｂ    導電膜
６００    基板
６０４    導電膜
６０６    半導体膜
６１２    絶縁膜
６１６ａ    導電膜
６１６ｂ    導電膜
６１８    絶縁膜
７０２    ロード室
７０３    前処理室
７０４    処理室
７０５    処理室
７０６    アンロード室
７０７    搬送ユニット
７１０    搬送室
７１８    排気装置
７１９    基板ホルダ
７２０    基板
７２１    部材
７２２    流量制御器
７２３    原料供給部
７２４    流量制御器
７２５    原料供給部
７２６    流量制御器
７２７    原料供給部
７２８    流量制御器
７２９    原料供給部
７３１    処理室
８００    ＲＦＩＤタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    導電膜
２２０３    導電膜
２２０４    絶縁膜
２２０５    導電膜
２２０６    導電膜
２２０７    絶縁膜
２２１１    半導体基板
２２１４    ゲート絶縁膜
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦＩＤタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2015079947.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図８】
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