(57)【要約】【課題】例えばＤ級増幅器などに適用されるＩＣチップであって、電源電位のリンギングによる回路等への悪影響を低減させたＩＣチップを提供すること。【解決手段】第１電源電位PVDDが供給される第１外部端子61と、第１外部端子とワイヤボンディングされる第１パッド71と、第１パッド71とソースが接続される第１出力トランジスタ21Pと、第２電源電位Vrefを生成する第１レギュレータ33と、第１レギュレータ33と接続され、第２電源電位Vrefが供給される第３パッド73と、第３パッドとワイヤボンディングされる第３外部端子63と、第３外部端子63とワイヤボンディングされる第４パッド74と、第１パッド71及び前記第４パッド74の各々と接続され、第１電源電位PVDD及び第２電源電位Vrefが供給され、第１出力トランジスタ21Pのゲートに第１信号を供給する第１プリバッファ11と、をＩＣチップ1Ａに備えさせる。【選択図】図２
2015100034.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電位が供給される第１外部端子と、
第１電源電位が供給される第２外部端子と、
前記第１外部端子とワイヤボンディングされる第１パッドと、
前記第２外部端子とワイヤボンディングされる第２パッドと、
前記第１パッドとソースが接続される第１出力トランジスタと、
前記第２パッドとソースが接続される第２出力トランジスタと、
第２電源電位を生成する第１電位生成部と、
前記第１電位生成部と接続され、前記第２電源電位が供給される第３パッドと、
前記第３パッドとワイヤボンディングされる第３外部端子と、
前記第３外部端子とワイヤボンディングされる第４パッドと、
前記第３外部端子とワイヤボンディングされる第５パッドと、
前記第１パッド及び前記第４パッドの各々と接続され、前記第１電源電位及び前記第２電源電位が供給され、前記第１出力トランジスタのゲートに第１信号を供給する第１バッファと、
前記第２パッド及び前記第５パッドの各々と接続され、前記第１電源電位及び前記第２電源電位が供給され、前記第２出力トランジスタのゲートに第２信号を供給する第２バッファと、
を備えることを特徴とするＩＣチップ。
【請求項２】
第３電源電位が供給される第４外部端子と、
第３電源電位が供給される第５外部端子と、
前記第４外部端子とワイヤボンディングされる第６パッドと、
前記第５外部端子とワイヤボンディングされる第７パッドと、
前記第６パッドとソースが接続される第３出力トランジスタと、
前記第７パッドとソースが接続される第４出力トランジスタと、
前記第２電源電位を生成する第２電位生成部と、
前記第２電位生成部と接続され、前記第２電源電位が供給される第８パッドと、
前記第８パッドとワイヤボンディングされる第６外部端子と、
前記第６外部端子とワイヤボンディングされる第９パッドと、
前記第６外部端子とワイヤボンディングされる第１０パッドと、
前記第６パッド及び前記第９パッドの各々と接続され、前記第３電源電位及び前記第２電源電位が供給され、前記第３出力トランジスタのゲートに第３信号を供給する第３バッファと、
前記第７パッド及び前記第１０パッドの各々と接続され、前記第３電源電位及び前記第２電源電位が供給され、前記第４出力トランジスタのゲートに第４信号を供給する第４バッファと、
を備えることを特徴とする請求項１に記載のＩＣチップ。
【請求項３】
差動形式の第１入力信号及び第２入力信号が供給されるＩＣチップであって、
前記第１入力信号に基づいて前記第１バッファ及び前記第３バッファの各々に信号を供給する第１処理部と、
前記第２入力信号に基づいて前記第２バッファ及び前記第４バッファの各々に信号を供給する第２処理部と、
を備えることを特徴とする請求項２に記載のＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤ級増幅器等に適用されるＩＣチップに関する。
【背景技術】
【０００２】
従来より、音声信号などの入力信号を、振幅が一定なパルス幅変調信号に変換し、パルス幅変調信号を電力増幅するＤ級増幅器が知られている（例えば特許文献１参照）。
入力信号が音声信号である場合、Ｄ級増幅器によれば、音声信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス幅変調信号が生成され、パルス幅変調信号がローパスフィルタを通過することにより、電力増幅された音声信号が抽出され、この音声信号がスピーカに供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２６４４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ｄ級増幅器はＩＣチップで構成されるものが多い。また、Ｄ級増幅器の出力段は、負荷を駆動するためのＰチャネルの出力トランジスタとＮチャネルの出力トランジスタとを直列に接続して構成されるのが一般的である。また、出力トランジスタのソースは半導体基板上に設けられたパッドと接続されており、パッドはＩＣの電源端子とワイヤボンディングされている。そして、これらの出力トランジスタをＯＮ／ＯＦＦさせ、負荷に対して断続的に通電を行う。
パッドと電源端子とを接続するワイヤはインダクタンス成分を有するので寄生インダクタンスとして作用する。この出力トランジスタのＯＮ／ＯＦＦの切り替えの際に、出力段の寄生インダクタンスに流れる電流の急激な変化により、出力段における特定箇所の電位が急激に変化してリンギングと称される現象が生じる。
このようなリンギングは、当該Ｄ級増幅器の再生音声の品質を低下させる一因となるだけでなく、負荷や当該Ｄ級増幅器を構成する回路に損傷を与える一因ともなる。従って、リンギングによる回路等への悪影響を低減させる技術が望まれている。
本発明は、上述した事情に鑑みてなされたものであり、例えばＤ級増幅器などに適用されるＩＣチップであって、電源電位のリンギングによる回路等への悪影響を低減させたＩＣチップを提供することを解決課題の一つとする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために本発明の第１の態様に係るＩＣチップは、第１電源電位が供給される第１外部端子と、第１電源電位が供給される第２外部端子と、前記第１外部端子とワイヤボンディングされる第１パッドと、前記第２外部端子とワイヤボンディングされる第２パッドと、前記第１パッドとソースが接続される第１出力トランジスタと、前記第２パッドとソースが接続される第２出力トランジスタと、第２電源電位を生成する第１電位生成部と、前記第１電位生成部と接続され、前記第２電源電位が供給される第３パッドと、前記第３パッドとワイヤボンディングされる第３外部端子と、前記第３外部端子とワイヤボンディングされる第４パッドと、前記第３外部端子とワイヤボンディングされる第５パッドと、前記第１パッド及び前記第４パッドの各々と接続され、前記第１電源電位及び前記第２電源電位が供給され、前記第１出力トランジスタのゲートに第１信号を供給する第１バッファと、前記第２パッド及び前記第５パッドの各々と接続され、前記第１電源電位及び前記第２電源電位が供給され、前記第２出力トランジスタのゲートに第２信号を供給する第２バッファと、を備えることを特徴とする。
【０００６】
本発明の第１の態様に係るＩＣチップによれば、第１バッファ（例えば、第１プリバッファ１１）及び第２バッファ（例えば、第２プリバッファ１２）は第１電源電位と第２電源電位とによって動作するところ、第２電源電位の供給のために、第１バッファは第４パッドに接続され、第２バッファは第５パッドに接続されている。ここで、第４パッド及び第５パッドは、それぞれ別個に、第２電源電位が供給される第３外部端子とワイヤボンディングされたパッドである。また、当該ＩＣチップにおいては寄生容量が生じており、第１バッファ及び第２バッファのそれぞれに対しては、等価的に容量が並列接続されている。
ここで、例えば負荷を駆動するために第１出力トランジスタをＯＮした場合、第１外部端子と第１パッドとの間のワイヤボンディングのインダクタンス成分によって、第１バッファに供給される第１電源電位が急激に変動してリンギングが生じる。
このような場合であっても、第１の態様に係るＩＣチップによれば、第１バッファに供給される第２電源電位も第１電源電位に追従するように変動する。これは、第１バッファに第２電源電位を供給する第４パッドが、第１電位生成部と直接的に接続されておらず、且つ、第１バッファ以外の他のバッファにも接続されていないことによる。このように構成することで、上述した寄生容量の作用で第１バッファに供給される第２電源電位が第１電源電位に追従するように変動する。また、第４パッドが接続されるバッファは第１バッファのみであるので、当該第１バッファに供給される第２電源電位は、他のバッファに供給される第２電源電位の変動に影響されない。
【０００７】
第２バッファについては、当該第２バッファに第２電源電位を供給する第５パッドが、第１電位生成部と直接的に接続されておらず、且つ、第２バッファ以外の他のバッファにも接続されていない。このように構成することで、第１バッファと同様、上述した寄生容量の作用で、第２バッファに供給される第２電源電位も第１電源電位に追従するように変動する。また、第５パッドが接続されるバッファは第２バッファのみであるので、当該第２バッファに供給される第２電源電位は、他のバッファに供給される第２電源電位の変動に影響されない。
つまり、本発明の一態様に係るＩＣチップによれば、出力トランジスタのＯＮ／ＯＦＦ切り替えの際に第１電源電位の急激な変動が生じても、各バッファに印加される電圧の変動は非常に小さいものとなり、各バッファに瞬時的に過大な電流が流れてしまうことが抑制される。これにより、第１電源電位のリンギングによる第１バッファの損傷等の悪影響が抑制される。
以上説明したように、第１の態様に係るＩＣチップによれば、例えばＤ級増幅器などに適用されるＩＣチップであって、リンギングによる回路等への悪影響を低減させたＩＣチップが提供される。
【０００８】
なお、従来のＩＣチップでは「各プリバッファに、それぞれ別個のパッドから、電源電位を供給する構成」を採っていない。つまり、従来のＩＣチップでは、各バッファは、第２電源電位を生成する第１電位生成部が接続されたパッドに直接的に接続され、当該パッドを介して第２電源電位が供給されている。従って、当該第２電源電位は比較的安定しており変動が殆どない。
このため、出力トランジスタのＯＮ／ＯＦＦ切り替えの際に、第１電源電位が急激に変動してリンギングが生じた場合に、各バッファに印加される電圧の変動は非常に大きいものとなり、各バッファに瞬時的に過大な電流が流れてしまう。これは、当該バッファに損傷を与え得る。
【０００９】
この発明の第２の態様によるＩＣチップは、前記第１の態様に係るＩＣチップであって、第３電源電位が供給される第４外部端子と、第３電源電位が供給される第５外部端子と、前記第４外部端子とワイヤボンディングされる第６パッドと、前記第５外部端子とワイヤボンディングされる第７パッドと、前記第６パッドとソースが接続される第３出力トランジスタと、前記第７パッドとソースが接続される第４出力トランジスタと、第２電源電位を生成する第２電位生成部と、前記第２電位生成部と接続され、前記第２電源電位が供給される第８パッドと、前記第８パッドとワイヤボンディングされる第６外部端子と、前記第６外部端子とワイヤボンディングされる第９パッドと、前記第６外部端子とワイヤボンディングされる第１０パッドと、前記第６パッド及び前記第９パッドの各々と接続され、前記第３電源電位及び前記第２電源電位が供給され、前記第３出力トランジスタのゲートに第３信号を供給する第３バッファと、前記第７パッド及び前記第１０パッドの各々と接続され、前記第３電源電位及び前記第２電源電位が供給され、前記第４出力トランジスタのゲートに第４信号を供給する第４バッファと、を備えることを特徴とする。
【００１０】
本発明の第２の態様に係るＩＣチップによれば、第３バッファ（例えば、第３プリバッファ１３）及び第４バッファ（例えば、第４プリフバッファ１４）は第３電源電位と第２電源電位とによって動作するところ、第２電源電位の供給のために、第３バッファは第９パッドに接続され、第４バッファは第１０パッドに接続されている。ここで、第９パッド及び第１０パッドは、それぞれ別個に、第２電源電位が供給される第６外部端子とワイヤボンディングされたパッドである。また、当該ＩＣチップにおいては寄生容量が生じており、第３バッファ及び第４バッファのそれぞれに対しては、等価的に容量が並列接続されている。
例えば負荷を駆動するために第３出力トランジスタをＯＮした場合、第４外部端子と第６パッドとの間のワイヤボンディングのインダクタンス成分によって、第３バッファに供給される第３電源電位が急激に変動してリンギングが生じる。
このような場合であっても、第２の態様に係るＩＣチップによれば、第３バッファに供給される第２電源電位も第３電源電位に追従するように変動する。これは、第３バッファに第２電源電位を供給する第９パッドが、第１電位生成部及び第２電位生成部と直接的に接続されておらず、且つ、第３バッファ以外の他のバッファにも接続されていないことによる。このように構成することで、上述した寄生容量の作用で第３バッファに供給される第２電源電位も第３電源電位に追従するように変動する。また、第９パッドが接続されるバッファは第３バッファのみであるので、当該第３バッファに供給される第２電源電位は、他のバッファに供給される第２電源電位の変動に影響されない。
第４バッファについては、当該第４バッファに第２電源電位を供給する第１０パッドが、第１電位生成部及び第２電位生成部と直接的に接続されておらず、且つ、第２バッファ以外の他のバッファにも接続されていない。このように構成することで、第３バッファと同様、上述した寄生容量の作用で、第４バッファに供給される第２電源電位も第３電源電位に追従するように変動する。また、第１０パッドが接続されるバッファは第４バッファのみであるので、当該第４バッファに供給される第２電源電位は、他のバッファに供給される第２電源電位の変動に影響されない。
【００１１】
この発明の第３の態様によるＩＣチップは、前記第２の態様に係るＩＣチップであって、差動形式の第１入力信号及び第２入力信号が供給されるＩＣチップであって、前記第１入力信号に基づいて前記第１バッファ及び前記第３バッファの各々に信号を供給する第１処理部と、記第２入力信号に基づいて前記第２バッファ及び前記第４バッファの各々に信号を供給する第２処理部と、を備えることを特徴とする。
本発明の第３の態様に係るＩＣチップによれば、第１処理部（例えば、処理回路１５）及び第２処理部（例えば、処理回路１６）に所望の処理を行わせることで、第１入力信号及び第２入力信号から所望の出力信号を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るＩＣチップを備えたＤ級増幅器の概略構成を示す図。
【図２】本発明の一実施形態に係るＩＣチップの主要部の構成例を示す図。
【図３】本発明の一実施形態に係るＩＣチップを備えるＤ級増幅器における各部の波形を示す図。
【図４】従来のＩＣチップを備えるＤ級増幅器における各部の波形を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態に係るＩＣチップを備えたＤ級増幅器について説明する。図１は、本発明の一実施形態に係るＩＣチップを備えたＤ級増幅器の概略構成を示す図である。図２は、本発明の一実施形態に係るＩＣチップの主要部の構成例を示す図である。
Ｄ級増幅器１は、ＩＣチップ１Ａを備え、例えば、図１に示される構成のうち負荷４０を除く回路を半導体基板上に形成し、パッケージに封止して成る半導体集積回路であり、例えば差動形式の第１入力信号Ｖｉｎ１と第２入力信号Ｖｉｎ２とが入力される。Ｄ級増幅器１は、処理回路１５，１６と、第１プリバッファ１１と、第２プリバッファ１２と、第３プリバッファ１３と、第４プリバッファ１４と、第１出力トランジスタ２１Ｐと、第２出力トランジスタ２２Ｐと、第３出力トランジスタ２３Ｎと、第４出力トランジスタ２４Ｎと、第１電位生成部である第１レギュレータ３３（図２参照）と、第２電位生成部である第２レギュレータ３４（図２参照）とを備える。
【００１４】
処理回路１５は、不図示の入力端子を介して当該Ｄ級増幅器１に入力された信号（例えば所定の音源から入力されたオーディオ信号等）である第１入力信号Ｖｉｎ１に応じて所定の処理を行って生成した信号を、第１プリバッファ１１及び第３プリバッファ１３に出力する。処理回路１６は、不図示の入力端子を介して当該Ｄ級増幅器１に入力された信号（例えば所定の音源から入力されたオーディオ信号等）である第２入力信号Ｖｉｎ２に応じて所定の処理を行って生成した信号を、第２プリバッファ１２及び第４プリバッファ１４に出力する。
処理回路１５，１６は、いわゆる貫通電流を防止するため、負荷４０を介さずに直接接続されたＰチャネルトランジスタとＮチャネルトランジスタ（第１出力トランジスタ２１Ｐと第３出力トランジスタ２３Ｎ、第２出力トランジスタ２２Ｐと第４出力トランジスタ２４Ｎ）が同時にＯＮ状態とならないように、各出力トランジスタのゲートに供給するパルスのタイミング調整を行う回路を含んでいる。
処理回路１５，１６は、例えば、入力信号のレベルに応じてパルス幅変調されたパルスを出力するＰＷＭ回路である。この処理回路１５，１６から出力されたパルスに応じて、第１プリバッファ１１乃至第４プリバッファ１４は、第１出力トランジスタ２１Ｐ乃至第４出力トランジスタ２４Ｎを駆動する。
【００１５】
第１プリバッファ１１は、第１電源電位ＰＶＤＤと第２電源電位Ｖｒｅｆとが供給され、処理回路１５から出力された信号に応じて、第１出力トランジスタ２１Ｐを駆動する。例えば、第１プリバッファ１１は、処理回路１５から供給されるパルスのパルス幅に応じた期間、負荷４０に対する通電が行われるように、第１出力トランジスタ２１ＰのゲートにパルスＧ１（第１信号）を供給する。
第２プリバッファ１２は、第１電源電位ＰＶＤＤと第２電源電位Ｖｒｅｆとが供給され、処理回路１６から出力された信号に応じて、第２出力トランジスタ２２Ｐを駆動する。例えば、第２プリバッファ１２は、処理回路１６から供給されるパルスのパルス幅に応じた期間、負荷４０に対する通電が行われるように、第２出力トランジスタ２２ＰのゲートにパルスＧ２（第２信号）を供給する。
【００１６】
第３プリバッファ１３は、第２電源電位Ｖｒｅｆと第３電源電位ＰＶＳＳとが供給され、処理回路１５から出力された信号に応じて、第３出力トランジスタ２３Ｎを駆動する。例えば、第３プリバッファ１３は、処理回路１５から供給されるパルスのパルス幅に応じた期間、負荷４０に対する通電が行われるように、第３出力トランジスタ２３ＮのゲートにパルスＧ３（第３信号）を供給する。
第４プリバッファ１４は、第２電源電位Ｖｒｅｆと第３電源電位ＰＶＳＳとが供給され、処理回路１６から出力された信号に応じて、第４出力トランジスタ２４Ｎを駆動する。例えば、第４プリバッファ１４は、処理回路１６から供給されるパルスのパルス幅に応じた期間、負荷４０に対する通電が行われるように、第４出力トランジスタ２４ＮのゲートにパルスＧ４（第４信号）を供給する。
【００１７】
ここで、ＩＣチップ１Ａにおいては例えば配線等に起因する寄生容量が生じているため、図２に示すように等価的には、第１プリバッファ１１に対して並列に容量９１が接続され、第２プリバッファ１２に対して並列に容量９２が接続され、第３プリバッファ１３に対して並列に容量９３が接続され、第４プリバッファ１４に対して並列に容量９４が接続されている。
【００１８】
図１及び図２に示されるインダクタンス１０１，１０２，１０３，１０４は、パッドと電源端子とを接続するボンディングワイヤのインダクタンス成分を等価的に示したものである。インダクタンス１０１は、第１パッド７１と第１外部端子６１とを接続するボンディングワイヤのインダクタンス成分に相当する。インダクタンス１０２は、第２パッド７２と第２外部端子６２とを接続するボンディングワイヤのインダクタンス成分に相当する。インダクタンス１０３は、第６パッド７６と第４外部端子６４とを接続するボンディングワイヤのインダクタンス成分に相当する。インダクタンス１０４は、第７パッド７７と第５外部端子６５とを接続するボンディングワイヤのインダクタンス成分に相当する。
【００１９】
従って、等価回路の観点からは、第１プリバッファ１１にはインダクタンス１０１を介して第１電源電位ＰＶＤＤが供給され、第２プリバッファ１２にはインダクタンス１０２を介して第１電源電位ＰＶＤＤが供給され、第３プリバッファ１３にはインダクタンス１０３を介して第３電源電位ＰＶＳＳが供給され、第４プリバッファ１４にはインダクタンス１０４を介して第３電源電位ＰＶＳＳが供給される。
【００２０】
ここで、図１及び図２に示されるノードｎ１−Ｈにおいてはインダクタンス１０１に起因して第１出力トランジスタ２１ＰのＯＮ／ＯＦＦ切り替えの際に電位が急激に変動してリンギングが発生し、ノードｎ２−Ｈにおいてはインダクタンス１０２に起因して第２出力トランジスタ２２ＰのＯＮ／ＯＦＦ切り替えの際に電位が急激に変動してリンギングが発生し、ノードｎ３−Ｌにおいてはインダクタンス１０３に起因して第３出力トランジスタ２３ＮのＯＮ／ＯＦＦ切り替えの際に電位が急激に変動してリンギングが発生し、ノードｎ４−Ｌにおいてはインダクタンス１０４に起因して第４出力トランジスタ２４ＮのＯＮ／ＯＦＦ切り替えの際に電位が急激に変動してリンギングが発生する。
【００２１】
ところで、第１電源電位ＰＶＤＤ及び第３電源電位ＰＶＳＳは、次のように与えられる。
第１電源電位ＰＶＤＤは、図２に示すようにＩＣチップ１Ａの第１外部端子６１及び第２外部端子６２を介して外部電源装置等から供給される。第１外部端子６１は、第１プリバッファ１１に接続されたパッドである第１パッド７１とワイヤボンディングされている。第２外部端子６２は、第２プリバッファ１２に接続されたパッドである第２パッド７２とワイヤボンディングされている。このように構成することで、第１プリバッファ１１及び第２プリバッファ１２に第１電源電位ＰＶＤＤが供給される。
なお、第１外部端子６１と、後述する第３外部端子６３との間には、デカップリングコンデンサ８１が設けられている。
【００２２】
第３電源電位ＰＶＳＳは、図２に示すようにＩＣチップ１Ａの第４外部端子６４及び第５外部端子６５を介して外部電源装置等から供給される。第４外部端子６４は、第３プリバッファ１３に接続されたパッドである第６パッド７６とワイヤボンディングされている。第５外部端子６５は、第４プリバッファ１４に接続されたパッドである第７パッド７７とワイヤボンディングされている。このように構成することで、第３プリバッファ１３及び第４プリバッファ１４に第３電源電位ＰＶＳＳが供給される。
なお、第５外部端子６５と、後述する第６外部端子６６との間には、デカップリングコンデンサ８４が設けられている。
【００２３】
第１出力トランジスタ２１Ｐは、ソースには第１電源電位ＰＶＤＤが供給され、ドレインには第３出力トランジスタ２３Ｎと負荷４０とが接続され、ゲートには第１プリバッファ１１が接続されてパルスＧ１が供給されるＰチャネル電界効果トランジスタである。
第２出力トランジスタ２２Ｐは、ソースには第１電源電位ＰＶＤＤが供給され、ドレインには第４出力トランジスタ２４Ｎと負荷４０とが接続され、ゲートには第２プリバッファ１２が接続されてパルスＧ２が供給されるＰチャネル電界効果トランジスタである。
第３出力トランジスタ２３Ｎは、ソースには第３電源電位ＰＶＳＳが供給され、ドレインには第１出力トランジスタ２１Ｐと負荷４０とが接続され、ゲートには第３プリバッファ１３が接続されてパルスＧ３が供給されるＮチャネル電界効果トランジスタである。
第４出力トランジスタ２４Ｎは、ソースには第３電源電位ＰＶＳＳが供給され、ドレインには第２出力トランジスタ２２Ｐと負荷４０とが接続され、ゲートには第４プリバッファ１４が接続されてパルスＧ４が供給されるＮチャネル電界効果トランジスタである。
負荷４０は、第１出力トランジスタ２１Ｐのドレインと第３出力トランジスタ２３Ｎのドレインとが接続されたノードｎｃ１と、第２出力トランジスタ２２Ｐのドレインと第４出力トランジスタ２４Ｎのドレインとが接続されたノードｎｃ２と、の間に介挿された負荷（例えばスピーカ及びローパスフィルタなどからなる負荷）である。
【００２４】
ところで、第２電源電位Ｖｒｅｆは、第１レギュレータ３３及び第２レギュレータ３４によって生成される。
第１レギュレータ３３は、第４外部端子６４を介して外部電源装置等から第３電源電位ＰＶＳＳが供給される第６パッド７６に接続されており、第３電源電位ＰＶＳＳが供給される。第１レギュレータ３３は、第３電源電位ＰＶＳＳから第２電源電位Ｖｒｅｆを生成する回路を含む。
ここで、図２に示すように、当該ＩＣチップ１Ａは第３外部端子６３を備え、この第３外部端子６３は３個のパッド（第３パッド７３、第４パッド７４、及び第５パッド７５）とそれぞれ別個にワイヤボンディングされている。
【００２５】
この第３外部端子６３とワイヤボンディングされている３個のパッドのうちの第３パッド７３は、上述の第１レギュレータ３３と接続されており、当該第１レギュレータ３３によって生成された第２電源電位Ｖｒｅｆが供給される。これにより、第３外部端子６３には、第３パッド７３を介して第２電源電位Ｖｒｅｆが供給される。従って、第３外部端子６３とワイヤボンディングされている他の２個のパッド（第４パッド７４及び第５パッド７５）には、それぞれ第２電源電位Ｖｒｅｆが供給される。
【００２６】
第２レギュレータ３４は、第２外部端子６２を介して外部電源装置等から第１電源電位ＰＶＤＤが供給される第２パッド７２に接続されており、第１電源電位ＰＶＤＤが供給される。第２レギュレータ３４は、第１電源電位ＰＶＤＤから第２電源電位Ｖｒｅｆを生成する回路を含む。
ここで、図２に示すように、当該ＩＣチップ１Ａは第６外部端子６６を備え、この第６外部端子６６は３個のパッド（第８パッド７８、第９パッド７９、及び第１０パッド８０）とそれぞれ別個にワイヤボンディングされている。
この３個のパッドのうちの第８パッド７８は、上述の第２レギュレータ３４と接続されており、当該第２レギュレータ３４によって生成された第２電源電位Ｖｒｅｆが供給される。これにより、第６外部端子６６には、第８パッド７８を介して第２電源電位Ｖｒｅｆが供給される。従って、第６外部端子６６とワイヤボンディングされている他の２個のパッドである第９パッド７９及び第１０パッド８０には、第２電源電位Ｖｒｅｆが供給される。
【００２７】
このように、本発明の一実施形態に係るＩＣチップ１Ａによれば、第１プリバッファ１１には第４パッド７４から第２電源電位Ｖｒｅｆが供給され、第２プリバッファ１２には第５パッド７５から第２電源電位Ｖｒｅｆが供給され、第３プリバッファ１３には第９パッド７９から第２電源電位Ｖｒｅｆが供給され、第４プリバッファ１４には第１０パッド８０から第２電源電位Ｖｒｅｆが供給される。つまり、本発明の一実施形態に係るＩＣチップ１Ａによれば、各プリバッファには、それぞれ別個のパッドから第２電源電位Ｖｒｅｆが供給される。
【００２８】
図３は、本発明の一実施形態に係るＩＣチップ１Ａを備えるＤ級増幅器１における各部の波形を示す図である。第１プリバッファ１１乃至第４プリバッファ１４は、図３に示すように第１出力トランジスタ２１Ｐ乃至第４出力トランジスタ２４Ｎのゲートに対してパルスＧ１乃至Ｇ４を供給し、第１出力トランジスタ２１Ｐ乃至第４出力トランジスタ２４ＮのＯＮ／ＯＦＦを切り換えて負荷４０を駆動する。
【００２９】
すなわち、第１出力トランジスタ２１ＰがＯＮ状態からＯＦＦ状態になってから、第３出力トランジスタ２３ＮがＯＦＦ状態からＯＮ状態になり、第３出力トランジスタ２３ＮがＯＮ状態からＯＦＦ状態になってから、第２出力トランジスタ２２ＰがＯＦＦ状態からＯＮ状態になり、第２出力トランジスタ２２ＰがＯＮ状態からＯＦＦ状態になってから、第４出力トランジスタ２４ＮがＯＦＦ状態からＯＮ状態になり、第４出力トランジスタ２４ＮがＯＮ状態からＯＦＦ状態になってから、第１出力トランジスタ２１ＰがＯＦＦ状態からＯＮ状態になるように、第１出力トランジスタ２１Ｐ乃至第４出力トランジスタ２４Ｎのゲートに対してパルスＧ１乃至Ｇ４が供給され、負荷４０が駆動される。
【００３０】
図３の下段に示すグラフは、図１及び図２に示されるノードｎ１−Ｈ，ｎ１−Ｌ，ｎ２−Ｈ，ｎ２−Ｌにおける電位の時間変化の一例を示すグラフである。
上述したように、図１及び図２に示されるノードｎ１−Ｈ，ｎ２−Ｈ，ｎ３−Ｌ，ｎ４−Ｌにおいては、パッドと電源端子とを接続するボンディングワイヤのインダクタンス成分（インダクタンス１０１，１０２，１０３，１０４）に起因して、各ノードに接続された各出力トランジスタのＯＮ／ＯＦＦ切り替えの際に電位が急激に変動してリンギングが発生する。
以下、リンギングが発生する複数のノードのうちノードｎ１−Ｈにおけるリンギングについて詳細に説明する。
ノードｎ１−Ｈは第１パッド７１から第１電源電位ＰＶＤＤが供給されるノードである。このノードｎ１−Ｈに供給される第１電源電位ＰＶＤＤは、インダクタンス１０１の影響により、図３に示すようにパルスＧ１の立ち下がりに同期して急激に変動を開始する（リンギングする）。第１プリバッファ１１に印加される電圧値は、第１電源電位ＰＶＤＤと第２電源電位Ｖｒｅｆとの電位差（図３に示す例では５．５Ｖ）であるところ、リンギングによって第１電源電位ＰＶＤＤが図３に示すように瞬時的に過大な値となってしまう。
【００３１】
ここで、本発明の一実施形態に係るＩＣチップ１Ａでは、上述したようにプリバッファ毎にそれぞれ独立したパッドから第２電源電位Ｖｒｅｆを供給する構成を採っている。この構成によって、ノードｎ１−Ｈにおける第１電源電位ＰＶＤＤが急激に変動すると、容量９１の作用によりノードｎ１−Ｌにおける第２電源電位Ｖｒｅｆも、図３に示すように第１電源電位ＰＶＤＤの変動に対してほぼ追従して変動する。
これにより、ＰＶＤＤとＶｒｅｆとの電位差はほぼ５．５Ｖ程度に保たれる。従って、第１プリバッファ１１に対して過大な電圧が印加されて過大な電流が流れてしまうことが抑制される。つまり、ノードｎ１−Ｈにおけるリンギングによる当該ＩＣチップ１Ａへの悪影響を最小限に抑制することができる。
また、第４パッド７４が接続されるバッファは第１プリバッファ１１のみであるので、当該第１プリバッファ１１に供給される第２電源電位Ｖｒｅｆは、他のバッファに供給される第２電源電位Ｖｒｅｆの変動に影響されない。
【００３２】
同様に、リンギングによってノードｎ２−Ｈにおける第１電源電位ＰＶＤＤが変動すると、容量９２の作用によりノードｎ２−Ｌにおける第２電源電位Ｖｒｅｆも、図３に示すように第１電源電位ＰＶＤＤの変動に対してほぼ追従して変動する。これにより、ＰＶＤＤとＶｒｅｆとの電位差はほぼ５．５Ｖ程度に保たれるため、第２プリバッファ１２に対して過大な電圧が印加されて過大な電流が流れてしまうことが抑制される。つまり、ノードｎ２−Ｈにおけるリンギングによる当該ＩＣチップ１Ａへの悪影響が最小限に抑制される。また、第５パッド７５が接続されるバッファは第２プリバッファ１２のみであるので、当該第２プリバッファ１２に供給される第２電源電位Ｖｒｅｆは、他のバッファに供給される第２電源電位Ｖｒｅｆの変動に影響されない。
【００３３】
同様に、ノードｎ３−Ｌにおける第３電源電位ＰＶＳＳが急激に変動すると、容量９３の作用によりノードｎ３−Ｈにおける第２電源電位Ｖｒｅｆも、第３電源電位ＰＶＳＳの変動に対してほぼ追従して変動する。これにより、第３電源電位ＰＶＳＳと第２電源電位Ｖｒｅｆとの電位差はほぼ一定値（例えば５．５Ｖ程度）に保たれるため、第３プリバッファ１３に対して過大な電圧が印加されて過大な電流が流れてしまうことが抑制される。つまり、ノードｎ３−Ｌにおけるリンギングによる当該ＩＣチップ１Ａへの悪影響を最小限に抑制することができる。また、第９パッド７９が接続されるバッファは第３プリバッファ１３のみであるので、当該第３プリバッファ１３に供給される第２電源電位Ｖｒｅｆは、他のバッファに供給される第２電源電位Ｖｒｅｆの変動に影響されない。
【００３４】
同様に、ノードｎ４−Ｌにおける第３電源電位ＰＶＳＳが急激に変動すると、容量９４の作用によりノードｎ４−Ｈにおける第２電源電位Ｖｒｅｆも、第３電源電位ＰＶＳＳの変動に対してほぼ追従して変動する。これにより、第３電源電位ＰＶＳＳとＶｒｅｆとの電位差はほぼ一定値（例えば５．５Ｖ程度）に保たれるため、第４プリバッファ１４に対して過大な電圧が印加されて過大な電流が流れてしまうことが抑制される。つまり、ノードｎ４−Ｌにおけるリンギングによる当該ＩＣチップ１Ａへの悪影響を最小限に抑制することができる。また、第１０パッド８０が接続されるバッファは第４プリバッファ１４のみであるので、当該第４プリバッファ１４に供給される第２電源電位Ｖｒｅｆは、他のバッファに供給される第２電源電位Ｖｒｅｆの変動に影響されない。
【００３５】
ところで、第１出力トランジスタ２１Ｐ乃至第４出力トランジスタ２４Ｎは、それぞれ互いに異なるタイミングでＯＮされるため、ノードｎ１−Ｈ，ｎ２−Ｈ，ｎ３−Ｌ，ｎ４−Ｌにおいてリンギングが発生するタイミングも、それぞれ互いに異なるタイミングである。
ここで、本発明の一実施形態に係るＩＣチップ１Ａでは、各プリバッファ１１，１２，１３，１４に対して第２電源電位Ｖｒｅｆを供給するパッドが、それぞれ互いに独立して設けられてる。具体的には、第１プリバッファ１１に対して第４パッド７４が設けられ、第２プリバッファ１２に対して第５パッド７５が設けられ、第３プリバッファ１３に対して第９パッド７９が設けられ、第４プリバッファ１４に対して第１０パッド８０が設けられている。
このように構成することで、各プリバッファ１１，１２，１３，１４に供給される第２電源電位Ｖｒｅｆを、それぞれ各プリバッファ１１，１２，１３，１４に供給される他の電源電位（第１電源電位ＰＶＤＤ，第３電源電位ＰＶＳＳ）に対してのみ追従するように変動させることができる。
【００３６】
以上説明したように、本発明の一実施形態によれば、例えばＤ級増幅器などに適用されるＩＣチップ１Ａであって、電源電位のリンギングによる回路等への悪影響を低減させたＩＣチップ１Ａを提供することができる。
なお、配線等に起因して生じる寄生容量である容量９１乃至容量９４が、上述した効果を得るのに不充分な容量であった場合には、実際に各プリバッファに対して容量を並列に接続させて設ければよい。
【００３７】
ところで、従来のＩＣチップでは、「各プリバッファに、それぞれ別個のパッドから電源電位を供給する構成」を採っていない。つまり、従来のＩＣチップでは、本発明の一実施形態に係るＩＣチップ１Ａが備える第３パッド７３乃至第５パッド７５に相当するパッドが一つのパッドとして形成され、且つ、第８パッド７８乃至第１０パッド８０に相当するパッドが一つのパッドとして形成されている。
つまり、従来のＩＣチップでは、第２電源電位Ｖｒｅｆを生成するレギュレータと、第１プリバッファ１１乃至第４プリバッファ１４に相当するプリバッファとが、同一のパッドに対して直接接続されている。
【００３８】
図４は、従来のＩＣチップを備えるＤ級増幅器における各部の波形を示す図である。上述した構成によって、従来のＩＣチップでは、第１プリバッファ１１に相当するプリバッファに供給される第１電源電位ＰＶＤＤの値は上述したように瞬時的に過大な値となる一方、第２電源電位Ｖｒｅｆの値は図４に示すように比較的安定して保たれる。
図４に示すように、従来のＩＣチップでは、第１プリバッファ１１に相当するプリバッファには、第１電源電位ＰＶＤＤの急激な変動によって瞬時的に過大な電圧が掛かり、過大な電流が流れてしまう。これは、再生音声の品質の劣化は勿論のこと、プリバッファや負荷の破損を引き起こし得る。
【００３９】
なお、上述した実施形態及び変形例には種々の段階の発明が含まれており、開示した複数の構成要件の適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示す全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決できる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００４０】
１…Ｄ級増幅器、１Ａ…ＩＣチップ、１０１，１０２，１０３，１０４…寄生インダクタンス、１１…第１プリバッファ、１２…第２プリバッファ、１３…第３プリバッファ、１４…第４プリバッファ、１５，１６…処理回路、２１Ｐ…第１出力トランジスタ、２２Ｐ…第２出力トランジスタ、２３Ｎ…第３出力トランジスタ、２４Ｎ…第４出力トランジスタ、３３…第１レギュレータ、３４…第２レギュレータ、４０…負荷、６１…第１外部端子、６２…第２外部端子、６３…第３外部端子、６４…第４外部端子、６５…第５外部端子、６６…第６外部端子、７１…第１パッド、７２…第２パッド、７３…第３パッド、７４…第４パッド、７５…第５パッド、７６…第６パッド、７７…第７パッド、７８…第８パッド、７９…第９パッド、８０…第１０パッド、８１，８４…デカップリングコンデンサ、９１，９２，９３，９４…寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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