(57)【要約】【課題】ＭＯＳＦＥＴ部と、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備え、アバランシェ耐量が大きい半導体装置でありながら、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ部４０は、ゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２及び第１保護トレンチ１３２の底部に形成してなるｐ＋型の第１半導体領域１３４を有し、保護ダイオード部５０は、ゲートトレンチ１１８よりも深く形成してなる第２保護トレンチ１３２ａ及び第２保護トレンチ１３２ａの底部に形成してなるｐ＋型の第２半導体領域１３４ａを有し、隣接する第２保護トレンチ１３２ａの間隔Ｌ４は、隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広い半導体装置１００。【選択図】図１
2015079894.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、
前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記ゲートトレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記ゲートトレンチの内周面に形成してなるゲート絶縁層、前記ゲートトレンチの内部にゲート絶縁層を介して埋め込まれているゲート電極層、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第１保護トレンチ、少なくとも前記第１保護トレンチの底部に形成してなる第２導電型の第１半導体領域、及び、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続されてなるソース電極層を有し、
前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置する第２導電型のボディ層、前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第２保護トレンチ、少なくとも前記第２保護トレンチの底部に形成してなる第２導電型の第２半導体領域、及び、前記第２半導体領域と電気的に接続されてなるソース電極層を有し、
隣接する前記第２保護トレンチの間隔Ｌ４は、隣接する前記第１保護トレンチの間隔Ｌ３よりも広いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されており、
前記第１導電体層及び前記第２導電体層は、前記ドリフト層との間でショットキー接合を形成するショットキーバリアメタルからなることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記第１保護トレンチ及び前記第２保護トレンチは同一工程で形成されたものであることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置を製造するための半導体装置の製造方法であって、
隣接する前記第２保護トレンチの間隔Ｌ４が隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように前記第１保護トレンチ及び前記第２保護トレンチを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、及び、当該ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層を有する炭化珪素半導体基体を準備する炭化珪素半導体基体準備工程と、
前記ボディ層の表面におけるソース領域となる領域に第１導電型不純物を導入してソース領域を形成するとともに、前記ボディ層の表面におけるボディコンタクト領域となる領域に第２導電型不純物を導入してボディコンタクト領域を形成するソース領域及びボディコンタクト領域形成工程と、
前記ＭＯＳＦＥＴ部となる領域において、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチを形成するゲートトレンチ形成工程と、
前記ゲートトレンチの内周面にゲート絶縁層を形成するとともに、前記ゲートトレンチの内部に前記ゲート絶縁層を介してゲート電極層を埋め込むゲート絶縁層及びゲート電極層形成工程と、
前記ＭＯＳＦＥＴ部となる領域において、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く第１保護トレンチを形成し、前記保護ダイオード部において、前記ボディ層を開口し前記ゲートトレンチよりも深く第２保護トレンチを形成する第１保護トレンチ及び第２保護トレンチ形成工程と、
少なくとも前記第１保護トレンチの底部に第２導電型の第１半導体領域を形成するとともに、少なくとも前記第２保護トレンチの底部に第２導電型の第２半導体領域を形成する第１半導体領域及び第２半導体領域形成工程と、
前記ＭＯＳＦＥＴ部となる領域においては、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続され、前記保護ダイオード領域となる領域においては、前記第２半導体領域と電気的に接続されるようにソース電極層を形成するソース電極層形成工程とを含む半導体装置の製造方法であって、
前記第１保護トレンチ及び第２保護トレンチ形成工程においては、隣接する前記第２保護トレンチの間隔Ｌ４が、隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように、前記第１保護トレンチ及び前記第２保護トレンチを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの内部にショットキーバリアメタルからなる前記第１導電体層を埋め込むとともに、前記第２保護トレンチの内部にショットキーバリアメタルからなる前記第２導電体層を埋め込む工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記第１保護トレンチの内部に埋め込まれた前記第１導電体層及び前記第２保護トレンチの内部に埋め込まれた前記第２導電体層と接触するように前記ソース電極層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法において、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
図２１は、従来の半導体装置８００の断面図である。図２２は、従来の半導体装置８００の問題点を説明するために示す図である。図２２（ａ）は従来の半導体装置８００の要部断面図であり、図２２（ｂ）はその等価回路図である。
従来の半導体装置８００は、トレンチゲートパワーＭＯＳＦＥＴであって、図２１に示すように、ｎ＋型の低抵抗半導体層８１２、低抵抗半導体層８１２上に位置するｎ−型のドリフト層８１４、ドリフト層８１４上に位置するｐ型のボディ層８１６、ボディ層８１６を開口しドリフト層８１４に達して形成してなるゲートトレンチ８１８、ボディ層８１６内に配置されるとともに少なくとも一部をゲートトレンチ８１８の内周面に露出させて形成してなる第１導電型のソース領域８２４、ゲートトレンチ８１８の内周面に形成してなるゲート絶縁層８２０、ゲート絶縁層８２０の内周面に形成してなるゲート電極層８２２、ゲート電極層８２２と絶縁されるとともにソース領域８２４と接して形成してなるソース電極層８３０を有する。なお、符号８２６はｐ＋型のボディコンタクト領域を示し、符号８２８は層間絶縁層を示し、符号８３２はドレイン電極層を示し、符号８４０はＭＯＳＦＥＴ部を示す。
【０００３】
上記のように構成された従来の半導体装置８００においては、図２２を参照して、誘導性負荷でのスイッチング動作オフ時に生じるサージ電圧が半導体装置８００の耐圧を超えた場合に、アバランシェブレークダウンを起こし、生成した少数キャリアがボディ層８１６を経由してソース電極層８３０に流れ込む（図２２（ｂ）中「Ｉａｖ１」参照。）。このとき、ソース領域８２４とボディ層８１６との間に電位差ＶＢＥが発生し、ソース領域８２４とボディ層８１６とドリフト層８１４とからなる寄生バイポーラトランジスタがターンオンし、当該寄生バイポーラトランジスタで増幅された過大電流（図２２（ｂ）中「Ｉａｖ２」参照。）がドリフト層８１４からソース領域８２４に流れて、当該過大電流による発熱で素子破壊に至る。近年では、セルの微細化が進み、ボディコンタクト領域が小さくなり、抵抗成分ＲＢが大きくなってきていることから、寄生バイポーラトランジスタがターンオンし易くなり、上記の問題がより深刻になってきている。
【０００４】
従来、上記した問題を解決するために、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備える半導体装置が知られている（例えば、特許文献１参照。）。図２３は、従来の半導体装置９００の断面図である。
【０００５】
従来の半導体装置９００は、図２３に示すように、ＭＯＳＦＥＴ部９４０と、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部９５０とを同一の半導体基板９１０に備える。そして、保護ダイオード部９５０におけるゲートトレンチ９１８ａの間隔Ｌ２は、ＭＯＳＦＥＴ部４０におけるゲートトレンチ９１８の間隔Ｌ１よりも広い。
【０００６】
従来の半導体装置９００によれば、保護ダイオード部９５０におけるゲートトレンチ９１８ａの間隔Ｌ２が、ＭＯＳＦＥＴ部９４０におけるゲートトレンチ９１８の間隔Ｌ１よりも広いことから、保護ダイオード部９５０においてはＭＯＳＦＥＴ９４０においてよりもドリフト層９１４が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、従来の半導体装置９００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こし難くなり、アバランシェ耐量を大きくすることが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−０６４８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置９００においては、保護ダイオード部９５０にゲート構造を設けた場合、当該ゲート構造自身が絶縁破壊する可能性があることから過電圧破壊耐量を大きくするのが困難となるとともに、ゲート容量が大きくなることに起因してスイッチング速度が遅くなるという問題がある。
【０００９】
そこで、本発明は、上記した問題を解決することを目的とするもので、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備え、アバランシェ耐量が大きい半導体装置でありながら、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］本発明の半導体装置は、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記ゲートトレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記ゲートトレンチの内周面に形成してなるゲート絶縁層、前記ゲートトレンチの内部にゲート絶縁層を介して埋め込まれているゲート電極層、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第１保護トレンチ、少なくとも前記第１保護トレンチの底部に形成してなる第２導電型の第１半導体領域、及び、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続されてなるソース電極層を有し、前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置する第２導電型のボディ層、前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第２保護トレンチ、少なくとも前記第２保護トレンチの底部に形成してなる第２導電型の第２半導体領域、及び、前記第２半導体領域と電気的に接続されてなるソース電極層を有し、隣接する前記第２保護トレンチの間隔Ｌ４は、隣接する前記第１保護トレンチの間隔Ｌ３よりも広いことを特徴とする。
【００１１】
［２］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されている半導体装置であってもよい。
【００１２】
［３］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されている半導体装置であってもよい。
【００１３】
［４］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されている半導体装置であってもよい。
【００１４】
［５］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されている半導体装置であってもよい。
【００１５】
［６］本発明の半導体装置においては、前記第１保護トレンチ及び前記第２保護トレンチが同一工程で形成されたものであることが好ましい。
【００１６】
［７］本発明の半導体装置においては、前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることが好ましい。
【００１７】
［８］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、隣接する前記第２保護トレンチの間隔Ｌ４が隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように前記第１保護トレンチ及び前記第２保護トレンチを形成する工程を含むことを特徴とする。
【００１８】
［９］本発明の半導体装置の製造方法においては、前記間隔Ｌ４は、前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることが好ましい。
【００１９】
［１０］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、及び、当該ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層を有する炭化珪素半導体基体を準備する炭化珪素半導体基体準備工程と、前記ボディ層の表面におけるソース領域となる領域に第１導電型不純物を導入してソース領域を形成するとともに、前記ボディ層の表面におけるボディコンタクト領域となる領域に第２導電型不純物を導入してボディコンタクト領域を形成するソース領域及びボディコンタクト領域形成工程と、前記ＭＯＳＦＥＴ部となる領域において、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチを形成するゲートトレンチ形成工程と、前記ゲートトレンチの内周面にゲート絶縁層を形成するとともに、前記ゲートトレンチの内部に前記ゲート絶縁層を介してゲート電極層を埋め込むゲート絶縁層及びゲート電極層形成工程と、前記ＭＯＳＦＥＴ部となる領域において、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く第１保護トレンチを形成し、前記保護ダイオード部において、前記ボディ層を開口し前記ゲートトレンチよりも深く第２保護トレンチを形成する第１保護トレンチ及び第２保護トレンチ形成工程と、少なくとも前記第１保護トレンチの底部に第２導電型の第１半導体領域を形成するとともに、少なくとも前記第２保護トレンチの底部に第２導電型の第２半導体領域を形成する第１半導体領域及び第２半導体領域形成工程と、前記ＭＯＳＦＥＴ部となる領域においては、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続され、前記保護ダイオード領域となる領域においては、前記第２半導体領域と電気的に接続されるようにソース電極層を形成するソース電極層形成工程とを含む半導体装置の製造方法であって、前記第１保護トレンチ及び第２保護トレンチ形成工程においては、隣接する前記第２保護トレンチの間隔Ｌ４が、隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように、前記第１保護トレンチ及び前記第２保護トレンチを形成することを特徴とする。
【００２０】
［１１］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。
【００２１】
［１２］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。
【００２２】
［１３］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの内部にショットキーバリアメタルからなる前記第１導電体層を埋め込むとともに、前記第２保護トレンチの内部にショットキーバリアメタルからなる前記第２導電体層を埋め込む工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記第１保護トレンチの内部に埋め込まれた前記第１導電体層及び前記第２保護トレンチの内部に埋め込まれた前記第２導電体層と接触するように前記ソース電極層を形成することとしてもよい。
【００２３】
［１４］本発明の半導体装置の製造方法においては、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。
【発明の効果】
【００２４】
本発明の半導体装置によれば、後述する図１及び図２に示すように、保護ダイオード部における隣接する第２保護トレンチの間隔Ｌ４が、ＭＯＳＦＥＴ部における隣接する第１保護トレンチの間隔Ｌ３よりも広いことから、保護ダイオード部においてはＭＯＳＦＥＴにおいてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、本発明の半導体装置によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
【００２５】
また、本発明の半導体装置によれば、保護ダイオード部が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、本発明の半導体装置によれば、保護ダイオード部が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。その結果、本発明の半導体装置は、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置となる。
【００２６】
また、本発明の半導体装置によれば、隣接するゲートトレンチの間の領域においてゲートトレンチよりも深く形成してなる第１保護トレンチを有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。
【００２７】
さらにまた、本発明の半導体装置によれば、上記した第２導電型の第１半導体領域及び第２導電型の第２半導体領域を高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
【００２８】
本発明の半導体装置の製造方法によれば、上記したように優れた特徴を有する本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００２９】
【図１】実施形態１に係る半導体装置１００の断面図である。
【図２】実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。
【図３】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図４】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図５】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図６】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図７】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図８】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図９】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図１０】実施形態２に係る半導体装置１０２の断面図である。
【図１１】実施形態２に係る半導体装置の製造方法を説明するために示す図である。
【図１２】実施形態２に係る半導体装置の製造方法を説明するために示す図である。
【図１３】実施形態２に係る半導体装置の製造方法を説明するために示す図である。
【図１４】実施形態２に係る半導体装置の製造方法を説明するために示す図である。
【図１５】実施形態２に係る半導体装置の製造方法を説明するために示す図である。
【図１６】実施形態３に係る半導体装置１０４の断面図である。
【図１７】実施形態３に係る半導体装置の製造方法を説明するために示す図である。
【図１８】実施形態３に係る半導体装置の製造方法を説明するために示す図である。
【図１９】実施形態４に係る半導体装置１０６の断面図である。
【図２０】実施形態４に係る半導体装置の製造方法を説明するために示す図である。
【図２１】従来の半導体装置８００の断面図である。
【図２２】従来の半導体装置８００の問題点を説明するために示す図である。
【図２３】従来の半導体装置９００の断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の半導体装置及び半導体装置について、図に示す実施形態に基づいて説明する。
【００３１】
［実施形態１］
１．実施形態１に係る半導体装置
図１は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１に示すように、ＭＯＳＦＥＴ部４０と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部５０とを同一の炭化珪素半導体基板１１０に備える半導体装置１００である。
【００３２】
ＭＯＳＦＥＴ部４０は、ｎ＋型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ−型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６を開口しドリフト層１１４に達して形成してなるゲートトレンチ１１８、ボディ層１１６内に配置されるとともに少なくとも一部をゲートトレンチ１１８の内周面に露出させて形成してなるｎ＋型のソース領域１２４、ゲートトレンチ１１８の内周面に形成してなるゲート絶縁層１２０、ゲートトレンチ１１８の内部にゲート絶縁層１２０を介して埋め込まれているゲート電極層１２２、隣接するゲートトレンチ１１８の間の領域においてボディ層１１６を開口しゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２、第１保護トレンチ１３２の底部を除く内周面に形成されてなる第１側壁絶縁層１３６、第１保護トレンチ１３２の内部に第１側壁絶縁層１３６を介して埋め込まれてなる第１導電体層１３８、第１保護トレンチ１３２の底部に形成されてなるｐ＋型の第１半導体領域１３４、及び、ゲート電極層１２２と絶縁されるとともにソース領域１２４、ボディ層１１６及び第１導電体層１３８に接して形成してなるソース電極層１３０を有する。従って、ＭＯＳＦＥＴ部４０においては、第１半導体領域１３４は、少なくとも第１保護トレンチ１３２の底部に形成されており、ソース電極層１３０は、前記第１導電体層１３８を介して第１半導体領域１３４と電気的に接続されている。なお、符号１２６はｐ＋型のボディコンタクト領域を示し、符号１２８は層間絶縁層を示し、符号１４０はドレイン電極層を示す。
【００３３】
保護ダイオード部５０は、第２保護トレンチ１３２ａの底部を除く内周面に形成されてなる第２側壁絶縁層１３６ａ、第２保護トレンチ１３２ａの内部に第２側壁絶縁層１３６ａを介して埋め込まれてなる第２導電体層１３８ａ、第２保護トレンチ１３２ａの底部に形成されてなるｐ＋型の第２半導体領域１３４ａ、及び、ボディ層１１６及び第２導電体層１３８ａに接して形成してなるソース電極層１３０を有する。従って、保護ダイオード部５０においては、第２半導体領域１３４ａは、少なくとも第２保護トレンチ１３２ａの底部に形成されており、ソース電極層１３０は、第２導電体層１３８ａを介して第２半導体領域１３４ａと電気的に接続されている。
【００３４】
低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）であり、低抵抗半導体層１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば５×１０１８ｃｍ−３）である。ドリフト層１１４の厚さは６μｍ〜５０μｍ（例えば１５μｍ）であり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば７×１０１５ｃｍ−３）である。ボディ層１１６の厚さは例えば１μｍ〜３μｍ（例えば２μｍ）であり、ボディ層１１６の不純物濃度は１×１０１６ｃｍ−３〜２×１０１８ｃｍ−３（例えば２×１０１７ｃｍ−３）である。
【００３５】
ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）であり、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。
ゲート絶縁層１２０は例えばＣＶＤ法により形成された二酸化珪素膜からなり、ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極層１２２は低抵抗のポリシリコンからなる。
【００３６】
ソース領域１２４の深さは０．２μｍ〜１μｍ（例えば０．５μｍ）であり、ソース領域１２４の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
ボディコンタクト領域１２６の深さは０．２μｍ〜２μｍ（例えば０．５μｍ）であり、ボディコンタクト領域１２６の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁層１２８は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁層１２８の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
【００３７】
第１保護トレンチ１３２の深さは５μｍ〜１７μｍ（例えば７μｍ）であり、第１保護トレンチ１３２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。第２保護トレンチ１３２ａの深さは５μｍ〜１７μｍ（例えば７μｍ）であり、第２保護トレンチ１３２ａのピッチは３．１５μｍ〜４５μｍ（例えば１３μｍ）である。
【００３８】
第１側壁絶縁層１３６は例えばＣＶＤ法により形成された二酸化珪素膜からなり、第１側壁絶縁層１３６の厚さは２００ｎｍ〜１．５μｍ（例えば５００ｎｍ）である。第２側壁絶縁層１３６ａは例えばＣＶＤ法により形成された二酸化珪素膜からなり、第２側壁絶縁層１３６ａの厚さは２００ｎｍ〜１．５μｍ（例えば５００ｎｍ）である。第１導電体層１３８は低抵抗のポリシリコン又はメタルからなる。第２導電体層１３８ａは低抵抗のポリシリコン又はメタルからなる。第１半導体領域１３４は、第１導電体層１３８の底部を覆うように形成されている。第２半導体領域１３４ａは、第２導電体層１３８ａの底部を覆うように形成されている。
【００３９】
ソース電極層１３０は例えば下から順にＮｉ、Ｔｉ、Ｎｉ、Ａｌが積層された積層膜からなり、ソース電極層１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。
ドレイン電極層１４０は下から順にＴｉ、Ｎｉ、Ａｇが積層された積層膜からなりからなり、ドレイン電極層１４０の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
【００４０】
このように構成された実施形態１に係る半導体装置１００においては、隣接する第２保護トレンチ１３２ａの間隔Ｌ４は、隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広い。間隔Ｌ４は、間隔Ｌ３の１．０５倍〜３．０倍の範囲内（例えば１．３倍）にある。具体的には、間隔Ｌ３は、１０μｍであり、間隔Ｌ４は１３μｍである。第２保護トレンチ１３２ａは、第１保護トレンチ１３２と同一工程で形成されてなる。
【００４１】
第１保護トレンチ１３２の最深部及び第２保護トレンチ１３２ａの最深部は、ゲートトレンチ１１８の最深部よりも深い位置にある。第１保護トレンチ１３２の最深部及び第２保護トレンチ１３２ａの最深部は、ゲートトレンチの最深部よりも３．５μｍ〜１０μｍの範囲内にある値（例えば５μｍ）だけ深い位置にある。なお、ゲートトレンチ１１８の最深部は、ボディ層１１６の底面よりも０．５μｍ〜４μｍの範囲内にある値（例えば２μｍ）だけ深い位置にある。第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）である。
【００４２】
２．実施形態１に係る半導体装置の効果
図２は、実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。図２（ａ）は実施形態１に係る半導体装置１００に逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図であり、図２（ｂ）は比較例に係る半導体装置１００ａに逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図である。比較例に係る半導体装置１００ａにおいては、「保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４」を「ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３」と同じ値としたものである。図２中、破線は空乏層の先端を示す。
【００４３】
上記のように構成された実施形態１に係る半導体装置１００によれば、前述した図１及び図２に示すように、保護ダイオード部５０における隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部における隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部においてはＭＯＳＦＥＴにおいてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
【００４４】
また、実施形態１に係る半導体装置１００によれば、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、実施形態１に係る半導体装置１００によれば、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。その結果、実施形態１に係る半導体装置１００は、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置となる。
【００４５】
また、実施形態１に係る半導体装置１００によれば、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。
【００４６】
また、実施形態１に係る半導体装置１００によれば、上記した第２導電型の第１半導体領域及び第２導電型の第２半導体領域を高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
【００４７】
また、実施形態１に係る半導体装置１００によれば、間隔Ｌ４が間隔Ｌ３の１．０５倍以上であることから、保護ダイオード部５０の耐圧をＭＯＳＦＥＴ部４０の耐圧よりも確実に（平均値で数十Ｖ）低くすることができる。一方、間隔Ｌ４が間隔Ｌ３の３．０倍以下であることから、保護ダイオード部の面積を大きくし過ぎることもない。なお、これらの観点から言えば、上記間隔Ｌ４は、上記間隔Ｌ３の１．２倍〜２．０倍の範囲内にあることがより一層好ましい。  
【００４８】
３．実施形態１に係る半導体装置の製造方法  
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。  図３〜図９は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図９（ｂ）は各工程図である。
【００４９】
（１）炭化珪素半導体基体準備工程
低抵抗半導体層１１２を構成する４Ｈ−炭化珪素半導体基板１１２上に、ドリフト層１１４及びボディ層１１６を順次エピタキシャル成長法により成膜させた炭化珪素半導体基板１１０を準備する（図３（ａ）参照。）。低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）とし、低抵抗半導体層１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば５×１０１８ｃｍ−３）とする。ドリフト層１１４の厚さは６μｍ〜５０μｍ（例えば１５μｍ）とし、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば７×１０１５ｃｍ−３）とする。ボディ層１１６の厚さは１μｍ〜３μｍ（例えば２μｍ）とし、ボディ層１１４の不純物濃度は１×１０１６ｃｍ−３〜２×１０１８ｃｍ−３（例えば２×１０１７ｃｍ−３）とする。
【００５０】
（２）ソース領域及びボディコンタクト領域形成工程
その後、ソース領域１２４に対応する領域に開口を有するマスクＭ１を形成し、当該マスクＭ１を介してイオン打ち込み法によりボディ層１１６の表面にｎ型不純物（例えばリンイオン）を注入することにより、ボディ層１１６の表面におけるソース領域１２４となる領域にｎ型不純物を導入する（図３（ｂ）参照。）。
【００５１】
その後、ボディコンタクト領域１２６に対応する領域に開口を有するマスクＭ２を形成し、当該マスクＭ２を介してイオン打ち込み法によりボディ層１１６の表面にｐ型不純物（例えばアルミニウムイオン）を注入することにより、ボディ層１１６の表面におけるボディコンタクト領域１２６となる領域にｐ型不純物を導入する（図４（ａ）参照。）。
【００５２】
その後、ｎ型不純物及びｐ型不純物の活性化アニール処理を行ってソース領域１２４及びボディコンタクト領域１２６を形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。
【００５３】
ソース領域１２４の深さは０．２μｍ〜１μｍ（例えば０．５μｍ）とし、ソース領域１２４の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）とする。ボディコンタクト領域１２６の深さは０．２μｍ〜２μｍ（例えば０．５μｍ）とし、ボディコンタクト領域１２６不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）とする。
【００５４】
（３）第１保護トレンチ及び第２保護トレンチ形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａに対応する領域に開口を有する、例えばＣＶＤ法で形成した二酸化珪素からなるマスク（プロテクション層）Ｍ３を形成し、当該マスクＭ３を用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するように第１保護トレンチ１３２及び第２保護トレンチ１３２ａを形成する（図４（ｂ）参照。）。第１保護トレンチ１３２及び第２保護トレンチ１３２ａの深さは５μｍ〜１７μｍ（例えば７μｍ）とし、第１保護トレンチ１３２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とし、第２保護トレンチ１３２ａのピッチは３．１５μｍ〜４５μｍ（例えば１３μｍ）とする。
【００５５】
（４）第１半導体領域及び第２半導体領域形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ及びマスクＭ３を覆うように側壁保護層１４２を形成する。その後、側壁保護層１４２のうち第１保護トレンチ１３２及び第２保護トレンチ１３２ａの底部にある側壁保護層１４２のみを除去し（図５（ａ）参照。）、残った側壁保護層１４２及びマスクＭ３をマスクとして、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの底部にアルミニウムをイオン注入して高濃度のｐ型（ｐ＋型）の第１半導体領域１３４及び第２半導体領域１３４ａを形成する（図５（ｂ）参照。）。第１半導体領域１３４及び第２半導体領域１３４ａの拡散深さは０．１μｍ〜０．５μｍ（例えば０．２μｍ）とし、第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）とする。その後、側壁保護層１４２及びマスクＭ３を除去する。その後、ｐ型不純物の活性化アニール処理を行って第１半導体領域１３４及び第２半導体領域１３４ａを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。
【００５６】
（５）ゲートトレンチ形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを例えばＣＶＤ法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ１１８に対応する領域に開口を有するマスク（図示せず）を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するようにゲートトレンチ１１８を形成する。ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）とし、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とする。
【００５７】
（６）ゲート絶縁層形成工程
その後、マスク及び絶縁膜を除去した後（図６（ａ）参照。）、例えばＣＶＤ法により、ゲートトレンチ１１８の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の表面に二酸化珪素層１４４を形成する（図６（ｂ）参照。）。この二酸化珪素層１４４のうちゲートトレンチ１１８の内周面に位置するものがゲート絶縁層１２０となる。ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）とする。
【００５８】
（７）ゲート電極層形成工程
その後、ＣＶＤ法により、ゲート絶縁層１２０の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の上面に形成された二酸化珪素層１４４を覆うように低抵抗のポリシリコン層１４６を堆積する（図７（ａ）参照。）。この場合、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの開口の面積は、ゲートトレンチ１１８の開口の面積より広いので、ゲートトレンチ１１８内はポリシリコンで完全に埋められているものの、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ内はポリシリコンで完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ内のポリシリコンはエッチバックにより消滅する。よって、ゲートトレンチ１１８内には、ゲート絶縁層１２０を介してポリシリコンからなるゲート電極層１２２が埋め込まれることとなる（図７（ｂ）参照。）。
【００５９】
（８）層間絶縁層形成工程
その後、第１保護トレンチ１３２、第２保護トレンチ１３２ａ、ゲート絶縁層１２０、ゲート電極層１２２、ソースコンタクト領域１２４及びボディコンタクト領域１２６を覆うように、ＣＶＤ法等を用いて二酸化珪素からなる絶縁層１４８を形成する（図８（ａ）参照。）。このとき、第１保護トレンチ１３２内及び第２保護トレンチ１３２ａ内には、所定の厚み、例えば０．５μｍの絶縁層が形成され、ボディ層１１６上及びゲート電極層１２２上には、それより厚みのある絶縁層（例えば１．５μｍ）が形成されることとなる。ゲート電極層１２２上の絶縁層１４８は層間絶縁層１２８として利用される。
【００６０】
その後、層間絶縁層１２８に対応する領域を除く領域に開口を有するマスクＭ４を形成し（図８（ｂ）参照。）、その後、ドライエッチングを用いた異方性エッチングにより絶縁層１４８をエッチングし、第１保護トレンチ１３２の底部及び第２保護トレンチ１３２ａの底部、ソースコンタクト領域１２４の一部及びボディコンタクト領域１２６上の絶縁層１４８を除去し、第１半導体領域１３４及び第２半導体領域１３４ａを露出させる。これにより、ゲート絶縁層１２０及びゲート電極層１２２を覆う絶縁層１４８は層間絶縁層１２８となり、第１保護トレンチ１３２内の絶縁層１４８及び第２保護トレンチ１３２ａ内の絶縁層１４８は、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａとなる（図９（ａ）参照。）。このとき、層間絶縁層１２８の厚さは１μｍ〜３μｍ（例えば１．５μｍ）とする。また、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａの厚さは０．２μｍ〜１．５μｍ（例えば０．５μｍ）とする。
【００６１】
（９）ソース電極層及びドレイン電極層形成工程
その後、マスクＭ４を除去した後、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにＮｉ層及びＴｉ層を順次形成した後１０００℃の熱処理を行ってソース電極層１３０の下層を形成する。その後、低抵抗半導体層１１２の表面にＮｉ層及びＴｉ層を順次形成した後１０００℃の熱処理を行ってドレイン電極層１４０の下層を形成する。その後、ソース電極層１３０の下層上にＡｌ層を形成することによりソース電極層１３０を形成する。また、ドレイン電極層１４０の下層上にＴｉ層、Ｎｉ層及びＡｇ層を順次形成することによりドレイン電極層１４０を形成する（図９（ｂ）参照。）。ソース電極層１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）とし、ドレイン電極層１４０の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）とする。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に第１側壁絶縁層１３６を介してかつ第１半導体領域１３４と接触するように第１導電体層１３８が埋め込まれ、第２保護トレンチ１３２ａの内部に第２側壁絶縁層１３６ａを介してかつ第２半導体領域１３４ａと接触するように第２導電体層１３８ａが埋め込まれることとなる。
【００６２】
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
【００６３】
［実施形態２］
図１０は、実施形態２に係る半導体装置１０２の断面図である。
実施形態２に係る半導体装置１０２は、実施形態１に係る半導体装置とよく似た構成を有するが、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０２においては、図１０に示すように、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されている。
【００６４】
このように、実施形態２に係る半導体装置１０２は、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態１に係る半導体装置１００の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
【００６５】
また、実施形態２に係る半導体装置１０２においては、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されていることから、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａとドリフト層１１４との間には必ず第１半導体領域１３４又は第２半導体領域１３４ａが存在することとなる。このため、実施形態２に係る半導体装置１０２によれば、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａが絶縁破壊を起こしにくくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。これは、シリコン半導体装置の場合よりも絶縁層で絶縁破壊が起こり易い炭化珪素半導体装置の場合、大きなメリットとなる。
【００６６】
実施形態２に係る半導体装置１０２は、実施形態１に係る半導体装置の製造方法とよく似た製造方法（実施形態２に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態１に係る半導体装置の製造方法と異なる箇所を中心に、実施形態２に係る半導体装置の製造方法を説明する。図１１〜図１５は、実施形態２に係る半導体装置の製造方法を説明するために示す図である。図１１（ａ）〜図１５（ｂ）は各工程図である。
【００６７】
実施形態２に係る半導体装置の製造方法は、実施形態１に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」を実施する（上述した図３（ａ）〜図４（ｂ）参照。）。その後、以下に示すようにして、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」及び「（６）ゲート絶縁層形成工程」を実施する（図１１（ａ）〜図１２（ｂ）参照。）。
【００６８】
（４）第１半導体領域及び第２半導体領域形成工程
第１保護トレンチ１３２及び第２保護トレンチ１３２ａ及びマスクＭ３を覆うように側壁保護層１４２を形成する（図１１（ａ）参照。）。このとき、側壁保護層１４２は、実施形態１の場合よりも薄く形成する。その後、マスクＭ３をマスクとして、斜めイオン注入法によりアルミニウムをイオン注入することにより、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを覆うように高濃度のｐ型（ｐ＋型）の第１半導体領域１３４及び第２半導体領域１３４ａを形成する（図１１（ｂ）参照。）。このとき、第１半導体領域１３４及び第２半導体領域１３４ａの拡散深さは、深さ方向に０．１μｍ〜０．５μｍ（例えば０．２μｍ）とし、水平方向に０．０５μｍ〜０．２５μｍ（例えば０．１μｍ）とする。第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）とする。その後、側壁保護層１４２及びマスクＭ３を除去する。その後、ｐ型不純物の活性化アニール処理を行って第１半導体領域１３４及び第２半導体領域１３４ａを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。
【００６９】
（５）ゲートトレンチ形成工程
その後、実施形態１の場合と同様に、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを例えばＣＶＤ法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ１１８に対応する領域に開口を有するマスク（図示せず）を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するようにゲートトレンチ１１８を形成する。ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）とし、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とする。
【００７０】
（６）ゲート絶縁層形成工程
その後、実施形態１の場合と同様に、マスク及び絶縁膜を除去した後（図１２（ａ）参照。）、例えばＣＶＤ法により、ゲートトレンチ１１８の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の表面に二酸化珪素層１４４を形成する（図１２（ｂ）参照。）。この二酸化珪素層１４４のうちゲートトレンチ１１８の内周面に位置するものがゲート絶縁層１２０となる。ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）とする。
【００７１】
その後、実施形態１に係る半導体装置の製造方法と同様に、「（７）ゲート電極層形成工程」、「（８）層間絶縁層形成工程」、「（９）ソース電極層及びドレイン電極層形成工程」を実施する（図１３（ａ）〜図１５（ｂ）参照。）。
【００７２】
以上の工程を実施することにより、実施形態２に係る半導体装置１０２を製造することができる。
【００７３】
［実施形態３］
図１６は、実施形態３に係る半導体装置１０４の断面図である。
実施形態３に係る半導体装置１０４は、実施形態１に係る半導体装置とよく似た構成を有するが、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されていない点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態３に係る半導体装置１０４においては、図１６に示すように、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されておらず、第１保護トレンチ１３２の内部及び第２保護トレンチ１３２ａの内部に、ドリフト層１１４との間でショットキー接合を形成するショットキーバリアメタルからなる導電体層（第１導電体層１３８、第２導電体層１３８ａ）が直接埋め込まれている。
【００７４】
このように、実施形態３に係る半導体装置１０４は、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されていない点で実施形態１に係る半導体装置１００の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
【００７５】
また、実施形態３に係る半導体装置１０４においては、第１保護トレンチ１３２の内面には第１側壁絶縁層が形成されておらず、第２保護トレンチ１３２ａの内面にも第２側壁絶縁層が形成されていない。このため、実施形態３に係る半導体装置１０４によれば、第１側壁絶縁層及び第２側壁絶縁層が存在することに起因して絶縁破壊が起こることがなくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。これは、シリコン半導体装置の場合よりも絶縁層の存在に起因して絶縁破壊が起こり易い炭化珪素半導体装置の場合、大きなメリットとなる。
【００７６】
なお、実施形態３に係る半導体装置１０４においては、第１保護トレンチ１３２の内面には第１側壁絶縁層が形成されておらず、第２保護トレンチ１３２ａの内面にも第２側壁絶縁層が形成されていないが、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの内部にはショットキーバリアメタルからなる第１導電体層１３８及び第２導電体層１３８ａが埋め込まれているため、第１側壁絶縁層及び第２側壁絶縁層が存在しないことに基づいて問題（例えば、リーク電流が発生するという問題）が生ずることもない。
【００７７】
実施形態３に係る半導体装置１０４は、実施形態１に係る半導体装置の製造方法とよく似た製造方法（実施形態３に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態１に係る半導体装置の製造方法と異なる箇所を中心に、実施形態３に係る半導体装置の製造方法を説明する。図１７及び図１８は、実施形態３に係る半導体装置の製造方法を説明するために示す図である。図１７（ａ）、図１７（ｂ）、図１８（ａ）及び図１８（ｂ）は各工程図である。なお、図１７（ａ）は、図９（ａ）と同一の図である。
【００７８】
実施形態３に係る半導体装置の製造方法は、実施形態１に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」及び「（８）層間絶縁層形成工程」を実施する（上述した図３（ａ）〜図７（ｂ）参照。）。その後、以下に示すようにして、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」を実施する（図１７（ａ）〜図１８（ｂ）参照。）。
【００７９】
（９）第１導電体層及び第２導電体層形成工程
その後、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａを除去した後（図１７（ａ）及び図１７（ｂ）参照。）、第１保護トレンチ１３２、第２保護トレンチ１３２ａの内部にショットキーバリアメタルを埋め込み、第１導電体層１３８及び第２導電体層１３８ａを形成する（図１８（ａ）参照。）。
【００８０】
（１０）ソース電極層及びドレイン電極層形成工程
その後、実施形態１の場合と同様にして、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａ、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにソース電極層１３０を形成し、低抵抗半導体層１１２の表面にドレイン電極層１４０を形成する（図１８（ｂ）参照。）。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に埋め込まれた第１導電体層１３４及び第２保護トレンチ１３２ａの内部に埋め込まれた第２導電体層１３４ａと接触するようにソース電極層１３０が形成されることとなる。
【００８１】
以上の工程を実施することにより、実施形態３に係る半導体装置１０４を製造することができる。
【００８２】
［実施形態４］
図１９は、実施形態４に係る半導体装置１０６の断面図である。
実施形態４に係る半導体装置１０６は、実施形態３に係る半導体装置１０４とよく似た構成を有するが、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態３に係る半導体装置１０４の場合とは異なる。すなわち、実施形態４に係る半導体装置１０６においては、図１９に示すように、第１半導体領域１３４が第１保護トレンチ１３２を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａを覆うように形成されている。
【００８３】
このように、実施形態４に係る半導体装置１０６は、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態３に係る半導体装置１０４の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態３に係る半導体装置１０４と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
【００８４】
また、実施形態４に係る半導体装置１０６においては、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されていることから、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａはドリフト層１１４に接触することがない。このため、実施形態４に係る半導体装置１０６によれば、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａが絶縁破壊を起こしにくくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。
【００８５】
実施形態４に係る半導体装置１０６は、実施形態２に係る半導体装置の製造方法とよく似た製造方法（実施形態４に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態２に係る半導体装置の製造方法と異なる箇所を中心に、実施形態４に係る半導体装置の製造方法を説明する。図２０は、実施形態４に係る半導体装置の製造方法を説明するために示す図である。図２０（ａ）及び図２０（ｂ）は各工程図である。
【００８６】
実施形態４に係る半導体装置の製造方法は、実施形態２に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」及び「（８）層間絶縁層形成工程」を実施する（上述した図３（ａ）〜図４（ｂ）及び図１１（ａ）〜図１３（ｂ）参照。）。その後、以下に示すようにして、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」を実施する。
【００８７】
（９）第１導電体層及び第２導電体層形成工程
その後、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａを除去した後（図２０（ａ）参照。）、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａ、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにソース電極層１３０を形成し、低抵抗半導体層１１２の表面にドレイン電極層１４０を形成する（図２０（ｂ）参照。）。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に第１半導体領域１３４と接触するように第１導電体層１３８が埋め込まれ、第２保護トレンチ１３２ａの内部に第２半導体領域１３４ａと接触するように第２導電体層１３８ａが埋め込まれることとなる。この場合、第１導電体層１３８及び第２導電体層１３８ａは、ソース電極層１３０と同じ材料からなる。
【００８８】
以上の工程を実施することにより、実施形態４に係る半導体装置１０６を製造することができる。
【００８９】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００９０】
（１）上記各実施形態においては、ｎ型を第１導電型としｐ型を第２導電型として本発明を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型を第１導電型としｎ型を第２導電型としても本発明を適用可能である。
【００９１】
（２）上記各実施形態においては、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」、「（８）層間絶縁層形成工程」、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」をこの順序で実施したが、本発明はこれに限定されるものではない。例えば、これと異なる順序で実施してもよい。例えば、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」と「（５）ゲートトレンチ形成工程」とは、「（５）ゲートトレンチ形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」の順序で実施してもよい。
【符号の説明】
【００９２】
４０，９４０…ＭＯＳＦＥＴ部、５０，９５０…保護ダイオード部、１００，１０２，１０４，１０６，８００，９００…半導体装置、１１０…炭化珪素半導体基板、１１２，８１２，９１２…低抵抗半導体層、１１４，８１４，９１４…ドリフト層、１１６，８１６，９１６…ボディ層、１１８，８１８，９１８…ゲートトレンチ、１２０，８２０，９２０…ゲート絶縁層、１２２，８２２，９２２…ゲート電極層、１２４，８２４，９２４…ソース領域、１２６，９２６，９２６…ボディコンタクト領域、１２８，８２８，９２８…層間絶縁層、１３０，８３０，９３０…ソース電極層、１３２…第１保護トレンチ、１３２ａ…第２保護トレンチ、１３４…第１半導体領域、１３４ａ…第２半導体領域、１３６…第１側壁絶縁層、１３６ａ…第２側壁絶縁層、１３８…第１導電体層、１３８ａ…第２導電体層、１４０，８３２，９３２…ドレイン電極層、１４２…側壁保護層、１４４…二酸化珪素層、１４６…ポリシリコン層、１４８…絶縁層、８１０，９１０…珪素半導体基板、Ｌ１…隣接するゲートトレンチ１１８の間隔、Ｌ２…隣接するゲートトレンチ９１８ａの間隔、Ｌ３…隣接する第１保護トレンチ９３２の間隔、Ｌ４…隣接する第２保護トレンチ１３２ａの間隔、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク
【図１】
2015079894.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015079894.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2015079894.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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