(57)【要約】【課題】  基準電圧回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成でありながら低電圧から動作が可能で、高安定な定電圧を出力する半導体定電圧源回路を提供する。【解決手段】  基準電圧発生回路１０は、ＮＭＯＳトランジスタＮ１をその電流路に含み、ＮＭＯＳトランジスタＮ１のしきい値電圧に相当する電圧を前記基準電圧（Ｖｔｎ）として生成し、オペアンプ２０は、反転入力側ＩＮ（−）の電流路にオフセット用ＰＭＯＳトランジスタＰ１を含んでおり、ＰＭＯＳトランジスタＰ１のしきい値電圧に相当するオフセット電圧を持つことにより、ＮＭＯＳトランジスタＮ１のしきい値電圧（Ｖｔｎ）とＰＭＯＳトランジスタＰ１のしきい値電圧（Ｖｔｐ）の和に相当する電圧を定電圧（Ｖｔｎ＋Ｖｔｐ）として出力端ＯＵＴから出力する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＮＭＯＳトランジスタをその電流路に含み、前記ＮＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、前記オフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＮＭＯＳトランジスタのしきい値電圧と前記オフセット用ＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴とする半導体定電圧源回路。
【請求項２】
非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＰＭＯＳトランジスタをその電流路に含み、前記ＰＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＮＭＯＳトランジスタを含んでおり、前記オフセット用ＮＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＰＭＯＳトランジスタのしきい値電圧と前記オフセット用ＮＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴とする半導体定電圧源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を定電圧として出力する定電圧源回路に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路を低電力（Low  Power）動作させようとした場合、貫通電流が流れない電源電圧領域で動作させるのが望ましい。例えば、貫通電流が流れ始める寸前の電圧である|Ｖｔｐ|+Ｖｔｎ（＝ΣＶｔｈ）が電源電圧として用いられる。このΣＶｔｈの基準電圧を生成する回路は、特許文献１に記載されている。図４及び図５は特許文献１に開示された基準電圧発生回路及び定電圧回路の概要である。Ｖｔｐ、Ｖｔｎは、それぞれＣＭＯＳ回路で用いられるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）である。
【０００３】
図４に示す基準電圧発生回路は、一端がプラス側電源ＶＤＤに接続された定電流源１０１と、ソース電極が定電流源１０１に接続され、ドレイン電極とゲート電極が接続されたPMOSトランジスタ１０３と、ドレイン電極がPMOSトランジスタ１０３のドレイン電極に接続され、ゲート電極がドレイン電極に接続され、ソース電極が接地（GND）されたＮＭＯＳトランジスタ１０５を有し、両トランジスタは直列に接続されている。また、定電流源１０１とPMOSトランジスタ１０３との間には出力電圧Ｖｒｅｇを出力するための出力ノード１０７が接続されている。
【０００４】
ここで、ＧＮＤ−ＶＤＤ間に電源電圧を供給すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５は共にゲート電極とドレイン電極を接続していることから、ＶＤＳ＝ＶＧＳ（ＶＤＳはドレイン電極−ソース電極間電圧、ＶＧＳはゲート電極−ソース電極間電圧）である。例えば、定電流源１０１の設定電流値をPMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５がしきい値電圧Ｖｔｈ付近で動作する様に設定すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳはそれぞれほぼＶｔｐ、Ｖｔｎとなる。従って、Ｖｒｅｇはほぼ｜Ｖｔｐ｜＋Ｖｔｎ（＝ΣＶｔｈ）となり、ＶｒｅｇはPMOSトランジスタ１０３とＮＭＯＳトランジスタ５のしきい値電圧の和ΣＶｔｈとほぼ等しくなる。また、定電流源１０１の電流値を任意に設定することにより、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳ、しいてはＶｒｅｇを調整する事も可能である。
また、図５に示す定電圧回路は、発振回路駆動用電源を生成するものであり、基準電圧発生回路１００とインピーダンス変換部２００とから構成され、基準電圧発生回路１００で作られる所望の出力電圧（Ｖｒｅｇ）をインピーダンス変換部２００で低インピーダンスに変換して発振回路３００に供給する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３０５４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
基準電圧を生成する回路には、一般的には電源電圧（Ｖｄｄ）がその電源に用いられるが、この電源電圧が変動した場合、生成される基準電圧（Ｖｒｅｇ）にも影響が出る。特に、ＣＭＯＳ回路での消費電流を少なくするために|Ｖｔｐ|＋Ｖｔｎを１Ｖ程度の低電圧に設定した場合、微小な電源電圧（Ｖｄｄ）の変動による基準電圧（Ｖｒｅｇ）の変動であっても、相対的にその影響は大きい。
電源電圧（Ｖｄｄ）の変動への対策として、基準電圧回路で発生する出力（基準電圧Ｖｒｅｇ）を用いて、自己の電源電圧とする、いわゆるセルフバイアス構成にすることが考えられる。しかしながら、出力電圧を自己の電源電圧として用いる場合には、その構成上、フィードバックする際に該出力電圧よりも高い電圧に変換する必要があり、変換のために、インピーダンス変換部に加えてオペアンプが１段追加で必要になるなど回路が複雑になり、また、消費電流も増えてしまうという問題がある。
本発明は、このような事情によりなされたものであり、基準電圧回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成でありながら低電圧から動作が可能で、高安定な定電圧を出力する半導体定電圧源回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体定電圧源回路の一態様は、非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＮＭＯＳトランジスタをその電流路に含み、前記ＮＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、前記オフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＮＭＯＳトランジスタのしきい値電圧と前記オフセット用ＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴としている。
【０００８】
また、本発明の半導体定電圧源回路の一態様は、非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＰＭＯＳトランジスタをその電流路に含み、前記ＰＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＮＭＯＳトランジスタを含んでおり、前記オフセット用ＮＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧をもつことにより、前記ＰＭＯＳトランジスタのしきい値電圧と前記オフセット用ＮＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴としている。
【発明の効果】
【０００９】
基準電圧回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成を用いながら低電圧から動作が可能で、高安定な定電圧を出力することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係る半導体定電圧源回路のブロック図。
【図２】実施例１に係る半導体定電圧源回路の詳細を示す回路図。
【図３】図１に係る起動回路の詳細を示す回路図。
【図４】従来の基準電圧発生回路の回路図。
【図５】従来の定電圧回路の回路図。
【発明を実施するための形態】
【００１１】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１２】
図１乃至図３を参照して実施例１を説明する。
図１に示すように、半導体定電圧源回路１は、非反転入力端子（＋）に基準電圧（Ｖｔｎ）が入力され、その出力（Ｖｔｐ）を反転入力端子（−）へ帰還させた構成を有し所定の定電圧（Ｖｔｎ＋Ｖｔｐ）を出力するオペアンプ２０と、前記オペアンプ２０の出力する電圧（Ｖｔｎ＋Ｖｔｐ）を電源として用いて前記基準電圧を生成する基準電圧発生回路１０とを有している。
基準電圧発生回路１０は、後に詳述するように、ＮＭＯＳトランジスタをその電流路に含み、このＮＭＯＳトランジスタのしきい値電圧に相当する電圧（Ｖｔｎ）を前記基準電圧として生成し、オペアンプ２０は、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、このオフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、ＮＭＯＳトランジスタのしきい値電圧（Ｖｔｎ）とオフセット用ＰＭＯＳトランジスタのしきい値電圧の絶対値（|Ｖｔｐ|）の和に相当する電圧を定電圧（Ｖｔｎ＋|Ｖｔｐ|）として出力する。
【００１３】
図２に示すように、基準電圧発生回路１０は、抵抗Ｒ１とＮＭＯＳトランジスタＮ１とから構成されている。抵抗Ｒ１の一端は、起動回路３０の出力端に接続され、他端は、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１は、ソースが接地（ＧＮＤ）電位に接続され、ゲート・ドレインが結線されている（ダイオード接続されている）。基準電圧発生回路１０では、このＮＭＯＳトランジスタＮ１のしきい値電圧に相当する電圧（Ｖｔｎ）が基準電圧として生成される。この基準電圧（Ｖｔｎ）は、オペアンプ２０に入力される。
基準電圧発生回路１０で生成された基準電圧（Ｖｔｎ）が入力するオペアンプ２０は、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、ＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ５、抵抗Ｒ２及び容量Ｃを具備し、さらに、オフセット用ＰＭＯＳトランジスタＰ１を備えている。
【００１４】
オペアンプ２０のＰＭＯＳトランジスタＰ２−Ｐ４は、ソースが電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタＮ２、Ｎ５のソースが接地（ＧＮＤ）されている。ＰＭＯＳトランジスタＰ２は、ゲート・ドレインが結線され、ドレインはＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ３は、ゲートがＰＭＯＳトランジスタＰ２のゲートに接続され、ドレインがＮＭＯＳトランジスタＮ４のドレインに接続されている。
【００１５】
オペアンプ２０は、ボルテージフォロア構成であり、非反転入力端子ＩＮ（＋）は、ＮＭＯＳトランジスタＮ４のゲートに接続され、反転入力端子ＩＮ（−）は、ＮＭＯＳトランジスタＮ３のゲートに接続されている。ＮＭＯＳトランジスタＮ４のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地（ＧＮＤ）され、ゲートは、オペアンプ２０の出力端子ＯＵＴと基準電圧発生回路１０を構成するＮＭＯＳトランジスタＮ１のゲート・ドレインとの間を結ぶ信号線に接続されている。この信号線にはＮＭＯＳトランジスタＮ５が、出力端子ＯＵＴとＮＭＯＳトランジスタＮ２のゲートとの間に設けられており、ゲートがＮＭＯＳトランジスタＮ２のゲートに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが接地（ＧＮＤ）されている。
【００１６】
反転入力端子ＩＮ（−）は、出力端子ＯＵＴと基準電圧発生回路１０を構成する抵抗Ｒ１の一端との間を結ぶ信号線に接続され、非反転入力端子ＩＮ（＋）は、前記抵抗Ｒ１の他端に接続されている。
ＰＭＯＳトランジスタＰ４は、ドレインが出力端子ＯＵＴと抵抗Ｒ１の一端との間を結ぶ信号線に接続され、ゲートがＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ４のドレインの中点に接続され、この中点とＰＭＯＳトランジスタＰ４のドレインとの間に抵抗Ｒ２及びこれと直列接続された容量Ｃが接続されている。
【００１７】
起動回路３０は、ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８及び抵抗Ｒ３から構成されている。ＮＭＯＳトランジスタＮ６は、ゲート・ドレインが結線され、ドレインが抵抗Ｒ３を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＮ７は、ドレインが電源電圧Ｖｄｄに接続され、ゲートがＮＭＯＳトランジスタＮ６のゲートに接続され、ソースが基準電圧発生回路１０に接続されている。また、ＰＭＯＳトランジスタＰ５は、ゲート・ドレインが結線され、ソースがＮＭＯＳトランジスタＮ６のソースに接続されている。ＮＭＯＳトランジスタＮ８は、ゲート・ドレインが結線され、ソースが接地されている。半導体定電圧源回路のようなセルフバイアス構成の回路では回路に電流が流れない状態でも安定である。電流が流れない状態では回路はオフの状態であり、この状態で静止するのを防ぐため起動回路で起動する。起動回路３０の電流源で生成された電流は、ＮＭＯＳトランジスタＮ６、Ｎ７で構成されるカレントミラー回路を介して基準電圧発生回路１０に送られこれを起動する。
【００１８】
この実施例では、オフセット用ＰＭＯＳトランジスタＰ１をオペアンプ２０に組み込む事に特徴がある。ＰＭＯＳトランジスタＰ１は、ソースがＮＭＯＳトランジスタＮ３のソースに接続され、ゲート・ドレインが結線され、ゲート及びドレインがＮＭＯＳトランジスタＮ２のドレイン及びＮＭＯＳトランジスタＮ４のソースに接続されている。
以上のように、前記オペアンプは、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタＰ１を設けている。したがって、半導体定電圧源回路は、基準電圧発生回路１０のＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎとオフセット用ＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐの和に相当する電圧を定電圧として出力する。生成される定電圧は低電圧から動作が可能で、安定な電圧を得ることができる。
【実施例２】
【００１９】
次に、実施例２を説明する。この実施例では実施例１において使用したＰＭＯＳトランジスタをＮＭＯＳトランジスタに変え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変えて構成されている。その構成は、段落０００８に示した通りである。
このような半導体定電圧源回路においても実施例１と同様に、オペアンプは、反転入力側（−）の電流路にオフセット用ＮＭＯＳトランジスタを設けている。したがって、基準電圧発生回路のＰＭＯＳトランジスタのしきい値電圧Ｖｔｐとオフセット用ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎの和に相当する電圧を定電圧として出力する。生成される定電圧は、低電圧から動作が可能であり、安定な電圧を得ることができる。
【符号の説明】
【００２０】
１・・・半導体定電圧源回路
１０・・・基準電圧発生回路
２０・・・オペアンプ
３０・・・起動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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