(57)【要約】【課題】電源効率の低下を抑制する。【解決手段】ＰＦＣ回路は、ＡＣ入力電圧に対して同相で正弦波状の電流を生成して力率を補償する。ＤＣ−ＤＣコンバータは、ＰＦＣ回路からの出力信号を所定電圧に変換する。電流変化検出部は、ＤＣ−ＤＣコンバータからの出力電流の変化量を検出し、検出した電流変化量と、あらかじめ設定した閾値とを比較する。電流変化量が閾値を超える場合は、ＰＦＣ回路の出力電圧のゲインを上昇させるためのゲイン切替信号を出力する。電流変化検出部は、ＰＦＣ回路の出力電圧を所定値に上昇させるための電圧制御信号を出力する。電圧設定部は、電圧制御信号にもとづき、ＰＦＣ回路の出力電圧を所定値に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡＣ入力電圧に対して同相で正弦波状の電流を生成して力率を補償するＰＦＣ回路と、
前記ＰＦＣ回路からの出力信号を所定電圧に変換するＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータからの出力電流の変化量を検出し、検出した電流変化量が閾値を超える場合は、前記ＰＦＣ回路の出力電圧のゲインを上昇させるためのゲイン切替信号を出力する電流変化検出部と、
を有することを特徴とする電源装置。
【請求項２】
前記電流変化検出部は、前記ＤＣ−ＤＣコンバータの出力電流が変化している時間帯よりも一定時間長く前記ゲイン切替信号を出力することを特徴とする請求項１記載の電源装置。
【請求項３】
前記電流変化検出部は、前記ゲイン切替信号の出力を停止すると、出力停止を契機にして、前記ＰＦＣ回路の出力電圧を所定値に上昇させるための電圧制御信号を出力することを特徴とする請求項１記載の電源装置。
【請求項４】
前記ＰＦＣ回路の出力電圧を所定値に設定する電圧設定部をさらに備え、
前記電圧設定部は、
前記電圧制御信号のイネーブル区間では、前記ＰＦＣ回路の出力電圧を第１の抵抗分圧比で分圧した第１の電圧値を設定し、
前記電圧制御信号のディセーブル区間では、前記ＰＦＣ回路の出力電圧を第２の抵抗分圧比で分圧した第２の電圧値を設定する、
ことを特徴とする請求項３記載の電源装置。
【請求項５】
前記ＰＦＣ回路の出力電圧を所定値に設定する電圧設定部をさらに備え、
前記電圧設定部は、
前記電圧制御信号をパルス幅変調したパルス幅変調信号を生成し、
前記ＰＦＣ回路の出力電圧を抵抗分圧する抵抗値を、前記パルス幅変調信号のパルス幅に応じて可変させ、前記ＰＦＣ回路の出力電圧に対して、連続して分圧した電圧値を設定する、
ことを特徴とする請求項３記載の電源装置。
【請求項６】
前記電流変化検出部は、
検出した電流変化量が閾値を超える場合は、第１の負荷変動が生じたことを認識して、前記ゲイン切替信号を出力して前記第１の負荷変動による前記ＰＦＣ回路の出力電圧低下を制御し、
前記ゲイン切替信号の出力を停止した後は、前記ＰＦＣ回路の出力電圧を所定値に上昇させるための電圧制御信号を一定時間出力して、前記第１の負荷変動に続いて該一定時間の間で生じる可能性のある第２の負荷変動による前記ＰＦＣ回路の出力電圧低下を制御する、
ことを特徴とする請求項１記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電源装置に関する。
【背景技術】
【０００２】
ＡＣ（Alternating Current）−ＤＣ（Direct Current）変換を行うスイッチング電源においては、通常、入力信号の高調波を抑えるために、ＰＦＣ（Power Factor Correction：力率改善）回路が用いられている。
【０００３】
ＰＦＣ回路は、ＡＣ入力電圧に対して同相で正弦波に近い電流を生成することで高調波の発生を抑制して力率の改善を図る回路である。
従来技術として、ＰＦＣ回路から出力される電圧を所定電圧に変換するＤＣ−ＤＣコンバータの出力電流の検出値が設定値より小さい場合は、ＰＦＣ回路の動作を停止させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２０１０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング電源の運用中に、負荷変動、例えば、負荷電流が急変して増加したりすると、ＰＦＣ回路の出力電圧が低下して所定値を下回ってしまう場合があり、電源の効率の低下を引き起こすという問題がある。
【課題を解決するための手段】
【０００６】
１つの案では、電源装置が提供される。電源装置は、ＡＣ入力電圧に対して同相で正弦波状の電流を生成して力率を補償するＰＦＣ回路と、前記ＰＦＣ回路からの出力信号を所定電圧に変換するＤＣ−ＤＣコンバータと、前記ＤＣ−ＤＣコンバータからの出力電流の変化量を検出し、検出した電流変化量が閾値を超える場合は、前記ＰＦＣ回路の出力電圧のゲインを上昇させるためのゲイン切替信号を出力する電流変化検出部とを有する。
【発明の効果】
【０００７】
１態様によれば、電源効率の低下を抑制することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】電源装置の構成例を示す図である。
【図２】整流／平滑回路の構成例を示す図である。
【図３】高調波の発生を示す図である。
【図４】整流／平滑回路の構成例を示す図である。
【図５】高調波の発生が抑制された状態を示す図である。
【図６】スイッチング電源の効率の変化を示す図である。
【図７】負荷変動時の出力電圧の低下を示す図である。
【図８】電源装置の構成例を示す図である。
【図９】動作タイミングチャートを示す図である。
【図１０】動作タイミングチャートを示す図である。
【図１１】電流変化検出回路の構成例を示す図である。
【図１２】電圧設定回路の構成例を示す図である。
【図１３】抵抗分圧を示す図である。
【図１４】電圧設定回路の構成例を示す図である。
【図１５】電源効率のシミュレーション結果を示す図である。
【図１６】力率のシミュレーション結果を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を図面を参照して説明する。図１は電源装置の構成例を示す図である。電源装置１は、ＰＦＣ回路１ａ、ＤＣ−ＤＣコンバータ１ｂ、電流変化検出部１ｃおよび電圧設定部１ｄを備える。
【００１０】
ＰＦＣ回路１ａは、ＡＣ入力電圧に対して同相で正弦波状の電流を生成して力率を補償する。ＤＣ−ＤＣコンバータ１ｂは、ＰＦＣ回路１ａからの出力信号を所定電圧に変換する。
【００１１】
電流変化検出部１ｃは、ＤＣ−ＤＣコンバータ１ｂからの出力電流の変化量を検出し、検出した電流変化量と、あらかじめ設定した閾値とを比較する。そして、電流変化量が閾値を超える場合は、ＰＦＣ回路１ａの出力電圧のゲインを上昇させるためのゲイン切替信号を出力して、ＰＦＣ回路１ａにフィードバックする。
【００１２】
また、電流変化検出部１ｃは、ＰＦＣ回路１ａの出力電圧を所定値に上昇させるための電圧制御信号を出力する。電圧設定部１ｄは、電圧制御信号にもとづき、ＰＦＣ回路１ａの出力電圧を所定値に設定する。
【００１３】
このように、電源装置１では、ＰＦＣ回路１ａの後段に位置するＤＣ−ＤＣコンバータ１ｂの出力電流の変化量を検出し、電流変化量が閾値を超える場合は、ＰＦＣ回路のゲインを一定量上昇させる制御を行う。これにより、負荷変動時の電源効率の低下を抑制することが可能になる。
【００１４】
次に本技術の詳細を説明する前に、ＰＦＣ回路の動作内容や解決すべき課題について図２〜図７を用いて説明する。最初に高調波の発生理由について図２、図３を用いて説明する。
【００１５】
図２は整流／平滑回路の構成例を示す図である。整流／平滑回路１００は、ＰＦＣ回路を有していないスイッチング電源の入力部を示しており、全波整流回路１０１と平滑コンデンサＣ０を備えている。
【００１６】
全波整流回路１０１は、ダイオードＤ１〜Ｄ４を含むダイオードブリッジで形成されている。なお、整流／平滑回路１００の後段に位置するＤＣ−ＤＣコンバータなどの構成ブロックの図示は省略する。
【００１７】
各素子の接続関係を記すと、入力電源ＶＩ（商用電源）の正端子（＋）は、ダイオードＤ１のアノードと、ダイオードＤ２のカソードと接続する。入力電源ＶＩの負端子（−）は、ダイオードＤ３のアノードと、ダイオードＤ４のカソードと接続する。
【００１８】
ダイオードＤ１のカソードは、ダイオードＤ３のカソードと、コンデンサＣ０の一端と、負荷Ｒｍの一端と接続する。ダイオードＤ２のアノードは、ダイオードＤ４のアノードと、コンデンサＣ０の他端と、負荷Ｒｍの他端と接続する。なお、負荷Ｒｍは、例えば、サーバ等の情報機器に該当する。
【００１９】
動作としては、全波整流回路１０１は、入力電源ＶＩからのＡＣ電圧Ｖｉｎを全波整流する。平滑コンデンサＣ０は、全波整流回路１０１からの出力信号を平滑化する。
このような整流／平滑回路１００の基本的な構成要素によって、ＡＣ−ＤＣ変換を行うことは可能ではある。しかし、これらの構成要素だけでは、ＡＣ電圧Ｖｉｎの導通時に電流Ｉｉｎの波形が歪むことになる。
【００２０】
図３は高調波の発生を示す図である。縦軸は電圧および電流、横軸は時間である。整流／平滑回路１００において、入力電源ＶＩからＡＣ電圧Ｖｉｎが、全波整流回路１０１によって整流されて、平滑コンデンサＣ０に印加される。
【００２１】
このとき、ＡＣ電圧Ｖｉｎが、平滑コンデンサＣ０の端子電圧よりも低い期間では、平滑コンデンサＣ０に電流は流れない。そして、ＡＣ電圧Ｖｉｎが上昇して平滑コンデンサＣ０の端子電圧を超えると、平滑コンデンサＣ０への充電が始まり、電流が流れるようになる。
【００２２】
この結果、図３に示すように、電圧Ｖｉｎの波形は、正弦波状であるが、入力電流Ｉｉｎ１の波形は、正弦波とはならずに歪んでしまう。電流Ｉｉｎ１は、電圧Ｖｉｎに比べて導通時間が短く、波高値の高い尖った波形となっている。
【００２３】
この電流Ｉｉｎ１の波形には、基本波の周波数（一般的に、５０Ｈｚまたは６０Ｈｚ）より高い整数倍の周波数成分が含まれており、このような基本波の整数倍の周波数成分は高調波と呼ばれる。
【００２４】
このように、整流／平滑回路１００の構成では、入力電流波形が歪んで、非連続な高調波が発生してしまう。また、５０／６０Ｈｚの整数倍の高調波が、商用電源側に流出したりすると、電力の送配電設備などを損傷させる原因になる。
【００２５】
次にＰＦＣ回路の力率改善動作について図４、図５を用いて説明する。ここで、力率は、ＡＣ電圧と電流との位相差をφとするとｃｏｓφで求められる（または皮相電力に対する有効電力の割合でも定義できる）。
【００２６】
電圧と電流の波形がいずれも正弦波のときは位相差０なので、力率は１となり理想的な状態となる。これに対し、電圧波形に対して電流波形が歪んで行くほど、力率は１から遠ざかる。したがって、力率を１に近づけることは、高調波電流の発生を抑制することにつながる。
【００２７】
図４は整流／平滑回路の構成例を示す図である。整流／平滑回路１００ａは、ＰＦＣ回路を有しているスイッチング電源の入力部を示しており、全波整流回路１０１と、ＰＦＣ回路１０２と、平滑コンデンサＣ０とを備えている。
【００２８】
ＰＦＣ回路１０２は、昇圧コイルＬ０、スイッチ素子Ｓ０、ダイオードＤ０および制御ＩＣ（Integrated Circuit）１０２ａを含む昇圧型のＰＦＣ回路である。また、スイッチ素子Ｓ０には、ｎチャネルのＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を使用している。なお、整流／平滑回路１００ａの後段に位置するＤＣ−ＤＣコンバータなどの構成ブロックの図示は省略する。
【００２９】
各素子の接続関係を記すと、入力電源ＶＩの正端子（＋）は、ダイオードＤ１のアノードと、ダイオードＤ２のカソードと接続する。入力電源ＶＩの負端子（−）は、ダイオードＤ３のアノードと、ダイオードＤ４のカソードと接続する。
【００３０】
ダイオードＤ１のカソードは、ダイオードＤ３のカソードと、コイルＬ０の一端と接続する。コイルＬ０の他端は、スイッチ素子Ｓ０のドレインと、ダイオードＤ０のアノードと接続する。
【００３１】
ダイオードＤ０のカソードは、コンデンサＣ０の一端と、負荷Ｒｍの一端と接続する。ダイオードＤ２のアノードは、ダイオードＤ４のアノードと、スイッチ素子Ｓ０のソースと、コンデンサＣ０の他端と、負荷Ｒｍの他端と接続する。
【００３２】
スイッチ素子Ｓ０のゲートには、制御ＩＣ１０２ａが接続し、制御ＩＣ１０２ａから、スイッチ素子Ｓ０をＯＮ／ＯＦＦするためのスイッチング制御信号が印加される。
図５は高調波の発生が抑制された状態を示す図である。縦軸は電圧および電流、横軸は時間である。ＰＦＣ回路１０２では、スイッチ素子Ｓ０の高速スイッチングを行って、ダイオードＤ０から平滑コンデンサＣ０に流れる電流量を制御する。
【００３３】
このようなＰＦＣ回路１０２を組み入れることで、ＡＣ電圧Ｖｉｎに対して同相で正弦波に近い電流Ｉｉｎ２が生成することができるので、高調波の発生が抑制され、力率の改善を図ることが可能になる。
【００３４】
なお、７５Ｗ以上のすべての電源には、高調波電流の規制があり、ＰＦＣ回路で抑制すべき高調波電流の規制値は、ＩＥＣ（国際電気標準会議）のIEC 61000-3-2で定められている。
【００３５】
次に本技術が解決すべき課題について図６、図７を用いて説明する。図６はスイッチング電源の効率の変化を示す図である。縦軸は効率（％）、横軸は出力電力（Ｗ）である。また、グラフｋ１〜ｋ４はそれぞれ、ＰＦＣ回路の出力電圧として、３７０Ｖ、３８７Ｖ、４００Ｖ、４２０Ｖの場合のラインを示している。
【００３６】
ここで、スイッチング電源の電源特性の１つに効率がある。効率とは、入力電力がどれだけ無駄なく活用されたか（入力電力が装置内で熱に変換せずに、どれだけ出力電力として伝わるか）を示す指標であり、入力電力と出力電力との比率で表す。したがって、高効率の場合では、発熱量が少なく、電力エネルギーの熱への無駄な変換が少ないことになる。
【００３７】
ＰＦＣ回路は、図４で示したように、一般的に昇圧型回路で構成される。この昇圧型ＰＦＣ回路では、出力電圧を上げると、スイッチ素子であるＦＥＴに流れるスイッチング電流も増加する。
【００３８】
この場合、スイッチング電流が増加すると損失（発熱）も大きくなるので、スイッチング電源の効率が低下することになる。したがって、スイッチング電源の効率の低下を抑えるには、ＰＦＣ回路の出力電圧を下げてスイッチング電流を減少させることになる。
【００３９】
図６では、昇圧型ＰＦＣ回路の出力電圧をグラフｋ１〜ｋ４の複数のパターンとした際に同じ出力電力を生成する場合において、出力電圧が高くなるほど効率は低下し、出力電圧が低くなるほど効率は上昇していく様子が示されている。
【００４０】
このように、ＰＦＣ回路は、出力電圧が低い方がスイッチング電源の効率は向上する。このため、所定の範囲内において、具体的には、ＰＦＣ回路の後段に位置するＤＣ−ＤＣコンバータの入力電圧範囲内において、ＰＦＣ回路の出力電圧をできるだけ低くして運用することが望ましい。
【００４１】
図７は負荷変動時の出力電圧の低下を示す図である。縦軸はＰＦＣ回路の出力電圧（Ｖ）、横軸は時間（秒）である。範囲Ｈは、ＰＦＣ回路の後段に位置するＤＣ−ＤＣコンバータの入力電圧範囲を示している。
【００４２】
図の場合、入力電圧範囲Ｈは、３４０Ｖ〜４２０Ｖとなっており、この範囲の入力電圧ならば、ＤＣ−ＤＣコンバータの動作仕様は満たされて、スイッチング電源効率の低下は生じないとする。
【００４３】
グラフｇ１は、ＰＦＣ回路の出力電圧を、ＤＣ−ＤＣコンバータの入力電圧範囲Ｈ内において４００Ｖに当初設定して、スイッチング電源を運用したときの出力電圧の変化を示すものである。
【００４４】
また、グラフｇ２は、ＰＦＣ回路の出力電圧を、ＤＣ−ＤＣコンバータの入力電圧範囲Ｈ内において３７０Ｖに当初設定してスイッチング電源を運用したときの出力電圧の変化を示すものである。
【００４５】
グラフｇ１、ｇ２共に、負荷無変動状態から、時刻ｔａにおいて、負荷電流が急激に増加するなどの負荷変動が生じたとする。この場合、グラフｇ１の４００Ｖに設定していた出力電圧が、負荷変動が生じた時刻ｔａでは、３５０Ｖまで低下している。ただし、３５０Ｖまで低下しても、入力電圧範囲Ｈ内に含まれるので許容範囲内である。
【００４６】
これに対し、グラフｇ２の３７０Ｖに設定していた出力電圧が、負荷変動が生じた時刻ｔａでは、３２０Ｖ近くまで低下している。３２０Ｖの低下は、入力電圧範囲Ｈの下限値３４０Ｖを下回るものであり、ＰＦＣ回路の出力電圧（ＤＣ−ＤＣコンバータの入力電圧）が許容下限値を下回ると、ＤＣ−ＤＣコンバータの動作仕様は満たされなくなってしまう。
【００４７】
このように、ＤＣ−ＤＣコンバータの入力電圧範囲内において、ＰＦＣ回路の出力電圧を低くしてスイッチング電源を運用している場合に、急減な負荷変動が生じると、ＰＦＣ回路の出力電圧が許容範囲の下限値を下回ってしまうおそれがあり、電源効率を低下させてしまうという問題がある。
【００４８】
本技術はこのような点に鑑みてなされたものであり、負荷変動時における電源効率の低下の抑制を図った電源装置を提供するものである。
次に本技術の電源装置について以降詳しく説明する。図８は電源装置の構成例を示す図である。電源装置１−１は、ＥＭＩ（Electro Magnetic Interference）／整流回路１０、ＰＦＣ回路２０、平滑コンデンサＣ０、ＤＣ−ＤＣコンバータ３０、電流変化検出回路４０および電圧設定回路５０を備える。
【００４９】
また、ＰＦＣ回路２０は、昇圧型ＰＦＣ回路であって、抵抗Ｒ１、Ｒ２、昇圧コイルＬ０、スイッチ素子Ｓ０、ダイオードＤ０およびＰＦＣ制御回路２０ａを含む。さらに、ＰＦＣ制御回路２０ａは、入力電流制御回路２１、出力電圧制御回路２２およびＰＷＭ（Pulse Width Modulation）変調回路２３を含む。
【００５０】
受動素子周りの接続関係を記すと、抵抗Ｒ１の一端は、ＥＭＩ／整流回路１０の一方の出力端と、コイルＬ０の一端と接続する。抵抗Ｒ２の一端は、抵抗Ｒ１の他端と、入力電流制御回路２１の入力端（入力電圧検出端子）と接続し、抵抗Ｒ２の他端は、ＧＮＤに接続する。
【００５１】
コイルＬ０の他端は、スイッチ素子Ｓ０のドレインと、ダイオードＤ０のアノードと接続する。ダイオードＤ０のカソードは、コンデンサＣ０の一端と、電圧設定回路５０の入力端と、ＤＣ−ＤＣコンバータ３０の一方の入力端と接続する。
【００５２】
スイッチ素子Ｓ０のゲートは、ＰＷＭ変調回路２３の出力端（スイッチング制御信号出力端子）と接続する。スイッチ素子Ｓ０のソースは、ＥＭＩ／整流回路１０の他方の出力端と、入力電流制御回路２１の入力端（入力電流検出端子）と、コンデンサＣ０の他端と、ＤＣ−ＤＣコンバータ３０の他方の入力端と接続する。
【００５３】
ここで、ＥＭＩ／整流回路１０は、入力電源ＶＩからのＡＣ電圧Ｖｉｎを全波整流し、また、ＥＭＩ放射によるノイズを低減する。ＰＦＣ回路２０は、ＡＣ電圧Ｖｉｎに対して同相で正弦波に近い電流を生成して力率補償を行う。
【００５４】
平滑コンデンサＣ０は、ＰＦＣ回路２０から出力された電圧信号を平滑化する。ＤＣ−ＤＣコンバータ３０は、平滑コンデンサＣ０から出力される直流電圧を所定電圧に変換して、負荷Ｒｍに与える。
【００５５】
電流変化検出回路４０は、ＤＣ−ＤＣコンバータ３０から出力される電流（ＤＣ−ＤＣ出力電流）をモニタして電流変化量を検出し、検出結果にもとづき、ゲイン切替信号と電圧制御信号を生成する。電圧設定回路５０は、電圧制御信号にもとづいて、ＰＦＣ回路２０から出力すべき電圧値を設定する。
【００５６】
入力電流制御回路２１は、ＥＭＩ／整流回路１０を介して、入力電圧Ｖｉおよび入力電流Ｉｉｎを検出し、ＡＣ入力電圧に対して電流波形が同相で正弦波状の電流を生成するための制御信号ｃ１を生成する。
【００５７】
出力電圧制御回路２２は、ゲイン切替信号にもとづいて、例えば、抵抗分割比を切り替えるなどしてゲインを設定し、また、ＰＦＣ回路２０の出力電圧が、電圧設定回路５０で設定された電圧値となるための制御信号ｃ２を生成する。ＰＷＭ変調回路２３は、制御信号ｃ１、ｃ２にもとづき、スイッチング制御信号ｃ３を出力して、スイッチ素子Ｓ０のスイッチング制御（ＯＮ／ＯＦＦ制御）を行う。
【００５８】
なお、出力電圧制御回路２２において、目標値と実際の値との差分に対して、どのくらいの大きさで制御を行うかどうかは回路内部のゲインで決定され、ゲインが大きい程、目標値とのずれを補正する能力が高くなる。したがって、例えば、出力電圧制御回路２２のゲインが高いと、出力電圧が目標値からずれた場合に即時に修正して、正しい値に設定することが可能になる。
【００５９】
次に電源装置１−１の動作についてタイミングチャートを用いて説明する。図９は動作タイミングチャートを示す図である。
（時間ｔ１〜ｔ２において）
負荷変動が生じて負荷電流が増加したとする。このとき、ＤＣ−ＤＣコンバータ３０からの出力電流も増加することになる。電流変化検出回路４０では、ＤＣ−ＤＣコンバータ３０の出力電流をモニタすることで、負荷電流の増加を認識する。
【００６０】
〔Ｓ１〕電流変化検出回路４０は、時間ｔ１〜ｔ２の区間における、ＤＣ−ＤＣコンバータ３０の出力電流の変化量（ｄｉ／ｄｔ）を検出する。そして、検出した電流変化量をあらかじめ設定してある閾値Ｔｈと比較する。
【００６１】
〔Ｓ２〕電流変化検出回路４０は、電流変化量が閾値Ｔｈを超える場合、ＰＦＣ回路２０で現在運用されているゲインを一定量上げるためのゲイン切替信号を出力する。
この場合、電流変化検出回路４０は、ＤＣ−ＤＣ出力電流が変化している時間帯よりも一定時間ｄ１分長く、すなわち、時刻（ｔ２＋ｄ１）まで、ゲイン切替信号を出力しつづける。ＰＦＣ回路２０では、ゲイン切替信号が印加されている間は、ゲインを一定量増加させて動作する。
【００６２】
〔Ｓ３〕負荷電流が増加したため、ＰＦＣ回路２０の出力電圧は低下する。ただし、ＰＦＣ回路２０には、電流変化検出回路４０からゲイン切替信号が与えられており、ゲインを増加させた出力制御が行われている。
【００６３】
このため、負荷電流の増加があっても、ＰＦＣ回路２０の出力電圧の落ち込みはΔＶに抑えられている。ＰＦＣ回路２０の当初の出力電圧Ｖ０から電圧ΔＶ低下しても、全体の電圧低下値は、ＤＣ−ＤＣコンバータ３０の入力電圧範囲Ｈの範囲内に収まるように、ＰＦＣ回路２０のゲインの増加設定がなされているものである。
【００６４】
このように、電流変化検出回路４０は、ＤＣ−ＤＣ電流の変化量が閾値を超える場合は、負荷変動が生じたことを認識して、ゲイン切替信号を出力し、負荷変動によるＰＦＣ回路２０の出力電圧低下を制御する。
【００６５】
これにより、負荷無変動状態から最初の負荷変動（第１の負荷変動）が生じた場合における電圧ドロップを確実に抑制することができ、該負荷変動によるスイッチング電源の効率低下を抑制することが可能になる。
【００６６】
（時間ｔ２〜ｔ３において）
負荷変動が無く、負荷電流の増加が停止する。よって、ＤＣ−ＤＣコンバータ３０からの出力電流の増加も停止して一定となっている。
【００６７】
〔Ｓ４〕電流変化検出回路４０は、時刻（ｔ２＋ｄ１）において、ゲイン切替信号の出力を停止し、ＰＦＣ回路２０のゲインを元のゲインに戻す。
〔Ｓ５〕電流変化検出回路４０は、時刻（ｔ２＋ｄ１）において、電圧制御信号をＰＦＣ回路２０へ出力する。電圧制御信号は、ＰＦＣ回路２０から出力される電圧を所定値Ｖｒで出力させるための信号である。
【００６８】
〔Ｓ６〕ＰＦＣ回路２０の出力電圧は、時間ｔ２〜（ｔ２＋ｄ１）において、所定値Ｖｒまで上昇する。
（時間ｔ３〜ｔ４において）
負荷変動が生じて負荷電流が減少し、ＤＣ−ＤＣコンバータ３０からの出力電流が減少したとする。
【００６９】
〔Ｓ７〕電流変化検出回路４０は、時間ｔ３〜ｔ４の区間における、ＤＣ−ＤＣコンバータ３０の出力電流の変化量（ｄｉ／ｄｔ）を検出する。そして、検出した電流変化量をあらかじめ設定してある閾値Ｔｈと比較する。
【００７０】
〔Ｓ８〕電流変化検出回路４０は、電流変化量が閾値Ｔｈを超えない場合は、ゲイン切替信号は出力しない。
（時間（ｔ２＋ｄ１）〜ｔ５において）
〔Ｓ９〕電流変化検出回路４０は、電圧制御信号をＰＦＣ回路２０に印加することで、時間（ｔ２＋ｄ１）〜ｔ５の区間において、ＰＦＣ回路２０の出力電圧を所定値Ｖｒに設定する。
【００７１】
このように、電流変化検出回路４０は、ゲイン切替信号の出力を停止すると、ゲイン切替信号の出力停止を契機にして、ＰＦＣ回路２０の出力電圧を所定値に上昇させるための電圧制御信号を一定時間出力する。そして、該一定時間の間で生じる可能性のある負荷変動（第２の負荷変動）によるＰＦＣ回路２０の出力電圧低下を制御する。
【００７２】
これにより、負荷無変動状態から最初の負荷変動（第１の負荷変動）が生じた後に生じる可能性のある負荷変動（第２の負荷変動）による電圧ドロップに対しても、電圧ドロップ低下抑制を効果的に実現することが可能になる。
【００７３】
図１０は動作タイミングチャートを示す図である。図９の時間帯Ｔ０の部分を示している。
（時間ｔ６〜ｔ９において）
時間ｔ６〜ｔ７の区間で、負荷変動が生じて負荷電流が増加し、ＤＣ−ＤＣコンバータ３０からの出力電流も増加したとする。また、時間ｔ８〜ｔ９の区間で、負荷変動が生じて負荷電流が減少し、ＤＣ−ＤＣコンバータ３０からの出力電流も減少したとする。負荷電流が増加して減少するまでの時間間隔ｔ７〜ｔ８は、図９の時間間隔ｔ２〜ｔ３よりも短いとする。
【００７４】
〔Ｓ１１〕電流変化検出回路４０は、時間ｔ６〜ｔ７の区間における、ＤＣ−ＤＣコンバータ３０の出力電流の変化量（ｄｉ／ｄｔ）を検出し、検出した電流変化量をあらかじめ設定してある閾値Ｔｈと比較する。
【００７５】
〔Ｓ１２〕電流変化検出回路４０は、時間ｔ６〜ｔ７における電流変化量が閾値Ｔｈを超えるので、ＰＦＣ回路２０へゲイン切替信号を出力する。この場合、電流変化検出回路４０は、ＤＣ−ＤＣコンバータ３０の出力電流が変化している時間帯よりも一定時間ｄ１分長く、ゲイン切替信号を出力しつづける。
【００７６】
〔Ｓ１３〕電流変化検出回路４０は、時間ｔ８〜ｔ９の区間における、ＤＣ−ＤＣコンバータ３０の出力電流の変化量（ｄｉ／ｄｔ）を検出し、検出した電流変化量をあらかじめ設定してある閾値Ｔｈと比較する。
【００７７】
〔Ｓ１４〕電流変化検出回路４０は、時間ｔ８〜ｔ９における電流変化量が閾値Ｔｈを超えるので、ＰＦＣ回路２０へゲイン切替信号を出力する。この場合、電流変化検出回路４０は、ＤＣ−ＤＣコンバータ３０の出力電流が変化している時間帯よりも一定時間ｄ１分長く、ゲイン切替信号を出力しつづける。
【００７８】
ここで、ＰＦＣ回路２０には、電流変化検出回路４０からゲイン切替信号が与えられており、ゲインを増加させた出力制御が行われる。この場合、ゲイン切替信号は、ＤＣ−ＤＣ出力電流が変化している時間帯よりも一定時間ｄ１分長い信号になっている。
【００７９】
仮に、ゲイン切替信号が、ＤＣ−ＤＣ出力電流が変化している時間帯と同一の長さの信号であるとすると、図１０のような、負荷電流の増加、減少が短時間の内に生じるような場合には、ゲイン切替信号は、櫛型形状の高周波パルス波形となる。しかし、このような高周波パルス波形を使用したゲイン制御は、回路の誤動作やノイズ発生の要因となる。
【００８０】
したがって、本技術では、ＤＣ−ＤＣコンバータ３０の出力電流が変化している時間帯よりも一定時間長いゲイン切替信号を生成して出力する。これにより、図１０のような、負荷電流の増加、減少が短時間の内に生じても、ＰＦＣ回路２０の動作の安定化を維持しながら、ゲイン制御を実行することが可能になる。
【００８１】
次に電流変化検出回路４０の構成について説明する。図１１は電流変化検出回路の構成例を示す図である。電流変化検出回路４０は、微分回路４１、ピークホールド回路４２、コンパレータ４３、基準電源Ｖｒｅｆ、伸長回路４４ａ、４４ｂおよびエッジ検出回路４５を備える。なお、伸長回路４４ａ、４４ｂには、例えば、ワンショット回路（モノマルチバイブレテータ）などを使用できる。
【００８２】
微分回路４１は、コンデンサＣ１１と抵抗Ｒ１１を含む。ピークホールド回路４２は、ダイオードＤ１１、コンデンサＣ１２および抵抗Ｒ１２を含む。
各素子の接続関係を記すと、コンデンサＣ１１の一端には、ＤＣ−ＤＣコンバータ３０から出力された電流が入力する。コンデンサＣ１１の他端は、抵抗Ｒ１１の一端と、ダイオードＤ１１のアノードと接続する。抵抗Ｒ１１の他端はＧＮＤに接続する。
【００８３】
ダイオードＤ１１のカソードは、コンデンサＣ１２の一端と、抵抗Ｒ１２の一端と、コンパレータ４３の入力端子（＋）と接続する。コンデンサＣ１２の他端と、抵抗Ｒ１２の他端はＧＮＤに接続する。
【００８４】
コンパレータ４３の入力端子（−）は、基準電源Ｖｒｅｆの正側電源端子と接続し、基準電源Ｖｒｅｆの負側電源端子は、ＧＮＤに接続する。コンパレータ４３の出力端子は、伸長回路４４ａの入力端と接続する。
【００８５】
伸長回路４４ａの出力端は、エッジ検出回路４５の入力端と接続し、また、伸長回路４４ａの出力端からはゲイン切替信号が出力される。エッジ検出回路４５の出力端は、伸長回路４４ｂの入力端と接続し、伸長回路４４ｂからは電圧制御信号が出力される。
【００８６】
ここで、微分回路４１は、ＤＣ−ＤＣ出力電流を微分フィルタリング（ハイパスフィルタリング）して電流変化信号を生成する。ピークホールド回路４２は、電流変化信号のピーク値を一定時間保持してピークホールド信号を出力する。
【００８７】
コンパレータ４３は、ピークホールド信号と基準電圧とを比較し、ピークホールド信号のレベルが基準電圧のレベルを超える区間においてＨレベル信号を出力する。コンパレータ４３から出力されたＨレベル信号は、伸長回路４４ａで一定時間伸長された後、ゲイン切替信号として出力される。
【００８８】
エッジ検出回路４５は、ゲイン切替信号の立ち下がり検出を行って、ゲイン切替信号の立ち下がり時にパルス信号を出力する。伸長回路４４ｂは、該パルス信号を伸長し、所要時間幅を持つパルス信号を、電圧制御信号として出力する。
【００８９】
なお、上記では、アナログ回路による構成を示したが、マイコン等を利用して、微分フィルタリングや、閾値比較処理などをプログラミングして、ファームウェア処理で実現することも可能である。
【００９０】
次に電圧設定回路５０の構成について説明する。図１２は電圧設定回路の構成例を示す図である。電圧設定回路５０ａは、絶縁伝送用のフォトカプラ５１、スイッチ素子Ｓｗ１、抵抗Ｒ３〜Ｒ６を備える。
【００９１】
なお、ＤＣ−ＤＣコンバータ３０は、トランスを含み、一次側と二次側で電気的に絶縁されている。このため、フォトカプラ５１を使用して、絶縁を保ったままでの信号伝送を行っている。
【００９２】
フォトカプラ５１の入力端には、電圧制御信号が入力する。抵抗Ｒ３の一端は、プルアップされ、抵抗Ｒ３の他端は、スイッチ素子Ｓｗ１のゲートと、フォトカプラ５１の一方の出力端と接続する。
【００９３】
抵抗Ｒ５の一端は、ダイオードＤ０のカソードと、コンデンサＣ０の一端と、ＤＣ−ＤＣコンバータ３０の一方の入力端と接続する。抵抗Ｒ５の他端は、ＰＦＣ制御回路２０ａの入力端と、抵抗Ｒ４の一端と、抵抗Ｒ６の一端と接続する。
【００９４】
抵抗Ｒ４の他端は、スイッチ素子Ｓｗ１のドレインと接続する。抵抗Ｒ６の他端は、ＧＮＤと、スイッチ素子Ｓｗ１のソースと、フォトカプラ５１の他方の出力端と接続する。
ここで、電流変化検出回路４０から出力される電圧制御信号が、フォトカプラ５１に入力すると、フォトカプラ５１は、入力された電圧制御信号を光に変換し、その光で受光素子を駆動することで導通して、Ｈレベル信号を出力する。電圧制御信号が入力されない場合、フォトカプラ５１は非導通となる。
【００９５】
図１３は抵抗分圧を示す図である。電圧設定回路５０ａにおける２段階の抵抗分圧状態を示している。電流変化検出回路４０から電圧制御信号が出力されないディセーブル区間では、スイッチ素子Ｓｗ１がＯＦＦとなる。
【００９６】
この場合、ＰＦＣ回路２０の出力電圧Ｖ１が、抵抗Ｒ５、Ｒ６によって抵抗分圧され、分圧された電圧が設定電圧となる。すなわち、このときの設定電圧Ｖｓは、（Ｒ６・Ｖ１）／（Ｒ５＋Ｒ６）である。
【００９７】
一方、電流変化検出回路４０から電圧制御信号が出力されるイネーブル区間では、スイッチ素子Ｓｗ１がＯＮする。この場合は、抵抗Ｒ４、Ｒ６が並列接続し、この並列合成した抵抗と、抵抗Ｒ５とが直列接続したときの抵抗分割にもとづく電圧が設定電圧となる。抵抗Ｒ４、Ｒ６の並列合成抵抗Ｒｃは、Ｒｃ＝（Ｒ４・Ｒ６）／（Ｒ４＋Ｒ６）であるので、設定電圧Ｖｓは、（Ｒｃ・Ｖ１）／（Ｒ５＋Ｒｃ）である。
【００９８】
このように、電圧設定回路５０ａでは、電圧制御信号のイネーブル、ディセーブルの各区間において、ＰＦＣ回路の出力電圧の抵抗分圧比をそれぞれ変えて、ＰＦＣ回路の出力電圧の設定値を求めることとした。これにより、２段階の電圧値を切り替えて設定することが可能となり、また、簡易な回路構成で電圧切替設定を行うことが可能になる。
【００９９】
図１４は電圧設定回路の構成例を示す図である。電圧設定回路５０ｂは、絶縁伝送用のフォトカプラ５１、パルス幅変調部５２、フィルタ５３、抵抗Ｒ３、Ｒ５および可変抵抗Ｒｖを備える。
【０１００】
パルス幅変調部５２の入力端には、電圧制御信号が入力する。パルス幅変調部５２の出力端は、フォトカプラ５１の入力端と接続する。抵抗Ｒ３の一端は、プルアップされ、抵抗Ｒ３の他端は、フォトカプラ５１の一方の出力端と、フィルタ５３内の抵抗Ｒｆの一端と接続する。フォトカプラ５１の他方の出力端は、ＧＮＤに接続する。
【０１０１】
抵抗Ｒｆの他端は、フィルタ５３内のコンデンサＣｆの一端と、可変抵抗Ｒｖの可変制御端子と接続し、コンデンサＣｆの他端は、ＧＮＤに接続する。抵抗Ｒ５の一端は、ダイオードＤ０のカソードと、コンデンサＣ０の一端と、ＤＣ−ＤＣコンバータ３０の一方の入力端と接続する。抵抗Ｒ５の他端は、ＰＦＣ制御回路２０ａの入力端と、可変抵抗Ｒｖの一端と接続する。可変抵抗Ｒｖの他端は、ＧＮＤに接続する。
【０１０２】
ここで、電流変化検出回路４０から電圧制御信号が出力されると、パルス幅変調部５２は、電圧制御信号が出力されている間、パルス幅変調信号（ＰＷＭ信号）を生成して出力する。
【０１０３】
フォトカプラ５１は、ＰＷＭ信号を受信し、入力されたＰＷＭ信号を光に変換し、その光で受光素子を駆動することで導通して、Ｈレベル信号を出力する。ＰＷＭ信号が入力されない場合、フォトカプラ５１は非導通となる。
【０１０４】
フィルタ５３は、フォトカプラ５１からの出力信号をローパスフィルタリングして直流信号にして、可変抵抗Ｒｖの可変制御端子に入力する。可変抵抗Ｒｖは、フィルタ５３から出力される信号のＨレベル幅に応じて抵抗値を可変する。
【０１０５】
このように、電圧設定回路５０ｂでは、電圧制御信号をパルス幅変調したＰＷＭ信号を生成し、ＰＷＭ信号のパルス幅に応じてＰＦＣ回路の出力電圧を抵抗分圧する抵抗値を可変して、ＰＦＣ回路の出力電圧に対して、連続して分圧した電圧値を設定する構成とした。
【０１０６】
これにより、ＰＦＣ回路の出力電圧を連続的な電圧値に柔軟に切り替えて設定することが可能となり、また、簡易な回路構成で電圧切替を行うことが可能になる。さらに、出力電圧設定の切替が連続的に行えるので、オーバシュートを低減することも可能になる。
【０１０７】
次にシミュレーション結果について説明する。図１５は電源効率のシミュレーション結果を示す図である。縦軸は効率（％）、横軸はＰＦＣ回路の出力電力（Ｗ）である。グラフｇ１１は、本技術を適用したスイッチング電源の効率特性曲線（３７５Ｖ）、グラフｇ１２は、従来のスイッチング電源の効率特性曲線（４００Ｖ）である。
【０１０８】
ＰＦＣ回路の出力電圧を４００Ｖに設定した従来のスイッチング電源の効率と、ＰＦＣ回路の出力電圧を３７５Ｖに設定した本技術のスイッチング電源との比較において、例えば、出力電力がＰ１（Ｗ）のとき、０．２５ポイント効率がアップしていることがわかる。
【０１０９】
図１６は力率のシミュレーション結果を示す図である。縦軸は力率、横軸はＰＦＣ回路の出力電力（Ｗ）である。グラフｇ２１は、本技術を適用したスイッチング電源の力率特性曲線（３７５Ｖ）、グラフｇ２２は、従来のスイッチング電源の力率特性曲線（３７５Ｖ）、グラフｇ２３は、従来のスイッチング電源の力率特性曲線（４００Ｖ）である。
【０１１０】
領域ｒは、８０ＰＬＵＳのTITANIUM条件を満たさない領域を示しているが、本技術を適用したスイッチング電源の力率は、領域ｒに重ならず、８０ＰＬＵＳのTITANIUM条件を満たしていることがわかる。
【０１１１】
なお、８０ＰＬＵＳとは、コンピュータ用電源ユニットの電力変換効率に関する規格の１つである（ＡＣ−ＤＣ変換効率が８０％以上を実現できる電気機器に与えられる認定規格）。また、変換効率の度合いにより、ランクが分けられており、９８％以上の変換効率を持つ電源ユニットには、現時点で最高のTITANIUMと呼ばれる認定を受けることができる。
【０１１２】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
【符号の説明】
【０１１３】
１  電源装置
１ａ  ＰＦＣ回路
１ｂ  ＤＣ−ＤＣコンバータ
１ｃ  電流変化検出部
１ｄ  電圧設定部
【図１】
2015100244.tif 000003
【図２】
2015100244.tif 000004
【図３】
2015100244.tif 000005
【図４】
2015100244.tif 000006
【図５】
2015100244.tif 000007
【図６】
2015100244.tif 000008
【図７】
2015100244.tif 000009
【図８】
2015100244.tif 000010
【図９】
2015100244.tif 000011
【図１０】
2015100244.tif 000012
【図１１】
2015100244.tif 000013
【図１２】
2015100244.tif 000014
【図１３】
2015100244.tif 000015
【図１４】
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【図１５】
2015100244.tif 000017
【図１６】
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