(57)【要約】【課題】異常シャットダウンが発生したときの表示パネルへの電荷の残存を抑制する。【解決手段】携帯端末が、ソース線とゲート線とを備える表示パネルと、電力蓄積デバイスと、電源回路部と、ゲート線駆動部と、ソース線駆動部と、レギュレータと、ロジック回路と、電荷輸送経路とを具備する。電源回路部は、第１ロジック電源電圧とアナログ電源電圧とを生成し、それぞれ第１電源ライン及び第２電源ラインに供給する。レギュレータは、第１ロジック電源電圧を降圧して第２ロジック電源電圧を生成し、第２ロジック電源電圧を第３電源ラインに供給する。ロジック回路は、更に、第１電源ラインの電圧の低下に応答して、表示パネルに蓄積されている電荷が放電されるようにソース線駆動部とゲート線駆動部とを制御する。電荷輸送経路は、第１電源ラインの電圧の低下に応答して、第２電源ラインから第３電源ラインに電荷を輸送するように構成される。【選択図】図５
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【特許請求の範囲】
【請求項１】
ソース線とゲート線とを備える表示パネルと、
電力蓄積デバイスと、
前記電力蓄積デバイスから受け取った電力から第１ロジック電源電圧と、前記第１ロジック電源電圧よりも高いアナログ電源電圧とを生成し、前記第１ロジック電源電圧を第１電源ラインに供給し、前記アナログ電源電圧を第２電源ラインに供給する電源回路部と、
前記ゲート線を駆動するゲート線駆動部と、
前記ソース線を駆動するソース線駆動部と、
前記第１ロジック電源電圧を受け取る入力を有し、前記第１ロジック電源電圧を降圧して第２ロジック電源電圧を生成し、前記第２ロジック電源電圧を第３電源ラインに供給するように構成された第１レギュレータと、
前記第３電源ラインから前記第２ロジック電源電圧を受け取って、前記ゲート線駆動部と前記ソース線駆動部とを制御するように構成されたロジック回路と、
電荷輸送経路
とを具備し、
前記ロジック回路は、前記第１電源ラインの電圧及び前記第２電源ラインの電圧の少なくとも一方の低下に応答して、前記表示パネルに蓄積されている電荷が放電されるように前記ソース線駆動部と前記ゲート線駆動部とを制御するように構成され、
前記電荷輸送経路は、前記第１電源ラインの電圧の低下に応答して、前記第２電源ラインから前記第３電源ラインに電荷を輸送するように構成された
携帯端末。
【請求項２】
請求項１に記載の携帯端末であって、
前記電荷輸送経路は、前記第２電源ラインと前記第１レギュレータの入力の間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項３】
請求項１に記載の携帯端末であって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第１レギュレータの入力の間に接続された第１スイッチ
とを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項４】
請求項２又は３に記載の携帯端末であって、
更に、
前記第２電源ラインに挿入された第２スイッチを具備し、
前記第２スイッチは、前記第１電源ラインの電圧の低下に応答してオフ状態になるように構成された
携帯端末。
【請求項５】
請求項１に記載の携帯端末であって、
前記ゲート線駆動部の少なくとも一部と、前記ソース線駆動部と、前記第１レギュレータと、前記ロジック回路とが、表示パネルドライバに集積化され、
前記第１電源ライン及び前記第２電源ラインは、前記表示パネルドライバの外部に設けられ、
前記電荷輸送経路は、前記表示パネルドライバの外部に設けられ、前記第１電源ラインと前記第２電源ラインの間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項６】
請求項５に記載の携帯端末であって、
更に、
前記表示パネルドライバの外部に設けられ、前記第２電源ラインに挿入された第２スイッチを具備し、
前記第２スイッチは、前記第１電源ラインの電圧の低下に応答してオフ状態になるように構成された
携帯端末。
【請求項７】
請求項１に記載の携帯端末であって、
前記電荷輸送経路は、前記第２電源ラインと前記第３電源ラインの間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項８】
請求項１に記載の携帯端末であって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第３電源ラインの間に接続された第１スイッチ
とを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項９】
請求項１に記載の携帯端末であって、
前記ゲート線駆動部の少なくとも一部と、前記ソース線駆動部と、前記第１レギュレータと、前記ロジック回路と、前記第３電源ラインとが、表示パネルドライバに集積化され、
前記表示パネルドライバは、前記第３電源ラインに接続された外部接続端子を備え、
前記第１電源ライン及び前記第２電源ラインは、前記表示パネルドライバの外部に設けられ、
前記電荷輸送経路は、前記表示パネルドライバの外部に設けられ、前記第１電源ラインと前記外部接続端子の間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
携帯端末。
【請求項１０】
請求項１に記載の携帯端末であって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第１レギュレータの入力の間に、前記第２レギュレータの出力から前記第１レギュレータの入力に向けて順方向電流を流すように接続されたダイオード素子
とを備えている
携帯端末。
【請求項１１】
ソース線とゲート線とを備える表示パネルを駆動する表示パネルドライバであって、
第１ロジック電源電圧を外部から受け取る第１外部電源端子と、
アナログ電源電圧を外部から受け取る第２外部電源端子と、
前記第１外部電源端子に接続された第１電源ラインと、
前記第２外部電源端子に接続された第２電源ラインと、
前記ゲート線を駆動するゲートドライバを制御するゲート制御信号、又は、前記ゲート線を駆動するゲート駆動信号を生成するゲート制御駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記第１ロジック電源電圧を受け取る入力を有し、前記第１ロジック電源電圧を降圧して第２ロジック電源電圧を生成し、前記第２ロジック電源電圧を第３電源ラインに供給するように構成された第１レギュレータと、
前記第３電源ラインから前記第２ロジック電源電圧を受け取って、前記ソース線駆動回路と前記ゲート制御駆動回路とを制御するように構成されたロジック回路と、
電荷輸送経路
とを具備し、
前記ロジック回路は、前記第１外部電源端子の電圧と前記第２外部電源端子の電圧の少なくとも一方の低下に応答して、前記表示パネルに蓄積されている電荷が放電されるように前記ソース線駆動回路と前記ゲート制御駆動回路とを制御するように構成され、
前記電荷輸送経路は、前記第１外部電源端子の電圧の低下に応答して、前記第２電源ラインから前記第３電源ラインに電荷を輸送するように構成された
表示パネルドライバ。
【請求項１２】
請求項１１に記載の表示パネルドライバであって、
前記電荷輸送経路は、前記第２電源ラインと前記第１レギュレータの入力の間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
表示パネルドライバ。
【請求項１３】
請求項１１に記載の表示パネルドライバであって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第１レギュレータの入力の間に接続された第１スイッチ
とを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
表示パネルドライバ。
【請求項１４】
請求項１２又は１３に記載の表示パネルドライバであって、
更に、
前記第２電源ラインに挿入された第２スイッチを具備し、
前記第２スイッチは、前記第１電源ラインの電圧の低下に応答してオフ状態になるように構成された
表示パネルドライバ。
【請求項１５】
請求項１１に記載の表示パネルドライバであって、
前記電荷輸送経路は、前記第２電源ラインと前記第３電源ラインの間に接続された第１スイッチを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
表示パネルドライバ。
【請求項１６】
請求項１１に記載の表示パネルドライバであって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第３電源ラインの間に接続された第１スイッチ
とを備えており、
前記第１スイッチは、前記第１電源ラインの電圧の低下に応答してオン状態になるように構成された
表示パネルドライバ。
【請求項１７】
請求項１１に記載の表示パネルドライバであって、
前記電荷輸送経路は、
前記第２電源ラインに入力が接続された第２レギュレータと、
前記第２レギュレータの出力と前記第１レギュレータの入力の間に、前記第２レギュレータの出力から前記第１レギュレータの入力に向けて順方向電流を流すように接続されたダイオード素子
とを備えている
表示パネルドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯端末及び表示パネルドライバに関し、特に、電力蓄積デバイス（例えば、電池）からの電力供給が停止したときにおける表示パネルドライバの動作の最適化に関する。
【背景技術】
【０００２】
携帯電話、スマートフォン、タブレット端末その他の携帯端末は、一般に、電池その他の電力蓄積デバイスを備えており、携帯端末に搭載されている各デバイスは、当該電力蓄積デバイスから電力の供給を受けて動作する。
【０００３】
携帯端末の設計として考慮すべき事項の一つは、電力蓄積デバイスからの電力供給が突然に遮断される事態が発生し得るということである。電力蓄積デバイスからの電力供給が遮断される最も典型的な事例は、電力蓄積デバイスがユーザによって携帯端末から取り外される場合である。多くの携帯端末は、電池がユーザによって交換可能であるように設計されており、このような設計では、ユーザが電池を携帯端末から取り外すことがある。また、電池がユーザによって容易には取り外しできないように携帯端末が設計されている場合でも、製品検査工程においては、検査者によって電池が取り外されることがあり得る。
【０００４】
電力蓄積デバイスからの電力供給が突然に遮断されると、システムの動作が継続不可能になり、異常シャットダウンが発生する。携帯端末は、電力蓄積デバイスからの電力供給が突然に遮断されることによる異常シャットダウンが発生しても、異常動作を起こさないように設計されることが望ましい。
【０００５】
携帯端末には、一般に、液晶表示装置その他のパネル表示装置が搭載されるので、異常シャットダウンが発生した場合には、パネル表示装置も異常な動作をしないことが望まれる。このような背景から、発明者は、異常シャットダウンが発生した時の、パネル表示装置の異常動作の抑制について検討を行っている。
【０００６】
発明者が検討している異常動作の一つは、パネル表示装置の表示パネルへの電荷の残存である。一般に、システムが正常にシャットダウンされる場合には、表示パネルの電荷の放電が行われた後でシステムの動作が停止される。一方、電力蓄積デバイスからの電力供給の遮断によって異常シャットダウンが発生した場合、パネル表示装置の表示パネルに電荷が残存したままシステムの動作が停止してしまう事態が発生し得る。パネル表示装置の表示パネルに電荷が残存していると、表示パネルの焼き付きが発生したり、表示パネルに異常な表示が現れたりすることがある。
【０００７】
このような背景から、電力供給の遮断による異常シャットダウンが発生した場合に、表示パネルへの異常表示を抑制するための技術が提供されることが望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、電力蓄積デバイスからの電力供給の遮断による異常シャットダウンが発生したときに表示パネルへの電荷の残存を抑制するための技術を提供することにある。
【０００９】
本発明の他の目的、課題、新規な特徴は、下記の記載から理解されるであろう。
【課題を解決するための手段】
【００１０】
本発明の一の観点では、携帯端末が、ソース線とゲート線とを備える表示パネルと、電力蓄積デバイスと、電源回路部と、ゲート線を駆動するゲート線駆動部と、ソース線を駆動するソース線駆動部と、第１レギュレータと、ロジック回路と、電荷輸送経路とを具備する。電源回路部は、電力蓄積デバイスから受け取った電力から第１ロジック電源電圧と、第１ロジック電源電圧よりも高いアナログ電源電圧とを生成し、第１ロジック電源電圧を第１電源ラインに供給し、アナログ電源電圧を第２電源ラインに供給する。第１レギュレータは、第１ロジック電源電圧を降圧して第２ロジック電源電圧を生成し、第２ロジック電源電圧を第３電源ラインに供給するように構成されている。ロジック回路は、第３電源ラインから第３電源電圧を受け取って、ゲート線駆動部とソース線駆動部とを制御するように構成されている。ここで、ロジック回路は、前記第１電源ラインの電圧と前記第２電源ラインの電圧の少なくとも一方の低下に応答して、表示パネルに蓄積されている電荷が放電されるようにソース線駆動部とゲート線駆動部とを制御するように構成される。電荷輸送経路は、第１電源ラインの電圧の低下に応答して、第２電源ラインから第３電源ラインに電荷を輸送するように構成される。
【００１１】
本発明の他の観点では、ソース線とゲート線とを備える表示パネルを駆動する表示パネルドライバが提供される。当該表示パネルドライバは、第１ロジック電源電圧を外部から受け取る第１外部電源端子と、アナログ電源電圧を外部から受け取る第２外部電源端子と、第１外部電源端子に接続された第１電源ラインと、第２外部電源端子に接続された第２電源ラインと、ゲート線を駆動するゲートドライバを制御するゲート制御信号、又は、ゲート線を駆動するゲート駆動信号を生成するゲート制御駆動回路と、ソース線を駆動するソース線駆動回路と、第１ロジック電源電圧を降圧して第２ロジック電源電圧を生成し、第２ロジック電源電圧を第３電源ラインに供給するように構成された第１レギュレータと、第３電源ラインから第２ロジック電源電圧を受け取って、ソース線駆動回路とゲート制御駆動回路とを制御するように構成されたロジック回路と、電荷輸送経路とを具備する。ロジック回路は、第１外部電源端子の電圧と第２外部電源端子の電圧の少なくとも一方の低下に応答して、表示パネルに蓄積されている電荷が放電されるようにソース線駆動回路とゲート制御駆動回路とを制御するように構成されている。電荷輸送経路は、第１電源ラインの電圧の低下に応答して、第２電源ラインから第３電源ラインに電荷を輸送するように構成されている。
【発明の効果】
【００１２】
本発明によれば、電力蓄積デバイスからの電力供給の遮断による異常シャットダウンが発生したときに表示パネルへの電荷の残存を抑制するための技術を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】携帯端末の構成の例を示すブロック図である。
【図２】図１の携帯端末の液晶コントローラドライバの動作の例を示す概念図である。
【図３】電力蓄積デバイス（最も典型的には電池）からの電力供給の遮断によって異常シャットダウンが発生した場合における表示パネルドライバの動作の例を示す概念図である。
【図４】本発明の第１の実施形態における携帯端末の構成を部分的に示すブロック図である。
【図５】第１の実施形態における液晶コントローラドライバの構成を示すブロック図である。
【図６】第１の実施形態におけるレギュレータ及び検出器の構成を示すブロック図である。
【図７Ａ】第１の実施形態における、異常シャットダウンが発生したときの液晶コントローラドライバの動作を示す概念図である。
【図７Ｂ】第１の実施形態における、異常シャットダウンが発生したときの液晶コントローラドライバの動作を示すタイミングチャートである。
【図８】第１の実施形態における液晶コントローラドライバの構成の変形例を示すブロック図である。
【図９】第１の実施形態における液晶コントローラドライバの構成の他の変形例を示すブロック図である。
【図１０】第１の実施形態における液晶コントローラドライバの構成の更に他の変形例を示すブロック図である。
【図１１】第２の実施形態における液晶コントローラドライバの構成を示すブロック図である。
【図１２】第２の実施形態におけるレギュレータ及び検出器の構成を示すブロック図である。
【図１３Ａ】第２の実施形態における、異常シャットダウンが発生したときの液晶コントローラドライバの動作を示す概念図である。
【図１３Ｂ】第２の実施形態における、異常シャットダウンが発生したときの液晶コントローラドライバの動作を示すタイミングチャートである。
【図１４】第２の実施形態における液晶コントローラドライバの構成の変形例を示すブロック図である。
【図１５】第３の実施形態における携帯端末及び液晶コントローラドライバの構成を示すブロック図である。
【図１６】第３の実施形態における、異常シャットダウンが発生したときの携帯端末及び液晶コントローラドライバの動作を示す概念図である。
【図１７】第３の実施形態における携帯端末及び液晶コントローラドライバの構成の変形例を示すブロック図である。
【図１８】図１７の変形例における、異常シャットダウンが発生したときの携帯端末及び液晶コントローラドライバの動作を示す概念図である。
【図１９】第４の実施形態における液晶コントローラドライバの構成を示すブロック図である。
【図２０】第２の実施形態における、異常シャットダウンが発生したときの液晶コントローラドライバの動作を示す概念図である。
【図２１】第１乃至第４の実施形態における、ゲート線を駆動する回路群の構成の変形例を示すブロック図である。
【図２２】第１乃至第４の実施形態における、ゲート線を駆動する回路群の構成の他の変形例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下では、まず、本発明の技術的意義の理解を容易にするために、携帯端末の典型的な構成、及び、電力蓄積デバイス（最も典型的には電池）からの電力供給の遮断によって異常シャットダウンが発生した場合における表示パネルドライバの動作の例について説明する。
【００１５】
図１は、携帯端末（例えば、携帯電話、スマートフォン、タブレット端末）の構成の例を示すブロック図である。図１の携帯端末１は、メインボード２、電池３、マイク４、スピーカ５、アンテナモジュール６、及び、液晶表示パネル７を備えている。メインボード２には、音声インターフェース１１と、ベースバンド／アプリケーションプロセッサ１２と、ＤＳＰ（digital  signal  processor）１３と、ＡＳＩＣ（application  specific  integrated circuit）１４と、マイクロコンピュータ１５、高周波インターフェース１６、メモリ１７、システムＰＭＩＣ（power management IC）１８、及び、液晶コントローラドライバ２０が搭載されている。ここで、液晶コントローラドライバ２０は、液晶表示パネル７を駆動する表示パネルドライバであり、液晶表示パネル７と液晶コントローラドライバ２０とで表示装置が構成されている。
【００１６】
メインボード２に搭載された各デバイスは、電池３からの電力の供給を受けて動作する。詳細には、システムＰＭＩＣ１８は、電池３から受け取った電力から、メインボード２の各デバイスに供給される電源電圧を発生する。システムＰＭＩＣ１８は、当該携帯端末１が外部電源（例えば、商用ＡＣ電源）に接続されたときに電池３を充電する機能も有している。
【００１７】
図２は、図１の携帯端末１の液晶コントローラドライバ２０の動作の例を示す概念図である。携帯端末１のシステムが正常に動作している場合、図２の上図に図示されているように、システムＰＭＩＣ１８は、電池３から受け取った電力から、少なくとも１つのアナログ電源電圧と、ロジック電源電圧ＩＯＶＣＣとを生成する。ここで、アナログ電源電圧とは、液晶コントローラドライバ２０のアナログ回路（例えば、液晶コントローラドライバ２０に搭載される電源回路や出力アンプ等）を動作させるために使用される電源電圧であり、図２では、３つのアナログ電源電圧ＶＣＩ、ＶＳＰ、ＶＳＮが液晶コントローラドライバ２０に供給される例が図示されている。一方、ロジック電源電圧ＩＯＶＣＣとは、液晶コントローラドライバ２０に搭載されているロジック回路を動作させるために使用される電源電圧である。液晶コントローラドライバ２０は、システムＰＭＩＣ１８から受け取ったアナログ電源電圧ＶＣＩ、ＶＳＰ、ＶＳＮ、及び、ロジック電源電圧ＩＯＶＣＣで動作して、液晶表示パネル７に所望の画像を表示する。
【００１８】
携帯端末１のシステムが正常にシャットダウンされる場合、液晶コントローラドライバ２０は、液晶表示パネル７の表示を停止するための動作、具体的には、液晶表示パネル７に存在している電荷を放電する動作を行う。例えば、液晶コントローラドライバ２０は、液晶表示パネル７のソース線を順次に選択すると共に全てのソース線を接地し、これにより、液晶表示パネル７の各画素の電荷を放電する動作を行う。このような動作により、液晶表示パネル７の異常表示（即ち、液晶表示パネル７に異常な画像が表示される不具合）が防止される。液晶表示パネル７の表示を停止するための動作は、液晶コントローラドライバ２０のロジック回路によって制御される。
【００１９】
図３を参照して、電力蓄積デバイスとして動作する電池３がユーザによって取り外される等、電池３からの電力供給が遮断されることによって携帯端末１のシステムが異常にシャットダウンする場合でも、液晶表示パネル７の異常表示は回避されることが望ましい。一つの問題は、電池３から液晶コントローラドライバ２０に電力が供給されない状態で、液晶表示パネル７の異常表示を防ぐための動作を行わなければならないことである。液晶表示パネル７の異常表示を防ぐための動作は、液晶コントローラドライバ２０のロジック回路によって制御されるが、ロジック回路は、電池３からの電力供給が無い状態で動作しなければならない。
【００２０】
一つの解決手法としては、図３の下図に図示されているように、ロジック電源電圧ＩＯＶＣＣを液晶コントローラドライバ２０に供給するために用いられる電源ライン２１に接続されたバイパスキャパシタ２２の電荷を利用することが考えられる。電源ライン２１と接地端子の間には、一般に、電源ライン２１の電圧を安定化するためにバイパスキャパシタ２２が接続される。バイパスキャパシタ２２に蓄積されている電荷で電源ライン２１の電圧を維持して液晶コントローラドライバ２０のロジック回路を動作させれば、液晶表示パネル７の異常表示を防ぐための動作を行うことができる。
【００２１】
しかしながら、このような手法で液晶表示パネル７の異常表示を防ぐための動作を完全に行うためには、バイパスキャパシタ２２の容量を大きくすることが必要になり、これは、携帯端末１の実装に悪影響を及ぼし得る。
【００２２】
以下に述べられる本発明の実施形態は、このような問題に対処するための技術に関連するものである。以下に述べられる実施形態では、電池３からの電力供給の遮断による異常シャットダウンが発生した場合に、液晶表示パネル７の異常表示の発生を抑制するための技術が提示される。
【００２３】
（第１の実施形態）
図４は、本発明の第１の実施形態における携帯端末１の構成を示すブロック図である。図４には、携帯端末１のうち、液晶表示パネル７の駆動に関連する部分のみが図示されている。
【００２４】
電池３がシステムＰＭＩＣ１８に接続されており、システムＰＭＩＣ１８は、電池３から電力の供給を受けてロジック電源電圧ＩＯＶＣＣとアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩとを生成する。ロジック電源電圧ＩＯＶＣＣは、液晶コントローラドライバ２０のロジック回路を動作させるために用いられる電源電圧である。アナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩは、液晶コントローラドライバ２０のアナログ回路を動作させるために用いられる電源電圧である。アナログ電源電圧ＶＳＰ、ＶＣＩは、いずれも、ロジック電源電圧ＩＯＶＣＣより高い。一方、アナログ電源電圧ＶＳＮは、負の電源電圧である。一例としては、ロジック電源電圧ＩＯＶＣＣは１．８Ｖであり、アナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩは、それぞれ、６．０Ｖ、−６．０Ｖ、３．０Ｖである。
【００２５】
ロジック電源電圧ＩＯＶＣＣは、電源ライン２１によって液晶コントローラドライバ２０に供給される。一方、アナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩは、それぞれ、電源ライン２３ａ、２３ｂ、２３ｃによって液晶コントローラドライバ２０に供給される。なお、図４には、３つのアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩのみが図示されているが、更に多数のアナログ電源電圧が液晶コントローラドライバ２０に供給されてもよい。
【００２６】
ロジック電源電圧ＩＯＶＣＣを液晶コントローラドライバ２０に供給する電源ライン２１には、電源ライン２１の電圧を維持するためのバイパスキャパシタ２２が接続される。バイパスキャパシタ２２は、電源ライン２１と接地端子の間に接続される。加えて、アナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩを液晶コントローラドライバ２０に供給する電源ライン２３ａ、２３ｂ、２３ｃには、それぞれ、電源ライン２３ａ、２３ｂ、２３ｃの電圧を維持するためのバイパスキャパシタ２４ａ、２４ｂ、２４ｃが接続される。バイパスキャパシタ２４ａ、２４ｂ、２４ｃは、それぞれ、電源ライン２３ａ、２３ｂ、２３ｃと接地端子の間に接続される。
【００２７】
液晶コントローラドライバ２０は、液晶表示パネル７を駆動する機能を有している。詳細には、液晶表示パネル７は、ソース線（信号線、データ線とも呼ばれる）と、ゲート線（走査線、アドレス線とも呼ばれる）と、画素とが配置された表示部７ａと、ゲート線を駆動するＧＩＰ回路７ｂとを備えている。ＧＩＰ回路７ｂは、液晶表示パネル７のガラス基板の上にＣＯＧ（circuit  on  glass）技術で集積化されてもよい。
【００２８】
液晶コントローラドライバ２０は、表示部７ａのソース線を駆動し、更に、ＧＩＰ回路７ｂを制御する機能を有している。詳細には、液晶コントローラドライバ２０は、ソース駆動信号Ｓ１〜Ｓｍを表示部７ａのソース線に供給して該ソース線を駆動し、更に、ＧＩＰ回路７ｂを制御するゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎをＧＩＰ回路７ｂに供給する。
【００２９】
図５は、本実施形態の液晶コントローラドライバ２０の構成を部分的に示すブロック図である。液晶コントローラドライバ２０は、ロジック回路３１と、ゲート制御駆動回路３２と、ソース駆動回路３３とを備えている。ロジック回路３１と、ゲート制御駆動回路３２と、ソース駆動回路３３とは、液晶コントローラドライバ２０にモノリシックに集積化されている。ロジック回路３１は、ゲート制御駆動回路３２とソース駆動回路３３とを制御する。ゲート制御駆動回路３２は、ＧＩＰ回路７ｂを制御するゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成する。ソース駆動回路３３は、ソース線を駆動するソース駆動信号Ｓ１〜Ｓｍを生成する。後述されるように、ロジック回路３１は、電池３からの電力供給が遮断されて異常シャットダウンが発生したときに、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を行う機能を有している。
【００３０】
上述のように、本実施形態の液晶コントローラドライバ２０は、システムＰＭＩＣ１８からアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩとロジック電源電圧ＩＯＶＣＣとを受け取って動作する。液晶コントローラドライバ２０は、アナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩを外部から（即ち、システムＰＭＩＣ１８から）それぞれ受け取る外部電源端子５１、５２、５３と、ロジック電源電圧ＩＯＶＣＣを外部から受け取る外部電源端子５４とを有している。
【００３１】
液晶コントローラドライバ２０において各回路に電源電圧を供給する電源系統は、ＩＯＶＣＣ電源ライン３４と、レギュレータ３５と、ＶＤＤ電源ライン３６と、ＶＳＰ電源ライン３７ａと、ＶＳＮ電源ライン３７ｂと、ＶＣＩ電源ライン３７ｃと、液晶駆動電源生成回路３８と、ＶＧＨ電源ライン３９ａと、ＶＧＬ電源ライン３９ｂとを備えている。即ち、ＩＯＶＣＣ電源ライン３４と、レギュレータ３５と、ＶＤＤ電源ライン３６と、ＶＳＰ電源ライン３７ａと、ＶＳＮ電源ライン３７ｂと、ＶＣＩ電源ライン３７ｃと、液晶駆動電源生成回路３８と、ＶＧＨ電源ライン３９ａと、ＶＧＬ電源ライン３９ｂとが、液晶コントローラドライバ２０に集積化されている。
【００３２】
ＩＯＶＣＣ電源ライン３４は、外部電源端子５４に接続された内部電源配線であり、システムＰＭＩＣ１８から外部電源端子５４に供給されたロジック電源電圧ＩＯＶＣＣをレギュレータ３５に供給する。
【００３３】
レギュレータ３５は、ロジック電源電圧ＩＯＶＣＣを降圧してロジック電源電圧ＶＤＤを生成し、生成したロジック電源電圧ＶＤＤをＶＤＤ電源ライン３６に供給する。
【００３４】
ＶＤＤ電源ライン３６は、レギュレータ３５によって生成されたロジック電源電圧ＶＤＤをロジック回路３１に供給する内部電源配線である。ロジック回路３１は、ロジック電源電圧ＶＤＤで動作する。
【００３５】
ＶＳＰ電源ライン３７ａ、ＶＳＮ電源ライン３７ｂ、ＶＣＩ電源ライン３７ｃは、それぞれ外部電源端子５１、５２、５３に接続されている内部電源配線であり、システムＰＭＩＣ１８から外部電源端子５１、５２、５３に供給されたアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩを液晶駆動電源生成回路３８に供給する。図５には図示されていないが、アナログ電源電圧ＶＳＰ、ＶＳＮは、ソース駆動回路３３にも供給されており、ソース駆動回路３３は、アナログ電源電圧ＶＳＰ、ＶＳＮを用いてソース駆動信号Ｓ１〜Ｓｍを生成する。
【００３６】
液晶駆動電源生成回路３８は、供給されたアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩから、液晶コントローラドライバ２０の各回路において液晶表示パネル７の駆動のために使用される様々な電源電圧を生成する。例えば、液晶駆動電源生成回路３８は、アナログ電源電圧ＶＣＩを昇圧してゲートハイ電圧ＶＧＨを生成すると共に、アナログ電源電圧ＶＣＩからゲートロー電圧ＶＧＬを生成し、生成したゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬを、それぞれ、ＶＧＨ電源ライン３９ａ、ＶＧＬ電源ライン３９ｂに供給する。ここで、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬは、液晶表示パネル７のゲート線を駆動する回路群（本実施形態では、液晶表示パネル７のＧＩＰ回路７ｂ、及び、ゲート制御駆動回路３２）の動作に用いられる電源電圧である。より具体的には、ゲートハイ電圧ＶＧＨとは、液晶表示パネル７のゲート線のうちの選択ゲート線に供給されるべき電圧と同一の電圧レベルを有する、比較的に高い正の電源電圧（例えば、１５Ｖ）である。一方、ゲートロー電圧ＶＧＬとは、液晶表示パネル７の非選択ゲート線に供給されるべき電圧と同一の電圧レベルを有する、所定の負の電源電圧である。液晶駆動電源生成回路３８には、昇圧動作に用いられる昇圧キャパシタ２５が接続される。本実施形態では、昇圧キャパシタ２５は、液晶コントローラドライバ２０の外部に設けられた外付けキャパシタとして実装される。
【００３７】
ＶＧＨ電源ライン３９ａ、ＶＧＬ電源ライン３９ｂは、それぞれ、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬをゲート制御駆動回路３２に供給する。更に、ＶＧＨ電源ライン３９ａ、ＶＧＬ電源ライン３９ｂは、それぞれ、外部接続端子５５、５６に接続されている。外部接続端子５５、５６は、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬを液晶表示パネル７のＧＩＰ回路７ｂに供給する電源ライン２６ａ、２６ｂに接続されている。ＧＩＰ回路７ｂは、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬの供給を受けて動作する。電源ライン２６ａ、２６ｂには、それぞれ、電源ライン２６ａ、２６ｂの電圧を維持するためのバイパスキャパシタ２７ａ、２７ｂが接続される。
【００３８】
なお、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬをＧＩＰ回路７ｂに供給する代わりに、ＧＩＰ回路７ｂが、ゲート制御駆動回路３２から供給されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎのいずれかを電源電圧として用いて動作しても良い。この場合でも、ＶＧＨ電源ライン３９ａ、ＶＧＬ電源ライン３９ｂの電圧を維持するために、外部接続端子５５、５６と接地端子の間にバイパスキャパシタ２７ａ、２７ｂが接続される。
【００３９】
本実施形態の液晶コントローラドライバ２０の一つの特徴は、電池３からの電力供給が遮断されたときに、アナログ電源電圧を液晶コントローラドライバ２０に供給する電源ライン及びそれに接続されているバイパスキャパシタに蓄積されている電荷を利用してロジック回路３１を動作させることである。より具体的には、本実施形態の液晶コントローラドライバ２０は、電池３からの電力供給が遮断されたときに、電源ライン２３ａ及びバイパスキャパシタ２４ａに蓄積されている電荷をＶＤＤ電源ライン３６に輸送することによってＶＤＤ電源ライン３６の電圧を維持し、これにより、ロジック回路３１を動作させるように構成されている。通常動作時には、電源ライン２３ａに（ロジック電源電圧ＩＯＶＣＣと比較して）比較的に高いアナログ電源電圧ＶＳＰが供給されているため、電源ライン２３ａ及びバイパスキャパシタ２４ａに比較的に多くの電荷が蓄積される。よって、電池３からの電力供給が遮断された場合でも、電源ライン２３ａ及びバイパスキャパシタ２４ａに蓄積されている電荷を利用してロジック回路３１を動作させれば、ロジック回路３１を比較的長時間動作させることができる。ロジック回路３１が動作可能である間にゲート制御駆動回路３２及びソース駆動回路３３を制御することにより、液晶表示パネル７に存在している電荷を十分に放電することができる。
【００４０】
このような動作を実現するために、本実施形態の液晶コントローラドライバ２０は、スイッチ４１、４２と、検出器４３、４４と、ラッチ４５と、ＯＲゲート４６とを備えている。即ち、スイッチ４１、４２と、検出器４３、４４と、ラッチ４５と、ＯＲゲート４６とが、液晶コントローラドライバ２０に集積化されている。
【００４１】
スイッチ４１は、ＩＯＶＣＣ電源ライン３４に挿入されており、レギュレータ３５の入力と外部電源端子５４とを電気的に接続し、又は、電気的に切り離すためのスイッチである。以下では、ＩＯＶＣＣ電源ライン３４のうち、スイッチ４１と外部電源端子５４とを接続する部分を第１部分３４ａといい、ＩＯＶＣＣ電源ライン３４のうち、スイッチ４１とレギュレータ３５の入力とを接続する部分を第２部分３４ｂということがある。スイッチ４１は、第１部分３４ａと第２部分３４ｂとの間に接続されていることになる。後述されるように、スイッチ４１は、ラッチ４５から出力される出力信号に応答して動作する。ラッチ４５から出力される出力信号がディアサートされるとスイッチ４１はオンされ、該出力信号がアサートされるとスイッチ４１はオフされる。ここで、本願においては、ある信号が「アサートされる」とは、当該信号が第１状態（例えば、“Ｈｉｇｈ”レベル）をとることを意味し、ある信号が「ディアサートされる」とは、当該信号が第２状態（例えば、“Ｌｏｗ”レベル）をとることを意味するに過ぎないことに留意されたい。
【００４２】
スイッチ４２は、ＶＳＰ電源ライン３７ａとＩＯＶＣＣ電源ライン３４の第２部分３４ｂとの間に接続されており、ＶＳＰ電源ライン３７ａをＩＯＶＣＣ電源ライン３４の第２部分３４ｂ（即ち、レギュレータ３５の入力）に電気的に接続し、又は、電気的に切り離すためのスイッチである。後述されるように、スイッチ４２は、ラッチ４５から出力される出力信号に応答して動作する。ラッチ４５から出力される出力信号がディアサートされるとスイッチ４２はオフされ、該出力信号がアサートされるとスイッチ４２はオンされる。
【００４３】
検出器４３は、ロジック電源電圧ＩＯＶＣＣを液晶コントローラドライバ２０に供給する電源ライン２１の電圧を監視し、電源ライン２１の電圧の低下を検知するための回路である。検出器４３の入力は、ＩＯＶＣＣ電源ライン３４の第１部分３４ａに接続されている。これは、検出器４３の入力が、ＩＯＶＣＣ電源ライン３４の第１部分３４ａを介して外部電源端子５４に接続されていることを意味している。外部電源端子５４の電圧（即ち、電源ライン２１の電圧）が所定の閾値ＶＴＨ１よりも低下したことを検知すると、検出器４３は、検出信号ＳＤＴＣ１をアサートする。一方、外部電源端子５４の電圧が閾値ＶＴＨ１より高い場合、検出器４３は、検出信号ＳＤＴＣ１をディアサートする。
【００４４】
検出器４４は、アナログ電源電圧ＶＳＰを液晶コントローラドライバ２０に供給する電源ライン２３ａの電圧を監視し、電源ライン２３ａの電圧の低下を検知するための回路である。検出器４４の入力は、ＶＳＰ電源ライン３７ａに接続されている。これは、検出器４４の入力が、ＶＳＰ電源ライン３７ａを介して外部電源端子５１に接続されていることを意味している。外部電源端子５１の電圧（即ち、電源ライン２３ａの電圧）が所定の閾値ＶＴＨ２よりも低下したことを検知すると、検出器４４は、検出信号ＳＤＴＣ１をアサートする。一方、外部電源端子５１の電圧が閾値ＶＴＨ２より高い場合、検出器４４は、検出信号ＳＤＴＣ２をディアサートする。
【００４５】
検出器４３、４４のこのような動作は、電池３からの電力供給の遮断を検知するためのものである。電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣの生成が停止し、電源ライン２１の電圧、即ち、外部電源端子５４の電圧が低下する。加えて、電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるアナログ電源電圧ＶＳＰの生成が停止し、電源ライン２３ａの電圧、即ち、外部電源端子５１の電圧が低下する。外部電源端子５４、５１の電圧の低下から、電池３からの電力供給の遮断を検知することができる。
【００４６】
ラッチ４５は、検出器４３の出力に接続されており、検出器４３から受け取った検出信号ＳＤＴＣ１をホールドする。詳細には、ラッチ４５は、セットされると、出力信号をアサートする状態に移行し、リセットされると、出力信号をディアサートする状態に移行する。ラッチ４５の入力には、検出信号ＳＤＴＣ１が供給される。検出信号ＳＤＴＣ１がアサートされると、ラッチ４５はセットされ、出力信号をアサートする状態に移行する。ラッチ４５から出力される出力信号は、ラッチ４５が一旦セットされると（即ち、検出信号ＳＤＴＣ１が一旦アサートされると）、リセットされるまでアサートされ続ける。ラッチ４５の出力信号のアサート／ディアサートは、検出器４３から出力される検出信号ＳＤＴＣ１に依存しており、よって、以下では、ラッチ４５の出力信号を検出信号ＳＤＴＣ１’と記載することがある。この意味では、検出器４３とラッチ４５は、検出信号ＳＤＴＣ１’を生成する検出部として動作するということもできる。上述のスイッチ４１、４２は、ラッチ４５から出力される検出信号ＳＤＴＣ１’に応答して動作する。
【００４７】
ＯＲゲート４６は、ラッチ４５から出力される検出信号ＳＤＴＣ１’と、検出信号ＳＤＴＣ２とに応答して、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始することをロジック回路３１に指示する電源異常検出信号ＳＡＢＮを生成する。ＯＲゲート４６は、検出信号ＳＤＴＣ１’と検出信号ＳＤＴＣ２の少なくとも一方がアサートされると、電源異常検出信号ＳＡＢＮをアサートする。電源異常検出信号ＳＡＢＮがアサートされると、ロジック回路３１は、遮断シーケンスの実行を開始する。
【００４８】
図６は、レギュレータ３５及び検出器４３、４４の構成を示すブロック図である。レギュレータ３５及び検出器４３、４４は、いずれも、基準電圧発生回路６１から基準電圧ＶＲＥＦを受け取って動作する。ここで、基準電圧発生回路６１は、安定化された基準電圧ＶＲＥＦを発生する回路であり、例えば、バンドギャップリファレンス回路のような安定して基準電圧を生成可能な回路が基準電圧発生回路６１として使用される。
【００４９】
レギュレータ３５は、レベル調整回路６２とオペアンプ６３とを備えている。レベル調整回路６２は、レギュレータ３５が出力する電圧を調節するための回路である。レベル調整回路６２は、基準電圧発生回路６１から供給された基準電圧ＶＲＥＦから、レギュレータ３５から出力されるロジック電源電圧ＶＤＤの定格値（即ち、通常動作時におけるロジック電源電圧ＶＤＤの値）に一致する電圧レベルを有する制御電圧ＶＣＴＲＬ１を生成する。オペアンプ６３は、ＩＯＶＣＣ電源ライン３４の第２部分３４ｂからロジック電源電圧ＩＯＶＣＣを受け取って動作するボルテッジフォロアとして構成されており、ＶＤＤ電源ライン３６に供給されるロジック電源電圧ＶＤＤを該定格値に制御する。
【００５０】
検出器４３は、検出レベル調整回路６４と、比較器６５とを備えている。検出レベル調整回路６４は、検出器４３が検出信号ＳＤＴＣ１をアサートする閾値ＶＴＨ１を調節する回路である。検出レベル調整回路６４は、基準電圧発生回路６１から供給された基準電圧ＶＲＥＦから、検出器４３が検出信号ＳＤＴＣ１をアサートする閾値ＶＴＨ１に対応する電圧ＶＡＤＪ１を生成する。比較器６５は、ＩＯＶＣＣ電源ライン３４の第１部分３４ａの電圧、即ち、外部電源端子５４の電圧と電圧ＶＡＤＪ１とを比較し、外部電源端子５４の電圧が閾値ＶＴＨ１よりも低い場合、検出信号ＳＤＴＣ１をアサートする。なお、比較器６５は、外部電源端子５４の電圧と電圧ＶＡＤＪ１とを直接に比較してもよく、この場合には、電圧ＶＡＤＪ１は閾値ＶＴＨ１と同一に設定される。また、比較器６５は、外部電源端子５４の電圧を電圧分割して得られる電圧と電圧ＶＡＤＪ１とを比較してもよく、この場合には、電圧ＶＡＤＪ１は、その電圧分割の比率に応じた電圧に設定される。
【００５１】
検出器４４は、検出レベル調整回路６６と、比較器６７とを備えている。検出レベル調整回路６６は、検出器４４が検出信号ＳＤＴＣ２をアサートする閾値ＶＴＨ２を調節する回路である。検出レベル調整回路６６は、基準電圧発生回路６１から供給された基準電圧ＶＲＥＦから、検出器４４が検出信号ＳＤＴＣ２をアサートする閾値ＶＴＨ２に対応する電圧ＶＡＤＪ２を生成する。比較器６７は、ＶＳＰ電源ライン３７ａの電圧、即ち、外部電源端子５１の電圧と電圧ＶＡＤＪ２とを比較し、外部電源端子５１の電圧が閾値ＶＴＨ２よりも低い場合、検出信号ＳＤＴＣ２をアサートする。なお、比較器６７は、外部電源端子５１の電圧と電圧ＶＡＤＪ２とを直接に比較してもよく、この場合には、電圧ＶＡＤＪ２は閾値ＶＴＨ２と同一に設定される。また、比較器６７は、外部電源端子５１の電圧を電圧分割して得られる電圧と電圧ＶＡＤＪ２とを比較してもよく、この場合には、電圧ＶＡＤＪ２は、その電圧分割の比率に応じた電圧に設定される。
【００５２】
図７Ａは、本実施形態における、電池３からの電力供給が遮断されて異常シャットダウンが発生したときの液晶コントローラドライバ２０の動作を示す概念図であり、図７Ｂは、異常シャットダウンが発生したときの液晶コントローラドライバ２０の動作を示すタイミングチャートである。
【００５３】
電池３からシステムＰＭＩＣ１８に電力が正常に供給され、システムＰＭＩＣ１８及び液晶コントローラドライバ２０が通常動作を行っている場合には、ロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩが正常に生成される。この場合、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧、即ち、外部電源端子５４の電圧が閾値ＶＴＨ１よりも高くなり、また、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧、即ち、外部電源端子５１の電圧が閾値ＶＴＨ２よりも高くなる。よって、検出器４３、４４から出力される検出信号ＳＤＴＣ１、ＳＤＴＣ２は、いずれもディアサートされる。ラッチ４５は、液晶コントローラドライバ２０の起動時に初期的にリセットされるため、ラッチ４５から出力される検出信号ＳＤＴＣ１’もディアサートされた状態を維持することになる。
【００５４】
検出信号ＳＤＴＣ１’がディアサートされるので、ＩＯＶＣＣ電源ライン３４に設けられているスイッチ４１はオンされる。これにより、外部電源端子５４に供給されたロジック電源電圧ＩＯＶＣＣは、ＩＯＶＣＣ電源ライン３４を介してレギュレータ３５に供給され、ロジック回路３１は、レギュレータ３５によって生成されたロジック電源電圧ＶＤＤで動作する。
【００５５】
このとき、ＶＳＰ電源ライン３７ａとレギュレータ３５の入力の間に接続されたスイッチ４２は、検出信号ＳＤＴＣ１’のディアサートに応答してオフされる。ＶＳＰ電源ライン３７ａは、レギュレータ３５の入力から電気的に切り離される。
【００５６】
図７Ａを参照して、電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩの生成が停止され、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧及びアナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧が徐々に低下し始める。これにより、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧、及び、アナログ電源電圧ＶＳＰが供給される外部電源端子５１の電圧が徐々に低下し始める。
【００５７】
外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなると、検出器４３から出力される検出信号ＳＤＴＣ１がアサートされる。検出信号ＳＤＴＣ１のアサートに応答して、ラッチ４５から出力される検出信号ＳＤＴＣ１’もアサートされる。また、外部電源端子５１の電圧が閾値ＶＴＨ２よりも低くなると、検出器４４から出力される検出信号ＳＤＴＣ２がアサートされる。
【００５８】
検出信号ＳＤＴＣ１’、ＳＤＴＣ２の少なくとも一方がアサートされると、ＯＲゲート４６から出力される電源異常検出信号ＳＡＢＮがアサートされる。電源異常検出信号ＳＡＢＮがアサートされると、ロジック回路３１は、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。遮断シーケンスでは、ロジック回路３１は、例えば、液晶表示パネル７の全てのゲート線が選択されるようにゲート制御駆動回路３２を制御すると共に、全てのソース線を接地端子に接続するようにソース駆動回路３３を制御する。これにより、液晶表示パネル７に蓄積されている電荷が放電される。
【００５９】
このとき、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ４２がオン状態になる。スイッチ４２がオンされることにより、ＶＳＰ電源ライン３７ａがレギュレータ３５の入力に電気的に接続される。
【００６０】
ＶＳＰ電源ライン３７ａがレギュレータ３５の入力に電気的に接続されることにより、電源ライン２３ａ、バイパスキャパシタ２４ａ、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷が、レギュレータ３５を通じてＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用される。ここで、通常動作時に電源ライン２３ａに生成されていたアナログ電源電圧ＶＳＰは比較的に高い電圧であるため、アナログ電源電圧ＶＳＰの生成が停止された直後では、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａには、多くの電荷が保持されている。電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａに蓄積された電荷を利用することで、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤを、長時間、ロジック回路３１の動作が可能な電圧範囲に維持することができる。
【００６１】
加えて、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ４１は、オフ状態になる。これにより、電圧が低下した電源ライン２１が、レギュレータ３５の入力、即ち、電源ライン２３ａ及びＶＳＰ電源ライン３７ａから切り離され、レギュレータ３５の入力の電圧を高い電圧に維持することができる。これは、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に有効である。
【００６２】
ここで、スイッチ４２がオンされるタイミングよりもスイッチ４１がオフされるタイミングが遅くなると、電源ライン２３ａ及びＶＳＰ電源ライン３７ａがＩＯＶＣＣ電源ライン３４の第１部分３４ａ及び外部電源端子５４に電気的に接続される状態が生じ得る。この状態においては、外部電源端子５４の電圧が上昇し、検知器４３から出力される検出信号ＳＤＴＣ１がディアサートの状態に戻り得る。しかしながら、ラッチ４５から出力される検出信号ＳＤＴＣ１’はアサートされ続けるので、液晶コントローラドライバ２０は、最終的には、スイッチ４２がオンされ、スイッチ４１がオフされる状態に移行する。
【００６３】
上記のような動作の結果、図７Ｂに図示されているように、ＶＤＤ電源ライン３６からロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが、ロジック回路３１の動作が可能な範囲に維持される時間が長くなる。図７Ｂでは、ロジック回路３１の動作が可能な最低の電圧が電圧ＶＬＭＴとして図示されている。ロジック回路３１は、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが電圧ＶＬＭＴよりも低くなるまで動作可能である。このため、ロジック回路３１は、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を完全に行うことができるようになる。したがって、本実施形態においては、電池３からの電力供給の遮断による異常シャットダウンが発生した場合でも、液晶表示パネル７の焼き付きや液晶表示パネル７への異常表示の発生を抑制することができる。
【００６４】
なお、本実施形態においては、スイッチ４１は、必ずしも設けられなくてもよい。スイッチ４１が設けられない場合には、電源ライン２１の電圧が低下しても電源ライン２１がレギュレータ３５の入力から電気的に切り離されないが、このような構成でも、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａから十分な電荷が供給されれば、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤをロジック回路３１の動作が可能な電圧範囲に維持することができる時間を長くすることができる。
【００６５】
また、上述の本実施形態の構成では、アナログ電源電圧ＶＳＰが供給されるＶＳＰ電源ライン３７ａとレギュレータ３５の入力（即ち、ＩＯＶＣＣ電源ライン３４のうちの第２部分３４ｂ）の間にスイッチ４２が接続されているが、スイッチ４２は、ロジック電源電圧ＩＯＶＣＣよりも高い任意のアナログ電源電圧が供給される電源ライン（内部電源配線）とレギュレータ３５の入力の間に接続されてもよい。
【００６６】
例えば、図８は、スイッチ４２が、アナログ電源電圧ＶＣＩが供給されるＶＣＩ電源ライン３７ｃとレギュレータ３５の入力の間に接続されている変形例を図示している。この場合も、スイッチ４２は、検出信号ＳＤＴＣ１’がアサートされるとオンされ、検出信号ＳＤＴＣ１’がディアサートされるとオフされる。図８に図示されている構成でも、ＶＣＩ電源ライン３７ｃがレギュレータ３５の入力に電気的に接続されることにより、電源ライン２３ａに蓄積されている電荷、バイパスキャパシタ２４ａに蓄積されている電荷、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷がＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用可能である。
【００６７】
また、上述の実施形態では、スイッチ４２がＶＳＰ電源ライン３７ａ（又は、他のアナログ電源電圧が供給される電源ライン）とレギュレータ３５の入力の間に接続されているが、図９に図示されているように、スイッチ４２がＶＳＰ電源ライン３７ａとＶＤＤ電源ライン３６の間に接続されてもよい。図９に図示されている構成でも、ＶＳＰ電源ライン３７ａがＶＤＤ電源ライン３６に電気的に接続されることにより、電源ライン２３ａに蓄積されている電荷、バイパスキャパシタ２４ａに蓄積されている電荷、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷が、ＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用可能である。
【００６８】
また、図１０に図示されているように、スイッチ４２がＶＣＩ電源ライン３７ｃとＶＤＤ電源ライン３６の間に接続されてもよい。図１０に図示されている構成でも、ＶＣＩ電源ライン３７ｃがＶＤＤ電源ライン３６に電気的に接続されることにより、電源ライン２３ｃに蓄積されている電荷、バイパスキャパシタ２４ｃに蓄積されている電荷、及び、ＶＣＩ電源ライン３７ｃに蓄積されている電荷が、ＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用可能である。
【００６９】
ただし、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤの変動を抑制するという観点では、図５、図８に図示されているように、スイッチ４２が、ＶＳＰ電源ライン３７ａ又はＶＣＩ電源ライン３７ｃとレギュレータ３５の入力の間に接続されている構成が好適である。
【００７０】
（第２の実施形態）
図１１は、本発明の第２の実施形態における液晶コントローラドライバ２０の構成を部分的に示すブロック図である。第２の実施形態における携帯端末１及び液晶コントローラドライバ２０の構成は、第１の実施形態と類似している。ただし、液晶コントローラドライバ２０がレギュレータ４７を追加的に備えている点で、第２の実施形態の液晶コントローラドライバ２０は、第１の実施形態の液晶コントローラドライバ２０と相違している。レギュレータ４７は、ロジック電源電圧ＩＯＶＣＣの定格値よりも高く、アナログ電源電圧ＶＳＰの定格値よりも低い所定の電圧ＶＲＥＧを生成するように構成されている。レギュレータ４７とスイッチ４２とが、ＶＳＰ電源ライン３７ａとＩＯＶＣＣ電源ライン３４の第２部分３４ｂ（即ち、レギュレータ３５の入力）の間に直列に接続されている。図１１は、レギュレータ４７の入力がＶＳＰ電源ライン３７ａに接続され、スイッチ４２がレギュレータ４７の出力とＩＯＶＣＣ電源ライン３４の第２部分３４ｂ（即ち、レギュレータ３５の入力）の間に接続されている構成を図示している。
【００７１】
図１２は、第２の実施形態におけるレギュレータ３５、検出器４３、４４及びレギュレータ４７の構成を示すブロック図である。第２の実施形態におけるレギュレータ３５及び検出器４３、４４の構成は、第１の実施形態と同一である。
【００７２】
レギュレータ４７は、レベル調整回路６８とオペアンプ６９とを備えている。レベル調整回路６２は、レギュレータ４７が出力する電圧を調節するための回路である。レベル調整回路６２は、基準電圧発生回路６１から供給された基準電圧ＶＲＥＦから、レギュレータ４７から出力される電圧ＶＲＥＧの所望値に一致する電圧レベルを有する制御電圧ＶＣＴＲＬ２を生成する。オペアンプ６９は、ＶＳＰ電源ライン３７ａからアナログ電源電圧ＶＳＰを受け取って動作するボルテッジフォロアとして構成されており、レギュレータ４７から出力される電圧ＶＲＥＧを該所望値に制御する。
【００７３】
図１３Ａは、本実施形態における、電池３からの電力供給が遮断されて異常シャットダウンが発生したときの液晶コントローラドライバ２０の動作を示す概念図であり、図１３Ｂは、異常シャットダウンが発生したときの液晶コントローラドライバ２０の動作を示すタイミングチャートである。
【００７４】
第２の実施形態における液晶コントローラドライバ２０の動作は、第１の実施形態における動作と同様である。ただし、第２の実施形態の動作は、レギュレータ３５の入力にはレギュレータ４７の出力が接続されているため、レギュレータ３５の入力に供給される電圧が、電圧ＶＲＥＧに制限される点で第１の実施形態の動作と異なる。以下では、第２の実施形態における液晶コントローラドライバ２０の動作を詳細に説明する。
【００７５】
電池３からシステムＰＭＩＣ１８に電力が正常に供給され、システムＰＭＩＣ１８及び液晶コントローラドライバ２０が通常動作を行っている場合には、ロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩが正常に生成される。この場合、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧、即ち、外部電源端子５４の電圧が閾値ＶＴＨ１よりも高くなり、また、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧、即ち、外部電源端子５１の電圧が閾値ＶＴＨ２よりも高くなる。よって、検出器４３、４４から出力される検出信号ＳＤＴＣ１、ＳＤＴＣ２は、いずれもディアサートされる。ラッチ４５は、液晶コントローラドライバ２０の起動時に初期的にリセットされるため、ラッチ４５から出力される検出信号ＳＤＴＣ１’もディアサートされた状態を維持する。
【００７６】
検出信号ＳＤＴＣ１’がディアサートされるので、ＩＯＶＣＣ電源ライン３４に設けられているスイッチ４１はオンされる。これにより、外部電源端子５４に供給されたロジック電源電圧ＩＯＶＣＣは、ＩＯＶＣＣ電源ライン３４を介してレギュレータ３５に供給され、ロジック回路３１は、レギュレータ３５によって生成されたロジック電源電圧ＶＤＤで動作する。
【００７７】
このとき、レギュレータ４７の出力とレギュレータ３５の入力の間に接続されたスイッチ４２は、検出信号ＳＤＴＣ１’のディアサートに応答してオフされる。レギュレータ３５の入力は、レギュレータ４７の出力から電気的に切り離される。
【００７８】
図１３Ａを参照して、電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩの生成が停止され、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧及びアナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧が徐々に低下し始める。これにより、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧、及び、アナログ電源電圧ＶＳＰが供給される外部電源端子５１の電圧が徐々に低下し始める。
【００７９】
外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなると、検出器４３から出力される検出信号ＳＤＴＣ１がアサートされる。検出信号ＳＤＴＣ１のアサートに応答して、ラッチ４５から出力される検出信号ＳＤＴＣ１’もアサートされる。また、外部電源端子５１の電圧が閾値ＶＴＨ２よりも低くなると、検出器４４から出力される検出信号ＳＤＴＣ２がアサートされる。
【００８０】
検出信号ＳＤＴＣ１’、ＳＤＴＣ２の少なくとも一方がアサートされると、ＯＲゲート４６から出力される電源異常検出信号ＳＡＢＮがアサートされる。電源異常検出信号ＳＡＢＮがアサートされると、ロジック回路３１は、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。遮断シーケンスでは、ロジック回路３１は、例えば、液晶表示パネル７の全てのゲート線が選択されるようにゲート制御駆動回路３２を制御すると共に、全てのソース線を接地端子に接続するようにソース駆動回路３３を制御する。これにより、液晶表示パネル７に蓄積されている電荷が放電される。
【００８１】
このとき、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ４２がオン状態になる。スイッチ４２がオンされることにより、レギュレータ４７の出力がレギュレータ３５の入力に電気的に接続される。
【００８２】
レギュレータ４７の入力はＶＳＰ電源ライン３７ａに接続されているので、レギュレータ４７の出力がレギュレータ３５の入力に電気的に接続されることにより、電源ライン２３ａ、バイパスキャパシタ２４ａ、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷が、レギュレータ３５、４７を通じてＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用される。ここで、通常動作時に電源ライン２３ａに生成されていたアナログ電源電圧ＶＳＰは比較的に高い電圧であるため、アナログ電源電圧ＶＳＰの生成が停止された直後では、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａには、多くの電荷が保持されている。電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａに蓄積された電荷を利用することで、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤを、長時間、ロジック回路３１の動作が可能な電圧範囲に維持することができる。
【００８３】
ここで、本実施形態では、レギュレータ３５の入力がレギュレータ４７の出力に接続されており、レギュレータ３５の入力に実際に供給される電圧が、電圧ＶＲＥＧを超えないように制限される。このような動作は、レギュレータ３５を構成するトランジスタとして高耐圧のトランジスタを使用する必要がなくす点で好適である。
【００８４】
加えて、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ４１は、オフ状態になる。これにより、電圧が低下した電源ライン２１が、レギュレータ３５の入力から切り離され、レギュレータ３５の入力の電圧が維持される。これは、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に有効である。
【００８５】
上記のような動作の結果、図１３Ｂに図示されているように、ＶＤＤ電源ライン３６からロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが、ロジック回路３１の動作が可能な範囲に維持される時間が長くなる。図１３Ｂでは、ロジック回路３１の動作が可能な最低の電圧が電圧ＶＬＭＴとして図示されている。ロジック回路３１は、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが電圧ＶＬＭＴよりも低くなるまで動作可能である。このため、ロジック回路３１は、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を完全に行うことができるようになる。したがって、本実施形態においても、電池３からの電力供給の遮断による異常シャットダウンが発生した場合でも、液晶表示パネル７の焼き付きや液晶表示パネル７への異常表示の発生を抑制することができる。
【００８６】
なお、本実施形態においても、スイッチ４１は、必ずしも設けられなくてもよい。スイッチ４１が設けられない場合には、電源ライン２１の電圧が低下しても電源ライン２１がレギュレータ３５の入力から切り離されないが、このような構成でも、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａから十分な電荷が供給されれば、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤを、ロジック回路３１の動作が可能な電圧範囲に維持することができる時間を長くすることができる。
【００８７】
また、上述の本実施形態の構成では、レギュレータ４７の入力が、アナログ電源電圧ＶＳＰが供給されるＶＳＰ電源ライン３７ａに接続されているが、レギュレータ４７の入力は、ロジック電源電圧ＩＯＶＣＣよりも高い任意のアナログ電源電圧が供給される電源ライン（内部電源配線）に接続されてもよい。例えば、レギュレータ４７の入力は、アナログ電源電圧ＶＣＩが供給されるＶＣＩ電源ライン３７ｃに接続されてもよい。
【００８８】
また、上述の実施形態では、スイッチ４２がレギュレータ４７の出力とレギュレータ３５の入力の間に接続されているが、図１４に図示されているように、スイッチ４２がレギュレータ４７の出力とＶＤＤ電源ライン３６の間に接続されてもよい。図１４に図示されている構成でも、レギュレータ４７の出力がＶＤＤ電源ライン３６に電気的に接続されることにより、電源ライン２３ａに蓄積されている電荷、バイパスキャパシタ２４ａに蓄積されている電荷、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷がＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用可能である。
【００８９】
更に、上述の実施形態では、スイッチ４２がレギュレータ４７の出力とレギュレータ３５の入力の間に接続されているが、スイッチ４２とレギュレータ４７の位置が交換されてもよい。即ち、スイッチ４２がＶＳＰ電源ライン３７ａとレギュレータ４７の入力の間に接続され、レギュレータ４７の出力がＩＯＶＣＣ電源ライン３４の第２部分３４ｂ（又は、ＶＤＤ電源ライン３６）に接続されてもよい。
【００９０】
（第３の実施形態）
図１５は、本発明の第３の実施形態における携帯端末１及び液晶コントローラドライバ２０の構成を部分的に示すブロック図である。第３の実施形態における携帯端末１の構成は、第１の実施形態と類似している。ただし、第３の実施形態では、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａとロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１とを電気的に接続し又は切り離すためのスイッチ、及び、システムＰＭＩＣ１８と液晶コントローラドライバ２０の外部電源端子５４とを電気的に接続し、又は、切り離すためのスイッチが、液晶コントローラドライバ２０の外部に設けられる点で第１の実施形態と相違している。以下、第３の実施形態における携帯端末１及び液晶コントローラドライバ２０の構成について詳細に説明する。
【００９１】
第３の実施形態では、携帯端末１が、液晶コントローラドライバ２０の外部に設けられたスイッチ５８、５９を備えている。スイッチ５８は、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１に挿入されており、システムＰＭＩＣ１８と外部電源端子５４とを電気的に接続し、又は、電気的に切り離すためのスイッチである。以下では、電源ライン２１のうち、システムＰＭＩＣ１８とスイッチ５８とを接続する部分を第１部分２１ａといい、電源ライン２１のうち、スイッチ５８と外部電源端子５４とを接続する部分を第２部分２１ｂということがある。スイッチ５８は、第１部分２１ａと第２部分２１ｂとの間に接続されていることになる。後述されるように、スイッチ５８は、液晶コントローラドライバ２０のラッチ４５から出力される検出信号ＳＤＴＣ１’に応答して動作する。ラッチ４５から出力される検出信号ＳＤＴＣ１’がディアサートされるとスイッチ５８はオンされ、検出信号ＳＤＴＣ１’がアサートされるとスイッチ５８はオフされる。
【００９２】
スイッチ５９は、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａとロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の第２部分２１ｂとの間に接続されている。スイッチ５９は、液晶コントローラドライバ２０のラッチ４５から出力される検出信号ＳＤＴＣ１’に応答して動作する。ラッチ４５から出力される検出信号ＳＤＴＣ１’がアサートされるとスイッチ５９はオンされ、検出信号ＳＤＴＣ１’がディアサートされるとスイッチ５９はオフされる。後述されるように、本実施形態では、遮断シーケンスが行われるときに、電源ライン２３ａ及びバイパスキャパシタ２４ａに蓄積される電荷が、スイッチ５９、電源ライン２１の第２部分２１ｂ、ＩＯＶＣＣ電源ライン３４及びレギュレータ３５を介してＶＤＤ電源ライン３６に輸送されることが一つの特徴である。
【００９３】
一方、第３の実施形態における液晶コントローラドライバ２０の構成は、第１の実施形態における液晶コントローラドライバ２０の構成とほぼ同様である。ただし、第３の実施形態では、スイッチ４１、４２が設けられない。これは、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４は、常に、レギュレータ３５の入力に接続されていること、及び、液晶コントローラドライバ２０の内部においては、ＶＳＰ電源ライン３７ａがレギュレータ３５の入力（又はＶＤＤ電源ライン３６）に接続されないことを意味している。加えて、第３の実施形態では、液晶コントローラドライバ２０が、ラッチ４５から出力される検出信号ＳＤＴＣ１’を外部に出力する外部接続端子５７を有している。検出信号ＳＤＴＣ１’は、外部接続端子５７から液晶コントローラドライバ２０の外部に出力され、スイッチ５８、５９に供給される。他の点では、第３の実施形態における液晶コントローラドライバ２０の構成は、第１の実施形態における構成と同一である。
【００９４】
図１６は、本実施形態における、電池３からの電力供給が遮断されて異常シャットダウンが発生したときの携帯端末１及び液晶コントローラドライバ２０の動作を示す概念図である。
【００９５】
電池３からシステムＰＭＩＣ１８に電力が正常に供給され、システムＰＭＩＣ１８及び液晶コントローラドライバ２０が通常動作を行っている場合には、ロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩが正常に生成される。この場合、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧、即ち、外部電源端子５４の電圧が閾値ＶＴＨ１よりも高くなり、また、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧、即ち、外部電源端子５１の電圧が閾値ＶＴＨ２よりも高くなる。よって、検出器４３、４４から出力される検出信号ＳＤＴＣ１、ＳＤＴＣ２は、いずれもディアサートされる。ラッチ４５は、液晶コントローラドライバ２０の起動時に初期的にリセットされるため、ラッチ４５から出力される検出信号ＳＤＴＣ１’もディアサートされた状態を維持する。
【００９６】
検出信号ＳＤＴＣ１’がディアサートされるので、電源ライン２１に設けられているスイッチ５８はオンされる。これにより、システムＰＭＩＣ１８によって生成されたロジック電源電圧ＩＯＶＣＣは、電源ライン２１を介して外部電源端子５４に供給され、更に、ＩＯＶＣＣ電源ライン３４を介してレギュレータ３５に供給される。ロジック回路３１は、レギュレータ３５によって生成されたロジック電源電圧ＶＤＤで動作する。
【００９７】
このとき、電源ライン２１と電源ライン２３ａの間に接続されたスイッチ５９は、検出信号ＳＤＴＣ１’のディアサートに応答してオフされる。アナログ電源電圧ＶＳＰが供給される電源ライン２３ａは、電源ライン２１、即ち、レギュレータ３５の入力から電気的に切り離されることになる。
【００９８】
図１６を参照して、電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩの生成が停止され、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧及びアナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧が徐々に低下し始める。これにより、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧、及び、アナログ電源電圧ＶＳＰが供給される外部電源端子５１の電圧が徐々に低下し始める。
【００９９】
外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなると、検出器４３から出力される検出信号ＳＤＴＣ１がアサートされる。検出信号ＳＤＴＣ１のアサートに応答して、ラッチ４５から出力される検出信号ＳＤＴＣ１’もアサートされる。また、外部電源端子５１の電圧が閾値ＶＴＨ２よりも低くなると、検出器４４から出力される検出信号ＳＤＴＣ２がアサートされる。
【０１００】
検出信号ＳＤＴＣ１’、ＳＤＴＣ２の少なくとも一方がアサートされると、ＯＲゲート４６から出力される電源異常検出信号ＳＡＢＮがアサートされる。電源異常検出信号ＳＡＢＮがアサートされると、ロジック回路３１は、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。遮断シーケンスでは、ロジック回路３１は、例えば、液晶表示パネル７の全てのゲート線が選択されるようにゲート制御駆動回路３２を制御すると共に、全てのソース線を接地端子に接続するようにソース駆動回路３３を制御する。これにより、液晶表示パネル７に蓄積されている電荷が放電される。
【０１０１】
このとき、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ５９がオン状態になる。スイッチ５９がオンされることにより、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａが、電源ライン２１の第２部分２１ｂに電気的に接続される。これにより、電源ライン２３ａがレギュレータ３５の入力に電気的に接続される。
【０１０２】
電源ライン２３ａがレギュレータ３５の入力に電気的に接続されることにより、電源ライン２３ａ、バイパスキャパシタ２４ａ、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷が、レギュレータ３５を通じてＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用される。ここで、通常動作時に電源ライン２３ａに生成されていたアナログ電源電圧ＶＳＰは比較的に高い電圧であるため、アナログ電源電圧ＶＳＰの生成が停止された直後では、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａには、多くの電荷が保持されている。電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａに蓄積された電荷を利用することで、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤを、長時間、ロジック回路３１の動作が可能な電圧範囲に維持することができる。
【０１０３】
加えて、検出信号ＳＤＴＣ１’のアサートに応答して（即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなったことに応答して）、スイッチ５８は、オフ状態になる。この動作により、電圧が低下した電源ライン２１のシステムＰＭＩＣ１８とスイッチ５８を接続する第１部分２１ａが、レギュレータ３５の入力、即ち、電源ライン２３ａ及びＶＳＰ電源ライン３７ａから切り離され、レギュレータ３５の入力の電圧をより高い電圧に維持することが可能になる。これは、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に有効である。
【０１０４】
上記のような動作の結果、ＶＤＤ電源ライン３６からロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが、ロジック回路３１の動作が可能な範囲に維持される時間が長くなる。このため、ロジック回路３１を、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を完全に行うことができるようになる。したがって、本実施形態においても、電池３からの電力供給の遮断による異常シャットダウンが発生した場合でも、液晶表示パネル７の焼き付きや液晶表示パネル７への異常表示の発生を抑制することができる。
【０１０５】
なお、図１６においては、バイパスキャパシタ２２が、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の第２部分２１ｂに接続されているように図示されているが、バイパスキャパシタ２２は、電源ライン２１の第１部分２１ａに接続されていてもよい。
【０１０６】
また、本実施形態においては、スイッチ５８は、必ずしも設けられなくてもよい。スイッチ４１が設けられない場合には、電源ライン２１の電圧が低下しても電源ライン２１がレギュレータ３５の入力から電気的に切り離されないが、このような構成でも、ロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤをロジック回路３１の動作が可能な電圧範囲に維持することができる時間を長くすることができる。
【０１０７】
また、上述の本実施形態の構成では、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａとロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の間にスイッチ５９が接続されているが、スイッチ５９は、液晶コントローラドライバ２０の外部において、ロジック電源電圧ＩＯＶＣＣよりも高い任意のアナログ電源電圧が供給される電源ラインと電源ライン２１の間に接続されてもよい。例えば、スイッチ５９は、アナログ電源電圧ＶＣＩが供給される電源ライン２３ｃと電源ライン２１の間に接続されていてもよい。
【０１０８】
また、本実施形態において、スイッチ５９は、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａとロジック電源電圧ＶＤＤが生成されるＶＤＤ電源ライン３６の間に接続されてもよい。図１７は、このような変形例における携帯端末１及び液晶コントローラドライバ２０の構成を示すブロック図である。
【０１０９】
図１７に図示された変形例では、液晶コントローラドライバ２０が、電源ライン４０と外部接続端子６０とを備えている。電源ライン４０は、ＶＤＤ電源ライン３６と外部接続端子６０とを接続している。スイッチ５９は、電源ライン２３ａと外部接続端子６０の間に接続されている。外部接続端子６０とスイッチ５９とを接続する電源ラインには、バイパスキャパシタ２４ｄが接続される。
【０１１０】
図１８は、図１７に図示された変形例における、電池３からの電力供給が遮断されて異常シャットダウンが発生したときの携帯端末１及び液晶コントローラドライバ２０の動作を示す概念図である。なお、図１７に図示された変形例における、電池３からシステムＰＭＩＣ１８に電力が正常に供給されている場合の携帯端末１及び液晶コントローラドライバ２０の動作は、図１６に図示された構成の携帯端末１及び液晶コントローラドライバ２０の動作と同一である。
【０１１１】
システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩの生成が停止され、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４の電圧が閾値ＶＴＨ１よりも低くなると、検出器４３から出力される検出信号ＳＤＴＣ１がアサートされる。検出信号ＳＤＴＣ１のアサートに応答して、ラッチ４５から出力される検出信号ＳＤＴＣ１’もアサートされる。また、アナログ電源電圧ＶＳＰが供給される外部電源端子５１の電圧が閾値ＶＴＨ２よりも低くなると、検出器４４から出力される検出信号ＳＤＴＣ２がアサートされる。
【０１１２】
検出信号ＳＤＴＣ１’、ＳＤＴＣ２の少なくとも一方がアサートされると、ＯＲゲート４６から出力される電源異常検出信号ＳＡＢＮがアサートされる。電源異常検出信号ＳＡＢＮがアサートされると、ロジック回路３１は、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。遮断シーケンスでは、ロジック回路３１は、例えば、液晶表示パネル７の全てのゲート線が選択されるようにゲート制御駆動回路３２を制御すると共に、全てのソース線を接地端子に接続するようにソース駆動回路３３を制御する。これにより、液晶表示パネル７に蓄積されている電荷が放電される。
【０１１３】
このとき、検出信号ＳＤＴＣ１’のアサートに応答して、スイッチ５９がオン状態になる。スイッチ５９がオンされることにより、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａが、ＶＤＤ電源ライン３６に電気的に接続される。これにより、電源ライン２３ａ、バイパスキャパシタ２４ａ、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷がＶＤＤ電源ライン３６に輸送され、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に利用される。電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａに蓄積された電荷を利用することで、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤを、長時間、ロジック回路３１の動作が可能な電圧範囲に維持することができる。
【０１１４】
加えて、検出信号ＳＤＴＣ１’のアサートに応答してスイッチ５８は、オフ状態になる。この動作により、電圧が低下した電源ライン２１のシステムＰＭＩＣ１８とスイッチ５８を接続する第１部分２１ａが、レギュレータ３５の入力、即ち、電源ライン２３ａ及びＶＳＰ電源ライン３７ａから切り離される。これは、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤの維持に有効である。
【０１１５】
上記のような動作の結果、ＶＤＤ電源ライン３６からロジック回路３１に実際に供給されるロジック電源電圧ＶＤＤが、ロジック回路３１の動作が可能な範囲に維持される時間が長くなる。このため、本変形例でも、ロジック回路３１を、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を完全に行うことができるようになる。
【０１１６】
（第４の実施形態）
図１９は、本発明の第４の実施形態における液晶コントローラドライバ２０の構成を部分的に示すブロック図である。第４の実施形態における液晶コントローラドライバ２０の構成は、第２の実施形態と類似しており、入力がＶＳＰ電源ライン３７ａに接続され、出力がレギュレータ３５の入力に電気的に接続されたレギュレータ４７を備えている。
【０１１７】
ただし、第４の実施形態では、スイッチ４１、４２は設けられない。即ち、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４は、ＩＯＶＣＣ電源ライン３４を介して、常に、レギュレータ３５の入力に接続される。更に、スイッチ４２の代わりに、レギュレータ４７の出力とＩＯＶＣＣ電源ライン３４の間に、レギュレータ４７の出力からＩＯＶＣＣ電源ライン３４に順方向電流を流すように接続されたダイオード素子４８が設けられる。ダイオード素子４８としては、ＰＮ接合を有する一般的なダイオードを用いてもよく、また、ダイオード接続されたＭＯＳトランジスタを用いてもよい。
【０１１８】
ダイオード素子４８は、レギュレータ４７の出力とＩＯＶＣＣ電源ライン３４の間の電気的接続を、ＩＯＶＣＣ電源ライン３４の電圧に応じて（即ち、外部電源端子５４の電圧に応じて）自律的にスイッチングする機能を有している。ここで、レギュレータ４７から出力される電圧をＶＲＥＧとし、ダイオード素子４８の順方向電圧をＶｆとしたとき、本実施形態では、レギュレータ４７から出力される電圧ＶＲＥＧは、ＶＲＥＧ−Ｖｆがロジック電源電圧ＩＯＶＣＣの定格値よりも低い値になるように設定される。ＩＯＶＣＣ電源ライン３４の電圧（即ち、外部電源端子５４の電圧）が、ＶＲＥＧ−Ｖｆよりも低くなると、ダイオード素子４８がオンし、レギュレータ４７の出力がＩＯＶＣＣ電源ライン３４に接続される。
【０１１９】
このような構成の変更に伴い、本実施形態では、外部電源端子５４の電圧を監視する検出器４３及び検出器４３から出力される検出信号ＳＤＴＣ１をラッチするラッチ４５は除去される。更に、検出信号ＳＤＴＣ１’と検出信号ＳＤＴＣ２から電源異常検出信号ＳＡＢＮを生成するＯＲゲート４６も削除される。ロジック回路３１は、検出器４４から受け取った検出信号ＳＤＴＣ２がアサートされると、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。検出器４３、ラッチ４５及びＯＲゲート４６が除去されることは、液晶コントローラドライバ２０の回路規模の低減に寄与する。
【０１２０】
図２０は、本実施形態における、電池３からの電力供給が遮断されて異常シャットダウンが発生したときの液晶コントローラドライバ２０の動作を示す概念図である。
【０１２１】
電池３からシステムＰＭＩＣ１８に電力が正常に供給され、システムＰＭＩＣ１８及び液晶コントローラドライバ２０が通常動作を行っている場合には、ロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩが正常に生成される。外部電源端子５４に供給されたロジック電源電圧ＩＯＶＣＣは、ＩＯＶＣＣ電源ライン３４を介してレギュレータ３５に供給され、ロジック回路３１は、レギュレータ３５によって生成されたロジック電源電圧ＶＤＤで動作する。
【０１２２】
この場合、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧、即ち、外部電源端子５１の電圧が閾値ＶＴＨ２よりも高くなる。よって、検出器４４から出力される検出信号ＳＤＴＣ２は、ディアサートされる。
【０１２３】
ここで、正常に生成されたロジック電源電圧ＩＯＶＣＣがＩＯＶＣＣ電源ライン３４に供給されるので、ＩＯＶＣＣ電源ライン３４の電圧は、ＶＲＥＧ−Ｖｆよりも高くなる。よって、ダイオード素子４８はオフ状態になり、レギュレータ４７の出力は、レギュレータ３５の入力から電気的に切り離される。
【０１２４】
図２０を参照して、電池３からの電力供給が遮断されると、システムＰＭＩＣ１８によるロジック電源電圧ＩＯＶＣＣ及びアナログ電源電圧ＶＳＰ、ＶＳＮ、ＶＣＩの生成が停止され、ロジック電源電圧ＩＯＶＣＣが供給される電源ライン２１の電圧及びアナログ電源電圧ＶＳＰが供給される電源ライン２３ａの電圧が徐々に低下し始める。これにより、ロジック電源電圧ＩＯＶＣＣが供給される外部電源端子５４及びＩＯＶＣＣ電源ライン３４の電圧、及び、アナログ電源電圧ＶＳＰが供給される外部電源端子５１の電圧が徐々に低下し始める。
【０１２５】
外部電源端子５１の電圧が閾値ＶＴＨ２よりも低くなると、検出器４４から出力される検出信号ＳＤＴＣ２がアサートされる。検出信号ＳＤＴＣ２がアサートされると、ロジック回路３１は、遮断シーケンス、即ち、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を開始する。遮断シーケンスでは、ロジック回路３１は、例えば、液晶表示パネル７の全てのゲート線が選択されるようにゲート制御駆動回路３２を制御すると共に、全てのソース線を接地端子に接続するようにソース駆動回路３３を制御する。これにより、液晶表示パネル７に蓄積されている電荷が放電される。
【０１２６】
その一方で、ＩＯＶＣＣ電源ライン３４の電圧（即ち、外部電源端子５４の電圧）が、ＶＲＥＧ−Ｖｆよりも低くなると、ダイオード素子４８がオンし、レギュレータ４７の出力がＩＯＶＣＣ電源ライン３４に接続される。レギュレータ４７の出力がＩＯＶＣＣ電源ライン３４に接続されると、アナログ電源電圧ＶＳＰが供給される電源ライン２３ａ、バイパスキャパシタ２２、及び、ＶＳＰ電源ライン３７ａに蓄積されている電荷が、レギュレータ４７を通じてＩＯＶＣＣ電源ライン３４に供給され、更に、レギュレータ３５を通じてＶＤＤ電源ライン３６に供給される。これにより、ＶＤＤ電源ライン３６の電圧が維持される。
【０１２７】
ここで、通常動作時に電源ライン２３ａに生成されていたアナログ電源電圧ＶＳＰは比較的に高い電圧であるため、アナログ電源電圧ＶＳＰの生成が停止された直後では、電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａには、多くの電荷が保持されている。電源ライン２３ａ、バイパスキャパシタ２４ａ及びＶＳＰ電源ライン３７ａに蓄積された電荷を利用することで、ＶＤＤ電源ライン３６に生成されるロジック電源電圧ＶＤＤを、長時間、ロジック回路３１の動作が可能な電圧範囲に維持することができる。このため、ロジック回路３１は、液晶表示パネル７に存在している電荷が放電されるようにゲート制御駆動回路３２及びソース駆動回路３３を制御する動作を完全に行うことができるようになる。したがって、本実施形態においても、電池３からの電力供給の遮断による異常シャットダウンが発生した場合でも、液晶表示パネル７の焼き付きや液晶表示パネル７への異常表示の発生を抑制することができる。
【０１２８】
以上には、本発明の実施形態が具体的に記載されているが、本発明の上記の実施形態には限定されない。本発明の実施形態が、様々に変更され得ることは、当業者には自明的であろう。
【０１２９】
特に、第１乃至第４の実施形態のいずれにおいても、ゲート線を駆動する回路群の構成が、様々に変更され得ることに留意されたい。図４には、液晶表示パネル７にゲート線を駆動するＧＩＰ回路７ｂが集積化され、液晶コントローラドライバ２０からＧＩＰ回路７ｂにゲート制御信号ＳＯＵＴ１−ＳＯＵＴｎが供給される構成が図示されているが、図２１に図示されているように、液晶表示パネル７に、ゲートドライバが集積化された半導体チップであるゲートドライバＩＣ８が搭載されてもよい。この場合、ゲート制御信号ＳＯＵＴ１−ＳＯＵＴｎがゲートドライバＩＣ８に供給され、ゲートドライバＩＣ８は、供給されたゲート制御信号ＳＯＵＴ１−ＳＯＵＴｎに応答して表示部７ａのゲート線を駆動する。また、図２２に図示されているように、液晶表示パネル７の表示部７ａのゲート線が、液晶コントローラドライバ２０によって直接に駆動されてもよい。この場合、ゲート制御駆動回路３２は、ゲート制御信号ＳＯＵＴ１−ＳＯＵＴｎの代わりに、ゲート線を駆動するゲート駆動信号Ｇ１〜Ｇｐを各ゲート線に供給する。
【０１３０】
また、上記では、液晶表示パネル７を用いた表示装置を備える携帯端末１の実施形態が提示されているが、他の表示パネル（例えば、プラズマディスプレイパネル）を用いた表示装置を備える携帯端末１にも、本発明が適用され得ることは、当業者には自明的であろう。
【０１３１】
更に、上記では、電力蓄積デバイスとして電池３が使用されている実施形態が提示されているが、例えば、電気二重層キャパシタのような、他の電力蓄積デバイスが用いられても良い。
【０１３２】
また、上述された実施形態及び変形例は、技術的に矛盾しない限り、組み合わせて実施され得ることに留意されたい。
【符号の説明】
【０１３３】
１        ：携帯端末
２        ：メインボード
３        ：電池
４        ：マイク
５        ：スピーカ
６        ：アンテナモジュール
７        ：液晶表示パネル
７ａ      ：表示部
７ｂ      ：ＧＩＰ回路
８        ：ゲートドライバＩＣ
１１      ：音声インターフェース
１２      ：アプリケーションプロセッサ
１３      ：ＤＳＰ
１４      ：ＡＳＩＣ
１５      ：マイクロコンピュータ
１６      ：高周波インターフェース
１７      ：メモリ
１８      ：システムＰＭＩＣ
２０      ：液晶コントローラドライバ
２１      ：電源ライン
２１ａ    ：第１部分
２１ｂ    ：第２部分
２２      ：バイパスキャパシタ
２３ａ、２３ｂ、２３ｃ：電源ライン
２４ａ、２４ｂ、２４ｃ、２４ｄ：バイパスキャパシタ
２５      ：昇圧キャパシタ
２６ａ、２６ｂ：電源ライン
２７ａ、２７ｂ：バイパスキャパシタ
３１      ：ロジック回路
３２      ：ゲート制御駆動回路
３３      ：ソース駆動回路
３４      ：ＩＯＶＣＣ電源ライン
３４ａ    ：第１部分
３４ｂ    ：第２部分
３５      ：レギュレータ
３６      ：ＶＤＤ電源ライン
３７ａ    ：ＶＳＰ電源ライン
３７ｂ    ：ＶＳＮ電源ライン
３７ｃ    ：ＶＣＩ電源ライン
３８      ：液晶駆動電源生成回路
３９ａ    ：ＶＧＨ電源ライン
３９ｂ    ：ＶＧＬ電源ライン
４０      ：電源ライン
４１、４２：スイッチ
４３、４４：検出器
４５      ：ラッチ
４６      ：ＯＲゲート
４７      ：レギュレータ
４８      ：ダイオード素子
５１〜５４：外部電源端子
５５〜５７：外部接続端子
５８、５９：スイッチ
６０      ：外部接続端子
６１      ：基準電圧発生回路
６２      ：レベル調整回路
６３      ：オペアンプ
６４      ：検出レベル調整回路
６５      ：比較器
６６      ：検出レベル調整回路
６７      ：比較器
６８      ：レベル調整回路
６９      ：オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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