(57)【要約】【課題】複数の実装基板をタイリングしたときに目地をより目立たなくすることの可能な実装基板およびそれを備えた電子機器を提供する。【解決手段】本技術の実装基板は、配線基板と、配線基板の画素領域に行列状に配置された複数の画素と、画素領域に配置され、複数の画素を複数個ずつ選択する複数の駆動部とを備えている。各画素は、発光もしくは受光する光素子と、光素子の発光もしくは受光を制御する画素回路とを含んでいる。複数の駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。【選択図】図５
2015197543.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の画素領域に行列状に配置された複数の画素と、
前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
を備え、
各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
実装基板。
【請求項２】
前記配線基板は、行方向に延在する複数の選択線と、列方向に延在する複数の信号線とを有し、
各前記画素回路は、前記選択線を介して入力される選択信号に基づいて、前記信号線を介して入力されるデータ信号のサンプリングを行い、
各前記駆動部は、シフト信号およびクロック信号に基づいて前記選択信号を前記選択線に出力することにより、前記データ信号が前記画素回路においてサンプリングされるタイミングを制御すると共に、前記選択信号の出力タイミングに同期して前記シフト信号を後段の前記駆動部に出力する
請求項１に記載の実装基板。
【請求項３】
前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
前記クロック信号は、少なくとも１つの前記電極パッドを介して外部から入力される
請求項２に記載の実装基板。
【請求項４】
複数の前記信号線は、１画素列ごとに１つずつ、もしくは複数ずつ割り当てられ、
複数の前記選択線は、１画素行ごとに１つずつ割り当てられ、
複数の前記駆動部は、１画素行ごとに１つずつ割り当てられている
請求項３に記載の実装基板。
【請求項５】
複数の前記信号線は、複数画素列ごとに割り当てられ、
複数の前記選択線は、１画素行において前記信号線を共用する画素数と等しい数の画素行をグループとしたときに、前記グループごとに、１画素行において前記信号線を共用する画素数の２乗と等しい数ずつ割り当てられ、
前記グループごとに割り当てられた複数の前記選択線は、各画素行において共通の前記信号線が割り当てられた前記画素ごとに１つずつ割り当てられ、
複数の前記駆動部は、前記グループごとに１つずつ、もしくは前記グループに含まれる画素行の数と等しい数ずつ割り当てられている
請求項３に記載の実装基板。
【請求項６】
複数の実装基板と、
複数の前記実装基板を制御する制御回路と
を備え、
前記実装基板は、
配線基板と、
前記配線基板の画素領域に行列状に配置された複数の画素と、
前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
を有し、
各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
電子機器。
【請求項７】
当該電子機器は、
複数の前記実装基板を支持する支持基板と、
複数の前記実装基板を制御する制御基板と
をさらに備え、
複数の前記実装基板は、前記支持基板上にタイル状に配置され、
各前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
請求項６に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、配線基板上に駆動部を有する実装基板、およびそれを備えた電子機器に関する。
【背景技術】
【０００２】
表示画素を選択する駆動部を実装する手法として、ＣＯＧ（Chip on Glass）やＣＯＦ（Chip On Film）が知られている（例えば特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８８０７９号公報
【特許文献２】特開２０１２−４２５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＯＧを用いた場合には、実装基板の上面端部に、ＦＰＣの接続端子を実装するスペースを設けることが必要となる。ＣＯＦを用いた場合には、実装基板の上面端部に、駆動部を実装するスペースを設けることが必要となる。そのため、いずれの手法を用いた場合であっても、実装基板の上面端部にスペースが必要となるので、表示画素の配置できない額縁領域を設けることが必要となる。しかし、そのような額縁領域を設けた場合に、複数の実装基板をタイリングしたときには、表示映像に目地がくっきりと発生してしまうという問題があった。
【０００５】
なお、このような問題は、表示装置の分野だけでなく、照明装置や受光装置の分野においても生じ得る。
【０００６】
本技術はかかる問題点に鑑みてなされたもので、その目的は、複数の実装基板をタイリングしたときに目地をより目立たなくすることの可能な実装基板およびそれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本技術の実装基板は、配線基板と、配線基板の画素領域に行列状に配置された複数の画素と、画素領域に配置され、複数の画素を複数個ずつ選択する複数の駆動部とを備えている。各画素は、発光もしくは受光する光素子と、光素子の発光もしくは受光を制御する画素回路とを含んでいる。複数の駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。
【０００８】
本技術の電子機器は、１または複数の上記実装基板と、１または複数の上記実装基板を制御する制御回路とを備えている。
【０００９】
本技術の実装基板および電子機器では、複数の駆動部が、画素領域に配置されており、さらに、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。これにより、複数の駆動部を、実装基板の上面端部に設けたり、複数の駆動部を実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。
【発明の効果】
【００１０】
本技術の実装基板および電子機器によれば、複数の駆動部を、画素領域に配置するとともに、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てるようにしたので、複数の実装基板をタイリングしたときに目地をより目立たなくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本技術の第１の実施の形態に係る表示装置の概略構成の一例を表す図である。
【図２】図１の表示装置の斜視構成の一例を表す図である。
【図３】図２の実装基板の斜視構成の一例を表す図である。
【図４】図３のユニット基板の斜視構成の一例を表す図である。
【図５】図４のセルにおける回路の概略構成の一例を表す図である。
【図６】図４のセルにおける回路の詳細な構成の一例を表す図である。
【図７】図６の発光素子の平面構成の一例を表す図である。
【図８】図６の駆動ＩＣの平面構成の一例を表す図である。
【図９】図４のセルの断面構成の一例を表す図である。
【図１０】図９のセルの製造方法の一例を表す図である。
【図１１】図１０に続く工程の一例を表す図である。
【図１２】図１１に続く工程の一例を表す図である。
【図１３】図１２に続く工程の一例を表す図である。
【図１４】図１３に続く工程の一例を表す図である。
【図１５】図４のセルにおける回路の概略構成の一変形例を表す図である。
【図１６】図１５の回路の一変形例を表す図である。
【図１７】本技術の第２の実施の形態に係る照明装置の斜視構成の一例を表す図である。
【図１８】図１７の照明装置の斜視構成の一例を表す図である。
【図１９】本技術の第３の実施の形態に係る受光装置の斜視構成の一例を表す図である。
【図２０】図１９の受光パネルの斜視構成の一例を表す図である。
【図２１】図１の表示パネルの斜視構成の一変形例を表す図である。
【図２２】図１８の照明パネルの斜視構成の一変形例を表す図である。
【図２３】図２０の受光パネルの斜視構成の一変形例を表す図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（表示装置）
２．変形例（表示装置）
３．第２の実施の形態（照明装置）
４．第３の実施の形態（受光装置）
５．各実施の形態に共通の変形例
【００１３】
＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る表示装置１の斜視構成の一例を表す。表示装置１は、いわゆるＬＥＤディスプレイと呼ばれるものであり、表示画素としてＬＥＤが用いられたものである。表示装置１は、例えば、図１に示したように、表示パネルモジュール１０と、表示パネルモジュール１０（具体的には後述の複数のセル１２Ｅ）を制御するコントローラ２０とを備えている。表示パネルモジュール１０は、例えば、表示パネル１２と、表示パネル１２の周囲に設けられた回路（ソースドライバ１３、ゲートドライバ１４）とを有している。セル１２Ｅが、本技術の「実装基板」の一具体例に相当する。コントローラ２０が、本技術の「制御回路」の一具体例に相当する。
【００１４】
（表示パネル１２）
表示パネル１２は、複数の画素１１が表示パネル１２の画素領域１２ａ全面に渡って行列状に配置されたものである。画素１１が、本技術の「画素」の一具体例に相当する。画素領域１２ａは、表示パネル１２において映像表示が行われる領域（表示領域）に相当する。表示パネル１２は、コントローラ２０によって各画素１１がアクティブマトリクス駆動されることにより、映像信号Ｖｓｉｇ１〜ＶｓｉｇＮに基づく映像を表示領域に表示する。映像信号Ｖｓｉｇ１〜ＶｓｉｇＮは、相展開した映像信号である。
【００１５】
表示パネル１２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇが、本技術の「信号線」の一具体例に相当する。ゲート線Ｇａｔｅが、本技術の「選択線」の一具体例に相当する。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素１１が設けられている。各データ線Ｓｉｇは、ソースドライバ１３の出力端に接続されている。各ゲート線Ｇａｔｅは、ゲートドライバ１４の出力端に接続されている。
【００１６】
図２は、表示パネル１２の斜視構成の一例を表す。表示パネル１２は、実装基板１２Ａと、対向基板１２Ｂとを互いに重ね合わせたものである。対向基板１２Ｂの表面が映像表示面となっており、中央部分に表示領域を有している。対向基板１２Ｂは、例えば、所定の間隙を介して、実装基板１２Ａと対向する位置に配置されている。なお、対向基板１２Ｂが、実装基板１２Ａの上面に接していてもよい。対向基板１２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
【００１７】
（実装基板１２Ａ）
図３は、実装基板１２Ａの斜視構成の一例を表す。実装基板１２Ａは、例えば、図３に示したように、タイル状に配置された複数のユニット基板１２Ｃで構成されている。図４は、ユニット基板１２Ｃの斜視構成の一例を表す。ユニット基板１２Ｃは、例えば、タイル状に配置された複数のセル１２Ｅと、各セル１２Ｅを支持する支持基板１２Ｄとを有している。各ユニット基板１２Ｃは、さらに、制御基板（図示せず）を有している。制御基板は、例えば、後述の各電極パッド３４を介して、各セル１２Ｅと電気的に接続されている。支持基板１２Ｄは、例えば、金属フレーム、もしくは、配線基板などで構成されている。支持基板１２Ｄが配線基板で構成されている場合には、制御基板を兼ねることも可能である。このとき、支持基板１２Ｄおよび制御基板の少なくとも一方が、各電極パッド３４を介して、各セル１２Ｅ（または後述の配線基板３０）と電気的に接続されている。支持基板１２Ｄが、本技術の「支持基板」の一具体例に相当する。上記の配線基板が、本技術の「配線基板」の一具体例に相当する。電極パッド３４が、本技術の「電極パッド」の一具体例に相当する。
【００１８】
（セル１２Ｅの回路構成）
図５は、セル１２Ｅにおける回路の概略構成の一例を表す。図５には、主要配線である複数のデータ線Ｓｉｇおよび複数のゲート線Ｇａｔｅと、複数の画素１１と、複数のゲートドライバＩＣ１４Ａが示されている。ゲートドライバＩＣ１４Ａが、本技術の「駆動部」の一具体例に相当する。なお、ゲートドライバＩＣ１４Ａについては、後に詳述する。図６は、セル１２Ｅにおける回路の詳細な構成の一例を表す。
【００１９】
セル１２Ｅは、上述の画素領域１２ａに、列方向に延在する複数のデータ線Ｓｉｇと、行方向に延在する複数のゲート線Ｇａｔｅとを有している。データ線Ｓｉｇおよびゲート線Ｇａｔｅは、例えば、銅によって形成されている。セル１２Ｅは、さらに、上述の画素領域１２ａに、行列状に配置された複数の画素１１を有している。各画素１１は、発光素子１５と、発光素子１５の発光を制御する駆動ＩＣ１６とを含んでいる。発光素子１５が、本技術の「光素子」、「発光素子」の一具体例に相当する。駆動ＩＣ１６が、本技術の「画素回路」の一具体例に相当する。
【００２０】
セル１２Ｅは、さらに、画素領域１２ａに、例えば、複数ののこぎり電圧線Ｓａｗと、複数の電源線ＶＤＤ１，ＶＤＤ２と、複数の参照電圧線Ｒｅｆ１，Ｒｅｆ２と、複数のグラウンド線ＧＮＤとを有している。各のこぎり電圧線Ｓａｗは、例えば、所定の方向（具体的には行方向）に延在している。各電源線ＶＤＤ１、各電源線ＶＤＤ２、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、それぞれ、例えば、所定の方向（具体的には列方向）に延在している。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤの少なくとも１つについては、駆動方式によっては省略され得る。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤは、例えば、銅によって形成されている。なお、以下では、データ線Ｓｉｇ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびグラウンド線ＧＮＤの総称として、列配線を用いる。また、以下では、ゲート線Ｇａｔｅおよびのこぎり電圧線Ｓａｗの総称として、行配線を用いる。
【００２１】
各データ線Ｓｉｇは、映像信号に応じた信号がソースドライバ１３によって入力される配線である。映像信号に応じた信号は、例えば、発光素子１５の発光輝度を制御する信号である。複数のデータ線Ｓｉｇは、例えば、発光素子１５の発光色数に対応した種類の配線からなる。発光素子１５が３色の発光色を有する場合には、複数のデータ線Ｓｉｇは、例えば、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む。各データ線ＳｉｇＲは、赤色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。各データ線ＳｉｇＧは、緑色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。各データ線ＳｉｇＢは、青色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。このとき、映像信号Ｖｓｉｇ１〜ＶｓｉｇＮは、例えば、赤色の映像信号と、緑色の映像信号と、青色の映像信号とを含んで構成されている。
【００２２】
発光素子１５の発光色は、３色に限られず、４色以上であってもよい。複数のデータ線Ｓｉｇが、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む場合には、１つのデータ線ＳｉｇＲ、１つのデータ線ＳｉｇＧおよび１つのデータ線ＳｉｇＲからなる一組のデータ線Ｓｉｇが、例えば、１画素列ごとに１つずつ割り当てられる。つまり、複数のデータ線Ｓｉｇが、例えば、１画素列ごとに３つずつ割り当てられる。
【００２３】
各ゲート線Ｇａｔｅは、発光素子１５を選択する信号がゲートドライバ１４によって入力される配線である。発光素子１５を選択する信号は、例えば、データ線Ｓｉｇに入力された信号のサンプリングを開始するとともに、サンプリングされた信号を発光素子１５に入力させ、発光素子１５の発光を開始させる信号である。複数のゲート線Ｇａｔｅが、例えば、１画素行ごとに１つずつ割り当てられる。
【００２４】
各のこぎり電圧線Ｓａｗは、例えば、のこぎり状の波形を有する信号がコントローラ２０によって入力される配線である。のこぎり状の波形を有する信号は、サンプリングされた信号と対比され、例えば、のこぎり状の波形を有する信号の波高値が、サンプリングされた信号の波高値よりも高くなっている期間だけ、サンプリングされた信号が発光素子１５に入力される。１つののこぎり電圧線Ｓａｗが、例えば、２画素行ごとに割り当てられる。
【００２５】
各電源線ＶＤＤ２は、発光素子１５に対して供給する駆動電流がコントローラ２０によって入力される配線である。１つの電源線ＶＤＤ２が、例えば、２画素列ごとに割り当てられる。各電源線ＶＤＤ１、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、固定の電圧がコントローラ２０によって入力される配線である。各グラウンド線ＧＮＤには、グラウンド電位が入力される。１つの電源線ＶＤＤ１が、例えば、２画素列ごとに割り当てられる。１つの参照電圧線Ｒｅｆ１が、例えば、２画素列ごとに割り当てられている。１つの参照電圧線Ｒｅｆ２が、例えば、２画素列ごとに割り当てられている。１つのグラウンド線ＧＮＤが、例えば、２画素列ごとに割り当てられる。
【００２６】
図７は、発光素子１５の平面構成の一例を表す。図７において四角で囲まれた記号は、その記号に隣接する端子が後述の図８に記載の同一の記号に隣接する端子に電気的に接続されることを示している。発光素子１５は、複数色の光を発するチップ状部品である。発光素子１５の発光色が３色である場合、発光素子１５は、例えば、赤色光を発する発光素子１５Ｒ、緑色光を発する発光素子１５Ｇおよび青色光を発する発光素子１５Ｂを含んでいる。発光素子１５Ｒ，１５Ｇ，１５Ｂは、例えば、樹脂などからなる保護体１５ｉによって被覆されている。
【００２７】
発光素子１５Ｒ，１５Ｇ，１５Ｂは、例えば、ＬＥＤチップである。ここで、上記のＬＥＤチップは、マイクロメータオーダーのチップサイズとなっており、例えば、数１０μｍ角となっている。ＬＥＤチップは、例えば、導電型の互いに異なる半導体層で活性層を挟み込んだ積層構造を含む半導体層と、この半導体層の共通の面（同一面）に配置された２つの電極とを有している。発光素子１５Ｒ，１５Ｇ，１５Ｂは、互いに別々のチップとなっていてもよいし、互いに共通の単一のチップとなっていてもよい。
【００２８】
発光素子１５は、例えば、６つの電極パッド１５ａ〜１５ｆを有している。発光素子１５Ｇにおいて、一方の電極は、電極パッド１５ａおよび配線１７（図５、図６参照）を介して駆動ＩＣ１６の電極パッド１６ｍと電気的に接続されており、他方の電極は、電極パッド１５ｂおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１５Ｒにおいて、一方の電極は、電極パッド１５ｃおよび配線１７を介して駆動ＩＣ１６の電極パッド１６ｏと電気的に接続されており、他方の電極は、電極パッド１５ｄおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１５Ｂにおいて、一方の電極は、電極パッド１５ｅおよび配線１７を介して駆動ＩＣ１６の電極パッド１６ｐと電気的に接続されており、他方の電極は、電極パッド１５ｆおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。
【００２９】
配線１７は、例えば、画素１１と、データ線Ｓｉｇ、ゲート線Ｇａｔｅ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２、のこぎり電圧線Ｓａｗ、またはグラウンド線ＧＮＤとを互いに電気的に接続する配線である。配線１７は、例えば、画素１１内において、発光素子１５と、駆動ＩＣ１６とを互いに電気的に接続する配線でもある。配線１７は、例えば、スパッタリングやめっきによって形成されている。複数の配線１７のうち一部の配線１７は、画素１１と、上記各種行配線や上記各種列配線とを互いに直接、接続している。複数の配線１７のうち他の配線１７は、断続的に形成された複数の部分配線からなっている。複数の部分配線からなる各配線１７では、各部分電極は、例えば、配線基板３０の上面（例えば後述の配線層３２Ｅ)に形成された１または複数の中継配線を介して連結されている。中継配線は、例えば、銅で形成されている。
【００３０】
図８は、駆動ＩＣ１６の平面構成の一例を表す。図８において四角で囲まれた配線名は、その配線名に隣接する端子に電気的に接続される配線の名称を示している。駆動ＩＣ１６は、発光素子１５の発光を制御する。駆動ＩＣ１６は、例えば、１４個の電極パッド１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｋ，１６ｍ，１６ｎ，１６ｏ，１６ｐを有している。
【００３１】
電極パッド１６ａ，１６ｂ，１６ｃは、配線１７を介して、データ線ＳｉｇＧ，ＳｉｇＲ，ＳｉｇＢに電気的に接続されている。電極パッド１６ｄ，１６ｅは、配線１７を介して、電源線ＶＤＤ１，ＶＤＤ２に電気的に接続されている。電極パッド１６ｆ，１６ｇは、配線１７を介して、参照電位線Ｒｅｆ１，Ｒｅｆ２に電気的に接続されている。電極パッド１６ｈは、配線１７を介して、グラウンド線ＧＮＤに電気的に接続されている。電極パッド１６ｉは、配線１７を介して、ゲート線Ｇａｔｅに電気的に接続されている。電極パッド１６ｋは、配線１７を介して、のこぎり電圧線Ｓａｗに電気的に接続されている。電極パッド１６ｍ，１６ｏ，１６ｎは、配線１７を介して、発光素子１５の電極パッド１５ａ，１５ｃ，１５ｅに電気的に接続されている。電極パッド１６ｐは、配線１７に接続されていない。
【００３２】
次に、図１、図５、図６を参照して、ソースドライバ１３、ゲートドライバ１４およびゲートドライバＩＣ１４Ａについて説明する。
【００３３】
（ソースドライバ１３）
ソースドライバ１３は、コントローラ２０から入力された１水平ライン分のアナログの映像信号Ｖｓｉｇ１〜ＶｓｉｇＮを、各画素１１に信号電圧として供給する。具体的には、ソースドライバ１３は、１水平ライン分のアナログの映像信号Ｖｓｉｇ１〜ＶｓｉｇＮを、ゲートドライバ１４により選択された１水平ラインを構成する各画素１１に、データ線Ｓｉｇを介してそれぞれ供給する。
【００３４】
（ゲートドライバ１４）
ゲートドライバ１４は、コントローラ２０から入力されたタイミングパルスＴＰに応じて、駆動対象の画素１１を選択する。タイミングパルスＴＰには、例えば、シフト信号およびクロック信号が含まれている。具体的には、ゲートドライバ１４は、ゲート線Ｇａｔｅを介して、選択信号を駆動ＩＣ１６に印加することにより、マトリクス状に配置されている複数の画素１１のうちの１行を駆動対象として選択する。そして、これらの画素１１では、ソースドライバ１３から供給される信号電圧に応じて、１水平ラインの表示がなされる。このようにして、ゲートドライバ１４は、時分割的に１水平ラインずつ順次走査を行い、画素領域１２ａ全体にわたった表示を表示パネル１２に行わせる。
【００３５】
（ゲートドライバＩＣ１４Ａ）
ゲートドライバ１４は、複数のゲートドライバＩＣ１４Ａによって構成されている。複数のゲートドライバＩＣ１４Ａは、複数画素行ごとに、１つずつ割り当てられている。例えば、図５、図６に示したように、２画素行ごとに、１つずつ割り当てられている。従って、各ゲートドライバＩＣ１４Ａには、２本のゲート線Ｇａｔｅが接続されている。
【００３６】
各ゲートドライバＩＣ１４Ａは、シフト信号およびクロック信号に基づいて選択信号をゲート線Ｇａｔｅに出力することにより、データ信号が駆動ＩＣ１６においてサンプリングされるタイミング（つまり発光開始のタイミング）を制御する。このとき、各駆動ＩＣ１６は、ゲート線Ｇａｔｅを介して入力される選択信号に基づいて、データ線Ｓｉｇを介して入力されるデータ信号のサンプリングを行う。各ゲートドライバＩＣ１４Ａは、２本目のゲート線Ｇａｔｅに対して選択信号を出力したときには、選択信号の出力タイミングに同期してシフト信号を後段のゲートドライバＩＣ１４Ａに出力する。各ゲートドライバＩＣ１４Ａは、１本目のゲート線Ｇａｔｅに対して選択信号を出力したときには、引き続き、２本目のゲート線Ｇａｔｅに対して選択信号を出力する。従って、このときは、各ゲートドライバＩＣ１４Ａは、シフト信号を出力しない。
【００３７】
１番目の画素行および２番目の画素行に割り当てられたゲートドライバＩＣ１４Ａ（つまり、１番最初のゲートドライバＩＣ１４Ａ）では、コントローラ２０からシフト信号およびクロック信号が入力される。つまり、コントローラ２０は、１番最初のゲートドライバＩＣ１４Ａに対しては、直接、シフト信号およびクロック信号を出力する。コントローラ２０と、１番最初のゲートドライバＩＣ１４Ａとの間での信号のやりとりは、シフト線ＳＦＴおよびクロック線ＣＬＫを介して行われる。
【００３８】
一方、２番目以降のゲートドライバＩＣ１４Ａでは、前段のゲートドライバＩＣ１４Ａからシフト信号およびクロック信号が入力される。つまり、２番目以降のゲートドライバＩＣ１４Ａは、後段のゲートドライバＩＣ１４Ａに対して、シフト信号およびクロック信号を出力する。なお、クロック信号については、各ゲートドライバＩＣ１４Ａに対して、他のゲートドライバＩＣ１４Ａを介さずに直接、コントローラ２０から入力されてもよい。つまり、コントローラ２０が、各ゲートドライバＩＣ１４Ａに対して、直接、クロック信号を出力してもよい。前段のゲートドライバＩＣ１４Ａと、後段のゲートドライバＩＣ１４Ａとの間での信号のやりとりは、上述した配線１７を介して行われる。
【００３９】
各ゲートドライバＩＣ１４Ａは、ゲートドライバ１４における２画素行分の機能を担っている。従って、各ゲートドライバＩＣ１４Ａのチップサイズは、ゲートドライバ１４として一般的に用いられるＩＣのチップサイズよりも非常に小さくなっており、画素１１ピッチよりも十分小さくなっている。そのため、各ゲートドライバＩＣ１４Ａは、画素領域１２ａにおいて、画素１１配列を乱すことなく、画素１１に隣接して配置されている。各ゲートドライバＩＣ１４Ａの厚さは、例えば、発光素子１５や駆動ＩＣ１６の厚さと同程度となっているか、または、それらよりも薄くなっており、例えば、２０μｍ以下となっている。
【００４０】
（セル１２Ｅの構造）
図９は、セル１２Ｅの断面構成の一例を表す。図９には、セル１２Ｅにおいて、発光素子１５、駆動ＩＣ１６、データ線Ｓｉｇおよびクロック線ＣＬＫの形成されている箇所の断面構成の一例が示されている。
【００４１】
セル１２Ｅは、例えば、配線基板３０と、配線基板３０の上面に接して形成された微細Ｌ／Ｓ層４０と、微細Ｌ／Ｓ層４０の上面に行列状に配置された複数の画素１１とを有している。配線基板３０は、配線基板１２Ｄとの関係では中間基板としての役割を有している。
【００４２】
セル１２Ｅは、さらに、例えば、各画素１１を含む表面を被覆する埋め込み層４４と、埋め込み層４４に接して形成された遮光層４５と、配線基板３０の裏面に接して形成された絶縁層５０とを有している。埋め込み層４４は、可視光を透過する光透過性の材料で構成されている。遮光層４５は、可視光を吸収する材料を含んで構成されている。絶縁層５０は、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
【００４３】
遮光層４５は、各発光素子１５と対向する箇所に開口４５Ａを有している。各発光素子１５から発せられた光は各開口４５Ａを介して外部に出射される。絶縁層５０は、セル１２Ｅの外部接続端子としての各電極パッド３４と対向する箇所に開口５０Ａを有している。従って、各電極パッド３４は、開口５０Ａを介して、セル１２Ｅ（配線基板３０）の裏面に露出している。例えば、開口５０Ａ内に設けた金属バンプや半田バンプを介して、電極パッド３４と配線基板１２Ｄとが互いに電気的に接続されている。
【００４４】
（配線基板３０）
配線基板３０は、ビア接合を利用した積層基板である。配線基板３０は、配線基板３０の裏面に、外部接続端子としての複数の電極パッド３４を有している。複数の電極パッド３４は、少なくともゲートドライバＩＣ１４Ａごとに１つ以上設けられており、例えば、ゲートドライバＩＣ１４Ａ、データ線Ｓｉｇ、電源線ＶＤＤ１、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびのこぎり電圧線Ｓａｗごとに、１つ以上設けられている。
【００４５】
配線基板３０は、微細Ｌ／Ｓ層４０内で引き回された複数の配線１７と、複数の電極パッド３４とを電気的に接続する。配線基板３０は、複数の配線１７と、複数の電極パッド３４とを電気的に接続する複数の貫通配線１７を有している。各貫通配線１７は、配線基板３０を厚さ方向に貫通する配線である。ある貫通配線１７は、配線基板３０内で列方向に延在するデータ線Ｓｉｇと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在するクロック線ＣＬＫと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。
【００４６】
ある貫通配線１７は、配線基板３０内で列方向に延在する電源線ＶＤＤ１と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在する参照電圧線Ｒｅｆ１と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在する参照電圧線Ｒｅｆ２と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在するのこぎり電圧線Ｓａｗと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。
【００４７】
ところで、上述したように、複数の画素１１は、例えば、図５に示したように、行方向および列方向に等間隔で配置されている。このとき、画素１１のピッチは、各セル１２Ｅ内だけでなく、隣接する２つのセル１２Ｅ間においても、等ピッチとなっていることが好ましい。各セル１２Ｅでは、各セル１２Ｅの外部接続端子としての複数の電極パッド３４が、セル１２Ｅの裏面に設けられている。そのため、実装面の上面の外縁に外部接続端子を設けたときのような、画素１１配置に使用できない額縁領域を省略したり、最小限にしたりすることができる。従って、各セル１２Ｅから、そのような額縁領域が省略されているか、または、各セル１２Ｅにおける、そのような額縁領域が最小限となっている場合には、隣接する２つのセル１２Ｅ間においても、画素１１のピッチを等ピッチにすることができる。
【００４８】
配線基板３０は、例えば、ビルドアップ基板であり、コア基板３１と、コア基板３１の上面に接して形成されたビルドアップ層３２と、コア基板３１の裏面に接して形成されたビルドアップ層３３とを有している。
【００４９】
コア基板３１は、セル１２Ｅの剛性の確保するものであり、例えば、ガラスエポキシ基板である。ビルドアップ層３２は、１層以上の配線層を有している。ビルドアップ層３２は、例えば、図９に示したように、配線層３２Ａ、絶縁層３２Ｂ、配線層３２Ｃ、絶縁層３２Ｄおよび配線層３２Ｅを、コア基板３１の上面側からこの順に有している。ビルドアップ層３３は、１層以上の配線層を有している。ビルドアップ層３３は、例えば、図９に示したように、配線層３３Ａ、絶縁層３３Ｂ、配線層３３Ｃ、絶縁層３３Ｄおよび配線層３３Ｅを、コア基板３１の裏面側からこの順に有している。配線層３２Ａ，３２Ｃ，３２Ｅ，３３Ａ，３３Ｃ，３３Ｅは、例えば、銅で形成されている。絶縁層３２Ｂ，３２Ｄ，３３Ｂ，３３Ｄは、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
【００５０】
各データ線Ｓｉｇは、例えば、配線層３２Ｃに形成されている。各ゲート線Ｇａｔｅは、データ線Ｓｉｇとは異なる層に形成されており、例えば、配線基板３０の上面の配線層である配線層３２Ｅに形成されている。各クロック線ＣＬＫおよびシフト線ＳＦＴは、例えば、ゲート線Ｇａｔｅと同一の層内に形成されており、例えば、配線層３２Ｅに形成されている。各電極パッド３４は、ビルドアップ層３３に形成されており、例えば、配線層３３Ｅと同一の層内に形成されている。上述の中継配線は、例えば、配線層３２Ｅに形成されている。
【００５１】
（微細Ｌ／Ｓ層４０）
微細Ｌ／Ｓ層４０は、配線層４２と、配線層４２（各配線１７）と配線基板３０の上面との間に設けられた絶縁層４１とを有している。絶縁層４１は、配線層４２（各配線１７）と、配線基板３０の上面とに接している。絶縁層４１は、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦの上面と対向する位置に開口４１Ａを有している。開口４１Ａの底面には、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦの一部が露出している。絶縁層４１は、例えば、ＶＰＡで形成されている。ＶＰＡは、レジストとして一般に使われるものであり、例えば、新日鉄化学社製のＶＰＡが上市されている。絶縁層４１がＶＰＡで形成されている場合、例えば、ＶＰＡを選択的に露光・現像することによりＶＰＡに開口４１を形成することができる。
【００５２】
配線層４２（各配線１７）は、例えば、開口４１Ａの底面および側面を含む配線基板３０の上面に接するシード層４２Ａと、シード層４２Ａの上面に接するめっき層４２Ｂとを有している。シード層４２Ａは、製造過程においてめっき層４２Ｂをめっきで形成する際のめっき成長面となる。シード層４２Ａは、開口４１Ａの底面と接しており、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦと電気的に接続されている。シード層４２Ａは、例えば、銅で形成されている。めっき層４２Ｂは、製造過程においてシード層４２Ａをめっき成長面としてめっき処理により形成されたものである。なお、配線層４２（各配線１７）は、例えば、スパッタリングにより形成された層であってもよい。
【００５３】
上述したように、配線層４２（各配線１６）は、絶縁層４１の上面に接して形成されている。一方、各画素１１の電極は、シード層４２Ａの上面に接して形成されている。そのため、発光素子１５および駆動ＩＣ１６は、互いに同一の面（シード層４２Ａの上面）上に形成されているが、厳密には、配線層４２（各配線１６）の形成面（絶縁層４１の上面）とは別の面に形成されている。しかし、各画素１１の実装という観点からは、絶縁層４１の上面とシード層４２Ａの上面とを含む面が実装面４１Ｓとなっていると言える。従って、配線層４２（各配線１６）は、各画素１１の実装面４１Ｓに形成されており、かつ、各画素１１と実質的に共通の面に形成されている。
【００５４】
配線層４２（各配線１７）は、例えば、ゲートドライバＩＣ１４Ａや、開口４１Ａ内に露出している部材（例えば、ゲート線Ｇａｔｅ、クロック線ＣＬＫ、シフト線ＳＴＦ）とめっき接合されている。配線層４２（各配線１７）をめっきにより形成する際に、配線層４２（各配線１７）と、ゲートドライバＩＣ１４Ａや、開口４１Ａ内に露出している上記部材との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われてもよい。配線層４２（各配線１７）は、例えば、画素１１（発光素子１５および駆動ＩＣ１６）とめっき接合されている。配線層４２（各配線１７）をめっきにより形成する際に、配線層４２（各配線１７）と、画素１１との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われてもよい。
【００５５】
微細Ｌ／Ｓ層４０のＬ／Ｓ(line and space)は、配線基板３０のＬ／Ｓよりも小さくなっている。Ｌ／Ｓとは、面内で最も狭い配線ピッチを指している。微細Ｌ／Ｓ層４０のＬ／Ｓは、複数の信号線Ｓｉｇ、複数のゲート線Ｇａｔｅ、複数の電圧線ＶＤＤ１、複数の参照電圧線Ｒｅｆ１、複数の参照電圧線Ｒｅｆ２、およびのこぎり電圧線ＳａｗのＬ／Ｓよりも小さくなっている。微細Ｌ／Ｓ層４０のＬ／Ｓは、例えば、２５μｍ程度である。一方、配線基板３０のＬ／Ｓは、例えば、７５μｍ程度である。
【００５６】
［製造方法］
次に、図１０〜図１４を参照しつつ、セル１２Ｅの製造方法の一例について説明する。図１０〜図１４は、セル１２Ｅの製造過程の一例を工程順に表す。
【００５７】
まず、配線基板３０を用意する。次に、配線基板３０の上面に絶縁層４１を形成したのち、所定の方法で、絶縁層４１に開口４１Ａを形成する（図１０）。次に、開口４１Ａの底面および側面を含む配線基板３０の上面にシード層４２Ａを形成する（図１１）。
【００５８】
次に、表面全体に絶縁性の接着剤を塗布するなどして、発光素子１５や、駆動ＩＣ１６、ゲートドライバＩＣ１４Ａ（以下、「発光素子１５等」と称する。）を仮固定するための固定層４３Ａを形成する（図１２参照）。接着剤の代わりに、シリコーン系やアクリル系で代表されるような粘着剤の層を固定層４３Ａとして形成してもよい。続いて、発光素子１５等を固定層４３Ａによって仮固定する（図１２）。このとき、発光素子１５等の電極パッドを、後述のめっき処理において成長する金属体（めっき層４２Ｂ）と接続可能となる程度に近づけて配置する。
【００５９】
次に、発光素子１５等を仮固定している部分（発光素子１５等の底面に存在する部分）以外の固定層４３Ａを除去する。その結果、発光素子１５等の底面だけに固定層４３Ａが残る（図１３）。図１３では、残った固定層４３Ａを固定層４３と記載した。固定層４３Ａの除去に際して、例えば、ドライエッチングや有機溶剤浸漬等を行うことができる。なお、あらかじめ、発光素子１５等を仮固定する場所にだけ、絶縁性の接着剤を塗布しておいてもよい。
【００６０】
次に、シード層４２Ａをめっき成長面としてめっき処理を行い、シード層４２Ａの上面にめっき層４２Ｂを形成する（図１４）。これにより、配線層４２（各配線１７）が形成される。このとき、配線層４２（各配線１７）と、発光素子１５等との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われる。また、配線層４２（各配線１７）と、開口４１Ａ内に露出している上記部材との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われる。その後は、発光素子１５等を埋め込み層４３で埋め込んだ後に、遮光層４５を形成する（図９参照）。このようにして、セル１２Ｅが製造される。
【００６１】
［作用・効果］
次に、表示装置１の作用、効果について説明する。本実施の形態では、複数のゲートドライバＩＣ１４Ａが、画素領域１２ａに配置されており、さらに、複数画素行ごとに、１つずつ割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、セル１２Ｅの上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子をセル１２Ｅの上面端部に設けたりする必要がなくなる。その結果、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
【００６２】
＜２．変形例＞
[変形例１]
上記実施の形態では、一組のデータ線Ｓｉｇが、１画素列ごとに１つずつ割り当てられていた。つまり、複数のデータ線Ｓｉｇが、１画素列ごとに３つずつ割り当てられていた。しかし、駆動方式によっては、上記の一組のデータ線Ｓｉｇを、単一のデータ線Ｓｉｇに置き換えることもできる。
【００６３】
[変形例２]
上記実施の形態では、複数のゲートドライバＩＣ１４Ａは、複数画素行ごとに、１つずつ割り当てられていた。しかし、複数のゲートドライバＩＣ１４Ａは、１画素行ごとに、１つずつ割り当てられていてもよい。
【００６４】
[変形例３]
また、上記実施の形態において、一組のデータ線Ｓｉｇが、複数画素列ごとに１つずつ割り当てられていてもよい。つまり、複数のデータ線Ｓｉｇが、複数画素列ごとに複数ずつ割り当てられていてもよい。例えば、図１５に示したように、一組のデータ線Ｓｉｇが、２画素列ごとに１つずつ割り当てられていてもよい。つまり、複数のデータ線Ｓｉｇが、２画素列ごとに３ずつ割り当てられていてもよい。なお、本変形例においても、駆動方式によっては、上記の一組のデータ線Ｓｉｇを、単一のデータ線Ｓｉｇに置き換えることもできる。この場合、複数のデータ線Ｓｉｇが、複数画素列ごとに１つずつ割り当てられている。
【００６５】
このとき、複数のゲート線Ｇａｔｅは、１画素行において、１または複数のデータ線Ｓｉｇを共用する画素数と等しい数の画素行をグループとしたときに、グループごとに、１画素行においてデータ線Ｓｉｇを共用する画素数の２乗と等しい数ずつ割り当てられる。例えば、図１５に示したように、複数のゲート線Ｇａｔｅは、２画素行をグループとしたときに、グループごとに、２の２乗（４つ）ずつ割り当てられる。
【００６６】
上記グループごとに割り当てられた複数のゲート線Ｇａｔｅは、各画素行において共通のデータ線Ｓｉｇが割り当てられた画素１１ごとに１つずつ割り当てられる。例えば、図１５に示したように、上記グループごとに割り当てられた２つのゲート線Ｇａｔｅは、奇数列の画素１１に対して１つ割り当てられ、偶数列の画素１１に対して１つ割り当てられる。
【００６７】
複数のゲートドライバＩＣ１４Ａは、上記グループに含まれる画素行の数と等しい数ずつ割り当てられている。例えば、図１５に示したように、複数のゲートドライバＩＣ１４Ａは、グループごとに２つずつ割り当てられている。
【００６８】
本変形例では、複数のゲートドライバＩＣ１４Ａが、画素領域１２ａに配置されており、さらに、データ線Ｓｉｇを１画素行に含まれる複数の画素１１で共用した上で、上記グループごとに、上記グループに含まれる画素行の数と等しい数ずつ割り当てられている。これにより、上記実施の形態と同一の画素１１ピッチとしたときに、上記実施の形態よりも画素領域１２ａにより大きな空き領域を設けることができる。そのため、例えば、上記実施の形態の画素１１ピッチよりも狭い画素１１ピッチにした場合であっても、各ゲートドライバＩＣ１４Ａを画素領域１２ａに配置することができる。従って、画素１１ピッチを狭ピッチ化しつつ、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
【００６９】
[変形例４]
また、上記変形例３では、各ゲートドライバＩＣ１４Ａには、２本のゲート線Ｇａｔｅが接続されていたが、各ゲートドライバＩＣ１４Ａに３本以上のゲート線Ｇａｔｅが接続されていてもよい。例えば、図１６に示したように、各ゲートドライバＩＣ１４Ａに、４本のゲート線Ｇａｔｅが接続されていてもよい。この場合には、各ゲートドライバＩＣ１４Ａは、最後のゲート線Ｇａｔｅに対して選択信号を出力したときにだけ、選択信号の出力タイミングに同期してシフト信号を後段のゲートドライバＩＣ１４Ａに出力する。各ゲートドライバＩＣ１４Ａは、最後のゲート線Ｇａｔｅ以外のゲート線Ｇａｔｅに対して選択信号を出力したときには、引き続き、次のゲート線Ｇａｔｅに対して選択信号を出力する。従って、このときは、各ゲートドライバＩＣ１４Ａは、シフト信号を出力しない。
【００７０】
各ゲートドライバＩＣ１４Ａに３本以上のゲート線Ｇａｔｅが接続可能となった結果、複数のゲートドライバＩＣ１４Ａを、上記グループごとに１つずつ割り当てることが可能である。例えば、各ゲートドライバＩＣ１４Ａが、上記グループに含まれる画素行の数と等しい数のゲート線Ｇａｔｅに接続可能となっている場合、複数のゲートドライバＩＣ１４Ａは、上記グループごとに１つずつ割り当てられる。例えば、図１６に示したように、各ゲートドライバＩＣ１４Ａが４本のゲート線Ｇａｔｅに接続可能となっている場合には、複数のゲート線Ｇａｔｅを４本のゲート線Ｇａｔｅごとにグループに分け、グループごとに１つずつゲートドライバＩＣ１４Ａを割り当てることができる。
【００７１】
本変形例においても、上記変形例３と同様、画素１１ピッチを狭ピッチ化しつつ、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
【００７２】
[変形例５]
上記実施の形態において、画素１１が、発光素子１５および駆動ＩＣ１６を一体に形成したものであってもよい。
【００７３】
[変形例６]
また、上記実施の形態および変形例１〜６において、発光素子１５の発光色が単一であってもよい。この場合に、セル１２Ｅが、例えば、開口４５Ａ内に、複数色のカラーフィルタを有していてもよい。
【００７４】
＜３．第２の実施の形態＞
図１７は、本技術の第２の実施の形態に係る照明装置２の概略構成の一例を表す。照明装置２は、上記第１の実施の形態およびその変形例（変形例１〜６）に係る表示装置１において、データ線Ｓｉｇに入力される信号が、映像信号のような時々刻々、変化するものではなく、照明光の明るさに応じた固定値となっているものに相当する。照明装置２は、例えば、図１７に示したように、照明パネルモジュール６０と、照明パネルモジュール６０を制御するコントローラ７０とを備えている。照明パネルモジュール６０は、例えば、照明パネル６２と、照明パネル６２の周囲に設けられた回路（ソースドライバ１３、ゲートドライバ１４）とを有している。
【００７５】
（照明パネル６２）
照明パネル６２は、複数の画素６１が照明パネル６２の画素領域全面に渡って行列状に配置されたものである。画素領域は、照明パネル６２において照明光が出射される領域（光出射領域）に相当する。照明パネル６２は、コントローラ７０によって各画素６１がアクティブマトリクス駆動されることにより、照明光の明るさに応じた固定値である信号Ｖｓｉｇに基づく照明光を照明パネル６２から出射する。照明パネル６２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素６１が設けられている。
【００７６】
図１８は、照明パネル６２の斜視構成の一例を表す。照明パネル６２は、実装基板６２Ａと、対向基板６２Ｂとを互いに重ね合わせたものである。対向基板６２Ｂの表面が光出射面となっている。対向基板６２Ｂは、例えば、所定の間隙を介して、実装基板６２Ａと対向する位置に配置されている。なお、対向基板６２Ｂが、実装基板６２Ａの上面に接していてもよい。対向基板６２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
【００７７】
実装基板６２Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する支持基板とを有している。各ユニット基板は、さらに、制御基板（図示せず）を有し、各電極パッド３４を介して、各セルと電気的に接続されている。上記の支持基板は、例えば、金属フレーム、もしくは、配線基板などで構成されている。上記の支持基板が配線基板で構成されている場合には、制御基板を兼ねることも可能である。各セルでは、例えば、図５、図６、図９、図１５、図１６において、データ線Ｓｉｇに入力される信号が、固定値となっている場合に、画素６１の駆動にとって必要のない配線が、適宜、省略される。
【００７８】
［作用・効果］
次に、照明装置２の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、複数のゲートドライバＩＣ１４Ａが、画素領域（光出射領域）に配置されており、さらに、所定のルールで割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、実装基板の上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。その結果、複数の実装基板をタイリングしたときに照明光の目地をより目立たなくすることができる。
【００７９】
＜４．第３の実施の形態＞
図１９は、本技術の第３の実施の形態に係る受光装置３の概略構成の一例を表す。受光装置３は、上記第１の実施の形態およびその変形例（変形例１〜４）に係る表示装置１において、データ線Ｓｉｇに入力される信号が、映像信号のような時々刻々、変化するものではなく、固定値となっているものに相当する。さらに、受光装置３は、上記第１の実施の形態およびその変形例（変形例１〜４）に係る表示装置１において、画素１１の代わりに受光素子を設けたものに相当する。
【００８０】
受光装置３は、例えば、図１９に示したように、受光パネルモジュール８０と、受光パネルモジュール８０を制御するコントローラ９０とを備えている。受光パネルモジュール８０は、例えば、受光パネル８２と、受光パネル８２の周囲に設けられた回路（読み出し回路８３、ゲートドライバ１４）とを有している。
【００８１】
（受光パネル８２）
受光パネル８２は、複数の画素８１が受光パネル８２の画素領域全面に渡って行列状に配置されたものである。画素領域は、受光パネル８２において外光が入射する領域（光入射領域）に相当する。受光パネル８２は、コントローラ９０によって各画素８１がアクティブマトリクス駆動されることにより、固定の信号Ｖｓｉｇが読み出し回路８３から入力された状態で、外光入射に基づく信号変化を読み出し回路８３で検出する。受光パネル８２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素８１が設けられている。
【００８２】
図２０は、受光パネル８２の斜視構成の一例を表す。受光パネル８２は、実装基板８２Ａと、対向基板８２Ｂとを互いに重ね合わせたものである。対向基板８２Ｂの表面が光入射面となっている。対向基板８２Ｂは、例えば、所定の間隙を介して、実装基板８２Ａと対向する位置に配置されている。なお、対向基板８２Ｂが、実装基板８２Ａの上面に接していてもよい。対向基板８２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
【００８３】
実装基板８２Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する支持基板とを有している。各ユニット基板は、さらに、制御基板（図示せず）を有し、各電極パッド３４を介して、各セルと電気的に接続されている。上記の支持基板は、例えば、金属フレーム、もしくは、配線基板などで構成されている。上記の支持基板が配線基板で構成されている場合には、制御基板を兼ねることも可能である。各セルでは、例えば、図５、図６、図９、図１５、図１６において、データ線Ｓｉｇに入力される信号が、固定値となっている場合に、画素８１の駆動にとって必要のない配線が、適宜、省略される。
【００８４】
［作用・効果］
次に、受光装置３の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、複数のゲートドライバＩＣ１４Ａが、画素領域（光入射領域）に配置されており、さらに、所定のルールで割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、実装基板の上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。その結果、複数の実装基板をタイリングしたときに受光映像の目地をより目立たなくすることができる。
【００８５】
＜５．各実施の形態に共通の変形例＞
上記各実施の形態およびその変形例において、遮光層４５が対向基板１２Ｂ，６２Ｂ，８２Ｂの裏面（実装基板１２Ａ，６２Ａ，８２Ａ側の表面）に配置されていてもよい。
【００８６】
上記各実施の形態およびその変形例において、例えば、図２１〜図２３に示したように、対向基板１２Ｂ，６２Ｂ，８２Ｂが省略されていてもよい。また、上記各実施の形態およびその変形例において、対向基板１２Ｂ，６２Ｂ，８２Ｂが、ユニット基板１２Ｃごとに、またはセル１２Ｅごとに１つずつ設けられていてもよい。
【００８７】
上記各実施の形態およびその変形例において、遮光層４５が省略されていてもよい。
【００８８】
また、上記各実施の形態およびその変形例では、各画素１１，６１，８１は、配線層４２（各配線１７）とめっき接合されていた。しかし、各画素１１，６１，８１は、例えば、配線層４２（各配線１７）と半田接合されていてもよい。例えば、各画素１１，６１，８１の電極パッドに半田バンプを設けた上で、各画素１１，６１，８１を、各配線１７上に配置したのち、リフローを行う。これにより、各画素１１，６１，８１を、各配線１７に半田接合することができる。なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
【００８９】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
配線基板と、
前記配線基板の画素領域に行列状に配置された複数の画素と、
前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
を備え、
各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
実装基板。
（２）
前記配線基板は、行方向に延在する複数の選択線と、列方向に延在する複数の信号線とを有し、
各前記画素回路は、前記選択線を介して入力される選択信号に基づいて、前記信号線を介して入力されるデータ信号のサンプリングを行い、
各前記駆動部は、シフト信号およびクロック信号に基づいて前記選択信号を前記選択線に出力することにより、前記データ信号が前記画素回路においてサンプリングされるタイミングを制御すると共に、前記選択信号の出力タイミングに同期して前記シフト信号を後段の前記駆動部に出力する
（１）に記載の実装基板。
（３）
前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
前記クロック信号は、少なくとも１つの前記電極パッドを介して外部から入力される
（１）または（２）に記載の実装基板。
（４）
複数の前記信号線は、１画素列ごとに１つずつ、もしくは複数ずつ割り当てられ、
複数の前記選択線は、１画素行ごとに１つずつ割り当てられ、
複数の前記駆動部は、１画素行ごとに１つずつ割り当てられている
（１）ないし（３）のいずれか１つに記載の実装基板。
（５）
複数の前記信号線は、複数画素列ごとに割り当てられ、
複数の前記選択線は、１画素行において前記信号線を共用する画素数と等しい数の画素行をグループとしたときに、前記グループごとに、１画素行において前記信号線を共用する画素数の２乗と等しい数ずつ割り当てられ、
前記グループごとに割り当てられた複数の前記選択線は、各画素行において共通の前記信号線が割り当てられた前記画素ごとに１つずつ割り当てられ、
複数の前記駆動部は、前記グループごとに１つずつ、もしくは前記グループに含まれる画素行の数と等しい数ずつ割り当てられている
（１）ないし（３）のいずれか１つに記載の実装基板。
（６）
複数の実装基板と、
複数の前記実装基板を制御する制御回路と
を備え、
前記実装基板は、
配線基板と、
前記配線基板の画素領域に行列状に配置された複数の画素と、
前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
を有し、
各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
電子機器。
（７）
当該電子機器は、
複数の前記実装基板を支持する支持基板と、
複数の前記実装基板を制御する制御基板と
をさらに備え、
複数の前記実装基板は、前記支持基板上にタイル状に配置され、
各前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
（６）に記載の電子機器。
【符号の説明】
【００９０】
１…表示装置、１０…表示パネルモジュール、１１…画素、１２…表示パネル、１２ａ…画素領域、１２Ａ…実装基板、１２Ｂ…対向基板、１２Ｃ…ユニット基板、１２Ｄ…支持基板、１２Ｅ…セル、１３…ソースドライバ、１４…ゲートドライバ、１４Ａ…ゲートドライバＩＣ、１５，１５Ｂ，１５Ｇ，１５Ｒ…発光素子、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｋ，１６ｍ，１６ｎ，１６ｏ，１６ｐ…電極パッド、１５ｉ…保護体、１６…駆動ＩＣ、１７…配線、１８…貫通配線、２０…コントローラ、３０…配線基板、３１…コア基板、３２，３３…ビルドアップ基板、３２Ａ，３２Ｃ，３２Ｅ，３３Ａ，３３Ｃ，３３Ｅ…配線層、３２Ｂ，３２Ｄ，３３Ｂ，３３Ｄ…絶縁層、３４…電極パッド、４０…微細Ｌ／Ｓ層、４１…絶縁層、４１Ａ…開口、４１Ｓ…実装面、４２…配線層、４２Ａ…シード層、４２Ｂ…めっき層、４３，４３Ａ…固定層、４４…埋め込み層、４５…遮光層、４５Ａ…開口、５０…絶縁層、５０Ａ…開口、６０…照明パネルモジュール、６１…画素、６２…照明パネル、６２Ａ…実装基板、６２Ｂ…対向基板、７０…コントローラ、８０…受光パネルモジュール、８１…画素、８２…受光パネル、８２Ａ…実装基板、８２Ｂ…対向基板、９０…コントローラ、ＣＬＫ…クロック線、Ｇａｔｅ，Ｇａｔｅ１〜Ｇａｔｅ８…ゲート線、ＧＮＤ…グラウンド線、Ｒｅｆ１，Ｒｅｆ２…参照電圧線、Ｓａｗ…のこぎり電圧線、ＳＦＴ…シフト線、Ｓｉｇ，ＳｉｇＢ，ＳｉｇＢ１，ＳｉｇＢ２，ＳｉｇＧ，ＳｉｇＧ１，ＳｉｇＧ２，ＳｉｇＲ，ＳｉｇＲ１，ＳｉｇＲ２…データ線、ＶＤＤ１，ＶＤＤ２…電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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