(57)【要約】【課題】ＤＥＭ―ＤＡＣを具備する信号処理装置において、クリップが発生することを抑制するとともに、信号のダイナミックレンジを確保する。【解決手段】信号処理装置において、第１デジタル信号の振幅に対応するレベルと所定の閾値とを比較して、前記レベルが前記所定の閾値未満であるか否かを判定する判定部と、前記判定部の判定結果が肯定である場合に、前記レベルに応じた大きさのディザ信号を生成するディザ信号生成部と、前記第１デジタル信号と、前記ディザ信号とを加算して得た加算信号を出力する加算回路と、前記加算信号に基づいて得られた第２デジタル信号をアナログ信号に変換するダイナミックエレメントマッチング方式のＤＡ変換器と、を備える。【選択図】図１
2015100022.tif 000002
【特許請求の範囲】
【請求項１】
第１デジタル信号の振幅に対応するレベルと所定の閾値とを比較して、前記レベルが前記所定の閾値未満であるか否かを判定する判定部と、
前記判定部の判定結果が肯定である場合に、前記レベルに応じた大きさのディザ信号を生成するディザ信号生成部と、
前記第１デジタル信号と、前記ディザ信号とを加算して得た加算信号を出力する加算回路と、
前記加算信号に基づいて得られた第２デジタル信号をアナログ信号に変換するダイナミックエレメントマッチング方式のＤＡ変換器と、
を備える信号処理装置。
【請求項２】
前記判定部は、前記第１デジタル信号の振幅に対応する包絡線のレベルを検出し、前記包絡線のレベルが前記所定の閾値未満であるか否かを判定する、
ことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記ダイナミックエレメントマッチング方式のＤＡ変換器は、前記アナログ信号を外部に出力する出力部を備え、
前記ディザ信号生成部は、前記ディザ信号を反転させた逆ディザ信号を生成し、
前記出力部は、アナログ変換された前記逆ディザ信号を、前記アナログ信号に加算する、
ことを特徴とする請求項１または２に記載の信号処理装置。
【請求項４】
前記判定部は、さらに、前記レベルが前記閾値未満である時間が所定時間以上であるか否かを判定する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の信号処理装置。
【請求項５】
前記閾値には、第１閾値と、前記第１閾値よりも小さい第２閾値と、を少なくとも含み、
前記判定部は、前記レベルが第１閾値未満であるか否かを判定し、前記判定結果が肯定である場合に、さらに、前記レベルと前記第２閾値とを比較し、
前記ディザ信号生成部は、
前記レベルが前記第２閾値未満であるときに第１ディザ信号を生成し、
前記レベルが前記第２閾値以上第１閾値未満であるときに第１ディザ信号よりも小さい第２ディザ信号を生成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換する信号処理装置に関する。
【背景技術】
【０００２】
Ｄ/Ａ変換の精度を向上させる技術としてＤＥＭ（Dynamic Element Matching;ダイナミックエレメントマッチング）技術がある。例えば、特許文献１には、信号処理装置に、デジタル信号のビット数（５ビット）に対応するＤＥＭ方式のＤＡ変換器（ＤＥＭ−ＤＡＣ）を設けた構成が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３５２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＥＭ―ＤＡＣは複数のエレメントを具備する構成が一般的である。これらのエレメントのそれぞれは、特性にばらつきが生じることがある。複数のエレメント間における特性のばらつきを抑制するため、所定時間毎に使用するエレメントを切り替えて、誤差を時間平均化することがある。
ところで、ＤＥＭ―ＤＡＣで使用するエレメントの数は、デジタル信号の振幅に応じて定められる。すなわち、デジタル信号の振幅が大きければ使用されるエレメントの数が大きくなる一方、デジタル信号の振幅が小さければ使用されるエレメントの数は小さくなる。
デジタル信号の振幅が小さいと、使用されるエレメントの数が限られ、誤差が十分に平均化されないことがある。この誤差を抑制する技術の１つに、デジタル信号にディザ信号を付加する手法がある。この手法によれば、ディザ信号の付加量に対応してデジタル信号の振幅が大きくなるので、エレメントを十分切り替えることができ、誤差を低減することが可能となる。
しかしながら、デジタル信号のレベルが大きい部分にディザを付加すると、オーバーフローによって信号波形のピークが切り取られる現象（クリップ；ｃｌｉｐ）が発生し、アナログ信号に歪が生じる虞れがある。一方で、クリップを回避するために、デジタル信号のフルスケースのレンジから、ディザ信号の付加量に相当する分を、差し引くこととすると、ダイナミックレンジが狭小化するおそれがある。
本発明はこのような事情に鑑みてなされたものであり、ＤＥＭ技術を利用したＤ／Ａ変換回路において、クリップが発生することを抑制するとともに、信号のダイナミックレンジを確保することを解決課題の一つとする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る信号処理装置は、第１デジタル信号の振幅に対応するレベルと所定の閾値とを比較して、前記レベルが前記所定の閾値未満であるか否かを判定する判定部と、前記判定部の判定結果が肯定である場合に前記レベルに応じた大きさのディザ信号を生成するディザ信号生成部と、前記第１デジタル信号と前記ディザ信号とを加算して得た加算信号を出力する加算回路と、前記加算信号に基づいて得られた第２デジタル信号をアナログ信号に変換するダイナミックエレメントマッチング方式のＤＡ変換器と、を具備することを特徴とする。
この一態様では、第１デジタル信号の振幅に対応するレベルが所定の閾値未満であるときに、第１デジタル信号にディザ信号が加算される。このため、オーバーフローの発生を抑制する観点から閾値を適切に定めることにより、オーバーフローを抑制するとともに、クリップの発生を回避することが可能になる。
【０００６】
上記態様において、前記判定部は、前記第１デジタル信号の振幅に対応する包絡線のレベルを検出し、前記包絡線のレベルが前記所定の閾値未満であるか否かを判定する構成としてもよい。
この態様では、包絡線検波器（envelope detector）等によって第１デジタル信号の振幅に対応する包絡線（envelope）のレベルを検出してもよい。このため、この態様によれば、構成を複雑化することなく、上述した効果を奏することが可能になる。
【０００７】
また、上記態様において、前記ダイナミックエレメントマッチング方式のＤＡ変換器は、前記アナログ信号を外部に出力する出力部を備え、前記ディザ信号生成部は、前記ディザ信号を反転させた逆ディザ信号を生成し、前記出力部は、アナログ変換された前記逆ディザ信号を、前記アナログ信号に加算する構成としてもよい。
この態様によれば、オーバーフローおよびクリップの発生を実効的に抑制するとともに、ディザ信号に対応したオフセットがアナログ信号に与えられることを回避する、という効果を奏する。
【０００８】
また、上記態様において、前記判定部は、さらに、前記レベルが前記閾値未満である時間が所定時間以上であるか否かを判定する構成としてもよい。この態様によれば、レベルが閾値未満である時間が所定時間以上であるか否かが判定されるので、例えばレベルが閾値付近にあるときに、チャタリングが発生することを実効的に抑制することが可能になる。
【０００９】
また、上記態様において、前記閾値には、第１閾値と、前記第１閾値よりも小さい第２閾値と、を少なくとも含み、前記判定部は、前記レベルが第１閾値未満であるか否かを判定し、前記判定結果が肯定である場合に、さらに、前記レベルと前記第２閾値とを比較し、前記ディザ信号生成部は、前記レベルが前記第２閾値未満であるときに第１ディザ信号を生成し、前記レベルが前記第２閾値以上第１閾値未満であるときに第１ディザ信号よりも小さい第２ディザ信号を生成するようにしてもよい。この態様によれば、２つの閾値とレベルとの関係に応じてディザ信号を生成するので、オーバーフローやクリップの発生を実効的に抑制することができる、という効果を奏する。
なお、上記態様では、２つの閾値にヒステリシスを持たせるように制御してもよい。この態様によってもチャタリングの発生を実効的に抑制することが可能である。
【００１０】
なお、本発明は、信号処理装置のみならず、信号処理装置のプログラムとしても概念することができる。上記プログラムは記録媒体に格納されても良い。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における信号処理装置の概略構成を示すブロック図である。
【図２】第１実施形態における判定部の構成を示すブロック図である。
【図３】第１実施形態におけるＤＥＭ―ＤＡＣの構成を示す図である。
【図４】第１実施形態におけるレベル判定の一例について説明する図である。
【図５】第１実施形態におけるレベル判定の別の一例について説明する図である。
【図６】第１実施形態におけるレベル判定の別の一例について説明する図である。
【図７】第１実施形態におけるレベル判定部の構成を示すブロック図である。
【図８】第１実施形態におけるレベル判定の別の一例について説明する図である。
【図９】第２実施形態における判定部の構成を示すブロック図である。
【図１０】第２実施形態におけるレベル判定の一例について説明する図である。
【図１１】応用例・変形例における信号処理装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
＜第１実施形態＞
実施形態では、本発明における信号処理装置をオーディオ信号処理装置に適用した例を示して説明する。オーディオ信号処理装置は、複数チャンネルのオーディオ信号を処理してアナログ信号に変換するとともに、アナログ信号処理を適宜施して音響信号を再生する、例えばＡＶアンプ等のようなオーディオ機器である。
【００１４】
図１は、本発明の信号処理装置の概略構成を示すブロック図である。この図に示されるように、信号処理装置１００は、信号処理回路１１０と、オーバーサンプリング回路１２０と、判定部１３０と、ディザ信号生成回路１４０と、記憶部１５０と、加算回路１６０と、ΔΣ変調回路１７０と、ＤＥＭ―ＤＡＣ１８０と、増幅部１９０とを含んで構成される。
【００１５】
これらのうち、信号処理回路１１０は、デジタル信号処理専用のＤＳＰ（Digital Signal Processor）等である。信号処理回路１１０は、ＰＣＭ（Pulse Code Modulation;パルスコード変調）形式のオーディオデータＤｉｎにデジタル信号処理を施してオーバーサンプリング回路１２０に供給する。
オーバーサンプリング回路１２０は、デジタル信号に、サンプリングポイントを時間方向に補完するオーバーサンプリング処理、および、折り返し雑音（Aliasing Noise）や量子化雑音(Quantization Noise)等を低減させるフィルタ処理を施して第１デジタル信号Ｄ１を生成する。生成された第１デジタル信号Ｄ１は、判定部１３０および加算回路１６０にそれぞれ供給される。
【００１６】
判定部１３０は、第１デジタル信号Ｄ１の振幅に応じたレベルが所定の閾値未満であるか否かを判定する。デジタル信号処理において、信号の情報量を示す一の指標であるダイナミックレンジ（dynamic range）は、設計時に予め割り当てられたビット数によって制限を受ける。また、デジタル信号の振幅は時間とともに変動する。
このようなデジタル信号のうち、振幅が大きい部分については、ディザ信号Dither(N)が付加されるとダイナミックレンジを超えてしまいクリップすることがある。そこで、本実施形態では、判定部１３０によって第１デジタル信号Ｄ１の振幅に応じたレベルが所定の閾値未満であるか否かを判定することとし、当該判定結果が肯定である場合にディザ信号を加算する構成としている。判定部１３０における処理の詳細については後述する。
【００１７】
図２は、判定部１３０の構成を示すブロック図である。図２に示されるように、判定部１３０は、包絡線検出部１３２とレベル判定部１３４とを内包する。包絡線検出部１３２は、第１デジタル信号Ｄ１の信号波形から包絡線のレベルを検出することにより振幅レベル信号ＥＶを生成する、包絡線検波回路（Envelope Detector）等である。
レベル判定部１３４は、包絡線のレベルを示す振幅レベル信号ＥＶと、記憶部１５０から読み出した所定の閾値とを比較して、振幅レベル信号ＥＶが所定の閾値未満である場合にアクティブ（この例では、Ｈレベル）となり、所定の閾値以上である場合に非アクティブ（この例では、Ｌレベル）となる判定信号ＤＥＴを生成する。振幅レベル信号ＥＶが所定の閾値未満である場合、レベル判定部１３４は、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとの差分に応じてディザ信号Dither(N)の大きさを決定し、判定信号ＤＥＴに、ディザ信号Dither(N)の大きさを示す情報（付帯情報）を付帯させてディザ信号生成回路１４０に供給する。
【００１８】
ディザ信号生成回路１４０は、判定部１３０の判定結果が肯定（判定信号ＤＥＴがアクティブ）である場合、振幅レベル信号ＥＶに応じたディザ信号Dither(N)、すなわち、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとの差分に応じて決定された大きさのディザ信号Dither(N)を、付帯情報を参照して生成する。ディザ信号生成回路１４０は、生成したディザ信号Dither(N)を加算回路１６０に供給する。また、ディザ信号生成回路１４０は、ディザ信号Dither(N)を反転した逆ディザ信号Dither(/N)を生成して後述するＤＥＭ−ＤＡＣ１８０に供給する。
一方、判定部１３０の判定結果が否定（判定信号ＤＥＴが非アクティブ）である場合、ディザ信号生成回路１４０は、ディザ信号Dither(N)及び逆ディザ信号Dither(/N)を生成しない。
なお、ディザ信号Dither(N)及び逆ディザ信号Dither(/N)は、直流であってもよいし、交流であってもよい。交流の場合は、可聴領域外の周波数帯域であることが好ましい。
以降の説明においては、ディザ信号生成回路１４０が直流のディザ信号Dither(N)及び逆ディザ信号Dither(/N)を生成することを想定する。
【００１９】
加算回路１６０は、第１デジタル信号Ｄ１とディザ信号Dither(N)とを加算して得た加算信号をΔΣ変調回路１７０に供給する。ΔΣ変調回路１７０は、加算信号にΔΣ変調を施して、量子化雑音を高い周波数領域にシフトした第２デジタル信号Ｄ２を生成する。
なお、第２デジタル信号Ｄ２のビット数は、ＤＥＭ―ＤＡＣ１８０の入力ビット数に適合するように調整されている。本実施形態では、第２デジタル信号Ｄ２のビット数を３ビット（０〜７）と想定して説明する。
【００２０】
ＤＥＭ―ＤＡＣ１８０は、第２デジタル信号Ｄ２をアナログ信号に変換して出力するダイナミックエレメントマッチング（ＤＥＭ）方式のＤ／Ａ変換回路である。
【００２１】
図３は、ＤＥＭ―ＤＡＣ１８０の構成を示すブロック図である。同図に示されるように、ＤＥＭ―ＤＡＣ１８０は、ＤＥＭデコーダー１８０１と、複数のスイッチ１８０２と、複数の定電流源１８０３と、抵抗素子１８０４と、ボルテージフォロワ回路１８０５と、補正部１８０６と、を含んで構成される。
本実施形態では、ＤＥＭ―ＤＡＣ１８０に入力されるデータのビット数を３ビット（０〜７）として説明する。また、以降の説明においては、第２デジタル信号Ｄ２が示す値を、２値のビットデータにより記載することがある。例えば、第２デジタル信号Ｄ２の値が２であるときには「１０」、７であるときには「１１１」等、のように記載することがある。
【００２２】
ＤＥＭデコーダー１８０１は、第２デジタル信号Ｄ２が示すビットデータ（データ信号）に応じて、複数のスイッチ１８０２のうち所定の規則に基づいて選択したスイッチを導通状態にする。
複数のスイッチ１８０２の各々は、端子の一方を電源電位Ｖｄｄにそれぞれ接続され、端子の他方を複数の定電流源１８０３の各々の一端にそれぞれ接続されている。複数のスイッチ１８０２の各々の端子の一方には電源電位Ｖｄｄが供給される。複数のスイッチ１８０２は、ＤＥＭデコーダー１８０１によって選択されたことを契機として導通する。
複数の定電流源１８０３の各々は、他端を抵抗素子１８０４の一端に接続されている。複数の定電流源１８０３の各々は、等しい値の電流（一定の電流）をそれぞれ出力する。
抵抗１８０４は、定電流源１８０３の他端と接地電位との間に介挿されている。ボルテージフォロワ回路１８０５は、入力端子側に、定電流源１８０３と抵抗１８０４との接続点に発生する電圧が入力されると、出力端子側から当該電圧値と等しい値の電圧を出力するバッファとして機能する。補正部１８０６（出力部）は、ボルテージフォロワ回路１８０５の出力端子から出力された電圧（アナログ信号）から、所定の処理を施された逆ディザ信号Dither(/N)を差し引いて増幅部１９０に供給する。すなわち、補正部１８０６は、ディザ信号Dither(N)を付加して得られた第２デジタル信号をアナログ信号に変換した出力結果に、アナログ変換した逆ディザ信号Dither(/N)を加算して、ディザ信号をキャンセルする。
【００２３】
上述した構成を有するＤＥＭ―ＤＡＣ１８０は、次のように動作する。
ＤＥＭデコーダー１８０１は、第２デジタル信号Ｄ２が示すビットデータに応じて、複数のスイッチ１８０２のオンオフを制御する。上述したように、本実施形態ではＤＥＭ―ＤＡＣ１８０に入力されるデータのビット数を３ビットと想定している。このため、第２デジタル信号Ｄ２に示されるビットデータ（２値のビットデータ）は、０００、００１、０１０、０１１、１００、１０１、１１０、１１１のビットパターンによって表現することができる。ＤＥＭデコーダー１８０１は、複数のスイッチ１８０２のうち、サーモメータ・コードに応じた個数のスイッチ１８０２をオンさせる。例えば、ビットパターンが「００１」のとき、ＤＥＭデコーダー１８０１は、複数のスイッチ１８０２から所定の規則にしたがって選択した任意の１個のスイッチをオンさせる。また、ビットパターンが「１１０」のときには、ＤＥＭデコーダー１８０１は複数のスイッチ１８０２のうち所定の規則にしたがって選択した６個のスイッチをオンさせる。このとき、ＤＥＭデコーダー１８０１は、６個のスイッチを同時にオンさせる。
サーモメータ・コードに応じた個数のスイッチが同時にオンすると、電源電位Ｖｄｄがスイッチ１８０２の他方の端子に接続された定電流源１８０３に供給される。スイッチに対応して設けられた定電流源１８０３のそれぞれから一定の電流が流れて抵抗１８０４に供給されると、定電流源１８０３と抵抗１８０４との接続点には、第２デジタル信号Ｄ２に対応した電圧が発生する。
定電流源１８０３と抵抗１８０４との間に発生した電圧は、ボルテージフォロワ回路１８０５の入力端子に供給される。ボルテージフォロワ回路１８０５は、入出力特性において、入力インピーダンスはきわめて高く、出力インピーダンスは低くなっている。ボルテージフォロワ回路１８０５の出力端子からは、入力された電圧値とほぼ等しい値（すなわち、第２デジタル信号Ｄ２に対応する電圧）の電圧（アナログ信号）が出力される。
【００２４】
なお、上述した例では、ＤＥＭデコーダー１８０１は、複数のスイッチ１８０２のうち、所定の規則にしたがって選択したスイッチをオンさせる構成を例示したが、これに限られるものではなく、例えば、ＤＥＭデコーダー１８０１が、複数のスイッチのうちランダムにスイッチを選択してオンさせる構成としてもよい。
【００２５】
図１の説明に戻る。ディザ信号生成回路１４０は、第１デジタル信号Ｄ１の振幅に応じたレベルに対応する大きさのディザ信号Dither(N)を生成する。増幅部１９０は、ＤＥＭ―ＤＡＣ１８０から出力されたアナログ信号Ｙを増幅してスピーカ２００に出力する、Ｄ級アンプ等である。
なお、ＤＥＭ―ＤＡＣ１８０の出力からスピーカ２００の入力までの経路に、スムーズなアナログ波形に補正する後置フィルタ（ＬＰＦ）や、オーディオ信号に対応する周波数帯域を通過させ、他の周波数成分を阻止する帯域通過フィルタ等を設けてよい。
【００２６】
次に、信号処理装置１００における判定処理について説明する。
レベル判定部１３４は、包絡線のレベルを示す振幅レベル信号ＥＶと、所定の閾値Ｄｔｈとを比較して、振幅レベル信号ＥＶが閾値Ｄｔｈ未満であるか否かを判定する。判定の結果が肯定的であるとき（判定信号ＤＥＴがアクティブであるとき）、さらに、レベル判定部１３４は、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとの差分に応じていかなる大きさのディザ信号Dither(N)を加算するか、を判定する。
以降においては、振幅レベル信号ＥＶが閾値Ｄｔｈ未満であるか否かの判定と、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとの差分に応じていかなる大きさのディザ信号Dither(N)を加算するかの判定と、を包含する処理を「判定処理」と称して説明する。
本実施形態における判定処理としては、次の（１）〜（４）に示されるように４つの態様を想定している。
（１）振幅レベル信号ＥＶと一の閾値（Ｄｔｈ）との比較による判定処理、
（２）振幅レベル信号ＥＶと二の閾値（Ｄｔｈ１およびＤｔｈ２）との比較による判定処理、
（３）振幅レベル信号ＥＶと二の閾値（Ｄｔｈ１およびＤｔｈ２）との比較にヒステリシスを組み合わせた判定処理、
（４）振幅レベル信号ＥＶと一の閾値（Ｄｔｈ）との比較に時間経過を組み合わせた判定処理。
以下（１）〜（４）の判定処理の詳細について図面を参照して説明する。
【００２７】
＜判定処理その１＞
図４は、（１）の態様における判定処理について説明する図である。
図４（ａ）に示されるように、第１デジタル信号Ｄ１の信号波形の各上側ピークＰｕを結ぶ曲線と各下側ピークＰｄを結ぶ曲線とが包絡線である。包絡線検出部１３２は、例えば、以下のようにして包絡線を示す振幅レベル信号ＥＶを生成する。第１に、第１デジタル信号Ｄ１に基づいて各上側ピークＰｕのデータ値と各下側ピークＰｄのデータ値を算出する。第２に、各下側ピークＰｄのデータ値の絶対値を算出する。第３に、上側ピークＰｕのデータ値と、下側ピークＰｄの絶対値を時系列に並べる。第４に、時系列順に並べられたデータ値と絶対値とに基づいて近似曲線を算出する。この近似曲線が振幅レベル信号ＥＶとなる。
なお、包絡線検出部１３２による振幅レベル信号ＥＶの生成については、（１）〜（４）の態様のそれぞれに共通するので、以降においては説明を省略する。
【００２８】
次に、レベル判定部１３４は、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとを比較して、振幅レベル信号ＥＶのうち閾値Ｄｔｈ未満の部分を判定する。
図４（ｂ）は、ディザ信号Dither(N)を付加する期間、および、ディザ信号Dither(N)の大きさの決定について説明する図である。この図における時間軸のうち、時刻ｔ０〜時刻ｔ３で規定される期間では、振幅レベル信号ＥＶは閾値Ｄｔｈ未満（Ｄｔｈ＞ＥＶ）である。そこで、レベル判定部１３４は、振幅レベル信号ＥＶのうち所定の閾値Ｄｔｈ未満であると判定した部分、すなわち、時刻ｔ０〜時刻ｔ３で規定される期間を、ディザ信号Dither(N)を付加する期間と決定する。
一方、時間軸における時刻ｔ３以降、すなわち、振幅レベル信号ＥＶのうち閾値Ｄｔｈ以上（Ｄｔｈ≦ＥＶ）の部分については、ディザ信号Dither(N)を付加しないようにしてクリップを防止している。
【００２９】
次に、レベル判定部１３４は、振幅レベル信号ＥＶに応じて付加するディザ信号Dither(N)の大きさを決定する。この図４（ｂ）に示されるように、振幅レベル信号ＥＶの値は、時間が経過するにつれて緩やかに上昇している。このため、時刻ｔ２と時刻ｔ１とで、大きさの等しいディザ信号Dither(N)を付加してしまうと、時刻ｔ２においてクリップが生じる虞れがある。
そこで、本実施形態では、振幅レベル信号ＥＶのレベルに応じて異なる大きさのディザ信号Dither(N)を付加するように構成している。具体的には、レベル判定部１３４において振幅レベル信号ＥＶと所定の閾値Ｄｔｈとの差分に応じたディザ信号Dither(N)の大きさを決定し、判定信号ＤＥＴに、ディザ信号Dither(N)の大きさを示す情報を付帯情報として付帯させてディザ信号生成回路１４０に供給する。
例えば、レベル判定部１３４は、図４（ｂ）に示されるように、時刻ｔ１で付加するディザ信号Dither(t1)、時刻ｔ２で付加するディザ信号Dither(t2)を、それぞれ決定する。なお、時刻ｔ１で付加するディザ信号Dither(t1)は、時刻ｔ２で付加するディザ信号Dither(t2)よりも大きい値となっている（Dither(t1)＞Dither(t2)）。
レベル判定部１３４によってディザ信号Dither(N)の大きさが決定されると、ディザ信号生成回路１４０は、決定された大きさに対応するディザ信号Dither(N)を生成する。生成されたディザ信号Dither(N)は、加算回路１６０によって第１デジタル信号Ｄ１に加算される。
【００３０】
図４（ｃ）は、同図（ａ）に示される第１デジタル信号Ｄ１に対して、同図（ｂ）で示されるディザ信号Dither(t1)およびディザ信号Dither(t2)が加算された例を示している。
上述したように（１）の態様では、第１デジタル信号Ｄ１から生成された振幅レベル信号ＥＶのうち、所定の閾値Ｄｔｈ未満であると判定された部分をディザ信号の付加対象に決定するとともに、決定された部分に対して振幅レベル信号ＥＶと閾値Ｄｔｈとの差分に応じたディザ信号Dither(N)を付加するように構成している。このため、オーバーフローを防止する観点から適切に閾値Ｄｔｈを定めることにより、第１デジタル信号Ｄ１にオーバーフローやクリップが発生することを実効的に回避することが可能になる。
【００３１】
＜判定処理その２＞
図５は、（２）の態様における判定処理について説明する図である。
（２）の態様におけるレベル判定部１３４は、振幅レベル信号ＥＶと、二の閾値（Ｄｔｈ１、Ｄｔｈ２）とを比較して、振幅レベル信号ＥＶのうちディザ信号Dither(N)を付加する期間、および、付加するディザ信号Dither(N)の大きさを決定する。この態様では二の閾値を、それぞれ、第１閾値Ｄｔｈ１、第２閾値Ｄｔｈ２と表記して説明する。なお、第１閾値Ｄｔｈ１は第２閾値Ｄｔｈ２よりも大きい（Ｄｔｈ１＞Ｄｔｈ２）ものとする。
【００３２】
まず、レベル判定部１３４は、二の閾値のうち第１閾値Ｄｔｈ１と振幅レベル信号ＥＶとを比較して、振幅レベル信号ＥＶのうち第１閾値Ｄｔｈ１未満である部分を判定する。
図５に示される時間軸のうち、時刻ｔ０〜時刻ｔ１１で規定される期間では、振幅レベル信号ＥＶは、第１閾値未満（Ｄｔｈ１＞ＥＶ）である。レベル判定部１３４は、振幅レベル信号ＥＶが第１閾値未満である部分、すなわち時刻ｔ０〜時刻ｔ１１で規定される期間を、ディザ信号Dither(N)を付加する期間と決定する。
【００３３】
次に、レベル判定部１３４は、振幅レベル信号ＥＶのうちディザ信号Dither(N)を付加する部分として決定された波形と、第２閾値Ｄｔｈ２とを比較して、付加するディザ信号の大きさを決定する。
具体的には、レベル判定部１３４は、ディザ信号Dither(N)を付加する部分として決定された波形（時刻ｔ０〜時刻ｔ１１の期間）と、第２閾値Ｄｔｈ２とを比較して、第２閾値Ｄｔｈ２未満（Ｄｔｈ２＞ＥＶ）の部分と、第２閾値以上第１閾値未満（Ｄｔｈ１＞ＥＶ≧Ｄｔｈ２）の部分とで、それぞれ異なる大きさのディザ信号を付加するように決定する。
同図に示されるように、時刻ｔ０〜時刻ｔ１０に規定される期間では、振幅レベル信号ＥＶは第２閾値Ｄｔｈ２未満（Ｄｔｈ２＞ＥＶ）、時刻ｔ１０〜時刻ｔ１１に規定される期間では、振幅レベル信号ＥＶは第２閾値以上第１閾値未満（Ｄｔｈ１＞ＥＶ≧Ｄｔｈ２）である。レベル判定部１３４は、振幅レベル信号ＥＶのうち第２閾値Ｄｔｈ２未満である部分（時刻ｔ０〜ｔ１０で規定される期間）に付加するディザ信号Dither(１ａ)と、第２閾値以上第１閾値未満であると判定された部分（時刻ｔ１０〜時刻ｔ１１で規定される期間）に付加するディザ信号Dither(１ｂ)とを、それぞれの期間に付加するディザ信号として決定する。以降の処理の流れは（１）の態様と同様であるので説明を省略する。
振幅レベル信号ＥＶのうち第２閾値Ｄｔｈ２未満である部分（時刻ｔ０〜ｔ１０で規定される期間）に付加するディザ信号Dither(１ａ)は、第２閾値以上第１閾値未満である部分（時刻ｔ１０〜時刻ｔ１１で規定される期間）に付加するディザ信号Dither(１ｂ)よりも大きくなっている（Dither(１ａ)＞Dither(１ｂ)）。
【００３４】
上述したように（２）の態様では、振幅レベル信号ＥＶと第１閾値Ｄｔｈ１との比較において、振幅レベル信号ＥＶのうち第１閾値Ｄｔｈ１未満である部分にディザ信号Dither(N)を付加するように決定する。
そして、振幅レベル信号ＥＶのうちディザ信号を付加する部分に決定された波形と第２閾値Ｄｔｈ２との比較において、第２閾値未満である部分（Ｄｔｈ２＞ＥＶ）と、第２閾値以上第１閾値未満（Ｄｔｈ１≧ＥＶ≧Ｄｔｈ２）である部分とで、異なる大きさのディザ信号を付加する。この態様によれば、振幅レベル信号ＥＶのうち、第２閾値未満である部分（Ｄｔｈ２＞ＥＶ）に付加するディザ信号Dither(１ａ)を、第２閾値以上第１閾値以下である部分（Ｄｔｈ１≧ＥＶ≧Ｄｔｈ２）に付加するディザ信号Dither(１ｂ)よりも大きくすることが可能である（Dither(１ａ)＞Dither（１ｂ））。
このように、（２）の態様によればディザ信号の大きさをきめ細かく制御することができるので、オーバーフローやクリップの発生をより実効的に抑制することが可能になる。
【００３５】
＜判定処理その３＞
（３）の態様における判定処理では、振幅レベル信号ＥＶと二の閾値（Ｄｔｈ１およびＤｔｈ２）との比較にヒステリシスを組み合わせた判定処理を実行する。
【００３６】
図６は、（３）の判定処理について説明する図である。同図には、振幅レベル信号ＥＶと、振幅レベル信号ＥＶと閾値との判別結果を示す判定信号ＤＥＴ（パルス波）とを、時間軸上に並列させて例示している。
レベル判定部１３４は、第１閾値Ｄｔｈ１と振幅レベル信号ＥＶを比較して、振幅レベル信号ＥＶが第１閾値Ｄｔｈ１以上になると、判定信号ＤＥＴをアクティブから非アクティブに遷移させると共に、第２閾値Ｄｔｈ２と振幅レベル信号ＥＶを比較して、振幅レベル信号ＥＶが第２閾値Ｄｔｈ２未満になると、判定信号ＤＥＴを非アクティブからアクティブに遷移させる。すなわち、判定信号ＤＥＴをアクティブから非アクティブに遷移させる閾値と、判定信号ＤＥＴを非アクティブからアクティブに遷移させる閾値とが相違する。
図６に示されるように振幅レベル信号ＥＶは、時刻ｔ２０において第２閾値Ｄｔｈ２と一致するが、この時点で、判定信号ＤＥＴは非アクティブに遷移せずアクティブを維持する。そして、振幅レベル信号ＥＶが、時刻ｔ２１において第１閾値Ｄｔｈ１と一致してこれを超えると、判定信号ＤＥＴは、アクティブから非アクティブへ遷移する。
次に、振幅レベル信号ＥＶが、時刻ｔ２２において第１閾値Ｄｔｈ１と一致しても判定信号ＤＥＴはアクティブに遷移せず、時刻ｔ２３において第２閾値Ｄｔｈ２を下回ると、判定信号ＤＥＴは、非アクティブからアクティブへ遷移する。
この後、振幅レベル信号ＥＶは時刻ｔ２４において第２閾値Ｄｔｈ２を上回り、第１閾値Ｄｔｈ１を上回ることなく、時刻ｔ２５において第２閾値Ｄｔｈ２を下回る。このため、時刻ｔ２３以降では、判定信号ＤＥＴが再度、非アクティブにならない。
このように、（３）の態様では、振幅レベル信号ＥＶが上昇して判定信号ＤＥＴがアクティブから非アクティブに遷移する場合と、振幅レベル信号ＥＶが下降して判定信号ＤＥＴが非アクティブからアクティブに遷移する場合とで異なる閾値を適用することが可能になるので、振幅レベル信号ＥＶの値が閾値付近にあるときに、チャタリングの発生を実効的に抑制することが可能になる。
【００３７】
＜判定処理その４＞
（４）の態様における判定処理では、振幅レベル信号ＥＶと一の閾値（Ｄｔｈ）とを比較して、閾値未満である部分が所定時間以上である部分にディザ信号Dither(N)を付加する。
【００３８】
図７は、（４）の判定処理を実行する際に、レベル判定部１３４において構築される機能ブロックを説明する図である。同図に示されるように、レベル判定部１３４は、コンパレータＣＰと、第１タイマー１３４２と、第２タイマー１３４３と、判定信号生成部１３４４とを含んで構成される。
【００３９】
コンパレータＣＰは比較器であって、正相入力端子に供給された振幅レベル信号ＥＶと、逆相入力端子に供給された閾値Ｄｔｈとを比較した結果、振幅レベル信号ＥＶが閾値Ｄｔｈ以上であるときにはＨレベルとなり、振幅レベル信号ＥＶが閾値Ｄｔｈ未満であるときにはＬレベルとなる出力信号ＣＰｏｕｔを出力する。コンパレータＣＰからの出力信号は、第１タイマー１３４２、第２タイマー１３４３、および、判定信号生成部１３４４に供給される。
【００４０】
第１タイマー１３４２は、出力信号ＣＰｏｕｔの立ち上がりエッジからの時間を計測して、予め設定された時間ΔＴＤが経過したことを検知する。具体的には、第１タイマー１３４２は、出力信号ＣＰｏｕｔの立ち上がりエッジに同期して、ＬレベルからＨレベルに立ち上がり、時間ΔＴＤだけＨレベルを維持した後、ＨレベルからＬレベルに遷移する信号Ｍ１を生成する。
第２タイマー１３４３は、出力信号ＣＰｏｕｔの立ち下がりエッジからの時間を計測して、予め設定された時間ΔＴＤが経過したことを検知する。具体的には、第２タイマー１３４３は、出力信号ＣＰｏｕｔの立ち下がりエッジに同期して、ＬレベルからＨレベルに立ち上がり、時間ΔＴＤだけＨレベルを維持した後、ＨレベルからＬレベルに遷移する信号Ｍ２を生成する。
【００４１】
判定信号生成部１３４４には、出力信号ＣＰｏｕｔがＨレベル（Ｄｔｈ＞ＥＶ）、且つ、ＣＰｏｕｔが所定時間（ΔＴＤ）経過してもなおＨレベル状態を維持するときに、判定信号ＤＥＴをＨレベルからＬレベルに遷移させて、ディザ信号Dither(N)を生成しないようにする。また判定信号生成部１３４４は、ＣＰｏｕｔがＬレベル（ＥＶ≦Ｄｔｈ）、且つ、ＣＰｏｕｔが所定時間（ΔＴＤ）経過してもなおＬレベル状態を維持するときに、判定信号ＤＥＴをＬレベルからＨレベルに遷移させて、ディザ信号Dither(N)を生成する。
【００４２】
図８は、（４）の判定処理について説明する図である。同図には、振幅レベル信号ＥＶと、第１タイマー１３４２の出力信号Ｍ１と、第２タイマー１３４３の出力信号Ｍ２と、判定信号ＤＥＴ（パルス波）とを、時間軸上に並列させて例示している。
図８に示される時間軸のうち、時刻ｔ３０において、ＣＰｏｕｔの立ち上がりエッジに同期して、第１タイマーは時間ΔＴＤを計測する。図に示されるように時刻ｔ３０から所定時間ΔＴＤを経過したときに、判定信号生成部１３４４は、判定信号ＤＥＴをＨレベルからＬレベルに遷移させて、ディザ信号Dither(N)を生成しないようにする。
また、図８に示される時間軸のうち、時刻ｔ３１において、ＣＰｏｕｔの立ち下がりエッジに同期して、第２タイマーは時間ΔＴＤを計測する。図に示されるように、ＣＰｏｕｔは時刻ｔ３１から所定時間ΔＴＤを経過する前、すなわち、時刻ｔ３２において再び立ち上がる。このとき、判定信号生成部１３４４は、時刻ｔ３２において判定信号ＤＥＴをＬレベルからＨレベルに遷移させることなく、判定信号ＤＥＴをＬレベルに維持し、ディザ信号Dither(N)を生成しないようにする。
この態様においても、振幅レベル信号ＥＶの値が閾値付近にあるときに、チャタリングの発生を実効的に抑制することが可能である。
【００４３】
＜第２実施形態＞
第１実施形態では、包絡線を示す振幅レベル信号ＥＶを生成し、レベル判定部１３４において、振幅レベル信号ＥＶと所定の閾値Ｄｔｈとを比較して、ディザ信号を付加するか否か、付加するディザ信号の大きさ等を判定する構成としていた。
第２実施形態では、第１デジタル信号Ｄ１の振幅と所定の閾値と比較することにより、ディザ信号を付加するか否か、付加するディザ信号の大きさ等を判定するようにしている。
【００４４】
図９は、第２実施形態における判定部１３０の構成を示すブロック図である。この図に示されるように、第２実施形態における判定部１３０は、レベル判定部１３４を内包する構成となっている。
レベル判定部１３４は、第１デジタル信号Ｄ１のレベルと、記憶部１５０から読み出した所定の閾値Ｄｔｈとを比較して、ディザ信号Dither(N)を付加するか否かを判定する。第２実施形態では、記憶部１５０には二の閾値、すなわち、Ｄｔｈ（＋）とＤｔｈ（−）とが格納されている。ここで、レベル判定部１３４による判定処理について説明する。
【００４５】
図１０は、第２実施形態における判定処理について説明する図である。同図には、振幅中心を０とする第１デジタル信号Ｄ１の波形を時間軸上に示している。この図に示されるように、レベル判定部１３４は、第１デジタル信号Ｄ１の波形と、所定の閾値Ｄｔｈ（＋）およびＤｔｈ（−）とを比較して、第１デジタル信号Ｄ１のうちＤｔｈ（−）〜Ｄｔｈ（＋）の部分をディザ信号を付加する部分として判定する。
次に、レベル判定部１３４は、付加するディザ信号の大きさを決定する。レベル判定部１３４は、Ｄｔｈ（＋）＞Ｄ１＞０であると判定された部分にはディザ信号Dither(＋)を、Ｄｔｈ（−）＜Ｄ１＜０と判定された部分にはディザ信号Dither（―）を、それぞれ付加するように決定する。
以降の処理については、第１実施形態と同様であるので、詳細な説明を省略する。
【００４６】
＜応用例・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００４７】
＜ディザ信号＞
実施形態では、直流信号のディザ信号Dither(N)を第１デジタル信号Ｄ１に加算する態様を例示して説明したが、交流信号のディザ信号Dither(N)を付加する構成としてもよい。
また、上述した第１実施形態では、判定信号ＤＥＴがアクティブの場合、振幅レベル信号ＥＶの大きさに応じてディザ信号Dither(N)の大きさを調整したが、本発明はこれに限定されるものではなく、ディザ信号Dither(N)の大きさを固定にしてもよい。
【００４８】
＜ディザ信号の付加対象＞
実施形態では、オーバーサンプリング回路１２０によってオーバーサンプリングされた第１デジタル信号Ｄ１に対してディザ信号を加算する構成としたが、ディザ信号を付加する対象は、オーバーサンプリング回路１２０から出力される第１デジタル信号Ｄ１に限られるものではない。例えば、ＤＥＭ―ＤＡＣ１８０に入力される以前の段階において、適宜デジタル信号の振幅レベルを取得してディザ信号を加算する構成としてもよい。
図１１は、応用例・変形例にかかる信号処理装置の概略構成を示すブロック図である。この図に示されるように、ΔΣ変調回路１７０によって処理を施された第２デジタル信号Ｄ２にディザ信号Dither(N)を加算する構成としてもよい。ここで、ディザ信号Dither(N)の大きさは、ΔΣ変調回路１７０の特性を考慮して決定すれば良い。上述した構成によっても実施形態と同様の効果を奏することが可能である。
【００４９】
＜逆ディザ信号＞
実施形態では、ディザ信号Dither(N)を付加して得られた第２デジタル信号をアナログ変換した出力結果に、アナログ変換した逆ディザ信号Dither(/N)を加算するようにしてディザ信号をキャンセルする構成としたが、逆ディザ信号Dither(/N)を加算しない構成としてもよい。例えば、低周波数帯域の周波数成分をカットするハイパスフィルタを付加するように構成することにより、実施形態と同様の効果を奏することが可能である。
【符号の説明】
【００５０】
１００…信号処理装置、１１０…信号処理回路、１２０…オーバーサンプリング回路、
１３０…判定部、１４０…ディザ信号生成回路、１５０…記憶部、１６０…加算回路、
１７０…ΔΣ変調回路、１８０…ＤＥＭ―ＤＡＣ、１９０…増幅部、２００…スピーカ。
【図１】
2015100022.tif 000003
【図２】
2015100022.tif 000004
【図３】
2015100022.tif 000005
【図４】
2015100022.tif 000006
【図５】
2015100022.tif 000007
【図６】
2015100022.tif 000008
【図７】
2015100022.tif 000009
【図８】
2015100022.tif 000010
【図９】
2015100022.tif 000011
【図１０】
2015100022.tif 000012
【図１１】
2015100022.tif 000013