(57)【要約】【課題】電源サージが発生しても、信号の伝達時間の変化を抑制することが可能なレベルシフト回路を備えたスイッチング素子駆動装置を提供すること。【解決手段】第１の電圧（ＶＢ）にサージが発生した場合に、そのサージにより、レベルシフト回路を構成する入力スイッチング素子（ＮＨＶＬＳ）とプルアップ抵抗（ＲＬＳ）との直列回路に流れる変位電流（ＩＣＰＬＳ）に相当する電流（ＩＰＰ２、ＩＮＮ２）が流れる変位電流回路（２）を設け、その変位電流回路（２）を、直列回路におけるプルアップ抵抗（ＲＬＳ）と入力スイッチング素子（ＮＨＶＬＳ）との間に接続した。【選択図】図１
2015154197.tif 000002
【特許請求の範囲】
【請求項１】
制御入力信号に応じてオン、オフされる入力スイッチング素子（ＮＨＶＬＳ）と、
前記入力スイッチング素子の上流側において、当該入力スイッチング素子に直列に接続された抵抗（ＲＬＳ）と、
前記抵抗と前記入力スイッチング素子との直列回路に印加される第１の電圧（ＶＢ）を発生する第１の電源（ＶＯＭ）と、
前記抵抗による電圧降下後の電位に応じて、後述する出力スイッチング素子（ＱＨ）をオンさせる駆動信号を出力する第１の動作態様と、前記駆動信号の出力を停止する第２の動作態様とのいずれかに切り換えられるドライバ（３）と、
前記駆動信号に応じてオン、オフされる出力スイッチング素子（ＱＨ）と、
前記出力スイッチング素子に印加される、前記第１の電圧よりも高い第２の電圧（ＶＨ）を発生する第２の電源（ＶＨＩＧＨ）と、
前記第１の電圧にサージが発生した場合に、そのサージにより、前記直列回路に流れる変位電流（ＩＣＰＬＳ）に相当する電流（ＩＰＰ２、ＩＮＮ２）が流れる変位電流回路（２）と、を備え、
前記変位電流回路を、前記直列回路における前記抵抗と前記入力スイッチング素子との間に接続することにより、前記変位電流が、前記抵抗を迂回して、前記変位電流回路と前記入力スイッチング素子との間で流れるように構成したことを特徴とするスイッチング素子駆動装置。
【請求項２】
前記変位電流回路は、前記サージによって前記第１の電圧が高くなり、それにより、前記入力スイッチング素子の寄生容量（ＣＰＬＳ）を充電する前記変位電流が流れる場合に、その変位電流に相当する電流（ＩＰＰ２）が流れる第１の回路を有し、当該第１の回路から前記入力スイッチング素子へ前記変位電流に相当する電流が流れることにより、前記入力スイッチング素子の寄生容量を充電し、
前記変位電流回路は、さらに、前記サージによって前記第１の電圧が低下し、それにより、前記入力スイッチング素子の寄生容量から放電される前記変位電流が流れる場合に、その変位電流に相当する電流（ＩＮＮ２）が流れる第２の回路を有し、前記入力スイッチング素子から当該第２の回路へ前記変位電流に相当する電流が流れることにより、前記入力スイッチング素子の寄生容量から放電することを特徴とする請求項１に記載のスイッチング素子駆動装置。
【請求項３】
前記第１の回路は、
前記入力スイッチング素子と同じ特性を有するように構成され、かつ、常時オフ状態に維持される第１のスイッチング素子（ＮＨＶＰ）と、
前記第１のスイッチング素子と直列に接続され、前記抵抗と同じ抵抗値を有する第１の抵抗（ＲＰ１）と、
前記第１の抵抗と前記第１のスイッチング素子との第１の直列回路を流れる電流（ＩＣＰＰ）と、同じ電流（ＩＰＰ２）を発生させる第１のカレントミラー回路と、を有し、
前記第１の抵抗と前記第１のスイッチング素子との第１の直列回路には前記第１の電圧が印加され、当該第１の電圧が高くなる前記サージにより、前記第１の直列回路に、前記第１のスイッチング素子の寄生容量（ＣＰＰ）を充電する電流（ＩＣＰＰ）が流れるときに、前記第１のカレントミラー回路が発生する電流（ＩＰＰ２）を、前記入力スイッチング素子に流すことを特徴とする請求項２に記載のスイッチング素子駆動装置。
【請求項４】
前記第２の回路は、
前記入力スイッチング素子と同じ特性を有するように構成され、かつ、常時オフ状態に維持される第２のスイッチング素子（ＮＨＶＮ）と、
前記第２のスイッチング素子と直列に接続され、前記抵抗と同じ抵抗値を有する第２の抵抗（ＲＮ１）と、
前記第２の抵抗と前記第２のスイッチング素子との第２の直列回路を流れる電流（ＩＣＰＮ）と、同じ電流（ＩＮＮ２）を流す第２のカレントミラー回路と、を有し、
前記第１の電圧を低下させるサージが生じて、前記第２の直列回路に、前記第２のスイッチング素子の寄生容量（ＣＰＮ）から放電される電流（ＩＣＰＮ）が流れるときに、前記第２のカレントミラー回路は、前記入力スイッチング素子の寄生容量（ＣＰＬＳ）から放電される変位電流に相当する電流（ＩＮＮ２）を流すことを特徴とする請求項２又は３に記載のスイッチング素子駆動装置。
【請求項５】
前記変位電流回路に変位電流に相当する電流が流れるタイミングと、前記抵抗と前記入力スイッチング素子との直列回路に変位電流が流れるタイミングとを合わせるために、前記抵抗と前記入力スイッチング素子との直列回路に変位電流が流れるタイミングを遅延させる遅延回路を備えることを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング素子駆動装置。
【請求項６】
前記遅延回路は、前記抵抗に対して並列接続されるコンデンサ（ＣＬＳ）からなることを特徴とする請求項５に記載のスイッチング素子駆動装置。
【請求項７】
前記抵抗と前記入力スイッチング素子との直列回路は２つ設けられ、１つの直列回路は、前記ドライバを第１の動作態様に切り替えるために用いられ、もう１つの直列回路は、前記ドライバを第２の動作態様に切り替えるために用いられることを特徴とする請求項１乃至６のいずれか１項に記載のスイッチング素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路を備えたスイッチング素子駆動装置に関する。
【背景技術】
【０００２】
例えば、ハーフブリッジ接続された上アームおよび下アームの２つのパワー半導体素子を駆動する場合、上アームのパワー半導体素子を駆動するハイサイドの駆動回路と、下アームのパワー半導体素子を駆動するローサイドの駆動回路とがそれぞれ設けられる。この際、ハイサイドの駆動回路には、低電圧の入力信号をレベルシフトして、パワー半導体素子のゲートに接続されたハイサイドドライバに伝達するレベルシフト回路が必要となる。
【０００３】
このようなレベルシフト回路が、例えば特許文献１に記載されている。この特許文献１においては、レベルシフト回路の第１のスイッチ素子がオンすることによりハイサイドのフローティング電源の基準電位が上昇したときに、プルアップ抵抗を介して第１のスイッチ素子の主端子間の寄生容量に流れる電流により信号伝達されないマスク時間を最短にするため、強調回路が設けられている。この強調回路は、フローティング電源の基準電位の上昇に応じて導通される第２のスイッチ素子を備えている。この第２のスイッチ素子は、第１のスイッチ素子のプルアップ抵抗と並列に接続されている。このため、第２のスイッチ素子が導通された時には、第１のスイッチ素子の寄生容量に対して、第２のスイッチ素子のオン抵抗とプルアップ抵抗との並列抵抗が接続されることになる。その結果、寄生容量と並列抵抗とによる時定数が、寄生容量とプルアップ抵抗とによる時定数よりも短くなり、その時定数に依存するマスク時間を短縮することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７０３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１において、ハイサイドの駆動回路の電源にサージが発生した場合、そのサージによる電源電位の変動に応じた変位電流がプルアップ抵抗を流れる。そのため、信号レベル検出回路に入力される電位が変位電流に応じて変化し、その結果、信号伝達時間が変化してしまうという問題がある。
【０００６】
本発明は、上述した点に鑑みてなされたものであり、電源サージが発生しても、信号の伝達時間の変化を抑制することが可能なレベルシフト回路を備えたスイッチング素子駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した目的を達成するために、本発明によるスイッチング素子駆動装置は、
制御入力信号に応じてオン、オフされる入力スイッチング素子（ＮＨＶＬＳ）と、
入力スイッチング素子の上流側において、当該入力スイッチング素子に直列に接続された抵抗（ＲＬＳ）と、
抵抗と入力スイッチング素子との直列回路に印加される第１の電圧(ＶＢ)を発生する第１の電源（ＶＯＭ）と、
抵抗による電圧降下後の電位に応じて、後述する出力スイッチング素子（ＱＨ）をオンさせる駆動信号を出力する第１の動作態様と、駆動信号の出力を停止する第２の動作態様とのいずれかに切り換えられるドライバ（３）と、
駆動信号に応じてオン、オフされる出力スイッチング素子（ＱＨ）と、
出力スイッチング素子に印加される、第１の電圧よりも高い第２の電圧（ＶＨ）を発生する第２の電源（ＶＨＩＧＨ）と、
第１の電圧にサージが発生した場合に、そのサージにより、直列回路に流れる変位電流（ＩＣＰＬＳ）に相当する電流（ＩＰＰ２、ＩＮＮ２）が流れる変位電流回路（２）と、を備え、
変位電流回路を、直列回路における抵抗と入力スイッチング素子との間に接続することにより、変位電流（ＩＣＰＬＳ）が、抵抗を迂回して、変位電流回路と入力スイッチング素子との間で流れるように構成したことを特徴とする。
【０００８】
上述した構成において、入力スイッチング素子（ＮＨＶＬＳ）と抵抗（ＲＬＳ）との直列回路によりレベルシフト回路が構成される。第１の電圧（ＶＢ）にサージが発生すると、入力スイッチング素子（ＮＨＶＬＳ）の寄生容量（ＣＰＬＳ）を充放電する変位電流が流れるが、この変位電流が、抵抗（ＲＬＳ）を流れた場合、抵抗（ＲＬＳ）による電圧降下後の電位の変化時間が変動するため、信号の伝達時間が変化してしまう。
【０００９】
そこで、本発明においては、第１の電圧（ＶＢ）にサージが発生した場合に、そのサージにより、直列回路に流れる変位電流（ＩＣＰＬＳ）に相当する電流（ＩＰＰ２、ＩＮＮ２）が流れる変位電流回路（２）を設け、その変位電流回路（２）を、直列回路における抵抗（ＲＬＳ）と入力スイッチング素子（ＮＨＶＬＳ）との間に接続した。これにより、入力スイッチング素子（ＮＨＶＬＳ）の寄生容量（ＣＰＬＳ）を充放電する変位電流（ＩＣＰＬＳ）は、抵抗（ＲＬＳ）を迂回して、変位電流回路（２）と入力スイッチング素子（ＮＨＶＬＳ）との間を流れるようになる。そのため、変位電流（ＩＣＰＬＳ）が生じる場合であっても、抵抗（ＲＬＳ）による電圧降下後の電位への影響を抑制することができ、信号の伝達時間の変化を低減することが可能となる。
【００１０】
上記括弧内の参照番号は、本発明の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本発明の範囲を制限することを意図したものではない。
【００１１】
また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係るスイッチング素子駆動装置１の全体構成を示す構成図である。
【図２】制御入力信号の立ち下がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンしたときに、電源電位ＶＢを高めるサージが発生した場合に起こりえる問題について説明するための説明図である。
【図３】制御入力信号の立ち上がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンし、その後オフしたときに、電源電位ＶＢを高めるサージが発生した場合に起こりえる問題について説明するための説明図である。
【図４】制御入力信号の立ち下がりエッジに応じたパルス信号によって、入力スイッチング素子ＮＨＶＬＳをオンしたときに、電源電位ＶＢを低下させるサージが発生した場合に起こりえる問題について説明するための説明図である。
【図５】制御入力信号の立ち上がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンし、その後オフしたときに、電源電位ＶＢを低下させるサージが発生した場合に起こりえる問題について説明するための説明図である。
【図６】電源電位ＶＢを高めるサージが発生した場合の電流検出回路の作用効果を説明するための説明図である。
【図７】電源電位ＶＢを低下させるサージが発生した場合の電流検出回路の作用効果を説明するための説明図である。
【図８】入力スイッチング素子と、第２のスイッチング素子の充電時の等価回路を示す等価回路図である。
【図９】寄生容量の電圧特性を示すグラフである。
【図１０】第１の変形例によるスイッチング素子駆動装置の構成を示した構成図である。
【図１１】第２の変形例によるスイッチング素子駆動装置の構成を示した構成図である。
【図１２】第３の変形例によるスイッチング素子駆動装置の構成を示した構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係るスイッチング素子駆動装置について、図面を参照しつつ説明する。図１は、本実施形態に係るスイッチング素子駆動装置１の全体構成を示す構成図である。
【００１４】
図１において、スイッチング素子としてのパワー半導体素子ＱＨ、ＱＬは、例えばＩＧＢＴやＭＯＳＦＥＴからなり、ハーフブリッジ接続されている。スイッチング素子駆動装置１は、上アームに接続されたハイサイドパワー半導体素子ＱＨを駆動するハイサイド駆動回路と、下アームに接続されたローサイドパワー半導体素子ＱＬを駆動するローサイド駆動回路とを有する。これらのハイサイド駆動回路及びローサイド駆動回路から出力されるハイサイドドライブ信号ＶＧＨ及びローサイドドライブ信号ＶＧＬによって、ハイサイドパワー半導体素子ＱＨとローサイドパワー半導体素子ＱＬは、交互にオン、オフ駆動される。このオン、オフ時間の比率により、ハイサイドパワー半導体素子ＱＨとローサイドパワー半導体素子ＱＬとの間に接続された負荷５に対する駆動電流の大きさが制御される。
【００１５】
ハイサイドパワー半導体素子ＱＨには、ハイサイド駆動回路へ電源供給を行う電源ＶＯＭよりも高い電位ＶＨを発生する高電位電源ＶＨＩＧＨが接続されている。また、高電位電源ＶＨＩＧＨの発生する高電位ＶＨを安定化するため、高電位電源ＶＨＩＧＨに対して並列に電界コンデンサＥＣが接続されている。これにより、負荷５に対し、十分に高い駆動電流を供給可能となる。なお、図１において抵抗ＥＳＲは、電界コンデンサＥＣの内部抵抗を示している。
【００１６】
ハイサイド駆動回路のハイサイドドライバ３は、電源ＶＯＭからダイオードＢＳＤを介して供給される電源電位ＶＢとフローティング電位ＶＳＳとの電位差を、動作電圧として動作する。ハイサイド駆動回路は、ブートストラップコンデンサＣＢＳを有しており、フローティング電位ＶＳＳの変化によらず、電源電位ＶＢとフローティング電位ＶＳＳとの電位差が、ほぼ一定となるように構成されている。つまり、フローティング電位ＶＳＳの電源ラインは、ハイサイドパワー半導体素子ＱＨとローサイドパワー半導体素子ＱＬとの間に接続されており、それらパワー半導体素子ＱＨ、ＱＬのオン、オフ状態に応じてフローティング電位ＶＳＳは変化する。具体的には、ハイサイドパワー半導体素子ＱＨがオフ、ローサイドパワー半導体素子ＱＬがオンしているときには、フローティング電位ＶＳＳはほぼ０Ｖとなる。一方、ハイサイドパワー半導体素子ＱＨがオン、ローサイドパワー半導体素子ＱＬがオフしているときには、フローティング電位ＶＳＳは、ほぼ高電位電源ＶＨＩＧＨが発生する高電位ＶＨとなる。このように、フローティング電位ＶＳＳが変化しても、電源電位ＶＢとフローティング電位ＶＳＳとの電位差はほぼ一定に保たれるので、ハイサイドドライバ３を構成する各素子を高耐圧にせずとも済むようになる。
【００１７】
以下、ハイサイド駆動回路の構成について、図１に基づき詳細に説明する。なお、ローサイド駆動回路に関しては、レベルシフトの必要がないので、ローサイドドライバ４のみから構成される。このローサイドドライバ４は、図示しない制御回路から直接、ローサイドパワー半導体素子ＱＬをオン、オフするための制御入力信号が与えられる。
【００１８】
ハイサイド駆動回路は、制御回路からのハイサイドパワー半導体素子ＱＨをオンするための制御入力信号のエッジ（立ち上がりエッジ及び立ち下がりエッジ）を検出して、極短いパルス信号を出力するエッジ検出回路（図示せず）を備えている。このエッジ検出回路が出力するパルス信号が、入力スイッチング素子ＮＨＶＬＳのゲート端子に与えられると、入力スイッチング素子ＮＨＶＬＳがオンする。このように、制御入力信号のレベル変化を検出して、極短い時間だけ入力スイッチング素子ＮＨＶＬＳをオンするようにしているので、消費電力を低減することができる。
【００１９】
入力スイッチング素子ＮＨＶＬＳは、例えばＮチャネル高耐圧ＭＯＳＦＥＴによって構成される。入力スイッチング素子ＮＨＶＬＳのドレイン端子は、プルアップ抵抗ＲＬＳを介して、ハイサイド駆動回路の電源電位ＶＢに接続されている。また、入力スイッチング素子ＮＨＶＬＳのソース端子は、定電流回路６を介してグランドに接続されている。これらのプルアップ抵抗ＲＬＳ、入力スイッチング素子ＮＨＶＬＳ、及び定電流回路６によりレベルシフト回路が構成される。なお、入力スイッチング素子ＮＨＶＬＳは、寄生容量ＣＰＬＳを持つ。
【００２０】
プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの接続線から分岐する分岐線が、インバータＩＮＶの入力端子に接続されている。このため、入力スイッチング素子ＮＨＶＬＳがオフしているときには、インバータＩＮＶへの入力電位ＶＩＮが閾値電位よりも高くなり、インバータＩＮＶの出力電位ＶＯＵＴはローレベルとなる。入力スイッチング素子ＮＨＶＬＳがオンして、インバータＩＮＶへの入力電位ＶＩＮ（プルアップ抵抗ＲＬＳの電圧降下後の電位）が閾値電位よりも低下すると、インバータＩＮＶの出力電位ＶＯＵＴは、ハイレベルに変化する。
【００２１】
ハイサイドドライバ３は、フリップフロップ回路機能を有し、インバータＩＮＶがハイレベルの出力電位ＶＯＵＴを出力する毎に、ハイサイドパワー半導体素子ＱＨに出力するハイサイドドライブ信号ＶＧＨをオン→オフ→オン→オフと反転させる。
【００２２】
以上が、ハイサイドパワー半導体素子ＱＨに対する公知のハイサイド駆動回路の構成である。ここで、このような公知のハイサイド駆動回路において起こりえる問題点について、図２〜図５を用いて説明する。
【００２３】
まず、図２を参照して、制御入力信号の立ち下がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンしたときに、電源電位ＶＢを高めるサージが発生した場合について説明する。
【００２４】
図２に示すように、入力スイッチング素子ＮＨＶＬＳのゲート端子に入力される信号レベルがローレベルからハイレベルに変化すると、入力スイッチング素子ＮＨＶＬＳがオンする。すると、入力スイッチング素子ＮＨＶＬＳのソース端子とグランド間に接続されている定電流回路６によって規定される一定電流に向けて、プルアップ抵抗ＲＬＳ及び入力スイッチング素子ＮＨＶＬＳを電流ＩＲＬＳが流れ始める。この電流ＩＲＬＳは０から増加するが、この電流ＩＲＬＳの増加に伴い、インバータＩＮＶの入力電位ＶＩＮは電源電位ＶＢから低下していく。そして、入力電位ＶＩＮがインバータＩＮＶの閾値電位より低下したときに、インバータＩＮＶの出力電位ＶＯＵＴは、ローレベルからハイレベルに変化する。
【００２５】
このときの入力電位ＶＩＮとプルアップ抵抗ＲＬＳを流れる電流ＩＲＬＳとの関係は、以下の数式１によって表すことができる。
（数１）ＶＢ−ＶＩＮ＝ＩＲＬＳ・ＲＬＳ
しかしながら、電流ＩＲＬＳが増加している最中に、電源電位ＶＢがサージによって変動し、それが電源電位ＶＢを高めるサージである場合、図２に示すように、プルアップ抵抗ＲＬＳには、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳを充電する変位電流ＩＣＰＬＳが流れることになる。このように、プルアップ抵抗ＲＬＳに、電流ＩＲＬＳに加えて、変位電流ＩＣＰＬＳが流れることにより、プルアップ抵抗ＲＬＳによる電圧降下後の電位である入力電位ＶＩＮは、図２に示すように、変位電流ＩＣＰＬＳが流れない場合に比較して、より短時間で立ち下がることになる。その結果、入力電位ＶＩＮがインバータＩＮＶの閾値電圧を下回るまでの時間が短くなり、ハイサイド駆動回路における信号伝達時間（制御入力信号の信号変化から、インバータＩＮＶの出力変化までの時間）が通常よりも短くなってしまう。
【００２６】
なお、電源電位ＶＢを変動させるサージは、以下に説明するような状況において発生する可能性がある。例えば、低温時には、電界コンデンサＥＣの内部抵抗ＥＳＲが相対的に高くなる。このような状況において、ハイサイドパワー半導体素子ＱＨがオン又はオフされると、ハイサイドパワー半導体素子ＱＨの電源ラインにサージが発生する場合がある。このようにして、ハイサイドパワー半導体素子ＱＨの電源ラインにサージが発生すると、そのサージは、フローティング電位ＶＳＳを介して、電源電位ＶＢに伝搬することがある。
【００２７】
次に、図３を参照して、制御入力信号の立ち上がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンし、その後オフしたときに、電源電位ＶＢを高めるサージが発生した場合について説明する。
【００２８】
図３に示すように、エッジ検出回路からのパルス信号が終了し、入力スイッチング素子ＮＨＶＬＳのゲート端子に入力される信号レベルがハイレベルからローレベルに変化すると、入力スイッチング素子ＮＨＶＬＳがオフする。すると、プルアップ抵抗ＲＬＳを流れていた電流ＩＲＬＳは減少し始める。この電流ＩＲＬＳの減少に伴い、インバータＩＮＶの入力電位ＶＩＮは、ほぼグランド電位に近い電位から電源電位ＶＢに向かって上昇していく。そして、入力電位ＶＩＮがインバータＩＮＶの閾値電位を上回ると、インバータＩＮＶの出力電位ＶＯＵＴは、ハイレベルからローレベルに変化する。
【００２９】
しかしながら、電流ＩＲＬＳが減少している最中に、電源電位ＶＢを高めるサージが発生すると、図３に示すように、プルアップ抵抗ＲＬＳには、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳを充電する変位電流ＩＣＰＬＳが流れることになる。この変位電流ＩＣＰＬＳは、電流ＩＲＬＳの減少を相殺する方向に作用するので、変位電流ＩＣＰＬＳが流れない場合に比較して、インバータＩＮＶの入力電位ＶＩＮの立ち上がりが遅くなる。その結果、入力電位ＶＩＮがインバータＩＮＶの閾値電圧を上回るまでの時間が長くなり、信号伝達時間が通常よりも長くなってしまう。
【００３０】
次に、図４を参照して、制御入力信号の立ち下がりエッジに応じたパルス信号によって、入力スイッチング素子ＮＨＶＬＳをオンしたときに、電源電位ＶＢを低下させるサージが発生した場合について説明する。
【００３１】
入力スイッチング素子ＮＨＶＬＳがオンした直後、電流ＩＲＬＳが増加している最中に、電源電位ＶＢを低下させるサージが発生した場合、図４に示すように、プルアップ抵抗ＲＬＳには、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳから放電される変位電流ＩＣＰＬＳが流れることになる。この変位電流ＩＣＰＬＳは、電流ＩＲＬＳの増加を相殺する方向に作用するので、変位電流ＩＣＰＬＳが流れない場合に比較して、インバータＩＮＶの入力電位ＶＩＮの立ち下がりが遅くなる。その結果、入力電位ＶＩＮがインバータＩＮＶの閾値電圧を下回るまでの時間が長くなり、信号伝達時間が通常よりも長くなってしまう。
【００３２】
最後に、図５を参照して、制御入力信号の立ち上がりエッジに応じたパルス信号により、入力スイッチング素子ＮＨＶＬＳをオンし、その後オフしたときに、電源電位ＶＢを低下させるサージが発生した場合について説明する。
【００３３】
入力スイッチング素子ＮＨＶＬＳがオフした直後、電流ＩＲＬＳが減少している最中に、電源電位ＶＢを低下させるサージが発生すると、図５に示すように、プルアップ抵抗ＲＬＳには、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳから放電される変位電流ＩＣＰＬＳが流れることになる。この変位電流ＩＣＰＬＳは、電流ＩＲＬＳの減少を強める方向に作用するので、変位電流ＩＣＰＬＳが流れない場合に比較して、インバータＩＮＶの入力電位ＶＩＮの立ち上がりが早くなる。その結果、入力電位ＶＩＮがインバータＩＮＶの閾値電圧を上回るまでの時間が短くなり、信号伝達時間が通常よりも短くなってしまう。
【００３４】
以上のように、レベルシフト回路における信号伝達時間は、電源電位ＶＢがサージの影響を受けた場合に変化する可能性がある。そのため、ハイサイドパワー半導体素子ＱＨとローサイドパワー半導体素子ＱＬとが同時にオンしないようにデッドタイムを設定する必要があるが、このデッドタイムをレベルシフト回路の信号伝達時間の変化も考慮して、より長く設定する必要が生じする。しかしながら、デッドタイムを長く設定するほど、負荷５の制御性を悪化させることになる。
【００３５】
そこで、本実施形態では、図１に示すように、電源電位ＶＢがサージにより変動する場合に、上述した変位電流ＩＣＰＬＳに相当する電流が流れる変位電流回路２を設け、この変位電流回路２を、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの間に接続した。このような構成を採用することで、変位電流ＩＣＰＬＳに相当する電流を、変位電流回路２と入力スイッチング素子ＮＨＶＬＳとの間で流れるようにすることができる。そのため、サージによる変位電流ＩＣＰＬＳが発生する場合であっても、その変位電流ＩＣＰＬＳがプルアップ抵抗ＲＬＳを流れることを抑制することが可能となる。その結果、サージ発生による、インバータＩＮＶの入力電位ＶＩＮの立ち上がり及び立ち下がり時間への影響を抑制することができ、信号の伝達時間の変化を低減することが可能となる。
【００３６】
以下、変位電流回路２について詳細に説明する。
【００３７】
図１に示すように、変位電流回路２は、入力スイッチング素子ＮＨＶＬＳと同じ特性を有するように構成された第１のスイッチング素子ＮＨＶＰを有する。例えば、入力スイッチング素子ＮＨＶＬＳがＮチャネル高耐圧ＭＯＳＦＥＴによって構成される場合、第１のスイッチング素子ＮＨＶＰも、同じ材料、同じ素子サイズのＮチャネル高耐圧ＭＯＳＦＥＴによって構成される。従って、第１のスイッチング素子ＮＨＶＰは、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと同じ寄生容量ＣＰＰを持つことになる。なお、第１のスイッチング素子ＮＨＶＰのゲート端子はグランドに接続されており、第１のスイッチング素子ＮＨＶＰは常時オフされた状態に維持される。
【００３８】
第１のスイッチング素子ＮＨＶＰのドレイン端子は、第１の抵抗ＲＰ１の一端に接続される。この第１の抵抗ＲＰ１は、プルアップ抵抗ＲＬＳと同じ抵抗値を有している。第１の抵抗ＲＰ１の他端は、トランジスタＰＰ１を介して、ハイサイド駆動回路の電源電位ＶＢに接続されている。このトランジスタＰＰ１は、ＰチャネルＭＯＳＦＥＴからなり、ボディダイオードＤＰＰを有するとともに、トランジスタＰＰ２とカレントミラー回路を構成している。従って、トランジスタＰＰ１に電流が流れたとき、その電流と同一の電流がトランジスタＰＰ２にも流れる。なお、抵抗ＲＰ２は、トランジスタＰＰ１、ＰＰ２のゲート電圧のプルアップ抵抗である。そして、トランジスタＰＰ２のドレイン端子は、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの接続線に接続されている。
【００３９】
また、変位電流回路２は、第２のスイッチング素子ＮＨＶＮを有し、この第２のスイッチング素子ＮＨＶＮも、第１のスイッチング素子ＮＨＶＰと同様に、入力スイッチング素子ＮＨＶＬＳと同じ特性を有するように構成されている。従って、第２のスイッチング素子ＮＨＶＮも、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと同じ寄生容量ＣＰＮを持つことになる。この第２のスイッチング素子ＮＨＶＮのゲート端子もグランドに接続されており、第２のスイッチング素子ＮＨＶＮも常時オフされた状態に維持される。
【００４０】
第２のスイッチング素子ＮＨＶＮのドレイン端子は、第２の抵抗ＲＮ１の一端に接続されている。この第２の抵抗ＲＮ１は、プルアップ抵抗ＲＬＳと同じ抵抗値を有している。第２の抵抗ＲＮ１の他端は、トランジスタＮＮ１を介して、フローティング電位ＶＳＳに接続されている。このトランジスタＮＮ１は、ＮチャネルＭＯＳＦＥＴからなり、ボディダイオードＤＰＮを有するとともに、トランジスタＮＮ２とカレントミラー回路を構成している。従って、トランジスタＮＮ１に電流が流れたとき、その電流と同一の電流がトランジスタＮＮ２にも流れる。なお、抵抗ＲＮ２は、トランジスタＮＮ１、ＮＮ２のゲート電圧のプルダウン抵抗である。そして、トランジスタＮＮ２のドレイン端子は、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの接続線に接続されている。
【００４１】
以上のように構成された変位電流回路２の作用効果について、図６及び図７を用いて説明する。なお、図６は、電源電位ＶＢを高めるサージが発生した場合の変位電流回路２の作用効果を説明するための説明図である。まず、この図６に基づき、電源電位ＶＢを高めるサージが発生した場合について説明する。
【００４２】
電源電位ＶＢを高めるサージが発生した場合、図６に示すように、第１のスイッチング素子ＮＨＶＰの寄生容量ＣＰＰを充電する変位電流ＩＣＰＰが流れる。上述したように、第１のスイッチング素子ＮＨＶＰの寄生容量ＣＰＰは、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと等しい。また、第１の抵抗ＲＰ１は、プルアップ抵抗ＲＬＳと同じ抵抗値を有する。そのため、変位電流ＩＣＰＰは、図２及び図３にて説明した、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳを充電する変位電流ＩＣＰＬＳにほぼ等しくなる。
【００４３】
変位電流ＩＣＰＰは、カレントミラー回路を構成する一方のトランジスタＰＰ１を流れるので、他方のトランジスタＰＰ２にも同一の変位電流ＩＰＰ２が流れる。トランジスタＰＰ２のドレイン端子は、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの接続線に接続されているので、変位電流ＩＰＰ２は、トランジスタＰＰ２から入力スイッチング素子ＮＨＶＬＳに向けて流れることになる。すると、この変位電流ＩＰＰ２により、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳが充電される。この変位電流ＩＰＰ２は、変位電流ＩＣＰＬＳにほぼ等しいので、変位電流は、実質的にプルアップ抵抗ＲＬＳを迂回することになる。その結果、電源電位ＶＢを高めるサージが発生しても、そのサージによる変位電流がプルアップ抵抗ＲＬＳを流れることを抑制することができる。
【００４４】
同時に、フローティング電位ＶＳＳから第２のスイッチング素子ＮＨＶＮに向けて、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮを充電する変位電流ＩＣＰＮが流れる。なお、変位電流ＩＣＰＮが流れるときには、トランジスタＮＮ１、ＮＮ２によって構成されるカレントミラー回路はオフしており、変位電流ＩＣＰＮは、トランジスタＮＮ１のボディダイオードＤＰＮを介して流れる。これにより、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮは、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと同じ充電状態となるように充電される。
【００４５】
入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳは、電源電位ＶＢからの変位電流によって充電され、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮは、フローティング電位ＶＳＳからの変位電流ＩＣＰＮによって充電される。このように、接続先が異なるにも係わらず、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮと、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳとがほぼ同じ充電状態になる理由について、図８及び図９を用いて説明する。
【００４６】
図８には、入力スイッチング素子ＮＨＶＬＳと、第２のスイッチング素子ＮＨＶＮの充電時の等価回路を示している。この図８において、それぞれの寄生容量ＣＰＬＳ、ＣＰＮを充電する変位電流は、電源電位ＶＢ及びフローティング電位ＶＳＳのサージによる変化によって発生し、トランジスタＮＮ１のボディダイオードの順方向電圧はほぼ一定とみなした場合、それぞれの変位電流は、下記の数式２の微分方程式の解として求めることができる。
【数２】
2015154197.tif 000003
【００４７】
ただし、各記号の定義は以下の通りである。
ＶＣＰＮ：第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮに印加される電圧
ＶＣＰＬＳ：入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳに印加される電圧
ＩＣＰＮ：第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮに流れる電流
ＩＣＰＬＳ：入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳに流れる電流
【００４８】
また、電源電位ＶＢ及びフローティング電位ＶＳＳに関しては、以下のように定義される。
ＶＢ＝ＶＢ０＋ΔＶＢＢ
ＶＳＳ＝ＶＳＳ０＋ΔＶＳＳ
ＶＢ０、ＶＳＳ０：サージがない場合の電位
ΔＶＢＢ、ΔＶＳＳ：サージによる電位の変化分
【００４９】
ここで、ブートストラップコンデンサＣＢＳにより、サージ発生時も、電源電位ＶＢとフローティング電位ＶＳＳの電位差は一定に保持される。そのため、電源電位ＶＢの変化分ΔＶＢＢと、フローティング電位ＶＳＳの変化分ΔＶＳＳとは等しい。また、第２の抵抗ＲＮ１とプルアップ抵抗ＲＬＳは同じ抵抗値を持つように構成されている。さらに、寄生容量は、図９に示すように、電圧依存性があるが、フローティング電位ＶＳＳが高電位となったときの電源電位ＶＢ及びフローティング電位ＶＳＳ（例えば、２００Ｖ以上）においては、電圧に依存せず、ほぼ一定となる。従って、サージがない場合の、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮ（ＶＳＳ０）と、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳ（ＶＢ０）とは等しくなる。これらを、上記微分方程式に当てはめると、変位電流ＩＣＰＮ（ｔ）＝ＩＣＰＬＳ（ｔ）との結論が導き出される。このように、変位電流が等しいのであるから、それらの変位電流によって充電される寄生容量ＣＰＮ、ＣＰＬＳの充電状態も等しくなる。
【００５０】
次に、電源電位ＶＢを低下させるサージが発生した場合について、図７に基づいて説明する。
【００５１】
電源電位ＶＢを低下させるサージが発生した場合、図７に示すように、第１のスイッチング素子ＮＨＶＰの寄生容量ＣＰＰからの放電による変位電流ＩＣＰＰ、及び第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮからの放電による変位電流ＩＣＰＮが流れる。上述したように、第２のスイッチング素子ＮＨＶＮの寄生容量ＣＰＮは、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと等しい。また、第２の抵抗ＲＮ１は、プルアップ抵抗ＲＬＳと同じ抵抗値を有する。そのため、変位電流ＩＣＰＮは、図４及び図５にて説明した、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳから放電される変位電流ＩＣＰＬＳにほぼ等しくなる。
【００５２】
変位電流ＩＣＰＮは、カレントミラー回路を構成する一方のトランジスタＮＮ１を流れるので、他方のトランジスタＮＮ２にも同一の変位電流ＩＮＮ２が流れる。トランジスタＮＮ２のドレイン端子は、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの接続線に接続されているので、変位電流ＩＮＮ２は、入力スイッチング素子ＮＨＶＬＳからトランジスタＮＮ２に向けて流れることになる。すると、この変位電流ＩＮＮ２により、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳからの放電が行われる。そして、この場合、変位電流ＩＮＮ２は変位電流ＩＣＰＬＳにほぼ等しいので、変位電流は、実質的にプルアップ抵抗ＲＬＳを迂回することになる。その結果、電源電位ＶＢを低下させるサージが発生しても、そのサージによる変位電流がプルアップ抵抗ＲＬＳを流れることを抑制することができる。
【００５３】
同時に、第１のスイッチング素子ＮＨＶＰの寄生容量ＣＰＰからの放電による変位電流ＩＣＰＰが流れる。ただし、このとき、トランジスタＰＰ１、ＰＰ２によって構成されるカレントミラー回路はオフしており、変位電流ＩＣＰＰは、トランジスタＰＰ１のボディダイオードＤＰＰを介して流れる。これにより、第１のスイッチング素子ＮＨＶＰの寄生容量ＣＰＰは、入力スイッチング素子ＮＨＶＬＳの寄生容量ＣＰＬＳと同じ充電状態となるように放電される。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５５】
例えば、上述した実施形態では、カレントミラー回路を構成するトランジスタをＭＯＳＦＥＴとしたが、図１０に示すように、バイポーラトランジスタを用いてカレントミラー回路を構成しても良い。ただし、バイポーラトランジスタの場合、コレクタ−エミッタ間にボディダイオードが無いので、トランジスタＱＰ１、ＱＮ１に対して並列にダイオードＤＰ１、ＤＮ１を接続する必要がある。このような回路構成を採用した場合も、上述した実施形態と同様の作用効果を得ることができる。
【００５６】
また、図１１に示すように、ハイサイド駆動回路において、ハイサイドパワー半導体素子ＱＨをオンするための系統と、オフするための系統との２系統を設けても良い。この場合、第１の入力スイッチング素子ＮＨＶＬＳ１に、ハイサイドパワー半導体素子ＱＨをオンするためのパルス信号が与えられ、第２の入力スイッチング素子ＮＨＶＬＳ２にハイサイドパワー半導体素子ＱＨをオフするためのパルス信号が与えられる。そして、第１及び第２の入力スイッチング素子ＮＨＶＬＳ１、ＮＨＶＬＳ２に対して、第１及び第２のスイッチング素子ＮＨＶＰ、ＮＨＶＮを共用するようにし、カレントミラー回路のみ２系統とすることが好ましい。これにより、回路構成の簡略化を図ることができる。
【００５７】
さらに、図１２に示すように、レベルシフト回路の動作を遅延させる遅延回路を設けても良い。つまり、レベルシフト回路のプルアップ抵抗ＲＬＳに流れる変位電流を打ち消すべく、変位電流回路２が動作するには多少の遅れ時間がある。そのため、遅延回路として、プルアップ抵抗ＲＬＳと並列にコンデンサＣＬＳを接続して、レベルシフト回路の動作を遅延させる。その結果、変位電流回路２に変位電流に相当する電流ＩＰＰ２、ＩＮＮ２が流れるタイミングと、プルアップ抵抗ＲＬＳと入力スイッチング素子ＮＨＶＬＳとの直列回路に変位電流ＩＣＰＬＳが流れるタイミングとを近づけることができる。そのため、変位電流回路２により、プルアップ抵抗ＲＬＳを流れる変位電流をより高い精度で打ち消すことが可能になる。
【符号の説明】
【００５８】
１  スイッチング素子駆動装置
２  変位電流回路
３  ハイサイドドライバ
４  ローサイドドライバ
５  負荷
ＮＨＶＬＳ  入力スイッチング素子
ＲＬＳ  プルアップ抵抗
ＩＮＶ  インバータ
ＱＨ  ハイサイドパワー半導体素子
【図１】
2015154197.tif 000004
【図２】
2015154197.tif 000005
【図３】
2015154197.tif 000006
【図４】
2015154197.tif 000007
【図５】
2015154197.tif 000008
【図６】
2015154197.tif 000009
【図７】
2015154197.tif 000010
【図８】
2015154197.tif 000011
【図９】
2015154197.tif 000012
【図１０】
2015154197.tif 000013
【図１１】
2015154197.tif 000014
【図１２】
2015154197.tif 000015