(57)【要約】 【課題】リーク特性を低下させずに回路面積を削減可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１導電型の負荷トランジスタおよび第２導電型の駆動トランジスタを用いて、データの保持を行う保持部と、駆動トランジスタおよび負荷トランジスタの少なくとも一方よりも短いゲート長を有し、保持部に対するデータの入出力を行う転送トランジスタと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の負荷トランジスタおよび第２導電型の駆動トランジスタを用いて、データの保持を行う保持部と、
前記駆動トランジスタおよび前記負荷トランジスタの少なくとも一方よりも短いゲート長を有し、前記保持部に対するデータの入出力を行う転送トランジスタと、を備える半導体記憶装置。
【請求項２】
前記転送トランジスタは、前記駆動トランジスタおよび前記負荷トランジスタの少なくとも一方よりも薄いゲート酸化膜を有する請求項１に記載の半導体記憶装置。
【請求項３】
前記転送トランジスタの拡散層の接合深さは、前記負荷トランジスタおよび前記駆動トランジスタの少なくとも一方の拡散層の接合深さよりも浅い請求項１または２に記載の半導体記憶装置。
【請求項４】
前記転送トランジスタは、第１および第２トランジスタを有し、
前記負荷トランジスタは、第３および第４トランジスタを有し、
前記駆動トランジスタは、第５および第６トランジスタを有し、
前記第３および第５トランジスタは、第１および第２の基準電圧ノードの間に縦続接続され、
前記第４および第６トランジスタは、前記第１および第２の基準電圧ノードの間に縦続接続され、
前記第１トランジスタは、前記第３および第５トランジスタの接続ノードを介してデータの入出力を行い、
前記第２トランジスタは、前記第４および第６トランジスタの接続ノードを介してデータの入出力を行い、
前記第１および第２のトランジスタは、前記第３乃至第６のトランジスタよりも短いゲート長を有する請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１および第２のトランジスタは、前記第３乃至第６のトランジスタよりも薄いゲート酸化膜を有する請求項４に記載の半導体記憶装置。
【請求項６】
前記第１および第２のトランジスタは、前記第３乃至第６のトランジスタよりも薄い拡散層の接合深さを有する請求項４または５に記載の半導体記憶装置。
【請求項７】
前記保持部および前記転送トランジスタを用いて構成されるＳＲＡＭ（Static Random Access Memory）セルを備える請求項１乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）よりも高速アクセスが可能であるため、キャッシュメモリ等で汎用的に用いられている。
【０００３】
通常のＳＲＡＭセルは、たすき掛けされた４つのトランジスタからなる保持部と、この保持部に対してデータを入出力する２つの転送トランジスタとで構成されている。保持部でデータを保持している最中は、転送トランジスタはフローティング状態に設定され、転送トランジスタを介してリーク電流が流れないようにしている。しかしながら、実際には、保持部を構成する各トランジスタを介してリーク電流が流れるおそれがある。
【０００４】
このため、ＳＲＡＭセル内のすべてのトランジスタを高耐圧のトランジスタにしてリーク電流を抑制することが考えられる。高耐圧のトランジスタは、ゲート長を長くしたり、ゲート酸化膜を厚くしたり、拡散層の接合深さを深くして形成され、通常のトランジスタに比べて回路面積が大きくなる。したがって、ＳＲＡＭセル内の６個のトランジスタすべてを高耐圧のトランジスタにすると、ＳＲＡＭセルの回路面積がかなり大きくなり、高集積化が困難になって、集積度の向上が図れない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１６２３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、リーク特性を低下させずに回路面積を削減可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、第１導電型の負荷トランジスタおよび第２導電型の駆動トランジスタを用いて、データの保持を行う保持部と、
前記駆動トランジスタおよび前記負荷トランジスタの少なくとも一方よりも短いゲート長を有し、前記保持部に対するデータの入出力を行う転送トランジスタと、を備える半導体記憶装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る半導体記憶装置１の主要部のレイアウト図。
【図２】一つのＳＲＡＭセル１の回路図。
【図３】（ａ）は転送トランジスタＱ１，Ｑ２の概略的な断面図、（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図。
【図４】一比較例に係るＳＲＡＭセル１のレイアウト図。
【図５】（ａ）は第１変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図。
【図６】（ａ）は第２変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図。
【図７】（ａ）は第３変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体記憶装置内の特徴的な構成および動作を中心に説明するが、半導体記憶装置には以下の説明で記述しない構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれうるものである。
【００１０】
図１は一実施形態に係る半導体記憶装置１の主要部のレイアウト図である。図１の半導体記憶装置１は、ＳＲＡＭセル１のレイアウトを示している。図２は一つのＳＲＡＭセル１の回路図である。まず、図２に基づいて、ＳＲＡＭセル１の回路構成を説明する。
【００１１】
図２のＳＲＡＭセル１は、保持部２と２つの転送トランジスタ（第１および第２トランジスタ）Ｑ１，Ｑ２とを備えている。保持部２は、第１導電型の負荷トランジスタ（第３および第４トランジスタ）Ｑ３，Ｑ４および第２導電型の駆動トランジスタ（第５および第６トランジスタ）Ｑ５，Ｑ６を用いて、データの保持を行う。転送トランジスタＱ１，Ｑ２は、保持部２に対するデータの入出力を行う。転送トランジスタＱ１，Ｑ２は、負荷トランジスタＱ３，Ｑ４および駆動トランジスタＱ５，Ｑ６よりも短いゲート長を有する。
【００１２】
負荷トランジスタＱ３，Ｑ４の導電型と、転送トランジスタＱ１，Ｑ２および駆動トランジスタＱ５，Ｑ６の導電型とは相違しており、例えば、負荷トランジスタＱ３，Ｑ４はＰＭＯＳトランジスタであり、転送トランジスタＱ１，Ｑ２と駆動トランジスタＱ５，Ｑ６はＮＭＯＳトランジスタである。
【００１３】
負荷トランジスタＱ３と駆動トランジスタＱ５は電源電圧ノード（第１基準電圧ノード）Ｖccと接地ノード（第２基準電圧ノード）Ｖssとの間に縦続接続されている。同様に、負荷トランジスタＱ４と駆動トランジスタＱ６もＶccとＶssの間に縦続接続されている。
【００１４】
転送トランジスタＱ１は、負荷トランジスタＱ３と駆動トランジスタＱ５の接続ノードを介してデータの入出力を行う。同様に、転送トランジスタＱ２は、負荷トランジスタＱ４と駆動トランジスタＱ６の接続ノードを介してデータの入出力を行う。
【００１５】
本実施形態による転送トランジスタＱ１，Ｑ２は、負荷トランジスタＱ３，Ｑ４と駆動トランジスタＱ５，Ｑ６の少なくとも一方よりも、短いゲート長を有する。以下では、負荷トランジスタＱ３，Ｑ４と駆動トランジスタＱ５，Ｑ６を高耐圧トランジスタ（ＨＶ−ＭＯＳＦＥＴ）で構成し、転送トランジスタＱ１，Ｑ２を低耐圧トランジスタ（ＬＶ−ＭＯＳＦＥＴ）で構成する例を説明する。本実施形態におけるＨＶ−ＭＯＳＦＥＴは、ＬＶ−ＭＯＳＦＥＴよりも少なくともゲート長が大きいことを特徴としている。
【００１６】
図３（ａ）は転送トランジスタＱ１，Ｑ２の概略的な断面図、図３（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図である。図３（ａ）と図３（ｂ）を比較すればわかるように、転送トランジスタＱ１，Ｑ２のゲート長Ｌは、駆動トランジスタＱ５，Ｑ６のゲート長Ｌよりも短い。このため、転送トランジスタＱ１，Ｑ２は、駆動トランジスタＱ５，Ｑ６よりも高速に駆動可能であるが、ゲート長Ｌが短いためにソース−ドレイン間にリーク電流が流れやすくなる。ただし、ＳＲＡＭセル１は、保持部２にデータを保持中は、転送トランジスタＱ１，Ｑ２のゲート電位はフローティング状態（不定状態）であるため、ゲート長Ｌが短くても、転送トランジスタＱ１，Ｑ２のソース−ドレイン間にはほとんどリーク電流は流れない。また、転送トランジスタＱ１，Ｑ２を、ゲート長Ｌの短いＬＶ−ＭＯＳＦＥＴで構成することで、ＳＲＡＭセル１内の６個のトランジスタすべてをＨＶ−ＭＯＳＦＥＴで構成した場合と比べて、ＳＲＡＭセル１の回路面積を縮小できる。
【００１７】
次に、図１を用いて本実施形態に係るＳＲＡＭセル１のレイアウトを説明する。上述したように、本実施形態では、ＳＲＡＭセル１内の転送トランジスタＱ１，Ｑ２をＬＶ−ＭＯＳＦＥＴで構成し、負荷トランジスタＱ３，Ｑ４および駆動トランジスタＱ５，Ｑ６をＨＶ−ＭＯＳＦＥＴで構成している。図１の例では、レイアウト領域の縦方向の両端側に、転送トランジスタＱ１，Ｑ２を配置し、その間に、駆動トランジスタＱ５，Ｑ６を縦方向に配置するとともに、これら駆動トランジスタの横方向に沿って、負荷トランジスタＱ３，Ｑ４を縦方向に配置している。レイアウトパターンは、複数の層からなり、例えば、最下層（以下、第１層）には電源配線部Ｖcc、接地配線部Ｖssおよびビット線ＢＬ，／ＢＬが配置され、その上の第２層には第１配線層が設けられ、その上の第３層には第２配線層が配置されている。また、図１では省略しているが、例えば第３層の上の第４層にワード線接続用の第３配線層が配置されている。なお、図１のレイアウト図は一例であり、種々の変形例が考えられる。
【００１８】
図１のレイアウト図からわかるように、転送トランジスタＱ１，Ｑ２のゲート長Ｌは、負荷トランジスタＱ３，Ｑ４と駆動トランジスタＱ５，Ｑ６のゲート長Ｌよりも短く設定されており、これにより、ＳＲＡＭセル１の縦方向の長さを短縮できる。
【００１９】
一方、図４は一比較例に係るＳＲＡＭセル１のレイアウト図である。図４のＳＲＡＭセル１は、ＳＲＡＭセル１内のすべてのトランジスタをＨＶ−ＭＯＳＦＥＴで構成している。図４では、レイアウト領域の左上と右下に転送トランジスタＱ１，Ｑ２を配置し、右上と左下のそれぞれに、負荷トランジスタＱ３，Ｑ４のうち一つと駆動トランジスタＱ５，Ｑ６のうち一つとを横に並べて配置している。図１と図４では、各トランジスタの回路面積を波線枠で図示している。
【００２０】
図１と図４では、負荷トランジスタＱ３，Ｑ４と駆動トランジスタＱ５，Ｑ６の回路面積は両図ともほぼ等しいが、転送トランジスタＱ１，Ｑ２の回路面積は図１の方が図４よりも小さい。このため、ＳＲＡＭセル１の全体では、図１の方が図４よりも回路面積を約１０％削減できる。
【００２１】
このように、転送トランジスタＱ１，Ｑ２のゲート長Ｌを駆動トランジスタＱ５，Ｑ６や負荷トランジスタＱ３，Ｑ４のゲート長Ｌよりも短くすることで、確実にＳＲＡＭセル１の回路面積を削減できる。また、転送トランジスタＱ１，Ｑ２をＬＶ−ＭＯＳＦＥＴで構成しても、データ保持中には転送トランジスタＱ１，Ｑ２には原理的にリークは流れないため、リーク特性にはほとんど影響しない。
【００２２】
なお、図１では、転送トランジスタＱ１，Ｑ２のみをＬＶ−ＭＯＳＦＥＴで構成する例を説明したが、例えば、負荷トランジスタＱ３，Ｑ４もＬＶ−ＭＯＳＦＥＴで構成し、駆動トランジスタＱ５，Ｑ６のみをＨＶ−ＭＯＳＦＥＴで構成してもよい。
【００２３】
また、上述した説明では、転送トランジスタＱ１，Ｑ２のゲート長Ｌのみを、負荷トランジスタＱ３，Ｑ４と駆動トランジスタＱ５，Ｑ６のゲート長Ｌよりも短くする例を説明したが、本実施形態による転送トランジスタＱ１，Ｑ２は、ゲート長Ｌだけでなく、例えばゲート酸化膜を駆動トランジスタＱ５，Ｑ６と負荷トランジスタＱ３，Ｑ４の少なくとも一方のゲート酸化膜よりも薄くしてもよい。
【００２４】
図５（ａ）は第１変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、図５（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図である。図５（ａ）に示すように、第１変形例では、転送トランジスタＱ１，Ｑ２のゲート長Ｌを駆動トランジスタＱ５，Ｑ６のゲート長Ｌよりも短くすることに加えて、転送トランジスタＱ１，Ｑ２のゲート酸化膜１１を駆動トランジスタＱ５，Ｑ６のゲート酸化膜１１よりも薄くしている。
【００２５】
ゲート酸化膜１１を薄くするほど、リークは起きやすくなるが、上述したように、転送トランジスタＱ１，Ｑ２のゲートは、保持部２にデータを保持中はフローティング状態であるため、本来的にリークは問題とならない。したがって、転送トランジスタＱ１，Ｑ２のゲート酸化膜１１を薄くしても、リーク特性が低下することはない。
【００２６】
さらに、本実施形態による転送トランジスタＱ１，Ｑ２は、ゲート長Ｌだけでなく、例えば拡散層の接合深さを駆動トランジスタＱ５，Ｑ６と負荷トランジスタＱ３，Ｑ４の少なくとも一方の接合深さよりも薄くしてもよい。
【００２７】
図６（ａ）は第２変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、図６（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図である。図６（ａ）に示すように、第２変形例では、転送トランジスタＱ１，Ｑ２の拡散層の接合深さ１２を駆動トランジスタＱ５，Ｑ６の接合深さ１２よりも薄くしている。
【００２８】
拡散層の接合深さ１２を薄くするほど、リークは起きやすくなるが、上述したように、転送トランジスタＱ１，Ｑ２のゲートは、保持部２にデータを保持中はフローティング状態であるため、本来的にリークは問題とならない。したがって、転送トランジスタＱ１，Ｑ２のゲート酸化膜１１を薄くしても、リーク特性が低下することはない。
【００２９】
なお、上述した第１変形例と第２変形例は組み合わせることが可能である。図７（ａ）は第３変形例による転送トランジスタＱ１，Ｑ２の概略的な断面図、図７（ｂ）は駆動トランジスタＱ５，Ｑ６の概略的な断面図である。図７（ａ）に示すように、第３変形例では、駆動トランジスタＱ５，Ｑ６と比べて、転送トランジスタＱ１，Ｑ２のゲート長Ｌを短くし、かつゲート酸化膜１１を薄くし、かつ拡散層の接合深さ１２を薄くしている。
【００３０】
転送トランジスタＱ１，Ｑ２をＬＶ−ＭＯＳＦＥＴで構成して、駆動トランジスタＱ５，Ｑ６と負荷トランジスタＱ３，Ｑ４をＨＶ−ＭＯＳＦＥＴで構成する場合、ＬＶ−ＭＯＳＦＥＴのゲート長Ｌだけでなく、ゲート酸化膜１１と拡散層の接合深さ１２もＨＶ−ＭＯＳＦＥＴよりも薄くなり、図７（ａ）と同様の構造になるが、この場合であっても、リーク特性を低下させずに、回路面積を削減できる。
【００３１】
このように、本実施形態では、ＳＲＡＭセル１内の転送トランジスタＱ１，Ｑ２のゲート長Ｌを駆動トランジスタＱ５，Ｑ６および負荷トランジスタＱ３，Ｑ４のゲート長Ｌよりも短くするため、その分、ＳＲＡＭセル１の回路面積を削減できる。また、転送トランジスタＱ１，Ｑ２のゲート長Ｌを短くしても、リーク特性にはそれほど影響はないため、リーク特性を低下させずにＳＲＡＭセル１の回路面積の削減が図れる。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１  ＳＲＡＭセル、２保持部、１１  ゲート酸化膜、１２  拡散層の接合深さ、Ｑ１，Ｑ２  転送トランジスタ、Ｑ３，Ｑ４  負荷トランジスタ、Ｑ５，Ｑ６  駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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