(57)【要約】      （修正有）【課題】半導体素子同士の間隔を狭く配置することが可能な半導体装置の製造方法を提供する。【解決手段】成長基板上に形成された半導体層に溝を形成して、複数の半導体素子に分離する。成長基板を溝に沿って分離して、成長基板片とこれよりも小さい半導体素子からなる基板付素子１４を形成する。複数の基板付素子１４を、所定間隔の領域を空けながら支持基板１５に貼り合わせる。貼り合わせた基板付素子１４の各々から成長基板片を除去する。貼り合わせた基板付素子１４とは異なる基板付素子を、所定間隔の領域内に貼り合わせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
成長基板上に形成された半導体層に溝を形成して前記半導体層を複数の半導体素子に分離する工程と、
前記成長基板を前記溝に沿って分離して、成長基板片と前記成長基板片よりも小なる前記半導体素子からなる複数の基板付素子を形成する成長基板分離工程と、
複数の前記基板付素子を、所定間隔の領域を空けながら支持基板に貼り合わせる第１の貼り合わせ工程と、
前記支持基板上に貼り合わせた前記複数の基板付素子の各々から前記成長基板片を除去する工程と、
前記第１の貼り合わせ工程において貼り合わせた前記複数の基板付素子とは異なる前記基板付素子を、前記支持基板の前記所定間隔の前記領域内に貼り合わせる第２の貼り合わせ工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の間隔は、前記半導体層に平行な方向における前記半導体素子の各々の幅よりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記成長基板分離工程は、前記溝のうち互いに隣接する複数の前記半導体素子を囲むように形成された溝に沿って前記成長基板を分離し、前記成長基板片と複数の前記半導体素子からなる複数の基板付素子を形成する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記成長基板片の角部を面取りして面取り部を形成する工程をさらに含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記第１の貼り合わせ工程において貼り合わせた前記複数の基板付素子に対し、前記支持基板との界面に垂直な方向に加圧する工程をさらに含むことを特徴とする請求項１乃至４のいずれか１に記載の半導体装置の製造方法。
【請求項６】
前記第１の貼り合わせ工程において貼り合わせた前記複数の基板付素子と前記支持基板とを加熱する工程をさらに含むことを特徴とする請求項１乃至５のいずれか１に記載の半導体装置の製造方法。
【請求項７】
前記半導体素子の表面に凸部を形成する工程をさらに含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記支持基板上に、厚さが異なる複数の半導体層を貼り合わせる工程を含むことを特徴とする請求項１乃至７のいずれか１に記載の半導体装置の製造方法。
【請求項９】
前記成長基板片の前記半導体素子の形成面の外周部に段差を形成する工程をさらに含むことを特徴とする請求項１乃至８のいずれか１に記載の半導体装置の製造方法。
【請求項１０】
前記支持基板上の隣接する前記半導体素子を搭載する位置に段差を形成する工程をさらに含むことを特徴とする請求項１乃至９のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、車両用前照灯装置において、画像認識カメラにより対向車や先行者の存在及び位置を検知し、運転者に眩惑を与える光を遮断するＡＤＢ（Adaptive Driving Beam）と呼ばれる機能が搭載されている。この機能によれば、前方に車両が走行している場合でもハイビームと同じような視界で走行することができ、遠方を視認することができるため、路肩の歩行者や標識といった運転に必要な多くの情報を得ることができる。このような機能実現するための車両用前照灯装置用の光源として、複数の半導体素子がマトリクス状に配置された半導体発光装置を用いることが考えられた（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５４９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤＢにおいては、複数の半導体素子からなる半導体発光装置を、１つのＡＤＢ素子として光源に用いる。このため、ＡＤＢ素子を構成する半導体素子のうち１つに不良が発生すると、装置全体が不良となってしまう。そこで、歩留まりを向上させるため、半導体素子を支持基板に貼り合わせる前に、半導体素子を成長基板ごと素子単位に分断し、不良品を選別して取り除くことが望ましい。
【０００５】
しかし、成長基板を分断する際には、分断に用いる装置の精度により、素子の端部と成長基板の切断面との間に距離マージンが生じる。したがって、半導体素子はこの距離マージンの約２倍分の間隔で支持基板に配置されることになる。そのため、この距離マージンが大きいと、半導体素子同士の配置間隔も大きくなり、半導体素子の間隙が暗線となるが、かかる暗線は無い方が好ましい。同様の課題はＡＤＢ素子に限らず、複数の素子が隣接する発光装置において、隣接する素子を同時に発光させる場合にも生じえる。
【０００６】
また、車両用前照灯装置等の発光装置に限らず、複数の半導体素子を備える半導体装置において、装置規模の増大を抑えるためには、半導体素子同士の配置間隔が狭いことが好ましい。
【０００７】
そこで、本発明は、半導体素子同士の間隔を狭く配置することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、成長基板上に形成された半導体層に溝を形成して前記半導体層を複数の半導体素子に分離する工程と、前記成長基板を前記溝に沿って分離して、成長基板片と前記成長基板片よりも小なる前記半導体素子からなる複数の基板付素子を形成する成長基板分離工程と、複数の前記基板付素子を、所定間隔の領域を空けながら支持基板に貼り合わせる第１の貼り合わせ工程と、前記支持基板上に貼り合わせた前記複数の基板付素子の各々から前記成長基板片を除去する工程と、前記第１の貼り合わせ工程において貼り合わせた前記複数の基板付素子とは異なる前記基板付素子を、前記支持基板の前記所定間隔の前記領域内に貼り合わせる第２の貼り合わせ工程と、を含むことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の製造方法における成長基板分離工程を示す図である。
【図２】実施例１に係る半導体装置の製造方法における貼り合わせ工程及び成長基板除去工程を示す図である。
【図３】本発明の実施例２に係る半導体装置の製造方法における成長基板分離工程を示す図である。
【図４】実施例２に係る半導体装置の製造方法における貼り合わせ工程及び成長基板除去工程を示す図である。
【図５】本発明の実施例３に係る半導体装置の製造方法における面取り工程を示す図である。
【図６】実施例３に係る半導体装置の製造方法における貼り合わせ工程及び成長基板除去工程を示す図である。
【図７】本発明の実施例４に係る半導体装置の製造方法における仮止め工程及び本貼り合わせ工程を示す図である。
【図８】本発明の実施例５に係る半導体装置の製造方法における半導体素子形成工程、成長基板分離工程及び貼り合わせ工程を示す図である。
【図９】成長基板又は支持基板に段差を設けた場合の貼り合わせ工程を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【実施例１】
【００１１】
図１（ａ）及び（ｂ）は、本発明の実施例１に係る半導体装置の製造方法における成長基板分離工程を模式的に示す図である。図２（ａ）〜（ｄ）は、第１貼り合わせ工程、成長基板除去工程及び第２貼り合わせ工程を模式的に示す図である。以下、これらを参照しつつ、本実施例に係る半導体装置の製造方法における各工程を説明する。
【００１２】
［半導体素子形成工程］
サファイアからなる成長基板１１上に、半導体層を形成する。半導体層の形成は、例えば、成長基板１１の全面にｎ型半導体層、活性層及びｐ型半導体層を順次積層することにより行う。また、半導体層上にｐ電極、絶縁層及びｎ電極を形成する。
【００１３】
ＲＩＥ（Reactive Ion Etching）等のドライエッチングによって半導体層に溝を形成し、当該溝に沿って成長基板１１を露出させる。これにより、成長基板１１上で、半導体層が複数の半導体素子１２に分離される。本実施例では、成長基板１１上に例えば約１０μｍの幅の溝を形成し、複数の半導体素子１２同士の間隔を約１０μｍとする。
【００１４】
［成長基板分離工程］
図１（ａ）に示すように、成長基板１１を、溝に沿った分離ライン（図中破線）に従ってスクライブし、分離（ブレーキング）する。これにより、図１（ｂ）に示すように、成長基板片１３と当該成長基板片１３よりも小なる半導体素子１２とからなる複数の基板付素子１４を形成する。すなわち、基板付素子１４は、半導体素子１２の周囲において成長基板片１３の表面（貼り合わせ面）が露出している。
【００１５】
上記のように半導体素子形成工程において成長基板１１上に形成した半導体素子１２同士の間隔を約１０μｍとした場合、基板付素子１４における半導体素子１２の端部から成長基板片１３の端部までの距離は、例えば約５μｍとなる。プローブ検査等により、半導体素子１２の電気特性、出力特性、波長特性を測定する。測定結果が所定の値に達しない半導体素子１２からなる基板付素子１４を、不良品として選別して取り除く。
【００１６】
［第１貼り合わせ工程］
支持基板１５上に素子搭載領域、すなわち半導体素子１２を配置するための配置予定位置を定める。例えば、支持基板１５上に１６個の半導体素子１２を配置する場合、図２（ａ）に示すように、Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４及びＤ１〜Ｄ４の各領域（図中破線）を素子搭載領域として定める。素子搭載領域の大きさは少なくとも半導体層に平行な方向における半導体素子１２の大きさに相当する。なお、支持基板１５は、例えばＳｉ基板に金属層及び絶縁層を成膜することによって形成されている。
【００１７】
ボンディング装置を用いて、Ａ１、Ａ２、Ａ３及びＡ４の位置に、基板付素子１４を順次または同時に貼り合わせる。すなわち、複数の基板付素子１４を、図２（ｂ）に示すように、少なくとも素子搭載領域１つ分の間隔（図中Ｂ１、Ｂ３、Ｃ１、Ｃ２等）を空けながら、支持基板１５上に貼り合わせる。
【００１８】
このように、第１貼り合わせ工程においては、半導体層に平行な方向における半導体素子１２の１個分の幅よりも大きな所定間隔の領域、すなわち１つの素子搭載領域よりも大きな所定間隔の領域を空けながら、基板付素子１４を順次または同時に貼り合わせる。
【００１９】
［第１成長基板除去工程］
Ａ１〜Ａ４の位置に貼り合わせられた基板付素子１４から、レーザリフトオフによって成長基板片１３を除去する。これにより、図２（ｃ）に示すように、支持基板１５上のＡ１〜Ａ４の位置に、それぞれ半導体素子１２が配置された状態となる。
【００２０】
［第２貼り合わせ工程］
ボンディング装置を用いて、Ｂ１、Ｂ２、Ｂ３及びＢ４の素子搭載領域、すなわち第１貼り合わせ工程において設けた素子搭載領域１つ分の間隔の領域の一部に、基板付素子１４を順次または同時に貼り合わせる。これにより、図２（ｄ）に示すように、支持基板１５上のＢ１〜Ｂ４の位置に、基板付素子１４が配置された状態となる。Ａ１〜Ａ４の位置に配置された基板付素子１４の成長基板片１３はすでに除去されているため、成長基板片１３同士を接触させることなく、Ｂ１〜Ｂ４の位置に基板付素子１４を貼り合わせることができる。
【００２１】
このように、第２貼り合わせ工程においては、第１貼り合わせ工程において設けた半導体素子１２の１個分の幅（素子搭載領域）よりも大きな所定間隔の領域内に、基板付素子１４を順次または同時に貼り合わせる。
【００２２】
［第２成長基板除去工程］
Ｂ１〜Ｂ４の位置に貼り合わせた基板付素子１４から、レーザリフトオフにて成長基板片１３を除去する。これにより、支持基板１５上のＢ１〜Ｂ４の位置に、半導体素子１２が配置された状態となる。
【００２３】
以下同様に、第３貼り合わせ工程、第３成長基板除去工程を行う。すなわち、Ｃ１〜Ｃ４の位置に基板付素子１４を貼り合わせた後、レーザリフトオフにて成長基板片１３を除去する。その後、第４貼り合わせ工程、第４成長基板除去工程を行う。すなわち、Ｄ１〜Ｄ４の位置に基板付素子１４を貼り合わせた後、レーザリフトオフによって成長基板片１３を除去する。以上の工程により、支持基板１５上に複数の半導体素子１２が配置された半導体装置が製造される。
【００２４】
本実施例に係る製造方法では、所定間隔の領域を空けて複数の基板付素子１４を貼り合わせ、成長基板片１３を除去した後、当該所定間隔の領域内に別の基板付素子１４を貼り合わせる。したがって、支持基板１５上の隣接する配置予定位置に半導体素子１２を配置するにあたり、成長基板片１３同士を接触させることなく貼り合わせを行うことができる。このため、隣接する配置予定位置同士の間隔は、基板付素子１４における半導体素子１２の端部から少なくとも成長基板片１３の端部までの距離分（上記例では約５μｍ）があれば良く、従来と比べて狭い間隔で複数の半導体素子を支持基板上に配置することができる。
【実施例２】
【００２５】
図３（ａ）及び（ｂ）は、本発明の実施例２に係る半導体装置の製造方法における成長基板分離工程を模式的に示す図である。図４（ａ）〜（ｄ）は、第１貼り合わせ工程、成長基板除去工程及び第２貼り合わせ工程を模式的に示す図である。以下、これらを参照しつつ、本実施例に係る半導体装置の製造方法における各工程を説明する。なお、半導体素子形成工程については実施例１と同様であるため、説明を省略する。
【００２６】
［成長基板分離工程］
図３（ａ）に示すように、半導体素子形成工程において半導体層に形成された溝のうち、１列に並んだ４つの半導体素子２２を囲むように形成された溝を分離ライン（図中破線）として、成長基板２１をスクライブ及びブレーキング（分離）する。これにより、図３（ｂ）に示すように、１列に並んだ４つの半導体素子２２と当該４つの半導体素子２２よりも大なる成長基板片２３とからなる複数の基板付素子２４を形成する。すなわち、基板付素子２４は、４つの半導体素子２２の周囲において成長基板片２３の表面（貼り合わせ面）が露出している。
【００２７】
このように、成長基板分離工程においては、半導体層に形成された溝のうち複数の半導体素子２２を囲むように形成された溝を分離ラインとして成長基板２１をスクライブ及びブレーキングする。これにより、成長基板片２３と複数の半導体素子２２とからなる基板付素子２４が形成される。
【００２８】
プローブ検査等により、半導体素子２２の電気特性、出力特性、波長特性を測定する。測定結果が所定の値に達しない半導体素子２２を含む基板付素子２４を、不良品として選別して取り除く。
【００２９】
［第１貼り合わせ工程］
支持基板２５上に、素子搭載領域、すなわち半導体素子２２を配置するための配置予定位置を、例えば図４（ａ）に、Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４及びＤ１〜Ｄ４で示すように定める。
【００３０】
ボンディング装置を用いて、支持基板２５上の素子搭載領域の１列に対応する部分に、基板付素子２４を貼り合わせる。その際、素子搭載領域の１列分の間隔の領域を空けながら、複数の基板付素子２４を順次または同時に貼り合わせる。例えば、Ａ１、Ｃ１、Ａ３及びＣ３からなる１列の素子搭載領域に基板付素子２４を貼り合わせた後、Ａ２、Ｃ２、Ａ４及びＣ４からなる１列の位置に別の基板付素子２４を貼り合わせる。これにより、図４（ｂ）に示すように、少なくとも素子搭載領域の１列分の間隔を空けて、基板付素子２４が配置された状態となる。
【００３１】
このように、第１貼り合わせ工程においては、１列の半導体素子２２の幅よりも大きな所定間隔の領域（図中Ｂ１、Ｄ１、Ｂ３、Ｄ３）、すなわち１列の半導体素子２２の素子搭載領域よりも大きな所定間隔の領域を空けながら、基板付素子２４を順次または同時に貼り合わせる。
【００３２】
［第１成長基板除去工程］
Ａ１、Ｃ１、Ａ３及びＣ３からなる１列及びＡ２、Ｃ２、Ａ４及びＣ４からなる１列の素子搭載領域に貼り合わせられた基板付素子２４から、レーザリフトオフにて成長基板片２３を除去する。これにより、図４（ｃ）に示すように、支持基板２５上のＡ１〜Ａ４及びＣ１〜Ｃ４の位置に、それぞれ半導体素子２２が配置された状態となる。
【００３３】
［第２貼り合わせ工程］
ボンディング装置を用いて、Ｂ１、Ｄ１、Ｂ３及びＤ３からなる１列の素子搭載領域及びＢ２、Ｄ２、Ｂ４及びＤ４からなる１列の素子搭載領域に、基板付素子２４を順次または同時に貼り合わせる。これにより、図４（ｄ）に示すように、支持基板２５上のＢ１、Ｄ１、Ｂ３及びＤ３からなる１列とＢ２、Ｄ２、Ｂ４及びＤ４からなる１列に、基板付素子２４が配置された状態となる。隣接する列であるＡ１、Ｃ１、Ａ３及びＣ３からなる１列及びＡ２、Ｃ２、Ａ４及びＣ４からなる１列に配置された基板付素子２４の成長基板片２３はすでに除去されているため、成長基板片２３同士が接触することなくＢ１、Ｄ１、Ｂ３及びＤ３からなる１列及びＢ２、Ｄ２、Ｂ４及びＤ４からなる１列の素子搭載領域に基板付素子２４を貼り合わせることができる。
【００３４】
このように、第２貼り合わせ工程においては、第１貼り合わせ工程において設けた１列の半導体素子２２の幅（素子搭載領域）よりも大きな所定間隔の領域内に、基板付素子２４を順次または同時に貼り合わせる。
【００３５】
［第２成長基板除去工程］
Ｂ１、Ｄ１、Ｂ３及びＤ３からなる１列及びＢ２、Ｄ２、Ｂ４及びＤ４からなる１列の配置予定位置に貼り合わせられた基板付素子２４から、レーザリフトオフにて成長基板片２３を除去する。これにより、支持基板２５上のＢ１〜Ｂ４及びＤ１〜Ｄ４の位置に、半導体素子２２が配置された状態となる。以上の工程により、支持基板２５上に複数の半導体素子２２が配置された半導体装置が製造される。
【００３６】
本実施例に係る製造方法では、成長基板２１を、１列に形成された４つの半導体素子２２を囲むように形成された溝に沿って分離し、４つの半導体素子２２を有する基板付素子２４を形成して、１列毎に貼り合わせ及び成長基板片の除去を繰り返す。すなわち、成長基板２１を、複数の半導体素子２２を囲むように形成された溝に沿って分離し、複数の半導体素子２２を有する基板付素子２４を形成して、複数の半導体素子２２毎に貼り合わせ及び成長基板片の除去を行う。
【００３７】
したがって、成長基板片２３同士を接触させることなく貼り合わせを行うことができることができる。また、成長基板２１を溝に沿って分断しない半導体素子２２間の距離はあらかじめ小さくすることができる。したがって、１素子ずつ貼り合わせる場合と比べて少ない工程数で半導体素子が密に実装された半導体装置を製造することができる。
【実施例３】
【００３８】
図５（ａ）及び（ｂ）は、本発明の実施例３に係る半導体装置の製造方法における面取り工程を模式的に示す図である。図６（ａ）〜（ｄ）は、第１貼り合わせ工程、第１成長基板除去工程、第２貼り合わせ工程及び第２成長基板除去工程を模式的に示す図である。本実施例に係る半導体装置の製造方法は、成長基板分離工程の後に面取り工程を設けている点と、第１及び第２貼り合わせ工程における貼り合わせ位置の点で、実施例１と異なる。半導体素子形成工程及び成長基板分離工程に関しては実施例１と同様であるため、以下では説明を省略する。
【００３９】
［面取り工程］
成長基板分離工程の後、図５（ａ）に示すように、基板付素子３４における成長基板片３３の角部（図中矢印）に対し、レーザスクライブ装置等によりレーザを照射して面取りを行う。これにより、図５（ｂ）に示すように、成長基板片３３の角部に面取り部３６を形成する。
【００４０】
［第１貼り合わせ工程］
支持基板３５上に素子搭載領域、すなわち半導体素子３２を配置するための配置予定位置を定め、ボンディング装置を用いて基板付素子３４を貼り合わせる。例えば、図６（ａ）に示すように、素子搭載領域１つ分の間隔の領域を空けながら、Ａ１〜Ａ４の位置に基板付素子３４を貼り合わせる。続いて、Ａ１〜Ａ４と対角線上に隣接する素子搭載領域であるＤ１〜Ｄ４の位置に基板付素子３４を貼り合わせる。
【００４１】
図６（ｂ）は、Ａ１、Ｂ１、Ｃ１及びＤ１の部分を拡大して示す図である。成長基板片３３の角部に面取り部３６が形成されているため、成長基板同士を接触させることなく、対角線上の素子搭載領域であるＡ１とＤ１に基板付素子３４を貼り合わせることができる。
【００４２】
［第１成長基板除去工程］
支持基板３５上のＡ１〜Ａ４及びＤ１〜Ｄ４の位置に貼り合わせられた基板付素子３４から、レーザリフトオフにて成長基板片３３を除去する。これにより、図６（ｃ）に示すように、支持基板３５上のＡ１〜Ａ４及びＤ１〜Ｄ４の位置に、それぞれ半導体素子３２が配置された状態となる。
【００４３】
［第２貼り合わせ工程］
ボンディング装置を用いて、図６（ｄ）に示すように、支持基板３５上のＢ１〜Ｂ４及びＤ１〜Ｄ４の位置に、基板付素子３４を貼り合わせる。貼り合わせ後、レーザリフトオフにて成長基板片３３を除去する。以上の工程により、支持基板３５上に複数の半導体素子３２が配置された半導体装置が製造される。
【００４４】
本実施例に係る製造方法では、成長基板分離工程の後、面取り工程において、成長基板片３３に面取り部３６を形成している。これにより、成長基板片３３同士を接触させることなく、対角線上に隣接する素子搭載領域に、基板付素子３４を貼り合わせることができる。したがって、所定の間隔を空けて基板付素子１４を貼り合わせることに加えて、対角線上に隣接する素子搭載領域にも基板付素子３４を貼り合わせることができるため、１回の貼り合わせ工程で多くの基板付素子３４を貼り合わせることができる。
【００４５】
また、これらの基板付素子３４成長基板片の除去は、同一の成長基板除去工程において行うことができる。したがって、実施例１と比べて少ない貼り合わせ工程及び成長基板除去工程で半導体装置を製造することができる。
【実施例４】
【００４６】
図７（ａ）〜（ｄ）は、本発明の実施例４に係る半導体装置の製造方法における第１仮止め工程、第１本貼り合わせ工程及び第１成長基板除去工程を模式的に示す図である。本実施例に係る半導体装置の製造方法は、ボンディング装置を用いた貼り合わせ（ダイボンディング）を仮止めとし、さらに本貼り合わせを行う点で、実施例１と異なる。半導体素子形成工程及び成長基板分離工程に関しては実施例１と同様であるため、以下では説明を省略する。
【００４７】
［第１仮止め工程］
成長基板分離工程において分離した基板付素子４４を、ボンディング装置を用いて、支持基板４５に貼り合わせる（ダイボンディングする）。例えば、予め定めた複数の素子搭載領域（配置予定位置）のうち、Ａ１、Ａ２、Ａ３及びＡ４の位置に、素子搭載領域１つ分ずつの間隔を空けながら、図７（ａ）に示すように、基板付素子４４を貼り合わせる。これにより、図７（ｂ）に断面図で示すように、複数の基板付素子４４が支持基板４５上に配置される。
【００４８】
［第１本貼り合わせ工程］
第１仮止め工程において配置された複数の基板付素子４４上にボンディングウエハ４６を乗せ、本貼り合わせ（ウエハボンディング）を行う。具体的には、図７（ｃ）に示すように、ボンディングウエハ４６の全面にわたって、基板付素子４４と支持基板４５との界面に垂直な方向（図中矢印）に加圧を行う。また、基板付素子４４と支持基板４５とを加熱する。これにより、半導体素子４２と支持基板４５との間の接合が強化される。
【００４９】
［第１成長基板除去工程］
基板付素子４４から、レーザリフトオフによって成長基板片４３を除去する。これにより、図７（ｄ）に示すように、Ａ１〜Ａ４の位置に半導体素子４２が配置される。
【００５０】
以下同様に、第２仮止め工程、第２本貼り合わせ工程、第２成長基板除去工程、第３仮止め工程、第３本貼り合わせ工程、第３成長基板除去工程、第４仮止め工程、第４本貼り合わせ工程及び第４成長基板除去工程を行う。すなわち、Ｂ１〜Ｂ４の位置に基板付素子４４を仮止めし、本貼り合わせを行った後、レーザリフトオフにて成長基板片４３を除去する。Ｃ１〜Ｃ４の位置に基板付素子４４を仮止めし、本貼り合わせを行った後、レーザリフトオフにて成長基板片４３を除去する。Ｄ１〜Ｄ４の位置に基板付素子４４を仮止めし、本貼り合わせを行った後、レーザリフトオフにて成長基板片４３を除去する。以上の工程により、支持基板４５上に複数の半導体素子４２が配置された半導体装置が製造される。
【００５１】
本実施例に係る製造方法では、基板付素子４４を所定間隔の領域を空けながら支持基板４５に貼り合わせた後、加圧及び加熱による本貼り合わせを行う。成長基板片４３を除去した後、当該所定間隔の領域内に別の基板付素子４４を貼り合わせ、再び加圧及び加熱による本貼り合わせを行う。したがって、半導体素子４２と支持基板４５との接合界面にて生じる空洞を減らすことができ、基板付素子４４と支持基板４５との間の接合を強固なものとすることができる。
【００５２】
なお、第１〜第４仮止め工程の前に、基板付素子４４を加工し、半導体素子４２上に仮止め用の凸部を設けてもよい。例えば、成長基板分離工程の後、半導体素子４２上にパターニングを施し、金属層からなる凸部を形成する。半導体素子４２にこのような凸部を設けておくことにより、第１〜第４仮止め工程の際のダイボンディングの圧力を強めて接着強度を高めることができるため、仮止めから本貼り合わせに到るまでに位置ずれが生じることを防ぐことができる。なお、仮止め用の凸部の形成は、成長基板分離工程の後、不良品を選別するための電気特性等の検査の際に、半導体素子４２にプローブを強く押し当てる等することにより行ってもよい。
【実施例５】
【００５３】
本発明の実施例５に係る半導体装置の製造方法は、半導体素子形成工程において半導体層の膜厚の異なる複数の種類の半導体素子を成長基板上に形成する点で、実施例１と異なる。
【００５４】
［半導体素子形成工程］
成長基板を複数用意し、各基板上にそれぞれ異なる膜厚の半導体層を有する半導体素子を形成する。膜厚の調整は、ｎＧａＮ層の厚さによって行う。例えば、成長基板５１Ａ上に４μｍ、５１Ｂ上に５μｍ、５１Ｃに６μｍ、５１Ｄに７μｍｎのＧａＮ層を含む半導体層をそれぞれ成長させる。ＲＩＥ等のドライエッチングによって半導体層に溝を形成し、図８（ａ）に示すように、複数の半導体素子５２Ａを成長基板５１Ａ上に、半導体素子５２Ｂを成長基板５１Ｂ上に、半導体素子５２Ｃを成長基板５１Ｃ上に、半導体素子５２Ｄを成長基板５１Ｄ上にそれぞれ形成する。
【００５５】
［成長基板分離工程］
成長基板５１Ａ〜５１Ｄを、半導体層に形成された溝に沿ってスクライブ及びブレーキングする。これにより、図８（ｂ）に示すように、成長基板片５３Ａと当該成長基板片５３Ａよりも小なる半導体素子５２Ａとからなる基板付素子５４Ａ、成長基板片５３Ｂと当該成長基板片５３Ｂよりも小なる半導体素子５２Ｂとからなる基板付素子５４Ｂ、成長基板片５３Ｃと当該成長基板片５３Ｃよりも小なる半導体素子５２Ｃとからなる基板付素子５４Ｃ、成長基板片５３Ｄと当該成長基板片５３Ｄよりも小なる半導体素子５２Ｄとからなる基板付素子５４Ｄを、それぞれ形成する。半導体素子５２Ａ〜５２Ｄの電気特性、出力特性、波長特性を測定し、不良品を選別して取り除く。
【００５６】
［第１貼り合わせ工程］
複数の基板付素子５３Ａを、半導体素子５２Ａ〜５２Ｄ１つ分の水平方向（半導体層に平行な方向）の幅よりも大きい所定間隔の領域を空けながら、支持基板５５上に順次または同時に貼り合わせる。これにより、支持基板５５上に複数の基板付素子５４Ａが配置された状態となる。
【００５７】
［第１成長基板除去工程］
支持基板５５上に配置された基板付素子５４Ａから、レーザリフトオフによって成長基板片５３Ａを除去する。これにより、支持基板５５上に、複数の半導体素子５２Ａが配置された状態となる。
【００５８】
［第２貼り合わせ工程］
複数の基板付素子５４Ｂを、支持基板５５上の半導体素子５２Ａに隣接する位置（素子搭載領域）に貼り合わせる。半導体素子５２Ａの厚さと半導体素子５２Ｂの厚さが異なるため、図８（ｃ）に示すように、成長基板片５３Ｂが半導体素子５２Ａと接触しないよう、基板付素子５４Ｂを貼り合わせることができる。
【００５９】
［第２成長基板除去工程］
支持基板５５上に配置された基板付素子５４Ｂから、レーザリフトオフによって成長基板片５３Ｂを除去する。これにより、支持基板５５上に、複数の半導体素子５２Ｂが配置された状態となる。
【００６０】
以下同様に、第３貼り合わせ工程、第３成長基板除去工程、第４貼り合わせ工程及び第４成長基板除去工程を行う。すなわち、基板付素子５４Ｃを貼り合わせ、レーザリフトオフにて成長基板片５３Ｃを除去する。基板付素子５４Ｄを貼り合わせ、レーザリフトオフにて成長基板片５３Ｄを除去する。上記と同様、半導体素子５２Ｂ、５２Ｃ及び５２Ｄの厚さにそれぞれ差異があるため、貼り合わせ工程の際に成長基板片５３Ｂ〜５３Ｄが支持基板５５上に配置済みの半導体素子に接触せず、貼り合わせを行うことができる。以上の工程により、支持基板５５上に複数の半導体素子５２Ａ〜５２Ｄが配置された半導体装置が製造される。
【００６１】
本実施例に係る半導体装置の製造方法では、半導体素子の厚さに差異を設け、薄い半導体素子から順番に支持基板上に貼り合わせることにより、複数の半導体素子を配置する。これにより、配置済みの半導体素子に成長基板片を接触させることなく、隣接する位置に貼りあわせを行うことができる。したがって、狭い間隔で複数の半導体素子を支持基板上に配置することができる。
【００６２】
なお、半導体素子５２Ａ〜５２Ｄの半導体層の膜厚の調整は、研磨やレーザリフトオフによって行ってもよい。例えば、基板付素子５４Ａを貼り合わせ、レーザリフトオフにより成長基板片５３Ａを除去した後、半導体素子５２Ａの表面を研磨する。これにより、半導体素子形成工程において半導体素子５２Ａ及び５２Ｂの半導体層を同じ厚さに成長した場合でも、半導体素子５２Ｂ（基板付半導体素子５３Ｂ）を貼り合わせる段階では、半導体素子５２Ａの厚さを半導体素子５２Ｂの厚さよりも薄くすることができる。
【００６３】
半導体層ではなく金属層や絶縁層の厚さを変えることにより、半導体素子５２Ａ〜５２Ｄの厚さに差異を設けてもよい。要するに、半導体素子の厚さを異ならせることができればよい。
【００６４】
また、半導体素子５２Ａ〜５２Ｄの半導体層の外周部分をＲＩＥ等によりエッチングし、半導体層の外周部分のみ膜厚が薄くなるように段差を設けてもよい。これにより、外周部分以外の半導体層の膜厚を同じ厚さに保ちつつ、貼り合わせの際に成長基板が接触しないようにすることができる。
【００６５】
また、半導体素子５２Ａ〜５２Ｄではなく、成長基板片５３Ａ〜５３Ｄに段差を設けてもよい。例えば、成長基板５１Ｂ上に半導体層を成長して、溝を形成して複数の半導体素子５２Ｂを形成した後、溝の周辺（半導体素子５２Ｂの形成領域の周辺）をＲＩＥ等によりエッチングする。その後、成長基板５１Ｂを溝に沿って分離することにより、成長基板片５３Ｂに段差ができるため、図９（ａ）に示すように、基板付素子５４Ｂを貼り合わせる際に、成長基板片５３Ｂが半導体素子５２Ａに接触することを防止することができる。
【００６６】
また、成長基板片ではなく支持基板５５に段差を設けてもよい。例えば、支持基板５５上に半導体素子の配置予定位置として素子搭載領域Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４及びＤ１〜Ｄ４を定めた場合、まずＡ１〜Ａ４の位置を開口するよう支持基板５５にパターニングを行ってレジストを塗布し、Ｓｉ基板をエッチングする。レジストを除去した後、Ｃ１〜Ｃ４の位置を開口するようパターニングを行い、スパッタにてＳｉＯ2を例えば０．５μｍ成膜する。さらに、Ｄ１〜Ｄ４の位置を開口するようパターニングを行い、スパッタにてＳｉＯ2を例えば１μｍ成膜する。これにより、支持基板５５の厚さはＡ１〜Ａ４の位置で最も薄く、Ｂ１〜Ｂ４の位置、Ｃ１〜Ｃ４の位置、Ｄ１〜Ｄ４の位置の順に厚くなる。これにより、基板付素子５４Ｂを貼り合わせる際、図９（ｂ）に示すように、成長基板片５３Ｂを半導体素子５２Ａに接触させずに貼り合わせを行うことができる。なお、支持基板５５の段差は、金属層及び絶縁層を成膜する際に厚さを変えることによって形成してもよい。
【００６７】
以上、説明したように、本発明に係る半導体装置の製造方法によれば、複数の基板付素子を、所定間隔の領域を空けながら支持基板上に貼り合わせ、成長基板片を除去した後、当該所定間隔の領域内に別の基板付素子を貼り合わせる。したがって、成長基板片同士、あるいは成長基板片と他の半導体素子とが接触することなく、隣接する位置（素子搭載領域）に貼り合わせを行うことができ、狭い間隔で複数の半導体素子を支持基板上に配置することが可能となる。
【００６８】
なお、上記実施例では、半導体素子の厚さに差異を設ける方法として、複数の成長基板を用意して半導体素子の厚さに差異を設ける場合について説明したが、方法はこれに限られない。例えば１枚の成長基板上に異なる厚さの金属層、絶縁層等を部分的に成膜することにより、半導体素子の厚さに差異を設けてもよい。
【００６９】
また、上記実施例では、ダイボンディングによる貼り合わせ（仮止め）の後、加圧及び加熱による本貼り合わせを行う場合について説明したが、本貼り合わせを行う方法はこれに限られない。また、加圧のみを行ってもよいし、加熱のみを行ってもよい。
【００７０】
また、上記実施例では、成長基板に段差を設ける方法として、半導体素子の形成領域の周辺をＲＩＥ等によりエッチングする場合について説明したが、方法はこれに限られない。例えば、成長基板分離工程においてレーザスクライブによって成長基板を分離する際、成長基板の表面がレーザにより溶融することを利用して成長基板の表面に近い部分を広く掘り込むことにより、成長基板片に段差を設けることができる。
【００７１】
また、上記実施例では、支持基板に段差を設ける方法として、Ｓｉ基板をエッチングし、ＳｉＯ2を成膜する場合について説明したが、方法はこれに限られない。例えば、支持基板の形成段階において、半導体素子の配置予定位置に応じて金属層及び絶縁層の成膜の厚さを変えることによって段差を設けてもよい。
【００７２】
上記した実施例は適宜改変して、又は組み合わせて適用することができる。また、上記した数値、材料、結晶系などは例示に過ぎない。適宜改変して適用することができる。
【符号の説明】
【００７３】
１０、２０、３０、４０、５０    半導体装置
１１、２１、３１、４１、５１    成長基板
１２、２２、３２、４２、５２    半導体素子
１３、２３、３３、４３、５３    成長基板付半導体素子
１４、２４、３４、４４、５４    支持基板
４５                            ボンディングウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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