(57)【要約】      （修正有）【課題】センシングマージンを改善するためのアンバランスな構造を有する感知増幅器、それを含む半導体メモリ装置及びそれの読出し方法を提供する。【解決手段】感知増幅器１００は選択されたメモリセルＳＣと連結された読出しビットラインＲＢＬから選択セル電流が提供される第１ロード、基準セルＲＣ１・ＲＣ２と連結された基準読出しビットラインＲＢＬＢから基準電流が提供され、第１ロードと異なる抵抗値を有する第２ロード、及び第１及び第２ロードの抵抗比に基づいて基準電流の大きさを補正し、選択セル電流と補正された基準電流との大きさを比較するセンシング部を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
選択されたメモリセルと連結された読出しビットラインから選択セル電流が提供される第１ロードと、
基準セルと連結された基準読出しビットラインから基準電流が提供され、前記第１ロードと異なる抵抗値を有する第２ロードと、
前記第１及び第２ロードの抵抗比に基づいて前記基準電流の大きさを補正し、前記選択セル電流と前記補正された基準電流との大きさとを比較するセンシング部と、を含む感知増幅器。
【請求項２】
前記基準読出しビットラインは、前記基準読出しビットラインを共有する複数の基準セルと連結される請求項１に記載の感知増幅器。
【請求項３】
前記複数の基準セルは、並列に連結され、
前記基準電流は、前記複数の基準セルを通過する電流の合計である請求項２に記載の感知増幅器。
【請求項４】
前記複数の基準セルは、第１及び第２基準セルを含み、
前記第１基準セルは、第１ビット値を格納するための第１プログラム状態にプログラムされ、
前記第２基準セルは、第２ビット値を格納するための第２プログラム状態にプログラムされる請求項２に記載の感知増幅器。
【請求項５】
前記第１ビット値は、データ‘１’であり、前記第２ビット値は、データ‘０’である請求項４に記載の感知増幅器。
【請求項６】
前記第１ロードと第２ロードとの抵抗比は、２：１である請求項４に記載の感知増幅器。
【請求項７】
前記第１及び第２ロードは、ＭＯＳトランジスタで構成される請求項１に記載の感知増幅器。
【請求項８】
前記第１ロードは、第１トランジスタを含み、前記第１トランジスタのチャンネルは、動作電圧源と前記読出しビットラインとの間に連結される請求項７に記載の感知増幅器。
【請求項９】
前記第２ロードは、第２及び第３トランジスタを含み、前記第２及び第３トランジスタのチャンネルは、前記動作電圧源と前記基準読出しビットラインとの間に連結される請求項８に記載の感知増幅器。
【請求項１０】
前記第１乃至第３トランジスタは、同一の物理的特性を有する請求項９に記載の感知増幅器。
【請求項１１】
前記選択セル電流と前記基準電流とをシンクする出力部をさらに含み、
前記出力部は、前記センシング部と接地との間に連結される請求項１に記載の感知増幅器。
【請求項１２】
前記出力部は、ＭＯＳトランジスタに構成されたダイオードを含む請求項１１に記載の感知増幅器。
【請求項１３】
第１メモリセルアレイと連結された第１読出しビットラインから第１セル電流が提供される第１ロードと、
第２メモリセルアレイと連結された第２読出しビットラインから第２セル電流が提供される第２ロードと、
前記第１及び第２ロードの抵抗比に基づいて前記第２セル電流の大きさを補正し、前記第１セル電流と前記補正された第２セル電流との大きさを比較するセンシング部と、含み、
前記第１及び第２ロードの抵抗値は、制御信号に応答して可変される感知増幅器。
【請求項１４】
前記第１及び第２ロードは、ＭＯＳトランジスタで構成される請求項１３に記載の感知増幅器。
【請求項１５】
前記第１ロードは、第１及び第２トランジスタを含み、前記第１及び第２トランジスタのチャンネルは、動作電圧源と前記第１読出しビットラインとの間に連結され、
前記第１トランジスタは、前記制御信号に応答してターンオンされる請求項１４に記載の感知増幅器。
【請求項１６】
前記第２ロードは、第３及び第４トランジスタを含み、前記第３及び第４トランジスタのチャンネルは、動作電圧源と前記第２読出しビットラインとの間に連結され、
前記第４トランジスタは、前記制御信号に応答してターンオフされる請求項１５に記載の感知増幅器。
【請求項１７】
第１メインセル領域及び前記第１メインセル領域とサブワードラインを共有する第１基準セル領域を含む第１メモリセルアレイと、
第２メインセル領域及び前記第２メインセル領域とサブワードラインを共有する第２基準セル領域とを含む第２メモリセルアレイと、
前記第１メモリセルアレイと第１ビットラインとを介して連結されて第１セル電流が提供され、前記第２メモリセルアレイと第２ビットラインをと介して連結されて第２セル電流が提供され、前記第１及び第２メインセル領域に格納されたデータを前記第２及び第１基準セル領域を利用してセンシングする感知増幅器と、
選択されたメモリセルの位置を指示する制御信号を前記感知増幅器に提供するセレクタと、を含み、
前記感知増幅器は、前記制御信号に応答して前記第１及び第２セル電流の大きさを補正し、前記補正された第１及び第２セル電流の大きさを比較して前記第１及び第２メインセル領域に格納されたデータをセンシングする半導体メモリ装置。
【請求項１８】
前記感知増幅器は、前記選択されたメモリセルが前記第１メモリセルアレイに含まれれば、前記第１メインセル領域及び前記第２基準セル領域と連結され、前記第１メインセル領域に格納されたデータを前記第２基準セル領域を利用してセンシングする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２基準セル領域は、前記第２ビットラインを共有する第１及び第２基準セルを含み、
前記第１基準セルは、第１ビット値を格納するための第１プログラム状態にプログラムされ、
前記第２基準セルは、第２ビット値を格納するための第２プログラム状態にプログラムされる請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１及び第２基準セル領域は、外部から提供された信号に応答して設定される請求項１７に記載の半導体メモリ装置。
【請求項２１】
前記第１及び第２基準セル領域は、前記第１及び第２メモリセルアレイの固定された位置に設定される請求項１７に記載の半導体メモリ装置。
【請求項２２】
前記セレクタは、外部から提供されたアドレスに応答して前記制御信号を生成する請求項１７に記載の半導体メモリ装置。
【請求項２３】
外部から提供されるローアドレスをデコーディングするローデコーダをさらに含み、
前記セレクタは、前記ローアドレスに基づいて前記制御信号を生成する請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記第１及び第２メモリセルアレイは、ゲインセル構造を有する複数のメモリセルを含む請求項１７に記載の半導体メモリ装置。
【請求項２５】
データを格納するメモリセルと同一のセルを利用して第１及び第２プログラム状態を格納し、
読出し動作の時、前記第１及び第２プログラム状態が格納されたトランジスタから提供される電流を利用して選択されたメモリセルに格納されたデータをセンシングする半導体メモリ装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は感知増幅器、それを含む半導体メモリ装置、及びその読出し方法に係り、より具体的にはアンバランス（Ｕｎｂａｌａｎｃｅｄ）な構造を有する感知増幅器、それを含む半導体メモリ装置、及びその読出し方法に関する。
【背景技術】
【０００２】
半導体メモリ装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）とに区分される。揮発性メモリ装置は読出し／書込みの速度が速いが、外部電源供給が切られれば、格納されたデータが失われる。一方、不揮発性メモリ装置は外部電源供給が中断されても格納されたデータを保存する。したがって、不揮発性メモリ装置は電源が供給されたか否かに関わらず、保存されなければならない内容を記憶させるのに使われる。
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）等のような半導体メモリ装置はデータを読み出すために感知増幅器を利用する。半導体メモリ装置の格納密度が増加されるのに伴って、半導体メモリの動作電圧はだんだん減少している。装置の信頼度を保障するために、低い動作電圧下で感知増幅器のマージンを確保することが要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，４６８，９０１号明細書
【特許文献２】米国特許第７，８５９，８８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的はセンシングマージンを改善するためのアンバランスな構造を有する感知増幅器、それを含む半導体メモリ装置、及びその読出し方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明による感知増幅器は、選択されたメモリセルと連結された読出しビットラインから選択セル電流が提供される第１ロードと、基準セルと連結された基準読出しビットラインから基準電流が提供され、前記第１ロードと異なる抵抗値を有する第２ロードと、前記第１及び第２ロードの抵抗比に基づいて前記基準電流の大きさを補正し、前記選択セル電流と前記補正された基準電流との大きさとを比較するセンシング部と、を含む。
【０００６】
実施形態において、前記基準読出しビットラインは、前記基準読出しビットラインを共有する複数の基準セルと連結される。
実施形態において、前記複数の基準セルは、並列に連結され、前記基準電流は、前記複数の基準セルを通過する電流の合計である。
実施形態において、前記複数の基準セルは、第１及び第２基準セルを含み、前記第１基準セルは、第１ビット値を格納するための第１プログラム状態にプログラムされ、前記第２基準セルは、第２ビット値を格納するための第２プログラム状態にプログラムされる。
【０００７】
実施形態において、前記第１ビット値は、データ‘１’であり、前記第２ビット値は、データ‘０’である。
実施形態において、前記第１ロードと第２ロードとの抵抗比は、２：１である。
実施形態において、前記第１及び第２ロードは、ＭＯＳトランジスタで構成される。
実施形態において、前記第１ロードは、第１トランジスタであり、前記第１トランジスタのチャンネルは、動作電圧源と前記読出しビットラインとの間に連結される。
【０００８】
実施形態において、前記第２ロードは、第２及び第３トランジスタであり、前記第２及び第３トランジスタのチャンネルは、前記動作電圧源と前記基準読出しビットラインとの間に連結される。
実施形態において、前記第１乃至第３トランジスタは、同一の物理的特性を有する。
実施形態において、前記選択セル電流と前記基準電流とをシンクする出力部をさらに含み、前記出力部は、前記センシング部と接地との間に連結される。
実施形態において、前記出力部は、ＭＯＳトランジスタに構成されたダイオードを含む。
【０００９】
本発明による感知増幅器は、第１メモリセルアレイと連結された第１読出しビットラインから第１セル電流が提供される第１ロードと、第２メモリセルアレイと連結された第２読出しビットラインから第２セル電流が提供される第２ロードと、前記第１及び第２ロードの抵抗比に基づいて前記第２セル電流の大きさを補正し、前記第１セル電流と前記補正された第２セル電流との大きさを比較するセンシング部と、を含み、前記第１及び第２ロードの抵抗値は、制御信号に応答して可変される。
【００１０】
実施形態において、前記第１及び第２ロードは、ＭＯＳトランジスタで構成される。
実施形態において、前記第１ロードは、第１及び第２トランジスタであり、前記第１及び第２トランジスタのチャンネルは、動作電圧源と前記第１読出しビットラインとの間に連結され、前記第１トランジスタは、前記制御信号に応答してターンオンされる。
実施形態において、前記第２ロードは、第３及び第４トランジスタであり、前記第３及び第４トランジスタのチャンネルは、動作電圧源と前記第２読出しビットラインとの間に連結され、前記第４トランジスタは、前記制御信号に応答してターンオフされる。
【００１１】
本発明による半導体メモリ装置は、第１メインセル領域及び前記第１メインセル領域とサブワードラインを共有する第１基準セル領域を含む第１メモリセルアレイと、第２メインセル領域及び前記第２メインセル領域とサブワードラインを共有する第２基準セル領域とを含む第２メモリセルアレイと、前記第１メモリセルアレイと第１ビットラインとを介して連結されて第１セル電流が提供され、前記第２メモリセルアレイと第２ビットラインをと介して連結されて第２セル電流が提供され、前記第１及び第２メインセル領域に格納されたデータを前記第２及び第１基準セル領域を利用してセンシングする感知増幅器と、選択されたメモリセルの位置を指示する制御信号を前記感知増幅器に提供するセレクタと、を含み、前記感知増幅器は、前記制御信号に応答して前記第１及び第２セル電流の大きさを補正し、前記補正された第１及び第２セル電流の大きさを比較して前記第１及び第２メインセル領域に格納されたデータをセンシングする。
【００１２】
実施形態において、前記感知増幅器は、前記選択されたメモリセルが前記第１メモリセルアレイに含まれれば、前記第１メインセル領域及び前記第２基準セル領域と連結され、前記第１メインセル領域に格納されたデータを前記第２基準セル領域を利用してセンシングする。
実施形態において、前記第２基準セル領域は、前記第２ビットラインを共有する第１及び第２基準セルを含み、前記第１基準セルは、第１ビット値を格納するための第１プログラム状態にプログラムされ、前記第２基準セルは、第２ビット値を格納するための第２プログラム状態にプログラムされる。
【００１３】
実施形態において、前記第１及び第２基準セル領域は、外部から提供された信号に応答して設定される。
実施形態において、前記第１及び第２基準セル領域は、前記第１及び第２メモリセルアレイの固定された位置に設定される。
実施形態において、前記セレクタは、外部から提供されたアドレスに応答して前記制御信号を生成する。
【００１４】
実施形態において、外部から提供されるローアドレスをデコーディングするローデコーダをさらに含み、前記セレクタは、前記ローアドレスに基づいて前記制御信号を生成する。
実施形態において、前記第１及び第２メモリセルアレイは、ゲインセル構造を有する複数のメモリセルを含む。
【００１５】
本発明による半導体メモリ装置の読出し方法は、データを格納するメモリセルと同一のセルを利用して第１及び第２プログラム状態を格納し、読出し動作の時、前記第１及び第２プログラム状態が格納されたトランジスタから提供される電流を利用して選択されたメモリセルに格納されたデータをセンシングする。
実施形態において、前記第１及び第２プログラム状態が格納されたトランジスタから提供される電流はアンバランス構造の感知増幅器内部で基準電流として補正される。
【発明の効果】
【００１６】
本発明による感知増幅器、それを含む半導体メモリ装置、及びそれの読出し方法によれば、センシングマージンが改善されて低い動作電圧の下でも装置の信頼度を保障することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による半導体メモリ装置を図示するブロック図。
【図２】図１のメモリセルアレイに含まれたメモリセルの一実施形態を図示する回路図。
【図３】図２のメモリセルに対するセンシング動作を図示するタイミング図。
【図４】図１の第１感知増幅器をより詳細に図示する図面。
【図５】図４の第１感知増幅器の一実施形態を図示するブロック図。
【図６】図５の第１感知増幅器の一実施形態を図示する回路図。
【図７】本発明の実施形態による感知増幅器がメモリセルアレイに連結された形態を図示するブロック図。
【図８】本発明の実施形態による半導体メモリ装置を図示するブロック図。
【図９】本発明の実施形態による半導体メモリ装置の読出し方法を図示する順序図。
【図１０】モバイル機器に適用された本発明の応用例を示したブロック図。
【図１１】光学Ｉ／Ｏスキームに適用された本発明の応用例を示したブロック図。
【図１２】スルーシリコンビアＴＳＶに適用された本発明の応用例を示したブロック図。
【図１３】電子システムに適用された本発明の応用例を示したブロック図。
【図１４】半導体ウエハに搭載された本発明の応用例を示したブロック図。
【図１５】携帯用デバイスに適用された本発明の応用例を示した概略的な回路ブロック図。
【発明を実施するための形態】
【００１８】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。また、以下で使用される用語はただ本発明を説明するために使用されたものであり、本発明の範囲を限定するために使用されたものではない。先の一般的な説明及び次の詳細な説明は全て例示的なものとして理解されなければならず、請求された発明の付加的な説明が提供されるものと看做さなければならない。
【００１９】
図１は本発明の実施形態による半導体メモリ装置を図示するブロック図である。図１を参照すれば、半導体メモリ装置１０はメモリセルアレイ１１、ローデコーダ１２、カラムデコーダ１３、感知増幅部１４、及び入出力バッファ１５を含む。半導体メモリ装置１０は読出し動作の時、互に異なるプログラム状態にプログラムされた複数の基準セルを利用してセンシングマージンを改善することができる。
【００２０】
メモリセルアレイ１１は複数のワードラインと複数のビットラインとが交差する地点に連結された複数のメモリセルを含む。各メモリセルは１つのアクセストランジスタと１つのストレージキャパシタとを含む揮発性メモリセルである。或いは各メモリセルは複数のトランジスタを含むゲインセルである。メモリセルの構造は図２を参照してより詳細に説明される。
【００２１】
メモリセルアレイ１１は基準セル領域１１ａを含む。基準セル領域１１ａは複数の基準セルを含む。基準セルはメモリセルアレイ１１に格納されたデータを読み出すための基準電圧或いは基準電流を生成するために使用される。基準セルはメモリセルアレイ１１のメモリセルと同様に構成することができる。例えば、基準セルもやはり１つのストレージキャパシタを含む揮発性メモリセルである。或いは基準セルは複数のトランジスタを含むゲインセルである。
基準セル領域１１ａのメモリセルアレイ１１内での位置は固定される。或いは基準セル領域１１ａの位置は外部制御或いは半導体メモリ装置の内部制御によって流動的に設定されてもよい。
【００２２】
本実施形態で、基準セル領域１１ａは互に異なるプログラム状態にプログラムされる少なくとも２つの基準セルを含む。互に異なるプログラム状態にプログラムされた少なくとも２つの基準セルは並列に連結され、選択されたメモリセルに格納されたデータを読み出すためにペア（ｐａｉｒ）で使用される。基準セルは図３を参照してより詳細に説明される。
【００２３】
ローデコーダ１２は外部から提供されるローアドレスＲＡをデコーディングする。ローアドレスＲＡはアドレスバッファを介して提供される。ローデコーダ１２はデコーディングされたローアドレスを利用してメモリセルアレイ１１の行を選択する。
カラムデコーダ１３は外部から提供されるカラムアドレスＣＡをデコーディングする。カラムアドレスＣＡは外部からアドレスバッファを介して提供される。カラムデコーダ１３はデコーディングされたカラムアドレスを利用してメモリセルアレイ１１の列を選択する。
【００２４】
感知増幅部１４はメモリセルアレイ１１の選択されたメモリセルに格納されたデータを読み出すためにビットラインにティペロップされた電圧或いは電流を感知増幅する。感知増幅部１４は複数のビットラインと各々連結される複数の感知増幅器を含む。図１では第１感知増幅器１４ａのみが例示的に図示される。
【００２５】
第１感知増幅器１４ａは選択されたメモリセル及び少なくとも２つの基準セルと連結される。第１感知増幅器１４ａは選択されたメモリセルに格納されたデータを少なくとも２つの基準セルを利用して生成された基準電圧或いは電流を利用して感知する。第１感知増幅器１４ａは上述された動作のためにアンバランスな構造を有する。第１感知増幅器１４ａは複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、半導体メモリ装置１０のセンシングマージンが改善される。
入出力バッファ１５はメモリセルアレイ１１から読み出したデータを出力し、外部から入力されたプログラムされるデータをメモリセルアレイ１１に提供する。
【００２６】
上述された半導体メモリ装置１０は互に異なるプログラム状態にプログラムされた複数の基準セルを利用して基準電圧或いは電流を生成する。半導体メモリ装置１０のアンバランス構造を有する感知増幅部１４は生成された基準電圧或いは電流を利用して選択されたメモリセルに格納されたデータを読み出す。半導体メモリ装置１０は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、半導体メモリ装置１０のセンシングマージンが改善される。
【００２７】
図２は図１のメモリセルアレイに含まれたメモリセルの一実施形態を図示する回路図である。図３は図２のメモリセルに対するセンシング動作を図示するタイミング図である。図２の実施形態で、メモリセルは２Ｔ−２Ｃゲインセル構造を有する。しかし、本発明のメモリセルの構造はこれに限定されない。例えば、メモリセルは３Ｔゲインセル構造を含んで多様な構造に具現されることができる。
ゲインセル構造を有するメモリセルはデータを電気的電荷の形態に格納する。メモリセル内の電気的電荷は直接的にビットラインに結合されず、センシングトランジスタＰＳのゲート電極に格納される。ゲインセル構造を有するメモリセルはデータを格納するために小容量の電気的電荷のみを要求するので、小容量格納容量で高速動作される。
【００２８】
図２を参照すれば、メモリセルは書込みトランジスタＰＷ、センシングトランジスタＰＳ、及びカップリングキャパシタＰＣを含む。メモリセルは同期ラインＳｙｎｃ、書込みビットラインＷＢＬ、書込みワードラインＷＷＬ、読出しビットラインＲＢＬ、及び読出しワードラインＲＷＬと連結される。
センシングトランジスタＰＳのチャンネルは読出しビットラインＲＢＬ及び読出しワードラインＲＷＬと直列に連結される。センシングトランジスタＰＳはゲート電極に電気的電荷を格納する。メモリセルはセンシングトランジスタＰＳのゲート電圧（以下、セル電圧（Ｃｅｌｌ  Ｖｏｌｔａｇｅ）と称する）を利用してデータを格納する。格納されたデータがホールド（ｈｏｌｄ）される間に、同期ラインＳｙｎｃには接地電圧が印加される。
【００２９】
図３を参照すれば、データ読出し動作の時、選択されたメモリセルと連結された読出しワードラインＲＷＬには接地電圧ＶＳＳが印加される。一方、非選択されたメモリセルと連結された読出しワードラインは動作電圧ＶＤＤでプリチャージされる。
データ読出し動作の時、同期ラインＳｙｎｃは動作電圧ＶＤＤでプリチャージされる。同期ラインＳｙｎｃがプリチャージされれば、センシングトランジスタＰＳのゲート電極と同期ラインＳｙｎｃとの間に直列に連結されたカップリングキャパシタＰＣによって、セル電圧が上昇されて読出しパフォーマンス（ｐｅｒｆｏｒｍａｎａｃｅ）が促進される。
【００３０】
センシングトランジスタＰＳのゲート電圧が上昇されることに応答してセンシングトランジスタＰＳがターンオンされ、プリチャージ電圧でプリチャージされた読出しビットラインＲＢＬから読出しワードラインＲＷＬに電流が生成される。感知増幅部１４（図１参照）は読出しビットラインＲＢＬの電圧或いは電流をセンシングしてメモリセルに格納されたデータを感知する。
一方、センシング動作が遂行された後、復旧プログラム動作が遂行される。センシングトランジスタＰＳのゲート電極に対する復旧プログラム動作は書込みトランジスタＰＷを利用して遂行される。書込みトランジスタＰＷのチャンネルは書込みビットラインＷＢＬとセンシングトランジスタＰＳのゲート電極との間に直列に連結され、そのゲート電極は書込みワードラインＷＷＬと連結される。
【００３１】
復旧プログラム動作の時、復旧されるメモリセルに連結された書込みワードラインＷＷＬは接地される。書込みワードラインＷＷＬが接地されることによって、書込みトランジスタＰＷはターンオンされ、書込みビットラインＷＢＬとセンシングトランジスタＰＳのゲート電極とが電気的に結合されて書込みビットラインＷＢＬにプリチャージされた電圧による復旧プログラム動作が遂行される。復旧されるメモリセルに第１ビット値、例えばデータ‘１’を格納するために、書込みビットラインＷＢＬに動作電圧ＶＤＤより若干低い電圧が印加される。一方、復旧されるメモリセルに第２ビット値、例えばデータ‘０’を格納するために、書込みビットラインＷＢＬに接地電圧が印加される。
復旧プログラム動作が遂行された後、同期ラインＳｙｎｃには接地電圧が提供される。メモリセルに第２ビット値、例えばデータ‘０’が格納された場合、カップリングキャパシタＰＣによってセル電圧は減少される。その後、書込みワードラインＷＷＬに動作電圧ＶＤＤが印加され、カップリングによってセル電圧が少量（α）増加される。
【００３２】
図２及び３を参照して説明されたように、ゲインセル構造を有するメモリセルはデータを格納するために小さい電気的電荷のみを要求するので、小さい格納容量に速く動作される。しかし、ゲインセル構造を有するメモリセルは低い動作電圧を有するので、センシングマージンを確保するために読出し動作の時、利用される基準電圧或いは電流が精密に制御されなければならない。
【００３３】
図４は図１の第１感知増幅器をより詳細に図示する図である。図４を参照すれば、第１感知増幅器１００は読出しビットラインＲＢＬを介して選択セルＳＣと連結される。なお、第１感知増幅器１００は基準読出しビットラインＲＢＬＢを介して第１及び第２基準セルＲＣ１、ＲＣ２と連結される。しかし、これは例示的なものであって、本発明で第１感知増幅器１００に連結される基準セルの数は２つに限定されない。
【００３４】
本実施形態で第１感知増幅器１００は読出しビットラインＲＢＬへ流れる電流と基準読出しビットラインＲＢＬＢへ流れる基準電流とを比較して選択セルＳＣに格納されたデータを感知する。しかし、これは例示的なものであって、第１感知増幅器１００は読出しビットラインＲＢＬの電圧と基準読出しビットラインＲＢＬＢの基準電圧とを比較して選択セルＳＣに格納されたデータを感知してもよい。
第１及び第２基準セルＲＣ１、ＲＣ２は基準電流を生成するためにプログラムされたセルである。第１及び第２基準セルＲＣ１、ＲＣ２は基準セル領域１１ａ（図１参照）に含まれる。
【００３５】
本実施形態で第１基準セルＲＣ１は第１プログラム状態にプログラムされる。第１プログラム状態の基準セルは第１ビット値を格納する。実施形態において、第１ビット値はデータ‘１’である。一方、第２基準セルＲＣ２は第２プログラム状態にプログラムされる。第２プログラム状態の基準セルは第２ビット値を格納する。実施形態において、第２ビット値はデータ‘０’である。
【００３６】
第１及び第２基準セルＲＣ１、ＲＣ２は並列に連結される。したがって、基準読出しビットラインＲＢＬＢへ流れる電流は第１及び第２基準セルＲＣ１、ＲＣ２と連結された第１及び第２基準読出しビットラインＲＢＬＢ１、ＲＢＬＢ２の各々に流れる電流の合計によって決定される。
第１感知増幅器１００は読出しビットラインＲＢＬへ流れる電流と基準読出しビットラインＲＢＬＢへ流れる基準電流とを比較して選択セルＳＣに格納されたデータを感知する。この時、第１感知増幅器１００は基準読出しビットラインＲＢＬＢに対する条件に重み付け値を加えて読出しビットラインＲＢＬへ流れる電流と比較する。
【００３７】
実施形態において、第１感知増幅器１００は読出しビットラインＲＢＬに対するロード抵抗が基準読出しビットラインＲＢＬＢに対するロード抵抗の２倍の値を有するように設定する。本実施形態で、第１感知増幅器１００はロード抵抗に重み付け値を加えて読出しビットラインＲＢＬへ流れる電流と第１及び第２基準読出しビットラインＲＢＬＢ１、ＲＢＬ２へ流れる電流との中間値を比較する。
【００３８】
上述された第１感知増幅器１００は基準読出しビットラインＲＢＬＢに対する条件に重み付け値を加えて、複数の基準セルから生成された基準電流を読出し動作に利用する。第１感知増幅器１００は１つの基準セルを利用して基準電流を生成するのに比べて精密に基準電流を調節することができるので、半導体メモリ装置１０（図１参照）の信頼性を確保することができる。
【００３９】
図５は図４の第１感知増幅器の一実施形態を図示するブロック図である。図５を参照すれば、第１感知増幅器１００はロード部１１０、センシング部１２０、及び出力部１３０を含む。第１感知増幅器１００は読出しビットラインＲＢＬへ流れる電流（以下、選択セル電流）と基準読出しビットラインＲＢＬＢへ流れる基準電流とを比較して選択セルＳＣに格納されたデータを感知する。この時、第１感知増幅器１００はロード部１１０を利用して、基準読出しビットラインＲＢＬＢに対する条件に重み付け値を加えて読出しビットラインＲＢＬへ流れる電流と比較する。
【００４０】
ロード部１１０は読出しビットラインＲＢＬと連結されたメインロード及び基準読出しビットラインＲＢＬＢと連結された基準ロードを含む。ロード部１１０はメインロードと基準ロードとが互に異なる抵抗値を有するアンバランス構造を有する。ロード部１１０のメインロードと基準ロードとはトランジスタで構成される。実施形態において、ロード部１１０を構成するトランジスタはＭＯＳトランジスタである。
【００４１】
実施形態において、メインロードの大きさは基準ロードの大きさの２倍である。第１感知増幅器１００はメインロードと基準ロードとの間に重み付け値を加えて、読出しビットラインＲＢＬへ流れる電流と第１及び第２基準読出しビットラインＲＢＬＢ１、ＲＢＬ２へ流れる電流との中間値を比較する。
センシング部１２０はロード部１１０と連結される。センシング部１２０はトランジスタに構成されたラッチを含む。センシング部１２０は選択セル電流及びメインロードによる電圧降下と基準電流及び基準ロードによる電圧降下を感知し、感知された差異を増幅して出力する。
【００４２】
出力部１３０はセンシング部１２０と接地との間に連結される。出力部１３０はトランジスタで構成されたダイオードを含む。出力部１３０は読出しビットラインＲＢＬ及び基準読出しビットラインＲＢＬＢから供給された選択セル電流及び基準電流がシンク（ｓｉｎｋ）されるようにセンシング部１２０と接地とを連結する。
上述された第１感知増幅器１００はロード部１１０を利用して、基準読出しビットラインＲＢＬＢに対する条件に重み付け値を加えて読出しビットラインＲＢＬへ流れる電流と比較する。第１感知増幅器１００は１つの基準セルを利用して基準電流を生成することに比べて精密に基準電流を調節することができるので、半導体メモリ装置１０（図１参照）の信頼性を確保することができる。
【００４３】
図６は図５の第１感知増幅器の一実施形態を図示する回路図である。図６を参照すれば、第１感知増幅器１００はロード部１１０、センシング部１２０、及び出力部１３０を含む。
ロード部１１０はメインロード１１１及び基準ロード１１２を含む。
メインロード１１１は読出しビットラインＲＢＬと連結されるノードＡ及び動作電圧源ＶＤＤの間に連結される。読出しビットラインＲＢＬは選択セルと連結され、センシング動作の時、選択セル電流が提供される。実施形態において、メインロード１１１はロードトランジスタＭＬで構成される。ロードトランジスタＭＬのチャンネルはノードＡと動作電圧源ＶＤＤとの間に直列に連結される。ロードトランジスタＭＬのゲートは接地電圧ＶＳＳと連結される。
【００４４】
基準ロード１１２は基準読出しビットラインＲＢＬＢと連結されるノードＢ及び動作電圧源ＶＤＤの間に連結される。基準読出しビットラインＲＢＬＢは複数の基準セルと連結され、センシング動作の時、基準電流が提供される。複数の基準セルは互に異なるプログラム状態にプログラムされる。実施形態において、基準ロード１１２は並列に連結された第１基準ロードトランジスタＭＬＢ１及び第２基準ロードトランジスタＭＬＢ２で構成される。第１及び第２基準ロードトランジスタＭＬＢ１、ＭＬＢ２はロードトランジスタＭＬと同一の物理的特性を有する。実施形態において、第１及び第２基準ロードトランジスタＭＬＢ１、ＭＬＢ２はロードトランジスタＭＬと同じトランジスタサイズを有する。
【００４５】
第１及び第２ロードトランジスタＭＬＢ１、ＭＬＢ２のチャンネルはノードＢと動作電圧源ＶＤＤとの間に直列に連結される。第１及び第２ロードトランジスタＭＬＢ１、ＭＬＢ２のゲートは接地電圧ＶＳＳと連結される。上述した基準ロード１１２の構成によって、基準読出しビットラインＲＢＬＢから見た基準ロード１１２の抵抗値は読出しビットラインＲＢＬから見たメインロード１１１の抵抗値の半分である。
【００４６】
センシング部１２０は選択セル電流と基準電流の差異を電圧差異に変換して出力する。より詳細には、センシング部１２０は選択セル電流及びメインロード１１１による電圧降下と基準電流及び基準ロード１１２による電圧降下とを感知し、感知された差異を増幅して出力する。実施形態において、センシング部１２０はクロス（Ｃｒｏｓｓ）構造に連結されたＰＭＯＳトランジスタである第１及び第２トランジスタＭ１、Ｍ２を含む。
第１トランジスタＭ１のチャンネルはノードＡと正出力端ＳＡとの間に直列に連結される。第１トランジスタＭ１のゲートは負出力端ＳＡＢと連結される。第２トランジスタＭ２のチャンネルはノードＢと負出力端ＳＡＢとの間に直列に連結される。第２トランジスタＭ２のゲートは正出力端ＳＡと連結される。
【００４７】
ノードＡから第１トランジスタＭ１に提供される電流の大きさは読出しビットラインＲＢＬへ流れる選択セル電流とメインロード１１１の大きさに応答して決定される。ノードＢから第２トランジスタＭ２に提供される電流の大きさは基準読出しビットラインＲＢＬＢへ流れる基準セル電流と基準ロード１１２の大きさとに応答して決定される。
ノードＡから第１トランジスタＭ１に提供される電流の大きさが増加すれば、それに応答して正出力端ＳＡの電圧が増加する。正出力端ＳＡの電圧が高くなることによって第２トランジスタＭ２のゲート電圧が増加し、第２トランジスタＭ２のチャンネルに流れる電流が減少する。第２トランジスタＭ２のチャンネルに流れる電流が減少することに応答して負出力端ＳＡＢの電圧が減少する。センシング部１２０は正出力端ＳＡと負出力端ＳＡＢとの間の電圧差を差動出力（ｄｉｆｆｅｒｅｎｔｉａｌ  ｏｕｔｐｕｔ）として出力する。
【００４８】
出力部１３０は選択セル電流及び基準電流がシンク（ｓｉｎｋ）されるようにセンシング部１２０と接地とを連結する。出力部１３０はダイオードを含む。実施形態において、ダイオードは第３及び第４トランジスタＭ３、Ｍ４を含む。
第３トランジスタＭ３のチャンネルは正出力端ＳＡと接地との間に直列に連結される。第３トランジスタＭ３のゲートは正出力端ＳＡと連結されるので、第２トランジスタＭ３はダイオードとして動作する。一方、第４トランジスタＭ４のチャンネルは負出力端ＳＡＢと接地との間に直列に連結される。第４トランジスタＭ４のゲートは負出力端ＳＡＢと連結されるので、第４トランジスタＭ４はダイオードとして動作する。
【００４９】
上述した第１感知増幅器１００は選択セルと連結されたメインロード１１１及び複数の基準セルと連結された基準ロード１１２を含む。メインロード１１１及び基準ロード１１２を利用して、第１感知増幅器１００は基準読出しビットラインＲＢＬＢに対する条件に重み付け値を加えて読出しビットラインＲＢＬへ流れる電流と比較することができる。第１感知増幅器１００は複数の基準セルから提供される基準電流を１つの選択セルから提供される選択セル電流と比較できるので、半導体メモリ装置１０（図１参照）の信頼性を確保することができる。
【００５０】
図７は本発明の実施形態による感知増幅器がメモリセルアレイに連結された形態を図示するブロック図である。図７を参照すれば、感知増幅器２００は第１メモリセルアレイ２０１及び第２メモリセルアレイ２０２と連結される。
本実施形態の感知増幅器２００は第１及び第２メモリセルアレイ２０１、２０２に含まれた基準セルを相補的に利用することができる。実施形態において、感知増幅器２００は第１メモリセルアレイ２０１に含まれた選択されたメモリセルに対するデータを第２メモリセルアレイ２０２に含まれた基準セルを利用して読み出すことができる。以下、図面を参照してより詳細に説明する。
【００５１】
第１及び第２メモリセルアレイ２０１、２０２は各々複数のワードラインと複数のビットラインが交差する地点に連結された複数のメモリセルを含む。各メモリセルは１つのアクセストランジスタと１つのストレージキャパシタとを含む揮発性メモリセルである。或いは各メモリセルは複数のトランジスタを含むゲインセルである。
第１及び第２メモリセルアレイ２０１、２０２は各々基準セル領域を含む。各基準セル領域は複数の基準セルを含む。基準セル領域のメモリセルアレイ内での位置は固定される。或いは基準セル領域の位置は外部制御或いは半導体メモリ装置内部制御によって流動的に設定される。
【００５２】
本実施形態で、各基準セル領域は互に異なるプログラム状態にプログラムされる少なくとも２つの基準セルを含む。互に異なるプログラム状態にプログラムされた少なくとも２つの基準セルは並列に連結され、選択されたメモリセルに格納されたデータを読み出すためにペア（ｐａｉｒ）で使用される。
感知増幅器２００は第１及び第２メモリセルアレイ２０１、２０２の選択されたメモリセルに格納されたデータを読み出すためにビットラインに生成された電圧或いは電流を感知増幅する。
【００５３】
本実施形態の感知増幅器２００は第１メモリセルアレイ２０１で選択されたメモリセルに格納されたデータを読み出すために第２メモリセルアレイ２０２の基準セルを利用することができる。同様に、感知増幅器２００は第２メモリセルアレイ２０２で選択されたメモリセルに格納されたデータを読み出すために第１メモリセルアレイ２０１の基準セルを利用することができる。
感知増幅器２００はロード選択部２１０及びセンシング及び出力部２２０を含む。センシング及び出力部２２０は図５のセンシング部１２０及び出力部１３０と同一の構成及び動作原理を有する。
【００５４】
ロード選択部２１０は第１ロード部２１１及び第２ロード部２１２を含む。ロード選択部２１０は選択されたメモリセルの位置に基づいて第１及び第２ロード部２１１、２１２の抵抗値を変化させることができる。
第１ロード部２１１は第１メモリセルアレイ２０１と第１読出しビットラインＲＢＬ１とを介して連結される。実施形態において、第１ロード部２１１は並列に連結された第１及び第２ロードトランジスタＭＬ１、ＭＬ２を含む。第１及び第２ロードトランジスタＭＬ１、ＭＬ２はＰＭＯＳトランジスタである。第１及び第２ロードトランジスタＭＬ１、ＭＬ２のチャンネルは第１メモリセルアレイ２０１のビットラインと動作電圧源ＶＤＤとの間に直列に連結される。
【００５５】
第２ロード部２１２は第２メモリセルアレイ２０２と第２読出しビットラインＲＢＬ２とを介して連結される。実施形態において、第２ロード部２１２は並列に連結された第３及び第４ロードトランジスタＭＬ３、ＭＬ４を含む。第３及び第４ロードトランジスタＭＬ１、ＭＬ２はＰＭＯＳトランジスタである。第３及び第４ロードトランジスタＭＬ１、ＭＬ２のチャンネルは第２メモリセルアレイ２０２のビットラインと動作電圧源ＶＤＤとの間に直列に連結される。
【００５６】
第１ロード部２１１の第１ロードトランジスタＭＬ１は第１制御信号ＲＥＦ１に応答して動作する。第２ロード部２１２の第４ロードトランジスタＭＬ４は第２制御信号ＲＥＦ２に応答して動作する。第１及び第４ロードトランジスタの状態にしたがって第１ロード部２１１と第２ロード部２１２の抵抗が変化する。第１及び第２制御信号ＲＥＦ１、ＲＥＦ２は選択されたメモリセルのアドレスに応答して提供される。
【００５７】
以下、選択されたメモリセルが第１メモリセルアレイ２０１に位置する場合に関して説明する。
感知増幅器２００は第１メモリセルアレイ２０１の選択されたメモリセルに格納されたデータを読み出すために第２メモリセルアレイ２０２に位置した複数の基準セルを利用する。
感知増幅器２００は第１読出しビットラインＲＢＬ１を介して第１メモリセルアレイ２０１の選択されたメモリセルと連結される。感知増幅器２００は第２読出しビットラインＲＢＬ２を介して第２メモリセルアレイ２０２の複数の基準セルと連結される。実施形態において、複数の基準セルは第１及び第２基準セルを含む。
【００５８】
本実施形態で第１基準セルは第１プログラム状態にプログラムされる。第１プログラム状態の基準セルは第１ビット値を格納する。実施形態において、第１ビット値はデータ‘１’である。一方、第２基準セルは第２プログラム状態にプログラムされる。第２プログラム状態の基準セルは第２ビット値を格納する。実施形態において、第２ビット値はデータ‘０’である。
第１及び第２基準セルは並列に連結される。したがって、第２読出しビットラインＲＢＬ２へ流れる電流は第１及び第２基準セルと連結されたビットラインの各々に流れる電流の合計によって決定される。
【００５９】
実施形態において、選択されたメモリセルが第１メモリセルアレイ２０１に位置する場合、第１制御信号ＲＥＦ１はロジックハイ（Ｈｉｇｈ）値を有する。第１制御信号ＲＥＦ１に応答して第１ロードトランジスタＭＬ１はターンオフされる。一方、第２制御信号ＲＥＦ２はロジックロー（Ｌｏｗ）値を有する。第２制御信号ＲＥＦ２に応答して第４ロードトランジスタＭＬ４はターンオンされる。第１及び第４ロードトランジスタＭＬ１、ＭＬ４の状態に応答して第１ロード２１１の抵抗値は第２ロード２１２の抵抗値の２倍値を有する。
【００６０】
上述したように、感知増幅器２００は第１及び第２ロード２１１、２１２を利用して第２読出しビットラインＲＢＬ２を介して提供される複数の基準セルからの基準電流を１つの選択セルから提供される選択セル電流と比較することができるので、半導体メモリ装置１０（図１参照）の信頼性を確保することができる。
逆に、以下、選択されたメモリセルが第２メモリセルアレイ２０２に位置する場合に関して説明する。
【００６１】
感知増幅器２００は第２メモリセルアレイ２０２の選択されたメモリセルに格納されたデータを読み出すために第１メモリセルアレイ２０１に位置した複数の基準セルを利用する。
感知増幅器２００は第２読出しビットラインＲＢＬ２を介して第２メモリセルアレイ２０２の選択されたメモリセルと連結される。感知増幅器２００は第１読出しビットラインＲＢＬ１を介して第１メモリセルアレイ２０１の複数の基準セルと連結される。実施形態において、複数の基準セルは第１及び第２基準セルを含む。
【００６２】
本実施形態で第１基準セルは第１プログラム状態にプログラムされる。第１プログラム状態の基準セルは第１ビット値を格納する。実施形態において、第１ビット値はデータ‘１’である。一方、第２基準セルは第２プログラム状態にプログラムされる。第２プログラム状態の基準セルは第２ビット値を格納する。実施形態において、第２ビット値はデータ‘０’である。
第１及び第２基準セルは並列に連結される。したがって第１読出しビットラインＲＢＬ１へ流れる電流は第１及び第２基準セルと連結されたビットラインの各々に流れる電流の合計によって決定される。
【００６３】
実施形態において、選択されたメモリセルが第２メモリセルアレイ２０２に位置する場合、第１制御信号ＲＥＦ１はロジックロー（Ｌｏｗ）値を有する。第１制御信号ＲＥＦ１に応答して第１ロードトランジスタＭＬ１はターンオンされる。一方、第２制御信号ＲＥＦ２はロジックハイ（Ｈｉｇｈ）値を有する。第２制御信号ＲＥＦ２に応答して第４ロードトランジスタＭＬ４はターンオフされる。第１及び第４ロードトランジスタＭＬ１、ＭＬ４の状態に応答して第２ロード２１２の抵抗値は第１ロード２１１の抵抗値の２倍値を有する。
【００６４】
上述したように、感知増幅器２００は互に異なる抵抗値を有する第１及び第２ロード２１１、２１２を利用して、第１及び第２メモリセルアレイ２０１と連結されたビットラインへ流れる電流に重み付け値を加えることができる。感知増幅器２００は第１及び第２ロード２１１、２１２を利用して、第１読出しビットラインＲＢＬ２を介して提供される複数の基準セルからの基準電流を１つの選択セルから提供される選択セル電流と比較することができるので、半導体メモリ装置１０（図１参照）の信頼性を確保することができる。
【００６５】
図８は本発明の実施形態による半導体メモリ装置を図示するブロック図である。図８を参照すれば、半導体メモリ装置２０は第１メモリセルアレイ２１、第２メモリセルアレイ２２、ローデコーダ２３、感知増幅部２４、カラムデコーダ２５、入出力バッファ２６、及びセレクタ２７を含む。
半導体メモリ装置２０は読出し動作の時、互に異なるプログラム状態にプログラムされた複数の基準セルを利用してセンシングマージンを改善することができる。加えて、半導体メモリ装置２０は複数のメモリセルアレイを含み、１つのメモリセルアレイの選択されたメモリセルに格納されたデータを読み出す時に、他のメモリセルアレイに含まれた基準セルを利用することができる。
【００６６】
第１及び第２メモリセルアレイ２１、２２は複数のワードラインと複数のビットラインが交差する地点に連結された複数のメモリセルを含む。また、第１及び第２メモリセルアレイ２１、２２は各々基準セル領域２１ａ、２２ａを含む。各基準セル領域は複数の基準セルを含む。基準セルはメモリセルアレイに格納されたデータを読み出すための基準電圧或いは基準電流を生成するために使用される。基準セル領域のメモリセルアレイ内での位置は固定される。或いは基準セル領域の位置は外部制御或いは半導体メモリ装置内部制御によって流動的に設定される。
【００６７】
本実施形態で、各基準セル領域２１ａ、２２ａは互に異なるプログラム状態にプログラムされる少なくとも２つの基準セルを含む。互に異なるプログラム状態にプログラムされた少なくとも２つの基準セルは並列に連結され、選択されたメモリセルに格納されたデータを読み出すためにペア（ｐａｉｒ）で使用される。
ローデコーダ２３は外部から提供されるローアドレスＲＡをデコーディングする。ローアドレスＲＡはアドレスバッファを介して提供される。ローデコーダ２３はデコーディングされたローアドレスを利用して第１或いは第２メモリセルアレイ２１、２２の行を選択する。
【００６８】
感知増幅部２４は第１或いは第２メモリセルアレイ２１、２２の選択されたメモリセルに格納されたデータを読み出すためにビットラインに生成された電圧或いは電流を感知増幅する。感知増幅部２４は複数のビットラインと各々連結される複数の感知増幅器を含む。図１では第１感知増幅器１４ａのみが例示的に図示されている。
第１感知増幅器２４ａは選択されたメモリセル及び少なくとも２つの基準セルと連結される。第１感知増幅器２４ａは選択されたメモリセルに格納されたデータを少なくとも２つの基準セルを利用して生成された基準電圧或いは電流を利用して感知することができる。
【００６９】
第１感知増幅器２４ａは第１メモリセルアレイ２１の選択されたメモリセル及び第２メモリセルアレイ２２の少なくとも２つの基準セルと連結される。実施形態において、少なくとも２つの基準セルは同一のビットラインを共有することができる。
一方、第１感知増幅器２４ａは第１メモリセルアレイ２１の少なくとも２つの基準セル及び第２メモリセルアレイ２２の選択されたメモリセルと連結される。実施形態において、少なくとも２つの基準セルは同一のビットラインを共有することができる。
【００７０】
第１感知増幅器２４ａはセレクタ２７の制御に応答して第１及び第２メモリセルアレイ２１と連結されたロード部の抵抗値を調節する。実施形態において、第１感知増幅器２４ａはセレクタ２７の制御に応答して、選択されたメモリセルが位置するメモリセルアレイと連結されたロード部の抵抗値が基準セルが位置するメモリセルアレイと連結されたロード部の抵抗値の２倍値になるように調節することができる。第１感知増幅器２４ａは複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、半導体メモリ装置２０のセンシングマージンを改善することができる。
【００７１】
カラムデコーダ２５は外部から提供されるカラムアドレスＣＡをデコーディングする。カラムアドレスＣＡは外部からアドレスバッファを介して提供される。カラムデコーダ２５はデコーディングされたカラムアドレスを利用して第１或いは第２メモリセルアレイ２１、２２の列を選択する。
入出力バッファ２６は第１或いは第２メモリセルアレイ２１、２２から読み出したデータを出力し、外部から入力されたプログラムされるデータを第１或いは第２メモリセルアレイ２１、２２に提供する。
セレクタ２７はローデコーダ２３から提供されたデコーディングされたローアドレスに基づいて選択されたメモリセルの位置を判別する。セレクタ２７は判別された位置に応答して感知増幅部２４を制御するための制御信号を出力する。
【００７２】
上述された半導体メモリ装置２０は互に異なるプログラム状態にプログラムされた複数の基準セルを利用して基準電圧或いは電流を生成する。感知増幅部２４はセレクタ２７の制御に応答して、所定のメモリセルアレイの選択されたメモリセルに格納されたデータを他のメモリセルアレイの基準セルを利用して読み出す。半導体メモリ装置２０は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、半導体メモリ装置２０のセンシングマージンを改善することができる。
【００７３】
図９は本発明の実施形態による半導体メモリ装置の読出し方法を図示する順序図である。
Ｓ１１０段階で、感知増幅器のメイン及び／或いは基準入力抵抗値が調節される。感知増幅器のメイン入力抵抗は選択されたメモリセルと読出しビットラインを介して連結される。基準入力抵抗は並列に連結された複数の基準セルと基準読出しビットラインとを介して連結される。感知増幅器のメイン及び基準入力抵抗値は基準読出しビットラインに連結された複数の基準セルへ流れる電流の合計に基づいて所定の比率を有するように調節される。
【００７４】
実施形態において、複数の基準セルは第１及び第２基準セルを含む。本実施形態で第１基準セルは第１プログラム状態にプログラムされる。第１プログラム状態の基準セルは第１ビット値を格納する。実施形態において、第１ビット値はデータ‘１’である。一方、第２基準セルは第２プログラム状態にプログラムされる。第２プログラム状態の基準セルは第２ビット値を格納する。実施形態において、第２ビット値はデータ‘０’である。この時、メイン及び基準入力抵抗値は２：１の比率になるように調節される。
【００７５】
選択されたメモリセルと複数の基準セルが含まれるメモリセルアレイとが互に異なる場合、感知増幅器は選択されたメモリセルの位置を指示する制御信号に応答してメイン及び／或いは基準入力抵抗値を調節することができる。
Ｓ１２０段階で、読出しビットラインを介して提供される選択セル電流と基準読出しビットラインを介して提供される基準電流とが比較される。選択セル電流と基準電流とはメイン及び基準入力抵抗値の比率に応答して所定の重み付け値によって補正されて比較される。
Ｓ１３０段階で、Ｓ１２０段階で比較された選択セル電流と基準電流の差異に応答して差動電圧が出力として生成される。
上述された読出し方法によれば、半導体メモリ装置は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００７６】
図１０はモバイル機器に適用された本発明の応用例を示したブロック図である。
図１０を参照すれば、モバイル機器１０００、例えばノートブック型コンピュータや携帯用電子機器はＤＲＡＭ１１００、マイクロプロセシングユニット（ＭＰＵ）１２００、インターフェイスユニット１３００、ＤＲＡＭ１０００、ディスプレイ１４００、及びソリッドステートドライブ（ＳＳＤ）１５００を含む。
【００７７】
実施形態において、ＤＲＡＭ１１００、ＭＰＵ１２００、及びＳＳＤ１５００は１つのチップに製造又はパッケイジングすることができる。ＤＲＡＭ１１００及びＳＳＤ１５００はモバイル機器に埋め込んでもよい。
実施形態において、モバイル機器は携帯用通信デバイスであってもよい。この場合、インターフェイスユニット１３００には通信データの送受信及びデータ変復調機能を遂行するモデム及びトランシーバが連結される。
【００７８】
ＤＲＡＭ１１００はＭＰＵ１２００に連結され、ＭＰＵ１２００のバッファメモリ又はメインメモリとして機能することができる。ＤＲＡＭ１１００は図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含んでもよい。また、ＤＲＡＭ１１００は複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流とを比較するためのアンバランス感知増幅器を含んでもよい。ＤＲＡＭ１１００は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００７９】
ＭＰＵ１２００は予め設定されたプログラムによってモバイル機器の諸般動作を制御する。
ディスプレイ１４００はバックライトを有する液晶やＬＥＤ光源を有する液晶又はＯＬＥＤ等の素子としてタッチスクリーンを有してもよい。ディスプレイ１４００は文字、数字、絵等のイメージをカラーで表示する出力素子として機能する。
ＳＳＤ１５００はＮＯＲタイプ或いはＮＡＮＤタイプフラッシュメモリであってもよい。一方、図１０で格納装置としてＳＳＤが採用されているが、これは例示的なものであって、本発明で格納装置の種類はこれに限定されない。本発明で格納装置は多様な種類の不揮発性ストレージを含むことができる。不揮発性ストレージはテキスト、グラフィック、ソフトウェアコード等のような多様なデータ形態を有するデータ情報を格納することができる。
【００８０】
実施形態において、不揮発性ストレージは、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、スピントランスファートルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）と称されるＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭ（登録商標）又はＲｅＲＡＭ）、ナノチューブＲＲＡＭ（Ｎａｎｏｔｕｂｅ  ＲＲＡＭ）、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ  ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）によって具現することができる。
上述した実施形態でモバイル機器はモバイル通信装置として主に説明したが、必要である場合に構成要素を加減してスマートカードとして機能することができる。
【００８１】
実施形態において、モバイル機器は別のインターフェイスを介して外部の通信装置と連結することができる。通信装置はＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）プレーヤ、コンピュータ、セットトップボックス（ｓｅｔ  ｔｏｐ  ｂｏｘ、ＳＴＢ）、ゲーム機、デジタルカムコーダ等であってもよい。
実施形態において、モバイル機器には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等がさらに提供されてもよい。
【００８２】
実施形態において、モバイル機器を形成するチップは多様な形態のパッケージを利用して実装することができる。例えば、チップはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のパッケージとして単一のパッケージ化することができる。
【００８３】
図１１は光学Ｉ／Ｏスキームに適用された本発明の応用例を示したブロック図である。
図１１を参照すれば、高速光学Ｉ／０を採用したメモリシステム２０００は、ＰＣＢ基板２００１に搭載されたコントローラとしてのチップセット２１００とメモリモジュール２２００、２３００とを含む。メモリモジュール２２００、２３００はＰＣＢ基板２００１の上に設置されたスロット２２０１、２３０１に各々挿入される。メモリモジュール２２００、２３００は同一の構成及び動作原理を有することができるので、以下ではメモリモジュール２２００に関してのみ説明する。
【００８４】
メモリモジュール２２００はＤＲＡＭメモリチップ２２１１〜２２１ｎ、光学Ｉ／Ｏ入力部２２２０、光学Ｉ／Ｏ出力部２２３０、及びコネクタ２２４０を含む。
光学Ｉ／Ｏ入力部２２２０は印加される光信号を電気信号に変換するための光電変換素子、例えばフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含むことができる。光電変換素子から出力された電気信号はメモリモジュール２２００に受信される。
【００８５】
光学Ｉ／Ｏ出力部２２３０はメモリモジュール２２００から出力された電気信号を光信号に変換するための電光変換素子、例えばレーザーダイオード（ｌａｓｅｒ  ｄｉｏｄｅ）を含むことができる。必要である場合に光学Ｉ／Ｏ出力部２２３０は光源から出力された信号を変調するための光変調器をさらに含むことができる。
光ケーブル２４１０はメモリモジュール２２００の光学Ｉ／Ｏ入力部２２２０とチップセット２１００の光学伝送部２１１１との間の光通信を担当する。実施形態において、光通信は秒当たり数十ギガビット以上の帯域幅を有することができる。
メモリモジュール２２００はチップセット２１００の信号ライン２４３０、２４４０から印加される信号又はデータをコネクタ２２４０を介して受信することができ、光ケーブル２４１０を介してチップセット２１００との高速データ通信を遂行することができる。抵抗Ｒｔｍは終端抵抗である。
【００８６】
図１１のように光学Ｉ／Ｏ構造を採用するメモリシステム２０００の場合にも本発明の概念によるＤＲＡＭメモリチップ２２１１〜２２１ｎを装着することができる。
したがって、メモリシステム２０００内で、ＤＲＡＭメモリチップ２２１１〜２２１ｎは図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含むことができる。また、ＤＲＡＭメモリチップ２２１１〜２２１ｎは複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流とを比較するためのアンバランス感知増幅器を含むことができる。ＤＲＡＭメモリチップ２２１１〜２２１ｎは複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００８７】
実施形態において、図１１のメモリシステムがＳＳＤである場合、ＤＲＡＭメモリチップ２２１１〜２２１ｎはユーザーデータバッファとして使用することができる。
図１２はスルーシリコンビア（ＴＳＶ：ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ）に適用された本発明の応用例を示したブロック図である。
図１２の積層型メモリ装置３０００の構造を参照すれば、インターフェイスチップ３１００の上部に複数のメモリチップ３２００〜３５００が垂直に積層されている。ここで、複数のスルーシリコンビア３６００はメモリチップ３２００〜３５００の間を貫通しながら形成されている。ＴＳＶ技術を使用してインターフェイスチップ３１００の上部に複数のメモリチップを垂直に積層する３次元積層パッケージタイプメモリ装置３０００は大容量のデータを格納しながらも、高速化、低消費電力化、及び小型化に有利な構造である。
【００８８】
図１２のような積層型メモリ装置で、本発明の概念によるＤＲＡＭが装着されることもある。したがって、複数のメモリチップ５２０、５３０、５４０、５５０を構成するＤＲＡＭは図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含むことができる。また、ＤＲＡＭは複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流を比較するためのアンバランス感知増幅器を含むことができる。ＤＲＡＭは複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００８９】
図１３は電子システムに適用された本発明の応用例を示したブロック図である。図１３に示したように、電子システム４０００は入力デバイス４１００、プロセッサ４２００、出力デバイス４３００、及びメモリデバイス４４００を含む。メモリデバイス４４００は図１のような構成を有するＤＲＡＭ４４１０を含むことができる。しかし、実施形態において、ＤＲＡＭ４４１０は入力デバイス４１００、プロセッサ４２００、及び出力デバイス４３００の中の任意の１つに統合されることもあり得る。
【００９０】
図１３の場合にも、ＤＲＡＭ４４１０は図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含むことができる。また、ＤＲＡＭは複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流とを比較するためのアンバランス感知増幅器を含むことができる。ＤＲＡＭは複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００９１】
図１４は半導体ウエハに搭載された本発明の応用例を示したブロック図である。
図１４を参照すれば、前述したＤＲＡＭ等のメモリデバイス５１００がその他の回路素子５１１０を含んで半導体ウエハ５００１上に加工されることもあり得る。メモリデバイス５１００はまた非常に多様な他の半導体基板上に加工できることを理解しなければならない。
【００９２】
本明細書で説明されたように、メモリデバイス５１００は図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含むことができる。また、メモリデバイス５１００は複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流とを比較するためのアンバランス感知増幅器を含むことができる。メモリデバイス５１００は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００９３】
図１５は携帯用デバイスに適用された本発明の応用例を示した概略的な回路ブロックである。
図１５を参照すれば、スマートフォンとして機能できる携帯用デバイス６０００はマルチポートＤＲＡＭ６１００、第１プロセッサ６２００、第２プロセッサ６３００、ディスプレイ部６４００、ユーザインターフェイス６５００、カメラユニット６６００、及びモデム６７００を含む。
【００９４】
マルチポートＤＲＡＭ６１００は第１〜第３バスＢ１０、Ｂ２０、Ｂ２２と連結される３つのポートを有し、第１プロセッサ６２００と第２プロセッサ６３００とに連結されている。より具体的に、マルチポートＤＲＡＭ６１００の第１ポートは第１バスＢ１０を介してベースバンドプロセッサである第１プロセッサ６２００に連結され、マルチポートＤＲＡＭ６１００の第２ポートは第２バスＢ２０を介して応用プロセッサである第２プロセッサ６３００に連結される。また、マルチポートＤＲＡＭ６１００の第３ポートは第３バスＢ２２を介して第２プロセッサ６３００に連結される。
【００９５】
上述された実施形態において、１つのマルチポートＤＲＡＭ６１００は１つのストレージメモリと２つのＤＲＡＭとに代替することができる。また、マルチポートＤＲＡＭ６１００は３つのポートを具備し、ＤＲＡＭとフラッシュメモリとの役割を共に遂行することができる。そのような場合に、マルチポートＤＲＡＭ６１００はＤＲＡＭインターフェイスとして動作することができるので、２つのＤＲＡＭに代替することができる。マルチポートＤＲＡＭ６１００はＳＤＲＡＭＤＤＲ４で要求される動作範囲と動作電圧とを有することができる。
【００９６】
マルチポートＤＲＡＭ６１００は図１の半導体メモリ装置のように互に異なるプログラム状態にプログラムされる複数の基準セルを含むことができる。また、マルチポートＤＲＡＭ６１００は複数の基準セルから提供される基準電流と選択されたメモリセルから提供される選択セル電流とを比較するためのアンバランス感知増幅器を含むことができる。マルチポートＤＲＡＭ６１００は複数の基準セルを介して精密に制御された基準電圧或いは電流を利用して格納されたデータを感知するので、センシングマージンを改善することができる。
【００９７】
実施形態において、第１バスＢ１０のインターフェイスは揮発性メモリインターフェイスであり、第１ポートは第１プロセッサ６２００から発生した第１パケットデータを受信してマルチポートＤＲＡＭ６１００の内部回路ブロックに伝達することができる。また、第１ポートはマルチポートＤＲＡＭ６１００の第１データを第１プロセッサ６２００に提供することができる。この場合に第１データは並列データである。
【００９８】
実施形態において、第３バスＢ２２のメモリインターフェイスも揮発性メモリメモリインターフェイスであり、第３ポートは第２プロセッサ６３００から発生された第３パケットデータを受信してマルチポートＤＲＡＭ６１００の内部回路ブロックに伝達することができる。また、第３ポートはマルチポートＤＲＡＭ６１００の第３データを第２プロセッサ６３００に提供することができる。
【００９９】
一方、実施形態において、第２バスＢ２０のインターフェイスはＮＡＮＤフラッシュのような不揮発性メモリインターフェイスであり、第２ポートは第２プロセッサ６３００から発生された第２パケットデータを受信してマルチポートＤＲＡＭ６１００の内部回路ブロックに伝達することができる。また、第２ポートはマルチポートＤＲＡＭ６１００の第２データを第２プロセッサ６３００に提供することができる。この場合に第２データは直列又は並列データである。
【０１００】
実施形態において、バスのインターフェイスはＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ  Ｃａｒｄ）、ＰＣＩＥ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ  ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ  Ｓｍａｌｌ  Ｄｉｓｋ  Ｉｎｔｅｒｆａｃｅ）、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）等のような多様なインターフェイスプロトコルの中の１つであり得る。
【０１０１】
実施形態において、第１及び第２プロセッサ６２００、６３００とマルチポートＤＲＡＭ６１００は場合によって１つのチップに製造又はパッケイジングすることができる。また、マルチポートＤＲＡＭ６１００はモバイル機器に埋め込むことができる。
実施形態において、携帯用デバイスがスマートフォンである場合に、第１プロセッサ６２００には通信データの送受信及びデータ変復調機能を遂行するモデム６７００を連結することができる。
【０１０２】
大容量の情報格納をために第１プロセッサ６２００又は第２プロセッサ６３００にはＮＯＲタイプ或いはＮＡＮＤタイプフラッシュメモリを追加で連結することができる。
ディスプレイ部６４００はバックライトを有する液晶やＬＥＤ光源を有する液晶又はＯＬＥＤ等の素子としてタッチスクリーンを有することができる。ディスプレイ部６４００は文字、数字、絵等のイメージをカラーで表示する出力素子として機能する。
上述した実施形態で携帯用デバイス６０００はスマートフォン装置として主に説明されたが、必要である場合に構成要素を加減してスマートカードとして機能することができる。
【０１０３】
実施形態において、携帯用デバイス６０００は別のインターフェイスを介して外部の通信装置と連結することができる。通信装置はＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）プレーヤ、コンピュータ、セットトップボックス（ｓｅｔ  ｔｏｐ  ｂｏｘ、ＳＴＢ）、ゲーム機、デジタルカムコーダであり得る。
カメラユニット６６００はカメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）を含み、第２プロセッサ６３００と連結することができる。
【０１０４】
実施形態において、携帯用デバイス６０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）やモバイルＤＲＡＭ等をさらに提供することができる。
たとえ、図１５でマルチポート揮発性メモリにＤＲＡＭが設置されたことを例として示したが、本発明のマルチポート揮発性メモリには多様な種類の揮発性メモリや不揮発性メモリを使用することができる。
【０１０５】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲を逸脱しない限度内で様々に変形することができる。例えば、感知増幅部の細部的構成は使用環境や用途にしたがって多様に変化又は変形することができる。本発明で使用された特定な用語は本発明を説明するための目的で使用されたものであり、その意味を限定するか、或いは特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本発明の範囲は上述した実施形態に制限されてはならず、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等な範囲に対しても適用されなければならない。
【符号の説明】
【０１０６】
１０・・・半導体メモリ装置
１１・・・メモリセルアレイ
１１ａ・・・基準セル領域
１２・・・ローデコーダ
１３・・・カラムデコーダ
１４・・・感知増幅部
１４ａ・・・第１感知増幅器
１５・・・入出力バッファ
【図１】
2015118726.tif 000003
【図２】
2015118726.tif 000004
【図３】
2015118726.tif 000005
【図４】
2015118726.tif 000006
【図５】
2015118726.tif 000007
【図６】
2015118726.tif 000008
【図７】
2015118726.tif 000009
【図８】
2015118726.tif 000010
【図９】
2015118726.tif 000011
【図１０】
2015118726.tif 000012
【図１１】
2015118726.tif 000013
【図１２】
2015118726.tif 000014
【図１３】
2015118726.tif 000015
【図１４】
2015118726.tif 000016
【図１５】
2015118726.tif 000017