(57)【要約】【課題】電源電圧が印加されてからリセット信号の状態が変化するまでの時間を短くする。【解決手段】パワーオンリセット回路１は、正電源端子１０に接続されたＭＯＳ容量２と、入力端子がＭＯＳ容量２を介して正電源端子１０に接続され、出力端子からリセット信号を出力するインバータ４と、ゲートがインバータ４の出力端子に接続され、ソースがグランドに接続され、ドレインがＭＯＳ容量２を介して正電源端子１０に接続されるとともにインバータ４の入力端子に接続されたＮ型ＭＯＳトランジスタ３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
正電源端子に接続された容量素子と、
入力端子が前記容量素子を介して正電源端子に接続され、出力端子からリセット信号を出力する出力回路と、
ゲートが前記出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、
を備えるパワーオンリセット回路。
【請求項２】
前記出力回路はインバータにより構成される、
請求項１に記載のパワーオンリセット回路。
【請求項３】
正電源端子に接続された容量素子と、
入力端子が前記容量素子を介して正電源端子に接続され、出力端子から信号を出力する第１出力回路と、
入力端子が前記第１出力回路の出力端子に接続され、出力端子からリセット信号を出力し、前記第１出力回路に比べてダイナミックレンジが狭い第２出力回路と、
ゲートが前記第１出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記第１出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、
を備えるパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
従来、電源電圧の立ち上がりが遅い場合に対応して正常なリセット信号を出力するパワーオンリセット回路が知られている（例えば、特許文献１参照）。
図５は、従来のパワーオンリセット回路１００の回路構成を示す図である。パワーオンリセット回路１００は、正電源端子１１０とノードＮＸとの間に接続されたＭＯＳ（Metal-Oxide-Semiconductor）容量１０２と、ノードＮＸにドレインが接続され、ゲート及びソースがグランドに接続されて常にオフ状態に設定されたＮ型ＭＯＳトランジスタ１０３と、正電源端子１１０に電源電圧が印加された後、ノードＮＸの電位が閾値電圧以下に低下したときにリセット信号ＰＯＲを回路ブロック１２０に出力する、縦続接続されたインバータ１０４、１０５及び１０６とを備える。
【０００３】
このパワーオンリセット回路１００では、正電源端子１１０に電源電圧が印加されると、正電源端子１１０の電位は、０Ｖから所定の電位になるまで上昇を開始する。ここで、Ｎ型ＭＯＳトランジスタ１０３は、常にオフ状態であることから、オフリーク電流以外は流れない。このため、ノードＮＸの電位は、電荷保存則により正電源端子１１０の電位と同じように上昇を開始し、インバータ１０４の入力側の電位が電源電圧にほぼ等しくなる。よって、インバータ１０４の出力信号は、“Ｌｏ”であり、インバータ１０６のリセット信号ＰＯＲも“Ｌｏ”である。
【０００４】
その後、正電源端子１１０の電位が所定の電位まで上昇すると、ノードＮＸの電位も所定の電位とほぼ等しくなる。その後、ノードＮＸの電位は、Ｎ型ＭＯＳトランジスタ１０３のオフリーク抵抗とＭＯＳ容量１０２による時定数に従って指数関数的に低下する。ノードＮＸの電位が正電源端子１１０の電位の半分以下に低下すると、インバータ１０４の出力信号が“Ｌｏ”から“Ｈｉ”に変化し、インバータ１０６から出力されるリセット信号ＰＯＲも“Ｌｏ”から“Ｈｉ”に変化する。
【０００５】
パワーオンリセット回路１００において、ＭＯＳ容量１０２に保存された電荷の漏れは、常時オフ状態のＮ型ＭＯＳトランジスタのオフリーク電流によることから、非常に少ない。したがって、パワーオンリセット回路１００は、電源電圧の立ち上がりが遅かったとしても、ノードＮＸの電位が正電源端子１１０の電位に追随して上昇するので、正常なリセット信号ＰＯＲを出力することができる。
【０００６】
図６は、従来のパワーオンリセット回路２００の回路構成を示す図である。パワーオンリセット回路２００は、図５に示すパワーオンリセット回路１００に対して、Ｐ型ＭＯＳトランジスタ１０７を設けた回路である。このＰ型ＭＯＳトランジスタ１０７は、ドレインがインバータ１０４の出力側に接続され、ゲートがインバータ１０５の出力側に接続され、ソースが正電源端子１１０に接続されており、リセット信号ＰＯＲの出力部にヒステリシス特性を持たせている。これにより、パワーオンリセット回路２００は、ノードＮＸの電位にノイズが含まれていてもリセット信号ＰＯＲに対する影響を抑制することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５１０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、パワーオンリセット回路１００及びパワーオンリセット回路２００は、ＭＯＳ容量１０２に保存された電荷の漏れが非常に少ないことから、電源電圧が印加されてからＭＯＳ容量１０２の一方の電位がインバータ１０４の出力信号が変化する電位まで低下するまでに時間がかかる。よって、電源電圧が印加されてから、回路ブロック１２０においてリセットが解除され所定の動作が開始されるまでの時間が掛かるという問題がある。
【０００９】
そこで、本発明はこれらの点に鑑みてなされたものであり、電源電圧が印加されてからリセット信号の状態が変化するまでの時間を短くすることができるパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係るパワーオンリセット回路は、正電源端子に接続された容量素子と、入力端子が前記容量素子を介して正電源端子に接続され、出力端子からリセット信号を出力する出力回路と、ゲートが前記出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、を備えることを特徴とする。また、前記出力回路はインバータにより構成されてもよい。
【００１１】
本発明の第２の態様に係るパワーオンリセット回路は、正電源端子に接続された容量素子と、入力端子が前記容量素子を介して正電源端子に接続され、出力端子から信号を出力する第１出力回路と、入力端子が前記第１出力回路の出力端子に接続され、出力端子からリセット信号を出力し、前記第１出力回路に比べてダイナミックレンジが狭い第２出力回路と、ゲートが前記第１出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記第１出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源電圧が印加されてからリセット信号の状態が変化するまでの時間を短くすることができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るパワーオンリセット回路の回路構成図である。
【図２】第１の実施形態に係るパワーオンリセット回路の動作波形を示す図である。
【図３】第２の実施形態に係るパワーオンリセット回路の回路構成図である。
【図４】第２の実施形態に係るパワーオンリセット回路の動作波形を示す図である。
【図５】従来のパワーオンリセット回路の回路構成図（その１）である。
【図６】従来のパワーオンリセット回路の回路構成図（その２）である。
【発明を実施するための形態】
【００１４】
＜第１の実施形態＞
［パワーオンリセット回路１の構成］
図１は、第１の実施形態に係るパワーオンリセット回路１の回路構成図である。
パワーオンリセット回路１は、容量素子としてのＭＯＳ容量２と、Ｎ型ＭＯＳトランジスタ３と、出力回路としてのインバータ４とを備え、リセット信号ＰＯＲをリセット対象の回路ブロック２０に出力する。
【００１５】
ＭＯＳ容量２は、ソース及びドレインが正電源端子１０に接続されており、ゲートがＮ型ＭＯＳトランジスタ３のドレインに接続されている。なお、第１実施形態では、パワーオンリセット回路１は、ＭＯＳ容量２を設けることとしたがこれに限らない。パワーオンリセット回路１は、ＭＯＳ容量２の代わりに、例えばＭＩＭ（Metal-Insulator-Metal）容量等の他の容量素子を設けていてもよい。
【００１６】
Ｎ型ＭＯＳトランジスタ３は、ゲートがインバータ４の出力端子に接続され、ソースが負電源端子としてのグランドに接続され、ドレインがＭＯＳ容量２を介して正電源端子１０に接続されるとともにインバータ４の入力端子に接続されている。
【００１７】
インバータ４は、入力端子が、ＭＯＳ容量２を介して正電源端子１０に接続されているとともにＮ型ＭＯＳトランジスタ３のドレインに接続されている。また、インバータ４は、出力端子が、Ｎ型ＭＯＳトランジスタ３のゲートに接続されているとともに、回路ブロック２０に接続されており、出力端子から、回路ブロック２０にリセット信号ＰＯＲを出力する。なお、図示は省略するが、インバータ４の正電源端子は、正電源端子１０に接続されており、電源電圧が供給される。また、インバータ４の負電源端子は、グランドに接続されている。ここで、正電源端子１０の電位を電位ＶＤ、ＭＯＳ容量２とＮ型ＭＯＳトランジスタ３との間のノードＮＡの電位を電位ＶＡという。
【００１８】
［パワーオンリセット回路１の動作］
続いて、パワーオンリセット回路１の動作について説明する。図２は、第１の実施形態に係るパワーオンリセット回路１の動作波形を示す図である。図２において、縦軸はＶＤ、ＶＡ及びリセット信号ＰＯＲの電位、横軸は電源電圧が印加されてからの時間を示している。
正電源端子１０に電源電圧が印加される前において、正電源端子１０の電位ＶＤは、０Ｖであるため、ノードＮＡの電位ＶＡも０Ｖである。よって、ＭＯＳ容量２には電荷が蓄積されず、ＭＯＳ容量２の端子間電圧も０Ｖである。また、インバータ４の出力端子側の電位も０Ｖであるため、Ｎ型ＭＯＳトランジスタ３はオフ状態である。
【００１９】
続いて、図２に示す時刻ｔ０において正電源端子１０に電源電圧が印加されると、正電源端子１０の電位ＶＤは上昇を開始する。このとき、ノードＮＡは、端子間電圧が０ＶのＭＯＳ容量２を介して正電源端子１０に接続されていることから、ノードＮＡの電位ＶＡは、電荷保存則により正電源端子１０の電位ＶＤの上昇と同じように上昇を開始する。このため、インバータ４の出力信号は、“Ｌｏ”を維持し、インバータ４の出力端子側の電位は、０Ｖから変化しない。よって、Ｎ型ＭＯＳトランジスタ３は、オフ状態を維持する。
【００２０】
続いて、図２に示す時刻ｔ１において正電源端子１０の電位ＶＤが所定の電位ＶＤＤまで上昇すると、ノードＮＡの電位ＶＡも、所定の電位ＶＤＤとほぼ同じ電位まで上昇する。その後、ノードＮＡの電位ＶＡは、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗と、ＭＯＳ容量２とによる時定数に従って緩やかに低下する。
【００２１】
その後、図２に示す時刻ｔ２において、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、インバータ４の出力端子側の電位が上昇を開始し、インバータ１０４の出力信号が“Ｌｏ”から“Ｈｉ”に変化する。また、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗が低下し始め、ノードＮＡの電位ＶＡが急激に低下する。その後、インバータ４の出力端子側の電位がＮ型ＭＯＳトランジスタ３の閾値を超えると、Ｎ型ＭＯＳトランジスタ３はオン状態となり、ノードＮＡの電位ＶＡがほぼ０Ｖとなる。
【００２２】
［第１の実施形態の効果］
以上、第１の実施形態のパワーオンリセット回路１は、正電源端子１０に電源電圧が印加されてから、正電源端子１０の電位ＶＤが所定の電位ＶＤＤまで上昇し、さらにノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下するまで、Ｎ型ＭＯＳトランジスタ３がオフ状態を維持する。そして、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、Ｎ型ＭＯＳトランジスタ３のオフ抵抗が小さくなり、最終的にオン状態に変化する。
【００２３】
したがって、図５及び図６に示される、Ｎ型ＭＯＳトランジスタを常時オフに制御している従来のパワーオンリセット回路に比べて、電源電圧が印加されてからリセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間を短くすることができる。これにより、回路ブロック２０がリセット信号ＰＯＲを受けて所定の動作を開始するまでの時間を短くすることができる。
【００２４】
また、Ｎ型ＭＯＳトランジスタ３のゲートをインバータ４の出力端子と接続させることにより、正帰還がかかり結果としてヒステリシス特性を有する。具体的には、電源電圧が立ち上がる間に生じた電源ノイズにより電位ＶＡが変動しても、リセット信号ＰＯＲが“Ｈｉ”になった後にはＮ型ＭＯＳトランジスタ３がオフ状態になっているので、電位ＶＡが所定の時間以上“Ｌｏ”を継続しなければ、リセット信号ＰＯＲが“Ｈｉ”に維持される。したがって、ノードＮＡの電位ＶＡにノイズが含まれていても、当該ノイズのリセット信号ＰＯＲへの影響を抑制することができ、安定してリセット信号ＰＯＲを出力することができる。
【００２５】
また、パワーオンリセット回路１は、ヒステリシス特性を確保するために、図６に示すパワーオンリセット回路のように、ヒステリシス用のトランジスタを追加する必要がない。よって、パワーオンリセット回路１は、回路パターンの面積を小さくすることができる。
【００２６】
＜第２の実施形態＞
［インバータ４の入力ダイナミックレンジを広く設定する］
続いて、第２の実施形態について説明する。第２の実施形態のパワーオンリセット回路１は、第２出力回路としてのインバータ５及びインバータ６をさらに備え、第１出力回路としてのインバータ４の入力ダイナミックレンジが、第１の実施形態のインバータ４の入力ダイナミックレンジに比べて広く設定されている点で第１の実施形態と異なり、その他の点では同じである。
【００２７】
図３は、第２の実施形態に係るパワーオンリセット回路１の回路構成図である。図３に示すように、インバータ５とインバータ６とは直列に接続されている。インバータ５の入力端子は、インバータ４の出力端子に接続され、インバータ６の出力端子は、回路ブロック２０に接続されている。インバータ６は、回路ブロック２０にリセット信号ＰＯＲを出力する。
ここで、インバータ４は、第１の実施形態に係るインバータ４と比べて、回路利得が低く、入力ダイナミックレンジが広く設定されている。
また、インバータ５及びインバータ６は、インバータ４と比べて入力ダイナミックレンジが狭く設定されている。
【００２８】
［パワーオンリセット回路１の動作］
続いて、パワーオンリセット回路１の動作について説明する。図４は、第２の実施形態に係るパワーオンリセット回路１の動作波形を示す図である。図４において、縦軸は電位、横軸は時間を示している。
図４に示す時刻ｔ１までのパワーオンリセット回路１の動作は、第１の実施形態と同様であるので説明を省略する。
【００２９】
図４に示す時刻ｔ１において、ノードＮＡの電位ＶＡがほぼ所定の電位ＶＤＤまで上昇した後、ノードＮＡの電位ＶＡは、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗と、ＭＯＳ容量２とによる時定数に従って緩やかに低下する。
【００３０】
続いて、図４に示す時刻ｔ２’において、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、インバータ４の出力端子側の電位Ｖ３が上昇を開始する。ここで、第２の実施形態のインバータ４は、第１の実施形態のインバータ４に比べて入力ダイナミックレンジが大きいことから、時刻ｔ１から時刻ｔ２’までの時間は、第１の実施形態に係る時刻ｔ１から時刻ｔ２までの時間よりも短くなる。
【００３１】
続いて、インバータ４の出力端子側の電位Ｖ３が上昇したことに応じて、インバータ６の出力端子の電位も上昇を開始する。インバータ６の入力ダイナミックレンジは、第１の実施形態のインバータ４の入力ダイナミックレンジとほぼ同等であり、第１実施形態のリセット信号ＰＯＲと同等の立ち上がりのリセット信号ＰＯＲを出力する。これにより、第２の実施形態においてリセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間は、第１実施形態の当該時間に比べて短くなる。
【００３２】
［第２の実施形態の効果］
以上のとおり、第２の実施形態に係るパワーオンリセット回路１は、インバータ４の入力ダイナミックレンジが、第１の実施形態のインバータ４の入力ダイナミックレンジに比べて広く設定されているので、インバータ４の出力端子側の信号の立ち上がり時間を、第１の実施形態に比べて短くすることができる。
【００３３】
また、第２の実施形態に係るパワーオンリセット回路１は、インバータ５及びインバータ６を備えることで、リセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間を、さらに短くすることができる。
【００３４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３５】
例えば、第２の実施形態において、回路ブロック２０が遅い立ち上がりのリセット信号を許容できる場合には、インバータ５及びインバータ６を設けずに、インバータ４から出力される信号をリセット信号ＰＯＲとして回路ブロック２０に出力するようにしてもよい。
【符号の説明】
【００３６】
１・・・パワーオンリセット回路、２・・・ＭＯＳ容量、３・・・Ｎ型ＭＯＳトランジスタ、４、５、６・・・インバータ、１０・・・正電源端子、２０・・・回路ブロック、１００、２００・・・従来のパワーオンリセット回路、１０２・・・ＭＯＳ容量、１０３・・・Ｎ型ＭＯＳトランジスタ、１０４、１０５、１０６・・・インバータ、１０７・・・Ｐ型ＭＯＳトランジスタ、１２０・・・回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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