(57)【要約】【課題】チップイネーブル信号数を削減可能な実装変更を簡便かつ効率よく行うこと。【解決手段】メモリパッケージに含まれる各メモリチップは、前記チップアドレスとの比較対象であるｎビットの情報であって、自メモリチップを識別するための第１の情報を記憶する第１の記憶部と、ｎビットの前記第１の情報のうちの有効ビットを決定するための第２の情報を記憶する第２の記憶部と、前記第２の情報に基づいてｎビットの前記第１の情報および前記チップアドレスの有効ビットを決定する制御部とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
不揮発性のメモリセルアレイを有するメモリチップを複数個含むメモリパッケージと、
チップイネーブルおよびチップアドレスに基づいて前記メモリパッケージから１つのメモリチップを選択するコントローラとを備え、
前記各メモリチップは、
前記チップアドレスとの比較対象であるｎビット（ｎは２以上の整数）の情報であって、自メモリチップを識別するための第１の情報を記憶する第１の記憶部と、
ｎビットの前記第１の情報のうちの有効ビットを決定するための第２の情報を記憶する第２の記憶部と、
前記第２の情報に基づいてｎビットの前記第１の情報および前記チップアドレスの有効ビットを決定する制御部と、
を備えることを特徴とするメモリシステム。
【請求項２】
前記第１の情報は、予め設定した所定個数まで複数のメモリチップを識別可能なビット数を有することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記制御部は、起動時に、各メモリチップのメモリセルアレイ領域に記憶されている前記第１および前記第２の情報を読み出して前記第１の記憶部および前記第２の記憶部に記憶することを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記コントローラは、起動時に、前記第２の記憶部に第２の情報を設定するためのコマンドを前記メモリパッケージに送信することを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記コマンドはブロードキャストコマンドであり、前記メモリパッケージ内の複数のメモリチップに一斉に送信されることを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記制御部は、チップイネーブル当たりの記憶容量を示す第３の情報値を前記コントローラに出力する際、複数の異なる前記第２の情報値に対応して異なる値の第３の情報値を前記コントローラに出力することを特徴とする請求項１に記載のメモリシステム。
【請求項７】
不揮発性のメモリセルアレイを有するメモリチップを複数個含むメモリパッケージと、チップイネーブルおよびチップアドレスに基づいて前記メモリパッケージから１つのメモリチップを選択するコントローラとをアセンブリするメモリシステムのアセンブリ方法において、
前記不揮発性のメモリセルアレイに記憶される第２の情報であって、前記チップアドレスとの比較対象であるｎビット（ｎは２以上の整数）の第１の情報の有効ビットを決定するための第２の情報を変更設定する工程と、
変更設定される前記第２の情報に対応するようにコントローラのチップイネーブルピンと、メモリパッケージのチップイネーブルピンを配線接続する工程と、
を備えるメモリシステムのアセンブリ方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、複数の半導体メモリチップが内蔵されるチップパッケージを有するメモリシステムおよびメモリシステムのアセンブリ方法に関する。
【背景技術】
【０００２】
マルチチップパッケージ中の複数のメモリチップから１つのメモリチップを選択するために、コントローラは、チップイネーブルと、チップアドレスを使用する。
【０００３】
マルチチップパッケージが備えるチップイネーブルのピン数が多くなると、基板上にマルチチップパッケージを実装する際、マルチチップパッケージ側の複数のチップイネーブルピンと、これを制御するコントローラ側の複数のチップイネーブルピンとの配線が複雑になる。大容量のストレージを実現しようとする場合、マルチチップパッケージを基板上に多く搭載する必要が出てくるため、各パッケージから出ているチップイネーブルのピン数の合計が増大し、基板上での配線がさらに複雑になる。また、コントローラ側に存在するチップイネーブルピンが多いと、コントローラのチップ面積も増大し、その分コストアップの要因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２００５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、チップイネーブル信号数を削減可能なアセンブリ変更を簡便かつ効率よく行うことが可能なメモリシステムおよびメモリシステムのアセンブリ方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、メモリシステムは、不揮発性のメモリセルアレイを有するメモリチップを複数個含むメモリパッケージと、チップイネーブルおよびチップアドレスに基づいて前記メモリパッケージから１つのメモリチップを選択するコントローラとを備える。前記各メモリチップは、前記チップアドレスとの比較対象であるｎビット（ｎは２以上の整数）の情報であって、自メモリチップを識別するための第１の情報を記憶する第１の記憶部と、ｎビットの前記第１の情報のうちの有効ビットを決定するための第２の情報を記憶する第２の記憶部と、前記第２の情報に基づいてｎビットの前記第１の情報および前記チップアドレスの有効ビットを決定する制御部とを備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、メモリシステムの構成例を示すブロック図である。
【図２】図２は、メモリパッケージの内部構成例を示すブロック図である。
【図３】図３は、メモリチップの回路構成例を示すブロック図である。
【図４】図４は、第１の実施形態のＬＵＮ設定の一例を示す図である。
【図５】図５は、ＭＣＭ＝２の場合のチップイネーブルの配線およびＬＵＮ設定を示す図である。
【図６】図６は、第１の実施形態の電源オン時のメモリチップの動作手順を示すフローチャートである。
【図７】図７は、読み出しオペレーションの一例を示すタイムチャートである。
【図８】図８は、５サイクルで入力されるアドレス信号の一例を示すものである。
【図９】図９は、読み出し時のメモリチップ動作手順を示すフローチャートである。
【図１０】図１０は、書き込みオペレーションの一例を示すタイムチャートである。
【図１１】図１１は、ＭＣＭ＝２からＭＣＭ＝４に変更した場合のチップイネーブルの配線およびＬＵＮ設定を示す図である。
【図１２】図１２は、メモリシステムのアセンブリ手順を示す工程図である。
【図１３】図１３は、ＭＣＭ＝２からＭＣＭ＝８に変更した場合のチップイネーブルの配線およびＬＵＮ設定を示す図である。
【図１４】図１４は、メモリパッケージの実装構造を示す断面図である。
【図１５】図１５は、メモリパッケージの実装構造を示す斜視図である。
【図１６】図１６は、メモリパッケージのはんだボールの配置を示す平面図である。
【図１７】図１７は、第２の実施形態の電源オン時のメモリチップの動作手順を示すフローチャートである。
【図１８】図１８は、第２の実施形態の電源オン時のコントローラの動作手順を示すフローチャートである。
【図１９】図１９は、第２の実施形態のメモリチップの回路構成例を示すブロック図である。
【図２０】図２０は、第３の実施形態のメモリチップの回路構成例を示すブロック図である。
【図２１】図２１は、リードＩＤオペレーションの一例を示すタイムチャートである。
【図２２】図２２は、リードＩＤオペレーションを行う際の制御部の動作を示すフローチャートである。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるメモリシステムおよびメモリシステムのアセンブリ方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１に、メモリシステム１００の構成例を示す。メモリシステム１００は、ホストインタフェース２を介してホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部記憶装置として機能する。ホスト１は、例えば、パーソナルコンピュータ、タブレット、スマートフォン、携帯電話、撮像装置などである。
【００１０】
メモリシステム１００は、不揮発性半導体メモリとしてのＮＡＮＤフラッシュ１０（以下、ＮＡＮＤと略す）と、ＮＡＮＤ１０に対する制御を行うコントローラ２０と、ＮＡＮＤ１０とコントローラ２０とを接続するＮＡＮＤインタフェース（以下、ＮＡＮＤＩ／Ｆと略す）３０とを備える。なお、不揮発性メモリとしては、ＮＡＮＤフラッシュ１０のような不揮発性半導体メモリに限定されず、ＲｅＲＡＭ（Resistance Random Access Memory））、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などデータ格納可能なメモリであれば良い。
【００１１】
ＮＡＮＤＩ／Ｆ３０は、複数のチャネル（この場合は、４チャネルｃｈ０〜ｃｈ３）分のコントロールＩ／Ｏ（ＣｔｒｌＩ／Ｏ）信号と、複数のチップイネーブル信号/ＣＥ０−/ＣＥｎと、複数のレディビジー信号（Ｒ／Ｂ０−Ｒ／Ｂｍ）を含む。ＣｔｒｌＩ／Ｏ信号には、コントロール信号線として、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（/ＷＥ）、リードイネーブル信号（/ＲＥ）、ライトプロテクト信号（/ＷＰ）、データストローブ信号（ＤＱＳ）などが含まれ、コマンド、アドレス、データ信号線として、Ｉ／Ｏ信号線ＩＯ０〜ＩＯ７を含む。Ｉ／Ｏ信号線ＩＯ０〜ＩＯ７は、８ビットとしているが、他のビット数でもよい。ＮＡＮＤ１０およびコントローラ２０をプリント基板（ＰＣＢ：printed circuit board）上に実装することで、メモリシステム１００が構成される。
【００１２】
ＮＡＮＤ１０は、複数のメモリチップによって構成されている。各メモリチップは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは多値記憶が可能である。各メモリチップは、データ消去の単位である物理ブロックを複数配列して構成される。また、ＮＡＮＤ１０では、物理ページごとにデータの書き込み及びデータの読み出しが行われる。物理ブロックは、複数の物理ページによって構成されている。
【００１３】
コントローラ２０は、ホスト１から送信されたコマンドに従い、ＮＡＮＤ１０から読出しや書込みなどの制御などを行う。
【００１４】
図２に、ＮＡＮＤ１０を構成するマルチチップパッケージ（メモリパッケージ）１５の一例を示す。本実施形態では、図１のＮＡＮＤ１０は、１つのメモリパッケージ１５によって構成されるものとする。ＮＡＮＤ１０を、複数のメモリパッケージ１５によって構成してもよい。メモリパッケージ１５は、１６個のメモリチップ＃０〜＃１５と、８本のチップイネーブルピン/ＣＥ０−/ＣＥ７を有する。負論理を示す「/」は、これ以降、記載を省略する。すなわち、このパッケージ１５においては、メモリパッケージ１５の１つのチップイネーブルピンは、内部配線５によって２つのメモリチップのチップイネーブルピンと電気的に接続されている。言い換えると、メモリパッケージ１５の１つのチップイネーブルピン（以下、ＣＥピンと略す）により複数のメモリチップが選択される。
【００１５】
メモリパッケージ１５のＣＥピンＣＥ０は、メモリチップ＃０，＃１のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ１は、メモリチップ＃２，＃３のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ２は、メモリチップ＃４，＃５のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ３は、メモリチップ＃６，＃７のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ４は、メモリチップ＃８，＃９のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ５は、メモリチップ＃１０，＃１１のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ６は、メモリチップ＃１２，＃１３のＣＥピンに電気的に接続され、メモリパッケージ１５のＣＥピンＣＥ７は、メモリチップ＃１４，＃１５のＣＥピンに電気的に接続されている。メモリチップ＃０，＃１，＃４，＃５はチャネル０（ｃｈ０）に接続され、メモリチップ＃２，＃３，＃６，＃７はチャネル１（ｃｈ１）に接続され、メモリチップ＃８，＃９，＃１２，＃１３はチャネル２（ｃｈ２）に接続され、メモリチップ＃１０，＃１１，＃１４，＃１５はチャネル３（ｃｈ３）に接続されている。
【００１６】
図２に示すように、１つのメモリパッケージ１５に複数のメモリチップ＃０〜＃１５が搭載される場合、チップイネーブル信号ＣＥと、チップアドレスＣＡＤＤが定義され、チップイネーブル信号ＣＥおよびチップアドレスＣＡＤＤに基づき複数のメモリチップ＃０〜＃１５の中から１つのメモリチップを選択することが可能となる。チップアドレスＣＡＤＤは、コントローラ２０から入力されるアドレス信号の一部に含まれる。チップアドレスＣＡＤＤは、各チャネルｃｈ０〜ｃｈ３のＣｔｒｌＩ／Ｏ信号中のＩ／Ｏ信号線ＩＯ０〜ＩＯ７を介して各メモリチップに入力される。
【００１７】
一般的には、チップイネーブル信号ＣＥによりＣＥピンをアサートすることにより、メモリパッケージ１５内の複数のメモリチップの中からアサートされたＣＥピンに接続された１〜複数のメモリチップを選択し、該選択された１〜複数のメモリチップの中からチップアドレスＣＡＤＤによって１つのメモリチップを選択することができる。図２に示すメモリパッケージ１５の場合は、８本のＣＥピンＣＥ０−ＣＥ７は、夫々２個のメモリチップを選択するために用いられる。また、１ビットのチップアドレスＣＡＤＤによって、ＣＥピンＣＥ０−ＣＥ７により選択された２個のメモリチップから１つのメモリチップを選択する。なお、メモリパッケージ１５に存在するメモリチップの個数分だけ、ＣＥピンが存在するケースでは、チップアドレスＣＡＤＤは必要ない。
【００１８】
次に、メモリチップ＃０〜＃１５の内部回路例を説明する。各メモリチップ＃０〜＃１５は、同一の構成を備えているので、ここではメモリチップ＃０の構成について説明する。
【００１９】
図３は、メモリチップ＃０の構成を示すブロック図である。メモリチップ＃０は、Ｉ／Ｏ制御部１１０、論理制御部１１１、制御部１１２、電圧発生回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、ステータスレジスタ１１６、カラムアドレスバッファ１１７、カラムデコーダ１１８、データレジスタ１１９、センスアンプ１２０、ロウアドレスバッファ１２１、ロウデコーダ１２２，メモリセルアレイ１３０、およびＲＯＭ領域１３５を備えている。
【００２０】
論理制御部１１１は、各種制御信号の入力ピン（ＣＥ，ＡＬＥなど）を介して各種制御信号の入力を受け付ける。Ｉ／Ｏ制御部１１０は、論理制御部１１１で受け付けた制御信号に基づいて、Ｉ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、論理制御部１１１は、受け付けた制御信号を制御部１１２に転送する。論理制御部１１１の入力ピンとして示されているＣＥは、メモリチップ＃０のチップイネーブルピンを示している。
【００２１】
制御部１１２は、論理制御部１１１を介して受信した各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）を含み、メモリチップ＃０全体の動作を制御する。
【００２２】
Ｉ／Ｏ制御部１１０は、Ｉ／Ｏ信号ピンＩ／Ｏ０−Ｉ／Ｏ７を介してコントローラ２０との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ制御部１１０がＩ／Ｏ信号ピンＩ／Ｏ０−Ｉ／Ｏ７を介してＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ１１５、コマンドレジスタ１１４、データレジスタ１１９に振り分けられて格納される。
【００２３】
なお、Ｉ／Ｏ信号ピンは、ここでは８ビットとしているので、Ｉ／Ｏ信号ピンを介して一度に８ビットのアドレスを転送することができる。これに対して、コントローラ２０から送信されてくるアドレスのビット数は８ビットよりも多い場合が多い。したがって、Ｉ／Ｏ制御部１１０には、８ビットのＩ／Ｏ信号ピンを介してアドレスが複数回に分けて送信されてくる。アドレスレジスタ１１５は、複数回に分けて送信されてきたアドレスを蓄積し、１つに結合する。
【００２４】
なお、後述するが、結合されたアドレスのうちの上位数ビット（この実施形態では３ビット）は、メモリチップを識別するチップ識別ビットとしてのチップアドレスＣＡＤＤとして用いられる。すなわち、結合されたアドレスは、上位から、チップアドレスＣＡＤＤ、ロウアドレス、カラムアドレスを含んでいる。チップアドレスＣＡＤＤは、アドレスレジスタ１１５から制御部１１２に入力され、ロウアドレスは、アドレスレジスタ１１５からロウアドレスバッファ１２１に入力され、カラムアドレスは、アドレスレジスタ１１５からカラムアドレスバッファ１１７に入力される。
【００２５】
制御部１１２は、電圧発生回路１１３に、発生すべき電圧値、電力供給タイミングを指示する。電圧発生回路１１３は、制御部１１２の制御に従って、メモリセルアレイ１３０およびその周辺回路に電力を供給する。ステータスレジスタ１１６には、メモリセルアレイに対する書き込みが成功したか否かを示すステータス情報、メモリセルアレイに対する消去が成功したか否かを示すステータス情報などが格納される。これらのステータス情報は、Ｉ／Ｏ制御部１１０によってコントローラ２０に応答信号として送信される。
【００２６】
メモリセルアレイ１３０は、ＮＡＮＤ型のメモリセルが配列されて構成されており、ホスト１からのライトデータが格納される。メモリセルアレイ１３０は、それぞれ複数の物理ブロックを含むプレーン０（ｐｌａｎｅ０）、プレーン１（ｐｌａｎｅ１）の２つの領域（District）に分割されている。プレーン０及びプレーン１は、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データレジスタ等）を備えており、同時に消去／書き込み／読み出しを行うことが可能である。なお、メモリセルアレイ１３０は、複数のプレーンに分割されていなくてもよい。
【００２７】
メモリセルアレイ１３０は、メモリシステム１００の管理情報が格納されるＲＯＭ領域１３５を含む。ＲＯＭ領域１３５は、メモリセルアレイ１３０の一部であり、メモリセルアレイ１３０と同様、ＮＡＮＤ型のメモリセルで構成される領域である。ＲＯＭ領域１３５は、例えば、メモリチップ＃０の製造者またはメモリシステム１００の製造者は書き換え可能であるが、メモリシステム１００のユーザはアクセス（読み出し、書き込み、消去）することはできない。ＲＯＭ領域１３５には、各種の管理情報が記憶される。管理情報の一つに、ＭＣＭ（multichip module）１４０と、ＬＵＮ（Logical Unit Number）１４５が含まれる。このＭＣＭ１４０と、ＬＵＮ１４５については、後で詳述する。
【００２８】
ロウデコーダ１２２、カラムデコーダ１１８、センスアンプ１２０は、制御部１１２による制御に基づいて、メモリセルアレイ１３０に対するアクセスを実行する。ロウデコーダ１２２は、ロウアドレスに対応するワード線を選択し、選択したワード線を活性化する。カラムデコーダ１１８は、カラムアドレスに対応するビット線を選択して活性化する。センスアンプ１２０は、カラムデコーダ１１８により選択されたビット線に電圧を印加して、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ１１９に格納されているデータを書き込む。また、センスアンプ１２０は、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ１１９に格納する。データレジスタ１１９に格納されたデータは、データ線を通してＩ／Ｏ制御部１１０に送られ、Ｉ／Ｏ制御部１１０からコントローラ２０へ転送される。
【００２９】
制御部１１２は、ＭＣＭレジスタ１４０ａとＬＵＮレジスタ１４５ａを有している。各メモリチップが電源オンされると、ＲＯＭ領域１３５に記憶されていたＭＣＭ１４０およびＬＵＮ１４５が読み出されて、ＭＣＭレジスタ１４０ａ、ＬＵＮレジスタ１４５ａに記憶される。
【００３０】
ＬＵＮは、各メモリチップを識別するためのｎビット（ｎは２以上の整数）の情報である。各メモリチップは、ＬＵＮによってナンバリングされている。ＬＵＮは、コントローラ２０のチップイネーブル信号ＣＥをアサートにすることにより選択される複数のメモリチップから１つのメモリチップをチップアドレスＣＡＤＤによって選択する際に、チップアドレスＣＡＤＤと比較される対象である。この比較の結果、チップアドレスＣＡＤＤと一致したＬＵＮが設定されているメモリチップが選択される。
【００３１】
図１に示すように、メモリパッケージ１５はコントローラ２０と接続される。メモリパッケージ１５のチップイネーブルピンとコントローラ２０のチップイネーブルピンが電気的に接続される。コントローラ２０の１つのＣＥピンに接続されるメモリチップのＣＥピンの個数が予め決められている場合(例えば、２つ)には、その２つのメモリチップを識別するための１ビットのＬＵＮをメモリチップに事前に格納しておけばよい。同様に、コントローラ２０の１つのＣＥピンに接続されるメモリチップのＣＥピンの個数が４個と予め決められている場合は、４つのメモリチップを識別するための２ビットのＬＵＮをメモリチップに事前に格納しておけばよい。さらに、コントローラ２０の１つのＣＥピンに接続されるメモリチップのＣＥピンの個数が８個と予め決められている場合は、８つのメモリチップを識別するための３ビットのＬＵＮをメモリチップに事前に格納しておけばよい。
【００３２】
本実施形態では、コントローラのＣＥピンに接続されるメモリチップＣＥピンの個数が可変であるとする。つまり、コントローラ２０をメモリパッケージ１５と接続する際に、コントローラ２０の複数のＣＥピンと、メモリパッケージの複数のＣＥピンとの接続関係を可変にできる（選択できる）ものとする。例えば、コントローラ２０とメモリパッケージ１５がＰＣＢ上で配線接続されてアセンブリされる段階で、コントローラの１つのＣＥピンに接続されるメモリチップのチップイネーブルピンの数を２個、４個、８個…２ｎ個というように選択できるものとする。詳細は後述するが、本実施形態では、コントローラの１つのＣＥピンに接続されるメモリチップのチップイネーブルピンの数を２のｎ乗個まで拡張可能とするためには、各メモリチップに格納されるＬＵＮをｎビットのビット情報とする。例えば、コントローラ２０の１つのＣＥピンに接続されるメモリチップ数を１６個（＝２の４乗）まで拡張可能とするためには、各メモリチップに４ビットのＬＵＮを格納する。
【００３３】
本実施形態では、コントローラ２０の１つのＣＥピンに接続されるメモリチップ数を８個（＝２の３乗）まで拡張可能なように、図４に示すように、各メモリチップ＃０〜＃１５に３ビットのＬＵＮを格納している。図４の各メモリチップ＃０〜＃１５の内部に記載されたＬＵＮ値は、メモリセルアレイ１３０のＲＯＭ領域１３５に格納されるＬＵＮ１４５を示している。ＬＵＮは、前述したように、メモリチップの製造者またはメモリシステム１００の製造者が書き換え可能である。図４では、図２に示したように、ＮＡＮＤ１０を１６個のメモリチップで構成した場合のＬＵＮ設定の一例を示している。図４においては、ＣＥピンＣＥ０〜ＣＥ３に接続されるメモリチップ＃０〜メモリチップ＃７をＬＵＮ＝０００〜ＬＵＮ＝１１１に設定し、同様にＣＥピンＣＥ４〜ＣＥ７に接続されるメモリチップ＃８〜メモリチップ＃１５をＬＵＮ＝０００〜ＬＵＮ＝１１１に設定している。
【００３４】
ＬＵＮを３ビットとすることで、図４に示すメモリパッケージに対して、図５、図１１、図１３に示すような、メモリパッケージとコントローラ２０との接続が可能となる。
【００３５】
このようにコントローラ２０の１つのＣＥピンに接続されるメモリチップ数を２のｎ乗個まで拡張可能とした場合、コントローラ２０の複数のＣＥピンと、メモリパッケージの複数のＣＥピンとの接続関係の変更に応じてコントローラのＣＥピンに接続されるメモリチップのＣＥピンの個数が異なる。また、コントローラのＣＥピンに接続されるメモリチップのＣＥピンの個数が異なるということは、メモリチップを識別するために必要なＬＵＮのビット数が異なることを意味する。そこで、ｎビットのＬＵＮのビット列中のどのビットを有効とするかをＭＣＭによって決定する。
【００３６】
メモリセルアレイ１３０のＲＯＭ領域１３５に格納されるＭＣＭ１４０は、ＬＵＮのビット列中のどのビットを有効とするかを決定するための情報である。ＭＣＭ１４０は、コントローラ２０の１つのＣＥピンに電気的に接続されているメモリチップのＣＥピンの個数によって決定される。換言すれば、ＭＣＭは、コントローラ２０の１つのＣＥピンに電気的に接続されているメモリチップの個数によって決定される。コントローラ２０のＣＥピンの個数がＬ個、メモリパッケージに搭載されているメモリチップの数がＭ個である場合、ＭＣＭ＝Ｍ／Ｌで求められる。例えば、コントローラ２０のＣＥピンの個数が４で、このコントローラ２０に１６個のメモリチップが搭載されるメモリパッケージが接続される場合、メモリパッケージのＣＥピンの個数に関係なく、ＭＣＭ＝１６／４＝４となる。従って、ＭＣＭは、ＮＡＮＤ１０とコントローラ２０をアセンブリするメモリシステム１００の製造者によって決められる。
【００３７】
図４に示したように、ＬＵＮは３ビットであるとする。ＭＣＭ＝１の場合は、コントローラ２０の１つのＣＥピンに１個のメモリチップが接続されているので、ＬＵＮとチップアドレスＣＡＤＤとの比較は必要ない。このため、ＭＣＭ＝１の場合は、ＬＵＮのビット列中の全てのビットを有効ビットとしては認識しない。有効ビットとは、チップアドレスＣＡＤＤとの比較対象となるビットである。
【００３８】
ＭＣＭ＝２場合は、コントローラ２０の１つのＣＥピンに２個のメモリチップが接続されているので、ＬＵＮとチップアドレスＣＡＤＤとの比較により２個のメモリチップを識別すればよい。このため、ＭＣＭ＝２の場合は、ＬＵＮのビット列中の下位１ビットを有効ビットとして認識させ、上位２ビットは無視する。
【００３９】
ＭＣＭ＝４場合は、コントローラ２０の１つのＣＥピンに４個のメモリチップが接続されているので、ＬＵＮとチップアドレスＣＡＤＤとの比較により４個のメモリチップを識別すればよい。このため、ＭＣＭ＝４の場合は、ＬＵＮのビット列中の下位２ビットを有効ビットとして認識させ、上位１ビットは無視する。
【００４０】
ＭＣＭ＝８の場合は、コントローラ２０の１つのＣＥピンに８個のメモリチップが接続されているので、ＬＵＮとチップアドレスＣＡＤＤとの比較により８個のメモリチップを識別すればよい。このため、ＭＣＭ＝８の場合は、ＬＵＮのビット列中の全３ビットを有効ビットとして認識させる。
【００４１】
図５に、ＭＣＭ＝２の場合のメモリシステム１００の構成例を示す。メモリパッケージの製造段階では、メモリパッケージの８本のＣＥピンＣＥ０−ＣＥ７に、コントローラ２０のＣＥピンが１対１に接続されることを想定している。ＮＡＮＤ１０を構成するメモリパッケージ１５は、８本のＣＥピンＣＥ０−ＣＥ７を有し、メモリパッケージ１５は１６個のメモリチップ＃０〜＃１５を内蔵しているので、メモリパッケージ１５の製造段階では、ＭＣＭ＝２に設定される。図５の場合は、コントローラ２０のＣＥピンとメモリパッケージ１５のＣＥピンは１対１に接続されているので、コントローラ２０とメモリパッケージ１５とのＣＥピンの配線を行ってメモリシステム１００のアセンブリを行った後においても、メモリパッケージ１５側からみたチップイネーブル信号の本数に変化はない。このため、メモリシステム１００のアセンブリを行った後においても、ＭＣＭ＝２のままでよい。図６の各メモリチップ＃０〜＃１５中に記入しているＭＣＭ＝２,ＬＵＮ＝０００，〜，１１１は、各メモリチップ＃０〜＃１５のＲＯＭ領域１３５に設定されているＭＣＭ１４０と、ＬＵＮ１４５を示している。ＭＣＭ（ＭＣＭ＝２）は、アセンブリの前後で変更する必要はない。
【００４２】
図６は、メモリシステム１００の電源オン時における各メモリチップ＃０〜＃１５の動作を示すフローチャートである。各メモリチップ＃０〜＃１５の制御部１１２は、電源オンを検出すると（ステップＳ１００）、電圧設定、動作タイミング設定、各種パラメータ設定を含むイニシャライズ処理を実行する（ステップＳ１１０）。各メモリチップ＃０〜＃１５の制御部１１２は、ＲＯＭ領域１３５に記憶されているＭＣＭ１４０およびＬＵＮ１４５を読み出し（ステップＳ１２０）、読み出したＭＣＭ１４０およびＬＵＮ１４５を制御部１１２内のＭＣＭレジスタ１４０ａ、ＬＵＮレジスタ１４５ａに記憶する（ステップ１３０）。これにより、各メモリチップ＃０〜＃１５において、ＭＣＭレジスタ１４０ａにはＭＣＭ＝２が設定され、ＬＵＮレジスタ１４５ａには、ＲＯＭ領域１３５に記憶されたＬＵＮ１４５が設定される。なお、図６において、ＭＣＭ、ＬＵＮの読み出し、レジスタへの設定を明示するためにイニシャライズＳ１１０と別のステップとしてが、Ｓ１２０、Ｓ１３０はイニシャライズＳ１１０の一部であってもよい。
【００４３】
図７に、読み出し時のタイムチャートの一例を示す。まず、Ｉ／Ｏ信号線に第１読み出しコマンド（００ｈ）が入力され、その後アドレス信号Ａｄｄ１〜Ａｄｄ５が５回に分けて入力され、その後第２読み出しコマンド（３０ｈ）が入力される。第２読み出しコマンド（３０ｈ）の入力後、制御部１１２は、レディビジー信号Ｒ／Ｂをビジーにして、指定されたアドレスからの読み出し処理を実行する。メモリセルアレイ１３０の指定されたアドレスからデータが読み出され、データレジスタ１１９にセットされると、制御部１１２は、レディビジー信号Ｒ／Ｂをレディにする。そして、データレジスタ１１９にセットされたデータは、Ｉ／Ｏ制御部１１０によってＩ／Ｏ信号線に出力される。
【００４４】
図８は、５サイクルで入力されるアドレス信号の一例を示すものである。第１および第２サイクルで入力されるアドレス信号Ａｄｄ１,Ａｄｄ２には、カラムアドレスが含まれている。第３サイクルで入力されるアドレス信号Ａｄｄ３には、ページアドレスが含まれている。第４サイクルで入力されるアドレス信号Ａｄｄ４には、プレーンアドレスおよびブロックアドレスの一部が含まれている。第５サイクルで入力されるアドレス信号Ａｄｄ５には、ブロックアドレスの残りおよびチップアドレスＣＡＤＤが含まれている。チップアドレスＣＡＤＤは、３ビットのＬＵＮに対応して、Ａ３６−Ａ３８の３ビットで構成されている。
【００４５】
図９は読み出し時の各メモリチップ＃０〜＃１５の動作を示すフローチャートである。各メモリチップ＃０〜＃１５のＩ／Ｏ制御部１１０は、第１読み出しコマンド（００ｈ）を受信して、コマンドレジスタ１１４にセットする（ステップＳ２１０）。コマンドレジスタ１１４にセットされた第１読み出しコマンド（００ｈ）は、制御部１１２に入力される。各メモリチップ＃０〜＃１５のＩ／Ｏ制御部１１０は、カラムアドレスを受信して、アドレスレジスタ１１５にセットする。アドレスレジスタ１１５にセットされたカラムアドレスは、カラムアドレスバッファ１１７にバッファリングされる（ステップＳ２２０）。各メモリチップ＃０〜＃１５のＩ／Ｏ制御部１１０は、ページアドレス、プレーンアドレス、ブロックアドレスから成るロウアドレスを受信して、アドレスレジスタ１１５にセットする。アドレスレジスタ１１５にセットされたロウアドレスは、ロウアドレスバッファ１２１にバッファリングされる（ステップＳ２３０）。
【００４６】
各メモリチップ＃０〜＃１５のＩ／Ｏ制御部１１０は、チップアドレスＣＡＤＤを受信して、アドレスレジスタ１１５にセットする。アドレスレジスタ１１５にセットされたチップアドレスＣＡＤＤは、制御部１１２に入力される。Ｉ／Ｏ制御部１１０は、第２読み出しコマンド（３０ｈ）を受信して、コマンドレジスタ１１４にセットする。コマンドレジスタ１１４にセットされた第２読み出しコマンド（３０ｈ）は、制御部１１２に入力される（ステップＳ２４０）。
【００４７】
各メモリチップ＃０〜＃１５の制御部１１２は、ＭＣＭレジスタ１４０ａに記憶されたＭＣＭを参照する（ステップＳ２５０）。ＭＣＭレジスタ１４０ａおよびＬＵＮレジスタ１４５ａには、前述したように、各メモリチップ＃０〜＃１５の電源のオンの度に、ＲＯＭ領域１３５に記憶されているＭＣＭ１４０およびＬＵＮ１４５が読み出されて記憶されている。この場合、図５に示すように、ＭＣＭ＝２である。各メモリチップ＃０〜＃１５の制御部１１２は、ＭＣＭ値に基づいてＬＵＮレジスタ１４５ａに設定されたＬＵＮ３ビットおよびチップアドレスＣＡＤＤ３ビット中の有効ビットを決定する（ステップＳ２６０）。この場合は、ＭＣＭ＝２であるので、制御部１１２は、前述したように、ＬＵＮレジスタ１４５ａに設定されたＬＵＮ３ビット中の下位１ビットのみを有効ビットとして認識し、また３ビットのチップアドレスＣＡＤＤの下位１ビットＡ３６のみを有効ビットとして認識し、ＬＵＮ３ビット中の上位２ビットおよびチップアドレスＣＡＤＤの上位２ビットＡ３７，Ａ３８は無視する。
【００４８】
各メモリチップ＃０〜＃１５の制御部１１２では、自メモリチップのＣＥピンに入力されるチップイネーブル信号ＣＥがアサート（この場合はlow）であって、かつＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとの比較結果が一致していた場合に（ステップＳ２７０：Yes）、今回の読み出しは自メモリチップに対するものであると判定する。そして、制御部１１２は、カラムアドレスバッファ１１７およびロウアドレスバッファ１２１にバッファリングしたカラムアドレスおよびロウアドレスを用いてメモリセルアレイ１３０からデータを読み出し、読み出したデータをデータレジスタ１１９、Ｉ／Ｏ制御部１１０を介してＩ／Ｏ信号線に出力する（ステップＳ２８０）。一方、制御部１１２は、チップイネーブル信号ＣＥがネゲート（この場合はhigh）であるか、あるいはＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとの比較結果が一致していない場合は（ステップＳ２７０：No）、今回の読み出しは自メモリチップに対するものではないと判定し、読み出し処理を実行しない。
【００４９】
図１０に、書き込み時のタイムチャートの一例を示す。まず、Ｉ／Ｏ信号線に第１書き込みコマンド（８０ｈ）が入力され、その後アドレス信号Ａｄｄ１〜Ａｄｄ５が５回に分けて入力され、その後、書き込みデータＤａｔａ-ｉｎおよび第２書き込みコマンド（１０ｈ）が入力される。第２書き込みコマンド（１０ｈ）の入力後、制御部１１２は、レディビジー信号Ｒ／Ｂをビジーにして、指定されたアドレスに対する書き込み処理を実行する。メモリセルアレイ１３０の指摘されたアドレスに対してデータ書き込みが行われると、制御部１１２は、レディビジー信号Ｒ／Ｂをレディにする。
【００５０】
この書き込み処理の際にも、図９のステップＳ２５０〜Ｓ２８０で説明したように、ＭＣＭレジスタ１４０ａに記憶されたＭＣＭ値に基づいてＬＵＮとチップアドレスＣＡＤＤの有効ビットの選定が行われ、チップイネーブル信号ＣＥがアサートであって、ＬＵＮの有効ビットとＣＡＤＤの有効ビットとの比較が一致した場合に、書き込み処理が行われる。
【００５１】
つぎに、メモリシステム１００の製造者がチップイネーブルピンの数がより少ないコントローラとメモリパッケージとを接続してメモリシステム１００を構成する場合について説明する。メモリシステムの製造者は、図４に示したＮＡＮＤ１０を構成するメモリパッケージ１５と、図１１に示したコントローラ２０とを用いて、図１１に示すメモリシステム１００をアセンブリするとする。図４に示したメモリパッケージ１５では、８本のＣＥピンＣＥ０−ＣＥ７と、１６個のメモリチップ＃０〜＃１５を有するので、メモリパッケージ１５の製造者によって、アセンブリ前はＭＣＭ＝２に設定されている。また、各メモリチップ＃０〜＃１５のＲＯＭ領域１３５に設定されているＬＵＮは、図１１に示すように、アセンブリ前は、ＮＡＮＤ１０の製造者によってＬＵＮ＝０００，〜，１１１に設定されている。
【００５２】
図１１に示すコントローラ２０は、４本のＣＥピンＣＥ０−ＣＥ３を有する。コントローラ２０は、４本のＣＥピンＣＥ０−ＣＥ３を有しており、メモリパッケージ１５は１６個のメモリチップ＃０〜＃１５を有し、８本のチップイネーブルピンＣＥ０−ＣＥ７を有するので、コントローラ２０とメモリパッケージ１５を接続する場合、コントローラ２０の１つのＣＥピンに、４個のメモリチップが接続されることになり、ＭＣＭ＝４となる。
【００５３】
そこで、メモリシステム１００の製造者は、
（ａ）メモリパッケージ１５に含まれる全てのメモリチップ＃０〜＃１５のＲＯＭ領域１３５のＭＣＭ１４０をＭＣＭ＝４に変更設定すること
（ｂ）ＭＣＭ＝４となるようにＰＣＢ上で、コントローラ２０のＣＥピンＣＥ０−ＣＥ３とメモリパッケージ１５のＣＥピンＣＥ０−ＣＥ７の配線接続を行って、メモリシステム１００をアセンブリすること
を行う。但し、メモリシステム１００の製造者は、ＬＵＮ１４５の設定変更を行う必要はない。
【００５４】
第１の手法では、まず（ａ）の手順を行って、その後に（ｂ）の手順を行う。図１２は、第１の手法の作業手順を示すものである。メモリシステム１００の製造者は、メモリセル領域にアクセス可能なテスト装置を使用して、メモリパッケージ１５の各メモリチップ＃０〜＃１５のＲＯＭ領域１３５のＭＣＭ１４０をＭＣＭ＝２からＭＣＭ＝４に変更設定する（ステップＳ３００）。ＲＯＭ領域１３５のＭＣＭ１４０は、図６に示したように、メモリパッケージ１５の起動の度に、ＭＣＭレジスタ１４０ａにセットされるので、各メモリチップ＃０〜＃１５のＭＣＭレジスタ１４０ａのＭＣＭ値をＭＣＭ＝４に変更設定することができる。この後、メモリシステム１００の製造者は、コントローラ２０の４本のＣＥピンＣＥ０−ＣＥ３と、メモリパッケージ１５の８本のＣＥピンＣＥ０−ＣＥ７を、図１１に示したように、ＰＣＢ上で１対２となるように、配線接続する（ステップＳ３１０）。すなわち、コントローラ２０のＣＥ０をメモリパッケージ１５のＣＥ０およびＣＥ１に共通接続し、コントローラ２０のＣＥ１をメモリパッケージ１５のＣＥ２およびＣＥ３に共通接続し、コントローラ２０のＣＥ２をメモリパッケージ１５のＣＥ４およびＣＥ５に共通接続し、コントローラ２０のＣＥ３をメモリパッケージ１５のＣＥ６およびＣＥ７に共通接続する。
【００５５】
第２の手法では、まず（ｂ）の手順を行って、その後に（ａ）の手順を行う。すなわち、メモリシステム１００の製造者は、コントローラ２０の４本のＣＥピンＣＥ０−ＣＥ３と、メモリパッケージ１５の８本のＣＥピンＣＥ０−ＣＥ７を、図１１に示したように、ＰＣＢ上で１対２となるように配線接続するアセンブリの変更を行う。その後、メモリシステム１００の製造者は、コントローラ２０から所定のコマンド、アドレス、データをメモリパッケージ１５に送信することで、メモリパッケージ１５の各メモリチップ＃０〜＃１５のＲＯＭ領域１３５のＭＣＭ１４０をＭＣＭ＝２からＭＣＭ＝４に変更設定する。ＲＯＭ領域１３５のＭＣＭ１４０は、図６に示したように、メモリパッケージ１５の起動の度に、ＭＣＭレジスタ１４０ａにセットされるので、各メモリチップ＃０〜＃１５のＭＣＭレジスタ１４０ａのＭＣＭ値をＭＣＭ＝４に変更設定することができる。
【００５６】
図１１のメモリシステム１００の読み出し時、書き込み時には、各メモリチップ＃０〜＃１５の制御部１１２は、ＭＣＭレジスタ１４０ａに記憶されたＭＣＭ値を参照する（図９のステップＳ２５０）。この場合、ＭＣＭ＝４であるので、制御部１１２は、前述したように、ＬＵＮレジスタ１４５ａに設定されたＬＵＮ３ビット中の下位２ビットを有効ビットとし、また３ビットのチップアドレスＣＡＤＤの下位２ビットＡ３６，Ａ３７を有効ビットとし、ＬＵＮ３ビットの上位１ビットおよびチップアドレスＣＡＤＤの上位１ビットＡ３８は無視する（ステップＳ２６０）。
【００５７】
各メモリチップ＃０〜＃１５の制御部１１２では、自メモリチップに入力されるチップイネーブル信号ＣＥがアサート（この場合はlow）であって、かつＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとの比較が一致していた場合に（ステップＳ２７０：Yes）、読み出し処理、書き込み処理を実行する（ステップＳ２８０）。一方、制御部１１２は、チップイネーブル信号ＣＥがネゲート（この場合はhigh）であるか、あるいはＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとが一致していない場合は（ステップＳ２７０：No）、読み出し処理、書き込み処理を実行しない。
【００５８】
つぎに、図１３を用いて、メモリシステム１００の製造者による他のアセンブリ例を説明する。メモリシステム１００の製造者は、図４に示したＮＡＮＤ１０を構成するメモリパッケージ１５と、図１３に示したコントローラ２０とを用いて、図１３に示すメモリシステム１００をアセンブリするとする。図４に示したメモリパッケージ１５では、前述したように、アセンブリ前はＭＣＭ＝２に設定されている。また、各メモリチップ＃０〜＃１５のＲＯＭ領域１３５に設定されているＬＵＮは、図１７に示すように、アセンブリ前は、ＬＵＮ＝０００，〜，１１１に設定されている。
【００５９】
図１３示すコントローラ２０は、２本のＣＥピンＣＥ０，ＣＥ１を有する。コントローラ２０は、２本のＣＥピンＣＥ０，ＣＥ１を有しており、メモリパッケージ１５は１６個のメモリチップ＃０〜＃１５を有し、８本のチップイネーブルピンＣＥ０−ＣＥ７を有するので、コントローラ２０とメモリパッケージ１５を接続する場合、コントローラ２０の１つのチップイネーブルピンに、８個のメモリチップが接続されることになり、ＭＣＭ＝８となる。
【００６０】
そこで、メモリシステム１００の製造者は、前述したように、
（ａ）メモリパッケージ１５に含まれる全てのメモリチップ＃０〜＃１５のＲＯＭ領域１３５のＭＣＭ１４０をＭＣＭ＝８に変更設定すること
（ｂ）ＭＣＭ＝８となるようにＰＣＢ上で、コントローラ２０のＣＥピンＣＥ０，ＣＥ１とメモリパッケージ１５のＣＥピンＣＥ０−ＣＥ７の配線を行って、メモリシステム１００をアセンブリすること
を行う。但し、メモリシステム１００の製造者は、ＬＵＮ１４５の設定変更を行う必要はない。前述したように、（ａ）、（ｂ）の順番はどちらを先にしても良い。
【００６１】
図１３のメモリシステム１００においても、図１０に示したように、電源オンの際には、各メモリチップ＃０〜＃１５の制御部１１２は、メモリセルアレイのＲＯＭ領域１３５に記憶されているＭＣＭ１４０およびＬＵＮ１４５を読み出し、読み出したＭＣＭ１４０およびＬＵＮ１４５を制御部１１２内のＭＣＭレジスタ１４０ａ、ＬＵＮレジスタ１４５ａに記憶設定する。これにより、各メモリチップ＃０〜＃１５において、ＭＣＭレジスタ１４０ａにはＭＣＭ＝８が設定され、ＬＵＮレジスタ１４５ａには、ＲＯＭ領域１３５に記憶されたＬＵＮ１４５が設定される。
【００６２】
図１３のメモリシステム１００の読み出し時、書き込み時には、各メモリチップ＃０〜＃１５の制御部１１２は、ＭＣＭレジスタ１４０ａに記憶されたＭＣＭ値を参照する（図９のステップＳ２５０）。この場合、ＭＣＭ＝８であるので、制御部１１２は、前述したように、ＬＵＮレジスタ１４５ａに設定されたＬＵＮ３ビット中の全３ビットを有効ビットとし、また３ビットのチップアドレスＣＡＤＤの全ビットＡ３６，Ａ３７，Ａ３８を有効ビットとする（ステップＳ２６０）。
【００６３】
各メモリチップ＃０〜＃１５の制御部１１２では、自メモリチップに入力されるチップイネーブル信号ＣＥがアサート（この場合はlow）であって、かつＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとが一致していた場合に（ステップＳ２７０：Yes）、読み出し処理、書き込み処理を実行する（ステップＳ２８０）。一方、制御部１１２は、チップイネーブル信号ＣＥがネゲート（この場合はhigh）であるか、あるいはＬＵＮの有効ビットとチップアドレスＣＡＤＤとの有効ビットとが一致していない場合は（ステップＳ２７０：No）、読み出し処理、書き込み処理を実行しない。
【００６４】
図１４は、図２に示したメモリパッケージ１５の内部構成例を示す断面図である。図１５は、メモリパッケージ１５の一部の内部構成例を示す斜視図である。図１６は、メモリパッケージ１５の裏面を示す平面図である。図１４に示すように、本実施の形態の半導体パッケージ１５は、配線基板７と、配線基板７上に積層された１６枚のメモリチップ＃０〜＃１５と、ボンディングワイヤ９と、メモリチップ＃０〜＃１５およびボンディングワイヤ９を樹脂封止する樹脂封止体８と、配線基板７の裏面に格子状に配列するように形成されたはんだボール５０とから構成されている。この実施形態では、第１スタックにはメモリチップ＃０が搭載され、第２スタックにはメモリチップ＃２が搭載され、第３スタックにはメモリチップ＃１が搭載され、第４スタックにはメモリチップ＃３が搭載され、…、第１３スタックにはメモリチップ＃１２が搭載され、第１４スタックにはメモリチップ＃１４が搭載され、第１５スタックにはメモリチップ＃１３が搭載され、第１６スタックにはメモリチップ＃１５が搭載されている。
【００６５】
はんだボール１５がメモリパッケージ１５の入出力ピンであり、図１６に示すように、これらの入出力ピン中にメモリパッケージ１５のＣＥピン（ＣＥ０〜ＣＥ７）が含まれている。メモリパッケージ１５の８つのＣＥピンＣＥ０〜ＣＥ７は、丸線で囲んで示している。図１６では、図２に示した８つのＣＥピンＣＥ０〜ＣＥ７を含む２７２個の入出力ピンがレイアウトされている。図１６において、Ｖｃｃは電源電位ピン、Ｖｓｓは接地電位ピン、ＮＵは未使用ピン、ＮＣは未接続ピンである。
【００６６】
ボンディングワイヤ９は、積層されたメモリチップ＃０〜＃１５の端辺部に設けられたチップパッド２６と配線基板７の端辺部に設けられたボンディングパッド２７とを電気的に接続する。チップパッド２６がメモリチップの入出力ピンである。ボンディングパッド２７は、配線基板７の表面及び裏面に形成された配線パターンによりはんだボール５０と電気的に接続されている。表面に形成されたパターンと裏面に形成された配線パターンは、スルーホール２３により接続されている。
【００６７】
図２では、メモリパッケージ１５においては、メモリパッケージ１５の１つのＣＥピンは、内部配線５によって２つのメモリチップのＣＥピンと電気的に接続されているとした。図１５は、内部配線５を実現する実装配線の一例を示すものである。第１スタックのメモリチップ＃０のＣＥピンとしてのチップパッド２６ＣＥと、第３スタックのメモリチップ＃１のＣＥピンとしてのチップパッド２６ＣＥとを、ボンディングワイヤ９によって同一のボンディングパッド２７ＣＥに電気的に接続している。このボンディングパッド２７ＣＥは、配線基板７の配線パターン、スルーホール２３を介して、図１６に示す、メモリパッケージ１５のＣＥピンＣＥ０に接続されている。同様の配線接続を行うことで、メモリパッケージ１５の８つのＣＥピンＣＥ０〜ＣＥ７が、１６個のメモリチップのＣＥピンに接続されることになる。
【００６８】
なお、メモリチップのＣＥピンとしてのチップパッド２６ＣＥと、ボンディングパッド２７との接続を１対１とし、ボンディングパッド２７とＣＥピンとしてのはんだボール５０との接続をｎ対１とするように配線基板７の配線パターンを形成ことで、内部配線５を実現するようにしてもよい。
【００６９】
このようにこの第１の実施形態では、ＭＣＭ値に基づきＬＵＮおよびチップアドレスの有効ビットを選択し、選択したＬＵＮの有効ビットとチップアドレスの有効ビットの比較に基づき自メモリチップへのアクセスか否かを判定できるようにしたので、異なるＭＣＭの場合でもメモリパッケージ内の各メモリチップのＬＵＮ設定を共用化することができ、これにより、製品ラインアップが削減され、コストダウンに寄与する。また、ＭＣＭ値が登録設定された後のメモリシステムの製造段階で、チップイネーブル配線数を減少させる実装変更を行うことが可能となる。また、実装変更の際の、設定変更作業もＭＣＭ値の変更のみで済み、実装変更を簡便かつ効率よく行うことが可能となる。
【００７０】
（第２の実施形態）
第２の実施形態においては、メモリシステム１００の電源オンの度に、コントローラ２０がＭＣＭレジスタ１４０ａの設定値を再設定するように、コントローラ２０の制御シーケンスを変更する。
【００７１】
第２の実施形態の各メモリチップ＃０〜＃１５の内部構成は図３に示したものと同じである。図１７は、第２の実施形態におけるメモリシステム１００の電源オン時における各メモリチップ＃０〜＃１５の動作例を示すフローチャートである。各メモリチップ＃０〜＃１５の制御部１１２は、電源オンを検出すると（ステップＳ４００）、イニシャライズ処理を実行する（ステップＳ４１０）。各メモリチップ＃０〜＃１５の制御部１１２は、ＲＯＭ領域１３５に記憶されているＬＵＮ１４５を読み出し（ステップＳ４２０）、読み出したＬＵＮ１４５を制御部１１２内のＬＵＮレジスタ１４５ａに記憶する（ステップＳ４３０）。これにより、各メモリチップ＃０〜＃１５において、ＬＵＮレジスタ１４５ａには、ＲＯＭ領域１３５に記憶されたＬＵＮ１４５が設定される。このように、第２の実施形態においては、電源オン時、ＬＵＮ１４５のみがＬＵＮレジスタ１４５ａに設定され、ＭＣＭはＭＣＭレジスタ１４０ａには設定されない。
【００７２】
図１８は、メモリシステム１００のコントローラ２０の電源オン時の動作手順を示すものである。コントローラ２０は、電源のオンを検出すると（ステップＳ５００）、以下の処理を含むイニシャライズシーケンスを実行する。まず、コントローラ２０の全てのＣＥピンをアサートとし（ステップＳ５１０）、さらにＭＣＭを任意の値に設定するためのブロードキャストコマンドをＮＡＮＤ１０に出力する（ステップＳ５３０）。このブロードキャストコマンドによって、ＮＡＮＤ１０内の全メモリチップ＃０〜＃１５内のＭＣＭレジスタ１４０ａを一斉に、任意の値に設定することが可能となる（ステップＳ５３０）。
【００７３】
なお、第２の実施形態においては、図１９に示すような内部構成を有するメモリチップ＃０〜＃１５を採用することも可能である。図１９においては、電源電圧Ｖｓｓおよび接地電圧Ｖｃｃへの接続態様でＬＵＮ値をハードウエア的に固定設定するＬＵＮ設定回路１２５を内蔵させ、ＬＵＮ設定回路１２５への設定値でＬＵＮレジスタ１４５ａのレジスタ値を設定する。この場合、電源オン時に、ＲＯＭ領域１３５に記憶されたＬＵＮ１４５を読み出してＬＵＮレジスタ１４５ａに記憶する処理は行わない。
【００７４】
この第２の実施形態のメモリシステムによれば、メモリシステム１００の製造者がチップイネーブルの配線変更を行う場合、実際の配線変更作業の他に、ＭＣＭレジスタ値を再設定するためのイニシャライズシーケンスの変更処理を行うだけでよく、実装変更を簡便かつ効率よく行うことが可能となる。
【００７５】
（第３の実施形態）
第３の実施形態では、ＭＣＭの変更に応じたＩＤコード出力を行うようにしている。ＮＡＮＤ１０は、ＩＤコード出力という基本的な機能を持っている。コントローラ２０からのＩＤコード読み出し要求に応じて、各メモリチップ＃０〜＃１５は、製造者、プレーン数、電源電圧値などを含むＩＤコード情報を、コントローラ２０に出力する。このＩＤコード情報の一つに、チップイネーブルＣＥ当たりのメモリ容量を示す情報値がある。以下、この情報値を容量／ＣＥ情報という。そこで、第３の実施形態では、ＭＣＭの変更に応じた容量／ＣＥ情報を出力する。
【００７６】
図２０は、第３の実施形態における各メモリチップ＃０〜＃１５の内部構成例を示すものである。図２０では、ＩＤコードレジスタ１２６が追加されている。制御部１１２から出力されるＩＤコードはＩＤコードレジスタ１２６に一時記憶され、その後Ｉ／Ｏ制御部１１０を介してコントローラ２０に出力される。
【００７７】
図２１に、リードＩＤオペレーション時のタイムチャートの一例を示す。まず、コントローラ２０はＩ／Ｏ信号線に、リードＩＤコードコマンド（９０ｈ）を出力し、その後アドレス信号（００ｈ）を出力する。このリードＩＤコードコマンドおよびアドレス信号を受信した各メモリチップの制御部１１２は、製造者、プレーン数、電源電圧値、容量／ＣＥ情報などを含む複数のＩＤコード情報をＩＤコードレジスタ１２６に一時記憶する。Ｉ／Ｏ制御部１１０は、複数のＩＤコード情報を複数サイクルに分けてコントローラ２０に出力する。
【００７８】
図２２は、リードＩＤコードコマンドを受信したときの制御部１１２の動作例を示すフローチャートである。制御部１１２には、複数の異なるＭＣＭ値に対応して、異なる値の容量／ＣＥ値が出力されるようなロジックが組まれている。制御部１１２は、リードＩＤコードコマンドを受信すると、ＭＣＭレジスタ１４０ａに記憶されているＭＣＭ値を参照する（ステップＳ６００）。そして、制御部１１２は、一つのメモリチップの記憶容量が３２Ｇｂで１６個のメモリチップを含むメモリパッケージの場合、参照したＭＣＭ値が２であるときは（ステップＳ６１０）、チップイネーブル当たりの記憶容量値が例えば６４Ｇｂであることを示す容量／ＣＥ値（例えばＤＦｈ）を出力し（ステップＳ６２０）、ＭＣＭ値が４であるときは（ステップＳ６３０）、前記記憶容量値が例えば１２８Ｇｂであることを示す容量／ＣＥ値（例えば３Ａｈ）を出力し（ステップＳ６４０）、ＭＣＭ値が８であるときは（ステップＳ６５０）、前記記憶容量値が例えば２５６Ｇｂであることを示す容量／ＣＥ値（例えば３Ｃｈ）を出力する（ステップＳ６６０）。制御部１１２は、容量／ＣＥ値を例えば２サイクル目のＩＤコード情報として、ＩＤコードレジスタ１２６に出力する。この結果、ＭＣＭ値に対応した値をもつ容量／ＣＥ値が、他のＩＤコード情報とともにコントローラ２０に出力される。
【００７９】
このようにこの第３の実施形態においては、ＩＤコード読み出し要求がコントローラ２０から入力された場合、制御部１１２はＭＣＭレジスタ１４０ａを参照し、ＭＣＭレジスタ１４０ａに設定されたＭＣＭ値に対応する容量／ＣＥ値を出力することしているので、ＭＣＭ値が変更された場合も、変更されたＭＣＭ値に対応する容量／ＣＥ値をコントローラ２０に出力することが可能となる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１  ホスト装置、２  ホストインタフェース、＃０〜＃１５  メモリチップ、７  配線基板、８  封止樹脂、９  ボンディングワイヤ、１０  ＮＡＮＤフラッシュ、１５  メモリパッケージ、２０  コントローラ、２３  スルーホール、２６  チップパッド、２７  ボンディングパッド、３０  ＮＡＮＤインタフェース、４０  樹脂封止体、５０  はんだボール、１００  メモリシステム、１１０  Ｉ／Ｏ制御部、１１１  論理制御部、１１２  制御部、１１３  電圧発生回路、１１４  コマンドレジスタ、１１５  アドレスレジスタ、１１６  ステータスレジスタ、１１７  カラムアドレスバッファ、１１８  カラムデコーダ、１１９  データレジスタ、１２０  センスアンプ、１２１  ロウアドレスバッファ、１２２  ロウデコーダ、１２５  ＬＵＮ設定回路、１２６  ＩＤコードレジスタ、１３０  メモリセルアレイ、１３５  ＲＯＭ       領域、１４０  ＭＣＭ、１４０ａ  ＭＣＭレジスタ、１４５  ＬＵＮ、１４５ａ  ＬＵＮレジスタ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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