(57)【要約】      （修正有）【課題】ノイズの小さな抵抗素子を提供することを目的とする。【解決手段】Ｐ型半導体基板上部のＮ型拡散層１０２内に形成されたＰ型拡散抵抗素子１００ａを備えた半導体装置である。Ｐ型拡散抵抗素子１００ａは半導体抵抗層103からなる抵抗体と抵抗体上に形成された第１絶縁膜であるストレッサー膜１０６とを有する。第１絶縁膜は抵抗体に歪応力を与える絶縁膜であり、第１絶縁膜は抵抗体上に開口された、電流方向以外のキャリア移動度を低下させるスリット１０７を備えている。【選択図】図１
2015149455.tif 000002
【特許請求の範囲】
【請求項１】
基板上部又は基板上の半導体層内に形成された抵抗素子を備えた半導体装置であって、
前記抵抗素子は半導体抵抗層からなる抵抗体と前記抵抗体上に形成された第１絶縁膜とを有し、
前記第１絶縁膜は前記抵抗体に歪応力を与える絶縁膜であり、
前記第１絶縁膜は前記抵抗体上に開口されたスリットを備えている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記抵抗体はＰ型半導体抵抗層からなり、
前記第１絶縁膜は圧縮歪応力を有し、
前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記抵抗体はＮ型半導体抵抗層からなり、
前記第１絶縁膜は引張り歪応力を有し、
前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記抵抗体はＰ型半導体抵抗層からなり、
前記第１絶縁膜は引張り歪応力を有し、
前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記抵抗体はＮ型半導体抵抗層からなり、
前記第１絶縁膜は圧縮歪応力を有し、
前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である半導体装置。
【請求項６】
請求項１から５のうちのいずれか１項において、
前記抵抗素子は前記基板上部の半導体層内に形成された拡散抵抗素子である半導体装置。
【請求項７】
請求項１から５のうちのいずれか１項に記載の半導体装置において、
前記抵抗素子は前記基板上のポリシリコンからなる半導体層内に形成されたポリシリコン抵抗素子である半導体装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置において、
前記抵抗体上の全面積に対する前記スリットの開口面積の比は０％を超えて７０％以下である半導体装置。
【請求項９】
請求項１から７のうちのいずれか１項に記載の半導体装置において、
前記抵抗体上の全面積に対する前記スリットの開口面積の比は１０％〜３０％の範囲である半導体装置。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の半導体装置において、
前記抵抗体と前記第１絶縁膜との間に第２絶縁膜が介在している半導体装置。
【請求項１１】
基板上部又は基板上の半導体層内に形成された抵抗素子を備えた半導体装置であって、
前記抵抗素子は半導体抵抗層からなる抵抗体と前記抵抗体上に形成された第１絶縁膜とを有し、
前記第１絶縁膜は前記抵抗体に歪応力を与える絶縁膜であり、
前記第１絶縁膜は前記抵抗体上の一部に島状に形成されている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記抵抗体はＰ型半導体抵抗層からなり、
前記第１絶縁膜は圧縮歪応力を有し、
前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記抵抗体はＮ型半導体抵抗層からなり、
前記第１絶縁膜は引張り歪応力を有し、
前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記抵抗体はＰ型半導体抵抗層からなり、
前記第１絶縁膜は引張り歪応力を有し、
前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、
前記抵抗体はＮ型半導体抵抗層からなり、
前記第１絶縁膜は圧縮歪応力を有し、
前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である半導体装置。
【請求項１６】
請求項１１から１５のうちのいずれか１項において、
前記抵抗素子は前記基板上部の半導体層内に形成された拡散抵抗素子である半導体装置。
【請求項１７】
請求項１１から１５のうちのいずれか１項に記載の半導体装置において、
前記抵抗素子は前記基板上のポリシリコンからなる半導体層内に形成されたポリシリコン抵抗素子である半導体装置。
【請求項１８】
請求項１１から１７のうちのいずれか１項に記載の半導体装置において、
前記抵抗体と前記第１絶縁膜との間に第２絶縁膜が介在している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、低ノイズの抵抗素子の形成に関するものである。
【背景技術】
【０００２】
アナログ回路の抵抗素子には、半導体基板にイオン注入を行うことで形成した拡散層を抵抗体として使用する拡散抵抗素子や、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極として形成されるポリシリコンを抵抗体として使用するポリシリコン抵抗素子などがある。
【０００３】
一方、アナログ回路においては、信号（Ｓｉｇｎａｌ）とノイズ（Ｎｏｉｓｅ）の比であるダイナミックレンジ（Ｓ／Ｎ比）が重要特性となっている。アナログ回路は低周波領域の微弱な入力信号を扱うため、ダイナミックレンジ確保のためにノイズの低減が重要である。近年、回路内で発生するノイズの中には、ＭＯＳトランジスタなどの能動素子で発生するノイズ以外に、抵抗素子で発生するノイズもその割合が増加しており、抵抗素子のノイズの低減が重要な課題となっている。
【０００４】
ここで、抵抗素子のノイズの中で重要な低周波領域で発生する１／ｆノイズは、抵抗素子における抵抗体中の欠陥へのキャリアのトラップや、キャリア移動度のゆらぎによって発生すると考えられている。そのため、キャリア濃度の増加やキャリア移動度を向上させることで、１／ｆノイズを低減できることが分かっている。
【０００５】
一方、能動素子であるトランジスタのキャリア移動度を向上させる方法として、素子上に歪応力を有するキャップ膜を形成する方法がよく知られている。例えば特許文献１では、ＭＯＳトランジスタのゲート電極上に歪応力を有するキャップ膜を被覆形成することによって、トランジスタのキャリア移動度を増大させ、トランジスタの性能を向上させている。この場合、ＰＭＯＳ（チャネルがＰ型拡散層）に対しては圧縮歪応力を有する膜が、ＮＭＯＳ（チャネルがＮ型拡散層）に対しては引張り歪応力を有する膜が有効である。
【０００６】
同様に、抵抗素子においても、キャリア移動度を制御する目的で、抵抗素子上に歪応力を有するキャップ膜を形成する技術が知られている（例えば、特許文献２参照）。
【０００７】
一例として、図１９に従来の歪応力を有するキャップ膜（ストレッサー膜）が被覆形成された抵抗素子の平面図および断面図を示す。ここで、ストレッサー膜は抵抗体の全面を覆って形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２９２２３号公報
【特許文献２】特開平１１−１３５７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の歪応力を有するストレッサー膜が抵抗体の全面を覆うように形成された抵抗素子では、キャリア移動度を最大限に向上させることができず、抵抗素子の１／ｆノイズが十分に低減できないという課題がある。
【００１０】
例えば、図２０（ａ）に示すように、抵抗体の全面に圧縮歪応力を有するストレッサー膜が形成されたＰ型抵抗素子においては、圧縮応力によって抵抗長さ方向と幅方向の両方のホール移動度が増加するため、ホール移動度のゆらぎも増加し、１／ｆノイズを十分に低減できない。
【００１１】
また、図２０（ｂ）に示すように、抵抗体の全面に引張り歪応力を有するストレッサー膜が形成されたＮ型抵抗素子においては、引張り応力によって抵抗長さ方向と幅方向の両方の電子移動度が増加するため、電子移動度のゆらぎも増加し、１／ｆノイズを十分に低減できない。
【００１２】
そこで、本発明は、上記の課題に鑑みて、抵抗体上に歪応力を有するストレッサー膜を形成する場合において、抵抗両サイドからの応力に起因する抵抗体のキャリア移動度ゆらぎを緩和する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の第１の半導体装置は、基板上部又は基板上の半導体層内に形成された抵抗素子を備えた半導体装置であって、前記抵抗素子は半導体抵抗層からなる抵抗体と前記抵抗体上に形成された第１絶縁膜とを有し、前記第１絶縁膜は前記抵抗体に歪応力を与える絶縁膜であり、前記第１絶縁膜は前記抵抗体上に開口されたスリットを備えている。
【００１４】
また、本発明の第１の半導体装置において、前記抵抗体はＰ型半導体抵抗層からなり、  前記第１絶縁膜は圧縮歪応力を有し、前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である。
【００１５】
また、本発明の第１の半導体装置において、前記抵抗体はＮ型半導体抵抗層からなり、  前記第１絶縁膜は引張り歪応力を有し、前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である。
【００１６】
また、本発明の第１の半導体装置において、前記抵抗体はＰ型半導体抵抗層からなり、  前記第１絶縁膜は引張り歪応力を有し、前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である。
【００１７】
また、本発明の第１の半導体装置において、前記抵抗体はＮ型半導体抵抗層からなり、  前記第１絶縁膜は圧縮歪応力を有し、前記スリットは、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である。
【００１８】
また、本発明の第１の半導体装置において、前記抵抗素子は前記基板上部の半導体層内に形成された拡散抵抗素子である。
【００１９】
また、本発明の第１の半導体装置において、前記抵抗素子は前記基板上のポリシリコンからなる半導体層内に形成されたポリシリコン抵抗素子である。
【００２０】
また、本発明の第１の半導体装置において、前記抵抗体上の全面積に対する前記スリットの開口面積の比は０％を超えて７０％以下である。
【００２１】
また、本発明の第１の半導体装置において、前記抵抗体上の全面積に対する前記スリットの開口面積の比は１０％〜３０％の範囲である。
【００２２】
また、本発明の第１の半導体装置において、前記抵抗体と前記第１絶縁膜との間に第２絶縁膜が介在している。
【００２３】
また、本発明の第２の半導体装置は、基板上部又は基板上の半導体層内に形成された抵抗素子を備えた半導体装置であって、前記抵抗素子は半導体抵抗層からなる抵抗体と前記抵抗体上に形成された第１絶縁膜とを有し、前記第１絶縁膜は前記抵抗体に歪応力を与える絶縁膜であり、前記第１絶縁膜は前記抵抗体上の一部に島状に形成されている。
【００２４】
また、本発明の第２の半導体装置において、前記抵抗体はＰ型半導体抵抗層からなり、  前記第１絶縁膜は圧縮歪応力を有し、前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である。
【００２５】
また、本発明の第２の半導体装置において、前記抵抗体はＮ型半導体抵抗層からなり、  前記第１絶縁膜は引張り歪応力を有し、前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも長い形状である。
【００２６】
また、本発明の第２の半導体装置において、前記抵抗体はＰ型半導体抵抗層からなり、  前記第１絶縁膜は引張り歪応力を有し、前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である。
【００２７】
また、本発明の第２の半導体装置において、前記抵抗体はＮ型半導体抵抗層からなり、  前記第１絶縁膜は圧縮歪応力を有し、前記島状の第１絶縁膜は、前記抵抗体が延伸する抵抗長さ方向において、前記抵抗体の抵抗幅方向よりも短い形状である。
【００２８】
また、本発明の第２の半導体装置において、前記抵抗素子は前記基板上部の半導体層内に形成された拡散抵抗素子である。
【００２９】
また、本発明の第２の半導体装置において、前記抵抗素子は前記基板上のポリシリコンからなる半導体層内に形成されたポリシリコン抵抗素子である。
【００３０】
また、本発明の第２の半導体装置において、前記抵抗体と前記第１絶縁膜との間に第２絶縁膜が介在している。
【発明の効果】
【００３１】
本発明によると、半導体装置において、抵抗層上に絶縁膜を設け、当該絶縁膜に開口部を形成することで、電流方向以外の移動度の影響（ゆらぎ）を低減できるため、１／ｆノイズを低減できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係る圧縮歪応力のストレッサー膜を備えた半導体装置の平面図
【図２】本発明の第１の実施の形態に係る半導体装置の断面図
【図３】本発明の第１の実施の形態に係る半導体装置におけるストレッサー膜に形成されたスリットによるストレッサー膜にかかる応力を示す図
【図４】スリット開口率とノイズ比との関係を示す図
【図５】本発明の第１の実施の形態に係る半導体装置におけるノイズの周波数依存性を示す図
【図６】本発明の第１の実施の形態に係る引張り歪応力のストレッサー膜を備えた半導体装置の平面図
【図７】本発明の第１の実施の形態に係るストレッサー膜が矩形パターンの場合の半導体装置の平面図
【図８】本発明の第１の実施の形態に係る半導体装置における圧縮歪応力のストレッサー膜を短形パターンに形成し、隣接するスペースによってストレッサー膜にかかる応力を示す図
【図９】本発明の第１の実施の形態に係る半導体装置における引張り歪応力のストレッサー膜を短形パターンに形成し、隣接するスペースによってストレッサー膜にかかる応力を示す図
【図１０】本発明の第２の実施の形態に係る引張り歪応力のストレッサー膜を備えた半導体装置の平面図
【図１１】本発明の第２の実施の形態に係る半導体装置の断面図
【図１２】本発明の第２の実施の形態に係る半導体装置におけるストレッサー膜に形成されたスリットによるストレッサー膜にかかる応力を示す図
【図１３】本発明の第２の実施の形態に係る圧縮歪応力のストレッサー膜を備えた半導体装置の平面図
【図１４】本発明の第２の実施の形態に係るストレッサー膜が矩形パターンの場合の半導体装置の平面図
【図１５】本発明の第２の実施の形態に係る半導体装置における引張り歪応力のストレッサー膜を短形パターンに形成し、隣接するスペースによってストレッサー膜にかかる応力を示す図
【図１６】本発明の第２の実施の形態に係る半導体装置における圧縮歪応力のストレッサー膜を短形パターンに形成し、隣接するスペースによってストレッサー膜にかかる応力を示す図
【図１７】本発明の第３の実施の形態に係る圧縮歪応力のストレッサー膜を備えた半導体装置の平面図
【図１８】本発明の第３の実施の形態に係る半導体装置の断面図
【図１９】従来技術（特許文献２）に記載の半導体装置の平面図及び断面図
【図２０】従来技術（特許文献２）に記載の半導体装置におけるストレッサー膜に形成されたスリットによるストレッサー膜にかかる応力を示す図
【発明を実施するための形態】
【００３３】
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置について、図面を参照しながら説明する。
【００３４】
図１は、本実施の形態に係る半導体装置の一例であるＰ型拡散抵抗素子１００ａの平面図を示している。Ｐ型拡散抵抗素子１００ａは、ＳｉよりなるＰ型半導体基板１０１の上部に形成されたウエルとして機能するＮ型拡散層１０２の中に抵抗体となるＰ型拡散層１０３が形成され、抵抗体となるＰ型拡散層１０３上にこれに歪応力を与える絶縁膜であるストレッサー膜１０６および上層の配線層（図示せず）を繋ぐ金属プラグ１１０が形成されている。ここで、ストレッサー膜１０６には、抵抗体が延びる方向に長辺を有する開口部となるスリット１０７が、２つ並列して形成されている。
【００３５】
図２（ａ）は、図１のＡ−Ａ´線の断面図であり、図２（ｂ）は、図１のＢ−Ｂ´線の断面図である。図２（ａ）、図２（ｂ）に示すように、Ｐ型半導体基板１０１の表面部に、ウエルであるＮ型拡散層１０２が形成されている。
【００３６】
ここで、Ｐ型半導体基板１０１の面方位は（１００）である。Ｎ型拡散層１０２はリン（Ｐ）などのＮ型不純物のイオン注入によって形成され、濃度は３×１０12／ｃｍ2程度、拡散深さは２μｍ程度である。
【００３７】
Ｎ型拡散層１０２領域中の表面側に、抵抗体１０５となるＰ型拡散層１０３が形成されている。Ｐ型拡散層１０３はボロン（Ｂ）などのＰ型不純物のイオン注入によって形成され、濃度は４×１０15／ｃｍ2程度、拡散深さは１００ｎｍ程度である。
【００３８】
Ｎ型拡散層１０２表面上およびＰ型拡散層１０３の抵抗体１０５の表面上には下地絶縁膜１０４が形成されている。下地絶縁膜１０４は、例えばＴＥＯＳ膜やＮＳＧ膜、シリコン酸化膜などで形成されており、歪応力の効果を抵抗体１０５に有効に与えるために膜厚が３０ｎｍ程度以下の薄膜としている。
【００３９】
さらに、下地絶縁膜１０４上には、抵抗体１０５に歪応力を与える、絶縁膜としてのストレッサー膜１０６が形成されている。ストレッサー膜１０６の一例としては、プラズマＣＶＤ法で形成したＳｉＮ膜などの圧縮歪応力を有する膜を、膜厚２０ｎｍ〜５０ｎｍ程度で形成している。
【００４０】
また、Ｐ型拡散層１０３の電極引き出し領域１１１（抵抗体１０５以外の領域）の表面上には電極配線とのコンタクト抵抗を低減するための金属シリサイド層１０８が形成されている。金属シリサイド層１０８はＰ型拡散層１０３の電極引き出し部にＣｏなどの金属膜を堆積し、アニール処理を行うことで形成される。
【００４１】
Ｐ型半導体基板１０１上の全面には絶縁膜１０９と、絶縁膜１０９中に金属シリサイド層１０８と上層の配線層（図示せず）とを繋ぐ金属プラグ１１０が形成されている。一例として、絶縁膜１０９は膜厚８００ｎｍ〜９００ｎｍ程度のＢＰＳＧ膜であり、金属プラグ１１０はタングステンプラグである。
【００４２】
次に、図１を参照しながら、ストレッサー膜１０６の形状について詳細に説明する。
【００４３】
本実施の形態のストレッサー膜１０６にはスリット１０７が形成されている。
【００４４】
具体的には、図３に示すように、Ｐ型拡散層抵抗素子のホール移動度を向上させる圧縮歪応力のストレッサー膜１０６を形成する場合は、スリット１０７の形状は、抵抗長さ方向に長い長方形とし、長辺長は加工限界まで拡大している。一方、短辺長は０．５μｍ〜２．０μｍ程度としている。
【００４５】
本願発明者は、Ｐ型拡散抵抗素子１００ａについて、抵抗素子サイズをＷ／Ｌ＝１０μｍ／１０μｍ、ストレッサー膜１０６の膜厚を２６．５ｎｍ、下地絶縁膜１０４の膜厚を３０ｎｍとして評価を行った。なお、Ｌは電流の向きに沿った長さであり、Ｗは電流の向きに垂直な方向の長さである。
【００４６】
図４は、Ｐ型拡散抵抗素子１００ａのストレッサー膜１０６が形成された面に対するスリット１０７の開口部の面積の割合すなわちスリット開口率と１／ｆノイズのノイズ比との関係を示し、横軸がスリット開口率をパーセント表示で表し、縦軸がスリット開口率が１００パーセントのときのノイズを１として規格化したノイズ比を表す。
【００４７】
また、図５は、ストレッサー膜１０６に開口率を２４％（スリットサイズをＷ／Ｌ＝２μｍ／６μｍとし、スリットの数を２とする）としたときの、Ｐ型拡散抵抗素子１００ａの１／ｆノイズの周波数依存性を示すグラフであり、横軸が周波数、縦軸が１／ｆノイズを測定電流で規格化した値（測定電流の２乗で除算した値）である。なお、図５の縦軸においてｓｉｄは１／ｆノイズを表し、Ｉｒは測定電流の大きさを表す。また、記号「＾」はべき乗を表す。すなわち「＾２」は２乗を表す。また、図５においてＥは１０のべき乗を表す。例えば「１．Ｅ−１２」は「１×１０-12」を表す。
【００４８】
なお、図５において、ストレッサー膜１０６がない場合のＰ型拡散抵抗素子１００ａのグラフと、ストレッサー膜により表面が完全に覆われたＰ型拡散抵抗素子１００ａのグラフとが比較のために記載されている。
【００４９】
図４および図５の結果より、以下のことがわかる。
【００５０】
ストレッサー膜１０６は１／ｆノイズ悪化の要因となる抵抗体１０５の表面の不純物汚染やダメージ発生に対する保護膜としても機能するため、スリット１０７の（開口）全面積率（＝スリット１０７の全面積／（ストレッサー膜１０６の全面積＋スリット１０７の全面積））を大きくし過ぎると、図４の実験結果から明らかなように、１／ｆノイズが悪化してしまう。そこで、本実施の形態では、スリット１０７の（開口）全面積率を７０％以下に設定している。但し、より効果的に１／ｆノイズを低減するようにスリット１０７を設けたい場合（例えば、ノイズ比０．２以下とする場合）には、スリット１０７の開口率を１０％〜３０％とすればよい。
【００５１】
例えば、スリット１０７のサイズをＷ／Ｌ＝２μｍ／６μｍとしてＰ型拡散抵抗素子１００ａの中央に配置した場合（スリット１０７の開口率：１２％）を考えると、ノイズ比が０．１となり、１／ｆノイズが良好に低減されたＰ型拡散抵抗素子１００ａを得ることができる。
【００５２】
図５からわかるように、ストレッサー膜１０６に開口率２４％のスリット１０７を形成することで、ストレッサー膜１０６で抵抗体１０５の上の全面を被覆した場合に比べて、１／ｆノイズが約３０％に低減されている。
【００５３】
以上のように、本実施の形態の抵抗素子によれば、抵抗体１０５の上のストレッサー膜１０６にスリット１０７を形成し、電流が流れる方向以外のキャリア移動度を低下させることができるため、抵抗体１０５のキャリア移動度のばらつきを抑えることができ、１／ｆノイズを低減することができる。
【００５４】
本実施の形態では、図１に示すように、ストレッサー膜１０６のスリット１０７が上記の開口率を満たす範囲内で２つ配置された例を開示しているが、スリット１０７は少なくとも１つ以上配置されておれば本発明の効果を享受できるものであり、スリット１０７の数に制限はない。
【００５５】
なお、上記スリット数の変更については、他の実施の形態についても同様に変更することが可能である。
【００５６】
なお、Ｐ型拡散抵抗素子１００ａの上に引張り歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対してホール移動度を低下させる引張り応力が加わる。抵抗長さ方向の引張り応力をより緩和するために、例えば図６に示すように、スリット１０７の形状を抵抗幅方向に長い長方形とすればよい。ここで、長辺長は加工限界まで拡大し、短辺長は０．５μｍ〜２．０μｍ程度とすれば良い。
【００５７】
このような構成にすれば、抵抗長さ方向のキャリア移動度を低下させる引張り応力がより緩和されて、抵抗体の電流が流れる方向のキャリア移動度を向上しつつ、電流が流れる方向以外のキャリア移動度は低下しているため、抵抗体１０５のキャリア移動度のばらつきが抑えられて１／ｆノイズが低減される。
【００５８】
また、本実施の形態の変形例として、図１に示すストレッサー膜１０６が抵抗体上の大半を覆う構成ではなく、図７の平面図に示すように、ストレッサー膜１０６自体を抵抗長さ方向に延伸する矩形パターンに形成しても同様の効果を得ることができる。
【００５９】
ここで、例えば、図８に示すように、Ｐ型拡散層抵抗素子１０１ａのホール移動度を向上させる圧縮歪応力のストレッサー膜１０６を形成する場合は、抵抗両サイドからの応力を緩和するためにストレッサー膜１０６のライン幅は加工限界以上とし、矩形パターンに隣接するスペース１２１の間隔は０．５μｍ〜２．０μｍ程度とすれば良い。
【００６０】
また、図９に示すように、引張り歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対してホール移動度を低下させる引張り応力が加わる。そのため抵抗長さ方向の引張り応力をより緩和するために、ストレッサー膜１０６のライン幅は加工限界以上とし、矩形パターンに隣接するスペース１２１の間隔は０．５μｍ〜２．０μｍ程度とすれば良い。
【００６１】
（第２の実施の形態）
以下、本発明の第２の実施の形態に係る半導体装置について、図面を参照しながら説明する。
【００６２】
本実施の形態は、第１の実施の形態のＰ型拡散抵抗素子１００ａをＮ型拡散抵抗素子１００ｂに置き換えたものである。
【００６３】
図１０は、本実施の形態に係る半導体装置の一例であるＮ型拡散抵抗素子１００ｂの平面図を示している。Ｎ型拡散抵抗素子１００ｂは、ＳｉよりなるＰ型半導体基板１０１の上部に抵抗体１１３となるＮ型拡散層１１２が形成され、Ｎ型拡散層１１２上にこれに歪応力を与える、絶縁膜であるストレッサー膜１０６および上層の配線層（図示せず）を繋ぐ金属プラグ１１０が形成されている。ここで、ストレッサー膜１０６には、抵抗体１１３が延びる方向に長辺を有する開口部となるスリット１０７が、２つ並列して形成されている。
【００６４】
図１１（ａ）は、図１０のＡ−Ａ´線の断面図であり、図１１（ｂ）は、図１０のＢ−Ｂ´線の断面図である。図１１（ａ）、（ｂ）に示すように、Ｐ型半導体基板１０１の表面部に、抵抗体１１３となるＮ型拡散層１１２が形成されている。
【００６５】
ここで、Ｐ型半導体基板１０１の面方位は（１００）である。
【００６６】
Ｎ型拡散層１１２は砒素（Ａｓ）やリン（Ｐ）などのＮ型不純物のイオン注入によって形成され、濃度は３×１０15／ｃｍ2程度、拡散深さは１００ｎｍ程度である。
【００６７】
Ｐ型半導体基板１０１表面上およびＮ型拡散層１１２の抵抗体１１３の表面上には下地絶縁膜１０４が形成されている。下地絶縁膜１０４は、例えばＴＥＯＳ膜やＮＳＧ膜、シリコン酸化膜などで形成されており、歪応力の効果を抵抗体１１３に有効に与えるために膜厚が３０ｎｍ程度以下の薄膜としている。
【００６８】
さらに、下地絶縁膜１０４上には、抵抗体１１３に歪応力を与える絶縁膜としてのストレッサー膜１０６が形成されている。ストレッサー膜１０６の一例としては、熱ＣＶＤ法で形成したＳｉＮ膜などの引張り歪応力を有する膜を、膜厚２０ｎｍ〜５０ｎｍ程度で形成している。
【００６９】
また、Ｎ型拡散層１１２の電極引き出し領域１１４（抵抗体１１３以外の領域）の表面上には電極配線とのコンタクト抵抗を低減するための金属シリサイド層１０８が形成されている。金属シリサイド層１０８はＮ型拡散層１１２の電極引き出し部にＣｏなどの金属膜を堆積し、アニール処理を行うことで形成される。
【００７０】
Ｐ型半導体基板１０１上の全面には絶縁膜１０９と、絶縁膜１０９中に金属シリサイド層１０８と上層の配線層（図示せず）とを繋ぐ金属プラグ１１０が形成されている。一例として、絶縁膜１０９は膜厚８００〜９００ｎｍ程度のＢＰＳＧ膜であり、金属プラグ１１０はタングステンプラグである。
【００７１】
次に、ストレッサー膜１０６の形状について詳細に説明する。
【００７２】
本実施の形態のストレッサー膜１０６にはスリット１０７が形成されている。
【００７３】
具体的には、図１２に示すように、Ｎ型拡散層抵抗素子１０１ｂの電子移動度を向上させる引張り歪応力のストレッサー膜１０６を形成する場合は、スリット１０７の形状は、抵抗長さ方向に長い長方形とし、長辺長は加工限界まで拡大している。一方、短辺長は０．５μｍ〜２．０μｍ程度としている。
【００７４】
なお、図示はしていないが、本実施の形態において、スリット１０７の開口率の変化による１／ｆノイズへの影響は、第１の実施の形態における図４、図５とほぼ同様の挙動を示す。
【００７５】
また、本実施の形態においても第１の実施の形態と同様に、スリット１０７は少なくとも１つ以上配置されておれば本発明の効果を享受できるものであり、スリット１０７の数に制限はない。
【００７６】
以上のように、本実施の形態の抵抗素子によれば、抵抗体上のストレッサー膜１０６にスリットを形成し、電流が流れる方向以外のキャリア移動度を低下させることができるため、抵抗体１１３のキャリア移動度のばらつきを抑えることができ、１／ｆノイズを低減することができる。
【００７７】
尚、Ｎ型拡散抵抗素子１００ｂ上に圧縮歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対して電子移動度を低下させる圧縮応力が加わる。抵抗長さ方向の圧縮応力をより緩和するために、例えば図１３に示すように、スリット１０７の形状を抵抗幅方向に長い長方形とすれば良い。ここで、長辺長は加工限界まで拡大し、短辺長は０．５μｍ〜２．０μｍ程度とすれば良い。
【００７８】
このような構成にすれば、抵抗長さ方向のキャリア移動度を低下させる圧縮応力がより緩和されて、抵抗体の電流が流れる方向のキャリア移動度は向上し、電流が流れる方向以外のキャリア移動度は低下しているため、キャリア移動度のばらつきが抑えられて１／ｆノイズが低減される。
【００７９】
また、本実施の形態の変形例として、図１０に示すストレッサー膜１０６が抵抗体上の大半を覆う構成ではなく、図１４の平面図に示すように、ストレッサー膜１０６自体を抵抗長さ方向に延伸する矩形パターンに形成しても同様の効果を得ることができる。
【００８０】
ここで、例えば、図１５に示すように、Ｎ型拡散抵抗素子１００ｂの電子移動度を向上させる引張り歪応力のストレッサー膜１０６を形成する場合は、抵抗両サイドからの応力を緩和するために、ストレッサー膜１０６のライン幅は加工限界以上とし、矩形パターンに隣接するスペース１２１の間隔は０．５μｍ〜２．０μｍ程度とすれば良い。
【００８１】
また、図１６に示すように、圧縮歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対して電子移動度を低下させる引張り応力が加わる。そのため抵抗長さ方向の圧縮応力をより緩和するために、ストレッサー膜１０６のライン幅は加工限界以上とし、矩形パターンに隣接するスペースの間隔は０．５μｍ〜２．０μｍ程度とすれば良い。
【００８２】
（第３の実施の形態）
以下、本発明の第３の実施の形態に係る半導体装置について、図面を参照しながら説明する。
【００８３】
本実施の形態は、第１および第２の実施の形態の拡散抵抗素子に置き換えて、基板上に形成したポリシリコン抵抗素子としたものである。
【００８４】
図１７は、本実施の形態に係る半導体装置の一例であるＰ型ポリシリコン抵抗素子１００ｃの平面図を示している。Ｐ型ポリシリコン抵抗素子１００ｃは、ＳｉよりなるＰ型半導体基板１０１の上方に形成された絶縁膜１１６上に抵抗体となるＰ型ポリシリコン膜１１７が形成され、抵抗体となるＰ型ポリシリコン膜１１７上にこれに歪応力を与える、絶縁膜であるストレッサー膜１０６および上層の配線層（図示せず）を繋ぐ金属プラグ１１０が形成されている。ここで、絶縁膜１１６には、抵抗体１１９が延びる方向に長辺を有する絶縁膜１１６の開口部となるスリット１０７が、２つ並列して形成されている。
【００８５】
図１８は、図１７のＡ−Ａ´線の断面図であり、Ｐ型半導体基板１０１の表面部に、Ｎ型拡散層１０２が形成されている。
【００８６】
ここで、Ｐ型半導体基板１０１の面方位は（１００）である。
【００８７】
Ｎ型拡散層１０２はリン（Ｐ）などのＮ型不純物のイオン注入によって形成され、濃度は３×１０12／ｃｍ2程度、拡散深さは２μｍ程度である。
【００８８】
Ｎ型拡散層１０２領域中の表面側に、Ｐ型拡散層１１５が形成されている。Ｐ型拡散層１１５はボロン（Ｂ）などのＰ型不純物のイオン注入によって形成され、濃度は３×１０13／ｃｍ2程度、拡散深さは１μｍ程度である。
【００８９】
Ｐ型拡散層１１５の表面上には、絶縁膜１１６が形成されている。絶縁膜１１６は例えばＮＳＧ膜などを堆積した膜であり、膜厚は３００ｎｍ程度である。
【００９０】
絶縁膜１１６の表面には、抵抗体となるＰ型ポリシリコン膜１１７が形成されている。Ｐ型ポリシリコン膜１１７は膜厚が１８０ｎｍ程度のポリシリコン膜を減圧ＣＶＤ法などにより基板上全面に形成し、パターニング後、ドライエッチングを行い、その後、ボロン（Ｂ）などのＰ型不純物のイオン注入を実施することで形成され、濃度は４×１０15／ｃｍ2程度である。
【００９１】
Ｐ型ポリシリコン膜１１７の側面には、サイドウォール１１８が形成される。サイドウォール１１８は次のように形成される。すなわち、Ｐ型ポリシリコン膜１１７を覆うように、例えば５０ｎｍ〜１００ｎｍ程度のＴＥＯＳ膜やＳｉＮ膜などの積層膜を減圧ＣＶＤ法などで形成後、異方性のドライエッチングを行うことで、ポリシリコン側壁に膜が残りサイドウォール１１８が形成される。
【００９２】
Ｐ型ポリシリコン膜１１７の抵抗体１１９の表面上には下地絶縁膜１０４が形成されている。下地絶縁膜１０４は、例えばＴＥＯＳ膜やＮＳＧ膜、シリコン酸化膜などで形成されており、歪応力の効果を抵抗体１１９に有効に与えるために膜厚が３０ｎｍ程度以下の薄膜としている。
【００９３】
さらに、下地絶縁膜１０４上には、抵抗体１１９に歪応力を与える、絶縁膜としてのストレッサー膜１０６が形成されている。ストレッサー膜１０６の一例としては、プラズマＣＶＤ法で形成したＳｉＮ膜などの圧縮歪応力を有する膜を、膜厚２０〜５０ｎｍ程度で形成している。
【００９４】
また、Ｐ型ポリシリコン膜１１７の電極引き出し領域１２０（抵抗体１１９以外の領域）の表面上には電極配線とのコンタクト抵抗を低減するための金属シリサイド層１０８が形成されている。金属シリサイド層１０８はＰ型拡散層１０３の電極引き出し部にＣｏなどの金属膜を堆積し、アニール処理を行うことで形成される。
【００９５】
Ｐ型半導体基板１０１上およびＰ型ポリシリコン膜１１７上の全面には絶縁膜１０９と、絶縁膜１０９中に金属シリサイド層１０８と上層の配線層（図示せず）とを繋ぐ金属プラグ１１０が形成されている。一例として、絶縁膜１０９は膜厚８００〜９００ｎｍ程度のＢＰＳＧ膜であり、金属プラグ１１０はタングステンプラグである。
【００９６】
次に、図１７を参照しながら、ストレッサー膜１０６の形状について詳細に説明する。
【００９７】
本実施の形態のストレッサー膜１０６には、スリット１０７を形成している。本実施の形態のストレッサー膜１０６とスリット１０７に関する作用効果の説明については、第１の実施の形態で説明に使用した図３をそのまま使用することが出来る。
【００９８】
具体的には、図３に示すように、Ｐ型ポリシリコン抵抗素子１００ｃのホール移動度を向上させる圧縮歪応力のストレッサー膜１０６を形成する場合は、スリット１０７の形状は、抵抗長さ方向に長い長方形とし、長辺長は加工限界まで拡大している。一方、短辺長は０．５μｍ〜２．０μｍ程度としている。
【００９９】
なお、図示はしていないが、本実施の形態において、スリット１０７の開口率の変化による１／ｆノイズへの影響は、第１の実施の形態における図４、図５とほぼ同様の挙動を示す。
【０１００】
また、本実施の形態においても第１の実施の形態と同様に、スリットは少なくとも１つ以上配置されておれば本発明の効果を享受できるものであり、スリット数に制限はない。
【０１０１】
以上のように、本実施の形態の抵抗素子によれば、抵抗体１１９の上のストレッサー膜１０６にスリット１０７を形成し、電流が流れる方向以外のキャリア移動度を低下させることができるため、抵抗体１１９のキャリア移動度のばらつきを抑えることができ、１／ｆノイズを低減することができる。
【０１０２】
尚、Ｐ型拡散層抵抗素子上に引張り歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対してホール移動度を低下させる引張り応力が加わる。抵抗長さ方向の引張り応力をより緩和するために、例えば、第１の実施の形態で説明された図６に示すように、スリット１０７の形状を抵抗幅方向に長い長方形とすればよい。ここで、長辺長は加工限界まで拡大し、短辺長は０．５μｍ〜２．０μｍ程度とすれば良い。
【０１０３】
このような構成にすれば、抵抗長さ方向のキャリア移動度を低下させる引張り応力がより緩和されて、抵抗体の電流が流れる方向のキャリア移動度は向上し、電流が流れる方向以外のキャリア移動度は低下しているため、キャリア移動度のばらつきが抑えられて１／ｆノイズが低減される。
【０１０４】
尚、詳細な説明は省略するが、本実施の形態の第１の変形例として、第２の実施の形態に対応するＮ型ポリシリコン抵抗素子を形成する場合は、ポリシリコン膜形成後に、リン（Ｐ）などのＮ型不純物のイオン注入を実施することで形成され、濃度は７×１０15／ｃｍ2程度とすれば良い。
【０１０５】
Ｎ型ポリシリコン抵抗素子に電子移動度を向上させる引張り歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向では電子移動度を向上させる引張り応力が加わり、抵抗幅方向では、抵抗長さ方向に電子移動度を低下させる圧縮応力として働く引張り応力が加わるため、抵抗幅方向の引張り応力をより緩和するために、スリット１０７の（開口）形状は、抵抗長さ方向に長い長方形とし、長辺長は加工限界まで拡大すればよい。また、短辺長は０．５μｍ〜２．０μｍ程度とすればよい。
【０１０６】
以上のように、本実施の形態の抵抗素子によれば、抵抗体１１９の上のストレッサー膜１０６にスリットを形成し、抵抗体１１９のキャリア移動度を低下させる応力を緩和することができるため、抵抗体１１９のキャリア移動度を向上させ、１／ｆノイズを低減することができる。
【０１０７】
また、Ｎ型ポリシリコン抵抗素子上に圧縮歪応力のストレッサー膜１０６を形成する場合は、抵抗長さ方向と幅方向の両方に対して電子移動度を低下させる圧縮応力が加わる。抵抗長さ方向の圧縮応力をより緩和するために、スリット（開口）形状を抵抗幅方向に長い長方形とすれば良い。ここで、長辺長は加工限界まで拡大し、短辺長は０．５μｍ〜２．０μｍ程度とすれば良い。
【０１０８】
このような構成にすれば、抵抗長さ方向のキャリア移動度を低下させる圧縮応力がより緩和されて、抵抗体の電流が流れる方向のキャリア移動度は向上し、電流が流れる方向以外のキャリア移動度は低下しているため、キャリア移動度のばらつきが抑えられて１／ｆノイズが低減される。
【０１０９】
また、詳細な説明は省略するが、本実施の形態の第２の変形例として、図１７に示すストレッサー膜１０６が抵抗体上の大半を覆う構成ではなく、例えば、第１の実施の形態の変形例として説明した図７に示すように、ストレッサー膜１０６自体を抵抗長さ方向に延伸する矩形パターンに形成しても同様の効果を得ることができる。ここで、例えばストレッサー膜１０６のライン幅は加工限界以上とし、矩形パターンに隣接するスペースの間隔は０．５μｍ〜２．０μｍ程度とすれば良い。
【産業上の利用可能性】
【０１１０】
以上に説明したように、本発明は、抵抗素子における抵抗体のキャリア移動度のばらつきを低減し、抵抗体の１／ｆノイズを低減できるものであり、特に、低ノイズの抵抗素子が必要な半導体装置として有用である。
【符号の説明】
【０１１１】
１００ａ  Ｐ型拡散抵抗素子
１００ｂ  Ｎ型拡散抵抗素子
１００ｃ  Ｐ型ポリシリコン抵抗素子
１０１  Ｐ型半導体基板
１０２、１１２  Ｎ型拡散層
１０３、１１５  Ｐ型拡散層
１０４  下地絶縁膜
１０５、１１３、１１９  抵抗体
１０６  ストレッサー膜
１０７  スリット
１０８  金属シリサイド層
１０９、１１６  絶縁膜
１１０  金属プラグ
１１１、１１４、１２０  電極引き出し領域
１１７  Ｐ型ポリシリコン膜
１１８  サイドウォール
１２１  スペース
【図１】
2015149455.tif 000003
【図２】
2015149455.tif 000004
【図３】
2015149455.tif 000005
【図４】
2015149455.tif 000006
【図５】
2015149455.tif 000007
【図６】
2015149455.tif 000008
【図７】
2015149455.tif 000009
【図８】
2015149455.tif 000010
【図９】
2015149455.tif 000011
【図１０】
2015149455.tif 000012
【図１１】
2015149455.tif 000013
【図１２】
2015149455.tif 000014
【図１３】
2015149455.tif 000015
【図１４】
2015149455.tif 000016
【図１５】
2015149455.tif 000017
【図１６】
2015149455.tif 000018
【図１７】
2015149455.tif 000019
【図１８】
2015149455.tif 000020
【図１９】
2015149455.tif 000021
【図２０】
2015149455.tif 000022