(57)【要約】【課題】クロック分配部のバッファの消費電力を低減することが可能な回路を提供する。【解決手段】クロック分配回路３１は、受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられる回路であって、クロック分配回路３１は、ノイズの伝播を抑制するバッファ回路３２と、受信回路から出力されたパラレルデータを検査した結果に基づいて、バッファ回路３２の駆動能力を制御する駆動能力制御回路３３とを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられるクロック分配回路であって、
ノイズの伝播を抑制するバッファ回路と、
前記受信回路から出力されたパラレルデータを検査した結果に基づいて、前記バッファ回路の駆動能力を制御する駆動能力制御回路とを備えた
ことを特徴とするクロック分配回路。
【請求項２】
駆動能力制御回路は、受信回路から出力されたパラレルデータのエラー検出回数、または当該エラー検出回数に応じて送信される再送指示信号の送信回数に基づいてバッファ回路の駆動能力を調整する
請求項１記載のクロック分配回路。
【請求項３】
駆動能力制御回路は、エラー検出回数または再送指示信号の送信回数が所定時間以上増加しない場合に、バッファ回路の駆動能力を減少させる
請求項２記載のクロック分配回路。
【請求項４】
駆動能力制御回路は、エラー検出回数または再送指示信号の送信回数が所定回数以上となった場合に、バッファ回路の駆動能力を増加させる
請求項２または請求項３記載のクロック分配回路。
【請求項５】
受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられるクロック分配方法であって、
前記受信回路から出力されたパラレルデータを検査した結果に基づいて、ノイズの伝播を抑制するバッファ回路の駆動能力を制御する
ことを特徴とするクロック分配方法。
【請求項６】
受信回路から出力されたパラレルデータのエラー検出回数、または当該エラー検出回数に応じて送信される再送指示信号の送信回数に基づいてバッファ回路の駆動能力を調整する
請求項５記載のクロック分配方法。
【請求項７】
エラー検出回数または再送指示信号の送信回数が所定時間以上増加しない場合に、バッファ回路の駆動能力を減少させる
請求項６記載のクロック分配方法。
【請求項８】
エラー検出回数または再送指示信号の送信回数が所定回数以上となった場合に、バッファ回路の駆動能力を増加させる
請求項６または請求項７記載のクロック分配方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックを発生するクロック分配回路およびクロック分配方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）チップにＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）回路を利用したＩＯインタフェースの高速化への要求が高まっている。また、高速化と共に、そのようなＩＯインタフェースを用いたシステム全体の電力削減が望まれている。
【０００３】
しかし、近年、コンピュータの１システムで使用されるＬＳＩのチップ数の増加とＬＳＩの高速化により、システム全体の電力が飛躍的に増加している。具体的には、ＬＳＩに搭載されるＳｅｒＤｅｓ回路（ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ））が高速化したことと、ＬＳＩに多くの高速ＩＯバッファが搭載されたことによるＬＳＩの電力増加が大きな課題となっている。
【０００４】
特許文献１には、前置増幅器（プリアンプ）／イコライザとサンプラとの間にバッファ回路を形成して、プリアンプ／イコライザの出力をバッファリングしてサンプラに提供し、サンプラから出力されたデータを逆直列化器に入力するＳｅｒＤｅｓ回路が記載されている。
【０００５】
特許文献２には、位相の異なる複数のリファレンスクロックから位相補間を用いて任意位相の多相クロックを生成する多相クロック発生回路（クロック分配回路）が記載されている。また、多相クロック発生回路は、リファレンスクロックを選択する位相選択回路と、リファレンスクロックを補間する位相補間回路と、バッファ回路とを備えることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０６０６５５号公報（段落００２５〜００３２、図１）
【特許文献２】特開２０１１−９７３１４号公報（段落００１７〜００３８、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ＬＳＩチップは、標準インタフェースとして利用されるため、例えばＰＣＩエクスプレスなどは、最大の構成を想定した回路としてエンドユーザに提供される。そのため、特許文献１に示すようなＳｅｒＤｅｓ内のクロック分配回路は、最大構成を想定した駆動能力で設計されており、ユーザ側のシステム構成に応じて個別に電力の最適化することは通常は出来ない。
【０００８】
例えば、１０Ｇｂｐｓを超える高速ＳｅｒＤｅｓ回路が多くのＬＳＩに搭載される中、高速部のクロック分配回路として、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）方式のバッファ回路が用いられている（例えば、特許文献２参照）。ＣＭＬ方式のバッファ回路は、ＳｅｒＤｅｓ回路全体に占める電力の割合が５０％を占める場合もある。また、一般的なＳｅｒＤｅｓ回路のおおよその電力は、１００ｍＡ〜２００ｍＡ（または、１０ｍＡ〜２０ｍＡ／Ｇｂｐｓ）である。この電力値は、１個のＬＳＩあたり数十〜数百チャネル場合では、システム全体の電力として無視できない値である。
【０００９】
しかし、ＣＭＬ方式のバッファ回路は、高性能（速度と品質）が要求されるため電力を下げることが困難であり、システム全体（ＬＳＩチップ全体）の低電力化への妨げとなっている。また、ＳｅｒＤｅｓ回路自体がＩＰ化され、用途の異なるＬＳＩチップで再利用される背景もあり、ＬＳＩごとの最適化も容易ではない。
【００１０】
そこで、本発明は、クロック分配部のバッファの消費電力を低減することが可能な回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明によるクロック分配回路は、受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられるクロック分配回路であって、ノイズの伝播を抑制するバッファ回路と、受信回路から出力されたパラレルデータを検査した結果に基づいて、バッファ回路の駆動能力を制御する駆動能力制御回路とを備えたことを特徴とする。
【００１２】
本発明によるクロック分配方法は、受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられるクロック分配方法であって、受信回路から出力されたパラレルデータを検査した結果に基づいて、ノイズの伝播を抑制するバッファ回路の駆動能力を制御することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、クロック分配部のバッファの消費電力を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】受信回路とユーザ回路とを示す説明図である。
【図２】ＣＬＫ分配回路の詳細な構成を示す説明図である。
【図３】位相補間回路の構成を示す説明図である。
【図４】ＣＭＬバッファの構成を示す回路図である。
【図５】ＣＭＬバッファの詳細な構成を示す回路図である。
【図６】本発明によるクロック分配回路の主要部を示す説明図である。
【発明を実施するための形態】
【００１５】
図１は、受信回路１０とユーザ回路２０とを示す説明図である。受信回路１０は、ＳｅｒＤｅｓ回路であり、受信したデータをシリアルデータからパラレルデータへ変換して出力する。
【００１６】
受信回路１０は、シリアルデータを受信するシリアルデータ（Ｓｅｒｉａｌ  Ｄａｔａ）端子１１と、シリアルデータ端子１１に接続されたイコライザ回路１２と、イコライザ回路１２に接続されたサンプリングラッチ回路１３と、サンプリングラッチ回路１３に接続された１：８ＤｅＭｕｘ回路１４とを備える。
【００１７】
また、受信回路１０は、１：８ＤｅＭｕｘ回路１４に接続され、リカバリクロック（再生クロック）を生成するＣＤＲ回路１５と、リファレンスクロック信号を出力するＰＬＬ回路１７と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１７に接続され、サンプリングラッチ回路１３にリカバリクロックを出力するクロック（ＣＬＫ）分配回路１６を備える。本実施形態では、シリアルデータ：パラレルデータの数を１：８としたが、１：４、１：１６、または１：３２でもよい。
【００１８】
イコライザ回路１２は、受信信号の周波数特性を調整する補償回路である。イコライザ回路１２は、受信したシリアルデータを補償してサンプリングラッチ回路１３に出力する。
【００１９】
サンプリングラッチ回路１３は、ＣＬＫ分配回路１６から受信したリカバリクロックを用いて、イコライザ回路１２から出力されたデータをサンプリングして、１：８ＤｅＭｕｘ回路１４に出力する。
【００２０】
ＣＤＲ回路１５は、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）の機能により、受信したパラレルデータから、シリアルデータに同期したリカバリクロックを生成し、位相選択信号としてＣＬＫ分配回路１６に出力する。
【００２１】
ＰＬＬ回路１７は、シリアルデータを受信し、シリアルデータと同期したリファレンスクロック信号と、リファレンスクロック信号に対して９０°、１８０°、２７０°の位相差を有する３つのリファレンスクロック信号とを出力する。本実施形態では、クロック相数は、４相であるが、例えば、８相または１６相でもよい。
【００２２】
ユーザ回路２０は、受信回路１０から出力された８本のパラレルデータを実際に使用するロジックブロック部である。ユーザ回路２０は、データ処理回路２１と、エラー検出回路２２と、再送指示回路２３と、ＣＬＫ調整判断回路２４とを含む。ＣＬＫ調整判断回路２４は、ソフトウェアにより実現されていてもよい。また、ＣＬＫ調整判断回路２４は、受信回路１０内に配置されていてもよい。
【００２３】
データ処理回路２１は、受信回路１０から出力された８本のパラレルデータを処理する。エラー検出回路２２は、データ処理回路２１が処理したデータからパリティチェック等により送信されたデータが正しいかどうかを検査し、データがエラーであると判定した場合、エラー検出信号を出力する。再送指示回路２３は、エラー検出回路２２が出力したエラー検出信号に基づいてシリアルデータの送信元に再送指示を送る。ＣＬＫ調整判断回路２４は、再送指示回路２３が出力する再送指示信号、またはエラー検出信号に基づいて、ＣＬＫ調整を行うかどうかを判断する。
【００２４】
位相選択回路１９は、位相選択信号ＳＥＬＣに基づいて０系入力および１系入力のリファレンスクロック群の中から９０°位相の異なる２つリファレンスクロックの組を２組選択し、それぞれ位相補間回路ＰＩ１、位相補間回路ＰＩ２に対して出力する。
【００２５】
図２は、ＣＬＫ分配回路１６の詳細な構成を示す説明図である。ＣＬＫ分配回路１６は、ノイズの伝播を抑制する複数のＣＭＬバッファ（ＣＭＬバッファＢ００〜Ｂ３２）と、位相補間回路ＰＩ１および位相補間回路ＰＩ２と、駆動能力制御回路１８と、位相選択回路１９とを含む。ＣＬＫ分配回路１６の入力端子ＣＬＫ１、ＣＬＫ１Ｂ、ＣＬＫ２、ＣＬＫ２Ｂは、ＰＬＬ回路１７から出力された４相のリファレンスクロック信号を入力する。
【００２６】
駆動能力制御回路１８は、ユーザ回路２０から受信したパルス信号に基づいてＣＭＬバッファの駆動能力を制御する。パルス信号は、受信回路から出力されたデータを検査した結果を示す信号である。
【００２７】
各位相補間回路ＰＩ１、位相補間回路ＰＩ２は、９０°位相の異なる２つのリファレンスクロックの位相を補間するクロック（位相補間クロック）を生成する。より具体的には、各位相補間回路ＰＩ１、位相補間回路ＰＩ２は、１６ビットのＰＩ選択信号ＳＥＬＰに基づき、２つのリファレンスクロックと同じ位相を含む１６通り（１６ステップ）の位相のうち何れかの位相のクロック（位相補間クロック）を生成する。
【００２８】
図３は、位相補間回路ＰＩ１の構成を示す説明図である。以下、位相補間回路ＰＩ１の構成および機能を説明するが、位相補間回路ＰＩ２の構成および機能も同様である。位相補間回路ＰＩ１の入力端子Ａ（ＡＢ）および入力端子Ｂ（ＢＢ）には、９０°位相の異なる２つのリファレンスクロックがそれぞれ入力される。また、位相補間回路ＰＩ１の制御端子ＳＥＬには、１６ビットのＰＩ選択信号ＳＥＬＰが入力される。また、位相補間回路ＰＩ１の出力端子Ｏ（ＯＢ）からは、ＰＩ選択信号ＳＥＬＰにより決定された位相のクロック（位相補間クロック）が出力される。なお、入力端子ＡＢには入力端子Ａに入力されるクロックの反転信号が入力される。入力端子ＢＢには入力端子Ｂに入力されるクロックの反転信号が入力される。出力端子ＯＢからは出力端子Ｏから出力されるクロックの反転信号が出力される。
【００２９】
ＣＭＬバッファＢ００〜Ｂ３２は、ノイズの伝播を抑制するために設けられている。ＣＭＬバッファＢ００〜Ｂ３２は、特に位相選択回路１９に入力されるリファレンスクロックを切り替えた際に生じるスイッチングノイズの伝搬を抑制する。ＣＭＬバッファＢ００〜Ｂ３２の機能は同じであり、以下、特に区別しない場合は、ＣＭＬバッファと記載する。図２に示すＣＬＫ分配回路１６ではＣＭＬバッファが２０個設けられているが、ＣＭＬバッファの数はいくつであってもよい。
【００３０】
図４は、ＣＭＬバッファの構成を示す回路図である。図４に示すように、ＣＭＬバッファは、ＭＯＳトランジスタＭ１、ＭＯＳトランジスタＭ２、可変抵抗Ｒ１、可変抵抗Ｒ２、電流源Ｉａを備えている。ＭＯＳトランジスタＭ１は、ソースが可変抵抗Ｒ１を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＭ２は、ソースが可変抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＭ１およびＭＯＳトランジスタＭ２は、互いのドレインが共通に接続されて、電流源Ｉａに接続されている。ＣＭＬバッファは、ＭＯＳトランジスタＭ１、ＭＯＳトランジスタＭ２の代わりに他のスイッチング素子を備えていてもよい。
【００３１】
図５は、ＣＭＬバッファの詳細な構成を示す回路図である。図５に示すように、可変抵抗Ｒ１および可変抵抗Ｒ２は、並列に接続されたＭＯＳトランジスタＭ２１〜Ｍ２３、および並列に接続された抵抗Ｒ１１〜Ｒ１３を含む。ＭＯＳトランジスタＭ２１のソースは、抵抗Ｒ１１を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＭ２２のソースは、抵抗Ｒ１２を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＭ２３のソースは、抵抗Ｒ１３を介して電源電位ＶＤＤに接続されている。
【００３２】
また、可変抵抗Ｒ１および可変抵抗Ｒ２は、駆動能力制御回路１８から出力された信号Ｓ１、信号Ｓ２、信号Ｓ３（以下、Ｓ１、Ｓ２、Ｓ３と記載する。）を入力する。具体的には、Ｓ１は、ＭＯＳトランジスタＭ２１のゲートに入力する。Ｓ２は、ＭＯＳトランジスタＭ２２のゲートに入力する。Ｓ３は、ＭＯＳトランジスタＭ２３のゲートに入力する。つまり、可変抵抗Ｒ１および可変抵抗Ｒ２は、Ｓ１、Ｓ２、Ｓ３の値により抵抗値が変化する。
【００３３】
ＭＯＳトランジスタＭ２１〜Ｍ２３の大きさ（ゲート幅およびゲート長）は、すべて同じサイズである。以下、ゲート幅をＷと記載し、ゲート長をＬと記載する。抵抗Ｒ１１〜抵抗Ｒ１３の抵抗値は、それぞれ異なり、Ｒ１３=２×Ｒ１２＝３×Ｒ１１とする。
【００３４】
電流源Ｉａは、並列に接続されたＭＯＳトランジスタＭ１１〜Ｍ１３を含む。ＭＯＳトランジスタＭ１１のゲートには、Ｓ１が入力する。ＭＯＳトランジスタＭ１２のゲートには、Ｓ２が入力する。ＭＯＳトランジスタＭ１３のゲートには、Ｓ３が入力する。
【００３５】
また、ＭＯＳトランジスタＭ１１〜Ｍ１３のトランジスタサイズは、それぞれ大きさが異なる。各ＭＯＳトランジスタのサイズ（Ｗ／Ｌ）は、Ｍ１１＝２×Ｍ１２＝３×Ｍ１３となる。実際のトランジスタサイズとその比率は、トランジスタの世代ごとのプロセス依存がある。そのためトランジスタサイズの絶対値は、最適化されたトランジスタサイズ（Ｗ／Ｌ）となる。
【００３６】
次に、ＣＬＫ分配回路１６の動作を詳細に説明する。ＣＬＫ分配回路１６に使用されている各ＣＭＬバッファの駆動能力は、Ｓ１、Ｓ２、Ｓ３の組み合わせに応じて、表１に示す通り７段階に変化する。
【００３７】
【表１】
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【００３８】
Ｓ１〜Ｓ３が１である場合、ＭＯＳトランジスタＭ１１〜１３，２１〜２３は、オンになり、電流が流れて動作し、逆に０である場合、オフとなり動作が停止する。よって、ＣＭＬバッファは、Ｓ１＝Ｓ２＝Ｓ３＝１の場合に、最大の駆動能力（出力電流）となり、Ｓ１＝Ｓ２＝０、Ｓ３＝１の場合は最小の駆動能力（出力電流）となる。なお、ＣＭＬバッファは、Ｓ１＝Ｓ２＝Ｓ３＝０の場合は全てのＭＯＳトランジスタがオフであるためバッファとして機能しない。駆動能力制御回路１８の入出力信号の関係を以下の表２に示す。
【００３９】
【表２】
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【００４０】
表２に示す「入力信号」列は、駆動能力制御回路１８が、ＣＬＫ調整判断回路２４からＵｐまたはＤｏｗｎを示すパルス信号を受け、Ｕｐ=１（パルス信号あり）、Ｄｏｗｎ=０の場合に、駆動能力を高くする方向にＳ１、Ｓ２、Ｓ３を制御することを示す。また、表２に示す「入力信号」列は、駆動能力制御回路１８が、パルス信号を受け、パルス信号がＵｐ=０、Ｄｏｗｎ=１（パルス信号あり）の場合に、駆動能力を下げる方向にＳ１、Ｓ２、Ｓ３を制御することを示す。なお、駆動能力制御回路１８は、Ｕｐ=Ｄｏｗｎ=１、Ｕｐ=Ｄｏｗｎ=０の場合は何もしない。
【００４１】
駆動能力制御回路１８は、Ｓ１=Ｓ２=Ｓ３=１という状態で、さらにＵｐ=１を入力した場合は、Ｏｖｅｒｆｌｏｗ=１を出力する。また、駆動能力制御回路１８は、Ｓ１=Ｓ２=０、Ｓ３=１という状態でさらにＤｏｗｎ=１（パルス信号）を入力した場合は、Ｕｎｄｅｒｆｌｏｗ=１を出力する。
【００４２】
以上に示すように、駆動能力制御回路１８は、入力したＵｐまたはＤｏｗｎを示すパルス信号に応じて、全ＣＭＬバッファの駆動能力を可変させる変換回路として動作する。
【００４３】
次に、ＣＬＫ調整判断回路２４の動作を詳細に説明する。ＣＬＫ調整判断回路２４は、再送指示回路２３が出力した再送指示信号を受信した回数をカウントし、例えば、受信回数が所定回数を超えたらＵｐ=１を出力する。ＣＬＫ調整判断回路２４は、エラー検出回路２２からエラー検出信号を受信して、受信回数が所定回数を超えたらＵｐ=１を出力してもよい。以下、ＣＬＫ調整のために再送指示信号を受信した回数を用いる例を説明するが、エラー検出信号を用いる場合の動作も同様である。
【００４４】
閾値として所定回数を設定する理由は、外部からノイズなどによる一時的なエラーが再送の原因である場合はＣＭＬバッファの駆動能力を増加させないようにするためである。例えば、ＣＬＫ調整判断回路２４は、閾値となる所定回数を２０回と設定した場合、再送指示信号が２０回以上送信されたら、Ｕｐ=１のパルス信号を出力し、ＣＬＫ調整判断回路２４内のカウンタを０に戻す。Ｕｐ=１のパルス信号（Ｄｏｗｎ=０固定）が出力されるとＣＬＫ分配回路１６は駆動能力を上げるため、エラー回数が減る、または０になる。
【００４５】
また、ＣＬＫ調整判断回路２４は、例えば、再送指示信号が所定時間以上送信されない場合は、Ｄｏｗｎ=１のパルス信号（Ｕｐ=０固定）を出力する。その場合、駆動能力制御回路１８は、ＣＬＫ分配回路１６の駆動能力を下げる制御をする。以上のように、ユーザ回路２０内から出力された再送指示信号に応じて、ＣＬＫ分配回路１６の駆動能力が段階的に制御される。なお、Ｏｖｅｒｆｌｏｗ=１となった場合、これ以上の駆動能力制御ができないため、ユーザ回路側が動作異常として診断処理する。
【００４６】
なお、駆動能力制御回路１８は常に動作していなくてもよい。例えば、駆動能力制御回路１８、またはＣＬＫ調整判断回路２４のどちらかが、ＣＬＫ分配回路１６の駆動能力制御の動作のオン／オフの制御機構を備え、利用者がシステムの運用に合わせて制御するタイミングを決定してもよい。
【００４７】
次に、本発明の効果を説明する。一般的に、ＳｅｒＤｅｓ回路は、最悪条件を想定し最大性能で設計され、再利用を想定した品質の高い設計がされているため過剰なマージンがある。しかし、ＳｅｒＤｅｓ回路は、利用されるシステムによって最大性能または最悪条件では使わない場合もある。そのため、一般的なＳｅｒＤｅｓ回路は、十分なマージンがあるにも関わらず簡単には電力の最適化が図れない。本実施形態のＣＬＫ分配回路１６を用いることにより、システム条件に合わせて、ＳｅｒＤｅｓ回路（受信回路１０）内のクロック分配が最適化され、電力の削減が図れる。また、利用者は、エラー（再送）の履歴からＬＳＩチップの劣化を判定することも可能であり、システムの品質向上を図ることができる。
【００４８】
次に、本発明の概要を説明する。図６は、本発明によるクロック分配回路の主要部を示す説明図である。本発明によるクロック分配回路３１は、受信したシリアルデータをパラレルデータに変換して出力する受信回路に用いられる。また、クロック分配回路３１は、ノイズの伝播を抑制するバッファ回路３２と、受信回路から出力されたパラレルデータを検査した結果に基づいて、バッファ回路３２の駆動能力を制御する駆動能力制御回路３３とを備える。
【００４９】
なお、上記の実施形態には、以下の（１）〜（４）に記載されたクロック分配回路も開示されている。
【００５０】
（１）受信したシリアルデータをパラレルデータに変換して出力する受信回路（例えば、受信回路１０）に用いられるクロック分配回路（例えば、ＣＬＫ分配回路１６）であって、ノイズの伝播を抑制するバッファ回路（例えば、ＣＭＬバッファＢ００〜Ｂ３２）と、受信回路から出力されたパラレルデータを検査した結果に基づいて、バッファ回路の駆動能力を制御する駆動能力制御回路（例えば、駆動能力制御回路１８）とを備えたクロック分配回路。
【００５１】
（２）クロック分配回路は、駆動能力制御回路が、受信回路から出力されたパラレルデータのエラー検出回数（エラー検出回路２２から出力されるエラー検出の回数）、または当該エラー検出回数に応じて送信される再送指示信号の送信回数（再送指示回路２３から出力される再送指示の送信回数）に基づいてバッファ回路の駆動能力を調整するように構成されていてもよい。
【００５２】
（３）クロック分配回路は、駆動能力制御回路が、エラー検出回数または再送指示信号の送信回数が所定時間以上増加しない場合に、バッファ回路の駆動能力を減少させるように構成されていてもよい。このようなクロック分配回路によれば、エラーが少ない場合、バッファ回路に必要以上駆動をさせないことによりバッファ回路の電力を削減することができる。
【００５３】
（４）クロック分配回路は、駆動能力制御回路が、エラー検出回数または再送指示信号の送信回数が所定回数以上となった場合に、バッファ回路の駆動能力を増加させるように構成されていてもよい。このようなクロック分配回路によれば、エラーが多い場合はバッファ回路の駆動能力を増加させることによりエラーを減少させることができる。
【符号の説明】
【００５４】
１０  受信回路
１１  シリアルデータ端子
１２  イコライザ回路
１３  サンプリングラッチ回路
１４  １：８ＤｅＭｕｘ回路
１５  ＣＤＲ回路
１６，３１  クロック（ＣＬＫ）分配回路
１７  ＰＬＬ回路
１８，３３  駆動能力制御回路
１９  位相選択回路
２０  ユーザ回路
２１  データ処理回路
２２  エラー検出回路
２３  再送指示回路
２４  ＣＬＫ調整判断回路
３２  バッファ回路
Ｂ００〜Ｂ３２  ＣＭＬバッファ
ＰＩ１，ＰＩ２  位相補間回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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