(57)【要約】【課題】発振信号のデューティサイクルを所望の値へ自動調整するデジタル式デューティサイクル補正回路等を提供する。【解決手段】回路は、発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成する調整ユニットと、調整後発振信号をサンプリングするサンプリングユニットとを含む。回路は、ローレベルにある調整後発振信号のサンプルの数及びハイレベルにある調整後発振信号のサンプルの数のインジケーションを生成し、調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いてインジケーションを調整する計数ユニットを更に含んでよい。回路は、インジケーションと比較カウントとの比較に基づき調整信号を生成する比較及びフィルタリングユニットを更に含んでよい。インジケーションは、発振信号のデューティサイクルが調整可能であるように調整されてよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記発振信号の前記デューティサイクルが１よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき前記調整信号を生成するよう構成される比較及びフィルタリングユニットと
を有するデジタル式デューティサイクル補正回路。
【請求項２】
前記発振信号は、第１及び第２の相補信号を含む差動信号である、
請求項１に記載のデジタル式デューティサイクル補正回路。
【請求項３】
前記サンプリングユニットは、単一のレジスタを用いて、調整された第１及び第２の相補信号をサンプリングするよう構成される、
請求項２に記載のデジタル式デューティサイクル補正回路。
【請求項４】
前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットにより出力されるカウントであり、該カウントは、前記第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記第２の相補信号が前記ハイレベルでサンプリングされる場合に減る、
請求項３に記載のデジタル式デューティサイクル補正回路。
【請求項５】
前記カウントは、前記調整後発振信号の前記デューティサイクルが前記所望のデューティサイクルである場合に前記計数ユニットの中央値で安定又はその周囲でディザする、
請求項４に記載のデジタル式デューティサイクル補正回路。
【請求項６】
前記サンプリングユニットは、前記調整後発振信号の発振レートよりも低いサンプリングレートで前記調整後発振信号をサンプリングするよう構成される、
請求項１に記載のデジタル式デューティサイクル補正回路。
【請求項７】
前記比較及びフィルタリングユニットは、前記インジケーションが前記比較カウントよりも多い場合に第１の信号をアサートし、前記インジケーションが前記比較カウントよりも少ない場合に第２の信号をアサートするよう構成される比較回路を含む、
請求項１に記載のデジタル式デューティサイクル補正回路。
【請求項８】
前記比較及びフィルタリングユニットは、前記比較回路へ結合され、前記第１の信号及び前記第２の信号に基づき前記調整信号を生成するよう構成されるデジタルフィルタを更に含む、
請求項７に記載のデジタル式デューティサイクル補正回路。
【請求項９】
前記デジタルフィルタは、前記サンプリングユニットのサンプリングレートよりも遅くクロック制御される、
請求項８に記載のデジタル式デューティサイクル補正回路。
【請求項１０】
前記調整後発振信号のデューティサイクルが前記所望のデューティサイクルに近い場合に前記第１の信号及び前記第２の信号に基づきロッキング信号を生成し、該ロッキング信号を前記デジタルフィルタへ送信するよう構成されるロック検出器を更に有し、
前記デジタルフィルタは、前記ロッキング信号を受信した後に、前記第１の信号及び前記第２の信号を無視して、前記調整信号を保持するよう構成される、
請求項８に記載のデジタル式デューティサイクル補正回路。
【請求項１１】
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき比較信号を生成するよう構成される比較回路と、
前記調整後発振信号のデューティサイクルが前記調整後発振信号の所望のデューティサイクルに近い場合を決定し、該決定に基づきロッキング信号を生成するよう構成されるロック検出器と、
前記ロッキング信号が第１の値である場合に前記比較信号に基づき前記調整信号を生成し、前記ロッキング信号が第２の値である場合に以前に生成された調整信号を保持するよう構成されるデジタルフィルタと
を有するデジタル式デューティサイクル補正回路。
【請求項１２】
前記デジタルフィルタは、前記調整後発振信号をサンプリングするために前記サンプリングユニットによって使用されるサンプリングレートよりも遅くクロック制御される、
請求項１１に記載のデジタル式デューティサイクル補正回路。
【請求項１３】
前記サンプリングレートは、前記調整後発振信号の発振レートよりも低い、
請求項１２に記載のデジタル式デューティサイクル補正回路。
【請求項１４】
前記調整後発振信号は、調整された第１及び第２の相補信号を含む差動クロック信号であり、前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットによって出力されるカウントであり、該カウントは、前記調整された第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第２の相補信号が前記ハイレベルでサンプリングされる場合に減り、前記カウントは、前記デューティサイクル変更信号によってバイアスをかけられる、
請求項１２に記載のデジタル式デューティサイクル補正回路。
【請求項１５】
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成し、
前記調整後発振信号をサンプリングし、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、
前記発振信号の前記デューティサイクルが１よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整し、
前記インジケーションを比較カウントと比較し、
前記インジケーションと前記比較カウントとの前記比較に基づき前記調整信号を生成する
発振信号のデューティサイクルを補正する方法。
【請求項１６】
前記調整後発振信号は、前記調整後発振信号の発振レートよりも低いサンプリングレートでサンプリングされる、
請求項１５に記載の方法。
【請求項１７】
前記調整後発振信号は、調整された第１及び第２の相補信号を含む差動クロック信号であり、前記調整後発振信号のレベルをサンプリングすることは、前記調整された第１及び第２の相補信号のレベルをサンプリングすることを含む、
請求項１５に記載の方法。
【請求項１８】
前記インジケーションは、前記調整された第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第２の相補信号が前記ハイレベルでサンプリングされる場合に減るカウントである、
請求項１７に記載の方法。
【請求項１９】
前記インジケーションは、カウンタによって生成され、
当該方法は、前記カウンタの計数範囲に基づき前記比較カウントを決定することを更に有する、
請求項１７に記載の方法。
【請求項２０】
前記調整後発振信号のデューティサイクルが前記調整後発振信号の前記所望のデューティサイクルに近い場合に前記調整信号を固定することを更に有する
請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願で論じられる実施形態は、デジタル式デューティサイクル補正に関する。
【背景技術】
【０００２】
クロック信号は、多くの電子回路において様々な目的のために広く使用されている。クロック信号は、論理ハイと論理ローとの間で絶えず遷移してよい。クロック信号は、論理ハイにある時間存続期間及び論理ローにある時間存続期間によって決定されるデューティサイクルを有してよい。幾つかの事情において、論理ハイの存続期間が論理ローの存続期間に近くなるように、おおよそ５０％か又はそれに近いデューティサイクルを有するようクロック信号を生成することが望ましいことがある。デジタル回路は、同期回路に、より速い動作速度を達成させるために、クロック信号の立ち上がり及び立ち下がりの両方を使用してよい。クロック信号の５０％デューティサイクルは、その場合に、同期回路に最大のタイミングマージンを提供することができる。
【０００３】
クロック信号のデューティサイクルは、クロック信号を生成するのに使用されるトランジスタデバイスにおける不整合のような様々な現象に起因してひずむことがある。高度の注意が、しばしば、デバイス不整合を最小限にするようクロック生成及び分周回路を設計する際に払われる。あいにく、デバイスサイズが高度な集積回路（ＩＣ）プロセス技術において縮小するにつれて、ランダムな変動及びデバイス不整合によるデューティサイクルひずみは悪化する。加えて、高度なＩＣプロセスにおいて製造されたデジタル回路は、通常は、高速（例えば、１ギガヘルツ（ＧＨｚ）又はそれ以上）で動作する。高速は、より小さいクロック周期（例えば、１ＧＨｚにつき１ナノ秒（ｎｓｅｃ））に対応する。小さい回路不整合は、次いで、より小さいクロック周期によるデューティサイクルにおいて相対的に大きいエラーに変わってよい。
【０００４】
本願で請求される対象は、上述されたもののような環境においてのみ動作し又はあらゆる欠点を解消する実施形態に制限されない。むしろ、ここまで記載されてきた背景は、本願で記載される実施形態が実施され得る技術分野の一例を例示するためにのみ提供される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記を鑑み、本発明は、所望の値へと発振信号のデューティサイクルを自動的に調整するデジタル式デューティサイクル補正のための回路及び方法を提供することを対象とする。
【課題を解決するための手段】
【０００６】
実施形態の態様に従って、デジタル式デューティサイクル補正回路は、発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成され得る調整ユニットと、前記調整後発振信号をサンプリングするよう構成され得るサンプリングユニットとを含んでよい。当該回路は、ローレベルにある前記調整後発振信号のサンプルの数及びハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成され得る計数ユニットを更に含んでよい。当該回路は、前記インジケーションと比較カウントとの比較に基づき前記調整信号を生成するよう構成され得る比較及びフィルタリングユニットを更に含んでよい。前記インジケーションは、前記発振回路の前記デューティサイクルが１よりも多い値へ調整可能であり得るように前記デューティサイクル変更信号を用いて調整可能であってよい。
【０００７】
実施形態の目的及び利点は、少なくとも、特許請求の範囲において特に指摘されている要素、特徴、及び組み合わせによって、実現及び達成されるであろう。上記の概要及び下記の詳細な説明は、例及び解説であり、請求される本発明の限定でないことが、理解されるべきである。例となる実施形態は、添付の図面の使用を通じて、更なる限定性及び詳細を有して記載及び説明されるであろう。
【発明の効果】
【０００８】
本発明の実施形態によれば、所望の値へと発振信号のデューティサイクルを自動的に調整するデジタル式デューティサイクル補正のための回路及び方法を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】デジタル式デューティサイクル補正回路の例のブロック図である。
【００１０】
【図２】デジタル式デューティサイクル補正回路の他の例のブロック図である。
【００１１】
【図３】発振信号のデューティサイクルを調整する調整回路の回路図である。
【００１２】
【図４】デジタル式デューティサイクル補正回路の他の例のブロック図である。
【００１３】
【図５】発振信号のデューティサイクルを補正する方法の例のフローチャートである。
【発明を実施するための形態】
【００１４】
実施形態の態様に従って、クロック信号のような発振信号のデューティサイクルを調整するよう構成されるデジタル式デューティサイクル補正回路が、開示される。発振信号は、ハイステートとローステートとの間で絶えず遷移してよい。発振信号のデューティサイクルは、発振信号がハイステートである時間と、発振信号がローステートである時間との間の比較であってよい。例えば、５０％のデューティサイクルは、発振信号が半分の時間にハイステートであり、残り半分の時間にローステートであることを示す。他の例として、２５％のデューティサイクルは、発振信号が４分の１の時間にハイステートであり、残り４分の３の時間にローステートであることを示してよい。
【００１５】
デジタル式デューティサイクル補正回路は、４０％、５０％、６０％、又はその他の所望値のような所望の値へと発振信号のデューティサイクルを自動的に調整するよう構成されてよい。幾つかの実施形態において、発振信号のデューティサイクルを補正するよう、デジタル式デューティサイクル補正回路は、発振信号の発振レートよりも低いサンプリングレートで発振信号をサンプリングしてよい。サンプルを用いて、デジタル式デューティサイクル補正回路は、ローレベルにある発振信号のサンプルの数及びハイレベルにある発振信号のサンプルの数のインジケーションを決定してよい。このインジケーションは、発振信号がサンプリングされ且つサンプルがハイレベルにある場合に増え、発振信号がサンプリングされ且つサンプルがローレベルにある場合に減る値であってよい。結果として、値は、ハイレベルにあるサンプルの数と、ローレベルにあるサンプルの数との間の差であってよい。幾つかの実施形態において、デジタル式デューティサイクル補正回路は、調整後発振信号の所望のデューティサイクルに基づき値を増やす又は減らすことによって、その値にバイアスをかけてよい。
【００１６】
デジタル式デューティサイクル補正回路は、調整信号を生成するよう、ハイ及びローレベルのサンプル数の間の差の値を比較カウントと比較してよい。調整信号を用いて、デジタル式デューティサイクル補正回路は、発振信号のデューティサイクルを調整してよい。調整後発振信号は、次いでサンプリングされてよく、動作は、発振信号のデューティサイクルが所望のデューティサイクルに等しいか又はそれに近くなるまで、再び実行されてよい。発振信号のデューティサイクルが所望のデューティサイクルに等しいか又はそれに近くなった後、デジタル式デューティサイクル補正回路は、発振信号デューティサイクルが、調整信号のディザリングによる付加的なジッタなしで所望のデューティサイクルに等しく又はそれに近くあり続けるように、調整信号を据え置いてよい。
【００１７】
構成されるデジタル式デューティサイクル補正回路は、その他のデューティサイクル補正回路に対して様々な利点を提供することができる。例えば、デジタル式デューティサイクル補正回路は、完全にデジタルであってよい。結果として、デジタル式デューティサイクル補正回路は、デジタル式デューティサイクル補正回路を含んでよい集積回路を生成する製造プロセスのために都合良く拡大縮小されてよい。デジタル式デューティサイクル補正回路はまた、複合的なデジタル又はアナログのデューティサイクル補正回路よりもフットプリントが小さくて済む。代替的に、又は追加的に、デジタル式デューティサイクル補正回路は、５０％以外のデューティサイクルを有するように発振信号のデューティサイクルを調整するよう、調整後発振信号においてジッタを減らすように調整信号を据え置くよう、且つ、発振信号のデューティサイクルが所望のデューティサイクルに等しいか又は近くなった後にデジタル式デューティサイクル補正回路による幾らかのノイズ及び電力消費を除くようにデジタル式デューティサイクル補正回路の部分を停止するよう、構成されてよい。
【００１８】
本発明の実施形態は、添付の図面を参照して説明されるであろう。
【００１９】
図１は、本願で記載される少なくとも一実施形態に従って配置されるデジタル式デューティサイクル補正回路１００（“回路１００”）の例のブロック図である。回路１００は、調整ユニット１１０と、サンプリングユニット１２２と、計数ユニット１２６と、比較及びフィルタリングユニット１３０と、分周器１４２とを含む様々な構成要素を含んでよい。
【００２０】
調整ユニット１１０は、クロック信号又は何らかの他の信号のような発振信号１０８を受信するよう構成されてよい。発振信号１０８は、ローレベルとハイレベルとの間で発振するよう構成されてよい。発振信号１０８がハイレベルにある時間と発振信号１０８がローレベルにある時間との間の比は、発振信号１０８のデューティサイクルと呼ばれ得る。幾つかの実施形態において、発振信号１０８は、シングルエンド信号又は差動信号であってよい。調整ユニット１１０は、発振信号１０８のデューティサイクルを調整し、調整後発振信号１１２を出力するよう構成されてよい。調整後発振信号１１２は、所望のデューティサイクルを有してよく、且つ、他の回路へ分配されてよい。
【００２１】
調整ユニット１１０は、調整ユニット１１０によって受信された調整信号１３２に基づき、発振信号１０８のデューティサイクルを調整してよい。調整信号１３２は、どの程度発振信号１０８のデューティサイクルを調整すべきかを調整ユニット１１０に示してよい。デューティサイクルは、発振信号１０８がローレベルにある時間に対する発振信号１０８がハイレベルにある時間の比に基づいてよい。発振信号１０８のデューティサイクルを増大させるよう、調整ユニット１１０は、発振信号１０８のハイレベル部分を広げ、発振信号１０８のローレベル部分を圧縮してよい。発振信号１０８のデューティサイクルを低減させるよう、調整ユニット１１０は、発振信号のローレベル部分を広げ、発振信号１０８のハイレベル部分を圧縮してよい。幾つかの実施形態において、調整ユニット１１０は、相補型金属酸化膜半導体（ＣＭＯＳ）インバータトポロジを使用してよい。代替的に、又は追加的に、調整ユニット１１０は、ＣＭＬゲート間の不均衡による電流モードロジック（ＣＭＬ）ゲートトポロジのような、他のタイプのトポロジを使用してよい。
【００２２】
サンプリングユニット１２２は、クロック信号１４０を用いて調整後発振信号１１２をサンプリングするよう構成されてよい。調整後発振信号１１２をサンプリングする場合に、サンプリングユニット１２２は、クロック信号１４０の立ち上がり及び／又は立ち下がりで調整後発振信号１１２のレベル、例えば、ハイレベル又はローレベルを決定してよい。クロック信号１４０は、クロック信号１４０の立ち上がり及び立ち下がりが調整後発振信号１１２の立ち上がり及び立ち下がりと無相関であるように、調整後発振信号１１２と非同期であるよう構成される。加えて、クロック信号１４０は、調整後発振信号１１２の周波数よりも低い周波数を有してよい。結果として、サンプリングユニット１２２のサンプリングレートは、調整後発振信号１１２の発振レートよりも低くなる。調整後発振信号１１２の発振レートよりも低いサンプリングユニット１２２のサンプリングレートを有することは、回路１００が調整後発振信号１１２の周波数よりも低い周波数で動作することを可能にする。これにより、回路１００は、より複雑でなく且つより少ない電力を消費することが可能となる。
【００２３】
幾つかの実施形態において、調整後発振信号１１２は、調整された第１及び第２の相補信号を含んでよい。サンプリングユニット１２２は、調整された第１及び第２の相補信号の両方をサンプリングするよう構成されてよい。サンプリングユニット１２２は、調整後発振信号１１２のサンプリングされたレベルのインジケーションを含むサンプリング信号１２４を計数ユニット１２６へ送信してよい。
【００２４】
計数ユニット１２６は、ローレベルにある、サンプリングユニット１２２によってサンプリングされた調整後発振信号１１２のサンプルの数、及びハイレベルにある、サンプリングユニット１２２によってサンプリングされた調整後発振信号１１２のサンプルの数のインジケーション１２８をクロック信号１４０に基づき生成するよう構成されてよい。幾つかの実施形態において、計数ユニット１２６によって生成されるインジケーション１２８は、カウントであってよい。計数ユニット１２６のカウントは、計数ユニット１２６がリセット若しくは起動されるとき、又は何らかの他の時点で、予め選択された数に設定されてよい。予め選択された数は、計数ユニット１２６の計数範囲の中央値であってよい。幾つかの実施形態において、予め選択された数に設定された後、動作の間、計数ユニット１２６によって生成されるカウントは、サンプリングユニット１２２からのサンプルがローレベルにある場合にデクリメントされ、サンプリングユニット１２２からのサンプルがハイレベルにある場合にインクリメントされるデジタル値であってよい。
【００２５】
調整後発振信号１１２のハイレベルがサンプリングされる場合にカウントを増やし、調整後発振信号１１２のローレベルがサンプリングされる場合にカウントを減らす計数ユニット１２６によれば、デューティサイクルが５０％である場合に、カウントは、予め選択された数で安定又はその周囲でディザしてよい。これは、調整後発振信号１１２の同数のハイレベル及びローレベルのサンプルがサンプリングユニット１２２によってサンプリングされ得るためである。
【００２６】
幾つかの実施形態において、調整後発振信号１１２が差動信号である場合に、カウントは、第１の相補信号（例えば、差動信号の正信号）がハイレベルでサンプリングされるときに増えてよく、且つ、カウントは、第２の相補信号（例えば、差動信号の負信号）がハイレベルでサンプリングされるときに減ってよい。
【００２７】
計数ユニット１２６はまた、選択可能なデューティサイクル変更信号１５０に基づきインジケーション１２８を調整するよう構成されてよい。例えば、計数ユニット１２６は、デューティサイクル変更信号１５０の値に基づき、周期的なインターバルのような、選択されたインターバルで、サンプリングユニット１２２によって出力されたサンプリング信号１２４をバイパスするよう構成されてよい。計数ユニット１２６が、選択されたインターバルでサンプリング信号１２４を無視又はバイパスする場合に、計数ユニット１２６は、デューティサイクル変更信号１５０の符号ビットに依存してカウントを増分又は減分することによって、計数ユニット１２６のカウントにバイアスをかけてよい。
【００２８】
例えば、デューティサイクル変更信号１５０は、選択されたインターバルで計数ユニット１２６がサンプリング信号１２４に基づき計数をバイパスし、カウントを増分してよいことを示してよい。代替的に、計数ユニット１２６は、サンプリング信号１２４に基づき計数をバイパスし、カウントを減分してよい。幾つかの実施形態において、選択されたインターバルは、計数ユニット１２６の計数範囲に基づいてよく、デューティサイクル変更信号１５０の振幅によって示される一貫したインターバルにあってよい。例えば、計数ユニット１２６の計数範囲が２５６であり、且つ、カウントがクロック信号１４０に基づき増分又は減分される場合に、選択されたインターバルは、クロック信号１４０のサイクルの８、１６、３２、６４、１２８、又はその他の数ごとであってよい。計数ユニット１２６がサンプリング信号１２４に基づき計数をバイパスする選択されたインターバルの周波数は、デューティサイクル変更信号１５０に基づき変化してよい。例えば、より高いデューティサイクル変更信号は、選択されたインターバルを、クロック信号１４０の１２８サイクルごとと比べて、クロック信号１４０の３２サイクルごとにならしめてよい。代替的に、又は追加的に、計数ユニット１２６がカウントを増分又は減分するかどうかは、デューティサイクル変更信号１５０の符号ビットに依存してよい。例えば、デューティサイクル変更信号１５０の符号ビットがバイナリ１に設定される場合に、カウントは、選択されたインターバルで増えてよい。代替的に、デューティサイクル変更信号１５０の符号ビットがバイナリ０に設定される場合に、カウントは、選択されたインターバルで減ってよい。
【００２９】
比較及びフィルタリングユニット１３０は、計数ユニット１２６からのインジケーション１２８を、計数ユニット１２６の計数範囲に基づく比較カウントと比較するよう構成されてよい。例えば、比較カウントは、計数ユニット１２６の計数範囲の中央にあってよい。幾つかの実施形態において、比較カウントは、計数ユニット１２６の予め選択された数であってよい。比較及びフィルタリングユニット１３０はまた、インジケーション１２８と比較カウントとの間の比較を積分するよう構成されてよい。例えば、比較及びフィルタリングユニット１３０は、図２で例示及び説明されるように、コンパレータ及びフィルタを含んでよい。コンパレータは、インジケーション１２８と比較カウントとの間の比較に基づき信号を出力してよい。フィルタは、その信号にフィルタをかけて、インジケーション１２８と比較カウントとの間の比較を積分してよい。
【００３０】
ある期間にわたるインジケーション１２８と比較カウントとの比較の積分に基づき、比較及びフィルタリングユニット１３０は、調整信号１３２を調整して、調整後発振信号１１２のデューティサイクルを調整してよい。調整後発振信号１１２のデューティサイクルを調整することによって、インジケーション１２８は、インジケーション１２８が比較及びフィルタリングユニット１３０において比較カウントで安定又はその周囲でディザするまで、変化し得る。インジケーション１２８が比較カウントで安定又はその周囲でディザした後、比較及びフィルタリングユニット１３０は、調整後発振信号１１２のデューティサイクルを保持するように調整信号１３２を調整することをやめるよう構成されてよい。
【００３１】
幾つかの実施形態において、比較及びフィルタリングユニット１３０は、分周器１４２によって供給される分周クロック信号１４４によりクロック制御されてよい。そのような及び他の実施形態において、分周器１４２は、クロック信号１４０を分周し、分周クロック信号１４４を比較及びフィルタリングユニット１３０へ供給してよい。結果として、比較及びフィルタリングユニット１３０は、サンプリングユニット１２２のサンプリングレートよりも遅くクロック制御され得る。加えて、比較及びフィルタリングユニット１３０は、発振信号１０８の発振レートよりも遅くクロック制御され得る。発振信号１０８の発振レートよりも遅くクロック制御される比較及びフィルタリングユニット１３０を有することは、比較及びフィルタリングユニット１３０を設計する場合に、更なる自由度と、より低い複雑性とを可能にすることができる。代替的に、又は追加的に、発振信号１０８の発振レートよりも遅くクロック制御される比較及びフィルタリングユニット１３０を有することは、比較及びフィルタリングユニット１３０の電力要件を低減することができる。そのような及び他の実施形態において、分周クロック信号１４４のレートは、回路１００の帯域幅、例えば、どれくらい速く回路１００が発振信号１０８のデューティサイクルに反応してその変化を補正するのか、を決定してよい。
【００３２】
回路１００は、調整信号１３２を調整することによって、調整後発振信号１１２のデューティサイクルを調整するよう動作してよい。調整信号１３２は、デューティサイクル変更信号１５０を調整することによって、調整されてよい。動作の間、回路１００は、調整後発振信号１１２が、インジケーション１２８を比較及びフィルタリングユニット１３０において比較カウントで安定又はその周囲でディザさせ得るデューティサイクルを有するように、安定してよい。デューティサイクル変更信号１５０が調整される場合に、計数ユニット１２６は、周期的にサンプリング信号１２４を無視し、インジケーション１２８を増分又は減分してよい。結果として、インジケーション１２８は、比較カウントとは異なってよい。インジケーション１２８が比較カウントと異なる場合に、比較及びフィルタリングユニット１３０は、上述されたように調整信号１３２を調整してよい。調整された調整信号１３２は、インジケーション１２８が比較及びフィルタリングユニット１３０において比較カウントで安定又はその周囲でディザするまで、調整後発振信号１１２のデューティサイクルを変更してよい。
【００３３】
回路１００の動作の例は次のとおりである。発振信号１０８のデューティサイクルは４５％であり、計数ユニット１２６のカウントは０から６３の間の範囲を有し、最初は範囲の中央、例えば、３１に設定されるとする。この例において、調整後発振信号の所望のデューティサイクルは、デューティサイクル変更信号１５０が０に設定されるように、５０％であってよい。比較及びフィルタリングユニット１３０における比較カウントはまた、計数ユニット１２６の範囲の中央、例えば、３１に設定されてよい。
【００３４】
調整後発振信号１１２は、サンプリングユニット１２２によってサンプリングされてよい。計数ユニット１２６は、サンプルがハイレベルである場合にインジケーション１２８を増分してよく、サンプルがローレベルである場合にインジケーション１２８を減分してよい。約４５％にある調整後発振信号１１２のデューティサイクルによれば、時間にわたってハイレベルサンプルよりもローレベルサンプルの方が多くなる。加えて、零であるデューティサイクル変更信号１５０によれば、計数ユニット１２６はインジケーション１２８をバイアスしない。結果として、一定時間後、計数ユニット１２６のインジケーション１２８は、３１よりも小さくなるよう減ってよい。３１よりも小さいインジケーション１２８は、比較及びフィルタリングユニット１３０において、３１である比較カウントと比較されてよい。比較及びフィルタリングユニット１３０は、インジケーション１２８と比較カウントとの間の比較の累積に基づき調整信号１３２を調整して、調整ユニット１１０に、調整後発振信号１１２のデューティサイクルを５０％近くにならしめるように、発振信号１０８のハイレベルを広げ且つローレベルを圧縮させてよい。回路１００は、調整後発振信号１１２のデューティサイクルが５０％の所望のデューティサイクルに等しいか又はそれに近くなるまで、このフィードバックプロセスを続けてよい。調整後発振信号１１２のデューティサイクルが５０％の所望のデューティサイクルに等しいか又はそれに近くなった後、インジケーション１２８は、計数ユニット１２６の中央値、例えば、３１で安定又はその周囲でディザしてよい。この値は、比較及びフィルタリングユニット１３０における比較カウントと同じであってよい。結果として、調整信号１３２は、調整後発振信号１１２のデューティサイクルを安定させて５０％で維持することができる。
【００３５】
回路１００の動作の他の例は次のとおりである。発振信号１０８のデューティサイクルは５０％であり、計数ユニット１２６のカウントは０から２５５の間の範囲を有し、最初は範囲の中央、例えば、１２７に設定されるとする。この例において、調整後発振信号の所望のデューティサイクルは、デューティサイクル変更信号１５０が、計数ユニット１２６にクロックの３２サイクルごとにカウントを増分させ得る非ゼロの数に設定されるように、約４８％であってよい。加えて、比較及びフィルタリングユニット１３０における比較カウントは、計数ユニット１２６の範囲の中央、例えば、１２７に設定されてよい。
【００３６】
調整後発振信号１１２は、サンプリングユニット１２２によってサンプリングされてよい。計数ユニット１２６は、サンプルがハイレベルである場合にインジケーション１２８を増分してよく、サンプルがローレベルである場合にインジケーション１２８を減分してよい。加えて、３２サイクルごとに、計数ユニット１２６は、サンプリング信号１２４を無視し、インジケーション１２８を１増やしてよい。結果として、ある期間後、計数ユニット１２６のインジケーション１２８は、１２７よりも大きくなるよう増えてよい。１２７よりも大きいインジケーション１２８は、比較及びフィルタリングユニット１３０において、１２７である比較カウントと比較されてよい。比較及びフィルタリングユニット１３０は、インジケーション１２８と比較カウントとの間の比較の累積に基づき調整信号１３２を調整して、調整ユニット１１０に、調整後発振信号１１２のデューティサイクルを４８％近くにならしめるように、発振信号１０８のハイレベルを広げ且つローレベルを圧縮させてよい。結果として、１２８サイクルごとに、インジケーション１２８は、１２４サイクルの間、サンプリング信号１２４に基づき更新され、４サイクルの間、デューティサイクル変更信号１５０から得られる計数ユニット１２６によって適用されるバイアスによって更新される。
【００３７】
しばらくして、インジケーション１２８がサンプリング信号１２４に基づき更新される１２４サイクルのうちの６０サイクルの間、サンプリング信号１２４は、計数ユニット１２６がインジケーション１２８を増分するように、調整後発振信号１１２がハイレベルであることを示してよい。加えて、インジケーション１２８がサンプリング信号１２４に基づき更新される１２４サイクルのうちの６４サイクルの間、サンプリング信号１２４は、計数ユニット１２６がインジケーション１２８を減分することができるように、調整後発振信号１１２がローレベルであることを示してよい。１２４個のサンプルのうちの、６０回ハイレベルでサンプリングされる調整後発振信号１１２は、調整後発振信号１１２のデューティサイクルが６０／１２４、すなわち、４８％であることを示してよい。なお、計数ユニット１２６によって適用されるバイアシングにより、比較及びフィルタリングユニット１３０へ与えられるインジケーション１２８は、１２７で安定又はその周囲でディザしてよい。インジケーション１２８が、比較及びフィルタリングユニット１３０の比較カウントに等しい１２７で安定又はその周囲でディザするので、比較及びフィルタリングユニット１３０は、調整後発振信号１１２のデューティサイクルが約４８％で維持するように、調整信号１３２を調整するのをやめてよい。
【００３８】
変更、付加又は省略は、本開示の適用範囲から逸脱することなしに回路１００に対してなされてよい。例えば、回路１００は、分周器１４２を含まなくてよい。そのような及び他の実施形態において、分周クロック信号１４４は、分周器１４２からではなく、他の源から供給されてよい。代替的に、又は追加的に、比較及びフィルタリングユニット１３０は、クロック信号１４０によってクロック制御されてよい。
【００３９】
図２は、本願で記載される少なくとも一実施形態に従って配置されるデジタル式デューティサイクル補正回路２００（“回路２００”）の他の例のブロック図である。回路２００は、発振信号２０８のデューティサイクルを調整して、所望のデューティサイクルを有する調整後発振信号２１２を生成するよう構成されてよい。
【００４０】
回路２００は、調整ユニット２１０と、サンプリングユニット２２２と、計数ユニット２２６と、比較及びフィルタリングユニット２３０と、分周器２４２と、ロック検出器２６０とを含んでよい。調整ユニット２１０、サンプリングユニット２２２、計数ユニット２２６、及び分周器２４２は、図１の調整ユニット１１０、サンプリングユニット１２２、計数ユニット１２６、及び分周器１４２と同じであってよい。結果として、回路２００のそれら構成要素の更なる説明は、図２に関して与えられない。
【００４１】
比較及びフィルタリングユニット２３０は、比較回路２３２及びデジタルフィルタ２３６を含んでよい。比較回路２３２は、計数ユニット２２６からのインジケーション２２８を比較カウントと比較するよう構成されてよい。比較カウントは、計数ユニット２２６の計数範囲に依存してよい。
【００４２】
比較回路２３２は更に、インジケーション２２８が比較カウントよりも大きい場合に第１の信号２３４をアサートし、インジケーション２２８が比較カウントよりも小さい場合に第２の信号２３５をアサートするよう構成されてよい。第１の信号２３４及び第２の信号２３５をアサートすることは、第１の信号２３４及び第２の信号２３５がハイレベル若しくはローレベルに至らされること、すなわち、一方がハイレベルに至らされ、他方がローレベルに致される場合を示してよい。比較回路２３２は、第１の信号２３４及び第２の信号２３５をデジタルフィルタ２３６へ及びロック検出器２６０へ送信してよい。
【００４３】
デジタルフィルタ２３６は、第１の信号２３４及び第２の信号２３５に基づき調整信号２３８を生成するよう構成されてよい。特に、デジタルフィルタ２３６は、調整信号２３８を生成するように第１の信号２３４及び第２の信号２３５を増減及び／又は積分するよう構成されてよい。図２において、デジタルフィルタ２３６は、サンプリングユニット２２２及び計数ユニット２２６をクロック制御するのに使用されるクロック信号２４０を分周する分周器２４２によって生成される分周クロック信号２４４によってクロック制御される。結果として、デジタルフィルタ２３６は、サンプリングユニット２２２のサンプリングレートよりも遅くクロック制御されてよい。代替的に、又は追加的に、回路２００の帯域幅は、分周クロック信号２４４のクロックレートに基づいてよい。
【００４４】
ロック検出器２６０は、分周クロック信号２４４によってクロック制御されてよく、且つ、第１の信号２３４及び第２の信号２３５を受信するよう構成されてよい。ロック検出器２６０は更に、第１の信号２３４及び第２の信号２３５に基づきロッキング信号２６２を生成するよう構成されてよい。特に、ロック検出器２６０は、調整後発振信号２１２のデューティサイクルがデューティサイクル変更信号２５０によって示される所望のデューティサイクルに近いことを第１の信号２３４及び第２の信号２３５が示す場合に、ロッキング信号２６２を生成するよう構成されてよい。第１の信号２３４及び第２の信号２３５は、比較回路２３２が第１の信号２３４及び第２の信号２３５の夫々を期間にわたって略等しい回数アサートする場合に、調整後発振信号２１２のデューティサイクルが所望のデューティサイクルに近いことを示してよい。
【００４５】
ロック検出器２６０は、ロッキング信号２６２をデジタルフィルタ２３６へ送信してよい。デジタルフィルタ２３６は、デジタルフィルタ２３６が第１の信号２３４及び第２の信号２３５に基づき調整信号２３８を調整し続けないように、調整信号２３８を固定するよう構成されてよい。そのような及び他の実施形態において、固定された調整信号２３８を有することは、インジケーション２２８におけるディザリングにより生じる調整後発振信号２１２のジッタを低減することができる。計数ユニット２２６からのインジケーション２２８におけるディザリングは、サンプリングユニット２２２がハイレベル及び次いでローレベルをサンプリングすることで計数ユニット２２６のカウントが２つの数の間を行ったり来たりすることに起因する。
【００４６】
幾つかの実施形態において、デジタルフィルタ２３６が固定される場合に、サンプリングユニット２２２、計数ユニット２２６、及び比較回路２３２は、回路２００の電力消費及びそれによって生成されるノイズを減らすよう、無効にされてよい。代替的に、又は追加的に、ロック検出器２６０がロッキング信号２６２をアサートする場合に、他のデバイスは、回路２００の調整ユニット２１０を除く全てのものが無効にされることを可能にするよう調整信号２３８を供給してよい。他の変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに回路２００に対してなされてよい。
【００４７】
図３は、本願で記載される少なくとも一実施形態に従って配置される、発振信号３０２（成分３０２ａ及び３０２ｂを含む。）のデューティサイクルを調整する調整ユニット３００の回路図である。特に、図３は、発振信号３０２が発振信号Ａ３０２ａ及び発振信号Ｂ３０２ｂを含む差動信号である場合に、調整信号３０４（成分３０４ａ及び３０４ｂを含む。）に基づき発振信号３０２のデューティサイクルを調整するために使用され得る調整ユニット３００を表す。特に、調整ユニット３００は、調整信号３０４を集合的に形成する非反転調整信号３０４ａ及び反転調整信号３０４ｂを用いて発振信号３０２のデューティサイクルを調整するよう構成されてよい。図３の調整ユニット３００は、図１の調整ユニット１１０及び図２の調整ユニット２１０の実施形態の例である。
【００４８】
調整ユニット３００は、第１の段３１０及び第２の段３３０を用いて発振信号３０２を延伸又は圧縮することによって、発振信号３０２のデューティサイクルを調整するよう構成されてよい。第１の段３１０は、発振信号Ａ３０２ａを反転させる第１の反転回路３１２と、発振信号Ｂ３０２ｂを反転させる第２の反転回路３１４とを含んでよい。第２の段３３０は、発振信号Ａ３０２ａを反転させる第３の反転回路３３２と、発振信号Ｂ３０２ｂを反転させる第４の反転回路３３４とを含んでよい。反転回路３１２、３１４、３３２及び３３４の夫々は、電圧へ結合されたｐ形金属酸化膜半導体（ＰＭＯＳ）トランジスタのバンクと、接地へ結合されたｎ形金属酸化膜半導体（ＮＭＯＳ）トランジスタのバンクとを含んでよい。
【００４９】
一例として、調整ユニット３００は、第１の段の間は接地に対してよりも電圧に対して強く発振信号３０２を引き寄せ、第２の段３３０の間は電圧に対してよりも接地に対して強く発振信号３０２を引き寄せることによって、発振信号３０２を圧縮してよい。調整ユニット３００が発振信号３０２を引き寄せる量は、一度に導通する第１の段３１０及び第２の段３３０におけるＰＭＯＳ及びＮＭＯＳトランジスタの数を調整することによって、変更されてよい。例えば、調整信号３０４は、ＰＭＯＳ又はＮＭＯＳトランジスタのバンクの中のトランジスタの１つ、２つ、３つ、又は４つ全てを導通させるよう構成されてよい。導通するトランジスタが多ければ多いほど、発振信号３０２に対する引き寄せは大きくなる。
【００５０】
変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに調整ユニット３００に対してなされてよい。例えば、トランジスタのバンクの夫々は、４よりも多いトランジスタを有してよい。例えば、夫々のバンクは、４、８、１０、１２、１６、３２、又は何らかの他の個数のトランジスタを有してよい。より多くのトランジスタは、デューティサイクル調整のより良い精度を可能にすることができる。例えば、１％刻みで発振信号３０２のデューティサイクルを変えるよう、より多くのトランジスタが使用されてよく、夫々は、５％刻みで発振信号３０２のデューティサイクルを変えるために使用され得るトランジスタの数よりも少なく導通する。
【００５１】
図４は、本願で記載される少なくとも一実施形態に従って配置されるデジタル式デューティサイクル補正回路４００（“回路４００”）の他の例の回路図である。回路４００は、発振信号４０８（成分４０８ａ及び４０８ｂを含む。）のデューティサイクルを調整して、所望のデューティサイクルを有する発振信号４１２（成分４１２ａ及び４１２ｂを含む。）を生成するよう構成されてよい。
【００５２】
発振信号４０８は、発振信号Ａ４０８ａ及び発振信号Ｂ４０８ｂを含んでよい信号対を含む差動信号であってよい。また、調整後発振信号４１２は、調整後発振信号Ａ４１２ａ及び調整後発振信号Ｂ４１２ｂを含む信号対を含む差動信号であってよい。
【００５３】
回路４００は、調整ユニット４１０と、第１のマルチプレクサ４１４と、レジスタ４１６と、第１のＡＮＤゲート４１８と、第２のＡＮＤゲート４２０と、インバータ４２２と、第１の分周器４２４と、ＯＲゲート４３２と、カウンタ４４０と、比較回路４５０と、ロック検出器４６０と、デジタルフィルタ４７０と、第２の分周器４８２と、第２のマルチプレクサ４９０と、バイナリコンバータ４９２とを含んでよい。
【００５４】
発振信号４０８は、調整ユニット４１０によって受信されてよい。調整ユニット４１０は、例えば、図３の調整ユニット３００を含んでよい。調整ユニット４１０は、バイナリコンバータ４９２によって調整ユニット４１０へ供給される変換後調整信号４９６に基づき発振信号４０８のデューティサイクルを調整するよう構成されてよい。変換後調整信号４９６は、どの程度発振信号４０８のデューティサイクルを調整すべきかを調整ユニット４１０へ示してよい。調整ユニット４１０は、調整後発振信号４１２を出力してよい。
【００５５】
ＯＲゲート４３２は、クロック信号４２３及びバイパス信号４９４を受信するよう構成されてよい。クロック信号４２３は、クロック信号４２３の立ち上がり及び立ち下がりが調整後発振信号４１２の立ち上がり及び立ち下がりと無相関であるように、調整後発振信号４１２と非同期であるよう構成される。加えて、クロック信号４２３は、調整後発振信号４１２の周波数よりも低い周波数を有してよい。クロック信号４２３又はクロック信号４２３の分周は、回路４００の様々な構成要素をクロック制御するために使用されてよい。
【００５６】
バイパス信号４９４は、回路４００によって、回路４００の構成要素の大部分を動作させることなしに調整ユニット４１０へ変換後調整信号４９６を供給するために使用されてよい。例えば、バイパス信号４９４は、ハイレベルでアサートされてよい。ハイレベルで、ＯＲゲート４３２は、クロック信号４２３のレベルにかかわらずハイレベルを出力する。結果として、クロック信号４２３又はクロック信号４２３の分周によってクロック制御される回路４００における構成要素は、クロック制御されず、動作しない。加えて、バイパス信号４９４は、第２のマルチプレクサ４９０へ供給されてよい。第２のマルチプレクサ４９０へ供給されるハイレベルは、第２のマルチプレクサ４９０に、変換後調整信号４９６がデジタルフィルタ４７０からの調整信号４７２に代えて基づく設定調整信号４９１を選択させてよい。バイパス信号４９４がローでアサートされる場合に、ＯＲゲート４３２は、クロック信号４２３を変えることなしにクロック信号４２３を通してよい。クロック信号４２３は、レジスタ４１６及びカウンタ４４０をクロック制御するために使用されてよい。
【００５７】
クロック信号４２３はまた、第１の分周器４２４及び第２の分周器４８２によって分周されてよい。第１の分周器４２４は、第１の分周クロック信号４２９を生成するようクロック信号４２３を２によって分周してよい。第２の分周器４８２は、第２の分周器４８２によって受信される分周信号４８０に基づく変数によってクロック信号４２３を分周してよい。分周信号４８０に基づき、第２の分周器４８２は、第２の分周クロック信号４８４を生成するようクロック信号４２３を分周してよい。
【００５８】
第１の分周クロック信号４２９、第１のマルチプレクサ４１４、レジスタ４１６、インバータ４２２、並びに第１及び第２のＡＮＤゲート４１８及び４２０は、集合的にサンプリング部品４３０と呼ばれてよく、且つ、調整後発振信号４１２をサンプリングし、サンプルをカウンタ４４０へ供給するよう構成されてよい。特に、サンプリング部品４３０は、調整後発振信号４１２のハイレベルサンプルを表すことができる第１のＡＮＤゲート出力信号４１９をアサートし、調整後発振信号４１２のローレベルサンプルを表すことができる第２のＡＮＤゲート出力信号４２１をアサートするよう動作してよい。差動信号である調整後発振信号４１２によれば、調整後発振信号４１２のローレベルサンプルは、差動信号の反転信号のハイレベルサンプルであってよい。回路４００において、第２のＡＮＤゲート出力信号４２１は、調整後発振信号４１２の調整後発振信号Ｂ４１２ｂである反転信号のハイレベルサンプルであってよい。
【００５９】
サンプリング部品４３０は、次のように、第１及び第２のＡＮＤゲート出力信号４１９及び４２１をカウンタ４４０へ供給するよう動作してよい。第１のマルチプレクサ４１４は、第１の分周クロック信号４２９によってクロック制御されてよい。第１の分周クロック信号４２９がハイレベルにある場合に、第１のマルチプレクサ４１４は、調整後発振信号Ｂ４１２ｂをレジスタ４１６へ供給してよい。第１の分周クロック信号４２９がローレベルにある場合に、第１のマルチプレクサ４１４は、調整後発振信号Ａ４１２ａをレジスタ４１６へ供給してよい。
【００６０】
レジスタ４１６は、その入力をクロック信号４２３の立ち上がりでサンプリングするよう構成されてよい。第１の分周クロック信号４２９は、クロック信号４２３の２倍遅く、且つ、第１の分周器４２４の遅延によりクロック信号４２３からオフセットされているので、レジスタ４１６は、クロック信号４２３の立ち上がりで、調整後発振信号Ａ４１２ａをサンプリングすることと、調整後発振信号Ｂ４１２ｂをサンプリングすることとを交互に入れ替える。レジスタ４１６は、サンプルをサンプル信号４１７として第１及び第２のＡＮＤゲート４１８及び４２０へ供給してよい。調整後発振信号Ａ４１２ａ及び調整後発振信号Ｂ４１２ｂの両方をサンプリングするレジスタ４１６によれば、回路４００は、調整後発振信号Ａ４１２ａ及び調整後発振信号Ｂ４１２ｂをサンプリングするために別個のレジスタが使用される場合に閾値電圧を変化することで生じる信号の電圧オフセット差のような結果を回避することができる。
【００６１】
第１のＡＮＤゲート４１８は、一方の入力部でサンプル信号４１７を、他方の入力部で第１の分周クロック信号４２９を受信する。第１のＡＮＤゲート４１８は、サンプル信号４１７がハイレベルにあり且つ第１の分周クロック信号４２９がハイレベルにある場合に、第１のＡＮＤゲート出力信号４１９をアサートする。結果として、第１のＡＮＤゲート出力信号４１９のアサーションは、調整後発振信号Ａ４１２ａのサンプルのハイレベルを表してよい。
【００６２】
第２のＡＮＤゲート４２０は、一方の入力でサンプル信号４１７を、他方の入力部で、インバータ４２２によって生成される第１の分周クロック信号４２９の反転を受信する。結果として、第２のＡＮＤゲート４２０は、サンプル信号４１７がハイレベルにあり且つ第１の分周クロック信号４２９が、それがインバータ４２２によって反転されることにより、ローレベルにある場合に、第２のＡＮＤゲート出力信号４２１をアサートする。結果として、第２のＡＮＤゲート出力信号４２１のアサーションは、調整後発振信号Ｂ４１２ｂのサンプルのハイレベルを表してよい。
【００６３】
カウンタ４４０は、第１のＡＮＤゲート出力信号４１９がアサートされる場合にそのカウントを増やし、第２のＡＮＤゲート出力信号４２１がアサートされる場合にそのカウントを減らすよう構成されてよい。カウンタ４４０は、ロールオーバーしないように飽和カウンタとして構成されてよい。幾つかの実施形態において、カウンタ４４０は、回路４００が動作し始める場合にカウンタ４４０の中央値にあるようリセットされてよい。カウンタ４４０は、そのカウントをカウント信号４４２として出力してよい。
【００６４】
カウンタ４４０はまた、調整後発振信号４１２の所望のデューティサイクルに基づくデューティサイクル変更信号４５２に基づきカウント信号４４２にバイアスをかけるよう構成されてよい。デューティサイクル変更信号４５２は、カウント信号４４２がバイアスをかけられる量と、カウント信号４４２が増分又は減分されることによってバイアスをかけられるかどうかとを決定してよい。カウント信号４４２は、カウンタ４４０が、いつ第１及び第２のＡＮＤゲート出力信号４１９及び４２１がアサートされるかに基づきカウント信号４４２を調整するのではなく、デューティサイクル変更信号４５２に基づき、選択されたインターバルでカウント信号４４２を調整することによって、バイアスをかけられてよい。カウント信号４４２のバイアスを増大させるよう、カウンタ４４０がカウント信号４４２を調整する選択されたインターバルは、増大されてよい。一例において、デューティサイクル変更信号４５２は、４桁のバイナリ値であってよい。デューティサイクル変更信号４５２の１桁は、カウント信号４４２を増分又は減分すべきかどうかを示してよい。残りの３桁は、カウンタ４４０がカウント信号４４２を調整するためのインターバルを示してよい。他の実施形態において、デューティサイクル変更信号４５２は、４よりも多い若しくは少ない桁のバイナリ値、又は何らかの他のタイプの数であってよい。
【００６５】
比較回路４５０は、カウント信号４４２を、カウンタ４４０の計数範囲及びカウンタ４４０がリセットする値に基づく比較カウントと比較してよい。比較回路４５０は更に、カウント信号４４２が比較カウントよりも大きい場合に第１の信号４５４をアサートし、カウント信号４４２が比較カウントよりも小さい場合に第２の信号４５６をアサートするよう構成されてよい。比較回路４５０は、第１の信号４５４及び第２の信号４５６をデジタルフィルタ４７０へ及びロック検出器４６０へ送信してよい。
【００６６】
ロック検出器４６０は、第２の分周クロック信号４８４によってクロック制御されてよく、且つ、第１の信号４５４及び第２の信号４５６を受信するよう構成されてよい。ロック検出器４６０は更に、調整後発振信号４１２のデューティサイクルがデューティサイクル変更信号４５２によって示される所望のデューティサイクルに近いことを第１の信号４５４及び第２の信号４５６が示す場合に、ロッキング信号４６２を生成するよう構成されてよい。第１の信号４５４及び第２の信号４５６は、比較回路４５０が第１の信号４５４及び第２の信号４５６の夫々を期間にわたって略等しい回数アサートする場合に、調整後発振信号４１２のデューティサイクルが所望のデューティサイクルに近いことを示してよい。
【００６７】
デジタルフィルタ４７０は、第２の分周クロック信号４８４によってクロック制御されてよく、且つ、第１の信号４５４及び第２の信号４５６に基づき調整信号４７２を生成するよう構成されてよい。特に、デジタルフィルタ４７０は、調整信号４７２を生成するように第１の信号４５４及び第２の信号４５６を増減及び／又は積分するよう構成されてよい。デジタルフィルタ４７０はまた、ロッキング信号４６２を受信してよい。ロッキング信号４６２に基づき、デジタルフィルタ４７０は、デジタルフィルタ４７０が第１の信号４５４及び第２の信号４５６に基づき調整信号４７２を調整し続けないように、調整信号４７２を固定するよう構成されてよい。
【００６８】
調整信号４７２は、第２のマルチプレクサ４９０へ供給されてよい。第２のマルチプレクサ４９０は、バイパス信号４９４がアサートされない場合にバイナリコンバータ４９２へ供給すべく調整信号４７２を選択するよう構成されてよい。第２のマルチプレクサ４９０はまた、バイパス信号４９４がアサートされる場合にバイナリコンバータ４９２へ供給すべく設定調整信号４９１を選択するよう構成されてよい。設定調整信号４９１は、ロック検出器４６０がロッキング信号４６２をアサートする場合に、調整信号４７２に基づいてよい。代替的に、又は追加的に、設定調整信号４９１は、他の基準に基づき選択されてよい。
【００６９】
バイナリコンバータ４９２は、バイナリ−サーモメータ・デコーダとして構成されてよい。そのような及び他の実施形態において、設定調整信号４９１及び調整信号４７２はいずれも、バイナリ値であってよい。バイナリコンバータ４９２は、設定調整信号４９１又は調整信号４７２を単進符号に変換してよい。設定調整信号４９１又は調整信号４７２の単進符号は、変換後調整信号４９６として調整ユニット４１０へ供給されてよい。
【００７０】
変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに回路４００に対してなされてよい。例えば、幾つかの実施形態において、回路４００は、バイナリコンバータ４９２を含まなくてよい。代替的に、又は追加的に、回路４００は、ロック検出器４６０、第２の分周器４８２、及び／又はバイパス信号４９４を含まなくてよい。バイパス信号４９４が含まれない場合に、ＯＲゲート４３２及び第２のマルチプレクサ４９０は含まれなくてよい。他の実施形態において、バイナリコンバータ４９２は、デジタル−アナログコンバータ（ＤＡＣ）によって置換されてよく、変換後調整信号４９６は、アナログ電流であってよく、それにより、調整ユニット４１０は、ＤＡＣから受信されたアナログ電流に基づきデューティサイクルを調整してよい。
【００７１】
図５は、本願で記載される少なくとも一実施形態に従って配置される、発振信号のデューティサイクルを補正する方法５００の例のフローチャートである。方法５００は、幾つかの実施形態において、図１の回路１００、図２の回路２００、及び／又は図４の回路４００のような回路によって実施されてよい。個別のブロックとして表されているとしても、様々なブロックは、所望の実施に依存して、更なるブロックに分けられても、より少ないブロックへとまとめられても、又は除去されてもよい。
【００７２】
方法５００はブロック５０２から開始してよく、ブロック５０２で、発振信号のデューティサイクルは、調整信号を生成するよう調整信号に基づき調整されてよい。発振信号は、ローレベルとハイレベルとの間で発振するよう構成されてよい。
【００７３】
ブロック５０４において、調整後発振信号はサンプリングされてよい。幾つかの実施形態において、発振信号は、第１及び第２の相補信号を含む差動クロック信号であってよい。そのような及び他の実施形態において、調整後発振信号のレベルをサンプリングすることは、調整された第１及び第２の相補信号のレベルをサンプリングすることを含んでよい。幾つかの実施形態において、調整後発振信号は、調整後発振信号の発振レートよりも遅いサンプリングレートでサンプリングされてよい。
【００７４】
ブロック５０６で、ローレベルにある調整後発振信号のサンプルの数及びハイレベルにある調整後発振信号のサンプルの数のインジケーションが、生成されてよい。
【００７５】
ブロック５０８で、インジケーションは、発振信号のデューティサイクルが１よりも多い値に調整可能であるように、調整後発振信号の所望のデューティサイクルに基づき、選択可能なデューティサイクルを用いて調整されてよい。
【００７６】
ブロック５１０で、インジケーションは、比較カウントと比較されてよい。幾つかの実施形態において、インジケーションはカウントであってよい。そのような及び他の実施形態において、発振信号が、第１及び第２の相補信号を含む差動クロック信号である場合に、カウントは、調整された第１の相補信号がハイレベルでサンプリングされる場合に増え、調整された第２の相補信号がハイレベルでサンプリングされる場合に減ってよい。
【００７７】
ブロック５１２で、調整信号は、インジケーションと比較カウントとの比較に基づき生成されてよい。
【００７８】
当業者であれば、本願で開示されるこのような及び他のプロセス及び方法に関し、プロセス及び方法において実行される機能が異なる順序で実施されてよいと認識するであろう。加えて、説明されているステップ及び動作は例としてのみ与えられており、ステップ及び動作の幾つかは、開示されている実施形態の本質を損なうことなしに、任意であっても、より少ないステップ及び動作にまとめられても、又は更なるステップ及び動作に拡張されてもよい。
【００７９】
例えば、方法５００は、調整後発振信号のデューティサイクルが調整後発振信号の所望のデューティサイクルに近い場合に調整信号を固定することを更に含んでよい。代替的に、又は追加的に、インジケーションがカウンタによって生成される場合に、方法５００は、カウンタの計数範囲に基づき比較カウントを決定することを更に含んでよい。
【００８０】
本願で挙げられている全ての例及び条件付きの語は、教育的な目的のために、当該技術を促進することに本発明者によって寄与される概念及び本発明を読む者が理解することを助けること、及びそのような具体的に挙げられている例及び条件に制限されないと解釈されることを目的とする。本発明の実施形態が詳細に記載されてきたが、様々な変更、置換、及び代替が、本発明の精神及び適用範囲から逸脱することなしにそれらの実施形態に対してなされてよいことが理解されるべきである。
【００８１】
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記発振信号の前記デューティサイクルが１よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき前記調整信号を生成するよう構成される比較及びフィルタリングユニットと
を有するデジタル式デューティサイクル補正回路。
（付記２）
前記発振信号は、第１及び第２の相補信号を含む差動信号である、
付記１に記載のデジタル式デューティサイクル補正回路。
（付記３）
前記サンプリングユニットは、単一のレジスタを用いて、調整された第１及び第２の相補信号をサンプリングするよう構成される、
付記２に記載のデジタル式デューティサイクル補正回路。
（付記４）
前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットにより出力されるカウントであり、該カウントは、前記第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記第２の相補信号が前記ハイレベルでサンプリングされる場合に減る、
付記３に記載のデジタル式デューティサイクル補正回路。
（付記５）
前記カウントは、前記調整後発振信号の前記デューティサイクルが前記所望のデューティサイクルである場合に前記計数ユニットの中央値で安定又はその周囲でディザする、
付記４に記載のデジタル式デューティサイクル補正回路。
（付記６）
前記サンプリングユニットは、前記調整後発振信号の発振レートよりも低いサンプリングレートで前記調整後発振信号をサンプリングするよう構成される、
付記１に記載のデジタル式デューティサイクル補正回路。
（付記７）
前記比較及びフィルタリングユニットは、前記インジケーションが前記比較カウントよりも多い場合に第１の信号をアサートし、前記インジケーションが前記比較カウントよりも少ない場合に第２の信号をアサートするよう構成される比較回路を含む、
付記１に記載のデジタル式デューティサイクル補正回路。
（付記８）
前記比較及びフィルタリングユニットは、前記比較回路へ結合され、前記第１の信号及び前記第２の信号に基づき前記調整信号を生成するよう構成されるデジタルフィルタを更に含む、
付記７に記載のデジタル式デューティサイクル補正回路。
（付記９）
前記デジタルフィルタは、前記サンプリングユニットのサンプリングレートよりも遅くクロック制御される、
付記８に記載のデジタル式デューティサイクル補正回路。
（付記１０）
前記調整後発振信号のデューティサイクルが前記所望のデューティサイクルに近い場合に前記第１の信号及び前記第２の信号に基づきロッキング信号を生成し、該ロッキング信号を前記デジタルフィルタへ送信するよう構成されるロック検出器を更に有し、
前記デジタルフィルタは、前記ロッキング信号を受信した後に、前記第１の信号及び前記第２の信号を無視して、前記調整信号を保持するよう構成される、
付記８に記載のデジタル式デューティサイクル補正回路。
（付記１１）
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき比較信号を生成するよう構成される比較回路と、
前記調整後発振信号のデューティサイクルが前記調整後発振信号の所望のデューティサイクルに近い場合を決定し、該決定に基づきロッキング信号を生成するよう構成されるロック検出器と、
前記ロッキング信号が第１の値である場合に前記比較信号に基づき前記調整信号を生成し、前記ロッキング信号が第２の値である場合に以前に生成された調整信号を保持するよう構成されるデジタルフィルタと
を有するデジタル式デューティサイクル補正回路。
（付記１２）
前記デジタルフィルタは、前記調整後発振信号をサンプリングするために前記サンプリングユニットによって使用されるサンプリングレートよりも遅くクロック制御される、
付記１１に記載のデジタル式デューティサイクル補正回路。
（付記１３）
前記サンプリングレートは、前記調整後発振信号の発振レートよりも低い、
付記１２に記載のデジタル式デューティサイクル補正回路。
（付記１４）
前記調整後発振信号は、調整された第１及び第２の相補信号を含む差動クロック信号であり、前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットによって出力されるカウントであり、該カウントは、前記調整された第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第２の相補信号が前記ハイレベルでサンプリングされる場合に減り、前記カウントは、前記デューティサイクル変更信号によってバイアスをかけられる、
付記１２に記載のデジタル式デューティサイクル補正回路。
（付記１５）
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成し、
前記調整後発振信号をサンプリングし、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、
前記発振信号の前記デューティサイクルが１よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整し、
前記インジケーションを比較カウントと比較し、
前記インジケーションと前記比較カウントとの前記比較に基づき前記調整信号を生成する
発振信号のデューティサイクルを補正する方法。
（付記１６）
前記調整後発振信号は、前記調整後発振信号の発振レートよりも低いサンプリングレートでサンプリングされる、
付記１５に記載の方法。
（付記１７）
前記調整後発振信号は、調整された第１及び第２の相補信号を含む差動クロック信号であり、前記調整後発振信号のレベルをサンプリングすることは、前記調整された第１及び第２の相補信号のレベルをサンプリングすることを含む、
付記１５に記載の方法。
（付記１８）
前記インジケーションは、前記調整された第１の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第２の相補信号が前記ハイレベルでサンプリングされる場合に減るカウントである、
付記１７に記載の方法。
（付記１９）
前記インジケーションは、カウンタによって生成され、
当該方法は、前記カウンタの計数範囲に基づき前記比較カウントを決定することを更に有する、
付記１７に記載の方法。
（付記２０）
前記調整後発振信号のデューティサイクルが前記調整後発振信号の前記所望のデューティサイクルに近い場合に前記調整信号を固定することを更に有する
付記１５に記載の方法。
【符号の説明】
【００８２】
１００，２００，４００          デジタル式デューティサイクル補正回路
１０８，２０８，４０８          発振信号
１１０，２１０，３００，４１０  調整ユニット
１１２，２１２，４１２          調整後発振信号
１２２，２２２                  サンプリングユニット
１２６，２２６                  計数ユニット
１２８，２２８                  インジケーション
１３０，２３０                  比較及びフィルタリングユニット
１３２，２３８，４７２          調整信号
１４２，２４２，４２４，４８２  分周器
２３２，４５０                  比較回路
２３６，４７０                  デジタルフィルタ
２６０，４６０                  ロック検出器
２６２，４６２                  ロッキング信号
４１４，４９０                  マルチプレクサ
４１６                          レジスタ
４１８，４２０                  ＡＮＤゲート
４３２                          ＯＲゲート
４４０                          カウンタ
４４２                          カウント信号
４９１                          設定調整信号
４９２                          バイナリコンバータ
４９６                          変換後調整信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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