(57)【要約】      （修正有）【課題】低コストで信頼性の高い半導体記憶装置の製造方法を提供する。【解決手段】芯材膜６３の側壁に第１側壁膜６４を、第１側壁膜６４の側壁に第２側壁膜６５を形成する。第２側壁膜６５を覆うマスク層６７を形成する。マスク層６７および第１側壁膜６４を複数の島状パターンに加工する。芯材膜６３、第１側壁膜６４、第２側壁膜６５およびマスク層６７をマスクにして下地マスク６２を加工し、下地マスク６２に第１方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する。【選択図】図８
2015177053.tif 000002
【特許請求の範囲】
【請求項１】
複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程と、
前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程と、
前記複数の芯材膜の側壁にそれぞれ設けられた複数の第１側壁膜を、前記下地マスク上に形成する工程と、
前記複数の第１側壁膜の側壁にそれぞれ設けられた複数の第２側壁膜を、隣の第２側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程と、
前記第２側壁膜を覆うマスク層を形成する工程と、
前記マスク層および前記第１側壁膜を複数の島状パターンに加工する工程と、
前記芯材膜、前記第１側壁膜、前記第２側壁膜および前記マスク層をマスクにして前記下地マスクを加工し、前記下地マスクに第１方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程と、
前記下地マスクをマスクにして、前記積層体に前記第１方向に延びる複数のスリットと、複数のホールとを同時に形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
前記スリット内に絶縁膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記マスクスリットの幅は、前記マスクホールの直径よりも小さい請求項１記載の半導体記憶装置の製造方法。
【請求項３】
複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程と、
前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程と、
前記芯材膜の幅をスリミングする工程と、
前記スリミングされた複数の芯材膜の側壁にそれぞれ設けられた複数の第１側壁膜を、前記下地マスク上に形成する工程と、
前記複数の第１側壁膜の側壁にそれぞれ設けられた複数の第２側壁膜を、隣の第２側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程と、
前記スリット内にマスク層を形成する工程と、
前記芯材膜を除去するとともに前記第２側壁膜を島状にパターニングする工程と、
前記第１側壁膜、前記マスク層、および前記島状の第２側壁膜をマスクにして前記下地マスクを加工し、前記下地マスクに第１方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程と、
前記下地マスクをマスクにして、前記積層体に前記第１方向に延びる複数のスリットと、複数のホールとを同時に形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
前記スリット内に絶縁膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項４】
前記スリミングされた芯材膜の幅は、前記第２側壁膜の直径よりも小さい請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記マスクスリット内および前記マスクホール内に自己組織化材料を形成する工程と、
前記マスクホール内の自己組織化材料を、前記マスクホールの内周壁に円筒状に形成された第１相と、前記第１相の内側に形成された第２相に相分離させる工程と、
前記マスクホール内の前記第２相、および前記スリット内の自己組織化材料を除去する工程と、
をさらに備えた請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項６】
複数の前記マスクホールが千鳥配列される請求項１〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項７】
前記複数のマスクホールが配置されたセルアレイ領域の前記第１方向の端の領域に、オーバル形状の端部ホールが前記マスクホールおよび前記スリットと同時に形成される請求項１〜６のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項８】
前記端部ホールの長軸は前記第１方向に延びている請求項７記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元メモリデバイスにおいて、メモリセルの集積度を向上させるためには、電極層の積層数を増やしたり、メモリホールを小径化しメモリホールのピッチを狭めることが求められる。しかしながら、積層体をエッチングする時間が増大しコストアップをまねいたり、また、同じ層の電極層間を絶縁させるスリットと、メモリホールの間隔が狭まり、スリットとメモリホールとの十分な合わせマージンを確保できないといった問題が懸念される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−６５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、低コストで信頼性の高い半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置の製造方法は、複数層の電極層と、それぞれが前記電極層どうしの間に設けられた複数層の絶縁層と、を有する積層体上に、下地マスクを形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記下地マスク上に、ラインパターンの複数の芯材膜を形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記複数の芯材膜の側壁にそれぞれ設けられた複数の第１側壁膜を、前記下地マスク上に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記複数の第１側壁膜の側壁にそれぞれ設けられた複数の第２側壁膜を、隣の第２側壁膜との間にスリットを隔てて前記下地マスク上に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記第２側壁膜を覆うマスク層を形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記マスク層および前記第１側壁膜を複数の島状パターンに加工する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記芯材膜、前記第１側壁膜、前記第２側壁膜および前記マスク層をマスクにして前記下地マスクを加工し、前記下地マスクに第１方向に延びる複数のマスクスリットと、複数のマスクホールとを同時に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記下地マスクをマスクにして、前記積層体に前記第１方向に延びる複数のスリットと、複数のホールとを同時に形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記ホール内にメモリ膜およびチャネルボディを形成する工程を備える。また、実施形態の半導体記憶装置の製造方法は、前記スリット内に絶縁膜を形成する工程を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態のメモリセルアレイの模式斜視図。
【図２】実施形態のメモリストリングの模式断面図。
【図３】実施形態のメモリセルの模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１０】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１１】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１２】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１３】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１４】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１５】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１６】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１７】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１８】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１９】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２０】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２１】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２２】実施形態の半導体記憶装置の製造方法を示す模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層、絶縁分離膜などの図示については省略している。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００１１】
メモリセルアレイ１は、複数のメモリストリングＭＳを有する。図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹ−Ｚ面に平行な断面を表す。
【００１２】
メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１３】
バックゲートＢＧは、基板１０上に絶縁層４５を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。絶縁層４０は、例えば酸化シリコンを主に含む。
【００１４】
１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
【００１５】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に層間絶縁層４３を介して設けられている。
【００１６】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
【００１７】
上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。
【００１８】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。
【００１９】
ソース側選択ゲートＳＧＳ上には、絶縁層４４を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層４４を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２０】
図３は、柱状部ＣＬの一部の拡大模式断面図である。
【００２１】
柱状部ＣＬは、後述する図１３に示すＵ字状のメモリホールＭＨ内に形成される。メモリホールＭＨは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成される。
【００２２】
メモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２３】
メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。
【００２４】
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２５】
チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
【００２６】
ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。
【００２７】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２８】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２９】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００３０】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。
【００３１】
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
【００３２】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００３３】
ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
【００３４】
図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３５】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、基板１０上に積層された積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３６】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３７】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００３８】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３９】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００４０】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４１】
次に、図４〜図１３を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００４２】
図４に示すように、基板１０上に絶縁層４５を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。犠牲膜５５（凹部）が形成された部分は、メモリストリングＭＳの連結部ＪＰになる。
【００４３】
図５は、複数の犠牲膜５５（凹部）の模式平面図である。複数の犠牲膜５５（凹部）がＹ方向およびＸ方向に整列して形成される。
【００４４】
バックゲートＢＧ上には、絶縁層４０と電極層ＷＬとがそれぞれ交互に複数積層される。絶縁層４０及び電極層ＷＬは、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００４５】
電極層ＷＬ及び絶縁層４０を含む積層体１００を形成した後、図６（ａ）以降の工程が進められる。なお、積層体１００の最上層は、電極層ＷＬでも絶縁層４０のどちらでもよい。
【００４６】
図６（ａ）に示すように、積層体１００上には下地マスクが形成される。下地マスクは、積層体１００上に形成された第１下地マスク層６１と、第１下地マスク層６１上に形成された第２下地マスク層６２とを有する。
【００４７】
第１下地マスク層６１は、積層体１００の電極層ＷＬおよび絶縁層４０とは異種の材料からなり、例えば、酸化タンタル（ＴａＯ）層である。第２下地マスク層６２は、第１下地マスク層６１とは異種の材料からなり、例えば酸化シリコン（ＳｉＯ２）層である。
【００４８】
第２下地マスク層６２上には、芯材膜６３が形成される。芯材膜６３は、第２下地マスク層６２とは異種の材料からなり、例えば、アモルファスシリコン層である。
【００４９】
次に、リソグラフィとＲＩＥ（Reactive Ion Etching）により、芯材膜６３を加工する。芯材膜６３は、図６（ｂ）に示すように、紙面を貫く方向に延びる複数のラインパターンに加工される。
【００５０】
次に、芯材膜６３の側壁および上面を覆うように、第２下地マスク層６２上に、第１側壁膜６４をコンフォーマルに形成する。第１側壁膜６４は、第２下地マスク層６２および芯材膜６３とは異種の材料からなり、例えばシリコン窒化膜である。
【００５１】
このシリコン窒化膜は、表面被覆性に優れた成膜方法（例えば低圧ＣＶＤ法）で堆積された後、ＲＩＥによりエッチバックされる。これにより、図７（ａ）に示すように、芯材膜６３の幅方向の両側壁に、第１側壁膜６４が残される。
【００５２】
同様の方法により、芯材膜６３の上面、第１側壁膜６４の側壁および上面を覆うように、第２下地マスク層６２上に、第２側壁膜６５をコンフォーマルに形成する。第２側壁膜６５は、芯材膜６３と同種材料（例えばアモルファスシリコン）からなる。
【００５３】
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法（例えば低圧ＣＶＤ法）で堆積された後、ＲＩＥによりエッチバックされる。これにより、図７（ｂ）に示すように、第１側壁膜６４の幅方向の両側壁に、第２側壁膜６５が残される。
【００５４】
このときのエッチバックのエッチングレート差により、第２側壁膜６５の上面は、芯材膜６３の上面よりも低くなる。
【００５５】
また、第１側壁膜６４と第１側壁膜６４との間で隣り合う第２側壁膜６５の間には、スリット６６が形成される。スリット６６は、紙面を貫く方向に延びている。
【００５６】
次に、図８（ａ）に示すように、芯材膜６３、第１側壁膜６４、および第２側壁膜６５を覆うように、第２下地マスク層６２上にマスク層６７が形成される。また、マスク層６７は、スリット６６内に埋め込まれる。
【００５７】
マスク層６７は、第１側壁膜６４と同種材料（例えばシリコン窒化膜）であり、例えば、低圧ＣＶＤ法で堆積された後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。
【００５８】
芯材膜６３の上面がＣＭＰのストッパーとして機能し、芯材膜６３の上面はマスク層６７から露出される。第２側壁膜６５の上面はマスク層６７で覆われている。
【００５９】
芯材膜６３と第２側壁膜６５との間、第２側壁膜６５の上面、第２側壁膜６５の間（スリット６６内）には、同種材料膜（例えばシリコン窒化膜）が設けられている。
【００６０】
第１側壁膜６４とマスク層６７は同種材料（例えばシリコン窒化膜）であるため、図７（ｂ）の工程の後、第１側壁膜６４を除去し、その後にマスク層６７を形成してもよい。
【００６１】
次に、リソグラフィとＲＩＥにより、マスク層６７をパターニングする。マスク層６７は、図９の模式平面図に示すように、複数の島状にパターニングされる。  
図８（ｂ）は、図９におけるＡ−Ａ断面を表す。
【００６２】
第２側壁膜６５と第２側壁膜６５との間のスリット６６に埋め込まれていたマスク層６７はすべて除去される。したがって、スリット６６の底部には第２下地マスク層６２が露出している。
【００６３】
第２側壁膜６５の上のマスク層６７は残される。芯材膜６３の側壁に形成された第１の側壁膜６４（またはマスク層６７）は、図９に示すように、メモリストリングＭＳの連結部ＪＰが形成される犠牲膜５５（凹部）以外の領域には残される。犠牲膜５５（凹部）の上の領域の第１の側壁膜６４（またはマスク層６７）は除去され、犠牲膜５５（凹部）の上の領域には開口部７４が形成される。開口部７４の平面形状は、例えば四角形である。芯材膜６３の側壁に隣接する領域には、第１の側壁膜６４（またはマスク層６７）で覆われた領域と、開口部７４とがＸ方向に沿って交互に形成される。
【００６４】
そして、アモルファスシリコン膜（芯材膜６３、第２側壁膜６５）、およびシリコン窒化膜（マスク層６７、第１側壁膜６４）をマスクにして、スリット６６および開口部７４に露出しているシリコン酸化膜（第２下地マスク層６２）をＲＩＥ法によりエッチングする。
【００６５】
これにより、図１０（ａ）に示すように、第２下地マスク層６２に、マスクホール７５とマスクスリット７６とが同時に形成される。
【００６６】
マスクホール７５は、図９においてマスク層６７と芯材膜６３で囲まれた開口部７４の下に、四角形状の平面形状で形成される。マスクスリット７６は、図９に示すスリット６６の下に形成され、スリット６６と同様Ｘ方向に延びている。
【００６７】
マスクホール７５およびマスクスリット７６を形成した後、芯材膜６３、第１側壁膜６４、第２側壁膜６５、およびマスク層６７を除去する。
【００６８】
次に、マスクホール７５内およびマスクスリット７６内に自己組織化材料７７を供給し、熱処理により、図１０（ｂ）に示すように、マスクホール７５内の自己組織化材料７７を第１相７７ａと第２相７７ｂに相分離させる。
【００６９】
例えば、自己組織化材料７７としてブロックコポリマーが用いられる。ブロックコポリマーは、２種類のポリマーが化学的に結合した高分子化合物で、２つのポリマーの相溶性が低い場合、ポリマー間の反発によりミクロな領域で分離し（相分離）、熱処理などにより規則的な周期構造を形成する。
【００７０】
マスクホール７５内では、第１相７７ａの分子が円筒状に整列し、第２相７７ｂの分子が第１相７７ａの内側に円柱状に整列する。これに対して、マスクスリット７６の幅（Ｙ方向の幅）は、マスクホール７５の幅（Ｘ方向の幅およびＹ方向の幅）よりも小さい。そのため、マスクスリット７６内では、自己組織化材料７７の分子長とスリット幅の不整合から相分離しない。
【００７１】
そして、自己組織化材料７７を現像し、図１０（ｃ）に示すように、第２相７７ｂを選択的に除去する。マスクスリット７６内の相分離していない自己組織化材料７７もこのときの現像処理で除去される。あるいは、マスクスリット７６内の自己組織化材料７７は、第２相７７ｂを除去する現像液とは異種の現像液を使って別途除去される。
【００７２】
いずれにしても、マスクホール７５内には、図１１に示すように、円筒状に第１相７７ａが残される。したがって、第２下地マスク層６２において、犠牲膜５５（凹部）の上に位置する領域に、円形のマスクホール７８が形成される。
【００７３】
第２下地マスク層６２に形成されたマスクホール７８およびマスクスリット７６は、第１下地マスク層６１に転写される。そして、マスクホールおよびマスクスリットが転写された第１下地マスク層６１をマスクにして、ＲＩＥ法で積層体１００を加工する。
【００７４】
図１２に示すように、積層体１００にスリット７３とホール７１が同時に形成される。スリット７３はＸ方向（紙面を貫く方向）に延び、積層体１００をＹ方向に分離する。スリット７３の下端はバックゲートＢＧに達する。
【００７５】
ホール７１の直径は、スリット７３の幅（Ｙ方向の幅）よりも大きい。ホール７１の下端は犠牲膜５５に達し、ホール７１の底部に犠牲膜５５が露出する。スリット７３をＹ方向に挟んだ一対のホール７１が共通の犠牲膜５５の上に位置する。
【００７６】
ホール７１およびスリット７３を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。
【００７７】
犠牲膜５５の除去により、図１３に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００７８】
メモリホールＭＨを形成した後、メモリホールＭＨ内およびスリット７３内に犠牲膜を形成する。スリット７３の幅はメモリホールＭＨの直径よりも小さいため、スリット７３内には犠牲膜が埋め込まれるが、メモリホールＭＨ内には空洞が残る。
【００７９】
そして、ウェットエッチングによりメモリホールＭＨ内の犠牲膜を除去する。エッチング液はメモリホールＭＨ内の空洞を通じてメモリホールＭＨ内の犠牲膜を等方的にエッチングする。スリット７３内の犠牲膜は上面が少し後退する。
【００８０】
犠牲膜が除去されたメモリホールＭＨ内には、前述したメモリ膜３０、チャネルボディ２０、およびコア絶縁膜５０が形成される。
【００８１】
次に、スリット７３内の犠牲膜を除去し、スリット７３の側壁に金属膜を形成した後、電極層ＷＬにおけるスリット７３の側壁側の部分を金属シリサイド化する。その後、スリット７３内の未反応金属を除去した後、スリット７３内に絶縁分離膜４６（図２）を埋め込む。
【００８２】
その後、積層体１００上に選択ゲートを含む積層体を積層し、図１、２に示す選択トランジスタＳＴＤ、ＳＴＳを形成する。さらに、絶縁層４４上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００８３】
以上説明した実施形態によれば、メモリホールＭＨとスリット７３を、２段階の側壁プロセスを利用して形成したマスクを使って自己整合的に形成するため、メモリホールＭＨとスリット７３の位置合わせを高精度に確保することができる。また、側壁プロセスは既存のリソグラフィ設備を用いることができ、低コストで製造することができる。
【００８４】
さらに、複数のメモリホールＭＨと複数のスリット７３を一括で加工するため、長時間にわたる積層電極加工回数を減らすことができ、製造コストを低減できる。
【００８５】
また、ホールを形成するための図９に示す開口部７４は四角形状の平面形状であるが、自己組織化材料の相分離を利用して、図１１に示すように、円形のマスクホール７８にホール形状が調整される。
【００８６】
このため、積層体１００に形成されるホール７１は円形ホールとして形成することができる。ホール７１に角がないことで、その角への電界集中を防ぐことができ、信頼性の高い半導体記憶装置を提供できる。
【００８７】
図１４は、複数のメモリストリングＭＳの他の配置例を示す模式平面図である。
【００８８】
共通の絶縁分離膜４６（スリット）をＹ方向に挟む１対の柱状部ＣＬは、Ｙ方向の隣のメモリストリングＭＳの柱状部ＣＬに対して、Ｘ方向の位置がずれている。Ｘ方向で隣り合う柱状部ＣＬの間の位置に、Ｙ方向の隣の柱状部ＣＬが位置している。すなわち、複数の柱状部ＣＬ（ホール）がいわゆる千鳥配列されている。
【００８９】
このような千鳥配列にすることで、Ｙ方向で隣り合う柱状部ＣＬ（ホール）間距離の縮小が可能となり、セル面積の縮小やメモセルの高集積化によるコスト低減が可能となる。
【００９０】
また、Ｙ方向に延びる共通のビット線ＢＬに接続されるメモリストリングＭＳの数が低減することで、データスループットの向上も図れる。
【００９１】
このような千鳥配列の柱状部ＣＬを形成するためのホールは、前述した図８（ａ）に示す工程の後の、リソグラフィとＲＩＥによるシリコン窒化膜（マスク層６７、第１側壁膜６４）のパターニングの際に、図１５に示すように、シリコン窒化膜をＸ方向およびＹ方向に対して斜めの方向に延びる島状にパターニングすることで形成することができる。
【００９２】
芯材膜６３の側壁に隣接する領域において、Ｘ方向で隣り合うシリコン窒化膜（マスク層６７、第１側壁膜６４）の間に、平面形状がひし形の開口部７４が形成される。この開口部７４の下に犠牲膜５５（凹部）が位置する。
【００９３】
そして、アモルファスシリコン膜（芯材膜６３、第２側壁膜６５）、およびシリコン窒化膜（マスク層６７、第１側壁膜６４）をマスクにして、スリット６６および開口部７４に露出しているシリコン酸化膜（第２下地マスク層６２）をＲＩＥ法によりエッチングする。
【００９４】
これにより、前述した図１０（ａ）と同様に、第２下地マスク層６２に、マスクホール７５とマスクスリット７６とが同時に形成される。
【００９５】
さらに、マスクホール７５内およびマスクスリット７６内に自己組織化材料７７を供給し、熱処理により、図１０（ｂ）に示すように、マスクホール７５内の自己組織化材料７７を第１相７７ａと第２相７７ｂに相分離させる。
【００９６】
そして、自己組織化材料７７を現像し、図１０（ｃ）に示すように、第２相７７ｂを選択的に除去する。マスクスリット７６内の相分離していない自己組織化材料７７もこのときの現像処理で除去される。あるいは、マスクスリット７６内の自己組織化材料７７は、第２相７７ｂを除去する現像液とは異種の現像液を使って別途除去される。
【００９７】
いずれにしても、マスクホール７５内には、図１６に示すように、円筒状に第１相７７ａが残される。したがって、第２下地マスク層６２において、犠牲膜５５（凹部）の上に位置する領域に、円形のマスクホール７８が形成される。
【００９８】
第２下地マスク層６２に形成されたマスクホール７８およびマスクスリット７６は、第１下地マスク層６１に転写される。そして、マスクホールおよびマスクスリットが転写された第１下地マスク層６１をマスクにしてＲＩＥ法で積層体１００を加工し、図１２に示すように、自己整合的にホール７１とスリット７３を同時に形成する。以降、前述した実施形態と同様に工程が進められる。
【００９９】
次に、図１７（ａ）〜図２１（ｃ）を参照して、実施形態の半導体記憶装置の他例の製造方法について説明する。
【０１００】
前述した実施形態と同様に、電極層ＷＬ及び絶縁層４０を含む積層体１００を形成した後、積層体１００上には下地マスクが形成される。下地マスクは、図１７（ａ）に示すように、積層体１００上に形成された第１下地マスク層６１と、第１下地マスク層６１上に形成された第２下地マスク層６２とを有する。
【０１０１】
第１下地マスク層６１は、積層体１００の電極層ＷＬおよび絶縁層４０とは異種の材料からなり、例えば、酸化タンタル（ＴａＯ）層である。第２下地マスク層６２は、第１下地マスク層６１とは異種の材料からなり、例えば酸化シリコン（ＳｉＯ２）層である。
【０１０２】
第２下地マスク層６２上には、芯材膜８１が形成される。芯材膜８１は、第２下地マスク層６２とは異種の材料からなり、例えば、シリコン窒化膜である。
【０１０３】
次に、リソグラフィとＲＩＥにより、芯材膜８１を加工する。芯材膜８１は、図１７（ａ）に示すように、紙面を貫く方向に延びる複数のラインパターンに加工される。
【０１０４】
さらに、芯材膜８１に対して等方性の例えばウェットエッチングを行い、図１７（ｂ）に示すように、ラインパターンの芯材膜８１の幅をスリミングする。
【０１０５】
次に、スリミングされた芯材膜８１の側壁および上面を覆うように、第２下地マスク層６２上に、第１側壁膜８２をコンフォーマルに形成する。第１側壁膜８２は、第２下地マスク層６２および芯材膜８１とは異種の材料からなり、例えばアモルファスシリコン膜である。
【０１０６】
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法（例えば低圧ＣＶＤ法）で堆積された後、ＲＩＥによりエッチバックされる。これにより、図１８（ａ）に示すように、芯材膜８１の幅方向の両側壁に、第１側壁膜８２が残される。
【０１０７】
同様の方法により、芯材膜８１の上面、第１側壁膜８２の側壁および上面を覆うように、第２下地マスク層６２上に、第２側壁膜８３をコンフォーマルに形成する。第２側壁膜８３は、芯材膜８１と同種材料（例えばアモルファスシリコン）からなる。
【０１０８】
このアモルファスシリコン膜は、表面被覆性に優れた成膜方法（例えば低圧ＣＶＤ法）で堆積された後、ＲＩＥによりエッチバックされる。これにより、図１８（ｂ）に示すように、第１側壁膜８２の幅方向の両側壁に、第２側壁膜８３が残される。
【０１０９】
第２側壁膜８３の幅は、芯材膜８１の幅よりも大きい。第１側壁膜８２と第１側壁膜８２との間で隣り合う第２側壁膜８３の間には、スリット８４が形成される。スリット８４は、紙面を貫く方向に延びている。
【０１１０】
次に、図１９（ａ）に示すように、スリット８４内にマスク層８５を埋め込む。マスク層８５は、第１側壁膜８２と同種材料（例えばアモルファスシリコン膜）であり、例えば、低圧ＣＶＤ法で堆積された後、ＣＭＰ法により平坦化される。
【０１１１】
次に、リソグラフィとＲＩＥにより、シリコン窒化膜（芯材膜８１、第２側壁膜８３）をパターニングする。
【０１１２】
第２側壁膜８３は、図２０の模式平面図に示すように、複数の島状にパターニングされる（残される）。  
図１９（ｂ）は、図２０におけるＢ−Ｂ断面を表す。
【０１１３】
芯材膜８１はすべて除去され、Ｘ方向に延びるスリット８７が形成される。スリット８７の底部には第２下地マスク層６２が露出している。
【０１１４】
第２側壁膜８３が除去された領域には開口部８６が形成される。開口部８６は、犠牲膜５５（凹部）の上に位置する。開口部８６は、第１側壁膜８２、第２側壁膜８３、およびマスク層８５で囲まれた四角形状の平面形状に形成される。マスク層８５の側壁に隣接する領域に、第２側壁膜８３と開口部８６がＸ方向に沿って交互に形成されている。
【０１１５】
そして、第２下地マスク層６２上に残されたアモルファスシリコン膜（第１側壁膜８２、マスク層８５）、およびシリコン窒化膜（第２側壁膜８３）をマスクにして、スリット８７および開口部８６に露出しているシリコン酸化膜（第２下地マスク層６２）をＲＩＥ法によりエッチングする。
【０１１６】
これにより、図２１（ａ）に示すように、第２下地マスク層６２に、マスクホール７５とマスクスリット７６とが同時に形成される。
【０１１７】
マスクホール７５は、図２０における開口部８６の下に、四角形状の平面形状で形成される。マスクスリット７６は、図２０に示すスリット８７の下に形成され、スリット８７と同様Ｘ方向に延びている。
【０１１８】
マスクホール７５およびマスクスリット７６を形成した後、第２下地マスク層６２上に残っているアモルファスシリコン膜（第１側壁膜８２、マスク層８５）、およびシリコン窒化膜（第２側壁膜８３）を除去する。
【０１１９】
次に、マスクホール７５内およびマスクスリット７６内に自己組織化材料７７を供給し、熱処理により、図２１（ｂ）に示すように、マスクホール７５内の自己組織化材料７７を第１相７７ａと第２相７７ｂに相分離させる。
【０１２０】
マスクホール７５内では、第１相７７ａの分子が円筒状に整列し、第２相７７ｂの分子が第１相７７ａの内側に円柱状に整列する。これに対して、マスクスリット７６の幅（Ｙ方向の幅）は、マスクホール７５の幅（Ｘ方向の幅およびＹ方向の幅）よりも小さい。そのため、マスクスリット７６内では、自己組織化材料７７の分子長とスリット幅の不整合から相分離しない。
【０１２１】
そして、自己組織化材料７７を現像し、図２１（ｃ）に示すように、第２相７７ｂを選択的に除去する。マスクスリット７６内の相分離していない自己組織化材料７７もこのときの現像処理で除去される。あるいは、マスクスリット７６内の自己組織化材料７７は、第２相７７ｂを除去する現像液とは異種の現像液を使って別途除去される。
【０１２２】
いずれにしても、マスクホール７５内には、図１１に示すように、円筒状に第１相７７ａが残される。したがって、第２下地マスク層６２において、犠牲膜５５（凹部）の上に位置する領域に、円形のマスクホール７８が形成される。
【０１２３】
第２下地マスク層６２に形成されたマスクホール７８およびマスクスリット７６は、第１下地マスク層６１に転写される。そして、マスクホールおよびマスクスリットが転写された第１下地マスク層６１をマスクにして、ＲＩＥ法で積層体１００を加工し、図１２に示すように、自己整合的にホール７１とスリット７３を同時に形成する。以降、前述した実施形態と同様に工程が進められる。
【０１２４】
図１７（ａ）〜図２１（ｃ）に示す実施形態においても、メモリホールＭＨとスリット７３を、２段階の側壁プロセスを利用して形成したマスクを使って自己整合的に形成するため、メモリホールＭＨとスリット７３の位置合わせを高精度に確保することができる。また、側壁プロセスは既存のリソグラフィ設備を用いることができ、低コストで製造することができる。
【０１２５】
さらに、複数のメモリホールＭＨと複数のスリット７３を一括で加工するため、長時間にわたる積層電極加工回数を減らすことができ、製造コストを低減できる。
【０１２６】
また、ホールを形成するための図２０に示す開口部８６は四角形状の平面形状であるが、自己組織化材料の相分離を利用して、図１１に示すように、円形のマスクホール７８にホール形状が調整される。
【０１２７】
このため、積層体１００に形成されるホール７１は円形ホールとして形成することができる。ホール７１に角がないことで、その角への電界集中を防ぐことができ、信頼性の高い半導体記憶装置を提供できる。
【０１２８】
図２２は、図１６と同様、例えば複数のマスクホール７８が千鳥配列された例のマスクパターンの模式平面図である。
【０１２９】
図２２は、複数のマスクホール７８が配置されたセルアレイ領域のＸ方向の端の領域を表す。この端の領域には、オーバル形状（例えば、楕円形状、長円形状）の端部ホール８８がマスクホール７８およびマスクスリット７６と同時に形成される。
【０１３０】
端の領域において、島状に残される前述したマスク層６７のパターニング形状を制御することで、第２下地マスク層６２に、マスクホール７８、マスクスリット７６および端部ホール８８を自己整合的に同時に形成することができる。
【０１３１】
また、端部ホール８８は、矩形状の開口部の下に矩形状のホールとして形成された後、マスクホール７８と同様に自己組織化材料の相分離を利用して、オーバル形状に制御される。
【０１３２】
端部ホール８８は、メモリセルとしては使われず、いわゆるダミーパターンとして機能し、マスク層６７をパターニングするリソグラフィのときや、ホールを形成するＲＩＥのときに、メモリセルアレイ領域の端のホールの形状変化（ゆがみ）を抑制する。
【０１３３】
図２２に示す例では、端部ホール８８は、スリット７６が延びる方向（Ｘ方向）に延びている。端部ホール８８は、スリット７６と干渉しない方向に延ばした形状にすることで、メモリセルとして使われないダミーパターン数を減らすことができ、セルの有効面積の低減を抑えることができる。
【０１３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３５】
２０…チャネルボディ、３０…メモリ膜、４０…絶縁層、６１…第１下地マスク層、６２…第２下地マスク層、６３…芯材膜、６４…第１側壁膜、６５…第２側壁膜、６７…マスク層、７７…自己組織化材料、７７ａ…第１相、７７ｂ…第２相、８１…芯材膜、８２…第１側壁膜、８３…第２側壁膜、８５…マスク層、１００…積層体、ＷＬ…電極層
【図１】
2015177053.tif 000003
【図２】
2015177053.tif 000004
【図３】
2015177053.tif 000005
【図４】
2015177053.tif 000006
【図５】
2015177053.tif 000007
【図６】
2015177053.tif 000008
【図７】
2015177053.tif 000009
【図８】
2015177053.tif 000010
【図９】
2015177053.tif 000011
【図１０】
2015177053.tif 000012
【図１１】
2015177053.tif 000013
【図１２】
2015177053.tif 000014
【図１３】
2015177053.tif 000015
【図１４】
2015177053.tif 000016
【図１５】
2015177053.tif 000017
【図１６】
2015177053.tif 000018
【図１７】
2015177053.tif 000019
【図１８】
2015177053.tif 000020
【図１９】
2015177053.tif 000021
【図２０】
2015177053.tif 000022
【図２１】
2015177053.tif 000023
【図２２】
2015177053.tif 000024