(57)【要約】【課題】本発明の実施形態は、隣接メモリセルのフィラメント間の電気的・熱的干渉を低減させると共に低電圧動作が可能な不揮発性半導体記憶装置を提供することを目的とする。【解決手段】本発明の不揮発性半導体記憶装置は、第１方向に延びる複数の第１配線、前記第１方向と交差する第２方向に延びる複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するセルアレイを備え、前記複数のメモリセルは、媒質中のフィラメントの状態によって抵抗が変わる可変抵抗膜を有し、前記セルアレイは、前記複数の第１配線及び前記複数の第２配線の各交差部において、前記第１配線及び前記第２配線の間隔が最も狭い第１部分、並びに、前記第１部分よりも前記第１配線及び前記第２配線の間隔が広い第２部分を持つことを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１方向に延びる複数の第１配線、前記第１方向と交差する第２方向に延びる複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するセルアレイを備え、
前記複数のメモリセルは、媒質中のフィラメントの状態によって抵抗が変わる可変抵抗膜を有し、
前記セルアレイは、前記複数の第１配線及び前記複数の第２配線の各交差部において、前記第１配線及び前記第２配線の間隔が最も狭い第１部分、並びに、前記第１部分よりも前記第１配線及び前記第２配線の間隔が広い第２部分を持つ
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板を備え、
前記第２方向は、前記半導体基板の主平面に対して垂直方向である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１配線は、前記第１部分において前記第１方向及び前記第２方向と交差する第３方向に対する突端部を有する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２配線は、前記第１部分において前記第１方向及び前記第２方向と交差する第３方向に対する突端部を有する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１部分は、前記第２方向において前記第１配線の端部と同じ位置にある
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記第１部分は、前記第２方向において前記第１配線の中間の位置にある
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第２方向で隣接する２つの前記交差部の前記第１部分の間隔は、第３方向で隣接する２つの前記第１配線の最短間隔よりも広い
ことを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
一の前記第２配線を挟み前記第３方向で隣接する２つの前記交差部の前記第１部分は、前記第２方向において異なる位置にある
ことを特徴とする請求項１〜６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記第２方向で隣接する前記メモリセルの前記可変抵抗膜は、一体的に形成されている
ことを特徴とする請求項１〜８のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の更なる高集積化を実現する技術として、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が注目されている。
【０００３】
このＲｅＲＡＭのメモリセルは、可変抵抗膜を用いており、選択線の交差部に配置するクロスポイント型に形成することができる。そのためセルアレイを三次元化し、容易に大容量化を実現することができる。
【０００４】
但し、更なる大容量化を実現するには他のメモリシステムと同様、セルアレイの微細化が有効となる。しかし、セルアレイを微細化した場合、選択線間やメモリセル間の電気的・熱的干渉が大きくなる。特に、メモリセルに媒質中のフィラメントの状態によって抵抗が変化する可変抵抗膜を用いている場合、隣接するメモリセルのフィラメント間に生じる電気的・熱的干渉が大きくなると誤動作の要因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１８１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、隣接メモリセルのフィラメント間の電気的・熱的干渉を低減させると共に低電圧動作が可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置は、第１方向に延びる複数の第１配線、前記第１方向と交差する第２方向に延びる複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられた複数のメモリセルを有するセルアレイを備え、前記複数のメモリセルは、媒質中のフィラメントの状態によって抵抗が変わる可変抵抗膜を有し、前記セルアレイは、前記複数の第１配線及び前記複数の第２配線の各交差部において、前記第１配線及び前記第２配線の間隔が最も狭い第１部分、並びに、前記第１部分よりも前記第１配線及び前記第２配線の間隔が広い第２部分を持つことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のセルアレイの斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルの動作を説明する図である。
【図４】同実施形態に対する比較例に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図５】同比較例に係る不揮発性半導体記憶装置のセルアレイの他の断面図である。
【図６】同実施形態に対する他の比較例に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図８】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図９】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図１０】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図１１】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図１２】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図１３】同実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【図１４】同実施形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置の他のセルアレイの断面図である。
【図１６】同実施形態に係る不揮発性半導体記憶装置の他のセルアレイの断面図である。
【図１７】同実施形態に係る不揮発性半導体記憶装置の他のセルアレイの断面図である。
【図１８】第２の実施形態に係る不揮発性半導体記憶のセルアレイの斜視図である。
【図１９】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図２０】同実施形態に係る不揮発性半導体記憶装置の他のセルアレイの断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成の一例について説明する。
【００１１】
図１は、本実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
この不揮発性半導体記憶装置は、複数のワード線ＷＬ（第１配線）と、このワード線ＷＬと交差する複数のビット線ＢＬ（第２配線）と、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣとを有するセルアレイ１を備える。
【００１２】
セルアレイ１のワード線ＷＬ方向に隣接する位置には、セルアレイ１のワード線ＷＬを選択し、メモリセルＭＣに対する書き込み動作及び読み出し動作に必要な電圧を印加するロウ制御回路２が設けられている。
【００１３】
また、セルアレイ１のビット線ＢＬ方向に隣接する位置には、セルアレイ１のビット線ＢＬを制御し、メモリセルＭＣに対する書き込み動作及び読み出し動作を行うカラム制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路３に送り、カラム制御回路３から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してロウ制御回路２及びカラム制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。
【００１５】
コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１６】
ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、書き込み動作、読み出し動作、データの入出力管理等を行う。
【００１７】
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、ロウ制御回路２及びカラム制御回路３で選択された任意の配線へ転送される。
【００１８】
なお、ロウ制御回路２、カラム制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インタフェース６、ステートマシン７、エンコード・デコード回路８、及びパルスジェネレータ９は、データ書き込み部に含まれる
【００１９】
次に、セルアレイ１の一例であるセルアレイ１００について詳細に説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの斜視図である。図２には、互いに直交する３方向としてＸ方向（第１方向）、Ｙ方向（第３方向）、及びＺ方向（第２方向）を示している。
【００２０】
三次元構造のセルアレイ１００は、Ｘ方向に並び且つＹ方向に延びる複数のグローバル・ビット線１０１と、Ｙ方向及びＺ方向に二次元配列状に並び且つＸ方向に延び、例えばＴｉＮを材料とする複数のワード線１０２（ＷＬ）を有する。更に、セルアレイ１００は、Ｘ方向及びＹ方向に二次元配列状に並び且つＺ方向に延び、例えばＰｏｌｙ−Ｓｉを材料とするビット線１０３（ＢＬ）を有する。各ビット線１０３は、Ｚ方向から見てＹ方向で隣接するワード線１０２間のグローバル・ビット線１０１上に配置されている。各ワード線１０２及び各ビット線１０３間には可変抵抗膜１０４（ＶＲ）が配置されている。この可変抵抗膜１０４は、各ワード線１０２及び各ビット線１０３の各交差部において１つのメモリセルを構成している。そして、可変抵抗膜１０４は、ビット線１０３に添うようにＹ方向で隣接するメモリセル間で一体的に形成されている。また、グローバル・ビット線１０１及び各ビット線１０３の接続部には、ワード線１０２と並行に延びるゲート線１０５、シリコン部１０６、及びゲート絶縁膜１０７を含む選択素子が配置されている。グローバル・ビット線１０１及び各ビット線１０３は、この選択素子によって電気的に接続される。
【００２１】
次に、セルアレイ１００のメモリセルの動作について簡単に説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置のメモリセルの動作を説明する図である。図３は、ビット線ＢＬ側の電極から低電気抵抗伝導部であり、「フィラメント」と呼ばれる領域が伸長する場合を示している。
【００２２】
メモリセルは、可変抵抗膜１０４を有する。この可変抵抗膜１０４は、例えばＨｆＯｘ、ＴａＯｘ等の遷移金属酸化物等を材料として形成できる。この場合のフィラメントは、遷移金属酸化物から酸素が離脱した酸素空孔によって構成される。
【００２３】
メモリセルは、少なくとも高抵抗状態及び低抵抗状態の２つの抵抗状態を有する。高抵抗状態は、ビット線ＢＬ側から伸長したフィラメントがワード線ＷＬ側の電極に達していない状態である。一方、低抵抗状態は、ワード線ＷＬ側から伸長したフィラメントがビット線ＢＬ側の電極に達した状態である。以下では、高抵抗状態を「リセット状態」、低抵抗状態を「セット状態」と呼ぶこともある。また、リセット状態に遷移する動作を「リセット動作」、セット状態に遷移する動作を「セット動作」と呼ぶこともある。
【００２４】
なお、図３を用いた上記説明では、説明を簡単にするために便宜的に、ワード線ＷＬ側の電極にフィラメントが物理的に接した状態を低抵抗状態とし、物理的に接していない状態を高抵抗状態とした。しかしながら、低抵抗状態と高抵抗状態は、あくまで相対的に区別されるものである点に留意されたい。例えば、フィラメントがワード線ＷＬ側の電極と物理的に接していなくても（図３右図のようになっていなくても）、フィラメントとワード線ＷＬ側の電極が、高抵抗状態よりも物理的に近づいていれば、それを低抵抗状態として扱うことができる。同様に、フィラメントがワード線ＷＬ側の電極と物理的に接していても（図３右図のようになっていても）、低抵抗状態よりもその接触面積が小さければ、それを高抵抗状態として扱うことができる。
【００２５】
メモリセルをセット動作させるには、メモリセルに対して、例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも高い正方向バイアスを掛ける。この時の電界によって、可変抵抗膜ＶＲ中のＯｘ原子がＯｘイオン（負電荷）として、ワード線ＷＬ側に離脱する。その結果、可変抵抗膜ＶＲ中にＯｘ原子抜けた空孔からなるフィラメントが、ワード線ＷＬ側に伸長する。そして、このフィラメントがワード線ＷＬ側の電極に物理的に接触する、あるいは、物理的に距離が近づくことで、メモリセルがセット状態になる。
【００２６】
一方、メモリセルをリセット動作させるには、メモリセルに対して、例えば、ビット線ＢＬの電位がワード線ＷＬの電位よりも高くなるような正バイアスを掛ける。この時の電界によって、ワード線ＷＬ側から可変抵抗膜ＶＲ中の酸素空孔位置に負電荷を帯びたＯｘイオンが引き戻される。その結果、フィラメントの先端がワード線ＷＬ側の電極から十分に離れることで、メモリセルがリセット状態になる。
【００２７】
なお、メモリセルの抵抗状態を読み出すには、例えば、メモリセルに対してフィラメントが伸長・収縮しない程度のバイアスを、可変抵抗膜１０４の両端に、ワード線ＷＬとビット線ＢＬの電位を介して印加する。そして、この時にメモリセルに流れるセル電流をカラム制御回路３が有するセンスアンプで検知・増幅することによってメモリセルの抵抗状態を読み出すことができる。
【００２８】
ここで、メモリセルのフィラメントの伸長・収縮には次のような特徴がある。
図４〜６は、本実施形態に対する比較例に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【００２９】
上記動作をするためにメモリセルにバイアスを印加すると、可変抵抗膜ＶＲが均質であれば、このバイアスによって生じる電界は、端電効果によってワード線ＷＬの端部に集中する。そして、この電界が強いほど可変抵抗膜ＶＲからワード線ＷＬ側へのＯｘイオンの離脱が活発になる。そのため、図４に示すように、フィラメントは、ワード線ＷＬの端部に形成されやすくなる。更に、最悪の場合には、図５に示すように、Ｚ方向で隣接するメモリセルのフィラメントの間隔Ｌｆｚは、Ｚ方向で隣接するワード線ＷＬの最短間隔Ｌｗ程度にまで狭くなってしまう。このように間隔Ｌｆｚが狭くなると、フィラメント間の電気的・熱的干渉が大きくなってしまう。このことは、メモリセルの抵抗状態が遷移してしまう等の誤動作の要因となり得る。この問題を解決するには、図６に示すように、ワード線ＷＬを薄く形成させた構造が考えられる。この構造によれば、ワード線ＷＬの最短間隔Ｌｗを、図５の場合よりも広くできるため、これに伴い、フィラメントの間隔Ｌｆｚも広くすることができる。但し、この構造の場合、ワード線ＷＬ自体の金属配線抵抗が大きくなるため、動作時の消費電力が大きくなってしまう。
【００３０】
そこで、本実施形態では、セルアレイ１００の構造を次のようにする。
図７は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
本実施形態では、複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部内において、ワード線ＷＬ及びビット線ＢＬの間隔が最も狭い部分ｓ１、並びに、部分ｓ１よりもワード線ＷＬ及びビット線ＢＬの間隔が広い部分ｓ２を持つように、ワード線ＷＬ及びビット線ＢＬの少なくとも一方を形成する。なお、部分ｓ２における間隔ｄ２は部分ｓ１における間隔ｄ１よりも広ければ良いが、以下では、ワード線ＷＬ及びビット線ＢＬの最長間隔を当てはめて説明する。
【００３１】
つまり、比較例の場合とは異なり、ワード線ＷＬ及びビット線ＢＬとの交差部内でワード線ＷＬ及びビット線ＢＬの間隔に変化を付け、ワード線ＷＬ及びビット線ＢＬの間隔が最も狭く、可変抵抗素子ＶＲが最も薄くなるような部分を形成する。
【００３２】
その具体例の１つが、図７に示す構造である。図７に示す構造は、ワード線ＷＬの下端の位置に部分ｓ１があり、上端の位置に部分ｓ２があり、ワード線ＷＬの下端にＹ方向に突き出た突端部ｐ１を有する例である。
【００３３】
図７に示す構造の場合、ワード線ＷＬのＹ−Ｚ断面を上底よりも下底が長い台形状に形成させることで、下側に向かうほどワード線ＷＬ及びビット線ＢＬの間隔を狭め、可変抵抗膜ＶＲの膜厚を薄くしている。この場合、ワード線ＷＬの下端の位置が最短間隔ｄ１となり、上端の位置が最長間隔ｄ２となる。
【００３４】
次に、図７の構造のセルアレイ１００の形成工程について説明する。
図８〜１４は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの形成工程を説明する図である。
【００３５】
始めに、図８に示すように、ワード線ＷＬ間の層間絶縁層となる層１０８´を積層する。層１０８´は、例えばＳｉＯ２を材料とする。
【００３６】
続いて、図９に示すように、エッチングによって、層１０８´に対してＺ方向に延びるホールを形成し、このホールに対して可変抵抗膜ＶＲとなる膜１０４（３）を埋め込む。その後、ＣＭＰによって、層１０８´及び膜１０４（３）の上面を平坦化する。
【００３７】
続いて、図１０に示すように、層１０８及び膜１０４（３）上にワード線ＷＬとなる層１０２´を積層する。層１０２´は、例えばＴｉＮを材料とする。
【００３８】
続いて、図１１に示すように、エッチングによって、層１０２´に対してＺ方向に延び且つ下側に行くほど直径が狭くなるホールを形成し、このホールに対して可変抵抗膜ＶＲとなる膜を埋め込む。図１１では、ここまでの工程において埋め込まれた可変抵抗膜ＶＲとなる膜を合わせて１０４´´として示している。その後、ＣＭＰによって、層１０２´及び膜１０４´´の上面を平滑化する。この工程によって、層１０２´は、一層分のワード線１０２（ＷＬ）になる。
【００３９】
続いて、図１２に示すように、層１０２及び膜１０４´´上において、図８〜１１に示す工程を必要な分だけ繰り返し実行する。図１２の場合、繰り返し回数は１回である。その後、図８及び９に示す工程を実行する。図１２では、ここまでの工程において埋め込まれた可変抵抗膜ＶＲとなる膜を合わせて１０４´として示している。
【００４０】
最後に、図１３に示すように、エッチングによって、膜１０４´に対してＺ方向に延びるホールを形成し、このホールに対してビット線ＢＬとなる膜１０３´を埋め込む。膜１０３´は、例えばＰｏｌｙ−Ｓｉを材料とする。その後、ＣＭＰによって、膜１０３´、１０４´、及び層１０８´の上面を平滑化する。この工程によって、膜１０３´は、ビット線１０３（ＢＬ）になり、膜１０４´は、可変抵抗膜１０４（ＶＲ）になる。
以上が図７に示す構造のセルアレイ１００を形成工程となる。
【００４１】
次に、本実施形態に係る不揮発性半導体記憶装置の効果について説明する。
図７に示す構造の場合、上述のように、ワード線ＷＬのＹ−Ｚ断面を上底よりも下底が長い台形状に形成し、ワード線ＷＬの下端に突端部ｐ１を形成している。この場合、図４及び５の例と比べ、ワード線ＷＬの上端における電界の集中を緩和する一方、下端における電界の集中を強化することができる。更に、ワード線ＷＬの下端の位置の可変抵抗膜ＶＲの膜厚が薄くなっている。その結果、図７に示すように、ワード線ＷＬの下端にフィラメントの形成位置を制御することができる。これによって、Ｚ方向に隣接するメモリセルのフィラメントの間隔ＬｆｚをＺ方向で隣接するワード線ＷＬの最短間隔Ｌｗよりも長くできる。つまり、図７に示す構造によれば、図５の例と比べ、Ｚ方向に隣接するメモリセルのフィラメント間の電気的・熱的干渉を小さくできる。また、図７に示す構造によれば、ワード線ＷＬ自身の厚みは図５の例と変わらないため、図６の例のように、ワード線ＷＬのコンダクタンスを著しく損ねることもない。
【００４２】
更に、図７に示す構造の場合、部分ｓ１に効率的に電界が集中される上に、部分ｓ１における可変抵抗膜ＶＲの膜厚が薄い。その結果、次のような効果も得ることができる。
【００４３】
図１４は、本実施形態に係る不揮発性半導体記憶装置の効果を説明する図である。図１４は、メモリセルに対してセット動作及びリセット動作を繰り返した場合のメモリセルに掛かるバイアス電圧と、それに対する電流の関係を示すシミュレーション結果となっている。図１４の上側のグラフはセット動作或いはリセット動作時のスイッチ電流を示しており、図１４の下側のグラフはベリファイ動作時のベリファイ電流を示している。また、図１４の左側のグラフは交差部におけるワード線ＷＬ及びビット線ＢＬの間隔と可変抵抗膜ＶＲの膜厚を一定に形成した比較例の場合を示しており、図１４の右側のグラフは交差部におけるワード線ＷＬ及びビット線ＢＬの間隔に変化を付け、最短間隔となる部分ｓ１を形成し、その位置における抵抗変化膜ＶＲの膜厚を薄くした本実施形態の場合を示している。
【００４４】
なお、図１４は、実施形態及び比較例ともに、ベリファイ動作時に印加するバイアスが０．７５Ｖで共通であることに留意されたい。つまり、図１４の下側のグラフは、横軸に示すバイアスでセット動作及びリセット動作を実行した後に０．７５Ｖのバイアスでベリファイ動作を実行したことを意味しており、横軸に示すバイアスを可変抵抗膜１０４に印加してベリファイ動作を実行したことを意味するものではない。また、図１４では、各物理量の単位として任意単位系を用いているが、同一の名称を持つ軸の目盛は同一に揃えている。
【００４５】
図１４に示す場合、メモリセルは、ベリファイ動作時に流れるベリファイ電流がＲＥＳＥＴレベル以下であれば高抵抗状態（リセット状態）であり、ＳＥＴレベル以上であれば低抵抗状態（セット状態）であると判断する。これによれば、比較例の場合、メモリセルに対して、リセット状態に遷移させる場合、負側に約３目盛分（図１４の矢印ａ１）、セット状態に遷移させる場合、正側に約４目盛分（図１４の矢印ａ２）のバイアスを印加する必要がある。これに対し、本実施形態の場合、メモリセルに対して、リセット状態に遷移させる場合、負側に約１．５目盛分（図１４中の矢印ａ３）、セット状態に遷移させる場合、正側に約３目盛分（図１４の矢印ａ３）のバイアス印加で済む。
【００４６】
つまり、本実施形態の構造によれば、効率的に電界を集中できる上に、その部分における膜厚を薄くしているため、比較例と比べて、小さいバイアスによって、メモリセルのセット動作及びリセット動作を引き起こすことができる。その結果、比較例に比べて、消費電力を低減させることができる。
【００４７】
次に、本実施形態の変形例についていくつかの例を挙げ、主に図７に示す構造と異なる点について説明する。
【００４８】
図１５〜１７は、本実施形態に係る不揮発性半導体記憶装置の他のセルアレイの断面図である。
【００４９】
始めの図１５に示す構造は、図７の例と異なり、一のビット線ＢＬを挟みＹ方向で隣接する２つのワード線ＷＬとビット線ＢＬとの各交差部内の部分ｓ１が、Ｚ方向において異なる位置にある例である。この例では、一のビット線ＢＬを共有しＹ方向に隣接する２つのワード線ＷＬのうち、一方のワード線ＷＬ１のＹ−Ｚ方向の断面が上底よりも下底が長い台形状に形成されており、他方のワード線ＷＬ２はＹ−Ｚ方向の断面が下底よりも上底が長い台形状に形成されている。つまり、一のビット線ＢＬを挟みＹ方向で隣接する２つのワード線ＷＬのうち、一方は下端に突端部ｐ１が形成されており、他方は上端に突端部ｐ１が形成されている。
【００５０】
図１５に示す構造によれば、フィラメントの形成を、ワード線ＷＬ１及びビット線ＢＬ間の交差部については、ワード線ＷＬ１の下端の位置に制御でき、ワード線ＷＬ２及びビット線ＢＬ間の交差部については、ワード線ＷＬ２の上端の位置に制御できる。これによって、図７の例と同様の効果を得ることができる。また、ワード線ＷＬ１及びビット線ＢＬ間のフィラメントとワード線ＷＬ２及びビット線ＢＬ間のフィラメントの形成位置がＺ方向でずれるため、図７の例と比べ、Ｙ方向で隣接するメモリセルのフィラメント間の間隔Ｌｆｙを広げることができる。つまり、図７の例よりも、これらフィラメント間の電気的・熱的干渉を小さくできる。
【００５１】
続く図１６に示す構造は、図７の例と異なり、部分ｓ１が、Ｚ方向においてワード線ＷＬの中間位置にある例である。この例では、ワード線ＷＬのＹ−Ｚ方向の断面がＺ方向における中央が広くなった六角形状に形成されている。つまり、ワード線ＷＬに対して、Ｚ方向における中央位置に突端部ｐ１が形成されている。
【００５２】
図１６に示す構造によれば、フィラメントの形成を、ワード線ＷＬの中央位置に制御することができる。これによって、図７の例と同様、Ｚ方向に隣接するメモリセルのフィラメントの間隔Ｌｆｚを、Ｚ方向で隣接するワード線ＷＬの最短間隔Ｌｗよりも広くできる。つまり、ワード線ＷＬのＺ方向における中間位置に部分ｓ１を形成した場合でも、図７の例と同様の効果を得ることができる。
【００５３】
なお、図１６の例の場合、部分ｓ１及び突端部ｐ１がワード線ＷＬのＺ方向の中央位置にあるが、ワード線ＷＬの上端及び下端以外の中間位置であれば良い点に留意されたい。
【００５４】
最後に図１７に示す構造は、図７の例と異なり、ワード線ＷＬに突端部がない一方、ビット線ＢＬにＹ方向に突き出した突端部ｐ１を有する例である。この例では、ビット線ＢＬのＹ−Ｚ方向の断面を見た場合、一のビット線ＢＬを共有しＹ方向に隣接するワード線ＷＬのうち、ワード線ＷＬ１側については、ワード線ＷＬ１の上端の位置に最凸部となる部分ｓ１、下端の位置に最凹部となる部分ｓ２があり、ワード線ＷＬ２側については、ワード線ＷＬ２の上端の位置に部分ｓ２となる最凹部、下端の位置に部分ｐ１となる最凸部が形成されている。つまり、ワード線ＷＬ１及びビット線ＢＬの間隔は、ワード線ＷＬ１の上端から下端に向かうほど狭くなり、ワード線ＷＬ２及びビット線ＢＬの間隔は、ワード線ＷＬ２の下端から上端に向かうほど狭くなる。
【００５５】
図１７に示す構造によれば、フィラメントの形成を、ワード線ＷＬ１及びビット線ＢＬ間の交差部については、ワード線ＷＬ１の上端の位置に制御でき、ワード線ＷＬ２及びビット線ＢＬ間については、ワード線ＷＬ２の下端の位置に制御できる。これによって、図７の場合と同様の効果を得ることができる。また、図１７に示す構造によれば、ビット線ＢＬを挟んでＹ方向で隣接する２つのメモリセルに形成されるフィラメントのＺ方向の位置が異なるため、図１５の例と同様の効果も得ることができる。
【００５６】
なお、図１５〜１７に示す構造は、ワード線ＷＬ及びビット線ＢＬの一方にのみ突端部を形成することで、ワード線ＷＬ及びビット線ＢＬの間隔に変化を付けているが、ワード線ＷＬ及びビット線ＢＬの双方に突端部を形成しても良い。また、図７、１５、１６、及び１７の例は、いずれもＹ−Ｚ方向の断面においてワード線及びビット線の間隔を変化させているが、例えば、Ｘ−Ｙ方向の断面においてワード線及びビット線の間隔に変化を付けるなど、メモリセルを横切る断面であれば、いずれの断面に間隔の変化を与えても良い。
【００５７】
以上、本実施形態の場合、交差部内に突端部を形成してワード線及びビット線の間隔が狭くなる部分を形成し、その部分の可変抵抗膜の膜厚を薄くしている。これによって、隣接メモリセルのフィラメント間の電気的・熱的干渉を低減させると共に、低消費電力で動作する不揮発性半導体記憶装置を提供することができる。
【００５８】
［第２の実施形態］
第２の実施形態では、セルアレイ１の他の一例であるセルアレイ２００を用いた場合について説明する。
【００５９】
先ず、セルアレイ２００の全体構造について説明しておく。
図１８は、第２の実施形態に係る不揮発性半導体記憶のセルアレイの斜視図である。
【００６０】
セルアレイ２００は、セルアレイ１００と同様に三次元構造を持つ。セルアレイ２００は、Ｚ方向に並びＸ方向及びＹ方向に広がる平面上の複数のワード線ＷＬを備える。これらワード線ＷＬには、Ｘ方向及びＹ方向に二次元配列状に並び且つＺ方向に貫通して延びる複数のメモリホールＭＨが形成されている。更に、セルアレイ２００は、各メモリホールＭＨの内側面に形成された可変抵抗膜ＶＲと、この可変抵抗膜ＶＲの内側面に形成された柱状のビット線ＢＬを備える。
【００６１】
次に、セルアレイ２００のワード線ＷＬに対するビット線ＢＬの位置について説明する。なお、第１の実施形態では、図１８のＺ方向におけるフィラメント間の干渉を解決したが、本実施形態では、図１８のＸ方向及びＹ方向、つまり同一ワード線ＷＬ平面におけるフィラメント間の干渉を解決する。
【００６２】
通常、ビット線ＢＬは、ワード線ＷＬのメモリホールＭＨの中心に形成される。この場合、ワード線ＷＬ及びビット線ＢＬ間の電界の強さは、ビット線ＢＬのどの側面上においても同程度になるため、フィラメントの形成位置は不定となる。そのため、場所によっては、同一ワード線ＷＬ平面上において、隣接するフィラメントの間隔が狭くなってしまうこともある。この場合、これらフィラメント間の電気的・熱的干渉が大きくなってしまう。
【００６３】
そこで、本実施形態では次のようにワード線ＷＬのメモリホールＭＨに対してビット線ＢＬを配置する。
【００６４】
図１９は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。図１９は、メモリホールＭＨ及びビット線ＢＬのＸ−Ｙ方向の断面が円形状に形成された例である。
【００６５】
図１９に示す構造は、ビット線ＢＬが、メモリホールＭＨの中心ではなく、中心よりも図１９の上側（Ｘ方向の一方）に偏らせて配置されている。これによって、ビット線ＢＬの上側の位置におけるワード線ＷＬ及びビット線ＢＬの間隔が狭くなり、可変抵抗膜ＶＲの膜厚も薄くなる。これによって、ビット線ＢＬの上側の位置において効率的に電界を集中させることができる。そのため、フィラメントの形成位置を、図１９に示すように、ビット線ＢＬの上側に制御することができる。そして、各メモリホールＭＨにおけるビット線ＢＬの位置を揃えることで、Ｘ方向或いはＹ方向で隣接するメモリホールＭＨのフィラメントの間隔Ｌｆを隣接するメモリホールＭＨの配置間隔Ｌｂと同等にまで広げることができる。その結果、フィラメント間の電気的・熱的干渉を小さくすることができる。
【００６６】
なお、本実施形態は、メモリホールＭＨ及びビット線ＢＬのＸ−Ｙ方向の断面が円形状の場合だけに限られない。例えば、図２０に示すように、メモリホールＭＨ及びビット線ＢＬのＸ−Ｙ方向の断面が四角形状である場合であっても、希望するフィラメントの形成位置側にビット線ＢＬを偏らせて配置させれば良い。
【００６７】
以上のように、図１８に示す構造のセルアレイを用いた場合であっても、ワード線ＷＬのメモリホールにおいて、ビット線を偏らせて配置し、その位置における可変抵抗膜を薄くすることで、フィラメントを適切な位置に低電圧で形成することができる。その結果、本実施形態によれば、第１の実施形態と同様、隣接メモリホールのフィラメント間の電気的・熱的干渉を低減させると共に、低消費電力で動作する不揮発性半導体記憶装置を提供することができる。
【００６８】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６９】
例えば、上記実施形態では、フィラメントが酸素空孔から構成される場合を例として説明したが、これら実施形態は、フィラメントが金属原子そのものからなる、いわゆるＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ−Ｂｒｉｄｇｉｎｇ  ＲＡＭ）型のＲｅＲＡＭを用いた場合にも適用できる。この場合であっても、上記実施形態で説明した構成をそのままに、ワード線、ビット線、及び可変抵抗膜に用いる材料に応じて、セット動作及びリセット動作のバイアス極性を変えてやれば、上記実施形態と同様の効果を得ることができる。
【符号の説明】
【００７０】
１・・・セルアレイ、２・・・ロウ制御回路、３・・・カラム制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、８・・・エンコード・デコード回路、９・・・パルスジェネレータ、１００・・・セルアレイ、１０１・・・グローバル・ビット線、１０２・・・ワード線、１０３・・・ビット線、１０４・・・可変抵抗膜、１０５・・・ゲート線、１０６・・・シリコン部、１０７・・・ゲート絶縁膜、１０８・・・層間絶縁層、２００・・・セルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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