(57)【要約】【課題】信号パス相互間のカップリングノイズを低減する。【解決手段】第１の半導体チップの信号伝達用貫通電極Ｔ１は第１の半導体チップの電位供給用貫通電極Ｓ１，Ｓ２のそれぞれと隣接するように配置され、第１の半導体チップの第２の信号伝達用貫通電極Ｔ２は第１の半導体チップの電位供給用貫通電極Ｓ１，Ｓ３のそれぞれと隣接するように配置され、第２の半導体チップの信号伝達用貫通電極Ｔ１は第２の半導体チップの電位供給用貫通電極Ｓ１，Ｓ２のそれぞれと隣接するように配置され、第２の半導体チップの信号伝達用貫通電極Ｔ２は第２の半導体チップの電位供給用貫通電極Ｓ１，Ｓ３のそれぞれと隣接するように配置される。第１の半導体チップの信号伝達用貫通電極Ｔ１と第２の半導体チップの信号伝達用貫通電極Ｔ２とは、電気的に接続される。【選択図】図３
2015149340.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、それぞれ前記半導体基板を貫通し信号を受ける第１及び第２の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される第１乃至第３の電位供給用貫通電極と、前記半導体基板上に設けられる多層配線構造とをそれぞれ有し、互いに積層される第１及び第２の半導体チップを備え、
前記第１の半導体チップの前記第１の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第２の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第１の半導体チップの前記第２の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第３の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第２の半導体チップの前記第１の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第２の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第２の半導体チップの前記第２の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第３の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第１の半導体チップの前記多層配線構造及び前記第２の半導体チップの前記多層配線構造のいずれか一方は、前記第１の半導体チップの前記第１の信号伝達用貫通電極と前記第２の半導体チップの前記第２の信号伝達用貫通電極とを電気的に接続するように構成される
ことを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップの前記第１の信号伝達用貫通電極と前記第２の半導体チップの前記第１の信号伝達用貫通電極とは、前記第１及び第２の半導体チップの積層方向に並んで配置され、
前記第１の半導体チップの前記第２の信号伝達用貫通電極と前記第２の半導体チップの前記第２の信号伝達用貫通電極とは、前記積層方向に並んで配置される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップの前記第１の電位供給用貫通電極と前記第２の半導体チップの前記第１の電位供給用貫通電極とは、前記積層方向に並んで配置され、
前記第１の半導体チップの前記第２の電位供給用貫通電極と前記第２の半導体チップの前記第２の電位供給用貫通電極とは、前記積層方向に並んで配置され、
前記第１の半導体チップの前記第３の電位供給用貫通電極と前記第２の半導体チップの前記第３の電位供給用貫通電極とは、前記積層方向に並んで配置される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体チップの前記多層配線構造及び前記第２の半導体チップの前記多層配線構造の前記いずれか一方は、
前記第１の半導体チップの前記第１の電位供給用貫通電極と前記第２の半導体チップの前記第１の電位供給用貫通電極とを電気的に接続し、
前記第１の半導体チップの前記第２の電位供給用貫通電極と前記第２の半導体チップの前記第２の電位供給用貫通電極とを電気的に接続し、
前記第１の半導体チップの前記第３の電位供給用貫通電極と前記第２の半導体チップの前記第３の電位供給用貫通電極とを電気的に接続するように構成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１及び第２の半導体チップのそれぞれは、それぞれ前記半導体基板を貫通し信号を受ける第３及び第４の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される第４及び第５の電位供給用貫通電極とをさらに有し、
前記半導体装置は、
半導体基板と、それぞれ前記半導体基板を貫通し信号を受ける第１乃至第４の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される第１乃至第５の電位供給用貫通電極と、前記半導体基板上に設けられる多層配線構造とを有する第３の半導体チップと、
半導体基板と、前記半導体基板上に設けられる多層配線構造とを有する第４の半導体チップとをさらに備え、
前記第１乃至第４の半導体チップはそれぞれ内部回路を有し、
前記第１の半導体チップの前記第３の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第４の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第１の半導体チップの前記第４の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第５の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第２の半導体チップの前記第３の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第４の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第２の半導体チップの前記第４の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第５の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第３の半導体チップの前記第１の信号伝達用貫通電極は、前記第３の半導体チップの前記第１及び第２の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第３の半導体チップの前記第２の信号伝達用貫通電極は、前記第３の半導体チップの前記第１及び第３の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第３の半導体チップの前記第３の信号伝達用貫通電極は、前記第３の半導体チップの前記第１及び第４の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第３の半導体チップの前記第４の信号伝達用貫通電極は、前記第３の半導体チップの前記第１及び第５の電位供給用貫通電極のそれぞれと隣接するように配置され、
前記第２の半導体チップの前記多層配線構造は、前記第１の半導体チップの前記第１の信号伝達用貫通電極と前記第２の半導体チップの前記第２の信号伝達用貫通電極とを電気的に接続し、前記第１の半導体チップの前記第２の信号伝達用貫通電極と前記第２の半導体チップの前記第３の信号伝達用貫通電極とを電気的に接続し、前記第１の半導体チップの前記第３の信号伝達用貫通電極と前記第２の半導体チップの前記第４の信号伝達用貫通電極とを電気的に接続し、前記第１の半導体チップの前記第４の信号伝達用貫通電極と前記第２の半導体チップの前記第１の信号伝達用貫通電極とを電気的に接続し、かつ、前記第２の半導体チップの前記第１の信号伝達用貫通電極を前記第２の半導体チップの前記内部回路に接続するように構成され、
前記第３の半導体チップの前記多層配線構造は、前記第２の半導体チップの前記第１の信号伝達用貫通電極と前記第３の半導体チップの前記第２の信号伝達用貫通電極とを電気的に接続し、前記第２の半導体チップの前記第２の信号伝達用貫通電極と前記第３の半導体チップの前記第３の信号伝達用貫通電極とを電気的に接続し、前記第２の半導体チップの前記第３の信号伝達用貫通電極と前記第３の半導体チップの前記第４の信号伝達用貫通電極とを電気的に接続し、前記第２の半導体チップの前記第４の信号伝達用貫通電極と前記第３の半導体チップの前記第１の信号伝達用貫通電極とを電気的に接続し、かつ、前記第３の半導体チップの前記第１の信号伝達用貫通電極を前記第３の半導体チップの前記内部回路に接続するように構成され、
前記第４の半導体チップの前記多層配線構造は、前記第３の半導体チップの前記第４の信号伝達用貫通電極を前記第４の半導体チップの前記内部回路に接続するように構成される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板と、内部回路と、それぞれ前記半導体基板を貫通する複数の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される少なくとも１つの電位供給用貫通電極とをそれぞれ有する第１及び第２の半導体チップと、
前記第１の半導体チップの前記複数の信号伝達用貫通電極のうちのひとつ及び前記第２の半導体チップの前記複数の信号伝達用貫通電極のうちのひとつを含んでスパイラル状に形成され、前記第１の半導体チップ内で前記第１の半導体チップの内部回路に接続される第１の信号パスと、
前記第１の半導体チップの前記複数の信号伝達用貫通電極のうちの他のひとつ及び前記第２の半導体チップの前記複数の信号伝達用貫通電極のうちの他のひとつを含んで前記第１の信号パスと多重スパイラルをなすスパイラル状に形成され、前記第２の半導体チップ内で前記第２の半導体チップの内部回路に接続される第２の信号パスと、
前記第１の半導体チップの前記少なくとも１つの電位供給用貫通電極のうちのひとつ及び前記第２の半導体チップの前記少なくとも１つの電位供給用貫通電極のうちのひとつを含み、前記第１及び第２の信号パスによって構成される多重スパイラル構造の中央部を貫くように配置される電位供給パスと
を備えることを特徴とする半導体装置。
【請求項７】
前記第１の半導体チップの前記複数の信号伝達用貫通電極は、前記第１の信号パスの一部を構成する第１の信号伝達用貫通電極を含み、
前記第２の半導体チップの前記複数の信号伝達用貫通電極は、前記第２の信号パスの一部を構成する第１の信号伝達用貫通電極と、前記第１の信号パスの一部を構成する第２の信号伝達用貫通電極とを含み、
前記第１の半導体チップの前記第１の信号伝達用貫通電極と、前記第２の半導体チップの前記第１の信号伝達用貫通電極とのそれぞれは、前記第１及び第２の半導体チップの積層方向から見て重なる位置に配置される
を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、内部回路と、それぞれ前記半導体基板を貫通する第１乃至第４の信号伝達用貫通電極と、前記半導体基板を貫通し固定電位が供給される電位供給用貫通電極とをそれぞれ有する第１乃至第３の半導体チップと、
半導体基板及び内部回路を有する第４の半導体チップと、
前記第１の半導体チップの前記第１の信号伝達用貫通電極、前記第２の半導体チップの前記第２の信号伝達用貫通電極、及び前記第１の半導体チップの前記第３の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第１の半導体チップ内で前記第１の半導体チップの内部回路に接続される第１の信号パスと、
前記第１の半導体チップの前記第４の信号伝達用貫通電極、前記第２の半導体チップの前記第１の信号伝達用貫通電極、及び前記第１の半導体チップの前記第２の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第２の半導体チップ内で前記第２の半導体チップの内部回路に接続される第２の信号パスと、
前記第１の半導体チップの前記第３の信号伝達用貫通電極、前記第２の半導体チップの前記第４の信号伝達用貫通電極、及び前記第１の半導体チップの前記第１の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第３の半導体チップ内で前記第３の半導体チップの内部回路に接続される第３の信号パスと、
前記第１の半導体チップの前記第２の信号伝達用貫通電極、前記第２の半導体チップの前記第３の信号伝達用貫通電極、及び前記第１の半導体チップの前記第４の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第４の半導体チップ内で前記第４の半導体チップの内部回路に接続される第４の信号パスとを備え、
前記第１乃至第３の半導体チップそれぞれの前記第１の信号伝達用貫通電極は、前記第１乃至第４の半導体チップの積層方向から見て重なるように配置され、
前記第１乃至第３の半導体チップそれぞれの前記第２の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、
前記第１乃至第３の半導体チップそれぞれの前記第３の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、
前記第１乃至第３の半導体チップそれぞれの前記第４の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、
前記第１乃至第３の半導体チップそれぞれの前記電位供給用貫通電極は、前記積層方向から見て重なるように配置され、
前記第１乃至第４の信号パスは、多重スパイラル構造を構成し、
前記第１乃至第３の半導体チップそれぞれの前記電位供給用貫通電極を含み、前記第１乃至第４の信号パスによって構成される多重スパイラル構造の中央部を貫くように配置される電位供給パスをさらに備える
ことを特徴とする半導体装置。
【請求項９】
前記第１乃至第４の半導体チップはそれぞれメモリセルアレイを有し、
前記第１の半導体チップの前記内部回路は、前記第１の半導体チップの前記メモリセルアレイから読み出されたリードデータを前記第１の信号パスに供給するとともに、前記第１の信号パスに到来したライトデータを前記第１の半導体チップの前記メモリセルアレイに供給するよう構成され、
前記第２の半導体チップの前記内部回路は、前記第２の半導体チップの前記メモリセルアレイから読み出されたリードデータを前記第２の信号パスに供給するとともに、前記第２の信号パスに到来したライトデータを前記第１の半導体チップの前記メモリセルアレイに供給するよう構成され、
前記第３の半導体チップの前記内部回路は、前記第３の半導体チップの前記メモリセルアレイから読み出されたリードデータを前記第３の信号パスに供給するとともに、前記第３の信号パスに到来したライトデータを前記第３の半導体チップの前記メモリセルアレイに供給するよう構成され、
前記第４の半導体チップの前記内部回路は、前記第４の半導体チップの前記メモリセルアレイから読み出されたリードデータを前記第４の信号パスに供給するとともに、前記第４の信号パスに到来したライトデータを前記第４の半導体チップの前記メモリセルアレイに供給するよう構成される
ことを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数の半導体チップが積層された構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、超広帯域メモリの実現手段として半導体チップを積層したメモリが開発され、特に半導体チップ間の接続には、ＴＳＶ(Through Substrate Via)と呼ばれる貫通電極が用いられる。特許文献１には、貫通電極の例が開示されている。
【０００３】
各半導体チップは、それぞれ２つのチャネルを有して構成される。したがって、半導体装置全体としては、半導体チップの枚数の２倍のチャネルがあることになる。ＨＢＭでは、これらのチャネルが互いに独立して動作するよう規定されており、そのために、コントローラと各半導体チップとの間の信号パスはチャネルごとに独立して設けられる。このようなチャネルごとの信号パスは、従来、多重スパイラル構造の信号パスによって実現される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８７８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した多重スパイラル構造には、構造上、信号パス相互間のカップリングノイズが大きいという問題があり、改善が求められている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、半導体基板と、それぞれ前記半導体基板を貫通し信号を受ける第１及び第２の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される第１乃至第３の電位供給用貫通電極と、前記半導体基板上に設けられる多層配線構造とをそれぞれ有し、互いに積層される第１及び第２の半導体チップを備え、前記第１の半導体チップの前記第１の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第２の電位供給用貫通電極のそれぞれと隣接するように配置され、前記第１の半導体チップの前記第２の信号伝達用貫通電極は、前記第１の半導体チップの前記第１及び第３の電位供給用貫通電極のそれぞれと隣接するように配置され、前記第２の半導体チップの前記第１の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第２の電位供給用貫通電極のそれぞれと隣接するように配置され、前記第２の半導体チップの前記第２の信号伝達用貫通電極は、前記第２の半導体チップの前記第１及び第３の電位供給用貫通電極のそれぞれと隣接するように配置され、前記第１の半導体チップの前記多層配線構造及び前記第２の半導体チップの前記多層配線構造のいずれか一方は、前記第１の半導体チップの前記第１の信号伝達用貫通電極と前記第２の半導体チップの前記第２の信号伝達用貫通電極とを電気的に接続するように構成されることを特徴とする。
【０００７】
本発明の他の一側面による半導体装置は、半導体基板と、内部回路と、それぞれ前記半導体基板を貫通する複数の信号伝達用貫通電極と、それぞれ前記半導体基板を貫通し固定電位が供給される少なくとも１つの電位供給用貫通電極とをそれぞれ有する第１及び第２の半導体チップと、前記第１の半導体チップの前記複数の信号伝達用貫通電極のうちのひとつ及び前記第２の半導体チップの前記複数の信号伝達用貫通電極のうちのひとつを含んでスパイラル状に形成され、前記第１の半導体チップ内で前記第１の半導体チップの内部回路に接続される第１の信号パスと、前記第１の半導体チップの前記複数の信号伝達用貫通電極のうちの他のひとつ及び前記第２の半導体チップの前記複数の信号伝達用貫通電極のうちの他のひとつを含んで前記第１の信号パスと多重スパイラルをなすスパイラル状に形成され、前記第２の半導体チップ内で前記第２の半導体チップの内部回路に接続される第２の信号パスと、前記第１の半導体チップの前記少なくとも１つの電位供給用貫通電極のうちのひとつ及び前記第２の半導体チップの前記少なくとも１つの電位供給用貫通電極のうちのひとつを含み、前記第１及び第２の信号パスによって構成される多重スパイラル構造の中央部を貫くように配置される電位供給パスとを備えることを特徴とする。
【０００８】
本発明のさらに他の一側面による半導体装置は、半導体基板と、内部回路と、それぞれ前記半導体基板を貫通する第１乃至第４の信号伝達用貫通電極と、前記半導体基板を貫通し固定電位が供給される電位供給用貫通電極とをそれぞれ有する第１乃至第３の半導体チップと、半導体基板及び内部回路を有する第４の半導体チップと、前記第１の半導体チップの前記第１の信号伝達用貫通電極、前記第２の半導体チップの前記第２の信号伝達用貫通電極、及び前記第１の半導体チップの前記第３の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第１の半導体チップ内で前記第１の半導体チップの内部回路に接続される第１の信号パスと、前記第１の半導体チップの前記第４の信号伝達用貫通電極、前記第２の半導体チップの前記第１の信号伝達用貫通電極、及び前記第１の半導体チップの前記第２の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第２の半導体チップ内で前記第２の半導体チップの内部回路に接続される第２の信号パスと、前記第１の半導体チップの前記第３の信号伝達用貫通電極、前記第２の半導体チップの前記第４の信号伝達用貫通電極、及び前記第１の半導体チップの前記第１の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第３の半導体チップ内で前記第３の半導体チップの内部回路に接続される第３の信号パスと、前記第１の半導体チップの前記第２の信号伝達用貫通電極、前記第２の半導体チップの前記第３の信号伝達用貫通電極、及び前記第１の半導体チップの前記第４の信号伝達用貫通電極を含んでスパイラル状に形成され、前記第４の半導体チップ内で前記第４の半導体チップの内部回路に接続される第４の信号パスとを備え、前記第１乃至第３の半導体チップそれぞれの前記第１の信号伝達用貫通電極は、前記第１乃至第４の半導体チップの積層方向から見て重なるように配置され、前記第１乃至第３の半導体チップそれぞれの前記第２の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、前記第１乃至第３の半導体チップそれぞれの前記第３の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、前記第１乃至第３の半導体チップそれぞれの前記第４の信号伝達用貫通電極は、前記積層方向から見て重なるように配置され、前記第１乃至第３の半導体チップそれぞれの前記電位供給用貫通電極は、前記積層方向から見て重なるように配置され、前記第１乃至第４の信号パスは、多重スパイラル構造を構成し、前記第１乃至第３の半導体チップそれぞれの前記電位供給用貫通電極を含み、前記第１乃至第４の信号パスによって構成される多重スパイラル構造の中央部を貫くように配置される電位供給パスをさらに備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電位供給用貫通電極（電位供給パス）に供給される固定電位によって、信号パス相互間の結合が弱められる。したがって、信号パス相互間のカップリングノイズを低減することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施の形態による半導体装置１０ａの模式的な正面図である。
【図２】図１に示した半導体チップＣｎ（ｎは１〜４の整数）の平面的な構成を示す図である。
【図３】図１に示した半導体チップＣ１に含まれるＩＯ用ＴＳＶ領域ＩＯＡ００−１の一部における複数の貫通電極ＴＳＶの配置を示す図である。
【図４】図１に示した半導体チップＣ２に含まれるＩＯ用ＴＳＶ領域ＩＯＡ００−２の一部における複数の貫通電極ＴＳＶの配置を示す図である。
【図５】図３に示したＡ−Ａ線及びその関連部分における半導体チップＣ１の模式的な断面図である。
【図６】図３に示したＢ−Ｂ線及びその関連部分における半導体チップＣ１の模式的な断面図である。
【図７】図４に示したＣ−Ｃ線及びその関連部分における半導体チップＣ２の模式的な断面図である。
【図８】図３及び図４に示した信号パスＤＱ２−１〜ＤＱ２−４の立体構造を、模式的に示した図である。
【図９】図１に示した半導体チップＣ１に含まれるＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−１の一部における複数の貫通電極ＴＳＶの配置を示す図である。
【図１０】図１に示した半導体チップＣ１に含まれるＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−１の他の一部における複数の貫通電極ＴＳＶの配置を示す図である。
【図１１】図９に示したＤ−Ｄ線及びその関連部分における半導体チップＣ１の模式的な断面図である。
【図１２】図１０に示したＥ−Ｅ線及びその関連部分における半導体チップＣ１の模式的な断面図である。
【図１３】図３に示した複数の貫通電極ＴＳＶの配置の変形例を示す図である。
【図１４】図１０及び図１１に示した複数の貫通電極ＴＳＶの配置の変形例を示す図である。
【図１５】本発明の好ましい第２の実施の形態による半導体装置１０ｂの模式的な正面図である。
【図１６】図１５に示した半導体チップＣ１に含まれる半導体装置１０ｂに設けられるＩＯ用ＴＳＶ領域ＩＯＡ００−１の一部における複数の貫通電極ＴＳＶの配置を示す図である。
【図１７】図１６に示した複数の貫通電極ＴＳＶの配置の変形例を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
本発明の第１の実施の形態による半導体装置１０ａは、例えばＨＢＭ(High Bandwidth Memory)に準拠する半導体装置であり、図１に示すように、基板１４と、インターポーザ１１と、コントローラ１２と、バッファダイ１３と、４枚の半導体チップＣ１〜Ｃ４（第１〜第４の半導体チップ）とを備えて構成される。各半導体チップは、詳細を後述するが、それぞれ２つのチャネルを有して構成される。したがって、半導体装置全体としては、半導体チップの枚数の２倍のチャネルがあることになる。ＨＢＭでは、これらのチャネルが互いに独立して動作するよう規定されており、そのために、コントローラと各半導体チップとの間の信号パスはチャネルごとに独立して設けられる。このようなチャネルごとの信号パスは、所謂多重スパイラル構造の信号パスによって実現される。なお、本実施の形態はＨＢＭに限定されるものではなく、上記各構成の全て又は一部を備えるものも含む。
【００１３】
コントローラ１２は半導体チップＣ１〜Ｃ４の制御回路であり、半導体チップＣ１〜Ｃ４に対してコマンド信号ＣＭＤ、アドレス信号ＡＤＤなどの各種信号を供給する機能や、半導体チップＣ１〜Ｃ４との間でデータ信号ＤＱの入出力を行う機能などを有している。コントローラ１２は、下面に形成される複数の半田ボール２０によりインターポーザ１１の上面に実装され、該インターポーザ１１は基板１４に実装される。
【００１４】
バッファダイ１３は、上面に形成される複数の裏面バンプ２１と、下面に形成される複数の半田ボール２０との間でピッチの変換を行うチップであり、半導体基板を有して構成される。裏面バンプ２１と半田ボール２０の接続は、この半導体基板を貫通する貫通電極ＴＳＶ（不図示）によって実現される。バッファダイ１３も、下面に形成される複数の半田ボール２０により、インターポーザ１１の上面に実装される。
【００１５】
バッファダイ１３の上面には、半導体チップＣ１〜Ｃ４がこの順で積層される。半導体チップＣ１〜Ｃ４はそれぞれ、半導体基板と、この半導体基板を貫通する貫通電極ＴＳＶと、半導体基板の主面に形成された多層配線構造とを有して構成され、フェイスダウンで、すなわち半導体基板の主面を下にした状態で、下側に隣接するバッファダイ１３又は他の半導体チップの上に設置される。
【００１６】
半導体チップＣ１〜Ｃ４のうち半導体チップＣ１〜Ｃ３は、互いに同一のマスクで形成され、同一の構造を有している。最上層に位置する半導体チップＣ４についても、貫通電極ＴＳＶ及び後述する裏面バンプ２１が形成されない点を除いて、半導体チップＣ１〜Ｃ３と同一の構造を有している。半導体チップＣ４に貫通電極ＴＳＶ及び裏面バンプ２１を設けないのは、最上層に位置するため、後述する電位供給パス及び信号パスをさらに上層の半導体チップにまで延設する必要がないからである。貫通電極ＴＳＶを形成する際にはその形成に適した厚さとなるように半導体基板を薄くする必要があるが、貫通電極ＴＳＶを形成しない半導体チップＣ４においては相対的に厚みを厚くすることができるので、半導体チップＣ１〜Ｃ４の積層体の反りを軽減することが可能になる。ただし、半導体チップＣ４に貫通電極ＴＳＶ及び裏面バンプ２１を設けないとしても、内部の配線等のその他の構成は、貫通電極ＴＳＶ及び裏面バンプ２１があるとした場合と同様に形成される。したがって以下では、説明の便宜のために、半導体チップＣ４に貫通電極ＴＳＶ及び裏面バンプ２１が設けられているとして説明を進める場合がある。
【００１７】
半導体チップＣ１〜Ｃ４それぞれの主面（バッファダイ１３側の表面）には、図１に示すように、複数の表面バンプ２２が形成される。また、半導体チップＣ４を除く半導体チップＣ１〜Ｃ３それぞれの裏面には、複数の裏面バンプ２１が形成される。最下層に位置する半導体チップＣ１の複数の表面バンプ２２は、バッファダイ１３の上面に形成される複数の裏面バンプ２１に対して一対一に設けられており、対応する裏面バンプ２１と接続している。同様に、半導体チップＣ２〜Ｃ４の複数の表面バンプ２２は、それぞれ下側に隣接する半導体チップＣ１〜Ｃ３の裏面に形成される複数の裏面バンプ２１に対して一対一に設けられており、対応する裏面バンプ２１と接続している。半導体装置１０ａでは、こうして相対的に下側に位置するチップ（バッファダイ１３を含む）の裏面バンプ２１と相対的に上側に位置するチップの表面バンプ２２とを接続させ、さらに、半導体チップＣ１〜Ｃ３それぞれの内部では貫通電極ＴＳＶを介して表面バンプ２２と裏面バンプ２１を接続することにより、それぞれバッファダイ１３から半導体チップＣ１〜Ｃ３を経て半導体チップＣ４に至る複数の電位供給パス及び複数の信号パスが構成される。
【００１８】
ここで、電位供給パスは、バッファダイ１３及び半導体チップＣ１〜Ｃ４内の各回路に対して電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱなどの各種固定電位を供給するための配線である。また、信号パスは、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、ライトデータストローブ信号ＷＤＱＳ、リードデータストローブ信号ＲＤＱＳ、データ信号ＤＱなどの各種信号を、コントローラ１２と各半導体チップＣ１〜Ｃ４との間で送受信するための配線である。
【００１９】
半導体チップＣ１〜Ｃ４はそれぞれ、図２に示すように、内部で２つのチャネルＣｈ０，Ｃｈ１に分割されている。したがって半導体装置１０ａには、８つのチャネルが設けられている。半導体装置１０ａは、これら８つのチャネルが互いに独立したＤＲＡＭとして動作するよう構成される。
【００２０】
このような各チャネルの動作を実現するためには、上述した複数の信号パスをチャネルごとに独立して設ける必要がある。半導体装置１０ａにおいては、このようなチャネルごとの信号パスを、各信号パスの構造を多重スパイラル構造とすることによって実現している。多重スパイラル構造の詳細については後述するが、多重スパイラル構造を採用することにより、チャネルごとの信号パスを設けることと、各半導体チップＣ１〜Ｃ４を互いに同一のマスクで形成することとの両立が可能になる。
【００２１】
複数の信号パスのうち、データ信号ＤＱの入出力を行うための信号パス（以下、「データ信号送受信用信号パス」と称して、他の信号パスと区別する場合がある）は、１つのチャネルにつき１２８本設けられる。つまり、半導体装置１０ａの各チャネルは、１２８ビット分のデータ信号ＤＱを並列に入出力可能に構成されている。したがって、半導体装置１０ａ全体としては、１２８×８＝１０２４本のデータ信号送受信用信号パスが設けられることになる。以下では、半導体チップＣｎ（ｎは１〜４の整数）に対応する２５６本のデータ信号送受信用信号パスを、信号パスＤＱｍ−ｎ（ｍは０〜２５５の整数）と表す場合がある。
【００２２】
図２には、チャネルＣｈ０，Ｃｈ１それぞれの内部構成も示している。同図に示すように、半導体チップＣｎ（ｎは１〜４の整数）のチャネルＣｈｋ（ｋは０又は１）は、メモリセルアレイ領域ＭＡｋ０−ｎ，ＭＡｋ１−ｎ、ＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎ，ＩＯＡｋ１−ｎ、及びＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡｋ−ｎを有して構成される。メモリセルアレイ領域ＭＡｋ０−ｎ，ＭＡｋ１−ｎは、メモリセルアレイ及びその周辺回路が配置される領域である。周辺回路には、コマンドデコーダ、アドレスラッチ回路、ロウ系制御回路、カラム系制御回路、センスアンプ、データアンプなどが含まれる。ＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎ，ＩＯＡｋ１−ｎには、上述したデータ信号送受信用信号パスと電位供給パスとが配置される。また、ＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡｋ−ｎには、その他の信号パスと電位供給パスとが配置される。
【００２３】
以下、図３〜図７を参照し、まずデータ信号送受信用信号パスを構成するための貫通電極ＴＳＶの構造及び配置等について、詳しく説明する。なお、図３及び図４にはＩＯ用ＴＳＶ領域ＩＯＡ００−１，ＩＯＡ００−２のみを示しているが、他のＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎ，ＩＯＡｋ１−ｎも同様の構成を有している。また、図５〜図７にはごく一部の貫通電極ＴＳＶに関わる構成のみを示しているが、他の貫通電極ＴＳＶも同様の構成を有している。
【００２４】
また、図３及び図４に示した角丸長方形は、それぞれが１つの貫通電極ＴＳＶを表している。角丸長方形内の文字は、その貫通電極ＴＳＶに供給される電位の種類、又は、その貫通電極ＴＳＶを含んで構成される信号パスの種類を表している。例えば、「ＶＳＳ」と記した貫通電極ＴＳＶには基板１４を介して電源電位ＶＳＳが供給され、「ＶＤＤＱ」と記した貫通電極ＴＳＶには基板１４を介して電源電位ＶＤＤＱが供給される。また、「ＤＱｍ−ｎ」と記した貫通電極ＴＳＶは、上述したデータ信号送受信用信号パスＤＱｍ−ｎの一部分を構成している。また、角丸長方形の右肩に付した記号（「Ｔ１」「Ｓ１」など）は、説明の便宜のために付した貫通電極ＴＳＶの識別符号である。
【００２５】
さて、図３及び図４に例示するように、ＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎ，ＩＯＡｋ１−ｎのそれぞれにおいては、複数の貫通電極ＴＳＶがマトリクス状に配置される。また、図５〜図７に例示するように、半導体チップＣｎはそれぞれ、半導体基板ＳＳと、半導体基板ＳＳの主面（図では下側の表面）に積層される絶縁層Ｉ１ａ〜Ｉ１ｄ，Ｉ２とを有して構成される。
【００２６】
絶縁層Ｉ１ａ〜Ｉ１ｄの表面には、図５〜図７に示すように、それぞれ配線２５，２７，２９，３１が形成される。また、絶縁層Ｉ１ａ〜Ｉ１ｄの内部には、それぞれビア導体２４，２６，２８，３０が形成される。これらの配線及びビア導体は、半導体チップＣｎ内に埋め込まれた多層配線構造を構成する。貫通電極ＴＳＶは、半導体基板ＳＳ及び絶縁層Ｉ１ａを貫通するように形成され、一端で対応する裏面バンプ２１と、他端で配線２５とそれぞれ接続される。貫通電極ＴＳＶの側面は絶縁膜２３によって覆われており、これによって貫通電極ＴＳＶと半導体基板ＳＳとの間の絶縁が確保されている。表面バンプ２２は、一端が配線３１と接続し、他端が絶縁層Ｉ２の表面から突出するように形成される。
【００２７】
電位供給パスに関して、半導体チップＣｎの多層配線構造は、図５及び図７に示すように、積層方向から見て重なる位置にある貫通電極ＴＳＶ及び表面バンプ２２を相互に接続するように構成される。つまり、電位供給パスは、積層方向から見て重なる位置にある各半導体チップＣｎの貫通電極ＴＳＶを相互に接続することによって構成される。したがって、電位供給パスは、バッファダイ１３から半導体チップＣ４まで積層方向に沿って直線状に延在する配線となる。
【００２８】
また、半導体チップＣｎには、図５に示すように、ゲート絶縁膜４１を介して半導体基板ＳＳの主面を覆うゲート電極４２と、このゲート電極４２を挟むように半導体基板ＳＳの主面に埋め込まれた２つの不純物拡散層４０とからなるトランジスタＴｒが形成される。半導体チップＣｎの多層配線構造は、電位供給パスを、この２つの不純物拡散層４０のうちの一方に接続するよう構成される。これにより、電位供給パスに供給される固定電位は、例えばトランジスタＴｒのソース電位として機能する。
【００２９】
一方、データ信号送受信用信号パスに関して、半導体チップＣｎの多層配線構造は、図６及び図７に示すように、積層方向から見て重ならない位置にある貫通電極ＴＳＶ及び表面バンプ２２を相互に接続するように構成される。その結果、データ信号送受信用信号パスに関しては、少なくとも上下に隣接する２つの半導体チップＣｎ間では、積層方向から見て重ならない位置にある貫通電極ＴＳＶ同士が接続されることになる。詳しくは後述するが、上述した多重スパイラル構造は、データ信号送受信用信号パスを構成する複数の貫通電極ＴＳＶの接続にこのような接続を採用することによって実現される。
【００３０】
また、半導体チップＣｎには、図６に示すように、それぞれゲート絶縁膜４１を介して半導体基板ＳＳの主面を覆う２つのゲート電極４２と、これらのゲート電極４２の間及び両側に相当する半導体基板ＳＳの主面にそれぞれ埋め込まれた３つの不純物拡散層４０とからなる２つのトランジスタが形成される。これら２つのトランジスタは、データ信号送受信用信号パスに接続される入出力回路ＩＯＣ（内部回路。図３及び図４を参照）を構成するものである。入出力回路ＩＯＣは、リード動作時には、メモリセルアレイから読み出されたデータ信号ＤＱ（リードデータ）を対応するデータ信号送受信用信号パスに出力し、ライト動作時には、コントローラ１２から対応するデータ信号送受信用信号パスに供給されたデータ信号ＤＱ（ライトデータ）をメモリセルアレイに供給するよう構成される。半導体チップＣｎの多層配線構造は、データ信号送受信用信号パスを、上記２つのトランジスタの一方のゲート電極に接続するとともに、他方のトランジスタの一方の不純物拡散層４０（一方のトランジスタと共有されない方の不純物拡散層４０）に接続するよう構成される。これにより、図示した２つのトランジスタを、上記のような機能を有する入出力回路ＩＯＣとして機能させることが可能になる。
【００３１】
以下、データ信号送受信用信号パスＤＱ２−ｎに着目して説明を続けるが、他のデータ信号送受信用信号パスについても同様である。
【００３２】
図３及び図４に示すように、半導体チップＣｎのＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎには、データ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４（第１〜第４の信号パス）のそれぞれに関連して、貫通電極Ｔ１〜Ｔ４（第１〜第４の信号伝達用貫通電極）が配置される。これら貫通電極Ｔ１〜Ｔ４は、菱形を構成するように配置される。また、半導体チップＣ１〜Ｃ４のそれぞれに設けられる４つの貫通電極Ｔ１は、積層方向から見て重なる位置に配置される（積層方向に並んで配置される）。貫通電極Ｔ２〜Ｔ４についても同様である。
【００３３】
半導体チップＣ１のＩＯ用ＴＳＶ領域ＩＯＡｋ０−１においては、図３に示すように、貫通電極Ｔ１〜Ｔ４が、それぞれデータ信号送受信用信号パスＤＱ２−１，２−４，２−３，２−２の一部を構成する。これに対し、半導体チップＣ２のＩＯ用ＴＳＶ領域ＩＯＡｋ０−２においては、図４に示すように、貫通電極Ｔ１〜Ｔ４が、それぞれデータ信号送受信用信号パスＤＱ２−２，２−１，２−４，２−３の一部を構成する。このような構成は、上述したように、半導体チップＣ２の多層配線構造によって積層方向から見て重ならない位置にある貫通電極ＴＳＶ及び表面バンプ２２を相互に接続することにより、実現される。
【００３４】
図８を参照しながら、データ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４の構造について、より詳しく説明する。図８に示すように、データ信号送受信用信号パスＤＱ２−１は、バッファダイ１３の貫通電極Ｔ４、半導体チップＣ１の貫通電極Ｔ１、半導体チップＣ２の貫通電極Ｔ２、及び半導体チップＣ３の貫通電極Ｔ３を含んでスパイラル状に構成される。また、半導体チップＣ４に貫通電極ＴＳＶを設けるとしたら、データ信号送受信用信号パスＤＱ２−１は、半導体チップＣ４の貫通電極Ｔ４も含んでスパイラル状に構成される。
【００３５】
同様に、データ信号送受信用信号パスＤＱ２−２は、バッファダイ１３の貫通電極Ｔ３、半導体チップＣ１の貫通電極Ｔ４、半導体チップＣ２の貫通電極Ｔ１、及び半導体チップＣ３の貫通電極Ｔ２、並びに、設けるとしたら半導体チップＣ４の貫通電極Ｔ３を含んでスパイラル状に構成される。データ信号送受信用信号パスＤＱ２−３は、バッファダイ１３の貫通電極Ｔ２、半導体チップＣ１の貫通電極Ｔ３、半導体チップＣ２の貫通電極Ｔ４、及び半導体チップＣ３の貫通電極Ｔ１、並びに、設けるとしたら半導体チップＣ４の貫通電極Ｔ２を含んでスパイラル状に構成される。データ信号送受信用信号パスＤＱ２−４は、バッファダイ１３の貫通電極Ｔ１、半導体チップＣ１の貫通電極Ｔ２、半導体チップＣ２の貫通電極Ｔ３、及び半導体チップＣ３の貫通電極Ｔ４、並びに、設けるとしたら半導体チップＣ４の貫通電極Ｔ１を含んでスパイラル状に構成される。
【００３６】
以上のように構成したデータ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４は、図８から理解されるように、多重スパイラル構造を構成する。そして、ある半導体チップＣｎの貫通電極Ｔ１は必ず、その半導体チップＣｎ内の入出力回路ＩＯＣに接続されるべきデータ信号送受信用信号パスＤＱ２−ｎの一部分を構成する。したがって、どの半導体チップＣｎにおいても入出力回路ＩＯＣの接続先は貫通電極Ｔ１でよく、これにより半導体装置１０ａでは、半導体チップＣ１〜Ｃ４を同一のマスクによって形成することが実現されている。
【００３７】
なお、図８に示すように、データ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４はそれぞれ、対応する半導体チップＣｎ内で入出力回路ＩＯＣの一端に接続される他、バッファダイ１３内でも入出力回路の一端に接続される。図示していないが、この入出力回路の他端は、図１に示した半田ボール２０を介して、図１に示したインターポーザ１１内の配線に接続される。
【００３８】
図３及び図４に戻り、貫通電極Ｔ１〜Ｔ４の近傍には、それぞれ電位供給パスの一部分を構成する貫通電極Ｓ１〜Ｓ９（第１〜第９の電位供給用貫通電極）が配置される。半導体チップＣ１〜Ｃ４のそれぞれに設けられる４つの貫通電極Ｓ１は、半導体チップＣ１〜Ｃ４のそれぞれに設けられる４つの貫通電極Ｔ１と同様、積層方向から見て重なる位置に配置される（積層方向に並んで配置される）。貫通電極Ｓ２〜Ｓ９についても同様である。貫通電極Ｓ１〜Ｓ５には電源電位ＶＳＳが供給され、貫通電極Ｓ６〜Ｓ９には電源電位ＶＤＤＱが供給される。ただし、貫通電極Ｓ１〜Ｓ９に供給する固定電位はこれらに限られず、他の固定電位としても差し支えない。
【００３９】
貫通電極Ｓ１は、貫通電極Ｔ１〜Ｔ４によって構成される菱形の中心に相当する位置に配置される。これにより、貫通電極Ｓ１を含んで構成される電位供給パスは、図８に示したように、データ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４によって構成される多重スパイラル構造の中央部を貫くように配置されることになる。
【００４０】
貫通電極Ｓ２〜Ｓ５は、貫通電極Ｔ１が貫通電極Ｓ１，Ｓ２のそれぞれと隣接し、貫通電極Ｔ２が貫通電極Ｓ１，Ｓ３のそれぞれと隣接し、貫通電極Ｔ３が貫通電極Ｓ１，Ｓ４のそれぞれと隣接し、貫通電極Ｔ４が貫通電極Ｓ１，Ｓ５のそれぞれと隣接するように配置される。より具体的には、貫通電極Ｓ２，Ｔ１，Ｓ１，Ｔ３，Ｓ４がこの順かつ等間隔で一直線に並べて配置され、貫通電極Ｓ３，Ｔ２，Ｓ１，Ｔ４，Ｓ５がこの順かつ等間隔で、貫通電極Ｓ２，Ｔ１，Ｓ１，Ｔ３，Ｓ４がなす直線と直交する方向に一直線に並べて配置される。
【００４１】
貫通電極Ｓ６〜Ｓ９は、貫通電極Ｔ１〜Ｔ４の間に配置される。具体的には、貫通電極Ｔ１が貫通電極Ｓ６，Ｓ９に挟まれ、貫通電極Ｔ２が貫通電極Ｓ６，Ｓ７に挟まれ、貫通電極Ｔ３が貫通電極Ｓ７，Ｓ８に挟まれ、貫通電極Ｔ４が貫通電極Ｓ８，Ｓ９に挟まれることとなるように配置される。データ信号送受信用貫通電極に対し、ＶＤＤ供給貫通電極及びＶＳＳ供給貫通電極が隣接して配置される構成である。データ信号送受信用入出力回路の電源供給を確保する。
【００４２】
以上のように、半導体装置１０ａでは、貫通電極Ｔ１〜Ｔ４（データ信号送受信用信号パスＤＱ２−１〜ＤＱ２−４）の近傍に、貫通電極Ｓ１〜Ｓ９（電位供給パス）を配置している。これにより半導体装置１０ａでは、データ信号送受信用信号パスＤＱ２−１，ＤＱ２−２，ＤＱ２−３，及びＤＱ２−４相互間の結合が弱められている。したがって、データ信号送受信用信号パスＤＱ２−１，ＤＱ２−２，ＤＱ２−３，及びＤＱ２−４相互間のカップリングノイズが低減されている。また、データ信号送受信用信号パスＤＱ２−１及びＤＱ１−４相互間の結合も、それぞれ電源電位ＶＳＳ、ＶＤＤＱが供給された貫通電極Ｓ２，Ｓ９によって弱められている。したがって、データ信号送受信用信号パスＤＱ２−１及びＤＱ１−４相互間のカップリングノイズも低減されている。つまり、多重スパイラル構造を形成する同一ＤＱグループ内のカップリングノイズも、異なるＤＱグループ間のカップリングノイズも、ともに低減される。
【００４３】
ただし、半導体装置１０ａが有するこのような効果は、貫通電極Ｔ１〜Ｔ４の近傍に貫通電極Ｓ１〜Ｓ９のすべてを設けなければ得られないわけではなく、貫通電極Ｓ１〜Ｓ９の少なくとも一部を設けることによって得ることができる。実際、図３から理解されるように、例えばデータ信号送受信用信号パスＤＱ０−ｎに関しては、貫通電極Ｓ２，Ｓ３に相当する貫通電極ＴＳＶが配置されていない。例えば、データ信号送受信用信号パスＤＱ０−１の図内下方には貫通電極Ｓ２に相当する電源電位が供給される貫通電極ＴＳＶは設けられていないが、何らノイズを生じる配線や貫通電極ＴＳＶが設けられていない、又は設けられているが配置場所が離れている場合には必ずしも配置の必要はない。そもそもカップリングノイズを生じる原因がないためである。
【００４４】
なお、カップリングノイズ低減の観点から特に大きな効果を有するのは、多重スパイラル構造の中央部を貫く電位供給パス（貫通電極Ｓ１によって構成される電位供給パス）である。したがって、可能である限り、この電位供給パスは省略しないことが好ましい。
【００４５】
次に、図９〜図１２を参照し、データ信号送受信用信号パス以外の信号パスを構成するための貫通電極ＴＳＶの構造及び配置等について、詳しく説明する。以下では、コマンド信号ＣＭＤ及びリードデータストローブ信号ＲＤＱＳを送受信するための信号パス（以下、それぞれを「コマンド信号送受信用信号パス」「リードデータストローブ信号送受信用信号パス」と称して、他の信号パスと区別する場合がある）を例示して説明するが、他の信号を送受信するための信号パスについても同様である。また、図９及び図１０にはＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−１のみを示しているが、他のＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡｋ−ｎも同様の構成を有している。さらに、図１１及び図１２にはごく一部の貫通電極ＴＳＶに関わる構成のみを示しているが、他の貫通電極ＴＳＶも同様の構成を有している。
【００４６】
ここで、コマンド信号ＣＭＤは、リードコマンドやライトコマンドなど半導体チップＣｎの動作を制御するためのコマンドを表す信号であり、コントローラ１２から各半導体チップＣｎに対して供給される。コマンド信号ＣＭＤは複数ビットの情報であり、これらは並列で各半導体チップＣｎに供給される。したがって、半導体装置１０ａは、半導体チップＣｎごとに複数本のコマンド信号送受信用信号パスを有して構成される。以下では、半導体チップＣｎに対応する複数本のコマンド信号送受信用信号パスを、信号パスＣＭＤｍ−ｎ（ｍは０以上の整数）と表す場合がある。また、リードデータストローブ信号ＲＤＱＳは、半導体チップＣｎからリードデータが出力されるタイミングを示す信号であり、リードデータの出力に同期して、各半導体チップＣｎからコントローラ１２に供給される。コントローラ１２は該リードデータストローブ信号ＲＤＱＳを用いてリードデータを取り込む。半導体装置１０ａは、半導体チップＣｎごとに１本のリードデータストローブ信号送受信用信号パスを有して構成される。以下では、半導体チップＣｎに対応するリードデータストローブ信号送受信用信号パスを、信号パスＲＤＱＳ−ｎと表す場合がある。
【００４７】
図９及び図１０に示した角丸長方形は、図３及び図４と同様、それぞれが１つの貫通電極ＴＳＶを表している。また、角丸長方形内の文字及び角丸長方形の右肩に付した記号の意味も、図３及び図４と同様である。ただし、図９において「ＣＭＤｍ−ｎ」と記した貫通電極ＴＳＶは、上述したコマンド信号送受信用信号パスＣＭＤｍ−ｎの一部分を構成している。また、図１０において「ＲＤＱＳ−ｎ」と記した貫通電極ＴＳＶは、上述したリードデータストローブ信号送受信用信号パスＲＤＱＳ−ｎの一部分を構成している。
【００４８】
図９と図３を比較すると理解されるように、コマンド信号送受信用信号パスＣＭＤｍ−ｎに関する貫通電極ＴＳＶの配置は、データ信号送受信用信号パスＤＱｍ−ｎに関する貫通電極ＴＳＶの配置と同様である。コマンド信号送受信用信号パスＣＭＤ２−１〜ＣＭＤ２−４を例として具体的に説明すると、まずＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−１には、コマンド信号送受信用信号パスＣＭＤ２−１〜ＣＭＤ２−４に対応して、図９に示すように貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９が配置される。これら貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９それぞれの具体的な役割及び配置は、データ信号送受信用信号パスＤＱ２−ｎに関して説明したものと同様である。また、このような貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９は、ＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−２，ＣＡＡ０−３にも同様に設けられる。そして、これらの貫通電極Ｔ１〜Ｔ４，Ｓ１〜Ｓ９は、データ信号送受信用信号パスＤＱ２−ｎの例と同様の接続態様により半導体チップ間で互いに接続され、半導体チップＣ４の表面バンプ２２にも接続される。したがって、コマンド信号送受信用信号パスＣＭＤｍ−ｎも、データ信号送受信用信号パスＤＱｍ−ｎと同様の多重スパイラル構造を構成し、その中央部には、電源電位ＶＳＳが供給される電位供給パスが配置されることになる。
【００４９】
また、図１０と図３を比較すると理解されるように、リードデータストローブ信号送受信用信号パスＲＤＱＳ−ｎに関する貫通電極ＴＳＶの配置も、データ信号送受信用信号パスＤＱｍ−ｎに関する貫通電極ＴＳＶの配置と同様である。具体的に説明すると、まずＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−１には、リードデータストローブ信号送受信用信号パスＲＤＱＳ−１〜ＲＤＱＳ−４に対応して、図１０に示すように貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９が配置される。これら貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９それぞれの具体的な役割及び配置は、データ信号送受信用信号パスＤＱ２−ｎに関して説明したものと同様である。また、このような貫通電極Ｔ１〜Ｔ４及び貫通電極Ｓ１〜Ｓ９は、ＣＭＤ／ＡＤＤ用ＴＳＶ領域ＣＡＡ０−２，ＣＡＡ０−３にも同様に設けられる。そして、これらの貫通電極Ｔ１〜Ｔ４，Ｓ１〜Ｓ９は、データ信号送受信用信号パスＤＱ２−ｎの例と同様の接続態様により、半導体チップ間で互いに接続され、半導体チップＣ４の表面バンプ２２にも接続される。したがって、リードデータストローブ信号送受信用信号パスＲＤＱＳ−ｎも、データ信号送受信用信号パスＤＱｍ−ｎと同様の多重スパイラル構造を構成し、その中央部には、電源電位ＶＳＳが供給される電位供給パスが配置されることになる。
【００５０】
以上のように、半導体装置１０ａでは、データ信号送受信用信号パス以外の信号パスに関しても、それぞれ半導体チップＣ１〜Ｃ４に対応する４本の同種の信号パスに対応して各半導体チップＣｎに４本ずつの貫通電極Ｔ１〜Ｔ４を設け、それらの近傍に電位供給パスを構成する貫通電極Ｓ１〜Ｓ９を配置している。したがって、貫通電極Ｓ１〜Ｓ９を有しない背景技術に比べて、これら４本の信号パス相互間のカップリングノイズが低減されている。
【００５１】
なお、データ信号送受信用信号パスが図３等に示したように入出力回路ＩＯＣに接続されるのに対し、コマンド信号送受信用信号パス及びリードデータストローブ信号送受信用信号パスは、図９及び図１０に示すように、それぞれ入力回路ＩＣ及び出力回路ＯＣに接続される。以下、この点について詳しく説明する。
【００５２】
図１１及び図１２に例示するように、半導体チップＣｎは、ゲート絶縁膜４１を介して半導体基板ＳＳの主面を覆うゲート電極４２と、このゲート電極４２を挟むように半導体基板ＳＳの主面に埋め込まれた２つの不純物拡散層４０とをそれぞれ含む複数のトランジスタを有して構成される。入力回路ＩＣ及び出力回路ＯＣはそれぞれ、この複数のトランジスタのうちのひとつによって構成される。
【００５３】
半導体チップＣｎの多層配線構造は、入力回路ＩＣを構成するトランジスタのゲート電極４２にコマンド信号送受信用信号パスを接続するとともに、入力回路ＩＣを構成するトランジスタの２つの不純物拡散層４０の一方にリードデータストローブ信号送受信用信号パスを接続するよう構成される。これにより、前者のトランジスタをコマンド信号送受信用信号パスの入力回路ＩＣとして機能させるとともに、後者のトランジスタをリードデータストローブ信号送受信用信号パスの出力回路ＯＣとして機能させることが可能になる。
【００５４】
以上、第１の実施の形態による半導体装置１０ａについて説明したが、第１の実施の形態による半導体装置１０ａには、本願発明の主旨を逸脱しない範囲で種々の変更が可能である。以下、２つの変形例を挙げて説明する。
【００５５】
第１の変形例による半導体装置１０ａは、図１３に示すように、すべてのデータ信号送受信用信号パスに関して、貫通電極Ｔ１〜Ｔ４の近傍に貫通電極Ｓ１〜Ｓ９のすべてを設けたものである。このようにすることにより、ＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎ，ＩＯＡｋ１−ｎの面積が拡大するものの、すべてのデータ信号送受信用信号パスに関して、さらに高いカップリングノイズ低減効果を得ることが可能になる。
【００５６】
第２の変形例による半導体装置１０ａは、図１４に示すように、データ信号送受信用信号パス以外の信号パスに関する貫通電極Ｔ１〜Ｔ４の近傍に、上述した貫通電極Ｓ１〜Ｓ９に代えて貫通電極Ｓ１０〜Ｓ１７を配置したものである。本変形例では、貫通電極Ｓ１６，Ｓ１２，Ｔ２，Ｔ１，Ｓ１０，Ｓ１４の列と、貫通電極Ｓ１７，Ｓ１３，Ｔ３，Ｔ４，Ｓ１１，Ｓ１５の列とが、隣接して並走するように配置される。貫通電極Ｓ１０，Ｓ１１，Ｓ１６，Ｓ１７には、電源電位ＶＳＳが供給される。一方、貫通電極Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５には、電源電位ＶＤＤが供給される。
【００５７】
本変形例では、４本の信号パスによって構成される多重スパイラル構造の中央部に電位供給パスを配置していないので、第１の実施の形態による半導体装置１０ａに比べてカップリングノイズ低減効果が小さくなる。しかしながら、貫通電極Ｓ１０〜Ｓ１７を配置しているので、ある程度のカップリングノイズ低減効果を得ることは可能である。なお、本変形例ではデータ信号送受信用信号パス以外の信号パスを例示したが、データ信号送受信用信号パスにも、同様の貫通電極ＴＳＶの配置を適用可能である。
【００５８】
次に、図１５及び図１６を参照しながら、本発明の第２の実施の形態による半導体装置１０ｂについて説明する。
【００５９】
図１５と図１を比較すると理解されるように、半導体装置１０ｂは、バッファダイ１３の上面に８枚の半導体チップＣ１〜Ｃ８が積層される点で、半導体装置１０ａと異なっている。以下、半導体装置１０ａと同一の構成には同一の符号を付して説明を省略し、半導体装置１０ａとの相違点に着目して説明する。
【００６０】
半導体装置１０ｂにおいては、８枚の半導体チップＣ１〜Ｃ８が積層されていることから、８本の信号パスによって１つの多重スパイラル構造が構成される。以下、データ信号送受信用信号パスＤＱ５−ｎ（ｎは１〜８の整数）に着目して説明を続けるが、他の信号パスについても同様である。
【００６１】
図１６に例示するように、本実施の形態による半導体チップＣｎのＩＯ用ＴＳＶ領域ＩＯＡｋ０−ｎには、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８のそれぞれに関連して、貫通電極Ｔ１〜Ｔ８が配置される。これら貫通電極Ｔ１〜Ｔ８は、時計周りに長方形を構成するように配置される。長方形の頂点には、貫通電極Ｔ２，Ｔ４，Ｔ６，Ｔ８が位置している。半導体チップＣ１〜Ｃ８のそれぞれに設けられる８つの貫通電極Ｔ１は、第１の実施の形態と同様、積層方向から見て重なる位置に配置される（積層方向に並んで配置される）。貫通電極Ｔ２〜Ｔ８についても同様である。半導体チップＣ１〜Ｃ８それぞれの貫通電極Ｔ１〜Ｔ８は、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８が多重スパイラル構造を構成するように、各半導体チップＣ１〜Ｃ８内の多層配線構造によって互いに接続される。
【００６２】
貫通電極Ｔ１〜Ｔ８の近傍には、それぞれ電位供給パスの一部分を構成する貫通電極Ｓ１〜Ｓ１２が配置される。貫通電極Ｓ１，Ｓ２，Ｓ４，Ｓ６，Ｓ９，Ｓ１１には電源電位ＶＳＳが供給され、貫通電極Ｓ３，Ｓ５，Ｓ７，Ｓ８，Ｓ１０，Ｓ１２には電源電位ＶＤＤＱが供給される。ただし、貫通電極Ｓ１〜Ｓ１２に供給する固定電位はこれらに限られず、他の固定電位としても差し支えない。
【００６３】
貫通電極Ｓ１は、貫通電極Ｔ１〜Ｔ８によって構成される長方形の中心に相当する位置に配置される。これにより、貫通電極Ｓ１を含んで構成される電位供給パスは、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８によって構成される多重スパイラル構造の中央部を貫くように配置されることになる。
【００６４】
貫通電極Ｓ２〜Ｓ１２は、貫通電極Ｔ１〜Ｔ８によって構成される長方形の周囲を取り囲むように配置される。より具体的に説明すると、貫通電極Ｓ２〜Ｓ１２は、貫通電極Ｔ１が貫通電極Ｓ１，Ｓ２と隣接してこれらの間に位置し、貫通電極Ｔ２が貫通電極Ｓ１，Ｓ４と隣接してこれらの間に位置し、貫通電極Ｔ３が貫通電極Ｓ１，Ｓ６と隣接してこれらの間に位置し、貫通電極Ｔ７が貫通電極Ｓ１，Ｓ９と隣接してこれらの間に位置し、貫通電極Ｔ８が貫通電極Ｓ１，Ｓ１１と隣接してこれらの間に位置し、さらに、貫通電極Ｓ４〜Ｓ７，Ｓ８〜Ｓ１１がそれぞれこの順かつ等間隔で互いに同一の方向に沿って一直線に並べて配置され、貫通電極Ｓ４，Ｓ３，Ｓ２，Ｓ１２，Ｓ１１がこの順かつ等間隔で貫通電極Ｓ４〜Ｓ７がなす直線と直交する方向に一直線に並べて配置されるように、配置される。データ信号送受信用貫通電極に対しＶＤＤ供給貫通電極、ＶＳＳ供給貫通電極が隣接して配置される構成である。データ信号送受信用入出力回路の電源供給を確保する。
【００６５】
以上のように、半導体装置１０ｂでは、貫通電極Ｔ１〜Ｔ８（データ信号送受信用信号パスＤＱ５−１〜５−８）の近傍に、貫通電極Ｓ１〜Ｓ１２（電位供給パス）を配置している。したがって、このような貫通電極Ｓ１〜Ｓ１２を有しない背景技術に比べて、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８相互間の結合が弱められている。したがって、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８相互間のカップリングノイズが、背景技術に比べて低減されている。また、データ信号送受信用信号パスＤＱ５−１〜及びＤＱ１−５相互間の結合も、電源電位ＶＳＳが供給された貫通電極Ｓ２によって弱められている。したがって、データ信号送受信用信号パスＤＱ５−１及びＤＱ１−５相互間のカップリングノイズも低減されている。つまり、多重スパイラル構造を形成する同一ＤＱグループ内のカップリングノイズも、異なるＤＱグループ間のカップリングノイズも、ともに低減される。
【００６６】
なお、第２の実施の形態では、図１６から理解されるように、貫通電極Ｔ１〜Ｔ８によって構成される長方形の周囲を、電位供給パスを構成する貫通電極が完全に取り囲んでいるわけではない。例えば、図１６に示した貫通電極Ｔ４〜Ｔ６の図面上側の領域には、電位供給パスを構成する貫通電極が存在していない。このような配置によっても、上述したようにデータ信号送受信用信号パスＤＱ２−１〜ＤＱ２−８相互間のカップリングノイズを低減することは可能であるが、貫通電極Ｔ１〜Ｔ８によって構成される長方形の周囲を電源電位が供給される貫通電極によって完全に取り囲むことにより、上記カップリングノイズの低減効果をより高めることが可能になる。
【００６７】
図１７は、そのようにしてカップリングノイズの低減効果を高めた例による貫通電極ＴＳＶの配置を示している。同図に示すように、この例では、貫通電極Ｔ１〜Ｔ８の近傍に、それぞれ電源電位が供給される貫通電極Ｓ１〜Ｓ１７が配置される。貫通電極Ｔ１〜Ｔ８及び貫通電極Ｓ１〜Ｓ１２のそれぞれに供給される電位及びこれらの配置については、図１６に示したものと同様である。貫通電極Ｓ１３，Ｓ１５，Ｓ１７には電源電位ＶＳＳが供給され、貫通電極Ｓ１４，Ｓ１６には電源電位ＶＤＤＱが供給される。そして、貫通電極Ｓ１３〜Ｓ１７は、貫通電極Ｔ４が貫通電極Ｓ１，Ｓ１３と隣接してこれらの間に位置し、貫通電極Ｔ５が貫通電極Ｓ１，Ｓ１５と隣接してこれらの間に位置し、貫通電極Ｔ６が貫通電極Ｓ１，Ｓ１７と隣接してこれらの間に位置し、さらに、貫通電極Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１７がこの順かつ等間隔で貫通電極Ｓ４〜Ｓ７がなす直線と直交する方向に一直線に並べて配置されるように、配置される。
【００６８】
このように貫通電極Ｔ１〜Ｔ８の近傍に貫通電極Ｓ１〜Ｓ１７を配置することで、データ信号送受信用信号パスＤＱ５−１〜ＤＱ５−８相互間のカップリングノイズを、より効果的に低減することが可能になる。
【００６９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７０】
例えば、上記各実施の形態では、バッファダイ１３の上面にフェイスダウンで各半導体チップＣｎを積層したが、フェイスアップで積層することとしてもよい。この場合、最上層の半導体チップＣｎ（図１のように４枚の半導体チップＣ１〜Ｃ４を積層する場合には半導体チップＣ４、図１５のように８枚の半導体チップＣ１〜Ｃ８を積層する場合には半導体チップＣ８）にも、貫通電極ＴＳＶを形成する必要がある。また、相対的に下側に位置する半導体チップＣｎの貫通電極ＴＳＶと相対的に上側に位置する半導体チップＣｎの貫通電極ＴＳＶとは、相対的に下側に位置する半導体チップＣｎ内の多層配線構造によって、相互に接続されることになる。
【００７１】
また、上記各実施の形態では、半導体チップＣｎの積層数が４又は８の場合について説明したが、本発明は、複数枚の半導体チップＣｎが積層される半導体装置に好適に適用可能である。
【符号の説明】
【００７２】
Ｃ１〜Ｃ８      半導体チップ
ＣＡＡ０−ｎ，ＣＡＡ０−ｎ  ＣＭＤ／ＡＤＤ用ＴＳＶ領域
Ｃｈ０，Ｃｈ１  チャネル
ＣＭＤｍ−ｎ    コマンド信号送受信用信号パス
ＤＱ            データ信号
ＤＱｍ−ｎ      データ信号送受信用信号パス
Ｉ１ａ〜Ｉ１ｄ，Ｉ２  絶縁層
ＩＣ            入力回路
ＩＯＡ００−ｎ，ＩＯＡ０１−ｎ，ＩＯＡ１０−ｎ，ＩＯＡ１１−ｎ  ＩＯ用ＴＳＶ領域
ＩＯＣ          入出力回路
ＭＡ００，ＭＡ０１，ＭＡ１０，ＭＡ１１  メモリセルアレイ領域
ＯＣ            出力回路
ＲＤＱＳ−ｎ    リードデータストローブ信号送受信用信号パス
Ｓ１〜Ｓ１７    電位供給用貫通電極
ＳＳ            半導体基板
Ｔ１〜Ｔ８      信号伝達用貫通電極
ＴＳＶ          貫通電極
Ｔｒ            トランジスタ
１０ａ，１０ｂ  半導体装置
１１            インターポーザ
１２            コントローラ
１３            バッファダイ
１４            基板
２０            半田ボール
２１            裏面バンプ
２２            表面バンプ
２３            絶縁膜
２４，２６，２８，３０  ビア導体
２５，２７，２９，３１  配線
４０            不純物拡散層
４１            ゲート絶縁膜
４２            ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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