(57)【要約】【課題】フリップフロップの自動配置配線を可能としつつ、消費電力を低減することが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、プリミティブセルＰＣと、プリミティブセルＰＣに接続される配線Ｈとを備え、プリミティブセルＰＣは、負論理型フリップフロップＦＦと、負論理型フリップフロップＦＦにクロックＣＫｎを入力する１段分のクロックバッファＶ３とを備える。【選択図】図１
2015177222.tif 000002
【特許請求の範囲】
【請求項１】
プリミティブセルと、
前記プリミティブセルに接続される配線とを備え、
前記プリミティブセルは、
負論理型フリップフロップと、
前記負論理型フリップフロップにクロックを入力する１段分のクロックバッファとを備える半導体集積回路。
【請求項２】
前記負論理型フリップフロップは、
データが第１入力端子に入力される第１ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路の出力が第１入力端子に入力される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の出力が入力される第１インバータと、
前記第２ＮＡＮＤ回路の出力が第１入力端子に入力され、前記クロックが第２入力端子に入力され、前記第１ＮＡＮＤ回路の第２入力端子に出力端子が接続された第１ＯＲ回路と、
前記第１インバータの出力が第１入力端子に入力され、前記クロックが第２入力端子に入力され、前記第２ＮＡＮＤ回路の第２入力端子に出力端子が接続された第２ＯＲ回路と、
前記第１ＯＲ回路の出力が第１入力端子に入力され、前記第２ＮＡＮＤ回路の出力が第２入力端子に入力された第３ＮＡＮＤ回路と、
前記第２ＯＲ回路の出力が第１入力端子に入力され、前記第１インバータの出力が第２入力端子に入力された第４ＮＡＮＤ回路と、
前記第３ＮＡＮＤ回路の出力が入力される第２インバータとを備える請求項１に記載の半導体集積回路。
【請求項３】
前記負論理型フリップフロップは、
データが第１入力端子に入力される第１ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路の出力が第１入力端子に入力される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の出力が第１入力端子に入力され、クロックが第２入力端子に入力され、前記第１ＮＡＮＤ回路の第２入力端子に出力端子が接続された第１ＯＲ回路と、
前記第２ＮＡＮＤ回路の出力が入力される第１インバータと、
前記第１インバータの出力が第１入力端子に入力され、前記クロックが第２入力端子に入力され、前記第２ＮＡＮＤ回路の第２入力端子に出力端子が接続された第２ＯＲ回路と、
前記第２ＮＡＮＤ回路の出力が第１入力端子に入力され、前記クロックが第２入力端子に入力される第３ＯＲ回路と、
前記第１インバータの出力が第１入力端子に入力され、前記クロックが第２入力端子に入力される第４ＯＲ回路と、
前記第３ＯＲ回路の出力が第１入力端子に入力される第３ＮＡＮＤ回路と、
前記第４ＯＲ回路の出力が第１入力端子に入力され、前記第３ＮＡＮＤ回路の出力が第２入力端子に入力され、前記第３ＮＡＮＤ回路の第２入力端子に出力端子が接続された第４ＮＡＮＤ回路と、
前記第３ＮＡＮＤ回路の出力が入力される第２インバータとを備える請求項１に記載の半導体集積回路。
【請求項４】
前記負論理型フリップフロップは、テストデータセレクタ付フリップフロップである請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記負論理型フリップフロップは、データクリア端子付フリップフロップである請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項６】
前記負論理型フリップフロップは、データセット端子付フリップフロップである請求項１から３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路では、順序回路を構成するフリップフロップが多数用いられることがある。このため、半導体集積回路の消費電力を低減するには、フリップフロップの消費電力を低減することが有効である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２８９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、フリップフロップの自動配置配線を可能としつつ、消費電力を低減することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、プリミティブセルと、前記プリミティブセルに接続される配線とを備える。前記プリミティブセルは、負論理型フリップフロップと、前記負論理型フリップフロップにクロックを入力する１段分のクロックバッファとを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
【図２】図２は、第２実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
【図３】図３は、図２のフリップフロップの具体例を示す回路図である。
【図４】図４は、第３実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
【図５】図５は、図４のフリップフロップの具体例を示す回路図である。
【図６】図６は、第４実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
【図７】図７は、図６のフリップフロップの具体例を示す回路図である。
【図８】図８は、第５実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
【図９】図９は、図８のフリップフロップの具体例を示す回路図である。
【図１０】図１０は、第６実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
【図１１】図１１は、第７実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
【図１２】図１２は、第８実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
【図１３】図１３は、第９実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
【図１４】図１４は、第１０実施形態に係る半導体集積回路におけるプリミティブセルのレイアウト例を示す平面図である。
【図１５】図１５は、第１１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体集積回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図１において、この半導体集積回路には、クロックツリーストラクチャＣＴＳおよびＮ（Ｎは正の整数）個のプリミティブセルＰＣが設けられている。クロックツリーストラクチャＣＴＳは、配線Ｈを介してＮ個のプリミティブセルＰＣに接続されている。プリミティブセルＰＣは自動配置配線に用いる回路要素である。プリミティブセルＰＣとプリミティブセルＰＣ間を互いに接続する配線のみで集積回路の一部を構成することができる。
【０００９】
クロックツリーストラクチャＣＴＳには、クロックバッファＶ１、Ｖ２が設けられている。なお、クロックツリーストラクチャＣＴＳは、同期信号回路を構成することができる。各プリミティブセルＰＣには、負論理型フリップフロップＦＦおよび１段分のクロックバッファＶ３が設けられている。負論理型フリップフロップＦＦは、クロックＣＫｎの立ち下がりに従ってデータ保持動作を行う。クロックバッファＶ３は負論理型フリップフロップＦＦにクロックＣＫｎを入力する。クロックバッファＶ２はクロックバッファＶ３の前段に接続され、クロックバッファＶ１はクロックバッファＶ２の前段に接続されている。なお、クロックバッファＶ１〜Ｖ３はインバータを用いることができる。
【００１０】
ここで、負論理型フリップフロップＦＦにおいて、クロックＣＫｎで駆動されるトランジスタ容量を３Ｃとし、前段は後段の１／３のファンアウトが最適であるものとすると、クロックバッファＶ３のトランジスタ容量はＣとなる。また、クロックツリーストラクチャＣＴＳは、Ｎ個のプリミティブセルＰＣを駆動するため、クロックバッファＶ２のトランジスタ容量はＮＣ／３、クロックバッファＶ１のトランジスタ容量はＮＣ／９となる。このため、この半導体集積回路の消費電力はＮＣ（４＋１／３＋１／９・・・）＝４．５ＮＣに比例する。
【００１１】
ここで、負論理型フリップフロップＦＦをプリミティブセル化することにより、自動配置配線技術にてロジック回路を構成することが可能となり、半導体集積回路の回路設計を効率化することができる。また、プリミティブセルＰＣにクロックバッファＶ３を設けることにより、自動配置配線による信号鈍りの危険性を回避することが可能となるとともに、同期信号回路にかかる負荷を低減することができ、配置の自由度を向上させることができる。さらに、プリミティブセルＰＣに負論理型フリップフロップＦＦを設けることにより、２段分のクロックバッファＶ３をプリミティブセルＰＣに設ける必要がなくなり、半導体集積回路の消費電力を低減することが可能となる。
【００１２】
（第２実施形態）
図２は、第２実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
図２において、このフリップフロップにはマスタラッチＭＬ５、スレーブラッチＳＬ５およびインバータＭ８が設けられている。マスタラッチＭＬ５は、クロックＣＫｎに基づいてデータＤを取り込むことができる。スレーブラッチＳＬ５は、マスタラッチＭＬ５に取り込まれたデータをクロックＣＫｎに基づいて保持することができる。
【００１３】
ここで、マスタラッチＭＬ５には、ＮＡＮＤ回路Ｍ１、Ｍ２、ＯＲ回路Ｍ１２、Ｍ１１およびインバータＭ３が設けられている。スレーブラッチＳＬ５には、ＯＲ回路Ｍ４、Ｍ５およびＮＡＮＤ回路Ｍ６、Ｍ７が設けられている。ＯＲ回路Ｍ１２の第１入力端子にはＮＡＮＤ回路Ｍ２の出力が入力され、ＯＲ回路Ｍ１２の第２入力端子にはクロックＣＫｎが入力され、ＯＲ回路Ｍ１２の出力端子にはＮＡＮＤ回路Ｍ１の第２入力端子が接続されている。ＯＲ回路Ｍ１１の第１入力端子にはインバータＭ３の出力が入力され、ＯＲ回路Ｍ１１の第２入力端子にはクロックＣＫｎが入力され、ＯＲ回路Ｍ１１の出力端子にはＮＡＮＤ回路Ｍ２の第２入力端子が接続されている。ＮＡＮＤ回路Ｍ１の第１入力端子にはデータＤが入力され、ＮＡＮＤ回路Ｍ１の第２入力端子にはＯＲ回路Ｍ１２の出力が入力される。ＮＡＮＤ回路Ｍ２の第１入力端子にはＮＡＮＤ回路Ｍ１の出力が入力され、ＮＡＮＤ回路Ｍ２の第２入力端子にはＯＲ回路Ｍ１１の出力が入力される。インバータＭ３にはＮＡＮＤ回路Ｍ２の出力が入力される。ＯＲ回路Ｍ４の第１入力端子にはＮＡＮＤ回路Ｍ２の出力が入力され、ＯＲ回路Ｍ４の第２入力端子にはクロックＣＫｎが入力される。ＯＲ回路Ｍ５の第１入力端子にはインバータＭ３の出力が入力され、ＯＲ回路Ｍ５の第２入力端子にはクロックＣＫｎが入力される。ＮＡＮＤ回路Ｍ６の第１入力端子にはＯＲ回路Ｍ４の出力が入力される。ＮＡＮＤ回路Ｍ７の第１入力端子にはＯＲ回路Ｍ５の出力が入力され、ＮＡＮＤ回路Ｍ７の第２入力端子にはＮＡＮＤ回路Ｍ６の出力が入力され、ＮＡＮＤ回路Ｍ７の出力端子にはＮＡＮＤ回路Ｍ６の第２入力端子が接続されている。インバータＭ８にはＮＡＮＤ回路Ｍ６の出力が入力される。
【００１４】
そして、クロックＣＫｎが立ち上がると、ＮＡＮＤ回路Ｍ１を介してデータＤが取り込まれ、データＤを反転させたデータＤ１ｎがＮＡＮＤ回路Ｍ２に出力される。そして、ＮＡＮＤ回路Ｍ２にてデータＤ１ｎが反転されることでデータＱ１ｐが生成され、インバータＭ３にて反転されることでデータＱ１ｎが生成される。そして、データＱ１ｎはＯＲ回路Ｍ１１を介してＮＡＮＤ回路Ｍ２に戻される。
また、データＱ１ｐはＯＲ回路Ｍ４を介してＮＡＮＤ回路Ｍ６に取り込まれる。そして、ＮＡＮＤ回路Ｍ６にてデータＱ１ｐが反転されることでデータＱ２ｎが生成され、インバータＭ８にて反転されることでデータＱが生成される。また、データＱ２ｎはＮＡＮＤ回路Ｍ７にて反転されることでデータＱ２ｐが生成され、ＮＡＮＤ回路Ｍ６に戻される。
【００１５】
次に、クロックＣＫｎが立ち下がると、データＱ１ｐがＯＲ回路Ｍ１２を介してＮＡＮＤ回路Ｍ１に戻されるとともに、データＱ１ｎがＯＲ回路Ｍ５を介してＮＡＮＤ回路Ｍ２に戻され、マスタラッチＭＬ５にデータＤが保持される。また、データＱ１ｐがＯＲ回路Ｍ４を介してＮＡＮＤ回路Ｍ６に入力され、ＮＡＮＤ回路Ｍ６にてデータＱ１ｐが反転されることでデータＱ２ｎが生成され、データＱ２ｎがＮＡＮＤ回路Ｍ７にて反転されることでデータＱ２ｐが生成され、データＱ２ｐがＮＡＮＤ回路Ｍ６に戻されることで、スレーブラッチＳＬ５にデータＤが保持される。
【００１６】
ここで、図２のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、自動配置配線技術にてロジック回路を構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
【００１７】
図３は、図２のフリップフロップの具体例を示す回路図である。
図３において、ＮＡＮＤ回路Ｍ１には、ＰチャンネルトランジスタＰ１、Ｐ２、Ｐ５およびＮチャンネルトランジスタＮ５が設けられている。ＮＡＮＤ回路Ｍ２には、ＰチャンネルトランジスタＰ３、Ｐ４、Ｐ６およびＮチャンネルトランジスタＮ６が設けられている。インバータＭ３には、ＰチャンネルトランジスタＰ７およびＮチャンネルトランジスタＮ７が設けられている。ＯＲ回路Ｍ４にはＮチャンネルトランジスタＮ１、Ｎ２が設けられている。ＯＲ回路Ｍ５には、ＮチャンネルトランジスタＮ３、Ｎ４が設けられている。ＮＡＮＤ回路Ｍ６には、ＰチャンネルトランジスタＰ１´、Ｐ８、Ｐ９およびＮチャンネルトランジスタＮ９が設けられている。ＯＲ回路Ｍ１２には、ＮチャンネルトランジスタＮ２４、Ｎ２５が設けられている。ＯＲ回路Ｍ１１には、ＮチャンネルトランジスタＮ２６、Ｎ２７が設けられている。ＮＡＮＤ回路Ｍ７には、ＰチャンネルトランジスタＰ３´、Ｐ１０、Ｐ１１およびＮチャンネルトランジスタＮ１０が設けられている。
インバータＭ８には、ＰチャンネルトランジスタＰ１２およびＮチャンネルトランジスタＮ１２が設けられている。
【００１８】
ＰチャンネルトランジスタＰ１、Ｐ２は互いに直列接続されている。ＰチャンネルトランジスタＰ３、Ｐ４は互いに直列接続されている。ＰチャンネルトランジスタＰ１´、Ｐ８は互いに直列接続されている。ＰチャンネルトランジスタＰ３´、Ｐ１１は互いに直列接続されている。ＰチャンネルトランジスタＰ５とＮチャンネルトランジスタＮ５は互いに直列接続されている。ＰチャンネルトランジスタＰ６とＮチャンネルトランジスタＮ６は互いに直列接続されている。ＰチャンネルトランジスタＰ７とＮチャンネルトランジスタＮ７は互いに直列接続されている。ＰチャンネルトランジスタＰ９とＮチャンネルトランジスタＮ９は互いに直列接続されている。ＰチャンネルトランジスタＰ１０とＮチャンネルトランジスタＮ１０は互いに直列接続されている。ＰチャンネルトランジスタＰ１２とＮチャンネルトランジスタＮ１２は互いに直列接続されている。ＮチャンネルトランジスタＮ９のドレインには、ＮチャンネルトランジスタＮ１、Ｎ２が並列接続されている。ＮチャンネルトランジスタＮ１０のドレインには、ＮチャンネルトランジスタＮ３、Ｎ４が並列接続されている。ＮチャンネルトランジスタＮ５のドレインには、ＮチャンネルトランジスタＮ２４、Ｎ２５が並列接続されている。ＮチャンネルトランジスタＮ６のドレインには、ＮチャンネルトランジスタＮ２６、Ｎ２７が並列接続されている。ＮチャンネルトランジスタＮ２５、Ｎ２６のゲートにはクロックＣＫｎが入力される。ＮチャンネルトランジスタＮ２４のゲートはＰチャンネルトランジスタＰ２のゲートに接続されている。ＮチャンネルトランジスタＮ２７のゲートはＰチャンネルトランジスタＰ４のゲートに接続されている。
【００１９】
ＰチャンネルトランジスタＰ１、Ｐ１´、Ｐ３、Ｐ３´およびＮチャンネルトランジスタＮ２、Ｎ３のゲートにはクロックＣＫｎが入力される。ＰチャンネルトランジスタＰ５およびＮチャンネルトランジスタＮ５のゲートにはデータＤが入力される。ＰチャンネルトランジスタＰ２、Ｐ５およびＮチャンネルトランジスタＮ５のドレインには、ＰチャンネルトランジスタＰ６およびＮチャンネルトランジスタＮ６のゲートが接続されている。ＰチャンネルトランジスタＰ４、Ｐ６およびＮチャンネルトランジスタＮ６のドレインには、ＰチャンネルトランジスタＰ２、Ｐ７、Ｐ８およびＮチャンネルトランジスタＮ１、Ｎ７のゲートが接続されている。ＰチャンネルトランジスタＰ７およびＮチャンネルトランジスタＮ７のドレインには、ＰチャンネルトランジスタＰ４、Ｐ１１およびＮチャンネルトランジスタＮ４のゲートが接続されている。ＰチャンネルトランジスタＰ８、Ｐ９およびＮチャンネルトランジスタＮ９のドレインには、ＰチャンネルトランジスタＰ１０、Ｐ１２およびＮチャンネルトランジスタＮ１０、Ｎ１２のゲートが接続されている。ＰチャンネルトランジスタＰ１０、Ｐ１１およびＮチャンネルトランジスタＮ１０のドレインには、ＰチャンネルトランジスタＰ９およびＮチャンネルトランジスタＮ９のゲートが接続されている。
【００２０】
（第３実施形態）
図４は、第３実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
図４において、このフリップフロップにはマスタラッチＭＬ６、スレーブラッチＳＬ６およびインバータＭ８が設けられている。マスタラッチＭＬ６は、図２のマスタラッチＭＬ１にセレクタＭ９が追加されるとともに、ＮＡＮＤ回路Ｍ１の代わりにＮＡＮＤ回路Ｍ１´が設けられている。スレーブラッチＳＬ６は図２のスレーブラッチＳＬ１と同様に構成されている。
【００２１】
セレクタＭ９は、テストイネーブル信号ＴＥｐに応じてデータＤまたはテスト信号ＴＩを選択することができる。そして、テストイネーブル信号ＴＥｐがアクティブの場合、データＤの代わりにテスト信号ＴＩがＮＡＮＤ回路Ｍ１´に入力される。テスト信号ＴＩがＮＡＮＤ回路Ｍ１´に入力された時の動作は、図２のフリップフロップと同様である。
【００２２】
ここで、図４のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、テストデータセレクタ付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
【００２３】
図５は、図４のフリップフロップの具体例を示す回路図である。
図５において、セレクタＭ９には、ＰチャンネルトランジスタＰ１３〜Ｐ１６、ＮチャンネルトランジスタＮ１３〜Ｎ１６およびインバータＭ１０が設けられている。ＮＡＮＤ回路Ｍ１´では、図３のＮＡＮＤ回路Ｍ１からＰチャンネルトランジスタＰ５およびＮチャンネルトランジスタＮ５が除去されている。なお、図４のフリップフロップでは、ＰチャンネルトランジスタＰ５およびＮチャンネルトランジスタＮ５のインバータ機能はセレクタＭ９にて実現される。
【００２４】
ＰチャンネルトランジスタＰ１３、Ｐ１４およびＮチャンネルトランジスタＮ１４、Ｎ１３は直列接続されている。ＰチャンネルトランジスタＰ１５、Ｐ１６およびＮチャンネルトランジスタＮ１６、Ｎ１５は直列接続されている。テストイネーブル信号ＴＥｐは、ＰチャンネルトランジスタＰ１４およびＮチャンネルトランジスタＮ１６のゲートに入力されるとともに、インバータＭ１０に入力される。インバータＭ１０の出力は、ＰチャンネルトランジスタＰ１６およびＮチャンネルトランジスタＮ１４のゲートに入力される。データＤは、ＰチャンネルトランジスタＰ１３およびＮチャンネルトランジスタＮ１３のゲートに入力される。テスト信号ＴＩは、ＰチャンネルトランジスタＰ１５およびＮチャンネルトランジスタＮ１５のゲートに入力される。
【００２５】
テストイネーブル信号ＴＥｐがインバータＭ１０に入力されると、テストイネーブル反転信号ＴＥｎが生成される。そして、テストイネーブル信号ＴＥｐが立ち上がると、ＰチャンネルトランジスタＰ１６およびＮチャンネルトランジスタＮ１６がオンするとともに、ＰチャンネルトランジスタＰ１４およびＮチャンネルトランジスタＮ１４がオフする。このため、ＰチャンネルトランジスタＰ１５およびＮチャンネルトランジスタＮ１５からなるインバータが構成され、このインバータにてテスト信号ＴＩが反転されることでデータＤ１ｎが生成される。テストイネーブル信号ＴＥｐが立ち下がると、ＰチャンネルトランジスタＰ１６およびＮチャンネルトランジスタＮ１６がオフするとともに、ＰチャンネルトランジスタＰ１４およびＮチャンネルトランジスタＮ１４がオンする。このため、ＰチャンネルトランジスタＰ１３およびＮチャンネルトランジスタＮ１３からなるインバータが構成され、このインバータにてデータＤが反転されることでデータＤ１ｎが生成される。
【００２６】
（第４実施形態）
図６は、第４実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
図６において、このフリップフロップにはマスタラッチＭＬ７、スレーブラッチＳＬ７およびインバータＭ８が設けられている。マスタラッチＭＬ７は、図２のマスタラッチＭＬ１のＮＡＮＤ回路Ｍ１およびインバータＭ３の代わりにＮＡＮＤ回路Ｍ１´´、Ｍ３´が設けられている。スレーブラッチＳＬ７は、図２のスレーブラッチＳＬ１のＮＡＮＤ回路Ｍ６の代わりにＮＡＮＤ回路Ｍ６´が設けられている。
【００２７】
ＮＡＮＤ回路Ｍ１´´には、ＮＡＮＤ回路Ｍ１の入力に加えてデータクリア信号ＣＤｎが入力される。ＮＡＮＤ回路Ｍ３´には、インバータＭ３の入力に加えてデータクリア信号ＣＤｎが入力される。ＮＡＮＤ回路Ｍ６´には、ＮＡＮＤ回路Ｍ６の入力に加えてデータクリア信号ＣＤｎが入力される。
そして、データクリア信号ＣＤｎがロウになると、ＮＡＮＤ回路Ｍ１´´、Ｍ３´、Ｍ６´からそれぞれ出力されるデータＤ１ｎ、Ｑ１ｎ、Ｑ２ｎがハイ、ＮＡＮＤ回路Ｍ２、Ｍ７からそれぞれ出力されるデータＱ１ｐ、Ｑ２ｐがロウになる。このため、インバータＭ８から出力されるデータＱがロウになり、フリップフロップのデータがクリアされる。
【００２８】
ここで、図６のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、データクリア端子付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
【００２９】
図７は、図６のフリップフロップの具体例を示す回路図である。
図７において、ＮＡＮＤ回路Ｍ１´´には、ＰチャンネルトランジスタＰ１７およびＮチャンネルトランジスタＮ１７がＮＡＮＤ回路Ｍ１に追加されている。ＮＡＮＤ回路Ｍ３´には、ＰチャンネルトランジスタＰ１８およびＮチャンネルトランジスタＮ１８がインバータＭ３に追加されている。ＮＡＮＤ回路Ｍ６´には、ＰチャンネルトランジスタＰ１９およびＮチャンネルトランジスタＮ１９がＮＡＮＤ回路Ｍ６に追加されている。
【００３０】
ＮチャンネルトランジスタＮ１７は、ＰチャンネルトランジスタＰ２、Ｐ５のドレインと、ＮチャンネルトランジスタＮ５のドレインとの間に接続されている。ＰチャンネルトランジスタＰ１７のドレインは、ＰチャンネルトランジスタＰ２、Ｐ５のドレインに接続されている。ＮチャンネルトランジスタＮ１８は、ＰチャンネルトランジスタＰ７のドレインと、ＮチャンネルトランジスタＮ７のドレインとの間に接続されている。ＰチャンネルトランジスタＰ１８のドレインは、ＰチャンネルトランジスタＰ７のドレインに接続されている。ＮチャンネルトランジスタＮ１９は、ＰチャンネルトランジスタＰ８、Ｐ９のドレインと、ＮチャンネルトランジスタＮ９のドレインとの間に接続されている。ＰチャンネルトランジスタＰ１９のドレインは、ＰチャンネルトランジスタＰ８、Ｐ９のドレインに接続されている。データクリア信号ＣＤｎは、ＰチャンネルトランジスタＰ１７〜Ｐ１９およびＮチャンネルトランジスタＮ１７〜Ｎ１９のゲートに入力される。
そして、データクリア信号ＣＤｎがロウになると、ＮチャンネルトランジスタＮ１７〜Ｎ１９がオフ、ＰチャンネルトランジスタＰ１７〜Ｐ１９がオンする。このため、データＤ１ｎ、Ｑ１ｎ、Ｑ２ｎがハイ、データＱ１ｐ、Ｑ２ｐ、Ｑがロウになり、フリップフロップのデータがクリアされる。
【００３１】
（第５実施形態）
図８は、第５実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示すブロック図である。
図８において、このフリップフロップにはマスタラッチＭＬ８、スレーブラッチＳＬ８およびインバータＭ８が設けられている。マスタラッチＭＬ８は、図２のマスタラッチＭＬ１のＮＡＮＤ回路Ｍ２の代わりにＮＡＮＤ回路Ｍ２´が設けられている。スレーブラッチＳＬ８は、図２のスレーブラッチＳＬ１のＮＡＮＤ回路Ｍ７の代わりにＮＡＮＤ回路Ｍ７´が設けられている。
【００３２】
ＮＡＮＤ回路Ｍ２´には、ＮＡＮＤ回路Ｍ２の入力に加えてデータセット信号ＳＤｎが入力される。ＮＡＮＤ回路Ｍ７´には、ＮＡＮＤ回路Ｍ７の入力に加えてデータセット信号ＳＤｎが入力される。
そして、データセット信号ＳＤｎがロウになると、ＮＡＮＤ回路Ｍ１、Ｍ３、Ｍ６からそれぞれ出力されるデータＤ１ｎ、Ｑ１ｎ、Ｑ２ｎがロウ、ＮＡＮＤ回路Ｍ２´、Ｍ７´からそれぞれ出力されるデータＱ１ｐ、Ｑ２ｐがハイになる。このため、インバータＭ８から出力されるデータＱがハイになり、フリップフロップのデータがセットされる。
【００３３】
ここで、図８のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、データセット端子付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
【００３４】
図９は、図８のフリップフロップの具体例を示す回路図である。
図９において、ＮＡＮＤ回路Ｍ２´には、ＰチャンネルトランジスタＰ２０およびＮチャンネルトランジスタＮ２２がＮＡＮＤ回路Ｍ２に追加されている。ＮＡＮＤ回路Ｍ７´には、ＰチャンネルトランジスタＰ２１およびＮチャンネルトランジスタＮ２３がＮＡＮＤ回路Ｍ７に追加されている。
【００３５】
ＮチャンネルトランジスタＮ２２は、ＰチャンネルトランジスタＰ４、Ｐ６のドレインと、ＮチャンネルトランジスタＮ６のドレインとの間に接続されている。ＰチャンネルトランジスタＰ２０のドレインは、ＰチャンネルトランジスタＰ４、Ｐ６のドレインに接続されている。ＮチャンネルトランジスタＮ２３は、ＰチャンネルトランジスタＰ１０、Ｐ１１のドレインと、ＮチャンネルトランジスタＮ１０のドレインとの間に接続されている。ＰチャンネルトランジスタＰ２１のドレインは、ＰチャンネルトランジスタＰ１０、Ｐ１１のドレインに接続されている。データセット信号ＳＤｎは、ＰチャンネルトランジスタＰ２０、Ｐ２１およびＮチャンネルトランジスタＮ２２、Ｎ２３のゲートに入力される。
そして、データセット信号ＳＤｎがロウになると、ＮチャンネルトランジスタＮ２２、Ｎ２３がオフ、ＰチャンネルトランジスタＰ２０、Ｐ２１がオンする。このため、データＤ１ｎ、Ｑ１ｎ、Ｑ２ｎがロウ、データＱ１ｐ、Ｑ２ｐ、Ｑがハイになり、フリップフロップのデータがセットされる。
【００３６】
（第６実施形態）
図１０は、第６実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
図１０において、このフリップフロップにはマスタラッチＭＬ１、スレーブラッチＳＬ１およびインバータＭ８が設けられている。マスタラッチＭＬ１は、図３のマスタラッチＭＬ５からＯＲ回路Ｍ１２、Ｍ１１が除去されている。スレーブラッチＳＬ１は図３のスレーブラッチＳＬ５と同様に構成されている。ＮチャンネルトランジスタＮ５のドレインには、ＮチャンネルトランジスタＮ１、Ｎ２が並列接続されている。ＮチャンネルトランジスタＮ６のドレインには、ＮチャンネルトランジスタＮ３、Ｎ４が並列接続されている。このフリップフロップの動作は、図３のフリップフロップの動作と同様である。
ここで、マスタラッチＭＬ１とスレーブラッチＳＬ１とでＯＲ回路Ｍ４、Ｍ５を共有することにより、フリップフロップの回路規模を低減することが可能となるとともに、消費電力を低減することができる。
【００３７】
（第７実施形態）
図１１は、第７実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
図１１において、このフリップフロップにはマスタラッチＭＬ２、スレーブラッチＳＬ２およびインバータＭ８が設けられている。マスタラッチＭＬ２は、図１０のマスタラッチＭＬ１にセレクタＭ９が追加されるとともに、ＮＡＮＤ回路Ｍ１の代わりにＮＡＮＤ回路Ｍ１´が設けられている。スレーブラッチＳＬ２は図１０のスレーブラッチＳＬ１と同様に構成されている。このフリップフロップの動作は、図５のフリップフロップの動作と同様である。
【００３８】
ここで、図１１のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、テストデータセレクタ付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
また、マスタラッチＭＬ２とスレーブラッチＳＬ２とでＯＲ回路Ｍ４、Ｍ５を共有することにより、フリップフロップの回路規模を低減することが可能となるとともに、消費電力を低減することができる。
【００３９】
（第８実施形態）
図１２は、第８実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
図１２において、このフリップフロップにはマスタラッチＭＬ３、スレーブラッチＳＬ３およびインバータＭ８が設けられている。マスタラッチＭＬ３は、図１０のマスタラッチＭＬ１のＮＡＮＤ回路Ｍ１およびインバータＭ３の代わりにＮＡＮＤ回路Ｍ１´´、Ｍ３´が設けられている。スレーブラッチＳＬ３は、図１０のスレーブラッチＳＬ１のＮＡＮＤ回路Ｍ６の代わりにＮＡＮＤ回路Ｍ６´が設けられている。このフリップフロップの動作は、図７のフリップフロップの動作と同様である。
【００４０】
ここで、図１２のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、データクリア端子付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
また、マスタラッチＭＬ３とスレーブラッチＳＬ３とでＯＲ回路Ｍ４、Ｍ５を共有することにより、フリップフロップの回路規模を低減することが可能となるとともに、消費電力を低減することができる。
【００４１】
（第９実施形態）
図１３は、第９実施形態に係る半導体集積回路に適用されるフリップフロップの構成を示す回路図である。
図１３において、このフリップフロップにはマスタラッチＭＬ４、スレーブラッチＳＬ４およびインバータＭ８が設けられている。マスタラッチＭＬ４は、図１０のマスタラッチＭＬ１のＮＡＮＤ回路Ｍ２の代わりにＮＡＮＤ回路Ｍ２´が設けられている。スレーブラッチＳＬ４は、図１０のスレーブラッチＳＬ１のＮＡＮＤ回路Ｍ７の代わりにＮＡＮＤ回路Ｍ７´が設けられている。このフリップフロップの動作は、図９のフリップフロップの動作と同様である。
【００４２】
ここで、図１３のフリップフロップを図１の負論理型フリップフロップＦＦとしてプリミティブセル化することにより、データセット端子付フリップフロップが搭載されたロジック回路を自動配置配線技術にて構成することが可能となり、半導体集積回路の回路設計を効率化することができる。
また、マスタラッチＭＬ４とスレーブラッチＳＬ４とでＯＲ回路Ｍ４、Ｍ５を共有することにより、フリップフロップの回路規模を低減することが可能となるとともに、消費電力を低減することができる。
【００４３】
（第１０実施形態）
図１４は、第１０実施形態に係る半導体集積回路におけるプリミティブセルのレイアウト例を示す平面図である。
図１４において、半導体チップＳＣには集積回路ＩＣが形成されている。集積回路ＩＣにはロジック回路ＬＧ１〜ＬＧ３が設けられている。ロジック回路ＬＧ３には、プリミティブセルＰＣが自動配置配線されている。ここで、負論理型フリップフロップＦＦおよび２１分のクロックバッファＶ３をプリミティブセルＰＣに設けることにより、集積回路ＩＣの低消費電力化を図りつつ、自動配置配線による信号鈍りの危険性を回避することが可能となる。
【００４４】
（第１１実施形態）
図１５は、第１１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図１５において、この半導体集積回路には、クロックツリーストラクチャＣＴＳおよびＮ／Ｍ（Ｎ／Ｍは正の整数）個のプリミティブセルＰＣ´が設けられている。クロックツリーストラクチャＣＴＳは、配線Ｈを介してＮ個のプリミティブセルＰＣ´に接続されている。
【００４５】
各プリミティブセルＰＣ´には、Ｍ（Ｍは正の整数）個の負論理型フリップフロップＦＦおよび１段分のクロックバッファＶ３´が設けられている。クロックバッファＶ３´はＭ個の負論理型フリップフロップＦＦにクロックＣＫｎを入力する。クロックバッファＶ２はクロックバッファＶ３´の前段に接続され、クロックバッファＶ１はクロックバッファＶ２の前段に接続されている。なお、クロックバッファＶ３´はインバータを用いることができる。
【００４６】
ここで、負論理型フリップフロップＦＦにおいて、クロックＣＫｎで駆動されるトランジスタ容量を３Ｃとし、前段は後段の１／３のファンアウトが最適であるものとすると、クロックバッファＶ３´のトランジスタ容量はＭＣとなる。また、クロックツリーストラクチャＣＴＳは、Ｎ／Ｍ個のプリミティブセルＰＣを駆動するため、クロックバッファＶ２のトランジスタ容量はＮＣ／３、クロックバッファＶ１のトランジスタ容量はＮＣ／９となる。このため、この半導体集積回路の消費電力はＮＣ（４＋１／３＋１／９・・・）＝４．５ＮＣに比例する。
【００４７】
ここで、Ｍ個の負論理型フリップフロップＦＦをプリミティブセル化することにより、自動配置配線技術にてロジック回路を構成することが可能となり、半導体集積回路の回路設計を効率化することができる。また、プリミティブセルＰＣ´にクロックバッファＶ３´を設けることにより、自動配置配線による信号鈍りの危険性を回避することが可能となるとともに、同期信号回路にかかる負荷を低減することができ、配置の自由度を向上させることができる。さらに、プリミティブセルＰＣ´にＭ個の負論理型フリップフロップＦＦを設けることにより、２段分のクロックバッファＶ３´をプリミティブセルＰＣ´に設ける必要がなくなり、半導体集積回路の消費電力を低減することが可能となる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
ＰＣ  プリミティブセル、ＣＴＳ  クロックツリーストラクチャ、ＦＦ  フリップフロップ、Ｖ１〜Ｖ３  クロックバッファ、Ｈ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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