(57)【要約】      （修正有）【課題】半導体装置における上部配線（ビット線）と半導体基板との接続抵抗を低減する。【解決手段】第１領域１０４においては、半導体基板１０２とビットコンタクト１２０が接続され、ビットコンタクト１２０の側面は第１絶縁層１３６により囲まれる。第２領域１０６においては、半導体基板１０２の上にゲート絶縁膜１５８が形成され、その上にゲート電極１４８が形成される。ゲート電極の上には金属シリサイド層が形成される。また、ビットコンタクト１２０と第１絶縁層１３６の上にも金属シリサイド層１４２が形成される。金属シリサイド層１４２の上に金属配線層等の配線層が形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１領域において、半導体基板と接続されるコンタクトプラグと、
前記コンタクトプラグの側面を囲む絶縁層と、
第２領域において、前記半導体基板の上面を覆うゲート絶縁膜と、
前記ゲート絶縁膜と接続されるゲート電極と、
前記コンタクトプラグおよび前記絶縁層の上表面に形成され、かつ、前記ゲート電極の上表面にも形成される金属シリサイド層と、
前記金属シリサイド層に積層される配線層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記金属シリサイド層は、チタン、コバルト、ニッケルおよび白金のうちの一以上を含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層は、タングステンを含有する金属層と、前記金属シリサイド層と接触するバリアメタル層を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記バリアメタル層は、窒化チタンを含有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記コンタクトプラグは不純物を含むシリコンから成ることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記コンタクトプラグは、前記半導体基板と接続され前記絶縁層の側面を覆う別の金属シリサイド層と、前記別の金属シリサイド層と接する別のバリアメタル層と、前記別のバリアメタル層を覆い前記コンタクトプラグの中心部分を構成する別の金属層を含むことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記別の金属シリサイド層と前記絶縁層の間にシリコン層が設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の領域において前記半導体基板に形成される溝と、
前記溝の一部を埋設するワード線と、を更に備え、
前記絶縁層は、前記溝において前記ワード線の直上に積層されるとともに前記半導体基板の上表面よりも突出することを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第１の領域において前記半導体基板上の素子分離領域と、
前記素子分離領域に囲まれた活性領域と、を更に備え、
互いに平行に配置された２つの前記溝が前記活性領域を横断し、前記２つの溝は前記活性領域から前記素子分離領域に渡って連続して延在することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ワード線は前記活性領域から前記素子分離領域に渡って連続して延在することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記素子分離領域を覆うフィールド絶縁層と、
前記溝の内面を覆い、前記活性領域から前記素子分離領域に渡って連続して延在するセルゲート絶縁膜を更に備え、
前記活性領域において前記ワード線が前記セルゲート絶縁膜を介して前記半導体基板と対向し、前記素子分離領域において前記ワード線が前記セルゲート絶縁膜を介して前記フィールド絶縁層と対向することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板上に形成される金属シリサイド層と、
前記半導体基板上に形成されるゲート絶縁膜と、を備え、
前記金属シリサイド層は、
第１の導電体を介して前記半導体基板に接続される第１の部分と、
前記第１の導電体の側面を囲む絶縁層と接続される第２の部分と、
第２の導体および前記ゲート絶縁膜を介して前記半導体基板と接続される第３の部分と、を含むことを特徴とする半導体装置。
【請求項１３】
前記金属シリサイド層上に形成される配線層を更に備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記配線層は、窒化チタン層および前記窒化チタン層上に積層されるタングステン層を含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の部分および前記第２の部分は連続して延在することを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１の導電体はシリコンを主成分とするコンタクトプラグであって、前記第２の導電体はシリコンを主成分とするゲート電極である、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記第１の導電体は、前記半導体基板と接続され前記絶縁層の側面を覆う別の金属シリサイド層と、前記別の金属シリサイド層と接するバリアメタル層と、前記バリアメタル層を覆い前記コンタクトプラグの中心部分を構成する金属層を含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板と底部で接続される有底円筒形の第１金属シリサイドと、
前記第１金属シリサイドの側面を囲む絶縁層と、
前記第１金属シリサイドの内面を覆って前記円筒を埋設する金属層と、
前記絶縁層上、前記第１金属シリサイド層上及び前記金属層上に渡って延在する第２金属シリサイド層と、
を備える半導体装置。
【請求項１９】
前記第１金属シリサイド層と前記絶縁層の間にシリコン層が設けられていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
第１の領域において、半導体基板上に第１の絶縁層を形成するステップと、
第２の領域において、前記半導体基板に第２の絶縁層を形成するステップと、
前記第２の絶縁層の上に第２の導電体を形成するステップと、
前記第１の絶縁層に開口を形成し前記半導体基板を露出させるステップと、
前記開口を第１の導電体により埋設するステップと、
前記第１の絶縁層、前記第１の導電体、前記第２の導電体を覆うシリコン層を形成するステップと、
前記シリコン層を覆う金属層を形成するステップと、
前記シリコン層と前記金属層を熱処理により反応させて金属シリサイド層に転換するステップと、
を備えることを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１の導電体及び前記第２の導電体のそれぞれはシリコンが主成分であって、
前記金属層は、前記熱処理の間に、前記第１の導電体及び前記第２の導電体の各々の少なくとも一部と反応することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記シリサイド層上に、配線層と絶縁材料から成るハードマスク層とを、この順序で積層するステップを更に備えることを特徴とする請求項２０または２１に記載の半導体装置の製造方法。
【請求項２３】
前記ハードマスクをマスクとして、前記第１の領域においては前記配線層及び前記金属シリサイド層を選択的に除去すると共に、前記第２の領域においては前記配線層、前記金属シリサイド層及び前記第２の導電体を選択的に除去するステップを更に備えることを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造、特に、フルメタル構造のビット線を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）においては、高集積化にともなってメモリセルの縮小が要求され、メモリセルの縮小にともなってビット線の縮小が必要となる。ポリメタル構造のビット線の場合、シリコン層の分だけビット線が厚くなるため、シリコン層を有さないフルメタル構造のビット線が求められる（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０７−０５８０５８号公報
【特許文献２】特開２０１２−０９９７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フルメタル構造のビット線の場合、半導体基板に形成されるソース／ドレイン領域とビット線を接続するコンタクトプラグ（ビットコンタクト）とビット線との接続面積は、ビット線の幅によって決まる。たとえば、ビット線が金属層（Ｗ）とバリアメタル（ＴｉＮ）との積層構造であって、コンタクトプラグがシリコンからなる場合、バリアメタル（ＴｉＮ）とシリコンとの接触抵抗を低減するために、その界面に金属シリサイド層を形成する。ビット線の細線化にともなってＴｉＮと金属シリサイドとの接続面積が減少することによってビットコンタクトの抵抗値が大きくなりやすい。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、第１領域において、半導体基板と接続されるコンタクトプラグと、コンタクトプラグの側面を囲む絶縁層と、第２領域において、半導体基板の上面を覆うゲート絶縁膜と、ゲート絶縁膜と接続されるゲート電極と、コンタクトプラグおよび絶縁層の上表面に形成され、かつ、ゲート電極の上表面にも形成される金属シリサイド層と、金属シリサイド層に積層される配線層と、を備える。
【０００６】
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成される金属シリサイド層と、半導体基板上に形成されるゲート絶縁膜と、を備える。金属シリサイド層は、第１の導電体を介して半導体基板に接続される第１の部分と、第１の導電体の側面を囲む絶縁層と接続される第２の部分と、第２の導体およびゲート絶縁膜を介して半導体基板と接続される第３の部分と、を含む。
【０００７】
本発明に係る半導体装置の製造方法は、第１の領域において、半導体基板上に第１の絶縁層を形成するステップと、第２の領域において、半導体基板に第２の絶縁層を形成するステップと、第２の絶縁層の上に第２の導電体を形成するステップと、第１の絶縁層に開口を形成し半導体基板を露出させるステップと、開口を第１の導電体により埋設するステップと、第１の絶縁層、第１の導電体、第２の導電体を覆うシリコン層を形成するステップと、シリコン層を覆う金属層を形成するステップと、シリコン層と金属層を熱処理により反応させて金属シリサイド層に転換するステップと、を備える。
【発明の効果】
【０００８】
本発明によれば、半導体装置における上部配線（ビット線）と半導体基板との接続抵抗を低減できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態における半導体装置の断面図である。
【図２】半導体装置の第１領域における構成を示す平面図である。
【図３】図２のＡ−Ａ'線における拡大断面図である。
【図４】図２のＢ−Ｂ'線における拡大断面図である。
【図５】半導体装置の製造工程を示す断面図（第１工程）である。
【図６】半導体装置の製造工程を示す断面図（第２工程）である。
【図７】半導体装置の製造工程を示す断面図（第３工程）である。
【図８】半導体装置の製造工程を示す断面図（第４工程）である。
【図９】半導体装置の製造工程を示す断面図（第５工程）である。
【図１０】半導体装置の製造工程を示す断面図（第６工程）である。
【図１１】半導体装置の製造工程を示す断面図（第７工程）である。
【図１２】半導体装置の製造工程を示す断面図（第８工程）である。
【図１３】半導体装置の製造工程を示す断面図（第９工程）である。
【図１４】半導体装置の製造工程を示す断面図（第１０工程）である。
【図１５】半導体装置の製造工程を示す断面図（第１１工程）である。
【図１６】半導体装置の製造工程を示す断面図（第１２工程）である。
【図１７】半導体装置の製造工程を示す断面図（第１３工程）である。
【図１８】半導体装置の製造工程を示す断面図（第１４工程）である。
【図１９】半導体装置の製造工程を示す断面図（第１５工程）である。
【図２０】半導体装置の製造工程を示す断面図（第１６工程）である。
【図２１】半導体装置の製造工程を示す断面図（第１７工程）である。
【図２２】半導体装置の製造工程を示す断面図（第１８工程）である。
【図２３】本発明の第２の実施形態における半導体装置の構造を示す拡大断面図であり、図２のＡ−Ａ'線に沿った断面に相当する。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施形態における半導体装置１００の断面図である。図２は、半導体装置１００の第１領域１０４における構成を示す平面図である。図３は、図２のＡ−Ａ'線における拡大断面図である。図４は、図２のＢ−Ｂ'線における拡大断面図である。本実施形態における半導体装置１００はＤＲＡＭのメモリセルアレイであるが、本発明はＤＲＡＭへの適用に限定されるものではない。
【００１２】
半導体装置１００は、Ｐ型シリコンの半導体基板１０２に形成される。第１領域１０４にはトレンチ・トランジスタＴｒ１が形成され、第２領域１０６にはプレーナ・トランジスタＴｒ２が形成される。半導体基板１０２の第１領域１０４は、複数のトレンチ１１２と、２つのトレンチ１１２の間に形成される第１拡散層１０８（ｎ型拡散層）および２つのトレンチ１１２の両側に形成される第２拡散層１１０（ｎ型拡散層）を含む。第１拡散層１０８および第２拡散層１１０はソース／ドレイン領域となる。トレンチ１１２の内表面はゲート絶縁膜１１４（ＳｉＯ）およびバリアメタル１１６（ＴｉＮ）で覆われ、その内部にワード線１１８（Ｗ）が形成される。
【００１３】
第１拡散層１０８の上部にはビットコンタクト１２０が形成され、第２拡散層１１０の上部にはストレージコンタクト１２２（コンタクトプラグ）が形成される。ビットコンタクト１２０にはビット線１２４が接続される。また、ビットコンタクト１２０は、第１拡散層１０８と直接接続される。ビット線１２４は図２に示すように、蛇行することにより複数のビットコンタクト１２０と連続的に接続される。ビット線１２４の上部にはエッチング時にハードマスクとして機能する窒化膜１４０（ＳｉＮ）が積層される。ストレージコンタクト１２２の上方にはストレージ素子１２６（シリンダキャパシタ）が接続される。ストレージ素子１２６は、プラグ１３２を介して上部配線１３４と接続される。
【００１４】
活性領域１２８はその周囲を素子分離領域１３０に囲まれた細長い島状の領域として形成される（図２参照）。素子分離領域１３０は半導体基板上の素子分離溝をフィールド絶縁層（ＳｉＯ２）で埋設して形成される。ストレージコンタクト１２２およびストレージ素子１２６は、活性領域１２８の両端部に形成される。ストレージコンタクト１２２は、第２拡散層１１０と重なる領域のみならずそれよりも内側（ワード線１１８側）にはみ出した形状を有する。すなわち、ワード線１１８と平面視にて重なる部分を有している。
【００１５】
半導体基板１０２の表面には第２絶縁層１３８（ＳｉＯ２）が形成され、ワード線１１８の上部および第２絶縁層１３８を覆うように第１絶縁層１３６が形成される（図４参照）。第１絶縁層１３６は、ビットコンタクト１２０の側面を囲む。
【００１６】
ビット線１２４は、金属シリサイド層１４２、バリアメタル層１４４、金属配線層１４６を含む。本実施形態における金属シリサイド層１４２は、チタンシリサイド（ＴｉＳｉ２）により形成されるが、チタン（Ｔｉ）の代わりに、あるいは、チタンに加えて、コバルト、ニッケル、白金などを含有してもよい。バリアメタル層１４４は、窒化チタン（ＴｉＮ）により形成され、金属配線層１４６はタングステン（Ｗ）により形成される。
【００１７】
第２領域１０６においては、ビット線１２４は、半導体基板１０２、第２絶縁層１３８およびアモルファスシリコン層１４８（ゲート電極）の上に形成される。また、半導体基板１０２には第３拡散層１５０（ソース／ドレイン領域）が形成される。第３拡散層１５０は、ストレージコンタクト１２２と同じ構造のコンタクトプラグ１５２を介して上部の配線層１５４と接続される。
【００１８】
図３，図４に示すように、本実施形態におけるビット線１２４の下層には金属シリサイド層１４２が形成されている。金属シリサイド層１４２は、ビットコンタクト１２０だけではなく、ビットコンタクト１２０の周囲に形成される第１絶縁層１３６とも接触する。このように、ビットコンタクト１２０は、ビットコンタクト１２０自身よりも面積の大きな金属シリサイド層１４２と接続されている。半導体基板１０２においては、金属シリサイド層１４２は、ビットコンタクト１２０（第１の導電体）と接続される部分（第１の部分）だけでなく、第１絶縁層１３６と接触する部分（第２の部分）を有する（図３参照）。このため、ビット線１２４を構成するバリアメタル１１６とビットコンタクト１２０上の金属シリサイド層１４２との接続面積を充分に確保できるため、両者の接続抵抗を小さくできる。
【００１９】
第２領域１０６に形成されるプレーナ・トランジスタＴｒ２においては、ゲート電極となるアモルファスシリコン層１４８は、ゲート絶縁膜１５８を介して半導体基板１０２と接触する。プレーナ・トランジスタＴｒ２においては、金属シリサイド層１４２はアモルファスシリコン層１４８（第２の導電体）とゲート絶縁膜１５８を介して半導体基板１０２と接続される（第３の部分）。
【００２０】
次に、本実施形態における半導体装置１００の製造方法について説明する。
【００２１】
まず、公知のように、半導体基板１０２の全面には、ＣＶＤにより第２絶縁層１３８（第１の絶縁層）が形成される。その上で、半導体基板１０２に素子分離溝（トレンチ）を形成し、トレンチに酸化シリコン（ＳｉＯ２）を埋設することにより素子分離領域１３０を形成する（図５）。更に、高エネルギーのリンを注入することによりｎウェル１５６（拡散領域）を形成する。
【００２２】
次に、ワード線１１８を形成するために、まず、エッチングによりトレンチ１１２を形成する（図６）。熱酸化により、トレンチ１１２の内側面にゲート絶縁膜１１４を形成し、更に、バリアメタル１１６（ＴｉＮ）を形成したあと、トレンチ１１２にワード線１１８（Ｗ）を埋設する（図７）。ワード線１１８の上表面が、半導体基板１０２の上表面より低くなるようにワード線１１８をエッチバックする。
【００２３】
次に、トレンチ１１２の上部を、第１絶縁層１３６の成膜により埋設する（図８）。第１絶縁層１３６は、単層のシリコン窒化膜として形成されてもよいし、ＬＰＣＶＤによるシリコン窒化膜とＡＬＤ（Atomic Layer Deposition）によるシリコン窒化膜の積層膜として形成してもよい。また、第２領域１０６からは第２絶縁層１３８をウェットエッチング等により除去する。これにより、第２領域１０６においては半導体基板１０２の表面が露出する。
【００２４】
次に、ゲート絶縁膜１５８を熱酸化により形成する（図９）。その後、半導体基板１０２の全面にアモルファスシリコン層１４８（第２の導電体）をＣＶＤにより成膜する。
【００２５】
続いて、第２領域１０６のトランジスタ形成領域をレジスト１６０で保護して、リンを低エネルギーにて、アモルファスシリコン層１４８のｎチャネル領域に注入する（図１０）。更に、第２領域１０６のトランジスタ形成領域以外をレジスト１６０で保護して、ボロンをｐチャネル領域に注入する（図１１）。
【００２６】
次に、アモルファスシリコン層１４８の上に、キャップ絶縁膜１６２（ＳｉＯ２）をプラズマＣＶＤにより成膜する（図１２）。第２領域１０６をレジスト１６０により保護し、第１領域１０４のアモルファスシリコン層１４８、キャップ絶縁膜１６２をエッチングにより除去する（図１３）。
【００２７】
続いて、ビット線コンタクトマスクによるドライエッチングにより、第１絶縁層１３６をエッチングし、ビットコンタクト１２０のための開口を作る（図１４）。続いて、半導体基板１０２の全面にＣＶＤによりシリコン膜（ビットコンタクト１２０：第１の導電体）を成膜する（図１５）。このシリコン膜にはリンがドープされる。
【００２８】
このシリコン膜（ビットコンタクト１２０）を第１絶縁層１３６が露出するまでエッチバックする。このとき、キャップ絶縁膜１６２も除去される（図１６）。こうして、第１領域１０４のトレンチ型のトランジスタにおいて、ビットコンタクト１２０が形成される。
【００２９】
次に、ビット線１２４を形成する。まず、半導体基板１０２の上に薄くアモルファスシリコン膜１６４を形成する。アモルファスシリコン膜１６４の厚みは３ｎｍ程度の薄さが好ましい（図１７）。更に、ＰＶＤ法により２ｎｍ程度の厚みにてチタン膜１６６を形成し、続いてバリアメタル層１４４（ＴｉＮ）、金属配線層１４６（Ｗ）をＰＶＤ法により形成する（図１８）。
【００３０】
このあと、８５０度程度の急速熱アニール（ＲＴＡ：Rapid Thermal Annealing）を行うと、アモルファスシリコン膜１６４とチタン膜１６６が反応し、金属シリサイド層１４２（ＴｉＳｉ２）が生成される（図１９）。こうして、金属シリサイド層１４２、バリアメタル層１４４および金属配線層１４６が積層されたビット線１２４が形成される。ビット線１２４の上には窒化膜１４０が成膜される。このように、トレンチ・トランジスタＴｒ１およびプレーナ・トランジスタＴｒ２の双方の金属シリサイド層１４２を同一プロセスにて作ることができる。
【００３１】
次に、ハードマスクを用いたドライエッチングにより、第１領域１０４のビット線１２４、第２領域１０６のゲート電極を生成する（図２０）。ここで、第１領域１０４では、窒化膜１４０（ＳｉＮ）、金属配線層１４６（Ｗ）、バリアメタル層１４４（ＴｉＮ）、金属シリサイド層１４２（ＴｉＳｉ２）が積層され、第２領域１０６では、窒化膜１４０（ＳｉＮ）、金属配線層１４６（Ｗ）、バリアメタル層１４４（ＴｉＮ）、アモルファスシリコン層１４８（ポリシリコン）が積層される。
【００３２】
以後のプロセスは、公知技術の応用であるため簡単に説明する。まず、半導体基板１０２の全面にシリコン窒化膜１６８をＣＶＤ法により形成する（図２１）。シリコン窒化膜１６８のエッチバックを行い、これをゲート電極のサイドウォールとして残す。第３拡散層１５０の上にあるゲート絶縁膜１５８を除去したあと、第３拡散層１５０にイオン注入を行う。更に、シリコン窒化膜１７０をＣＶＤ法により形成し、同じくエッチバックによりサイドウォール化する。
【００３３】
あとは、各ゲート電極を層間絶縁膜１７２に埋設し、ストレージコンタクト１２２やコンタクトプラグ１５２を形成する（図２２）。第３拡散層１５０は、コンタクトプラグ１５２を介して上層の配線層１５４と接続される。その後、図１に示したように更に上層にストレージ素子１２６、プラグ１３２、上部配線１３４等を順次形成することにより、半導体装置１００の全体構造が形成される。
【００３４】
図２３は、本発明の第２の実施形態における半導体装置の構造を示す拡大断面図であり、図２のＡ−Ａ'線に沿った断面に相当する。
【００３５】
図２３に示すように、第２の実施形態による半導体装置は、ビットコンタクト１２０が金属プラグによって構成されている点において、上述した第１の実施形態による半導体装置と相違している。その他の点については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３６】
本実施形態においては、チタンシリサイド（ＴｉＳｉ２）などの金属シリサイドからなる金属シリサイド膜１２０Ａ、窒化チタン（ＴｉＮ）などからなるバリアメタル層１２０Ｂ及びタングステン（Ｗ）などの金属からなる金属層１２０Ｃによってビットコンタクト１２０が構成されている。金属シリサイド膜１２０Ａ及びバリアメタル層１２０Ｂは有底円筒形であり、金属層１２０Ｃは、該円筒を埋めるよう、コンタクトプラグ１２０の中心部分を構成する。このように、ビットコンタクト１２０をメタル材料によって構成すれば、ビットコンタクト１２０自体の抵抗値を下げることができるだけでなく、ビット線１２４とビットコンタクト１２０との界面抵抗も下げることができる。
【００３７】
図２３に示すビットコンタクト１２０の製造方法は次の通りである。
【００３８】
まず、図１４に示した工程を行うことによりビットコンタクト１２０のための開口を形成した後、全面に薄いシリコンライナー膜を形成する。シリコンライナー膜の膜厚は例えば３ｎｍである。そして、シリコンライナー膜にリンをドープした後、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）をこの順に堆積させる。次に、第１絶縁層１３６の上面に形成された不要なシリコンライナー膜、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）をＣＭＰ法などによって除去した後、熱処理によってシリコンライナー膜とチタン（Ｔｉ）を反応させる。これにより、チタンシリサイド（ＴｉＳｉ２）からなる金属シリサイド膜１２０Ａが形成される。また、開口に残った窒化チタン（ＴｉＮ）及びタングステン（Ｗ）は、それぞれバリアメタル層１２０Ｂ及び金属層１２０Ｃとなる。
【００３９】
ここで、シリコンライナー膜とチタン（Ｔｉ）を熱処理によって全て反応させることは必須でなく、一部のシリコンライナー膜が開口内に残存しても構わない。この場合、開口の表面、つまり、ビットコンタクト１２０の底部及び側面は未反応のシリコンによって構成され、金属シリサイド層１２０Ａと第１の絶縁層１３６の間にはシリコン層が介在することになる。
【００４０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４１】
１００  半導体装置
１０２  半導体基板
１０４  第１領域
１０６  第２領域
１０８  第１拡散層
１１０  第２拡散層
１１２  トレンチ
１１４  ゲート絶縁膜
１１６  バリアメタル
１１８  ワード線
１２０  ビットコンタクト
１２０Ａ  金属シリサイド膜
１２０Ｂ  バリアメタル層
１２０Ｃ  金属層
１２２  ストレージコンタクト
１２４  ビット線
１２６  ストレージ素子
１２８  活性領域
１３０  素子分離領域
１３２  プラグ
１３４  上部配線
１３６  第１絶縁層
１３８  第２絶縁層
１４０  窒化膜
１４２  金属シリサイド層
１４４  バリアメタル層
１４６  金属配線層
１４８  アモルファスシリコン層
１５０  第３拡散層
１５２  コンタクトプラグ
１５４  配線層
１５６  ｎウェル
１５８  ゲート絶縁膜
１６０  レジスト
１６２  キャップ絶縁膜
１６４  アモルファスシリコン膜
１６６  チタン膜
１６８  シリコン窒化膜
１７０  シリコン窒化膜
１７２  層間絶縁膜
Ｔｒ１  トレンチ・トランジスタ
Ｔｒ２  プレーナ・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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