(57)【要約】【課題】設計後においても新たなテストパターンを生成することができ、通常の動作時に不要となる回路の面積規模を縮小することができる装置の提供。【解決手段】第１の回路と、第２の回路と、を有し、第２の回路は、第３の回路と、第４の回路と、を有し、第４の回路は、第３の回路の回路構成を決定するためのデータを記憶する機能を有し、第１の回路の動作状態の試験が行われるとき、第２の回路は、試験のための信号を生成する機能を有し、試験が行われないとき、第２の回路は、第１の回路における処理に用いられるデータを記憶する機能と、複数の信号を比較する機能と、を有する。【選択図】図１
2015149474.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、を有し、
前記第２の回路は、第３の回路と、第４の回路と、を有し、
前記第４の回路は、前記第３の回路の回路構成を決定するためのデータを記憶する機能を有し、
前記第１の回路の動作状態の試験が行われるとき、前記第２の回路は、前記試験のための信号を生成する機能を有し、
前記試験が行われないとき、前記第２の回路は、前記第１の回路における処理に用いられるデータを記憶する機能と、複数の信号を比較する機能と、を有する装置。
【請求項２】
請求項１において、
前記試験が行われないとき、前記第４の回路は、前記第１の回路のキャッシュメモリの記憶領域としての機能と、前記記憶領域に記憶されたデータと前記第１の回路から入力されたデータとが一致するか否かを判断する機能と、を有する装置。
【請求項３】
請求項１又は２において、
前記第４の回路は、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続されている装置。
【請求項４】
請求項３において、
前記第１のトランジスタは、第１のチャネル形成領域を有する第１の半導体膜を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有する第２の半導体膜を有し、
前記第１の半導体膜は、酸化物半導体を含み、
前記第２の半導体膜は、酸化物半導体以外の材料を含む装置。
【請求項５】
請求項４において、
前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、テスト回路が内蔵された装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置などの装置、またはその駆動方法、またはその製造方法を一例として挙げることができる。
【背景技術】
【０００３】
近年、プロセッサなどを有する装置（以下、「チップ」ともいう）の回路規模の増大に伴い、チップの設計段階におけるテスト及びチップの出荷段階におけるテスト（以下、「チップテスト」ともいう）に要するコストは膨大になってきている。
【０００４】
チップテストには様々な手法があり、一例として、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）が知られている。ＢＩＳＴは、チップテストを行うＬＳＩテスターの機能を有する専用回路（以下、「ＢＩＳＴ回路」ともいう）をチップに内蔵し、当該専用回路を用いてチップテストを行う手法である。ＬＳＩテスターの機能としては、テストパターンを生成する機能、当該テストパターンを入力信号としてチップに供給する機能、チップの出力信号を取得する機能、当該出力信号を期待値と比較する機能などがあげられる。ＢＩＳＴを用いることで、ＬＳＩテスターのみを用いる場合に比べてチップテストに要するコストを削減でき、また、チップテストの高速化を実現できる。下記の特許文献１では、ＬＳＩの外部に設けられたＢＩＳＴ回路を、ＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）を使って実現する技術について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１４２２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＢＩＳＴ回路などの、チップに内蔵されたテスト回路を用いたチップテストの品質を高めるため、或いは、複雑な機能を有する装置に対応したチップテストを行うためには、多種多様なテストパターンを生成する機能などをテスト回路に搭載する必要がある。しかし、生成すべきテストパターンの数及び種類が増加するほど、テスト回路の規模が大きくなり、装置内におけるテスト回路が占める面積が増加してしまう。
【０００７】
また、テスト回路を用いる場合、チップの設計段階において生成できるテストパターンが定められるために、後から新たなテストパターンを用いるチップテストを追加で実行する場合には、新たなテストパターンをチップの外部のＬＳＩテスターなどから供給する必要がある。この場合、チップテストの高速化、チップテストに要するコストの削減など、テスト回路を用いてチップテストを行うことによるメリットを十分に享受することが困難となる。
【０００８】
上記の技術的背景の下、本発明の一態様は、新規な装置の提供を課題の一つとする。また、本発明の一態様は、通常動作時に不要となる回路の面積規模を縮小することができる装置の提供を課題の一つとする。また、本発明の一態様は、設計後においても新たなテストパターンを生成することができる装置の提供を課題の一つとする。
【０００９】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる装置は、第１の回路と、第２の回路と、を有し、第２の回路は、第３の回路と、第４の回路と、を有し、第４の回路は、第３の回路の回路構成を決定するためのデータを記憶する機能を有し、第１の回路の動作状態の試験が行われるとき、第２の回路は、試験のための信号を生成する機能を有し、試験が行われないとき、第２の回路は、第１の回路における処理に用いられるデータを記憶する機能と、複数の信号を比較する機能と、を有する。
【００１１】
さらに、本発明の一態様にかかる装置では、試験が行われないとき、第４の回路は、第１の回路のキャッシュメモリの記憶領域としての機能と、記憶領域に記憶されたデータと第１の回路から入力されたデータとが一致するか否かを判断する機能と、を有していてもよい。
【００１２】
さらに、本発明の一態様にかかる装置では、第４の回路が、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソース又はドレインの一方が、第２のトランジスタのゲートと電気的に接続されている構成としてもよい。
【００１３】
さらに、本発明の一態様にかかる装置では、第１のトランジスタが第１のチャネル形成領域を有する第１の半導体膜を有し、第２のトランジスタが第２のチャネル形成領域を有する第２の半導体膜を有し、第１の半導体膜が酸化物半導体を含み、第２の半導体膜が酸化物半導体以外の材料を含む構成としてもよい。
【００１４】
さらに、本発明の一態様にかかる装置では、上記酸化物半導体が、Ｉｎ、Ｇａ、及びＺｎを含む構成としてもよい。
【発明の効果】
【００１５】
本発明の一態様により、新規な装置を提供することができる。また、本発明の一態様により、通常動作時に不要となる回路の面積規模を縮小することができる装置を提供することができる。また、本発明の一態様により、設計後においても新たなテストパターンを生成することができる装置を提供することができる。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】装置の構成を説明する図。
【図２】装置の構成を説明する図。
【図３】装置の構成を説明する回路図。
【図４】装置の構成を説明する回路図。
【図５】タイミングチャート。
【図６】装置の構成を説明する回路図。
【図７】装置の構成を説明する回路図。
【図８】タイミングチャート。
【図９】装置の構成を説明する回路図。
【図１０】装置の構成を説明する回路図。
【図１１】装置の構成を説明する回路図。
【図１２】装置の構成を説明する回路図。
【図１３】装置の構成を説明する回路図。
【図１４】装置の構成を説明する図。
【図１５】トランジスタの構成を説明する図。
【図１６】トランジスタの構成を説明する図。
【図１７】トランジスタの構成を説明する図。
【図１８】電子機器の図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
なお、本発明の一態様は、ＲＦタグ、半導体表示装置、ＦＰＧＡなどのＰＬＤ、ＩＣ、ＬＳＩなど、半導体集積回路を含むあらゆる装置を、その範疇に含む。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、集積回路を駆動回路に有している表示装置が、その範疇に含まれる。
【００２０】
なお、本明細書において接続とは、直接接続されているものの他、電気的に接続されているものも含むものであり、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような構成を含むものとする。従って、回路同士または素子同士が接続している構成とは、直接接続している構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している構成も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２１】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００２２】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００２３】
（実施の形態１）
図１に、本発明の一態様にかかる装置の構成の一例を示す。図１（Ａ）に示す装置１０は、回路１１と、回路１２とを有する。
【００２４】
回路１１は、演算、制御等を行う機能を有する回路であり、代表的には複数のトランジスタを含む集積回路である。例えば、回路１１は、順序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができる。回路１１は、中央処理装置などとして用いることができる。回路１２は、回路１１と同様、代表的には複数のトランジスタから構成される集積回路である。また、回路１２は、回路構成を再構成することが可能な回路（以下、「再構成可能回路」ともいう）であってもよい。
【００２５】
回路１２は、回路１３と、回路１４とを有する。回路１３は、順序回路や組み合わせ回路などの論理回路としての機能を有する回路（以下、「プログラマブルロジックエレメント」、「ＰＬＥ」ともいう）１５を複数有する。また、回路１４は、回路１３の回路構成を決定するためのデータ（以下、「コンフィギュレーションデータ」ともいう）を記憶する機能と、当該コンフィギュレーションデータに基づいて、複数の回路１５間の導通／非導通を制御する機能と、を有する。回路１４は、前記コンフィギュレーションデータを記憶する機能を有する回路（以下、「コンフィギュレーションメモリ」ともいう）と、複数の回路１５間の導通／非導通を制御する配線間スイッチ（以下、「プログラマブルスイッチ」ともいう）としての機能を有する回路を別々に有する構成としてもよいし、コンフィギュレーションメモリとしての機能と配線間スイッチとしての機能を一体として有する回路を有する構成としてもよい。
【００２６】
回路１４に記憶されたコンフィギュレーションデータに基づいて配線間スイッチを制御することにより、複数の回路１５間の導通／非導通を制御して、回路１２を所望の論理回路に再構成することができる。
【００２７】
本発明の一態様では、回路１２が、回路１１の動作状態を試験するための信号（以下、「テストパターン」ともいう）を生成する回路、すなわち回路１１のテスト回路としての機能と、回路１１の通常動作時において回路１１の一部として用いる回路、すなわち回路１１の拡張回路としての機能と、を有する。これらの構成について、図１（Ｂ）、（Ｃ）を参照しながら説明する。
【００２８】
まず、回路１２が回路１１のテスト回路として機能する場合の構成を図１（Ｂ）に示す。
【００２９】
図１（Ｂ）において、回路１４には、回路１３を再構成し、回路１２においてテストパターンの生成を可能とするためのコンフィギュレーションデータが記憶されており、当該コンフィギュレーションデータに基づいて配線間スイッチを制御することにより、複数の回路１５間の導通／非導通を制御して、回路１２をテスト回路に再構成する。そして、回路１２においてテストパターンが生成され、回路１１へ出力される。
【００３０】
テストパターンが回路１１に入力されると、回路１１の動作状態の試験が行われる。動作状態の試験は、回路１１の一部の動作状態の試験であってもよいし、回路１１の全体の動作状態の試験であってもよい。例えば、回路１１が記憶素子を有する場合、動作状態の試験は、当該記憶素子の動作状態（データの記憶が適切に行われているか否か、等）を試験するものであってもよい。また、例えば、回路１１が位相を同期する機能を有するアナログ回路を有する場合、動作状態の試験は、当該アナログ回路の動作状態を試験するものであってもよい。
【００３１】
また、複数の回路１５の少なくとも一つが、論理回路としての機能の他に、当該論理回路の回路構成を変更するためのコンフィギュレーションデータを記憶する機能を有していてもよい。回路１５に記憶されたコンフィギュレーションデータを変更することにより、回路１５内部の回路構成を変更し、回路１５において行う論理演算の内容を変更することができる。これによって、一つの回路１５に複数の種類の論理演算を行う機能を付与することができるため、回路１５の数を少なく抑えつつ、回路１２において生成するテストパターンの種類を増やすことができる。また、別のテストパターンを生成するための信号を外部から供給することなく、動作状態の試験の内容を変更することができる。
【００３２】
なお、テストパターンに従って回路１１の動作状態の試験を行った後、その試験結果に応じたデータを回路１１から回路１２に送信し、回路１２において回路１１の動作状態の評価を行う構成としてもよい。この場合、回路１２には回路１１の動作状態を評価する機能が付加されている。
【００３３】
次に、回路１２が回路１１の拡張回路として用いる回路としての機能を有する場合の構成を図１（Ｃ）に示す。
【００３４】
回路１１の通常動作時においては、回路１１の動作状態の試験は行われず、回路１２におけるテストパターンの生成が必要とされない。この場合、回路１２を回路１１の拡張回路、例えば、回路１１における処理に用いられるデータを記憶する回路や、入力された複数の信号を比較する機能を有する論理回路などとして機能させる。つまり、回路１１の動作状態の試験の際には、テストパターン生成回路用のコンフィギュレーションメモリおよび配線間スイッチとして動作していた回路１４の少なくとも一部を、回路１１の通常動作時においては回路１１の拡張回路として機能させる。これによって、装置１０において回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【００３５】
図１（Ｃ）に一例として、回路１４が、回路１１における処理に用いられるデータを記憶する機能と、記憶回路１６に記憶されたデータと外部（ここでは、一例として回路１１）から入力されたデータが一致するか否かを判断する機能を有する場合を説明する。ここで、記憶回路１６は、データを記憶する機能を有する回路であり、回路１７は、入力された複数のデータが一致するか否かを判断する機能を有する回路である。なお、回路１７の機能はこれに限られず、外部から入力された複数のデータ同士が一致するか否かを判断する機能を有していてもよいし、記憶回路１６からの複数のデータ同士が一致するか否かを判断する機能を有していてもよい。
【００３６】
回路１１からのデータと記憶回路１６からのデータが回路１７に入力されると、回路１７においてこれらの２つの信号を比較する論理演算が行われ、その結果が回路１７から出力される。なお、図１（Ｃ）においては記憶回路１６と回路１７を別々の回路として記載しているが、回路１４が記憶回路１６としての機能と回路１７としての機能を一体として有する回路を備えた構成としてもよい。
【００３７】
回路１４において、記憶回路１６には、回路１１で行われる論理演算に用いられるデータや、回路１１において論理演算を行った結果得られたデータ、或いは、回路１１で行う処理の内容に対応したデータなどを記憶させることができる。また、回路１７は、一致回路、不一致回路などとして機能させることができる。そのため、例えば、回路１４を回路１１のキャッシュメモリとして用いることができる。この場合、記憶回路１６を回路１１のキャッシュメモリにおけるタグデータを記憶する回路として機能させ、回路１７を回路１１から入力されたアドレスと記憶回路１６に記憶されたタグデータを比較する際の一致回路、不一致回路、またはＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）などとして機能させることができる。また同様に、回路１４を、仮想メモリにおけるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋ−ａｓｉｄｅ  Ｂｕｆｆｅｒ）のタグ（ページ番号）を記憶するメモリ、分岐予測回路のアドレス比較部などに用いることもできる。
【００３８】
なお、回路１２のテスト回路としての機能と拡張回路としての機能の切り替えは、入出力装置（図示せず）から回路１２に制御信号を入力することによって行うことができる。また、上記の機能の切り替えを行う命令が、回路１１が有する記憶装置（図示せず）に記憶される構成とし、装置１０の電源投入時において当該命令に従って上記の機能の切り替えを行ってもよい。複数の回路１５の出力をハイインピーダンスとし、回路１５から回路１４への信号を遮断することにより、回路１４を独立した回路（例えばキャッシュメモリ）として用いることができる。
【００３９】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路として用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【００４０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００４１】
（実施の形態２）
本実施の形態では、図１に示す装置１０の具体的な構成の一例について説明する。
【００４２】
図２に、回路１１の通常動作時において、回路１４を回路１１の拡張回路、特にキャッシュメモリとして用いる例を示す。
【００４３】
まず、回路１１の動作状態を試験する際には、図１（Ｂ）に示すように、回路１４に記憶されたコンフィギュレーションデータに基づいて配線間スイッチを制御し、回路１２をテスト回路に再構成する。そして、回路１２においてテストパターンが生成され、回路１１へ出力される。
【００４４】
一方、回路１１の通常動作時においては、図２（Ａ）に示すように、回路１４が回路１１のキャッシュメモリとしての機能を有する。具体的には、回路１４は記憶回路１６と比較回路１８を有し、記憶回路１６の少なくとも一部は、キャッシュメモリの記憶領域として機能する記憶領域１９を有する。なお、図２（Ａ）においては、回路１４が記憶回路１６と比較回路１８を別々に有する構成を記載しているが、これに限らず、回路１４が記憶回路１６としての機能と比較回路１８としての機能を一体として有する回路を備えた構成としてもよい。
【００４５】
ここで、記憶領域１９は回路１１のキャッシュメモリの記憶領域としての機能を有し、メインメモリに記憶されたデータの一部のコピーを記憶することができる。具体的には、記憶領域１９は所定の情報量を有する複数の記憶領域（以下、ラインと呼ぶ）を有する。図２（Ａ）においては、記憶領域１９がｔ個（ｔは２以上の自然数）のラインを有する場合を例示している。また、記憶領域１９が有する各ラインは、データが記憶される記憶領域に相当するデータフィールド２１と、データフィールド２１に記憶されているデータに対応するメインメモリ上のアドレスの上位ビット（タグデータ）が記憶される記憶領域に相当するタグフィールド２０を有する。そして、データがどのラインのデータフィールド２１に記憶されるかは、当該データに対応するメインメモリ上のアドレスの下位ビットにより定められる。
【００４６】
比較回路１８は、回路１１が有するプロセッサ２２からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定されるラインにおけるタグフィールド２０に記憶されているタグデータとを比較し、比較の結果を信号２３（タグヒット信号）として出力する機能を有する。当該比較により、プロセッサ２２からアクセス要求があったアドレスに対応するデータが、記憶領域１９に記憶されている状態（キャッシュヒット）であるか、記憶領域１９に記憶されていない状態（キャッシュミス）であるかを判別することができる。キャッシュヒットの場合は、当該ラインのデータフィールドに記憶されたデータを所望のデータとして、回路１１における処理に用いることができる。
【００４７】
次に、回路１１の通常動作時において、プロセッサ２２からアクセス要求があった場合に、回路１４がキャッシュメモリとして動作する一例を説明する。
【００４８】
プロセッサ２２から所定のアドレスへのアクセス要求があった場合、当該アドレスの下位ビットが記憶領域１９に送信され、当該アドレスの上位ビットが比較回路１８に送信される。そして、記憶領域１９では、プロセッサ２２から受信したアドレスの下位ビットにより定められるラインのタグフィールド２０に記憶されているタグデータが読み出され、当該タグデータが比較回路１８に送信される。
【００４９】
比較回路１８では、プロセッサ２２からアクセス要求のあったアドレスの上位ビットと、タグフィールド２０から読み出されたタグデータとが比較される。比較の結果、アドレスの上位ビットとタグデータが一致する場合は、プロセッサ２２からアクセス要求があったアドレスに対応するデータが記憶領域１９に記憶されていることとなる。また、比較の結果、アドレスの上位ビットとタグデータが一致しない場合は、プロセッサ２２からアクセス要求があったアドレスに対応するデータが記憶領域１９に記憶されていないこととなる。そして、この比較の結果が信号２３（タグヒット信号）として比較回路１８から出力される。そして、プロセッサ２２からアクセス要求があったアドレスに対応するデータが記憶領域１９に記憶されている場合は、当該アドレスの下位ビットにより定められるラインのデータフィールドに記憶されたデータを所望のデータとして、回路１１における処理に用いることができる。
【００５０】
なお、図２（Ａ）では図示していないが、記憶領域１９が有する各ラインでは、当該ラインのデータフィールドに記憶されているデータが有効か無効かの識別情報が、特定の記憶領域に記憶されていてもよい。
【００５１】
また、図２（Ａ）においては、記憶領域１９がタグフィールド２０とデータフィールド２１を有する構成としているが、図２（Ｂ）のように、記憶領域１９がタグフィールド２０のみを有する構成としてもよい。この場合、データフィールドは記憶領域１９の外部に設ける構成とすればよい。
【００５２】
このように、回路１１の通常動作時において、回路１４をキャッシュメモリとして用いることができる。なお、当該キャッシュメモリとしては、フル連想方式、ダイレクトマップ方式、セット連想方式の各種の方式を採用することができる。
【００５３】
なお、回路１１がさらに記憶回路を有し、当該記憶回路を記憶回路１６とともにキャッシュメモリとして用いる構成としてもよい。この場合、回路１１が有する記憶回路の記憶領域と、記憶回路１６が有する記憶領域１９とを用いて、セット連想方式のキャッシュメモリを構成することができる。より具体的には、回路１１が有するセット数ｎの連想方式のキャッシュメモリに対して、記憶回路１６を第ｎ＋１番目のセットとして用いることが有効である。この場合、回路１１の記憶回路と記憶回路１６の一方のみをキャッシュメモリとして用いる場合と比べて、キャッシュメモリのセット数を増加させることができる。よって、スラッシングを生じにくくすることができ、キャッシュメモリのヒット率を高め、装置１０の性能を高めることができる。
【００５４】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路、特にキャッシュメモリとして用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【００５５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００５６】
（実施の形態３）
本実施の形態では、図１に示す回路１４の具体的な構成の一例について説明する。
【００５７】
図３に、回路１４の具体的な構成の一例を示す。回路１４は、セル４０、５０を有する回路３０を有する。セル４０は、トランジスタ１０１、１０２、容量素子１０３を、セル５０は、トランジスタ１０４、１０５、容量素子１０６を、それぞれ有する。トランジスタ１０１、１０４のゲートは、それぞれ配線２０１と接続されている。トランジスタ１０１のソースまたはドレインの一方は配線２０２と接続され、他方はトランジスタ１０２のゲートと接続されている。容量素子１０３の一方の電極は、トランジスタ１０１のソースまたはドレインの他方、およびトランジスタ１０２のゲートと接続され、他方の電極は所定の電位が供給される配線と接続されている。トランジスタ１０２のソースまたはドレインの一方は配線２０３と接続され、他方は配線２０６と接続されている。トランジスタ１０４のソースまたはドレインの一方は、配線２０４と接続され、他方はトランジスタ１０５のゲートと接続されている。容量素子１０６の一方の電極は、トランジスタ１０４のソースまたはドレインの他方およびトランジスタ１０５のゲートと接続され、他方の電極は所定の電位が供給される配線と接続されている。トランジスタ１０５のソースまたはドレインの一方は配線２０５と接続され、他方は配線２０６と接続されている。
【００５８】
なお、配線２０１は、トランジスタ１０１、１０４の導通／非導通を制御する信号を伝える機能を有する配線であり、ワード線２０１ともいう。配線２０２はセル４０にデータを格納するための信号を伝える機能を有する配線であり、ビット線２０２ともいう。配線２０４は、セル５０にデータを格納するための信号を伝える機能を有する配線であり、ビット線２０４ともいう。配線２０３は、セル４０によって配線２０６との導通／非導通が制御される配線であり、出力線２０３ともいう。配線２０５は、セル５０よって配線２０６との導通／非導通が制御される配線であり、出力線２０５ともいう。配線２０６は、ＰＬＥや入出力装置などからの信号を伝える機能を有する配線であり、入力線２０６ともいう。
【００５９】
また、回路１４は、トランジスタ１０７、１０８を有する。トランジスタ１０７のソースまたはドレインの一方は配線２０３と接続され、他方は所定の電位が供給される配線と接続される。トランジスタ１０８のソースまたはドレインの一方は配線２０５と接続され、他方は所定の電位が供給される配線と接続される。ここでは、トランジスタ１０７と接続された所定の電位が供給される配線と、トランジスタ１０８と接続された所定の電位が供給される配線が、低電位電源線、特に接地線である場合を説明するが、これに限られず、高電位電源線であってもよいし、接地線以外の低電位電源線であってもよい。また、所定の電位の大きさは、特定の値（０Ｖなど）に限定されない。
【００６０】
また、回路１４はトランジスタ１０９を有する。トランジスタ１０９のゲートは配線２０７と接続され、ソースまたはドレインの一方は配線２０６と接続され、他方は所定の電位が供給される配線と接続されている。装置１０に電源電圧を投入した直後の初期状態などにおいて、配線２０６の電位がハイレベルとローレベルの間の中間電位になってしまう場合がある。そして、中間電位が配線２０６と接続されたＰＬＥの入力端子に与えられると、当該ＰＬＥの入力端子に接続された回路素子において貫通電流が生じやすい。しかし、トランジスタ１０９を設けることにより配線２０６の電位を初期化することができるので、電源が投入された直後などにおいて入力端子が中間電位になるのを防ぐことができ、当該回路素子における貫通電流の発生を防止することができる。
【００６１】
また、回路１４は、ラッチ回路６０を有していてもよい。ラッチ回路６０は、トランジスタ１１１と、インバータ１１０を有する。インバータ１１０の入力端子は配線２０６と接続され、出力端子はトランジスタ１１１のゲートと接続されている。トランジスタ１１１のソースまたはドレインの一方は配線２０６と接続され、他方は所定の電位が供給される配線と接続されている。ラッチ回路６０は、配線２０６の電位を保持する機能を有しており、配線２０６がフロート状態となるのを防ぐことができる。したがって、ＰＬＥの入力端子が中間電位になるのを防ぐことができ、当該入力端子に接続された回路素子において貫通電流の発生を防止することができる。
【００６２】
ここでは、トランジスタ１０９、１１１と接続された、所定の電位が供給される配線が高電位電源線である場合を説明するが、これに限られず、接地線などの低電位電源線であってもよい。また、所定の電位の大きさは、特定の値（０Ｖなど）に限定されない。
【００６３】
また、図３には配線２０２乃至２０５と、トランジスタ１０７、１０８と、これらに接続された回路３０を１つ有する構成を例示しているが、本発明の一態様はこれに限られない。例えば、配線２０２乃至２０５、トランジスタ１０７、１０８の組を複数設け、これらに接続された回路３０を複数設ける構成としてもよい。この場合、複数の回路３０それぞれが有するトランジスタ１０１、１０４のゲートは、配線２０１に接続されていてもよい。
【００６４】
また、図３においては、トランジスタ１０１、１０２、１０４、１０５、１０７、１０８がｎチャネル型トランジスタであり、トランジスタ１０９、１１１がｐチャネル型トランジスタである場合を示すが、これに限られず、トランジスタ１０１、１０２、１０４、１０５、１０７、１０８、１０９、１１１はそれぞれ、ｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。
【００６５】
また、セル４０、５０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の素子をさらに有していても良い。
【００６６】
まず、回路１２がテスト回路として用いられる場合について説明する。
【００６７】
テストパターンの生成時において、回路１４は、コンフィギュレーションメモリおよび配線間スイッチであるプログラマブルスイッチとして動作する。具体的には、配線２０１の電位を制御することによりトランジスタ１０１、１０４を導通状態とし、配線２０２の電位をトランジスタ１０２のゲートに供給してセル４０にコンフィギュレーションデータを格納し、配線２０４の電位をトランジスタ１０５のゲートに供給してセル５０にコンフィギュレーションデータを格納する。これにより、セル４０、５０はコンフィギュレーションメモリとして機能する。また、トランジスタ１０２は、セル４０に格納されたコンフィギュレーションデータに応じて、配線２０６と配線２０３の導通／非導通を制御するプログラマブルスイッチとして機能する。同様に、トランジスタ１０５は、セル５０に格納されたコンフィギュレーションデータに応じて、配線２０６と配線２０５の導通／非導通を制御するプログラマブルスイッチとして機能する。
【００６８】
ここで、セル４０、５０に記憶されたデータは、回路１２をテスト回路に構成するためのコンフィギュレーションデータであり、当該コンフィギュレーションデータに基づいて回路１２の再構成が行われ、回路１２においてテストパターンが生成される。
【００６９】
次に、回路１１の通常動作時において、回路１２が拡張回路、特にキャッシュメモリとして用いられる場合について説明する。
【００７０】
回路１２は、キャッシュメモリのタグフィールド及び比較回路として機能する。なお、ここでは、回路１２が１ビットのタグフィールド及び比較回路として機能する例について説明するが、回路１２に、セル４０、５０の組をｎ組有する構成とすることで、ｎビットのタグフィールド及び比較回路として機能させることができる。
【００７１】
まず、配線２０７を所定の電位にしてトランジスタ１０９をオンすることにより配線２０６の電位をハイレベルとする。その後、トランジスタ１０７のゲートと接続された配線Ｄに第１のデータが入力され、トランジスタ１０８のゲートと接続された配線ＤＢに第１のデータの反転データが入力される。ここで、キャッシュメモリのタグデータとしてセル５０におけるトランジスタ１０５のゲートには第２のデータが格納されており、セル４０におけるトランジスタ１０２のゲートには第２のデータの反転データが格納されているとすると、第１のデータと第２のデータが等しい場合は、配線２０６の電位はハイレベルを維持し、第１のデータと第２のデータが異なる場合は、配線２０６はローレベルとなる。
【００７２】
具体例として、第２のデータがハイレベルの場合、すなわち、セル５０におけるトランジスタ１０５のゲートの電位がハイレベル、セル４０におけるトランジスタ１０２のゲートの電位がローレベルであり、セル５０に第２のデータとしてハイレベル、セル４０に第２のデータの反転データとしてローレベルが格納されている場合を考える。この場合、トランジスタ１０２は非導通状態、トランジスタ１０５は導通状態となっている。ここで、配線Ｄに第１のデータとしてハイレベルを供給し、配線ＤＢに第１のデータの反転データとしてローレベルを供給すると、トランジスタ１０７は導通状態、トランジスタ１０８は非導通状態となり、配線２０６の電位はハイレベルを維持する。これは、第１のデータと第２のデータとが一致したことを示す。また、配線Ｄに第１のデータとしてローレベル、配線ＤＢに第１のデータの反転データとしてハイレベルを供給すると、トランジスタ１０７は非導通状態、トランジスタ１０８は導通状態となり、配線２０６と接地線が導通状態となる。これにより、配線２０６の電位はローレベルとなる。これは、第１のデータと第２のデータとが不一致であることを示す。
【００７３】
さらに、第２のデータがローレベルの場合、すなわち、セル５０におけるトランジスタ１０５のゲートの電位がローレベル、セル４０におけるトランジスタ１０２のゲートの電位がハイレベルであり、セル５０に第２のデータとしてローレベル、セル４０に第２のデータの反転データとしてハイレベルが格納されている場合を考える。この場合、トランジスタ１０２は導通状態、トランジスタ１０５は非導通状態となっている。ここで、配線Ｄに第１のデータとしてハイレベルを供給し、配線ＤＢに第１のデータの反転データとしてローレベルを供給すると、トランジスタ１０７は導通状態、トランジスタ１０８は非導通状態となり、配線２０６と接地線が導通状態となる。これにより、配線２０６の電位はローレベルとなる。これは、第１のデータと第２のデータとが不一致であることを示す。また、配線Ｄに第１のデータとしてローレベル、配線ＤＢに第１のデータの反転データとしてハイレベルを供給すると、トランジスタ１０７は非導通状態、トランジスタ１０８は導通状態となり、配線２０６の電位はハイレベルを維持する。これは、第１のデータと第２のデータとが一致したことを示す。
【００７４】
従って、２つのセル（セル４０およびセル５０）を一組として、これらにそれぞれ第２のデータおよび第２のデータの反転データを格納し、配線Ｄおよび配線ＤＢから第１のデータおよび第１のデータの反転データを供給することで、第１のデータと第２のデータとが一致するか否かを判断する比較回路を構成することができる。ここで、第１のデータをプロセッサから発行されるアドレスの上位ビット、第２のデータを前記アドレスの下位ビットで指定されるキャッシュメモリのラインにおけるタグフィールドに格納されたタグデータとすることで、回路１２をキャッシュメモリのタグフィールド及び比較回路とすることができる。
【００７５】
なお、セル４０、５０の構成はこれに限られず、配線、トランジスタ、容量素子の間にスイッチ等の素子を設ける構成としてもよい。例えば図４（Ａ）に示すように、セル４０においてトランジスタ１０２と配線２０６との間に、スイッチとして機能するトランジスタ１２０を設けた構成とすることができる。トランジスタ１２０のゲートは配線２１０と接続され、トランジスタ１２０のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの一方と接続され、トランジスタ１２０のソースまたはドレインの他方は図３における配線２０６と接続されている。このような構成とすることにより、セル４０に格納されたコンフィギュレーションデータに関わらず、配線２１０の電位を制御することによって配線２０６と配線２０３の導通／非導通を制御することができる。
【００７６】
また、図４（Ｂ）に示すように、配線２０３とトランジスタ１０２との間にトランジスタ１２０を設ける構成としてもよい。この場合、トランジスタ１２０のゲートは配線２１０と接続され、トランジスタ１２０のソースまたはドレインの一方は配線２０３と接続され、トランジスタ１２０のソースまたはドレインの他方はトランジスタ１０２のソースまたはドレインの一方と接続されている。このような構成とすることにより、図４（Ａ）の構成と比較して、配線２１０の電位の変動に起因して配線２０６に生じるノイズを抑制することができる。よって、配線２０６と接続されたＰＬＥなどにおける誤動作を防止することができる。
【００７７】
また、図４（Ｃ）に示すように、容量素子１０３の一方の電極が、配線２１０と接続された構成としてもよい。この場合、容量素子１０３はトランジスタ１０２のゲートの電位を保持する機能に加え、トランジスタ１０２のゲートを浮遊状態に保ちつつ、配線２１０の電位の変化分をトランジスタ１０２のゲートの電位に加算する機能を有する。そして、トランジスタ１０２は、配線２１０の電位と、セル４０に格納されたデータに従って、導通状態が決定される。
【００７８】
また、図４（Ｄ）に示すように、セル４０における容量をインバータ１３０、１３１に置き換えてもよい。インバータ１３０の入力端子は、トランジスタ１０１のソースまたはドレインの一方、トランジスタ１０２のゲート、およびインバータ１３１の出力端子と接続され、インバータ１３０の出力端子はインバータ１３１の入力端子と接続されている。このような構成をとることにより、他の配線や電極の電位の変化に起因する、セル４０に格納されたデータの変動を低減することができる。そのため、セル４０をノイズの影響を受けにくいセルとすることができ、セルの駆動電圧を低くすることが可能となる。なお、図４（Ｄ）においてはインバータ１３０、１３１を用いた例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子であれば、これをインバータ１３０、１３１の代わりに用いることができる。
【００７９】
なお、図４（Ａ）〜（Ｄ）の構成は、図３におけるセル５０にも適用することができる。
【００８０】
また、図３、図４（Ａ）〜（Ｄ）において、トランジスタ１０１、１０２、１０４、１０５、１０７、１０８、１０９、１１１、１２０には、チャネル形成領域が形成される半導体膜の材料として、シリコン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体、窒化ガリウムなど様々な材料を用いることができる。
【００８１】
ここで、トランジスタ１０１はトランジスタ１０２のゲートの電位を保持する機能を有し、トランジスタ１０４はトランジスタ１０５のゲートの電位を保持する機能を有するため、トランジスタ１０１、１０４はオフ電流が著しく小さいトランジスタであることが好ましい。この場合、トランジスタ１０２のゲート又は容量素子１０３に保持されている電荷のトランジスタ１０１を介したリーク、およびトランジスタ１０５のゲート又は容量素子１０６に保持されている電荷のトランジスタ１０４を介したリークを防ぐことができる。よって、コンフィギュレーションデータを長時間保持することができる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ１０１、１０４として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。このような半導体を有するトランジスタは、シリコンやゲルマニウムなどの半導体を用いて形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。
【００８２】
酸化物半導体を有するトランジスタ１０１、１０４を用いることで、トランジスタ１０２のゲート又は容量素子１０３に保持されている電荷のリーク、およびトランジスタ１０５のゲート又は容量素子１０６に保持されている電荷のリークを防ぐことができる。また、トランジスタ１０１、１０４以外のトランジスタを酸化物半導体以外の材料、例えばシリコンを有するものとすることにより、これらのトランジスタの高速動作を実現することができる。このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタを組み合わせ、要求される機能に応じてトランジスタを使い分ける構成とすることにより、データの長期間の保持と回路の高速動作の両方を同時に実現することができる。
【００８３】
また、トランジスタ１０７、１０８に上記酸化物半導体以外の材料、例えばシリコンを用いることにより、回路１２をキャッシュメモリとして用いる際、比較回路の高速動作性を確保することができる。また、トランジスタ１０７、１０８に酸化物半導体を用いることにより、回路１２がテスト回路として動作する際、トランジスタ１０７、１０８がテスト回路におけるリークパスとなることを防ぐことができ、低消費電力の比較回路を構成することができる。
【００８４】
また、トランジスタ１０１、１０４のオフ電流が著しく小さい場合、トランジスタ１０１がオフであるときのトランジスタ１０２のゲート、およびトランジスタ１０４がオフであるときのトランジスタ１０５のゲートは、他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。これによって、以下に述べるブースティング効果を得ることができる。なお、ここではセル４０について説明するが、セル５０においても同様の効果を得ることができる。
【００８５】
セル４０では、トランジスタ１０２のゲートが浮遊状態にあると、配線２０３の電位がローレベルからハイレベルに変化するのに伴い、スイッチとして機能するトランジスタ１０２のソースとゲートの間に形成される容量Ｃｇｓにより、トランジスタ１０２のゲートの電位が上昇する。そして、そのトランジスタ１０２のゲートの電位の上昇幅は、トランジスタ１０２のゲートに入力された電位のレベルによって異なる。
【００８６】
具体的に、セル４０に書き込まれたデータの電位がローレベルである場合、トランジスタ１０２は弱反転モードの状態にあるため、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓには、トランジスタ１０２のゲートの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。
【００８７】
一方、セル４０に書き込まれたデータの電位がハイレベルである場合、トランジスタ１０２は強反転モードの状態にあるため、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、トランジスタ１０２のチャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、トランジスタ１０２のゲートの電位がハイレベルである場合、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓが、トランジスタ１０２のゲートの電位がローレベルである場合よりも大きいこととなる。
【００８８】
よって、セル４０に書き込まれたデータの電位がハイレベルである場合の方が、データの電位がローレベルである場合よりも、配線２０３の電位の変化に伴い、トランジスタ１０２のゲートの電位をより高く上昇させるというブースティング効果を得ることができる。よって、セル４０に書き込まれたデータの電位がローレベルである場合に、配線２０２に入力された信号の電位に対して、トランジスタ１０１の閾値電圧分、トランジスタ１０２のゲートの電位が降下していたとしても、ブースティング効果によりトランジスタ１０２のゲートの電位を上昇させることができるので、スイッチとして機能するトランジスタ１０２をオンにすることができ、トランジスタ１０２のスイッチング速度を向上させることができる。また、セル４０に書き込まれたデータの電位がローレベルである場合には、スイッチとして機能するトランジスタ１０２をオフのまま維持することができる。
【００８９】
次に、図３に示す回路１４の動作の一例を、図５のタイミングチャートを用いて説明する。
【００９０】
図５において、時刻Ｔ１〜時刻Ｔ３は、セル４０、５０にコンフィギュレーションデータを格納する期間であり、時刻Ｔ３〜時刻Ｔ４は、当該コンフィギュレーションデータに基づいて、図１（Ａ）における回路１２をテスト回路として動作させる期間であり、時刻Ｔ５から時刻Ｔ１１は、回路１２を拡張回路、具体的にはキャッシュメモリとして動作させる期間である。
【００９１】
時刻Ｔ１〜時刻Ｔ２において、配線２０１の電位をハイレベルとし、配線２０２の電位をハイレベル、配線２０４の電位をローレベルとする。これにより、配線２０２の電位（ハイレベル）がトランジスタ１０１を介してトランジスタ１０２のゲートに供給され、配線２０４の電位（ローレベル）がトランジスタ１０４を介してトランジスタ１０５のゲートに供給される。その後、時刻Ｔ２〜時刻Ｔ３において、配線２０１の電位をローレベルとする。これにより、セル５０におけるトランジスタ１０５のゲートには第２のデータとしてローレベルのデータが、セル４０におけるトランジスタ１０２のゲートには第２のデータの反転データとしてハイレベルのデータが格納される。
【００９２】
時刻Ｔ３〜時刻Ｔ４において、回路１２は、セル４０、５０に格納されたデータをコンフィギュレーションデータとして、テスト回路として動作する。具体的には、トランジスタ１０２が導通状態となり、配線２０３と配線２０６とがセル４０を介して導通状態となる。また、トランジスタ１０５が非導通状態となり、配線２０５と配線２０６とは非導通状態となる。なお、ここでは配線Ｄおよび配線ＤＢはローレベルとしておく。このように、配線２０３と配線２０６とが導通状態であり、配線２０５と配線２０６が非導通状態となった回路１４を、テスト回路として用いることができる。
【００９３】
次に、セル４０、５０に格納されたデータをタグデータとして、回路１４をキャッシュメモリとして動作させる期間である時刻Ｔ５から時刻Ｔ１１について説明する。
【００９４】
時刻Ｔ５〜時刻Ｔ６において、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、その出力をハイインピーダンス状態としておく。この時、配線２０６はハイレベルとなる。また、セル４０は導通状態、セル５０は非導通状態であり、配線２０３はハイレベルとなる。なお、セル４０が導通状態であるとは、配線２０３と配線２０６が導通状態であることを指す。また、セル５０が導通状態であるとは、配線２０５と配線２０６が導通状態であることを指す。
【００９５】
時刻Ｔ６〜時刻Ｔ７において、配線Ｄをハイレベル、配線ＤＢをローレベルとする。この時、配線２０３はローレベルとなり、セル４０を介して、配線２０６もローレベルとなる。これは、配線Ｄに供給された第１のデータ（ハイレベル）と、セル５０に格納された第２のデータ（ローレベル）とが不一致であることを示す。
【００９６】
時刻Ｔ７〜時刻Ｔ８において、配線Ｄをローレベル、配線ＤＢをローレベルとすると、配線２０６はローレベルを維持する。
【００９７】
時刻Ｔ８〜時刻Ｔ９において、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、その出力をハイインピーダンス状態としておく。この時、配線２０６はハイレベルとなる。なお、セル４０は導通状態、セル５０は非導通状態であり、配線２０３はハイレベルとなる。
【００９８】
時刻Ｔ９〜時刻Ｔ１０において、配線Ｄをローレベル、配線ＤＢをハイレベルとする。この時、配線２０５はローレベルとなる。また、配線２０６はハイレベルを維持し、セル４０を介して、配線２０３もハイレベルとなる。これは、配線Ｄに供給された第１のデータ（ローレベル）と、セル５０に格納された第２のデータ（ローレベル）とが一致することを示す。
【００９９】
時刻Ｔ１０〜時刻Ｔ１１において、配線Ｄをローレベル、配線ＤＢをローレベルとすると、配線２０６はハイレベルを維持する。
【０１００】
上記の通り、２つのセル（セル４０およびセル５０）を一組として、これらにそれぞれ第２のデータおよび第２のデータの反転データを格納し、配線Ｄから第１のデータを、配線ＤＢから第１のデータの反転データを供給することで、第１のデータと第２のデータとが一致するか否かを判断する比較回路を構成することができる。ここで、第１のデータをプロセッサから発行されるアドレスの上位ビット、第２のデータを前記アドレスの下位ビットで指定されるキャッシュメモリのラインにおけるタグフィールドに格納されたタグデータとすることで、回路１２をキャッシュメモリのタグフィールド及び比較回路とすることができる。
【０１０１】
なお、配線２０６の電位を直接タグデータの一致信号として用いることもできるし、配線２０６の電位をＰＬＥに入力し、当該ＰＬＥの出力信号を一致信号として用いることもできる。後者の場合、配線２０６からの信号の遅延を極力避けるため、配線２０６または配線２０６と接続された配線が、ＰＬＥが有する論理回路の一部を経由しない構成とすることができる。すなわち、配線２０６からの入力信号が一部の論理回路をバイパスして出力信号とされる回路を、ＰＬＥが有する構成とすることができる。
【０１０２】
なお、本実施の形態においては、回路１４をキャッシュメモリとして用いる例について説明したが、本発明の一態様はこれに限られず、回路１４をＴＬＢのタグメモリ、分岐予測回路に適用することもできる。
【０１０３】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路として用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【０１０４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０５】
（実施の形態４）
本実施の形態では、図３に示した回路１４の、別の構成の一例について説明する。
【０１０６】
図６（Ａ）に、回路１４の構成の一例を示す。図３における回路１４とは、トランジスタ１０７、１０８がｐチャネル型トランジスタである点、トランジスタ１０７と接続された所定の電位が供給される配線、およびトランジスタ１０８と接続された所定の電位が供給される配線が高電位電源線である点、トランジスタ１０９がｎチャネル型トランジスタである点、トランジスタ１０９と接続された所定の電位が供給される配線が、低電位電源線（ここでは接地線）である点において異なる。この場合においても、回路１４をキャッシュメモリとして用いることができる。
【０１０７】
回路１２がテスト回路として機能する際の動作は、図３と同様であるため、説明は省略する。
【０１０８】
回路１２がキャッシュメモリとして用いられる場合について説明する。まず、配線２０７を所定の電位にしてトランジスタ１０９をオンすることにより配線２０６の電位をローレベルとする。その後、トランジスタ１０７のゲートと接続された配線Ｄに第１のデータが入力され、トランジスタ１０８のゲートと接続された配線ＤＢに第１のデータの反転データが入力される。ここで、セル５０に第２のデータが格納されており、セル４０に第２のデータの反転データが格納されているとすると、第１のデータと第２のデータが等しい場合は、配線２０６の電位はローレベルを維持し、第１のデータと第２のデータが異なる場合は、配線２０６はハイレベルとなる。
【０１０９】
具体例として、第２のデータがハイレベルの場合、すなわち、セル５０に第２のデータとしてハイレベル、セル４０に第２のデータの反転データとしてローレベルが格納されている場合を考える。この場合、トランジスタ１０２は非導通状態、トランジスタ１０５は導通状態となっている。ここで、配線Ｄに第１のデータとしてハイレベルを供給し、配線ＤＢに第１のデータの反転データとしてローレベルを供給すると、トランジスタ１０７は非導通状態、トランジスタ１０８は導通状態となり、配線２０６と高電位電源線が導通状態となる。これにより、配線２０６の電位はハイレベルとなる。これは、第１のデータと第２のデータとが一致することを示す。また、配線Ｄに第１のデータとしてローレベル、配線ＤＢに第１のデータの反転データとしてハイレベルを供給すると、トランジスタ１０７は導通状態、トランジスタ１０８は非導通状態となり、配線２０６の電位はローレベルを維持する。これは、第１のデータと第２のデータとが不一致であることを示す。
【０１１０】
さらに、第２のデータがローレベルの場合、すなわち、セル５０に第２のデータとしてローレベル、セル４０に第２のデータの反転データとしてハイレベルが格納されている場合を考える。この場合、トランジスタ１０２は導通状態、トランジスタ１０５は非導通状態となっている。ここで、配線Ｄに第１のデータとしてハイレベルを供給し、配線ＤＢに第１のデータの反転データとしてローレベルを供給すると、トランジスタ１０７は非導通状態、トランジスタ１０８は導通状態となり、配線２０６の電位はローレベルを維持する。これは、第１のデータと第２のデータとが不一致であることを示す。また、第１のデータがローレベル、すなわち第２のデータと一致する場合、配線Ｄに第１のデータとしてローレベル、配線ＤＢに第１のデータの反転データとしてハイレベルを供給すると、トランジスタ１０７は導通状態、トランジスタ１０８は非導通状態となり、配線２０６と高電位電源線が導通状態となる。これにより、配線２０６の電位はハイレベルとなる。これは、第１のデータと第２のデータとが一致することを示す。
【０１１１】
従って、図６（Ａ）の回路１４においても、２つのセル（セル４０およびセル５０）を一組として、これらにそれぞれ第２のデータおよび第２のデータの反転データを格納し、配線ＤおよびＤＢから第１のデータおよび第１のデータの反転データを供給することで、第１のデータと第２のデータとが一致するか否かを判断する比較回路を構成することができる。ここで、第１のデータをプロセッサから発行されるアドレスの上位ビット、第２のデータを前記アドレスの下位ビットで指定されるキャッシュメモリのラインにおけるタグフィールドに格納されたタグデータとすることで、回路１２をキャッシュメモリのタグフィールド及び比較回路とすることができる。
【０１１２】
なお、ラッチ回路６０に代えて、図６（Ｂ）に示すラッチ回路７０を有する構成とすることもできる。ラッチ回路７０は、インバータ１１２、１１３を有し、インバータ１１２の入力端子は配線２０６と接続され、出力端子はインバータ１１３の入力端子と接続されている。また、インバータ１１３の出力端子は、配線２０６と接続されている。このような構成とすることにより、配線２０６の電位がハイレベルであってもローレベルであってもその電位を保持することができ、配線２０６がフロート状態となることをより効果的に防ぐことができる。
【０１１３】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路として用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【０１１４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１１５】
（実施の形態５）
本実施の形態では、図３に示した回路１４の、別の構成の一例について説明する。
【０１１６】
図７における回路１４は、セル４０、５０を有する回路３０を複数有する点において図３と異なる。その他の部分については図３と同様であるため、説明を省略する。
【０１１７】
回路１４は、回路３０−１〜回路３０−ｍ（ｍは２以上の自然数）を有し、回路３０−１〜回路３０−ｍは、それぞれセル４０−１〜セル４０−ｍ、およびセル５０−１〜セル５０−ｍを有する。そして、セル４０−１〜セル４０−ｍは、それぞれトランジスタ１０１、１０２、１２０および容量素子１０３を有する。また、セル５０−１〜セル５０−ｍは、それぞれトランジスタ１０４、１０５、１２１および容量素子１０６を有する。そして、各セルは、複数の配線２０１−１〜配線２０１−ｍのいずれか、および複数の配線２１０−１〜配線２１０−ｍのいずれかと接続されている。
【０１１８】
セル４０−１が有するトランジスタ１０１のゲートと、セル５０−１が有するトランジスタ１０４のゲートは、配線２０１−１と接続されている。セル４０−ｍが有するトランジスタ１０１のゲートと、セル５０−ｍが有するトランジスタ１０４のゲートは、配線２０１−ｍと接続されている。セル４０−１が有するトランジスタ１２０のゲートと、セル５０−１が有するトランジスタ１２１のゲートは、配線２１０−１と接続されている。セル４０−ｍが有するトランジスタ１２０のゲートと、セル５０−ｍが有するトランジスタ１２１のゲートは、配線２１０−ｍと接続されている。このような構成とすることにより、格納されたコンフィギュレーションデータに関わらず、セル４０−１〜セル４０−ｍ、セル５０−１〜セル５０−ｍの導通／非導通を制御することができ、回路３０−１〜回路３０−ｍのうち、特定の回路３０のみを選択することができる。これによって、各回路３０−１〜回路３０−ｍをそれぞれキャッシュメモリのラインに対応させ、回路１４を複数のラインを有するキャッシュメモリとして用いることができる。この場合、配線２１０−１〜２１０−ｍの電位を制御して回路３０−１〜回路３０−ｍのうち特定の回路３０を選択することにより、ラインごとにアドレスの上位ビットとタグデータの比較を行うことができる。
【０１１９】
次に、図７に示す回路１４の動作の一例について、図８を用いて説明する。
【０１２０】
図８において、時刻Ｔ１〜時刻Ｔ３は、セル４０、５０にコンフィギュレーションデータを格納する期間であり、時刻Ｔ４〜時刻Ｔ６は、当該コンフィギュレーションデータに基づいて、図１（Ａ）における回路１２をテスト回路として動作させる期間であり、時刻Ｔ７〜時刻Ｔ１９は、回路１２を拡張回路、具体的にはキャッシュメモリとして動作させる期間である。
【０１２１】
まず、セル４０、５０にデータを格納する期間である時刻Ｔ１〜時刻Ｔ３について説明する。
【０１２２】
時刻Ｔ１〜時刻Ｔ２において、配線２０１−１の電位をハイレベルとし、配線２０２の電位をハイレベル、配線２０４の電位をローレベルとする。これにより、セル４０−１においては配線２０２の電位（ハイレベル）がトランジスタ１０１を介してトランジスタ１０２のゲートに供給され、セル５０−１においては配線２０４の電位（ローレベル）がトランジスタ１０４を介してトランジスタ１０５のゲートに供給される。よって、セル５０−１におけるトランジスタ１０５のゲートには第２のデータとしてローレベルのデータが、セル４０−１におけるトランジスタ１０２のゲートには第２のデータの反転データとしてハイレベルのデータが格納される。
【０１２３】
時刻Ｔ２〜時刻Ｔ３において、配線２０１−１の電位をローレベルとし、配線２０１−ｍの電位をハイレベルとし、配線２０２の電位をローレベル、配線２０４の電位をハイレベルとする。これにより、セル４０−ｍにおいては配線２０２の電位（ローレベル）がトランジスタ１０１を介してトランジスタ１０２のゲートに供給され、セル５０−ｍにおいては配線２０４の電位（ハイレベル）がトランジスタ１０４を介してトランジスタ１０５のゲートに供給される。よって、セル５０−ｍにおけるトランジスタ１０５のゲートには第２のデータとしてハイレベルのデータが、セル４０−ｍにおけるトランジスタ１０２のゲートには第２のデータの反転データとしてローレベルのデータが格納される。
【０１２４】
次に、図１（Ａ）における回路１２をテスト回路として動作させる期間である時刻Ｔ４〜時刻Ｔ６について説明する。ここで、配線Ｄ、配線ＤＢの電位はローレベルとしておく。
【０１２５】
時刻Ｔ４〜時刻Ｔ５において、配線２１０−１の電位をハイレベル、配線２１０−ｍの電位をローレベルとする。この時、セル４０−１におけるトランジスタ１２０と、セル５０−１におけるトランジスタ１２１は導通状態となる。ここで、セル４０−１のトランジスタ１０２は導通状態、セル５０−１のトランジスタ１０５は非導通状態であり、配線２０３と配線２０６はセル４０−１を介して導通状態となる。
【０１２６】
時刻Ｔ５〜時刻Ｔ６において、配線２１０−１の電位をローレベル、配線２１０−ｍの電位をハイレベルとする。この時、セル４０−ｍにおけるトランジスタ１２０と、セル５０−ｍにおけるトランジスタ１２１は導通状態となる。ここで、セル４０−ｍのトランジスタ１０２は非導通状態、セル５０−ｍのトランジスタ１０５は導通状態であり、配線２０５と配線２０６はセル５０−ｍを介して導通状態となる。
【０１２７】
このように、配線２０３と配線２０６とがセル４０−１を介して導通状態であり、配線２０５と配線２０６とがセル５０−ｍを介して導通状態である回路１４を、テスト回路として用いることができる。
【０１２８】
次に、セル４０、５０に格納されたデータをタグデータとして、回路１４をキャッシュメモリとして動作させる期間である時刻Ｔ７から時刻Ｔ１９について説明する。
【０１２９】
時刻Ｔ７〜時刻Ｔ８において、配線２１０−１の電位をハイレベル、配線２１０−ｍの電位をローレベルとする。また、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、当該ＰＬＥの出力をハイインピーダンスとしておく。この時、配線２０６の電位はハイレベルとなる。また、セル４０−１は導通状態、セル５０−１は非導通状態であるため、配線２０３の電位はハイレベルとなる。
【０１３０】
時刻Ｔ８〜時刻Ｔ９において、配線Ｄの電位をハイレベル、配線ＤＢの電位をローレベルとする。この時、配線２０３の電位はローレベルとなる。また、トランジスタ１０２およびトランジスタ１２０が導通状態であるため、配線２０６の電位もローレベルとなる。これは、配線Ｄに供給された第１のデータ（ハイレベル）と、セル５０−１に格納された第２のデータ（ローレベル）とが不一致であることを示す。
【０１３１】
時刻Ｔ９〜時刻Ｔ１０において、配線Ｄの電位をローレベル、配線ＤＢの電位をローレベルとすると、配線２０６の電位はローレベルを維持する。
【０１３２】
時刻Ｔ１０〜時刻Ｔ１１において、配線２１０−１の電位をハイレベル、配線２１０−ｍの電位をローレベルとする。また、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、当該ＰＬＥの出力をハイインピーダンスとしておく。この時、配線２０６の電位はハイレベルとなる。セル４０−１は導通状態、セル５０−１は非導通状態であるため、配線２０３の電位はハイレベルとなる。
【０１３３】
時刻Ｔ１１〜時刻Ｔ１２において、配線Ｄの電位をローレベル、配線ＤＢの電位をハイレベルとする。この時、配線２０５の電位はローレベルとなる。また、配線２０６の電位はハイレベルに維持され、セル４０−１におけるトランジスタ１０２およびトランジスタ１２０は導通状態であるため、配線２０３の電位もハイレベルとなる。これは、配線Ｄに供給された第１のデータ（ローレベル）と、セル５０−１に格納された第２のデータ（ローレベル）とが一致することを示す。
【０１３４】
時刻Ｔ１２〜時刻Ｔ１３において、配線Ｄの電位をローレベル、配線ＤＢの電位をローレベルとすると、配線２０６の電位はハイレベルを維持する。
【０１３５】
時刻Ｔ１３〜時刻Ｔ１４において、配線２１０−１の電位をローレベル、配線２１０−ｍをハイレベルとする。また、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、当該ＰＬＥの出力をハイインピーダンスとしておく。この時、配線２０６の電位はハイレベルとなる。なお、セル５０−ｍは導通状態、セル４０−ｍは非導通状態であるため、配線２０５の電位はハイレベルとなる。
【０１３６】
時刻Ｔ１４〜時刻Ｔ１５において、配線Ｄの電位をハイレベル、配線ＤＢの電位をローレベルとする。この時、配線２０３の電位はローレベルとなる。また、配線２０６の電位はハイレベルに維持され、セル５０−ｍにおけるトランジスタ１０５およびトランジスタ１２１は導通状態であるため、配線２０５の電位もハイレベルとなる。これは、配線Ｄに供給された第１のデータ（ハイレベル）と、セル５０−ｍに格納された第２のデータ（ハイレベル）とが一致することを示す。
【０１３７】
時刻Ｔ１５〜時刻Ｔ１６において、配線Ｄの電位をローレベル、配線ＤＢの電位をローレベルとすると、配線２０６の電位はハイレベルを維持する。
【０１３８】
時刻Ｔ１６〜時刻Ｔ１７において、配線２１０−１の電位をローレベル、配線２１０−ｍの電位をハイレベルとする。また、配線２０７の電位をローレベルとする。なお、配線２０３、２０５に信号を供給するＰＬＥが存在する場合は、当該ＰＬＥの出力をハイインピーダンスとしておく。この時、配線２０６の電位はハイレベルとなる。なお、セル５０−ｍは導通状態、セル４０−ｍは非導通状態であるため、配線２０５の電位はハイレベルとなる。
【０１３９】
時刻Ｔ１７〜時刻Ｔ１８において、配線Ｄの電位をローレベル、配線ＤＢの電位をハイレベルとする。この時、配線２０５の電位はローレベルとなる。また、セル５０−ｍにおけるトランジスタ１０５およびトランジスタ１２１は導通状態であるため、配線２０６の電位もローレベルとなる。これは、配線Ｄに供給された第１のデータ（ローレベル）と、セル５０−ｍに格納された第２のデータ（ハイレベル）とが不一致であることを示す。
【０１４０】
時刻Ｔ１８〜時刻Ｔ１９において、配線Ｄの電位をローレベル、配線ＤＢの電位をローレベルとすると、配線２０６はローレベルを維持する。
【０１４１】
上記の通り、２つのセル（セル４０およびセル５０）を一組として、これらにそれぞれ第２のデータおよび第２のデータの反転データを格納し、配線Ｄから第１のデータを、配線ＤＢから第１のデータの反転データを供給することで、第１のデータと第２のデータとが一致するか否かを判断する比較回路を構成することができる。ここで、第１のデータをプロセッサから発行されるアドレスの上位ビット、第２のデータを前記アドレスの下位ビットで指定されるキャッシュメモリのラインにおけるタグフィールドに格納されたタグデータとすることで、回路１２をキャッシュメモリのタグフィールド及び比較回路とすることができる。
【０１４２】
なお、本実施の形態においては、回路１４をキャッシュメモリとして用いる例について説明したが、本発明の一態様はこれに限られず、回路１４をＴＬＢのタグメモリや分岐予測回路などに適用することもできる。
【０１４３】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路として用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【０１４４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４５】
（実施の形態６）
本実施の形態では、図３に示した回路１４の、別の構成の一例について説明する。
【０１４６】
図９における回路１４は、セル４０、５０を有する回路３０と、回路３０と接続された配線２０６を複数有する点において図３と異なる。なお、その他の部分については図３と同様であるため、説明は省略する。
【０１４７】
図９に示す回路１４は、回路３０−１〜回路３０−ｍを有し、回路３０−１〜回路３０−ｍは、それぞれセル４０−１〜セル４０−ｍのいずれか、およびセル５０−１〜セル５０−ｍのいずれかを有する。そして、セル４０−１〜セル４０−ｍは、それぞれトランジスタ１０１、１０２および容量素子１０３を有する。また、セル５０−１〜セル５０−ｍは、それぞれトランジスタ１０４、１０５および容量素子１０６を有する。そして、各セルは、複数の配線２０１−１〜配線２０１−ｍのいずれかと接続されている。
【０１４８】
また、回路１４は、複数の配線２０６を複数有し、それぞれが回路３０と接続された構成を有する。具体的には、回路１４は回路３０−１〜回路３０−ｍと、配線２０６−１〜配線２０６−ｍと、を有し、回路３０−１は配線２０６−１と接続され、回路３０−ｍは配線２０６−ｍと接続された構成を有する。また、配線２０６−１はラッチ回路６０−１およびトランジスタ１０９−１と接続され、配線２０６−ｍはラッチ回路６０−ｍおよびトランジスタ１０９−ｍと接続されている。また、トランジスタ１０９−１のゲートは、配線２０７−１と接続され、トランジスタ１０９−ｍのゲートは、配線２０７−ｍと接続されている。なお、セル４０−１〜セル４０−ｍ、セル５０−１〜セル５０−ｍ、ラッチ回路６０−１〜ラッチ回路６０−ｍの構成は、それぞれ図３におけるセル４０、５０、ラッチ回路６０と同様であるため、説明は省略する。
【０１４９】
図９の構成においては、各回路３０−１〜回路３０−ｍをそれぞれキャッシュメモリのラインに対応させ、回路１４を複数のラインを有するキャッシュメモリとして用いることができる。また、回路３０−１と接続された配線２０６−１、および回路３０−ｍと接続された配線２０６−ｍを有することにより、第１のデータと第２のデータとが一致するか否かを判断する比較回路を複数構成することができ、配線２０６−１〜配線２０６−ｍからの信号を行毎の一致信号として用いることができる。よって、プロセッサからアクセス要求があったアドレスの上位ビットを配線Ｄに第１のデータとして入力した際に、当該アドレスに対応するデータが各ラインに格納されているか否かを一括で検出することができる。この場合、回路１４をフル連想方式のキャッシュメモリのタグメモリや、分岐予測回路におけるＣＡＭとして用いることができる。
【０１５０】
本発明の一態様に係る装置では、回路１１の動作状態を試験する際にテスト回路として用いた回路１２を、回路１１の通常動作時においては拡張回路として用いることができる。従って、装置１０において、回路１１の通常の動作時に不要となる回路の面積規模を縮小することができる。
【０１５１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１５２】
（実施の形態７）
本実施の形態では、実施の形態１〜６に示す回路１４の、さらに具体的な構成の一例について説明する。
【０１５３】
図１０に示す回路１４は、図３、４、６、７、９に示す回路構成を有するセルアレイ３００と、配線２１０への電位の供給を制御することができる機能を有する駆動回路３１０と、配線２０２、２０４へのデータを含む信号の供給を制御することができる機能を有する駆動回路３２０と、配線２０１への電位の供給を制御することができる機能を有する駆動回路３３０とを有する。
【０１５４】
駆動回路３２０は、データを含む信号Ｓｉｇをサンプリングするタイミングを制御することができる機能を有する、シフトレジスタやデコーダなどによって構成される回路３２１と、回路３２１で定められたタイミングに従って、上記信号のサンプリングを行うことができる機能を有する回路３２２と、サンプリングされた上記信号の、配線２０２、２０４への供給をそれぞれ制御することができる機能を有する複数のスイッチ３２３とを有する。図１０では、スイッチ３２３として、信号ＷＥに従ってハイインピーダンス状態となるスリーステートバッファを用いる場合を例示する。
【０１５５】
具体的に、図１０では、信号ＷＥの電位がハイレベルのとき、スイッチ３２３は、入力端子に入力された信号と同じ論理レベルを有する信号を、配線２０２、２０４に与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３２３はハイインピーダンス状態となり、入力端子に入力された信号は、配線２０２、２０４に与えられない。
【０１５６】
回路１４をキャッシュメモリとして用いる場合には、図１０に示すように、駆動回路３２０は、キャッシュメモリのデータ幅に合わせて、並列にデータをセルアレイ３００に供給できる構成であることが好ましい。
【０１５７】
また、駆動回路３１０は、配線２１０の電位を制御することで、セルアレイ３００が有する複数の回路３０から、配線２０３、２０５と一の配線２０６（図３、６、７、９参照）との間の接続構造を定める一の回路３０を、選択する機能を有する。また、駆動回路３１０は、配線２１０の電位を制御することで、セルアレイ３００が有する複数の回路３０から、データが読み出される一の回路３０を、選択する機能を有する。
【０１５８】
具体的に、図１０に示す駆動回路３１０は、複数の回路３０のうち一部の回路３０を選択するための信号を生成する機能を有する回路３１１と、配線ＣＯＮＴＥＸＴ１乃至配線ＣＯＮＴＥＸＴｙに入力される信号に従って、選択された一部の回路３０のうち一の回路３０を選択する機能を有する複数の回路３１２とを有する。回路３１１として、例えばデコーダを用いることができる。また、回路３１２として、例えばＡＮＤ回路を用いることができる。
【０１５９】
図１０に示す駆動回路３１０において、回路構成を含むデータが記憶された複数の回路３０のうち、一の回路３０を選択するには、回路３１１から出力される信号の電位を全てハイレベルにし、配線ＣＯＮＴＥＸＴ１乃至配線ＣＯＮＴＥＸＴｙのうち、選択される一の回路３０に対応する配線ＣＯＮＴＥＸＴに供給する電位のみをハイレベルにすれば良い。なお、図１０では、回路３１１から出力される信号の電位を全てハイレベルにするか否かの制御が、配線ＡＬＬＥＮから回路３１１に供給される電位に従って行われる構成を例示している。
【０１６０】
一の回路３０が選択されることで、複数の配線２０３、２０５と一の配線２０６との間の接続構造が定められる。また、駆動回路３１０により一の回路３０が選択された状態で、図３等に示したトランジスタ１０９をオンにして、配線２０６に所定の電位を供給することで、選択された回路３０のデータを配線２０３、２０５に出力することができる。
【０１６１】
また、図１０に示す駆動回路３１０において、配線ＣＡＤＲから供給される、アドレスを情報として含む信号を回路３１１でデコードすることで、複数の回路３０のうち、データが読み出される一の回路３０が選択される。
【０１６２】
駆動回路３３０は、配線２０１の電位を制御することで、セルアレイ３００が有する複数の回路３０から、データが入力される一の回路３０を選択する機能を有する。具体的に、図１０に示す駆動回路３３０は、複数の回路３０から一の回路３０を選択するための信号を生成する機能を有する回路３３１を有する。回路３３１として、例えばデコーダを用いることができる。そして、図１０に示す駆動回路３３０において、一の回路３０を選択するには、配線ＷＡＤＲから供給される、アドレスを情報として含む信号を回路３３１でデコードすることで、データが入力される一の回路３０が選択される。
【０１６３】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６４】
（実施の形態８）
本実施の形態では、図１に示す回路１２の具体的な構成の一例について説明する。
【０１６５】
図１１（Ａ）に、回路１２の構成の一部を例示する。図１１（Ａ）では、複数の回路１５を有する第１の列８０−１と、複数の回路１５を有する第２の列８０−２と、複数の回路１５を有する第３の列８０−３とが、回路１２に設けられている。図１１（Ａ）では、図面に向かって左側から順に、第１の列８０−１、第２の列８０−２、及び第３の列８０−３が、並列に配置されている場合を例示している。
【０１６６】
また、回路１２は、複数の配線１４２と、複数の配線１４３と、複数の配線１４４と、複数の配線１４５と、複数の配線１４６と、複数の配線１４７と、複数の配線１４８とを有する。
【０１６７】
そして、第１の列８０−１が有する各回路１５の第１出力端子は、複数の配線１４２のいずれか一つに、それぞれ電気的に接続されている。第１の列８０−１が有する各回路１５の第２出力端子は、複数の配線１４３のいずれか一つに、それぞれ電気的に接続されている。
【０１６８】
また、第２の列８０−２が有する各回路１５の第１出力端子は、複数の配線１４５のいずれか一つに、それぞれ電気的に接続されている。第２の列８０−２が有する各回路１５の第２出力端子は、複数の配線１４６のいずれか一つに、それぞれ電気的に接続されている。
【０１６９】
また、第３の列８０−３が有する各回路１５の第１出力端子は、複数の配線１４４のいずれか一つに、それぞれ電気的に接続されている。第３の列８０−３が有する各回路１５の第２出力端子は、複数の配線１４８のいずれか一つに、それぞれ電気的に接続されている。
【０１７０】
なお、各回路１５が有する第１出力端子の数と、第２出力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方とも複数であっても良い。ただし、第１出力端子が複数であっても、第２出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一の列が有する回路１５の数がＹ（Ｙは自然数）であるならば、回路１２は、第１出力端子に接続されるＹ本の配線と、第２出力端子に接続されるＹ本の配線とを、少なくとも有する。
【０１７１】
そして、第１の列８０−１は、複数の配線１４２と複数の配線１４３の間に配置されている。第２の列８０−２は、複数の配線１４５と複数の配線１４６の間に配置されている。第３の列８０−３は、複数の配線１４４と複数の配線１４８の間に配置されている。
【０１７２】
さらに、第２の列８０−２が有する各回路１５の第１出力端子に接続された複数の配線１４５は、第１の列８０−１と第２の列８０−２の間と、第１の列８０−１と、図１１（Ａ）の図面に向かって第１の列８０−１の左側に配置される回路１５の列（図示せず）の間とに、跨るように配置されている。第３の列８０−３が有する各回路１５の第１出力端子に接続された複数の配線１４４は、第１の列８０−１と第２の列８０−２の間と、第２の列８０−２と第３の列８０−３の間とに、跨るように配置されている。また、図１１（Ａ）の図面に向かって第３の列８０−３の右側に配置される各回路１５（図示せず）の、第１出力端子に接続された複数の配線１４７は、第２の列８０−２と第３の列８０−３の間と、第３の列８０−３と第３の列８０−３の右側に配置される回路１５の列（図示せず）の間とに、跨るように配置されている。
【０１７３】
すなわち、第Ｎの列（Ｎは３以上の自然数）に着目すると、上記列が有する各回路１５の第１出力端子に接続された複数の配線は、第Ｎの列と第（Ｎ−１）の列の間と、第（Ｎ−１）の列と第（Ｎ−２）の列の間とに、跨るように配置されている。なお、Ｎが２である場合、第２の列が有する各回路１５の第１出力端子に電気的に接続された複数の配線は、第２の列と第１の列の間と、第１の列とＩＯの間とに、跨るように配置される。上記ＩＯは、回路１２外部から回路１５への信号の入力、または回路１５から回路１２外部への信号の出力を制御する、インターフェースとしての機能を有する。
【０１７４】
また、本発明の一態様では、第（Ｎ−１）の列（Ｎは３以上の自然数）に着目すると、上記列が有する各回路１５の第１出力端子に電気的に接続された複数の配線と、第Ｎの列が有する各回路１５の第１出力端子に電気的に接続された複数の配線と、第（Ｎ−２）の列が有する各回路１５の第２出力端子に電気的に接続された複数の配線とが、回路４１０を介して、第（Ｎ−１）の列が有する各回路１５の複数の入力端子に電気的に接続されている。
【０１７５】
具体的に、図１１（Ａ）の場合、例えば、第２の列８０−２が有する各回路１５の第１出力端子に電気的に接続された複数の配線１４５と、第３の列８０−３が有する各回路１５の第１出力端子に電気的に接続された複数の配線１４４と、第１の列８０−１が有する各回路１５の第２出力端子に電気的に接続された複数の配線１４３とが、回路４１０を介して、第２の列８０−２が有する各回路１５の複数の入力端子に電気的に接続されている。
【０１７６】
図１１（Ｂ）に、図１１（Ａ）に示した、複数の配線１４３、複数の配線１４４、及び複数の配線１４５と、第２の列８０−２が有する各回路１５の複数の入力端子との、電気的な接続を制御する回路４１０の回路図を、抜き出して示す。図１１（Ｂ）において、複数の配線１４８は、第２の列８０−２が有する一の回路１５の複数の入力端子に、それぞれ電気的に接続されている。
【０１７７】
そして、回路４１０は、図３、６、７、９にて例示した構成の回路１４を複数有する。図１１（Ｃ）に、図１１（Ｂ）に示した回路４１０のより具体的な構成例を示す。図１１（Ｂ）に示した回路４１０は、図１１（Ｃ）に示すように、３つのセル４０を有する。
【０１７８】
なお、図１１（Ｃ）では、３本の配線１４８に対応する回路４１０を例示しているため、回路４１０が３つのセル４０を有する場合が図示されている。回路４１０が有するセル４０の数は、回路１５が有する複数の入力端子の数に従って、定めることができる。
【０１７９】
また、図１１（Ｂ）及び図１１（Ｃ）では、複数の配線１４３、複数の配線１４４、及び複数の配線１４５と、複数の配線１４８との電気的な接続を制御する回路４１０を代表例として図示しているが、図１１（Ａ）において複数の配線と複数の配線の電気的な接続を制御する他の回路４１０も、同様の構成を有するものとする。
【０１８０】
次いで、図１１（Ｃ）に示す回路４１０の、さらに具体的な構成例を図１２に示す。図１２では、複数の配線１４３、複数の配線１４４、及び複数の配線１４５と、回路４１０との接続関係をより詳細に示している。図１２に示すように、各セル４０は、複数の配線１４３、複数の配線１４４、及び複数の配線１４５の全てと、複数の配線１４８の一つとの間の導通状態を制御する。
【０１８１】
図３、６、７、９に示す回路１４を図１２に用いる場合、図１２に示す複数の配線１４３〜１４５は、配線２０３、２０５等に相当し、図１２に示す配線１４８は、配線２０６に相当する。また、図１１（Ｃ）におけるセル４０は、セル５０に置き換えることもできる。
【０１８２】
上述したように、本発明の一態様では、回路１５の出力端子に電気的に接続された配線１４３、配線１４４、配線１４５などの複数の配線のうち、一の配線をセル４０、５０に記憶されているデータに従って選択し、選択された当該一の配線と、回路１５の入力端子に電気的に接続された配線１４８などの一の配線とを、上記回路１４により電気的に接続する。そして、本発明の一態様では、上記構成を有する回路１４を含む回路４１０と、回路４１０により導通状態が制御される上記各種配線とを、第１の列８０−１、第２の列８０−２、第３の列８０−３などの回路１５を含む列間に設けることで、図１１（Ａ）に示した回路１２において、第２の列８０−２が有する一の回路１５と、第２の列８０−２が有する別の一の回路１５との間の導通状態を、回路１４により制御することができる。また、第１の列８０−１が有する一の回路１５と第２の列８０−２が有する一の回路１５との間の導通状態を、回路１４により制御することができる。また、第２の列８０−２が有する一の回路１５と第３の列８０−３が有する一の回路１５との間の導通状態を、回路１４により制御することができる。よって、本発明の一態様では、回路１２における設計の自由度を高めつつ、セル４０、５０間の導通状態を制御するスイッチの数を抑えることができる。
【０１８３】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１８４】
（実施の形態９）
本実施の形態では、図１に示す回路１３の具体的な構成の一例について説明する。
【０１８５】
図１３（Ａ）に、回路１５の一形態を例示する。図１３（Ａ）に示す回路１５は、ＬＵＴ（ルックアップテーブル）５６０と、フリップフロップ５６１と、記憶装置５６２と、を有する。ＬＵＴ５６０は、記憶装置５６２が有するデータに従って、行われる論理演算の種類が定められる。具体的に、ＬＵＴ５６０では、上記データに従って、入力端子５６３に与えられた入力信号の論理値に対する出力信号の論理値が定められる。そして、ＬＵＴ５６０からは、上記出力信号の論理値を含む信号が出力される。フリップフロップ５６１は、ＬＵＴ５６０から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子５６４及び第２出力端子５６５から出力する。
【０１８６】
なお、回路１５がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ５６０からの出力信号がフリップフロップ５６１を経由するか否かを選択できるようにしても良い。
【０１８７】
また、データによって、フリップフロップ５６１の種類を定義できる構成にしても良い。具体的には、データによって、フリップフロップ５６１がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【０１８８】
また、図１３（Ｂ）に、回路１５の別の一形態を例示する。図１３（Ｂ）に示す回路１５は、図１３（Ａ）に示した回路１５に、ＡＮＤ回路５６６が追加された構成を有している。ＡＮＤ回路５６６には、フリップフロップ５６１からの信号が、正論理の入力として与えられ、配線２０６（図３、６、７、９に示す）の電位を初期化するための配線２０７の電位が、負論理の入力として与えられている。上記構成により、配線２０７の電位に従って配線２０６の電位が初期化される際に、回路１５からの出力信号が供給される配線を、トランジスタ１０９（図３、６、７、９に示す）と接続された電源線の電位で初期化することができる。よって、回路１５間で大量の電流が流れることを未然に防ぎ、回路１２の破損が引き起こされるのを防ぐことができる。
【０１８９】
また、図１３（Ｃ）に、回路１５の別の一形態を例示する。図１３（Ｃ）に示す回路１５は、図１３（Ａ）に示した回路１５に、マルチプレクサ５６８が追加された構成を有している。また、図１３（Ｃ）に示す回路１５は、記憶装置５６２ａ及び記憶装置５６２ｂで示される二つの記憶装置５６２を有する。ＬＵＴ５６０は、記憶装置５６２ａが有するデータに従って、行われる論理演算の種類が定められる。また、マルチプレクサ５６８は、ＬＵＴ５６０からの出力信号と、フリップフロップ５６１からの出力信号とが入力されている。そして、マルチプレクサ５６８は、記憶装置５６２ｂに格納されているデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ５６８からの出力信号は、第１出力端子５６４及び第２出力端子５６５から出力される。
【０１９０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１９１】
（実施の形態１０）
本発明の一態様にかかる装置１０の、具体的な構成例について説明する。図１４に、装置１０の構成をブロック図で一例として示す。
【０１９２】
図１４に示す装置１０は、回路１１と、回路１２とを有する。回路１１は、制御装置６０１と、演算装置６０２と、メインメモリ６０３と、入力装置６０４と、出力装置６０５、ＩＦ（インターフェース）６０６と、緩衝記憶装置６０７とを有する。回路１２は、回路１３と、回路１４とを有する。
【０１９３】
制御装置６０１は、装置１０が有する演算装置６０２、メインメモリ６０３、入力装置６０４、出力装置６０５、ＩＦ６０６、緩衝記憶装置６０７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。演算装置６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１９４】
なお、図１４では、制御装置６０１と演算装置６０２とを独立したブロックとしてそれぞれ図示しているが、装置１０は、制御装置６０１の機能と、演算装置６０２の機能とを併せ持った中央演算処理装置を、制御装置６０１及び演算装置６０２の代わりに有していても良い。
【０１９５】
メインメモリ６０３は、制御装置６０１において実行される、複数の命令で構成されるアプリケーションなどのプログラムと、演算装置６０２における演算処理に用いられるデータとを、記憶する機能を有する。
【０１９６】
緩衝記憶装置６０７は、演算装置６０２の演算処理の途中で得られたデータ、或いは演算装置６０２の演算処理の結果得られたデータなどを記憶する機能を有する。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。
【０１９７】
入力装置６０４は、装置の外部から入力される命令を、装置１０に送る機能を有する。入力装置６０４として、例えば、キーボード、マウス、タッチパネルなどを用いることができる。
【０１９８】
出力装置６０５は、装置１０の動作状態、アプリケーションなどのプログラムの実行により得られた結果などを、情報として出力する機能を有する。出力装置６０５として、例えば、ディスプレイ、プロジェクタ、プリンタ、プロッター、音声出力装置などを用いることができる。
【０１９９】
ＩＦ６０６は、回路１１と回路１２との間におけるデータの経路に相当する。具体的に、回路１３で生成されたテストパターンは、ＩＦ６０６を介して回路１１に送られる。そして、テストパターンに従って回路１１が動作することで得られた信号は、ＩＦ６０６を介して回路１３に送られる。また、回路１４が、緩衝記憶装置６０７と共にセット連想方式の緩衝記憶装置として機能する場合、回路１４は、緩衝記憶装置６０７と共に、演算装置６０２の演算処理の途中で得られたデータ、或いは演算装置６０２の演算処理の結果得られたデータなどを記憶する機能を有する。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。
【０２００】
制御装置６０１において命令の実行が繰り返されることで、プログラムが実行される。
【０２０１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２０２】
（実施の形態１１）
本発明の一態様に係る装置では、図３、４、６、７、９に示すトランジスタ１０１、１０４のオフ電流が小さいと、データの保持期間を長くすることができる。そのため、トランジスタ１０１、１０４として、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いることが望ましい。
【０２０３】
図１５に、酸化物半導体膜にチャネル形成領域を有するトランジスタ１０１の構成を、一例として示す。図１５（Ａ）には、トランジスタ１０１の上面図を示す。なお、図１５（Ａ）では、トランジスタ１０１のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１５（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１５（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１５（Ｃ）に示す。なお、ここではトランジスタ１０１の構成を示すが、トランジスタ１０４にも同様の構成を適用することができる。
【０２０４】
図１５に示すように、トランジスタ１０１は、絶縁膜７０１上において順に積層された酸化物半導体膜７０２ａ及び酸化物半導体膜７０２ｂと、酸化物半導体膜７０２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜７０３及び導電膜７０４と、酸化物半導体膜７０２ｂ、導電膜７０３及び導電膜７０４上の酸化物半導体膜７０２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜７０２ｃ上に位置する絶縁膜７０５と、ゲート電極としての機能を有し、なおかつ絶縁膜７０５上において酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃと重なる導電膜７０６とを有する。
【０２０５】
また、トランジスタ１０１の、具体的な構成の別の一例を、図１６に示す。図１６（Ａ）には、トランジスタ１０１の上面図を示す。なお、図１６（Ａ）では、トランジスタ１０１のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１６（Ｃ）に示す。
【０２０６】
図１６に示すように、トランジスタ１０１は、絶縁膜７０１上において順に積層された酸化物半導体膜７０２ａ、酸化物半導体膜７０２ｂ、酸化物半導体膜７０２ｃと、酸化物半導体膜７０２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜７０３及び導電膜７０４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜７０２ｃ、導電膜７０３及び導電膜７０４上に位置する絶縁膜７０５と、ゲート電極としての機能を有し、なおかつ絶縁膜７０５上において酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃと重なる導電膜７０６とを有する。
【０２０７】
なお、図１５及び図１６では、積層された酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃを用いるトランジスタ１０１の構成を例示している。トランジスタ１０１が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０２０８】
酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃが順に積層されている半導体膜をトランジスタ１０１が有する場合、酸化物半導体膜７０２ａ及び酸化物半導体膜７０２ｃは、酸化物半導体膜７０２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜７０２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜７０２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２０９】
上記構成の半導体膜をトランジスタ１０１が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、酸化物半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜７０２ｂにチャネル領域が形成される。即ち、酸化物半導体膜７０２ｂと絶縁膜７０５との間に酸化物半導体膜７０２ｃが設けられていることによって、絶縁膜７０５と離隔している酸化物半導体膜７０２ｂに、チャネル領域を形成することができる。
【０２１０】
また、酸化物半導体膜７０２ｃは、酸化物半導体膜７０２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜７０２ｂと酸化物半導体膜７０２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１０１の電界効果移動度が高くなる。
【０２１１】
また、酸化物半導体膜７０２ｂと酸化物半導体膜７０２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１０１の閾値電圧が変動してしまう。しかし、酸化物半導体膜７０２ａは、酸化物半導体膜７０２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜７０２ｂと酸化物半導体膜７０２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１０１の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０２１２】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２１３】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２１４】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜７０２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜７０２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜７０２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０２１５】
具体的に、酸化物半導体膜７０２ａ、酸化物半導体膜７０２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜７０２ａ、酸化物半導体膜７０２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜７０２ａ、酸化物半導体膜７０２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０２１６】
なお、酸化物半導体膜７０２ａ及び酸化物半導体膜７０２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜７０２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０２１７】
３層構造の半導体膜において、酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜７０２ｂが結晶質であることにより、トランジスタ１０１に安定した電気的特性を付与することができるため、酸化物半導体膜７０２ｂは結晶質であることが好ましい。
【０２１８】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０２１９】
例えば、酸化物半導体膜７０２ａ及び酸化物半導体膜７０２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜７０２ａ及び酸化物半導体膜７０２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０２２０】
また、酸化物半導体膜７０２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜７０２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０２２１】
なお、酸化物半導体膜７０２ａ乃至７０２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２２２】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０２２３】
不純物元素を低減することで、高純度化された酸化物半導体膜は膜中のキャリア密度が低減されている。膜中のキャリア密度は、８×１０１１個／ｃｍ３未満、１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上とすることができる。
【０２２４】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０２２５】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０２２６】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０２２７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０２２８】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０２２９】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０２３０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２３１】
また、トランジスタ１０１において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ１０１の移動度及びオン電流を高めることができ、それにより、トランジスタ１０１を用いた装置の高速動作を実現することができる。
【０２３２】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０２３３】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ１０１に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜７０２ｂにまで達していることが、トランジスタ１０１の移動度及びオン電流を高め、装置の高速動作を実現する上で好ましい。
【０２３４】
絶縁膜７０１は、加熱により酸素の一部を酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜７０１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２３５】
絶縁膜７０１は、加熱により酸素の一部を酸化物半導体膜７０２ａ乃至酸化物半導体膜７０２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜７０１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０２３６】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２３７】
なお、図１５及び図１６に示すトランジスタ１０１は、チャネル領域が形成される酸化物半導体膜７０２ｂの端部のうち、導電膜７０３及び導電膜７０４とは重ならない端部、言い換えると、導電膜７０３及び導電膜７０４が位置する領域とは異なる領域に位置する端部と、導電膜７０６とが、重なる構成を有する。酸化物半導体膜７０２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１５及び図１６に示すトランジスタ１０１では、導電膜７０３及び導電膜７０４とは重ならない酸化物半導体膜７０２ｂの端部と、導電膜７０６とが重なるため、導電膜７０６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜７０２ｂの端部を介して導電膜７０３と導電膜７０４の間に流れる電流を、導電膜７０６に与える電位によって制御することができる。このようなトランジスタ１０１の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２３８】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１０１がオフとなるような電位を導電膜７０６に与えたときは、当該端部を介して導電膜７０３と導電膜７０４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１０１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜７０２ｂの端部における導電膜７０３と導電膜７０４の間の長さが短くなっても、トランジスタ１０１のオフ電流を小さく抑えることができる。よって、トランジスタ１０１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２３９】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１０１がオンとなるような電位を導電膜７０６に与えたときは、当該端部を介して導電膜７０３と導電膜７０４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１０１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜７０２ｂの端部と、導電膜７０６とが重なることで、酸化物半導体膜７０２ｂにおいてキャリアの流れる領域が、絶縁膜７０５に近い酸化物半導体膜７０２ｂの界面近傍のみでなく、酸化物半導体膜７０２ｂの広い範囲においてキャリアが流れるため、トランジスタ１０１におけるキャリアの移動量が増加する。この結果、トランジスタ１０１のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２４０】
以下では、酸化物半導体膜の構造について説明する。
【０２４１】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。
【０２４２】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０２４３】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０２４４】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２４５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２４６】
本明細書において、「概略平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「概略垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０２４７】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２４８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２４９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２５０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２５１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２５２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２５３】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０２５４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２５５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２５６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２５７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０２５８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物（水素、水、二酸化炭素、及び窒素など）の濃度を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２５９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０２６０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０２６１】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
【０２６２】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０２６３】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０２６４】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、装置の信頼性を高めることができる。
【０２６５】
また、トランジスタ１０１、１０４は、図１７に示す構成とすることもできる。図１７（Ａ）におけるトランジスタ１０００は、基板１００１上に設けられた絶縁膜１００２と、絶縁膜１００２上に設けられた酸化物半導体膜１００３と、酸化物半導体膜１００３に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜１００４ａ、１００４ｂと、酸化物半導体膜１００３、導電膜１００４ａ、１００４ｂ上に設けられ、ゲート絶縁層としての機能を有する絶縁膜１００５と、絶縁膜１００５上の酸化物半導体膜１００３と重なる位置に設けられ、ゲート電極としての機能を有する導電膜１００６と、を有する。また、酸化物半導体膜１００３は、導電膜１００６と重なる第１の領域１００３ａと、導電膜１００４ａと重なる第２の領域１００３ｂと、導電膜１００４ｂと重なる第３の領域１００３ｃと、第１の領域１００３ａと第２の領域１００３ｂの間に位置する第４の領域１００３ｄと、第１の領域１００３ａと第３の領域１００３ｃの間に位置する第５の領域１００３ｅと、を有する。
【０２６６】
酸化物半導体膜１００３において、第４、５の領域１００３ｄ、１００３ｅは、第１〜３の領域１００３ａ〜１００３ｃよりも不純物元素の濃度よりが高い領域である。そのため、第４、５の領域１００３ｄ、１００３ｅは、第１〜３の領域１００３ａ〜１００３ｃよりも抵抗が低い領域となる。すなわち、第４、５の領域１００３ｄ、１００３ｅは低抵抗領域として機能する。
【０２６７】
図１７（Ａ）に示すように、導電膜１００４ａ、１００４ｂ、導電膜１００６をマスクとして不純物元素の添加を行うことにより、第４、５の領域１００３ｄ、１００３ｅを自己整合的に形成することができる。そのため、工程を増やすことなく低抵抗領域を形成することができる。上記不純物元素の例としては、Ａｒ等の希ガス元素などがあげられる。
【０２６８】
なお、絶縁膜１００２、酸化物半導体膜１００３、導電膜１００４ａ、１００４ｂ、絶縁膜１００５、導電膜１００６には、図１５、１６に示すトランジスタと同様の材料を適宜用いることができる。
【０２６９】
また、トランジスタ１０００は、図１７（Ｂ）に示すように、低抵抗領域である第４、５の領域１００３ｄ、１００３ｅの少なくとも一部が、導電膜１００６と重なる構成としてもよい。
【０２７０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２７１】
（実施の形態１２）
本発明の一態様に係る装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２７２】
図１８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２７３】
図１８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２７４】
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２７５】
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０２７６】
図１８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２７７】
図１８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる装置は、普通自動車の各種集積回路に用いることができる。
【符号の説明】
【０２７８】
１０    装置
１１    回路
１２    回路
１３    回路
１４    回路
１５    回路
１６    記憶回路
１７    回路
１８    比較回路
１９    記憶領域
２０    タグフィールド
２１    データフィールド
２２    プロセッサ
２３    信号
３０    回路
４０    セル
５０    セル
６０    ラッチ回路
７０    ラッチ回路
１０１    トランジスタ
１０２    トランジスタ
１０３    容量素子
１０４    トランジスタ
１０５    トランジスタ
１０６    容量素子
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    インバータ
１１１    トランジスタ
１１２    インバータ
１１３    インバータ
１２０    トランジスタ
１２１    トランジスタ
１３０    インバータ
１３１    インバータ
１４２    配線
１４３    配線
１４４    配線
１４５    配線
１４６    配線
１４７    配線
１４８    配線
２０１    配線
２０２    配線
２０３    配線
２０４    配線
２０５    配線
２０６    配線
２０７    配線
２１０    配線
３００    セルアレイ
３１０    駆動回路
３１１    回路
３１２    回路
３２０    駆動回路
３２１    回路
３２２    回路
３２３    スイッチ
３３０    駆動回路
３３１    回路
４１０    回路
５６０    ＬＵＴ
５６１    フリップフロップ
５６２    記憶装置
５６２ａ    記憶装置
５６２ｂ    記憶装置
５６３    入力端子
５６４    出力端子
５６５    出力端子
５６６    ＡＮＤ回路
５６８    マルチプレクサ
６０１    制御装置
６０２    演算装置
６０３    メインメモリ
６０４    入力装置
６０５    出力装置
６０６    ＩＦ
６０７    緩衝記憶装置
７０１    絶縁膜
７０２ａ    酸化物半導体膜
７０２ｂ    酸化物半導体膜
７０２ｃ    酸化物半導体膜
７０３    導電膜
７０４    導電膜
７０５    絶縁膜
７０６    導電膜
１０００    トランジスタ
１００１    基板
１００２    絶縁膜
１００３    酸化物半導体膜
１００４ａ    導電膜
１００４ｂ    導電膜
１００５    絶縁膜
１００６    導電膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2015149474.tif 000003
【図２】
2015149474.tif 000004
【図３】
2015149474.tif 000005
【図４】
2015149474.tif 000006
【図５】
2015149474.tif 000007
【図６】
2015149474.tif 000008
【図７】
2015149474.tif 000009
【図８】
2015149474.tif 000010
【図９】
2015149474.tif 000011
【図１０】
2015149474.tif 000012
【図１１】
2015149474.tif 000013
【図１２】
2015149474.tif 000014
【図１３】
2015149474.tif 000015
【図１４】
2015149474.tif 000016
【図１５】
2015149474.tif 000017
【図１６】
2015149474.tif 000018
【図１７】
2015149474.tif 000019
【図１８】
2015149474.tif 000020