(57)【要約】【課題】正電位又は負電位を新たに生成することなく、ＯＳトランジスタのノーマリーオフ状態の維持、又はオン電流の向上を実現する。【解決手段】ＯＳトランジスタ及び容量素子を接続するノードにデータを書き込む際には、容量素子の他方に与える電位をＬレベルとしておき、データを保持する際にはＬレベルからＨレベルに切り替え、且つ揮発性記憶回路におけるパワースイッチを低電源電位側に設け、電源電圧の供給を停止する構成とする。該構成とすることで、データ保持時において、ＯＳトランジスタのソース及びドレインの電位を高い電位とすることができ、ノーマリーオフ状態の実現及びオン電流の向上を実現することができる。【選択図】図１
2015118724.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに与えられるゲート信号に従って、第１端子と第２端子との間の導通状態を制御するトランジスタと、
前記第１端子に電気的に接続され、電源線に高電源電位と低電源電位が与えられる期間においてデータの保持が可能な揮発性記憶回路と、
前記第２端子に第１電極が電気的に接続され、電位制御線に第２電極が電気的に接続された容量素子と、を有し、
前記トランジスタと前記容量素子の間のノードに電位を保持することで前記揮発性記憶回路のデータを記憶する半導体装置であって、
前記電位制御線は、前記第１端子の電位を、導通状態の前記トランジスタを介して第２端子に与える第１の期間においてＬレベルとし、前記トランジスタを非導通状態とする第２の期間においてＬレベルからＨレベルに切り替える配線であり、
前記第２の期間において、前記揮発性記憶回路に与える前記電源線の電位は、共に高電源電位にすること、を特徴とする半導体装置。
【請求項２】
請求項１において、
前記トランジスタは、半導体層が酸化物半導体であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記揮発性記憶回路は、半導体層がシリコンであるトランジスタを用いて構成された回路であることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２のトランジスタ上には、前記第１のトランジスタが積層して設けられることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記揮発性記憶回路は、スタティック・ランダム・アクセス・メモリであることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一において、
前記揮発性記憶回路は、フリップフロップであることを特徴とする半導体装置。
【請求項７】
ゲートに与えられるゲート信号に従って、第１端子と第２端子との間の導通状態を制御するトランジスタと、
前記第１端子に電気的に接続され、電源線に高電源電位と低電源電位が与えられる期間においてデータの保持が可能な揮発性記憶回路と、
前記第２端子に第１電極が電気的に接続され、電位制御線に第２電極が電気的に接続された容量素子と、を有し、
前記トランジスタと前記容量素子の間のノードに電位を保持することで前記揮発性記憶回路のデータを記憶する半導体装置の駆動方法であって、
前記電位制御線をＬレベルにして、前記第１端子の電位を、導通状態の前記トランジスタを介して第２端子に与え、前記トランジスタを非導通状態とすることで前記第１端子の電位を前記第２端子に保持し、
前記電位制御線をＬレベルからＨレベルに切り替え、保持した前記第２の端子の電位を上昇させ、
前記揮発性記憶回路に与える前記電源線の電位を共に高電源電位にすることで、電源電圧の供給を停止すること、を特徴とする半導体装置の駆動方法。
【請求項８】
請求項７において、
前記電源電圧の供給の停止は、前記低電源電位が与えられる配線を、電気的に浮遊状態とすることで行われることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、及びその駆動方法に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
シリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタという）と、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタという）と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１および特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８４３７号公報
【特許文献２】特開２０１３−８４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１及び特許文献２に記載の半導体装置の構成では、ＯＳトランジスタと容量素子を接続するノードでデータに相当する電荷を保持することで、長時間のデータの保持を実現することができる。
【０００６】
このデータ保持時においてＯＳトランジスタは、ゲート及びソースの電位が０Ｖで、ドレインが正電位のときのドレイン電流の大きさが１ｚＡ（１×１０−２１Ａ）以下といった低い値であること、が求められる。つまり、ゲートとソースとの間の電圧（以下、Ｖｇｓ）が０Ｖのときの電流が小さいトランジスタ、言い換えればノーマリーオフのトランジスタとする必要がある。なおＶｇｓが０Ｖのときの電流が１ｚＡを超えて流れるトランジスタを、ノーマリーオンのトランジスタという。
【０００７】
また、データのバックアップ時においてＯＳトランジスタは、大きなＶｇｓを与えてＯＳトランジスタを導通状態とし、ドレイン側のデータ’１’／’０’に相当する電荷を、データを保持するノードに与え、データを書き込む。このとき、ゲートの電位を高くしてＶｇｓが大きくするほどＯＳトランジスタのドレイン電流を大きくでき、高速なデータの書き込みを行うことができる。なおＯＳトランジスタを導通状態としてデータのリカバリーを行う場合においても、ゲートの電位を高くすることでＶｇｓを大きくし、ドレイン電流を大きくすることが好ましい。
【０００８】
しかしながら、ＯＳトランジスタがノーマリーオンのトランジスタの場合、ゲートに低電源電位、例えば０Ｖ（ＧＮＤ）を与えてもドレイン電流を低い値に保つことが難しく、長時間のデータの保持が難しくなってしまう。このような場合、ＯＳトランジスタのゲートに０Ｖよりも小さい負電位を与える構成とすることで、Ｖｇｓを負にしてドレイン電流を低くし、長時間のデータの保持を行うことができる。該構成における負電位の生成には余計な電源回路を設ける必要が生じるため、回路面積の増大、及び消費電力の増大の点で不利となる。
【０００９】
あるいは、ＯＳトランジスタがノーマリーオフのトランジスタの場合、ゲートに高電源電位（ＶＤＤ）を与えた際の電流（オン電流）が十分高い状態で得られず、データの書き込みが遅くなってしまうといった問題が生じる。この問題は、電源電圧を小さくし、半導体装置を構成するトランジスタを微細化していくほど、顕著になってくる。ＯＳトランジスタのゲートの電位をＶＤＤよりも高くすることで、オン電流が大きくなるため書き込み速度が不足する問題は解消するものの、高い電位を得るために余計な電源回路を設ける必要が生じるため、回路面積の増大、及び消費電力の増大の点で不利となる。
【００１０】
そこで、本発明の一態様では、ＯＳトランジスタのゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現できる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、オン電流を大きくするための電位を余計に生成することなく、ＯＳトランジスタのオン電流を大きくすることを実現できる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、新規な構成の半導体装置などを提供することを課題の一とする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、ゲートに与えられるゲート信号に従って、第１端子と第２端子との間の導通状態を制御するトランジスタと、第１端子に電気的に接続され、電源線に高電源電位と低電源電位が与えられる期間においてデータの保持が可能な揮発性記憶回路と、第２端子に第１電極が電気的に接続され、電位制御線に第２電極が電気的に接続された容量素子と、を有し、トランジスタと容量素子の間のノードに電位を保持することで揮発性記憶回路のデータを記憶する半導体装置であって、電位制御線は、第１端子の電位を、導通状態のトランジスタを介して第２端子に与える第１の期間においてＬレベルとし、トランジスタを非導通状態とする第２の期間においてＬレベルからＨレベルに切り替える配線であり、第２の期間において、揮発性記憶回路に与える電源線の電位は、共に高電源電位にする半導体装置である。
【００１３】
又は本発明の一態様は、ゲートに与えられるゲート信号に従って、第１端子と第２端子との間の導通状態を制御するトランジスタと、第１端子に電気的に接続され、電源線に高電源電位と低電源電位が与えられる期間においてデータの保持が可能な揮発性記憶回路と、第２端子に第１電極が電気的に接続され、電位制御線に第２電極が電気的に接続された容量素子と、を有し、トランジスタと容量素子の間のノードに電位を保持することで揮発性記憶回路のデータを記憶する半導体装置の駆動方法であって、電位制御線をＬレベルにして、第１端子の電位を、導通状態のトランジスタを介して第２端子に与え、トランジスタを非導通状態とすることで第１端子の電位を第２端子に保持し、電位制御線をＬレベルからＨレベルに切り替え、保持した第２の端子の電位を上昇させ、揮発性記憶回路に与える電源線の電位を共に高電源電位にすることで、電源電圧の供給を停止する、半導体装置の駆動方法である。
【発明の効果】
【００１４】
本発明の一態様により、ＯＳトランジスタのゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現できる、新規な構成の半導体装置を提供することができる。または、本発明の一態様により、オン電流を大きくするための電位を余計に生成することなく、ＯＳトランジスタのオン電流を大きくすることを実現できる、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、新規な構成の半導体装置などを提供することを実現することができる。
【００１５】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様を説明する回路図および模式図。
【図２】本発明の一態様を説明する回路図。
【図３】本発明の一態様を説明する回路図。
【図４】本発明の一態様を説明する回路図。
【図５】本発明の一態様を説明する回路図。
【図６】本発明の一態様を説明する回路図及びタイミングチャート図。
【図７】本発明の一態様を説明する回路図及びタイミングチャート図。
【図８】本発明の一態様を説明するタイミングチャート図。
【図９】本発明の一態様を説明する回路図及びタイミングチャート図。
【図１０】本発明の一態様を説明するタイミングチャート図。
【図１１】本発明の一態様を説明する回路図。
【図１２】本発明の一態様を説明する回路図。
【図１３】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１４】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１５】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１６】本発明の一態様を説明する断面図。
【図１７】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図１８】半導体装置を用いた電子機器。
【図１９】本発明の一態様を説明する断面図。
【発明を実施するための形態】
【００１７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１８】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１９】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２０】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１端子と表記し、ソースとドレインとの他方を第２端子と表記する場合がある。
【００２１】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２３】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２４】
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００２５】
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００２６】
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
【００２７】
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２８】
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及びその動作について、図１乃至図１２を参照して説明する。
【００３０】
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、本発明の一形態として説明する構成を有する回路の他、駆動回路、電源回路等を含む場合がある。
【００３１】
図１（ａ）は、発明の一態様である半導体装置を説明するための回路図である。
【００３２】
図１（ａ）に示す回路図では、トランジスタＴｒおよび容量素子Ｃｐを示している。なお図１（ａ）では、トランジスタＴｒのドレインとなる第１端子Ｔｒ＿Ｄ、ゲートとなるゲート端子Ｔｒ＿Ｇ、ソースとなる第２端子Ｔｒ＿Ｓを図示している。また図１（ａ）では、容量素子Ｃｐの第１電極をＴｒ＿Ｓに接続し、第２電極を電位制御線ＰＬに接続している。
【００３３】
第１端子Ｔｒ＿Ｄは、揮発性記憶回路で保持するデータ’１’に相当するＨレベルの電位（以下、’Ｈ’又は’Ｈレベル’と表記する）、又は’０’に相当するＬレベルの電位（以下、’Ｌ’又は’Ｌレベル’と表記する）を与える端子である。一例として第１端子Ｔｒ＿Ｄは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）又はフリップフロップ中のいずれか一のノードと電気的に接続される端子、である。
【００３４】
なお揮発性記憶回路には、揮発性記憶回路でデータ’１’又はデータ’０’を記憶する期間において、高電源電位を与える配線及び低電源電位を与える配線で構成される電源線により電源電圧が与えられる。
【００３５】
本実施の形態で説明する半導体装置では、トランジスタＴｒとしてオフ電流が低いトランジスタを用いる。
【００３６】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００３７】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【００３８】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００３９】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【００４０】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【００４１】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【００４２】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００４３】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【００４４】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００４５】
なお本実施の形態において、高電源電位は一例としてＶＤＤとして説明し、低電源電位は０Ｖ、例えばＧＮＤとして説明する。
【００４６】
本実施の形態の説明ではオフ電流が低いトランジスタＴｒには、一例として、ｎチャネル型のトランジスタであるＯＳトランジスタを用いるものとして説明する。ｎチャネル型のトランジスタＴｒは、ゲート端子Ｔｒ＿Ｇに与える電位がＨレベルのときに導通状態となり、Ｌレベルのときに非導通状態となる。
【００４７】
トランジスタＴｒを導通状態にすることで、データ’１’又はデータ’０’に相当する、第１端子Ｔｒ＿Ｄに与えられた電位がトランジスタＴｒを介して第２端子Ｔｒ＿Ｓに与えられる。なお、第１端子Ｔｒ＿Ｄのデータを第２端子Ｔｒ＿Ｓに与える期間をバックアップ（ｂａｃｋ  ｕｐ）期間、又は書き込み（ｗｒｉｔｅ）期間という。
【００４８】
バックアップ期間中に第２端子Ｔｒ＿Ｓに与えられたＨレベル又はＬレベルの電位は、トランジスタＴｒを非導通状態に保つことで容量素子Ｃｐに蓄積された電荷を保持し、長時間の保持を行う構成とすることができる。なお第２端子Ｔｒ＿ＳにおけるＨレベル又はＬレベルの電位の保持を行う期間では、電源電圧の供給を停止するため、該期間をパワーオフ（ｐｏｗｅｒ  ｏｆｆ）期間、又は保持（ｒｅｔｅｎｔｉｏｎ）期間という。
【００４９】
次いで図１（ｂ）は、発明の一態様に係る半導体装置の動作を説明するための模式図である。図１（ｂ）では、上述したバックアップ期間、及びパワーオフ期間における、電位制御線ＰＬ、第１端子Ｔｒ＿Ｄ、ゲート端子Ｔｒ＿Ｇ及び第２端子Ｔｒ＿Ｓの電位について示したものである。
【００５０】
図１（ｂ）に示すバックアップ期間では、ゲート端子Ｔｒ＿ＧをＨレベルにして、電位制御線ＰＬをＬレベルとする。そして、第１端子Ｔｒ＿ＤのＨレベル又はＬレベルの電位（図１（ｂ）では平行斜線で表記）が、第２端子Ｔｒ＿Ｓに与えられる。つまりバックアップ期間では、第１端子Ｔｒ＿ＤがＨレベルの電位であれば、第２端子Ｔｒ＿ＳにＨレベルの電位が与えられ、第１端子Ｔｒ＿ＤがＬレベルの電位であれば、第２端子Ｔｒ＿ＳにＬレベルの電位が与えられる。なお各配線又は端子での電位を表すＨレベル及びＬレベルは、異なる配線又は端子間でともＨレベル又はＬレベルであっても、異なる電位の場合がある。
【００５１】
図１（ｂ）に示すパワーオフ期間では、ゲート端子Ｔｒ＿ＧをＬレベルにして、電位制御線ＰＬをＬレベルからＨレベルに切り替える。そして、第１端子Ｔｒ＿ＤをＨレベルに固定する。そして、第２端子Ｔｒ＿Ｓでは、電気的に浮遊状態となるため、電位制御線ＰＬの電位の変化に従って、バックアップ期間で書き込んだＨレベル又はＬレベルの電位が相対的に上昇し、Ｈレベルの電位及びＬレベルの電位からそれぞれ上昇した電位である電位Ｈ＋ΔＶ、電位Ｌ＋ΔＶとすることができる。
【００５２】
電源電圧の供給の停止とは、揮発性記憶回路に供給する高電源電位および低電源電位の少なくとも一方の供給を停止することをさす。例えば、高電源電位のみを供給し、低電源電位の供給を停止している場合は、電源電圧の供給は停止されている。
【００５３】
電源電位の供給停止は、電源電位を与える配線と、揮発性記憶回路において電源電位を与えるノードとの間にスイッチを設けて該スイッチを非導通状態とすることで実現できる。或いは、電源回路の出力をハイインピーダンスとしても良い。
【００５４】
なお、図１（ｂ）に示すパワーオフ期間での電源電圧の供給の停止は、低電源電位を与える配線側の電位を高電源電位とすればよい。この場合、低電源電位を与える配線に設けるパワー・スイッチをオフに切り替えて、低電源電位を与える配線から切り離されたノードの電位を高電源電位とする構成が好ましい。該構成とすることで、パワー・スイッチをオフにするだけで、低電源電位を与える配線から切り離されたノードの電位が上昇し、高電源電位と等電位になるため、電源電圧の供給を停止することができる。
【００５５】
パワーオフ期間において、電源電位を与える配線の電位を共に高電源電位にすることで、揮発性記憶回路の各ノードはＨレベルの電位になり、その結果第１端子Ｔｒ＿ＤをＨレベルに固定することができる。
【００５６】
図１（ｂ）に示すゲート端子Ｔｒ＿ＧにおけるＨレベルの電位はＶＤＤであり、Ｌレベルの電位がＧＮＤである。本発明の一態様において、ゲート端子Ｔｒ＿ＧにおけるＨレベル及びＬレベルの電位は、ＶＤＤとＧＮＤとの間の電位であればよい。ゲート端子Ｔｒ＿ＧのＨレベル及びＬレベルの電位を電源線に与える電位と同じ電位、又は電源線間の電位とすることで、新たに生成する負電位又はＶＤＤよりも高電位の電位を生成するための余計な電源回路を設ける必要がなくなり、回路面積の増大、及び消費電力の増大を抑制することができる。なおこれに限らず、ゲート端子Ｔｒ＿ＧにおけるＨレベルの電位はＶＤＤよりも高い電位（ＶＨ）としてもよい。該構成とすることで、より安定した半導体装置の動作を実現することができる。
【００５７】
なお図１（ｂ）に示す第１端子Ｔｒ＿Ｄ、第２端子Ｔｒ＿Ｓ及び電位制御線ＰＬのＨレベル及びＬレベルについても、Ｈレベルの電位はＶＤＤであり、Ｌレベルの電位がＧＮＤである。本発明の一態様において、第１端子Ｔｒ＿Ｄ、第２端子Ｔｒ＿Ｓ及び電位制御線ＰＬにおけるＨレベル及びＬレベルの電位は、一例としては、ＶＤＤとＧＮＤとの間の電位であればよい。ゲート端子Ｔｒ＿ＧのＨレベル及びＬレベルの電位を電源線に与える電位と同じ電位、又は電源線間の電位とすることで、新たに生成する負電位又はＶＤＤよりも高電位の電位を生成するための余計な電源回路を設ける必要がなくなり、回路面積の増大、及び消費電力の増大を抑制することができる。ただし、本発明の実施形態の一態様は、これに限定されない。例えば、電位制御線ＰＬにおけるＨレベル及びＬレベルは、Ｈレベルの方が、Ｌレベルよりも電位が高ければよく、他の信号での電位レベルと異なっていてもよい。例えば、電位制御線ＰＬにおけるＨレベルとＬレベルとの間の電位差は、他の信号におけるＨレベルとＬレベルとの間の電位差と異なっていてもよい。例えば、電位制御線ＰＬにおけるＨレベルとＬレベルとの間の電位差を、他の信号におけるＨレベルとＬレベルとの間の電位差よりも、小さくしてもよい。これにより、消費電力を小さくすることが出来る。
【００５８】
図１（ｂ）の構成とすることで、長時間データを保持するために用いられるトランジスタＴｒは、バックアップ期間でゲート端子Ｔｒ＿Ｇの電位を大きくし、第２端子Ｔｒ＿Ｓを小さくすることで、ゲートとソースとの間の電圧（Ｖｇｓ）を０Ｖよりも大きくすることができる。また、パワーオフ期間でゲート端子Ｔｒ＿Ｇの電位を小さくし、第１端子Ｔｒ＿Ｄ及び第２端子Ｔｒ＿Ｓの電位を上昇させることで、Ｖｇｓを０Ｖよりも小さくすることができる。
【００５９】
当該構成の場合、パワーオフ期間において、ゲート端子Ｔｒ＿Ｇの電位のＬレベルをＧＮＤとしてもＶｇｓを負電圧にすることができる。そのため、トランジスタＴｒがノーマリーオフのトランジスタでなくてもオフ電流が小さい状態を長時間保持することができる。その結果、第２端子Ｔｒ＿Ｓでの長時間のデータ保持を行うことができる。
【００６０】
また図１（ｂ）の構成の場合、ゲート端子Ｔｒ＿Ｇの電位にＬレベルよりも低い負電位を与えることなく、Ｖｇｓを負電圧とすることができる。そのため、負電位の生成のための余計な電源回路を設ける必要がなく、パワーオフ期間でのオフ電流を小さくすることを実現できる。また電源回路が占める回路面積の増大、及び消費電力の増大を抑制することができる。
【００６１】
図１（ｂ）の構成では、トランジスタＴｒをノーマリーオフのトランジスタとすることなく、Ｖｇｓを小さくできるため、第２端子Ｔｒ＿Ｓでの長時間のデータの保持することができる。本実施の形態によって、トランジスタＴｒがノーマリーオンのトランジスタであっても、バックゲートより閾値電圧をプラスシフトする等の対策をとることなく、用いることが可能となる。
【００６２】
また図１（ｂ）の構成の場合、ノーマリーオンのトランジスタをトランジスタＴｒに用いることができるため、ゲート端子Ｔｒ＿ＧをＨレベルにした際、導通状態におけるオン電流を大きくすることができる。そのため、データのバックアップ期間を短縮することができる。
【００６３】
また図１（ｂ）の構成の場合、Ｖｇｓを小さくした際のオン電流の低下を抑制することができるため、ゲート端子Ｔｒ＿ＧのＨレベルの電位を小さくすることができる。その結果、ゲート端子Ｔｒ＿Ｇの電位として、ＶＤＤよりも大きいＶＨとしても、電源回路の回路面積の大きさ、及び消費電力の大きさを抑制できる。なおＶＨがＶＤＤと等電位であった場合には、ＶＨを生成する必要がなくなるため、電源回路の回路面積の増大、及び消費電力の増大をさらに抑制することができる。
【００６４】
なお、パワーオフ期間において、電位制御線ＰＬをＬレベルからＨレベルに切り替えたときに、第２端子Ｔｒ＿Ｓの電位が、Ｈレベルの電位及びＬレベルの電位から、それぞれ電位Ｈ＋ΔＶ、電位Ｌ＋ΔＶへと上昇する。このΔＶを大きくするためには、一例としては、容量素子Ｃｐの容量値を大きくすることや、トランジスタＴｒの寄生容量（ゲートとソースの間の寄生容量）を小さくすることや、トランジスタＴｒのチャネル長Ｌやチャネル幅Ｗなどを小さくすることなどが望ましい。そのため、一例としては、トランジスタＴｒのチャネル領域におけるゲート容量（ゲート電極とゲート絶縁膜と半導体層（チャネル領域）との間で形成される容量）の容量値よりも、容量素子Ｃｐの容量値のほうが大きいことが望ましい。より好ましくは、一例としては、トランジスタＴｒのチャネル領域におけるゲート容量の容量値よりも、容量素子Ｃｐの容量値のほうが、２倍以上大きいことが望ましい。または、一例としては、容量素子Ｃｐが有する電極の面積は、トランジスタＴｒのチャネル領域の面積よりも、大きいことが望ましい。より好ましくは、一例としては、容量素子Ｃｐが有する電極の面積は、トランジスタＴｒのチャネル領域の面積よりも、２倍以上大きいことが望ましい。
【００６５】
次いで半導体装置の具体的な回路構成の一例について、図２乃至図５、図１１及び図１２を参照して説明する。
【００６６】
図２（ａ）は、揮発性記憶回路１０１ａが保持するデータに対応するノードＶＮの電位を、トランジスタＴｒを介してノードＮＶＮで保持する回路構成の一例を示す図である。なお、図１（ａ）で示した第１端子Ｔｒ＿ＤがノードＶＮに相当し、図１（ａ）で示した第２端子Ｔｒ＿ＳがノードＮＶＮに相当する。
【００６７】
図２（ａ）に示す半導体装置１００ａでは、揮発性記憶回路１０１ａ、トランジスタＴｒおよび容量素子Ｃｐを示している。
【００６８】
また図２（ａ）に示す半導体装置１００ａでは、揮発性記憶回路１０１ａでのデータの書き込み及び読み出しを制御するワード線ＷＬ及びビット線ＢＬを示している。また図２（ａ）に示す半導体装置１００ａでは、トランジスタＴｒと容量素子Ｃｐの間のノードＮＶＮへの、ノードＶＮのデータを書き込み、保持及び読み出しを制御する電位制御線ＰＬ、及び図１（ａ）で示したゲート端子Ｔｒ＿Ｇに相当するデータ制御線ＯＳＧを示している。
【００６９】
揮発性記憶回路１０１ａは、電源電圧の供給がされている期間においてデータの入出力及び保持ができる回路であればよく、一例としてはＳＲＡＭ等を用いることができる。
【００７０】
揮発性記憶回路１０１ａとしてＳＲＡＭを用いる半導体装置の回路構成の一例を図１１（ａ）に示す。図１１（ａ）に示すＳＲＡＭとして機能する揮発性記憶回路１０１は、トランジスタＰＧ１、トランジスタＰＧ２、インバータＩＮＶ１、インバータＩＮＶ２を有する。図１１（ａ）に示す揮発性記憶回路１０１は、ビット線ＢＬ、反転ビット線ＢＬＢ、ワード線ＷＬに接続され、データの書き込み、読み出しが制御される。なお揮発性記憶回路１０１が有するノードＶＮのデータを保持するための、トランジスタＴｒ、ノードＮＶＮ、データ制御線ＯＳＧ、容量素子Ｃｐ及び電位制御線ＰＬについては、図２（ａ）と同様である。
【００７１】
なお図１１（ａ）において揮発性記憶回路１０１が有する２つのノードＶＮ１及びノードＶＮ２のデータを保持する場合には、図１１（ｂ）に示すようにトランジスタＴｒ１、トランジスタＴｒ２、ノードＮＶＮ１、ノードＮＶＮ２、データ制御線ＯＳＧ、容量素子Ｃｐ１、容量素子Ｃｐ２、及び電位制御線ＰＬを設ければよい。
【００７２】
半導体装置１００ａは、揮発性記憶回路１０１内に保持されたデータ’１’／’０’に相当するＨレベル又はＬレベルの電位をノードＮＶＮに書き込み及び保持する。半導体装置１００ａでは、トランジスタＴｒを導通状態とすることで、ノードＶＮのＨレベル又はＬレベルの電位をノードＮＶＮに書き込み、トランジスタＴｒを非導通状態とすることでＨレベル又はＬレベルの電位を保持する。ノードＮＶＮへの電位の書き込み及び保持時におけるトランジスタの各端子の電位は、図１（ｂ）と同様とすることができる。
【００７３】
なお図１１（ａ）、（ｂ）においてトランジスタＰＧ１、トランジスタＰＧ２、インバータＩＮＶ１、インバータＩＮＶ２は、Ｓｉトランジスタを用いて構成することが好適である。そしてＳｉトランジスタと、ＯＳトランジスタ及び容量素子と、を積層することで半導体装置の小型化を図ることができる。
【００７４】
図１（ｂ）の構成とすることで半導体装置１００ａは、パワーオフ期間であるデータの保持時において、ゲート端子Ｔｒ＿Ｇに相当するデータ制御線ＯＳＧの電位をＧＮＤとしてもＶｇｓを負電圧にすることができる。そのため、トランジスタＴｒがノーマリーオフのトランジスタでなくてもオフ電流が小さい状態を長時間保持することができる。その結果、第２端子Ｔｒ＿ＳであるノードＮＶＮで、第１端子Ｔｒ＿Ｄに相当するノードＶＮのデータを長時間保持することができる。
【００７５】
また図１（ｂ）の構成とすることで半導体装置１００ａは、ノーマリーオンのトランジスタをトランジスタＴｒに用いることができるため、ゲート端子Ｔｒ＿ＧをＨレベルにした際、導通状態におけるオン電流を大きくすることができる。そのため、データのバックアップ期間を短縮することができる。
【００７６】
次いで図２（ｂ）に示す半導体装置１００ｂでは、図２（ａ）における揮発性記憶回路１０１ａ内のノードＶＮとしてノードＶＮ１及びノードＶＮ２とし、トランジスタＴｒとしてトランジスタＴｒ１及びトランジスタＴｒ２とし、ノードＮＶＮとしてノードＮＶＮ１及びノードＮＶＮ２とし、容量素子Ｃｐとして容量素子Ｃｐ１及び容量素子Ｃｐ２とした、回路構成の一例を示す図である。
【００７７】
図２（ｂ）に示す半導体装置１００ｂは、図２（ａ）に示す半導体装置１００ａと同様に、トランジスタＴｒ１及びトランジスタＴｒ２のゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現し、オン電流を大きくすることを実現できる。
【００７８】
次いで図３に示す半導体装置１００ｃでは、図２（ａ）における揮発性記憶回路１０１ａをｍ行ｎ列（ｍ、ｎは２以上の自然数）のマトリクス状に配置した、回路構成の一例を示す図である。
【００７９】
図３では、図２（ａ）における揮発性記憶回路１０１ａを揮発性記憶回路１０１＿１１乃至揮発性記憶回路１０１＿ｍｎとし、ノードＶＮをノードＶＮ＿１１乃至ノードＶＮ＿ｍｎとし、トランジスタＴｒをトランジスタＴｒ＿１１乃至トランジスタＴｒ＿ｍｎとし、ノードＮＶＮをノードＮＶＮ＿１１乃至ノードＮＶＮ＿ｍｎとし、容量素子Ｃｐを容量素子Ｃｐ＿１１乃至容量素子Ｃｐ＿ｍｎとした、回路構成を示している。
【００８０】
図３に示す半導体装置１００ｃは、図２（ａ）に示す半導体装置１００ａと同様に、トランジスタＴｒ＿１１乃至トランジスタＴｒ＿ｍｎのゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現し、オン電流を大きくすることを実現できる。
【００８１】
次いで図４（ａ）は、揮発性記憶回路１０２が保持するデータに対応するノードＶＮの電位を、トランジスタＴｒを介して、ノードＮＶＮで保持する回路構成の一例を示す図である。なお、図１（ａ）で示した第１端子Ｔｒ＿ＤがノードＶＮに相当し、図１（ａ）で示した第２端子Ｔｒ＿ＳがノードＮＶＮに相当する。図４（ａ）の回路構成が図２（ａ）と異なる点は、揮発性記憶回路１０２が入力端子ＩＮに与えられたデータを保持し、出力端子ＯＵＴより出力する回路である点である。
【００８２】
図４（ａ）に示す半導体装置１００ｄでは、揮発性記憶回路１０２、トランジスタＴｒおよび容量素子Ｃｐを示している。
【００８３】
また図４（ａ）に示す半導体装置１００ｄでは、揮発性記憶回路１０２でのデータの入力及び出力がされる入力端子ＩＮ及び出力端子ＯＵＴを示している。また図４（ａ）に示す半導体装置１００ｄでは、トランジスタＴｒと容量素子Ｃｐの間のノードＮＶＮへの、ノードＶＮのデータを書き込み、保持及び読み出しを制御する電位制御線ＰＬ、及び図１（ａ）で示したゲート端子Ｔｒ＿Ｇに相当するデータ制御線ＯＳＧを示している。
【００８４】
揮発性記憶回路１０２は、電源電圧の供給がされている期間において、外部より与えられるクロック信号等の制御信号によりデータの入出力及び保持ができる回路であればよく、一例としてはフリップフロップ等を用いることができる。
【００８５】
揮発性記憶回路１０２としてフリップフロップを用いる半導体装置１００ＦＦの回路構成の一例を図１２に示す。図１２に示すフリップフロップとして機能する揮発性記憶回路１０２は、データが入力される端子を選択するためのセレクタＳＥＬとフリップフロップＦＦを有する。図１２に示す半導体装置１００ＦＦは、揮発性記憶回路１０２の他、揮発性記憶回路１０２が有するノードＶＮのデータを保持するための、トランジスタＴｒ、ノードＮＶＮ、データ制御線ＯＳＧ、容量素子Ｃｐ及び電位制御線ＰＬを有し、これらの動作については図２（ａ）と同様である。さらに図１２に示す半導体装置１００ＦＦは、ノードＮＶＮに保持したデータを読み出し、セレクタＳＥＬを介して揮発性記憶回路１０２に入力するための、読み出し制御信号ＲＥが与えられる配線、トランジスタｐＴｒ、トランジスタｎＴｒ１、トランジスタｎＴｒ２、容量素子Ｃｐ＿Ｒ及びインバータＩＮＶ＿Ｒを有する。
【００８６】
図１２に示す半導体装置１００ＦＦにおける、ノードＮＶＮに保持したデータの読み出しは、ノードＮＶＮに保持した電位に応じて切り替わるトランジスタｎＴｒ２の導通状態又は非導通状態を基に行う。読み出し制御信号ＲＥをＬレベルとすることでトランジスタｐＴｒを介して容量素子Ｃｐ＿Ｒに充電された電荷は、読み出し制御信号ＲＥをＨレベルに切り替えることでトランジスタｎＴｒ１及びトランジスタｎＴｒ２を介して放電される。この放電は、トランジスタｎＴｒ２の導通状態又は非導通状態によって制御される。そのため、インバータＩＮＶ＿Ｒから出力される信号は、ノードＮＶＮに保持したデータに対応した信号とすることができる。
【００８７】
なお図１２においてトランジスタｐＴｒ、トランジスタｎＴｒ１、トランジスタｎＴｒ２、及びインバータＩＮＶ＿Ｒは、Ｓｉトランジスタを用いて構成することが好適である。そしてＳｉトランジスタと、ＯＳトランジスタ及び容量素子と、を積層することで半導体装置の小型化を図ることができる。
【００８８】
半導体装置１００ｄは、揮発性記憶回路１０２内に保持されたデータ’１’／’０’に相当するＨレベル又はＬレベルの電位をノードＮＶＮに書き込み及び保持する。半導体装置１００ｄでは、トランジスタＴｒを導通状態とすることで、ノードＶＮのＨレベル又はＬレベルの電位をノードＮＶＮに書き込み、トランジスタＴｒを非導通状態とすることでＨレベル又はＬレベルの電位を保持する。ノードＮＶＮへの電位の書き込み及び保持時におけるトランジスタの各端子の電位は、図１（ｂ）と同様とすることができる。
【００８９】
図１（ｂ）の構成とすることで半導体装置１００ｄは、パワーオフ期間であるデータの保持時において、ゲート端子Ｔｒ＿Ｇに相当するデータ制御線ＯＳＧの電位をＧＮＤとしてもＶｇｓを負電圧にすることができる。そのため、トランジスタＴｒがノーマリーオフのトランジスタでなくてもオフ電流が小さい状態を長時間保持することができる。その結果、第２端子Ｔｒ＿ＳであるノードＮＶＮで、第１端子Ｔｒ＿Ｄに相当するノードＶＮのデータを長時間保持することができる。
【００９０】
また図１（ｂ）の構成とすることで半導体装置１００ｄは、ノーマリーオンのトランジスタをトランジスタＴｒに用いることができるため、ゲート端子Ｔｒ＿ＧをＨレベルにした際、導通状態におけるオン電流を大きくすることができる。そのため、データのバックアップ期間を短縮することができる。
【００９１】
次いで図４（ｂ）に示す半導体装置１００ｅでは、図４（ａ）における揮発性記憶回路１０２内のノードＶＮとしてノードＶＮ１及びノードＶＮ２とし、トランジスタＴｒとしてトランジスタＴｒ１及びトランジスタＴｒ２とし、ノードＮＶＮとしてノードＮＶＮ１及びノードＮＶＮ２とし、容量素子Ｃｐとして容量素子Ｃｐ１及び容量素子Ｃｐ２とした、回路構成の一例を示す図である。
【００９２】
図４（ｂ）に示す半導体装置１００ｅは、図４（ａ）に示す半導体装置１００ｄと同様に、トランジスタＴｒ１及びトランジスタＴｒ２のゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現し、オン電流を大きくすることを実現できる。
【００９３】
次いで図５に示す半導体装置１００ｆでは、図４（ａ）における揮発性記憶回路１０２をｎ個（ｎは２以上の自然数）配置した、回路構成の一例を示す図である。
【００９４】
図５では、図４（ａ）における揮発性記憶回路１０２を揮発性記憶回路１０２＿１乃至揮発性記憶回路１０２＿ｎとし、ノードＶＮをノードＶＮ＿１乃至ノードＶＮ＿ｎとし、トランジスタＴｒをトランジスタＴｒ＿１乃至トランジスタＴｒ＿ｎとし、ノードＮＶＮをノードＮＶＮ＿１乃至ノードＮＶＮ＿ｎとし、容量素子Ｃｐを容量素子Ｃｐ＿１乃至容量素子Ｃｐ＿ｎとした、回路構成を示している。また図５では、揮発性記憶回路１０２＿１乃至揮発性記憶回路１０２＿ｎ間に論理回路又は組み合わせ回路を設けることが好ましく、回路１１０として図示している。
【００９５】
図５に示す半導体装置１００ｆは、図４（ａ）に示す半導体装置１００ｄと同様に、トランジスタＴｒ＿１乃至トランジスタＴｒ＿ｎのゲートに与える負電位を別途生成することなく、長時間のデータの保持を実現し、オン電流を大きくすることを実現できる。
【００９６】
次いで図６（ａ）に示す図は、発明の一態様における半導体装置の動作を説明するために、図２乃至図５で説明した回路構成の一部を抜き出して示した回路図である。図６（ａ）に示す半導体装置１００では、揮発性記憶回路１０１、トランジスタＴｒ、ノードＶＮ、ノードＮＶＮ、データ制御線ＯＳＧ、容量素子Ｃｐ及び電位制御線ＰＬを示している。
【００９７】
図６（ａ）では、バックアップ期間（ｂａｃｋ  ｕｐ）に行う、ノードＶＮからノードＮＶＮへのトランジスタＴｒを介したデータのバックアップ動作について、図中矢印を用いて可視化して示している。また図６（ａ）では、リカバリー期間（ｒｅｃｏｖｅｒｙ）に行う、ノードＮＶＮからノードＶＮへのトランジスタＴｒを介したデータのリカバリー動作について、図中矢印を用いて可視化して示している。
【００９８】
次いで図６（ｂ）では、通常動作期間（ａｃｔｉｖｅ）、バックアップ期間（ｂａｃｋ  ｕｐ）、保持期間（ｒｅｔｅｎｔｉｏｎ）、リカバリー期間（ｒｅｃｏｖｅｒｙ）における、電源電圧の供給の有無、データ制御線ＯＳＧの信号、ノードＶＮ及びノードＮＶＮに保持される信号、そして電位制御線ＰＬの信号についてのタイミングチャート図を示す。
【００９９】
図６（ｂ）において、ｐｏｗｅｒで表す電源電圧の供給は、半導体装置への電源電圧の供給を行う期間では、パワーオン（ｐｏｗｅｒ  ｏｎ）として図示する。また、半導体装置への電源電圧の供給を停止する期間では、パワーオフ（ｐｏｗｅｒ  ｏｆｆ）として図示する。なお半導体装置への電源電圧の供給の停止は、低電源電位側の電位の供給を停止することで行うことができる。
【０１００】
また図６（ｂ）において、電位Ｖ＿ｋ（ｋは２以上の自然数）で表すｋ番目のデータに対応する電位は、任意の期間に与えられる電位である。また電位Ｖ＿ｋ−１は、Ｖ＿ｋを与えるより前の期間で与えた、任意の電位である。また電位Ｖ＿ｋ＋Ｖαは、ｋ番目のデータに対応する電位Ｖ＿ｋから、電位制御線ＰＬの電位の上昇に応じて、上昇した電位である。なお電位Ｖ＿ｋ−１は、パワーオンの期間において、電位の書き換えがない場合、電荷の充電又は放電が起こり、電位が変動する場合がある。
【０１０１】
図６（ｂ）に示すタイミングチャート図において、最初の通常動作期間（ａｃｔｉｖｅ）では、電源電圧の供給が行われており、データ制御線ＯＳＧはＬレベルであり、ノードＶＮは電位Ｖ＿ｋであり、ノードＮＶＮは電位Ｖ＿ｋ−１であり、電位制御線ＰＬはＬレベルである。通常動作期間では、トランジスタＴｒが非導通状態であり、ノードＮＶＮの電位がノードＶＮに影響することはほとんどない。そのため、該期間では、電源電圧が供給される揮発性記憶回路１０１で、データの書き込み又は読み出しが高速で行われる構成となる。
【０１０２】
次いでバックアップ期間（ｂａｃｋ  ｕｐ）では、電源電圧の供給が行われており、データ制御線ＯＳＧがＬレベルからＨレベルに切り替わるタイミングでノードＶＮの電位Ｖ＿ｋによって、ノードＮＶＮの電位Ｖ＿ｋ−１が書き換えられる。そしてノードＮＶＮが電位Ｖ＿ｋによって書き換えられた後に、データ制御線ＯＳＧをＨレベルからＬレベルにする。そして、電位制御線ＰＬをＬレベルからＨレベルに切り替える。すると、ノードＮＶＮの電位Ｖ＿ｋが上昇し、電位Ｖ＿ｋ＋Ｖαとなる。
【０１０３】
次いで保持期間（ｒｅｔｅｎｔｉｏｎ）では、電源電圧の供給が停止しており、データ制御線ＯＳＧをＬレベルとする。このとき、低電源電位側の配線に設けたスイッチをオフにし、揮発性記憶回路１０１を流れるリーク電流により低電源電位を与えていた配線の電位をＶＤＤに上昇させることで、電源線間の電位をＶＤＤで等電位とすることでき、電源電圧の供給を停止する構成とする。該構成により、ノードＶＮは電源線の電位であるＨレベルの電位となる。ノードＮＶＮの電位は、電位制御線ＰＬをＨレベル、データ制御線ＯＳＧをＬレベルに保持することで、バックアップ期間で設定した電位Ｖ＿ｋ＋Ｖαで保持される。
【０１０４】
本発明の一態様では、保持期間（ｒｅｔｅｎｔｉｏｎ）において、トランジスタＴｒのソース又はドレインに相当するノードの電位を上昇させる構成となる。該構成によって、データ制御線ＯＳＧのＬレベルの電位をＧＮＤとしても、Ｖｇｓを負電圧にすることができる。そのため、トランジスタＴｒがノーマリーオフのトランジスタでなくてもオフ電流が小さい状態を長時間保持することができる。その結果、ノードＮＶＮで、ノードＶＮのデータを長時間保持することができる。
【０１０５】
次いでリカバリー期間（ｒｅｃｏｖｅｒｙ）では、電源電圧の供給が停止しており、電位制御線ＰＬをＨレベルからＬレベルに切り替え、ノードＮＶＮの電位Ｖ＿ｋ＋Ｖαを電位Ｖ＿ｋに戻す。そして、データ制御線ＯＳＧをＬレベルからＨレベルに切り替え、ノードＶＮとノードＮＶＮとで電荷を共有する。するとノードＮＶＮの電位は、電位Ｖ＿ｋに従って変化する。そしてこの状態で電源電圧の供給を再開し、ノードＮＶＮの電位を電位Ｖ＿ｋに復帰させる。そして、データ制御線ＯＳＧをＨレベルからＬレベルにする。そして再び通常動作期間（ａｃｔｉｖｅ）に戻る。
【０１０６】
なお本発明の一態様では、非導通状態でトランジスタＴｒのＶｇｓを負電圧にできるため、バックゲート電圧等によって予めノーマリーオフのトランジスタとして用いる必要がない。そのため、トランジスタＴｒとしてノーマリーオフのトランジスタを用いる必要がなく、ノーマリーオンのトランジスタを用いることができる。トランジスタＴｒにノーマリーオンのトランジスタを用いることで、トランジスタのオン電流を大きくして用いることが可能となる。そのため、データのバックアップ期間を短縮することができる。
【０１０７】
次いで図７（ａ）には、揮発性記憶回路１０１への電源電圧の供給を停止するためのパワー・スイッチＰＳＷを含む半導体装置１００の回路図を示す。また図７（ｂ）では、図７（ａ）における、パワー・スイッチＰＳＷのオンまたはオフの動作を含めた、バックアップ期間（ｂａｃｋ  ｕｐ）及び保持期間（ｒｅｔｅｎｔｉｏｎ）での動作を説明するためのタイミングチャート図を示す。また図８では、図７（ａ）における、パワー・スイッチＰＳＷのオンまたはオフの動作を含めた、リカバリー期間（ｒｅｃｏｖｅｒｙ）及び通常動作期間（ａｃｔｉｖｅ）での動作を説明するためのタイミングチャート図を示す。図７（ｂ）及び図８では、電源電圧の供給を停止及び再開するパワー・ゲーティング時の、動作の詳細について説明する。
【０１０８】
図７（ａ）に示す半導体装置１００では、揮発性記憶回路１０１、パワー・スイッチＰＳＷ、パワー制御線ＰＧ、トランジスタＴｒ、ノードＶＩＬ、ノードＧＬ、ノードＶＮ、ノードＮＶＮ、データ制御線ＯＳＧ、容量素子Ｃｐ、電位制御線ＰＬ、選択回路ＭＵＸ及び電位選択線ＥＮを示している。
【０１０９】
図７（ａ）に示す半導体装置１００では、ＧＮＤを与える配線とノードＧＬの間にパワー・スイッチＰＳＷを設ける構成とする。該構成とすることで、パワー・スイッチＰＳＷをオフにした際、ノードＧＬの電位をＧＮＤから上昇させ、やがてＶＤＤとすることができる。そのためノードＶＮをＶＤＤにすることができる。
【０１１０】
なお、パワー・スイッチＰＳＷをオフとすると、ノードＧＬの電位はＧＮＤから上昇し、やがてＶＤＤとなる。これは、揮発性記憶回路１０１のリーク電流による。正確には、パワー・スイッチＰＳＷにもわずかなリーク電流があるために、ノードＧＬは厳密にＶＤＤになるわけではなく、ＶＤＤ付近の電位となる。
【０１１１】
また、パワー・スイッチＰＳＷをオンとすると、ノードＧＬの電位はＧＮＤとなる。正確には、パワー・スイッチＰＳＷのオン抵抗と揮発性記憶回路１０１のリーク電流との関係で、ノードＧＬは厳密にＧＮＤになるわけではなく、ＧＮＤ付近の電位となる。
【０１１２】
また図７（ａ）に示す半導体装置１００では、電位制御線ＰＬに与える電位を選択回路ＭＵＸに与える電位選択線ＥＮの制御信号によって、ＶＤＤかＧＮＤに切り替えて制御する構成とする。該構成では、選択回路ＭＵＸで切り替える電位を、ＶＤＤかＧＮＤにする。この場合、揮発性記憶回路１０１に電源電圧として与える電位を同じ電位とすることができるため、新たに別の電位を生成して電位制御線ＰＬに与える必要はない。そのため、余計な電源回路を設ける必要がなく、回路面積の増大、及び消費電力の増大を抑制することができる。
【０１１３】
次いで図７（ｂ）では、バックアップ期間（ｂａｃｋ  ｕｐ）、保持期間（ｒｅｔｅｎｔｉｏｎ）における、パワー制御線ＰＧ、ノードＧＬ、ノードＶＮ、データ制御線ＯＳＧ、ノードＮＶＮ、電位制御線ＰＬについてのタイミングチャート図を示す。なお図７（ｂ）では、説明のためデータ’１’をｄａｔａ’１’と表記し、データ’０’を図中、ｄａｔａ’０’と表記し、電位の変化を実線と破線で表している。
【０１１４】
図７（ｂ）のバックアップ期間（ｂａｃｋ  ｕｐ）では、電源電圧の供給を行うために、パワー制御線ＰＧをＨレベルにし、パワー・スイッチＰＳＷをオンにする。この場合、ノードＧＬはＧＮＤとなる。また、ノードＶＮではｄａｔａ’１’がＨレベルとなり、ｄａｔａ’０’がＬレベルとなる。データ制御線ＯＳＧがＬレベルからＨレベルに切り替わるタイミングで、ノードＮＶＮの電位がノードＶＮの電位に従って変化する。そしてノードＮＶＮがノードＶＮの電位によって変化した後に、データ制御線ＯＳＧをＨレベルからＬレベルにすることで、ノードＮＶＮを電気的に浮遊状態とし、そして電位制御線ＰＬをＬレベルからＨレベルに切り替える。すると、ノードＮＶＮの電位は、Ｈレベルの電位、Ｌレベルの電位からさらに上昇した電位となる。
【０１１５】
なお図７（ｂ）のバックアップ期間（ｂａｃｋ  ｕｐ）において、電位制御線ＰＬの電位をＬレベルからＨレベルに切り替えるタイミングは、データ制御線ＯＳＧをＨレベルからＬレベルに切り替えた後とすることが好ましい。データ制御線ＯＳＧをＨレベルからＬレベルにすることで、容量素子Ｃｐに蓄積される電荷がノードＮＶＮに閉じ込められ、データが確定するためである。
【０１１６】
なお電位制御線ＰＬの電位をＬレベルからＨレベルに切り替えるタイミングと、データ制御線ＯＳＧをＨレベルからＬレベルに切り替えるタイミングは、トランジスタＴｒを介して容量素子Ｃｐに蓄積された電荷の放電がデータに影響しない程度に少ないことが好ましい。この場合、電位制御線ＰＬの電位をＬレベルからＨレベルに切り替えるタイミングと、データ制御線ＯＳＧをＨレベルからＬレベルに切り替えるタイミングは、同時でも構わない。
【０１１７】
次いで図７（ｂ）の保持期間（ｒｅｔｅｎｔｉｏｎ）では、電源電圧の供給を停止するために、パワー制御線ＰＧをＬレベルにし、パワー・スイッチＰＳＷをオフにする。この場合、ノードＧＬは、ＧＮＤからＶＤＤに上昇する。また、ノードＶＮでは保持していたデータが失われ、前の期間のデータに関わらず電位がＨレベルとなる。データ制御線ＯＳＧをＬレベルで保持することで、ノードＮＶＮの電位はバックアップ期間での電位を、上昇させた電位で保持することができる。電位制御線ＰＬは、Ｈレベルのまま保持する。
【０１１８】
次いで図８のリカバリー期間（ｒｅｃｏｖｅｒｙ）では、データの復帰を行うために電位制御線ＰＬをＨレベルからＬレベルに切り替える。すると、ノードＮＶＮの電位は、バックアップ期間（ｂａｃｋ  ｕｐ）で上昇した電位から低下した、元のデータ’１’又はデータ’０’の電位になる。そしてデータ制御線ＯＳＧをＬレベルからＨレベルに切り替え、ノードＶＮの電位をノードＮＶＮの電位に従って変化させる。ノードＮＶＮに保持したデータがデータ’１’であればノードＶＮの電位は変化せず、ノードＮＶＮに保持したデータがデータ’０’であればノードＶＮの電位は低下するよう変化する。そしてパワー制御線ＰＧをＨレベルにし、パワー・スイッチＰＳＷをオンにすることで電源電圧の供給を再開する。するとノードＶＮの電位を、データに応じた電位の高低に応じてＨレベル又はＬレベルとすることができる。そしてデータ制御線ＯＳＧをＨレベルからＬレベルに切り替える。そして通常動作期間（ａｃｔｉｖｅ）に戻る。
【０１１９】
次いで図９（ａ）には、図７（ａ）とは異なる、揮発性記憶回路１０１への電源電圧の供給を再開するためのパワー・スイッチＰＳＷを含む半導体装置１００ＧＬの回路図を示す。また図９（ｂ）では、図９（ａ）における、パワー・スイッチＰＳＷのオンまたはオフの動作を含めた、バックアップ期間（ｂａｃｋ  ｕｐ）及び保持期間（ｒｅｔｅｎｔｉｏｎ）での動作を説明するためのタイミングチャート図を示す。また図１０では、図９（ａ）における、パワー・スイッチＰＳＷのオンまたはオフの動作を含めた、リカバリー期間（ｒｅｃｏｖｅｒｙ）及び通常動作期間（ａｃｔｉｖｅ）での動作を説明するためのタイミングチャート図を示す。図９（ｂ）及び図１０では、電源電圧の供給を停止及び再開する時の、動作の詳細について説明する。
【０１２０】
図９（ａ）に示す半導体装置１００ＧＬでは、揮発性記憶回路１０１、パワー・スイッチＰＳＷ、パワー制御線ＰＧ、トランジスタＴｒ、ノードＶＩＬ、ノードＧＬ、ノードＶＮ、ノードＮＶＮ、データ制御線ＯＳＧ、容量素子Ｃｐを示している。なお図９（ａ）に示す半導体装置１００ＧＬが図７（ａ）と異なる点は、電位制御線ＰＬとして、ノードＧＬの電位を用いる点にある。
【０１２１】
図９（ａ）の構成とすることで、電位制御線ＰＬの電位を制御するための選択回路ＭＵＸや該選択回路ＭＵＸを制御するための電位選択線ＥＮを省略することができる。そのため、半導体装置の低消費電力化、小型化を図ることができる。
【０１２２】
図９（ａ）に示す半導体装置１００ＧＬでは、ＧＮＤを与えるグラウンド線側にパワー・スイッチＰＳＷを設ける構成とする。該構成とすることで、パワー・スイッチＰＳＷをオフにした際、ノードＧＬの電位をＧＮＤから上昇させ、やがてＶＤＤとすることができる。そのためノードＶＮをＶＤＤにすることができる。
【０１２３】
また図９（ａ）に示す半導体装置１００ＧＬでは、電位制御線ＰＬに与える電位をノードＧＬと等電位にする構成とする。該構成では、電源電圧の供給を停止後に、ノードＧＬの電位がＧＮＤからＶＤＤとなる。この場合、バックアップ期間においてノードＮＶＮの電位が上昇しないものの、保持期間においてノードＮＶＮの電位を上昇させることができる。
【０１２４】
次いで図９（ｂ）では、バックアップ期間（ｂａｃｋ  ｕｐ）、保持期間（ｒｅｔｅｎｔｉｏｎ）における、パワー制御線ＰＧ、ノードＧＬ、ノードＶＮ、データ制御線ＯＳＧ、ノードＮＶＮについてのタイミングチャート図を示す。なお図９（ｂ）では、説明のためデータ’１’をｄａｔａ’１’と表記し、データ’０’を図中、ｄａｔａ’０’と表記し、電位の変化を実線と破線で表している。
【０１２５】
図９（ｂ）のバックアップ期間（ｂａｃｋ  ｕｐ）では、電源電圧の供給を行うために、パワー制御線ＰＧをＨレベルにし、パワー・スイッチＰＳＷをオンにする。この場合、ノードＧＬはＧＮＤとなる。また、ノードＶＮではｄａｔａ’１’がＨレベルとなり、ｄａｔａ’０’がＬレベルとなる。データ制御線ＯＳＧがＬレベルからＨレベルに切り替わるタイミングで、ノードＮＶＮの電位がノードＶＮの電位に従って変化する。そしてノードＮＶＮがノードＶＮの電位によって変化した後にデータ制御線ＯＳＧをＨレベルからＬレベルにする。
【０１２６】
次いで図９（ｂ）の保持期間（ｒｅｔｅｎｔｉｏｎ）では、電源電圧の供給を停止するために、パワー制御線ＰＧをＬレベルにし、パワー・スイッチＰＳＷをオフにする。この場合、ノードＧＬは、ＧＮＤからＶＤＤに上昇する。このときノードＮＶＮが電気的に浮遊状態のため、ノードＧＬの電位の上昇につれてノードＮＶＮの電位は、Ｈレベルの電位、Ｌレベルの電位からさらに上昇した電位となる。また、ノードＶＮでは保持していたデータが失われ、前の期間のデータに関わらず電位がＨレベルとなる。データ制御線ＯＳＧをＬレベルで保持することで、ノードＮＶＮの電位はバックアップ期間での電位を、上昇させた電位として保持することができる。
【０１２７】
次いで図１０のリカバリー期間（ｒｅｃｏｖｅｒｙ）では、データ制御線ＯＳＧをＬレベルからＨレベルに切り替え、ノードＶＮの電位をノードＮＶＮの電位に従って変化させる。ノードＮＶＮに保持したデータがデータ’１’であればノードＶＮの電位は変化せず、ノードＮＶＮに保持したデータがデータ’０’であればノードＶＮの電位は低下するよう変化する。そしてパワー制御線ＰＧをＨレベルにし、パワー・スイッチＰＳＷをオンにすることで電源電圧の供給を再開する。するとノードＶＮの電位を、データに応じた電位の高低に応じてＨレベル又はＬレベルとすることができる。そしてデータ制御線ＯＳＧをＨレベルからＬレベルに切り替える。
【０１２８】
以上説明した、本発明の一態様では、保持期間（ｒｅｔｅｎｔｉｏｎ）において、トランジスタＴｒのソース又はドレインに相当するノードの電位を上昇させる構成となる。該構成によって、データ制御線ＯＳＧのＬレベルの電位をＧＮＤとしても、Ｖｇｓを負電圧にすることができる。そのため、トランジスタＴｒがノーマリーオフのトランジスタでなくてもオフ電流が小さい状態を長時間保持することができる。その結果、ノードＮＶＮで、ノードＶＮのデータを長時間保持することができる。
【０１２９】
加えて本発明の一態様では、非導通状態でトランジスタＴｒのＶｇｓを負電圧にできるため、バックゲート電圧等によって予めノーマリーオフのトランジスタとして用いる必要がない。またトランジスタＴｒとしてノーマリーオフのトランジスタを用いる必要がなく、ノーマリーオンのトランジスタを用いることができる。トランジスタＴｒにノーマリーオンのトランジスタを用いることで、トランジスタのオン電流を大きくして用いることが可能となる。そのため、データのバックアップ期間及びリカバリー期間を短縮することができる。
【０１３０】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１３１】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
【０１３２】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１３３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１３４】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１３５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３６】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１３７】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１３８】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下、特に好ましくは８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０１３９】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１４０】
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
【０１４１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１４２】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１４３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１４６】
図１３（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１３（ｂ）は、図１３（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１４７】
図１３（ｃ）は、図１３（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１３（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１４８】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１４（Ａ）参照。）。
【０１４９】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１５０】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１５１】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１５２】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５３】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５４】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５５】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１５６】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５７】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１５８】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１５９】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６０】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６１】
次に、微結晶酸化物半導体膜について説明する。
【０１６２】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１６３】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１４（Ｂ）参照。）。
【０１６４】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６６】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１６７】
図１４（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
【０１６８】
また、図１４（Ｄ）に、図１４（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１６９】
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１７０】
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
【０１７１】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１７２】
例えば、図１４（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１４（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１４（Ｂ）に示したような回折パターンが観測される。
【０１７３】
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１７４】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０１７５】
各試料におけるＣＡＡＣ化率を図１５（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１７６】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１７７】
図１５（Ｂ）および図１５（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１５（Ｂ）と図１５（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１７８】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０１７９】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１８０】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
【０１８１】
図１６に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１６では、上記実施の形態１の図１１で図示したトランジスタＰＧ１、及びトランジスタＴｒの断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタＰＧ１及びトランジスタＴｒのチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタＰＧ１及びトランジスタＴｒのチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタＰＧ１のチャネル長方向とトランジスタＴｒのチャネル長方向とが、必ずしも一致していなくともよい。
【０１８２】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０１８３】
また、図１６では、酸化物半導体膜にチャネル形成領域を有するトランジスタＴｒが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタＰＧ１上に形成されている場合を例示している。
【０１８４】
トランジスタＰＧ１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタＰＧ１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタＴｒはトランジスタＰＧ１上に積層されていなくとも良く、トランジスタＴｒとトランジスタＰＧ１とは、同一の層に形成されていても良い。
【０１８５】
シリコンの薄膜を用いてトランジスタＰＧ１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１８６】
トランジスタＰＧ１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１６では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０１８７】
また、トランジスタＰＧ１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１６では、トレンチ分離法を用いてトランジスタＰＧ１を電気的に分離する場合を例示している。具体的に、図１６では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタＰＧ１を素子分離させる場合を例示している。
【０１８８】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタＰＧ１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタＰＧ１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０１８９】
トランジスタＰＧ１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＰＧ１の基板上における専有面積を小さく抑えつつ、トランジスタＰＧ１におけるキャリアの移動量を増加させることができる。その結果、トランジスタＰＧ１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタＰＧ１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１９０】
なお、バルクの半導体基板を用いたトランジスタＰＧ１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１９１】
トランジスタＰＧ１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０１９２】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０１９３】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１９４】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタＴｒが設けられている。
【０１９５】
トランジスタＴｒは、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
【０１９６】
なお、図１６において、トランジスタＴｒは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
【０１９７】
トランジスタＴｒが、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１９８】
また、図１６では、トランジスタＴｒが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタＴｒは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１９９】
また、図１６に示すように、トランジスタＴｒは、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタＴｒが有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
【０２００】
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２０１】
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０２０２】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２０３】
なお、図１６に示すトランジスタＴｒは、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１６に示すトランジスタＴｒでは、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタＴｒの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２０４】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＴｒがオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタＴｒでは、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタＴｒのオフ電流を小さく抑えることができる。よって、トランジスタＴｒは、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２０５】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＴｒがオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタＴｒの電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタＴｒにおけるキャリアの移動量が増加する。この結果、トランジスタＴｒのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２０６】
なお、図１６を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１９に示すような構造でもよい。
【０２０７】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２０８】
（実施の形態４）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２０９】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２１０】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２１１】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２１２】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２１３】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１４】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２１５】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２１６】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１７、図１８を用いて説明する。
【０２１７】
図１７（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２１８】
上記実施の形態３の図１６に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２１９】
後工程については、図１７（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２２０】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２２１】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２２２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０２２３】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２２４】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２２５】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、新たに生成する負電位を用いることなくオフ電流を低くし、且つ別途生成した正電位をＯＳトランジスタのゲートに印加することなくオン電流を大きくすることができる、半導体装置を含む。そのため、小型化、及び低消費電力化が図られた電子部品である。
【０２２６】
また、完成した電子部品の斜視模式図を図１７（ｂ）に示す。図１７（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１７（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
【０２２７】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２２８】
図１８（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、及び低消費電力化が図られた電子部品を具備する携帯型の情報端末が実現される。
【０２２９】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１８（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１８（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２３０】
また、図１８（ａ）に示す携帯型の情報端末は、図１８（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２３１】
図１８（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２３２】
また、図１８（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３３】
更に、図１８（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２３４】
図１８（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、及び低消費電力化が図られた電子部品を具備する電子書籍が実現される。
【０２３５】
図１８（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、小型化、及び低消費電力化が図られた電子部品を具備するテレビジョン装置が実現される。
【０２３６】
図１８（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため小型化、及び低消費電力化が図られた電子部品を具備するスマートフォンが実現される。
【０２３７】
図１８（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化、及び低消費電力化が図られた電子部品を具備するデジタルカメラが実現される。
【０２３８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、このため、小型化、及び低消費電力化が図られた電子部品を具備する電子機器が実現される。
【符号の説明】
【０２３９】
Ｃｐ    容量素子
Ｃｐ＿１    容量素子
Ｃｐ＿ｎ    容量素子
Ｃｐ＿１１    容量素子
Ｃｐ＿ｍｎ    容量素子
Ｃｐ＿Ｒ    容量素子
Ｃｐ１    容量素子
Ｃｐ２    容量素子
Ｖ＿ｋ    電位
Ｖ＿ｋ−１    電位
ＥＮ    電位選択線
ＧＬ    ノード
ＶＩＬ    ノード
ＩＮＶ１    インバータ
ＩＮＶ２    インバータ
ＩＮＶ＿Ｒ    インバータ
ｎＴｒ１    トランジスタ
ｎＴｒ２    トランジスタ
ＮＶＮ    ノード
ＮＶＮ＿１    ノード
ＮＶＮ＿１１    ノード
ＮＶＮ＿ｍｎ    ノード
ＮＶＮ＿ｎ    ノード
ＮＶＮ１    ノード
ＮＶＮ２    ノード
ＰＧ１    トランジスタ
ＰＧ２    トランジスタ
Ｔｒ    トランジスタ
Ｔｒ＿１    トランジスタ
Ｔｒ＿２    トランジスタ
Ｔｒ＿１１    トランジスタ
Ｔｒ＿ｍｎ    トランジスタ
Ｔｒ１    トランジスタ
Ｔｒ１＿ｍｎ    トランジスタ
Ｔｒ１＿ｎ    トランジスタ
Ｔｒ２    トランジスタ
ｐＴｒ    トランジスタ
ＶＮ    ノード
ＶＮ＿１    ノード
ＶＮ＿１１    ノード
ＶＮ＿ｎ    ノード
ＶＮ＿ｍｎ    ノード
ＶＮ１    ノード
ＶＮ２    ノード
７０    電子銃室
７２    光学系
７４    試料室
７６    光学系
７８    カメラ
８０    観察室
８２    フィルム室
８４    電子
８８    物質
９２    蛍光板
１００    半導体装置
１００ａ    半導体装置
１００ｂ    半導体装置
１００ｃ    半導体装置
１００ｄ    半導体装置
１００ｅ    半導体装置
１００ｆ    半導体装置
１００ＦＦ    半導体装置
１００ＧＬ    半導体装置
１０１    揮発性記憶回路
１０１＿ｍｎ    揮発性記憶回路
１０１＿１１    揮発性記憶回路
１０１ａ    揮発性記憶回路
１０２    揮発性記憶回路
１０２＿ｎ    揮発性記憶回路
１０２＿１    揮発性記憶回路
１１０    回路
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｂ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015118724.tif 000003
【図２】
2015118724.tif 000004
【図３】
2015118724.tif 000005
【図４】
2015118724.tif 000006
【図５】
2015118724.tif 000007
【図６】
2015118724.tif 000008
【図７】
2015118724.tif 000009
【図８】
2015118724.tif 000010
【図９】
2015118724.tif 000011
【図１０】
2015118724.tif 000012
【図１１】
2015118724.tif 000013
【図１２】
2015118724.tif 000014
【図１６】
2015118724.tif 000015
【図１７】
2015118724.tif 000016
【図１８】
2015118724.tif 000017
【図１９】
2015118724.tif 000018
【図１３】
2015118724.tif 000019
【図１４】
2015118724.tif 000020
【図１５】
2015118724.tif 000021