(57)【要約】【課題】電圧駆動型の電力用半導体素子におけるサージ電圧やノイズの抑制とスイッチング損失の抑制との両立を、簡略な回路構成によって実現する。【解決手段】電力用半導体素子Ｑ１のターンオン動作中の、スイッチング用ＭＯＳＦＥＴＱ４がオンする時点ｔ２で、電力用半導体素子Ｑ１のゲート抵抗の抵抗値を、第１ゲート抵抗Ｒｇ１の抵抗値からそれよりも低い第１ゲート抵抗Ｒｇ１と第３ゲート抵抗Ｒｇ３との並列抵抗の抵抗値に切り替える。これにより、ターンオン動作の前半は電力用半導体素子Ｑ１のスイッチング速度を低く抑え、ターンオン動作の後半は電力用半導体素子Ｑ１のスイッチング速度を引き上げる。このとき、急峻な電流変化Ｓが発生する期間における電力用半導体素子Ｑ１のスイッチング速度が低速となるよう、ターンオンの開始から遅延回路３の遅延時間後の急峻な電流変化Ｓの発生期間が過ぎた時点でゲート抵抗を切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧駆動型電力用半導体素子の駆動回路において、
シリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドギャップの前記電圧駆動型電力用半導体素子の制御電極端子を制御抵抗部を介して充電する電源と、
前記電圧駆動型電力用半導体素子のターンオン指令時にオンされて前記電源と前記制御抵抗部とを接続するスイッチング素子とを備えており、
前記制御抵抗部は、
前記スイッチング素子のオンにより前記電源及び前記制御電極端子間に直列接続される第１抵抗部と、
前記スイッチング素子のオンから遅延回路による遅延時間だけ遅れたタイミングで、前記第１抵抗部と並列に前記電源及び前記制御電極端子間に直列接続される第２抵抗部と、
を有している、
ことを特徴とする電圧駆動型電力用半導体素子の駆動回路。
【請求項２】
前記第２抵抗部は、前記遅延回路の出力によってゲートが充電されるｐチャネルＭＯＳＦＥＴを介して、前記電源及び前記制御電極端子間に直列接続されることを特徴とする請求項１記載の電圧駆動型電力用半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子の駆動回路に係り、特に、電圧駆動型の電力用半導体素子の駆動回路に関するものである。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor 、絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor 、電界効果トランジスタ）等の電圧駆動型の電力用半導体素子には、ターンオン動作の際に急峻な電流変化が発生し、これが原因で、素子の耐圧を超えるサージ電圧やノイズが発生することがある。
【０００３】
このサージ電圧やノイズを抑制するには、ターンオン動作時のスイッチング速度を遅くして、ターンオン動作中に電力用半導体素子を流れる電流の時間変化（増加）率を低く制限することが有効である。但し、スイッチング速度を遅くするとその分、ターンオン動作中のスイッチング損失が増えてしまう。つまり、サージ電圧やノイズの抑制とスイッチング損失の抑制とはトレードオフの関係にある。
【０００４】
そこで、サージ電圧やノイズの抑制とスイッチング損失の抑制との両立を図るものとして、ＩＧＢＴのターンオン動作中に、ゲート電圧を低い電位から高い電位に切り替える駆動回路が提案されている（例えば、特許文献１）。
【０００５】
この駆動回路によれば、サージ電圧やノイズが発生するターンオン動作の前半の期間はスイッチング速度を抑えてサージ電圧やノイズの抑制を図りつつ、急峻な電流変化の発生が収まるターンオン動作の後半の期間においてスイッチング速度を上げて、スイッチング損失を低く抑えることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−９３４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＩＧＢＴやＭＯＳＦＥＴのターンオン動作には何百ナノ秒単位〜マイクロ秒単位の時間を必要とする。そして、ターンオン動作中の冒頭に発生するサージ電流は、ＩＧＢＴやＭＯＳＦＥＴの個体やそれらに接続する負荷によって異なる。このため、上述した特許文献１の駆動回路を用いてサージ電流からの保護とスイッチング損失の抑制とを両立させるために、ＩＧＢＴやＭＯＳＦＥＴのゲート電圧をターンオン動作の途中で低電位から高電位に切り替える際には、サージ電流の発生が収まってからゲート電圧の切り替えを行う必要がある。
【０００８】
そのためには、ＩＧＢＴやＭＯＳＦＥＴの入力電圧（ＩＧＢＴのコレクタ電圧、ＭＯＳＦＥＴのドレイン電圧、ゲート電圧）をモニタしてその時間変化率等から急峻な電流変化を検出し、それが収まった後にゲート電圧を切り替える必要がある。したがって、ＩＧＢＴやＭＯＳＦＥＴの入力電圧をセンサによりモニタするモニタ回路や、入力電圧の時間変化率から急峻な電流変化を検出する検出回路等が必要となり、駆動回路の回路規模が大きくなることが避けられない。
【０００９】
本発明は前記事情に鑑みなされたもので、本発明の目的は、電圧駆動型の電力用半導体素子におけるサージ電圧やノイズの抑制とスイッチング損失の抑制との両立を、簡略な回路構成によって実現することができる電圧駆動型電力用半導体素子の駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載した本発明の電圧駆動型電力用半導体素子の駆動回路は、
電圧駆動型電力用半導体素子の駆動回路において、
シリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドギャップの前記電圧駆動型電力用半導体素子の制御電極端子に制御抵抗部を介して充電する電源と、
前記電圧駆動型電力用半導体素子のターンオン指令時にオンされて前記電源と前記制御抵抗部とを接続するスイッチング素子とを備えており、
前記制御抵抗部は、
前記スイッチング素子のオンにより前記電源及び前記制御電極端子間に直列接続される第１抵抗部と、
前記スイッチング素子のオンから遅延回路により遅延時間だけ遅れたタイミングで、前記第１抵抗部と並列に前記電源及び前記制御電極端子間に直列接続される第２抵抗部と、
を有している、
ことを特徴とする。
【００１１】
例えば、ＳｉＣ（シリコンカーバイド）やＧａＮ（窒化ガリウム）、Ｇａ2Ｏ3（酸化ガリウム）、ダイヤモンド半導体等のワイドギャップ半導体は、シリコンよりもバンドギャップが大きい半導体材料である。これらのワイドギャップ半導体を基板材料に含む、ワイドギャップの電圧駆動型電力用半導体素子では、シリコンを基板材料とするＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子よりも、ターンオン動作のスイッチング時間が大幅に短くなる。
【００１２】
ここで、ワイドギャップ半導体のバンドギャップは、おおよそ、ＳｉＣ（シリコンカーバイド）で３．２６［ｅＶ］、ＧａＮ（窒化ガリウム）で３．３９［ｅＶ］、Ｇａ2Ｏ3（酸化ガリウム）で４．８［ｅＶ］、ダイヤモンド半導体で５．４７［ｅＶ］である（ｅＶ＝電子ボルト）。これらはいずれも、シリコンのバンドギャップ（１．１［ｅＶ］）よりも大きい。また、バンドギャップが１．４［ｅＶ］であるＧａＡｓ（ガリウム砒素）も、シリコンよりも大きいバンドギャップが大きい半導体材料と言える。
【００１３】
これらのワイドギャップ半導体を基板材料に用いたワイドギャップの電圧駆動型電力用半導体素子では、ターンオン動作中の冒頭に発生する急峻な電流変化によるサージ電圧やノイズを抑制する必要がある期間が、シリコンを基板材料とするＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子より大幅に短くなる。したがって、素子の個体や素子に接続する負荷によってサージ電圧やノイズの発生期間がばらついても、そのばらつきは、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子をターンオン動作させる場合に比べて無視できる程度に少なくなる。
【００１４】
そこで、請求項１に記載した本発明の電圧駆動型電力用半導体素子の駆動回路では、シリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドギャップの電圧駆動型電力用半導体素子をターンオンさせる際に、ターンオン指令から遅延回路による遅延時間だけ遅れたタイミングで、素子の制御電極端子と電源との間に直列接続される制御抵抗部の抵抗値を切り替えるようにした。
【００１５】
具体的には、まず、素子のターンオン指令に伴いスイッチング素子をオンさせた時点で、電源と制御電極端子との間に第１抵抗部を直列接続する。これにより、制御抵抗部の抵抗値は第１抵抗部の抵抗値となる。そして、遅延回路による遅延時間だけ遅れたタイミングにおいて、電源と制御電極端子との間に、第１抵抗部と並列に第２抵抗部をさらに接続する。これにより、制御抵抗部の抵抗値は、第１抵抗部の抵抗値から、並列接続した第１抵抗部と第２抵抗部との合成抵抗値に下がる。
【００１６】
このため、急峻な電流変化によるサージ電圧やノイズが発生するターンオン動作の前半の期間はスイッチング速度を抑えて急峻な電流変化の抑制を図りつつ、急峻な電流変化の発生が収まるターンオン動作の後半の期間においてスイッチング速度を上げて、スイッチング損失を低く抑えることができる。
【００１７】
しかも、素子の入力電圧をモニタするモニタ回路や、入力電圧の時間変化率から急峻な電流変化の発生を検出する検出回路等を、駆動回路に設ける必要がなく、Ｃ（コンデンサ）とＲ（抵抗）により時定数（遅延時間）が定まる遅延回路を設けるだけで済む。よって、回路規模の大型化を避けることができる。
【００１８】
したがって、ワイドギャップの電圧駆動型電力用半導体素子におけるサージ電圧やノイズの抑制とスイッチング損失の抑制との両立を、簡略な回路構成によって実現することができる。
【００１９】
また、制御抵抗部の抵抗値の切り替えにより制御電極端子の制御電圧を切り替えるので、制御電圧を切り替える場合のように高低二つの電源を設ける必要がなく、この点からも回路規模の大型化を避けることができる。
【００２０】
なお、遅延回路による遅延時間は、ワイドギャップの電圧駆動型電力用半導体素子のターンオン指令からサージ電圧やノイズの発生が収まるまでの経過時間か、あるいは、それに誤差分を加えた時間に設定することができる。
【００２１】
また、請求項２に記載した本発明の電圧駆動型電力用半導体素子の駆動回路は、請求項１に記載した本発明の電圧駆動型電力用半導体素子の駆動回路において、前記第２抵抗部は、前記遅延回路の出力によってゲートが充電されるｐチャネルＭＯＳＦＥＴを介して、前記電源及び前記制御電極端子間に直列接続されることを特徴とする。
【００２２】
請求項２に記載した本発明の電圧駆動型電力用半導体素子の駆動回路によれば、請求項１に記載した本発明の電圧駆動型電力用半導体素子の駆動回路において、ｐチャネルＭＯＳＦＥＴのゲートが、ソースよりも低い電位の遅延回路の出力によって充電されると、ｐチャネルＭＯＳＦＥＴのドレイン−ソース間が導通する。これによりｐチャネルＭＯＳＦＥＴは、ソースからドレインに向けて電流が流れる状態となる。
【００２３】
したがって、第２抵抗部をドレイン又はソースに直列接続したｐチャネルＭＯＳＦＥＴが遅延回路の出力によって導通することで、第２抵抗部が第１抵抗部と並列に、電源及び電圧駆動型電力用半導体素子の制御電極端子間に直列接続されて、制御抵抗部の抵抗値が第１抵抗部の抵抗値よりも低い抵抗値に切り替わる。
【００２４】
ここで、ｐチャネルＭＯＳＦＥＴのドレイン−ソース間には、ドレインからソースに向かう電流を流す寄生ダイオードが存在している。よって、ｐチャネルＭＯＳＦＥＴの非導通時にも、電圧駆動型電力用半導体素子の制御電極端子から電源への第２抵抗部を経由した電流の流れが、ｐチャネルＭＯＳＦＥＴの寄生ダイオードによって確保される。
【００２５】
このため、ｐチャネルＭＯＳＦＥＴが導通していないときであっても、電圧駆動型電力用半導体素子の制御電極端子の充電電荷を放電する放電電流の経路の少なくとも一部を、第２抵抗部とｐチャネルＭＯＳＦＥＴの寄生ダイオードとを経由する経路で確保することができる。
【００２６】
したがって、遅延回路の出力によってゲートが充電されるｐチャネルＭＯＳＦＥＴを介して第２抵抗部を第１抵抗部と並列に、電源及び制御電極端子間に直列接続する回路を構成することで、電圧駆動型電力用半導体素子の制御電極端子の放電回路の少なくとも一部を、専用の回路を別途設けずに構成できるようにして、回路構成をさらに簡略化することができる。
【発明の効果】
【００２７】
本発明の電圧駆動型電力用半導体素子の駆動回路によれば、電圧駆動型の電力用半導体素子におけるサージ電圧やノイズの抑制とスイッチング損失の抑制との両立を、簡略な回路構成によって実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る電圧駆動型電力用半導体素子の駆動回路を示す回路図である。
【図２】図１の駆動回路の各部における信号状態を示すタイミングチャートである。
【図３】（ａ），（ｂ）は図１の駆動回路の変形例を示す回路図である。
【図４】（ａ），（ｂ）は図１の駆動回路の変形例を示す回路図である。
【図５】本発明の第２実施形態に係る電圧駆動型電力用半導体素子の駆動回路を示す回路図である。
【図６】（ａ），（ｂ）は図１の駆動回路の変形例を示す回路図である。
【図７】（ａ），（ｂ）は図１の駆動回路の変形例を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３０】
（第１実施形態）
まず、図１及び図２を参照して、本発明の第１実施形態に係る電圧駆動型電力用半導体素子の駆動回路について説明する。
【００３１】
図１に示す第１実施形態の駆動回路１（請求項中の電圧駆動型電力用半導体素子の駆動回路に相当）は、電圧駆動型の電力用半導体素子（以下、電力用半導体素子と略記する。）Ｑ１を駆動する回路である。この電力用半導体素子Ｑ１は、シリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドギャップの電力用半導体素子である。シリコンよりもバンドギャップが大きい半導体材料の具体例としては、ＳｉＣ（シリコンカーバイド）やＧａＮ（窒化ガリウム）、酸化ガリウム（Ｇａ2Ｏ3）、ダイヤモンド半導体等が挙げられる。
【００３２】
そして、本実施形態の駆動回路１は、電源Ｖｃｃと、増幅部ＡＭＰと、第１ゲート抵抗Ｒｇ１乃至第３ゲート抵抗Ｒｇ３と、スイッチング用ＭＯＳＦＥＴＱ４と、遅延回路３とを有している。
【００３３】
増幅部ＡＭＰは、電力用半導体素子Ｑ１のターンオン及びターンオフを制御するために外部から入力されるＰＷＭ信号を増幅するもので、ＮＰＮトランジスタ（以下、トランジスタと略記する）Ｑ２とＰＮＰトランジスタ（以下、トランジスタと略記する）Ｑ３とを有している。
【００３４】
両トランジスタＱ２，Ｑ３のエミッタは共通接続されており、トランジスタＱ２（請求項中のスイッチング素子に相当）のコレクタは電源Ｖｃｃに接続され、トランジスタＱ３のコレクタは接地されている。トランジスタＱ２は、電力用半導体素子Ｑ１のターンオンに対応するＰＷＭ信号のオン期間中に導通し、トランジスタＱ３は、電力用半導体素子Ｑ１のターンオフに対応するＰＷＭ信号のオフ期間中に導通する。
【００３５】
第１ゲート抵抗Ｒｇ１（請求項中の第１抵抗部に相当）は、一端が電力用半導体素子Ｑ１のゲートＧ（請求項中の制御電極端子に相当）に接続されており、他端がダイオードＤ１を介してトランジスタＱ２，Ｑ３のエミッタに接続されている。ダイオードＤ１は、カソードが第１ゲート抵抗Ｒｇ１に接続されており、アノードがトランジスタＱ２，Ｑ３のエミッタに接続されている。
【００３６】
したがって、トランジスタＱ２の導通時には、第１ゲート抵抗Ｒｇ１及びダイオードＤ１を流れる電源Ｖｃｃからのゲート電流によって、電力用半導体素子Ｑ１のゲートＧが充電される。トランジスタＱ２の導通時のゲート電流は、第１ゲート抵抗Ｒｇ１の抵抗値に応じた大きさで流れる。
【００３７】
第２ゲート抵抗Ｒｇ２は、一端が電力用半導体素子Ｑ１のゲートＧに接続されており、他端がダイオードＤ２を介してトランジスタＱ２，Ｑ３のエミッタに接続されている。ダイオードＤ２は、アノードが第２ゲート抵抗Ｒｇ２に接続されており、カソードがトランジスタＱ２，Ｑ３のエミッタに接続されている。
【００３８】
したがって、トランジスタＱ３の導通時には、電力用半導体素子Ｑ１のゲートＧに充電された電荷が、第２ゲート抵抗Ｒｇ２及びダイオードＤ２を介して放電される。
【００３９】
第３ゲート抵抗Ｒｇ３（請求項中の第２抵抗部に相当）は、一端がスイッチング用ＭＯＳＦＥＴＱ４のドレイン−ソース間を介して電力用半導体素子Ｑ１のゲートＧに接続されており、他端が電源Ｖｃｃに接続されている。スイッチング用ＭＯＳＦＥＴＱ４は、ｎチャネルＭＯＳＦＥＴで構成されており、スイッチング用ＭＯＳＦＥＴＱ４のドレインが第３ゲート抵抗Ｒｇ３に、ソースが電力用半導体素子Ｑ１のゲートＧに接続されている。
【００４０】
したがって、スイッチング用ＭＯＳＦＥＴＱ４の導通時には、第３ゲート抵抗Ｒｇ３を流れる電源Ｖｃｃからのゲート電流によって、電力用半導体素子Ｑ１のゲートＧが充電される。スイッチング用ＭＯＳＦＥＴＱ４の導通時のゲート電流は、第３ゲート抵抗Ｒｇ３の抵抗値に応じた大きさで流れる。
【００４１】
なお、第１ゲート抵抗Ｒｇ１及び第３ゲート抵抗Ｒｇ３は、電力用半導体素子Ｑ１のゲートＧに対するゲート電流を制御するゲート抵抗（請求項中の制御抵抗部に相当）を構成する。
【００４２】
遅延回路３は、抵抗Ｒｇ４及びコンデンサＣ１を有している。抵抗Ｒｇ４は、トランジスタＱ２，Ｑ３のエミッタとスイッチング用ＭＯＳＦＥＴＱ４のゲートとの間に接続されており、コンデンサＣ１はスイッチング用ＭＯＳＦＥＴＱ４のゲート−ソース間に接続されている。
【００４３】
遅延回路３は、抵抗Ｒｇ４を流れる電源Ｖｃｃからの電流によって、スイッチング用ＭＯＳＦＥＴＱ４のゲートを充電する。この充電電流は、第１ゲート抵抗Ｒｇ１の抵抗値に応じた大きさで流れる。また、この充電電流によるスイッチング用ＭＯＳＦＥＴＱ４のゲートの充電は、遅延回路３によって、トランジスタＱ２のオンよりも、抵抗Ｒｇ４及びコンデンサＣ１によって定まる時定数に応じた遅延時間（ｔ２−ｔ１）だけ遅延される。
【００４４】
次に、以上のように構成された本実施形態の駆動回路１の動作について、図２のタイミングチャートを参照して説明する。
【００４５】
電力用半導体素子Ｑ１のターンオン指令として、時点ｔ１においてＰＷＭ信号がオンされると（図２（ａ））、トランジスタＱ２がオンする（図２（ｂ））。これにより、電源Ｖｃｃからの電力により電力用半導体素子Ｑ１のゲートＧを充電する充電回路が、図１中の一番粗い破線で示すように、ダイオードＤ１及び第１ゲート抵抗Ｒｇ１によって形成される。そして、この充電回路を流れるゲート電流によって電力用半導体素子Ｑ１のゲートＧが充電される。
【００４６】
また、トランジスタＱ２がオンすると、図１中の一番粗い破線から分岐した一番細かい破線で示すように、電源Ｖｃｃからの電力により遅延回路３のコンデンサＣ１が、コンデンサＣ１と抵抗Ｒｇ４とで定まる遅延回路３の時定数に応じた遅延時間（ｔ２−ｔ１）をかけて充電される。
【００４７】
遅延回路３の遅延時間（ｔ２−ｔ１）が経過すると、スイッチング用ＭＯＳＦＥＴＱ４のゲートが、抵抗Ｒｇ４を流れる充電電流（請求項中の遅延回路の出力に相当）によって充電される。そして、スイッチング用ＭＯＳＦＥＴＱ４のゲート電圧がしきい値を超えると、スイッチング用ＭＯＳＦＥＴＱ４がオンする（図２（ｃ））。
【００４８】
スイッチング用ＭＯＳＦＥＴＱ４がオンすると、第３ゲート抵抗Ｒｇ３が第１ゲート抵抗Ｒｇ１と並列接続される。これにより、電源Ｖｃｃからの電力により電力用半導体素子Ｑ１のゲートＧを充電する充電回路が、ダイオードＤ１及び第１ゲート抵抗Ｒｇ１の直列回路と第３ゲート抵抗Ｒｇ３との並列回路となる。
【００４９】
即ち、スイッチング用ＭＯＳＦＥＴＱ４がオンする時点ｔ２において、電力用半導体素子Ｑ１のゲート抵抗の抵抗値が、第１ゲート抵抗Ｒｇ１の抵抗値から、それよりも低い、第１ゲート抵抗Ｒｇ１と第３ゲート抵抗Ｒｇ３との並列抵抗の抵抗値に切り替わる。
【００５０】
これにより、電力用半導体素子Ｑ１のゲートＧ−ソースＳ間の電位差Ｖｇｓの時間変化率が、ゲート抵抗の抵抗値を変えない点線で示す従来の場合に比べて高くなる（図２（ｄ））。これにより、電位差Ｖｇｓがピーク値に達するタイミングも、従来の時点ｔ２２に比べて早い時点ｔ２１になる（図２（ｄ）の時点ｔ２以後）。即ち、時点ｔ２以降は、電力用半導体素子Ｑ１のターンオン動作のスイッチング速度が高くなる。
【００５１】
ところで、トランジスタＱ２のオンに伴い（図２（ｂ）の時点ｔ１）、ダイオードＤ１及び第１ゲート抵抗Ｒｇ１の充電回路により電力用半導体素子Ｑ１のゲートＧが充電され始めると、電力用半導体素子Ｑ１がターンオン動作を開始し、電力用半導体素子Ｑ１のゲートＧ−ソースＳ間の電位差Ｖｇｓが徐々に増加する（図２（ｄ））。
【００５２】
電位差Ｖｇｓが増加すると、電力用半導体素子Ｑ１のゲートＧにチャネルが形成され始め、チャネルの厚さがある程度に増えると、電力用半導体素子Ｑ１のソースＳ−ドレインＤ間にドレイン電流Ｉｄが流れ始める（図２（ｅ）の時点ｔ１１）。
【００５３】
なお、図２（ｆ）は、電力用半導体素子Ｑ１のソースＳ−ドレインＤ間の電位差Ｖｄｓの変化を示している。この電位差Ｖｄｓも、図２（ｄ）に示す電力用半導体素子Ｑ１のゲートＧ−ソースＳ間の電位差Ｖｇｓと同じく、ゲート抵抗の抵抗値を変えない従来の点線で示す電位差に比べて、時点ｔ２以降は早くゼロに達する（図２（ｆ）の時点ｔ２以後）。即ち、時点ｔ２以降は、電力用半導体素子Ｑ１のターンオン動作のスイッチング速度が高くなる。
【００５４】
このように、電力用半導体素子Ｑ１のソースＳ−ドレインＤ間を流れるドレイン電流Ｉｄが急峻に変化する期間は、サージ電圧やノイズを抑制するために、電位差Ｖｇｓの時間変化率、つまり、電力用半導体素子Ｑ１のターンオン動作のスイッチング速度を、低く抑えることが望ましい。
【００５５】
そこで、本実施形態の駆動回路１では、上述したように、電力用半導体素子Ｑ１のターンオン動作中の、スイッチング用ＭＯＳＦＥＴＱ４がオンする時点ｔ２で、電力用半導体素子Ｑ１のゲート抵抗の抵抗値を、第１ゲート抵抗Ｒｇ１の抵抗値からそれよりも低い第１ゲート抵抗Ｒｇ１と第３ゲート抵抗Ｒｇ３との並列抵抗の抵抗値に切り替える。
【００５６】
このようにゲート抵抗を切り替えることで、ターンオン動作の前半は電力用半導体素子Ｑ１のスイッチング速度を低く抑え、ターンオン動作の後半は電力用半導体素子Ｑ１のスイッチング速度を引き上げる。このとき、サージ電圧やノイズが発生するドレイン電流Ｉｄの変化が急峻な期間における電力用半導体素子Ｑ１のスイッチング速度が低速となるように、ドレイン電流Ｉｄの変化が急峻な期間が過ぎてからゲート抵抗を切り替える必要がある。
【００５７】
ここで、本実施形態の駆動回路１で駆動する電力用半導体素子Ｑ１は、シリコンよりもバンドギャップが大きい半導体材料を基板材料に含んでいる。このため、電力用半導体素子Ｑ１のターンオン動作のスイッチング時間は、シリコンを基板材料とするＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子よりも大幅に短い。
【００５８】
即ち、トランジスタＱ２のオン（図２（ｂ）の時点ｔ１）から始まるターンオン動作中の冒頭の、急峻な電流変化Ｓ（図２（ｅ））が発生する期間（時点ｔ１〜時点ｔ２）が、シリコンを基板材料とするＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子より大幅に短くなる。
【００５９】
したがって、電力用半導体素子Ｑ１の個体や電力用半導体素子Ｑ１に接続する負荷（図示せず）による急峻な電流変化Ｓの発生期間のばらつきも、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子をターンオン動作させる場合に比べて無視できる程度に少なくなる。
【００６０】
このため、ワイドギャップの電力用半導体素子Ｑ１を駆動する本実施形態の駆動回路１の場合は、電力用半導体素子Ｑ１のドレイン電圧やゲート電圧を検出して決定したタイミングでなく予め決めておいたタイミングでゲート抵抗を切り替えても、急峻な電流変化Ｓの発生期間が過ぎた後にゲート抵抗が切り替わるようにすることができると考えられる。
【００６１】
そこで、本実施形態の駆動回路１では、電力用半導体素子Ｑ１のターンオン動作中にゲート抵抗の抵抗値を切り替えるタイミングを、遅延回路３の遅延時間（ｔ２−ｔ１）により設定するようにした。具体的には、トランジスタＱ２のオン（図２（ｂ）の時点ｔ１）からの遅延時間（ｔ２−ｔ１）の終了時点ｔ２が、急峻な電流変化Ｓの発生期間を過ぎてから到来するように、遅延回路３の時定数を設定した。
【００６２】
これにより、電力用半導体素子Ｑ１のターンオン動作の際、急峻な電流変化Ｓが発生する期間はスイッチング速度を抑えてサージ電圧やノイズの抑制を図りつつ、急峻な電流変化Ｓの発生期間後にスイッチング速度を上げて、電力用半導体素子Ｑ１のスイッチング損失を低く抑えることができる。
【００６３】
しかも、電力用半導体素子Ｑ１のドレイン電圧やゲート電圧をモニタするモニタ回路や、入力電圧の時間変化率から急峻な電流変化Ｓの発生を検出する検出回路等を、駆動回路に設ける必要がなく、コンデンサＣ１と抵抗Ｒｇ４により時定数（遅延時間）が定まる遅延回路３を設けるだけで済む。よって、回路規模の大型化を避けることができる。
【００６４】
したがって、ワイドギャップの電力用半導体素子Ｑ１におけるサージ電圧やノイズの抑制とスイッチング損失の抑制との両立を、簡略な回路構成によって実現することができる。
【００６５】
また、電力用半導体素子Ｑ１のゲート抵抗の抵抗値を切り替えることでゲート電流を切り替えるので、ゲート電圧を直接切り替える場合のように高低二つの電源を設ける必要がなく、この点からも回路規模の大型化を避けることができる。
【００６６】
（第１実施形態の変形例）
なお、遅延回路３による遅延時間（ｔ２−ｔ１）は、電力用半導体素子Ｑ１のターンオン（図２（ａ）の時点ｔ１）、つまり、トランジスタＱ２のオン（図２（ｂ）の時点ｔ１）から、急峻な電流変化Ｓの発生が収まるまでの経過時間（急峻な電流変化Ｓの発生期間）以上の時間に設定することができる。また、電力用半導体素子Ｑ１に接続する不図示の負荷や電力用半導体素子Ｑ１の個体差による急峻な電流変化Ｓの発生期間の誤差分を考慮して、遅延回路３による遅延時間（ｔ２−ｔ１）を設定してもよい。
【００６７】
また、図３（ａ）に示す第１変形例のように、遅延回路３の抵抗Ｒｇ４に、抵抗Ｒｇ４を流れるゲート電流の向きとは逆向きの電流を通す追加のダイオードＤ３を並列接続してもよい。このダイオードＤ３を追加することで、スイッチング用ＭＯＳＦＥＴＱ４をオフにする（電力用半導体素子Ｑ１をターンオフする）際に、遅延回路３のコンデンサＣ１の電荷を、抵抗Ｒｇ４を経由する回路よりも低抵抗で高速に放電させることができる。
【００６８】
さらに、遅延回路３の抵抗Ｒｇ４のスイッチング用ＭＯＳＦＥＴＱ４とは反対側の接続先を、図１に示すトランジスタＱ２，Ｑ３のエミッタ（ダイオードＤ１のアノード側）から、図３（ｂ）に示す第２変形例のように、ダイオードＤ１のカソード側に変えてもよい。
【００６９】
また、図１に示すスイッチング用ＭＯＳＦＥＴＱ４のゲート−ソース間に接続した遅延回路３のコンデンサＣ１に代えて、図４（ａ）に示す第３変形例のように、スイッチング用ＭＯＳＦＥＴＱ４のゲートと接地（ＧＮＤ）間に接続したコンデンサＣ２を抵抗Ｒｇ４と共に遅延回路３として用いてもよい。
【００７０】
さらに、図４（ｂ）に示す第４変形例のように、コンデンサＣ２と並列に接続された抵抗Ｒｇ４１を遅延回路３に追加し、スイッチング用ＭＯＳＦＥＴＱ４のゲートが、抵抗Ｒｇ４，Ｒｇ４１の分圧比に応じた電位で充電されるようにしてもよい。この場合、遅延回路３の遅延時間（ｔ２−ｔ１）は、コンデンサＣ２と抵抗Ｒｇ４及び抵抗Ｒｇ４１とによって定まる時定数に応じた値となる。
【００７１】
（第２実施形態）
次に、図５を参照して、本発明の第２実施形態に係る電圧駆動型電力用半導体素子の駆動回路について説明する。
【００７２】
図５に示す第２実施形態の駆動回路１Ａ（請求項中の電圧駆動型電力用半導体素子の駆動回路に相当）では、図１に示す第１実施形態の駆動回路１のｎチャネルＭＯＳＦＥＴで構成したスイッチング用ＭＯＳＦＥＴＱ４に代えて、ｐチャネルＭＯＳＦＥＴで構成したスイッチング用ＭＯＳＦＥＴＱ５を用いている。また、第２実施形態の駆動回路１Ａでは、第１実施形態のスイッチング用ＭＯＳＦＥＴＱ４のドレイン側に接続した第３ゲート抵抗Ｒｇ３に代えて、スイッチング用ＭＯＳＦＥＴＱ５のドレイン側に接続した第５ゲート抵抗Ｒｇ５（請求項中の第２抵抗部に相当）を用いている。
【００７３】
また、本実施形態の駆動回路１Ａでは、遅延回路３を、抵抗Ｒｇ６と抵抗Ｒｇ７との直列回路と、抵抗Ｒｇ６に並列接続されたコンデンサＣ３とで構成し、スイッチング用ＭＯＳＦＥＴＱ５のゲートに印加されるゲート電圧が、抵抗Ｒｇ６，Ｒｇ７の分圧比に応じた電位となるようにしている。なお、抵抗Ｒｇ６とコンデンサＣ３の一端は、トランジスタＱ２，Ｑ３のエミッタに接続されており、抵抗Ｒｇ７の一端は、スイッチング用ＭＯＳＦＥＴＱ５のゲート電圧の電位を規定するために接地されている。
【００７４】
そして、本実施形態の駆動回路１Ａでは、遅延回路３の遅延時間（ｔ２−ｔ１）が、コンデンサＣ３と抵抗Ｒｇ６及び抵抗Ｒｇ７とによって定まる時定数に応じた値となる。
【００７５】
なお、本実施形態の駆動回路１Ａでは、第１ゲート抵抗Ｒｇ１及び第５ゲート抵抗Ｒｇ５が、電力用半導体素子Ｑ１のゲートＧにゲート電圧（請求項中の制御電圧に相当）を印加するためのゲート抵抗（請求項中の制御抵抗部に相当）を構成する。
【００７６】
次に、以上のように構成された本実施形態の駆動回路１Ａの動作について、図２のタイミングチャートを参照して説明する。
【００７７】
本実施形態の駆動回路１Ａにおいても、第１実施形態の駆動回路１と同様に、時点ｔ１においてＰＷＭ信号がオンされると（図２（ａ））、トランジスタＱ２がオンする（図２（ｂ））。これにより、電源Ｖｃｃからの電力により電力用半導体素子Ｑ１のゲートＧにゲート電圧を印加する充電回路が、図５中の一番粗い破線で示すように、ダイオードＤ１及び第１ゲート抵抗Ｒｇ１によって形成される。そして、この充電回路により、第１ゲート抵抗Ｒｇ１の抵抗値に応じたゲート電流で電力用半導体素子Ｑ１のゲートＧが充電される。
【００７８】
また、トランジスタＱ２がオンすると、図５中の一番粗い破線から分岐した一番細かい破線で示すように、電源Ｖｃｃからの電力により遅延回路３のコンデンサＣ３が、コンデンサＣ３と抵抗Ｒｇ６及び抵抗Ｒｇ７とで定まる遅延回路３の時定数に応じた遅延時間（ｔ２−ｔ１）をかけて充電される。
【００７９】
遅延回路３の遅延時間（ｔ２−ｔ１）が経過すると、スイッチング用ＭＯＳＦＥＴＱ５のゲートが、抵抗Ｒｇ６及び抵抗７の分圧比の電位に応じた充電電流（請求項中の遅延回路の出力に相当）によって充電される。そして、スイッチング用ＭＯＳＦＥＴＱ５のゲート電圧がしきい値を超えると、スイッチング用ＭＯＳＦＥＴＱ５がオンする（図２（ｃ））。
【００８０】
スイッチング用ＭＯＳＦＥＴＱ５がオンすると、第５ゲート抵抗Ｒｇ５が第１ゲート抵抗Ｒｇ１と並列接続される。これにより、電源Ｖｃｃからの電力により電力用半導体素子Ｑ１のゲートＧを充電する充電回路が、ダイオードＤ１及び第１ゲート抵抗Ｒｇ１の直列回路と第５ゲート抵抗Ｒｇ５との並列回路となる。
【００８１】
即ち、スイッチング用ＭＯＳＦＥＴＱ５がオンする時点ｔ２において、電力用半導体素子Ｑ１のゲート抵抗の抵抗値が、第１ゲート抵抗Ｒｇ１の抵抗値から、それよりも低い、第１ゲート抵抗Ｒｇ１と第５ゲート抵抗Ｒｇ５との並列抵抗の抵抗値に切り替わる。
【００８２】
これにより、電力用半導体素子Ｑ１のゲートＧ−ソースＳ間の電位差Ｖｇｓが、ゲート抵抗の抵抗値を変えない従来の点線で示す電位差に比べて、時点ｔ２以降は早くピーク値に達する（図２（ｄ）の時点ｔ２以後）。即ち、時点ｔ２以降は、電力用半導体素子Ｑ１のターンオン動作のスイッチング速度が高くなる。
【００８３】
なお、本実施形態の駆動回路１Ａにおいても、電力用半導体素子Ｑ１のゲートＧ−ソースＳ間の電位差Ｖｇｓや（図２（ｄ））、電力用半導体素子Ｑ１のソースＳ−ドレインＤ間を流れるドレイン電流Ｉｄ（図２（ｅ））、電力用半導体素子Ｑ１のソースＳ−ドレインＤ間の電位差Ｖｄｓ（図２（ｆ））は、トランジスタＱ２のオンや電力用半導体素子Ｑ１のゲート抵抗の抵抗値の切り替え等に伴い、第１実施形態の駆動回路１の場合と同様に変化する。
【００８４】
したがって、第２実施形態の駆動回路１Ａによっても、図１に示す第１実施形態の駆動回路１と同様の効果を得ることができる。
【００８５】
（第２実施形態の変形例）
なお、図６（ａ）に示す第１変形例のように、遅延回路３の抵抗Ｒｇ７に、抵抗Ｒｇ７を流れる電流の向きとは逆向きの電流を通す追加のダイオードＤ４を並列接続してもよい。このダイオードＤ４を追加することで、スイッチング用ＭＯＳＦＥＴＱ５をオフにする（電力用半導体素子Ｑ１をターンオフする）際に、遅延回路３のコンデンサＣ３の電荷を、抵抗Ｒｇ７を経由する回路よりも低抵抗で高速に放電させることができる。
【００８６】
また、遅延回路３の抵抗Ｒｇ６及びコンデンサＣ３のスイッチング用ＭＯＳＦＥＴＱ５とは反対側の接続先を、図５に示すトランジスタＱ２，Ｑ３のエミッタ（ダイオードＤ１のアノード側）から、図６（ｂ）に示す第２変形例のように、ダイオードＤ１のカソード側に変えてもよい。
【００８７】
さらに、スイッチング用ＭＯＳＦＥＴＱ５はｐチャネルＭＯＳＦＥＴであるため、そのドレイン−ソース間には、図７（ａ）に示す第３変形例のように、ドレインからソースに向かう電流を流す寄生ダイオードが存在している。そのため、スイッチング用ＭＯＳＦＥＴＱ５の非導通時にも、電力用半導体素子Ｑ１のゲートＧから接地（ＧＮＤ）への第５ゲート抵抗Ｒｇ５やトランジスタＱ３を経由した電流の流れが、スイッチング用ＭＯＳＦＥＴＱ５の寄生ダイオードによって確保される。
【００８８】
したがって、遅延回路３の出力がゲートに印加されるスイッチング用ＭＯＳＦＥＴＱ５を介して第５ゲート抵抗Ｒｇ５を第１ゲート抵抗Ｒｇ１と並列に、電源Ｖｃｃ及び電力用半導体素子Ｑ１のゲートＧ間に直列接続する回路を構成することで、電力用半導体素子Ｑ１のゲートＧの放電回路を別途設ける必要をなくし、回路構成をさらに簡略化することができる。
【００８９】
さらに、図７（ｂ）に示す第４変形例のように、第５ゲート抵抗Ｒｇ５と並列に、コンデンサＣ４及び抵抗Ｒｇ８の直列回路によるスピードアップコンデンサ回路を設けてもよい。スピードアップコンデンサ回路を設けると、電力用半導体素子Ｑ１のターンオン動作の際、スイッチング用ＭＯＳＦＥＴＱ５のオン中に充電されたコンデンサＣ４の電荷が、電力用半導体素子Ｑ１のターンオフ動作の際に放電される。この放電電荷が電力用半導体素子Ｑ１のゲートＧを負バイアスするので、ゲートＧの放電速度が高まる。
【００９０】
そして、コンデンサＣ４の電荷を放電する回路に、抵抗Ｒｇ８とスイッチング用ＭＯＳＦＥＴＱ５の寄生ダイオードとの直列回路を利用することができる。よって、スピードアップコンデンサ回路の追加により電力用半導体素子Ｑ１のターンオフ動作を高速化する際に、駆動回路１Ａの回路構成の簡略化を図ることができる。
【００９１】
なお、本発明は、ターンオン動作のスイッチング時間が短い電圧駆動型電力用半導体素子の駆動回路に適用すると好適である。そこで、以上の実施形態やその変形例では、シリコンよりもバンドギャップが大きいワイドギャップ半導体を基板材料に含む、ワイドギャップの電圧駆動型電力用半導体素子の駆動回路に適用した場合について説明した。
【００９２】
しかし、シリコンを基板材料とするＩＧＢＴやＭＯＳＦＥＴ等でも、使用可能な環境温度の範囲の比較的高温域で使用する場合は、比較的低温域で使用する場合よりも、ターンオン動作のスイッチング時間が短くなる。したがって、ワイドギャップ半導体を基板材料に含んでいなくても、比較的高温の環境下で使用される電圧駆動型電力用半導体素子については、その駆動回路に本発明を適用することで、以上の実施形態やその変形例と同様の効果を得ることができる。
【符号の説明】
【００９３】
１，１Ａ  駆動回路（電圧駆動型電力用半導体素子の駆動回路）
３  遅延回路
ＡＭＰ  増幅部
Ｃ１〜Ｃ４  コンデンサ
Ｄ１〜Ｄ４  ダイオード
Ｇ  ゲートＧ（制御電極端子）
Ｑ１  ワイドギャップの電圧駆動型電力用半導体素子
Ｑ２  ＮＰＮトランジスタ（スイッチング素子）
Ｑ３  ＰＮＰトランジスタ
Ｑ４，Ｑ５  スイッチング用ＭＯＳＦＥＴ
Ｒｇ１  第１ゲート抵抗（第１抵抗部、制御抵抗部）
Ｒｇ２  第２ゲート抵抗
Ｒｇ３  第３ゲート抵抗（第２抵抗部、制御抵抗部）
Ｒｇ４，Ｒｇ４１，Ｒｇ６，Ｒｇ７，Ｒｇ８  抵抗
Ｒｇ５  第５ゲート抵抗（第２抵抗部、制御抵抗部）
Ｓ  急峻な電流変化
Ｖｃｃ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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