(57)【要約】【課題】半導体結晶の欠陥やホワイトリボンの発生が抑制された横型ＭＯＳＦＥＴを提供する。【解決手段】市松模様を成すように複数のドレイン領域（２０）と複数のソース領域（３０）とが半導体基板（１０）の主面（１０ａ）の表層に形成され、ドレイン領域の周囲を囲む囲みＬＯＣＯＳ（５０）が主面の表層に複数形成され、対角方向において並ぶドレイン領域それぞれの周囲を囲む囲みＬＯＣＯＳ間を連結する連結ＬＯＣＯＳ（６１，６２）が主面の表層に複数形成された横型ＭＯＳＦＥＴ。【選択図】図１
2015170607.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１０）の主面（１０ａ）の表層に複数のドレイン領域（２０）、複数のソース領域（３０）、および、ゲート領域（４０）が形成され、前記ゲート領域に駆動電圧が入力されることで前記ドレイン領域と前記ソース領域との間にチャネルが形成され、前記チャネルを介して前記ドレイン領域と前記ソース領域とが電気的に接続される横型ＭＯＳＦＥＴであって、
市松模様を成すように複数の前記ドレイン領域と複数の前記ソース領域とが前記主面に沿う縦方向および横方向それぞれにおいて互いに違いに並び、前記主面に沿い前記横方向に対して所定角度一方向に傾斜した第１傾斜方向、および、前記主面に沿い前記横方向に対して前記所定角度他方向に傾斜した第２傾斜方向それぞれにおいて複数の前記ドレイン領域、および、複数の前記ソース領域それぞれが並んでおり、
前記主面の表層における複数の前記ドレイン領域および複数の前記ソース領域それぞれの間の領域が前記ゲート領域と成り、
前記ドレイン領域の周囲を囲む囲みＬＯＣＯＳ（５０）が前記主面の表層に複数形成され、
前記第１傾斜方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳ間を連結する、前記第１傾斜方向に沿った形状を成す第１連結ＬＯＣＯＳ（６１）、および、前記第２傾斜方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳ間を連結する、前記第２傾斜方向に沿った形状を成す第２連結ＬＯＣＯＳ（６２）それぞれが前記主面の表層に複数形成されていることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２】
前記横方向と前記縦方向は互いに直交の関係にあることを特徴とする請求項１に記載の横型ＭＯＳＦＥＴ。
【請求項３】
前記第１傾斜方向は前記横方向に対して＋４５°傾斜した方向であり、前記第２傾斜方向は前記横方向に対して−４５°傾斜した方向であり、
任意の１つの前記ソース領域と前記横方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳの一部、前記縦方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳの一部、前記第１傾斜方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳを連結する２つの前記第１連結ＬＯＣＯＳ、および、前記第２傾斜方向において並ぶ２つの前記ドレイン領域それぞれの周囲を囲む２つの前記囲みＬＯＣＯＳを連結する２つの前記第２連結ＬＯＣＯＳによって、前記ソース領域の周囲が囲まれていることを特徴とする請求項２に記載の横型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の主面の表層にドレイン領域、ソース領域、および、ゲート領域が形成され、ゲート領域に入力される駆動電圧によってチャネルが形成され、そのチャネルを介してドレイン領域とソース領域とが電気的に接続される横型ＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
特許文献１に示されるように、半導体基板にソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタを有する半導体装置が従来技術として知られている。複数のドレインセルそれぞれは、リング形状のＬＯＣＯＳによってその周囲が囲まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９８６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記したように特許文献１に示される半導体装置では、ソースセルとドレインセルとが市松模様状に配置され、その市松模様状に配置された複数のドレインセルそれぞれがリング形状のＬＯＣＯＳによってその周囲が囲まれている。このような構成において、横型ＭＯＳＦＥＴの体格を狭めるべく、ソースセル、および、ドレインセルそれぞれの間隔を狭めると、下記不具合の生じることが本発明者により見出された。すなわち、市松模様状に配置された複数のドレインセルの内、対角方向にて隣接する２つのドレインセルを囲むＬＯＣＯＳ間の幅が狭まり、その間にて半導体結晶の欠陥やホワイトリボンが発生する、という不具合の生じることが発明者により見出された。
【０００５】
そこで本発明は上記問題点に鑑み、半導体結晶の欠陥やホワイトリボンの発生が抑制された横型ＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記した目的を達成するために本発明は、半導体基板（１０）の主面（１０ａ）の表層に複数のドレイン領域（２０）、複数のソース領域（３０）、および、ゲート領域（４０）が形成され、ゲート領域に駆動電圧が入力されることでドレイン領域とソース領域との間にチャネルが形成され、チャネルを介してドレイン領域とソース領域とが電気的に接続される横型ＭＯＳＦＥＴであって、市松模様を成すように複数のドレイン領域と複数のソース領域とが主面に沿う縦方向および横方向それぞれにおいて互いに違いに並び、主面に沿い横方向に対して所定角度一方向に傾斜した第１傾斜方向、および、主面に沿い横方向に対して所定角度他方向に傾斜した第２傾斜方向それぞれにおいて複数のドレイン領域、および、複数のソース領域それぞれが並んでおり、主面の表層における複数のドレイン領域および複数のソース領域それぞれの間の領域がゲート領域と成り、ドレイン領域の周囲を囲む囲みＬＯＣＯＳ（５０）が主面の表層に複数形成され、第１傾斜方向において並ぶ２つのドレイン領域それぞれの周囲を囲む２つの囲みＬＯＣＯＳ間を連結する、第１傾斜方向に沿った形状を成す第１連結ＬＯＣＯＳ（６１）、および、第２傾斜方向において並ぶ２つのドレイン領域それぞれの周囲を囲む２つの囲みＬＯＣＯＳ間を連結する、第２傾斜方向に沿った形状を成す第２連結ＬＯＣＯＳ（６２）それぞれが主面の表層に複数形成されていることを特徴とする。
【０００７】
このように本発明では、第１傾斜方向および第２傾斜方向に沿って並ぶ囲みＬＯＣＯＳ（５０）間に連結ＬＯＣＯＳ（６１，６２）が形成されている。このように半導体基板（１０）における半導体結晶の欠陥やホワイトリボンが発生する領域に連結ＬＯＣＯＳ（６１，６２）が形成されているため、半導体結晶の欠陥やホワイトリボンの発生が抑制される。
【０００８】
なお、特許請求の範囲に記載の請求項、および、課題を解決するための手段それぞれに記載の要素に括弧付きで符号をつけているが、この括弧付きの符号は実施形態に記載の各構成要素との対応関係を簡易的に示すためのものであり、実施形態に記載の要素そのものを必ずしも示しているわけではない。括弧付きの符号の記載は、いたずらに特許請求の範囲を狭めるものではない。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る横型ＭＯＳＦＥＴの概略構成を示す上面図である。
【図２】比較構成としての横型ＭＯＳＦＥＴの概略構成を示す上面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１および図２に基づいて、本実施形態に係る横型ＭＯＳＦＥＴを説明する。なお、図１および図２では構成を明りょうとするために、ドレイン領域とソース領域それぞれにハッチングを入れている。また、ドレイン領域、ソース領域、および、ゲート領域それぞれの境界を明瞭とするために、ドレイン領域とソース領域とを破線で囲って示している。これら破線で囲まれた領域を除く領域がゲート領域である。
【００１１】
以下においては互いに直交の関係にある２方向を横方向、縦方向と示し、横方向と縦方向とによって規定される平面を規定平面と示す。また、規定平面において横方向から＋４５°傾斜した方向を第１傾斜方向、−４５°傾斜した方向を第２傾斜方向と示す。
【００１２】
図１に示すように、横型ＭＯＳＦＥＴ１００は、半導体基板１０の主面１０ａの表層に形成された複数のドレイン領域２０、複数のソース領域３０、および、ゲート領域４０を有する。ゲート領域４０に駆動電圧が入力されることでドレイン領域２０とソース領域３０との間にチャネルが形成され、そのチャネルを介してドレイン領域２０とソース領域３０とが電気的に接続される。
【００１３】
半導体基板１０はシリコンから成り、図１に示すように面積の最も広い主面１０ａは規定平面に沿っている。そして主面１０ａにおいて複数のドレイン領域２０と複数のソース領域３０とが横方向および縦方向それぞれにて互い違いに並んでいる。また第１傾斜方向において複数のドレイン領域２０、および、複数のソース領域３０それぞれが並び、第２傾斜方向において複数のドレイン領域２０、および、複数のソース領域３０それぞれが並んでいる。これにより、ドレイン領域２０とソース領域３０とが市松模様を成している。
【００１４】
図示しないが、主面１０ａにおけるドレイン領域２０とソース領域３０との間にはゲート酸化膜が形成され、その上方にゲート電極が形成されている。このゲート電極に駆動電圧が入力されることでチャネルが形成される。またこれも図示しないが、各ドレイン領域２０それぞれのドレイン電極は共通配線を介して同電位とされ、各ソース領域３０それぞれのソース電極も共通配線を介して同電位とされている。そして、後述するように囲みＬＯＣＯＳ５０によってドレイン領域２０の周囲が囲まれるが、上記したチャネルはその囲みＬＯＣＯＳ５０の下方にも形成される。
【００１５】
上記したドレイン領域２０とソース領域３０それぞれは高濃度の不純物が半導体基板１０の主面１０ａに部分的に拡散されて成る。例えば半導体基板１０の導電型がＰ−型である場合、ドレイン領域２０およびソース領域３０それぞれの導電型はＮ＋型となる。拡散濃度には領域によって粗密が生じる。そのため、図１では上記したドレイン電極やソース電極の形成される特に濃度の濃い部位に関してはそれぞれをハッチングで示し、それよりも濃度が低い領域を白抜きで表すとともに、不純物の広がりの境界をソース領域３０では破線で示し、ドレイン領域２０では実線で示している。ドレイン領域３０の周囲を囲み破線は、囲みＬＯＣＯＳ５０を示している。なお、上記したゲート領域４０は、厳密に言うと、図１に示す破線で囲まれた領域を除く領域である。すなわちゲート領域４０は、ソース領域３０、および、ドレイン領域３０を含む囲みＬＯＣＯＳ５０によって囲まれた領域それぞれを除く領域である。
【００１６】
図１に示すように、主面１０ａの表層には、ドレイン領域２０の周囲を囲む囲みＬＯＣＯＳ５０と、囲みＬＯＣＯＳ５０間を連結する連結ＬＯＣＯＳ６０と、が形成されている。囲みＬＯＣＯＳ５０は環状を成し、縦方向に沿う２辺と横方向に沿う２辺を有する。また囲みＬＯＣＯＳ５０は縦方向に沿う辺と横方向に沿う辺との交点である角部を４つ有し、それはＲ形状を成している。以下においては上記した４つの角部の内、第１傾斜方向において並ぶ２つの角部を第１角部、第２角部と示し、第２傾斜方向において並ぶ２つの角部を第３角部、第４角部と示す。
【００１７】
また図１に示すように、連結ＬＯＣＯＳ６０として、第１傾斜方向に沿った形状を成す第１連結ＬＯＣＯＳ６１と、第２傾斜方向に沿って形状を成す第２連結ＬＯＣＯＳ６２と、が主面１０ａの表層に形成されている。第１連結ＬＯＣＯＳ６１は第１傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０間を連結し、第２連結ＬＯＣＯＳ６２は第２傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０間を連結する。より詳しく言えば、第１連結ＬＯＣＯＳ６１の一端が第１傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０の一方の第１角部に連結され、その他端が他方の囲みＬＯＣＯＳ５０の第２角部に連結されることで、２つの囲みＬＯＣＯＳ５０が連結されている。同様にして、第２連結ＬＯＣＯＳ６２の一端が第２傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０の一方の第３角部に連結され、その他端が他方の囲みＬＯＣＯＳ５０の第４角部に連結されることで、２つの囲みＬＯＣＯＳ５０が連結されている。
【００１８】
以上により、図１に示すように任意の１つのソース領域３０を介して横方向に２つの囲みＬＯＣＯＳ５０が並び、縦方向に２つの囲みＬＯＣＯＳ５０が並んでいる。また任意の１つのソース領域３０を介して第２傾斜方向に２つの第１連結ＬＯＣＯＳ６１が並び、第１傾斜方向に２つの第２連結ＬＯＣＯＳ６２が並んでいる。これにより、任意の１つのソース領域３０が自身の周囲に位置する４つの囲みＬＯＣＯＳ５０、２つの第１連結ＬＯＣＯＳ６１、および、２つの第２連結ＬＯＣＯＳ６２によってその周囲が囲まれている。より詳しく言えば、任意の１つのソース領域３０は、横方向において並ぶ２つの囲みＬＯＣＯＳ５０それぞれの縦方向に沿う辺、縦方向において並ぶ２つの囲みＬＯＣＯＳ５０それぞれの横方向に沿う辺、第１傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０を連結する２つの第１連結ＬＯＣＯＳ６１、および、第２傾斜方向において並ぶ２つの囲みＬＯＣＯＳ５０を連結する２つの第２連結ＬＯＣＯＳ６２によってその周囲が囲まれている。
【００１９】
次に、本実施形態に係る横型ＭＯＳＦＥＴ１００の作用効果を説明する。図２に示すように、本実施形態に係る横型ＭＯＳＦＥＴ１００とは異なり、連結ＬＯＣＯＳ６１，６２が主面１０ａの表層に形成されていない場合、第１傾斜方向、および、第２傾斜方向にて並ぶ囲みＬＯＣＯＳ５０間にて半導体結晶の欠陥やホワイトリボン（図２に示すアスタリスク）が発生することが本発明者により見出された。これに対して横型ＭＯＳＦＥＴ１００では、上記したように第１傾斜方向に沿って並ぶ２つの囲みＬＯＣＯＳ５０間に第１連結ＬＯＣＯＳ６１が形成され、第２傾斜方向に沿って並ぶ２つの囲みＬＯＣＯＳ５０間に第２連結ＬＯＣＯＳ６２が形成されている。このように半導体基板１０における半導体結晶の欠陥やホワイトリボンが発生する領域に連結ＬＯＣＯＳ６１，６２が形成されているため、半導体結晶の欠陥やホワイトリボンの発生が抑制される。この結果、ゲート電極と半導体基板１０とが電気的に接続されるなどの不具合の生じることが抑制される。
【００２０】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００２１】
本実施形態では横方向と縦方向が直交の関係にある例を示した。しかしながら横方向と縦方向とが交差していればよく、その交差角度は、横方向における領域２０，３０の並び、および、縦方向における領域２０，３０の並びによって市松模様を成す程度であればよい。
【００２２】
本実施形態では横方向と縦方向とによって規定される平面を規定平面において横方向から＋４５°傾斜した方向を第１傾斜方向、−４５°傾斜した方向を第２傾斜方向と例示した。しかしながら第１傾斜方向および第２傾斜方向としては上記例に限定されない。例えば規定平面において横方向から＋３０°傾斜した方向を第１傾斜方向、−３０°傾斜した方向を第２傾斜方向としてもよい。なお、第１傾斜方向は規定平面において横方向から＋θ傾斜し、且つ、縦方向から−θ傾斜した方向であり、第２傾斜方向は規定平面において横方向から−θ傾斜し、且つ、縦方向から＋θ傾斜した方向である。
【００２３】
本実施形態では半導体基板１０の導電型がＰ−型である例を示した。しかしながら半導体基板１０の導電型としてはＮ−型を採用することもできる。この場合、ドレイン領域２０およびソース領域３０それぞれの導電型はＰ＋型となる。なお、導電型の表現にて−と＋とを用いたが、−は低濃度、＋は高濃度を示している。
【００２４】
囲みＬＯＣＯＳ５０は縦方向に沿う２辺と、横方向に沿う２辺とを有する例を示した。しかしながら囲みＬＯＣＯＳ５０の形状としては環状であればよく、例えば円環状を採用することもできる。
【符号の説明】
【００２５】
１０・・・半導体基板
１０ａ・・・主面
２０・・・ドレイン領域
３０・・・ソース領域
４０・・・ゲート領域
５０・・・囲みＬＯＣＯＳ
６１・・・第１連結ＬＯＣＯＳ
６２・・・第２連結ＬＯＣＯＳ
１００・・・横型ＭＯＳＦＥＴ
【図１】
2015170607.tif 000003
【図２】
2015170607.tif 000004