(57)【要約】【課題】チャネル領域への歪の印加を増大させることができる半導体装置の製造方法を提供する。【解決手段】  半導体フィン１ｎの上面及び側面の上にゲートを形成する工程と、ゲートの両側面に絶縁性のサイドウォール１９ａを形成し、半導体フィン１ｎのうち前記ゲート１３ａの両側方でサイドウォール１９ａから露出したソース領域とドレイン領域３４ｓ、３４ｄにイオン注入することによりアモルファス半導体層３３を形成する工程と、アモルファス半導体層３３上にキャップ膜２６を形成し、キャップ膜２６及びアモルファス半導体層３３を加熱することにより、アモルファス半導体層３３を結晶化する工程を含む。【選択図】図１３
2015170812.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成される絶縁膜から上方に突出して形成される半導体フィンと、
前記半導体フィンの上面及び測面の上に、ゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側面に形成される絶縁性サイドウォールと、
前記半導体フィンにおいて、前記ゲート電極の両側方で前記絶縁性サイドウォールから露出したソース領域とドレイン領域に形成され、前記ゲート電極の下方のチャネル領域に圧縮応力を加えるｐ型の多結晶半導体層と、
を有する半導体装置。
【請求項２】
半導体基板の主面上に形成される絶縁膜から上方に突出する半導体フィンを形成する工程と、
前記半導体フィンの上面及び側面の上にゲートを形成する工程と、
前記ゲートの両側面に絶縁性のサイドウォールを形成する工程と、
前記半導体フィンのうち前記ゲートの両側方で前記サイドウォールから露出したソース領域とドレイン領域にイオン注入することによりアモルファス化し、アモルファス半導体層を形成する工程と、
前記アモルファス半導体層の上にキャップ膜を形成する工程と、
前記キャップ膜及び前記アモルファス半導体層を加熱することにより、前記アモルファス半導体層を結晶化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記キャップ膜は前記加熱により収縮する材料から形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ソース領域と前記ドレイン領域は、前記半導体フィンに形成された凹部に半導体層を形成した領域を含むことを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体フィンは前記半導体基板の上で間隔をおいて複数形成され、複数の前記半導体フィンのそれぞれに形成される前記半導体層は互いに接続されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｆｉｎ（フィン）ＦＥＴ（電界効果トランジスタ）は、ＭＩＳＦＥＴの１つであり、シリコン基板の主面で垂直な方向に突出して形成されるフィン形の半導体突起を有している。また、シリコン基板の上には、半導体突起の下部を埋める素子分離絶縁膜が形成されている。半導体突起の一方の面からその裏側の他方の面にかけた領域の上には、ゲート絶縁膜を介してゲート電極が形成されている。半導体突起のうちゲート電極に覆われない両側部はソース／ドレイン領域となる。そのような構造のＦｉｎＦＥＴでは、プレーナ構造のＭＩＳＦＥＴに比べ、短チャネル効果による閾値のばらつきやリーク電流が抑制され、駆動電流を大きくすることが可能になる。
【０００３】
ＦｉｎＦＥＴのチャネル領域において、圧縮歪み或いは伸張歪みが誘起されると、キャリアの移動度が高くなり、トランジスタ性能を向上させることが可能になる。チャネル領域に歪みを誘起する方法として、例えば次のような方法が知られている。
【０００４】
ｎ型ＦｉｎＦＥＴの形成方法として、まず、ポリシリコンから形成したゲート電極にＰ、Ａｓ、Ｇｅ等の不純物を高濃度で注入し、さらにゲート電極の上にストレスライナー窒化膜を形成した後に、アニールする工程を含む方法が知られている。そのゲート電極は、高濃度の不純物が注入されることにより非晶質化するが、その後のアニール処理工程において結晶化し、体積膨張が生じる。ゲート電極の体積膨張は、その上に形成されたストレスライナー窒化膜によって抑制されるため、ゲート電極中に圧縮応力が蓄積する。ストレスライナー窒化膜はアニール後に除去されるが、除去後もポリシリコンゲート電極中に生じた圧縮応力は、グレインの形で残存する。このような方法によれば、ストレスライナー窒化膜を除去した後に、ポリシリコンゲート電極中に応力が残り、チャネル領域には、基板に垂直な方向に圧縮歪み、ゲート長方向に伸張歪みが誘起される。なお、そのようなゲート電極の歪みは、ｎ型ＦｉｎＦＥＴの性能を向上させるが、ｐ型ＦｉｎＦＥＴの性能向上には結びつかない。
【０００５】
チャネル領域における他の歪み誘起方法として、ｎ型又はｐ型ＦｉｎＦＥＴの半導体突起のソース／ドレイン領域の上に応力印加層を形成することにより、ソース／ドレイン領域に上から応力を印加してその中に歪みを生じさせる方法が知られている。応力印加層として、シリコンゲルマニウム層又は炭化シリコン層が形成される。これにより、ソース／ドレイン領域を介して応力印加層からチャネル領域に応力を印加し、キャリアの移動度を向上することが可能になる。応力緩和層の形成の前に、半導体突起の下部を囲む素子分離絶縁膜、即ちシリコン酸化膜の上にシリコン窒化物からなる皮膜が形成される。その皮膜は、成膜、研磨、エッチング等の処理により形成され、素子分離絶縁膜と応力印加層の間の隙間を埋めている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９２５８８号公報
【特許文献２】特開２００９−２３９１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、不純物注入によりゲート電極に歪みを与える方法により形成されるｎ型ＦｉｎＦＥＴは、不純物イオンの注入によりゲート電極を非晶質化する際にＧｅイオンが薄いゲート絶縁膜を貫通してチャネル領域の結晶を損傷するおそれがある。また、ポリシリコンのゲート電極に歪みを与える方法は、ｐ型ＦｉｎＦＥＴに適用することができず、しかも金属製のゲート電極を使用するＦｉｎＦＥＴに適用することはできない。
【０００８】
また、半導体突起のソース／ドレイン領域の上に応力印加層を形成する構造を採用すると、上記のように素子分離絶縁膜と応力印可層の間に被膜を形成する工程が必要になる。さらに、応力印加層は、ソース／ドレイン領域の接合面に応力を印加しているので、接合面よりも下方の部分で応力は減衰する。
【０００９】
本発明の目的は、半導体フィンのチャネル領域への歪の印加を増大させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本実施形態の１つの観点によれば、半導体基板の主面上に形成される絶縁膜から上方に突出して形成される半導体フィンと、前記半導体フィンの上面、前面及び後面の上に、ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側面に形成される絶縁性サイドウォールと、前記半導体フィンにおいて、前記ゲート電極の両側方で前記絶縁性サイドウォールから露出したソース／ドレイン領域に形成され、前記ゲート電極の下方のチャネル領域に圧縮応力を加えるｐ型の多結晶半導体層と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１１】
本実施形態によれば、チャネル領域への歪の印加を増大させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態に係る半導体装置の製造方法の一例を示す平面図である。
【図２】図２は、第１実施形態に係る半導体装置の製造方法の一例を示す平面図である。
【図３】図３は、第１実施形態に係る半導体装置の製造方法の一例を示す平面図である。
【図４】図４は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図５】図５は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図６】図６は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図７】図７は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図８】図８は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図９】図９は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１０】図１０は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１１】図１１は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１２】図１２は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１３】図１３は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１４】図１４は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１５】図１５は、第１実施形態に係る半導体装置の一例を示す断面図である。
【図１６】図１６は、第２実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１７】図１７は、別の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１４】
（第１の実施の形態）
図１〜図３は、第１実施形態に係る半導体装置の形成工程を示す平面図であり、図４〜図１１は、第１実施形態に係る半導体装置の形成工程を示す断面図である。
【００１５】
次に、図１（ａ）及び図４（ａ）に示す構造を形成するまでの工程を説明する。なお、図４（ａ）の左側と右側のそれぞれは図１（ａ）のＩ−Ｉ線とII−II線に沿った断面を示している。
【００１６】
まず、図４（ａ）に示すように、半導体基板であるシリコン基板１の上に、第１絶縁膜２、第２絶縁膜３、第３絶縁膜４をＣＶＤ法により順に形成する。第１絶縁膜２として、シリコン基板１の主面を熱酸化することにより、酸化シリコン膜を例えば約５ｎｍの厚さに形成する。第２絶縁膜３として、第１絶縁膜２と異なる材料の窒化シリコン膜を減圧（ＬＰ）ＣＶＤ法により例えば約５０ｎｍの厚さに形成する。さらに、第３絶縁膜４として、第２絶縁膜３と異なる材料の酸化シリコン膜をＣＶＤ法により例えば約１０ｎｍの厚さに形成する。さらに、第３絶縁膜４の上に非晶質のカーボン（炭素）膜５をＣＶＤ法により例えば約１００〜１５０ｎｍの厚さに形成し、さらにカーボン膜５の上に無機絶縁膜として例えば窒化シリコン膜６をプラズマＣＶＤ法により例えば約３０ｎｍの厚さに形成する。
【００１７】
次に、窒化シリコン膜６の上に反射防止コーティング（ＢＡＲＣ）膜７、フォトレジスト膜８を順に形成する。ＢＡＲＣ膜７は、例えば、フォトレジスト膜８に向けて照射される特定波長の光、例えばＡｒＦエキシマレーザ光を吸収する色素を含む高分子樹脂を塗布することにより形成される。
【００１８】
次に、例えば、液浸ＡｒＦリソグラフィ法によりフォトレジスト膜８をパターニングする。これにより、図１（ａ）の平面図に示すように、シリコン基板１におけるｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれに、間隔をおいて平行な複数の直線状のパターンになるようにフォトレジスト膜８をパターニングする。ストライプ状のフォトレジスト膜８は、後述するフィン（Ｆｉｎ）形状の半導体突起を形成するための芯（コア）のピッチに対して約２倍のピッチ、例えば９０ｎｍのピッチで形成される。ストライプ状のフォトレジスト膜８の間のストライプ状の間隙は、例えば、ストライプ状のフォトレジスト膜８の幅にＦｉｎ形状の半導体突起の幅を加えた幅を有している。その後
に、ストライプ状のフォトレジスト膜８に覆われない領域のＢＡＲＣ膜７をエッチングし、フォトレジスト膜８の平面形状をＢＡＲＣ膜７に転写する。
【００１９】
次に、図４（ｂ）に示す構造を形成するまでの工程を説明する。まず、平面ストライプ状のフォトレジスト膜８とＢＡＲＣ膜７をマスクにして窒化シリコン膜６をエッチングする。その後に、ストライプ状のフォトレジスト膜８から窒化シリコン膜６までの各層をマスクに使用し、カーボン膜５をエッチングする。カーボン膜５は、例えば、酸素（Ｏ２）を含むガスを使用してＲＩＥ法によりエッチングされる。これにより、窒化シリコン膜６などの平面形状がカーボン膜５に転写される。カーボン膜５のエッチング終了時には、窒化シリコン膜６上のＢＡＲＣ膜７とレジスト膜８が酸素イオン等により除去される。
【００２０】
次に、図４（ｃ）の二点鎖線で例示するように、カーボン膜５、窒化シリコン膜６のパターンの表面と第３絶縁膜４の上に、絶縁膜として窒化シリコン膜９をプラズマＣＶＤ法により例えば約１０ｎｍの厚さに形成する。その後、窒化シリコン膜９をエッチバックし、図４（ｃ）の実線で例示するようにカーボン膜５の側壁にスペーサー９ａとして残す。スペーサー９ａの幅は例えば約１０ｎｍ以下とする。エッチバックの際には、カーボン膜５の上の窒化シリコン膜６も同時にエッチングされ、除去される。
【００２１】
スペーサー９ａは、後述するようにマスクとして使用され、図１（ｂ）の破線に示すように、ストライプ状のカーボン膜５の端部にも形成されるが、この部分はマスクとして使用しないので除去する必要がある。除去の方法として、例えば、スペーサー９ａのうち不要な部分に開口部を有するマスク（不図示）を第３絶縁膜４及びスペーサー９ａの上に形成し、その後に開口部を通してスペーサー９ａの一部をエッチングする方法を用いる。この場合、マスクとして１層のフォトレジストを形成してもよい。或いは、マスクとしてフォトレジスト／無機膜／フォトレジストの３段構造をパターニングして用いるトリレベル法や、ＢＡＲＣを使用して段差の緩和や下地からの反射を低減する手法などを適宜使用してもよい。
【００２２】
これにより、スペーサー９ａは、図１（ｂ）の平面図の実線で例示するように、複数のストライプ状のカーボン膜５の各々の両側面に残され、これらは以下のようにマスクとして使用される。
【００２３】
次に、図５（ａ）の断面図に例示するように、酸素を含むガスを使用してＲＩＥ法によりカーボン膜５を除去する。これにより、シリコン基板１のｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれの領域で、複数のスペーサー９ａが第３絶縁膜４の上で間隙を介して残される。
【００２４】
次に、スペーサー９ａをマスクに使用し、第３絶縁膜４をエッチングする。さらに、エッチングされた第３絶縁膜４をマスクに使用して第２絶縁膜３をエッチングする。さらに、エッチングされた第２絶縁膜３をマスクに使用し、第１絶縁膜２をエッチングする。これにより、図５（ｂ）に例示するように、スペーサー９ａの平面形状が第１、第２絶縁膜２、３に転写される。
【００２５】
スペーサー９ａと第２絶縁膜３は窒化シリコン膜から形成されているため、第２絶縁膜３をエッチングする際に、スペーサー９ａは第３絶縁膜４上から除去される。また、第１絶縁膜２と第３絶縁膜４は、酸化シリコン膜から形成されているので、第１絶縁膜２をエッチングする際に、第３絶縁膜４は第２絶縁膜３上から除去される。
【００２６】
スペーサー９ａである窒化シリコン膜をマスクにして第３絶縁膜４である酸化シリコン膜２を選択的にドライエッチングする場合には、例えばパーフルオロシクロオレフィンを
含むガスを使用する。そのエッチングガスは、第２絶縁膜３をマスクにして第１絶縁膜３を選択的にドライエッチングする場合にも使用される。また、緩衝フッ酸を使用し、窒化シリコン膜に対して酸化シリコン膜を選択的にウエットエッチングしてもよい。
【００２７】
酸化シリコンの第３絶縁膜４をマスクに使用し、窒化シリコンの第２絶縁膜３を選択的にドライエッチングする場合には、エッチング用ガスとして、例えば、フッ化水素とフッ素を含むガスを使用する。また、酸化シリコン膜に対して窒化シリコン膜をリン酸により選択的にウエットエッチングしてもよい。
【００２８】
次に、図５（ｃ）に例示するように、パターニングされた第２絶縁膜３をマスクとして使用し、シリコン基板１を例えば８０ｎｍ〜１２０ｎｍ程度の範囲の深さとなるようにエッチングし、凹部１ｕを形成する。シリコン基板１のエッチング法として、例えば塩素含有ガスや臭素含有ガスを使用するＲＥＩ法が使用される。
【００２９】
これにより、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれの凹部１ｕ内で、第２絶縁膜３のパターンの下にフィン形の複数の半導体突起１ａ、１ｂが形成される。この状態の半導体突起１ａ、１ｂは、単結晶であり、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれにおいて横の厚さ方向に間隔をおいて平行に複数形成される。
【００３０】
次に、シリコン基板１のうち凹部１ｕを有する側の主面の上に、素子分離絶縁膜１０として例えば酸化シリコン膜をプラズマＣＶＤ法により形成する。素子分離絶縁膜１０は、初期の状態で、第２絶縁膜３が完全に埋め込まれる高さまで形成される。
【００３１】
次に、図６（ａ）に例示するように、第２絶縁膜３の上面が露出するまで素子分離絶縁膜１０をＣＭＰ法により研磨し、平坦化する。この場合、窒化シリコンの第２絶縁膜３は研磨ストッパーとして機能する。
【００３２】
次に、第２絶縁膜３である窒化シリコン膜を熱リン酸等によるウエットエッチングにより除去する。その後に、素子分離絶縁膜１０を上からエッチバックすることにより、図６（ｂ）の断面図と図１（ｃ）の平面図に例示するように、素子分離絶縁膜１０の高さを下げ、凹部１ｕ内で半導体突起１ａ、１ｂを例えば約３０ｎｍの高さに露出させる。素子分離絶縁膜１０のエッチングは、フッ素系ガスを使用するドライエッチング、或いは緩衝フッ酸（ＨＦ）によるウエットエッチング、或いはそれらの組み合わせで行われる。
【００３３】
ここで、ｐ型ＦｉｎＦＥＴ形成領域Ａの半導体突起１ａのうち素子分離絶縁膜１０から露出した部分を第１の半導体フィン１ｎとする。また、ｎ型ＦｉｎＦＥＴ形成領域Ｂの半導体突起１ｂのうち素子分離絶縁膜１０から露出した部分を第２半導体フィン１ｐとする。なお、半導体突起１ａ、１ｂ上の酸化シリコンからなる第１絶縁膜２は、素子分離絶縁膜１０のエッチング時に除去される。
【００３４】
図１（ｃ）に例示する平面構造のｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂにおいて、半導体フィン１ｎ、１ｐのうち長手方向のIII-III 線に沿った断面は図７（ａ１）のようになる。また、図１（ｃ）において、半導体フィン１ｎ、１ｐのうちゲート電極が形成される領域のIV−IV線、Ｖ−Ｖ線に沿った断面は図７（ｂ１）、（ｃ１）のようになる。
【００３５】
なお、図７〜図９の（ａ１）、（ａ２）は、図１（ｃ）におけるIII-III線に沿った位置の断面図である。また、図７〜図９の（ｂ１）、（ｂ２）は、図１（ｃ）におけるIV−IV線に沿った位置の断面図、図７〜図９の（ｃ１）、（ｃ２）は、図１（ｃ）におけるＶ
−Ｖ線に沿った位置の断面図である。
【００３６】
次に、図６（ｃ）、図７（ａ２）、（ｂ２）、（ｃ２）の断面図に例示するように、半導体フィン１ｎ、１ｐの表面を酸化することにより、その表面に、犠牲絶縁膜として酸化シリコン膜１１を例えば約５ｎｍの厚さに形成する。
【００３７】
次に、図８（ａ１）、（ｂ１）、（ｃ１）の断面図に例示するように、ｐ型ＦｉｎＦＥＴ形成領域Ａにおける第１の半導体フィン１ｎをｎ型化する一方、ｎ型ＦｉｎＦＥＴ形成領域Ｂの第２の半導体フィン１ｐをｐ型化する。
【００３８】
第１の半導体フィン１ｎをｎ型化するために、例えば、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎを露出するとともに、ｎ型ＦｉｎＦＥＴ形成領域Ｂの第２の半導体フィン１ｐを覆う形状のレジストパターン（不図示）をシリコン基板１の上に形成する。その状態で露出した第１の半導体フィン１ｎ内に、まず、リン（Ｐ）イオンを１２０ｋｅＶ〜１６０ｋｅＶ程度の加速エネルギーで注入し、その後に、ヒ素（Ａｓ）イオンを６０ｋｅＶ〜１００ｋｅＶ程度の加速エネルギーで注入する。Ｐ、Ａｓはｎ型不純物である。
【００３９】
また、第２の半導体フィン１ｐをｐ型化するために、例えば、ｎ型ＦｉｎＦＥＴ形成領域Ｂの第２の半導体フィン１ｐを露出するとともに、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎを覆う形状のレジストパターン（不図示）をシリコン基板１の上に形成する。その状態で露出した第２の半導体フィン１ｐ内に、ｐ型不純物であるホウ素（Ｂ）イオンを２０ｋｅＶ〜５０ｋｅＶ程度の加速エネルギーで注入する。
【００４０】
そのようなｎ型不純物とｐ型不純物のイオン注入はどちらが先でもよく、不純物を注入した後に、高速熱処理（ＲＴＡ）によりシリコン基板１を加熱し、不純物を活性化するとともに、結晶をダメージから回復させる。
【００４１】
ところで、半導体フィン１ｎ、１ｐの一部は電界効果トランジスタ（ＦＥＴ）のチャネル領域となる。このため、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれの半導体フィン１ｎ、１ｐの少なくとも一方で、閾値電圧調整のために上記の導電型（ｐ型又はｎ型）とは逆の導電型の不純物イオンをさらに注入してもよい。
【００４２】
次に、図８（ａ２）、（ｂ２）、（ｃ２）の断面図に例示する構造を形成するまでの工程を説明する。
【００４３】
まず、犠牲絶縁膜であるシリコン酸化膜１１を緩衝フッ酸により除去した後に、複数の半導体フィン１ｎ、１ｐの表面を熱酸化し、ダミーゲート絶縁膜１２ａ、１２ｂを例えば１ｎｍ〜３ｎｍの厚さに形成する。
【００４４】
複数の半導体フィン１ｎ、１ｐの表面のダミーゲート絶縁膜１２ａ、１２ｂの厚さを異ならせてもよい。厚さを異ならせる方法として、例えば、まず、半導体フィン１ｎ、１ｐの全ての表面に熱酸化法によりダミーゲート絶縁膜１２ａ、１２ｂを例えば厚めの５ｎｍ以上に形成する。続いて、シリコン基板１上にレジストパターンを形成することにより、ダミーゲート絶縁膜１２ａ、１２ｂを薄くしようとする領域の半導体フィン１ｎ、１ｐを露出する一方、残りの半導体フィン１ｎ、１ｐを覆う。そして、露出した半導体フィン１ｎ、１ｐの表面のダミーゲート絶縁膜１２ａ、１２ｂを緩衝フッ酸により除去した後に、レジストパターンを除去する。ついで、半導体フィン１ｎ、１ｐを熱酸化して、ダミーゲート絶縁膜１２ａ、１２ｂが除去された半導体フィン１ｎ、１ｐの表面にダミーゲート絶縁膜１２ａ、１２ｂを１ｎｍ〜３ｎｍ程度に薄く再び形成する。なお、全ての半導体フィ
ン１ｎ、１ｐを露出させることにより、既に形成されたダミーゲート絶縁膜１２ａ、１２ｂの厚さを増加させてもよい。
【００４５】
そのようなダミーゲート絶縁膜１２ａ，１２ｂを形成した後に、素子分離絶縁膜１０及びダミーゲート絶縁膜１２ａ、１２ｂの上にアモルファスシリコン膜１３をＣＶＤ法により例えば約１００ｎｍの厚さに形成する。さらに、アモルファスシリコン膜１３の露出面を例えばＣＭＰ法により研磨してその厚さを例えば１０ｎｍ〜３０ｎｍ程度減らす一方、露出面の段差を緩和し、平坦化する。その後にアモルファスシリコン膜１３の上に酸化シリコン膜１４をＣＶＤ法により例えば約３０ｎｍの厚さに形成する。
【００４６】
次に、酸化シリコン膜１４の上に、フォトレジストを塗布し、これに露光、現像等を施すことにより複数のレジストパターン１５ａ、１５ｂを形成する。レジストパターン１５ａ、１５ｂは、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂにおいて半導体フィン１ｎ、１ｐと交差する方向に長いゲート電極の平面形状を有し、半導体フィン１ｎ、１ｐの長手方向に間隔をおいて複数形成される。また、パターニングの均一化のため、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎとｎ型ＦｉｎＦＥＴ形成領域Ｂの第２の半導体フィン１ｐの間の領域にもレジストパターン１５ａ、１５ｂが形成される。
【００４７】
次に、レジストパターン１５ａ、１５ｂをマスクにして酸化シリコン膜１４をエッチングし、ゲート形状のレジストパターン１５ａ、１５ｂの平面形状を酸化シリコン膜１４に転写する。酸化シリコン膜１４は、例えばフッ素系ガスを使用するＲＩＥ法によりエッチングされる。
【００４８】
さらに、図９（ａ１）、（ｂ１）、（ｃ１）に例示するように、パターニングされた酸化シリコン膜１４をハードマスクに使用し、アモルファスシリコン膜１３をエッチングし、酸化シリコン膜１４のゲート電極の平面形状をアモルファスシリコン膜１３に転写する。
【００４９】
これにより、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれでパターニングされたアモルファスシリコン膜１３をダミーゲート１３ａ、１３ｂとして適用する。アモルファスシリコン膜１３のエッチングとして、例えば、塩素系ガスや臭素含有ガスなどを使用するＲＩＥ法が採用される。アモルファスシリコン膜１３のパターニング後、残されたレジストパターン１５ａ、１５ｂを除去する。この状態の平面形状は、図２（ａ）に例示するようになる。
【００５０】
次に、図９（ａ２）、（ｂ２）、（ｃ２）に示す構造を形成するまでの工程を説明する。
まず、半導体フィン１ｎ、１ｐ、素子分離絶縁膜１０、ダミーゲート１３ａ、１３ｂ及び酸化シリコン膜１４を覆う厚さの絶縁膜、例えば窒化シリコン膜を形成し、ついでその絶縁膜をエッチバックする。これにより、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ＦｉｎＦＥＴ形成領域Ｂのそれぞれのダミーゲート１３ａ、１３ｂの側壁上に絶縁膜を例えば１０ｎｍ以下と薄く残し、それらを絶縁性の第１サイドウォールスペーサ１６ｐ、１６ｎとする。その平面形状は例えば図２（ｂ）のようになる。なお、サイドウォールスペーサは、サイドウォールとも称される。
【００５１】
次に、ｐ型ＦｉｎＦＥＴ形成領域Ａにおけるダミーゲート１３ａ、酸化シリコン膜１４及び第１サイドウォールスペーサ１６ｐをマスクに使用し、第１の半導体フィン１ｎ内にｐ型不純物、例えばホウ素イオンを注入する。これにより、半導体フィン１ｎのうちダミーゲート１３ｐの両側方の領域に、ＬＤＤ構造のｐ型エクステンション領域１７ｓ、１７
ｄを形成する。さらに、ｐ型エクステンション領域１７ｓ、１７ｄの下に砒素（Ａｓ）イオンを注入してポケット領域（不図示）を形成する。
【００５２】
また、ｎ型ＦｉｎＦＥＴ形成領域Ｂにおけるダミーゲート１３ｂ、酸化シリコン膜１４及び第１サイドウォールスペーサ１６ｎをマスクに使用し、第２の半導体フィン１ｐ内にｎ型不純物であるリン、ヒ素等のイオンを注入する。これにより、第２の半導体フィン１ｐのうちダミーゲート１３ｂの両側方の領域に、ＬＤＤ構造となるｎ型エクステンション領域１８ｓ、１８ｄを形成する。さらに、ｎ型エクステンション領域１８ｓ、１８ｄの下に硼素（Ｂ）イオンを注入してポケット領域（不図示）を形成する。
【００５３】
ｐ型不純物イオンとｎ型不純物イオンの打ち分けは、不純物を注入しない領域をレジストパターン（不図示）により覆うことにより行われる。なお、第１サイドウォールスペーサ１６ｐ、１６ｎを形成することなくｐ型エクステンション領域１７ｓ、１７ｄ、ｎ型エクステンション領域１８ｓ、１８ｄを形成してもよい。なお、第１サイドウォールスペーサ１６ｐ、１６ｎの横方向の厚さを調整してゲートに対するそれらの領域のオーバーラップ量を調整してもよい。ｐ型不純物イオンとｎ型不純物イオンの注入は、どちらを先に行ってもよく、それらの注入後に、１０００℃以下のスパイクアニールにより結晶性を回復させてもよい。
【００５４】
次に、図１０〜図１３に例示する工程を説明する。なお、図１０〜図１３の（ａ１）、（ａ２）は、図２（ｂ）のIII-III線から見た断面図である。また、図１０〜図１３の（ｂ１）、（ｂ２）は、図２（ｂ）のｐ型ＦｉｎＦＥＴ形成領域Ａにおけるソース／ドレイン領域のVI−VI線の位置から見た断面図である。さらに、図１０〜図１３の（ｃ１）、（ｃ２）は、図２（ｂ）のｎ型ＦｉｎＦＥＴ形成領域Ｂにおけるソース／ドレイン領域のVII−VII線の位置から見た断面図である。
【００５５】
次に、図１０（ａ１）、（ｂ１）、（ｃ１）に示す構造を形成するまでの工程を説明する。
まず、半導体フィン１ｎ、１ｐ、素子分離絶縁膜１０、酸化シリコン膜１４及び第１サイドウォールスペーサ１６ａ、１６ｂの上に、絶縁膜として例えば窒化シリコン膜を形成する。この後、その窒化シリコン膜をエッチバックすることにより第１サイドウォールスペーサ１６ａ、１６ｂの上に第２サイドウォールスペーサ１９ａ、１９ｂを形成するとともに半導体フィン１ｎ、１ｐの一部を露出させる。
【００５６】
第２サイドウォールスペーサ１９ａ、１９ｂは、第１サイドウォールスペーサ１６ａ、１６ｂとの合計の横方向の厚さが１０ｎｍ〜２０ｎｍ程度となるように形成される。なお、第１サイドウォールスペーサ１６ａ、１６ｂを形成しない場合には、第２サイドウォールスペーサ１９ａ、１９ｂの単独の厚さを１０ｎｍ〜２０ｎｍ程度とする。
【００５７】
その後、半導体フィン１ｎ、１ｐ、素子分離絶縁膜１０、酸化シリコン膜１４及び第２サイドウォールスペーサ１９ａ、１９ｂの上に、酸化シリコン膜２０を約２ｎｍ〜５ｎｍ程度に薄く形成する。さらに、酸化シリコン膜２０の上に、窒化シリコン膜２１を１０ｎｍ〜４０ｎｍ程度に厚く形成する。
【００５８】
次に、シリコン基板１のうち、窒化シリコン膜２１上にフォトレジストを塗布し、これに露光、現像等を施し、レジストパターン２２を形成する。レジストパターン２２は、図１０（ａ２）、（ｂ２）、（ｃ２）に例示するように、ｎ型ＦｉｎＦＥＴ形成領域Ｂにおいて第２の半導体フィン１ｐ等を含む全体を露出する開口部２２ａを有し、また、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎ等を覆う。さらに、レジストパターン２２をマスクにして、窒化シリコン膜２１、酸化シリコン膜２０をエッチングし、第２の半
導体フィン１ｐの一部を露出させる開口部２１ａを形成する。これにより、残された窒化シリコン膜２１、酸化シリコン膜２０をハードマスクとして使用する。なお、少なくとも酸化シリコン膜２０は、ｎ型ＦｉｎＦＥＴ形成領域Ｂにおける第２サイドウォールスペーサ１９ｂの上に、第３サイドウォールスペーサ２０ａとして残される。その後に、レジストパターン２２を除去する。
【００５９】
次に、図１１（ａ１）、（ｂ１）、（ｃ１）に例示するように、開口部２１ａ内の領域で、第３サイドウォールスペーサ２０ａ、酸化シリコン膜１４等をマスクに使用し、第２の半導体フィン１ｐのｎ型エクステンション領域の１８ｓ、１８ｄの一部をエッチングする。これにより、ｎ型ＦｉｎＦＥＴ形成領域Ｂ内の複数の第２の半導体フィン１ｐのｎ型エクステンション領域の１８ｓ、１８ｄに凹部１ｖを形成する。
【００６０】
複数の第２の半導体フィン１ｐに形成された凹部１ｖは、素子分離絶縁膜１０に入り込むような深さのリセス構造に形成されてもよい。この場合のエッチングは、反応ガスとして例えば塩素系ガスや臭素含有ガスを使用するドライエッチング、例えばＲＩＥ法によって行われる。
【００６１】
次に、図１１（ａ２）、（ｂ２）、（ｃ２）の断面図に例示するように、第２の半導体フィン１ｐの凹部１ｖの表面に、例えば、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）の第１半導体層３１を選択エピタキシャル成長する。エピタキシャル成長法は、特に限定されるものではなく、例えば、分子線エピタキシー法、有機金属気相成長法、液相エピタキシー法などがある。シリコンの原料として、トリクロロシラン、ジクロロシランなどが使用される。炭素の原料として、プロパン、アセチレンなどが使用される。この場合、第１半導体層３１が酸化シリコン膜１４等の絶縁膜の上に成長しないように、原料ガスにエッチングガスである塩酸などを添加することが好ましい。
【００６２】
これにより、図１１（ｃ２）の断面図に示したように、間隔をおいて形成された複数の第２の半導体フィン１ｐのそれぞれの凹部１ｖ内で成長する第１半導体層３１は、凹部１ｖを埋めるとともにその上方に厚さを増す。さらに、第１半導体層３１は、図１１（ｃ２）の断面と図２（ｃ）の平面図に例示するように、第２の半導体フィン１ｐよりも横方向に厚く形成され、隣接する別の第１半導体層３１に伸びて互いに接続する。これにより、第１半導体層３１は、エクステンション領域１８ｓ、１８ｄとともにソース／ドレイン領域３２ｓ、３２ｄとなり、複数の第２の半導体フィン１ｐのソース／ドレイン領域３２ｓ、３２ｄが第１半導体層３１を介して繋がる構造となる。第１半導体層３１は、凹部１ｖ内とその周辺では単結晶となり、素子分離絶縁膜１０の上では多結晶又は非晶質となる。
【００６３】
なお、第１半導体層３１を形成する際、エクステンション領域１８ｓ、１８ｄよりも高い濃度でｎ型不純物のリン（Ｐ）をその中にドープしてもよい。リン供給用ガスとして、例えばホスフィン（ＰＨ３）を使用する。ｎ型不純物は、後の工程で第１半導体層３１内にイオン注入されてもよい。
【００６４】
次に、窒化シリコン膜２１をリン酸などにより選択的にエッチングする。第３のサイドウォールスペーサ２０ａである酸化シリコン膜２０の上に窒化シリコン膜２１が残されている場合にはこれも除去される。その後に、酸化シリコン膜２０、第３のサイドウォールスペーサ２０ａをフッ酸などにより選択的にエッチングし、除去する。
【００６５】
次に、図１２（ａ１）、（ｂ１）、（ｃ１）に示す構造を形成するまでの工程を説明する。
まず、半導体フィン１ｎ、１ｐ、素子分離絶縁膜１０、酸化シリコン膜１４及び第２サイドウォールスペーサ１９ａの上に、新たに酸化シリコン膜２２を約２ｎｍ〜５ｎｍ程度
に薄く形成する。さらに、酸化シリコン膜２２の上に、窒化シリコン膜２３を１０ｎｍ〜４０ｎｍ程度に厚く形成する。
【００６６】
次に、シリコン基板１のうち、窒化シリコン膜２３上にフォトレジストを塗布し、これに露光、現像等を施し、レジストパターン（不図示）を形成する。このレジストパターンは、ｐ型ＦｉｎＦＥＴ形成領域Ａの全体の第１の半導体フィン１ｎ、第２サイドウォールスペーサ１９ａ、１９ｂ等を露出する開口部を有するとともに、ｎ型ＦｉｎＦＥＴ形成領域Ｂの全体を覆う形状を有する。さらに、そのレジストパターンをマスクにして、その開口部から露出した領域の窒化シリコン膜２３、酸化シリコン膜２２をエッチングし、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎ等を露出させる開口部２３ａを形成する。このエッチングでは、第２サイドウォールスペーサ１９ａの上に少なくとも酸化シリコン膜２２を残し、これを第４サイドウォールスペーサ２２ａとする。これによりパターニングされた窒化シリコン膜２３、酸化シリコン膜２２はハードマスクとして使用される。その後に、そのレジストパターン（不図示）を除去する。
【００６７】
さらに、開口部２３ａから露出したｐ型ＦｉｎＦＥＴ形成領域Ａにおいて第２、第４サイドウォールスペーサ１９ａ、２２ａ、酸化シリコン膜１４等をマスクに使用し、複数の第１の半導体フィン１ｎの一部をエッチングする。これにより、複数の第１の半導体フィン１ｎのうちダミーゲート１３ａ及び第２、第４サイドウォールスペーサ１９ａ、２２ａに覆われない領域に凹部１９ｗが形成される。凹部１９ｗは、素子分離絶縁膜１０でリセスとなる深さに形成されてもよい。この場合のエッチングは、例えば塩素系ガス、臭素含有ガスを使用する例えばＲＩＥ法によってなされる。
【００６８】
次に、図１２（ａ２）、（ｂ２）、（ｃ２）の断面図に例示するように、第２の半導体フィン１ｐの凹部１９ｗの表面に、第２半導体層３３、例えば、シリコン（Ｓｉ）又はシリコン・ゲルマニウム（ＳｉＧｅ）を選択エピタキシャル成長する。エピタキシャル成長法は、特に限定されるものではなく、例えば、分子線エピタキシー法、有機金属気相成長法、液相エピタキシー法などがある。シリコンの原料として、例えばトリクロロシラン、ジクロロシランなどが使用され、ゲルマニウムの原料として例えばフッ化ゲルマニウム( ＧｅＦ４)が使用される。また、第２半導体層３３が酸化シリコン膜１４等の絶縁膜の上に成長しないように、例えば、原料ガスにエッチングガスである塩酸などを添加することが好ましい。
【００６９】
これにより、間隔をおいて形成された複数の第１の半導体フィン１ｎのそれぞれの凹部１９ｗ内で成長する第２半導体層３３は、凹部１ｗを埋めるとともにその上方に厚さを増す。さらに、第２半導体層３３は、図１２（ｂ２）の断面図と図３（ａ）の平面図に示したように、第１の半導体フィン１ｎよりも横方向に厚く形成され、隣接する別の第１の半導体フィン１ｎの第２の半導体層３３に伸びて互いに接続される。第２半導体層３３は、エクステンション領域１７ｓ、１７ｄとともにソース／ドレイン領域３４ｓ、３４ｄとなり、複数の第１の半導体フィン１ｎのソース／ドレイン領域３４ｓ、３４ｄが第２半導体層３３を介して接続する構造となる。第２半導体層３３は、凹部１ｗ内とその周辺では単結晶となり、素子分離絶縁膜１０の上では多結晶又は非晶質となる。
【００７０】
このように、凹部１ｗ内にＳｉ又はＳｉＧｅの第２半導体層３３を埋めると、第１の半導体フィン１ｎのうちダミーゲート１３ａの下のチャネル領域にストレス、即ち圧縮応力が加わる。なお、第２半導体層３３を形成する際に、その中にｐ型不純物のホウ素（Ｂ）をドープしてもよい。ホウ素を供給するためのガスとして、例えば三フッ化ホウ素（ＢＦ３）を使用する。
【００７１】
次に、マスクとして使用した窒化シリコン膜２３を熱リン酸などにより選択的にエッチ
ングする。第４のサイドウォールスペーサ２２ａの酸化シリコン膜２２の上に窒化シリコン膜２３が残されている場合にはこれも除去される。その後に、第２半導体層３３内にホウ素イオンを注入してもよい。なお、第２半導体層３３の形成と同時にホウ素をドープする場合には、ホウ素イオン注入は必須ではない。
【００７２】
次に、図１３（ａ１）、（ｂ１）、（ｃ１）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン２５を形成する。レジストパターン２５は、ｐ型ＦｉｎＦＥＴ形成領域Ａの第２半導体層３３等を露出する開口部２５ａを有し、ｎ型ＦｉｎＦＥＴ形成領域Ｂの第１半導体層３１を含む全体を覆う形状を有する。
【００７３】
さらに、レジストパターン２５の開口部２５ａを通して第２半導体層３３にＧｅイオンを注入することにより、第１の半導体フィン１ｎのソース／ドレイン領域３４ｓ、３４ｄである第２半導体層３３をアモルファス化する。アモルファス化のためのＧｅイオン注入は、加速エネルギーを例えば１ｋｅＶ〜１０ｋｅＶとし、ドーズ量を約５×１０１４／ｃｍ２以上とする。この後に、第２半導体層３３にｎ型不純物をイオン注入してもよい。
【００７４】
次に、図１３（ａ２）、（ｂ２）、（ｃ２）に示す構造を形成するまでの工程を説明する。
まず、レジストパターン２５を除去し、さらに第２サイドウォールスペーサ１９ａ、１９ｂ、第１半導体層３１等を覆っている酸化シリコン膜２２等を緩衝フッ酸により除去する。その後に、ｐ型ＦｉｎＦＥＴ形成領域Ａとｎ型ｐ型ＦｉｎＦＥＴ形成領域Ｂの第２サイドウォールスペーサ１９ａ、１９ｂ、酸化シリコン膜４、第１半導体層３１、第２半導体層３３等の上に、加熱により収縮する膜、或いは下の膜の応力を押さえ込む膜であるキャップ膜２６を形成する。キャップ膜２６として、例えば、酸化シリコン膜２６ａをＣＶＤ法により５ｎｍ以下で０ｎｍより厚く形成し、その上に窒化シリコン膜２６ｂをＣＶＤ法により例えば２０ｎｍ以上の厚さに形成し、これにより二層構造を形成する。なお、キャップ膜２６である窒化シリコン膜２６ｂの代わりに例えば炭化シリコン（ＳｉＣ）膜を形成してもよい。
【００７５】
この後に、キャップ膜２６の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン（不図示）を形成し、このレジストパターンを使用してキャップ膜２６の窒化シリコン膜２６ｂをドライエッチングする。これにより、次工程の加熱効果を生じさせない領域、例えば第１半導体層３１とその周囲の領域の窒化シリコン膜２６ｂを除去する一方、少なくとも第２半導体層３３とその周辺を窒化シリコン膜２６ｂにより覆う形状とする。
【００７６】
次に、シリコン基板１にスパイクアニールを施し、アモルファス化された第２半導体層３３を再結晶化させ、多結晶層とする。この時、第２半導体層３３の結晶化に伴い発生する応力により、ダミーゲート１３ａの下方の第１の半導体フィン１ｎのチャネル領域には圧縮応力が加えられる。この場合、キャップ膜２６は、第１の半導体フィン１ｎと第２半導体層３３を上と横と上斜めから包む構造となり、しかも熱により収縮するため、第２半導体層３３からの応力を内部に閉じ込める力が作用することになる。従って、第２半導体層３３の加熱により第１の半導体フィン１ｎのチャネル領域に加わる力は、キャップ膜２６が存在しない場合に比べて増加する。しかも、第１の半導体フィン１ｎのチャネル領域の両側から圧縮応力を印可することができるので、キャリアである正孔の移動度を従来よりも高めることが可能になる。
【００７７】
スパイクアニールの後に、キャップ膜２６を除去する。この場合、第２半導体層３３の
結晶による応力は殆ど変化しないので、第１の半導体フィン１ｎに加わる圧縮応力はそのまま維持されることになる。なお、キャップ膜２６で収縮する膜は窒化シリコン膜２６ｂであり、その下の酸化シリコン膜２６ａを厚くすると加熱効果、即ち加熱ストレス増加効果は低下するため、酸化シリコン膜２６ａは５ｎｍ以下とすることが好ましい。
【００７８】
ところで、高温加熱時には、第１半導体層３１も結晶化するので、第１半導体層３１は第２の半導体フィン１ｐのチャネル領域に引張応力を加える。この場合、第１半導体層３１の上とその周辺はキャップ膜２６の窒化シリコン膜２６ｂに覆われていないので、引張応力がキャップ膜２６により吸収されず、チャネル領域への引張応力が低下することはない。
【００７９】
次に、図１４（ａ１）、（ｂ１）、（ｃ１）に示す構造を形成するまでの工程を説明する。
まず、第２半導体層３３等を覆うキャップ膜２６、即ち窒化シリコン膜２６ａと酸化シリコン膜２６ｂのそれぞれをウエットエッチング又はドライエッチングにより除去するが、残してもよい。
【００８０】
次に、第２サイドウォールスペーサ１９ａ、１９ｂ、第１及び第２半導体層３１、３３等の上に、第１層間絶縁膜２７として例えば酸化シリコン膜を高密度プラズマ（ＨＤＰ）ＣＶＤ法により形成する。これにより、第２サイドウォールスペーサ１９ａ、１９ｂ、第１及び第２半導体層３１、３３等の周囲に形成される間隙を第１層間絶縁膜２７により埋める。その間隙が狭く埋込不良が起きる場合は、形成条件などを変えて第２層間絶縁膜２７を複数回に分けて形成してもよい。第１層間絶縁膜２７の形成は、ダミーゲート１３ａ、１３ｂよりも高い位置まで形成される。この後に、第１層間絶縁膜２７とその下の酸化シリコン膜１４を例えばＣＭＰ法により研削し、ダミーゲート１３ａ、１３ｂの上面を露出させる。
【００８１】
次に、図１４（ａ２）、（ｂ２）、（ｃ２）に示す構造を形成するまでの工程を説明する。
まず、ソース／ドレイン領域３２ｓ、３２ｄ、３４ｓ、３４ｄの間のダミーゲート１３ａ、１３ｂを選択的に除去し、第１、第２サイドウォールスペーサ１６ｎ、１６ｐ、１９ａ、１９ｂの間に空間を形成する。ここで、半導体フィン１ｎ、１ｐに重ならないダミーゲート１３ａ、１３ｂは、窒化シリコン膜（不図示）で覆うことにより残してもよいし、残さなくてもよく、図では残した状態を示している。その後に、ダミーゲート絶縁膜１２ａ、１２ｂを除去し、チャネル領域となる部分の半導体フィン１ｎ、１ｐの上部を露出させる。
【００８２】
次に、第１、第２サイドウォールスペーサ１６ｎ、１６ｐ、１９ａ、１９ｂの間の空間から露出した半導体フィン１ｎ、１ｐの上の面とその前後の側面の上に、ゲート絶縁膜３５ａ、３５ｂを形成する。ゲート絶縁膜３５ａ、３５ｂとして、例えば厚さ１ｎｍ程度の酸化シリコン膜を形成し、さらに厚さ３ｎｍ程度の酸化ハフニウムを形成する。この後、第２サイドウォールスペーサ１９ａ、１９ｂの間の空間にゲート電極３６ａ、３６ｂとなる導電材を充填する。導電材として、ゲート電極３６ａ、３６ｂの仕事関数を決定する窒化チタン、窒化タンタル、その他の金属などを形成する。この場合、金属の材料、組成、膜厚などを変えて、領域ごとに複数回に分けて金属を埋め込むことが望ましい。
【００８３】
金属が充填された後に第１、第２サイドウォールスペーサ１６ｎ、１６ｐ、１９ａ、１９ｂの間に空間が残る場合には、さらに、アルミニウムやタングステンなどの電気抵抗の低い金属を空間に埋め込んで、ゲート抵抗を下げることが望ましい。また、第２サイドウォールスペーサ１９ａ、１９ｂの間の領域から突出した金属はＣＭＰ法などにより研削し
、除去することによりゲート電極３６ａ、３６ｂを互いに電気的に分離する。これにより、ｐ型ＦｉｎＦＥＴ形成領域Ａには第１の半導体フィン１ｎ、ゲート電極３６ａなどを含むｐ型ＦｉｎＦＥＴ３０Ａの基本構造が形成される。また、ｎ型ＦｉｎＦＥＴ形成領域Ｂには、第２の半導体フィン１ｐ、ゲート電極３６ｂなどを含むｎ型ＦｉｎＦＥＴ３０Ｂの基本構造が形成される。なお、ダミーゲート１３ａ，１３ｂを多結晶化してゲート電極として使用してもよい。
【００８４】
次に、図１５（ａ）〜（ｅ）の断面図と図３（ｂ）の平面図に例示する構造を形成するまでの工程を説明する。図１５（ａ）は、図３（ｂ）のIII-III線断面図、図１５（ｂ）、（ｃ）は、図３（ｂ）のVI−VI、VII-VII線断面図、図１５（ｄ）は、ｐ型ＦｉｎＦＥＴ形成領域Ａのゲート電極３６ａが形成される部分の断面図、図１５（ｅ）は、ｎ型ＦｉｎＦＥＴ形成領域Ｂのゲート電極３６ｂが形成される部分の断面図である。
【００８５】
まず、ゲート電極３６ａ、３６ｂ、第１層間絶縁膜２７等の上に第２層間絶縁膜３７を形成する。その後に、第１、第２層間絶縁膜２７、３７をパターニングしてソース／ドレイン領域３２ｓ、３２ｄ、３４ｓ、３４ｄのそれぞれの上にコンタクトホール３８ａ〜３８ｃ、３９ａ〜３９ｃを形成する。ｐ型ＦｉｎＦＥＴ形成領域Ａにおけるコンタクトホール３８ａ〜３８ｃは、図３（ｂ）に例示するように、複数の第１の半導体フィン１ｎのソース／ドレイン領域３４ｓ（３４ｄ）を跨ぐ領域に形成された第２半導体層３３の上に形成される。ｎ型ＦｉｎＦＥＴ形成領域Ｂも同様である。なお、図示していないが、ゲート電極３６ａ、３６ｂの上にもコンタクトホールが別に形成される。
【００８６】
コンタクトホール３８ａ〜３８ｃ、３９ａ〜３９ｃ内には、チタン、窒化チタン、タングステン等の金属を充填して導電性プラグ４１ａ、４１ｂ、４２ａ、４２ｂを形成する。その後、さらに第２層間絶縁膜３７の上に配線４３ａ〜４３ｄを形成する。その後に、層間絶縁膜（不図示）、ビア（不図示）等を繰り返して形成する。
【００８７】
以上述べたように本実施形態では、第１の半導体フィン１ｎのうちダミーゲート１３ａ及びサイドウォールスペーサ１６ａ、１９ａを含む領域の左右の両側に凹部１ｗを形成している。さらに、凹部１ｗには、第１半導体層３３としてＳｉ又はＳｉＧｅ膜を形成し、その後にＧｅイオン注入により第１半導体層３３をアモルファス化している。次いでアモルファス化したＧｅ含有の第２半導体層３３の上面から側面の上にキャップ膜２６を形成している。さらに、第２半導体層３３を加熱して結晶化することにより、第１の半導体フィン１ｎのうち両端側からダミーゲート１３ａの下のチャネル領域に圧縮応力を加える。この場合、加熱されたキャップ膜２６は収縮又は固定するので、キャップ膜２６によって第２半導体層３３の応力を内部に押さえ込み、第２半導体層３３からチャネル領域への圧縮応力を増加させる。このような圧縮応力を受ける第１の半導体フィン１ｎのチャネル領域では、キャリアである正孔の移動度が増大する。
【００８８】
また、第１の半導体フィン１ｎの凹部１ｗに形成された第２半導体層３３は、凹部１ｗの横方向にはみ出して形成されている。このため、第１の半導体フィン１ｎのソース／ドレイン領域３４ｓ、３４ｄに凹部１ｗを形成せずにイオン注入によりアモルファス化した場合に比べ、ソース／ドレイン領域３４ｓ、３４ｄの体積が増え、高温加熱による結晶化時に第２半導体層３３のチャネル領域に加える応力を大きくすることができる。
【００８９】
また、複数の第１の半導体フィン１ｎの凹部１ｗに形成される第２半導体層３３は、互いに接続するように形成されている。このため、第１の半導体フィン１ｎの横方向に成長する互いの第２半導体層３３が一体化し、第１の半導体フィン１ｎから横方向に加わる応力が外部に逃げにくくなり、チャネル領域にかかる圧縮応力を大きくすることができる。さらに、第１の半導体層１ｎのダミーゲート１３ａにはＧｅイオンを注入していないので
、チャネル領域の結晶が劣化するおそれがない。
【００９０】
なお、第２半導体層３３が結晶化された後は、その内部の応力が蓄積された状態となるので、キャップ膜２６を除去しても、第１の半導体フィン１ｎのチャネル領域に加わる応力が解除されることはない。また、上記の工程では、ｐ型ＦｉｎＦＥＴ形成領域Ａの第２半導体層３３とｎ型ＦｉｎＦＥＴ形成領域Ｂの第１半導体層３１を別々に形成したが同時にエピタキシャル成長させてもよい。この場合には、第１、第２半導体層３１、３３の材料としてＳｉ又はＳｉＣを適用する。
【００９１】
（第２の実施の形態）
図１６は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１１に示したように、ｎ型ＦｉｎＦＥＴ形成領域Ｂの半導体フィン１ｐのうちダミーゲート１３ｂ及びサイドウォールスペーサ１６ｂ、１９ｂの両側に凹部１ｖを形成した後、第１半導体層３１としてＳｉ膜又はＳｉＣ膜を形成する。その後、ｐ型ＦｉｎＦＥＴ形成領域Ａを覆っている窒化シリコン膜２１、酸化シリコン膜２２を上記と同様な方法により除去する。
【００９２】
次に、図１６（ａ１）、（ｂ１）、（ｃ１）に示すように、シリコン基板１の主面側にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン４５を形成する。レジストパターン４５は、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎを露出する開口部４５ａを有し、さらにｎ型ＦｉｎＦＥＴ形成領域Ｂの半導体フィン１ｐを含む全体を覆う。
【００９３】
この後に、レジストパターン４５をマスクに使用し、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎのうちダミーゲート１３ａ及びサイドウォールスペーサ１６ｂ、１９ｂに覆われていない部分にＧｅイオンを注入する。これにより、ｐ型エクステンション領域１７ｓ、１７ｄをアモルファス化し、その領域をストレス印加領域１ｓ、１ｄとする。本実施形態では、第２半導体層３３を形成しない点で第１実施形態と異なる。
【００９４】
次に、レジストパターン４５をマスクにし、ｐ型不純物、例えば硼素（Ｂ）イオンを第１の半導体フィン１ｎのストレス印加領域１ｓ、１ｄに注入する。その後に、レジストパターン４５を除去する。さらに、ｐ型ＦｉｎＦＥＴ形成領域Ａをレジストパターン（不図示）で覆いながら、ｎ型ＦｉｎＦＥＴ形成領域Ｂの半導体フィン１ｐの第１半導体層３１内にｎ型不純物としてリン（Ｐ）イオンを注入する。その後に、レジストパターンを除去する。なお、第１半導体層３１へのｎ型不純物イオン注入は、ｐ型ＦｉｎＦＥＴ形成領域Ａ内の半導体フィン１ａのｐ型エクステンション領域１７ｓ、１７ｄをアモルファス化する前に行ってもよい。
【００９５】
次に、図１６（ａ２）、（ｂ２）、（ｃ２）に示すように、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎ、ダミーゲート１３ａ等の上にキャップ膜２６を形成する。キャップ膜２６は、第１実施形態と同様に、例えば酸化シリコン膜２６ａ、窒化シリコン膜２６ｂの二層構造とする。この場合、ｎ型ＦｉｎＦＥＴ形成領域Ｂの第２の半導体フィン１ｐ、ダミーゲート１３ｂ等の上の窒化シリコン膜２６ｂは第１実施形態と同様に除去される。
【００９６】
この状態で、第１実施形態と同様に、高温加熱処理としてスパイクアニールをシリコン基板１、キャップ膜２６等に施す。これにより、第１の半導体フィン１ｎにおいて、ストレス印加領域１ｓ、１ｄが再結晶化されるので、第１実施形態と同様に、ダミーゲート１３ａの下方のチャネル領域に圧縮応力が加わる。その加熱時には、キャップ膜２６の窒化シリコン膜２６ｂが熱により収縮するので、第１の半導体フィン１ｎのストレス印加領域
１ｓ、１ｄが押さえられ、ストレス印加領域１ｓ、１ｄからチャネル領域に加えられる圧縮応力が増加する。
【００９７】
その後、第１実施形態と同様に、キャップ膜２６を除去する。これにより露出したストレス印加領域１ｓ、１ｄは、結晶化によりその内部に応力が蓄積された状態となるので、キャップ膜２６を除去しても、チャネル領域に加わる応力が解除されることはない。また、ストレス印加領域１ｓ、１ｄは、エクステンション領域１７ｓ、１７ｄとともにソース／ドレイン領域３４ｓ、３４ｄとなる。そのようにストレス印加領域１ｓ、１ｄを結晶化した後に第１実施形態と同様な工程を施し、半導体装置を形成する。
【００９８】
以上のように本実施形態では、第１の半導体フィン１ｎのうちダミーゲート１３ａの両側方のエクステンション領域の１７ｓ、１７ｄの一部をＧｅイオン注入によりアモルファス化し、ストレス印加領域１ｓ、１ｄを形成している。次いで、第１の半導体フィン１ｎ上にキャップ膜２６を形成し、アモルファス化したＧｅ含有のストレス印加領域１ｓ、１ｄをキャップ膜２６で覆うようにしている。さらに、ストレス印加領域１ｓ、１ｄを高温で加熱して結晶化して多結晶とすることにより、第１の半導体フィン１ｎのチャネル領域に圧縮応力を印加する。この場合、キャップ膜２６は熱により収縮するので、キャップ膜２６により第１の半導体フィン１ｎを押さえ、第１の半導体フィン１ｎのストレス印加領域１ｓ、１ｄの再結晶化時に生じたストレスが周囲に逃げることを防止することができる。このような圧縮応力を受けた第１の半導体フィン１ｎのチャネル領域では、圧縮応力がない構造に比べて、キャリアである正孔の移動度が大きくなる。
【００９９】
ところで、ストレス印加領域１ｓ、１ｄは、第１実施形態の第２半導体層３３のように複数の第１の半導体フィン１ｎ同士が一体化するような横方向の厚みを有していないので、チャネル領域へのストレスの応力は第１実施形態に比べて低減する。しかし、本実施形態によれば、半導体フィン１ｐに凹部１ｗを形成したり、半導体をエピタキシャル成長したりするなどの工程が不要になるので、スループットを向上することができる。
【０１００】
（その他の実施形態）
図１７（ａ）、（ｂ）、（ｃ）に例示するように、ｎ型ＦｉｎＦＥＴ形成領域Ｂの半導体フィン１ｐをアモルファス化せずに、そのままｎ型不純物をイオン注入してｎ型高不純物領域１ｘ、１ｙを形成し、ソース／ドレイン領域３２ｓ、３２ｄとして使用してもよい。このように、ｎ型ＦｉｎＦＥＴ３０Ｂのソース／ドレイン領域３４ｓ、３４ｄの形成方法は特に限定されるものではない。
【０１０１】
また、ｐ型ＦｉｎＦＥＴ形成領域Ａの第１の半導体フィン１ｎにおいて、ダミーゲート１３ａ及びサイドウォールスペーサ１９ａから露出する部分にＳｉ層、ＳｉＧｅ層の半導体層を形成し、縦横方向の半導体の厚さを増してもよい。この場合、その半導体層とその下の部分の半導体フィン１ｎにＧｅイオンを注入してアモルファス化する。その後に、上記の実施形態と同様に、アモルファス化された領域をキャップ膜２６で覆い、その領域を再結晶化して多結晶化してチャネル領域に圧縮応力を加えてもよい。
【０１０２】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、組合せ、置換および変形を施すことができると理解される。
【０１０３】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板の主面上に形成される絶縁膜から上方に突出して形成される半導体フィンと、前記半導体フィンの上面及び側面の上に、ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側面に形成される絶縁性サイドウォールと、前記半導体フィンにおいて、前記ゲート電極の両側方で前記絶縁性サイドウォールから露出したソース領域とドレイン領域に形成され、前記ゲート電極の下方のチャネル領域に圧縮応力を加えるｐ型の多結晶半導体層と、を有する半導体装置。
（付記２）前記多結晶半導体層は、前記半導体フィンに形成された凹部に形成され、前記半導体フィンから横方向に突出する厚さに形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記半導体フィンは間隔を置いて横方向に複数形成され、複数の前記半導体フィンに形成された前記多結晶半導体層は互いに接続していることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）半導体基板の主面上に形成される絶縁膜から上方に突出する半導体フィンを形成する工程と、前記半導体フィンの上面及び側面の上にゲートを形成する工程と、前記ゲートの両側面に絶縁性のサイドウォールを形成する工程と、前記半導体フィンのうち前記ゲートの両側方で前記サイドウォールから露出したソース領域とドレイン領域にイオン注入することによりアモルファス化し、アモルファス半導体層を形成する工程と、前記アモルファス半導体層上にキャップ膜を形成する工程と、前記キャップ膜及び前記アモルファス半導体層を加熱することにより、前記アモルファス半導体層を結晶化する工程と、を有することを特徴とする半導体装置の製造方法。
（付記５）前記キャップ膜は前記加熱により収縮する材料から形成されていることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記ソース領域と前記ドレイン領域は、前記半導体フィンに凹部を形成し、前記凹部に半導体層を形成した領域を含むことを特徴とする付記４又は付記５に記載の半導体装置の製造方法。
（付記７）前記半導体層は、前記半導体フィンから横方向にはみ出して形成されることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記半導体フィンは前記半導体基板の上で間隔をおいて複数形成され、複数の前記半導体フィンのそれぞれに形成される前記半導体層は互いに接続されることを特徴とする付記６又は付記７に記載の半導体装置の製造方法。
（付記９）前記半導体フィンはシリコンから形成され、前記半導体層はシリコンゲルマニウム層から形成されることを特徴とする付記６乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記イオン注入は、ゲルマニウムイオン注入であることを特徴とする付記４乃至付記９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）前記アモルファス半導体層を結晶化した後に前記ゲートを除去し、前記サイドウォールの間に空間を形成する工程と、前記空間を通して前記半導体フィンの上にゲート絶縁膜を形成する工程と、前記空間内の前記ゲート絶縁膜の上に金属膜を充填してゲート電極を形成する工程と、を含むことを特徴とする付記４乃至付記１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）前記キャップ膜は、ｎ型電界効果トランジスタが形成される領域では除去されることを特徴とする付記４乃至付記１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）前記キャップ膜は、前記アモルファス半導体層を加熱した後に除去されることを特徴とする付記４乃至付記１２に記載の半導体装置の製造方法。
【符号の説明】
【０１０４】
１  シリコン基板
１ｕ、１ｖ、１ｗ
１ａ、１ｂ
１ｎ、１ｐ  半導体フィン
２、３、４  絶縁膜
５  カーボン膜
６  窒化シリコン膜
９ａ  ＢＡＲＣ膜
１０、１１、１４  酸化シリコン膜
１２ａ、１２ｂ  ダミーゲート絶縁膜
１３ａ、１３ｂ  ダミーゲート
１６ａ、１６ｂ、１９ａ、１９ｂ、２０ａ  サイドウォールスペーサ
１７ｓ、１７ｄ、１８ｓ、１８ｄ
２０、２２  酸化シリコン膜
２１、２３  窒化シリコン膜
２５  レジストパターン
２６  キャップ膜
２６ａ  酸化シリコン膜
２６ｂ  窒化シリコン膜
２７、３７  層間絶縁膜
３０Ａ  ｐ型ＦｉｎＦＥＴ
３０Ｂ  ｎ型ＦｉｎＦＥＴ
３５ａ、３５ｂ  ゲート絶縁膜
３６ａ、３６ｂ  ゲート電極
３１、３３  半導体層
３２ｓ、３２ｄ、３４ｓ、３４ｄ  ソース／ドレイン領域
３６ａ、３６ｂ  ゲート電極
Ａ  ｐ型ＦｉｎＦＥＴ形成領域
Ｂ  ｎ型ＦｉｎＦＥＴ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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