(57)【要約】【課題】  撮像素子の面積やコストを過大にすることなく、高画質、且つ、高速読み出しを実現すること。【解決手段】  ２次元に配置された複数の画素と、第１の方向に複数に分割され、前記複数の画素（１０１）から画素信号を前記第１の方向に読み出す複数の出力線（１０２ａ、１０２ｂ）とを有する第一の半導体（１１１）と、前記複数の出力線にそれぞれ対応する、前記読み出された画素信号を処理する複数の信号処理手段（１０６ａ、１０６ｂ、１０７ａ、１０７７ｂ）と、前記信号処理手段から出力された信号を第２の方向に読み出す読み出し手段（１０９ａ、１０９ｂ）とを有する第二の半導体（１１２）とを有し、前記第一の半導体と前記第二の半導体とを積層させ、前記複数の出力線と対応する前記複数の信号処理手段とをそれぞれ接続した（１１３）ことを特徴とする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
２次元に配置された複数の画素と、第１の方向に複数に分割され、前記複数の画素から画素信号を前記第１の方向に読み出す複数の出力線とを有する第一の半導体と、
前記複数の出力線にそれぞれ対応する、前記読み出された画素信号を処理する複数の信号処理手段と、前記信号処理手段から出力された信号を第２の方向に読み出す読み出し手段とを有する第二の半導体とを有し、
前記第一の半導体と前記第二の半導体とを積層させ、前記複数の出力線と対応する前記複数の信号処理手段とをそれぞれ接続したことを特徴とする撮像素子。
【請求項２】
前記第一の半導体と前記第二の半導体が重なる面積が最大となるように積層させたことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第一の半導体と前記第二の半導体が、同じ外形を有することを特徴とする請求項１または２に記載の撮像素子。
【請求項４】
前記複数の信号処理手段は、それぞれ、アンプとＡ／Ｄ変換回路の少なくともいずれかを含むことを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
前記第二の半導体は、前記複数の出力線をそれぞれ駆動するための複数の駆動手段を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項６】
請求項１乃至５のいずれか１項に記載の撮像素子を有することを特徴とする撮像装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の撮像素子を有することを特徴とする携帯電話機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、撮像装置及び携帯電話機に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ型の撮像素子がデジタルカメラやデジタルビデオカメラ等の撮像装置に幅広く採用されている。これらの撮像素子には、画素部と、画素部からの信号を出力、増幅、読み出しを行う周辺回路が設けられている。
【０００３】
近年、画素の微細化に伴い、画素においては、いかにフォトダイオードの面積を確保するかが検討されており、画素内の素子数を削減することでフォトダイオードの面積を確保し、高画素数と画質の確保を両立させている。
【０００４】
一方で高画素数化を進めるだけでは読み出し速度が低下してしまうため、高速読み出しを実現するために、例えば、水平出力線や出力アンプを複数用意する多線出力化などの工夫がされている。さらに、列ごとのＡ／Ｄ変換機能も取り込む、いわゆるカラムＡ／Ｄタイプの撮像素子（例えば、特許文献１参照）も導入することで、Ａ／Ｄ変換まで含めたシステムとしての高速化への対応を行っている。
【０００５】
またカラムＡ／Ｄタイプの撮像素子においては、例えば、特許文献２に示すような列ごとのＡ／Ｄ変換部を２つのチップに形成し、この間を接続するいわゆる積層構造にて形成しているものもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０５−０４８４６０号公報
【特許文献２】特開２０１１−１５９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のようなＡ／Ｄ変換器まで周辺回路に追加すると、周辺回路部の機能が増加するにつれて、周辺回路の面積が相対的に大きくなってしまう。
【０００８】
例えば、デジタル一眼レフカメラにおける３５ｍｍフルサイズフォーマットのように、撮像素子が占める面積が予め決まっている場合、周辺回路面積が大きくなると単純にチップサイズが大きくなることを意味する。当然のことながら、それを格納するパッケージも大きくなる。
【０００９】
特に、一眼レフカメラに組み込む場合に撮像素子の垂直方向（カメラ上下方向）が大きくなると、一眼レフカメラの光学ファインダーの光路と干渉することになってしまう。そのような干渉が起こらないように光路を上方向に移動させようとすると、今度はファインダー光学系を大きく変更する必要が生じる。すると、従来の一眼レフカメラのメカ構造から大きく修正する必要が生じるため、メカ設計の負荷が増大する。また修正を実現したとしても大きなファインダー用プリズム等が必要となるため、そのメカ構造部品や光学部品のコストも大きなものとなってしまう。
【００１０】
一方、特許文献２に示すように積層構造にしても、撮像素子を単チップで構成する場合に比較するとその投影面積は削減できるものの、積層構造にすることで読み出し時間が早くなることは無い。
【００１１】
また、特許文献２では画像処理ブロックまで搭載しているため、第二チップを有効に利用できている。しかしながら、現実には大量のメモリを使用するデジタル一眼レフカメラ等においては、画像処理ブロック近傍にメモリチップを配置する必要があるために、画像処理ブロックを第二チップに配置することが必ずしも望ましくない。しかしながら、画像信号処理ブロックを第二チップに配置しない場合、第二チップに実際に配置される回路がチップ面積に比較して非常に少なくなり、結果として非常に高価な積層チップとなってしまう可能性もある。
【００１２】
本発明は上記問題点を鑑みてなされたものであり、撮像素子の面積やコストを過大にすることなく、高画質、且つ、高速読み出しを実現することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の撮像素子は、２次元に配置された複数の画素と、第１の方向に複数に分割され、前記複数の画素から画素信号を前記第１の方向に読み出す複数の出力線とを有する第一の半導体と、前記複数の出力線にそれぞれ対応する、前記読み出された画素信号を処理する複数の信号処理手段と、前記信号処理手段から出力された信号を第２の方向に読み出す読み出し手段とを有する第二の半導体とを有し、前記第一の半導体と前記第二の半導体とを積層させ、前記複数の出力線と対応する前記複数の信号処理手段とをそれぞれ接続したことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、撮像素子の面積やコストを過大にすることなく、高画質、且つ、高速読み出しを実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態における撮像素子の概略構成を示すブロック図。
【図２】撮像素子の画素の構成の一例を示す図。
【図３】第１の実施形態における撮像素子の半導体上の概略配置を示す図。
【図４】実施形態における撮像素子の断面構造の一例を示す図。
【図５】第２の実施形態における撮像素子の半導体上の概略配置を示す図。
【図６】第３の実施形態における携帯電話機の概略構成を示すブロック図。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。ただし、本形態において例示される構成部品の寸法、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるべきものであり、本発明がそれらの例示に限定されるものではない。
【００１７】
＜第１の実施形態＞
図１を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態における撮像素子の概略構成を説明する。なお、本発明の撮像素子は、デジタルカメラ、デジタルビデオカメラなどに代表される様々な撮像装置に用いることができる。
【００１８】
図１に示すように、本第１の実施形態における撮像素子においては、複数の画素１０１が２次元に配置されている。なお、図１では説明のために水平方向（行方向）、垂直方向（列方向）に各々６画素ずつ記載しているが、実際の撮像素子においては数百万画素〜数千万画素もの画素１０１が配置されることになる。ここで、画素１０１の詳細構成について図２を用いて説明する。
【００１９】
図２に示すように、画素１０１は、フォトダイオード２０１、転送スイッチ２０２、フローティングディフュージョン部２０３、ＭＯＳアンプ２０４、選択スイッチ２０５及びリセットスイッチ２０６にて構成される。
【００２０】
フォトダイオード２０１は撮像装置の光学系を介して入射する光を電気信号に変換する。フォトダイオード２０１は転送スイッチ２０２に接続され、転送スイッチ２０２のゲートは制御信号ＴＸにより制御されて、フォトダイオード２０１に蓄積された電荷をフローティングディフュージョン部２０３に転送する。
【００２１】
フローティングディフュージョン部２０３は転送された電荷量に応じた電圧に変換し、ＭＯＳアンプ２０４のゲートに入力する。ＭＯＳアンプ２０４の出力は選択スイッチ２０５に入力され、選択スイッチ２０５の制御信号ＳＥＬによって該当行が選択されると、該当行の各行の画素信号が各列の垂直出力線（列出力線）に現れる。
【００２２】
リセットスイッチ２０６は制御信号ＲＥＳにより制御され、リセットスイッチ２０６を介して、フローティングディフュージョン部２０３に蓄積された電荷をリセットすることができる。
【００２３】
図１に戻ると、垂直出力線（列出力線）１０２ａ、１０２ｂは、撮像素子の各列に配置された画素１０１から出力される画素信号を出力する。定電流源１０３ａ、１０３ｂは、垂直出力線１０２ａ、１０２ｂを駆動する。図１に示すように、本第１の実施形態における垂直出力線１０２ａ、１０２ｂは撮像素子の上下方向で２分割されており、上下の垂直出力線１０２ａ、１０２ｂ毎に定電流源１０３ａ、１０３ｂを有する構成となっている。
【００２４】
画素１０１のフローティングディフュージョン部２０３及びＭＯＳアンプ２０４、垂直出力線１０２ａ、１０２ｂ、定電流源１０３ａ、１０３ｂにてソースフォロワが構成される。そして、選択スイッチ２０５で選択された行に配置された各画素１０１の電荷が電圧信号に変換され、垂直出力線１０２ａ、１０２ｂに現れる。
【００２５】
画素１０１を制御する制御信号ＳＥＬ、ＲＥＳ、ＴＸは、垂直走査回路１０４ａ、１０４ｂ及び信号選択回路１０５ａ、１０５ｂから供給される。垂直走査回路１０４ａ、１０４ｂに入力される共通の垂直走査パルスにより、どの行を選択するかが定まる。ここで選択された行の情報を信号選択回路１０５ａ、１０５ｂに転送する。
【００２６】
信号選択回路１０５ａ、１０５ｂは不図示のタイミングジェネレータから供給される入力信号ＳＥＬ、ＲＥＳ、ＴＸのタイミングと、選択された行の情報とに応じて、適宜該当行の画素に制御信号を供給する。このようにして選択された行の画素信号が垂直出力線１０２ａ、１０２ｂに現れることとなる。
【００２７】
従って、第１の実施形態の場合には、２つの垂直走査回路１０４ａ、１０４ｂで選択された２行の出力がそれぞれ垂直出力線１０２ａ、１０２ｂに現れることとなる。こうして垂直出力線１０２ａ、１０２ｂに現れた画素信号は、列回路１０６ａ、１０６ｂに入力される。
【００２８】
列回路１０６ａ、１０６ｂは列アンプ等を含む回路により構成され、上下すべての列回路内アンプにおいて不図示の制御信号によって選択された同一ゲインを乗じる回路構成となる。
【００２９】
通常、垂直出力線は撮像素子内の垂直方向先頭画素から最終画素までの間に配置されている。特に実サイズが大きい一眼レフカメラ用の撮像素子においては、この物理的な長さに起因する電気抵抗、分布容量等の影響により回路としての不安定さをもたらしている。例えば、各画素内の選択スイッチがオンになった後、垂直出力線の信号電位が安定するまでに時間を要してしまい、選択スイッチをオンにした後、直ちに列回路内の列アンプ出力を読み出すことができない。
【００３０】
これに対し、図１に示すように垂直出力線（列出力線）を垂直方向（列方向）に分離し、各々に列回路１０６ａ、１０６ｂを設けて信号処理することで、この不安定要因を大幅に改善する効果がある。そのため、ここでの安定待ち時間を大幅に短縮することが可能となり、結果として、読み出し時間を短縮することができる。加えて、同時に垂直方向の異なる２行の画素信号を同時に読み出すことができるため、ここでも約２倍の読み出し時間の短縮効果がある。
【００３１】
列回路１０６ａ、１０６ｂにおいて適切なゲインで増幅された信号は、各列のＡ／Ｄ変換回路１０７ａ、１０７ｂに入力される。Ａ／Ｄ変換回路１０７ａ、１０７ｂは列回路１０６ａ、１０６ｂの出力信号を所定のレンジで変換し、デジタル信号を出力する。Ａ／Ｄ変換回路１０７ａ、１０７ｂの出力信号は、後段のメモリ１０８ａ、１０８ｂにて一時的に保持される。これにより、出力信号がメモリ１０８ａ、１０８ｂに保持されると、Ａ／Ｄ変換回路１０７ａ、１０７ｂは直ちに次行のＡ／Ｄ変換動作を開始することが可能になり、高速動作が可能となる。
【００３２】
こうしてメモリ１０８ａ、１０８ｂに保持されたデジタルデータは水平出力回路１０９ａ、１０９ｂにより各列ごとに順次出力され、最終出力ドライバ１１０ａ、１１０ｂにて撮像素子の外部に出力される。最終出力ドライバ１１０ａ、１１０ｂは図１では簡略に記載しているが、実際にはデジタルデータを適切に出力するために、例えばパラレルデータを並び替える回路、シリアル化回路、ＬＶＤＳドライバ等にて構成することが可能である。
【００３３】
なお、本第１の実施形態において、画素１０１を２次元方向に配置した画素部と、垂直走査回路１０４ａ、１０４ｂ、及び信号選択回路１０５ａ、１０５ｂを囲む点線部１１１が第一の半導体にて構成される。
【００３４】
上記以外の定電流源１０３ａ、１０３ｂ、列回路１０６ａ、１０６ｂ、Ａ／Ｄ変換回路１０７ａ、１０７ｂ、メモリ１０８ａ、１０８ｂ、水平出力回路１０９ａ、１０９ｂ、最終出力ドライバ１１０ａ、１１０ｂは第二の半導体１１２にて構成される。
【００３５】
第一の半導体１１１と第二の半導体１１２とは積層されるとともに、その間に設けられた接続ポイント１１３で接続される。
【００３６】
上述した第一の半導体１１１及び第二の半導体１１２における各構成の配置の一例について図３を参照して説明する。図３（ａ）は、本第１の実施形態における撮像素子の俯瞰イメージ図であり、画素部が配置されている第一の半導体１１１側から見た図となる。
【００３７】
第一の半導体１１１と第二の半導体１１２は別の半導体基板上に形成された略同一外形の半導体チップであり、積層されるとともに電気的配線にて接続される。そして、同一パッケージに封入され、１つの撮像素子として扱われる。
【００３８】
図３（ａ）において、第一の半導体１１１には、垂直走査回路１０４ａ、１０４ｂ及び信号選択回路１０５ａ、１０５ｂと、画素１０１が２次元に配置された画素部と、各列に上下方向に分割された垂直出力線１０２ａ、１０２ｂが配置されている。各垂直出力線１０２ａ、１０２ｂの端部には第二の半導体に電気的に接続する接続ポイント１１３が配置される。
【００３９】
図３（ｂ）は、本第１の実施形態における撮像素子の俯瞰イメージ図であり、周辺回路部が配置されている第二の半導体１１２を第一の半導体１１１を取り除いたときに見える図となる。第二の半導体１１２においても、接続ポイント１１３は第一の半導体１１１と同じ位置に配置される。垂直出力線の定電流源１０３ａ、１０３ｂは接続ポイント１１３の近傍に配置される。その直後に列回路１０６ａ、１０６ｂが配置される。更にその後段にＡ／Ｄ変換回路１０７ａ、１０７ｂが配置されるが、回路規模的には最大領域を占めることになる。その後段にメモリ１０８ａ、１０８ｂが配置されるが、ここまでは画素の列方向と同一方向に配置される。
【００４０】
第二の半導体１１２の中央の水平方向（行方向）に水平出力回路１０９ａ、１０９ｂがレイアウトされ、デジタル信号出力が転送されて、左端の最終出力ドライバ１１０ａ、１１０ｂへ供給される。最終出力ドライバ１１０ａ、１１０ｂも、その出力方式次第ではあるが、ロジック回路規模が比較的大きくなること、またＬＶＤＳ等の最終出力のための駆動のために撮像素子内部では比較的大電流による駆動を行う回路を擁するため、面積が大きくなる傾向がある。
【００４１】
次に、図４に本発明の第１の実施形態における撮像素子の断面構造を示す。画素が配置された第一の半導体１１１は、半導体基板４０１上に形成されており、第一導電型領域４０２を備えている。第一導電型領域４０２には、フォトダイオードを構成する第二導電型領域２０１、転送スイッチ２０２、フローティングディフュージョン部２０３、選択スイッチ２０５が設けられる。なお、ここでは説明の簡略化のためにリセットスイッチやＭＯＳアンプは省略している。
【００４２】
また、素子分離領域４０４、第一の配線層４０５、第二の配線層４０６、第三の配線層４０７、第四の配線層４０８が設けられている。第四の配線層４０８は、接続ポイント１１３を構成している。各配線層の間はスルーホール４０９にて電気的に接続されている。
【００４３】
また、画素部固有の構成として、カラーフィルタ層４１０、マイクロレンズ４１１が各画素に形成されている。
【００４４】
一方、第二の半導体１１２も半導体基板４１２上に形成されており、第一導電型領域４１３を備えている。第一導電型領域４１３には、トランジスタ４１４が形成されている。また、素子分離領域４０４、第一の配線層４１５、第二の配線層４１６、第三の配線層４１７、第四の配線層４１８が設けられている。第四の配線層４１８は、接続ポイント１１３を構成している。第一の半導体１１１の接続ポイント１１３と第二の半導体１１２の接続ポイント１１３の間は、マイクロバンプ４１９等にて接続される。現在、撮像素子の画素ピッチは数ミクロンのオーダーであるが、接続ポイントの位置を列ごとにずらすことができれば、さらに画素ピッチの２倍のマイクロバンプピッチを確保することが可能になるため、マイクロバンプで対応可能である。
【００４５】
他の接続方法としては、半導体を張り合わせた後、一方の半導体基板にもう一方の半導体の配線層まで貫通穴をあけ、金属を埋め貫通ＶＩＡを形成することで電気的接続を確保する方法なども考えられる。
【００４６】
図４で説明した画素は端の画素であるが、中央付近の画素部の下には図３（ｂ）に示すように各種機能ブロック回路が形成される。
【００４７】
このように垂直出力線を垂直方向（列方向）に分離することで高速な読み出しが可能となるとともに、画素部裏面に対応する画素列の列回路、Ａ／Ｄ変換回路等を配置することで、撮像素子の外形寸法を最小にすることが可能となる。これにより大判撮像素子であっても小型パッケージに封入することが可能となり、カメラの小型化に寄与することができる。なお、第一の半導体１１１と第二の半導体１１２とを接続する際に、重なる面積が最大となるように積層することで、効率的に撮像素子を小型化することができる。
【００４８】
また、各半導体の配線層の層数、構造等は本第１の実施形態に記載された範囲に限られるものではなく、任意の層数の半導体において適用可能である。
【００４９】
また、本第１の実施形態では各垂直出力線を駆動する定電流回路を第二の半導体１１２に配置しているが、第一の半導体１１１に配置しても構わない。
【００５０】
＜第２の実施形態＞
以下、本発明の第２の実施形態における撮像素子について説明する。本第２の実施形態では、垂直出力線（列出力線）を垂直方向（列方向）に４分割し、各々の端部を第二の半導体への接続ポイントとする撮像素子について説明する。
【００５１】
図５（ａ）は、本第２の実施形態における、撮像素子の画素部が配置されている第一の半導体２１１１側から見た俯瞰イメージ図である。図５（ａ）において第一の半導体２１１１には、垂直走査回路１０４ａ〜１０４ｄ及び信号選択回路１０５ａ〜１０５ｄと、画素１０１が２次元に配置された画素部と、各列ごとに上下方向に分割された垂直出力線１０２ａ〜１０２ｄが配置されている。各垂直出力線１０２ａ〜１０２ｄの端部には、第二の半導体２１１２に電気的に接続する接続ポイント１１３が配置される。なお、各画素１０１の構成は、図２を参照にして説明したものと同様であるため、ここでは説明を省略する。
【００５２】
図５（ｂ）は、本第２の実施形態における撮像素子の俯瞰イメージ図であり、周辺回路部が配置されている第二の半導体２１１２を第一の半導体２１１１を取り除いたときに見える図となる。第二の半導体２１１２においても、接続ポイント１１３は第一の半導体２１１１と同じ位置に配置される。垂直出力線の定電流源１０３ａ〜１０３ｄは接続ポイント１１３に近傍に配置される。その直後に列回路１０６ａ〜１０６ｄが配置される。更にその後段にＡ／Ｄ変換回路１０７ａ〜１０７ｄが配置される。本第２の実施形態の構成は、第１の実施形態よりも回路規模を小さく設計し、撮像素子の垂直方向（列方向）に列ごとの回路を４セット配置することが可能であれば実現できる。その後段にメモリ１０８ａ〜１０８ｄが配置されるが、ここまでは画素の列方向と同一方向に配置される。
【００５３】
そして、第二の半導体２１１２の各上下ブロックの中央の水平方向に水平出力回路１０９ａ〜１０９ｄがレイアウトされ、デジタル信号出力が転送されて、左端の最終出力ドライバ１１０ａ〜１１０ｄへ供給される。最終出力ドライバ１１０ａ〜１１０ｄも、その出力方式次第ではあるが、ロジック回路規模が比較的大きくなること、またＬＶＤＳ等の最終出力のための駆動のために撮像素子内部では比較的大電流による駆動を行う回路を擁するため、面積が大きくなる傾向がある。
【００５４】
なお、本第２の実施形態では各垂直出力線１０２ａ〜１０２ｄを駆動する定電流源１０３ａ〜１０３ｄを第二の半導体２１１２に配置している。これは、垂直方向に２分割以上する場合には第一の半導体２１１１上に配置することは困難となるため、第二の半導体２１１２に配置した方が望ましい。
【００５５】
このように垂直出力線（列出力線）の分離数を垂直方向（列方向）にさらに大きくすることで同時に４行の読み出しが可能となるため、さらに高速な読み出しが可能となる。更に、画素部裏面に、対応する画素列の列回路、Ａ／Ｄ変換回路等を配置することで、撮像素子の外形寸法を最小にすることが可能となる。これにより大判撮像素子であっても小型パッケージに封入することが可能となり、カメラの小型化に寄与することができる。
【００５６】
また垂直分割数は実際に第二の半導体に配置可能な列方向の回路面積から定めることが可能となるため、任意の分割が可能であり、撮像素子の外形寸法を最小にするように、あるいは後段の画像処理含めて適切な設計が可能となる。
【００５７】
また、上述した第１及び第２の実施形態では第一の半導体１１１または２１１１と積層される第二の半導体１１２または２１１２をそれぞれ配線層側のマイクロバンプを用いて接続する例を示しているが、本発明はこれに限るものではない。画素部を裏面照射タイプにするか、表面照射タイプにするか、また半導体間の接続をマイクロバンプで行うか貫通ＶＩＡで行うかにより各半導体の接続形態は異なるが、どのような構成をとっても構わない。
【００５８】
＜第３の実施形態＞
図６は、本発明の第３の実施形態として、携帯電話機３００の構成を示すブロック図である。第３の実施形態の携帯電話機３００は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。
【００５９】
図６において、通信部３０１は、ユーザが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部３０２は、音声通話時において、マイクロフォン３０３からの音声データを発信に適した形式に変換して通信部３０１に送る。また、音声処理部３０２は、通信部３０１から送られた通話相手からの音声データを復号し、スピーカ３０４に送る。
【００６０】
撮像部３０５は、第１および第２の実施形態のいずれかで説明した撮像素子を備え、被写体の画像を撮影して画像データを出力する。画像処理部３０６は、画像の撮影時においては、撮像部３０５により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部３０６は、記録された画像の再生時には、再生された画像を処理して表示部３０７に送る。表示部３０７は、数インチ程度の液晶表示パネルを備え、制御部３０９からの指示に応じて各種の画面を表示する。不揮発メモリ３０８は、アドレス帳の情報や、電子メールのデータ、撮像部３０５により撮影された画像データ等のデータを記憶する。
【００６１】
制御部３０９はＣＰＵやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って電話機３００の各部を制御する。操作部３１０は、電源ボタンや番号キー、その他ユーザがデータを入力するための各種の操作キーを備える。カードＩＦ３１１は、メモリカード３１２に対して各種のデータを記録再生する。外部ＩＦ３１３は、不揮発メモリ３０８やメモリカード３１２に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部ＩＦ３１３は、ＵＳＢ等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。
【００６２】
次に、電話機３００における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザが操作部３１０の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ３０８に記憶されたアドレス帳を表示部３０７に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部３０９は通信部３０１に対し、通話相手に発信する。通話相手に着信すると、通信部３０１は音声処理部３０２に対して相手の音声データを出力すると共に、ユーザの音声データを相手に送信する。
【００６３】
また、電子メールを送信する場合、ユーザは、操作部３１０を用いて、メール作成を指示する。メール作成が指示されると、制御部３０９はメール作成用の画面を表示部３０７に表示する。ユーザは操作部３１０を用いて送信先アドレスや本文を入力し、送信を指示する。制御部３０９はメール送信が指示されると、通信部３０１に対しアドレスの情報とメール本文のデータを送る。通信部３０１は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部３０１は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部３０７に表示する。
【００６４】
次に、電話機３００における撮影機能について説明する。ユーザが操作部３１０を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部３０５は静止画データ或いは動画データを撮影して画像処理部３０６に送る。画像処理部３０６は撮影された静止画データや動画データを処理し、不揮発メモリ３０８に記憶する。また、画像処理部３０６は、撮影された静止画データや動画データをカードＩＦ３１１に送る。カードＩＦ３１１は静止画や動画データをメモリカード３１２に記憶する。
【００６５】
また、電話機３００は、この様に撮影された静止画や動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ３０８やメモリカード３１２に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。
【００６６】
また、電話機３００は、撮影された静止画や動画データを含むファイルを、外部ＩＦ３１３によりＰＣや他の電話機等の外部機器に送信することもできる。ユーザは、操作部３１０を操作して、不揮発メモリ３０８やメモリカード３１２に記憶された画像ファイルを選択し、送信を指示する。制御部３０９は、選択された画像ファイルを不揮発メモリ３０８或いはメモリカード３１２から読み出し、外部機器に送信するよう、外部ＩＦ３１３を制御する。
【符号の説明】
【００６７】
１０１：画素、１０２ａ〜１０２ｄ：垂直出力線、１０４ａ〜１０４ｄ：垂直走査回路、１０６ａ，１０６ｂ：列回路、１０７ａ，１０７ｂ：Ａ／Ｄ変換回路、１０９ａ，１０９ｂ：水平出力回路、１１１：第一の半導体、１１２：第二の半導体、３００：携帯電話機、３０５：撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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