(57)【要約】【課題】３次元構造のＲｅＲＡＭで、隣接するメモリセル間の干渉を抑制することができる不揮発性記憶装置を提供する。【解決手段】実施形態によれば、第１配線は、互いに交差する第１方向と第２方向に複数配置され、前記第１方向および前記第２方向に垂直な第３方向に延在する。第２配線は、前記第２方向に延在し、前記第１配線の前記第３方向に所定の間隔をおいて設けられる。前記第１配線の端部にＮチャネル型の電界効果型トランジスタが設けられる。メモリセルは、前記第１配線と前記第２配線とが交差する位置に配置される。また、前記メモリセルは、前記第１配線側で抵抗率が大きく、前記第２配線側で抵抗率が小さい抵抗変化層によって構成される。【選択図】図４
2015170852.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する第１方向と第２方向に複数配置され、前記第１方向および前記第２方向に垂直な第３方向に延在する複数の第１配線と、
前記第２方向に延在し、前記第１配線の前記第３方向に所定の間隔をおいて設けられる複数の第２配線と、
前記第１配線と前記第２配線とが交差する位置に前記第１配線と前記第２配線の間に挟持されるように配置されるメモリセルと、
前記第１配線の端部に設けられる選択トランジスタと、
を備え、
前記選択トランジスタは、Ｎチャネル型の電界効果型トランジスタであり、
前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第１配線側で抵抗率が大きく、前記第２配線側で抵抗率が小さい抵抗変化層によって構成されることを特徴とする不揮発性記憶装置。
【請求項２】
前記抵抗変化層は、前記第１配線と前記第２配線との間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する材料によって構成されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
コントローラをさらに備え、
前記コントローラは、前記抵抗変化層にフィラメントを形成するフォーミング動作時に前記第１配線に対して前記第２配線に正のフォーミング電圧を印加できることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化層は、前記第１配線側に配置される第１層と、前記第２配線側に配置され、前記第１層に比して酸素欠損度が大きい第２層と、からなる２層構造を有することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記第１層のバンドギャップは、第２層のバンドギャップに比して大きいことを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
互いに交差する第１方向と第２方向に複数配置され、前記第１方向および前記第２方向に垂直な第３方向に延在する複数の第１配線と、
前記第２方向に延在し、前記第１配線の前記第３方向に所定の間隔をおいて設けられる複数の第２配線と、
前記第１配線と前記第２配線とが交差する位置に前記第１配線と前記第２配線の間に挟持されるように配置されるメモリセルと、
前記第１配線の端部に設けられる選択トランジスタと、
を備え、
前記選択トランジスタは、Ｐチャネル型の電界効果型トランジスタであり、
前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第１配線側で抵抗率が小さく、前記第２配線側で抵抗率が大きい抵抗変化層によって構成されることを特徴とする不揮発性記憶装置。
【請求項７】
前記抵抗変化層は、前記第１配線と前記第２配線との間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する材料によって構成されることを特徴とする請求項６に記載の不揮発性記憶装置。
【請求項８】
コントローラをさらに備え、
前記コントローラは、前記抵抗変化層にフィラメントを形成するフォーミング動作時に前記第１配線に対して前記第２配線に負のフォーミング電圧を印加できることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記抵抗変化層は、前記第１配線側に配置される第１層と、前記第２配線側に配置され、前記第１層に比して酸素欠損度が小さい第２層と、からなる２層構造を有することを特徴とする請求項６に記載の不揮発性記憶装置。
【請求項１０】
前記第２層のバンドギャップは、第１層のバンドギャップに比して大きいことを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記第３方向に隣接する前記第２配線間には層間絶縁膜が配置され、
前記抵抗変化層は、前記第２配線と前記層間絶縁膜との積層体の前記第１方向の側面に設けられることを特徴とする請求項５または１０に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般的に、不揮発性記憶装置に関する。
【背景技術】
【０００２】
複数の抵抗状態を保持することが可能な抵抗変化層をメモリ素子に用いた抵抗変化型メモリ（Resistive  Random  Access  Memory：以下、ＲｅＲＡＭという）が知られている。従来では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化層（variable  resistive  layer）を介して複数のワード線が高さ方向に配置されたｎＲ−１Ｔｒ型のストリングが、基板上にマトリックス状に配置された３次元構造のＲｅＲＡＭが提案されている。
【０００３】
３次元構造のＲｅＲＡＭでは、極性の異なる電圧パルスによって、一方の極性の電圧パルスでメモリ素子を高抵抗状態へと変化させ、他方の極性の電圧パルスでメモリ素子を低抵抗状態へと変化させるバイポーラ型の抵抗変化層が用いられる。また、近年では、抵抗変化層が、第１抵抗変化層と、第１抵抗変化層よりも低抵抗の第２抵抗変化層と、が積層された構造を有するＲｅＲＡＭが提案されている。
【０００４】
しかし、従来の３次元構造のＲｅＲＡＭでは、選択トランジスタを有するビット線の側面に抵抗変化層を介して複数のワード線が高さ方向に配置されたｎＲ−１Ｔｒ型の構造で、一本のビット線に対して複数のメモリセルが接続されているため隣接するメモリセル間の干渉抑制が重要である。隣接メモリセル間の干渉抑制のためには、各メモリセル内にフィラメントを確実に形成することが望まれるが、そのための抵抗変化層の最適な構成は明らかではない。
【０００５】
また、ビット線とワード線との間に配置される抵抗変化層について、その方向性について規定されていない。そのため、従来の３次元構造のＲｅＲＡＭのメモリ素子に構造をそのまま適用しても、動作が安定化したＲｅＲＡＭを得ることができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１１／１０５０６０号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、３次元構造のＲｅＲＡＭで、隣接するメモリセル間の干渉を抑制することができる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態によれば、不揮発性記憶装置は、複数の第１配線と、複数の第２配線と、メモリセルと、選択トランジスタと、を有する。前記第１配線は、互いに交差する第１方向と第２方向に複数配置され、前記第１方向および前記第２方向に垂直な第３方向に延在する。前記第２配線は、前記第２方向に延在し、前記第１配線の前記第３方向に所定の間隔をおいて設けられる。前記メモリセルは、前記第１配線と前記第２配線とが交差する位置に前記第１配線と前記第２配線の間に挟持されるように配置される。前記選択トランジスタは、前記第１配線の端部に設けられる。前記選択トランジスタは、Ｎチャネル型の電界効果型トランジスタである。また、前記メモリセルは、印加された電気信号に応じて抵抗状態が変化し、前記第１配線側で抵抗率が大きく、前記第２配線側で抵抗率が小さい抵抗変化層によって構成される。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態による不揮発性記憶装置の主要部の一例を示す図である。
【図２】図２は、メモリセルアレイの回路図の一例を示す図である。
【図３】図３は、メモリセルアレイの積層構造の一例を示す斜視図である。
【図４】図４は、図３のＡ−Ａ断面図の一例である。
【図５】図５は、図３の上面図の一例である。
【図６】図６は、第１の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
【図７】図７は、第２の実施形態によるメモリセルアレイの構造の一例を示す図である。
【図８】図８は、第２の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図、上面図および斜視図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
【００１１】
（第１の実施形態）
図１は、第１の実施形態による不揮発性記憶装置の主要部の一例を示す図である。不揮発性記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５、および制御回路１６を有する。
【００１２】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬおよびビット線ＢＬ、並びにこれらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【００１３】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２および列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなど制御を行い、また、電源１５の制御を行う。
【００１４】
図２は、メモリセルアレイの回路図の一例を示す図であり、図３は、メモリセルアレイの積層構造の一例を示す斜視図である。なお、図２において、Ｘ方向、Ｙ方向およびＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１５】
メモリセルアレイ１１は、図２に示されるように、上述したワード線ＷＬ、ビット線ＢＬ、およびメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、および選択ゲート線ＳＧを有する。
【００１６】
ワード線ＷＬ１〜ＷＬ４は、図２および図３に示されるように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延在する。ビット線ＢＬは、Ｘ方向およびＹ方向にマトリクス状に配列され、Ｚ方向に延在する。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。メモリセルＭＣは、図２に示されるように、抵抗変化素子ＶＲを含む。
【００１７】
選択トランジスタＳＴｒは、図２に示されるように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延在する。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。
【００１８】
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極は共通接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延在する。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲート電極に共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
【００１９】
つぎに、第１の実施形態によるメモリセルアレイ１１の積層構造について説明する。図４は、図３のＡ−Ａ断面図の一例であり、図５は、図３の上面図の一例である。なお、図３および図５において層間絶縁膜の図示は省略している。
【００２０】
メモリセルアレイ１１は、図３および図４に示されるように、基板２０上に積層された選択トランジスタ層３０およびメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
【００２１】
選択トランジスタ層３０は、図３および図４に示されるように、導電層３１、層間絶縁膜３２、導電層３３、および層間絶縁膜３４を有する。これら導電層３１、層間絶縁膜３２、導電層３３、および層間絶縁膜３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧおよび選択トランジスタＳＴｒのゲートとして機能する。
【００２２】
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延在するストライプ形状を有している（図５参照）。複数の導電層３１の間には、図３では図示が省略されているが、層間絶縁膜が形成されている。
【００２３】
層間絶縁膜３２は、導電層３１の上面を覆うように形成され、導電層３１と選択ゲート線ＳＧ（導電層３３）との間を電気的に絶縁させる役割を有している。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延在するストライプ形状に形成されている（図５参照）。層間絶縁膜３４は、導電層３３の側面および上面を覆うように堆積されている。たとえば、導電層３１，３３はポリシリコンにより構成される。層間絶縁膜３２，３４は酸化シリコン（ＳｉＯ2）により構成される。
【００２４】
また、選択トランジスタ層３０は、図３および図４に示されるように、たとえば柱状の半導体層３５、およびゲート絶縁層３６を有する。半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。なお、第１の実施形態では、選択トランジスタ層３０は、Ｎチャネル型の電界効果型トランジスタによって構成される。
【００２５】
半導体層３５は、ＸおよびＹ方向にマトリクス状に配置され、Ｚ方向に延在する。また、半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、半導体層３５は、Ｚ方向の下方から上方へ、積層されたＮ＋型半導体層３５ａ、Ｐ−型半導体層３５ｂおよびＮ＋型半導体層３５ｃを有する。
【００２６】
Ｎ＋型半導体層３５ａは、図３および図４に示されるように、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３２に接する。Ｐ−型半導体層３５ｂは、そのＹ方向の側面にてゲート絶縁層３６を介して導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３４に接する。Ｎ＋型半導体層３５ａ，３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ−型半導体層３５ｂはＰ−型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６はたとえば酸化シリコン（ＳｉＯ2）により構成される。なお、半導体層３５と後述する導電層４３との間、および半導体層３５と導電層３１との間には、バリアメタル層が形成されていてもよい（図４では、図示は省略されている）。
【００２７】
メモリ層４０は、図３および図４に示されるように、Ｚ方向に交互に積層された層間絶縁膜４１ａ〜４１ｄ，５１、および導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、Ｚ方向から見た場合、それぞれＸ方向に対向する一対の櫛歯形状を有する（図５参照）。すなわち、Ｙ方向においては、一対の櫛歯形状の導電層のうちの一方に属するワード線ＷＬｉＲ（ｉ＝１〜４）と、他方に属するワード線ＷＬｉＬとが交互に形成される（図２参照）。この櫛歯形状の導電層を採用することにより、ワード線ＷＬに接続するコンタクトの数を減らすことができる。なお、層間絶縁膜４１ａ〜４１ｄ，５１はたとえば酸化シリコン（ＳｉＯ2）にて構成され、導電層４２ａ〜４２ｄはたとえばＷ，Ｔｉ，ＷＮ，ＴｉＮ、ｐ型またはｎ型のポリシリコンなどの導電性を有する半導体材料などにて構成される。
【００２８】
また、メモリ層４０は、図３および図４に示されるように、たとえば柱状の導電層４３、およびＸ方向に配列する複数の柱状の導電層４３のＹ方向両側側面に共有されるように設けられる抵抗変化素子構成層４４と、を有する。導電層４３はビット線ＢＬとして機能する。抵抗変化素子構成層４４は、導電層４３と導電層４２ａ〜４２ｄとで挟まれる領域において、抵抗変化素子ＶＲとして機能する。
【００２９】
抵抗変化素子構成層４４は、印加する電圧の極性（方向）によって、高抵抗状態と低抵抗状態とを切り替えることができる抵抗変化材料によって構成される。この抵抗変化材料として、たとえば、Ａｌ，Ｔｉ，Ｈｆ，Ｚｒ，Ｎｂ，Ｔａの少なくとも１つの元素を含む金属酸化物を含む材料が用いられる。第１の実施形態による抵抗変化素子構成層４４は、ローカルビット線となる導電層４３側で抵抗率が大きく、ワード線ＷＬとなる導電層４２ａ〜４２ｄ側で抵抗率が小さい材料が使用される。具体的には、抵抗変化素子構成層４４が、ローカルビット線となる導電層４３側に設けられる第１抵抗変化層４４１と、ワード線ＷＬとなる導電層４２ａ〜４２ｄ側に設けられる第２抵抗変化層４４２と、からなるいわゆる２層構造であることが望ましい。
【００３０】
第１抵抗変化層４４１は、絶縁膜によって構成される、第１抵抗変化層４４１として、たとえば、シリコン酸化物、酸化アルミニウムなどの金属酸化物またはシリコン窒化物、窒化アルミニウムなどの金属窒化物などが用いられる。なお、第１抵抗変化層４４１の膜厚は３ｎｍ以下であることが望ましい。第１抵抗変化層４４１の膜厚を３ｎｍ以下とすることで、ローカルビット線（導電層４３）とワード線ＷＬとなる導電層４２ａ〜４２ｄとの間の距離を短くすることができる。その結果、隣接するワード線ＷＬにまでフィラメントが形成される可能性を低下させることができ、ワード線ＷＬごとに確実にフィラメントを形成することができる。
【００３１】
第２抵抗変化層４４２は、第１抵抗変化層４４１に比して抵抗率が小さく、金属酸化物によって構成される。第２抵抗変化層４４２として、たとえば、Ａｌ，Ｔｉ，Ｈｆ，Ｚｒ，Ｎｂ，Ｔａの少なくとも１つの元素を含む金属酸化物が用いられる。これらの金属酸化物は、該金属酸化物材料の化学量論比に比して酸素の組成が少なくなっている。
【００３２】
抵抗変化素子構成層４４は、第１閾値電圧よりも大きな正の電圧が印加されると低抵抗状態に遷移し、この状態で第２閾値電圧よりも小さな負の電圧が印加されると高抵抗状態に遷移する。そして、第１閾値電圧と第２閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
【００３３】
また、抵抗変化素子構成層４４は、他の場合には、第１閾値電圧よりも小さな負の電圧が印加されると低抵抗状態に遷移し、この状態で第２閾値電圧よりも大きな正の電圧が印加されると高抵抗状態に遷移する。そして、第１閾値電圧と第２閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
【００３４】
このように、抵抗変化素子構成層４４は、いわゆるバイポーラ型の動作をする材料によって構成することができる。なお、第１の実施形態では、ワード線ＷＬとなる導電層４２ａ〜４２ｄとローカルビット線となる導電層４３との間にフォーミング処理でフィラメントが生じ、フィラメントのローカルビット線（導電層４３）側との界面付近（第１抵抗変化層４４１）に抵抗変化動作（スイッチ動作）を行うスイッチ領域が形成される。スイッチ領域では、高抵抗状態と低抵抗状態との切り替えが行われる。このような構造とするために、第２抵抗変化層４４２は、スイッチ領域が主に形成される第１抵抗変化層４４１に比して、酸素欠損度が大きくなるように構成されることが望ましい。
【００３５】
また、第１抵抗変化層４４１のバンドギャップは、第２抵抗変化層４４２のバンドギャップよりも大きいことが望ましい。これは、ワード線ＷＬ（導電層４２ａ〜４２ｄ）に、ビット線（導電層４３）に対して正の電圧を印加した場合に、第１抵抗変化層４４１に電圧がかかり、フィラメント（スイッチ領域）を形成しやすくするためである。
【００３６】
導電層４３は、ＸおよびＹ方向にマトリクス状に配置され、その下端において半導体層３５の上面に接するとともにＺ方向に柱状に延在する。Ｘ方向に並ぶ半導体層４３の間には、図３では図示が省略されているが、層間絶縁膜が形成されている。
【００３７】
抵抗変化素子構成層４４は、導電層４３のＹ方向の側面と層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、抵抗変化素子構成層４４は、導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。ここでは、第１抵抗変化層４４１がビット線ＢＬとなる導電層４３側に配置され、第２抵抗変化層４４２がワード線ＷＬとなる導電層４２ａ〜４２ｄ側に配置される。また、第１抵抗変化層４４１は、ローカルビット線となる導電層４３に沿って、導電層４２ａ〜４２ｄと層間絶縁膜４１ａ〜４１ｄ，５１の積層体の側壁に形成される。導電層４３はたとえばポリシリコンにより構成される。
【００３８】
つぎに、このような構造の不揮発性記憶装置におけるフォーミング動作、セット動作、リセット動作、リード動作について簡単に説明する。図６は、第１の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
【００３９】
作製直後の不揮発性記憶装置のメモリセルＭＣを構成する抵抗変化素子構成層４４は、絶縁体の状態、すなわち高抵抗状態にある。そこで、抵抗変化素子構成層４４にフィラメントを形成するフォーミング動作が行われる。図６（ａ）に示されるように、フォーミング動作では、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して正のフォーミング電圧Ｖformingを印加する。なお、非選択ワード線ＷＬには、たとえばＶforming／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＮチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、抵抗変化素子構成層４４には、フィラメントが形成され、第１抵抗変化層４４１付近には、主に抵抗変化が行われるスイッチ領域が形成される。その結果、抵抗変化素子構成層４４は低抵抗状態になる。この後、メモリセルＭＣを、低抵抗状態から高抵抗状態に変化させるリセット動作、あるいは高抵抗状態から低抵抗状態に変化させるセット動作が行われることになる。
【００４０】
図６（ｂ）に示されるように、ある選択メモリセルＭＣを高抵抗状態から低抵抗状態に変化させるセット動作を実行する場合においては、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して正のセット電圧Ｖsetを印加する。なお、非選択ワード線ＷＬには、たとえばＶset／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＮチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルＭＣのスイッチ領域からワード線ＷＬに向かって酸素イオンＯ2-が押しやられ、フィラメントのスイッチ領域中で還元反応が発生する。その結果、スイッチ領域の抵抗が減少し、低抵抗状態へと移行すると考えられる。
【００４１】
図６（ｃ）は、メモリセルの電圧−電流特性とセット時における選択トランジスタの負荷曲線を示す図である。この図に示されるように、選択トランジスタの負荷曲線は、Ｌ１となる。第１象限の負荷曲線Ｌ１は、印加する電圧に対して流れる電流量が大きく変化する領域Ｌ１１と、印加する電圧に対して流れる電流量があまり変化しない領域Ｌ１２と、を有する。選択トランジスタの負荷曲線Ｌ１は、選択トランジスタをオン状態にしたときのものである。
【００４２】
メモリセルＭＣに対してセット処理を行う場合に、ワード線ＷＬに正の電圧を印加すると、セット電圧Ｖsetで高抵抗状態から低抵抗状態への変化が起こる。このとき、メモリセルＭＣの電圧−電流特性を示す曲線Ｌ３は、選択トランジスタの負荷曲線Ｌ１の領域Ｌ１２と交わり、セット処理時に流れる電流量は、選択トランジスタによって制限されることになる。さらに、メモリセルＭＣの電圧−電流特性を示す曲線Ｌ３は、選択トランジスタの負荷曲線Ｌ１の領域Ｌ１２（飽和領域）で交わるため、低電流でばらつきの少ない動作を実現することができる。これは、フォーミング処理でも同様である。
【００４３】
図６（ｄ）に示されるように、ある選択メモリセルＭＣを低抵抗状態から高抵抗状態に変化させるリセット動作を実行する場合においては、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して負のリセット電圧Ｖresetを印加する。なお、その他の非選択ワード線ＷＬには、例えば、リセット電圧Ｖresetの半分の電圧Ｖreset／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＮチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルＭＣのスイッチ領域に酸素イオンＯ2-が引き寄せられ、フィラメントのスイッチ領域中で酸化反応が発生する。その結果、スイッチ領域の抵抗が増大し、高抵抗状態へと移行すると考えられる。
【００４４】
また、メモリセルＭＣの状態を読み出すリード動作においては、そのメモリセルＭＣが接続されるローカルビット線ＬＢＬに対応する選択グローバルビット線ＧＢＬにリード電圧Ｖreadを印加し、その他の非選択グローバルビット線ＧＢＬには、たとえば０Ｖを印加する。また、選択メモリセルＭＣが接続される選択ワード線ＷＬにはたとえば０Ｖを印加する一方、その他の非選択ワード線ＷＬには、リード電圧Ｖreadの半分の電圧Ｖread／２を印加する。そして、ローカルビット線ＬＢＬが接続される選択トランジスタＳＴｒを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルＭＣにのみリード電圧Ｖreadが印加され、リード動作が行われる。
【００４５】
第１の実施形態では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化素子構成層４４を介して複数のワード線が高さ方向に配置されたｎＲ−１Ｔｒ型のストリングが、基板上にマトリックス状に配置された３次元構造の不揮発性記憶装置において、選択トランジスタをＮチャネル型の電界効果型トランジスタで構成した。抵抗変化素子構成層４４は、抵抗率が大きい、抵抗変化に寄与するスイッチ領域が形成される絶縁膜からなる第１抵抗変化層４４１と、抵抗率が小さい第２抵抗変化層４４２と、が積層されたバイレイヤ構造を有する。ここで、第１抵抗変化層４４１はビット線側に配置され、第２抵抗変化層４４２はワード線側に配置されるようにした。これによって、安定した低電流動作が可能な２層構造の極性依存性と、セット動作時に選択トランジスタの飽和領域で電流制限できる方向性と、を合わせることが可能になる。その結果、フォーミング処理時またはセット処理時に安定して電流制限を行うことができ、かつ安定に動作するバイレイヤ構造を有する３次元のｎＲ−１Ｔｒ構造を提供することができる。また、セット処理時に、低電流でばらつきの少ない駆動動作を実現することができる。
【００４６】
（第２の実施形態）
図７は、第２の実施形態によるメモリセルアレイの構造の一例を示す図であり、図３のＡ−Ａ断面図の一例である。メモリセルアレイ１１は、第１の実施形態の図３および図４で説明したものと同様の構成を有する。ただし、第２の実施形態では、選択トランジスタは、Ｐチャネル型の電界効果型トランジスタによって構成される。すなわち、半導体層３５は、Ｚ方向の下方から上方へ積層されたＰ＋型半導体層３５ｄ、Ｎ−型半導体層３５ｅおよびＰ＋型半導体層３５ｆを有する。
【００４７】
Ｐ＋型半導体層３５ｄは、図３および図７に示されるように、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３２に接する。Ｎ−型半導体層３５ｅは、そのＹ方向の側面にてゲート絶縁層３６を介して導電層３３の側面に接する。Ｐ＋型半導体層３５ｆは、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３４に接する。Ｐ＋型半導体層３５ｄ，３５ｆはＰ＋型の不純物を注入されたポリシリコンにより構成され、Ｎ−型半導体層３５ｅはＮ−型の不純物を注入されたポリシリコンにより構成される。
【００４８】
また、第２の実施形態による抵抗変化素子構成層４４は、ローカルビット線となる導電層４３側で抵抗率が小さく、ワード線ＷＬとなる導電層４２ａ〜４２ｄ側で抵抗率が大きい材料が使用される。具体的には、抵抗変化素子構成層４４が、ローカルビット線（導電層４３）側に設けられる第１抵抗変化層４４３と、ワード線ＷＬ（導電層４２ａ〜４２ｄ）側に設けられる第２抵抗変化層４４４と、からなるバイレイヤ構造であることが望ましい。
【００４９】
第１抵抗変化層４４３は、第２抵抗変化層４４４に比して抵抗率が低く、金属酸化物によって構成される。第１抵抗変化層４４３として、たとえば、Ａｌ，Ｔｉ，Ｈｆ，Ｚｒ，Ｎｂ，Ｔａの少なくとも１つの元素を含む金属酸化物が用いられる。これらの金属酸化物は、該金属酸化物材料の化学量論比に比して酸素の組成が少なくなっている。
【００５０】
第２抵抗変化層４４４は、絶縁膜によって構成される。第２抵抗変化層４４４として、たとえば、シリコン酸化物、酸化アルミニウムなどの金属酸化物またはシリコン窒化物、窒化アルミニウムなどの金属窒化物などが用いられる。なお、第２抵抗変化層４４４の膜厚は３ｎｍ以下であることが望ましい。第２抵抗変化層４４４の膜厚を３ｎｍ以下とすることで、ローカルビット線となる導電層４３とワード線ＷＬとなる導電層４２ａ〜４２ｄとの間の距離を短くすることができる。その結果、隣接するワード線ＷＬにまでフィラメントが形成される可能性を低下させることができ、ワード線ＷＬごとに確実にフィラメントを形成することができる。
【００５１】
抵抗変化素子構成層４４は、第１閾値電圧よりも大きな正の電圧が印加されると高抵抗状態に遷移し、この状態で第２閾値電圧よりも小さな負の電圧が印加されると低抵抗状態に遷移する。そして、第１閾値電圧と第２閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
【００５２】
また、抵抗変化素子構成層４４は、他の場合には、第１閾値電圧よりも小さな負の電圧が印加されると高抵抗状態に遷移し、この状態で第２閾値電圧よりも大きな正の電圧が印加されると低抵抗状態に遷移する。そして、第１閾値電圧と第２閾値電圧との間の電圧が印加された場合には、抵抗値は変化せず、低抵抗状態または高抵抗状態が維持される。
【００５３】
このように、抵抗変化素子構成層４４は、いわゆるバイポーラ型の動作をする材料によって構成することができる。なお、第２の実施形態では、ワード線ＷＬとなる導電層４２ａ〜４２ｄとローカルビット線となる導電層４３との間にフォーミング処理でフィラメントが生じ、フィラメントのワード線ＷＬ（導電層４２ａ〜４２ｄ）側との界面付近（第２抵抗変化層４４４）に抵抗変化動作（スイッチ動作）を行うスイッチ領域が形成される。スイッチ領域では、高抵抗状態と低抵抗状態との切り替えが行われる。このような構造とするために、第１抵抗変化層４４３は、スイッチ領域が主に形成される第２抵抗変化層４４４に比して、酸素欠損度が大きくなるように構成されることが望ましい。
【００５４】
また、第２抵抗変化層４４４のバンドギャップは、第１抵抗変化層４４３のバンドギャップよりも大きいことが望ましい。これは、ワード線ＷＬ（導電層４２ａ〜４２ｄ）に、ビット線（導電層４３）に対して負の電圧を印加した場合に、第２抵抗変化層４４４に電圧がかかり、フィラメントを形成しやすくするためである。なお、第１の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。
【００５５】
つぎに、このような構造の不揮発性記憶装置におけるフォーミング動作、セット動作、リセット動作、リード動作について簡単に説明する。図８は、第２の実施形態による不揮発性記憶装置の動作の概要を説明する図である。
【００５６】
作製直後の不揮発性記憶装置のメモリセルＭＣを構成する抵抗変化素子構成層４４は、絶縁体の状態、すなわち高抵抗状態にある。そこで、抵抗変化素子構成層４４にフィラメントを形成するフォーミング動作が行われる。図８（ａ）に示されるように、フォーミング動作では、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して負のフォーミング電圧Ｖformingを印加する。なお、非選択ワード線ＷＬには、たとえばＶforming／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＰチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。その結果、抵抗変化素子構成層４４には、フィラメントが形成され、第２抵抗変化層４４４付近には、主に抵抗変化が行われるスイッチ領域が形成される。これによって、抵抗変化素子構成層４４は低抵抗状態になる。この後、メモリセルＭＣを、低抵抗状態から高抵抗状態に変化させるリセット動作、あるいは高抵抗状態から低抵抗状態に変化させるセット動作が行われることになる。
【００５７】
図８（ｂ）に示されるように、ある選択メモリセルＭＣを高抵抗状態から低抵抗状態に変化させるセット動作を実行する場合においては、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して負のセット電圧Ｖsetを印加する。なお、非選択ワード線ＷＬには、たとえばＶset／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＰチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルＭＣのスイッチ領域からビット線ＢＬ側に向かって酸素イオンＯ2-が押しやられ、フィラメントのスイッチ領域中で還元反応が発生する。その結果、スイッチ領域の抵抗が減少し、低抵抗状態へと移行すると考えられる。
【００５８】
図８（ｃ）は、メモリセルの電圧−電流特性とセット時における選択トランジスタの負荷曲線を示す図である。この図に示されるように、選択トランジスタの負荷曲線は、第３象限でＬ５となる。第３象限の負荷曲線Ｌ５は、印加する電圧に対して流れる電流量が大きく変化する領域Ｌ５１と、印加する電圧に対して流れる電流量があまり変化しない領域（飽和領域）Ｌ５２と、を有する。選択トランジスタの負荷曲線Ｌ５は、選択トランジスタをオン状態にしたときのものである。
【００５９】
メモリセルＭＣに対してセット処理を行う場合に、ワード線ＷＬに負の電圧を印加すると、セット電圧Ｖsetで高抵抗状態から低抵抗状態への変化が起こる。このとき、メモリセルＭＣの電圧−電流特性を示す曲線Ｌ６は、選択トランジスタの負荷曲線Ｌ５の領域Ｌ５２と交わり、セット処理時に流れる電流量は、選択トランジスタによって制限されることになる。さらに、メモリセルＭＣの電圧−電流特性を示す曲線は、選択トランジスタの負荷曲線Ｌ５の領域Ｌ５２（飽和領域）で交わるため、低電流でばらつきの少ない動作を実現することができる。これは、フォーミング処理でも同様である。
【００６０】
図８（ｄ）に示されるように、ある選択メモリセルＭＣを低抵抗状態から高抵抗状態に変化させるリセット動作を実行する場合においては、選択メモリセルＭＣが接続されるビット線ＢＬをたとえば接地電位ＧＮＤとし、選択メモリセルＭＣが接続されるワード線ＷＬに、ビット線ＢＬに対して正のリセット電圧Ｖresetを印加する。なお、その他の非選択ワード線ＷＬには、例えば、リセット電圧Ｖresetの半分の電圧Ｖreset／２を印加する。また、選択メモリセルＭＣが接続されるローカルビット線ＬＢＬのＰチャネル型の選択トランジスタにオン電圧を印加し、選択トランジスタを導通状態とする。これによって、選択メモリセルＭＣのスイッチ領域に酸素イオンＯ2-が引き寄せられ、フィラメントのスイッチ領域中で酸化反応が発生する。その結果、スイッチ領域の抵抗が増大し、高抵抗状態へと移行すると考えられる。
【００６１】
また、メモリセルＭＣの状態を読み出すリード動作においては、そのメモリセルＭＣが接続されるローカルビット線ＬＢＬに対応する選択グローバルビット線ＧＢＬにリード電圧Ｖreadを印加し、その他の非選択グローバルビット線ＧＢＬには、たとえば０Ｖを印加する。また、選択メモリセルＭＣが接続される選択ワード線ＷＬにはたとえば０Ｖを印加する一方、その他の非選択ワード線ＷＬには、例えば、リード電圧Ｖreadの半分の電圧Ｖread／２を印加する。そして、当該ローカルビット線ＬＢＬが接続される選択トランジスタＳＴｒを選択的に導通させ、その他の選択トランジスタは非導通状態に維持する。これにより、選択メモリセルＭＣにのみリード電圧Ｖreadが印加され、リード動作が行われる。
【００６２】
第２の実施形態では、基板に対して垂直に配置され、基板側の端部に選択トランジスタを有するビット線の側面に抵抗変化素子構成層４４を介して複数のワード線が高さ方向に配置されたｎＲ−１Ｔｒ型のストリングが、基板上にマトリックス状に配置された３次元構造の不揮発性記憶装置において、選択トランジスタをＰチャネル型の電界効果型トランジスタで構成した。抵抗変化素子構成層４４は、抵抗率が小さい第１抵抗変化層４４３と、抵抗率が大きい、抵抗変化に寄与するスイッチ領域が形成される絶縁膜からなる第２抵抗変化層４４４と、が積層されたバイレイヤ構造を有する。このように、絶縁膜（第２抵抗変化層４４４）を挿入することにより、隣接するワード線ＷＬにまでフィラメントが形成される可能性を低下させることができ、ワード線ＷＬごとに確実にフィラメントを形成することができるという効果を有する。
【００６３】
また、第１抵抗変化層４４３はビット線側に配置され、第２抵抗変化層４４４はワード線側に配置されるようにした。これによって、安定した低電流動作が可能なバイレイヤ構造の極性依存性と、セット処理時に選択トランジスタの飽和領域で電流制限できる方向性と、を合わせることが可能になる。その結果、フォーミング処理時またはセット処理時に安定して電流制限を行うことができ、かつ安定に動作するバイレイヤ構造を有する３次元のｎＲ−１Ｔｒ構造を提供することができる。さらに、セット処理時に、低電流でばらつきの少ない駆動動作を実現することができる。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１１  メモリセルアレイ、１２  行デコーダ、１３  列デコーダ、１４  上位ブロック、１５  電源、１６  制御回路、２０  基板、３０  選択トランジスタ層、３１，３３，４２ａ〜４２ｄ，４３  導電層、３２，３４，４１ａ〜４１ｄ，５１  層間絶縁膜、３５  半導体層、３５ａ，３５ｃ  Ｎ＋型半導体層、３５ｂ  Ｐ−型半導体層、３５ｄ，３５ｆ  Ｐ＋型半導体層、３５ｅ  Ｎ−型半導体層、３６  ゲート絶縁層、４０  メモリ層、４４  抵抗変化素子構成層、４４１〜４４４  抵抗変化層、ＢＬ  ビット線、ＧＢＬ  グローバルビット線、ＬＢＬ  ローカルビット線、ＭＣ  メモリセル、ＳＧ  選択ゲート線、ＳＴｒ  選択トランジスタ、ＶＲ  抵抗変化素子、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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