(57)【要約】【課題】  両チャンネルのＰＷＭ出力が同期しないようにする。【解決手段】  判定部１８は、出力部１５ａ，１５ｂの矩形信号Ｓｐを入力し、出力信号を位相変換器１４に出力する。判定部１８は、出力部１５ａ，１５ｂからの矩形信号Ｓｐの立ち上がりまたは立ち下がりエッジが同期しているか判定しており、同期していれば、位相変換器１４に判定信号を出力する。位相変換器１４は判定信号が入力されたら三角波発振信号の位相をずらす働きをする。位相変換器１４は一方のコンパレータ１３ｂの側にだけ介在されているため、判定部１８で矩形信号Ｓｐの立ち上がりまたは立ち下がりエッジが同期したら三角波発振信号の位相がずれ、同期は解消する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
三角波発振器と、
この三角波発振器からの共通の三角波発振信号に基づいて２チャンネルの音声信号をＰＷＭ変換してＦＥＴで増幅するＰＷＭ変換部と、
このＰＷＭ変換部の出力に介在されたローパスフィルタとを備えたデジタルアンプであって、
各チャンネルにおける前記ＰＷＭ変換部の出力の立ち上がりまたは立ち下がりエッジが同期しているか判定する判定部と、
この判定結果に基づいて前記三角波発振器にフィードバックして同期を解消させるフィードバック回路を備えることを特徴とするデジタルアンプ。
【請求項２】
前記判定部は、各チャンネル毎に前記ＰＷＭ変換部の出力をサンプリングするサンプリング回路と、各サンプリング回路ごとに前記ＰＷＭ変換部の出力を順次記憶するバッファ回路と、バッファ回路の出力に基づいて前記ＰＷＭ変換部の両チャンネルの出力がハイからローへまたはローからハイへと同時に変化したタイミングを検出する論理回路とを備えることを特徴とする請求項１に記載のデジタルアンプ。
【請求項３】
前記判定部は、各チャンネル毎に前記ＰＷＭ変換部の出力を微分する微分回路と、各微分回路の論理積を演算する論理積回路とを備えることを特徴とする請求項２に記載のデジタルアンプ。
【請求項４】
前記フィードバック回路は、一方のチャンネルにおける前記三角波発振信号の位相を変化させる位相変換器を備えることを特徴とする請求項１〜請求項３のいずれかに記載のデジタルアンプ。
【請求項５】
前記フィードバック回路は、前記三角波発振信号の周波数をずらす発振周波数変換器を備えることを特徴とする請求項１〜請求項３のいずれかに記載のデジタルアンプ。
【請求項６】
前記ＰＷＭ変換部は、前記音声信号を遅延させて入力する遅延回路を備え、
前記判定部は、前記三角波発振器からの三角波発振信号に基づいて前記２チャンネルの音声信号を事前にＰＷＭ変換して出力する事前ＰＷＭ変換部と、
前記２チャンネルにおける事前ＰＷＭ変換部の出力の立ち上がりまたは立ち下がりエッジが同期しているか判定する事前判定部とを備え、
前記フィードバック回路は、この事前判定部での判定結果に基づいて前記三角波発振器にフィードバックして同期を解消させることを特徴とする請求項１〜請求項３のいずれかに記載のデジタルアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通の三角波発振信号に基づいて２チャンネルの音声信号をＰＷＭ変換するデジタルアンプに関する。
【背景技術】
【０００２】
デジタルアンプとして、共通の三角波発振信号に基づいて左右２チャンネルの音声信号をＰＷＭ変換するものが知られている。共通の三角波発振信号に基づいているため、２チャンネルのＰＷＭ信号のエッジが同期するとノイズが発生する可能性がある。
複数チャンネルのデジタルアンプでノイズに関連する技術として特許文献１〜４が知られている。
【０００３】
特許文献１は、クロック信号の周波数を変換する電力増幅回路に関し、請求項６と、図４には、第２のクロック信号が、第１のクロック信号に周波数変換処理を施して得られるとの開示がある。
特許文献２は、クロック信号の周波数を動的に変化させるデジタルアンプ及びテレビジョン受信装置に関し、請求項４には、クロック信号の周波数を制御信号により動的に変化させるとの開示がある。
【０００４】
特許文献３は、スイッチング周波数を計測するマルチチャンネルアンプに関し、請求項１と請求項２、図２には、スイッチング周波数を計測し、スイッチング周波数を一致させるとの開示がある。
特許文献４は、スイッチングエッジをシフトさせるスタガ出力を伴う多重チャネルパルス幅変調音響を提供するシステムおよび装置に関し、請求項１と、請求項３には、音響増幅チャネルの少なくとも一つに対応する音響信号のスイッチングエッジを時間的にシフトさせるとの開示がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2005-142983号公報
【特許文献２】特開2007-251928号公報
【特許文献３】特開2013-207534号公報
【特許文献４】特表2006-528475号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、両チャンネルの周波数が一致しないようにしているが、結果的に両チャンネルのＰＷＭ出力が同期することもあり得るので、完全ではない。
特許文献２は、スイッチング周波数を最適化する構成であり、２つのスイッチング素子が同期して生じるノイズを低減することはできない。
特許文献３は、ビートノイズを低減するため、スイッチング周波数を一致させるものであり、２つのスイッチング素子が同期して生じるノイズを低減することはできない。
特許文献４は、予め位相が一致しないようにしていても、結果的に両チャンネルのＰＷＭ出力が同期することもあり得るので、完全ではない。
【０００７】
本発明は、両チャンネルのＰＷＭ出力が同期しないようにするデジタルアンプを提供する。
【課題を解決するための手段】
【０００８】
本発明は、三角波発振器と、この三角波発振器からの共通の三角波発振信号に基づいて２チャンネルの音声信号をＰＷＭ変換してＦＥＴで増幅するＰＷＭ変換部と、このＰＷＭ変換部の出力に介在されたローパスフィルタとを備えたデジタルアンプであって、各チャンネルにおける前記ＰＷＭ変換部の出力の立ち上がりまたは立ち下がりエッジが同期しているか判定する判定部と、この判定結果に基づいて前記三角波発振器にフィードバックして同期を解消させるフィードバック回路を備えた構成としてある。
【０００９】
前記構成において、ＰＷＭ変換部が三角波発振器からの共通の三角波発振信号に基づいて２チャンネルの音声信号をＰＷＭ変換してＦＥＴで増幅すると、このＰＷＭ変換部の出力に介在されたローパスフィルタによって高周波成分が打ち消され、増幅された音声信号が出力される。
ここで、判定部は、各チャンネルにおける前記ＰＷＭ変換部の出力の立ち上がりまたは立ち下がりエッジが同期しているか判定しており、この判定結果に基づいてフィードバック回路は前記三角波発振器にフィードバックし、両チャンネルの立ち上がりまたは立ち下がりの同期を解消させる。
【発明の効果】
【００１０】
本発明によれば、実際の出力に基づいてフィードバックさせているので、確実にノイズを低減することが可能なデジタルアンプを提供できる。
【図面の簡単な説明】
【００１１】
【図１】ＰＷＭ変換の動作説明図である。
【図２】ＰＷＭ変換の動作説明の波形図である。
【図３】本発明における第一実施例のデジタルアンプの概略ブロック図である。
【図４】デジタルアンプの詳細なブロック図である。
【図５】デジタルアンプの判定部の概略ブロック図である。
【図６】第二実施例におけるデジタルアンプの判定部の概略ブロック図である。
【図７】第三実施例のデジタルアンプの概略ブロック図である。
【図８】デジタルアンプの詳細なブロック図である。
【図９】第四実施例のデジタルアンプの概略ブロック図である。
【図１０】第五実施例のデジタルアンプの概略ブロック図である。
【発明を実施するための形態】
【００１２】
（第一実施例）
以下、図面にもとづいて本発明の実施形態を説明する。
まず、ＰＷＭ変換を図１の動作説明図と、図２の波形図により説明する。
ＰＷＭ変換では、三角波発振信号と音声信号とをコンパレータとなるオペアンプ１に入力する。オペアンプ１の出力は後段のＦＥＴを駆動するためにゲート駆動アンプ２にて増幅する。そして、ゲート駆動アンプの出力で出力段の極性の異なる一対のＦＥＴユニット３を駆動する。ＦＥＴユニット３で増幅されたＰＷＭ信号は出力用のローパスフィルタ４を介して増幅された音声信号として出力される。この結果、図２に示すように、音声信号Ｓｏの波形に対応するパルス幅の概略矩形信号Ｓｐが得られ、デジタルアンプとして動作する。
【００１３】
図３は、本発明における第一実施例のデジタルアンプを概略ブロック図により示しており、図４は、詳細なブロック図である。なお、図３と図４では、互いに対応するブロックに同じ符号を付して表示している。
本実施例では、左右の２チャンネルの音声信号が入力部１１ａ，１１ｂに入力されている。入力部１１ａ，１１ｂはフィルタなどで構成されている。三角波発振器１２は、三角波発振信号を発生し、共通の三角波発振信号としてコンパレータ１３ａ，１３ｂに出力している。ただし、右チャンネルのコンパレータ１３ｂとの間には位相変換器１４が介在されている。コンパレータ１３ａ，１３ｂの出力はＦＥＴユニットに相当する出力部１５ａ，１５ｂに入力され、同出力部１５ａ，１５ｂの矩形信号Ｓｐはローパスフィルタ１６ａ，１６ｂを介してスピーカ１７ａ，１７ｂを駆動している。なお、コンパレータ１３ａ，１３ｂと出力部１５ａ，１５ｂとによってＰＷＭ変換部を構成している。
【００１４】
ここで、判定部１８は、出力部１５ａ，１５ｂの矩形信号Ｓｐを入力し、出力信号を位相変換器１４に出力している。判定部１８は、出力部１５ａ，１５ｂが出力するそれぞれの矩形信号Ｓｐの立ち上がりまたは立ち下がりエッジが同期しているか判定しており、同期していれば、すなわち同じタイミングであるときに、位相変換器１４に判定信号を出力する。位相変換器１４は判定信号が入力されたら三角波発振信号の位相をずらす働きをするものであり、９０度だけ三角波発振信号の位相をずらす。判定信号が入っている一定期間だけ位相をずらしても良いし、判定信号が入ってくるたびに位相をずらした状態と、ずらさない状態との間で反転するようにしても良い。
【００１５】
位相変換器１４は一方のコンパレータ１３ｂの側にだけ介在されているため、判定部１８で矩形信号Ｓｐの立ち上がりまたは立ち下がりエッジが同期したら三角波発振信号の位相がずれ、同期は解消する。従って、位相変換器１４と判定部１８とでフィードバック回路を構成している。
【００１６】
図５は、デジタルアンプの判定部を概略ブロック図により示している。
同図において、サンプリング回路１９ａ，１９ｂは、各チャンネル毎に出力部１５ａ，１５ｂの出力をサンプリングする。バッファ回路２０ａ，２０ｂは、各サンプリング回路１９ａ，１９ｂごとにサンプリング結果を順次記憶する。バッファ回路２０ａ，２０ｂは先入れ先出しで順次内容が入れ替えられ、少なくとも二つのバッファメモリーを有している。
【００１７】
バッファ回路２０ａ，２０ｂの後段には四つのＡＮＤ回路２１ａ，２１ｂ，２１ｃ，２１ｄが備えられており、ＡＮＤ回路２１ａ，２１ｂはバッファ回路２０ａの二つのバッファメモリーの出力を入力とし、ＡＮＤ回路２１ｃ，２１ｄはバッファ回路２０ｂの二つのバッファメモリーの出力を入力としている。また、ＡＮＤ回路２１ａ，２１ｂ，２１ｃ，２１ｄは一方の入力をＮＯＴとして変換しているので、一方がハイで他方がローとなるときに論理積としてハイとなる。
【００１８】
従って、ＡＮＤ回路２１ａ，２１ｃについては、バッファ回路２０ａ，２０ｂの二つのバッファメモリーがハイとローの組み合わせのときにハイ出力となり、ＡＮＤ回路２１ｂ，２１ｄについては、バッファ回路２０ａ，２０ｂの二つのバッファメモリーがローとハイの組み合わせのときにハイ出力となる。言い換えると、出力部１５ａ，１５ｂのサンプリング出力が、共にハイからローへ、または共にローからハイへと変化したタイミングを検出している。すなわち、出力部１５ａ，１５ｂの立ち上がりエッジまたは立ち下がりエッジを検出している。
【００１９】
さらに、ＡＮＤ回路２２ａ，２２ｂが両者の論理積を演算するので、出力部１５ａ，１５ｂの立ち上がりエッジまたは立ち下がりエッジが同期しているタイミングを検出することになる。そして、ＯＲ回路２３はＡＮＤ回路２２ａ，２２ｂで一方でもハイとなれば出力がハイとなる。
このような論理演算を実施する論理回路２４により、両チャンネルで同じタイミングで両バッファ回路で同じ変化を検知したか否かを判定することが可能となる。
本実施例では、このような判定部１８での判定結果に基づいて位相変換器１４での位相シフトを制御する。すなわち、出力部１５ａ，１５ｂの出力を監視してフィードバック制御するので、確実にエッジが同期してノイズが発生するのを防止することが可能となる。
【００２０】
（第二実施例）
図６は、第二実施例におけるデジタルアンプの判定部を概略ブロック図により示している。
同図は、オペアンプで実現した左右の２チャンネルでの微分回路２５ａ，２５ｂと、微分回路２５ａ，２５ｂの論理積を演算する論理積回路２６を図示している。この判定部２７は立ち上がりの同期だけを検出するものであり、極性を反転させて立ち下がりの同期だけを検出する判定部をさらに備えることになる。
（第三実施例）
図７は、第三実施例のデジタルアンプを概略ブロック図により示し、図８は、デジタルアンプを詳細なブロック図により示している。
【００２１】
第三実施例が、第一実施例と異なるのは、位相変換器１４での位相変換が９０度に固定されていたのに対し、第三実施例では、位相変換器２８で変換する位相が９０度に固定されていない点である。同様の判定部１８の判定結果に基づいてＲＣ回路２９を構成する可変容量キャパシタ２９ａの容量を変化させると、その変化量に対応した位相だけ位相変換器２８が三角波発振信号の位相をずらす。これにより、コンパレータ１３ｂに入力される三角波発振信号の位相がコンパレータ１３ａに入力される三角波発振信号の位相とずれることになり、出力部１５ａ，１５ｂの出力に生じていたエッジの同期が解消される。なお、可変容量キャパシタ２９ａは、容量を二者択一で選択可能であり、判定部１８の出力がハイとなったときに切換が行われる。このほかにもアナログ的に容量を変更できるようにしてあっても構わない。
【００２２】
（第四実施例）
図９は、第四実施例のデジタルアンプを概略ブロック図により示している。
これまでの実施例では、同期の解消のために位相をずらしていた。しかし、本実施例では、三角波発振信号の周波数をずらす発振周波数変換器を備えている。
【００２３】
三角波発振器であるＰＷＭ発振器３０の発振周波数は、可変容量のＲＣ回路３１で時定数を変化させることができるようになっている。そして、同様の判定部１８の判定結果に基づいてＲＣ回路３１を構成する可変容量キャパシタ３１ａの容量を変化させると、その変化量に対応して時定数が変化するため、ＰＷＭ発振器３０の発振周波数も変化する。
周波数が変化すれば、三角波発振信号の傾きも変わってくるので、音声信号が同じレベルであったとしてもコンパレータ１３ａでの出力の反転タイミングが変化するので、結果的に位相が変化する。この結果、出力部１５ａ，１５ｂの出力に生じていたエッジの同期が解消される。なお、可変容量キャパシタ３１ａについても、容量を二者択一で選択可能であり、判定部１８の出力がハイとなったときに切換が行われる。このほかにもアナログ的に容量を変更できるようにしてあっても構わない。
【００２４】
（第五実施例）
図１０は、第五実施例のデジタルアンプを概略ブロック図により示している。
本実施例は、ＤＳＰ（デジタルサウンドプロセッサ）を使用してフルデジタルで実現する。ただし、概略構成としては、アナログ回路で実現される第一実施例の図３に相当する符号をそのままデジタル回路で実現される第五実施例でも使用している。
例えば、入力部１１ａ，１１ｂ、コンパレータ１３ａ，１３ｂ、位相変換器１４、出力部１５ａ，１５ｂ、ローパスフィルタ１６ａ，１６ｂ、スピーカ１７ａ，１７ｂはデジタル回路で実現されているものの符号は同じものを採用している。
【００２５】
第一実施例と異なり、入力部１１ａ，１１ｂとコンパレータ１３ａ，１３ｂとの間には遅延回路としてのバッファ回路３２ａ，３２ｂが介在されており、予め決められた数クロック分の遅延を実現している。この結果、ＰＷＭ変換部は、音声信号を遅延させて入力する遅延回路を備えていると言える。
また、三角波発振器１２とコンパレータ１３ａ，１３ｂとに対応して同じ機能を実現する三角波発振器３４とコンパレータ３３ａ，３３ｂとを備えている。ここで、コンパレータ１３ａ，１３ｂに三角波発振信号を供給するのは三角波発振器３６である。三角波発振器３６と三角波発振器３４は、デジタル回路で実現されているので、基本的に同じ波形を出力するが、三角波発振器３６はバッファ回路３２ａ，３２ｂと同じタイミングだけ遅延して発振するように実現されている。
【００２６】
言い換えると、三角波発振器３６の発振信号でＰＷＭ変換するコンパレータ１３ａ，１３ｂの出力と、三角波発振器３４の発振信号でＰＷＭ変換するコンパレータ３３ａ，３３ｂの出力は、原則的にはバッファ回路３２ａ，３２ｂでの遅延分だけずれている。従って、三角波発振器３６とコンパレータ３３ａ，３３ｂは、本来の２チャンネルの音声信号を事前にＰＷＭ変換して出力する事前ＰＷＭ変換部を実現することになる。なお、コンパレータ３３ａ，３３ｂのＰＷＭ変換出力は、判定部３５での判定対象としてだけ利用しており、音声信号の出力としては使用しない。
【００２７】
判定部３５の機能は判定部１８と同様であるが、判定する対象が事前ＰＷＭ変換部を実現するコンパレータ３３ａ，３３ｂの出力である。従って、判定部３５は、２チャンネルにおける事前ＰＷＭ変換部の出力の立ち上がりまたは立ち下がりエッジが同期しているか判定しており、事前判定部を実現している。そして、判定部３５での判定信号は、三角波発振器３６がコンパレータ１３ｂに出力する三角波発振信号の位相変換器１４における位相を変化させている。すなわち、この事前判定部の判定結果に基づいて三角波発振器３６にフィードバックすることで、遅延して発生するはずのエッジの同期が未然に解消される。
【００２８】
なお、本発明は前記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・前記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・前記実施例の中で開示されていないが、公知技術であって前記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・前記実施例の中で開示されていないが、公知技術等に基づいて当業者が前記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【符号の説明】
【００２９】
１…オペアンプ、２…ゲート駆動アンプ、３…ＦＥＴユニット、４…ローパスフィルタ、１１ａ，１１ｂ…入力部、１２…三角波発振器、１３ａ，１３ｂ…コンパレータ、１４…位相変換器、１５ａ，１５ｂ…出力部、１６ａ，１６ｂ…ローパスフィルタ、１７ａ，１７ｂ…スピーカ、１８…判定部、１９ａ，１９ｂ…サンプリング回路、２０ａ，２０ｂ…バッファ回路、２１ａ，２１ｂ，２１ｃ，２１ｄ…ＡＮＤ回路、２２ａ，２２ｂ…ＡＮＤ回路、２３…ＯＲ回路、２４…論理回路、２５ａ，２５ｂ…微分回路、２６…論理積回路、２７…判定部、２８…位相変換器、２９…ＲＣ回路、２９ａ…可変容量キャパシタ、３０…ＰＷＭ発振器、３１…ＲＣ回路、３１ａ…可変容量キャパシタ、３２ａ，３２ｂ…バッファ回路、３３ａ，３３ｂ…コンパレータ、３４…三角波発振器、３５…判定部、３６…三角波発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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