(57)【要約】【課題】従来技術に比較して低い遮断周波数を有するハイパスフィルタ回路であって、回路面積を増大することなく外付部品なしに構成できるハイパスフィルタ回路を提供する。【解決手段】入力信号を入力するキャパシタと、上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路である。ハイパスフィルタ回路において、上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＰＮ接合ダイオードを備えて構成され、上記２個のＰＮ接合ダイオードのアノードとカソードの電位差が略０となるように構成される。【選択図】図１
2015149677.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＰＮ接合ダイオードを備えて構成され、
上記２個のＰＮ接合ダイオードのアノードとカソードの電位差が略０となるように構成されることを特徴とするハイパスフィルタ回路。
【請求項２】
上記２個のＰＮ接合ダイオードは第一及び第二のＰＮ接合ダイオードを含み、
上記第一のＰＮ接合ダイオードのカソード及び上記第二のＰＮ接合ダイオードのアノードは上記キャパシタの出力端子に接続され、
上記第一のＰＮ接合ダイオードのアノード及び上記第二のＰＮ接合ダイオードのカソードは上記バイアス電圧に接続されることを特徴とする請求項１記載のハイパスフィルタ回路。
【請求項３】
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＭＯＳトランジスタを備えて構成され、
上記２個のＭＯＳトランジスタをその遮断領域で動作するように構成されることを特徴とするハイパスフィルタ回路。
【請求項４】
上記２個のＭＯＳトランジスタはＮチャネルの第一及び第二のＭＯＳトランジスタを含み、
上記第一のＭＯＳトランジスタのドレイン、並びに上記第二のＭＯＳトランジスタのゲート、ソース及びバックゲートは上記キャパシタの出力端子に接続され、
上記第一のＭＯＳトランジスタのゲート、ソース及びバックゲート、並びに上記第二のＭＯＳトランジスタのドレインは上記バイアス電圧に接続されることを特徴とする請求項３記載のハイパスフィルタ回路。
【請求項５】
上記２個のＭＯＳトランジスタはＰチャネルの第三及び第四のＭＯＳトランジスタを含み、
上記第三のＭＯＳトランジスタのゲート、ソース及びバックゲート、並びに上記第四のＭＯＳトランジスタのドレインは上記キャパシタの出力端子に接続され、
上記第三のＭＯＳトランジスタのドレイン、並びに上記第四のＭＯＳトランジスタのゲート、ソース及びバックゲートは上記バイアス電圧に接続されることを特徴とする請求項３記載のハイパスフィルタ回路。
【請求項６】
請求項４記載のハイパスフィルタ回路である第一のハイパスフィルタ回路と、
上記第一のハイパスフィルタ回路の周波数特性とは異なる周波数特性を有する、請求項５記載のハイパスフィルタ回路である第二のハイパスフィルタ回路とを備え、
上記信号出力回路は、上記第一のハイパスフィルタ回路から出力される信号と、上記第二のハイパスフィルタ回路から出力される信号との差分信号を生成して出力することを特徴とするバンドパスフィルタ回路。
【請求項７】
上記第一及び第二のハイパスフィルタ回路の四個のＭＯＳトランジスタのうち少なくとも１つのＭＯＳトランジスタのゲート電圧を変化させて、上記第一のハイパスフィルタ回路の周波数特性と、上記第二のハイパスフィルタ回路の周波数特性とを互いに異なるように構成することを特徴とする請求項６記載のバンドパスフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成される半導体集積回路によって構成されるハイパスフィルタ回路及びバンドパスフィルタ回路に関する。
【背景技術】
【０００２】
近年、家電製品に省エネ機能やより便利な機能を付加するために、半導体集積回路に組み込んだ赤外線センサやイメージセンサや温度センサ等の各種センサ開発が盛んに行われている。ある種のセンサから出力される信号は低速、微小であるため、後段の増幅回路によって信号振幅を大きくする必要がある。しかし、信号の直流成分を含んで増幅してしまうと、直流成分も増幅され交流信号成分を十分に増幅できなくなるので、一般的にセンサ出力信号は、一旦、ハイパスフィルタ回路を通してから増幅する必要があることが、既に知られている。
【０００３】
例えば、特許文献１には、半導体集積回路に内蔵されるフィルタ回路において、時定数が大きいＲＣ回路を得る、特に大きな抵抗体を得ることが目的で、ＭＯＳトランジスタを微小電流領域（弱反転領域）を利用して等価的な非線形抵抗を作る方法が開示されている。具体的には、ゲートとドレインを短絡して、互いに異なる電流方向を有する一対のトランジスタの構成について開示されている。
【０００４】
センサから出力される信号は低速、微小であるため、ハイパスフィルタ回路は、遮断周波数が１Ｈｚ以下の特性を要求されるが、半導体集積回路においては面積的な制約のため、抵抗、容量ともある程度以上の値のものを半導体集積回路上に実現することは難しく、遮断周波数が１Ｈｚ以下程度のフィルタを構成するには、外付部品を使用する必要があり、実装基板の増大、部品点数の増加によるコストがかかってしまう。
【０００５】
特に、特許文献１では、バルク基板上に半導体集積回路を形成しており、バルク構造では、寄生ダイオードが生じ、抵抗値を上げることができず、カットオフ周波数は１Ｈｚ程度にしか下げることができないという問題点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、低い遮断周波数を有するハイパスフィルタ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るハイパスフィルタ回路は、
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＰＮ接合ダイオードを備えて構成され、
上記２個のＰＮ接合ダイオードのアノードとカソードの電位差が略０となるように構成されることを特徴とする。
【発明の効果】
【０００８】
従って、本発明によれば、低い遮断周波数を有するハイパスフィルタ回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係るハイパスフィルタ回路の構成を示す回路図である。
【図２】本発明の実施形態２に係るハイパスフィルタ回路の構成を示す回路図である。
【図３】本発明の実施形態３に係るハイパスフィルタ回路の構成を示す回路図である。
【図４】比較例に係る、ＭＯＳトランジスタＭ１，Ｍ２を抵抗器として用いた電圧比較回路の構成を示す回路図である。
【図５】図４のＭＯＳトランジスタＭ１とその周辺回路の等価回路を示す回路図である。
【図６Ａ】比較例で用いるバルク半導体ウエハ上に形成されるＮチャネルＭＯＳトランジスタの構成を示す縦断面図である。
【図６Ｂ】実施形態で用いるＳＯＩ半導体ウエハ上に形成されるＮチャネルＭＯＳトランジスタの構成を示す縦断面図である。
【図７】本発明の実施形態４に係るバンドパスフィルタ回路の構成を示す回路図である。
【図８】図７のバンドパスフィルタ回路の周波数特性を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
本発明に係る各実施形態は、極めて低い遮断周波数を有するハイパスフィルタ回路及びハイパスフィルタ回路を用いたバンドパスフィルタ回路を以下の特徴を用いて構成したことを特徴とする。ここで、ＰＮ接合をＳＯＩ基板上に形成した場合、拡散層と基板は絶縁層で電気的に絶縁されているので、従来のようにバルク基板上に構成した場合に比べて、アノード電極、カソード電極と基板との接合面積が小さく、基板電流が少なくなる。これを利用して、比較例に比べてより高い抵抗値を有する非線形抵抗を作ることができる。キャパシタＣと抵抗ＲとでＬ型回路を形成してなるハイパスフィルタの遮断周波数ｆは次式で表される。
【００１２】
【数１】
2015149677.tif 000003
【００１３】
従って、上記式から明らかなように、抵抗Ｒの抵抗値をより高い抵抗値とすることにより、遮断周波数ｆをより小さい周波数に設定することができる。以下、本発明の各実施形態について、図面を参照して詳細説明する。
【００１４】
実施形態１．
図１は本発明の実施形態１に係るハイパスフィルタ回路の構成を示す回路図である。図１のハイパスフィルタ回路はＳＯＩ半導体基板上に形成された半導体集積回路であって、キャパシタ１と、第一及び第二のＰＮ接合ダイオード３，４を含む抵抗体２と、演算増幅器５ａを含む信号出力回路５とを備えて構成される。
【００１５】
図１において、入力信号は信号入力端子ＩＮから入力され、キャパシタ１によってその直流成分がカットされた後、信号出力回路５に到達する。信号出力回路５は、演算増幅器５ａの出力端子と反転入力端子とが接続されてボルテージフォロワ回路を構成し、非反転入力端子に入力される信号を、例えば増幅率１で緩衝増幅して信号出力端子ＯＵＴに出力する。ここで、増幅率は１に限定されず、０以外の値であってもよい。
【００１６】
第一及び第二のＰＮ接合ダイオード３，４はＳＯＩ半導体基板上に形成され、互いに逆方向で並列接続される。ここで、第一のＰＮ接合ダイオード３のカソードと第二のＰＮ接合ダイオード４のアノードはともにキャパシタ１と信号出力回路５の入力端子との接続点Ｎに接続される。また、第一のＰＮ接合ダイオード３のアノードと第二のＰＮ接合ダイオード４のカソードはともに低インピーダンス点ＮＬに接続される。
【００１７】
第一及び第二のＰＮ接合ダイオード３，４は、信号出力回路５の入力端子の直流バイアス点を定電圧源により所定のバイアス電位Ｖｓに設定する。ここで、第一のＰＮ接合ダイオード３は、低インピーダンス点ＮＬから接続点Ｎへ電流を流し、第二のＰＮ接合ダイオード４は、接続点Ｎから低インピーダンス点ＮＬへ電流を流す働きがある。これらのＰＮ接合ダイオード３，４の電圧Ｖ−電流Ｉの特性は、式（１）で表される。
【００１８】
Ｉ＝Ｉ０（ｅｘｐ（ｑＶ／ｎｋＴ）−１）      （１）
【００１９】
式（１）において、Ｉ０は比例定数で、半導体層の拡散やダイオード面積によって決まる数値、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００２０】
この結果、入力信号振幅が非常に小さい場合でも、第一及び第二のダイオード３，４のアノードとカソードの電位差は略０の微小電位差（例えば、＋１０ｍＶから−１０ｍＶまでの電位差）であり、第一及び第二のＰＮ接合ダイオード３，４には微小な電流が流れることになる。このことにより、図１における第一及び第二のＰＮ接合ダイオード３，４の接続は抵抗体２を構成し、キャパシタ１と抵抗体２とを組み合わせた図１の回路構成でハイパスフィルタ回路を実現することができる。
【００２１】
なお、バルク構造を有する半導体基板に形成され、互いに逆方向に接続された２つのＰＮ接合ダイオードにおけるアノード−カソード間の電位差は０．６Ｖ程度である。本発明者らが試作した実施形態１に係るハイパスフィルタ回路によれば、カットオフ周波数が１０ｍＨｚである非常に小さいカットオフ周波数を有するハイパスフィルタ回路を実現できた。
【００２２】
以上のように構成された実施形態１によれば、ＳＯＩ半導体基板上に形成された第一及び第二のＰＮ接合ダイオード３，４により抵抗体２を構成し、第一及び第二のＰＮ接合ダイオード３，４のアノードとカソードとの間の電位差を略０になる構成を用いる。当該抵抗体２とキャパシタ１とでハイパスフィルタを構成することで、例えば１０ｍＨｚである非常に小さいカットオフ周波数を有するハイパスフィルタ回路を構成できる。
【００２３】
実施形態２．
図２は本発明の実施形態２に係るハイパスフィルタ回路の構成を示す回路図である。実施形態２に係るハイパスフィルタ回路は、図１の実施形態１に係るハイパスフィルタ回路に比較して、以下の点が異なる。
（１）抵抗体２に代えて、互いに逆方向で並列接続された第一及び第二のＭＯＳトランジスタ６，７からなる抵抗体２Ａを備えたこと。すなわち、図１の第一及び第二のＰＮ接合ダイオード３，４をそれぞれ第一及び第二のＭＯＳトランジスタ６，７で構成したもので、第一及び第二のＭＯＳトランジスタ６，７はエンハンスメント型ＮチャネルＭＯＳトランジスタである。
以下、相違点について以下に説明する。
【００２４】
図２において、第一のＭＯＳトランジスタ６のゲート、ソース及びバックゲートを低インピーダンス点ＮＬに接続し、そのドレインを接続点Ｎに接続することで、図１の第一のＰＮ接合ダイオード３と等価に扱うことができる。また、第二のＭＯＳトランジスタ７のドレインを低インピーダンス点ＮＬに接続し、そのゲート、ソース及びバックゲートを接続点Ｎに接続することで、図１の第二のＰＮ接合ダイオード４と等価に扱うことができる。なお、低インピーダンス点ＮＬは、実施形態１と同様に定電圧源により所定のバイアス電位Ｖｓに設定される。本実施形態では、各ＭＯＳトランジスタ６，７のゲートとソースとを互いに接続しているので、ゲート−ソース間電圧Ｖｇｓ＝０であり、当該ＭＯＳトランジスタ６，７はその遮断領域（ドレイン電流が略０である）で動作させている。
【００２５】
入力信号振幅が非常に小さい場合でも、第一及び第二のＭＯＳトランジスタ６，７のソース−ドレイン間の電位差は略０の微小電位差（例えば、＋１０ｍＶから−１０ｍＶまでの電位差）であり、第一及び第二のＭＯＳトランジスタ６，７には微小な電流が流れることになる。このことにより、図２における第一及び第二のＭＯＳトランジスタ６，７の接続は抵抗体２Ａを構成し、キャパシタ１と抵抗体２Ａとを組み合わせた図２の回路構成でハイパスフィルタ回路を実現することができる。
【００２６】
以上のように構成された実施形態２によれば、ＳＯＩ半導体基板上に形成された第一及び第二のＭＯＳトランジスタ６，７により抵抗体２Ａを構成し、第一及び第二のＭＯＳトランジスタ６，７のソースとドレインとの間の電位差を略０になる構成を用いる。当該抵抗体２Ａとキャパシタ１とでハイパスフィルタを構成することで、例えば１０ｍＨｚである非常に小さいカットオフ周波数を有するハイパスフィルタ回路を構成できる。
【００２７】
実施形態３．
図３は本発明の実施形態３に係るハイパスフィルタ回路の構成を示す回路図である。実施形態３に係るハイパスフィルタ回路は、図１の実施形態１に係るハイパスフィルタ回路に比較して、以下の点が異なる。
（１）抵抗体２に代えて、第三及び第四のＭＯＳトランジスタ８，９からなる抵抗体２Ｂを備えたこと。すなわち、図１の第一及び第二のＰＮ接合ダイオード３，４をそれぞれ第三及び第四のＭＯＳトランジスタ８，９で構成したもので、第三及び第四のＭＯＳトランジスタ８，９はエンハンスメント型ＰチャネルＭＯＳトランジスタである。
以下、相違点について以下に説明する。
【００２８】
図３において、第三のＭＯＳトランジスタ８のゲート、ソース及びバックゲートを接続点Ｎに接続し、そのドレインを低インピーダンス点ＮＬに接続することで、図１の第一のＰＮ接合ダイオード３と等価に扱うことができる。また、第四のＭＯＳトランジスタ９のドレインを接続点Ｎに接続し、そのゲート、ソース及びバックゲートを低インピーダンス点ＮＬに接続することで、図１の第二のＰＮ接合ダイオード４と等価に扱うことができる。なお、低インピーダンス点ＮＬは、実施形態１と同様に定電圧源により所定のバイアス電位Ｖｓに設定される。本実施形態では、各ＭＯＳトランジスタ８，９のゲートとソースとを互いに接続しているので、ゲート−ソース間電圧Ｖｇｓ＝０であり、当該ＭＯＳトランジスタ８，９はその遮断領域（ドレイン電流が略０である）で動作させている。
【００２９】
入力信号振幅が非常に小さい場合でも、第三及び第四のＭＯＳトランジスタ８，９のソース−ドレイン間の電位差は略０の微小電位差（例えば、＋１０ｍＶから−１０ｍＶまでの電位差）であり、第三及び第四のＭＯＳトランジスタ８，９には微小な電流が流れることになる。このことにより、図３における第三及び第四のＭＯＳトランジスタ８，９の接続は抵抗体２Ｂを構成し、キャパシタ１と抵抗体２Ｂとを組み合わせた図３の回路構成でハイパスフィルタ回路を実現することができる。
【００３０】
以上のように構成された実施形態３によれば、ＳＯＩ半導体基板上に形成された第三及び第四のＭＯＳトランジスタ８，９により抵抗体２Ｂを構成し、第三及び第四のＭＯＳトランジスタ８，９のソースとドレインとの間の電位差を略０になる構成を用いる。当該抵抗体２Ｂとキャパシタ１とでハイパスフィルタを構成することで、例えば１０ｍＨｚである非常に小さいカットオフ周波数を有するハイパスフィルタ回路を構成できる。
【００３１】
比較例．
図４は比較例に係る、ＭＯＳトランジスタを抵抗器として用いた電圧比較回路の構成を示す回路図であり、特許文献１に開示された電圧比較回路の一例を示す。比較例１に係る電圧比較回路は、電圧比較器３３、ＭＯＳトランジスタＭ１，Ｍ２、及びキャパシタ３２とを備えて構成される。信号源３１からの信号電圧Ｖｓｇの入力信号はキャパシタ３２を介して入力され、ＭＯＳトランジスタＭ１，Ｍ２は抵抗器として用いられている。
【００３２】
図４の電圧比較回路におけるＭＯＳトランジスタＭ１，Ｍ２からなる抵抗器の動作について以下説明する。図５は図４のＭＯＳトランジスタＭ１とその周辺回路の等価回路を示す回路図である。すなわち、図４におけるＭＯＳトランジスタＭ１からなる抵抗器の部分を取り出すと、図５のような構成として表すことができる。なお、ＭＯＳトランジスタＭ２は、双方向性を補償するためにＭＯＳトランジスタＭ１と並列に接続されており、その動作はＭＯＳトランジスタＭ１と同様である。
【００３３】
図５において、電流値Ｉ０の電流源４２は、図４のＭＯＳトランジスタＭ１のリーク電流に相当し、電圧Ｖｉｎの入力電圧源４１は、図４における接地に相当し、ハイインピーダンス入力回路４３は図４の電圧比較器３３に対応している。ＭＯＳトランジスタＭ１には、電流及びゲート−ソース間電圧Ｖｇｓが外部から与えられていないので、ＭＯＳトランジスタＭ１はオフ状態で、弱反転（サブスレッショルド）領域で動作している。ここで、弱反転領域での電流値Ｉｓｕｂは次式で表される（例えば、非特許文献１参照）。
【００３４】
Ｉｓｕｂ＝Ｉｓｕｂ０・ｅｘｐ（Ｖｇｓ／（ζ・ＶＴ））      （２）
【００３５】
ここで、Ｉｓｕｂ０はＭＯＳトランジスタの弱反転領域での飽和電流を示す。ＶＴは熱電圧であり、ｋ・Ｔ／ｑで算出でき、ｋはボルツマン定数である。Ｔは絶対温度、ｑは電子の電荷量である。ζは弱反転係数である。
【００３６】
この電流値Ｉｓｕｂをゲート−ソース間電圧Ｖｇｓで微分して逆数をとると、ＭＯＳトランジスタＭ１の抵抗値Ｒｓｕｂになり、その値は次式で表される。
【００３７】
Ｒｓｕｂ＝ζ・ＶＴ／Ｉｓｕｂ      （３）
【００３８】
図５の構成ではＩｓｕｂがリーク電流であり、半導体集積回路では数ｐＡのオーダーとなる。仮に、リーク電流Ｉｓｕｂ＝１０ｐＡとして、弱反転係数ζは１．１程度、熱電圧ＶＴは室温で２６ｍＶであるので、抵抗値Ｒｓｕｂ＝２．８６ＧΩという高い値が得られる（例えば、特許文献２参照）。
【００３９】
ところが、比較例に係るＭＯＳトランジスタは、バルク構造のウエハに構成されているので、上記リーク電流のみならず、半導体基板に対しても、ＰＮ接合による接合リーク電流（基板電流）が発生している。つまり、ＭＯＳトランジスタＭ１のドレインに流れる電流は、Ｉｓｕｂ＋基板電流となり、ＭＯＳトランジスタＭ１による抵抗値は、上記抵抗値Ｒｓｕｂよりも、小さな値になってしまう。上記特性を鑑み、本実施形態では、ＳＯＩ基板上に形成されたＭＯＳトランジスタを抵抗体として利用することで、基板電流を無くし、比較例に比較して更に高い抵抗値を有する抵抗体を得ることができるものである。
【００４０】
ＭＯＳトランジスタの構造の違いについて．
図６Ａは比較例で用いるバルク半導体ウエハ上に形成されるＮチャネルＭＯＳトランジスタの構成を示す縦断面図である。また、図６Ｂは実施形態で用いるＳＯＩ半導体ウエハ上に形成されるＮチャネルＭＯＳトランジスタの構成を示す縦断面図である。図６Ａ及び図６Ｂを参照して、バルク構造を有するＭＯＳトランジスタと、ＳＯＩ構造を有するＭＯＳトランジスタとの構造の違いについて以下説明する。
【００４１】
図６Ａのバルク構造を有するＭＯＳトランジスタにおいて、ｐ型半導体基板５０のゲートの両側においてｎ＋型不純物が注入されてそれぞれ、ソース及びドレインに接続される不純物領域５１，５２が形成される。そして、ソースとドレインとの間のｐ型半導体基板５０上にゲート酸化膜５３を介してゲートポリシリコン５４を形成されてゲートが形成される。ここで、不純物領域５１，５２からｐ型半導体基板５０に向かってＭＯＳトランジスタのリーク電流Ｉｓｕｂのみならず、ＰＮ接合による接合リーク電流（基板電流）が流れる。
【００４２】
これに対して、図６ＢのＳＯＩ構造を有するＭＯＳトランジスタでは、不純物領域５１，５２とｐ型半導体基板５０との間に絶縁層５５が挿入されているため、ＭＯＳトランジスタのバックゲートはｐ型半導体基板５０と分離されている。このため、ＭＯＳトランジスタのソース又はドレインからバックゲートへのリーク電流（基板電流）は発生しない。本実施形態では、これを利用して、ＰＮ接合ダイオード３，４又はＭＯＳトランジスタ６，７，８，９を用いて抵抗体２，２Ａ，２Ｂを構成する。そして、当該抵抗体２，２Ａ，２Ｂとキャパシタ１とを組み合わせることで、例えば１０ｍＨｚである非常に小さいカットオフ周波数を有するハイパスフィルタ回路を構成している。
【００４３】
実施形態４．
図７は本発明の実施形態４に係るバンドパスフィルタ回路の構成を示す回路図である。実施形態４に係るバンドパスフィルタ回路は、
（１）実施形態２に係るハイパスフィルタ回路における、キャパシタ１と抵抗体２Ａとを備えて構成される第一のハイパスフィルタ１０と、
（２）実施形態３に係るハイパスフィルタ回路における、キャパシタ１と抵抗体２Ｂとを備えて構成される第二のハイパスフィルタ２０と、
（３）演算増幅器５ａを含む信号出力回路５Ａと
を備えて構成されることを特徴とする。
【００４４】
図７において、信号入力端子ＩＮに入力された入力信号は、第一のハイパスフィルタ１０と第二のハイパスフィルタ２０によって直流レベルを含む低域周波数を遮断される。それぞれのハイパスフィルタ１０，２０を通過した後の２つの信号Ｓ１，Ｓ２はそれぞれ信号出力回路５Ａの演算増幅器５ａの非反転入力端子及び反転入力端子に入力される。
【００４５】
信号出力回路５Ａは例えば増幅度１の演算増幅器５ａを用いた差動増幅回路を構成し、信号出力回路５Ａから出力される信号Ｓ０は次式で表される。
【００４６】
Ｓ０＝Ｓ２−Ｓ１      （４）
【００４７】
ここで、各ハイパスフィルタ１０，２０の各キャパシタ１の静電容量は互いに等しい値を有する。また、各ハイパスフィルタ１０，２０を構成する抵抗体２Ａ，２Ｂの一端は、定電圧源により所定のバイアス電圧Ｖｓに設定された低インピーダンス点ＮＬに接続されている。更に、第二のハイパスフィルタ２０を構成する抵抗体２Ｂにおいて、ＭＯＳトランジスタ８のゲートに印加される遮断周波数調整電圧Ｖｇｓが設定されている。
【００４８】
（１）遮断周波数調整電圧Ｖｇｓがバイアス電圧Ｖｓと等しい（Ｖｇｓ＝Ｖｓ）場合、第一のハイパスフィルタと第二のハイパスフィルタは、同じ周波数遮断特性となり、信号出力端子から出力される信号は、入力信号に対して周波数によらず減衰したものになる。すなわち、次式で表される。
【００４９】
Ｓ１＝Ｓ２      （５）
Ｓ０＝０        （６）
【００５０】
（２）Ｖｇｓ＞Ｖｓの場合、ＭＯＳトランジスタ８のゲート−ソース間電圧Ｖｇｓが０Ｖではなくなるため、抵抗体２Ｂの抵抗値が低下する。これにより、第二のハイパスフィルタ２０の遮断周波数が高くなり、各ハイパスフィルタ１０，２０からそれぞれ出力される出力信号Ｓ１，Ｓ２はＳ１≠Ｓ２の状態となる。その結果、信号出力回路５Ａからの出力信号Ｓ０は、図８に示すようなバンドパスフィルタ回路の周波数特性を示すようになる。このときのバンドパスフィルタ回路の通過帯域幅は、遮断周波数調整電圧Ｖｇｓによって調整できる。
【００５１】
さらに、信号出力回路５の次段以降に、サンプリング信号を有するような回路が付加された場合、サンプリング信号のノイズがバンドパスフィルタ回路に回りこんで、信号成分に重畳してしまう可能性がある。しかし、このようなときは、遮断周波数調整電圧ＶｇｓをＭＯＳトランジスタ８のしきい値電圧前後に設定することで、信号入力部のインピーダンスを下げ、サンプリングノイズの重畳を減らすことができる。
【００５２】
図８は図７のバンドパスフィルタ回路の周波数特性を示すグラフである。図７を参照して上述したように、図８に示すごとく、第一のハイパスフィルタ１０を通過した信号と第二のハイパスフィルタ２０を通過した信号の差分を取ることで、バンドパスフィルタ特性を得ることができる。
【００５３】
本発明者らは、図７の実施形態４において、各キャパシタ１の容量を５ｐＦに、ハイパスフィルタ１０，２０に含まれるＭＯＳトランジスタ６，７，８，９の各サイズをＷ／Ｌ＝２μｍ／１μｍに設定した回路を実シリコン半導体基板上に試作し、カットオフ周波数を測定した。その結果、当該カットオフ周波数は１０ｍＨｚであった。本アプリケーションに求められる第１のカットオフ周波数の目標値は１Ｈｚ以下であるが、目標値に対して２桁も小さいカットオフ周波数をもったハイパスフィルタ回路を実現することができた。つまり、本実施形態により、素子ばらつきを含めても遮断周波数目標値１Ｈｚに対して十分マージンのとれた遮断周波数をもつハイパスフィルタ回路を実現するに至った。
【００５４】
以上の実施形態４において、ＭＯＳトランジスタ８のゲート電圧を遮断周波数調整電圧Ｖｇｓとして変化させて２個のハイパスフィルタ１０，２０の周波数遮断特性を異ならせて、図８のバンドパスフィルタ回路の特性を実現している。しかし、本発明はこれに限らず、ＭＯＳトランジスタ６，７，８，９の少なくとも１つのゲート電圧を変化させて２個のハイパスフィルタ１０，２０の周波数遮断特性を異ならせて、図８のバンドパスフィルタ回路の特性を実現してもよい。
【００５５】
変形例．
以上の実施形態の構成素子のうち、各抵抗体２，２Ａ，２Ｂは少なくともＳＯＩ半導体基板上に形成される必要があり、その他の構成素子は外部回路で形成してもよい。
【００５６】
実施形態のまとめ．
第一の態様に係るハイパスフィルタ回路は、
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＰＮ接合ダイオードを備えて構成され、
上記２個のＰＮ接合ダイオードのアノードとカソードの電位差が略０となるように構成されることを特徴とする。
【００５７】
第二の態様に係るハイパスフィルタ回路は、第一の態様に係るハイパスフィルタ回路において、
上記２個のＰＮ接合ダイオードは第一及び第二のＰＮ接合ダイオードを含み、
上記第一のＰＮ接合ダイオードのカソード及び上記第二のＰＮ接合ダイオードのアノードは上記キャパシタの出力端子に接続され、
上記第一のＰＮ接合ダイオードのアノード及び上記第二のＰＮ接合ダイオードのカソードは上記バイアス電圧に接続されることを特徴とする。
【００５８】
第三の態様に係るハイパスフィルタ回路は、
入力信号を入力するキャパシタと、
上記キャパシタの出力端子と所定のバイアス電圧との間に接続された抵抗体と、
上記キャパシタの出力端子に接続され、上記入力信号を緩衝増幅して出力する信号出力回路とを備えたハイパスフィルタ回路であって、
上記抵抗体は、ＳＯＩ半導体基板に形成され、かつ互いに逆方向に並列接続された２個のＭＯＳトランジスタを備えて構成され、
上記２個のＭＯＳトランジスタをその遮断領域で動作するように構成されることを特徴とする。
【００５９】
第四の態様に係るハイパスフィルタ回路は、第三の態様に係るハイパスフィルタ回路において、
上記２個のＭＯＳトランジスタはＮチャネルの第一及び第二のＭＯＳトランジスタを含み、
上記第一のＭＯＳトランジスタのドレイン、並びに上記第二のＭＯＳトランジスタのゲート、ソース及びバックゲートは上記キャパシタの出力端子に接続され、
上記第一のＭＯＳトランジスタのゲート、ソース及びバックゲート、並びに上記第二のＭＯＳトランジスタのドレインは上記バイアス電圧に接続されることを特徴とする。
【００６０】
第五の態様に係るハイパスフィルタ回路は、第三の態様に係るハイパスフィルタ回路において、
上記２個のＭＯＳトランジスタはＰチャネルの第三及び第四のＭＯＳトランジスタを含み、
上記第三のＭＯＳトランジスタのゲート、ソース及びバックゲート、並びに上記第四のＭＯＳトランジスタのドレインは上記キャパシタの出力端子に接続され、
上記第三のＭＯＳトランジスタのドレイン、並びに上記第四のＭＯＳトランジスタのゲート、ソース及びバックゲートは上記バイアス電圧に接続されることを特徴とする。
【００６１】
第六の態様に係るバンドパスフィルタ回路は、
第四の態様に係るハイパスフィルタ回路である第一のハイパスフィルタ回路と、
上記第一のハイパスフィルタ回路の周波数特性とは異なる周波数特性を有する、第五の態様に係るハイパスフィルタ回路である第二のハイパスフィルタ回路とを備え、
上記信号出力回路は、上記第一のハイパスフィルタ回路から出力される信号と、上記第二のハイパスフィルタ回路から出力される信号との差分信号を生成して出力することを特徴とする。
【００６２】
第七の態様に係るバンドパスフィルタ回路は、第六の態様に係るバンドパスフィルタ回路において、
上記第一及び第二のハイパスフィルタ回路の四個のＭＯＳトランジスタのうち少なくとも１つのＭＯＳトランジスタのゲート電圧を変化させて、上記第一のハイパスフィルタ回路の周波数特性と、上記第二のハイパスフィルタ回路の周波数特性とを互いに異なるように構成する。
【００６３】
上述の実施例によれば、ＳＯＩ基板上に、半導体集積回路のうちの少なくとも抵抗体を形成したことにより、特許文献１のバルク基板上に形成した場合の寄生ダイオードの問題はなくなる。さらに、アノードカソードの電位差を略０とすることで抵抗値を上げ、回路面積を増大することなく外付部品なしにカットオフ周波数を１０ｍＨｚまで下げることができる。
【符号の説明】
【００６４】
１，１Ａ，１Ｂ…キャパシタ、
２，２Ａ，２Ｂ…抵抗体、
３…第一のＰＮ接合ダイオード、
４…第二のＰＮ接合ダイオード、
５…信号出力回路、
５ａ…演算増幅器、
６…第一のＭＯＳトランジスタ、
７…第二のＭＯＳトランジスタ、
８…第三のＭＯＳトランジスタ、
９…第四のＭＯＳトランジスタ、
１０…第一のハイパスフィルタ、
２０…第二のハイパスフィルタ、
５０…ｐ型半導体基板、
ＩＮ…信号入力端子、
Ｎ，Ｎ１，Ｎ２…接続点、
ＮＬ，ＮＬ１，ＮＬ２…低インピーダンス点、
ＯＵＴ…信号出力端子。
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特開昭５７−１０８６７０号公報
【特許文献２】特開２０１０−０２１４３５号公報
【非特許文献】
【００６６】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著，黒田忠広監訳，「アナログＣＭＯＳ集積回路の設計基礎編」，丸善出版（ｐ３２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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