(57)【要約】【課題】判定帰還型等化器において、引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立可能にする。【解決手段】タップ数制御回路が、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、を具備する。【選択図】図５
2015177452.tif 000002
【特許請求の範囲】
【請求項１】
判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、
復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、
を具備するタップ数制御回路。
【請求項２】
前記制御部は、前記復調器の搬送波同期状態において、前記係数変化判定部の判定結果と前記判定帰還型等化器の出力に含まれる誤差とに応じて、前記判定帰還型等化器において実際に動作するタップ数を増減させる、請求項１に記載のタップ数制御回路。
【請求項３】
前記制御部は、前記復調器の搬送波非同期状態における所定のタイミングで、前記フィードフォワードタップのうち実際に動作するタップ数、および、前記フィードバックタップのうち実際に動作するタップ数の何れも、タップ数に設定する値として与えられる大小２つの数のうち小さいほうの数に設定する、請求項１または請求項２に記載のタップ数制御回路。
【請求項４】
フェージングがない環境で測定された前記復調器が有する周波数特性を等化するタップ係数を記憶する固有係数保持回路を具備し、
前記制御部は、前記復調器の搬送波非同期状態において、前記固有係数保持回路が記憶する前記タップ係数を、前記判定帰還型等化器のタップ係数の初期値として再設定する、
請求項１または請求項２に記載のタップ数制御回路。
【請求項５】
複数のフィードフォワードタップと、
複数のフィードバックタップと、
前記フィードフォワードタップおよび前記フィードバックタップのタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、
復調器の搬送波非同期状態において、前記フィードフォワードタップのうち実際に動作するタップ数と、前記フィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、
を具備する判定帰還型等化器。
【請求項６】
複数のフィードフォワードタップと、
複数のフィードバックタップと、
前記フィードフォワードタップおよび前記フィードバックタップのタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、
復調器の搬送波非同期状態において、前記フィードフォワードタップのうち実際に動作するタップ数と、前記フィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、
を具備する判定帰還型等化器を具備する無線通信装置。
【請求項７】
判定帰還型等化器のタップ数を制御するタップ数制御回路が、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定ステップと、
前記タップ数制御回路が、復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定ステップでの判定結果に応じて増減させる制御ステップと、
を有するタップ数制御方法。
【請求項８】
判定帰還型等化器のタップ数を制御するコンピュータに、
判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定ステップと、
復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定ステップでの判定結果に応じて増減させる制御ステップと、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タップ数制御回路、判定帰還型等化器、無線通信装置、タップ数制御方法およびプログラムに関する。
【背景技術】
【０００２】
無線通信の高速化を実現するために、信号の高多値化が進んでいる。高多値化により、変調波を等化器で等化する際の引き込み特性の悪化が懸念される。ここでいう引き込み特性は、搬送波非同期状態から搬送波同期状態へ移行する特性である。搬送波非同期状態では、等化器は適切な等化を行えず、復調器が復調に失敗するおそれが大きい。一方、搬送波同期状態では、等化器は適切な等化を行うことができ、復調器が復調に成功することが期待される。
【０００３】
ここで、等化器の引き込み特性に関連して幾つかの技術が提案されている。
例えば、特許文献１では、min/non-min両方の引き込み特性についてともに最良となる積分段数を設定可能とした等化器が示されている。この等化器では、判定帰還型の等化器のタップ係数を制御するタップ係数制御回路が、復調器の搬送波非同期時における前段タップおよび後段タップのタップ係数を出力する積分器の積分段数の大小を、等化器が収束するのに十分な長さの周期で交互に変化させることで、前記前段タップと後段タップのタップ係数の追随速度を交互に変化させる手段を備え、最小位相推移形フェージング（min）および非最小位相推移形フェージング(non-min)側の両方の引き込み特性を同時に最適化する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２６７９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の等化器によれば、最小位相推移フェージングおよび非最小位相推移フェージングの両方について、引き込み特性の改善を図ることができる。
さらに、高多値化された信号を使用しつつ、高い品質の復調信号を得るために、引き込み特性の改善と、等化の精度の向上（搬送波同期時における、等化後信号と、推定される送信信号との誤差の低減）とを、より高い次元で両立させる必要がある。
【０００６】
本発明は、上述の課題を解決することのできるタップ数制御回路、判定帰還型等化器、無線通信装置、タップ数制御方法およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、本発明の第１の態様によるタップ数制御回路は、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、を具備する。
【０００８】
また、本発明の第２の態様による判定帰還型等化器は、複数のフィードフォワードタップと、複数のフィードバックタップと、前記フィードフォワードタップおよび前記フィードバックタップのタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、復調器の搬送波非同期状態において、前記フィードフォワードタップのうち実際に動作するタップ数と、前記フィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、を具備する。
【０００９】
また、本発明の第３の態様による無線通信装置は、複数のフィードフォワードタップと、複数のフィードバックタップと、前記フィードフォワードタップおよび前記フィードバックタップのタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定部と、復調器の搬送波非同期状態において、前記フィードフォワードタップのうち実際に動作するタップ数と、前記フィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定部の判定結果に応じて増減させる制御部と、を具備する判定帰還型等化器を具備する。
【００１０】
また、本発明の第４の態様によるタップ数制御方法は、判定帰還型等化器のタップ数を制御するタップ数制御回路が、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定ステップと、前記タップ数制御回路が、復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定ステップでの判定結果に応じて増減させる制御ステップと、を有する。
【００１１】
また、本発明の第５の態様によるプログラムは、判定帰還型等化器のタップ数を制御するコンピュータに、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する係数変化判定ステップと、復調器の搬送波非同期状態において、前記判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、前記タップ数の少なくともいずれか一方を、前記係数変化判定ステップでの判定結果に応じて増減させる制御ステップと、を実行させるためのプログラムである。
【発明の効果】
【００１２】
本発明によれば、引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態における等化器の機能構成を示す概略ブロック図である。
【図２】同実施形態におけるＦＦＥ部の機能構成を示す概略ブロック図である。
【図３】同実施形態におけるＦＢＥ部の機能構成を示す概略ブロック図である。
【図４】同実施形態におけるタップ係数計算回路の機能構成を示す概略ブロック図である。
【図５】同実施形態における制御回路の機能構成を示す概略ブロック図である。
【図６】同実施形態にて、復調器の搬送波非同期状態において制御部が再設定するタップ数の初期値の例を示す説明図である。
【図７】同実施形態において、制御部が再設定したタップ数を増減させる例を示す説明図である。
【図８】タップ数制御回路が、切替信号および間欠リセット信号を生成する処理手順の例を示すフローチャートである。
【図９】タップ数制御回路が、判定帰還型等化器のタップ数を設定する処理手順の例を示すフローチャートである。
【図１０】同実施形態にて、復調器の搬送波非同期状態において制御部が再設定するタップ数の初期値の、もう１つの例を示す説明図である。
【図１１】同実施形態において、前段タップ係数と後段タップ係数が共に成長した状態の例を示す説明図である。
【図１２】同実施形態の変形例における制御回路の機能構成を示す概略ブロック図である。
【図１３】本発明の最小構成におけるタップ数制御回路の機能構成を示す概略ブロック図である。
【図１４】本発明の最小構成における判定帰還型等化器の機能構成を示す概略ブロック図である。
【図１５】本発明の最小構成における通信装置の機能構成を示す概略ブロック図である。
【図１６】通信装置６０の機能構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の一実施形態における等化器の機能構成を示す概略ブロック図である。同図において、判定帰還型等化器（Decision Feedback Equalizer；ＤＦＥ）１は、ＦＦＥ部１１と、加算部１２と、判定器(デマッパ；Demapper)１３と、ＦＢＥ部１４と、タップ係数計算回路１５とを具備する。
なお、本実施形態では、１次元分の等化器について説明する。本実施形態で説明する等化器を、Ｉチャネル（In-phase、同相成分）、Ｑチャネル（Quadrature-phase、直交成分）の各々に適用することで、２次元（２チャンネル）の通信に対応可能である。
【００１５】
判定帰還型等化器１は、過去シンボルに対する判定値を用いて遅延波成分の除去を行う。
ＦＦＥ部１１は、センタータップおよびフィードフォワード（Feed Forward；ＦＦ）タップを有してタップ係数可変のトランスバーサルフィルタを用いて構成され、フィードフォワード等化器（Feed Forward Equalizer）として機能する。ＦＦＥ部１１は、判定帰還型等化器１が等化対象とするデジタルのベースバンド信号の入力を受けて等化を行う。
ＦＦＥ部１１は、特に、直接波の振幅よりも干渉波の振幅が大きい場合のフェージングである非最小位相型フェージング（Non-Minimum Phase Shift Fading；ＮＭＰ）に対する等化に有効である。
【００１６】
図２は、ＦＦＥ部１１の機能構成を示す概略ブロック図である。同図において、ＦＦＥ部１１は、遅延回路２１−１〜２１−５と、タップ２２−１〜２２−５と、乗算器２３−１〜２３−５と、加算器２４とを具備する。
以下では、遅延回路２１−１〜２１−５を総称して「遅延回路２１」と表記する。また、タップ２２−１〜２２−５を総称して「タップ２２」と表記する。また、乗算器２３−１〜２３−５を総称して「乗算器２３」と表記する。
【００１７】
遅延回路２１は、デジタルのベースバンド信号の入力を受けて、当該ベースバンド信号を１ビット（１単位時間）ずつ遅延させる。例えば、遅延回路２１−１の出力は、ベースバンド信号を１ビット遅延させた信号となる。遅延回路２１−２の出力は、ベースバンド信号を２ビット遅延させた信号となる。同様に、遅延回路２１−５の出力は、ベースバンド信号を５ビット遅延させた信号となる。
【００１８】
タップ２２は、遅延回路２１と加算器２４とを結ぶ経路である。例えば、タップ２２−１は、遅延回路２１−１と加算器２４とを結ぶ。タップ２２−２は、遅延回路２１−２と加算器２４とを結ぶ。同様に、タップ２２−５は、遅延回路２１−５と加算器２４とを結ぶ。タップ２２−１〜２２−５には、それぞれ、乗算器２３−１〜２３−５が設けられている。
【００１９】
タップ２２−１〜２２−４は、フィードフォワードタップの例に該当し、タップ２２−５は、センタータップの例に該当する。
本実施形態では、ＦＦＥ部１１のタップ数が５（センタータップおよび、４本のフィードフォワードタップ）である場合を例に説明するが、これに限らない。ＦＦＥ部１１のタップ数は、センタータップを含めて３以上であればよい。
【００２０】
乗算器２３は、ぞれぞれ、タップ２２を経由する信号（遅延回路２１の出力）にタップ係数を乗算する。例えば、乗算器２３−１は、遅延回路２１−１の出力にタップ係数Ｃ−４を乗算して加算器２４へ出力する。乗算器２３−２は、遅延回路２１−２の出力にタップ係数Ｃ−３を乗算して加算器２４へ出力する。同様に、乗算器２３−５は、遅延回路２１−５の出力にタップ係数Ｃ０を乗算して加算器２４へ出力する。
以下では、フィードフォワードタップに適用されるタップ係数を「前段タップ係数」と称し、センタータップに適用されるタップ係数を「センタータップ係数」と称する。
【００２１】
タップ係数が０の場合、乗算器２３は０を出力し、当該出力は加算器２４が算出する合計値に影響しない。いわば、タップ係数計算回路１５が、タップ２２のタップ係数を０に設定することで、当該タップ２２は動作しなくなる。このようにして、タップ係数計算回路１５は、ＦＦＥ部１１のタップ数を実質的に増減することができる。
ＦＦＥ部１１のタップ数が減ることで、タップ係数の成長が速まり、判定帰還型等化器１を具備する復調器（以下、単に「復調器」と称する）は、速やかに搬送波同期状態へ移行し得る。一方、ＦＦＥ部１１のタップ数が増えることで、判定帰還型等化器１が行う等化の精度が高まる。
なお、ここでいうタップ係数の成長とは、タップ係数が継続的に増加する、あるいは、タップ係数が継続的に減少することである。
【００２２】
加算器２４は、乗算器２３−１〜２３−５の出力（タップ係数乗算後の遅延されたベースバンド信号）の総和を算出する。加算器２４は、演算結果を加算部１２（図１）へ出力する。
【００２３】
図１に戻って、加算部１２は、ＦＦＥ部１１の出力と、ＦＢＥ部１４の出力とを足し合わせる。加算部１２の出力は、判定帰還型等化器１による等化後の受信信号である。
判定器１３は、加算部１２の出力を、送信シンボルのいずれかに対応付ける。具体的には、判定器１３は、送信シンボルの値（コンステレーション（Constellation））について予め既知であり、加算部１２の出力に最も値の近い送信シンボルを選択し、選択した送信シンボルの値を送信シンボル推定値として出力する。
【００２４】
ＦＢＥ部１４は、フィードバック（Feed Back；ＦＢ）タップを有してタップ係数可変のトランスバーサルフィルタを用いて構成され、判定器１３の判定結果を受けるフィードバック等化器（Feed Back Equalizer）として機能する。ＦＢＥ部１４は、特に、直接波の振幅が干渉波の振幅よりも大きい場合のフェージングである最小位相型フェージング（Minimum Phase Shift Fading；ＭＰ）に対する等化に有効である。
【００２５】
図３は、ＦＢＥ部１４の機能構成を示す概略ブロック図である。同図において、ＦＢＥ部１４は、遅延回路３１−１〜３１−４と、タップ３２−１〜３２−４と、乗算器３３−１〜３３−４と、加算器３４とを具備する。
以下では、遅延回路３１−１〜３１−４を総称して「遅延回路３１」と表記する。また、タップ３２−１〜３２−４を総称して「タップ３２」と表記する。また、乗算器３３−１〜３３−４を総称して「乗算器３３」と表記する。
【００２６】
遅延回路３１、タップ３２、乗算器３３、加算器３４の機能は、それぞれ、遅延回路２１、タップ２２、乗算器２３、加算器２４の機能と同様であり、説明を省略する。
ＦＦＥ部１１が、デジタルのベースバンド信号の入力を受けて等化を行うのに対し、ＦＢＥ部１４は、判定器１３の出力である送信信号推定値の入力を受けてフェージング除去用の信号を生成する。
【００２７】
タップ３２−１〜３２−４は、フィードバックタップの例に該当する。
本実施形態では、ＦＢＥ部１４のタップ数が４（４本のフィードバックタップ）である場合を例に説明するが、これに限らない。ＦＢＥ部１４のタップ数は、２以上であればよい。また、ＦＢＥ部１４のタップ数は、ＦＦＥ部１１のフィードフォワードタップ数と同じであってもよいし、異なっていてもよい。
また、以下では、フィードバックタップに適用されるタップ係数（図３の例ではタップ係数Ｃ１〜Ｃ４）を「後段タップ係数」と称する。
【００２８】
ＦＦＥ部１１の場合と同様、タップ係数が０の場合、乗算器３３は０を出力し、当該出力は加算器３４が算出する合計値に影響しない。いわば、タップ係数計算回路１５が、タップ３２のタップ係数を０に設定することで、当該タップ３２は動作しなくなる。このようにして、タップ係数計算回路１５は、ＦＢＥ部１４のタップ数を実質的に増減することができる。
ＦＢＥ部１４のタップ数が減ることで、タップ係数の成長が速まり、復調器は、速やかに搬送波同期状態へ移行し得る。一方、ＦＢＥ部１４のタップ数が増えることで、判定帰還型等化器１が行う等化の精度が高まる。
【００２９】
図１に戻って、タップ係数計算回路１５は、ＦＦＥ部１１、ＦＢＥ部１４のタップ係数を計算し、各々に出力する。ＦＦＥ部１１、ＦＢＥ部１４の各々は、タップ係数計算回路１５の算出したタップ係数に従って等化を行う。
図４は、タップ係数計算回路１５の機能構成を示す概略ブロック図である。同図において、タップ係数計算回路１５は、遅延回路１００−１〜９と、相関器２００−１〜９と、積分器３００−１〜９と、タップ数制御回路４００とを具備する。
【００３０】
以下では、遅延回路１００−１〜１００−９を総称して「遅延回路１００」と表記する。また、相関器２００−１〜２００−９を総称して「相関器２００」と表記する。また、積分器３００−１〜３００−９を総称して「積分器３００」と表記する。
遅延回路１００、相関器２００、積分器３００の数は、それぞれ、ＦＦＥ部１１およびＦＢＥ部１４のタップ数の合計と同数である。遅延回路１００−１〜１００−４、相関器２００−１〜２００−４および積分器３００−１〜３００−４が、フィードフォワードタップ（ぞれぞれ、タップ２２−１〜２２−４）に対応する。また、遅延回路１００−５、相関器２００−５および積分器３００−５が、センタータップ（タップ２２−５）に対応する。また、遅延回路１００−６〜１００−９、相関器２００−６〜２００−９および積分器３００−６〜３００−９が、フィードバックタップ（それぞれ、タップ３２−１〜４）に対応する。
【００３１】
遅延回路１００は、デジタルのベースバンド信号の入力を受けて、当該ベースバンド信号を１ビット（１単位時間）ずつ遅延させる。例えば、遅延回路１００−１の出力は、ベースバンド信号を１ビット遅延させた信号となる。遅延回路１００−２の出力は、ベースバンド信号を２ビット遅延させた信号となる。同様に、遅延回路１００−９の出力は、ベースバンド信号を９ビット遅延させた信号となる。
【００３２】
相関器２００は、当該相関器２００に対応する遅延回路１００の出力と、誤差信号との相関をとる。例えば、相関器２００−１は、遅延回路１００−１の出力と誤差信号との相関をとる。相関器２００−２は、遅延回路１００−２の出力と誤差信号との相関をとる。同様に、相関器２００−９は、遅延回路１００−９の出力と誤差信号との相関をとる。ここでいう誤差信号は、判定器１３（図１）の判定結果と、等化後の受信信号（加算部１２（図１）の出力）との差分である。
【００３３】
積分器３００は、積分フィルタを用いて構成され、対応する相関器２００の出力（相関結果）を時間積分する。例えば、積分器３００−１は、相関器２００−１の出力を時間積分する。積分器３００−２は、相関器２００−２の出力を時間積分する。同様に、積分器３００−９は、相関器２００−９の出力を時間積分する。
また、積分器３００は、後述するようにタップ数制御回路４００の制御に従って動作して、ＦＦＥ部１１やＦＢＥ部１４において実際に動作するタップ数を増減する。
【００３４】
積分器３００の出力は、タップ係数として用いられる。具体的には、積分器３００−１〜１００−４の出力は、ＦＦＥ部１１のフィードフォワードタップに対するタップ係数Ｃ−４〜Ｃ−１として用いられる。積分器３００−５の出力は、ＦＦＥ部１１のセンタータップに対するタップ係数Ｃ０として用いられる。積分器３００−６〜１００−９の出力は、ＦＢＥ部１４のフィードバックタップに対するタップ係数Ｃ１〜Ｃ４として用いられる。
以下では、フィードフォワードタップに対するタップ係数を「前段タップ係数」と称する。また、センタータップに対するタップ係数を「センタータップ係数」と称する。また、フィードバックタップに対するタップ係数を「後段タップ係数」と称する。
【００３５】
タップ数制御回路４００は、積分器３００の積分段数を切り替えることで、ＦＦＥ部１１やＦＢＥ部１４において実際に動作するタップ数を制御する。
図５は、タップ数制御回路４００の機能構成を示す概略ブロック図である。同図において、タップ数制御回路４００は、制御部４１１と、係数変化判定部４１２と、記憶部４１３とを具備する。
記憶部４１３は、積分器３００（図４）が出力するタップ係数を記憶する。
【００３６】
係数変化判定部４１２は、判定帰還型等化器１のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する。例えば、係数変化判定部４１２は、積分器３００が出力するタップ係数の現在値と、記憶部４１３が記憶しているタップ係数の前回値との相関をとって、相関値が所定の閾値よりも大きい場合に、タップ係数の変化が大きいと判定する。
【００３７】
制御部４１１は、復調器の搬送波非同期状態において、タップ２２−１〜２２−４（判定帰還型等化器１におけるフィードフォワードタップ）のうち実際に動作するタップ数と、タップ３２−１〜３２−４（判定帰還型等化器１におけるフィードバックタップ）のうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、これらタップ数の少なくともいずれか一方を、係数変化判定部４１２の判定結果に応じて増減させる。
【００３８】
図６は、復調器の搬送波非同期状態において制御部４１１が再設定するタップ数の初期値の例を示す説明図である。同図では、制御部４１１が生成する間欠リセット信号および切替信号と、制御部４１１がフィードフォワードタップ数、フィードバックタップ数それぞれに再設定する初期値とが示されている。
ここで、ｍ、ｎはいずれも正整数であり、ｎ＞ｍである。例えば、ｍ、ｎはいずれも定数であり、タップ数制御回路４００の外部の記憶デバイスから提供される。
【００３９】
非同期検出信号を取得すると、制御部４１１は、時間Ｔ１１毎に値を切り替える２値信号である切替信号と、切替信号の値が切り替わる毎に時間Ｔ１２の間オン（ｏｎ）になる間欠リセット信号とを生成する。
ここで、非同期検出信号は、復調器が搬送波非同期状態となったことを示す信号であり、例えば、タップ数制御回路４００の外部の同期外れ検出回路から供給される。
【００４０】
そして、制御部４１１は、間欠リセット信号がオンになったことをトリガとして、切替信号の値に従って、フィードフォワードタップ数およびフィードバックタップ数の再設定を行う。具体的には、切替信号の値が低になっている場合、フィードフォワードタップ数をｍに設定し、フィードバックタップ数をｎに設定する。一方、切替信号の値が高になっている場合、フィードフォワードタップ数をｎに設定し、フィードバックタップ数をｍに設定する。
【００４１】
例えば、切替信号の値が低になっている場合、制御部４１１は、前段タップ係数を出力する積分器３００−１〜３００−４のうち、ｍ個の積分器については、一旦０にリセットした後、積分を再開させる。一方、制御部４１１は、残り（４−ｍ個）の積分器についてはリセットを継続することで継続的に０を出力させる。
また、制御部４１１は、後段タップ係数を出力する積分器３００−６〜３００−９のうち、ｎ個の積分器については一旦０にリセットした後、積分を再開させる。一方、制御部４１１は、残り（４−ｎ個）の積分器についてはリセットを継続することで継続的に０を出力させる。
【００４２】
一方、切替信号の値が高になっている場合、制御部４１１は、前段タップ係数を出力する積分器３００−１〜３００−４のうち、ｎ個の積分器については一旦０にリセットした後、積分を再開させる。一方、制御部４１１は、残り（４−ｎ個）の積分器についてはリセットを継続することで継続的に０を出力させる。
また、制御部４１１は、後段タップ係数を出力する積分器３００−６〜３００−９のうち、ｍ個の積分器については一旦０にリセットした後、積分を再開させる。一方、制御部４１１は、残り（４−ｍ個）の積分器についてはリセットを継続することで継続的に０を出力させる。
このように、制御部４１１は、復調器の搬送波非同期状態において、タップ２２−１〜２２−４のうち実際に動作するタップ数と、タップ３２−１〜３２−４のうち実際に動作するタップ数との大小関係を、所定の周期（時間Ｔ１１）で交互に切り替える。
【００４３】
図７は、制御部４１１が再設定したタップ数を増減させる例を示す説明図である。同図では、制御部４１１が設定するフィードフォワードタップ数が示されている。
フィードフォワードタップ数をｍに再設定した制御部４１１は、時間Ｔ１１よりも短い時間Ｔ１２（図７の例では、時間Ｔ１１の半分の時間）毎に、フィードフォワードタップ数を更新する。なお、時間Ｔ１２は、タップ係数が安定するのに充分な時間である。
【００４４】
具体的には、タップ係数の変化が大きいと係数変化判定部４１２が判定している場合、制御部４１１は、フィードフォワードタップ数を１減少させる。これにより、前段タップ係数の成長が速まり、復調器は、速やかに搬送波同期状態へ移行し得る。なお、タップ数の下限値を予め設定しておくことで、制御部４１１がタップ数を過度に減少させて判定帰還型等化器１が充分に等化を行えなくなる事態を回避する。
一方、タップ係数の変化が大きくない（相関値が所定の閾値以下である）と係数変化判定部４１２が判定している場合、制御部４１１は、フィードフォワードタップ数を１増加させる。これにより、判定帰還型等化器１が行う等化の精度が高まる。
制御部４１１がタップ数を増減させる具体的方法は、図６を参照して説明したのと同様である。
【００４５】
なお、制御部４１１が、タップ数の増加または減少のいずれか一方のみを行うようにしてもよい。
また、フィードフォワードタップ数の初期値がｍの場合に加えて、あるいは代えて、フィードフォワードタップ数の初期値がｎの場合に、制御部４１１が、タップ数の増減を行うようにしてもよい。
【００４６】
また、制御部４１１が、フィードフォワードタップ数の増減に加えて、あるいは代えて、フィードバックタップ数の増減を行うようにしてもよい。
このように、制御部４１１は、タップ２２−１〜２２−４のうち実際に動作するタップ数と、タップ３２−１〜３２−４のうち実際に動作するタップ数の少なくともいずれか一方を、係数変化判定部４１２の判定結果に応じて増減させる。
【００４７】
また、制御部４１１が、復調器の搬送波同期状態において、係数変化判定部４１２の判定結果と判定帰還型等化器１の出力に含まれる誤差とに応じて、判定帰還型等化器１において実際に動作するタップ数を増減させるようにしてもよい。
具体的には、タップ係数の変化が大きいと係数変化判定部４１２が判定し、かつ、判定帰還型等化器１の出力に含まれる誤差が所定の閾値以下である場合、制御部４１１はタップ数を減少させる。一方、タップ係数の変化が大きくないと係数変化判定部４１２が判定している場合、制御部４１１はタップ数を増加させる。
【００４８】
制御部４１１が、フィードフォワードタップ数を増減させるようにしてもよいし、フィードバックタップ数を増減させるようにしてもよい。あるいは、制御部４１１が、フィードフォワードタップ数、フィードバックタップ数の両方を増減させるようにしてもよい。
なお、制御部４１１が、タップ数の増加または減少のいずれか一方のみを行うようにしてもよい。
なお、係数変化判定部４１２が用いる閾値は、搬送波同期時と搬送波非同期時とで異なっていてもよいし、同じであってもよい。
【００４９】
なお、制御部４１１が、復調器の搬送波非同期状態における所定のタイミングで、フィードフォワードタップのうち実際に動作するタップ数、および、フィードバックタップのうち実際に動作するタップ数の何れも、タップ数に設定する値として与えられる大小２つの数のうち小さいほうの値に設定するようにしてもよい。
【００５０】
次に、図８および図９を参照して、搬送波非同期時におけるタップ数制御回路４００の動作について説明する。
図８は、タップ数制御回路４００（制御部４１１）が、切替信号および間欠リセット信号を生成する処理手順の例を示すフローチャートである。同図の処理において、制御部４１１は、非同期検出信号を取得したか否かを判定する（ステップＳ１０１）。
【００５１】
非同期検出信号を取得していないと判定した場合（ステップＳ１０１：ＮＯ）、ステップＳ１０１へ戻る。
一方、非同期検出信号を取得したと判定した場合（ステップＳ１０１：ＹＥＳ）、制御部４１１は、図６を参照して説明したように切替信号の値（高／低）を切り替え、また、間欠リセット信号を時間Ｔ１２の間オンにする（ステップＳ１０２）。
そして、制御部４１１は、時間Ｔ１１の経過を待って（ステップＳ１０３）、ステップＳ１０１へ戻る。
【００５２】
図９は、タップ数制御回路４００（制御部４１１および係数変化判定部４１２）が、判定帰還型等化器１のタップ数（実際に動作させるタップ数）を設定する処理手順の例を示すフローチャートである。
タップ数制御回路４００は、非同期検出信号を取得している間（すなわち、復調器が搬送波非同期状態にある間）、同図の処理を行う。
【００５３】
一方、非同期検出信号を取得していない場合（すなわち、復調器が搬送波同期状態にある場合）、タップ数制御回路４００は、割込み処理にて図９の処理を終了する。復調器が搬送波同期状態にある間、制御部４１１は、判定帰還型等化器１のタップ数を、同期時のタップ数に設定する。例えば制御部４１１は、同期時のタップ数として、最大のタップ数など所定のタップ数に設定する。あるいは上述したように、制御部４１１が、係数変化判定部４１２の判定結果と判定帰還型等化器１の出力に含まれる誤差とに応じて、タップ数を増減させるようにしてもよい。
【００５４】
図９の処理において、制御部４１１は、間欠リセット信号がオンか否かを判定する（ステップＳ２０１）。この間欠リセット信号は、図１０のステップＳ１０２において時間Ｔ１２の間オンに設定され、それ以外のタイミングではオフに設定される。特に、非同期検出信号が出力されてタップ制御回路４００が図９の処理を開始するタイミングでは、間欠リセット信号はオンに設定されている。
【００５５】
間欠リセット信号がオンであると判定した場合（ステップＳ２０１：ＹＥＳ）、制御部４１１は、非同期時におけるタップ数の初期設定（再設定）を行う（ステップＳ２１１）。より具体的には制御部４１１は、図６を参照して説明したように、切替信号の値に応じて、フィードフォワードタップ数およびフィードバックタップ数の一方をｍに設定し他方をｎに設定する。
その後、時間Ｔ２１の経過を待って（ステップＳ２３１）、ステップＳ２０１へ戻る。
【００５６】
一方、ステップＳ２０１において、間欠リセット信号がオフであると判定した場合（ステップＳ２０１：ＮＯ）、係数変化判定部４１２は、判定帰還型等化器１のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する（ステップＳ２２１）。例えば上述したように、係数変化判定部４１２は、積分器３００が出力するタップ係数の現在値と、記憶部４１３が記憶しているタップ係数の前回値との相関をとって、相関値が所定の閾値よりも大きい場合に、タップ係数の変化が大きいと判定する。
【００５７】
次に、制御部４１１は、係数変化判定部４１２の判定結果に基づいて、フィードフォワードタップ数を増減させる（ステップＳ２２１）。具体的には、図７を参照して説明したように、ステップＳ２２１において係数変化判定部４１２が、タップ係数の変化が大きいと判定した場合、制御部４１１は、フィードフォワードタップ数を１減少させる。一方、係数変化判定部４１２が、タップ係数の変化が大きくないと判定した場合、制御部４１１は、フィードフォワードタップ数を１増加させる。
【００５８】
ステップＳ２２１の後、ステップＳ２３１へ進む。すなわち、時間Ｔ２１の経過を待ってステップＳ２０１へ戻る。
なお、ステップＳ２２１は、本実施形態における係数変化判定ステップの例に該当する。また、ステップＳ２１１とステップＳ２２２との組み合わせは、本実施形態における制御ステップの例に該当する。
【００５９】
図１０は、復調器の搬送波非同期状態において制御部４１１が再設定するタップ数の初期値の、もう１つの例を示す説明図である。図１０の例では、フィードフォワードタップ数初期値とフィードバックタップ数初期値とが共にｍとなるタイミングがある点で、図６の例と異なる。
例えば、制御部４１１は、切替信号の値が３回切り替わる毎に、フィードフォワードタップ数初期値とフィードバックタップ数初期値とを共にｍにする。
【００６０】
このように、制御部４１１は、フィードフォワードタップ（タップ２２−１〜２２−４）のうち実際に動作するタップ数、および、フィードバックタップ（タップ２２−６〜２２−９）のうち実際に動作するタップ数の何れも、タップ数に設定する値として与えられる大小２つの数（ｍおよびｎ）のうち小さいほうの値（ｍ）に設定する。これにより、前段タップ係数、後段タップ係数共に成長を速めることができる。
【００６１】
図１１は、前段タップ係数と後段タップ係数が共に成長した状態の例を示す説明図である。同図の縦軸はタップ係数の値を示す。同図の例では、前段タップ係数Ｃ−４〜Ｃ−２、センタータップ係数Ｃ０、後段タップ係数Ｃ１〜Ｃ３が、それぞれ成長して正の値を取っている。
例えば、伝播路でのフェージングに加えて機器の周波数特性の影響による符号間干渉が発生した場合、図１１の例のように前段タップ係数、後段タップ係数共に０でない値を設定する必要が生じ得る。
そこで、図１０の例のように、制御部４１１が、フィードフォワードタップ数、フィードバックタップ数共に小さい値に設定することで、前段タップ係数、後段タップ係数共に成長を速め、より速やかに適切なタップ係数にすることができる。
【００６２】
以上のように、係数変化判定部４１２は、判定帰還型等化器１のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する。そして、制御部４１１は、復調器の搬送波非同期状態において、フィードフォワードタップ（タップ２２−１〜２２−４）のうち実際に動作するタップ数と、フィードバックタップ（タップ３２−１〜３２−４）のうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、これらタップ数の少なくともいずれか一方を、係数変化判定部４１２の判定結果に応じて増減させる。
【００６３】
これにより、タップ数制御回路４００では、判定帰還型等化器１の引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立させることができる。
より具体的には、タップ係数の変化が大きいと係数変化判定部４１２が判定した場合、制御部４１１がタップ数を少なくすることでタップ係数の成長を速めて、適切なタップ係数により速く到達させることができ、もって、判定帰還型等化器１の引き込み特性を改善させることができる。
また、タップ係数の変化が大きくないと係数変化判定部４１２が判定した場合、制御部４１１がタップ数を多くすることで、判定帰還型等化器１はより精密に等化を行うことができる。これにより、搬送波同期時における、等化後信号と、推定される送信信号との誤差を低減させることができる。
【００６４】
また、制御部４１１は、復調器の搬送波同期状態において、係数変化判定部４１２の判定結果と判定帰還型等化器１の出力に含まれる誤差とに応じて、実際に動作するタップ数を増減させる。
これにより、タップ数制御回路４００では、フェージングの変化に対してタップ数を減少させてタップ係数の追従性を高めることができ、この点において、等化特性の劣化を抑制することができる。
【００６５】
また、制御部４１１は、復調器の搬送波非同期状態における所定のタイミングで、フィードフォワードタップのうち実際に動作するタップ数、および、フィードバックタップのうち実際に動作するタップ数の何れも、タップ数に設定する値として与えられる大小２つの数のうち小さいほうの数に設定する。
これにより、タップ数制御回路４００では、前段タップ係数、後段タップ係数共に成長を速め、より速やかに適切なタップ係数にすることができる。
【００６６】
次に、本実施形態におけるタップ数制御回路４００の変形例について説明する。
図１２は、本変形例におけるタップ数制御回路４００の変形例である制御回路５００の機能構成を示す概略ブロック図である。同図において、制御回路５００は、制御部５１１と、係数変化判定部４１２と、記憶部４１３と、固有係数保持部５１４とを具備する。図１２において、図５の各部に対応して同様の機能を有する部分には同一の符号（４１２、４１３）を付して説明を省略する。
【００６７】
固有係数保持部５１４は、フェージングがない環境で測定された、復調器が有する周波数特性を等化するタップ係数を記憶する。固有係数保持部５１４は、記憶デバイスを用いて構成される。
制御部５１１は、復調器の搬送波非同期状態において、固有係数保持部５１４が記憶するタップ係数を、判定帰還型等化器１のタップ係数の初期値として再設定する。例えば、判定帰還型等化器１は、図６の例において間欠リセット信号がオンになったタイミングで、積分器３００−１〜３００−９の各々の値を０にリセットする処理に代えて、固有係数保持部５１４から読み出したタップ係数を積分器３００−１〜３００−９の各々に設定する。
これにより、制御部５１１では、タップ係数を０から成長させる場合よりも速やかに、適切なタップ係数に到達させ得る。
【００６８】
次に、図１３〜図１５を参照して、本発明の最小構成について説明する。
図１３は、本発明の最小構成におけるタップ数制御回路の機能構成を示す概略ブロック図である。同図において、タップ数制御回路４０は、制御部４１と、係数変化判定部４２とを具備する。
かかる構成において、係数変化判定部４２は、判定帰還型等化器のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する。そして、制御部４１は、復調器の搬送波非同期状態において、判定帰還型等化器におけるフィードフォワードタップのうち実際に動作するタップ数と、当該判定帰還型等化器におけるフィードバックタップのうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、これらタップ数の少なくともいずれか一方を、係数変化判定部４２の判定結果に応じて増減させる。
これにより、タップ数制御回路４０では、タップ数制御回路４００（図５）の場合と同様、判定帰還型等化器の引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立させることができる。
【００６９】
図１４は、本発明の最小構成における判定帰還型等化器の機能構成を示す概略ブロック図である。同図において、判定帰還型等化器５０は、複数のフィードフォワードタップ５１と、複数のフィードバックタップ５２と、制御部５３と、係数変化判定部５４とを具備する。
かかる構成において、係数変化判定部５４は、フィードフォワードタップ５１およびフィードバックタップ５２のタップ係数の所定時間における変化の大きさが所定の大きさより大きいか否かを判定する。そして、制御部５３は、復調器の搬送波非同期状態において、フィードフォワードタップ５１のうち実際に動作するタップ数と、フィードバックタップ５２のうち実際に動作するタップ数との大小関係を、所定の周期で交互に切り替え、かつ、これらタップ数の少なくともいずれか一方を、係数変化判定部５４の判定結果に応じて増減させる。
これにより、判定帰還型等化器５０では、タップ数制御回路４０（図１３）の場合と同様、判定帰還型等化器の引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立させることができる。
【００７０】
図１５は、本発明の最小構成における通信装置の機能構成を示す概略ブロック図である。同図において、通信装置６０は、判定帰還型等化器５０を具備する。判定帰還型等化器５０は、複数のフィードフォワードタップ５１と、複数のフィードバックタップ５２と、制御部５３と、係数変化判定部５４とを具備する。判定帰還型等化器５０の各部は図１４の各部と同様であり、同一の符号を付して説明を省略する。
図１４の場合と同様、図１５の通信装置６０では、判定帰還型等化器５０の引き込み特性の改善と、等化の精度の向上とを、より高い次元で両立させることができる。
【００７１】
ここで、図１６を参照して、図１５の通信装置６０について、判定帰還型等化器５０の周囲の、より具体的な構成例を示す。
図１６は、通信装置６０の機能構成を示す概略ブロック図である。同図において、通信装置６０は、判定帰還型等化器５０と、アンテナ６１と、無線受信部６２と、復調器６３と、同期外れ検出回路６４とを具備する。
【００７２】
通信装置６０は、受信機能を有する様々な通信装置であってよい。例えば、通信装置６０は、無線中継装置であってもよいし、通信端末装置であってもよい。
また、通信装置６０の全部が１つの筐体内に含まれていてもよいし、屋外ユニットと屋内ユニットとに分かれて配置されるなど、複数の装置として構成されていてもよい。
なお、図１６では、通信装置６０が、２次元（Ｉ、Ｑの２チャンネル）の通信を行う場合を例に説明するが、これに限らない。例えば、通信装置６０が１チャンネルの通信を行うようにしてもよい。この場合、通信装置６０が具備する判定帰還型等化器５０の数は１つでよい。
【００７３】
通信装置６０において、無線受信部６２は、アンテナ６１が受信する無線信号に対して周波数変換やアナログ／デジタル変換等の処理を行い、Ｉチャネル、Ｑチャネルそれぞれの信号を出力する。
判定帰還型等化器５０は、Ｉチャネル、Ｑチャネルそれぞれの信号に対して、遅延波成分の除去を行う。特に、判定帰還型等化器５０の各々は、同期外れ検出回路６４から同期外れ検出信号に応じて、上述したようにタップ数の調整を行う。
復調器６３は、判定帰還型等化器５０から出力されるＩチャネルの信号およびＱチャネルの信号を復調する。通信装置６０は、復調器６３の取得する復調信号に、必要に応じて冗長化符号の復号等の処理を行い、受信データとして出力する。通信装置６０は、例えば上位機器など他機器に受信データを送信する。
同期外れ検出回路６４は、復調器６３の同期外れを検出する。同期外れを検出すると、同期外れ検出回路６４は、判定帰還型等化器５０へ同期外れ信号を出力する。上述したように当該同期外れ信号は、判定帰還型等化器５０が、同期時／非同期時でのタップ数の切替を行うのに用いられる。
【００７４】
なお、タップ数制御回路４００や５００の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００７５】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００７６】
１  判定帰還型等化器
１１  ＦＦＥ部
１２、２４、３４  加算部
１３  判定器
１４  ＦＢＥ部
１５  タップ係数計算回路
２１、３１、１００  遅延回路
２２、３２  タップ
２３、３３  乗算器
２００  相関器
３００  積分器
４００、５００  制御回路
４１１、５１１  制御部
４１２  係数変化判定部
４１３  記憶部
５１４  固有係数保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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