(57)【要約】【課題】本発明は、半導体メモリのワード線アドレス・スキャンを実行するためのシステムおよび方法に関するものである。【解決手段】本発明は、アドレス・デコーダおよびワード線ドライブ回路をテストするための３つのスキャンを実行するシステムおよび方法を提供する。第１のスキャンは、１つのワード線のみが選択されるか否かを決定する。第２のスキャンは、ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否かを決定する。最後に、第３のスキャンは、正しいワード線が選択されたか否かを決定する。本発明は、３つのスキャンを全部または３つのスキャンの組合せを実行することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって、
前記システムは、
前記メモリ・アレイに関連するアドレスを受信し、デコードするように構成されたアドレス・デコーダと、
デコードそのものを試験する必要なく、１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと、
を具えるワード線アドレス・スキャン・システム。
【請求項２】
前記ワード線アドレス・スキャンは、前記アドレス・デコーダの出力に結合される低電圧スキャンであり、
ワード線信号が前記メモリ・アレイに入力する前に、前記アドレス・デコーダにおけるデコーダ異常を検出するように構成される、
請求項１に記載のシステム。
【請求項３】
前記ワード線アドレス・スキャン・システムは、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合される高電圧ワード線アドレス・スキャンであり、
ワード線信号が前記メモリ・アレイに入力する前に、前記アドレス・デコーダまたは前記ワード線ドライバにおける異常を検出するように構成される、
請求項１に記載のシステム。
【請求項４】
前記ワード線アドレス・スキャン・システムは、前記メモリ・アレイのワード線の端に結合にされる、または、分割したワード線構造の場合、サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり、
前記アドレス・デコーダ、前記ワード線ドライバ、または、前記メモリ・アレイの前記ワード線における異常を検出するように構成される、
請求項１に記載のシステム。
【請求項５】
前記ワード線アドレス・スキャンは、前記アドレス・デコーダの出力に結合されるワイヤードＯＲ回路をさらに具え、
１つ以上のデコーダ出力のスイッチングを検出するように構成される、
請求項１に記載のシステム。
【請求項６】
前記ワイヤードＯＲ回路のバイアスは、１つのワード線の選択を検出するために設定される、
請求項５に記載のシステム。
【請求項７】
前記ワイヤードＯＲ回路のバイアスは、少なくとも２つのワード線の選択を検出するために設定される、
請求項５に記載のシステム。
【請求項８】
遅延タイミング発生器をさらに具え、
前記遅延タイミング発生器のトリガは、前記メモリのアドレス入力に接続され、前記遅延タイミング発生器の出力は、前記ワイヤードＯＲ回路の出力と比較され、
前記遅延タイミング発生器は、前記システムのタイミングを変化させ、ワード線の端が所定の時間内に保たれるか否かを決定するように構成される、
請求項５に記載のシステム。
【請求項９】
前記アドレス・デコーダの入力に結合され、専用のシステム・トリガ信号なしで、アドレス・スキャン試験を可能にするように構成されたアドレス移行検出器をさらに具える、
請求項８に記載のシステム。
【請求項１０】
前記メモリ・アレイの各ワード線の端に結合され、より高いワード線電圧を、前記システムが集積されるチップの論理領域に互換性を持つ電圧レベルに変換するように構成されたダウンシフト回路と、
前記ダウンシフト回路の出力に結合され、選択されたワード線からアドレスを生成するように構成されたエンコーダと、
前記アドレス・デコーダの入力および前記エンコーダの出力に結合され、正しいワード線がデコードされたか否かを確認するように構成された比較回路と、
をさらに具える、
請求項１に記載のシステム。
【請求項１１】
メモリ・アレイに対する１または複数のデコーダ出力のスイッチングを検出するワード線アドレス・スキャン・システムであって、
デコードそのものを試験する必要はなく、
前記システムは、
１つのワード線のみが選択されるか否かを決定するように構成された第１のスキャン回路と、
ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否かを決定するように構成された第２のスキャン回路と、
正しいワード線が選択されたか否かを決定するように構成された第３のスキャン回路と、
を具え、
前記第１のスキャン回路、前記第２のスキャン回路および前記第３のスキャン回路は、個別にまたは様々な組合せで実行される、
ワード線アドレス・スキャン・システム
【請求項１２】
前記第１、第２および第３のスキャン回路のうちの少なくとも１つは、アドレス・デコーダの出力に結合されるとともに、ワード線ドライバの入力に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のシステム。
【請求項１３】
少なくとも１つのスキャン回路は、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のシステム。
【請求項１４】
少なくとも１つのスキャン回路は、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のシステム。
【請求項１５】
少なくとも１つのスキャンは、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるダウンシフト回路を用いて実施される、
請求項１１に記載のシステム。
【請求項１６】
ワード線アドレス・スキャンのための、メモリ・アレイに対する１または複数のデコーダ出力のスイッチングを検出する方法であって、
デコードそのものを試験する必要はなく、
前記方法は、
１つのワード線のみが選択されるか否かを試験するための第１のスキャンを提供するステップと、
ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否かを試験するための第２のスキャンを提供するステップと、
正しいワード線が選択されたことを試験するための第３のスキャンを提供するステップと、
を含む方法。
【請求項１７】
全ての３つのスキャンは、全部一緒に試験される、
請求項１６に記載の方法。
【請求項１８】
前記３つのスキャンは、個別に試験される、
請求項１６に記載の方法。
【請求項１９】
少なくとも１つのスキャンは、アドレス・デコーダの出力に結合されるとともに、ワード線ドライバの入力に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【請求項２０】
少なくとも１つのスキャンは、高電圧のスキャンであり、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【請求項２１】
少なくとも１つのスキャンは、高電圧のスキャンであり、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ内のアドレス・デコーダおよびワード線ドライバの検査のための方法および装置に関するものである。本発明は、より詳しくは、高い信頼性のアドレスをデータ出力経路に提供するための方法および装置に関するものである。
【背景技術】
【０００２】
メモリ、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および不揮発性メモリ（ＮＶＭ）は、典型的に、データ・ビットを表す電荷を格納可能な複数のメモリ・セルを具える。これらのメモリ・セルは、しばしば、交差する行または列のアレイに配置される。従来から、メモリ・セルの各行に隣接して伸びる線はワード線と呼ばれ、メモリ・セルの各列に隣接して伸びる線はビット線と呼ばれている。起動電圧をこれらのワード線およびビット線に選択的に印加することによって、メモリ・セルはアクセス可能である。一般に、ワード線は、メモリ・セルを起動し、ビット線は、データを起動メモリ・セルに供給する、または、データを起動メモリ・セルから取り出す。
【０００３】
メモリ・セルに対する読み出しまたは書き込み機能は、ワード線ドライバによって起動電圧をワード線に印加することによって実行される。起動電圧がワード線に印加されるとき、データを起動メモリ・セルに書き込む、または、データを起動メモリ・セルから取り出すビット線をイネーブルにし、メモリ・セル内の特定の回路が動作する。典型的には、ワード線ドライバは、正の電圧レベルをワード線に印加し、ワード線を起動する。
【０００４】
図１は、従来のワード線アドレス・スキャン・システム１００のハイレベルな図を示す。従来のアドレス・スキャンは、アドレスを受信するためのアドレス・デコーダ１０４と、アドレスに対応するデータを格納するためのメモリ・アレイ１０８と、メモリ・アレイ１０８から読み出され、入力アドレスの関数であるデータと予測データとを比較するための比較データ・モジュール１０９と、を具える。
【０００５】
従来のワード線アドレス・スキャン・システムには、いくつかの不利な点がある。例えば、アドレス・デコーダの電圧レベルとメモリ・アレイの電圧レベルとは、メモリ技術に応じて大きく異なる場合がある。これは、より高い電圧によってドライブされるフローティングゲートを有するトランジスタを用いるフラッシュのような特定の不揮発メモリに特に当てはまる。しばしば、電圧をシフトアップし、ワード線をより高い電圧にドライブするための追加回路が必要となる。特定のメモリ・アドレス回路およびワード線ドライブ回路を試験することは、関係する電圧ミスマッチのため困難な場合がある。
【０００６】
さらに、従来のワード線アドレス・スキャン・システムは、メモリ・セルのワード線が正しく選択されるか、ワード線電圧が所定の短期間内に目標電圧まで上昇するか、他のワード線が同時に選択されていないか、を個々にもまたは組合せても試験することはない。１つの試験パラメータ、または、２つまたは３つの試験パラメータの組合せの試験を可能にするワード線アドレス・スキャン・システムを有することが望ましい。
【０００７】
従来のワード線アドレス・スキャン・システムのさらなる不利な点は、上記のリストされた試験パラメータのための高速の「災害チェック」であって、低コストおよび高速で実施可能であり、現在のシステムを妨げることなくシステム動作中に永久に用いることもできる高速の「災害チェック」が欠けていることである。これは、特に安全用途に重要である。例えば、全部のアドレス・エンコードおよびデコード回路を含む必要のないクイック・チェック用の安全用途において、単一のワード線が選択され、２以上が選択されていないかを試験するワード線アドレス・スキャンを有することが望ましい。
【０００８】
従来のワード線アドレス・スキャン・システムは、コストおよび複雑さを著しく増加させずに、これらの不利な点に対処するには不十分である。従って、フラッシュメモリのワード線アドレス回路のいくつかの試験を提供するワード線アドレス・スキャン・システムおよび方法の要求が存在し、いくつかの試験とは、１つのワード線のみが選択されるか否か、正しいワード線が選択されるか否か、ワード線電圧が特定の期間内に上昇するか否かの試験を含む。さらに、特に安全用途の間の災害チェックとして、これらの試験の１つのみまたは組合せを可能にするシステムの要求が存在する。
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明は、１つのワード線のみが所定のメモリ・アレイ内で選択されるか否か、正しいワード線が選択されたか否か、ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否か、を試験するシステムおよび方法に提供する。本発明は、これらのパラメータの１つのみ、または、これらのうちの２つまたは３つの組合せを試験することができる。
【００１０】
より詳しくは、本発明の一態様に従って、ワード線アドレス・スキャンを実行するシステムは、メモリ・アレイに関連するアドレスを受信し、デコードするように構成されたアドレス・デコーダと、デコードそのものを試験する必要なく、１または複数のデコーダ出力のスイッチングを検出するためのワード線アドレス・スキャンと、を具える。一実施形態では、ワード線アドレス・スキャンは、１つ以上のデコーダ出力のスイッチングを検出し、アドレス・デコーダの出力に結合されたワイヤードＯＲ回路を具える。一実施形態では、ワイヤードＯＲ回路のバイアスは、１つのワード線または２以上のワード線の選択を検出するように調整可能である。一実施形態では、ワード線信号がメモリ・アレイに入力する前、ワード線アドレス・スキャン・システムは、アドレス・デコーダにおける異常を検出するように構成される低電圧スキャンとすることができる。他の実施形態では、ワード線アドレス・スキャン・システムは、ワード線ドライバの出力に結合されるとともに、メモリ・アレイの入力に結合され、ワード線信号がメモリ・アレイに入力する前に、アドレス・デコーダまたはワード線ドライバにおける異常を検出するように構成される高電圧ワード線アドレス・スキャンとすることもできる。さらに他の実施形態では、ワード線アドレス・スキャンは、メモリのワード線の端に結合され、アドレス・デコーダ、ワード線ドライバ、または、メモリ・アレイのワード線における異常を検出するように構成される高電圧ワード線アドレス・スキャンとすることもできる。
【００１１】
ワード線アドレス・スキャン・システムは、ワイヤードＯＲ回路の出力に結合されるタイミング検査回路をさらに具えることができ、タイミング検査回路は、システムのタイミングを変化させ、ワード線の端が所定時間内に保たれる（brought up）されているか決定し、プレアドレス・デコーダは、アドレス・デコーダの入力に結合され、アドレス移行検出を可能にするように構成される。システムは、システムの出力に結合されるエンコーダと、アドレス・デコーダの入力およびエンコーダの出力に結合され、アドレス異常検出と、データ異常検出および修正と、の分離を可能にするように構成される比較回路と、を具える。
【００１２】
本発明のさらなる特徴、態様および利点は、以下の詳細な説明および添付の図面から明らかになる。
【００１３】
添付の図面は、本発明をさらに理解するために提供され、本願明細書に組み込まれ、本願明細書の一部を構成する。図面は、本発明の実施形態を例示し、詳細な説明とともに本発明の原則を説明するのに役立つ。本発明の他の実施形態および多数の本発明の意図された利点は、以下の詳細な説明を参照することでよりよく理解できる。
【図面の簡単な説明】
【００１４】
【図１】従来技術に見られる従来のワード線アドレス・スキャンのハイレベル・ブロック図を示す。
【図２】本発明の一実施形態に従うワード線アドレス・スキャン・システム２００のハイレベルな図を示す。
【図３】本発明の一実施形態に従うワード線アドレス・スキャン・システム３００のブロック図の一例を示す。
【図４】本発明の一実施形態に従うワード線アドレス・スキャン・システム４００のブロック図の一例を示す。
【図５】本発明の他の実施形態に従うワード線アドレス・スキャン・システム５００のブロック図の一例である。
【図６】本発明の他の実施形態に従うワード線アドレス・スキャン・システム６００のブロック図の一例である。
【図７】本発明の一実施形態に従うワード線アドレス・スキャン７００の実行方法のフローチャート図の一例である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明では、本願発明の一部を形成する添付図面を参照し、本願発明が実践可能な特定の実施形態を単に一例として参照する。本発明の要旨を逸脱しない範囲で、他の実施形態が利用可能であり、構造的な変化または他の変化も可能であることを理解すべきである。それゆえ、以下の詳細な説明は限定的に解釈してはならないし、本発明の範囲は添付の請求の範囲によって定義されるものである。
【００１６】
図２Ａ、図２Ｂおよび図２Ｃは、本発明の３つの実施形態に従うワード線アドレス・スキャン・システムのハイレベルな図を示す。これらの実施形態では、ワード線アドレス・スキャン・システム２００は、アドレス・デコーダ２０４、ワード線アドレス・スキャン２０６、ワード線ドライバ２０７およびメモリ・アレイ２０８を含む。アドレス・デコーダ２０４は、２倍のアドレス線（例えばａ０、ａ０＃、ａ１、ａ１＃、ａ２、ａ２＃…、ａｎ、ａｎ＃である）の特定のサブセットに結合される従来の標準アドレス・デコーダとすることができ、論理「ハイ」レベルにあるこれらのアドレス線の特定のサブセットがアドレスを定める。
【００１７】
図２Ａに示される第１実施形態では、ワード線アドレス・スキャン２０６Ａは、アドレス・デコーダ２０４Ａの出力に結合されるとともに、ワード線ドライバ２０７Ａ（およびメモリ・アレイ２０８Ａ）の入力に結合される低電圧ワード線アドレス・スキャンであり、ワード線信号がメモリ・アレイ２０８Ａに入力する前にアドレス・デコーダ２０４Ａにおける異常を検出するように構成される。この低電圧ワード線アドレス・スキャン２０６Ａは、「ワード線」モードまたは「セクタ」モードで動作することができる。
【００１８】
図２Ｂに示される第２実施形態では、代替例として、ワード線アドレス・スキャン２０６Ｂは、ワード線ドライバ２０７Ｂの出力に結合されるとともに、メモリ・アレイ２０８Ｂの入力に結合される高電圧ワード線アドレス・スキャンであり、ワード線信号がメモリ・アレイ２０８Ｂに入力する前に、アドレス・デコーダ２０４Ｂまたはワード線ドライバ２０７Ｂにおける異常を検出するように構成される。高電圧ワード線アドレス・スキャン２０６Ｂは、「ワード線」モードまたは「セクタ」モードで動作することができる。
【００１９】
図２Ｃに示される第３実施形態では、ワード線アドレス・スキャン２０６Ｃは、メモリ・アレイ２０８Ｃ内のワード線の端に結合される高電圧ワード線アドレス・スキャンであり、アドレス・デコーダ２０４Ｃ、ワード線ドライバ２０７Ｃ、または、メモリ・アレイ２０８Ｃのワード線における異常を検出するように構成される。
【００２０】
図３は、本発明の一実施形態に従うワード線アドレス・スキャン・システムのブロック図の一例を示す。ワード線アドレス・スキャン・システム３００は、アドレス・デコーダ３０４、冗長選択回路３０５および低電圧ワード線アドレス・スキャン３０６を具える。アドレス・デコーダ３０４は、従来の標準アドレス・デコーダとすることができ、「ワード線」デコーダまたは「セクタ」デコーダとすることもできる。アドレス・デコーダ３０４の出力に結合される冗長選択回路３０５を用いて、メモリ・アレイ用の冗長情報を選択、非選択、または、プログラムする。例えば、冗長選択回路３０５は、（例えばワード線が壊れていて、使用すべきでない場合）ワード線選択をマスキングすることができ、または、冗長なワード線を選択することができる。
【００２１】
本発明の一実施形態では、低電圧ワード線アドレス・スキャン３０６は、「ワイヤードＯＲ」回路を具えることができ、このワイヤードＯＲ回路は、冗長選択回路３０５の出力に結合され、１つ以上のデコーダ出力のスイッチングを検出するように構成される。他の実施形態では、ワイヤードＯＲ回路３０６は、アドレス・デコーダ３０４の出力に結合することもできる。
【００２２】
一実施形態では、「ワイヤードＯＲ」３０６のＰＭＯＳトランジスタの電圧バイアスは、１つのＮＭＯＳトランジスタが、インバータのスイッチング・ポイント未満にライン全体をプルダウンするのに十分であり、少なくとも１つのワード線が選択されたことを検出できるように設定可能である。他の実施形態では、ＰＭＯＳトランジスタのバイアス電流は、その抵抗を変化させ、インバータのスイッチング・ポイント未満にライン全体をプルダウンする２以上のＮＭＯＳトランジスタを必要とするように調整可能である。本発明のこの実施形態では、２以上のワード線が選択される場合、エラーを容易に検出することができる。このように、１または複数のデコーダ出力のスイッチングを検出することによって、また、２以上のワード線が選択されたか否かを検出することによって、本発明は、有利なことに、ワード線アドレスを試験するためのより効率的な機構を提供し、メモリ・アレイ全体を読み出し、出力を確認する必要を回避することによって時間を節約することができる。むしろ、本発明は、セクタまたはワード線アドレスをスキャンし、１または複数のワード線のみが選択されたか否かを確認する。
【００２３】
さらに、周知のように、メモリ・アレイは、通常、メモリがセクタに分けられる階層を有し、各セクタは、一定数のワード線を含む。本発明の一実施形態では、セクタ・アドレスのみがスキャンされる「セクタ」モードで動作することもできる。本発明の他の実施形態では、全てのワード線（例えば３２、６４以上）を介して動作することもできる。
【００２４】
図４は、本発明の一実施形態に従うワード線アドレス・スキャン・システムのブロック図の一例を示す。図４のワード線アドレス・スキャン・システム４００は、アドレス・デコーダ４０４、冗長選択回路４０５、ワード線ドライバ４０７、メモリ・アレイ４０８、「ワイヤードＯＲ」回路４０６およびタイミング検査回路４１０を具える。
【００２５】
一実施形態では、ワード線ドライバ４０７は、より高いワード線負荷をドライブ可能にするインバータのチェーンである。ワード線のより高い電圧が必要な場合、ワード線ドライバ４０７は、レベルシフタおよび他の電圧領域におけるインバータを含むことができる。ワード線ドライバ４０７は、メモリ・アレイ４０８に入力する前に、ワード線信号の電圧を論理電圧領域より高い電圧、例えば３．５Ｖまたは４Ｖにドライブする。一実施形態では、「ワイヤードＯＲ」回路４０６は、論理供給電圧に接続されたソースおよび調節可能なゲート電圧を有するＰＭＯＳトランジスタ４１２を具えることができる。ＰＭＯＳトランジスタ４１２のドレインは、複数の（高電圧）ＮＭＯＳトランジスタ４１４に接続され、ＮＭＯＳトランジスタ４１４のドレインは、全てが一緒に接続され（「ワイヤードＯＲ」を形成し）、ＮＭＯＳトランジスタ４１４のゲートは、個々のワード線に接続されている。ＰＭＯＳトランジスタ４１２およびＮＭＯＳトランジスタ４１４の共通ノードは、通常のＣＭＯＳインバータ４１６に供給されている「ワイヤードＯＲ」の出力である。ＮＭＯＳトランジスタ４１４は、ワード線からの高い入力電圧を維持することができ、より高い電圧（例えば４．２Ｖ）を有する、選択された単一のワード線は、１つのＮＭＯＳトランジスタ４１４を「オン」状態に選択し、論理供給（電源）から、ＰＭＯＳ４１２およびＮＭＯＳ（４１４の１つ）を介してグラウンドまでの電流路を可能にする。ＰＭＯＳトランジスタ４１２のバイアス電圧に応じて、インバータ４１６の入力をプルダウンする１つのＮＭＯＳトランジスタで十分な場合がある。この場合、論理「ハイ」信号が、インバータ４１６の出力に存在する。
【００２６】
メモリ・アレイ４０８に入力するワード線信号をワード線アドレス・スキャン４０６によって検出すると、タイミング検査回路４１０は、ワード線アドレス・スキャン４０６の結果（インバータ４１６の出力）をストローブする。一実施形態では、ワード線アドレス・スキャン４０６からの出力信号は、フリップフロップ４１０によってストローブすることができる。フリップフロップ４１０のトリガ信号は、アドレス・デコーダ４０４によって時間遅延回路を用いて生成され、メモリ・アレイ４０８のワード線立ち上がり時間を考慮する。
【００２７】
他の実施形態では、「ワイヤードＯＲ」回路４０６の出力は、レジスタ（フリップフロップ）４１０に供給され、値を（同期設計の通常動作として）記録することもできるし、一定数のクロックサイクルの後に、「ワイヤードＯＲ」の出力を記録することもできる。フリップフロップ４１０のイネーブル信号は、カウンタによって異なるタイミングを確認するように制御可能である。このように、クロックサイクルの調整を可能にすることによって、本発明は、有利なことに、システムのタイミングを変化させ、ワード線の端が所定の時間内に（所定電圧に、例えば、ターゲット電圧に）保たれるか否かを確認する能力を提供する。
【００２８】
図５は、本発明の他の実施形態に従うワード線アドレス・スキャン・システム５００のブロック図の一例である。図５のワード線アドレス・スキャン・システム５００は、アドレス・デコーダ５０４、冗長選択回路５０５、ワード線ドライバ５０７、メモリ・アレイ５０８、「ワイヤードＯＲ」論理５０６およびシステム・プレアドレス・デコーダ５１２を、アドレス移行検出器とともに具える。同期アドレス・チャネル信号が利用できる場合、アドレス移行検出器は必要ではない。
【００２９】
図５の実施形態では、本発明は、システム・プレアドレス・デコーダ５１２から受信する信号と、「ワイヤードＯＲ」５０６から受信する信号と、を比較する。立ち上がりエッジは、アドレスが変化するときにシステム・プレアドレス・デコーダ５１２の出力で形成される。立ち上がりエッジは、ワード線がＶ＿ｄｅｔｅｃｔと端で交差するときにもまた形成される。Ｖ＿ｄｅｔｅｃｔは、１つのＮＭＯＳトランジスタがワード線をプルダウンし、「ワイヤードＯＲ」論理５０６内のインバータを反転（フリップ）するのに必要な電圧である。
【００３０】
本発明は、オシロスコープ（ピコパッド、外部のパッド）によって、または、デジタル手段（例えばタイマ／カウンタのトリガおよびタイマの停止）によって両方のエッジを比較する。システム５００は、アドレス変化時の立ち上がりエッジと、ワード線がＶ＿ｄｅｔｅｃｔと端で交差するときの立ち上がりエッジと、を比較し、「ワイヤードＯＲ」回路５０６の出力からの信号が、アドレス変化後の所定の時間の間ハイであるか否かを決定する。このように、本発明は、有利には、アドレス移行検出を提供し、メモリ・アレイが外部制御を必要とせずに自身を試験することができる。
【００３１】
図６は、本発明の他の実施形態に従うワード線アドレス・スキャン・システムのブロック図の一例である。図６のワード線アドレス・スキャン・システム６００は、アドレス・デコーダ６０４、冗長選択回路６０５、ワード線ドライバ６０７、メモリ・アレイ６０８、電圧レベルシフタ（「ダウンシフト」）６０６、エンコーダ６１４および比較回路６１８を具える。一実施形態では、電圧レベルシフタ６０６は、ゲートのより高い電圧を維持することができるＮＭＯＳトランジスタを用いたインバータとすることができる。このＮＭＯＳトランジスタのゲートはワード線電圧に接続され、この回路を用いて、より高い電圧領域のハイ／ロウをより低い電圧領域（例えばコア論理デバイスのため）のハイ／ロウに変換する。
【００３２】
本実施形態では、ワード線の端のインバータの出力は、アドレスをエンコードする「Ｎのうちの１つの」エンコーダに供給され、当初のアドレスと比較され、アドレス異常検出とデータ異常検出および修正とを分離可能にする。このように、図６の本発明のシステムによって、アドレス・デコーダが適切に動作し、正しいワード線が選択されることを検査することができる。
【００３３】
図７は、本発明の一実施形態に従うワード線アドレス・スキャン７００のための方法のフローチャート図の一例である。明確にするため、方法７００は、図２〜図６に記載されているシステムの内容に合わせて記載されている。しかしながら、他の実施形態では、他の構成を用いることもできる。さらに、他の実施形態では、本実施形態に記載のステップを異なる順番で実行することもできるし、本実施形態に記載されている以外の追加のステップおよび／または異なるステップを実行することもできる。
【００３４】
ステップ７０２において、１つのワード線のみが選択されるか否かを決定するための第１のスキャンを提供する。ステップ７０４において、目標電圧レベルまでのワード線立ち上がり時間が所定の時間内にあるか否かを決定するための第２のスキャンを提供する。ステップ７０６において、正しいワード線が選択されたか否かを決定するための第３のスキャンを提供する。本発明の一実施形態に従って、ステップ７０８において、３回のスキャン全ては、一緒に試験可能である。他の実施形態では、ステップ７０８において、３回のスキャンは、別々に試験可能である。本発明の一実施形態では、少なくとも１つのスキャンは、アドレス・デコーダの出力に結合されているとともに、ワード線ドライバの入力に結合されているワイヤードＯＲ回路を用いて行われる（図２Ａ）。他の実施形態では、少なくとも１つのスキャンは、ワード線ドライバの出力に結合されているとともに、メモリ・アレイの入力に結合されているワイヤードＯＲ回路を用いて行われる（図２Ｂ）。また他の実施形態では、少なくとも１つのスキャンは、メモリ・アレイのワード線の端に結合されている「ワイヤードＯＲ」回路を用いて行われる（図２Ｃ）。
【００３５】
本願明細書では、特定の実施形態が例示および記載されてきたが、当業者によって、本発明の要旨を逸脱しない範囲で、様々な代替実施態様および／または等価実施態様が、例示および記載されてきた特定の実施形態と置換可能であるということを認識されたい。本願は、本願明細書に記載の特定の実施形態の任意の適応または変更をカバーすることを意図している。それゆえ、本願は、請求項およびその等価物のみによって制限されることを意図している。
【図１】
2015118728.tif 000003
【図２】
2015118728.tif 000004
【図７】
2015118728.tif 000005
【図３】
2015118728.tif 000006
【図４】
2015118728.tif 000007
【図５】
2015118728.tif 000008
【図６】
2015118728.tif 000009
【手続補正書】
【提出日】平成26年12月24日(2014.12.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって、
前記ワード線アドレス・スキャン・システムは、
前記メモリ・アレイに関連するアドレスを受信し、デコードするように構成されたアドレス・デコーダと、
デコードそのものを試験する必要なく、１または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと、
を具えるワード線アドレス・スキャン・システム。
【請求項２】
前記ワード線アドレス・スキャンは、前記アドレス・デコーダの出力に結合される低電圧スキャンであり、
ワード線信号が前記メモリ・アレイに入力する前に、前記アドレス・デコーダにおけるデコーダ異常を検出するように構成される、
請求項１に記載のワード線アドレス・スキャン・システム。
【請求項３】
前記ワード線アドレス・スキャンは、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合される高電圧ワード線アドレス・スキャンであり、
ワード線信号が前記メモリ・アレイに入力する前に、前記アドレス・デコーダまたは前記ワード線ドライバにおける異常を検出するように構成される、
請求項１に記載のワード線アドレス・スキャン・システム。
【請求項４】
前記ワード線アドレス・スキャンは、前記メモリ・アレイのワード線の端に結合にされる、または、分割したワード線構造の場合、サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり、
前記アドレス・デコーダ、前記ワード線ドライバ、または、前記メモリ・アレイの前記ワード線における異常を検出するように構成される、
請求項１に記載のワード線アドレス・スキャン・システム。
【請求項５】
前記ワード線アドレス・スキャンは、前記アドレス・デコーダの出力に結合されるワイヤードＯＲ回路をさらに具え、
１つ以上のデコーダ出力のスイッチングを検出するように構成される、
請求項１に記載のワード線アドレス・スキャン・システム。
【請求項６】
前記ワイヤードＯＲ回路のバイアスは、１つのワード線の選択を検出するために設定される、
請求項５に記載のワード線アドレス・スキャン・システム。
【請求項７】
前記ワイヤードＯＲ回路のバイアスは、少なくとも２つのワード線の選択を検出するために設定される、
請求項５に記載のワード線アドレス・スキャン・システム。
【請求項８】
遅延タイミング発生器をさらに具え、
前記遅延タイミング発生器のトリガは、前記メモリのアドレス入力に接続され、前記遅延タイミング発生器の出力は、前記ワイヤードＯＲ回路の出力と比較され、
前記遅延タイミング発生器は、前記ワード線アドレス・スキャン・システムのタイミングを変化させ、ワード線の端が所定の時間内に保たれるか否かを決定するように構成される、
請求項５に記載のワード線アドレス・スキャン・システム。
【請求項９】
前記アドレス・デコーダの入力に結合され、専用のシステム・トリガ信号なしで、アドレス・スキャン試験を可能にするように構成されたアドレス移行検出器をさらに具える、
請求項８に記載のワード線アドレス・スキャン・システム。
【請求項１０】
前記メモリ・アレイの各ワード線の端に結合され、より高いワード線電圧を、前記ワード線アドレス・スキャン・システムが集積されるチップの論理領域に互換性を持つ電圧レベルに変換するように構成されたダウンシフト回路と、
前記ダウンシフト回路の出力に結合され、選択されたワード線からアドレスを生成するように構成されたエンコーダと、
前記アドレス・デコーダの入力および前記エンコーダの出力に結合され、正しいワード線がデコードされたか否かを確認するように構成された比較回路と、
をさらに具える、
請求項１に記載のワード線アドレス・スキャン・システム。
【請求項１１】
メモリ・アレイに対する１または複数のデコーダ出力のスイッチングを検出するワード線アドレス・スキャン・システムであって、
デコードそのものを試験する必要はなく、
前記ワード線アドレス・スキャン・システムは、
１つのワード線のみが選択されるか否かを決定するように構成された第１のスキャン回路と、
ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否かを決定するように構成された第２のスキャン回路と、
正しいワード線が選択されたか否かを決定するように構成された第３のスキャン回路と、
を具え、
前記第１のスキャン回路、前記第２のスキャン回路および前記第３のスキャン回路は、個別にまたは様々な組合せで実行される、
ワード線アドレス・スキャン・システム
【請求項１２】
前記第１、第２および第３のスキャン回路のうちの少なくとも１つは、アドレス・デコーダの出力に結合されるとともに、ワード線ドライバの入力に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のワード線アドレス・スキャン・システム。
【請求項１３】
前記第１、第２および第３のスキャン回路のうちの少なくとも１つは、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のワード線アドレス・スキャン・システム。
【請求項１４】
前記第１、第２および第３のスキャン回路のうちの少なくとも１つは、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるワイヤードＯＲ回路を具える、
請求項１１に記載のワード線アドレス・スキャン・システム。
【請求項１５】
前記第１、第２および第３のスキャン回路のうちの少なくとも１つのスキャンは、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるダウンシフト回路を用いて実施される、
請求項１１に記載のワード線アドレス・スキャン・システム。
【請求項１６】
ワード線アドレス・スキャンのための、メモリ・アレイに対する１または複数のデコーダ出力のスイッチングを検出する方法であって、
デコードそのものを試験する必要はなく、
前記方法は、
１つのワード線のみが選択されるか否かを試験するための第１のスキャンを提供するステップと、
ワード線の目標電圧レベルまでの立ち上がり時間が、所定期間内にあるか否かを試験するための第２のスキャンを提供するステップと、
正しいワード線が選択されたことを試験するための第３のスキャンを提供するステップと、
を含む方法。
【請求項１７】
前記第１、第２および第３のスキャンは、全部一緒に試験される、
請求項１６に記載の方法。
【請求項１８】
前記第１、第２および第３のスキャンは、個別に試験される、
請求項１６に記載の方法。
【請求項１９】
前記第１、第２および第３のスキャンのうちの少なくとも１つは、アドレス・デコーダの出力に結合されるとともに、ワード線ドライバの入力に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【請求項２０】
前記第１、第２および第３のスキャンのうちの少なくとも１つは、高電圧のスキャンであり、ワード線ドライバの出力に結合されるとともに、前記メモリ・アレイの入力に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【請求項２１】
前記第１、第２および第３のスキャンのうちの少なくとも１つは、高電圧のスキャンであり、前記メモリ・アレイのワード線の端に結合される、または、分割したワード線構造の場合、サブ・ワード線の端に結合されるワイヤードＯＲ回路を用いて実施される、
請求項１６に記載の方法。
【外国語明細書】
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