(57)【要約】【課題】フロアプランの作成工程の早期に多くのフォルスパスを抽出して、フォルスパスを考慮したフロアプランのタイミング最適化を行うことができる半導体集積回路のフロアプラン作成方法を提供する。【解決手段】フロアプランの作成領域を、見積りよりも大きい配置面積の領域とする制約をかけて、マクロセルおよびスタンダードセルの仮配置、クロックツリーの仮生成、パスの仮配線を行って仮フロアプランを作成し、仮フロアプランから作成した遅延情報データに基づいて、タイミング解析を行ってフォルスパスの情報およびマクロセル間の配置の制約の情報を抽出し、フロアプランの作成領域を、見積りの配置面積の領域とする制約、かつ、マクロセル間の配置の制約の情報およびフォルスパスの情報を追加したタイミング制約をかけて、マクロセルおよびスタンダードセルの本配置、タイミング最適化、クロックツリーの本生成、パスの本配線を行って本フロアプランを作成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路のネットリストに対応するレイアウトのフロアプランを作成する半導体集積回路のフロアプラン作成方法であって、
前記フロアプランの作成領域を、前記フロアプランの見積りよりも大きい配置面積の領域とする制約をかけて、かつ、タイミングを考慮することなく、前記ネットリストに含まれるマクロセルの仮配置を行う第１ステップと、
前記タイミングを考慮することなく、前記フロアプランの作成領域内に、前記ネットリストに含まれるスタンダードセルの仮配置を行う第２ステップと、
前記タイミングを考慮することなく、クロックツリーの仮生成を行う第３ステップと、
前記タイミングを考慮することなく、前記仮配置が行われたマクロセルおよびスタンダードセル間の各々のパスの仮配線を行って仮フロアプランを作成する第４ステップと、
前記仮フロアプランから、前記仮生成が行われたクロックツリーの各々のクロックの遅延情報、および、前記仮配線が行われた各々のパスの遅延情報を含む第１遅延情報データを作成する第５ステップと、
前記第１遅延情報データに基づいて、前記ネットリストのタイミング解析を行ってフォルスパスの情報、および、前記マクロセル間の配置の制約の情報を抽出する第６ステップと、
前記フロアプランの作成領域を、前記フロアプランの見積りの配置面積の領域とする制約をかけて、かつ、前記マクロセル間の配置の制約の情報を追加したタイミング制約をかけて、前記マクロセルの本配置を行う第７ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、前記フロアプランの作成領域内に、前記スタンダードセルの本配置を行う第８ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、タイミング最適化を行う第９ステップと、
前記クロックツリーの各々のクロックの遅延情報を追加したタイミング制約をかけて、前記クロックツリーの本生成を行う第１０ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、前記本配置が行われたマクロセルおよびスタンダードセル間の各々のパスの本配線を行って本フロアプランを作成する第１１ステップとを含むことを特徴とする半導体集積回路のフロアプラン作成方法。
【請求項２】
さらに、前記本フロアプランから、前記本生成が行われたクロックツリーの各々のクロックの遅延情報、および、前記本配線が行われた各々のパスの遅延情報を含む第２遅延情報データを作成する第１２ステップと、
前記第２遅延情報データに基づいて、前記ネットリストのタイミング解析を行う第１３ステップとを含む請求項１に記載の半導体集積回路のフロアプラン作成方法。
【請求項３】
前記第１ステップにより、前記フロアプランの作成領域内の外周部に沿って前記マクロセルの仮配置を行い、前記第２ステップにより、前記フロアプランの作成領域内の中央部に前記スタンダードセルの配置を行う請求項１または２に記載の半導体集積回路のフロアプラン作成方法。
【請求項４】
前記第１ステップにより、前記フロアプランの作成領域を、前記フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけて、前記マクロセルの仮配置を行う請求項１〜３のいずれか１項に記載の半導体集積回路のフロアプラン作成方法。
【請求項５】
前記第６ステップにより、前記マクロセル間の配置の制約の情報を、前記フォルスパスの情報よりも先に抽出し、
前記第７ステップにより、前記マクロセルの本配置を行い、
前記第６ステップにより、前記フォルスパスの情報を抽出する間に、前記第８ステップにより、前記スタンダードセルの本配置を行う請求項１〜４のいずれか１項に記載の半導体集積回路のフロアプラン作成方法。
【請求項６】
前記第６ステップにより、さらに、クリティカルパスの情報を抽出し、
前記クリティカルパスの情報を追加したタイミング制約をかけて、前記スタンダードセルの本配置、前記タイミング最適化、および、前記各々のパスの本配線を行う請求項１〜５のいずれか１項に記載の半導体集積回路のフロアプラン作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のネットリストに対応するレイアウトのフロアプランを作成する半導体集積回路のフロアプラン作成方法に関するものである。
【背景技術】
【０００２】
図８は、従来の半導体集積回路のレイアウトのフロアプランを作成する各工程を表す一例のフローチャートである。
同図に示すように、従来、半導体集積回路のレイアウトのフロアプランを作成する場合、まず、フロアプランの作成領域を、フロアプランの見積りの配置面積の領域とする制約をかけて、半導体集積回路のネットリストに含まれるマクロセルの配置を行う（ステップS21）。
【０００３】
続いて、フロアプランの作成領域内に、ネットリストに含まれるスタンダードセルの配置を行い（ステップS22）、さらに、タイミングエラーの発生を削減するためのタイミング最適化を行う（ステップS23）。
【０００４】
続いて、クロックツリーの生成を行い（ステップS24）、マクロセルおよびスタンダードセル間の各々のパスの配線を行ってフロアプランを作成する（ステップS25）。
【０００５】
続いて、フロアプランから、各々のパスの遅延情報等を含む遅延情報データを作成する（ステップS26）。
【０００６】
続いて、遅延情報データに基づいて、ネットリストのタイミング解析を行って、タイミングを考慮する必要のないパスであるフォルスパスの情報を抽出する（ステップS27）。
【０００７】
続いて、タイミング解析の結果、フロアプランを変更する必要があるかないかを判定する（ステップS28）。
ステップS28でフロアプランを変更する必要があると判定された場合（ステップS28でYES）、ステップS21へ戻り上記処理を再び行う。一方、フロアプランを変更する必要がないと判定された場合（ステップS28でNO）、プロアプランの作成を終了する。
【０００８】
半導体集積回路の大規模化に伴い、数百数千のマクロセル（メモリを含む）およびスタンダードセル間の接続を考慮しながら、上記のように、マクロセルおよびスタンダードセルの配置、タイミング最適化、クロックツリーの生成（CTS）、各々のパスの配線等を経てフロアプランを作成し、フロアプランから遅延情報データを作成し、遅延情報データに基づいてフォルトパスを抽出するまでには数日の時間を必要とする。
【０００９】
フォルスパスの情報を追加したタイミング制約をかけて、スタンダードセルの配置、タイミング最適化および各々のパスの配線を行うことができれば、フォルスパスのタイミング最適化が行われるのを防ぐことができ、そのための処理時間を節約することができる。また、フォルスパスのタイミング最適化を省くことにより、回路規模の増加を防ぐことができるため、その分のレイアウト面積および消費電力も削減することができる。従って、なるべく多くのフォルスパスを早期に抽出できることが望ましい。
【００１０】
しかし、従来のフロアプランの作成方法では、タイミング最適化を行ってフロアプランを作成した後、フロアプランから作成した遅延情報データに基づいてフォルスパスを抽出する。そのため、フォルスパスを抽出するまでに数日の時間を必要とし、TAT(ターンアラウンドタイム)に大きな影響を与えている。また、タイミング解析の結果、フロアプランのやり直しが必要になった場合、数日の時間をかけて作成された遅延情報データおよびフォルスパスの情報が無駄になる。
【００１１】
本発明に関連性のある先行技術文献として、特許文献１〜３がある。
【００１２】
特許文献１には、フォルスパス自動生成ツールが生成した複数のフォルスパスの経路に対して、それぞれ所定のタイミング仕様に基づいたタイミング解析を施し、所定のタイミング仕様を満たさない結果に対応したフォルスパスを抽出して、フォルスパス設定を利用した各種の処理に要する時間の短縮化を効果的に促進させるようにしたフォルスパス自動抽出装置及びフォルスパス自動抽出方法が記載されている。
【００１３】
特許文献２には、ＲＴＬ論理回路において、ＦＦから外部出力端子とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないフォルスパス設定を容易にするために、フォルスパスであることを明示するダミーモジュールを挿入し、ダミーモジュールが挿入されたＲＴＬ論理回路を読み込んでゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法が記載されている。
【００１４】
特許文献３には、半導体装置のレイアウト設計において、回路のクロック情報に基づいて、回路におけるクロックツリーが互いに排他となり、重複部分がないようにクロックツリーを分割するために必要となるフォルスパス及びクロックツリー上に存在するフリップフロップ以外のポイントをリーフ扱いするためのリーフポイントを抽出するクロック合成方法が記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−１４００５６号公報
【特許文献２】特開２００８−２２６０６９号公報
【特許文献３】特開２００６−８５５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、前記従来技術の問題点を解消し、フロアプランの作成工程の早期に多くのフォルスパスを抽出して、フォルスパスを考慮したフロアプランのタイミング最適化を行うことができる半導体集積回路のフロアプラン作成方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、半導体集積回路のネットリストに対応するレイアウトのフロアプランを作成する半導体集積回路のフロアプラン作成方法であって、
前記フロアプランの作成領域を、前記フロアプランの見積りよりも大きい配置面積の領域とする制約をかけて、かつ、タイミングを考慮することなく、前記ネットリストに含まれるマクロセルの仮配置を行う第１ステップと、
前記タイミングを考慮することなく、前記フロアプランの作成領域内に、前記ネットリストに含まれるスタンダードセルの仮配置を行う第２ステップと、
前記タイミングを考慮することなく、クロックツリーの仮生成を行う第３ステップと、
前記タイミングを考慮することなく、前記仮配置が行われたマクロセルおよびスタンダードセル間の各々のパスの仮配線を行って仮フロアプランを作成する第４ステップと、
前記仮フロアプランから、前記仮生成が行われたクロックツリーの各々のクロックの遅延情報、および、前記仮配線が行われた各々のパスの遅延情報を含む第１遅延情報データを作成する第５ステップと、
前記第１遅延情報データに基づいて、前記ネットリストのタイミング解析を行ってフォルスパスの情報、および、前記マクロセル間の配置の制約の情報を抽出する第６ステップと、
前記フロアプランの作成領域を、前記フロアプランの見積りの配置面積の領域とする制約をかけて、かつ、前記マクロセル間の配置の制約の情報を追加したタイミング制約をかけて、前記マクロセルの本配置を行う第７ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、前記フロアプランの作成領域内に、前記スタンダードセルの本配置を行う第８ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、タイミング最適化を行う第９ステップと、
前記クロックツリーの各々のクロックの遅延情報を追加したタイミング制約をかけて、前記クロックツリーの本生成を行う第１０ステップと、
前記フォルスパスの情報を追加したタイミング制約をかけて、前記本配置が行われたマクロセルおよびスタンダードセル間の各々のパスの本配線を行って本フロアプランを作成する第１１ステップとを含むことを特徴とする半導体集積回路のフロアプラン作成方法を提供するものである。
【００１８】
さらに、前記本フロアプランから、前記本生成が行われたクロックツリーの各々のクロックの遅延情報、および、前記本配線が行われた各々のパスの遅延情報を含む第２遅延情報データを作成する第１２ステップと、
前記第２遅延情報データに基づいて、前記ネットリストのタイミング解析を行う第１３ステップとを含むことが好ましい。
【００１９】
また、前記第１ステップにより、前記フロアプランの作成領域内の外周部に沿って前記マクロセルの仮配置を行い、前記第２ステップにより、前記フロアプランの作成領域内の中央部に前記スタンダードセルの配置を行うことが好ましい。
【００２０】
また、前記第１ステップにより、前記フロアプランの作成領域を、前記フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけて、前記マクロセルの仮配置を行うことが好ましい。
【００２１】
また、前記第６ステップにより、前記マクロセル間の配置の制約の情報を、前記フォルスパスの情報よりも先に抽出し、
前記第７ステップにより、前記マクロセルの本配置を行い、
前記第６ステップにより、前記フォルスパスの情報を抽出する間に、前記第８ステップにより、前記スタンダードセルの本配置を行うことが好ましい。
【００２２】
また、前記第６ステップにより、さらに、クリティカルパスの情報を抽出し、
前記クリティカルパスの情報を追加したタイミング制約をかけて、前記スタンダードセルの本配置、前記タイミング最適化、および、前記各々のパスの本配線を行うことが好ましい。
【発明の効果】
【００２３】
本発明によれば、タイミング最適化のためのタイミング制約をかけることなく、仮配置、クロックツリーの仮生成、仮配線を行って、短時間で仮フロアプランを作成し、作成した仮フロアプランから第１遅延情報データを作成して本フロアプランの作成にフィードバックすることにより、フロアプランの作成工程の早期に多くのフォルスパスを抽出し、抽出したフォルスパスを考慮して本フロアプランのタイミング最適化を行うことができる。
また、本フロアプランに早期にフィードバックをかけて、タイミングエラーの発生を削減することができるため、作成した本フロアプランが無駄になることを削減し、TATを短縮することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体集積回路のレイアウトのフロアプランを作成する各工程を表す一実施形態のフローチャートである。
【図２】図１に示す各工程で使用されるデータの流れを表す一例の概念図である。
【図３】フロアプランの作成領域を、フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけて、マクロセルおよびスタンダードセルの仮配置が行われた様子を表す概念図である。
【図４】半導体集積回路内のパスを表す一例の概念図である。
【図５】フォルスパスを含む回路の構成を表す一例の回路図である。
【図６】フォルスパスを含む回路の構成を表す別の例の回路図である。
【図７】フロアプランの作成領域を、フロアプランの見積りの配置面積の領域とする制約をかけて、マクロセルおよびスタンダードセルの本配置が行われた様子を表す概念図である。
【図８】従来の半導体集積回路のレイアウトのフロアプランを作成する各工程を表す一例のフローチャートである。
【発明を実施するための形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路のフロアプラン作成方法を詳細に説明する。
【００２６】
図１は、本発明の半導体集積回路のレイアウトのフロアプランを作成する各工程を表す一実施形態のフローチャート、図２は、図１に示す各工程で使用されるデータの流れを表す一例の概念図である。
【００２７】
これらの図に示すように、本実施形態において、半導体集積回路のレイアウトのフロアプランを作成する場合、まず、仮フロアプランの制約、つまり、仮フロアプランの作成領域を、フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけて、かつ、タイミング制約をかけることなく、つまり、タイミングを考慮することなく、半導体集積回路のネットリストに含まれるマクロセルの仮配置を行う（ステップS1）。
【００２８】
例えば、図３に示すように、メモリを含むマクロセル１２を、マクロセル１２同士の間隔を一律（例えば、１００μm）に設定して、仮フロアプランの作成領域１１内の外周部に沿って配置する。この時、マクロセル１２間の配置の制約の情報を追加したタイミング制約や、フォルスパスの情報を追加したタイミング制約等のように、タイミング最適化を行うための、処理時間のかかるタイミング制約はかけない。
図３の例では、同じ種類のハッチがかけられたブロック（マクロセル１２およびスタンダードセル１４）間のタイミング制約が厳しいことを表しているが、仮フロアプランでの仮配置においては半導体集積回路の動作タイミングを考慮する必要はない。
【００２９】
なお、図３の仮フロアプランの例は、各マクロの大きさは同じであるが、マクロ間の間隔を一律に広く取った場合を示しており、マクロ間の配線は容易に行えることがわかる。
【００３０】
続いて、タイミングを考慮することなく、仮フロアプランの作成領域１１内に、ネットリストに含まれるスタンダードセルの仮配置を行う（ステップS2）。
【００３１】
例えば、図３に示すように、スタンダードセル１４、及び、マクロセル１２は、仮フロアプランの作成領域１１内で、セル間のスペースが取れるところであれば、どこに配置してもよい。
【００３２】
続いて、タイミングを考慮することなく、クロックツリーの仮生成を行う（ステップS3）。
【００３３】
続いて、タイミングを考慮することなく、仮配置が行われたマクロセルおよびスタンダードセル間の各々のパスの仮配線を行って仮フロアプランを作成する（ステップS4）。
【００３４】
フロアプランの作成領域を、フロアプランの見積りの配置面積の領域とする制約をかけ、マクロ間の接続を考慮した場合、マクロセルおよびスタンダードセルの配置および配線を行うために数日の時間を必要とする。
これに対し、仮フロアプランの作成領域１１を、フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけた場合、仮配置および仮配線の自由度が高くなり、短時間で仮配置および仮配線を完了して仮フロアプランを作成することができる。
【００３５】
続いて、仮フロアプランから、仮生成が行われたクロックツリーの各々のクロックの遅延情報、および、仮配線が行われた各々のパスの遅延情報等を含む第１遅延情報データを作成する（ステップS5）。
【００３６】
ここで、第１遅延情報データは、仮生成が行われたクロックツリーの各々のクロック、および、仮配線が行われた各々のパスについて、セル（マクロセルおよびスタンダードセル）による遅延情報（遅延時間）、および、仮配線による遅延情報（遅延時間）を含む。
各々のセルによる遅延情報は、図２に示すセルライブラリに記憶されている。
【００３７】
仮フロアプランの作成領域１１を、フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とする制約をかけてマクロセルおよびスタンダードセルの仮配置および仮配線を行った場合、フロアプランの見積りの配置面積の領域とする制約をかけてマクロセルおよびスタンダードセルの本配置および本配線を行った場合と比べて配線長が長くなり、仮配線が行われた各々のパスの遅延時間は大幅に増加する。
【００３８】
続いて、第１遅延情報データに基づいて、例えば、シミュレーションによるネットリストのタイミング解析を行って、フォルスパスの情報、および、マクロセル間の配置の制約の情報等を抽出する（ステップS6）。
【００３９】
なお、ステップS6において、さらに、クリティカルパスの情報を抽出してもよい。
【００４０】
ここで、クリティカルパスおよびフォルスパスについて説明する。
【００４１】
半導体集積回路内のある回路において、あるセル（マクロセルないしスタンダードセル）から、他のセルまでの信号の伝播が要求仕様に対して最も余裕がなくなる経路をクリティカルパスという。
また、静的タイミング解析ツールは、論理機能を考慮せず、回路のトポロジと遅延情報からクリティカルパスを見つけるため、現実の動作では意味のない（活性化されない）パスも一緒に解析することがある。このようなタイミングを考慮する必要のないパスをフォルスパスと呼ぶ。
【００４２】
図４は、半導体集積回路内のパスを表す一例の概念図である。同図に示すように、半導体集積回路内の全てのパスは、次の（１）〜（４）に分類することができる。
（１）フリップフロップ（FF）からFFへのパス
（２）入力ポートからFFへのパス
（３）FFから出力ポートへのパス
（４）入力ポートから出力ポートへのパス
【００４３】
続いて、フォルスパスを含む回路の具体例を挙げて説明する。
【００４４】
図５は、フォルスパスを含む回路の構成を表す一例の回路図である。同図に示す回路は、直列に接続された３段のFF１６，１８，２０を備えている。１段目のFF１６は、第１クロックCLK1に同期して動作し、２段目および３段目のFF１８，２０は、第１クロックCLK1とは非同期関係にある第２クロックCLK2に同期して動作する。つまり、１段目のFF１６のデータ出力端子から２段目のFF１８のデータ入力端子に至るパスは非同期パスである。
【００４５】
非同期パスは、タイミング解析を行う必要のないフォルスパスである。静的タイミング解析ツールでは、複数のクロックが定義されると、それらはすべて同期関係にあると推定され、それらの間のデータやパスはすべてタイミング解析の対象となる。従って、第１クロックCLK1と第２クロックCLK2とが非同期関係である場合には、それを明示するタイミング制約をかけて排除することが望ましい。
【００４６】
続いて、図６は、フォルスパスを含む回路の構成を表す別の例の回路図である。同図に示す回路は、FF２２と、マルチプレクサ２４と、直列に接続された２段のFF２６，２８とを備えている。FF２２は、クロックCLKに同期して、クロックCLKを２分周した分周クロックDIVCLKを出力する。マルチプレクサ２４は、クロックCLKまたは分周クロックDIVCLKを選択的に出力し、２段のFF２６，２８は、マルチプレクサ２４から選択出力されるクロックに同期して動作する。
【００４７】
クロックCLKおよび分周クロックDIVCLKは、マルチプレクサ２４により排他的に選択出力されるため、両者の間のパスは、タイミング解析を行う必要のないフォルスパスである。静的タイミング解析ツールでは、次の（１）〜（４）のパスが解析の対象になる。
（１）FF２６（CLKで駆動）  →  FF２８（CLKで駆動）
（２）FF２６（CLKで駆動）  →  FF２８（DIVCLKで駆動）
（３）FF２６（DIVCLKで駆動）  →  FF２８（DIVCLKで駆動）
（４）FF２６（DIVCLKで駆動）  →  FF２８（CLKで駆動）
クロックCLKと分周クロックDIVCLKが排他関係である場合、（２）および（４）はフォルスパスであるため、それを明示するタイミング制約をかけて排除することが望ましい。
【００４８】
フォルスパスの具体例を２つ挙げて説明したが、これらの具体例以外の回路についても同様にフォルスパスを特定することができる。
【００４９】
前述のように、仮フロアプランの場合、仮配線が行われた各々のパスの配線長が長くなり、その遅延時間は大幅に増加するため、配線遅延によるタイミングエラーが発生するクリティカルパスを検出しやすい状態になっている。本実施形態では、例えば、このように各々のパスの遅延時間が大幅に増加した状態でタイミングエラーが発生するパスの中からフォルスパスの情報を抽出することができる。
なお、フォルスパスの情報の具体的な抽出方法は何ら限定されず、従来公知の方法を含む各種の方法が利用可能である。
【００５０】
また、マクロセル間の配置の制約の情報は、例えば、ある２つのマクロセル間を接続するパスがクリティカルパスである場合に、この２つのマクロセルを隣り合うように配置する制約を表す。
【００５１】
続いて、本フロアプランの制約、つまり、フロアプランの作成領域を、フロアプランの見積りの配置面積の領域とする制約をかけて、かつ、マクロセル間の配置の制約の情報を追加したタイミング制約をかけて、マクロセルの本配置を行う（ステップS7）。
【００５２】
例えば、図７に示すように、フロアプランの作成領域１０内に、タイミング制約が厳しいマクロセル１２同士が隣り合うようにまとめて配置する。
図７の例は、図３の例に対応して、同じ種類のハッチがかけられたマクロセル１２間のタイミング制約が厳しいことを表している。
【００５３】
続いて、フォルスパスの情報を追加したタイミング制約をかけて、フロアプランの作成領域内に、スタンダードセルの本配置を行う（ステップS8）。
【００５４】
例えば、図７に示すように、フロアプランの作成領域１０内に、タイミング制約が厳しいマクロセル１２およびスタンダードセル１４が隣り合うようにまとめて配置する。
【００５５】
続いて、フォルスパスの情報を追加したタイミング制約をかけて、不必要なタイミングエラーの発生を削減した上でタイミング仕様を満たすためのレイアウトの最適化、つまりタイミング最適化を行う（ステップS9）。
【００５６】
なお、ステップS6において、マクロセル間の配置の制約の情報をフォルスパスの情報よりも先に抽出することにより、フォルスパスの情報の抽出を待つことなく、マクロセル間の配置の制約の情報を抽出した後に、マクロセルの本配置を開始することができる。また、フォルスパスの情報を抽出する間に、スタンダードセルの本配置を行うことができる。これにより、処理時間を短縮することができる。
【００５７】
続いて、クロックツリーの各々のクロックの遅延情報を追加したタイミング制約をかけて、クロックツリーの本生成を行う（ステップS10）。
【００５８】
例えば、あるセルに供給されるクロックの遅延時間が非常に大きい場合、他のセルに供給される遅延時間の短いクロックよりも優先して、遅延時間が大きいクロックの遅延時間が短くなるように、クロックツリーの本生成を行う。
【００５９】
続いて、フォルスパスの情報を追加したタイミング制約をかけて、本配置が行われたマクロセルおよびスタンダードセル間の各々のパスの本配線を行って本フロアプランを作成する（ステップS11）。
【００６０】
さらに、クリティカルパスの情報を追加したタイミング制約をかけて、スタンダードセルの本配置、タイミング最適化、各々のパスの本配線を行ってもよい。これにより、クリティカルパスのタイミング制約を満たすように本フロアプランを作成することができる。
【００６１】
続いて、本フロアプランから、本生成が行われたクロックツリーの各々のクロックの遅延情報、および、本配線が行われた各々のパスの遅延情報等を含む第２遅延情報データを作成する（ステップS12）。
【００６２】
ここで、第２遅延情報データは、本生成が行われたクロックツリーの各々のクロック、および、本配線が行われた各々のパスについて、セル（マクロセルおよびスタンダードセル）による遅延情報（遅延時間）、および、本配線による遅延情報（遅延時間）を含む。
【００６３】
続いて、第２遅延情報データに基づいて、ネットリストのタイミング解析を行う（ステップS13）。
【００６４】
本フロアプランは、クロックツリーの各々のクロックの遅延情報、クリティカルパスの情報、フォルスパスの情報、および、マクロセル間の配置の制約の情報に基づいて、マクロセルおよびスタンダードセルの本配置、本配線およびタイミング最適化が行われるため、配線遅延によるタイミングエラーはほとんど出ない。
【００６５】
続いて、タイミング解析の結果、フロアプランを変更する必要があるかないかを判定する（ステップS14）。
フロアプランを変更する必要があると判定された場合（ステップS14でYES）、ステップS７へ戻り上記処理を再び行う。一方、フロアプランを変更する必要がないと判定された場合（ステップS14でNO）、プロアプランの作成を終了する。
【００６６】
本実施形態のフロアプランの作成方法では、タイミング最適化のためのタイミング制約をかけることなく、仮配置、クロックツリーの仮生成、仮配線を行って、短時間で仮フロアプランを作成し、作成した仮フロアプランから第１遅延情報データを作成して本フロアプランの作成にフィードバックすることにより、フロアプランの作成工程の早期に多くのフォルスパスを抽出し、抽出したフォルスパスを考慮して本フロアプランのタイミング最適化を行うことができる。
また、本フロアプランに早期にフィードバックをかけて、タイミングエラーの発生を削減することができるため、作成した本フロアプランが無駄になることを削減し、TATを短縮することができる。
【００６７】
なお、マクロセルおよびスタンダードセルの仮配置を行う場合、仮フロアプランの作成領域１１を、フロアプランの見積りの２倍以上、５倍以下の配置面積の領域とすることは必須ではなく、フロアプランの見積りよりも大きい配置面積の領域であればよい。
また、マクロセルおよびスタンダードセルの仮配置を行う場合、マクロセルをフロアプランの作成領域内の外周部に沿って配置し、スタンダードセルをフロアプランの作成領域の中央部に配置することも必須ではない。
【００６８】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００６９】
１０  フロアプランの作成領域
１１  仮フロアプランの作成領域
１２  マクロセル
１４  スタンダードセル
１６，１８，２０，２２，２６，２８フリップフロップ（FF）
２４  マルチプレクサ
【図１】
2015170259.tif 000003
【図２】
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【図３】
2015170259.tif 000005
【図４】
2015170259.tif 000006
【図５】
2015170259.tif 000007
【図６】
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【図７】
2015170259.tif 000009
【図８】
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