(57)【要約】【課題】バイアス回路を出力回路に利用したときに、出力回路にカスコード接続のトランジスタを使用する必要がないようにする。【解決手段】電流Ｉ１がコレクタに流れるトランジスタＱ２７のベース・エミッタおよび前記電流Ｉ１と同じ電流Ｉ１がコレクタに流れるトランジスタＱ２８のベース・エミッタを直列接続した第１の回路と、電流Ｉ２がコレクタに流れるトランジスタＱ２９のベース・エミッタおよびバイアス電流Ｉｘがコレクタに流れるトランジスタＱ３２のベース・エミッタを直列した第２の回路とを備え、トランジスタＱ２７，Ｑ２８，Ｑ２９，Ｑ３２としてＮＰＮのトランジスタを選定し、且つ前記第１の回路と前記第２の回路によりトランスリニアループを構成し、トランジスタＱ３２のコレクタからバイアス電流Ｉｘを取り出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流Ｉ１がコレクタに流れる第２７のトランジスタのベース・エミッタおよび前記電流Ｉ１と同じ電流Ｉ１がコレクタに流れる第２８のトランジスタのベース・エミッタを直列接続した第１の回路と、電流Ｉ２がコレクタに流れる第２９のトランジスタのベース・エミッタおよび出力するバイアス電流がコレクタに流れる第３２のトランジスタのベース・エミッタを直列した第２の回路とを備え、
前記第２７、第２８、第２９および第３２のトランジスタとして第１の極性のトランジスタを選定し、且つ前記第１の回路と前記第２の回路によりトランスリニアループを構成したことすることを特徴とするバイアス回路。
【請求項２】
請求項１に記載のバイアス回路において、
前記第３２のトランジスタのコレクタに流れるバイアス電流をＩｘとするとき、
Ｉｘ＝Ｉ１×（Ｉ１／Ｉ２）
で設定されることを特徴とするバイアス回路。
【請求項３】
請求項１又は２に記載のバイアス回路のバイアス電流を利用する出力回路であって、
電流Ｉ１がコレクタに流れる直列接続されたダイオード接続の第１および第２のトランジスタと、前記電流Ｉ１がコレクタに流れる第７のトランジスタと、ベース・エミッタが該第７のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第５のトランジスタとを備え、前記第１、第２、第７および第５のトランジスタとして第１の極性のトランジスタが選定された出力回路において、
前記電流Ｉ１を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする出力回路。
【請求項４】
請求項３に記載の出力回路において、
前記第５のトランジスタのアイドリング電流をＩｏ５とするとき、Ｉｏ５は、
Ｉｏ５＝Ｉ１×（Ｉ２／Ｉ１）×（Ｉ１／Ｉ２）
で設定されることを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路およびそれを利用した出力回路に関する。
【背景技術】
【０００２】
トランスリニアフルスイング出力回路として、図２に示す出力回路１０が知られている。この出力回路１０は、電流がＩ１の電流源１，２、電流がＩ３（＝２×Ｉ１）の電流源３，４、ダイオード接続（ベースとコレクタを共通接続）のＰＮＰトランジスタＱ１，Ｑ２、ダイオード接続のＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰの出力トランジスタＱ５、ＮＰＮの出力トランジスタＱ６、電流源３，４によって電流Ｉ１が流れるバイアス用のＰＮＰトランジスタＱ７、同様に電流源３，４によって電流Ｉ１が流れるバイアス用のＮＰＮトランジスタＱ８からなる。５，６は同相信号が入力する入力端子、７は負荷に接続される出力端子である。トランスリニア回路として特許文献１に記載がある。
【０００３】
図２の出力回路では、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７でトランスリニア回路が構成され、Ｉ１×Ｉ１＝Ｉｏ５×Ｉ１が成立すれば、トランジスタＱ５のコレクタに流れるアイドリング電流Ｉｏ５は、
Ｉｏ５＝（Ｉ１×Ｉ１）／Ｉ１
＝Ｉ１                                                        （１）
となる。
【０００４】
また、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ８でトランスリニア回路が構成され、Ｉ１×Ｉ１＝Ｉｏ６×Ｉ１が成立すれば、トランジスタＱ６のコレクタに流れるアイドリング電流Ｉｏ６も、
Ｉｏ６＝（Ｉ１×Ｉ１）／Ｉ１
＝Ｉ１                                                        （２）
となる。
【０００５】
ところで、ダイオード接続のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、そのベース・エミッタ間電圧Ｖｂｅがそのままコレクタ・エミッタ間電圧Ｖｃｅであり、これが擬似飽和領域で使用されるとき、図３に示すように、動作点がＰ１となって、そのコレクタ電流がＩ１となる。
【０００６】
一方、トランジスタＱ５，Ｑ６のコレクタ・エミッタ間電圧ＶｃｅはＶｃｃ／２となるので、その動作点はＰ３となり、そのアイドリング電流Ｉｏ５，Ｉｏ６はＩ２となる。トランジスタＱ７，Ｑ８についてはそのコレクタ・エミッタ間電圧がＶｃｃ−２Ｖｂｅとなって、Ｖｃｃ／２より大きくなるので、そのコレクタ電流はＩ２より若干大きくなるが、Ｉ２とみなすことができる。
【０００７】
したがって、トランジスタＱ５，Ｑ６のコレクタに流れるアイドリング電流Ｉ２は、前記した式（１）、（２）の電流Ｉ１とは異なってくる。つまり、図２の出力回路１０はトランジスタＱ１〜Ｑ４が擬似飽和領域で使用されるとき、トランジスタＱ１〜Ｑ４のベース・エミッタ間電圧とトランジスタＱ５〜Ｑ８のベース・エミッタ間電圧が異なって、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ８は、それぞれトランスリニアループを構成しない。
【０００８】
このとき、トランジスタＱ５，Ｑ６のコレクタに流れる電流Ｉ２（＝Ｉｏ５，Ｉｏ６）は、図３から明らかなように、電流Ｉ１に対して、（Ｉ２／Ｉ１）倍に増大した電流であり、大きなアイドリング電流となり、消費電力増大を招く。
【０００９】
そこで、図４に示すように、トランジスタＱ５〜Ｑ８に対して、トランジスタＱ９〜Ｑ１２をそれぞれカスコード接続して、トランジスタＱ５〜Ｑ８のコレクタ・エミッタ間電圧ＶｃｅがトランジスタＱ１〜Ｑ４のエミッタ・コレクタ電圧Ｖｃｅ（＝Ｖｂｅ）と同じなるように、それらのトランジスタＱ９〜Ｑ１２のバイアスを設定して、出力トランジスタＱ５〜Ｑ８のコレクタに流れる電流をＩ１に修正する対策が採用されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−９９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、トランジスタＱ５，Ｑ６にトランジスタＱ９，Ｑ１０をカスコード接続すると、出力端子７に出力する出力電圧の振幅が、トランジスタＱ９，Ｑ１０のコレクタ・エミッタ間電圧の分だけ狭められ、ＧＮＤからＶｃｃまでフルスイングできないという問題があった。また、このカスコード接続するトランジスタは、大電流を出力する出力回路１０ではエミッタ面積を大きくする必要があって、チップ面積増大につながり、コストアップ上昇を招く問題もあった。
【００１２】
本発明の目的は、出力回路に適用したときに、出力回路にカスコード接続のトランジスタを使用する必要がなく、また出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにしたバイアス回路およびそのバイアス回路を使用した出力回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明のバイアス回路は、電流Ｉ１がコレクタに流れる第２７のトランジスタのベース・エミッタおよび前記電流Ｉ１と同じ電流Ｉ１がコレクタに流れる第２８のトランジスタのベース・エミッタを直列接続した第１の回路と、電流Ｉ２がコレクタに流れる第２９のトランジスタのベース・エミッタおよび出力するバイアス電流がコレクタに流れる第３２のトランジスタのベース・エミッタを直列した第２の回路とを備え、前記第２７、第２８、第２９および第３２のトランジスタとして第１の極性のトランジスタを選定し、且つ前記第１の回路と前記第２の回路によりトランスリニアループを構成したことすることを特徴とする。
【００１４】
請求項２にかかる発明は、請求項１に記載のバイアス回路において、前記第３２のトランジスタのコレクタに流れるバイアス電流をＩｘとするとき、Ｉｘ＝Ｉ１×（Ｉ１／Ｉ２）で設定されることを特徴とする。
【００１５】
請求項３にかかる発明は、請求項１又は２に記載のバイアス回路のバイアス電流を利用する出力回路であって、電流Ｉ１がコレクタに流れる直列接続されたダイオード接続の第１および第２のトランジスタと、前記電流Ｉ１がコレクタに流れる第７のトランジスタと、ベース・エミッタが該第７のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第５のトランジスタとを備え、前記第１、第２、第７および第５のトランジスタとして第１の極性のトランジスタが選定された出力回路において、前記電流Ｉ１を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする。
【００１６】
請求項４にかかる発明は、請求項３に記載の出力回路において、前記第５のトランジスタのアイドリング電流をＩｏ５とするとき、Ｉｏ５＝Ｉ１×（Ｉ２／Ｉ１）×（Ｉ１／Ｉ２）で設定されることを特徴とする。
【発明の効果】
【００１７】
本発明のバイアス回路によれば、（Ｉ１／Ｉ２）に比例するバイアス電流を生成することができる。このため、アイドリング電流が電流Ｉ１よりも（Ｉ２／Ｉ１）だけ大きくなる従来の出力回路の出力トランジスタに対して、（Ｉ１／Ｉ２）の成分を乗算することで（Ｉ２／Ｉ１）の成分をキャンセルして、出力回路の出力トランジスタのアイドリング電流をＩ１に低減することができる。このとき、出力トランジスタにカスコード接続のトランジスタを接続する必要がないので、出力電圧をフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の１つの実施例のバイアス回路の回路図である。
【図２】従来の出力回路の回路図である。
【図３】図２の出力回路の動作特性図である。
【図４】別の従来の出力回路の回路図である。
【発明を実施するための形態】
【００１９】
前述したように、図２の出力回路１０においては、出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６が所望の電流Ｉ１とはならず、Ｉ２（＝Ｉ１×（Ｉ２／Ｉ１））に増大していた。そこで、本発明のバイアス回路２０では、その増大分(Ｉ２／Ｉ１)をキャンセルできるバイアス電流Ｉｘ（（Ｉ１／Ｉ２）に比例する電流）を生成するバイアス回路２０を構成し、このバイアス回路２０で生成されたバイアス電流Ｉｘをカレントミラー回路（図示せず）を利用して、図２の出力回路１０の電流源１，２に供給する。電流源３，４に対してはカレントミラー回路のミラー比を２倍にして、電流源１，２の２倍の電流を供給する。
【００２０】
図１に１つの実施例のバイアス回路２０を示す。これはトランジスタＱ５〜Ｑ８の動作点を図３のＰ２に移すためのものである。２１，２２は電流Ｉ１を流す電流源、２３はＶｃｃ／２の電圧の電圧源、Ｑ２１〜Ｑ３２はＮＰＮ型のトランジスタである。トランジスタＱ２１とＱ２２、トランジスタＱ２３とＱ２４とＱ２５、トランジスタＱ２６とＱ２７とＱ２９とＱ３０、トランジスタＱ３１とＱ３２は、それぞれミラー比が１のカレントミラー回路を構成する。つまり、トランジスタＱ２１〜Ｑ３２の全ては同じエミッタ面積である。
【００２１】
トランジスタＱ２４のコレクタ・エミッタ間電圧Ｖｃｅは、トランジスタＱ２３のベース・エミッタ間電圧ＶｂｅとトランジスタＱ２１のベース・エミッタ間電圧Ｖｂｅの加算値からトランジスタＱ２２のベース・エミッタ間電圧Ｖｂｅを減算した値であるので、Ｖｂｅとなる。
【００２２】
また、トランジスタＱ２５のコレクタ・エミッタ間電圧Ｖｃｅは、電圧源２３の電圧Ｖｃｃ／２にトランジスタＱ２３のベース・エミッタ間電圧Ｖｂｅを加算し、トランジスタＱ３１のベース・エミッタ間電圧Ｖｂｅを減算した値であるので、Ｖｃｃ／２となる。
【００２３】
よって、トランジスタＱ２４は図３の動作点Ｐ１で動作し、そのコレクタ電流はＩ１となる。また、トランジスタＱ２５は図３の動作点Ｐ３で動作しそのコレクタ電流はＩ２となる。
【００２４】
一方、トランジスタＱ２７，Ｑ２８，Ｑ３２，Ｑ２９は特性が等しくサイズも同一であり、これらはトランスリニア回路を構成する。よって、コレクタ電流について、
Ｉｃ（Ｑ２７）×Ｉｃ（Ｑ２８）＝Ｉｃ（Ｑ２９）×Ｉｃ（Ｑ３２）        （３）
が成立するので、トランジスタＱ３２のコレクタ電流Ｉｃ（Ｑ３２）は、
Ｉｃ（Ｑ３２）＝[Ｉｃ（Ｑ２７）×Ｉｃ（Ｑ２８）]／Ｉｃ（Ｑ２９）      （４）
となる。
【００２５】
そして、Ｉｃ（Ｑ２７）＝Ｉ１、Ｉｃ（Ｑ２８）＝Ｉ１、Ｉｃ（Ｑ２９）＝Ｉ２であるので、
Ｉｃ（Ｑ３２）＝Ｉ１×（Ｉ１／Ｉ２）
＝Ｉｘ                                                  （５）
となる。
【００２６】
ここで、このバイアス電流Ｉｘを、カレントミラー回路を利用して図２の電流源１〜２にそれぞれ供給すれば、図２のアイドリング電流Ｉｏ５，Ｉｏ６は、図２の回路動作で説明したトランジスタＱ１〜Ｑ４に流れる電流の（Ｉ２／Ｉ１）倍されたものとなる。
【００２７】
したがって、トランジスタＱ５に流れるアイドリング電流Ｉｏ５は、
Ｉｏ５＝[Ｉ１×（Ｉ１／Ｉ２）]×（Ｉ２／Ｉ１）
＝Ｉ１                                                          （６）
となり、所望の動作点Ｐ２の電流Ｉ１となる。トランジスタＱ６を流れるアイドリング電流Ｉｏ６についても同様である。
【００２８】
なお、図２の出力回路のトランジスタＱ５，Ｑ６のコレクタ・エミッタ間電圧Ｖｃｅは、Ｖｃｃ／２であるが、トランジスＱ７，Ｑ８のコレクタ・エミッタ間電圧Ｖｃｅは、Ｖｃｃ−２Ｖｂｅであり、そのトランジスタＱ７，Ｑ８を流れる電流の誤差は精度よく補償できない。
【００２９】
通常、この誤差は大きな問題とはならないが、この誤差を補償する場合は、トランジスタＱ７，Ｑ８のみに対して、図４で説明したようにトランジスタＱ１１，Ｑ１２でカスコード接続を行い、そのトランジスタＱ７，Ｑ８のコレクタ・エミッタ間電圧をトランジスタＱ１１，Ｑ１２のバイアスＶ１，Ｖ２を適宜設定することで、トランジスタＱ７，Ｑ８のコレクタ・エミッタ間電圧ＶｃｅをＶｃｃ／２に設定すれよい。
【００３０】
この場合、出力トランジスタＱ５，Ｑ６にはカスコード接続のトランジスタは接続されていないので、出力電圧をＧＮＤからＶｃｃまでの範囲でフルスイングすることが可能となり、しかも、その出力トランジスタＱ５，Ｑのアイドリング電流Ｉｏ５，Ｉｏ６を精度よく所望の電流Ｉ１にすることができる。
【００３１】
以上のように、バイアス回路２０は（Ｉ１／Ｉ２）に比例するバイアス電流Ｉｘを生成する。このため、アイドリング電流が電流Ｉ１よりも（Ｉ２／Ｉ１）だけ大きくなる従来の出力回路１０の出力トランジスタＱ５，Ｑ６に対して、（Ｉ１／Ｉ２）の成分を乗算することで（Ｉ２／Ｉ１）の成分をキャンセルして、その出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６をＩ１に低減することができる。このとき、出力トランジスタＱ５，Ｑ６にカスコード接続のトランジスタを接続する必要がないので、出力電圧をＧＮＤからＶｃｃまでの範囲でフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路１０の出力トランジスタＱ５，Ｑ６とダイオード接続トランジスタＱ１〜Ｑ４が温度によって特性に差が生じる場合であっても、出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６はバイアス回路２０によって決まり、影響を受けることはない。
【符号の説明】
【００３２】
１０：出力回路、１〜４，２１，２２：電流源、５，６：入力端子、７：出力端子
２０：バイアス回路、２１、２２：電流源
【図１】
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【図２】
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【図３】
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【図４】
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