(57)【要約】      （修正有）【課題】高周波帯域でのクロック性能の劣化を抑えてマルチデータレート化を可能とするクロック制御回路，受信器及び通信装置を提供する。【解決手段】多相クロックにおける第１入力クロック対Iclk0,Iclk180をバッファして出力Oclk0,Oclk180する第１バッファ９１と、多相クロックにおける第２入力クロック対Iclk90,Iclk270を受け取り、第２入力クロック対をバッファして出力Oclk270,Oclk90するか、または、固定レベルＬ/Ｈを出力OUT1,OUT2するか制御可能な第２バッファ９２と、第１バッファからの出力および第２バッファからの出力の論理を取って、多相クロックの周波数(f/4)を倍周した周波数(f/2)に基づいた第１出力クロック対、または、多相クロックの周波数と同じ周波数(f/4)に基づいた第２出力クロック対Doclk0,Doclk180を出力する倍周器９３とを有する。【選択図】図３
2015149669.tif 000002
【特許請求の範囲】
【請求項１】
多相クロックにおける第１入力クロック対を受け取り、前記第１入力クロック対をバッファして出力する第１バッファと、
前記多相クロックにおける第２入力クロック対を受け取り、前記第２入力クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第２バッファと、
前記第１バッファからの出力および前記第２バッファからの出力の論理を取って、前記多相クロックの周波数を倍周した周波数に基づいた第１出力クロック対、または、前記多相クロックの周波数と同じ周波数に基づいた第２出力クロック対を、出力クロックとして出力する倍周器と、を有する、
ことを特徴とするクロック制御回路。
【請求項２】
第１多相クロックを受け取り、所定のクロックを位相シフトした第２多相クロックを出力する位相シフト回路と、
前記第２多相クロックにおける第１クロック対を受け取り、前記第１クロック対をバッファして出力する第１バッファと、
前記第２多相クロックにおける第２クロック対を受け取り、前記第２クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第２バッファと、
前記第１バッファからの出力および前記第２バッファからの出力の論理を取って、前記第１多相クロックの周波数を倍周した周波数に基づいた第１クロック対、または、前記第１多相クロックの周波数と同じ周波数に基づいた第２クロック対を、出力クロックとして出力する第１倍周器と、
前記第２多相クロックにおける第３クロック対を受け取り、前記第３クロック対をバッファして出力する第３バッファと、
前記第２多相クロックにおける第４クロック対を受け取り、前記第４クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第４バッファと、
前記第３バッファからの出力および前記第４バッファからの出力の論理を取って、前記第１多相クロックの周波数を倍周した周波数に基づいた第３クロック対、または、前記第１多相クロックの周波数と同じ周波数に基づいた第４クロック対を、出力クロックとして出力する第２倍周器と、を有する、
ことを特徴とするクロック制御回路。
【請求項３】
前記第１多相クロックは、位相が互いに４５°異なる八相クロックであり、
前記第１クロック対，前記第２クロック対，前記第３クロック対および前記第４クロック対は、それぞれ位相が１８０°異なる相補のクロックである、
ことを特徴とする請求項２に記載のクロック制御回路。
【請求項４】
前記第１倍周器は、
前記第１バッファからの出力および前記第２バッファからの出力の排他的論理和を取る回路を含み、
前記第２倍周器は、
前記第３バッファからの出力および前記第４バッファからの出力の排他的論理和を取る回路を含む、
ことを特徴とする請求項２または請求項３に記載のクロック制御回路。
【請求項５】
前記第２および第４バッファは、それぞれ
前記第２および第４クロック対をバッファして出力する第１動作モードと、
前記固定レベルの高レベルおよび低レベルを出力する第２動作モードと、を有する、
ことを特徴とする請求項２乃至請求項４のいずれか１項に記載のクロック制御回路。
【請求項６】
前記第１動作モードは、
前記第１乃至第４バッファが前記第１乃至第４クロック対をバッファして出力する通常動作時の動作モードであり、
前記第２動作モードは、
前記第２および第４バッファが前記第２および第４クロック対のレベルに関わらず前記固定レベルを出力するパワーダウン時の動作モードである、
ことを特徴とする請求項５に記載のクロック制御回路。
【請求項７】
前記位相シフト回路は、
前記第２動作モードにおいて、前記第１多相クロックにおける所定のクロックを切り替えるスイッチを含む、
ことを特徴とする請求項５または請求項６に記載のクロック制御回路。
【請求項８】
前記位相シフト回路は、
前記第２動作モードにおいて、位相補間器に対する位相コードに所定のコードを加算し、前記第１多相クロックにおける所定のクロックの位相をシフトさせるコード加算器を含む、
ことを特徴とする請求項５または請求項６に記載のクロック制御回路。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載のクロック制御回路と、
前記クロック制御回路からの第１出力クロックに基づいてデータを判定するデータ判定回路と、
前記クロック制御回路からの第２出力クロックに基づいてバウンダリを判定するバウンダリ判定回路と、
前記データ判定回路および前記バウンダリ判定回路の出力に基づいて位相補間器を制御するクロックデータリカバリと、を有する、
ことを特徴とする受信器。
【請求項１０】
外部からの入力信号を受け取る受信器と、
前記受信器を介して入力される入力信号を処理する信号処理回路と、
前記信号処理回路により処理された出力信号を外部へ出力する送信器と、を有し、
前記受信器は、請求項９に記載の受信器である、
ことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、クロック制御回路，受信器および通信装置に関する。
【背景技術】
【０００２】
近年、コンピュータやその他の情報処理機器に適用する部品の性能は、著しく向上している。例えば、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置、および、ＣＰＵ(Central Processing Unit：プロセッサ)やスイッチ用ＬＳＩ(Large Scale Integration)等の性能向上は目を見張るものがある。
【０００３】
そして、これらの半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは構成要素間の信号伝送速度を向上させなければ、システムの性能を向上させることが難しいという事態になって来ている。
【０００４】
すなわち、ＤＲＡＭ等の主記憶装置とプロセッサの間、ネットワークを介したサーバ間やボード(プリント配線基板)間、或いは、半導体チップ間や１つのチップ内における素子や回路ブロック間において、信号伝送速度の向上が重要になって来ている。
【０００５】
ところで、信号伝送を高速化するには、例えば、パラレル転送方式で問題となる配線長差によるビット間スキューを排除することができるシリアル転送方式を適用するのが好ましい。
【０００６】
具体的に、データを高速送受信する回路(例えば、ＳｅｒＤｅｓ(Serializer and Deselializer)：パラレルシリアル変換回路)の通信速度は、数十Ｇｂｐｓに達しようとしている。
【０００７】
そして、イーサネット（登録商標）では、既に２５Ｇｂｐｓの伝送規格が登場しており、さらに、４０Ｇｂｐｓや５６Ｇｂｐｓ(例えば、ＣＥＩ−５６Ｇ−ＶＳＲ)の標準化も進んでいる。
【０００８】
また、近年、例えば、高速Ｉ／Ｏ(受信器，通信装置)には、伝送速度×チャネル数の向上および低消費電力化の両立が求められている。そのため、高速Ｉ／Ｏは、例えば、クロック生成器から低い周波数のクロックを伝送し、各送受信器内のチャネルにおいて、ＤＬＬ(Delay Locked Loop)やＩＬ−ＶＣＯ(Injection Locked Voltage Controlled Oscillator)を用いて多相クロックを生成する。
【０００９】
さらに、生成された多相クロックの位相を、クロックデータリカバリ(Clock Data Recovery：ＣＤＲ)からの位相コードにより制御される位相補間器(位相インターポレータ：Phase Interpolator：ＰＩ)を用いて調整する。
【００１０】
そして、位相調整された多相クロックを倍周することにより、所望の高い周波数のクロックを生成し、送信器内の多重器(Multiplexer：ＭＵＸ)や、受信器内の判定器や逆多重器(Demultiplexer：ＤＭＸ)に分配し、高速で低消費電力の信号伝送を実現している。
【００１１】
ところで、従来、高いデータ転送レートでも正確なデータ送受信を可能とする様々な受信器(通信装置)の提案がなされている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−２３９７６８号公報
【特許文献２】特開２０１１−２２３３６６号公報
【特許文献３】特開２０１２−０５４７２０号公報
【特許文献４】特開２０１２−１４７１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、例えば、高速Ｉ／Ｏは、高速で低消費電力の信号伝送を可能とするものが提供されている。また、近年の高速Ｉ／Ｏ(受信器)は、高速化のみではなく、前世代の高速Ｉ／Ｏとの相互接続性を含めた、周波数が倍以上異なる複数のデータレートに対応することが求められている。
【００１４】
そのため、例えば、ＤＬＬの感度を高くして幅広いクロック周波数に対応させ、或いは、受信器に設けたＰＩの線形性を確保するために可変容量を持たせている。しかしながら、このような対応では、例えば、ＤＬＬの感度を高くするとＤＬＬの制御電圧のわずかな変動に対して周波数が揺らぎ、或いは、ＰＩに追加の容量を持たせると、高周波帯域を制限することになる。
【００１５】
すなわち、例えば、周波数が倍以上異なる複数のデータレートに対応させるために、ＤＬＬやＰＩの構成を変更すると、例えば、数ＧＨｚ以上といった高周波帯域でのクロック性能の劣化を招くことになり、好ましくない。
【課題を解決するための手段】
【００１６】
一実施形態によれば、第１バッファと、第２バッファと、倍周器と、を有するクロック制御回路が提供される。前記第１バッファは、多相クロックにおける第１入力クロック対を受け取り、前記第１入力クロック対をバッファして出力する。
【００１７】
前記第２バッファは、前記多相クロックにおける第２入力クロック対を受け取り、前記第２入力クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能となっている。
【００１８】
前記倍周器は、前記第１バッファからの出力および前記第２バッファからの出力の論理を取る。そして、前記多相クロックの周波数を倍周した周波数に基づいた第１出力クロック対、または、前記多相クロックの周波数と同じ周波数に基づいた第２出力クロック対を、出力クロックとして出力する。
【発明の効果】
【００１９】
開示のクロック制御回路，受信器および通信装置は、高周波帯域でのクロック性能の劣化を抑えてマルチデータレート化できるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】図１は、受信器の一例を示すブロック図である。
【図２】図２は、図１に示す受信器の動作を説明するための図である。
【図３】図３は、クロック制御回路の第１実施例を示すブロック図である。
【図４】図４は、図３に示すクロック制御回路におけるパワーダウン付バッファの例を説明するための図である。
【図５】図５は、図３に示すクロック制御回路の動作を説明するための図である。
【図６】図６は、クロック制御回路の第２実施例を示すブロック図である。
【図７】図７は、図６に示すクロック制御回路の一例を示す図である。
【図８】図８は、図７に示すクロック制御回路の動作を説明するための図である。
【図９】図９は、クロック制御回路の第３実施例を示す図である。
【図１０】図１０は、図９に示すクロック制御回路の動作を説明するための図(その１)である。
【図１１】図１１は、図９に示すクロック制御回路の動作を説明するための図(その２)である。
【図１２】図１２は、図９に示すクロック制御回路の動作を説明するための図(その３)である。
【図１３】図１３は、受信器の他の例を示すブロック図である。
【図１４】図１４は、図１３に示す受信器に適用されるクロック制御回路の第４実施例を示すブロック図である。
【図１５】図１５は、本実施例の受信器が適用される通信装置(半導体集積回路：スイッチチップ)の一例を示すブロック図である。
【発明を実施するための形態】
【００２１】
まず、本実施例のクロック制御回路，受信器および通信装置を詳述する前に、図１および図２を参照して、受信器の一例およびその問題点を説明する。図１は、受信器の一例を示すブロック図である。
【００２２】
図１に示されるように、受信器８は、クロック制御回路１０，位相補間回路２０，および，ＤＬＬ／ＩＬＲＯ(Delay Locked Loop または Injection Locked Ring Oscillator)３を含む。なお、位相補間回路２０は、位相補間器(位相インターポレータ：Phase Interpolator：ＰＩ)２１，２２を含む。
【００２３】
受信器８は、位相同期回路(Phase Locked Loop：ＰＬＬ)４、ラッチ(Decision Latch)５、デマルチプレクサ(Demultiplexer：ＤＭＸ)６およびクロックデータリカバリ(Clock Data Recovery：ＣＤＲ)７を含む。なお、ＤＬＬ／ＩＬＲＯ３は、Injection Locked Voltage Controlled Oscillator(ＩＬ−ＶＣＯ)であってもよい。
【００２４】
ラッチ５は、例えば、シリアルのデータDataを受け取って、Dataの値(高レベル『Ｈ』／低レベル『Ｌ』)を判定するデータ判定回路５１および境界を判定するバウンダリ判定回路５２を含む。判定回路５１，５２の出力Dataは、ＤＭＸ６に入力され、例えば、パラレルの再生クロックＲclkおよび再生データＲdataが得られることになる。
【００２５】
ＤＭＸ６の出力を受け取るＣＤＲ７は、位相比較器(位相検出回路：Phase Detection Circuit：ＰＤＣ)７１、ローパスフィルタ(Low-Pass Filter：ＬＰＦ)７２およびコードジェネレータ７３を含む。
【００２６】
ここで、コードジェネレータ７３は、ＰＩ２１，２２に対して位相コードPIcodeを出力する。ＰＩ２１，２２は、PIcodeに基づいてDataの位相に追従させたクロックを生成し、クロック制御回路１０(倍周回路１１，１２)に出力する。
【００２７】
図２は、図１に示す受信器の動作を説明するための図であり、各クロックclkの後の数字(0, 45, 90, …, 315)は、各クロックの位相(°：通常動作時の位相)を示す。ＤＬＬ／ＩＬＲＯ３は、例えば、ＰＬＬ４から周波数ｆ／４［Ｈｚ］のクロックを受け取り、位相が互いに４５°異なる八相クロックDLLclk0，DLLclk45，DLLclk90，DLLclk135，DLLclk180，DLLclk225，DLLclk270，DLLclk315を生成してＰＩ２１，２２に出力する。
【００２８】
ＰＩ２１は、例えば、ＤＬＬ／ＩＬＲＯ３から位相が互いに９０°異なる四相クロックDLLclk0，DLLclk90，DLLclk180，DLLclk270を受け取り、ＣＤＲ７からのPIcodeに基づいて位相調整したクロックを倍周回路１１に出力する。
【００２９】
倍周回路１１は、例えば、ＰＩ２１から周波数ｆ／４の四相クロックＩclk0，Ｉclk90，Ｉclk180，Ｉclk270を受け取り、倍周(２逓倍)した周波数ｆ／２の互いに位相が１８０°異なる相補(差動)のクロックＤoclk0(X2clk0)，Ｄoclk180(X2clk180)を生成する。データ判定回路５１は、倍周回路１１からの周波数ｆ／２の出力クロックＤoclk0，Ｄoclk180に基づいて、データDataの判定を行う。
【００３０】
ＰＩ２２は、例えば、ＤＬＬ／ＩＬＲＯ３から位相が互いに９０°異なる四相クロックDLLclk45，DLLclk135，DLLclk225，DLLclk315を受け取り、ＣＤＲ７からのPIcodeに基づいて位相調整したクロックを倍周回路１２に出力する。
【００３１】
なお、ＰＩ２１に入力される四相クロックDLLclk0，DLLclk90，DLLclk180，DLLclk270と、ＰＩ２２に入力される四相クロックDLLclk45，DLLclk135，DLLclk225，DLLclk315は、互いに４５°の位相差を有している。
【００３２】
倍周回路１２は、例えば、ＰＩ２２から周波数ｆ／４の四相クロックＩclk45，Ｉclk135，Ｉclk225，Ｉclk315を受け取り、倍周した周波数ｆ／２の互いに位相が１８０°異なる相補のクロックＤoclk90(X2clk90)，Ｄoclk270(X2clk270)を生成する。バウンダリ判定回路５２は、倍周回路１２からの周波数ｆ／２の出力クロックＤoclk90，Ｄoclk270に基づいて、データバウンダリの判定(検出)を行う。
【００３３】
ここで、データ判定回路５１に入力されるクロックＤoclk0，Ｄoclk180とバウンダリ判定回路５２に入力されるクロックＤoclk90，Ｄoclk270は、互いに９０°の位相差を有している。また、クロックＤoclk0〜Ｄoclk270の周波数(ｆ／２)は、ＤＬＬ／ＩＬＲＯ３の出力クロックDLLclk0〜DLLclk315の周波数(ｆ／４)を倍周(２逓倍)したものとなっている。
【００３４】
なお、倍周回路１１および１２としては、例えば、排他的論理和(エクスクルーシブオア：ＥＸＯＲ)回路／否定排他的論理和(エクスクルーシブノア：ＥＸＮＯＲ)回路を適用することができる。
【００３５】
そして、バウンダリ判定回路５２のＤoclk90，Ｄoclk270をＣＤＲ７およびＰＩ２２等を介してフィードバック制御することにより、Ｄoclk0，Ｄoclk180で制御されるデータ判定回路５１は、適切なタイミングでデータ判定を行うことになる。すなわち、データ判定回路５１は、例えば、データアイのほぼ中央でサンプリングを行うことにより、データDataの判定を正しく行うことができる。
【００３６】
ところで、近年、例えば、高速Ｉ／Ｏ(受信器，通信装置)には、伝送容量の増大(総バンド幅の向上)、すなわち、伝送速度×チャネル数の向上と共に、低消費電力化が求められている。
【００３７】
そのため、高速Ｉ／Ｏは、クロック生成器(例えば、図１のＰＬＬ４)から低い周波数(例えば、ｆ／４)のクロックを伝送し、各送受信器内のチャネルにおいて、ＤＬＬやＩＬ−ＶＣＯ(例えば、図１のＤＬＬ／ＩＬＲＯ３)を用いて多相クロックを生成する。
【００３８】
そして、生成された多相クロックを倍周することにより、所望の高い周波数(例えば、ｆ／２)のクロックを生成し、送信器内のマルチプレクサ(多重器：ＭＵＸ)や、受信器内の判定器やデマルチプレクサ(逆多重器：図１のＤＭＸ６)に分配する。これにより、高速な伝送速度において、低消費電力の信号伝送を実現している。
【００３９】
しかしながら、近年の高速Ｉ／Ｏ(受信器)は、高速化のみではなく、前世代の高速Ｉ／Ｏとの相互接続性を含めた、周波数が倍以上異なる複数のデータレート(マルチデータレート)に対応することが求められている。
【００４０】
そのため、例えば、ＤＬＬの感度(Ｈｚ／Ｖ)を高くして幅広いクロック周波数に対応させ、或いは、受信器に設けたＰＩの線形性を確保するために可変容量を持たせるといったことにより、マルチデータレート化に対応している。
【００４１】
しかしながら、このような対応では、例えば、ＤＬＬの感度を高くすると、ＤＬＬの制御電圧のわずかな変動に対して周波数が揺らぐことになるため、ジッタ(jitter)を増やし、また、ＰＩに追加の容量(可変容量)を持たせると、帯域を制限することになる。
【００４２】
すなわち、例えば、周波数が倍以上異なる複数のデータレートに対応させるために、ＤＬＬやＰＩの構成を変更すると、例えば、数ＧＨｚといった高周波帯域でのクロック性能の劣化を招くことになるといった問題がある。
【００４３】
以下、本実施例のクロック制御回路，受信器および通信装置を、添付図面を参照して詳述する。ここで、本実施例のクロック制御回路は、例えば、前述した図１に示す受信器におけるクロック制御回路１０として適用することができるが、これに限定されるものではなく、様々な回路におけるクロック制御回路として適用可能である。
【００４４】
また、以下の説明において、通常動作時とは、例えば、クロック制御回路９０(１０)に入力するクロックの周波数ｆ／４を倍周(２逓倍)した周波数ｆ／２のクロックを出力する場合に対応する。また、パワーダウン時とは、クロック制御回路９０に入力するクロックの周波数ｆ／４と同じ(１逓倍の)周波数ｆ／４のクロックを出力する場合に対応する。
【００４５】
図３は、クロック制御回路の第１実施例を示すブロック図であり、図４は、図３に示すクロック制御回路９０におけるパワーダウン付バッファの例を説明するための図である。ここで、図４(a)は、パワーダウン付バッファ９２の一例を示す回路図であり、図４(b)は、図４(a)に示すパワーダウン付バッファ９２の動作を説明するためのものである。
【００４６】
図３に示されるように、第１実施例のクロック制御回路９０は、例えば、位相が互いに９０°異なる四相クロックＩclk0，Ｉclk90，Ｉclk180，Ｉclk270を受け取り、位相が１８０°異なる相補のクロックＤoclk0，Ｄoclk180を出力する。なお、クロック制御回路９０は、例えば、図１に示す受信器８におけるクロック制御回路１０に相当する。
【００４７】
クロック制御回路９０は、２つのバッファ９１，９２を含み、第１バッファ９１は、位相が１８０°異なる相補のクロック(第１入力クロック対)Ｉclk0，Ｉclk180を受け取り、そのＩclk0，Ｉclk180をバッファして出力する。すなわち、第１バッファ９１の出力クロックＯclk0，Ｏclk180は、常に、第１入力クロック対Ｉclk0，Ｉclk180と同じもの(バッファしたもの)となっている。
【００４８】
第２バッファ(パワーダウン付バッファ)９２は、位相が１８０°異なる相補のクロック(第２入力クロック対)Ｉclk90，Ｉclk270を受け取り、そのＩclk90，Ｉclk270をバッファして出力するか、或いは、固定レベルを出力するかが制御可能となっている。ここで、第１入力クロック対Ｉclk0，Ｉclk180と第２入力クロック対Ｉclk90，Ｉclk270は、９０°の位相差を有している。
【００４９】
図４(a)に示されるように、パワーダウン付バッファ９２は、２つのバッファ部９２１，９２２を含む。第１バッファ部９２１は、ｐＭＯＳトランジスタＱp11〜Ｑp13およびｎＭＯＳトランジスタＱn11〜Ｑn13を含む。ここで、トランジスタＱp12，Ｑn12は、第１インバータを形成し、入力されたＩclk90を反転して出力ＯＵＴ１に出力する。
【００５０】
第１インバータ(Ｑp12，Ｑn12)と高電位電源線Ｖddの間には、ゲートに周波数選択信号ＳＰＤが入力されたｐＭＯＳトランジスタＱp11が挿入されている。また、第１インバータと低電位電源線Ｖssの間には、ゲートに反転論理の周波数選択信号ＳＰＤxが入力されたｎＭＯＳトランジスタＱn11が挿入されている。
【００５１】
第１バッファ部９２１の出力ＯＵＴ１とＶddの間には、ゲートが高レベル『Ｈ』に固定されたトランジスタＱp13が設けられ、出力ＯＵＴ１とＶssの間には、ゲートにＳＰＤが入力されたプルダウン用のトランジスタＱn13が設けられている。ここで、トランジスタＱp13は、回路の対称性を保持するためのもので、常に、オフしている。
【００５２】
同様に、第２バッファ部９２２は、ｐＭＯＳトランジスタＱp21〜Ｑp23およびｎＭＯＳトランジスタＱn21〜Ｑn23を含む。ここで、トランジスタＱp22，Ｑn22は、第２インバータを形成し、入力されたＩclk270を反転して出力ＯＵＴ２に出力する。
【００５３】
第２インバータ(Ｑp22，Ｑn22)とＶddの間には、ゲートにＳＰＤが入力されたｐＭＯＳトランジスタＱp21が挿入され、また、第２インバータとＶssの間には、ゲートにＳＰＤxが入力されたｎＭＯＳトランジスタＱn21が挿入されている。
【００５４】
第２バッファ部９２２の出力ＯＵＴ２とＶddの間には、ゲートにＳＰＤxが入力されたプルアップ用のトランジスタＱp23が設けられ、出力ＯＵＴ１とＶssの間には、ゲートが低レベル『Ｌ』に固定されたトランジスタＱn23が設けられている。ここで、トランジスタＱn23は、回路の対称性を保持するためのもので、常に、オフしている。
【００５５】
なお、図４(a)に示すバッファ部９２１および９２２は、それぞれ１つのインバータ(Ｑp12，Ｑn12およびＱp22，Ｑn22)により、入力クロックの論理を反転して出力するようになっているが、インバータを２段として入出力の論理を一致させてもよい。
【００５６】
図４(b)に示されるように、通常動作時(第１モード)において、ＳＰＤは『Ｌ』になって、トランジスタＱp11，Ｑp21およびＱn11，Ｑn21がオンし、第１インバータ(Ｑp12，Ｑn12)および第２インバータ(Ｑp22，Ｑn22)は、動作状態になる。なお、前述したように、ＳＰＤxは、ＳＰＤの反転論理信号を示し、ＳＰＤが『Ｌ』のとき、ＳＰＤxは『Ｈ』になる。
【００５７】
これにより、第１バッファ部９２１の出力ＯＵＴ１には、入力クロックＩclk90(clk90)を反転した信号clk90x(clk270：Ｏclk270)が出力される。また、第２バッファ部９２２の出力ＯＵＴ２には、入力クロックＩclk270(clk270)を反転した信号clk270x(clk90：Ｏclk90)が出力される。ここで、ＳＰＤが『Ｌ』の通常動作モードにおいて、トランジスタＱn13およびＱp23は、オフしているため、第１および第２インバータの動作に影響を与えることはない。
【００５８】
従って、通常動作時において、倍周器９３には、例えば、位相が互いに９０°異なる四相クロックＯclk0，Ｏclk90，Ｏclk180，Ｏclk270が入力され、例えば、前述した図１の倍周回路１１と同様に、相補クロックＤoclk0，Ｄoclk180が生成される。
【００５９】
すなわち、通常動作時において、クロック制御回路９０は、例えば、周波数ｆ／４の四相クロックＩclk0，Ｉclk90，Ｉclk180，Ｉclk270を受け取り、倍周(２逓倍)した周波数ｆ／２の相補クロックＤoclk0，Ｄoclk180を生成して出力する。
【００６０】
次に、パワーダウン時(第２モード)において、ＳＰＤは『Ｈ』(ＳＰＤxは『Ｌ』)になって、トランジスタＱp11，Ｑp21およびＱn11，Ｑn21がオフし、第１インバータ(Ｑp12，Ｑn12)および第２インバータ(Ｑp22，Ｑn22)は、非動作状態になる。
【００６１】
このとき、第１バッファ部９２１では、プルダウン用のトランジスタＱn13がオンして、出力ＯＵＴ１には、固定の低レベル『Ｌ』が出力される。また、第２バッファ部９２２では、プルアップ用のトランジスタＱp23がオンして、出力ＯＵＴ２には、固定の高レベル『Ｈ』が出力される。
【００６２】
図５は、図３に示すクロック制御回路の動作を説明するための図であり、パワーダウン時におけるクロック制御回路９０の動作を説明するためのものである。
【００６３】
図４(b)を参照して説明したるように、パワーダウン時において、第２バッファ９２は、第１バッファ部９２１の出力ＯＵＴ１が『Ｌ』で、第２バッファ部９２２の出力ＯＵＴ２が『Ｈ』となる固定レベルを出力する。なお、第１バッファ９１は、周波数がｆ／４の相補クロックＯclk0，Ｏclk180を出力する。
【００６４】
これら第１バッファ９１からの出力クロックＯclk0，Ｏclk180、並びに、第２バッファ９２からの固定レベルの出力ＯＵＴ１(『Ｌ』)，ＯＵＴ２(『Ｈ』)は、倍周器９３に入力される。
【００６５】
倍周器９３は、例えば、固定レベル『Ｈ』の出力ＯＵＴ２とクロックＯclk0の否定排他的論理和(ＥＸＮＯＲ)を取って、クロックＤclk0(clk0)を生成する。さらに、倍周器９３は、例えば、固定レベル『Ｌ』の出力ＯＵＴ１とクロックＯclk180の排他的論理和(ＥＸＯＲ)を取って、クロックＤclk180(clk180)を生成する。
【００６６】
従って、パワーダウン時において、クロック制御回路９０は、例えば、周波数ｆ／４の四相クロックＩclk0，Ｉclk90，Ｉclk180，Ｉclk270を受け取り、同じ周波数(１逓倍)の周波数ｆ／４の相補クロックＤoclk0，Ｄoclk180を生成して出力する。
【００６７】
すなわち、第１実施例のクロック制御回路によれば、周波数選択信号ＳＰＤ，ＳＰＤxによって出力クロックＤoclk0，Ｄoclk180の周波数を、入力クロックと同じ(１逓倍の)周波数ｆ／４、または、倍周した(２逓倍の)周波数ｆ／２に選択制御することができる。
【００６８】
このように、第１実施例のクロック制御回路によれば、例えば、ＤＬＬやＰＩの構成を変更せずに、高周波帯域でのクロック性能の劣化を招くことなく、周波数が２倍異なるデータレートに対応させることが可能になる。
【００６９】
なお、前述したように、図４(a)に示すバッファ部９２１および９２２は、例えば、２段のインバータを設けて入出力の論理を一致させることもできる。また、図４(a)，図４(b)および図５は、単なる例を説明するためのものであり、各信号の論理および回路構成は様々な変形が可能なのはいうまでもない。
【００７０】
図６は、クロック制御回路の第２実施例を示すブロック図であり、位相が互いに９０°異なる四相クロックＤoclk0，Ｄoclk180，Ｄoclk90，Ｄoclk270を出力するものを示している。
【００７１】
図６と前述した図１および図３の比較から明らかなように、第２実施例のクロック制御回路１は、例えば、図１に示す受信器８におけるクロック制御回路１０に相当するもので、２つの倍周回路１１，１２、および、位相シフト回路１３を含む。
【００７２】
ここで、倍周回路１１および１２は、同様の構成を有し、例えば、図３〜図５を参照して説明したクロック制御回路９０と同等の回路構成を適用することができる。なお、以下の説明では、各バッファ１０１，１０２，２０１，２０２の入出力論理が一致しているものとして説明する。
【００７３】
これは、例えば、図４(a)に示すバッファ部９２１および９２２のインバータを２段にして入出力の論理を一致させることに対応するが、パワーダウン付バッファ(第２バッファ)９２の相補出力クロックＯclk270とＯclk90を入れ替えることにも対応する。
【００７４】
図６に示されるように、位相シフト回路１３は、例えば、周波数がｆ／４で位相が互いに４５°異なる八相クロックＩclk0〜Ｉclk315(第１多相クロック)を受け取り、位相シフトした八相クロックａ0〜ａ315(第２多相クロック)を出力する。
【００７５】
図７は、図６に示すクロック制御回路の一例を示す図であり、位相シフト回路１３をスイッチ１３０とした例を示すものである。なお、図７に示すスイッチ１３０の接続状態は、パワーダウン時のものであり、通常動作時の接続状態は、入力クロックをそのまま左から右へ通過(スルー)させるようになっている。
【００７６】
すなわち、通常動作時において、スイッチ１３０は、スルーの接続状態となり、入力クロックＩclk90，Ｉclk270は、そのまま出力クロックａ90，ａ270となり、入力クロックＩclk45，Ｉclk225は、そのまま出力クロックａ45，ａ225となる。
【００７７】
なお、通常動作時およびパワーダウン時の両方において、入力クロックＩclk0，Ｉclk180は、そのまま出力クロックａ0，ａ180となり、入力クロックＩclk135，Ｉclk315は、そのまま出力クロックａ135，ａ315となる。
【００７８】
従って、位相シフト回路１３からのクロックａ0，ａ180は、倍周回路１１の第１バッファ１０１に入力され、クロックａ90，ａ270は、倍周回路１１の第２バッファ１０２に入力される。
【００７９】
また、位相シフト回路１３からのクロックａ45，ａ225は、倍周回路１２の第１バッファ(第３バッファ)２０１に入力され、クロックａ135，ａ315は、倍周回路１２の第２バッファ(第４バッファ：パワーダウン付バッファ)２０２に入力される。
【００８０】
これにより、通常動作時において、クロック制御回路１は、図１および図２を参照して説明したクロック制御回路１０(倍周回路１１，１２)と同様に、入力する八相クロックＩclk0〜Ｉclk315の周波数ｆ／４を倍周した周波数ｆ／２のクロックを出力する。
【００８１】
すなわち、倍周回路１１は、周波数ｆ／４の四相クロックＩclk0，Ｉclk90，Ｉclk180，Ｉclk270を受け取り、倍周(２逓倍)した周波数ｆ／２の互いに位相が１８０°異なる相補クロックＤoclk0(X2clk0)，Ｄoclk180(X2clk180)を生成して出力する。
【００８２】
また、倍周回路１２は、周波数ｆ／４の四相クロックＩclk45，Ｉclk135，Ｉclk225，Ｉclk315を受け取り、倍周した周波数ｆ／２の互いに位相が１８０°異なる相補クロックＤoclk90(X2clk90)，Ｄoclk270(X2clk270)を生成して出力する。なお、倍周回路１１の出力クロックＤoclk0，Ｄoclk180と、倍周回路１２の出力クロックＤoclk90，Ｄoclk270は、９０°の位相差を有している。
【００８３】
これに対して、パワーダウン時において、スイッチ１３０は、図７のような接続状態になる。すなわち、パワーダウン時では、位相シフト回路１３(スイッチ１３０)により、入力クロックＩclk90，Ｉclk270が出力クロックａ45，ａ225として出力され、入力クロックＩclk45，Ｉclk225が出力クロックａ90，ａ270として出力される。
【００８４】
なお、前述のように、パワーダウン時においても、入力クロックＩclk0，Ｉclk180は、そのまま出力クロックａ0，ａ180となり、また、入力クロックＩclk135，Ｉclk315は、そのまま出力クロックａ135，ａ315となっている。
【００８５】
ここで、本実施例におけるクロック制御回路１の倍周回路１１および１２は、図３〜図５を参照したクロック制御回路９０と同等であり、パワーダウン時において、倍周回路１１および１２の第２バッファ(１０２)の出力ＯＵＴ１，ＯＵＴ２は固定レベルになる。
【００８６】
ただし、各バッファ１０１，１０２，２０１，２０２の入出力論理が一致しているものとしているので、出力ＯＵＴ１が高レベル『Ｈ』に固定され、出力ＯＵＴ２が低レベル『Ｌ』に固定されることになる。
【００８７】
すなわち、倍周回路１１における第２バッファ１０２は、入力クロックａ90，ａ270のレベルに関わらず、『Ｈ』に固定された信号ｂ90および『Ｌ』に固定された信号ｂ270を出力する。
【００８８】
同様に、倍周回路１２における第２バッファ２０２は、入力クロックａ135，ａ315のレベルに関わらず、『Ｈ』に固定された信号ｂ135および『Ｌ』に固定された信号ｂ315を出力する。
【００８９】
図８は、図７に示すクロック制御回路の動作を説明するための図であり、パワーダウン時における倍周器１０３，２０３の入力信号(クロックｂ0〜ｂ315)および出力信号(クロックＤoclk0，Ｄoclk90，Ｄoclk180，Ｄoclk270)を示す。
【００９０】
なお、倍周器１０３，２０３は、ＥＸＯＲまたはＥＸＮＯＲとされている。すなわち、倍周器１０３，２０３は、固定レベル(『Ｈ』：b90，b135、『Ｌ』：b270，b315)とクロック(b0，b270、b180，b225)の否定排他的論理和(ＥＸＮＯＲ)或いは排他的論理和(ＥＸＯＲ)を取って、Ｄoclk0，Ｄoclk90，Ｄoclk180，Ｄoclk270を生成する。
【００９１】
このように、第２実施例のクロック制御回路によれば、パワーダウン時に、周波数ｆ／４の八相クロックＩclk0〜Ｉclk315から、同じ周波数ｆ／４の四相クロックＤoclk0，Ｄoclk90，Ｄoclk180，Ｄoclk270を生成して出力することができる。なお、通常動作時には、周波数ｆ／４の八相クロックＩclk0〜Ｉclk315から、倍周した周波数ｆ／２の四相クロックＤoclk0，Ｄoclk90，Ｄoclk180，Ｄoclk270を生成して出力することができる。
【００９２】
図９は、クロック制御回路の第３実施例を示す図である。図９に示されるように、第３実施例のクロック制御回路は、倍周回路１１，１２、位相補間器(ＰＩ)２１，２２、制御回路１４、および、コード加算器１５を含む。
【００９３】
コード加算器１５は、制御回路１４の出力信号ＣＳに基づいて、コードジェネレータ(７３)からの位相コードＰＩcodeＢに対してコード加算を行って、例えば、クロックclk45，clk135，clk225，clk315を＋４５°シフトさせるためのものである。ここで、コード加算器１５は、例えば、図６に示すクロック制御回路における位相シフト回路１３に相当するが、ＰＩ２２を介してクロックの位相シフトを行うようになっている。
【００９４】
なお、コード加算器１５は、例えば、＋４５°に対応する位相コードを予め保持し、制御回路１４からの出力信号ＣＳに基づいて位相コードＰＩcodeＢに加算しているが、制御回路１４から＋４５°に対応する位相コードを直接コード加算器１５に出力してもよい。
【００９５】
図９に示されるように、ＰＩ２１は、四相クロックclk0，clk90，clk180，clk270を受け取り、それぞれ２つのクロックに対して重みαを与えるバッファ２１４，２１６および重みβを与えるバッファ２１５，２１７を含む。これらバッファ２１４〜２１７は、コードジェネレータからの位相コードＰＩcodeＤを受け取ってデジタル／アナログ変換を行うＤ／Ａ変換器(ＤＡＣ)２１１により制御される。
【００９６】
バッファ２１４および２１５の出力は、ミキサ２１２に入力され、ミキサ２１２から、位相コードＰＩcodeＤに基づいて位相補間されたクロックａ0，ａ180が出力される。また、バッファ２１６および２１７の出力は、ミキサ２１３に入力され、ミキサ２１３から、位相コードＰＩcodeＤに基づいて位相補間されたクロックａ90，ａ270が出力される。
【００９７】
ＰＩ２２は、四相クロックclk45，clk135，clk225，clk315を受け取り、それぞれ２つのクロックに対して重みγを与えるバッファ２２４，２２６および重みεを与えるバッファ２２５，２２７を含む。これらバッファ２２４〜２２７は、コード加算器１５からの出力コードを受け取ってデジタル／アナログ変換を行うＤ／Ａ変換器(ＤＡＣ)２２１により制御される。
【００９８】
ここで、通常動作時において、コード加算器１５は、コードジェネレータからの位相コードＰＩcodeＢをそのまま出力し、一方、パワーダウン時において、コード加算器１５は、位相コードＰＩcodeＢに対して＋４５°のコードを加算したものを出力する。
【００９９】
バッファ２２４および２２５の出力は、ミキサ２２２に入力され、ミキサ２２２から、位相コードＰＩcodeＢ、或いは、ＰＩcodeＢに対して＋４５°のコードを加算した位相コードに基づいて位相補間されたクロックａ45，ａ225が出力される。
【０１００】
また、バッファ２２６および２２７の出力は、ミキサ２２３に入力され、ミキサ２２３から、位相コードＰＩcodeＢ、或いは、ＰＩcodeＢに対して＋４５°のコードを加算した位相コードに基づいて位相補間されたクロックａ135，ａ315が出力される。
【０１０１】
図１０〜図１２は、図９に示すクロック制御回路の動作(パワーダウン時の動作)を説明するための図である。なお、通常動作時におけるクロック制御回路の動作は、例えば、図１および図２を参照して説明したのと同様である。
【０１０２】
すなわち、通常動作時において、クロック制御回路１は、入力する八相クロックclk0〜clk315の周波数ｆ／４を倍周した周波数ｆ／２の四相クロックＯclkA，ＯclkB，ＯclkAX，ＯclkBXを出力する。
【０１０３】
前述したように、パワーダウン時において、ＰＩ２２は、四相クロックclk45，clk135，clk225，clk315に対して、コード加算器１５からの出力コードに従って＋４５°だけ位相シフトしたクロックを出力する。
【０１０４】
すなわち、図１０に示されるように、ＰＩ２２から出力されるクロックａ45，ａ135，ａ225，ａ315は、それぞれクロックａ90，ａ180，ａ270，ａ360(ａ0)に対応するクロックとなる。
【０１０５】
ここで、図１１に示されるように、パワーダウン時では、倍周回路１１および１２の第２バッファ１０２，２０２の出力は固定レベルになる。すなわち、クロックｂ90およびｂ135は『Ｈ』に固定され、クロックｂ270，ｂ315は『Ｌ』に固定される。
【０１０６】
従って、図１２と前述した図８の比較から明らかなように、パワーダウン時における倍周器１０３，２０３の入力信号(クロックｂ0〜ｂ315)および出力信号(クロックＤoclk0，Ｄoclk90，Ｄoclk180，Ｄoclk270)を示す。なお、倍周器１０３，２０３は、ＥＸＯＲまたはＥＸＮＯＲとされている。
【０１０７】
このように、第３実施例のクロック制御回路によれば、パワーダウン時に、周波数ｆ／４の八相クロックclk0〜clk315から、同じ周波数ｆ／４の四相クロックＯclkA，ＯclkB，ＯclkAX，ＯclkBXを生成して出力することができる。なお、通常動作時には、周波数ｆ／４の八相クロックＩclk0〜Ｉclk315から、倍周した周波数ｆ／２の四相クロックＯclkA，ＯclkB，ＯclkAX，ＯclkBXを生成して出力することができる。
【０１０８】
このように、第３実施例のクロック制御回路は、位相シフト回路をコード加算器１５とすることで、ＣＤＲ７からの位相コードＰIcodeBに対して、例えば、＋４５°だけシフトさせるための位相コードを加算するようになっている。
【０１０９】
この第３実施例のクロック制御回路では、位相シフトをスイッチではなく、ＰＩ２２の位相コードという低周波での演算で行うことができ、スイッチによるＲＣ遅延の帯域制限や高周波のクロックに特性劣化を生じることなく位相シフトさせることができる。
【０１１０】
なお、図９に示す第３実施例のクロック制御回路は、例えば、図６に示す第２実施例のクロック制御回路、すなわち、スイッチによる位相シフトでも実現することができる。
【０１１１】
すなわち、位相シフト回路１３をスイッチとし、バッファ２０１，２０２へのクロックａ45，ａ225，ａ135，ａ315を、通常動作時にはＩclk45，Ｉclk225，Ｉclk135，Ｉclk315とし、パワーダウン時にはＩclk90，Ｉclk270，Ｉclk180，Ｉclk0と切り替えればよい。
【０１１２】
ただし、このようなスイッチを適用して実現した場合、例えば、上述した第３実施例の効果とは逆に、特に、高速なクロックを使用する場合、スイッチによるＲＣ遅延の帯域制限や高周波のクロックに特性劣化を生じる虞がある。従って、例えば、数十ＧＨｚといった高速クロックを処理するには、第３実施例のように、コード加算器１５により位相補間器(ＰＩ)２１の位相コードＰＩcodeＢを処理するのが好ましい。
【０１１３】
図１３は、受信器の他の例を示すブロック図である。図１３と前述した図１の比較から明らかなように、図１３に示す受信器９において、ＤＬＬ／ＩＬＲＯ３からの八相クロックclk0〜clk315は、直接クロック制御回路１０ａの倍周回路１１ａおよび１２ａに入力される。
【０１１４】
倍周回路１１ａおよび１２ａの出力は、位相補間回路２０ａを介して、データ判定回路５１およびバウンダリ判定回路５２に入力され、データの判定およびバウンダリの判定を行う。すなわち、図１３に示す受信器９は、図１に示す受信器８において、クロック制御回路１０と位相補間回路２０の順序を入れ替えたものに対応する。
【０１１５】
なお、ＤＬＬ／ＩＬＲＯ３，ＰＬＬ４，ラッチ５(データ判定回路５１およびバウンダリ判定回路５２)，ＤＭＸ６およびＣＤＲ７は、図１を参照して説明したものと同様である。
【０１１６】
図１４は、図１３に示す受信器に適用されるクロック制御回路の第４実施例を示すブロック図である。図１４に示す第４実施例のクロック制御回路は、図７を参照して説明した第２実施例のクロック制御回路を図１３に示す受信器９に適用したものに相当する。
【０１１７】
なお、第４実施例のクロック制御回路において、位相補間回路２０ａは、１つの位相補間器(ＰＩ)２１ａだけでよいことになるが、ＰＩ２１ａの動作周波数は、例えば、図９に示すＰＩ２１，２２の動作周波数の２倍になる。このように、本実施例のクロック制御回路および受信器は、様々な変形および変更が可能である。
【０１１８】
また、以上の説明では、入力する多相クロックとして、位相が互いに９０°異なる四相クロック、および、位相が互いに４５°異なる八相クロックを例として説明したがこれらに限定されるものではない。
【０１１９】
また、各実施例のクロック制御回路を多段構成とすることにより、例えば、入力クロックの周波数ｆ／４に対して、クロック制御回路の出力クロックの周波数を、ｆ／２とｆ／４だけではなく、例えば、ｆ／８やｆ／１６といった周波数に設定することもできる。
【０１２０】
図１５は、本実施例の受信器が適用される通信装置(半導体集積回路：スイッチチップ)の一例を示すブロック図である。図１５に示されるように、上述した第１〜第４実施の受信器４０１は、スイッチチップ４００に適用することができる。すなわち、スイッチチップ４００は、例えば、１つの半導体チップ上に設けられた受信器４０１，送信器４０２、および、信号処理回路(ＣＰＵ)４０３を含む。
【０１２１】
受信器４０１は、スイッチチップ４００の外部ＡＡからの入力信号(受信信号)を受け取り、信号処理回路４０３は、受信器４０１を介して入力される入力信号を処理する。信号処理回路４０３により処理された信号(出力信号)は、送信器４０２を介してスイッチチップ４００の外部ＡＡに出力する。
【０１２２】
ここで、スイッチチップ４００の外部ＡＡは、例えば、半導体チップ(半導体集積回路)、または、ネットワークを介したサーバやボード(プリント配線基板)等である。また、図１５において、例えば、参照符号ＢＢを、半導体集積回路またはプリント配線基板ＡＡとは異なる半導体集積回路またはプリント配線基板とした場合、信号処理回路４０３とＢＢの間に、さらなる受信器および送信器を設けることもできる。
【０１２３】
なお、本実施例の受信器の適用は、図１５に示すスイッチチップ４００に限定されるものではなく、様々な半導体集積回路の受信器、或いは、Ｉ／Ｏ回路(入出力回路)等に対して幅広く適用することができるのはいうまでもない。
【０１２４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１２５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
多相クロックにおける第１入力クロック対を受け取り、前記第１入力クロック対をバッファして出力する第１バッファと、
前記多相クロックにおける第２入力クロック対を受け取り、前記第２入力クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第２バッファと、
前記第１バッファからの出力および前記第２バッファからの出力の論理を取って、前記多相クロックの周波数を倍周した周波数に基づいた第１出力クロック対、または、前記多相クロックの周波数と同じ周波数に基づいた第２出力クロック対を、出力クロックとして出力する倍周器と、を有する、
ことを特徴とするクロック制御回路。
【０１２６】
（付記２）
前記多相クロックは、位相が互いに９０°異なる四相クロックであり、
前記第１入力クロック対および前記第２入力クロック対は、それぞれ位相が１８０°異なる相補のクロックである、
ことを特徴とする付記１に記載のクロック制御回路。
【０１２７】
（付記３）
前記倍周器は、
前記第１バッファからの出力および前記第２バッファからの出力の排他的論理和を取る回路を含む、
ことを特徴とする付記１または付記２に記載のクロック制御回路。
【０１２８】
（付記４）
前記第２バッファは、
前記第２入力クロック対をバッファして出力する第１動作モードと、
前記固定レベルの高レベルおよび低レベルを出力する第２動作モードと、を有する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のクロック制御回路。
【０１２９】
（付記５）
前記第１動作モードは、
前記第１および第２バッファが前記第１および第２入力クロック対をバッファして出力する通常動作時の動作モードであり、
前記第２動作モードは、
前記第２バッファが前記第２入力クロック対のレベルに関わらず前記固定レベルを出力するパワーダウン時の動作モードである、
ことを特徴とする付記４に記載のクロック制御回路。
【０１３０】
（付記６）
第１多相クロックを受け取り、所定のクロックを位相シフトした第２多相クロックを出力する位相シフト回路と、
前記第２多相クロックにおける第１クロック対を受け取り、前記第１クロック対をバッファして出力する第１バッファと、
前記第２多相クロックにおける第２クロック対を受け取り、前記第２クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第２バッファと、
前記第１バッファからの出力および前記第２バッファからの出力の論理を取って、前記第１多相クロックの周波数を倍周した周波数に基づいた第１クロック対、または、前記第１多相クロックの周波数と同じ周波数に基づいた第２クロック対を、出力クロックとして出力する第１倍周器と、
前記第２多相クロックにおける第３クロック対を受け取り、前記第３クロック対をバッファして出力する第３バッファと、
前記第２多相クロックにおける第４クロック対を受け取り、前記第４クロック対をバッファして出力するか、または、固定レベルを出力するか制御可能な第４バッファと、
前記第３バッファからの出力および前記第４バッファからの出力の論理を取って、前記第１多相クロックの周波数を倍周した周波数に基づいた第３クロック対、または、前記第１多相クロックの周波数と同じ周波数に基づいた第４クロック対を、出力クロックとして出力する第２倍周器と、を有する、
ことを特徴とするクロック制御回路。
【０１３１】
（付記７）
前記第１多相クロックは、位相が互いに４５°異なる八相クロックであり、
前記第１クロック対，前記第２クロック対，前記第３クロック対および前記第４クロック対は、それぞれ位相が１８０°異なる相補のクロックである、
ことを特徴とする付記６に記載のクロック制御回路。
【０１３２】
（付記８）
前記第１倍周器は、
前記第１バッファからの出力および前記第２バッファからの出力の排他的論理和を取る回路を含み、
前記第２倍周器は、
前記第３バッファからの出力および前記第４バッファからの出力の排他的論理和を取る回路を含む、
ことを特徴とする付記６または付記７に記載のクロック制御回路。
【０１３３】
（付記９）
前記第２および第４バッファは、それぞれ
前記第２および第４クロック対をバッファして出力する第１動作モードと、
前記固定レベルの高レベルおよび低レベルを出力する第２動作モードと、を有する、
ことを特徴とする付記６乃至付記８のいずれか１項に記載のクロック制御回路。
【０１３４】
（付記１０）
前記第１動作モードは、
前記第１乃至第４バッファが前記第１乃至第４クロック対をバッファして出力する通常動作時の動作モードであり、
前記第２動作モードは、
前記第２および第４バッファが前記第２および第４クロック対のレベルに関わらず前記固定レベルを出力するパワーダウン時の動作モードである、
ことを特徴とする付記９に記載のクロック制御回路。
【０１３５】
（付記１１）
前記位相シフト回路は、
前記第２動作モードにおいて、前記第１多相クロックにおける所定のクロックを切り替えるスイッチを含む、
ことを特徴とする付記９または付記１０に記載のクロック制御回路。
【０１３６】
（付記１２）
前記位相シフト回路は、
前記第２動作モードにおいて、位相補間器に対する位相コードに所定のコードを加算し、前記第１多相クロックにおける所定のクロックの位相をシフトさせるコード加算器を含む、
ことを特徴とする付記９または付記１０に記載のクロック制御回路。
【０１３７】
（付記１３）
付記１乃至付記１２のいずれか１項に記載のクロック制御回路と、
前記クロック制御回路からの第１出力クロックに基づいてデータを判定するデータ判定回路と、
前記クロック制御回路からの第２出力クロックに基づいてバウンダリを判定するバウンダリ判定回路と、
前記データ判定回路および前記バウンダリ判定回路の出力に基づいて位相補間器を制御するクロックデータリカバリと、を有する、
ことを特徴とする受信器。
【０１３８】
（付記１４）
外部からの入力信号を受け取る受信器と、
前記受信器を介して入力される入力信号を処理する信号処理回路と、
前記信号処理回路により処理された出力信号を外部へ出力する送信器と、を有し、
前記受信器は、付記１３に記載の受信器である、
ことを特徴とする通信装置。
【０１３９】
（付記１５）
前記通信装置は、１つの半導体チップに形成されている、
ことを特徴とする通信装置。
【符号の説明】
【０１４０】
３    ＤＬＬ／ＩＬＲＯ
４    位相同期回路(ＰＬＬ)
５    ラッチ
６    デマルチプレクサ(ＤＭＸ)
７    クロックデータリカバリ(ＣＤＲ)
８，９    受信器
１０，９０    クロック制御回路
１１，１２    倍周回路
２０，２０ａ    位相補間回路
２１，２２，２１ａ    位相補間器(位相インターポレータ：ＰＩ)
５１    データ判定回路
５２    バウンダリ判定回路
７１    位相比較器(位相検出回路：ＰＤＣ)
７２    ローパスフィルタ(ＬＰＦ)
７３    コードジェネレータ
９１，１０１    バッファ(第１バッファ)
９２，１０２    バッファ(第２バッファ：パワーダウン付バッファ)
２０１    バッファ(第３バッファ)
２０２    バッファ(第４バッファ：パワーダウン付バッファ)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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