(57)【要約】【課題】駆動回路の規模をより小さくすることの可能な表示装置および電子機器を提供する。【解決手段】本技術の表示装置に搭載された駆動回路において、走査線駆動回路は、複数の走査線を複数の第１ユニットに区分したときに、各信号線に第１固定電圧が印加される前半期間にＶｔｈ補正を行うために第１選択パルスを第１ユニットごとに順次、出力する。走査線駆動回路は、さらに、各信号線に信号電圧が印加される後半期間に信号電圧をゲートに書き込むために第２選択パルスを走査線ごとに順次、出力する。本技術の表示装置に搭載された駆動回路において、制御線駆動回路は、複数の制御線を第１ユニットと同数の第２ユニットに区分したときに、Ｖｔｈ補正準備のために制御パルスを第２ユニットごとに順次、出力する。【選択図】図６
2015094773.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、発光素子および画素回路を含み、行列状に配置された複数の画素と、複数の信号線と、複数の走査線と、１または複数の第１電源線と、複数の第２電源線と、複数の制御線とを有し、
前記画素回路は、
ゲートが前記走査線に電気的に接続されるとともにソースまたはドレインが前記信号線に電気的に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記第１電源線に電気的に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
ゲートが前記制御線に電気的に接続されるとともにソースおよびドレインが前記第２トランジスタのソースおよびドレインのうち前記第１電源線に未接続の端子と前記第２電源線とに電気的に接続された第３トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
を有し、
前記駆動回路は、
１フレーム期間の前半に第１固定電圧を各前記信号線に出力し続けたのち、１フレーム期間の後半に映像信号に応じた信号電圧を各前記信号線に出力し続ける信号線駆動回路と、
複数の前記走査線を複数の第１ユニットに区分したときに、１フレーム期間の前半に前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行うために第１選択パルスを前記第１ユニットごとに順次、出力したのち、１フレーム期間の後半に前記信号電圧を前記第２トランジスタのゲートに書き込むために第２選択パルスを前記走査線ごとに順次、出力する走査線駆動回路と、
複数の前記制御線を前記第１ユニットと同数の第２ユニットに区分したときに、前記補正を行う前に第２固定電圧を前記端子に書き込むために制御パルスを前記第２ユニットごとに順次、出力する制御線駆動回路と、
１フレーム期間において、第３固定電圧を出力し続けるとともに、前記第２電源線に前記第２固定電圧を出力し続ける電源回路と
を有する
表示装置。
【請求項２】
前記第２固定電圧は、（前記第１固定電圧−前記第２トランジスタの閾値電圧）以下の電圧値となっており、
前記第３固定電圧は、（前記発光素子の閾値電圧＋前記発光素子のカソード電圧）以上の電圧値となっている
請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、前記補正を行うために前記第１選択パルスを前記第１ユニット内の全ての前記走査線に対して同時に出力し、
前記制御線駆動回路は、前記第２固定電圧を前記端子に書き込むために前記制御パルスを前記第２ユニット内の全ての前記走査線に対して同時に出力する
請求項２に記載の表示装置。
【請求項４】
前記走査線駆動回路は、前記第１選択パルスを前記第１ユニットごとに順次、出力可能な第１ゲートドライバと、前記第２選択パルスを前記走査線ごとに順次、出力可能な第２ゲートドライバとにより構成されている
請求項２に記載の表示装置。
【請求項５】
表示装置を備え、
前記表示装置は、
表示パネルと、前記表示パネルを駆動する駆動回路とを有し、
前記表示パネルは、発光素子および画素回路を含み、行列状に配置された複数の画素と、複数の信号線と、複数の走査線と、１または複数の第１電源線と、複数の第２電源線と、複数の制御線とを有し、
前記画素回路は、
ゲートが前記走査線に電気的に接続されるとともにソースまたはドレインが前記信号線に電気的に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記第１電源線に電気的に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
ゲートが前記制御線に電気的に接続されるとともにソースおよびドレインが前記第２トランジスタのソースおよびドレインのうち前記第１電源線に未接続の端子と前記第２電源線とに電気的に接続された第３トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
を有し、
前記駆動回路は、
１フレーム期間の前半に第１固定電圧を各前記信号線に出力し続けたのち、１フレーム期間の後半に映像信号に応じた信号電圧を各前記信号線に出力し続ける信号線駆動回路と、
複数の前記走査線を複数の第１ユニットに区分したときに、１フレーム期間の前半に前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行うために第１選択パルスを前記第１ユニットごとに順次、出力したのち、１フレーム期間の後半に前記信号電圧を前記第２トランジスタのゲートに書き込むために第２選択パルスを前記走査線ごとに順次、出力する走査線駆動回路と、
複数の前記制御線を前記第１ユニットと同数の第２ユニットに区分したときに、前記補正を行う前に第２固定電圧を前記端子に書き込むために制御パルスを前記第２ユニットごとに順次、出力する制御線駆動回路と、
１フレーム期間において、第３固定電圧を出力し続けるとともに、前記第２電源線に前記第２固定電圧を出力し続ける電源回路と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、発光素子を画素ごとに有する表示装置およびそれを備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内の駆動トランジスタによって制御される。
【０００４】
アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧Ｖｓｉｇがサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧Ｖｓｉｇの書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、閾値電圧Ｖｔｈや移動度μのばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる。
【０００５】
アクティブマトリックス型の有機ＥＬ表示装置では、電源線から各画素に電力を供給するために、電源線には大電流が流される。しかし、電源線には、通常、有機ＥＬ素子の発光・消光を制御するパルスパワーが印加されるので、電源線駆動回路の規模が非常に大きくなり、電源線駆動回路を格納する表示パネルの額縁も大きくなってしまう。そこで、例えば、特許文献１に記載されているように、電源線を固定電圧とし、駆動トランジスタのソース電圧を制御する制御トランジスタを設けた画素回路が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６０１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載の画素回路では、各画素回路を選択する選択パルスを表示領域の垂直方向に走査する走査ドライバの他に、ソース電圧制御用のトランジスタを制御する制御パルスを表示領域の垂直方向に走査する走査ドライバも必要となる。そのため、駆動回路の規模が大きくなり、製造コストが高くなってしまうという問題があった。
【０００８】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、駆動回路の規模をより小さくすることの可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本技術の表示装置は、表示パネルと、表示パネルを駆動する駆動回路とを備えている。表示パネルは、発光素子および画素回路を含み、行列状に配置された複数の画素と、複数の信号線と、複数の走査線と、１または複数の第１電源線と、複数の第２電源線と、複数の制御線とを有している。画素回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび保持容量を有している。第１トランジスタは、ゲートが走査線に電気的に接続されるとともにソースまたはドレインが信号線に電気的に接続されたトランジスタであり、信号線に印加された電圧をサンプリングする。第２トランジスタは、ソースまたはドレインが第１電源線に電気的に接続されたトランジスタであり、第１トランジスタによってサンプリングされた電圧の大きさに応じて発光素子に流れる電流を制御する。第３トランジスタは、ゲートが制御線に電気的に接続されるとともに、ソースおよびドレインが第２トランジスタのソースおよびドレインのうち第１電源線に未接続の端子と第２電源線とに電気的に接続されたトランジスタである。保持容量は、第１トランジスタによってサンプリングされた電圧を保持する。
【００１０】
本技術の表示装置において、駆動回路は、信号線駆動回路、走査線駆動回路、制御線駆動回路および電源回路を有している。信号線駆動回路は、１フレーム期間の前半に第１固定電圧を各信号線に出力し続けたのち、１フレーム期間の後半に映像信号に応じた信号電圧を各信号線に出力し続ける。走査線駆動回路は、複数の走査線を複数の第１ユニットに区分したときに、１フレーム期間の前半にＶｔｈ補正を行うために第１選択パルスを第１ユニットごとに順次、出力する。Ｖｔｈ補正とは、第２トランジスタのゲート−ソース間電圧を第２トランジスタの閾値電圧に近づける補正を指している。走査線駆動回路は、さらに、１フレーム期間の後半に信号電圧を前記第２トランジスタのゲートに書き込むために第２選択パルスを走査線ごとに順次、出力する。制御線駆動回路は、複数の制御線を第１ユニットと同数の第２ユニットに区分したときに、Ｖｔｈ補正準備のために制御パルスを第２ユニットごとに順次、出力する。Ｖｔｈ補正準備とは、Ｖｔｈ補正を行う前に第２固定電圧を上記端子に書き込むことを指している。電源回路は、１フレーム期間において、第３固定電圧を出力し続けるとともに、第２電源線に第２固定電圧を出力し続ける。
【００１１】
本技術の電子機器は、上記の表示装置を備えている。
【００１２】
本技術の表示装置および電子機器では、Ｖｔｈ補正準備のために、制御パルスが第２ユニットごとに順次、出力される。これにより、制御線駆動回路の規模が、複数の制御線をユニットごとに束ねた分だけ小さくなる。さらに、１フレーム期間の前半にＶｔｈ補正を行うために、第１選択パルスが第１ユニットごとに順次、出力される。これにより、複数の制御線を第２ユニットごとに束ねたことに起因して、Ｖｔｈ補正期間が第２ユニット内で大幅に異なるおそれが低減される。なお、第１選択パルスを第１ユニットごとに順次、出力するための回路が別途、必要となるが、この回路の規模は、制御線駆動回路の規模と同等である。従って、本技術における駆動回路の規模は、制御線ごとに走査する回路を備えた駆動回路の規模よりも小さくなっている。また、本技術では、第１電源線および第２電源線のいずれにおいても、固定電圧が印加され、パルス電圧は印加されない。従って、電源回路の規模が大きくなるおそれもない。
【発明の効果】
【００１３】
本技術の表示装置および電子機器によれば、Ｖｔｈ補正準備のために、制御パルスを第２ユニットごとに順次、出力し、Ｖｔｈ補正を行うために、第１選択パルスを第１ユニットごとに順次、出力するようにしたので、本技術の駆動回路の規模をより小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】本技術による一実施の形態に係る表示装置の概略構成図である。
【図２】各画素の回路構成の一例を表す図である。
【図３】表示領域内の画素レイアウトの一例を表す図である。
【図４】走査線駆動回路の内部構成の一例を制御線駆動回路とともに表す図である。
【図５】１つの画素に着目したときのＤＴＬ，ＷＳＬ，ＡＺＬに出力される電圧ならびにゲート電圧およびソース電圧の経時変化の一例を表す波形図である。
【図６】５つの画素行に着目したときのＤＴＬ，ＷＳＬ１〜ＷＳＬ５，ＡＺＬ１〜ＡＺＬ５に出力される電圧の経時変化の一例を表す波形図である。
【図７】１つの画素に着目したときのＤＴＬ，ＷＳＬ，ＡＺＬに出力される電圧ならびにゲート電圧およびソース電圧の経時変化の一例を表す波形図である。
【図８】５つの画素行に着目したときのＤＴＬ，ＷＳＬ１〜ＷＳＬ５，ＡＺＬ１〜ＡＺＬ５に出力される電圧の経時変化の一例を表す波形図である。
【図９】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図１０Ａ】適用例２の表側から見た外観を表す斜視図である。
【図１０Ｂ】適用例２の裏側から見た外観を表す斜視図である。
【図１１】適用例３の裏側から見た外観を表す斜視図である。
【図１２】適用例４の外観を表す斜視図である。
【図１３Ａ】適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図１３Ｂ】適用例５の開いた状態の正面図およびその側面図である。
【図１４】比較例における表示領域内の画素レイアウトの一例を表す図である。
【図１５】比較例における走査線駆動回路および制御線駆動回路の端子構成の一例を表す図である。
【図１６】図１４の画素レイアウトおよび図１５の端子構成において、ＤＴＬ，ＷＳＬ１〜ＷＳＬ５，ＡＺＬ１〜ＡＺＬ５に出力される電圧の経時変化の一例を表す波形図である。
【図１７】図１４の画素レイアウトおよび図１５の端子構成において、ＤＴＬ，ＷＳＬ１〜ＷＳＬ５，ＡＺＬ１〜ＡＺＬ５に出力される電圧の経時変化の一例を表す波形図である。
【図１８】比較例における走査線駆動回路および制御線駆動回路の端子構成の一例を表す図である。
【図１９】図１４の画素レイアウトおよび図１８の端子構成において、ＤＴＬ，ＷＳＬ１〜ＷＳＬ５，ＡＺＬ１〜ＡＺＬ５に出力される電圧の経時変化の一例を表す波形図である。
【発明を実施するための形態】
【００１５】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）
【００１６】
＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。
【００１７】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って行列状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００１８】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御するものである。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３および保持容量Ｃｓによって構成されたものであり、３Ｔｒ１Ｃの回路構成となっている。
【００１９】
書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。カットオフトランジスタＴｒ３は、後述のＶｔｈ補正準備を行うものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の３Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の３Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２０】
駆動トランジスタＴｒ１、書込トランジスタＴｒ２およびカットオフトランジスタＴｒ３は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。また、これらのトランジスタは、シングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００２１】
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬと、行方向に延在する複数の電源線ＳＳＬとを有している。表示パネル１０は、さらに、行方向に延在する複数の制御線ＡＺＬと、行方向に延在する複数のカソード線ＣＴＬとを有している。なお、各カソード線ＣＴＬが共通の１枚のシート状の金属層で構成されていてもよい。走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を行ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号に応じた信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１に電力を供給するものであり、固定電圧Ｖｃｃを各画素１１に供給するものである。電源線ＳＳＬは、Ｖｔｈ補正準備に用いられるものであり、固定電圧Ｖｉｎｉを各画素１１に供給するものである。制御線ＡＺＬは、Ｖｔｈ補正準備に用いられるものであり、カットオフトランジスタＴｒ３のオン、オフ制御をする制御パルスを各画素１１に供給するものである。カソード線ＣＴＬは、有機ＥＬ素子１３のカソード電圧を規定するものであり、カソード電圧Ｖｃａｔｈを各画素１１に供給するものである。
【００２２】
各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。カソード線ＣＴＬは、例えば、表示領域１０Ａの周囲に設けられた部材であって、かつ基準の電圧となっている部材に接続されている。
【００２３】
書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。
【００２４】
駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。カットオフトランジスタＴｒ３のゲートは、制御線ＡＺＬに接続されている。カットオフトランジスタＴｒ３のソースまたはドレインが駆動トランジスタＴｒ１のソース端子に接続されている。カットオフトランジスタＴｒ３のソースおよびドレインのうち、駆動トランジスタＴｒ１のソース端子に未接続の端子が電源線ＳＳＬに接続されている。
【００２５】
図３は、表示領域１０Ａ内の画素レイアウトの一例を表したものである。各走査線ＷＳＬは、画素行ごとに割り当てられている。複数の走査線ＷＳＬは、複数のユニットＵｗ（Ｕｗ１〜Ｕｗｋ（ｋは２以上の正の整数））に区分されている。各ユニットＵｗに区分された複数の走査線ＷＳＬは、後述のＶｔｈ補正の際に走査線駆動回路２４によって「束ね走査（ユニットスキャン）」される。各制御線ＡＺＬも、画素行ごとに割り当てられている。複数の制御線ＡＺＬは、ユニットＵｗの数と同数のユニットＵｚ（Ｕｚ１〜Ｕｚｋ（ｋは２以上の正の整数））に区分されている。各ユニットＵｚに区分された複数の制御線ＡＺＬは、ユニットＵｗごとに１つずつ割り当てられた制御端子ＡＺ（ＡＺ１〜ＡＺｋ）に接続されている。各ユニットＵｚに区分された複数の制御線ＡＺＬは、後述のＶｔｈ補正準備の際に制御線駆動回路２６によって「束ね走査（ユニットスキャン）」される。なお、制御端子ＡＺ１〜ＡＺｋは、表示パネル１０内に設けられていてもよいし、後述する制御線駆動回路２６内に設けられていてもよい。
【００２６】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御する。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力する。
【００２７】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２８】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。
【００２９】
信号線駆動回路２３は、１フレーム期間の前半に固定電圧Ｖｏｆｓを各信号線ＤＴＬに出力し続けたのち、１フレーム期間の後半に映像信号２０Ａに応じた信号電圧Ｖｓｉｇを各信号線ＤＴＬに出力し続ける（後述）。なお、１フレーム期間の前半とは、１フレーム期間を厳密に２つに等分したときの前半部分に限定されるものではなく、１フレーム期間のうち、１フレーム期間の後半よりも前の期間を指している。同様に、１フレーム期間の後半とは、１フレーム期間を厳密に２つに等分したときの後半部分に限定されるものではなく、１フレーム期間のうち、１フレーム期間の前半よりも後の期間を指している。
【００３０】
走査線駆動回路２４は、各走査線ＷＳＬに選択パルスを所定の単位で（例えば、１画素行ごとに、または、ユニットＵｗごとに）順次、出力する。走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、初期化や、Ｖｔｈ補正、信号電圧Ｖｓｉｇの書き込み、μ補正および発光を所望の順番で実行させる。
【００３１】
初期化とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（例えばＶｏｆｓにする）ことを指している。Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書き込み）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行う。
【００３２】
走査線駆動回路２４は、例えば、２種類の電圧（Ｖｏｎ１、Ｖｏｆｆ１）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ１、Ｖｏｆｆ１）を供給し、書込トランジスタＴｒ２のオンオフ制御を行う。ここで、電圧Ｖｏｎ１は、書込トランジスタＴｒ２のオン電圧以上の値となっている。電圧Ｖｏｎ１は、後述の「初期化期間」や、「Ｖｔｈ補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される電圧の波高値である。電圧Ｖｏｆｆ１は、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎ１よりも低い値となっている。電圧Ｖｏｆｆ１は、後述の「Ｖｔｈ補正準備期間」や、「待機期間」、「発光期間」などに走査線駆動回路２４から出力される電圧の波高値である。
【００３３】
走査線駆動回路２４は、１フレーム期間の前半にＶｔｈ補正を行うために選択パルスをユニットＵｗごとに順次、出力する。つまり、走査線駆動回路２４は、Ｖｔｈ補正の際に「束ね走査（ユニットスキャン）」を行う。走査線駆動回路２４は、さらに、１フレーム期間の後半に信号電圧Ｖｓｉｇを書込トランジスタＴｒ２のゲートに書き込むために選択パルスを走査線ＷＳＬごとに順次、出力する。つまり、走査線駆動回路２４は、信号書き込みの際には「線走査（ラインスキャン）」を行う。
【００３４】
図４は、走査線駆動回路２４の内部構成の一例を制御線駆動回路２６とともに表したものである。なお、走査線駆動回路２４は、図４に示した回路に限定されるものではない。走査線駆動回路２４は、図４に示した回路の機能を有する限りにおいて、図４に示した回路とは異なる回路で構成されていてもよい。走査線駆動回路２４は、例えば、ゲートドライバ２４−１と、ゲートドライバ２４−１の出力端子Ｓ／Ｒｏｕｔに接続された複数のスイッチ２４Ａとを有している。走査線駆動回路２４は、さらに、例えば、ゲートドライバ２４−２と、ゲートドライバ２４−２の出力端子Ｓ／Ｒｏｕｔに接続された複数のスイッチ２４Ｂとを有している。
【００３５】
ゲートドライバ２４−１は、「線走査（ラインスキャン）」を行う。ゲートドライバ２４−１は、走査線ＷＳＬの数と同じ数の出力端子Ｓ／Ｒｏｕｔ（Ｓ／Ｒｏｕｔ１〜Ｓ／Ｒｏｕｔｍ（ｍは正の整数））を有している。各スイッチ２４Ａは、１つのユニットＵｗに含まれる走査線ＷＳＬの数と同じ数の内部スイッチを有している。各スイッチ２４Ａにおいて、内部スイッチの各入力端子がゲートドライバ２４−１の別々の出力端子Ｓ／Ｒｏｕｔに接続されており、内部スイッチの各出力端子が別々の走査線ＷＳＬに接続されている。ゲートドライバ２４−１の各出力端子Ｓ／Ｒｏｕｔは、各スイッチ２４Ａを介して各走査線ＷＳＬに接続されている。駆動回路２０は、各スイッチ２４Ａに制御信号Ｇｓｗを入力することにより、ゲートドライバ２４−１の各出力端子Ｓ／Ｒｏｕｔと、各走査線ＷＳＬとの継断を制御する。
【００３６】
ゲートドライバ２４−２は、「束ね走査（ユニットスキャン）」を行う。ゲートドライバ２４−２は、ユニットＵｗの数と同じ数の出力端子Ｓ／Ｒｏｕｔ（Ｓ／Ｒｏｕｔ１〜Ｓ／Ｒｏｕｔｋ（ｋは正の整数））を有している。各スイッチ２４Ｂは、１つのユニットＵｗに含まれる走査線ＷＳＬの数と同じ数の内部スイッチを有している。各スイッチ２４Ｂにおいて、内部スイッチの全ての入力端子がゲートドライバ２４−２の１つの出力端子Ｓ／Ｒｏｕｔに接続されており、内部スイッチの各出力端子が別々の走査線ＷＳＬに接続されている。ゲートドライバ２４−２の各出力端子Ｓ／Ｒｏｕｔは、各スイッチ２４Ｂを介して各走査線ＷＳＬに接続されている。駆動回路２０は、各スイッチ２４Ｂに制御信号Ｇｖｔｈを入力することにより、ゲートドライバ２４−２の各出力端子Ｓ／Ｒｏｕｔと、各走査線ＷＳＬとの継断を制御する。
【００３７】
ユニットＵｗに含まれる各走査線ＷＳＬは、スイッチ２４Ａを介してゲートドライバ２４−１の出力端子Ｓ／Ｒｏｕｔに接続されるとともに、スイッチ２４Ｂを介してゲートドライバ２４−２の出力端子Ｓ／Ｒｏｕｔに接続されている。駆動回路２０は、書込トランジスタＴｒ２がオンしているときに、ゲートドライバ２４−１，２４−２のいずれかの出力端子Ｓ／Ｒｏｕｔを走査線ＷＳＬに接続する。具体的には、駆動回路２０は、書込トランジスタＴｒ２がオンしているときに、スイッチ２４Ａ，２４Ｂのいずれか一方だけをオンさせる制御信号Ｇｓｗ，Ｇｖｔｈをスイッチ２４Ａ，２４Ｂに出力する。
【００３８】
電源回路２５は、各電源線ＤＳＬに対して、定電圧を出力するものである。電源回路２５は、１フレーム期間において、各電源線ＤＳＬに定電圧（固定電圧Ｖｃｃ）を出力し続けるとともに、電源線ＳＳＬに定電圧（固定電圧Ｖｉｎｉ）を出力し続ける（後述）。ここで、固定電圧Ｖｃｃ，Ｖｉｎｉは、映像信号２０Ａとは無関係の一定電圧である。固定電圧Ｖｃｃは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。固定電圧Ｖｉｎｉは、（Ｖｏｆｓ−Ｖｔｈ）以下の電圧値である。
【００３９】
制御線駆動回路２６は、Ｖｔｈ補正準備のために制御パルスをユニットＵｚ（Ｕｚ１〜Ｕｚｋ）ごとに順次、出力する。つまり、制御線駆動回路２６は、Ｖｔｈ補正準備のために制御パルスを制御端子ＡＺ（ＡＺ１〜ＡＺｋ）ごとに順次、出力する。制御線駆動回路２６は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の制御端子ＡＺを順次、選択することにより、Ｖｔｈ補正準備を実行させる。制御線駆動回路２６の各出力端子Ｓ／Ｒｏｕｔ（Ｓ／Ｒｏｕｔ１〜Ｓ／Ｒｏｕｔｋ（ｋは正の整数））は、別々の制御端子ＡＺに接続されている。ここで、「Ｖｔｈ補正準備」とは、Ｖｔｈ補正の開始時に駆動トランジスタＴｒ１のソース電圧Ｖｓを、Ｖｔｈ補正を開始できる電圧値（固定電圧Ｖｉｎｉ）に設定することを指している。
【００４０】
制御線駆動回路２６は、例えば、２種類の電圧（Ｖｏｎ２、Ｖｏｆｆ２）を出力可能となっている。具体的には、制御線駆動回路２６は、駆動対象の画素１１へ、制御線ＡＺＬを介して２種類の電圧（Ｖｏｎ２、Ｖｏｆｆ２）を供給し、書込トランジスタＴｒ２のオンオフ制御を行う。ここで、電圧Ｖｏｎ２は、カットオフトランジスタＴｒ３のオン電圧以上の値となっている。電圧Ｖｏｎ２は、後述の「Ｖｔｈ補正準備期間」に制御線駆動回路２６から出力される電圧の波高値である。電圧Ｖｏｆｆ２は、カットオフトランジスタＴｒ３のオン電圧よりも低い値となっており、かつ、Ｖｏｎ２よりも低い値となっている。電圧Ｖｏｆｆ２は、「Ｖｔｈ補正準備期間」以外の期間に制御線駆動回路２６から出力される電圧の波高値である。
【００４１】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
【００４２】
図５は、１つの画素１１に着目したときの信号線ＤＴＬ、走査線ＷＳＬ、制御線ＡＺＬおよび電源線ＤＳＬに印加される電圧ならびに駆動トランジスタＴｒ１のゲート電圧およびソース電圧の経時変化の一例を表したものである。
【００４３】
（初期化期間）
まず、駆動回路２０は、駆動トランジスタＴｒ１のゲート電圧の初期化を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆ１、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、走査線駆動回路２４は、制御信号２１Ａに応じて、走査線ＷＳＬに出力している電圧をＶｏｆｆ１からＶｏｎ１に上げる（時刻Ｔ１）。つまり、有機ＥＬ素子１３が発光している時に、走査線駆動回路２４は、制御信号２１Ａに応じて、走査線ＷＳＬに出力している電圧をＶｏｆｆ１からＶｏｎ１に上げる。すると、駆動トランジスタＴｒ１のゲートには、電圧Ｖｏｆｓが供給されるため、駆動トランジスタＴｒ１はオフする。駆動トランジスタＴｒ１のオフにより、有機ＥＬ素子１３への電流Ｉｄｓの供給が停止するので、有機ＥＬ素子１３は、非発光状態となる。
【００４４】
（Ｖｔｈ補正準備）
次に、駆動回路２０は、Ｖｔｈ補正の準備を行う。具体的には、走査線駆動回路２４が、まず、制御信号２１Ａに応じて、走査線ＷＳＬに出力している電圧をＶｏｎ１からＶｏｆｆ１に下げる（時刻Ｔ２）。続いて、制御線駆動回路２６が、制御信号２１Ａに応じて、制御線ＡＺＬに出力している電圧をＶｏｆｆ２からＶｏｎ２に上げる（時刻Ｔ３）。すると、カットオフトランジスタＴｒ３がオンし、駆動トランジスタＴｒ１のソースには、固定電圧Ｖｉｎｉが供給される。これにより、ソース電圧Ｖｓが固定電圧Ｖｉｎｉとなり、保持容量Ｃｓによるカップリングにより、ゲート電圧Ｖｇも固定電圧Ｖｉｎｉよりも低い電圧に変化する。
【００４５】
ここで、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、−Ｖｔｈ（＝Ｖｏｆｓ−（ｏｆｓ＋Ｖｈｔ））である。即ち、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈより小さくなりカットオフ動作点になる。つまり、駆動トランジスタＴｒ１のドレイン電圧が、有機ＥＬ素子１３を発光できる電圧Ｖｃｃであっても駆動トランジスタＴｒ１に電流は流れず、駆動トランジスタＴｒ１のゲート電圧の初期化が維持される。その結果、ソース電圧Ｖｓは、Ｖｉｎｉとなる。
【００４６】
（Ｖｔｈ補正期間）
次に、駆動回路２０は、Ｖｔｈ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、制御線ＡＺＬの電圧がＶｏｎ２となっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて、走査線ＷＳＬに出力する電圧をＶｏｆｆ１からＶｏｎ１に上げる（時刻Ｔ４）。すると、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一旦、閾値電圧Ｖｔｈより大きくなる。これにより、駆動トランジスタＴｒ１がオンし、駆動トランジスタＴｒ１に電流が流れ始める。その後、ソース電圧Ｖｓが上昇し、保持容量ＣｓがＶｔｈにまで充電され、ゲート−ソース間電圧ＶｇｓもＶｔｈとなる。その結果、Ｖｔｈ補正が完了する。
【００４７】
（待機期間）
次に、駆動回路２０は、信号書き込みと、μ補正を行うまでの間、待機する。具体的には、制御線駆動回路２６が、制御信号２１Ａに応じて、制御線ＡＺＬに出力している電圧をＶｏｎ２からＶｏｆｆ２に下げ（時刻Ｔ５）、走査線駆動回路２４が、制御信号２１Ａに応じて、走査線ＷＳＬの電圧をＶｏｎ１からＶｏｆｆ１に下げる（時刻Ｔ６）。そして、信号線駆動回路２３は、待機期間の終了時に、信号線ＤＴＬに出力している電圧をＶｏｆｓからＶｓｉｇ（例えばＶｓｉｇ１）に変える。
【００４８】
（信号書込・μ補正期間）
次に、駆動回路２０は、映像信号２０Ａに応じた信号電圧の書き込みと、μ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇ（例えばＶｓｉｇ１）となっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて、走査線ＷＳＬに出力している電圧をＶｏｆｆ１からＶｏｎ１に上げる（時刻Ｔ７）。すると、駆動トランジスタＴｒ１のゲートが信号線ＤＴＬに接続され、ゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇ（例えばＶｓｉｇ１）となる。このとき、ソース電圧Ｖｓはこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１３の素子容量に流れ、素子容量が充電される。その結果、ソース電圧ＶｓがΔＶだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００４９】
（発光期間）
最後に、駆動回路２０は、発光動作を行う。具体的には、走査線駆動回路２４が、制御信号２１Ａに応じて、走査線ＷＳＬに出力している電圧をＶｏｎ１からＶｏｆｆ１に下げる（時刻Ｔ８）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００５０】
図６は、第１のフレーム期間における、ＤＴＬ、ＷＳＬ１〜ＷＳＬ５およびＡＺＬ１〜ＡＺＬ５に印加される電圧の経時変化の一例を表したものである。
【００５１】
本実施の形態では、信号線駆動回路２３は、上述したように、１フレーム期間の前半に固定電圧Ｖｏｆｓを各信号線ＤＴＬに出力し続けたのち、１フレーム期間の後半に映像信号２０Ａに応じた信号電圧Ｖｓｉｇを各信号線ＤＴＬに出力し続ける。さらに、駆動回路２０は、１フレーム期間の前半に、全画素行の初期化を画素行ごとに順次、行うとともに、全画素行のＶｔｈ補正準備およびＶｔｈ補正をユニットＵｗごとに順次、行う。駆動回路２０は、１フレーム期間の後半に、全画素行の信号書き込みを画素行ごとに順次、行う。
【００５２】
駆動回路２０は、初期化の際の「線走査（ラインスキャン）」のときは、制御線駆動回路２６に対してスイッチ２４Ａがオンし、スイッチ２４Ｂがオフする制御信号Ｇｖｔｈ，Ｇｓｗを出力する（図５参照）。駆動回路２０は、Ｖｔｈ補正準備およびＶｔｈ補正の際の「束ね走査（ユニットスキャン）」のときは、制御線駆動回路２６に対してスイッチ２４Ａがオフし、スイッチ２４Ｂがオンする制御信号Ｇｖｔｈ，Ｇｓｗを出力する（図５参照）。
【００５３】
走査線駆動回路２４は、例えば、Ｖｔｈ補正を行うために選択パルスをユニットＵｗ内の全ての走査線ＷＳＬに対して同時に出力する。なお、Ｖｔｈ補正を行う際の選択パルスが、例えば、製造誤差や走査線ＷＳＬの寄生容量などに起因して、ユニットＵｗ内の全ての画素１１に対して同時に供給されていなくてもよい。また、制御線駆動回路２６は、例えば、Ｖｔｈ補正準備を行うために制御パルスをユニットＵｗ内の全ての制御線ＡＺＬに対して同時に出力する。なお、Ｖｔｈ補正準備を行う際の制御パルスが、例えば、製造誤差や制御線ＡＺＬの寄生容量などに起因して、ユニットＵｗ内の全ての画素１１に対して同時に供給されていなくてもよい。
【００５４】
[効果] 
次に、本実施の形態の表示装置１における効果について説明する。
【００５５】
一般に、アクティブマトリックス型の有機ＥＬ表示装置では、電源線から各画素に電力を供給するために、電源線には大電流が流される。しかし、電源線には、通常、有機ＥＬ素子の発光・消光を制御するパルスパワーが印加されるので、電源線駆動回路の規模が非常に大きくなり、電源線駆動回路を格納する表示パネルの額縁も大きくなってしまう。そこで、例えば、電源線を固定電圧とし、駆動トランジスタのソース電圧を制御する制御トランジスタを設けることが考えられる（特許文献１参照）。しかし、そのようにした場合には、例えば、図１４、図１５に示したように、各画素回路を選択する選択パルスを表示領域１００Ａの各走査線ＷＳＬ（ＷＳＬ１〜ＷＳＬｍ（ｍは正の整数））に順次、出力する走査ドライバ２４０だけでは走査ドライバが足りない。具体的には、ソース電圧制御用のトランジスタを制御する制御パルスを表示領域１００Ａの各制御線ＡＺＬ（ＡＺＬ１〜ＡＺＬｍ）に順次、出力する走査ドライバ２６０も必要となる。そのため、駆動回路の規模が大きくなり、製造コストが高くなってしまう。
【００５６】
また、近年の高解像度化に伴い１Ｈの時間が短くなってきている。そのため、例えば、図１６に記載したように、信号線に信号電圧Ｖｓｉｇと固定電圧Ｖｏｆｓを交互に印加しつつ、初期化、Ｖｔｈ補正準備、Ｖｔｈ補正、信号書き込み・μ補正を行う場合には、配線トランジェントに起因して、タイミングマージンが不足するおそれがある。この場合、ユニフォーミティが損なわれるおそれがある。
【００５７】
そこで、例えば、図１７に示したように、１フレーム期間の前半に固定電圧Ｖｏｆｓを各信号線ＤＴＬに出力し続けたのち、１フレーム期間の後半に映像信号２０Ａに応じた信号電圧Ｖｓｉｇを各信号線ＤＴＬに出力し続けることが考えられる。このとき、１フレーム期間の前半に、初期化、Ｖｔｈ補正準備およびＶｔｈ補正を画素行ごとに順次、行ったのち、１フレーム期間の後半に、信号書き込み・μ補正を画素行ごとに順次、行うことができる。これにより、初期化、Ｖｔｈ補正準備およびＶｔｈ補正が、１Ｈに制限されなくなるので、これらの補正に対して十分なタイミングマージンをとることが可能となる。しかし、このようにした場合であっても、駆動回路の規模については、特に改善効果は得られない。
【００５８】
そこで、例えば、図１８に示したように、複数の制御線ＡＺＬを複数のユニットＵｚに区分して、走査ドライバ２６０の出力端子Ｓ／Ｒｏｕｔの数を減らすことが考えられる。このようにした場合には、例えば、図１９に示したように、１フレーム期間の前半に、Ｖｔｈ補正準備を、ユニットＵｚごとに順次、走査することができる。従って、走査ドライバ２６０の回路規模を、複数の制御線ＡＺＬをユニットＵｚごとに束ねた分だけ小さくすることができる。
【００５９】
しかし、このようにした場合には、ユニットＵｚの各画素行において、Ｖｔｈ補正時間が互いに異なってしまう。具体的には、Ｖｔｈ補正時間が、ユニットＵｚ内の上段ほど短く、ユニットＵｚ内の下段ほど長くなる。つまり、ユニットＵｚ内の上段ではＶｇｓが比較的大きくなり、発光輝度が高くなるが、ユニットＵｚ内の下段ではＶｇｓが比較的小さくなり、発光輝度が低くなる。そのため、ユニットＵｚ内でシェーディングが発生し、さらに、ユニットＵｚ間の境界はスジとして視認される。
【００６０】
一方、本実施の形態では、１フレーム期間の前半にＶｔｈ補正を行うために、選択パルスがユニットＵｗごとに順次、出力される。これにより、複数の制御線ＡＺＬをユニットＵｚごとに束ねたことに起因して、Ｖｔｈ補正期間がユニットＵｚ内で大幅に異なるおそれを低減することができる。なお、選択パルスをユニットＵｗごとに順次、出力するための回路（ゲートドライバ２４−２）が別途、必要となるが、この回路の規模は、制御線駆動回路２６の規模と同等である。従って、駆動回路２０の規模は、制御線ＡＺＬごとに走査する回路（例えば、上述の走査ドライバ２６０）を備えた駆動回路の規模よりも小さくすることができる。また、本実施の形態では、電源線ＤＳＬ，ＳＳＬのいずれにおいても、固定電圧Ｖｃｃ，Ｖｉｎｉが印加され、パルス電圧は印加されない。従って、電源回路２５の規模が大きくなるおそれもない。以上のことから、本実施の形態では、駆動回路２０の規模をより小さくすることができる。
【００６１】
＜２．変形例＞
以下に、上記実施の形態の表示装置１の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
【００６２】
上記実施の形態では、駆動回路２０は、初期化を、画素行ごとに順次、行っていた。しかし、駆動回路２０は、例えば、図７に示したように、初期化の際に、制御線駆動回路２６に対してスイッチ２４Ａがオフし、スイッチ２４Ｂがオンする制御信号Ｇｖｔｈ，Ｇｓｗを出力するようにしてもよい。このようにした場合には、駆動回路２０は、例えば、図８に示したように、初期化を、ユニットＵｗごとに順次、行うことができる。このようにした場合であっても、上記実施の形態と同様の効果を得ることができる。
【００６３】
＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００６４】
（適用例１）
図９は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態およびその変形例に係る表示装置１により構成されている。
【００６５】
（適用例２）
図１０Ａ、図１０Ｂは、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。
【００６６】
（適用例３）
図１１は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。
【００６７】
（適用例４）
図１２は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。
【００６８】
（適用例５）
図１３Ａ、図１３Ｂは、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。
【００６９】
以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００７０】
例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源回路２５、制御線駆動回路２６などの他に、必要な駆動回路を追加してもよい。また、駆動回路２０は、例えば、上記実施の形態に記載の動作の一部を、例えば、上記特許文献１に記載された動作に置き換えたりしてもよい。
【００７１】
また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４、電源回路２５、制御線駆動回路２６の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４、電源回路２５、制御線駆動回路２６の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００７２】
また、上記実施の形態等では、書込トランジスタＴｒ２のソースおよびドレインや、駆動トランジスタＴｒ１のソースおよびドレイン、カットオフトランジスタＴｒ３のソースおよびドレインが固定されたものとして説明されていた。しかし、いうまでもなく、電流の流れる向きによっては、ソースとドレインの対向関係が上記の説明とは逆になることがある。そのときは、上記実施の形態等において、ソースをドレインと読み替えるとともに、ドレインをソースと読み替えてもよい。
【００７３】
また、上記実施の形態等では、書込トランジスタＴｒ２、駆動トランジスタＴｒ１およびカットオフトランジスタＴｒ３がｎチャネルＭＯＳ型のＴＦＴにより形成されているものとして説明されていた。しかし、これらの少なくとも１つがｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。なお、駆動トランジスタＴｒ１がｐチャネルＭＯＳ型のＴＦＴにより形成されている場合には、上記実施の形態等において、有機ＥＬ素子１３のアノードがカソードとなり、有機ＥＬ素子１３のカソードがアノードとなる。また、上記実施の形態等において、書込トランジスタＴｒ２、駆動トランジスタＴｒ１およびカットオフトランジスタＴｒ３は、常に、アモルファスシリコン型のＴＦＴやマイクロシリコン型のＴＦＴである必要はなく、例えば、低温ポリシリコン型のＴＦＴや、酸化物半導体ＴＦＴであってもよい。
【００７４】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、発光素子および画素回路を含み、行列状に配置された複数の画素と、複数の信号線と、複数の走査線と、１または複数の第１電源線と、複数の第２電源線と、複数の制御線とを有し、
前記画素回路は、
ゲートが前記走査線に電気的に接続されるとともにソースまたはドレインが前記信号線に電気的に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記第１電源線に電気的に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と、
ゲートが前記制御線に電気的に接続されるとともにソースおよびドレインが前記第２トランジスタのソースおよびドレインのうち前記第１電源線に未接続の端子と前記第２電源線とに電気的に接続された第３トランジスタと
を有し、
前記駆動回路は、
１フレーム期間の前半に第１固定電圧を各前記信号線に出力し続けたのち、１フレーム期間の後半に映像信号に応じた信号電圧を各前記信号線に出力し続ける信号線駆動回路と、
複数の前記走査線を複数の第１ユニットに区分したときに、１フレーム期間の前半に前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行うために第１選択パルスを前記第１ユニットごとに順次、出力したのち、１フレーム期間の後半に前記信号電圧を前記第２トランジスタのゲートに書き込むために第２選択パルスを前記走査線ごとに順次、出力する走査線駆動回路と、
複数の前記制御線を前記第１ユニットと同数の第２ユニットに区分したときに、前記補正を行う前に第２固定電圧を前記端子に書き込むために制御パルスを前記第２ユニットごとに順次、出力する制御線駆動回路と、
１フレーム期間において、第３固定電圧を出力し続けるとともに、前記第２電源線に前記第２固定電圧を出力し続ける電源回路と
を有する
表示装置。
（２）
前記第２固定電圧は、（前記第１固定電圧−前記第２トランジスタの閾値電圧）以下の電圧値となっており、
前記第３固定電圧は、（前記発光素子の閾値電圧＋前記発光素子のカソード電圧）以上の電圧値となっている
（１）に記載の表示装置。
（３）
前記走査線駆動回路は、前記補正を行うために前記第１選択パルスを前記第１ユニット内の全ての前記走査線に対して同時に出力し、
前記制御線駆動回路は、前記第２固定電圧を前記端子に書き込むために前記制御パルスを前記第２ユニット内の全ての前記走査線に対して同時に出力する
（１）または（２）に記載の表示装置。
（４）
前記走査線駆動回路は、前記第１選択パルスを前記第１ユニットごとに順次、出力可能な第１ゲートドライバと、前記第２選択パルスを前記走査線ごとに順次、出力可能な第２ゲートドライバとにより構成されている
（１）ないし（３）のいずれか一つに記載の表示装置。
（５）
表示装置を備え、
前記表示装置は、
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、発光素子および画素回路を含み、行列状に配置された複数の画素と、複数の信号線と、複数の走査線と、１または複数の第１電源線と、複数の第２電源線と、複数の制御線とを有し、
前記画素回路は、
ゲートが前記走査線に電気的に接続されるとともにソースまたはドレインが前記信号線に電気的に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記第１電源線に電気的に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と、
ゲートが前記制御線に電気的に接続されるとともにソースおよびドレインが前記第２トランジスタのソースおよびドレインのうち前記第１電源線に未接続の端子と前記第２電源線とに電気的に接続された第３トランジスタと
を有し、
前記駆動回路は、
１フレーム期間の前半に第１固定電圧を各前記信号線に出力し続けたのち、１フレーム期間の後半に映像信号に応じた信号電圧を各前記信号線に出力し続ける信号線駆動回路と、
複数の前記走査線を複数の第１ユニットに区分したときに、１フレーム期間の前半に前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行うために第１選択パルスを前記第１ユニットごとに順次、出力したのち、１フレーム期間の後半に前記信号電圧を前記第２トランジスタのゲートに書き込むために第２選択パルスを前記走査線ごとに順次、出力する走査線駆動回路と、
複数の前記制御線を前記第１ユニットと同数の第２ユニットに区分したときに、前記補正を行う前に第２固定電圧を前記端子に書き込むために制御パルスを前記第２ユニットごとに順次、出力する制御線駆動回路と、
１フレーム期間において、第３固定電圧を出力し続けるとともに、前記第２電源線に前記第２固定電圧を出力し続ける電源回路と
を有する
電子機器。
【符号の説明】
【００７５】
１…表示装置、１０…表示パネル、１０Ａ，１００Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４，２４０…走査線駆動回路、２４Ａ，２４Ｂ…スイッチ、２４−１，２４−２…ゲートドライバ、２５…電源回路、２６，２６０…制御線駆動回路、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、ＡＺ，ＡＺ１〜ＡＺ３…制御端子、ＡＺＬ，ＡＺＬ１〜ＡＺＬ１５…制御線、Ｃｓ…保持容量、ＤＴＬ…信号線、ＤＳＬ，ＳＳＬ…電源線、Ｇｓｗ，Ｇｖｔｈ…制御信号、Ｉｄｓ…電流、Ｓ／Ｒｏｕｔ１〜Ｓ／Ｒｏｕｔ１５…出力端子、Ｔ１〜Ｔ８…時刻、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｔｒ３…カットオフトランジスタ、Ｕｗ１〜Ｕｗ３，Ｕｚ１〜Ｕｚ３…ユニット、Ｖｃｃ，Ｖｉｎｉ，Ｖｏｆｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｆｆ１，Ｖｏｆｆ２，Ｖｏｎ１，Ｖｏｎ２…電圧、Ｖｓｉｇ，Ｖｓｉｇ１〜Ｖｓｉｇ５，Ｖｓｉｇｍ…信号電圧、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ，ＷＳＬ１〜ＷＳＬ１５…走査線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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