(57)【要約】      （修正有）【課題】プログラマブル利得増幅（ＰＧＡ）回路を設けることなく、ゲイン調整を行うことができるＡＤ変換回路を提供する。【解決手段】入力電圧と参照電圧とを比較してＡＤ変換を行うパイプライン型又は逐次比較型のＡＤ変換回路１において、参照電圧を生成する参照電圧生成部５を備え、参照電圧生成部は、入力電圧に対する出力値のアナログゲインを設定するためのアナログゲイン指令値に応じて、参照電圧を変更する。また、参照電圧生成部は、基準電圧に対し、アナログゲインの逆数を乗じた値を参照電圧とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧と参照電圧とを比較してＡＤ変換を行うパイプライン型又は逐次比較型のＡＤ変換回路であって、
前記参照電圧を生成する参照電圧生成部を備え、
前記参照電圧生成部は、前記入力電圧に対する出力値のアナログゲインを設定するためのアナログゲイン指令値に応じて、前記参照電圧を変更することを特徴とするＡＤ変換回路。
【請求項２】
前記参照電圧生成部は、基準電圧に対し、前記アナログゲインの逆数を乗じた値を前記参照電圧とすることを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記ＡＤ変換回路は、パイプライン型の構成を有し、
前記参照電圧生成部は、前記基準電圧がＡＤ変換におけるフルスケール電圧以下であり、かつ、前記入力電圧を２倍した値から前記参照電圧を差し引いた値が前記フルスケール電圧を超えない範囲に設定する
ことを特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
前記基準電圧が、ＡＤ変換におけるフルスケール電圧と同等の場合を、アナログゲイン１倍とすることを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
前記ＡＤ変換回路は、逐次比較型の構成を有し、
前記参照電圧生成部は、前記基準電圧を、ＡＤ変換におけるフルスケール電圧の１／２以下とした
ことを特徴とする請求項２に記載のＡＤ変換回路。
【請求項６】
前記基準電圧が、ＡＤ変換におけるフルスケール電圧の1／２の場合を、アナログゲイン１倍とすることを特徴とする請求項５に記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換回路に関する。
【背景技術】
【０００２】
固体撮像装置では、複数行及び複数列を成す複数の画素の列ごとにシングルスロープ型やパイプライン型又は逐次比較型のＡＤ変換回路が設けられ、各列の画素からのアナログ信号をＡＤ変換回路でＡＤ変換してデジタル信号を生成する。これらのＡＤ変換回路のうち、パイプライン型又は逐次比較型のＡＤ変換回路では、リファレンス電圧と画素のアナログ信号とを比較することで、画素のアナログ信号をデジタル値に変換する。このとき、固体撮像装置から出力される映像の輝度を調節するため、画素セルからのアナログ信号を増幅するプログラマブル利得増幅（ＰＧＡ：Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）回路を設けた構成が開示されているが、このような構成では、垂直画素列（カラム）分の個数のＰＧＡ回路が必要である。固体撮像装置を実現するコストの低減を図るためには、ＰＧＡ回路を設けることなく、ゲイン調整可能とすることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１１／０９６３４０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、ＰＧＡ回路を設けることなく、ゲイン調整を行うことができるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、入力電圧と参照電圧とを比較してＡＤ変換を行うパイプライン型又は逐次比較型のＡＤ変換回路であって、参照電圧を生成する参照電圧生成部を備えたＡＤ変換回路が提供される。参照電圧生成部は、入力電圧に対する出力値のゲインを設定するためのアナログゲイン指令値に応じて、参照電圧を変更する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかる１．５ｂｉｔ冗長のパイプライン型ＡＤ変換回路の構成を示す図である。
【図２】図２は、アナログ演算部の出力と各部入出力との関係を示す図である。
【図３】図３は、サンプルモードにおけるアナログ演算部の状態を示す図である。
【図４】図４は、ホールドモードにおけるアナログ演算部の状態を示す図である。
【図５】図５は、巡回型のパイプラインＡＤ変換回路における概念図を示す図である。
【図６】図６は、第１の実施形態にかかるＡＤ変換回路の比較例として、ＰＧＡ回路を具備した構成を示す図である。
【図７】図７は、第１の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが１．２Ｖの際に、参照電圧をフルスケール電圧の１／１．７９倍（０．５６倍）とした場合における概念図を示す図である。
【図８】図８は、第１の実施形態にかかる参照電圧生成部の構成を示す図である。
【図９】図９は、第１の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが２．８Ｖの際に、参照電圧をフルスケール電圧の１／１．７９倍（０．５６倍）とした場合における概念図を示す図である。
【図１０】図１０は、第１の実施形態にかかるＡＤ変換回路におけるアナログゲインと参照電圧との関係及びＶｓｉｇに対する出力値を示す図である。
【図１１】図１１は、第２の実施形態にかかるＡＤ変換回路の構成を示す図である。
【図１２】図１２は，第２の実施形態にかかるＡＤ変換回路のＤＡＣの構成を示す図である。
【図１３】図１３は、逐次比較型ＡＤ変換回路における概念図を示す図である。
【図１４】図１４は、第２の実施形態にかかるＡＤ変換回路の比較例として、ＰＧＡ回路を具備した構成を示す図である。
【図１５】図１５は、第２の実施形態にかかるＡＤ変換回路において、Ｖｓｉｇ入力電圧が１．２Ｖの際に、参照電圧をフルスケール電圧の１／２×（１／１．７９倍（０．５６倍））とした場合における概念図を示す図である。
【図１６】図１６は、第２の実施形態にかかる参照電圧生成部の構成を示す図である。
【図１７】図１７は、第２の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが２．８Ｖの際に、参照電圧をフルスケール電圧の１／２×（１／１．７９倍（０．５６倍））とした場合における概念図を示す図である。
【図１８】図１８は、第２の実施形態にかかるＡＤ変換回路におけるアナログゲインと参照電圧との関係及びＶｓｉｇに対する出力値を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるＡＤ変換回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態にかかる１．５ｂｉｔ冗長のパイプライン型ＡＤ変換回路の構成を示す図である。図１に示す例では、巡回型のパイプラインＡＤ変換回路への適用例を示している。なお、ＣＭＯＳセンサーに第１の実施形態にかかるＡＤ変換回路１を適用する場合、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ．ｓａｍｐｌｉｎｇ）方式が採用される場合がある。この場合には、Ｓ／Ｈ（Ｓａｍｐｌｅ  ａｎｄ  Ｈｏｌｄ）回路がＡＤ変換回路の前段に設けられるが、ここでは、Ｓ／Ｈ回路を省略して記載している。
【０００９】
第１の実施形態にかかるパイプラインＡＤ変換回路１は、入力切替部２、アナログ演算部３、デジタル処理部４、参照電圧生成部５、及びＤＡＣ６を備える。
【００１０】
巡回型のパイプラインＡＤ変換回路において、入力切替部２は、画素セルからの電圧Ｖｓｉｇとアナログ演算部３からのＶｏｕｔとを切り替えて、何れかをアナログ演算部３の入力電圧Ｖｉｎとする。
【００１１】
アナログ演算部３は、例えば、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、Ｃｓ、Ｃｆ、２倍アンプ、ＣＯＭＰ１、ＣＯＭＰ２で構成される。このアナログ演算部３は、後述するサンプルモードとホールドモードとを有し、このサンプルモードとホールドモードとを切り替えることにより、容量Ｃｓと容量Ｃｆにおける電荷保存則を用いる事により出力電圧を出し、その出力電圧を2倍アンプにて増幅した電圧をＶｏｕｔとする。このＶｏｕｔはＣＯＭＰ１、ＣＯＭＰ２において各々の参照電圧と比較されると共に、巡回型のパイプラインＡＤ変換回路においては、このＶｏｕｔ信号を次のステージで使用する為、入力切替部２に戻す。ＣＯＭＰ１、ＣＯＭＰ２には、各々異なる参照電圧ＶＲＥＦＮ，ＶＲＥＦＰが入り、その電圧とＶｏｕｔとの比較演算を行い、「１」又は「０」を出力する。
【００１２】
デジタル処理部４は、それぞれのＣＯＭＰから出力された２ｂｉｔのデジタルコードをフリップフロップで受け、各ステージから出力された２ｂｉｔのデーターをキャリービットも考慮しながら加算して、デジタルデーターを出す。
【００１３】
参照電圧生成部５の電圧は、ホールドモード時に容量Ｃｓと容量Ｃｆに、（参照電圧―Ｖｒｅｆ／２）に相当する電荷が蓄積される。この参照電圧生成部５については後述する。
【００１４】
ＤＡＣ６は、例えば、１．５ｂｉｔ冗長構成のＤＡＣで構成される。このＤＡＣ６では、ＣＯＭＰ１の出力とＣＯＭＰ２の出力とに応じて、−１，０，１の何れかの入力を選択し、−Ｖｒｅｆ／２、０、Ｖｒｅｆ／２の何れかを出力する。
【００１５】
図２は、アナログ演算部の出力と各部入出力との関係を示す図である。
【００１６】
図２に示すように、ＣＯＭＰ１が「１」、ＣＯＭＰ２が「０」を出力する際にはＤＡＣ６の入力「１」が選択され、ＤＡＣ６からＶｒｅｆ／２が出力される。
【００１７】
また、ＣＯＭＰ１が「０」、ＣＯＭＰ２が「１」を出力する際にはＤＡＣ６の入力「０」が選択され、ＤＡＣ６から「０」が出力される。
【００１８】
また、ＣＯＭＰ１が「０」、ＣＯＭＰ２が「０」を出力する際にはＤＡＣ６の入力「−１」が選択され、ＤＡＣ６から−Ｖｒｅｆ／２が出力される。
【００１９】
図３は、サンプルモードにおけるアナログ演算部の状態を示す図であり、図４は、ホールドモードにおけるアナログ演算部の状態を示す図である。
【００２０】
図３に示すサンプルモードと図４に示すホールドモードとを切り替えることにより、下記（１）式に示すアナログ演算部３の出力電圧Ｖｏｕｔが得られる。
【００２１】
【数１】
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【００２２】
上述したように、第１の実施形態にかかるパイプラインＡＤ変換回路１は、巡回型のパイプラインＡＤ変換回路として構成している。この巡回型のパイプラインＡＤ変換回路においては、上述したサンプルモードとホールドモードとを切り替え、容量Ｃｓと容量Ｃｆにおける電荷保存則を用いて出力電圧を出し、その出力電圧を2倍アンプにて増幅した出力電圧Ｖｏｕｔをコンパレータ―にて比較演算を行い、その比較演算結果をデジタル処理部４によりデジタルデーター化して出力すると共に、出力Ｖｏｕｔを入力に戻す。この一連の動作を必要なビット数分繰り返すことによりＡＤ変換を行う。
【００２３】
このような巡回型のパイプラインＡＤ変換回路は既知の技術であり、アナログ演算部３、デジタル処理部４、ＤＡＣ６の構成は、上記した図１に示す構成に限るものではなく、例えば、ＤＡＣ６として、１ｂｉｔ構成のＤＡＣを用いてもよいことは言うまでもない。
【００２４】
図５は、巡回型のパイプラインＡＤ変換回路における概念図である。図５に示す例では、巡回型の９ｂｉｔパイプラインＡＤ変換回路において、フルスケール電圧Ｖｆｓ＝参照電圧Ｖｒｅｆ＝５．０Ｖ、入力電圧Ｖｓｉｇ＝（Ｖｉｎ＝）２．８Ｖである場合の概念図を示している。
【００２５】
巡回型のパイプラインＡＤ変換回路では、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ／２とを比較し、Ｖｉｎ＞Ｖｒｅｆ／２である場合には、当該ビットを「１」とすると共に、ＶｉｎからＶｒｅｆ／２を差し引いた残差を２倍して（２（Ｖｉｎ−（Ｖｒｅｆ／２）））、次ビットの演算を行う際の入力とする。また、Ｖｉｎ＜Ｖｒｅｆ／２である場合には、当該ビットを「０」とすると共に、Ｖｉｎを２倍して（２Ｖｉｎ）、次ビットの演算を行う際の入力とする。
【００２６】
例えば、図５に示す例において、ＭＳＢの演算においては、２．８Ｖ（Ｖｉｎ）＞２．５Ｖ（Ｖｒｅｆ／２）であるので、ＭＳＢが「１」となり、ＭＳＢの次のビットの演算における入力Ｖｉｎは、２．８Ｖ（Ｖｉｎ）から２．５Ｖ（Ｖｒｅｆ／２）を差し引いた残差０．３Ｖの２倍の０．６Ｖ（Ｖｉｎ）となる。また、例えば、ＭＳＢの次のビットの演算においては、０．６Ｖ（Ｖｉｎ）＜２．５Ｖ（Ｖｒｅｆ／２）であるので、ＭＳＢの次のビットが「０」となり、さらに次のビットの演算における入力Ｖｉｎは、０．６Ｖ（Ｖｉｎ）の２倍の１．２Ｖ（Ｖｉｎ）となる。
【００２７】
上述した一連の動作をＬＳＢまで繰り返すことにより、第１の実施形態にかかるＡＤ変換回路１の出力値は、２進数表記では「１０００１１１１０」、１０進数表記では「２８６（ｄｅｃ）」となる。
【００２８】
つぎに、本実施形態にかかるＡＤ変換回路１の比較例として、ＰＧＡ回路を具備した構成を挙げ、この比較例と第１の実施形態にかかるＡＤ変換回路１とを対比する。図６は、第１の実施形態にかかるＡＤ変換回路の比較例として、ＰＧＡ回路を具備した構成を示す図である。また、図７は、第１の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが１．２Ｖの際に、参照電圧をフルスケール電圧の１／１．７９倍（０．５６倍）とした場合における概念図を示す図である。
【００２９】
図６に示す構成では、本実施形態にかかるＡＤ変換回路１が具備している参照電圧生成部５に代えて、参照電圧Ｖｒｅｆ＝５．０Ｖ（＝Ｖｆｓ）で固定値とし、ＰＧＡ回路７を具備している。その他の構成部は、図１に示す第１の実施形態にかかるＡＤ変換回路１と同様である。また、図５において説明した場合と同様に、巡回型の９ｂｉｔパイプラインＡＤ変換回路であり、フルスケール電圧Ｖｆｓ＝５．０Ｖ、参照電圧Ｖｒｅｆ＝５．０Ｖ、入力電圧Ｖｓｉｇ＝（Ｖｉｎ＝）２．８Ｖである。
【００３０】
この図６に示す構成において、入力電圧Ｖｓｉｇが１．２Ｖの際に、参照電圧をフルスケール電圧の１／１．７９倍（０．５６倍）とした場合には、図６に示すＡＤ変換回路の出力値は、図７に示すように、２進数表記では「０１１０１１０１１」、１０進数表記では「２１９（ｄｅｃ）」となる。
【００３１】
本実施形態にかかるＡＤ変換回路１では、参照電圧生成部５において、Ｖｆｓに対し、ＡＧ指令値が示すアナログゲインの逆数倍した参照電圧Ｖｒｅｆを生成することにより、ＰＧＡ回路を設けてＶｓｉｇをアナログゲイン倍した場合の出力値と同一の出力値を得ることができる。
【００３２】
なお、参照電圧ＶｒｅｆはＶｆｓ以下とし、Ｖｒｅｆの設定範囲は、（１）式に示す様に、２＊Ｖｓｉｇ（＝Ｖｉｎ）―ＶｒｅｆがＶｆｓを超えない範囲に設定する必要がある。なぜなら、この結果(＝Ｖｏｕｔ)がＶｆｓを超える場合には、次のビットの演算が正しく行われず、誤変換することとなるためである。
【００３３】
Ｖｒｅｆ＞Ｖｆｓとなることを防ぐことが可能な参照電圧生成部５の構成を図８に示す。図８は、第１の実施形態にかかる参照電圧生成部の構成を示す図である。
【００３４】
図８に示すように、参照電圧生成部５は、例えば、複数個の抵抗が直列接続された直列抵抗回路５１、スイッチ回路５２、セレクタ５３で構成される。
【００３５】
セレクタ５３は、図示しない制御手段等からアナログゲイン指令値（以下、「ＡＧ指令値」という）が入力され、そのＡＧ指令値に応じた参照電圧Ｖｒｅｆが出力されるように、スイッチ回路５２を制御する。
【００３６】
ここで、本実施形態では、図８に示す直流抵抗回路５１に印加する基準電圧（Ｖｒｅｆ（ｍａｘ））を、フルスケール電圧Ｖｆｓとしている。このような構成とすることで、アナログゲインが１以上である場合でも、Ｖｒｅｆ＞Ｖｆｓとなることを防ぐことができ、誤変換を防止することができる。
【００３７】
なお、図８に示した直列抵抗回路５１に代えて、Ｒ−２Ｒラダー抵抗を用いてもよいし、複数個の抵抗に代えて複数のコンデンサを用いた構成であってもよいことは言うまでもない。
【００３８】
図９は、第１の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが２．８Vの際に、参照電圧をフルスケール電圧の１／１．７９倍（０．５６倍）とした場合における概念図を示す図である。
【００３９】
この図９に示す例では、参照電圧Ｖｒｅｆ／２は１．４Ｖとなり、Ｖｓｉｇ（＝２．８Ｖ）の１／２となる。この場合には、図７に示すＰＧＡ回路７を具備した構成において、アナログゲインを１．７９倍、つまり、Ｖｓｉｇ＝５．０Ｖである場合と等価であり、出力値は、２進数表記で「１１１１１１１１１」、１０進数表記では「５１１（ｄｅｃ）」となる。すなわち、アナログゲインを乗じることによりＶｓｉｇ＞Ｖｆｓとなる領域においては、Ｖｆｓ／２をアナログゲインの逆数倍した値を参照電圧Ｖｒｅｆとしても、演算結果がＶｆｓを超えることとなりフルビット（２進数表記で「１１１１１１１１１」）が出力されることとなる。
【００４０】
図１０は、第１の実施形態にかかるパイプラインＡＤ変換回路におけるアナログゲインと参照電圧との関係及びＶｓｉｇに対する出力値を示す図である。
【００４１】
図１０に示すように、参照電圧生成部５による参照電圧Ｖｒｅｆの制御範囲は、Ｖｆｓ以下であり、かつ、（１）式に示す様に、２＊Ｖｓｉｇ（＝Ｖｉｎ）―ＶｒｅｆがＶｆｓを超えない範囲に設定する必要がある。
【００４２】
なお、上記説明では、巡回型のパイプラインＡＤ変換回路への適用例を示したが、図１に示した構成を複数ビット分接続し、アナログ演算部３の出力及び論理演算部４の出力を次ステージの入力としたパイプライン型ＡＤ変換回路に対しても、同様に適用可能であることは言うまでもない。
【００４３】
以上のように、第１の実施形態では、入力電圧と参照電圧とを比較してＡＤ変換を行う巡回型あるいは並列型のパイプラインADC構成を有し、参照電圧を生成する参照電圧生成部を備え、アナログゲインに応じて参照電圧を変更するようにしたので、ＰＧＡ回路を設けることなく、ゲイン調整を行うことができ、固体撮像装置を実現するコストを低減することができる。
【００４４】
また、フルスケール電圧に対して、アナログゲインの逆数を乗じることで、ＰＧＡ回路を設けてアナログゲインを調整した場合と等価な出力値を得ることができる。
【００４５】
また、（１）式に示す様に、２＊Ｖｓｉｇ（＝Ｖｉｎ）―ＶｒｅｆがＶｆｓを超えない範囲にＶｒｅｆ設定することで、誤変換を防止することができる。
【００４６】
（第２の実施形態）
図１１は、第２の実施形態にかかる逐次比較型ＡＤ変換回路の構成を示す図である。第１の実施形態では、パイプライン型のＡＤ変換回路への適用例について説明したが、図１１に示す例では、逐次比較型のＡＤ変換回路への適用例を示している。なお、ＣＭＯＳセンサーに第１の実施形態にかかるＡＤ変換回路１を適用する場合、第１の実施形態において説明したパイプライン型ＡＤ変換回路と同様に、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ．ｓａｍｐｌｉｎｇ）方式が採用される場合がある。この場合には、Ｓ／Ｈ（Ｓａｍｐｌｅ  ａｎｄ  Ｈｏｌｄ）回路がＡＤ変換回路の前段に設けられるが、ここでは、Ｓ／Ｈ回路を省略して記載している。
【００４７】
第２の実施形態にかかる逐次比較型ＡＤ変換回路１１は、入力電圧保持部１３、比較器１４、参照電圧生成部１５、ＤＡＣ１６、及び逐次比較レジスタ（ＳＡＲ）１８を備える。
【００４８】
比較部１３は、例えば、ＳＷ１、ＳＷ２、Ｃ１、Ｃ２で構成される。この比較部１３では、ＳＷ１及びＳＷ２が制御されることでＣ１，Ｃ２に電荷が蓄積され、画素セルからの電圧Ｖｓｉｇが比較器１４の入力電圧Ｖｉｎとして保持される。
【００４９】
比較器１４は、入力電圧ＶｉｎとＤＡＣ１６の出力電圧Ｖｄａｃとを比較し、比較結果をＳＡＲ１８に出力する。
【００５０】
ＳＡＲ１８は、比較器１４における比較結果に応じて、ＤＡＣ１６の制御を行う。
【００５１】
参照電圧生成部１５は、ＤＡＣ１６に与える参照電圧Ｖｒｅｆをアナログ演算部３における比較演算に用いる参照電圧Ｖｒｅｆを生成する。この参照電圧生成部５については後述する。
【００５２】
図１２は、第２の実施形態にかかるＡＤ変換回路のＤＡＣの構成を示す図である。ＤＡＣ１６は、例えば、ボルテージフォロワ１６１、コンデンサ群１６２、スイッチ群１６３、スイッチコントロール部１６４で構成されたキャパシタアレイ型のＤＡＣとして構成される。このＤＡＣ１６では、ＳＡＲ１８から入力されるＮｂｉｔのデジタルコード（Ｄ０，Ｄ１，Ｄ２，・・・，Ｄ（Ｎ−３），Ｄ（Ｎ−２），Ｄ（Ｎ−１））に応じて、スイッチコントロール部１６４がスイッチ群１６３を制御することにより、下記（２）式に示すＶｄａｃを出力する。
【００５３】
【数２】
2015177374.tif 000004
【００５４】
上記（２）式において、Ｃｓｅｔは、Ｖｒｅｆに接続されているコンデンサの合成キャパシタンスであり、Ｃｂは、ＧＮＤに接続されているコンデンサの合成キャパシタンスである。
【００５５】
なお、第２の実施形態にかかる逐次比較型ＡＤ変換回路１１は、既知の技術であり、入力電圧保持部１３、ＤＡＣ１６の構成は、上記した図１１及び図１２に示す構成に限るものではなく、例えば、ＤＡＣ１６として、抵抗アレイを用いたバイナリ・ウェイト型や、Ｒ−２Ｒラダー抵抗型のＤＡＣを用いてもよいことは言うまでもない。
【００５６】
図１３は、逐次比較型のＡＤ変換回路における概念図を示す図である。図１３に示す例では、逐次比較型の９ｂｉｔＡＤ変換回路において、フルスケール電圧Ｖｆｓ＝５．０Ｖ、参照電圧Ｖｒｅｆ＝２．５Ｖ、入力電圧Ｖｓｉｇ＝（Ｖｉｎ＝）２．８Ｖである場合の動作概念図を示している。
【００５７】
逐次比較型のＡＤ変換回路では、まず、Ｖｄａｃ＝Ｖｒｅｆの１／２を出力して入力電圧ＶｉｎとＶｄａｃとを比較する。このとき、Ｖｉｎ＞Ｖｄａｃである場合には、ＭＳＢビットを「１」とすると共に、Ｖｄａｃ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４を出力する。また、Ｖｉｎ＜Ｖｄａｃである場合には、ＭＳＢビットを「０」とすると共に、Ｖｄａｃ＝Ｖｒｅｆ／２−Ｖｒｅｆ／４を出力する。そして、入力電圧ＶｉｎとＶｄａｃとを比較し、Ｖｉｎ＞Ｖｄａｃである場合には、ＭＳＢの次のビットを「１」とすると共に、ＭＳＢから上位２ビットが「１１」である場合には、Ｖｄａｃ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４＋Ｖｒｅｆ／８を出力し、ＭＳＢから上位２ビットが「０１」である場合には、Ｖｄａｃ＝Ｖｒｅｆ／２−Ｖｒｅｆ／４＋Ｖｒｅｆ／８を出力する。また、Ｖｉｎ＜Ｖｄａｃである場合には、ＭＳＢの次のビットを「０」とすると共に、ＭＳＢから上位２ビットが「１０」である場合には、Ｖｄａｃ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４−Ｖｒｅｆ／８を出力し、ＭＳＢから上位２ビットが「００」である場合には、Ｖｄａｃ＝Ｖｒｅｆ／２−Ｖｒｅｆ／４−Ｖｒｅｆ／８を出力する。以降、上記一連の動作をＬＳＢビットが出力されるまで繰り返すことによりＡＤ変換を行う。
【００５８】
例えば、図１３に示す例において、ＭＳＢの演算においては、２．８Ｖ（Ｖｉｎ）＞２．５Ｖ（Ｖｄｅｃ）であるので、ＭＳＢが「１」となり、ＭＳＢの次のビットの演算におけるＶｄａｃは、２．５Ｖ（Ｖｒｅｆ）に１．２５Ｖ（Ｖｒｅｆ／２）を加えた３．７５Ｖとなる。また、例えば、ＭＳＢの次のビットの演算においては、２．８Ｖ（Ｖｉｎ）＜３．７５Ｖ（Ｖｄｅｃ）であるので、ＭＳＢの次のビットが「０」となり、さらに次のビットの演算におけるＶｄａｃは、３．７５Ｖから０．６２５Ｖ（Ｖｒｅｆ／４）を差し引いた３．１２５Ｖとなる。
【００５９】
上述した一連の動作をＬＳＢまで繰り返すことにより、第２の実施形態にかかるＡＤ変換回路１１の出力値は、２進数表記では「１０００１１１１０」、１０進数表記では「２８６（ｄｅｃ）」となる。この第２の実施形態２の出力値は、巡回型のパイプラインＡＤ変換回路の出力値と一致している（図５参照）。
【００６０】
つぎに、本実施形態にかかるＡＤ変換回路１１の比較例として、ＰＧＡ回路を具備した構成を挙げ、この比較例と第２の実施形態にかかるＡＤ変換回路１１とを対比する。図１４は、第２の実施形態にかかるＡＤ変換回路の比較例として、ＰＧＡ回路を具備した構成を示す図である。また、図１５は、入力電圧Ｖｓｉｇが１．２Ｖの際に、参照電圧をフルスケール電圧の１／２倍（１／１．７９倍（０．５６倍））とした場合における概念図を示す図である。
【００６１】
図１４に示す構成では、本実施形態にかかるＡＤ変換回路１１が具備している参照電圧生成部１５に代えて、参照電圧Ｖｒｅｆ＝Ｖｆｓ／２で固定値とし、ＰＧＡ回路７を具備している。その他の構成部は、図１に示す第１の実施形態にかかるＡＤ変換回路１と同様である。また、図１４において説明した場合と同様に、逐次比較型の９ｂｉｔＡＤ変換回路であり、フルスケール電圧Ｖｆｓ＝５．０Ｖ、参照電圧Ｖｒｅｆ＝２．５Ｖ、入力電圧Ｖｓｉｇ＝（Ｖｉｎ＝）２．８Ｖである。
【００６２】
この図１４に示す構成において、入力電圧Ｖｓｉｇが１．２Ｖの際に、参照電圧をフルスケール電圧の１／２×（１／１．７９倍（０．５６倍））とした場合には、図１４に示すＡＤ変換回路の出力値は、図１５に示すように、２進数表記では「０１１０１１０１１」、１０進数表記では「２１９（ｄｅｃ）」となる。
【００６３】
本実施形態にかかるＡＤ変換回路１１では、参照電圧生成部１５において、Ｖｆｓに対し、ＡＧ指令値が示すアナログゲインの逆数倍した参照電圧Ｖｒｅｆを生成することにより、ＰＧＡ回路を設けてＶｓｉｇをアナログゲイン倍した場合の出力値と同一の出力値を得ることができる。
【００６４】
なお、参照電圧Ｖｒｅｆは、Ｖｆｓの1／２以下とする必要がある。なぜなら、Ｖｒｅｆ＞Ｖｆｓ／２とした場合、ＡＤ変換過程において演算値がＶｆｓを超える可能性があり、この場合には、次のビットの演算が正しく行われず、誤変換することとなるためである。
【００６５】
Ｖｒｅｆ＞Ｖｆｓ／２となることを防ぐことが可能な参照電圧生成部１５の構成を図１６に示す。図１６は、第２の実施形態にかかる参照電圧生成部の構成を示す図である。
【００６６】
図１６に示すように、参照電圧生成部１５は、第１の実施形態において説明した参照電圧生成部５と同様に、例えば、複数個の抵抗が直列接続された直列抵抗回路１５１、スイッチ回路１５２、セレクタ１５３で構成される。
【００６７】
セレクタ１５３に図示しない制御手段等からＡＧ指令値が入力され、そのＡＧ指令値に応じた参照電圧Ｖｒｅｆが出力されるように、スイッチ回路５２を制御する点においても、第１の実施形態と同様である。
【００６８】
ここで、本実施形態では、図１６に示す直流抵抗回路１５１に印加する基準電圧（Ｖｒｅｆ（ｍａｘ））を、フルスケール電圧Ｖｆｓの１／２（Ｖｒｅｆ（ｍａｘ））としている。このような構成とすることで、アナログゲインが１以下である場合でも、Ｖｒｅｆ＞Ｖｆｓ／２となることを防ぐことができ、誤変換を防止することができる。
【００６９】
また、第１の実施形態と同様に、図１６に示した直列抵抗回路１５１に代えて、Ｒ−２Ｒラダー抵抗を用いてもよいし、複数個の抵抗に代えて複数のコンデンサを用いた構成であってもよいことは言うまでもない。
【００７０】
図１７は、第２の実施形態にかかるＡＤ変換回路において、入力電圧Ｖｓｉｇが２．８Vの際に、参照電圧をフルスケール電圧の１／２の１／１．７９倍（０．５６倍）とした場合における概念図を示す図である。
【００７１】
この図１７に示す例では、Ｖｄａｃの初期値、つまり、Ｖｒｅｆは１．４Ｖとなり、Ｖｓｉｇ（＝２．８Ｖ）の１／２となる。この場合には、図１５に示すＰＧＡ回路７を具備した構成において、アナログゲインを１．７９倍、つまり、Ｖｓｉｇ＝５．０Ｖである場合と等価であり、出力値は、２進数表記で「１１１１１１１１１」、１０進数表記では「５１１（ｄｅｃ）」となる。すなわち、アナログゲインを乗じることによりＶｓｉｇ＞Ｖｆｓとなる領域においては、Ｖｆｓをアナログゲインの逆数倍した値を参照電圧Ｖｒｅｆとしても、演算結果がＶｆｓを超えることとなりフルビット（２進数表記で「１１１１１１１１１」）が出力されることとなる。
【００７２】
図１８は、第２の実施形態にかかるＡＤ変換回路におけるアナログゲインと参照電圧との関係及びＶｓｉｇに対する出力値を示す図である。
【００７３】
図１８に示すように、参照電圧生成部１５による参照電圧Ｖｒｅｆの制御範囲は、Ｖｒｅｆ≦Ｖｆｓ／２となる。
【００７４】
以上のように、第２の実施形態では、逐次比較型の構成を有し、入力電圧と参照電圧とを比較してＡＤ変換を行うＡＤ変換回路において、参照電圧を生成する参照電圧生成部を備え、アナログゲインに応じて参照電圧を変更するようにしたので、ＰＧＡ回路を設けることなく、ゲイン調整を行うことができ、固体撮像装置を実現するコストを低減することができる。
【００７５】
また、フルスケール電圧（Ｖｆｓ）に対して、アナログゲインの逆数を乗じることで、ＰＧＡ回路を設けてアナログゲインを調整した場合と等価な出力値を得ることができる。
【００７６】
また、参照電圧Ｖｒｅｆの制御範囲を、Ｖｒｅｆ≦Ｖｆｓ／２とすることで、誤変換を防止することができる。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１，１１  ＡＤ変換回路、２  入力切替部、３  アナログ演算部、４  デジタル処理部、５，１５  参照電圧生成部、６，１６  ＤＡＣ、７  ＰＧＡ回路、１３  入力電圧保持部、１４  比較器、１８  逐次比較レジスタ（ＳＡＲ）、５１，１５１  直列抵抗回路、５２，１５２  スイッチ回路、５３，１５３  セレクタ、１６１  ボルテージフォロワ、１６２  コンデンサ群、１６３  スイッチ群、１６４  スイッチコントロール部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成26年8月1日(2014.8.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ここで、本実施形態では、図８に示す直流抵抗回路５１に印加する基準電圧（Ｖｒｅｆ（ｍａｘ））を、フルスケール電圧Ｖｆｓとしている。このような構成とすることで、アナログゲインが１以下である場合でも、Ｖｒｅｆ＞Ｖｆｓとなることを防ぐことができ、誤変換を防止することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
この図９に示す例では、参照電圧Ｖｒｅｆ／２は１．４Ｖとなり、Ｖｓｉｇ（＝２．８Ｖ）の１／２となる。この場合には、図６に示すＰＧＡ回路７を具備した構成において、アナログゲインを１．７９倍、つまり、Ｖｓｉｇ＝５．０Ｖである場合と等価であり、出力値は、２進数表記で「１１１１１１１１１」、１０進数表記では「５１１（ｄｅｃ）」となる。すなわち、アナログゲインを乗じることによりＶｓｉｇ＞Ｖｆｓとなる領域においては、Ｖｆｓ／２をアナログゲインの逆数倍した値を参照電圧Ｖｒｅｆとしても、演算結果がＶｆｓを超えることとなりフルビット（２進数表記で「１１１１１１１１１」）が出力されることとなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
（第２の実施形態）
図１１は、第２の実施形態にかかる逐次比較型ＡＤ変換回路の構成を示す図である。第１の実施形態では、パイプライン型のＡＤ変換回路への適用例について説明したが、図１１に示す例では、逐次比較型のＡＤ変換回路への適用例を示している。なお、ＣＭＯＳセンサーに第２の実施形態にかかるＡＤ変換回路１１を適用する場合、第１の実施形態において説明したパイプライン型ＡＤ変換回路と同様に、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ．ｓａｍｐｌｉｎｇ）方式が採用される場合がある。この場合には、Ｓ／Ｈ（Ｓａｍｐｌｅ  ａｎｄ  Ｈｏｌｄ）回路がＡＤ変換回路の前段に設けられるが、ここでは、Ｓ／Ｈ回路を省略して記載している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
入力電圧保持部１３は、例えば、ＳＷ１、ＳＷ２、Ｃ１、Ｃ２で構成される。この入力電圧保持部１３では、ＳＷ１及びＳＷ２が制御されることでＣ１，Ｃ２に電荷が蓄積され、画素セルからの電圧Ｖｓｉｇが比較器１４の入力電圧Ｖｉｎとして保持される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
参照電圧生成部１５は、ＤＡＣ１６に与える参照電圧Ｖｒｅｆを生成する。この参照電圧生成部５については後述する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
図１４に示す構成では、本実施形態にかかるＡＤ変換回路１１が具備している参照電圧生成部１５に代えて、参照電圧Ｖｒｅｆ＝Ｖｆｓ／２で固定値とし、ＰＧＡ回路７を具備している。その他の構成部は、図１１に示す第２の実施形態にかかるＡＤ変換回路１１と同様である。また、図１１において説明した場合と同様に、逐次比較型の９ｂｉｔＡＤ変換回路であり、フルスケール電圧Ｖｆｓ＝５．０Ｖ、参照電圧Ｖｒｅｆ＝２．５Ｖ、入力電圧Ｖｓｉｇ＝（Ｖｉｎ＝）２．８Ｖである。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2015177374.tif 000024
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
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