(57)【要約】      （修正有）【課題】インナービアを有する半導体デバイス、及びそれを製造する方法を提供する。【解決手段】トランジスタデバイス１００は、不活性領域１０６と不活性領域１０６によって分離された一対の活性領域１０４とを有する半導体基板１０２と、半導体基板１０２によって支持され、動作中に活性領域内１０４の第１の導通領域と活性領域内１０４の第２の導通領域との間に導電路を画定するように、活性領域１０４の対および不活性領域１０６にわたって延在する制御端子１０８と、半導体基板１０２によって支持され、第１の導通領域への電気接続のために活性領域１０４の対および不活性領域１０６にわたって延在する導通端子１１４、１１６と、半導体基板１０２を貫通して延在し、導通端子１１４に電気的に接続され、且つ不活性領域１０６内に位置付けられたソースビア１１８とを含む。【選択図】図１
2015122493.tif 000002
【特許請求の範囲】
【請求項１】
不活性領域と、前記不活性領域によって分離された一対の活性領域とを含む半導体基板と、
前記半導体基板によって支持され、動作中に各活性領域内の第１の導通領域と各活性領域内の第２の導通領域との間に導電路を画定するように、前記一対の活性領域および前記不活性領域にわたって延在する制御端子と、
前記半導体基板によって支持され、各第１の導通領域への電気接続のために前記一対の活性領域および前記不活性領域にわたって延在する導通端子と、
前記半導体基板を貫通して延在し、前記導通端子に電気的に接続され、且つ前記不活性領域内に位置付けられたビアと、
を有する半導体デバイス。
【請求項２】
前記制御端子は、前記半導体基板によって支持され且つ前記一対の活性領域および前記不活性領域にわたって延在する複数のゲートフィンガのうちの１つである、請求項１に記載の半導体デバイス。
【請求項３】
前記導通端子は、前記半導体基板によって支持され且つ前記一対の活性領域および前記不活性領域にわたって延在する複数のソースフィンガのうちの１つであり、
前記ビアは、前記不活性領域内で単一列に配列されている複数のソースビアのうちの１つであり、各ソースビアは前記複数のソースフィンガのうちのそれぞれの１つに電気的に接続されている、
請求項２に記載の半導体デバイス。
【請求項４】
前記複数のゲートフィンガは、当該半導体デバイスが均一なゲートピッチを有するように構成されている、請求項２に記載の半導体デバイス。
【請求項５】
前記複数のゲートフィンガのピッチは前記一対の活性領域と前記不活性領域との間で変化している、請求項２に記載の半導体デバイス。
【請求項６】
前記導通端子は、前記半導体基板によって支持され且つ前記一対の活性領域および前記不活性領域にわたって延在する複数のソースフィンガのうちの１つであり、
前記ビアは複数のソースビアのうちの１つであり、各ソースビアは前記複数のソースフィンガのうちのそれぞれの１つに電気的に接続されており、
各ゲートフィンガは、前記不活性領域において前記複数のソースビアのうちのそれぞれのソースビアから離れるように弓なりに曲がっている、
請求項５に記載の半導体デバイス。
【請求項７】
前記ビアは、前記導通端子が前記一対の活性領域および前記不活性領域にわたって延在する方向に長くされている、請求項１に記載の半導体デバイス。
【請求項８】
当該半導体デバイスは更に、前記制御端子が支持されている前記半導体基板の正面とは反対側の、前記半導体基板の裏面上に配置された金属層を有し、
前記ビアは前記金属層に電気的に接続されており、
前記金属層は、当該半導体デバイスのグランドプレーンにはんだ付けされるように構成されている、
請求項１に記載の半導体デバイス。
【請求項９】
前記ビアは、前記導通端子の側方寸法に沿って中央に揃えられており、前記側方寸法は、前記導通端子が前記一対の活性領域および前記不活性領域にわたって延在する方向に対応する、請求項１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）デバイスは、高い絶縁破壊電圧および高いカットオフ周波数を有する。従って、ＧａＮ電界効果トランジスタ（ＦＥＴ）デバイスは、高電力で高効率の増幅器、ならびに高周波通信および他の高周波用途のための他のデバイスにおいて有用になってきている。ＨＥＭＴデバイスは、トランジスタがヘテロ構造に由来していることに関連してヘテロ接合電界効果トランジスタ（ＨＦＥＴ）デバイスとしても知られている。
【０００３】
ＨＦＥＴデバイスを高周波用途に使用するに当たっては、グランド接続の品質に重点が置かれる。ＨＦＥＴデバイスは、グランド接続の抵抗およびインダクタンスを最小限に抑えるように設計されることが多い。従って、ＨＦＥＴデバイスにおける一般的なグランド接続は、ワイヤボンドまたは他の高インダクタンス接続によっては成されない。代わりに、ウェハ貫通ビアが、ＨＦＥＴデバイスの端子（たとえば、ソース端子）をグランドに接続するのに一般的に使用されている。
【０００４】
無線周波数（ＲＦ）電力ＦＥＴデバイスのレイアウトは、ＲＦ性能、熱抵抗、およびコスト（たとえば、ダイサイズ）の間にトレードオフを呈することが多い。たとえば、ウェハ貫通ソースビアの位置を変えることによって、ＲＦ性能を改善することができるが、それにはデバイスの熱抵抗が増大するか、デバイスのコストが（たとえば、ダイサイズが増大することに起因して）増大するか、またはその両方の犠牲が伴う。既存のＲＦ電力ＦＥＴレイアウトにおいて、たとえば、ゲートのアレイの外側に位置付けられたソースビアは、ソースインダクタンスの増大と、サイズの増大とをもたらす場合がある。他方、ソースビアがゲートのアレイの内側に組み込まれた既存のレイアウトでは、不均一なゲートピッチをもたらす場合があり、これによってデバイスの熱抵抗が損なわれる場合がある。
【０００５】
これらのトレードオフはＧａＮデバイスにとって特に望ましくないことが多い。ＧａＮデバイスの単位ダイ面積当たりのコストは、シリコンまたはガリウムヒ素（ＧａＡｓ）デバイスよりもはるかに高い。
【０００６】
構成要素および図面は必ずしも原寸に比例しておらず、代わりに本発明の原理を示すことに重点が置かれている。さらに、図面において、同様の参照符号は種々の図全体を通じて対応する部分を示している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
インナービアを有する半導体デバイス、及びそれを製造する方法を提供する。
【課題を解決するための手段】
【０００８】
一態様において、半導体デバイスは、不活性領域と該不活性領域によって分離された一対の活性領域とを有する半導体基板と、半導体基板によって支持され、動作中に各活性領域内の第１の導通領域と各活性領域内の第２の導通領域との間に導電路を画定するように、活性領域の対および不活性領域にわたって延在する制御端子と、半導体基板によって支持され、各第１の導通領域への電気接続のために活性領域の対および不活性領域にわたって延在する導通端子と、半導体基板を貫通して延在し、導通端子に電気的に接続され、且つ不活性領域内に位置付けられたビアとを含む。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に応じたソースビアを有する半導体デバイスの概略平面図。
【図２】図１の線２−２に沿ってとられた図１の半導体デバイスの概略断面図。
【図３】図１の線３−３に沿ってとられた図１の半導体デバイスの概略断面図。
【図４】一実施形態に応じたソースビアを有する別の半導体デバイスの概略平面図。
【図５】別の実施形態に応じたソースビアを有する半導体デバイスを製造する例示的な方法の流れ図。
【発明を実施するための形態】
【００１０】
中央または他の内部不活性領域内にビア（たとえば、ウェハ貫通ビア）を配置した半導体デバイスを説明する。半導体デバイスは、ソース端子がウェハ貫通ビアによって接地されているレイアウトを有するＦＥＴデバイスであってもよい。不活性領域は、ＦＥＴまたは他のトランジスタデバイスの２つの活性領域の間に配置され得る。このビアの配置が、他のデバイス特性に悪影響を及ぼすことなく利点をもたらすレイアウトを提供することができる。たとえば、このレイアウトは、コストおよびＲＦ性能に不利益をもたらすことなく熱抵抗を低減することができる。より一般的には、このウェハ貫通ビアの配置を使用して、ＲＦ性能、熱抵抗、および／またはコストが改善したレイアウトを提供することができる。
【００１１】
半導体デバイスの活性領域は、１つ以上の不活性領域によって２つ以上の領域またはエリアに区分化または分割される。各不活性領域は内部にＦＥＴまたは他のトランジスタ構造を含まないが、活性領域が端子接続を共有し得る。半導体デバイスの端子は、不活性領域の両側にソース、ゲート、およびドレイン接続（または他の導通もしくは制御端子接続）を構築するように、不活性領域を横切って延在してもよい。
【００１２】
ビアが中に位置する不活性領域は、一対の活性領域の間に挟まれ得る。不活性領域は、単一列のビアを収容するような幅を有し、かつ／もしくは他の様態の側方寸法に作られ、または、そのように構成され得る。ビアの列は、２つの活性領域に対するグランド接続または他の基準電圧を提供するために、導通端子（たとえば、ソース端子）の側方寸法（たとえば、長さ）に沿って中央に揃えられるか、または、他の様態で不活性領域内に配置され得る。各ビアは、スロットビアとして構成されてもよい。
【００１３】
ビアが組み込まれている不活性領域は、各ゲートまたは他の制御端子フィンガの中央に、またはその付近に配置され得る。ビアを中央に配置することは、ソースまたは他の共通もしくは導通端子インダクタンスの低減をもたらし得る。たとえば、中央ビアを有するソース端子のインダクタンスは、ソースビアがトランジスタデバイスの一方の側または端部に沿って配置されているレイアウトよりも低いものであり得る。ソースインダクタンスが低減することによって、開示される実施形態は、高い周波数における動作中により高い利得を提供することができる。
【００１４】
ビアは、ダイサイズまたはダイのアスペクト比を増大させることなくインダクタンスを低くすることを可能にする。ビアを収容するために、横方向においてダイサイズを増大させる必要はない。ビアを中央または内部に位置付けることによって、ソースビアから両方向に延在する導通端子のインダクタンスを低いままにすることもできる。対照的に、端子の長さは、故に、ビアが導通端子の一端に位置する場合のようにインダクタンスに関する懸念によって制限されることが、なくなり得る。これらのおよび／または他の理由により、ダイのアスペクト比は、故に、共通端子インダクタンス、および、従ってＲＦ性能を改善しながら、改善されることができ、かつ／あるいは増大しないことが可能である。
【００１５】
ビアは、熱抵抗を増大させることなくインダクタンスを低くすることが可能であり得る。ビア、および、ビアが配置されている不活性領域が中央または他の内部に位置することによって、デバイスのピーク温度が低減され得るため、事実、熱抵抗は改善（すなわち、低減）され得る。また、ゲート（または他の制御端子）のピッチが均一であるため、熱抵抗も増大しないことが可能である。たとえば、故に、間隔が近い対の中にゲートが配置されることから生じる熱抵抗問題を回避することができる。
【００１６】
従って、開示される実施形態は、共通端子ビアが他の位置にある他のレイアウトと比較して均等なまたはより優れたダイサイズ、アスペクト比、熱抵抗、および利得をもたらすことができる。開示される実施形態を使用して、所与のＲＦ性能レベルおよび所与の熱抵抗レベルについてコストを低減することができる。開示される実施形態は、代替的に、所与のコストレベルについてＲＦ性能および／または熱抵抗の改善をもたらすことができる。
【００１７】
いくつかの実施形態において、制御端子（たとえば、ゲート）ピッチは挟まれた不活性領域において異なる。それにもかかわらず、それらの実施形態は良好な熱設計を呈する。不活性領域においてゲートが互いにより近い場合であっても、不活性領域内にチャネルがないため、熱的な不利益はない。不活性領域において、ゲートは結局、絶縁体の上を延在する金属または他の導電線になる。結果として、ゲートピッチが異なる箇所において熱は生成されない。
【００１８】
真っ直ぐなゲートフィンガがソースビアに近すぎるところを通過すると考えられる場合、ゲートピッチは、不活性領域において変化され得る。たとえば、ゲート−ソースリークを回避するために、設計規則が、ゲートとソースビアとの間の最小間隔を確立することができる。いくつかの事例において、各ゲートフィンガは、ビアから離れてルーティングされてもよい。しかしながら、そのようなルーティングは、ゲートフィンガの間隔が近いことに関連してチャネルが形成される場合のような、熱的な不利益を課さない。従って、リークを回避するためにゲートピッチが変更される場合であっても、開示される実施形態は、ゲートを対に押し込まない、またはソースビアに応じた最小ゲートピッチをセットしない。
【００１９】
開示される実施形態のレイアウトは、活性領域内で所望のレベルのゲートピッチ均一性または不均一性を達成するように構成することができる。ゲートピッチは、トランジスタの活性領域において所望のように均一にすることができる。
【００２０】
下記においてはＡｌＧａＮ／ＧａＮ  ＨＦＥＴデバイスに関連して説明するが、ソースビアの位置付けは、他のデバイスに関連して使用するのによく適している。たとえば、開示されるデバイスは、他のタイプのＩＩＩ族窒化物半導体材料（たとえば、ＩｎＡｌＮおよびＩｎＧａＮ）を含む、広範な半導体材料を利用してもよい。開示されるデバイスはまた、ＩＩＩ族窒化物半導体デバイスには限定されず、代わりに、非窒化物ベースの化合物半導体（たとえば、ＧａＡｓ）およびＩＩ−ＶＩ族半導体材料のような、他の化合物半導体材料を含んでもよい。たとえば、開示される実施形態のソースビアは、ＧａＡｓ  ＦＥＴデバイスにも適用可能である。さらに、デバイスは、ＦＥＴデバイスではなく、バイポーラ接合トランジスタデバイスであってもよい。たとえば、ビアは、ソースビアではなくエミッタビアであってもよい。
【００２１】
開示される実施形態は、化合物半導体基板または特定のタイプのＦＥＴデバイスにも限定されない。たとえば、ソースビアは、横方向二重拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスおよび他のシリコンベースのデバイスにも同様に設けられ得る。
【００２２】
開示されるデバイスは、特定のＨＦＥＴデバイス構成に限定されない。たとえば、金属−半導体ＦＥＴ（ＭＥＳＦＥＴ）または金属−絶縁体−半導体ＨＦＥＴ（ＭＩＳＨＦＥＴ）デバイスに関連して、開示されるデバイスおよび方法の１つ以上の態様が適用されてもよい。開示されるデバイスは、従って、非ドープ半導体層を有するデバイス構造に限定されない。
【００２３】
開示される実施形態は、特定の用途または高電圧のコンテキストを対象とするデバイス構造にも限定されない。開示される実施形態は、限定ではないが、ＲＦ、電力スイッチング、および高周波用途を含む、多種多様なコンテキストおよび用途に使用されてもよい。
【００２４】
図１は、一実施形態に応じたウェハ貫通ビア構成を有する例示的なトランジスタデバイス１００の概略平面図である。トランジスタデバイス１００は、ＨＦＥＴまたはＨＥＭＴデバイスとして構成されてもよい。トランジスタデバイス１００は、半導体基板１０２によって支持されているいくつかの構造を含む。この例において、トランジスタデバイス１００の構造は、ディスクリートデバイス構成で構成されている。このディスクリートデバイス構成は、出力を提供するために同じく並列に接続されているいくつかの出力または導通端子（たとえば、ドレインまたは他の電荷キャリア出力端子）を制御するいくつかの入力または制御端子（たとえば、ゲート端子）に入力が並列に提供される、３端子デバイス構成とし得る。グランドまたは他の基準電圧が、いくつかの共通ノード導通端子（たとえば、ソースまたは他の電荷キャリア入力端子）に並列に提供され得る。たとえば、半導体基板１０２上に形成されている集積回路内に任意の数のデバイスが配列されている様々な構成を含めて、他のデバイス構成が提供されてもよい。
【００２５】
トランジスタデバイス１００は、半導体基板１０２の一対の活性領域１０４および不活性領域１０６の中および上に形成されている。不活性領域１０６は一対の活性領域１０４に挟まれるか、または他の様態でそれらの間に配置されている。活性領域１０４は、不活性領域１０６に加えて、１つ以上の領域またはエリアによって分離されていてもよい。たとえば、１つ以上の追加の不活性領域が、活性領域１０４と不活性領域１０６との間に配置されてもよい。図１の実施形態において、活性領域１０４は個別の活性領域、または、いかなる他の活性領域とも連続していない領域である。他の実施形態において、活性領域１０４の一方または両方は、半導体基板１０２の１つ以上の活性領域と連続または接続していてもよい。たとえば、活性領域１０４は、図１に示されていない領域（たとえば、不活性領域１０６から側方に離間されている領域）において互いに接続されてもよい。代替的な実施形態において、活性領域１０４は、トランジスタデバイス１００の一方または両方の側端部（すなわち、不活性領域１０６の端部）において１つ以上の追加の活性領域によって互いに接続されてもよい。
【００２６】
トランジスタデバイス１００は、半導体基板１０２によって支持されている１つ以上の制御端子１０８を含む。この例において、各制御端子１０８はゲート端子として構成されている。他の実施形態において、制御端子１０８は、バイポーラトランジスタデバイスのベース端子であってもよい。各ゲート１０８は、細長い形状を有してもよく、または、他の様態でフィンガとして構成されてもよい。いくつかの実施形態において、ゲート１０８は、単一のゲートとして機能するために互いに電気的に接続されてもよい。たとえば、ゲート１０８は、ゲート１０８の端部に沿って配置されている１つ以上の金属もしくは他の導電線または他の構造（図示せず）によって電気的に接続されてもよい。代替的に、ゲート１０８は、たとえば、トランジスタデバイス１００の個々のトランジスタ構造を制御するために互いから電気的に分離されていてもよい。
【００２７】
各ゲート１０８は、動作中に半導体基板１０２の一対の導通領域の間で半導体基板１０２を通る導電路を画定するように、活性領域の対１０４および不活性領域１０６にわたって延在する。この例において、導電路は、ソース領域１１０（図２）とドレイン領域１１２（図２）との間のチャネルである。図２に示すように、ソース領域１１０およびドレイン領域１１２は、それぞれのゲート１０８に沿って配置されている。ソース領域１１０およびドレイン領域１１２は、両方の活性領域１０４内でそれぞれ導通端子１１４、１１６の下に配置されている。この例において、導通端子１１４、１１６は、ソース端子１１４およびドレイン端子１１６として構成されている。
【００２８】
バイポーラ実施形態において、導電路は、動作中に半導体基板１０２内のエミッタ領域とコレクタ領域との間に形成される。エミッタ領域はソース領域１１０に対応し、コレクタ領域はドレイン領域１１２に対応し得る。
【００２９】
ソース端子１１４およびドレイン端子１１６は、半導体基板１０２によって支持されている。図１および図２に示すように、ソース端子１１４およびドレイン端子１１６は、ゲート１０８を挟んで反対側に配置されている。ソース端子１１４およびドレイン端子１１６は、細長い形状を有してもよく、または、他の様態でフィンガとして構成されてもよい。ソースおよびドレインフィンガまたは他の端子１１４、１１６は、たとえば、平行なラインとして、ゲートフィンガ１０８が延在しているのと同じ方向に延在し得る。
【００３０】
各ソースフィンガ１１４は、活性領域の対１０４および不活性領域１０６にわたって延在している。故に、不活性領域１０６の両側にあるソース領域１１０は、互いに電気的に接続され得る。各ドレインフィンガ１１６は、活性領域の対１０４および不活性領域１０６にわたって延在している。そのため、不活性領域１０６の両側にあるドレイン領域１１２は、互いに電気的に接続され得る。
【００３１】
いくつかの実施形態において、ソース端子１１４は、たとえば、共通ソースとして、互いに電気的に接続されている。たとえば、ソース端子１１４は、グランド端子に電気的に接続されてもよい。これらのおよび／または他の実施形態において、ドレイン端子１１６は、共通または単一のドレインとして機能するように互いに電気的に接続されている。たとえば、ドレイン端子１１６は、ドレイン端子１０８の端部に沿って配置されている１つ以上の金属または他の導電性構造（図示せず）によって電気的に接続されてもよい。端部は、ゲート１０８が接続されている端部とは反対であってもよい。代替的に、ドレイン端子１１６は、たとえば、トランジスタデバイス１００の個々のトランジスタ構造の動作のために、互いから電気的に分離されていてもよい。
【００３２】
トランジスタデバイス１００は、不活性領域１０６内に１つ以上のソースビア１１８を含む。不活性領域１０６が活性領域１０４の間に配置されており、故に、ソースビア１１８は、インナービア又は内部ビアと考え得る。ソースビア１１８は、故に、活性領域１０４の外の、すなわち外側を向いた、端部または側に沿って位置する他のタイプのソースビアから区別され得る。従って、ソースビア１１８は、ドレイン端子１１６およびゲート端子１０８の電気接続を確立するのに使用されるラインまたは他の導電性構造から離間されている。
【００３３】
各ソースビア１１８は、図２に示すようなウェハ貫通ビアとして構成され得る。各ソースビア１１８は、それぞれのソース端子１１４に電気的に接続され、そこから延伸する。各ソースビア１１８は、各ソース端子１１４を、グランド端子１２０（図２）またはトランジスタデバイス１００の他の端子に電気的に接続または連結するように構成されてもよい。グランド端子１２０は、半導体基板１０２の裏面に配置されてもよい。他の実施形態において、ソースビア１１８が接続する端子は、半導体基板１０２の裏面に配置されなくてもよい。
【００３４】
ソースビア１１８は、図１に示すように不活性領域１０６内に単一列に配列され得る。列、従って、各ソースビア１１８は、各ソース端子１１４、より一般的にはトランジスタデバイス１００の側方寸法に沿って中央に揃えられ得る。側方寸法は、ソース端子１１４が活性領域１０４および不活性領域１０６にわたって延在する方向に対応する。側方寸法は、本明細書において、トランジスタデバイス１００またはソース端子１１４の長さとして参照される場合がある。他の実施形態において、ソースビア１１８は、図１に示すように整列され中央に揃えられなくてもよく、代わりに、様々な側方配列に配置されてもよい。
【００３５】
各ソースビア１１８は、トランジスタデバイス１００の長さ寸法に対応する方向に延伸されてもよい。各ソースビア１１８は、故に、スロットビアとして構成されてもよい。スロットの長さは、不活性領域１０６の側方サイズ（たとえば、幅）に対応してもよい。たとえば、各ソースビア１１８は、不活性領域１０６の側方サイズに等しい、またはほぼ等しい長さを有してもよい。他の実施形態において、各ソースビア１１８は、不活性領域１０６の幅ほど長くはない。
【００３６】
図１の実施形態において、各ソースビア１１８の幅は、ソースビア１１８が接続されているそれぞれのソース端子１１４の主要な幅に対応し得る。たとえば、ソースビア１１８は、活性領域１０４内のソース端子１１４の幅に等しい、またはほぼ等しい幅を有してもよい。代替的に、ソースビア１１８の幅は、活性領域１０４内のソース端子１１４の幅よりも小さくてもよいし、または大きくてもよい。
【００３７】
各ソース端子１１４は、不活性領域１０６において広くなっていてもよい。図１の例に示すように、各ソース端子１１４は、側方に、各ゲートフィンガ１０８に向かって外向きに延伸するタブ１２０を含む。幅が増大することによって、ソースビア１１８は、そうでない場合に活性領域１０４内のソース端子の幅を所与として可能であるよりも広くなることが可能であり得る。たとえば、ソースビア１１８は、ほぼ活性領域１０４内のソース端子の幅またはそれ以上であってもよい。こうして、ソースビアがより広くなることによって、ソースビア１１８のアスペクト比が、エッチングまたは他のビア作製手順の目的により適したものになり得る。
【００３８】
図１の実施形態において、ゲートフィンガ１０８は、トランジスタデバイス１００が均一なゲートピッチを有するように構成される。ゲートフィンガ１０８は、互いから等間隔に離間されている。そのような等間隔配置は、トランジスタデバイス１００の低い熱抵抗の維持に関連して有用であり得る。たとえば、等間隔配置は、ドレイン端子１１６に隣接する活性領域１０４内の各ゲートフィンガ１０８の下で生成される熱を分散させる。
【００３９】
図１に示す均一なゲートピッチは、不活性領域１０６内のソースビア１１８とゲートフィンガ１０８との間を側方に十分離間することによって可能になり得る。側方に離間することによって、ゲートリークを防止または低減することができる。そうではなく、ソースビア１１８がゲートフィンガ１０８に近すぎる場合、ソースビア１１８を形成することによってゲートフィンガ１０８からグランドへの電流路が形成される場合がある。
【００４０】
トランジスタデバイス１００の端子および他の機構の間隔、サイズ、および他の寸法は様々とし得る。いくつかの実施形態において、ソース端子１１４およびドレイン端子１１６の幅は、約５〜約１００マイクロメートルの範囲内に入り、ソース端子１１４の幅は、タブ１２０において、約２０〜１２０マイクロメートルの範囲に拡張する。そのような場合、ソースビア１１８は、約１０〜約８０マイクロメートルの幅を有してもよい。ソースビア１１８の長さ（および／または不活性領域１０６の幅）は、約１０〜約１００マイクロメートルの範囲内とし得る。各活性領域１０４の長さは、約２０〜約５００マイクロメートルの範囲内とし得る。ゲートフィンガ１０８は、約０．５〜約５マイクロメートルの幅を有することができ、活性領域１０４内のソース端子１１４およびドレイン端子１１６から約０．５〜約２５マイクロメートル離間され得る。他の寸法が使用されてもよい。
【００４１】
図２は、半導体基板１０２の活性領域１０４をより詳細に示すための、トランジスタデバイス１００の断面図である。半導体基板１０２は、ベース基板１３０と、ベース基板１３０上に成長または他の様態で形成されているいくつかの半導体層とを含む。ベース基板１３０は、炭化ケイ素（ＳｉＣ）であってもよく、または炭化ケイ素を含んでもよい。ベース基板１３０は、サファイア、Ｓｉ、ＧａＡｓ、ＧａＮ、ＡｌＮ、ダイヤモンド、ポリＳｉＣ、絶縁体上ＳｉＣ、シリコン・オン・インシュレータ、および他の実質的に絶縁性の材料のような、代替的なまたは追加の材料を含んでもよい。半導体層は、エピタキシャル成長されてもよい。ＧａＮ実施形態のようないくつかの実施形態において、半導体層の１つ以上は、ＩＩＩ族窒化物半導体層である。ＧａＮベースの基板を有する例に関するさらなる詳細を下記に提供する。
【００４２】
ゲート端子１０８、ソース端子１１４、およびドレイン端子１１６は、半導体基板１０２の正面または上面１３２に配置されている。正面１３２は、１つ以上の誘電体層によって不動態化されてもよい。この例において、単一の誘電体層１３４が半導体基板１０２上に堆積されており、端子１０８、１１４、１１６を画定するようにパターニングされている。誘電体層１３４は、窒化ケイ素であってもよく、または窒化ケイ素を含んでもよい。追加のまたは代替的な誘電体材料が使用されてもよい。
【００４３】
図２の実施形態において、トランジスタデバイス１００は、正面１３２の反対にある、半導体基板１００の裏面または下面１３６に配置されている金属層１３８を含む。金属層１３８は、グランドプレーンとして裏面１３６全体を覆い得る。代替的に、裏面１３６は、パターニングされた金属層１３８によって選択的に覆われてもよい。代替的なまたは付加的な機構が、裏面１３６上に設けられてもよい。たとえば、いくつかのはんだまたは他のバンプ（図示せず）が金属層１３８上に配置されてもよく、または他の様態で半導体基板１０２によって支持されてもよい。はんだバンプは、金属層１３８を、トランジスタデバイス１００のグランドプレーン（図示せず）またはトランジスタデバイス１００のパッケージまたは設置箇所の他の要素にはんだ付けされるように構成してもよい。
【００４４】
図１および図２の実施形態において、１つ以上のヘテロ接合構造が、ベース基板１３０上の半導体基板１０２内に形成される。半導体基板１０２は、ベース基板１３０によって支持される複数の半導体層を含む。半導体層は、動作中にソース領域１１０とドレイン領域１１２との間にチャネルを形成するように構成されたヘテロ構造構成にて構成されてもよい。半導体層の各々は、ＩＩＩ族窒化物半導体エピタキシャル層であってもよい。他の実施形態において、半導体層の１つ以上はエピタキシャル成長されない。他の実施形態は、チャネル形成についてヘテロ構造構成に依拠しなくてもよい。たとえば、いくつかの実施形態においては、半導体基板（たとえば、シリコン基板）のドープボディ領域を反転させることによって、チャネルが形成されてもよい。
【００４５】
ヘテロ構造実施形態において、バッファ／チャネル層１４０がベース基板１０４上に成長され、トランジスタデバイス１００のチャネルおよびバッファとして構成される。バッファ／チャネル層１４０の底部またはバッファ部分は、非ドープ（または意図的にドープされていない）ＧａＮを含んでもよい。代替的に、バッファ部分は、バッファ部分の抵抗性を高くするために、ＣまたはＦｅのようなｐ型ドーパントを約１０１７〜約１０１９ｃｍ−３のレベルでドープしたＧａＮを含んでもよい。底部がドープされる実施形態において、ドーパントは、最初の０．１〜１μｍのエピタキシャル成長の間に意図的に包含されてもよい。成長中に存在する「記憶効果」に起因するドーピングが包含される可能性があるが、その後、後続の非ドープ材料が成長されてもよい。代替的に、バッファ／チャネル層１４０のバッファ部分はＡｌＸＧａ１−ＸＮを含んでもよく、Ａｌモル分率Ｘは０．０３〜０．０６である。ＡｌＸＧａ１−ＸＮはドープされてもよいし、またはドープされなくてもよい。バッファ／チャネル層１４０の上部またはチャネル部分は、概して、ＧａＮまたはＩｎＸＧａ１−ＸＮ、Ｘは０〜１、のような、ドープされていない、バリア層１４２（たとえば、ＡｌＧａＮ）に対して低いバンドギャップの材料とし得る。チャネル部分は、Ａｌ含有合金または高レベルのドーパントを避けることによって合金および不純物散乱の量を最小限に抑えることによって、最適な電子輸送およびデバイス速度のために最適化され得る。ＡｌＧａＮバリア層１４２がバッファ／チャネル層１４０上に配置されて、バッファ／チャネル層に隣接する。ＧａＮキャップ層１４４がバリア層１４２上に配置されて、バリア層に隣接する。キャップ層１４４は、半導体基板１０２の正面１３２の表面を画定し得る。バッファ／チャネル層１４０、バリア層１４２、および／またはキャップ層１４４のうちの１つ以上は、ドープされてもよく、ドープされなくてもよく、または意図的でなくドープされていてもよい。
【００４６】
ＡｌＧａＮおよびＧａＮ層をエピタキシャル成長させる結果としてもたらされる応力誘起分極によって、チャネル層１４０とバリア層１４２との間の界面に２次元電子ガスが生じる。２次元電子ガスは、動作時にソース領域１１０とドレイン領域１１２との間を導通させる電荷キャリアを提供する。ＧａＮキャップ層１４４は、後続の処理ステップ中にチャネル層１４０およびバリア層１４２の保護を提供することができ、ゲートリークを減少させるように構成され得る。
【００４７】
チャネル層１４０、バリア層１４２、および／またはキャップ層１４４に他の半導体材料が使用されてもよい。いくつかの場合において、他のＩＩＩ族窒化物半導体材料が使用される。そのような材料は、他の二元、三元、四元化合物を含んでもよい。たとえば、バリア層１４２のバンドギャップよりも小さいバンドギャップ、および、バリア層１４２よりも高い電子親和力を有するＩｎＧａＮのような他の材料がチャネル層１４０に使用されてもよい。また、ＩｎＸＡｌ１−ＸＮ（Ｘはバッファ／チャネル層１４０のチャネル部分１０７との格子整合を達成するように選択されてもよいが必須ではない）が、バリア層１４２に使用されてもよい。チャネル層１４０、バリア層１４２、および／またはキャップ層１４４のうちの１つ以上は、複合層であってもよい。
【００４８】
他の実施形態において、追加の半導体層がヘテロ構造構成に組み込まれてもよい。たとえば、バッファ、核形成、および／または遷移半導体層が半導体基板１０２内に含められてもよい。たとえば、ＡｌＮバリア間層がバリア層１４２とバッファ／チャネル層１４０との間に使用されてもよい。
【００４９】
活性領域１０４の外側の、すなわち外方を向いた側方周縁を画定するために、１つ以上の分離（アイソレーション）領域１４６が、半導体基板１０２内に形成される。分離領域１４６は、半導体基板１０２のエピタキシャル層および／または他の半導体層に損傷を与えるように構成されたインプラント手順を介して形成されてもよい。不活性領域１０６（図１）は、分離領域１４６を形成するのに使用されるインプラント手順によって形成されてもよい。分離領域１４６および不活性領域１０６の構成および／または作製は様々とし得る。たとえば、分離領域１４６および不活性領域１０６は、１つ以上の誘電体材料を充填された分離トレンチとして構成されてもよい。他の実施形態において、トランジスタデバイス１００の活性領域１０４は、ベース基板１３０によって支持されており活性領域１０４を画定するように構成されているメサエッチ構造によって画定される。従って、半導体基板１０２は、そのようなメサエッチ構造および他の半導体構造を含んでもよい。
【００５０】
この例において、ゲートフィンガ１０８は、ショットキーゲートとして構成されている。各ゲートフィンガ１０８はキャップ層１４４上に配置されている。Ｎｉ、Ｐｔ、ＮｉＳｉＸ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗなどのうちの１つ以上のようなさまざまな材料がゲートフィンガ１０８のショットキーコンタクトを形成するのに使用され得る。ゲートフィンガ１０８は、図示のようにキャップ層１４４と接触しており、そこから上向きに延在している垂直向きの脚部を有するＴ字状であってもよい。他の実施形態において、ゲートフィンガ１０８は、ＡｌＧａＮバリア層１４２内で、あるいはバリア層１４２とバッファ／チャネル層１４０との間のバリア間層（たとえば、ＡｌＮ層）の上で、停止するようにリセス化されてもよい。ゲートフィンガ１０８はショットキーゲートでなくてもよい。他の実施形態において、ゲートフィンガ１０８は、二酸化ケイ素層のような誘電体層によって半導体基板１０２から離間される。
【００５１】
ソース端子１１４およびドレイン端子１１６のオーミックコンタクトが形成される。この例において、オーミックコンタクトは半導体基板１０２の正面１３２の表面上に配置されており、従ってキャップ層１４４上に堆積されている。他の実施形態において、オーミックコンタクトは半導体基板１０２のリセス内に形成され、その場合、オーミックコンタクトは、たとえば、バリア層１４２上に堆積されてもよい。
【００５２】
図３は、半導体基板１０２の不活性領域１０６をより詳細に示すための、トランジスタデバイス１００の断面図である。不活性領域１０６は、半導体基板１０２内の格子損傷領域１５０によって画定される。格子損傷領域１５０は、半導体基板１０２の表面からバリア層１４２およびキャップ層１４４（図２）の深さを超える深さまで延在してもよい。この実施形態において、格子損傷領域１５０はチャネル層１４０の上に重なっており、チャネル層１４０の下側部分１５２は損傷されないままになっている。格子損傷領域１５０の深さは、分離領域１４６（図２）の深さに対応してもよい。格子損傷領域１５０の深さは様々とし得る。たとえば、格子損傷領域１５０の下方境界は、チャネル層１４０の下方境界より深くてもよい。
【００５３】
ソースビア１１８は、半導体基板１０２を貫いて延在して、ソース端子１１４を裏面金属層１３８と電気的に接続している。この実施形態において、各ソースビア１１８は、格子損傷領域１５０、チャネル層１４０の下側部分、およびベース基板１３０を貫通して延在している。
【００５４】
図３に示すように、ソース端子１１４は、不活性領域１０６においてドレイン端子１１６よりも広くし得る。各ソース端子１１４の幅は、各ソースビア１１８の幅を収容するように、それぞれのタブ１２０によって増大され得る。他の実施形態において、各ソース端子１１４は、ソース端子１１４の長さ全体に沿って均一な幅を有する。
【００５５】
図１に示す例示的な実施形態は、ゲート１０８ならびにソース端子１１４およびドレイン端子１１６への接続を支援するいくつかの他の構造を含んでもよい。たとえば、トランジスタデバイス１００は、ゲート１０８ならびにソース端子１１４およびドレイン端子１１６への接続のためのいくつかのパターニングされた金属層（図示せず）を含んでもよい。金属層の分離（アイソレーション）および／またはデバイス不動態化のために、１つ以上の層間絶縁体（ＩＬＤ）層（図示せず）が堆積されてもよい。トランジスタデバイス１００は、ドレイン端子１１６の１つに印加される高電圧からゲート１０８を遮蔽するように複数のＩＬＤ層の間に堆積されるフィールドプレート（図示せず）も含んでもよい。
【００５６】
図４は、不均一なゲートピッチを有する一実施形態に応じて構成されているトランジスタデバイス１６０の平面図である。トランジスタ１０６は上述した実施形態と同様に構成されてもよいが、ゲートフィンガ１６２のレイアウトが異なっている。ゲートフィンガ１６２のレイアウトは、そうでなければソースビア１１８およびゲートフィンガ１６２が近接していることから生じる場合があるゲートリークを低減または防止するように構成されている。このレイアウトの結果として、活性領域１０４と不活性領域１０６との間でゲートピッチが変化している。
【００５７】
ゲートフィンガ１６２は、ソースビア１１８からの間隔を増大または最大化するように成形されている。図４の実施形態において、各ゲートフィンガ１６２は、不活性領域１０６においてそれぞれのソースビア１１８から離れるように弓なりに曲がっている。各ゲートフィンガ１６２は、一対の直線部分１６６の間に湾曲部分１６４を含む。湾曲部分１６４がソースビア１１８から離れるように湾曲する程度は様々とし得る。ゲートフィンガ１６２のレイアウトは弓なりではない形状を含んでもよい。他の実施形態において、ゲートフィンガ１６２は、ゲート−ビア間隔を増大させるように、１つ以上の追加の直線部分を含んでもよい。たとえば、３つの追加の直線部分が、Ｃ字状の構成で配置されてもよい。
【００５８】
ゲートピッチの調整は、不活性領域１０６に限定され得る。図４の例において、湾曲部分１６４は、不活性領域１０６がはじまる点付近で、ゲートフィンガ１６２の残りの部分の側方位置を越えて延在しはじめる。湾曲部分１６４が不活性領域１０６内にしかないため、熱抵抗に対する影響は然るべく低減され、最小化され、または存在しない。
【００５９】
図５は、一実施形態に応じた、ビア（たとえば、ソースビア）が中央に配置されることを含むデバイス製造の例示的な方法５００を示す。方法は一連のアクト（行為）を含み、説明を簡便にするためにその重要な部分のみが示されている。たとえば、方法は、この製造方法のためにベース基板を準備することに関するいくつかのアクトを含んでもよい。アクトの順序は他の実施形態においては変化してもよい。たとえば、分離（アイソレーション）インプラント手順は、ソースコンタクトおよびドレインコンタクトが形成された後に実施されてもよい。
【００６０】
方法はアクト５０２によって開始してもよく、いくつかのエピタキシャル半導体層がベース基板（たとえば、ＳｉＣ）上に成長される。エピタキシャル半導体層は、たとえば、分子ビームエピタキシ（ＭＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、およびハイドライド気相エピタキシ（ＨＶＰＥ）を含む１つ以上の技法によって成長され得る。エピタキシャル半導体層の成長は、半導体基板内に半導体デバイスのチャネルを画定することを含む。この例において、チャネルは、ベース基板上にＧａＮまたは他のエピタキシャルＩＩＩ族窒化物半導体層を成長させることによって画定される。たとえば、バリア層およびキャップ層を画定するために、１つ以上の追加のエピタキシャルＩＩＩ族窒化物半導体層がＧａＮチャネル層上に成長されてもよい。これらのおよび／または他の半導体層を成長させることによって、半導体基板の表面が半導体デバイスの活性領域のために画定される。チャネル層、バリア層、および／またはキャップ層のうちの１つ以上は、非エピタキシャル技法によって堆積されてもよい。
【００６１】
半導体基板の表面が、アクト５０４において不動態化（パッシベーション）される。表面の不動態化は、１つ以上の誘電体層を堆積することを含んでもよい。誘電体層は、低圧化学気相成長（ＬＰＣＶＤ）手順によって堆積される窒化ケイ素（たとえば、Ｓｉ３Ｎ４）を含んでもよい。いくつかの実施形態において、窒化ケイ素または他の誘電体材料は、ＬＰＣＶＤ手順以外の技法によって堆積される。たとえば、原子層成長（ＡＬＤ）、ＰＥＣＶＤ、スパッタリング、蒸着、ＬＰＣＶＤ、電子サイクロトロン共鳴（ＥＣＲ）堆積、誘導結合プラズマ（ＩＣＰ）、熱線ＣＶＤ（ＨＷＣＶＤ）、触媒ＣＶＤ（ＣＡＴ−ＣＶＤ）、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥまたは他の適切な手順が使用されてもよい。
【００６２】
アクト５０６において、半導体基板内に不活性領域が形成される。いくつかの実施形態において、不活性領域は損傷インプラントを通じて形成される。不活性領域は、１つ以上の分離領域が形成されるのと同時に形成されてもよい。不活性領域および分離領域は、フォトレジスト層のパターニングおよび後続のインプラントによって画定されてもよい。分離インプラント後、次いでフォトレジストが除去され得る。たとえば、半導体基板が選択的に（たとえば、エッチングによって）除去されて誘電体材料を充填される手順を含め、他の技法が使用されてもよい。不活性領域は、上述のように、不活性領域によって分離または区分化された一対の活性領域を画定する。いくつかの実施形態において、活性領域区分はサイズが等しく、それによって、不活性領域が中央に揃えられる。不活性領域形成のタイミングは様々とし得る。たとえば、不活性領域は、導通（たとえば、ソースおよびドレイン）端子のためのオーミックコンタクトが形成された後に形成されてもよい。
【００６３】
アクト５０８において、半導体基板の表面を不動態化する誘電体層（複数の場合もあり）のパターニング（たとえば、ドライエッチング）によって、ソースおよびドレイン端子のオーミックコンタクトが画定され得る。ドライエッチングまたは反応性イオンエッチング（ＲＩＥ）手順に備えて、フォトレジストの層が塗布されて、図示のようにパターニングされる。その後、たとえば、ＳＦ６、ＣＦ４などのようなフッ素ベースのエッチャントを含むさまざまなプラズマエッチャントを用いて、誘電体層が除去され得る。他のエッチング手順（たとえば、ウェットエッチング手順）が、半導体基板の表面において他の誘電体材料を除去するのに使用されてもよい。
【００６４】
その後、半導体基板の上にソースおよびドレイン端子（またはコンタクト）が形成される。各ソースおよびドレイン端子は、図１に関連して図示および説明したように、一対の活性領域および不活性領域にわたって延在し得る。各ソース端子は、上述し図３に示したように、それぞれのソースビアに電気的に接続される。一実施形態において、コンタクト金属は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、および金（Ａｕ）を含む。
【００６５】
アクト５１０において、ゲートまたは他の制御端子が半導体基板の上に形成される。各ゲートは、活性領域の対および不活性領域にわたって延在する。上述のように、各ゲートの形成によって、各活性領域内のソースおよびドレイン領域（または他の導通領域）が画定される。各ソースおよびドレイン領域は、それぞれのソースおよびドレイン端子に電気的に接続される。フォトレジスト層をパターニングし、Ｓｉ３Ｎ４または他の誘電体層をドライエッチングしてその中に開口を形成することによって、各ゲートのゲート領域が画定される。たとえば、ＲＩＥ手順が開口に使用されてもよい。開口は、各ゲートの脚部を画定するのに使用されてもよい。上記で参照したプラズマエッチャントのいずれか１つが使用されてもよい。その後、ショットキーゲートまたは金属−絶縁体ゲートのいずれかを形成するために、ゲート領域内にゲート構造が形成される。１つ以上のゲート金属層が、蒸着、スパッタリング、または他の技法によって堆積され得る。一実施形態において、ゲート金属は、ニッケル（Ｎｉ）および金（Ａｕ）を含み、必要に応じてパラジウム（Ｐｄ）層がＮｉ−Ａｕ構造上に堆積される。その後、フォトレジスト層を除去するために金属リフトオフ手順が実施される。
【００６６】
上述のように、半導体デバイスが均一なゲートピッチを有するように、ゲートフィンガが構成され得る。均一なゲートピッチは、トランジスタデバイスの長さ全体にわたって、または、その活性領域内にのみ提供されてもよい。トランジスタデバイスは、上述のように、不活性領域内では不均一なゲートピッチを有してもよい。そのため、ゲートピッチは、活性領域の対と不活性領域との間で変化してもよい。
【００６７】
アクト５１２において、１つ以上の誘電体パッシベーション層および１つ以上の金属層が堆積される。いくつかのパッシベーション層（たとえば、窒化ケイ素）は、たとえば、スパッタリング手順によって堆積されてもよい。たとえば、ＰＥＣＶＤ、ＩＣＰ、ＥＣＲベースの堆積技法を含む、他の手順が使用されてもよい。
【００６８】
その後、アクト５１４においていくつかのビアが不活性領域内に形成され得る。各ビアは、ウェハ貫通ビアとし得る。ビアの形成は、機械的手順、化学処理（たとえば、ウェットまたはドライエッチング）、またはそれらの任意の組合せを含んでもよい。ビアのエッチングまたは他の形成は、基板の裏面から開始されてもよい。ビアは、上述のように構成され得る。
【００６９】
開示される実施形態は、金属−絶縁体ゲート構成に配置されたトランジスタデバイスを製造することを含み、またはそれに関し得る。たとえば、トランジスタデバイスは、ＭＩＳＦＥＴまたはＭＩＳＨＦＥＴデバイスとして構成されてもよい。開示される実施形態のゲートは、そのため、ショットキーコンタクトを含むもの以外の構成に配置されてもよい。他の実施形態において、トランジスタデバイスは、バイポーラトランジスタデバイスとして構成されてもよく、上述のビアはデバイスのエミッタ端子と関連付けられる。
【００７０】
第１の態様において、半導体デバイスは、不活性領域と該不活性領域によって分離された一対の活性領域とを含む半導体基板と、半導体基板によって支持され、動作中に各活性領域内の第１の導通領域と各活性領域内の第２の導通領域との間に導電路を画定するように、活性領域の対および不活性領域にわたって延在する制御端子と、半導体基板によって支持され、各ソース領域への電気接続のために活性領域の対および不活性領域にわたって延在する導通端子と、半導体基板を貫通して延在し、ソース端子に電気的に接続され、且つ不活性領域内に位置付けられたビアとを含む。
【００７１】
第２の態様において、トランジスタデバイスは、一対の活性領域と該活性領域の対の間に配置された不活性領域とを含む半導体基板と、半導体基板によって支持された複数の制御端子フィンガであって、各制御端子フィンガが、動作中に各活性領域内の第１の導通領域と各活性領域内の第２の導通領域との間に導電路を画定するように、活性領域の対および不活性領域にわたって延在する、複数の制御端子フィンガと、半導体基板によって支持された複数の導通端子フィンガであって、各導通端子フィンガが、各活性領域内のそれぞれの第１の導通領域への電気接続のために活性領域の対および不活性領域にわたって延在する、複数の導通端子フィンガと、半導体基板を貫通して延在する複数のビアであって、各ビアが、不活性領域内に位置付けられ、複数の導通端子フィンガのうちのそれぞれの導通端子フィンガに電気的に接続されている、複数のビアとを含む。
【００７２】
第３の態様において、半導体デバイスを製造する方法は、半導体基板内に不活性領域を形成するステップであって、不活性領域は、不活性領域によって分離された一対の活性領域を画定する、形成するステップと、不活性領域内で半導体基板を貫いてビアを形成するステップと、半導体基板の上に、活性領域の対および不活性領域にわたって延在する導通端子を形成するステップであって、導通端子はビアに電気的に接続される、形成するステップと、導通端子に電気的に接続される導通領域を各活性領域内に画定するように、半導体基板の上に、活性領域の対および不活性領域にわたって延在する制御端子を形成するステップとを含む。
【００７３】
本発明は、添付の特許請求の範囲およびそれらの均等物によって規定され、この節におけるいかなる事項もそれらの特許請求の範囲に対する限定ととられるべきではない。本発明のさらなる態様および利点は、好ましい実施形態とともに上述しており、独立してまたは組み合わせて後に特許請求され得る。
【００７４】
本発明をさまざまな実施形態を参照して上述したが、本発明の範囲から逸脱することなく多くの変形および変更を行うことができることは理解されたい。それゆえ、上記の詳細な説明は限定ではなく例示とみなされること、ならびに、すべての均等物を含む以下の特許請求の範囲が、本発明の精神および範囲を画定するように意図されていることが理解されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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