(57)【要約】【課題】従来の半導体装置では、エッジサンプリング回路に関する消費電力が大きい問題があった。【解決手段】一実施の形態によれば、半導体装置は、奇数番目のデータ値ｄ０及びエッジ値ｅａ０、ｅｂ０を出力する第１のサンプリング回路と、偶数番目のデータ値ｄ１及びエッジ値ｅａ１、ｅｂ１を出力する第２のサンプリング回路と、を有し、一方のサンプリング回路においてエッジ値の決定に用いる第１のオフセット及び第２のオフセットを、他方のサンプリング回路において、データ値をサンプリングする経路中で異なるオフセットでサンプリングされた複数のデータ値のいずれか一方を選択するセレクタと、セレクタが選択したデータ値を伝達するシフトレジスタと、の間以外から取得したデータ値に基づき決定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
位相が９０度ずつ異なる複数のサンプリングクロックを含む多相サンプリングクロックを用いて、入力信号に含まれるデータのうち奇数番目のデータに対応するデータ値とエッジ値とを出力する第１のサンプリング回路と、
前記多相サンプリングクロックを用いて、前記入力信号に含まれるデータのうち偶数番目のデータに対応するデータ値とエッジ値とを出力する第２のサンプリング回路と、を有し、１つのサンプリング期間に１つのデータをサンプリングし、前記サンプリングクロックの１周期中に２つのサンプリング期間を含む半導体装置であって、
前記第１のサンプリング回路及び前記第２のサンプリング回路は、それぞれ、
入力信号の信号レベルに負のオフセットを加えて、前記入力信号をサンプリングして第１のデータ値を出力する第１のデータサンプリング回路と、
前記入力信号の信号レベルに正のオフセットを加えて、前記入力信号をサンプリングして第２のデータ値を出力する第２のデータサンプリング回路と、
前記第１のデータ値と、前記第２のデータ値と、を前サンプリング期間でサンプリングしたデータ値に基づき選択して前記データ値として出力するセレクタと、
前記セレクタが出力した前記データ値を後段のレジスタに順にシフトして前記データ値を出力するシフトレジスタと、
前記入力信号の信号レベルに第１のオフセットを加えて、前記入力信号のエッジ部分の値を示す第１のエッジ値を出力する第１のエッジサンプリング回路と、
前記入力信号の信号レベルに第２のオフセットを加えて、前記入力信号のエッジ部分の値を示す第２のエッジ値を出力する第２のエッジサンプリング回路と、を有し、
一方のサンプリング回路における前記第１のオフセット及び前記第２のオフセットの少なくとも一方を、他方のサンプリング回路の前記セレクタと前記シフトレジスタとの間以外から取得したデータ値に基づき決定する半導体装置。
【請求項２】
現サンプリング期間における前記一方のサンプリング回路の前記第１のオフセットは、前サンプリング期間で出力された前記第１のデータ値に基づき決定される請求項１に記載の半導体装置。
【請求項３】
前記他方のサンプリング回路の前記第１のデータサンプリング回路は、
前記入力信号に含まれるデータの論理レベルに対応するデータ値を出力する第１のサンプラーと、
前記第１のサンプラーの出力を前記多相サンプリングクロックに含まれる一のサンプリングクロックを用いてラッチして、ラッチしたデータを前記第１のデータ値として出力する第１のラッチ回路と、を有し、
前記一方のサンプリング回路の前記第１のオフセットは、前記第１のサンプラーが出力するデータ値に基づき決定され、
前記一方のサンプリング回路の前記第２のオフセットは、予め設定された固定値が与えられる請求項２に記載の半導体装置。
【請求項４】
現サンプリング期間における前記一方のサンプリング回路の前記第１のオフセットは、２つ前のサンプリング期間でサンプリングされたデータ値と、３つ前のサンプリング期間でサンプリングされたデータ値と、に基づき決定され、
現サンプリング期間における前記一方のサンプリング回路の前記第２のオフセットは、３つ前のサンプリング期間でサンプリングされたデータ値に基づき決定される請求項１に記載の半導体装置。
【請求項５】
前記シフトレジスタは、前記セレクタが出力する前記データ値を保持する第１のＤラッチ回路と、前記第１のＤラッチ回路の後段に接続される第２のＤラッチ回路と、を少なくとも有し、
前記一方のサンプリング回路の前記第１のオフセットは、前記一方のサンプリング回路の前記シフトレジスタの前記第１のＤラッチ回路の出力値と、前記他方のサンプリング回路の前記シフトレジスタの前記第２のＤラッチ回路の出力値と、に基づき決定され、
前記一方のサンプリング回路の前記第２のオフセットは、前記他方のサンプリング回路の前記シフトレジスタの前記第２のＤラッチ回路の出力値に基づき決定される請求項４に記載の半導体装置。
【請求項６】
現サンプリング期間における前記一方のサンプリング回路の前記第１のオフセット及び第２のオフセットは、２つ前のサンプリング期間でサンプリングされたデータ値と、３つ前のサンプリング期間でサンプリングされたデータ値と、に基づき決定される請求項１に記載の半導体装置。
【請求項７】
前記シフトレジスタは、前記セレクタが出力する前記データ値を保持する第１のＤラッチ回路と、前記第１のＤラッチ回路の後段に接続される第２のＤラッチ回路と、を少なくとも有し、
前記一方のサンプリング回路の前記第１のオフセット及び前記第２のオフセットは、前記一方のサンプリング回路の前記シフトレジスタの前記第１のＤラッチ回路の出力値と、前記他方のサンプリング回路の前記シフトレジスタの前記第２のＤラッチ回路の出力値と、に基づき決定される請求項６に記載の半導体装置。
【請求項８】
前記第１のサンプリング回路及び前記第２のサンプリング回路を備え、前記データ値と前記第１のエッジ値と前記第２のエッジ値とを含むエッジ値とを出力するサンプリング回路と、
前記データ値の時間変化に基づき前記エッジ値の有効と無効とを判断するパターンフィルタと、
前記パターンフィルタが有効と判断した前記エッジ値と前記データ値とに基づき前記多相サンプリングクロックの一つと前記入力信号との位相差を判定する位相検出回路と、
前記位相検出器の判定結果に応じて前記多相サンプリングクロックの位相を操作する位相制御信号を出力する位相制御回路と、
基準クロックから多相クロックを生成し、前記位相制御信号に基づき前記多相クロックから選択した複数のクロックを前記多相サンプリングクロックとして出力する位相シフト部と、
を有する請求項１に記載の半導体装置。
【請求項９】
前記パターンフィルタは、連続する前記サンプリング期間で前記サンプリング回路が出力した前記データ値の論理レベルに基づき、前記エッジ値に含まれる前記第１のエッジ値と前記第２のエッジ値のいずれか一方を選択して出力すると共に、選択したエッジ値の有効性を示すフラグ値を出力する請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば受信した高速シリアル信号からクロック信号とデータ信号とを抽出する半導体装置に関する。
【背景技術】
【０００２】
近年、電子装置間、或いは、半導体装置間の通信にシリアル信号を用いるシリアル通信が多く用いられている。このシリアル通信は、例えば、ＳＡＴＡ（Serial ATA）、ＵＳＢ（Universal Serial Bus）、有線ＬＡＮ（Local Area Network）等に利用されているものである。このシリアル通信では、近年、伝送する信号の高速化（高周波数化）が著しく伝送線路での信号損失が大きな問題となっている。そこで、シリアル通信の受信回路では、判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）等の補正回路を用いて信号を受信する。
【０００３】
この判定帰還型等化器では、次のデータ値の判定タイミングまでに、現在受信しているデータ値の安定結果を帰還する必要がある。つまり、判定帰還型等化器では、判定結果の帰還処理のために許容される時間が１ＵＩ（Unit Interval）以内に制限される。そのため、判定帰還型等化器は、伝送信号の高速化に対応できない問題がある。そこで、この帰還に要する時間の制限を緩和するために、ループアンロール（loop unroll）方式を適用した判定帰還型等化器が提案されている。ループアンロール方式は、第１タップのデータ値を帰還せずに投機実行しつつ、入力信号を等化する方式である。従って、ループアンロール方式を適用した判定帰還型等化器を用いることで、帰還に要する時間の許容時間を、例えば、２ＵＩ程度まで拡大することができる。そこで、ループアンロール方式を適用した判定帰還型等化器の例が特許文献１及び非特許文献１に開示されている。
【０００４】
特許文献１で開示されている等化器は、連続して入力される複数の入力信号を交互に波形等化処理する第１の波形等化処理手段及び第２の波形等化処理手段を備える。そして、特許文献１の等化器は、第１の波形等化処理手段及び第２の波形等化処理手段は、それぞれ、２つ前の入力信号の判定結果を示す値ａ、及び４つ前の入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う。また、非特許文献１においても、特許文献１と同様に、２つ前以上の入力信号の判定結果を示す値に基づき等化処理を行う例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２４４２８４号公報
【非特許文献】
【０００６】
【非特許文献１】Brian S. Leibowitz' et al., A 7.5Gb/s 10-Tap DFE Receiver with First Tap Partial Response, Spectrally Gated Adaptation, and 2nd-Order Data-Filtered CDR, ISSCC2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１或いは非特許文献１で開示された等化器を用いた場合、エッジサンプリングを行うエッジサンプリング回路に関する、消費電力が大きくなる問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、奇数番目のデータ値及びエッジ値を出力する第１のサンプリング回路と、偶数番目のデータ値及びエッジ値を出力する第２のサンプリング回路と、を有し、一方のサンプリング回路においてエッジ値の決定に用いる第１のオフセット及び第２のオフセットを、他方のサンプリング回路において、データ値をサンプリングする経路中で異なるオフセットでサンプリングされた複数のデータ値のいずれか一方を選択するセレクタと、セレクタが選択したデータ値を伝達するシフトレジスタと、の間以外から取得したデータ値に基づき決定する。
【００１０】
なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置または該装置の一部の処理をコンピュータに実行せしめるプログラムなども、本発明の態様としては有効である。
【発明の効果】
【００１１】
前記一実施の形態によれば、半導体装置は、ループアンロール方式の判定帰還型等化器の消費電力を削減することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】サンプリング回路で生じる課題を説明するためのサンプリング回路の概略図である。
【図３】実施の形態１にかかるサンプリング回路の概略図である。
【図４】図２で示したサンプリング回路のエッジサンプリング回路への帰還経路のタイミングチャートである。
【図５】図３で示したサンプリング回路のエッジサンプリング回路への帰還経路のタイミングチャートである。
【図６】実施の形態１にかかるサンプリング回路の回路図である。
【図７】実施の形態１にかかるミキサーの回路図である。
【図８】実施の形態１にかかるパターンフィルタの回路図である。
【図９】実施の形態１にかかる半導体装置に入力されるデータ値と入力信号の信号レベルとの関係を示すタイミングチャートである。
【図１０】実施の形態１にかかる半導体装置に連続して入力されるデータ値と入力信号の信号レベルとの関係を示すタイミングチャートである。
【図１１】実施の形態１にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示すタイミングチャートである。
【図１２】実施の形態１にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示すタイミングチャートである。
【図１３】実施の形態１にかかる半導体装置で出力されるエッジ値と入力信号の位相との関係を示すタイミングチャートである。
【図１４】実施の形態１にかかる位相判定回路の回路図である。
【図１５】実施の形態２にかかるサンプリング回路の回路図である。
【図１６】実施の形態２にかかるミキサーの回路図である。
【図１７】実施の形態２にかかる半導体装置における第２のタップデータ及び第３のタップデータのパターンとエッジサンプリング回路のオフセットとの関係を示す図である。
【図１８】実施の形態２にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示す表である。
【図１９】実施の形態２にかかる半導体装置において有効なエッジ値をサンプリング可能なデータ値のパターンを示す表である。
【図２０】実施の形態２にかかる半導体装置において有効なエッジ値を取得可能なデータ列のうちエッジ値ｅ（ｎ）に最も近いデータ列を説明する表である。
【図２１】実施の形態３にかかるサンプリング回路の回路図である。
【図２２】実施の形態３にかかるミキサーの回路図である。
【図２３】実施の形態３にかかる半導体装置における第２のタップデータ及び第３のタップデータのパターンとエッジサンプリング回路のオフセットとの関係を示す表である。
【図２４】実施の形態３にかかる半導体装置において有効なエッジ値をサンプリング可能なデータ値のパターンを示す表である。
【発明を実施するための形態】
【００１３】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。以下、図面を参照して実施の形態について説明する。まず、実施の形態１にかかる半導体装置１のブロック図を図１に示す。
【００１４】
図１に示す実施の形態１にかかる半導体装置１は、シリアル信号Ｄｉｎを受信して、シリアル信号Ｄｉｎからデータを抽出する。また、実施の形態１にかかる半導体装置１は、シリアル信号Ｄｉｎに基づき、データ値のサンプリングに用いるサンプリングクロックを生成する。つまり、実施の形態１にかかる半導体装置１は、ＣＤＲ（クロックアンドデータリカバリ）回路として利用されるものである。なお、実施の形態１にかかる半導体装置１は、サンプリングクロックとして、複数の異なる位相を有する複数のクロックが含まれる多相サンプリングクロックを用いる。
【００１５】
図１に示すように、実施の形態１にかかる半導体装置１は、サンプリング回路１０、パターンフィルタ２０、位相検出回路３０、位相制御回路４０、位相シフト部５０、ＰＬＬ（Phase Locked Loop）回路６０を有する。半導体装置１は、受信した入力信号Ｄｉｎからデータ値を抽出する。また、半導体装置１は、データ値と共にエッジ値を抽出して、データ値とエッジ値とに基づきサンプリングに用いるクロックの位相を制御する。
【００１６】
サンプリング回路１０は、位相シフタ５０が出力した多相サンプリングクロック信号ＣＬＫに応じて入力信号Ｄｉｎからデータ値ｄ０、ｄ１と、エッジ値ｅａ０、ｅｂ０、ｅａ１、ｅｂ１を抽出する。ここで、実施の形態１にかかる半導体装置１では、多相サンプリングクロックとして、位相が９０度ずつ異なる４つのクロック信号を利用する。そして、サンプリング回路１０は、１つのサンプリングクロックに対して２ＵＩが含まれるようにサンプリング動作を行う。つまり、サンプリング回路１０は、１つのサンプリングクロックの１周期に奇数番目のデータ値ｄ０と偶数番目のデータ値ｄ１を出力する。また、サンプリング回路１０は、データ値ｄ０に対応してエッジ値ｅａ０、ｅｂ０を出力し、データ値ｄ１に対応してエッジ値ｅａ１、ｅｂ１を出力する。なお、以下の説明では、１ＵＩを１つのサンプリング期間として表現する場合がある。
【００１７】
パターンフィルタ２０は、データ値の時間変化に基づきエッジ値の有効と無効とを判断する。より具体的には、パターンフィルタ２０は、連続するサンプリング期間で前記サンプリング回路が出力したデータ値の論理レベルに基づき、エッジ値に含まれる第１のエッジ値と第２のエッジ値のいずれか一方を選択して出力すると共に、選択したエッジ値の有効性を示すフラグ値を出力する。実施の形態１では、パターンフィルタ２０は、サンプリング回路１０が出力したデータ値ｄ０、ｄ１に基づき、エッジ値ｅａ０、ｅｂ０、ｅａ１、ｅｂ１の有効性を判断し、当該判断結果に基づき有効エッジフラグｅ０ｖａｌｉｄ、ｅ１ｖａｌｉｄ及び有効エッジ値ｅ０、ｅ１をデータ値ｄ０、ｄ１と共に出力する。
【００１８】
位相検出回路３０は、パターンフィルタ２０が有効と判断したエッジ値とデータ値とに基づき多相サンプリングクロックＳＭＣＬＫの一つと入力信号との位相差を判定する。より具体的には、位相検出回路３０は、データ位相の進みと遅れとを判断し、当該判断結果に基づきアップ信号ＵＰと、ダウン信号ＤＯＷＮと、を出力する。アップ信号ＵＰは、多相サンプリングクロックの位相が入力信号の位相に対して遅れている場合に出力されるものである。ダウン信号ＤＯＷＮは、多相サンプリングクロック信号の位相が入力信号の位相に対して進んでいる場合に出力されるものである。
【００１９】
位相制御回路４０は、位相検出回路３０の判定結果に応じて多相サンプリングクロックＳＭＣＬＫの位相を操作する位相制御信号ＰＳを出力する。より具体的には、位相制御回路４０は、アップ信号ＵＰ及びダウン信号ＤＯＷＮにより示された位相情報をフィルタリングして、多相サンプリングクロックの位相を決定し、位相シフタ部を制御する。
【００２０】
位相シフト部５０は、基準クロックＲＣＬＫから多相クロックを生成し、位相制御信号ＰＳに基づき多相クロックから選択した複数のクロックを多相サンプリングクロックＳＭＣＬＫとして出力する。位相シフト部５０は、ＰＬＬ回路６０が出力する基準クロックから生成した多相クロックのうちいずれを選択するかを変更することで多相サンプリングクロックＳＭＣＬＫの位相をシフトし、データ及びエッジをサンプリングするための多相サンプリングクロックＳＭＣＬＫを出力する。ＰＬＬ回路６０は、基準クロックＲＣＬＫを出力する。
【００２１】
ここで、実施の形態１にかかる半導体装置１では、サンプリング回路１０に特徴の１つを有する。また、実施の形態１にかかるパターンフィルタ２０は、サンプリング回路１０の特徴を有効に機能させるための特徴をさらに有する。そこで、以下では、サンプリング回路１０及びパターンフィルタ２０についてさらに詳細に説明する。
【００２２】
サンプリング回路１０は、ループアンループ方式の判定帰還型等化器（以下、単に、判定帰還型等化器と称す）により構成される。以下では、まず、判定帰還型等化器で生じる課題について詳細に説明する。なお、以下で説明する判定帰還型等化器は、入力信号データレートは半分の周波数のサンプリングクロックによりデータ値及びエッジ値のサンプリングを行うハーフレート方式のものである。そこで、図２に判定帰還型等化器の課題を説明するための判定帰還型等化器１０ａの回路図を示す。
【００２３】
図２に示す判定帰還型等化器１０ａは、奇数番目のデータ値及び当該データ値に対応するエッジ値をサンプリングする第１のサンプリング回路と、偶数番目のデータ値及び当該データ値に対応するエッジ値をサンプリングする第２のサンプリング回路とを有する。
【００２４】
図２に示す例では、第１のサンプリング回路は、ミキサー１０１、１０４、１４０、データサンプラー１０２、１０５、エッジサンプラー１４１、Ｄラッチ回路１０３、１０６、１２０、１４２、１４３、セレクタ１０７、バッファ回路１０８を有する。第２のサンプリング回路は、ミキサー１１１、１１４、１５０、データサンプラー１１２、１１５、エッジサンプラー１５１、Ｄラッチ回路１１３、１１６、１３０、１５２、１５３、セレクタ１１７、バッファ回路１１８を有する。
【００２５】
また、ミキサー１０１、データサンプラー１０２、Ｄラッチ回路１０３は、第１のサンプリング回路の第１のデータサンプリング回路を構成する。この第１のデータサンプリング回路は、入力信号の信号レベルに負のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。ミキサー１０４、データサンプラー１０５、Ｄラッチ回路１０６は、第１のサンプリング回路の第２のデータサンプリング回路を構成する。この第２のデータサンプリング回路は、入力信号の信号レベルに正のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。ミキサー１４０、エッジサンプラー１４１、Ｄラッチ回路１４２、１４３は、第１のサンプリング回路のエッジサンプリング回路を構成する。エッジサンプリング回路は、入力信号Ｄｉｎの信号レベルに第１のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第１のエッジ値を出力する。
【００２６】
ミキサー１１１、データサンプラー１１２、Ｄラッチ回路１１３は、第２のサンプリング回路の第１のデータサンプリング回路を構成する。この第１のデータサンプリング回路は、入力信号の信号レベルに負のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。ミキサー１１４、データサンプラー１１５、Ｄラッチ回路１１６は、第２のサンプリング回路の第２のデータサンプリング回路を構成する。この第２のデータサンプリング回路は、入力信号の信号レベルに正のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。ミキサー１５０、エッジサンプラー１５１、Ｄラッチ回路１５２、１５３は、第２のサンプリング回路のエッジサンプリング回路を構成する。エッジサンプリング回路は、入力信号Ｄｉｎの信号レベルに第１のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第１のエッジ値を出力する。
【００２７】
そして、図２示すように、判定帰還型等化器１０ａでは、第１のサンプリング回路及び第２のサンプリング回路は、投機的に固定的なオフセットを加えてサンプリングした第１のデータ値及び第２のデータ値をそれ以前のサンプリング期間の判定結果に応じてセレクタで選択することでデータ値を出力する。このような投機的なオフセットに基づきデータ値をサンプリングする方式がループアンロール方式である。
【００２８】
一方、判定帰還型等化器１０ａにおいて、投機的に適用したオフセットに基づきエッジ値をサンプリングする場合、正のオフセットに基づきエッジ値をサンプリングするエッジサンプリング回路と、負のオフセットに基づきエッジ値をサンプリングするエッジサンプリング回路とが必要になる。このようにエッジサンプリング回路の個数が増加すると回路面積の増加だけでなく、消費電力も大きくなる問題がある。
【００２９】
そこで、判定帰還型等化器１０ａでは、セレクタ１０７、セレクタ１１７が出力する決定されたデータ値をバッファ１０８、１１８を介してミキサー１５０、１４０にフィードバックする。これにより、判定帰還型等化器１０ａでは、エッジサンプリング回路の個数を削減し、回路面積の削減及び消費電力の低減を実現する。
【００３０】
続いて、実施の形態１にかかる判定帰還型等化器１０として利用される判定帰還型等化器１０ｂの回路図を図３に示す。図３に示すように、実施の形態１にかかる判定帰還型等化器１０ｂは、基本的な回路構成は、図２に示した判定帰還型等化器１０ａと同じであるが、エッジサンプリング回路へのフィードバック経路が異なる。具体的には、判定帰還型等化器１０ｂでは、一方のサンプリング回路のミキサー１４０、１５０にフィードバックするデータ値として、他方のサンプリング回路のデータサンプラー１０２、データサンプラー１１２が出力するデータ値を用いる。
【００３１】
つまり、実施の形態１にかかる判定帰還型等化器１０ｂでは、投機的にサンプリングされたデータ値をエッジサンプリング回路にフィードバックする。実施の形態１にかかる判定帰還型等化器１０ｂは、このような構成とすることでデータ値をエッジサンプリング回路にフィードバックするフィードバック経路として形成されるクリティカルパスのタイミング制約を緩和する。そこで、以下でこのクリティカルパスに関する課題を説明する。
【００３２】
図２に示す判定帰還型等化器１０ａでは、セレクタ１０７の出力を待って、その直後のエッジサンプリング処理に間に合うようにデータ値をエッジサンプリング回路にフィードバックしなければならない。そのため、判定帰還型等化器１０ａでは、エッジサンプリング回路へのフィードバック経路がクリティカルパスとなる。クリティカルパスにおいては、信号を短時間に伝達するためにＣＴＳ（clock tree synthesis）バッファ等を多く配置しなければならず、消費電力が大きくなる問題がある。
【００３３】
一方、図３に示す判定帰還型等化器１０ｂでは、データ値をエッジサンプリング回路にフィードバックするフィードバック経路に設けられる回路の段数が判定帰還型等化器１０ａよりも少ない。つまり、判定帰還型等化器１０ｂは、判定帰還型等化器１０ａよりもフィードバック経路上に設けられる回路素子により生じる遅延が小さいため、クリティカルパスのタイミング制約を緩和することができる。そこで、図２に示した判定帰還型等化器１０ａのフィードバック経路のタイミングチャートを図４に示し、図３に示した判定帰還型等化器１０ｂのフィードバック経路のタイミングチャートを図５に示す。そして、図４及び図５に示したタイミングチャートを参照してクリティカルパスのタイミング制約について説明する。
【００３４】
なお、図４及び図５では、多相サンプリングクロックＳＭＣＬＫに位相が９０度ずつ異なる４つのサンプリングクロックを用いる。この４つのサンプリングクロックを図４及び図５を以下のように表現する。基準となるサンプリングクロックをサンプリングクロックＳＭＣＬＫ（０）として示す。サンプリングクロックＳＭＣＬＫ（０）から位相が９０度遅れたサンプリングクロックをサンプリングクロックＳＭＣＬＫ（９０）として示す。サンプリングクロックＳＭＣＬＫ（０）から位相が１８０度遅れたサンプリングクロックをサンプリングクロックＳＭＣＬＫ（１８０）として示す。サンプリングクロックＳＭＣＬＫ（０）から位相が２７０度遅れたサンプリングクロックをサンプリングクロックＳＭＣＬＫ（２７０）として示す。
【００３５】
図４に示すように、判定帰還型等化器１０ａは、サンプリングクロックＳＭＬＣＫ（０）によりデータサンプラー１０２がデータ値をサンプリングする。そして、データサンプラー１０２がデータ値を出力するまでの遅延時間は、Ｔｐｄ（Ａ）となる。続いて、Ｄラッチ回路１０３がサンプリングクロックＳＭＣＬＫ（１８０）に応じてデータサンプラー１０２が出力したデータ値をラッチする。データサンプラー１０２がデータ値を出力してからＤラッチ回路１０３がデータ値を出力するまでの遅延時間は、Ｔｐｄ（Ｂ）となる。
【００３６】
その後、Ｄラッチ回路１０３が出力したデータ値は、セレクタ１０７から出力される。Ｄラッチ回路１０３がデータ値を出力してからセレクタ１０７がデータ値を出力するまでの遅延時間は、Ｔｐｄ（Ｃ）となる。そして、セレクタ１０７が出力したデータ値は、ミキサー１５０に伝達される。ミキサー１５０がセレクタ１０７が出力したデータ値に応じて出力を遷移させるまでの遅延時間は、Ｔｐｄ（Ｄ）である。
【００３７】
ここで、エッジサンプリング回路では、エッジサンプラー１４１がサンプリングクロックＳＭＣＬＫ（２７０）でミキサー１４０の出力値をサンプリングする。そのため、判定帰還型等化器１０ａでは、サンプリングクロックＳＭＣＬＫ（０）の立ち上がりからサンプリングクロック（２７０）の立ち上がりエッジまでの時間Ｔｍから上記遅延時間Ｔｐｄ（Ａ）、Ｔｐｄ（Ｂ）、Ｔｐｄ（Ｃ）、Ｔｐｄ（Ｄ）の和を引いた時間Ｔｓｅｔｕｐ（Ｅ）を、エッジサンプラー１４１のセットアップ時間以上確保しなければならない。
【００３８】
一方、図３に示すように、実施の形態１にかかる判定帰還型等化器１０ｂでは、Ｄラッチ回路１０３及びセレクタ１０７を介さずにフィードバック経路が構成される。そのため、図５に示すように、判定帰還型等化器１０ｂでは、期間Ｔｍに含まれる遅延時間は、データサンプラー１０２で生じる遅延時間Ｔｐｄ（Ａ）とミキサー１４０で生じる遅延時間Ｔｐｄ（Ｄ）のみである。つまり、判定帰還型等化器１０ｂでは、エッジサンプラー１４１のセットアップ時間として必要な時間Ｔｐｄ（Ｅ）を図２に示した判定帰還型等化器１０ａよりも多く確保することができる。
【００３９】
上記説明より、実施の形態１にかかる判定帰還型等化器１０ｂを用いることで、判定帰還型等化器１０ａよりもフォードバック経路のタイミング制約を緩和して、判定帰還型等化器１０にかかる消費電力を低減することができる。しかしながら、判定帰還型等化器１０ｂでは、投機的にサンプリングされたデータ値をエッジサンプリング回路にフィードバックするため、出力するエッジ値が有効性に問題が生じる可能性がある。しかし、実施の形態１にかかる半導体装置１では、パターンフィルタ２０等を用いることでエッジ値の有効性の問題を解決している。そこで、エッジ値の有効性判断処理を含めた実施の形態１にかかる半導体装置１の詳細について以下で説明する。
【００４０】
まず、実施の形態１にかかる半導体装置１のサンプリング回路（以下、判定帰還型等化器と称す）１０の詳細な回路図を図６に示す。なお、図６に示す判定帰還型等化器１０は、図３に示した判定帰還型等化器１０ｂに第２のエッジサンプリング回路と、シフトレジスタとを追加したものである。図６に示す判定帰還型等化器１０は、図３に示した判定帰還型等化器１０ｂと実質的に同じものであるが、より実際の回路に近づけたものである。
【００４１】
図６に示す判定帰還型等化器１０は、奇数番目のデータ値及び当該データ値に対応するエッジ値をサンプリングする第１のサンプリング回路と、偶数番目のデータ値及び当該データ値に対応するエッジ値をサンプリングする第２のサンプリング回路とを有する。
【００４２】
図６に示す例では、第１のサンプリング回路は、ミキサー１００、１０１、１０４、１４０、１４４、データサンプラー１０２、１０５、エッジサンプラー１４１、１４５、Ｄラッチ回路１０３、１０６、１２０〜１２４、１４２、１４３、１４６、１４７、セレクタ１０７、バッファ回路１０８、１２５を有する。第２のサンプリング回路は、ミキサー１１０、１１１、１１４、１５０、１５４、データサンプラー１１２、１１５、エッジサンプラー１５１、１５５、Ｄラッチ回路１１３、１１６、１３０〜１３４、１５２、１５３、１５６、１５７、セレクタ１１７、バッファ回路１１８、１３５を有する。
【００４３】
ミキサー１００は、後段に接続される第１のデータサンプリング回路、第２のデータサンプリング回路、第１のエッジサンプリング回路及び第２のエッジサンプリング回路に、入力信号Ｄｉｎとオフセットｗ２との加算結果を与える。このオフセットｗ２は、第２のタップ以前のデータ値から算出される。なお、データ値については、１つ前のサンプリング期間に入力されたデータ値を第１のタップデータ値と称し、２つ前のサンプリング期間に入力されたデータ値を第２のタップデータ値と称し、３つ前のサンプリング期間に入力皿他データ値を第３のタップデータ値と称す。
【００４４】
ミキサー１０１、データサンプラー１０２、Ｄラッチ回路１０３は、第１のサンプリング回路の第１のデータサンプリング回路を構成する。この第１のデータサンプリング回路は、入力信号の信号レベルに負のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。ミキサー１０１は、ミキサー１００が出力した入力信号Ｄｉｎに負のオフセット−ｗ１を加算してデータサンプラー１０２に出力する。データサンプラー１０２は、サンプリングクロックＳＭＣＬＫ（０）に応じてミキサー１０１が出力した入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。Ｄラッチ回路１０３は、サンプリングクロックＳＭＣＬＫ（１８０）に応じてデータサンプラー１０２が出力した第１のデータ値をラッチする。ここで、ミキサー１０１が加算する負のオフセット−ｗ１は、第１のタップデータの論理レベルに基づき生成されるオフセット値を反転したものである。
【００４５】
ミキサー１０４、データサンプラー１０５、Ｄラッチ回路１０６は、第１のサンプリング回路の第２のデータサンプリング回路を構成する。この第２のデータサンプリング回路は、入力信号の信号レベルに正のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。ミキサー１０４は、ミキサー１００が出力した入力信号Ｄｉｎに正のオフセットｗ１を加算してデータサンプラー１０５に出力する。データサンプラー１０５は、サンプリングクロックＳＭＣＬＫ（０）に応じてミキサー１０４が出力した入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。Ｄラッチ回路１０６は、サンプリングクロックＳＭＣＬＫ（１８０）に応じてデータサンプラー１０５が出力した第２のデータ値をラッチする。ここで、ミキサー１０４が加算する正のオフセットｗ１は、第１のタップデータの論理レベルに基づき生成されるオフセット値である。
【００４６】
ミキサー１４０、エッジサンプラー１４１、Ｄラッチ回路１４２、１４３は、第１のサンプリング回路の第１のエッジサンプリング回路を構成する。第１のエッジサンプリング回路は、入力信号の信号レベルに第１のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第１のエッジ値ｅａ０を出力する。ミキサー１４０は、ミキサー１００が出力した入力信号Ｄｉｎにデータサンプラー１１２が出力したデータ値に基づき生成される第１のオフセットｗ１を加算してエッジサンプラー１４１に出力する。エッジサンプラー１４１は、サンプリングクロックＳＭＣＬＫ（９０）に応じてミキサー１４０が出力した入力信号Ｄｉｎをサンプリングして第１のエッジ値ｅａ０を出力する。Ｄラッチ回路１４２は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてエッジサンプラー１４１が出力した第１のエッジ値ｅａ０をラッチする。Ｄラッチ回路１４３は、サンプリングクロックＳＭＣＬＫ（９０）に応じてＤラッチ回路１４２が出力した第１のエッジ値ｅａ０をラッチする。
【００４７】
ミキサー１４４、エッジサンプラー１４５、Ｄラッチ回路１４６、１４７は、第１のサンプリング回路の第２のエッジサンプリング回路を構成する。第２のエッジサンプリング回路は、入力信号Ｄｉｎの信号レベルに第２のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第２のエッジ値ｅｂ０を出力する。ミキサー１４４は、ミキサー１００が出力した入力信号Ｄｉｎに値をゼロとする第２のオフセットを加算してエッジサンプラー１４５に出力する。つまり、ミキサー１４４は、第１のエッジサンプリング回路と第２のエッジサンプリング回路との遅延調整を行う。エッジサンプラー１４５は、サンプリングクロックＳＭＣＬＫ（９０）に応じてミキサー１４４が出力した入力信号Ｄｉｎをサンプリングして第２のエッジ値ｅｂ０を出力する。Ｄラッチ回路１４６は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてエッジサンプラー１４５が出力した第２のエッジ値ｅｂ０をラッチする。Ｄラッチ回路１４７は、サンプリングクロックＳＭＣＬＫ（９０）に応じてＤラッチ回路１４６が出力した第２のエッジ値ｅｂ０をラッチする。
【００４８】
また、Ｄラッチ回路１２０〜１２４は、シフトレジスタを構成する。このシフトレジスタは、奇数段目のレジスタをサンプリングクロックＳＭＣＬＫ（０）に基づき動作させ、偶数番目のレジスタをサンプリングクロックＳＭＣＬＫ（１８０）に基づき動作させる。Ｄラッチ回路１２０〜１２４は、セレクタ１０７が選択したデータ値ｄ０をサンプリングクロックＳＭＣＬＫ（０）及びサンプリングクロックＳＭＣＬＫ（１８０）に基づきシフトして、出力する。
【００４９】
ミキサー１１０は、後段に接続される第１のデータサンプリング回路、第２のサンプリング回路、第１のエッジサンプリング回路及び第２のエッジサンプリング回路に、入力信号Ｄｉｎとオフセットｗ２との加算結果を与える。このオフセットｗ２は、第２のタップ以前のデータ値から算出される。
【００５０】
ミキサー１１１、データサンプラー１１２、Ｄラッチ回路１１３は、第２のサンプリング回路の第１のデータサンプリング回路を構成する。この第１のデータサンプリング回路は、入力信号の信号レベルに負のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。ミキサー１１１は、ミキサー１００が出力した入力信号Ｄｉｎに負のオフセット−ｗ１を加算してデータサンプラー１１２に出力する。データサンプラー１１２は、サンプリングクロックＳＭＣＬＫ（１８０）に応じてミキサー１１１が出力した入力信号Ｄｉｎをサンプリングして第１のデータ値を出力する。Ｄラッチ回路１１３は、サンプリングクロックＳＭＣＬＫ（０）に応じてデータサンプラー１１２が出力した第１のデータ値をラッチする。ここで、ミキサー１１１が加算する負のオフセット−ｗ１は、第１のタップデータの論理レベルに基づき生成されるオフセット値を反転したものである。
【００５１】
ミキサー１１４、データサンプラー１１５、Ｄラッチ回路１１６は、第２のサンプリング回路の第２のデータサンプリング回路を構成する。この第２のデータサンプリング回路は、入力信号の信号レベルに正のオフセットを加えて、入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。ミキサー１１４は、ミキサー１００が出力した入力信号Ｄｉｎに正のオフセットｗ１を加算してデータサンプラー１１５に出力する。データサンプラー１１５は、サンプリングクロックＳＭＣＬＫ（１８０）に応じてミキサー１１４が出力した入力信号Ｄｉｎをサンプリングして第２のデータ値を出力する。Ｄラッチ回路１１６は、サンプリングクロックＳＭＣＬＫ（０）に応じてデータサンプラー１１５が出力した第２のデータ値をラッチする。ここで、ミキサー１１４が加算する正のオフセットｗ１は、第１のタップデータの論理レベルに基づき生成されるオフセット値である。
【００５２】
ミキサー１５０、エッジサンプラー１５１、Ｄラッチ回路１５２、１５３は、第２のサンプリング回路の第１のエッジサンプリング回路を構成する。第１のエッジサンプリング回路は、入力信号の信号レベルに第１のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第１のエッジ値ｅａ１を出力する。ミキサー１５０は、ミキサー１００が出力した入力信号Ｄｉｎにデータサンプラー１０２が出力したデータ値に基づき生成される第１のオフセットｗ１を加算してエッジサンプラー１５１に出力する。エッジサンプラー１５１は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてミキサー１５０が出力した入力信号Ｄｉｎをサンプリングして第１のエッジ値ｅａ１を出力する。Ｄラッチ回路１５２は、サンプリングクロックＳＭＣＬＫ（９０）に応じてエッジサンプラー１５１が出力した第１のエッジ値ｅａ１をラッチする。Ｄラッチ回路１５３は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてＤラッチ回路１５２が出力した第１のエッジ値ｅａ１をラッチする。
【００５３】
ミキサー１５４、エッジサンプラー１５５、Ｄラッチ回路１５６、１５７は、第２のサンプリング回路の第２のエッジサンプリング回路を構成する。第２のエッジサンプリング回路は、入力信号Ｄｉｎの信号レベルに第２のオフセットを加えて、入力信号Ｄｉｎのエッジ部分の値を示す第２のエッジ値ｅｂ１を出力する。ミキサー１５４は、ミキサー１００が出力した入力信号Ｄｉｎに値をゼロとする第２のオフセットを加算してエッジサンプラー１５５に出力する。つまり、ミキサー１５４は、第１のエッジサンプリング回路と第２のエッジサンプリング回路との遅延調整を行う。エッジサンプラー１５５は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてミキサー１５４が出力した入力信号Ｄｉｎをサンプリングして第２のエッジ値ｅｂ１を出力する。Ｄラッチ回路１５６は、サンプリングクロックＳＭＣＬＫ（９０）に応じてエッジサンプラー１５５が出力した第２のエッジ値ｅｂ１をラッチする。Ｄラッチ回路１５７は、サンプリングクロックＳＭＣＬＫ（２７０）に応じてＤラッチ回路１５６が出力した第２のエッジ値ｅｂ１をラッチする。
【００５４】
また、Ｄラッチ回路１３０〜１３４は、シフトレジスタを構成する。このシフトレジスタは、奇数段目のレジスタをサンプリングクロックＳＭＣＬＫ（１８０）に基づき動作させ、偶数番目のレジスタをサンプリングクロックＳＭＣＬＫ（０）に基づき動作させる。Ｄラッチ回路１３０〜１３４は、セレクタ１１７が選択したデータ値ｄ１をサンプリングクロックＳＭＣＬＫ（０）及びサンプリングクロックＳＭＣＬＫ（１８０）に基づきシフトして、出力する。
【００５５】
そして、第１のサンプリング回路では、第１のデータサンプリング回路が出力する第１のデータ値と、第２のデータサンプリング回路が出力する第２のデータ値と、を第２のサンプリング回路の初段のシフトレジスタの出力値（例えば、Ｄラッチ回路１３０の出力値）に基づき選択する。つまり、第１のサンプリング回路は、前サンプリング期間の判定結果に基づき決定された１ＵＩ前のデータ値に基づき現サンプリング期間のデータ値を決定する。第２のサンプリング回路では、第１のデータサンプリング回路が出力する第１のデータ値と、第２のデータサンプリング回路が出力する第２のデータ値と、を第１のサンプリング回路の初段のシフトレジスタの出力値（例えば、Ｄラッチ回路１２０の出力値）に基づき選択する。つまり、第２のサンプリング回路は、前サンプリング期間の判定結果に基づき決定された１ＵＩ前のデータ値に基づき現サンプリング期間のデータ値を決定する。
【００５６】
また、バッファ回路１２５、１３５は、第１のサンプリング回路のシフトレジスタの出力と第２のサンプリング回路のシフトレジスタの出力とに基づきオフセットｗ２を出力する。バッファ回路１２５は、奇数番目のデータ値に対応する第１のサンプリング回路に設けられるものであるため、奇数番目のデータ値のサンプリングに用いられるサンプリングクロックＳＭＣＬＫ（０）でＤラッチがラッチしたデータ値に基づきオフセットｗ２を出力する。バッファ１３５は、偶数番目のデータ値に対応する第２のサンプリング回路に設けられるものであるため、偶数番目のデータ値のサンプリングに用いられるサンプリングクロックＳＭＣＬＫ（１８０）でＤラッチがラッチしたデータ値に基づきオフセットｗ２を出力する。
【００５７】
また、図６に示した判定帰還型等化器１０では、第１のサンプリング回路及び第２のサンプリング回路は、投機的に固定的なオフセットを加えてサンプリングした第１のデータ値及び第２のデータ値をそれ以前のサンプリング期間の判定結果に応じてセレクタで選択することでデータ値を出力する。
【００５８】
また、図６に示した判定帰還型等化器１０では、一方のサンプリング回路における第１のオフセット及び第２のオフセットの少なくとも一方を、他方のサンプリング回路のセレクタとシフトレジスタとの間以外から取得したデータ値に基づき決定する。具体的には、実施の形態１にかかる判定帰還型等化器１０では、他方のサンプリング回路（例えば、偶数データに対応する第２のサンプリング回路）の第１のデータサンプリング回路は、入力信号Ｄｉｎに含まれるデータの論理レベルに対応するデータ値を出力する第１のサンプラー（例えば、データサンプラー１１２）と、データサンプラー１１２の出力を多相サンプリングクロックに含まれる一のサンプリングクロックを用いてラッチして、ラッチしたデータを第１のデータ値として出力する第１のラッチ回路（例えば、Ｄラッチ回路１１３）と、を有する。そして、判定帰還型等化器１０は、一方のサンプリング回路（例えば、奇数データに対応する第１のサンプリング回路）のミキサー１４０に与える第１のオフセットｗ１を、データサンプラー１１２が出力するデータ値に基づき決定し、一方のサンプリング回路の第２のオフセットとして、予め設定された固定値を与える。
【００５９】
ここで、判定帰還型等化器１０のミキサー１４０、１４４、１５０、１５４等のミキサーの回路について説明する。ミキサーは実質的に同じ構成であるため、ここでは、ミキサー１４０を例にミキサーについて説明する。図７に実施の形態１にかかるミキサー１４０の回路図を示す。なお、実施の形態１にかかる判定帰還型等化器１０では、入力信号Ｄｉｎ等の信号の伝達は、差動信号により行われる。
【００６０】
図７に示す回路図では、ミキサー１４０に第１のオフセットｗ１を与えるバッファ回路１０８も一緒に示した。ミキサー１４０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、負荷抵抗ＲＬ１、ＲＬ２、電流源を有する。また、バッファ回路１０８は、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、電流源を有する。
【００６１】
ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とは、差動対を構成する。ＮＭＯＳトランジスタＭＮ１のゲートには、入力信号Ｄｉｎのうち正の信号ＩＮＰが与えられる。ＮＭＯＳトランジスタＭＮ２のゲートには、入力信号Ｄｉｎのうち負の信号ＩＮＮが与えられる。そして、電流源は、当該差動対に電流Ｉｍａｉｎを供給する。また、ＮＭＯＳトランジスタＭＮ１のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ１が接続される。ＮＭＯＳトランジスタＭＮ２のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ２が接続される。また、ＮＭＯＳトランジスタＭＮ１のドレインには、第１の出力配線を介して第１の出力端子ＯＵＴＮが接続される。ＮＭＯＳトランジスタＭＮ２のドレインには、第２の出力配線を介して第２の出力配線を介して第２の出力端子ＯＵＴＰが接続される。
【００６２】
また、バッファ回路１０８は、ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２とが差動対を構成する。ＮＭＯＳトランジスタＭＮ１１のゲートには、データサンプラー１１２が出力するデータ値として与えられる差動信号のうち負の信号ＦＢＮが与えられる。ＮＭＯＳトランジスタＭＮ２のゲートには、データサンプラー１１２が出力するデータ値として与えられる差動信号のうち正の信号ＦＢＰが与えられる。そして、電流源は、当該差動対に電流Ｉｗ１を供給する。また、ＮＭＯＳトランジスタＭＮ１１のドレインは、第１の出力配線に接続される。ＮＭＯＳトランジスタＭＮ１２のドレインは、第２の出力配線に接続される。
【００６３】
ミキサー１４０では、入力信号Ｄｉｎのレベルに応じて電流源から与えられる電流Ｉｍａｉｎを負荷抵抗ＲＬ１と負荷抵抗ＲＬ２のいずれに与えるかを切り替えることで、ミキサー１４０の出力の論理レベルを切り替える。また、バッファ回路１０８は、データ値の論理レベルに応じて、電流Ｉｗ１を負荷抵抗ＲＬ１と負荷抵抗ＲＬ２のいずれに与えるかを切り替える。つまり、バッファ回路１０８は、電流Ｉｗ１を第１の出力配線及び第２の出力配線に出力することでミキサー１４０の信号レベルにオフセットを与える。
【００６４】
上記説明より、実施の形態１にかかる判定帰還型等化器１０は、データサンプラー１０２及びデータサンプラー１１２が出力する第１のデータ値をエッジサンプリング回路にフィードバックする。つまり、実施の形態１にかかる判定帰還型等化器１０は、現サンプリング期間における一方のサンプリング回路の第１のオフセットを、前サンプリング期間で出力された第１のデータ値に基づき決定される。これにより、実施の形態１にかかる判定帰還型等化器１０は、フィードバック経路のタイミング制約を緩和する。また、実施の形態１にかかる判定帰還型等化器１０は、サンプリングクロックの半周期毎にデータ値ｄ０と第１のエッジ値ｅａ０と第２のエッジ値ｅｂ０とを含む奇数データ情報と、データ値ｄ１と第１のエッジ値ｅａ１と第２のエッジ値ｅｂ１を含む偶数データ情報と、を交互に出力する。
【００６５】
パターンフィルタ２０は、連続して出力される奇数番目のデータｄ０と偶数番目のデータｄ１とに基づきエッジ値の有効性を判断する。また、パターンフィルタ２０は、奇数データ情報及び偶数データ情報にそれぞれ含まれる２つのエッジ値のうちいずれか一方を、データ値ｄ０、ｄ１に基づき選択する。そこで、実施の形態１にかかるパターンフィルタ２０について以下で詳細に説明する。パターンフィルタ２０の詳細な回路図を図８に示す。
【００６６】
図８に示すように、パターンフィルタ２０は、フリップフロップ回路２００〜２０３、２０５〜２０８、２１１〜２１４、セレクタ２１０、２１７、エッジ有効性判断回路２０９、２１６を有する。
【００６７】
フリップフロップ回路２００、２０１は、シフトレジスタを構成し、データ値ｄ０をサンプリングクロックに応じてシフトして出力する。フリップフロップ回路２０２、２０３は、シフトレジスタを構成し、データ値ｄ１をサンプリングクロックに応じてシフトして出力する。
【００６８】
フリップフロップ回路２０５、２０６は、シフトレジスタを構成し、第１のエッジ値ｅａ０をサンプリングクロックに応じてシフトしてセレクタ２１０の一方の端子（例えば、選択信号が０のときに選択される端子）に出力する。フリップフロップ回路２０７、２０８は、シフトレジスタを構成し、第２のエッジ値ｅｂ０をサンプリングクロックに応じてシフトしてセレクタ２１０の他方の端子（例えば、選択信号が１のときに選択される端子）に出力する。
【００６９】
フリップフロップ回路２１１、２１２は、シフトレジスタを構成し、第１のエッジ値ｅａ１をサンプリングクロックに応じてシフトしてセレクタ２１７の一方の端子（例えば、選択信号が０のときに選択される端子）に出力する。フリップフロップ回路２１３、２１４は、シフトレジスタを構成し、第２のエッジ値ｅｂ１をサンプリングクロックに応じてシフトしてセレクタ２１７の他方の端子（例えば、選択信号が１のときに選択される端子）に出力する。
【００７０】
エッジ有効性判断回路２０９は、データ値ｄ１、ｄ０に基づき、第１のエッジ値ｅａ０又は第２のエッジ値ｅｂ０の有効性を示す有効性フラグｅ０ｖａｌｉｄを出力する。また、エッジ有効性判断回路２０９は、データ値ｄ１、ｄ０に基づき、セレクタ２１７に選択信号を出力する。
【００７１】
エッジ有効性判断回路２０９は、データ遷移判定回路２２０、２２１、２２３、２２４、２２５、ＮＡＮＤ回路２２２、２２６を有する。データ遷移判定回路２２０、２２１、２２３、２２４、２２５は、入力される２つの値が所定の条件を満たすときのみ出力を０とする。例えば、データ遷移判定回路２２０、２２１、２２３、２２４、２２５は、一方の値が１かつ他方の値が０である場合にのみ出力を０とする。
【００７２】
データ遷移判定回路２２０は、フリップフロップ回路２００が出力するデータ値ｄ０が０、かつ、フリップフロップ回路２０２が出力するデータ値ｄ１が１のときのみ出力を０とする。つまり、データ遷移判定回路２２０は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が０から１に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が１から０に遷移する場合と、において０を出力する。
【００７３】
データ遷移判定回路２２１は、フリップフロップ回路２００が出力するデータ値ｄ０が１、かつ、フリップフロップ回路２０２が出力するデータ値ｄ１が０のときのみ出力を０とする。つまり、データ遷移判定回路２２１は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が１から０に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が０から１に遷移する場合と、において０を出力する。
【００７４】
ＮＡＮＤ回路２２２は、データ遷移判定回路２２０の出力とデータ遷移判定回路２２１の出力との反転論理積をセレクタ２１７に対する選択信号として出力する。ここで、ＮＡＮＤ回路２２２に入力される値が共に１となる場合は、連続する３つのデータ値が１１０、００１と遷移する２つの場合である。つまり、エッジ有効性判断回路２０９は、連続する３つのデータ値の遷移が１１０、００１の２つの場合である場合は選択信号を０とし、セレクタ２１７は第１のエッジ値ｅａ１をエッジ値ｅ１として出力する。
【００７５】
データ遷移判定回路２２３は、フリップフロップ回路２０１が出力するデータ値ｄ０が０、かつ、フリップフロップ回路２０３が出力するデータ値ｄ１が１のときのみ出力を０とする。つまり、データ遷移判定回路２２３は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が０から１に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が１から０に遷移する場合と、において０を出力する。
【００７６】
データ遷移判定回路２２４は、フリップフロップ回路２０１が出力するデータ値ｄ０が１、かつ、フリップフロップ回路２０３が出力するデータ値ｄ１が０のときのみ出力を０とする。つまり、データ遷移判定回路２２４は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が１から０に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が０から１に遷移する場合と、において０を出力する。
【００７７】
データ遷移判定回路２２５は、データ遷移判定回路２２０の出力値が１、かつ、データ遷移判定回路２２４の出力値が０のときのみ出力を０とする。ＮＡＮＤ回路２２６は、データ遷移判定回路２２５の出力値とデータ遷移判定回路２２３の出力値との反転論理積を有効性フラグｅ０ｖａｌｉｄとして出力する。この有効性フラグｅ０ｖａｌｉｄは、セレクタ２１０が出力するエッジ値ｅ０の有効性を示すものである。有効性フラグｅ０ｖａｌｉｄは、例えば、値が１であればエッジ値ｅ０が有効であることを示す。なお、有効性フラグｅ０ｖａｌｉｄがどのような場合に有効状態となり、どのような場合に無効状態となるかの詳細な説明は後述する。
【００７８】
エッジ有効性判断回路２１６は、データ遷移判定回路２３０、２３１、２３２、２３４、ＮＡＮＤ回路２３３、２３５を有する。データ遷移判定回路２３０、２３１、２３２、２３４は、入力される２つの値が所定の条件を満たすときのみ出力を０とする。例えば、データ遷移判定回路２３０、２３１、２３２、２３４は、一方の値が１かつ他方の値が０である場合にのみ出力を０とする。
【００７９】
データ遷移判定回路２３０は、フリップフロップ回路２００に入力されるデータ値ｄ０が１、かつ、フリップフロップ回路２０２が出力するデータ値ｄ１が０のときのみ出力を０とする。つまり、データ遷移判定回路２３０は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が１から０に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が０から１に遷移する場合と、において０を出力する。
【００８０】
データ遷移判定回路２３１は、フリップフロップ回路２０１に入力されるデータ値ｄ０が１、かつ、フリップフロップ回路２０２が出力するデータ値ｄ１が０のときのみ出力を０とする。つまり、データ遷移判定回路２３１は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が１から０に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が０から１に遷移する場合と、において０を出力する。
【００８１】
データ遷移判定回路２３２は、フリップフロップ回路２０１に入力されるデータ値ｄ０が０、かつ、フリップフロップ回路２０３が出力するデータ値ｄ１が１のときのみ出力を０とする。つまり、データ遷移判定回路２３２は、奇数番目のデータ値ｄ０から偶数番目のデータ値ｄ１へのデータ値の遷移が０から１に遷移する場合と、偶数番目のデータｄ１から奇数番目のデータ値ｄ０へのデータ値の遷移が１から０に遷移する場合と、において０を出力する。
【００８２】
ＮＡＮＤ回路２３３は、データ遷移判定回路２３１の出力とデータ遷移判定回路２３２の出力との反転論理積をセレクタ２１０に対する選択信号として出力する。ここで、ＮＡＮＤ回路２３３に入力される値が共に１となる場合は、連続する３つのデータ値が１１０、００１と遷移する２つの場合である。つまり、エッジ有効性判断回路２１６は、連続する３つのデータ値の遷移が１１０、００１の２つの場合である場合は選択信号を０とし、セレクタ２１０は第１のエッジ値ｅａ０をエッジ値ｅ０として出力する。
【００８３】
データ遷移判定回路２３４は、データ遷移判定回路２３０の出力値が１、かつ、データ遷移判定回路２３２の出力値が０のときのみ出力を０とする。ＮＡＮＤ回路２３５は、データ遷移判定回路２３１の出力値とデータ遷移判定回路２３４の出力値との反転論理積を有効性フラグｅ１ｖａｌｉｄとして出力する。この有効性フラグｅ１ｖａｌｉｄは、セレクタ２１７が出力するエッジ値ｅ１の有効性を示すものである。有効性フラグｅ１ｖａｌｉｄは、例えば、値が１であればエッジ値ｅ１が有効であることを示す。なお、有効性フラグｅ１ｖａｌｉｄがどのような場合に有効状態となり、どのような場合に無効状態となるかの詳細な説明は後述する。
【００８４】
続いて、実施の形態１にかかるパターンフィルタ２０の動作について説明する。入力信号Ｄｉｎとして与えられるシリアル信号は、伝送線路の特性に起因してシンボル間干渉（ＩＳＩ:Inter Symbol Interference）により波形の形状劣化が生じる。そのため、判定帰還型等化器１０では、オフセットを用いて形状劣化が生じた波形を正しく受信する。
【００８５】
そこで、まず、ＩＳＩによる波形劣化について説明する。図９に、実施の形態１にかかる半導体装置に入力されるデータ値と入力信号の信号レベルとの関係を示すタイミングチャートを示す。この図９に示す例は、１ビットのデータ値の応答を示すものである。
【００８６】
図９に示すように、データ値ｘ（ｎ）が１（信号レベルがｗ０）となる１ビットのデータがタイミングｔ（ｎ）で入力された場合、タイミングｔ（ｎ＋１）においてもｗ１の信号レベルが残ってしまう。このように、前に入力された信号の信号レベルが次のデータ入力タイミングにおいて残ってしまい、次に入力されるデータ値の信号レベルに影響を与えてしまう減少がＩＳＩである。
【００８７】
続いて、図１０に実施の形態１にかかる半導体装置に連続して入力されるデータ値と入力信号の信号レベルとの関係を示すタイミングチャートを示す。図１０では、ケース１としてデータ値を１とする２ビットのデータが入力された場合の応答を示し、ケース２としてデータ値が０から１に変化する２ビットのデータが入力された場合の応答を示す。
【００８８】
図１０のケース１では、タイミングｔ（ｎ）においてタイミングｔ（ｎ−１）で入力されたデータ値ｘ（ｎ−１）の信号レベルｗ１が残存し、タイミングｔ（ｎ）で入力されるデータ値ｘ（ｎ）の信号レベルがｗ０＋ｗ１となる。従って、このケース１において、データ値ｘ（ｎ）の信号レベルを正しくサンプリングするためには、データ値ｘ（ｎ）を伝達する入力信号の信号レベルに＋ｗ１のオフセットを設けてサンプリングする必要がある。つまり、ケース１においては、入力信号の信号レベルからｗ１を引いた信号レベルに対して信号レベルを判断する必要がある。すなわち、入力信号の信号レベルからｗ１を引いた信号レベルが０以上であれば１と判断し、信号レベルが０よりも小さければ０と判断する。
【００８９】
また、図１０のケース２では、タイミングｔ（ｎ）においてタイミングｔ（ｎ−１）で入力されたデータ値の信号レベル−ｗ１が残存し、タイミングｔ（ｎ）で入力されるデータ値の信号レベルがｗ０−ｗ１となる。従って、このケース２において、データ値ｘ（ｎ）の信号レベルを正しくサンプリングするためには、データ値ｘ（ｎ）を伝達する入力信号の信号レベルに−ｗ１のオフセットを設けてサンプリングする必要がある。つまり、ケース２においては、入力信号の信号レベルにｗ１を足した信号レベルに対して信号レベルを判断する必要がある。すなわち、入力信号の信号レベルにｗ１を足した信号レベルが０以上であれば１と判断し、信号レベルが０よりも小さければ０と判断する。
【００９０】
このように、連続して入力されるデータ値の時間変化に応じてオフセットを設けて、信号レベルの判断を行うことで、受信レベルの変動に対するマージンを大きくすることができる。
【００９１】
続いて、連続するデータ値の中間時点でサンプリングするエッジ値に対するＩＳＩの影響について説明する。エッジ値については、直近の３ビットのデータ列の影響を受ける。より具体的には、エッジ値に対するＩＳＩの影響は、直近の３ビットのデータ列によって４つに分類することができる。そこで、実施の形態１にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示すタイミングチャートを図１１に示す。
【００９２】
図１１では、ケース１としてデータ列が１１０となる場合を示し、ケース２としてデータ列が０１０となる場合を示し、ケース３としてデータ列が００１となる場合を示し、ケース４としてデータ列が１０１となる場合を示した。
【００９３】
図１１のケース１では、前サンプリング期間のデータ値ｘ（ｎ−１）が１、現サンプリング期間のデータ値ｘ（ｎ）が１、次サンプリング期間のデータ値ｘ（ｎ＋１）が０となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベルｗ０＋ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベル−ｗ０＋ｗ１に至る太線で示した波形となる。このケース１では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ねｗ１となる。従って、ケース１では、＋ｗ１のオフセットを設けてエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【００９４】
図１１のケース２では、前サンプリング期間のデータ値ｘ（ｎ−１）が０、現サンプリング期間のデータ値ｘ（ｎ）が１、次サンプリング期間のデータ値ｘ（ｎ＋１）が０となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベルｗ０−ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベル−ｗ０＋ｗ１に至る太線で示した波形となる。このケース２では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ねゼロとなる。従って、ケース２では、オフセットを設けずにエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【００９５】
図１１のケース３では、前サンプリング期間のデータ値ｘ（ｎ−１）が０、現サンプリング期間のデータ値ｘ（ｎ）が０、次サンプリング期間のデータ値ｘ（ｎ＋１）が１となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベル−ｗ０−ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベルｗ０−ｗ１に至る太線で示した波形となる。このケース３では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ね−ｗ１となる。従って、ケース１では、−ｗ１のオフセットを設けてエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【００９６】
図１１のケース４では、前サンプリング期間のデータ値ｘ（ｎ−１）が１、現サンプリング期間のデータ値ｘ（ｎ）が０、次サンプリング期間のデータ値ｘ（ｎ＋１）が１となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベル−ｗ０＋ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベルｗ０−ｗ１に至る太線で示した波形となる。このケース４では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ねゼロとなる。従って、ケース４では、オフセットを設けずにエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【００９７】
図１１に示したように、シリアル通信では、入力信号Ｄｉｎの信号レベルがデータ列としてどのようなデータ値が入力されるかによって変化する。パターンフィルタ２０では、オフセットを設けてサンプリングしたエッジ値とオフセットを設けずにサンプリングしたエッジ値とのいずれを選択するかを、データ値の時間的な変化に応じて決定することで、正しいエッジ値を出力する。しかしながら、実施の形態１にかかる判定帰還型等化器１０では、エッジ値ｅ（ｎ）のサンプリングに負のオフセットを設けてサンプリングしたデータ値ｘ（ｎ−１）を利用するため、データ列が００１、或いは、１１０となる場合には、エッジ値ｅａ（ｎ）が正しいか否かを示す有効性の判断を行うことが必要になる。そこで、エッジ値ｅａ（ｎ）が有効と判断出来るデータ列のパターンと、エッジ値ｅａ（ｎ）が無効と判断しなければならないデータ列のパターンについて以下で説明する。そこで、実施の形態１にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示すタイミングチャートを図１２に示す。
【００９８】
図１１のケース１のエッジ値ｅａ（ｎ）の有効性は、図１１のケース１の３つのデータ列の前のデータ値が０か１によって分類される。また、図１１のケース３のエッジ値ｅａ（ｎ）の有効性は、図１１のケース３の３つのデータ列の前のデータ値が０か１かによって分類される。そこで、図１２では、４つのケースを示した。図１２では、ケース１としてデータ列が０１１０となる場合を示し、ケース２としてデータ列が１１１０となる場合を示し、ケース３としてデータ列が０００１となる場合を示し、ケース４としてデータ列が１００１となる場合を示した。
【００９９】
図１２のケース１では、２つ前のサンプリング期間のデータ値ｘ（ｎ−２）が０、１つ前のサンプリング期間のデータ値ｘ（ｎ−１）が１、現サンプリング期間のデータ値ｘ（ｎ）が１、次サンプリング期間のデータ値ｘ（ｎ＋１）が０となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベルｗ０＋ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベル−ｗ０＋ｗ１に至る太線で示した波形となる。このケース１では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ねｗ１となる。そして、このケース１では、データ値ｘ（ｎ−２）が０であるため、エッジ値ｅ（ｎ）をサンプリングするためにフィードバックする第１のオフセットは、負のオフセット（例えば、−ｗ１）を設けてサンプリングしたデータ値ｘ（ｎ−１）により決定される。そして、ケース１のデータ値ｘ（ｎ−１）は、データ値ｘ（ｎ−２）が０であるため、−ｗ１のオフセットを設けてサンプリングされ、正しくサンプリングされる。従って、ケース１では、第１のオフセットとしてデータ値ｘ（ｎ−１）の値に基づき決定された第１のオフセットを設けてエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【０１００】
図１２のケース２では、２つ前のサンプリング期間のデータ値ｘ（ｎ−２）が１、１つ前のサンプリング期間のデータ値ｘ（ｎ−１）が１、現サンプリング期間のデータ値ｘ（ｎ）が１、次サンプリング期間のデータ値ｘ（ｎ＋１）が０となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベルｗ０＋ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベル−ｗ０＋ｗ１に至る太線で示した波形となる。このケース１では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ねｗ１となる。そして、このケース２では、データ値ｘ（ｎ−２）が１である。そのため、このケース２では、データ値ｘ（ｎ−１）として入力される入力信号の信号レベルはｗ０＋ｗ１となり、正のオフセットに対して十分な大きさがあるため、データ値ｘ（ｎ−１）のサンプリングに用いるオフセットは、正のオフセットと負のオフセットのいずれであってもフィードバックするデータ値を出力するデータサンプラーは正しくデータ値を判定することができる。つまり、ケース２では、第１のオフセットを生成するために用いられるデータ値ｘ（ｎ−１）の値は常に正しい。従って、ケース２では、第１のオフセットとしてデータ値ｘ（ｎ−１）の値に基づき決定された第１のオフセットを設けてエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【０１０１】
図１２のケース３では、２つ前のサンプリング期間のデータ値ｘ（ｎ−２）が０、１つ前のサンプリング期間のデータ値ｘ（ｎ−１）が０、現サンプリング期間のデータ値ｘ（ｎ）が０、次サンプリング期間のデータ値ｘ（ｎ＋１）が１となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベル−ｗ０−ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベルｗ０−ｗ１に至る太線で示した波形となる。このケース３では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ね−ｗ１となる。そして、このケース３では、データ値ｘ（ｎ−２）が０であるため、エッジ値ｅ（ｎ）をサンプリングするためにフィードバックする第１のオフセットは、負のオフセット（例えば、−ｗ１）を設けてサンプリングしたデータ値ｘ（ｎ−１）により決定される。そして、ケース３のデータ値ｘ（ｎ−１）は、データ値ｘ（ｎ−２）が０であるため、−ｗ１のオフセットを設けてサンプリングされ、正しくサンプリングされる。従って、ケース３では、第１のオフセットとしてデータ値ｘ（ｎ−１）の値に基づき決定された第１のオフセットを設けてエッジ値をサンプリングすることでエッジ値ｅ（ｎ）は正しい値に近くなる。
【０１０２】
図１２のケース４では、２つ前のサンプリング期間のデータ値ｘ（ｎ−２）が１、１つ前のサンプリング期間のデータ値ｘ（ｎ−１）が０、現サンプリング期間のデータ値ｘ（ｎ）が０、次サンプリング期間のデータ値ｘ（ｎ＋１）が１となる。そのため、入力信号は、現サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ）の信号レベル−ｗ０−ｗ１から次サンプリング期間でサンプリング対象となるデータ値ｘ（ｎ＋１）の信号レベルｗ０−ｗ１に至る太線で示した波形となる。このケース４では、データ値ｘ（ｎ）をサンプリングするタイミングｔ（ｎ）とデータ値ｘ（ｎ−１）をサンプリングするタイミングｔ（ｎ＋１）との中間時点に位置するエッジ値ｅ（ｎ）のサンプリングタイミングでの信号レベルが概ね−ｗ１となる。そして、このケース４では、データ値ｘ（ｎ−２）が１である。そのため、このケース４では、データ値ｘ（ｎ−１）は、正のオフセット（例えば、ｗ１）のオフセットを設けてサンプリングしなければ誤った値となってしまう。ここで、判定帰還型等化器１０では、負のオフセット（例えば、−ｗ１）を設けてサンプリングしたデータ値ｘ（ｎ−１）をフィードバックに用いる。つまり、ケース４では、第１のオフセットを生成するために用いられるデータ値ｘ（ｎ−１）が誤った値の可能性がある。従って、ケース４では、第１のオフセットとしてフィードバックする負のオフセットに基づきサンプリングされたデータ値ｘ（ｎ−１）を用いてサンプリングされたエッジ値ｅ（ｎ）は誤りがある可能性があるため、廃棄が必要になる。
【０１０３】
図１２で示したデータパターンをまとめるとエッジ値ｅ（ｎ）が有効でないのは入力される現サンプリング期間に対して２つ前のサンプリング期間から１つ後のサンプリング期間に入力されるデータ列が１００１のときのみである。従って、パターンフィルタ２０では、２つ前のサンプリング期間から１つ後のサンプリング期間に入力されるデータ列が１００１のときに、有効性フラグｅ０ｖａｌｉｄ及び有効性フラグｅ１ｖａｌｉｄを無効状態（例えば、０）とする。
【０１０４】
上記説明より、パターンフィルタ２０は、２つの機能を有する。第１の機能は、データ値のデータパターンに応じてフィードバックされたデータ値に基づき第１のオフセットを設けてサンプリングされた第１のエッジ値ｅａ（ｎ）とオフセットを設けずにサンプリングされた第２のエッジ値ｅｂ（ｎ）とのどちらを採用して位相検出回路３０に送るのかを決定するものである。第２の機能は、データ値のデータパターンに応じて無効なエッジ値を棄却する機能である。
【０１０５】
この第１の機能においては、パターンフィルタ２０は、“＾”を排他的論理和とした場合に、ｘ（ｎ−１）＾ｘ（ｎ）＝０となる条件を満たす時には第２のエッジ値ｅｂ（ｎ）を選択し、ｘ（ｎ−１）＾ｘ（ｎ）＝１となる条件を満たす時には第１のエッジ値ｅａ（ｎ）を選択する。
【０１０６】
また、第２の機能においては、パターンフィルタ２０は、エッジが無い場合、すなわちｘ（ｎ）＝ｘ（ｎ−１）の場合にはエッジが存在せずエッジ値ｅ（ｎ）が無効であることを考慮すると、エッジ値ｅ（ｎ）がエッジとして使えるのは以下の条件の場合である。その条件とは、ｘ（ｎ）＾ｘ（ｎ＋１）＝１、かつ、ｘ（ｎ−２：ｎ＋１）！＝１００１である。この条件を論理式で表すと、ｅ（ｎ）ｖａｌｉｄ＝ｘ（ｎ）＊〜ｘ（ｎ＋１）＋〜（ｘ（ｎ−２）＊〜ｘ（ｎ−１））＊〜ｘ（ｎ）＊ｘ（ｎ＋１）となる。つまり、パターンフィルタ２０は、この論理式で表される条件により有効性フラグｅ（ｎ）ｖａｌｉｄの値を決定する。ここで、上記論理式では、“〜”は反転論理を示し、“＊”は論理積を示し、“＋”は論理和を示す。
【０１０７】
なお、上記説明では、前サンプリング期間のデータ値の残存信号レベルとして想定される信号レベル−ｗ１及び＋ｗ１を、エッジ値のサンプリングに用いる第１のオフセットとして与えた。しかし、これは近似であり実際にはエッジ値のサンプリングに対するオフセットをｗ１とは異なる値、例えば、＋ｗｅ１又は−ｗｅ１としても良い。上述した判定帰還型等化器１０は、これにより適用制限を受けるものではないが、上記説明では、簡単化のためにｗ１＝ｗｅ１として説明した。
【０１０８】
また、前提とした図９の入力波形は判定帰還型等化器１０の第１のタップデータによりで補正可能な信号レベル（例えば、ｗ１）となる残像信号レベルを有していたが、一般的には入力波形の残存信号レベルはｗ２、ｗ３、・・・と続き、２タップ、３タップと複数タップデータが必要になる。実施の形態１にかかる判定帰還型等化器１０は、複数タップデータでの補正を行う場合でも制約を受けるものではなく、任意の１タップに関して適用できる。一般的に第１のタップデータの補正量が一番大きいため、判定帰還型等化器１０の構成は、第１のタップデータに適用するのが一番効果的である。
【０１０９】
続いて、実施の形態１にかかる半導体装置１の位相検出回路３０について説明する。上記説明より、パターンフィルタ２０は、エッジ値ｅ（ｎ）と共にエッジ値ｅ（ｎ）の有効性を示す有効性フラグｅ（ｎ）ｖａｌｉｄを出力する。従って、位相検出回路３０には、エッジ値ｅ（ｎ）に基づくサンプリングクロックの位相の進みと遅れの判断に加えて、有効性フラグｅ（ｎ）ｖａｌｉｄに基づき無効なエッジ値ｅ（ｎ）に対してサンプリングクロックの位相を制御しない機能を有する。
【０１１０】
そこで、まず、判定帰還型等化器１０でサンプリングされたエッジ値とサンプリングクロックとの位相の関係について説明する。図１３に、実施の形態１にかかる半導体装置で出力されるエッジ値と入力信号の位相との関係を示すタイミングチャートを示す。
【０１１１】
図１３の左図では、データ値ｘ（ｎ）が０、エッジ値ｅ（ｎ）が１、データ値ｘ（ｎ−１）が１となっている。つまり、図１３の左図では、入力信号Ｄｉｎのエッジは、サンプリングクロックに対して位相が進んでいる状態となっている。一方、図１３の右図では、データ値ｘ（ｎ）が０、エッジ値ｅ（ｎ）が０、データ値ｘ（ｎ−１）が１となっている。つまり、図１３の右図では、入力信号Ｄｉｎのエッジは、サンプリングクロックに対して位相が遅れている状態となっている。
【０１１２】
ここで、実施の形態１にかかる半導体装置１では、エッジ値ｅ（ｎ）が０又は１の値をとるため、単位時間中のエッジ値ｅ（ｎ）の０と１の割合が同じ程度になる状態であれば、サンプリングクロックの位相と入力信号Ｄｉｎの位相とがほぼ一致した状態となっていると判断出来る。半導体装置１では、単位時間中のエッジ値ｅ（ｎ）の０と１の割合が同じ程度になるように位相制御回路４０及び位相シフト部５０がサンプリングクロックの位相を制御する。
【０１１３】
次に、位相検出回路３０の構成について説明する。そこで、図１４に実施の形態１にかかる位相検出回路３０の回路図を示す。図１４に示すように、位相検出回路３０は、ＥＸＯＲ回路３００、３１０、インバータ３０１、３１１、ＡＮＤ回路３０２、３０３、３１２、３１３、多数決回路３２０を有する。
【０１１４】
ＥＸＯＲ回路３００には、奇数番目のデータ値ｄ０と、データ値ｄ０に対応するエッジ値ｅ０が入力される。ＥＸＯＲ回路３００は、入力される２つの値の排他的論理和を出力する。
【０１１５】
ＡＮＤ回路３０２は、ＥＸＯＲ回路３００の出力値と、エッジ値ｅ０の有効性を示す有効性フラグｅ０ｖａｌｉｄと、が入力される。ＡＮＤ回路３０２は、入力される２つの値の論理積を出力する。ＡＮＤ回路３０２の出力値は、奇数番目のデータ値のサンプリングに利用したサンプリングクロックの位相が進んでいる場合に１となるダウン信号ｄｏｗｎ０となる。また、ダウン信号ｄｏｗｎ０は、有効性フラグｅ０ｖａｌｉｄが無効状態（例えば、０）を示す場合には０となる。
【０１１６】
ＡＮＤ回路３０３は、ＥＸＯＲ回路３００の出力値をインバータ３０１で反転した値と、エッジ値ｅ０の有効性を示す有効性フラグｅ０ｖａｌｉｄと、が入力される。ＡＮＤ回路３０３は、入力される２つの値の論理積を出力する。ＡＮＤ回路３０３の出力値は、奇数番目のデータ値のサンプリングに利用したサンプリングクロックの位相が遅れている場合に１となるアップ信号ｕｐ０となる。また、アップ信号ｕｐ０は、有効性フラグｅ０ｖａｌｉｄが無効状態（例えば、０）を示す場合には０となる。
【０１１７】
ＥＸＯＲ回路３１０には、偶数番目のデータ値ｄ１と、データ値ｄ１に対応するエッジ値ｅ１が入力される。ＥＸＯＲ回路３１０は、入力される２つの値の排他的論理和を出力する。
【０１１８】
ＡＮＤ回路３１２は、ＥＸＯＲ回路３１０の出力値と、エッジ値ｅ１の有効性を示す有効性フラグｅ１ｖａｌｉｄと、が入力される。ＡＮＤ回路３１２は、入力される２つの値の論理積を出力する。ＡＮＤ回路３１２の出力値は、偶数番目のデータ値のサンプリングに利用したサンプリングクロックの位相が進んでいる場合に１となるダウン信号ｄｏｗｎ１となる。また、ダウン信号ｄｏｗｎ１は、有効性フラグｅ１ｖａｌｉｄが無効状態（例えば、０）を示す場合には０となる。
【０１１９】
ＡＮＤ回路３１３は、ＥＸＯＲ回路３１０の出力値をインバータ３１１で反転した値と、エッジ値ｅ１の有効性を示す有効性フラグｅ１ｖａｌｉｄと、が入力される。ＡＮＤ回路３１３は、入力される２つの値の論理積を出力する。ＡＮＤ回路３１３の出力値は、偶数番目のデータ値のサンプリングに利用したサンプリングクロックの位相が遅れている場合に１となるアップ信号ｕｐ１となる。また、アップ信号ｕｐ１は、有効性フラグｅ１ｖａｌｉｄが無効状態（例えば、０）を示す場合には０となる。
【０１２０】
多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１を参照し、アップ信号とダウン信号とのいずれに値が１となる信号が多いのかを判定して最終的なアップ信号ｕｐとダウン信号ｄｏｗｎとの論理レベルを決定する。
【０１２１】
例えば、多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１がいずれも１であれば、アップ信号ｕｐを１かつダウン信号ｄｏｗｎを０とする。多数決回路３２０は、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１がいずれも１であればアップ信号ｕｐを０かつダウン信号ｄｏｗｎを１とする。多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１のいずれか一方が１、かつ、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１のいずれか一方が１である場合、アップ信号ｕｐ及びダウン信号ｄｏｗｎをいずれも０とする。多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１のいずれもが０であれば、アップ信号ｕｐ及びダウン信号ｄｏｗｎをいずれも０とする。また、多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１のいずれか一方が１、かつ、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１のいずれも０である場合、アップ信号ｕｐを１かつダウン信号ｄｏｗｎを０とする。多数決回路３２０は、アップ信号ｕｐ０、ｕｐ１のいずれもが０、かつ、ダウン信号ｄｏｗｎ０、ｄｏｗｎ１のいずれか一方が１である場合、アップ信号ｕｐを０かつダウン信号ｄｏｗｎを１とする。多数決回路３２０は、上記動作を、ＯＲ回路３２１、３２４、ＡＮＤ回路３２２、３２５、インバータ３２３、３２６により行う。
【０１２２】
ＯＲ回路３２１には、アップ信号ｕｐ０と、アップ信号ｕｐ１と、が入力される。ＯＲ回路３２１は、入力される２つの信号の論理和を出力する。ＯＲ回路３２４には、ダウン信号ｄｏｗｎ０と、ダウン信号ｄｏｗｎ１と、が入力される。ＯＲ回路３２４は、入力される２つの信号の論理和を出力する。
【０１２３】
ＡＮＤ回路３２２には、ＯＲ回路３２１の出力値と、ＯＲ回路３２４の出力値をインバータ３２６で反転した値と、が入力される。ＡＮＤ回路３２２は、入力される２つの信号の論理積をアップ信号ｕｐとして出力する。ＡＮＤ回路３２５には、ＯＲ回路３２４の出力値と、ＯＲ回路３２１の出力値をインバータ３２３で反転した値と、が入力される。ＡＮＤ回路３２５は、入力される２つの信号の論理積をアップ信号ｕｐとして出力する。
【０１２４】
上記説明より、実施の形態１にかかる半導体装置１では、判定帰還型等化器１０に特徴の１つを有し、当該特徴により、回路面積の削減及び消費電力の低減を実現している。より具体的には、判定帰還型等化器１０では、正のオフセット（例えば、ｗ１）を用いてデータ値をサンプリングする第１のデータサンプリング回路と、負のオフセット（例えば、−ｗ１）を用いてデータ値をサンプリングする第２のデータサンプリング回路と、を用いることで、第１のタップデータをループアンロールする。そして、第１のデータサンプリング回路のデータサンプラーの出力値を、セレクタを通すことなく、直ちにエッジサンプリング回路の入力に設けられるミキサーにフィードバックする。つまり、判定帰還型等化器１０では、エッジサンプリング回路へのフィードバック経路の論理を単純化している。
【０１２５】
通常、第１のタップデータをループアンロールする場合、図２に示したように、サンプリング対象のデータ値が、セレクタの出力値として出力されることで決定されるため、セレクタから出力されたデータ値をエッジサンプリング回路にフィードバックする構成となる。しかし、この場合、図４に示すように、フィードバック経路のタイミング制約が厳しくなり、ＣＴＳバッファ等の消費電力が大きくなる問題がある。
【０１２６】
一方、実施の形態１にかかる判定帰還型等化器１０では、フィードバック経路の論理を単純化しているため、図２に示した判定帰還型等化器１０ａの例よりも、フィードバック経路のタイミング制約を緩和することができる。そして、フィードバック経路のタイミング制約を緩和することで、実施の形態１にかかる判定帰還型等化器１０は、ＣＴＳバッファを少なくする、或いは、ＣＴＳバッファの能力を低く設定することが可能になり、回路面積の削減及び消費電力の低減を実現することができる。
【０１２７】
また、判定帰還型等化器１０の別の回路構成として、オフセットを正（＋ｗ１）、負（−ｗ１）、ゼロ（０）とする３つのエッジサンプリング回路を各相のサンプリング回路に設けて、フィードバックを行わずに、パターンフィルタ等の後続の回路でエッジ値を選択することもできる。しかし、この場合、エッジサンプリング回路の数が増える。エッジサンプリング回路の数の増加は、後段パイプライン及び前段アンプに対する負荷の増大を招き、消費電力が大きくなる問題がある。また、エッジサンプリング回路の数が増加すると、回路面積が増加する問題もある。しかしながら、実施の形態１にかかる判定帰還型等化器１０では、１相のサンプリング回路当たり２つのサンプリング回路を有するのみであり、エッジサンプリング回路の回路面積を削減し、かつ、消費電力を低減することができる。
【０１２８】
また、実施の形態１にかかる判定帰還型等化器１０では、エッジサンプリング回路にフィードバックするデータ値として、前サンプリング期間において負のオフセットを用いてサンプリングしたデータ値を用いる。実施の形態１にかかる判定帰還型等化器１０では、このようなフィードバック経路を構成することで、無効なエッジ値ｅ（ｎ）とされるデータ列のパターンを１００１のみとし、エッジ値ｅ（ｎ）を高い確率でサンプリングクロックの位相制御に反映させることができる。これにより、実施の形態１にかかる半導体装置１では、ＣＤＲ（クロックアンドデータリカバリ）回路として高い位相追従性を実現することができる。
【０１２９】
例えば、非特許文献１に記載の技術では、有効なエッジ値ｅ（ｎ）として採用できるデータパターンは、数パターンしかなく、実施の形態１にかかる半導体装置１に比べてＣＤＲ回路としての位相追従性が劣る。
【０１３０】
また、例えば、正のオフセットを用いてデータのサンプリングを行う第２のデータサンプリング回路のデータ値をエッジサンプリング回路へのフィードバックとすることもできる。しかしながら、この場合、データパターンが００１となった場合に有効なエッジ値ｅ（ｎ）を取得できない。つまり、第２のデータサンプリング回路のデータ値をフィードバックする回路は、データパターンが０００１のときに有効なエッジ値ｅ（ｎ）を取得できる実施の形態１にかかる半導体装置１に比べて、無効なエッジ値ｅ（ｎ）の発生確率が高くなるデメリットが生じる。入力されるデータパターンがランダムであったとすると、１００１を有効なエッジ値として取得することで、００１のデータ列を全て無効なエッジ値とした場合に比べて、無効なエッジ値の発生確率を半分にすることができる。
【０１３１】
また、通常ｂａｎｇ−ｂａｎｇ  ＣＤＲにおいては位相比較の情報は近接する数ビット（多くは、４ビットから８ビット程度）のエッジ値ｅ（ｎ）の間引きを行う。例えば４ビットの間引きとして、次のような方式がある。最初に近接する２ビットのエッジ値を多数決させて１ビット出力とする２：１間引きを行い、さらに間引いたエッジ値同士の２：１の多数決を行い最終的に４：１の間引きを行うトーナメント方式がある。また、隣接４ビット内で多数決を行う方式もある。いずれの場合でも４：１以上の間引きを行った場合には、１００１の入力パターンでサンプリングされるエッジ値ｅ（ｎ）を捨ててもｅ（ｎ−２）個のエッジ値が有効になるため、ＣＤＲ回路の位相追従能力に殆ど影響が無い。つまり、実施の形態１にかかる半導体装置１では、無効なエッジ値ｅ（ｎ）の発生確率を極めて小さくできるため、ＣＤＲ回路の高い位相追従性を確保することができる。
【０１３２】
実施の形態２
実施の形態２では、実施の形態１の判定帰還型等化器１０の別の形態となる判定帰還型等化器１１について説明する。なお、実施の形態２の説明において、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して、説明を省略する。
【０１３３】
図１５に実施の形態２にかかる判定帰還型等化器１１の回路図を示す。この図１５では、Ｄラッチ回路１２０〜１２４により構成されるシフトレジスタのＤラッチ回路１２２〜１２４と、Ｄラッチ回路１３０〜１３４により構成されるシフトレジスタのＤラッチ回路１３２〜１３４と、の図示を省略した。図１５に示すように、判定帰還型等化器１１は、エッジサンプリング回路へのフィードバック経路の論理が判定帰還型等化器１０とは異なる。
【０１３４】
具体的には、実施の形態２にかかる判定帰還型等化器１１は、現サンプリング期間における一方のサンプリング回路の第１のエッジサンプリング回路の第１のオフセットを、２つ前のサンプリング期間でサンプリングされたデータ値と、３つ前のサンプリング期間でサンプリングされたデータ値と、に基づき決定する。また、実施の形態２にかかる判定帰還型等化器１１は、現サンプリング期間における一方のサンプリング回路の第２のエッジサンプリング回路の第２のオフセットを、３つ前のサンプリング期間でサンプリングされたデータ値に基づき決定する。
【０１３５】
図１５に示すように、判定帰還型等化器１１は、判定帰還型等化器１０からバッファ回路１０８、１１８を削除し、Ｄラッチ回路１６０、１６１、１６３、１６４、１７０、１７１、１７３、１７４、バッファ回路１６２、１６５、１６６、１７２、１７５、１７６を追加したものである。
【０１３６】
Ｄラッチ回路１６０、１６１、及び、バッファ回路１６２は、Ｄラッチ回路１２０が出力する第２のタップデータを第１のオフセットとしてミキサー１４０にフィードバックするフィードバック経路を構成する。Ｄラッチ回路１６０は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１６１は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１６２は、第２のタップデータに基づきｗ１／２のオフセットをミキサー１４０に与える。
【０１３７】
Ｄラッチ回路１６３、１６４、及び、バッファ回路１６５は、Ｄラッチ回路１３１が出力する第３のタップデータを第１のオフセットとしてミキサー１４０にフィードバックするフィードバック経路を構成する。また、Ｄラッチ回路１６３、１６４、及び、バッファ回路１６６は、Ｄラッチ回路１３１が出力する第３のタップデータを第２のオフセットとしてミキサー１４４にフィードバックするフィードバック経路を構成する。Ｄラッチ回路１６３は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１６４は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１６５は、第３のタップデータに基づきｗ１／２のオフセットをミキサー１４０に与える。バッファ回路１６５は、第３のタップデータに基づきｗ１のオフセットをミキサー１４４に与える。
【０１３８】
Ｄラッチ回路１７０、１７１、及び、バッファ回路１７２は、Ｄラッチ回路１３０が出力する第２のタップデータを第１のオフセットとしてミキサー１５０にフィードバックするフィードバック経路を構成する。Ｄラッチ回路１７０は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１７１は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１７２は、第２のタップデータに基づきｗ１／２のオフセットをミキサー１５０に与える。
【０１３９】
Ｄラッチ回路１７３、１７４、及び、バッファ回路１７５は、Ｄラッチ回路１２１が出力する第３のタップデータを第１のオフセットとしてミキサー１５０にフィードバックするフィードバック経路を構成する。また、Ｄラッチ回路１７３、１７４、及び、バッファ回路１７６は、Ｄラッチ回路１２１が出力する第３のタップデータを第２のオフセットとしてミキサー１５４にフィードバックするフィードバック経路を構成する。Ｄラッチ回路１７３は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１７４は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１７５は、第３のタップデータに基づきｗ１／２のオフセットをミキサー１５０に与える。バッファ回路１７５は、第３のタップデータに基づきｗ１のオフセットをミキサー１５４に与える。
【０１４０】
ここで、実施の形態２にかかる判定帰還型等化器１１では、ミキサー１４０、１５０にタップデータに基づき生成されるオフセットとしてｗ１／２を２つ与える。そこで、実施の形態２にかかるミキサー１４０の回路図を図１６に示す。なお、判定帰還型等化器１１のミキサー１４４とバッファ回路１６６とを組み合わせた回路及びミキサー１５４とバッファ回路１７６とを組み合わせた回路は、図７に示したミキサー１４０と実質的に同じ回路であるため、説明を省略する。
【０１４１】
図１６に示す回路図では、実施の形態２にかかるミキサー１４０にオフセットを与える回路として、バッファ回路１６２及びバッファ回路１６５を示した。ミキサー１４０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、負荷抵抗ＲＬ１、ＲＬ２、電流源を有する。また、バッファ回路１６２、１６５には電流源が共通に設けられる。バッファ回路１６２は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２により構成される差動対を有する。バッファ回路１６５は、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４により構成される差動対を有する。
【０１４２】
ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とは、差動対を構成する。ＮＭＯＳトランジスタＭＮ１のゲートには、入力信号Ｄｉｎのうち正の信号ＩＮＰが与えられる。ＮＭＯＳトランジスタＭＮ２のゲートには、入力信号Ｄｉｎのうち負の信号ＩＮＮが与えられる。そして、電流源は、当該差動対に電流Ｉｍａｉｎを供給する。また、ＮＭＯＳトランジスタＭＮ１のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ１が接続される。ＮＭＯＳトランジスタＭＮ２のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ２が接続される。また、ＮＭＯＳトランジスタＭＮ１のドレインには、第１の出力配線を介して第１の出力端子ＯＵＴＮが接続される。ＮＭＯＳトランジスタＭＮ２のドレインには、第２の出力配線を介して第２の出力配線を介して第２の出力端子ＯＵＴＰが接続される。
【０１４３】
続いて、バッファ回路１６２について説明する。ＮＭＯＳトランジスタＭＮ２１のゲートには、Ｄラッチ回路１６１が出力するデータ値として与えられる差動信号のうち負の信号ＦＢ０Ｎが与えられる。ＮＭＯＳトランジスタＭＮ２２のゲートには、Ｄラッチ回路１６１が出力するデータ値として与えられる差動信号のうち正の信号ＦＢ０Ｐが与えられる。また、ＮＭＯＳトランジスタＭＮ２１のドレインは、第１の出力配線に接続される。ＮＭＯＳトランジスタＭＮ２２のドレインは、第２の出力配線に接続される。
【０１４４】
続いて、バッファ回路１６５について説明する。ＮＭＯＳトランジスタＭＮ２３のゲートには、Ｄラッチ回路１６４が出力するデータ値として与えられる差動信号のうち負の信号ＦＢ１Ｎが与えられる。ＮＭＯＳトランジスタＭＮ２４のゲートには、Ｄラッチ回路１６４が出力するデータ値として与えられる差動信号のうち正の信号ＦＢ１Ｐが与えられる。また、ＮＭＯＳトランジスタＭＮ２３のドレインは、第１の出力配線に接続される。ＮＭＯＳトランジスタＭＮ２４のドレインは、第２の出力配線に接続される。
【０１４５】
そして、電流源は、バッファ回路１６２の差動対と、バッファ回路１６６の差動対に電流Ｉｗ１を供給する。つまり、判定帰還型等化器１１では、バッファ回路１６２とバッファ回路１６５とにそれぞれ電流値がＩｗ１／２となる電流が供給される。
【０１４６】
ミキサー１４０では、入力信号Ｄｉｎのレベルに応じて電流源から与えられる電流Ｉｍａｉｎを負荷抵抗ＲＬ１と負荷抵抗ＲＬ２のいずれに与えるかを切り替えることで、ミキサー１４０の出力の論理レベルを切り替える。また、バッファ回路１６２、１６５は、データ値の論理レベルに応じて、それぞれ電流Ｉｗ１／２を負荷抵抗ＲＬ１と負荷抵抗ＲＬ２のいずれに与えるかを切り替える。つまり、バッファ回路１６２、１６６は、それぞれが独立して電流Ｉｗ１／２を第１の出力配線及び第２の出力配線に出力することでミキサー１４０の信号レベルにオフセットを与える。
【０１４７】
続いて、実施の形態２にかかる判定帰還型等化器１１の動作について説明する。判定帰還型等化器１１におけるデータ値のサンプリングについては、実施の形態１にかかる判定帰還型等化器１０と同じであるため、ここでは説明を省略する。一方、判定帰還型等化器１１におけるエッジ値のサンプリングは、フィードバックするデータ値が実施の形態１にかかる判定帰還型等化器１０とは異なるため、実施の形態１とは異なる動作となる。そこで、以下では、実施の形態２にかかる判定帰還型等化器１１のエッジ値のサンプリング動作について説明する。
【０１４８】
図１７に実施の形態２にかかる半導体装置における第２のタップデータ及び第３のタップデータのパターンとエッジサンプリング回路のオフセットとの関係を示す図を示す。図１７に示すように、実施の形態２にかかる判定帰還型等化器１１では、エッジ値ｅ（ｎ）のサンプリングに用いるオフセットは、２つ前のサンプリング期間で決定された第２のタップデータ（以下、データ値ｘ（ｎ−２）と称す）と、３つ前のサンプリング期間で決定された第３のタップデータ（以下、データ値ｘ（ｎ−３）と称す）と、に基づき決定される。より具体的には、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせと、各組み合わせに対して期待される第１のエッジ値ｅａ（ｎ）及び第２のエッジ値ｅｂ（ｎ）と、の関係は、図１７の下段の表に示される関係となる。
【０１４９】
具体的には、データ値ｘ（ｎ−３）が０、かつ、データ値ｘ（ｎ−２）が０である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは−ｗ１、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは＋ｗ１となる。データ値ｘ（ｎ−３）が１、かつ、データ値ｘ（ｎ−２）が０である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは０、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは−ｗ１となる。データ値ｘ（ｎ−３）が０、かつ、データ値ｘ（ｎ−２）が１である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは０、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは＋ｗ１となる。データ値ｘ（ｎ−３）が１、かつ、データ値ｘ（ｎ−２）が１である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは＋ｗ１、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは−ｗ１となる。
【０１５０】
ここで、図１１及び図１２を用いて説明したように、入力信号Ｄｉｎの信号波形は、現サンプリング期間の前後のデータ値の大きさに応じて、エッジ値のサンプリングに用いるオフセットを変更する必要がある。そこで、実施の形態２にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示す表を図１８に示す。
【０１５１】
図１８では、１６個のケースを挙げた。ケース１からケース４は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを００１としたものである。ケース５からケース８は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを１０１としたものである。ケース９からケース１２は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを０１０としたものである。ケース１３からケース１６は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを１１０としたものである。
【０１５２】
まず、ケース１からケース４では、時間的に後から入力される３つのデータ値のパターンが００１であるため、オフセットとして期待される値は−ｗ１である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが−ｗ１となるのは、ケース１、２、４の３つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース１でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース２でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース４でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース３では、オフセットを−ｗ１としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１５３】
ケース５からケース８では、時間的に後から入力される３つのデータ値のパターンが１０１であるため、オフセットとして期待される値は０である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが０となるのは、ケース６、７の２つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース６でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース７でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース５と、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース７と、では、オフセットを０としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１５４】
ケース９からケース１２では、時間的に後から入力される３つのデータ値のパターンが０１０であるため、オフセットとして期待される値は０である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが０となるのは、ケース１０、１１の２つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース１０でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース１１でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース９と、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース１１と、では、オフセットを０としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１５５】
ケース１３からケース１６では、時間的に後から入力される３つのデータ値のパターンが１１０であるため、オフセットとして期待される値は＋ｗ１である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが＋ｗ１となるのは、ケース１３、１５、１６の３つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース１３でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース１５でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース１６でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース１４では、オフセットを＋ｗ１としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１５６】
図１８に示す表に基づき、実施の形態２にかかるパターンフィルタ２０の有効性フラグｅ（ｎ）ｖａｌｉｄの論理式を考えると、有効性フラグｅ（ｎ）ｖａｌｉｄの論理式は（１）式で表される。なお、（１）式では、データ値ｘ（ｎ−３）をＡ、データ値ｘ（ｎ−２）をＢ、データ値ｘ（ｎ−１）をＣ、データ値ｘ（ｎ）をＤ、データ値ｘ（ｎ＋１）をＥとして表現した。
ｅ（ｎ）ｖａｌｉｄ＝（〜Ｂ＊〜Ｃ＋〜（Ａ＾Ｂ＾Ｃ））＊〜Ｄ＊Ｅ
＋（Ｂ＊Ｃ＋Ａ＾Ｂ＾Ｃ）＊Ｄ＊〜Ｅ  ・・・  （１）
【０１５７】
また、図１８に示す表に基づき、実施の形態２にかかるパターンフィルタ２０の選択信号ｅ＿ｓｅｌ（ｎ）の論理式を考えると、選択信号ｅ＿ｓｅｌ（ｎ）の論理式は（２）式で表される。なお、（２）式においても、（１）と同じ意味でＡ〜Ｅを用いる。
ｅ＿ｓｅｌ（ｎ）＝Ａ＊〜Ｃ＊〜Ｄ＋〜Ａ＊Ｃ＊Ｄ  ・・・  （２）
【０１５８】
上記（１）式及び（２）式に基づきエッジ有効性判断回路２０９及びエッジ有効性判断回路２１６の論理回路を構成することで、実施の形態２にかかる半導体装置１では、１６個の入力データパターンに対して、有効なエッジ値を取得できる入力データパターンは１０個になる。そこで、図１９に実施の形態２にかかる半導体装置において有効なエッジ値をサンプリング可能なデータ値のパターンを示す表を示す。なお、図１９に示す表において、データ値がＸとなっている部分については、０と１とのいずれの値も取り得ることを意味する。この図１９に示す表は、図１８で有効なエッジ値を取得できる入力データパターンをまとめたものである。
【０１５９】
この図１９に含まれないデータパターンが入力された場合、有効なエッジ値ｅ（ｎ）が取得できないためＣＤＲ回路の位相追従性が劣化することが考えられる。しかしながら、無効なエッジ値に時間的に近いタイミングで有効なエッジが存在すれば、ＣＤＲの位相追従性への影響はほとんど無視できる。そこで、図１９に含まれないデータパターンにおいて有効なエッジ値がいずれのタイミングで取得できるかを以下で検討する。そこで、図２０に有効なエッジ値を取得可能なデータ列のうちエッジ値ｅ（ｎ）に最も近いデータ列を説明する表を示す。
【０１６０】
図２０に示すように、図１９の表で正しくエッジ値をサンプリングできないと判断されているケース３、５、８においても、３ＵＩよりも前のデータを加味すると、取得すべきエッジ値ｅ（ｎ）の４ＵＩ以内に有効なエッジ値を取得できる。また、ケース９、１２、１４は、図１９において正しくエッジ値をサンプリングできないとされているが、ケース９、１２、１４は、ケース８、５、３を反転したものであり、ケース８、５、３と同様に４ＵＩ以内に有効なエッジ値を取得することができる。
【０１６１】
このように、実施の形態２にかかる半導体装置１では、無効なエッジ値ｅ（ｎ）がサンプリングされる入力データパターンが実施の形態１に比べて多くなるが、無効なエッジ値ｅ（ｎ）の時間的に近い位置に有効なエッジ値を検出できる。そのため、実施の形態２にかかる半導体装置１では、ＣＤＲ回路の位相追従性を実施の形態１と同等に維持することができる。
【０１６２】
上記説明より、実施の形態２にかかる判定帰還型等化器１１では、第２のタップデータ及び第３のタップデータに基づきエッジサンプリング回路に与える第１のオフセット及び第２のオフセットを生成する。従って、実施の形態２にかかる判定帰還型等化器１１では、実施の形態１にかかる判定帰還型等化器１０よりもフィードバック経路のタイミング制約を緩和することができる。
【０１６３】
また、実施の形態２にかかる判定帰還型等化器１１を含む半導体装置１では、有効なエッジ値を取得できる入力データパターンが、実施の形態１にかかる半導体装置１よりも少ない。しかしながら、無効なエッジ値ｅ（ｎ）の時間的に近い範囲（例えば、４ＵＩ以内）で有効なエッジ値を取得できる。そのため、実施の形態２にかかる半導体装置１では、実施の形態１にかかる半導体装置１と同等の位相追従性を確保することができる。
【０１６４】
また、実施の形態２にかかる半導体装置１では、実施の形態１とは異なる論理回路で構成されるパターンフィルタ２０を用いるため、パターンフィルタ２０の回路面積が増加する。しかし、実施の形態２にかかる判定帰還型等化器１１は、フィードバック経路のタイミング制約が緩和されているため、判定帰還型等化器１１のフィードバック経路の回路面積及び消費電流を削減できる。そして、判定帰還型等化器１１の回路面積及び消費電力の削減によるメリットは、パターンフィルタ２０の回路面積の増加のデメリットを上回る。
【０１６５】
実施の形態３
実施の形態３では、実施の形態１の判定帰還型等化器１０の別の形態となる判定帰還型等化器１２について説明する。なお、実施の形態３の説明において、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して、説明を省略する。
【０１６６】
図２１に実施の形態３にかかる判定帰還型等化器１２の回路図を示す。この図２１では、Ｄラッチ回路１２０〜１２４により構成されるシフトレジスタのＤラッチ回路１２２〜１２４と、Ｄラッチ回路１３０〜１３４により構成されるシフトレジスタのＤラッチ回路１３２〜１３４と、の図示を省略した。図２１に示すように、判定帰還型等化器１２は、エッジサンプリング回路へのフィードバック経路の論理が判定帰還型等化器１０とは異なる。
【０１６７】
具体的には、実施の形態３にかかる判定帰還型等化器１２は、現サンプリング期間における一方のサンプリング回路の第１のオフセット及び第２のオフセットは、２つ前のサンプリング期間でサンプリングされたデータ値と、３つ前のサンプリング期間でサンプリングされたデータ値と、に基づき決定する。
【０１６８】
図２１に示すように、判定帰還型等化器１２は、判定帰還型等化器１０からバッファ回路１０８、１１８を削除し、Ｄラッチ回路１６０、１６１、１６３、１６４、１７０、１７１、１７３、１７４、バッファ回路１８０、１８１、１９０、１９１、ＮＡＮＤ回路１８２、１８３、１９２、１９３を追加したものである。
【０１６９】
Ｄラッチ回路１６０、１６１、バッファ回路１８０、及び、ＮＡＮＤ回路１８２は、Ｄラッチ回路１２０が出力する第２のタップデータと、Ｄラッチ回路１３１が出力する第３のタップデータと、を第１のオフセットとしてミキサー１４０にフィードバックするフィードバック経路を構成する。ＮＡＮＤ回路１８２は、第２のタップデータの反転値と、第３のタップデータと、の反転論理積をＤラッチ回路１６０に与える。Ｄラッチ回路１６０は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１６１は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１８０は、ＮＡＮＤ回路１８２の出力値に基づきオフセット量がｗ１又は０となる第１のオフセットをミキサー１４０に与える。
【０１７０】
Ｄラッチ回路１６３、１６４、バッファ回路１８１、及び、ＮＡＮＤ回路１８３は、Ｄラッチ回路１２０が出力する第２のタップデータと、Ｄラッチ回路１３１が出力する第３のタップデータと、を第２のオフセットとしてミキサー１４４にフィードバックするフィードバック経路を構成する。ＮＡＮＤ回路１８３は、第３のタップデータの反転値と、第２のタップデータと、の反転論理積をＤラッチ回路１６３に与える。Ｄラッチ回路１６３は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１６４は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１８１は、ＮＡＮＤ回路１８３の出力値に基づきオフセット量が−ｗ１又は０となる第２のオフセットをミキサー１４４に与える。
【０１７１】
Ｄラッチ回路１７０、１７１、バッファ回路１９０、及び、ＮＡＮＤ回路１９２は、Ｄラッチ回路１３０が出力する第２のタップデータと、Ｄラッチ回路１２１が出力する第３のタップデータと、を第１のオフセットとしてミキサー１５０にフィードバックするフィードバック経路を構成する。ＮＡＮＤ回路１９２は、第２のタップデータの反転値と、第３のタップデータと、の反転論理積をＤラッチ回路１７０に与える。Ｄラッチ回路１７０は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１７１は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１７２は、ＮＡＮＤ回路１９２の出力値に基づきオフセット量がｗ１又は０となる第１のオフセットをミキサー１５０に与える。
【０１７２】
Ｄラッチ回路１７３、１７４、バッファ回路１９１、及び、ＮＡＮＤ回路１９３は、Ｄラッチ回路１３０が出力する第２のタップデータと、Ｄラッチ回路１２１が出力する第３のタップデータと、を第２のオフセットとしてミキサー１５４にフィードバックするフィードバック経路を構成する。ＮＡＮＤ回路１９３は、第３のタップデータの反転値と、第２のタップデータと、の反転論理積をＤラッチ回路１７３に与える。Ｄラッチ回路１７３は、サンプリングクロックＳＭＣＬＫ（９０）に基づき動作する。Ｄラッチ回路１７４は、サンプリングクロックＳＭＣＬＫ（２７０）に基づき動作する。バッファ回路１９２は、ＮＡＮＤ回路１９３の出力値に基づきオフセット量が−ｗ１又は０となる第２のオフセットをミキサー１５４に与える。
【０１７３】
ここで、実施の形態３にかかる判定帰還型等化器１２では、ミキサー１４０、１５０にタップデータに基づき生成されるオフセットとしてｗ１又は０を与え、ミキサー１４４、１５４にタップデータに基づき生成されるオフセットとして−ｗ１又は０を与える。そこで、実施の形態３にかかるミキサー１４０の回路図を図１６に示す。なお、判定帰還型等化器１２のミキサー１４４、１５０、１５４は、ミキサー１４０と実質的に同じ回路であるため、説明を省略する。
【０１７４】
図２２に示す回路図では、実施の形態３にかかるミキサー１４０にオフセット与える回路として、バッファ回路１８０を示した。ミキサー１４０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、負荷抵抗ＲＬ１、ＲＬ２、電流源を有する。また、バッファ回路１６２、１６５には電流源が共通に設けられる。バッファ回路１６２は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２により構成される差動対を有する。バッファ回路１６５は、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４により構成される差動対を有する。
【０１７５】
ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とは、差動対を構成する。ＮＭＯＳトランジスタＭＮ１のゲートには、入力信号Ｄｉｎのうち正の信号ＩＮＰが与えられる。ＮＭＯＳトランジスタＭＮ２のゲートには、入力信号Ｄｉｎのうち負の信号ＩＮＮが与えられる。そして、電流源は、当該差動対に電流Ｉｍａｉｎを供給する。また、ＮＭＯＳトランジスタＭＮ１のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ１が接続される。ＮＭＯＳトランジスタＭＮ２のドレインと電源電圧ＶＤＤが供給される電源配線との間には負荷抵抗ＲＬ２が接続される。また、ＮＭＯＳトランジスタＭＮ１のドレインには、第１の出力配線を介して第１の出力端子ＯＵＴＮが接続される。ＮＭＯＳトランジスタＭＮ２のドレインには、第２の出力配線を介して第２の出力配線を介して第２の出力端子ＯＵＴＰが接続される。
【０１７６】
続いて、バッファ回路１８０について説明する。バッファ回路１８０は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４、電流源を有する。ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４のソースは、電流源に共通接続される。ＮＭＯＳトランジスタＭＮ３１のゲートは、電源電圧ＶＤＤが供給される電源端子に接続される。ＮＭＯＳトランジスタＭＮ３１のドレインは、第１の出力配線に接続される。ＮＭＯＳトランジスタＭＮ３２のゲートには、Ｄラッチ回路１６１が出力するデータ値として与えられる差動信号のうち負の信号ＦＢＮが与えられる。ＮＭＯＳトランジスタＭＮ３２のドレインは、第１の出力配線に接続される。ＮＭＯＳトランジスタＭＮ３３のゲートには、Ｄラッチ回路１６１が出力するデータ値として与えられる差動信号のうち正の信号ＦＢＰが与えられる。ＮＭＯＳトランジスタＭＮ３３のドレインは、第２の出力配線に接続される。ＮＭＯＳトランジスタＭＮ３４のゲートは、接地電圧が供給される接地端子に接続される。ＮＭＯＳトランジスタＭＮ３４のドレインは、第２の出力配線に接続される。
【０１７７】
ミキサー１４０では、入力信号Ｄｉｎのレベルに応じて電流源から与えられる電流Ｉｍａｉｎを負荷抵抗ＲＬ１と負荷抵抗ＲＬ２のいずれに与えるかを切り替えることで、ミキサー１４０の出力の論理レベルを切り替える。また、バッファ回路１８０は、フィードバックされたデータ値の論理レベルが１であれば電流Ｉｗ１を負荷抵抗ＲＬ１に与え、フィードバックされたデータ値の論理レベルが０であれば負荷抵抗ＲＬ１、ＲＬ２への電流Ｉｗ１の供給を停止する。つまり、バッファ回路１８０は、ミキサー１４０の信号レベルにオフセット量がｗ１又は０となるオフセットを与える。
【０１７８】
なお、ミキサー１４４、１５４は、図２２に示したＮＭＯＳトランジスタＭＮ３２のゲートに正の信号ＦＢＰが与えられ、ＮＭＯＳトランジスタＭＮ３３のゲートに負の信号ＦＢＮが与えられる。
【０１７９】
続いて、実施の形態３にかかる判定帰還型等化器１２の動作について説明する。判定帰還型等化器１２におけるデータ値のサンプリングについては、実施の形態１にかかる判定帰還型等化器１０と同じであるため、ここでは説明を省略する。一方、判定帰還型等化器１２におけるエッジ値のサンプリングは、フィードバックするデータ値が実施の形態１にかかる判定帰還型等化器１０とは異なるため、実施の形態１とは異なる動作となる。そこで、以下では、実施の形態３にかかる判定帰還型等化器１２のエッジ値のサンプリング動作について説明する。
【０１８０】
実施の形態３にかかる半導体装置における第２のタップデータ及び第３のタップデータのパターンとエッジサンプリング回路のオフセットとの関係を示す表を図２３に示す。図２３に示すように、実施の形態３にかかる判定帰還型等化器１２では、エッジ値ｅ（ｎ）のサンプリングに用いるオフセットは、２つ前のサンプリング期間で決定されたデータ値ｘ（ｎ−２）と、３つ前のサンプリング期間で決定されたデータ値ｘ（ｎ−３）と、に基づき決定される。より具体的には、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせと、各組み合わせに対して期待される第１のエッジ値ｅａ（ｎ）及び第２のエッジ値ｅｂ（ｎ）と、の関係は、以下のようになる。
【０１８１】
具体的には、データ値ｘ（ｎ−３）が０、かつ、データ値ｘ（ｎ−２）が０である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは−ｗ１、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは＋ｗ１となる。データ値ｘ（ｎ−３）が１、かつ、データ値ｘ（ｎ−２）が０である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは−ｗ１、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは０となる。データ値ｘ（ｎ−３）が０、かつ、データ値ｘ（ｎ−２）が１である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは０、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは＋ｗ１となる。データ値ｘ（ｎ−３）が１、かつ、データ値ｘ（ｎ−２）が１である場合、第１のエッジ値ｅａ（ｎ）のサンプリングに用いられる第１のオフセットは−ｗ１、第２のエッジ値ｅｂ（ｎ）のサンプリングに用いられる第２のオフセットは＋ｗ１となる。
【０１８２】
ここで、図１１及び図１２を用いて説明したように、入力信号Ｄｉｎの信号波形は、現サンプリング期間の前後のデータ値の大きさに応じて、エッジ値のサンプリングに用いるオフセットを変更する必要がある。そこで、実施の形態３にかかる半導体装置に入力されるデータ値のパターンとエッジサンプリング回路のオフセットとの関係を示す表を図２４に示す。
【０１８３】
図２４では、１６個のケースを挙げた。ケース１からケース４は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを００１としたものである。ケース５からケース８は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを１０１としたものである。ケース９からケース１２は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを０１０としたものである。ケース１３からケース１６は、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）の組み合わせとして考えられる４つのパターンに対して、現サンプリング期間のデータ値ｘ（ｎ−１）と、現サンプリング期間のデータ値ｘ（ｎ）と、１つ後のサンプリング期間のデータ値ｘ（ｎ＋１）と、の組み合わせを１１０としたものである。
【０１８４】
まず、ケース１からケース４では、時間的に後から入力される３つのデータ値のパターンが００１であるため、オフセットとして期待される値は−ｗ１である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが−ｗ１となるのは、ケース１、２、４の３つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース１でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース２でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース４でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース３では、オフセットを−ｗ１としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１８５】
ケース５からケース８では、時間的に後から入力される３つのデータ値のパターンが１０１であるため、オフセットとして期待される値は０である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが０となるのは、ケース６、７の２つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース６でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース７でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース５と、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース７と、では、オフセットを０としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１８６】
ケース９からケース１２では、時間的に後から入力される３つのデータ値のパターンが０１０であるため、オフセットとして期待される値は０である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが０となるのは、ケース１０、１１の２つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース１０でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース１１でエッジ値ｅａ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース９と、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース１１と、では、オフセットを０としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１８７】
ケース１３からケース１６では、時間的に後から入力される３つのデータ値のパターンが１１０であるため、オフセットとして期待される値は＋ｗ１である。このとき、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）とに基づき決定されるオフセットが＋ｗ１となるのは、ケース１３、１５、１６の３つの場合である。つまり、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが００となるケース１３でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが０１となるケース１５でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１１となるケース１６でエッジ値ｅｂ（ｎ）を選択することで、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できる。一方、データ値ｘ（ｎ−３）とデータ値ｘ（ｎ−２）との組み合わせが１０となるケース１４では、オフセットを＋ｗ１としてエッジ値を出力するエッジサンプリング回路がないため、半導体装置１は有効なエッジ値ｅ（ｎ）を取得できない。
【０１８８】
なお、実施の形態３にかかる半導体装置１においても、パターンフィルタ２０の論理は、図２４の組み合わせに基づき論理回路が構成される。しかし、ここでは論理式の説明は省略する。
【０１８９】
また、図２４に示すように、実施の形態３にかかる半導体装置１において有効なエッジ値を取得できない入力データパターンは、図１８に示した実施の形態２の例と同じである。つまり、実施の形態３にかかる半導体装置１においても、実施の形態２と同様に、無効なエッジ値と時間的に近い範囲（例えば、４ＵＩ以内）で有効なエッジ値を取得することができる。
【０１９０】
上記説明より、実施の形態３にかかる判定帰還型等化器１２の例は、実施の形態２にかかる判定帰還型等化器１１と実質的に同じ動作となる。そのため、実施の形態３にかかる判定帰還型等化器１２においても、実施の形態１、２にかかる判定帰還型等化器と同様に、フィードバック経路のタイミング制約を緩和し、回路面積及び消費電力を低減することができる。
【０１９１】
また、実施の形態３にかかる半導体装置１において取得可能な有効なエッジ値は、実施の形態２と同じになる。そのため、実施の形態３にかかる半導体装置１においても、実施の形態２にかかる半導体装置１と同様に、高い位相追従性を確保することができる。
【０１９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１９３】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【０１９４】
また、上記の実施の形態の説明は、信号の論理レベルを明示して説明したが、信号の論理レベルを、第１の論理レベルと、第１の論理レベルとは反転した論理レベルを有する第２の論理レベルと、を用いて表現することもできる。つまり、上記説明では、回路を動作させる論理レベルの一例を示したものであり、論理レベルを反転して考えることもできる。
【符号の説明】
【０１９５】
１  半導体装置
１０〜１２  判定帰還型等化器
２０  パターンフィルタ
３０  位相検出回路
４０  位相制御回路
５０  位相シフト部
６０  ＰＬＬ回路
１００、１０１、１０４、１１０、１１１、１１４  ミキサー
１０２、１０５、１１２、１１５  データサンプラー
１０３、１０６、１１３、１１６  Ｄラッチ回路
１０７、ｌ１７  セレクタ
１０８、１１８  バッファ回路
１２０〜１２４  Ｄラッチ回路
１２５  バッファ回路
１３０〜１３４  Ｄラッチ回路
１３５  バッファ回路
１４０、１４４  ミキサー
１４１、１４５  エッジサンプラー
１４２、１４３、１４６、１４７  Ｄラッチ回路
１５０、１５４  ミキサー
１５１、１５５  エッジサンプラー
１５２、１５３、１５６、１５７  Ｄラッチ回路
１６０、１６１、１６３、１６４  Ｄラッチ回路
１６２、１６５、１６６  バッファ回路
１７０、１７１、１７３、１７４  Ｄラッチ回路
１７２、１７５、１７６  バッファ回路
１８０、１８１  バッファ回路
１８２、１８３  ＮＡＮＤ回路
１９０、１９１  バッファ回路
１９２、１９３  ＮＡＮＤ回路
２００〜２０３、２０５〜２０８、２１１〜２１４  フリップフロップ回路
２０９、２１６  エッジ有効性判断回路
２１０、２１７  セレクタ
２２０、２２１、２２３、２２４、２２５  データ遷移判定回路
２２２、２２６  ＮＡＮＤ回路
２３０、２３１、２３２、２３４  データ遷移判定回路
２３３、２３５  ＮＡＮＤ回路
３００、３１０  ＥＸＯＲ回路
３０１、３１１  インバータ
３０２、３０３、３１２、３１３  ＡＮＤ回路
３２０  多数決回路
３２１、３２４  ＯＲ回路
３２２、３２５  ＡＮＤ回路
３２３、３２６  インバータ
【図１】
2015149668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2015149668.tif 000020
【図１９】
2015149668.tif 000021
【図２０】
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【図２１】
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【図２２】
2015149668.tif 000024
【図２３】
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【図２４】
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