(57)【要約】【課題】サポート膜に頼らずに、製造の途中で下部電極４０が倒壊してしまう可能性を低減する。【解決手段】半導体装置１は、表面Ｓから上方に向かって突出するように形成され、上部４０ｕ、下部４０ｂ、及び上部４０ｕから下部４０ｂへ渡って延在する側面４０ｓを有する柱状導電体である下部電極４０を備え、側面４０ｓは３つの凹曲面Ａ１〜Ａ３を含み、凹曲面Ａ１〜Ａ３のそれぞれは、上部４０ｕから下部４０ｂに渡って連続して延在するように構成される。これにより、従来の円柱状又は有底円筒状の下部電極に比べて下部電極４０自体の機械的強度が高められるので、サポート膜に頼らずに、製造の途中で下部電極４０が倒壊してしまう可能性を低減できる。【選択図】図９
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【特許請求の範囲】
【請求項１】
基板表面から上方に向かって突出するように形成され、上部、下部、及び前記上部から前記下部へ渡って延在する側面を有する柱状導電体を備え、
前記側面は、少なくとも３つの凹曲面を含み、
前記少なくとも３つの凹曲面のそれぞれは、前記上部から前記下部に渡って連続して延在するように構成される
ことを特徴とする半導体装置。
【請求項２】
前記柱状導電体の側面は、前記少なくとも３つの凹曲面のうちの２つの間に挟まれ、かつ、前記上部から前記下部に渡って連続して延在するように構成される凸曲面をさらに含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記柱状導電体の前記上部に接し、かつ、前記少なくとも３つの凹曲面からそれぞれ連続して延在する少なくとも３つの凹曲面を含むサポート膜
をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の前記柱状導電体が並べて配置された構成を備え、
前記サポート膜は、隣接する２つの前記柱状導電体を接続するように構成される
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記柱状導電体を覆う誘電体膜と、
前記誘電体膜を介して前記柱状導電体を覆う上部電極と
をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記柱状導電体、前記誘電体膜、及び前記上部電極によってキャパシタが構成される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記柱状導電体の下部と接する導電プラグと、
前記導電プラグの側面を囲む絶縁層と
をさらに備えることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
ワード線と、
ビット線と、
前記ワード線をゲート電極とし、前記ビット線に接続される第１の拡散層と、前記導電プラグに接続される第２の拡散層とを有するトランジスタと
をさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記柱状導電体は、前記上部の径が前記下部の径よりも大きくなるよう構成される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項１０】
前記少なくとも３つの凹曲面のそれぞれは、前記上部から前記下部に向かって次第に幅が狭くなるように構成される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
基板表面から上方に突出する柱状導電体を備え、
前記柱状導電体の前記基板表面に対して平行な切断面の外周は、
それぞれ前記切断面の中央部から見て内方向へ凸な少なくとも３つの第１の曲線と、
それぞれ前記３つの第１の曲線の間に配置された前記切断面の中央部から見て外方向へ凸な少なくとも３つの第２の曲線とからなる閉曲線を含む
ことを特徴とする半導体装置。
【請求項１２】
前記柱状導電体は前記基板表面側の近端である下部と遠端である上部とを有し、
前記閉曲線は前記下部から前記上部に向かって長さが次第に長くなるように構成される
ことを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、下部電極が柱状に形成されるキャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、下部電極が円柱状又は有底円筒状に形成されたキャパシタを備えるものがある。下部電極を円柱状又は有底円筒状に形成することで縦方向にキャパシタのサイズを大きくすることができるため、面積を取らずに大容量のキャパシタを設けることが可能になる。特許文献１には、そのようなキャパシタを有する半導体装置の例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４７２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の小型化に伴ってキャパシタ１つ当たりに割り当て可能な面積が減少しており、その結果、上記のように円柱状又は有底円筒状に形成した下部電極の水平断面積が縮小している。水平断面積が小さいと製造の途中で下部電極が倒壊してしまう可能性が高まるので、これまでのところ、下部電極の上端部にサポート膜を張り渡し、このサポート膜を介して下部電極同士で支え合うことにより、下部電極の倒壊を防止する技術が広く採用されている。
【０００５】
しかしながら、上記のようなサポート膜には、下部電極の表面における誘電体膜（容量絶縁膜）の形成を阻害するという問題がある。すなわち、下部電極の表面における誘電体膜の形成は、成膜ガス中に含まれる誘電体材料を下部電極の表面に付着させることによって行うが、サポート膜はこの成膜ガスの流れを阻害する。その結果、下部電極の表面に成膜ガスが均一に行き渡らなくなり、均一な誘電体膜を形成することが難しくなってしまうのである。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、基板表面から上方に向かって突出するように形成され、上部、下部、及び前記上部から前記下部へ渡って延在する側面を有する柱状導電体を備え、前記側面は、少なくとも３つの凹曲面を含み、前記少なくとも３つの凹曲面のそれぞれは、前記上部から前記下部に渡って連続して延在するように構成されることを特徴とする。
【０００７】
本発明の他の一側面による半導体装置は、基板表面から上方に突出する柱状導電体を備え、前記柱状導電体の前記基板表面に対して平行な切断面の外周は、それぞれ前記切断面の中央部から見て外方向へ凸な少なくとも３つの第１の曲線と、それぞれ前記３つの第１の曲線の間に配置された前記切断面の中央部から見て内方向に凸な少なくとも３つの第２の曲線とからなる閉曲線を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、側面に設けた少なくとも３つの凹曲面により、従来の円柱状又は有底円筒状のものに比べ、柱状導電体自体の機械的強度が高められている。したがって、サポート膜に頼らずとも、製造の途中で下部電極が倒壊してしまう可能性を低減することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の平面図である。
【図２】図１のＡ−Ａ線に対応する半導体装置１の断面図である。
【図３】（ａ）は製造途中における本発明の好ましい第１の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図４】（ａ）は製造途中における本発明の好ましい第１の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図５】（ａ）は製造途中における本発明の好ましい第１の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図６】（ａ）は製造途中における本発明の好ましい第１の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図７】（ａ）は製造途中における本発明の好ましい第１の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図８】図７に示した状態における半導体装置１から下部電極４０のみを抜き出して示す平面図である。
【図９】（ａ）は、図７に示した状態における半導体装置１から下部電極４０及びストッパー膜３５のみを抜き出して示す等角投影図であり、（ｂ）は（ａ）の切断線Ｂに対応する下部電極４０の水平断面図である。
【図１０】（ａ）は製造途中における本発明の好ましい第１の実施の形態の変形例による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１１】本発明の好ましい第１の実施の形態の変形例による半導体装置１の断面図である。
【図１２】（ａ）は製造途中における本発明の好ましい第２の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１３】（ａ）は製造途中における本発明の好ましい第２の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１４】（ａ）は製造途中における本発明の好ましい第２の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１５】（ａ）は製造途中における本発明の好ましい第２の実施の形態による半導体装置１の平面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１６】図１５に示した状態における半導体装置１から下部電極４０及びストッパー膜３５のみを抜き出して示す等角投影図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
本発明の第１の実施の形態による半導体装置１はＤＲＡＭとして機能させるものであり、図１に示すように、マトリクス状に配置された複数の活性領域Ｋを有して構成される。これらの活性領域Ｋは、図２に示すように、半導体基板１１の主面に埋設された素子分離用絶縁膜１２（シリコン酸化膜）により区画される。各活性領域Ｋは、Ｘ方向に対して傾斜したＸ'方向に延在するように区画されており、その具体的な形状は、図１に示すように、Ｙ方向に平行な２辺と、Ｘ'方向に平行な２辺とによって形成される平行四辺形とされている。
【００１２】
なお、図１に破線で示した三角形は、図示した各構成の平面的な位置関係を容易に理解できるようにするための目印であり、後掲する他の平面図にも同様の三角形を図示している。
【００１３】
図１に示した各活性領域Ｋは、２つのメモリセルを形成するための領域である。したがって、図１には、ＤＲＡＭのメモリセル領域が示されている。なお、図１に示したのはメモリセル領域の一部分のみであり、実際のメモリセル領域にはより多くの活性領域Ｋが含まれる。実際の半導体装置は、メモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域も有しているが、本実施の形態では図示を省略している。
【００１４】
メモリセル領域には、図１に示すように、複数のワード線ＷＬと、複数のビット線ＢＬとが形成される。なお、図１及び図２に示したワード線ＷＬ１，ＷＬ２はそれぞれ複数のワード線ＷＬのうちのひとつであり、ビット線ＢＬ１は複数のビット線ＢＬのうちのひとつである。
【００１５】
各ワード線ＷＬは、図２に示す半導体基板１１の主面に設けられたゲートトレンチの内部に埋め込まれた導電体であり、具体的には、窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層膜によって構成される。各ワード線ＷＬとゲートトレンチの内表面との間には、ゲート絶縁膜２１が形成される。各ワード線ＷＬはゲートトレンチの下部のみに埋め込まれており、ゲートトレンチの上部にはワード線ＷＬの上面を覆うキャップ絶縁膜２４が埋め込まれている。キャップ絶縁膜２４はシリコン窒化膜によって構成することが好適であり、容量コンタクトプラグ３３やビット線ＢＬとワード線ＷＬとの間の絶縁を確保する役割を果たす。各ワード線ＷＬはＹ方向に沿って直線状に延設されており、１つの活性領域Ｋを２本のワード線ＷＬが通過するように配置される。
【００１６】
一方、各ビット線ＢＬは、半導体基板１１の主面の上方に形成された導体パターンによって構成される。ビット線ＢＬの構成材料としては、チタンシリサイド（ＴｉＳｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、及びタングステン（Ｗ）の積層膜を用いることが好適である。各ビット線ＢＬは、Ｘ方向に並ぶ各活性領域Ｋの中央部を通過するように折れ曲がりながら、全体として見ればＸ方向に延設されている。各ビット線ＢＬの上面はライナー膜２８で覆われており、ライナー膜２８の上面は後述する分離絶縁膜３４の上面に露出している。ライナー膜２８は、セルキャパシタＣとビット線ＢＬとの間を絶縁する役割を果たす。また、各ビット線ＢＬの側面は、いずれも絶縁膜であるカバー膜２７及びライナー膜３０によって覆われている。これらカバー膜２７及びライナー膜３０は、容量コンタクトプラグ３３とビット線ＢＬとの間を絶縁する役割を果たす。ライナー膜２８，３０及びカバー膜２７はいずれも、シリコン窒化膜で構成することが好適である。
【００１７】
活性領域Ｋ内の構造について説明すると、各活性領域Ｋ内に相当する半導体基板１１内の表面近傍領域にはＰ型のウエル（不図示）が形成され、このウエル内の半導体基板１１の表面に近い領域には、図２に示すようにＮ型の不純物拡散層１９，２０が形成される。これらはいずれも、半導体基板１１に不純物イオンを注入することによって形成される。不純物拡散層１９は、対応する２本のワード線ＷＬ１，ＷＬ２によって分割されてなる３つの領域のうち中央に位置する領域に配置されており、対応する２つのメモリセルを構成する２つのセルトランジスタに共通のソース／ドレイン領域を構成する。不純物拡散層１９は、ビット線コンタクトプラグ２５を介して、対応するビット線ＢＬに接続される。一方、不純物拡散層２０は、２本のワード線ＷＬ１，ＷＬ２の両側に位置する領域に１つずつ配置される。これら不純物拡散層２０は、それぞれ上記２つのセルトランジスタのもう一方のソース／ドレイン領域を構成し、それぞれ容量コンタクトプラグ３３を介して、対応するセルキャパシタＣの下部電極４０に接続される。
【００１８】
半導体基板１１の主面には分離絶縁膜３４が形成されており、ビット線ＢＬはこの分離絶縁膜３４の内部に形成される。分離絶縁膜３４の上面（図示した表面Ｓ）の位置は、ビット線ＢＬの上面を覆うライナー膜２８の上面と同じ位置となるように調整される。容量コンタクトプラグ３３は分離絶縁膜３４を貫通するように形成され、下面で対応する不純物拡散層２０と接触し、上面で対応するセルキャパシタＣの下部電極４０と接触している。
【００１９】
分離絶縁膜３４の上面にはストッパー膜３５が形成されており、このストッパー膜３５を貫通するように、柱状の導電体である下部電極４０（柱状導電体）が形成される。下部電極４０は、誘電体膜４１及び上部電極４２とともにセルキャパシタＣを構成する。本発明の第１の特徴はこの下部電極４０の形状にあるが、その点については、半導体装置１の製造方法の説明と合わせ、後に詳しく説明する。各下部電極４０は、下面で対応する容量コンタクトプラグ３３の上面と接触している。また、各下部電極４０の上面には、下部電極４０を形成するためのエッチングに用いるハードマスク膜５１が残存している。ハードマスク膜５１は、隣接する２つの下部電極４０を接続するように構成されており、製造途中での下部電極４０の倒壊を防ぐサポート膜として機能する。
【００２０】
誘電体膜４１は、下部電極４０の表面を覆うように構成される。また、上部電極４２は、誘電体膜４１を介して下部電極４０と対向するように形成された導電体である。つまり、セルキャパシタＣは、下部電極４０と上部電極４２とが誘電体膜４１を挟んで対向する構造を有している。上部電極４２の上面には、接地電位が供給される容量プレート膜４３が形成される。また、容量プレート膜４３の上面は、保護絶縁膜４５によって覆われている。
【００２１】
次に、以上の構成を有する半導体装置１の製造方法について、図３〜図９を参照しながら説明する。以下では、図２に示した表面Ｓ（セルキャパシタＣから見た場合の基板表面）より上側の部分の製造方法に着目して説明する。
【００２２】
初めに、図３（ｂ）に示すように、平坦化された表面Ｓの上面に、ストッパー膜３５、コア層３６、ハードマスク膜５０、及びフォトレジスト８を順次形成する。ストッパー膜３５は例えばシリコン窒化膜とし、コア層３６は例えばＮＳＧ(Non-doped Silicate Glass)膜とし、ハードマスク膜５０は例えばアモルファスカーボン膜とすることが好適である。また、コア層３６の成膜は、プラズマＣＶＤ(Plasma Chemical Vapor Deposition)法によって行うことが好適である。
【００２３】
次に、図３（ａ）（ｂ）に示すように、フォトリソグラフィー技術を用いて、フォトレジスト８に複数の第１のピラーホールＨ１を設ける。これら第１のピラーホールＨ１はそれぞれ、平面的には所定径の円形状とされ、平面的に見て下部電極４０の形成位置と重なる位置に配置される。続いて、フォトレジスト８をマスクとして用いてハードマスク膜５０をエッチングすることにより、ハードマスク膜５０に第１のピラーホールＨ１を転写する。これにより、第１のピラーホールＨ１の底面にコア層３６が露出する。
【００２４】
次に、ハードマスク膜５０をマスクとして用いて、コア層３６及びストッパー膜３５を順次エッチングする。これにより、第１のピラーホールＨ１がコア層３６及びストッパー膜３５にも転写され、図４（ａ）（ｂ）に示すように、第１のピラーホールＨ１の底面に表面Ｓが露出する。
【００２５】
続いて、ハードマスク膜５０を除去した後、図５（ａ）（ｂ）に示すように、下部電極４０の材料となる導電材料３９を成膜する。そして、ＣＭＰ(Chemical Mechanical Polishing)技術を用いて、コア層３６の上面が露出する程度まで全体を平坦化する。これにより、円柱状の導電体ピラーが形成される。
【００２６】
次に、図６（ａ）（ｂ）に示すように、平坦化された表面に、ハードマスク膜５１及びフォトレジスト９を順次形成する。そして、フォトリソグラフィー技術を用いて、フォトレジスト９に複数の第２のピラーホールＨ２を設ける。これら第２のピラーホールＨ２はそれぞれ、平面的には第１のピラーホールＨ１と同径の円形状とされ、平面的に見て、隣接する３つの第１のピラーホールＨ１と均等に重なる位置に配置される。続いて、フォトレジスト９をマスクとして用いてハードマスク膜５１をエッチングすることにより、ハードマスク膜５１に第２のピラーホールＨ２を転写する。これにより、第２のピラーホールＨ２の底面にコア層３６及び導電材料３９が露出する。
【００２７】
次に、図７（ａ）（ｂ）に示すように、ハードマスク膜５１をマスクとして用いて、導電材料３９及びコア層３６をエッチングする。これにより、図８及び図９に示すように、それぞれ柱状の導電体である複数の下部電極４０が形成される。
【００２８】
下部電極４０の立体形状について、詳しく説明する。図７乃至図９に示すように、下部電極４０は表面Ｓから上方に向かって突出するように形成され、上部４０ｕ、下部４０ｂ、及び上部４０ｕから下部４０ｂへ渡って延在する側面４０ｓを有して構成される。下部４０ｂには円柱形の部分４０ａが形成されており、この部分４０ａにより下部電極４０の土台部分が構成される。部分４０ａより上側の部分は、最上端部まで同じ水平断面（表面Ｓに対して平行な切断面）形状により構成される。
【００２９】
部分４０ａより上側の部分の水平断面の外周は、図９（ｂ）に示すように、それぞれ水平断面の中央部から見て内方向へ凸な３つの第１の曲線Ｃ１〜Ｃ３と、それぞれ第１の曲線Ｃ１〜Ｃ３の間に配置された水平断面の中央部から見て外方向へ凸な３つの第２の曲線Ｄ１〜Ｄ３とからなる閉曲線によって構成される。曲線Ｃ１〜Ｃ３は互いに同じ長さ及び曲率を有し、曲線Ｄ１〜Ｄ３は互いに同じ長さ及び曲率を有している。また、曲線Ｃ１から時計回りに、曲線Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３の順で配置される。
【００３０】
曲線Ｃ１は側面４０ｓに、図９（ａ）に示すように、上部４０ｕから下部４０ｂに渡って連続して延在するように構成された凹曲面Ａ１を構成する。また、曲線Ｄ１は側面４０ｓに、上部４０ｕから下部４０ｂに渡って連続して延在するように構成された凸曲面Ｂ１を構成する。他の曲線Ｃ２，Ｄ２，Ｃ３，Ｄ３についても同様であり、曲線Ｃ２，Ｃ３はそれぞれ、上部４０ｕから下部４０ｂに渡って連続して延在するように構成された凹曲面Ａ２，Ａ３を構成し、曲線Ｄ２，Ｄ３はそれぞれ、上部４０ｕから下部４０ｂに渡って連続して延在するように構成された凸曲面Ｂ２，Ｂ３を構成する。
【００３１】
下部電極４０の立体形状を以上のように構成したことにより、半導体装置１では、従来の円柱状又は有底円筒状の下部電極に比べ、下部電極４０自体の機械的強度が高められている。したがって、半導体装置１では、サポート膜としてのハードマスク膜５１に頼らずとも、製造の途中で下部電極４０が倒壊してしまう可能性が低減されていると言える。
【００３２】
図７（ａ）（ｂ）に戻り、半導体装置１の製造工程についての説明を続ける。下部電極４０を形成した後には、ウエットエッチングによって、ハードマスク膜５１を残しつつ、残っているコア層３６を除去する。残したハードマスク膜５１は、各下部電極４０の上面間を接続するサポート膜として機能する。
【００３３】
ここで、図７（ａ）（ｂ）から理解されるように、ハードマスク膜５１には、それぞれ凹曲面Ａ１〜Ａ３（図９）から延在する３つの凹曲面が形成される。なお、この３つの凹曲面はそれぞれ、図７（ａ）に示した円形状の一部である。ハードマスク膜５１にこのような凹曲面が形成されるのは、サポート膜としてのハードマスク膜５１と各下部電極４０（の側面に形成された凹局面）とが、互いに自己整合で形成されたことによる結果である。自己整合で形成されていることから、各下部電極４０の凹曲面Ａ１〜Ａ３それぞれの平面的な位置と、それぞれ対応するハードマスク膜５１の凹曲面の平面的な位置とは、高い精度で一致する。
【００３４】
次に、図２に示すように、例えばＡＬＤ法により、例えば非晶質の酸化ジルコニウム膜と酸化アルミニウム膜の積層膜である誘電体膜４１を形成する。具体的には、テトラキス（エチルメチルアミノ）ジルコニウム（ＴＥＭＡＺ：Ｚｒ（Ｎ（ＣＨ３）ＣＨ２ＣＨ３）４）ガスを原料ガスとしオゾン（Ｏ３）を酸化剤とするＡＬＤ法によって酸化ジルコニウム膜の成膜を行い、トリメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）ガスを原料ガスとし、オゾンを酸化剤とするＡＬＤ法によって、酸化アルミニウム膜の成膜を行うことが好適である。
【００３５】
ここで、従来のサポート膜を利用する半導体装置には、上述したように、誘電体膜形成時に導入する成膜ガス（上記テトラキス（エチルメチルアミノ）ジルコニウムガス、トリメチルアルミニウムガスなど）の流れがサポート膜によって阻害されてしまうという問題があったが、半導体装置１では、サポート膜としてのハードマスク膜５１を残しているにも関わらず、この阻害が最小限に抑えられている。すなわち、ハードマスク膜５１は、下部電極４０の側面４０ｓの形状を規定する第２のピラーホールＨ２を形成する際にマスクパターンとして用いるものであるから、図７（ａ）からも理解されるように非常に大きな開口部を有しており、また、上述したようにこの開口部の位置は下部電極４０の側面４０ｓの位置と高い精度で一致している。したがって、下部電極４０の表面に成膜ガスが均一に行き渡りやすくなっており、均一な誘電体膜４１を形成することが可能になっている。
【００３６】
次に、例えばボロンをドープしたポリシリコン膜である上部電極４２を形成し、その表面を平坦化する。そしてさらに、例えばタングステン膜である容量プレート膜４３と、例えばシリコン酸化膜である保護絶縁膜４５とを順次成膜することにより、図２に示した半導体装置１が完成する。
【００３７】
以上説明したように、本実施の形態による半導体装置１によれば、下部電極４０の立体形状を工夫していることから、サポート膜としてのハードマスク膜５１に頼らずとも、製造の途中で下部電極４０が倒壊してしまう可能性が低減されている。
【００３８】
また、本実施の形態による半導体装置１によれば、サポート膜としてのハードマスク膜５１を残しているにも関わらず、下部電極４０の表面に誘電体膜４１形成用の成膜ガスを均一に行き渡らせることが可能になり、したがって均一な誘電体膜４１を形成することが可能になる。
【００３９】
なお、第１の実施の形態では、下部電極４０の形成が終了した後もハードマスク膜５１を残し、サポート膜として機能させているが、図１０（ａ）（ｂ）に示すように、下部電極４０の形成が終了した後にハードマスク膜５１を除去することとしてもよい。なお、図１０（ａ）（ｂ）には、コア層３６（特に、ハードマスク膜５１の下に位置していた部分）の除去まで完了した状態を示している。こうしても、本実施の形態による下部電極４０の立体形状によれば、下部電極４０の倒壊を有意に防止できる。また、本変形例によれば、図１１に示すように、下部電極４０の上面もキャパシタとして機能させることが可能になる。したがって、第１の実施の形態に比べ、より大きな静電容量を得ることが可能になるというメリットが得られる。
【００４０】
次に、本発明の第２の実施の形態による半導体装置１について説明する。本実施の形態による半導体装置１は、下部電極４０の形状の点のみで第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様の構成を有している。形状の異なる下部電極４０を作るために製造方法も異なっているので、以下では、本実施の形態による半導体装置１の製造方法について説明し、その中で、本実施の形態による下部電極４０の形状についても詳しく説明することとする。
【００４１】
図３に示した工程までの工程は、第１の実施の形態による半導体装置１の製造と同様に行う。その後、本製造方法では、ハードマスク膜５０をマスクとして用い、図１２（ａ）（ｂ）に示すようにコア層３６を貫通する部分の内表面がテーパー形状となる条件で、コア層３６及びストッパー膜３５を順次エッチングする。これにより、本製造方法では、コア層３６を貫通する部分が漏斗状（下側ほど径が小さくなる形状）となった第３のピラーホールＨ３が形成される。なお、第３のピラーホールＨ３のうちストッパー膜３５を貫通する部分の径は、高さによらず一定とする。
【００４２】
次に、図１３（ａ）（ｂ）に示すように、ハードマスク膜５０を除去した後、下部電極４０の材料となる導電材料３９を成膜する。そして、ＣＭＰ技術を用いて、コア層３６の上面が露出する程度まで全体を平坦化する。これにより、下端から順に、円柱状である部分（ストッパー膜３５を貫通する部分）と、漏斗状である部分（コア層３６を貫通する部分）とが連続する形状の導電体ピラーが形成される。
【００４３】
次に、図１４（ａ）（ｂ）に示すように、平坦化された表面に、ハードマスク膜５１及びフォトレジスト９を順次形成する。そして、フォトリソグラフィー技術を用いてフォトレジスト９に複数の第４のピラーホールＨ４を設ける。第４のピラーホールＨ４の径及び配置は、図６に示した第２のピラーホールＨ２の径及び配置と同様とする。続いて、フォトレジスト９をマスクとして用いてハードマスク膜５１をエッチングすることにより、ハードマスク膜５１に第４のピラーホールＨ４を転写する。これにより、第４のピラーホールＨ４の底面にコア層３６及び導電材料３９が露出する。
【００４４】
次に、ハードマスク膜５１をマスクとして用いて、導電材料３９及びコア層３６をエッチングする。この際、図１５（ａ）（ｂ）に示すように、導電材料３９の側面がテーパー形状となる条件でエッチングを行う。これにより、図１６に示すように、それぞれ柱状の導電体である複数の下部電極４０が形成される。以上のようにして形成される下部電極４０の立体形状は、図１６と図９（ａ）とを比較すると理解されるように、第１の実施の形態による下部電極４０の立体形状とは異なるものとなる。
【００４５】
本実施の形態による下部電極４０の立体形状について、詳しく説明する。図１５及び図１６に示すように、下部電極４０は表面Ｓから上方に向かって突出するように形成され、上部４０ｕ、下部４０ｂ、及び上部４０ｕから下部４０ｂへ渡って延在する側面４０ｓを有して構成される。下部４０ｂには、第１の実施の形態と同様、下部電極４０の土台部分をなす円柱形の部分４０ａが形成されるが、その径は、第１の実施の形態における径に比べて小さくなっている。
【００４６】
部分４０ａより上の部分は、まず全体として、上部４０ｕに向かって次第に径が広くなる形状を有している。そして、側面４０ｓに、下側に向かって次第に幅が狭くなるくさび状の切り欠きが３か所形成されており、これらの切り欠きによって、上部４０ｕから下部４０ｂに渡って連続して延在する凹曲面Ａ１〜Ａ３が構成されている。図１６では、凹曲面Ａ１〜Ａ３の下端がストッパー膜３５の上面と一致するように描いているが、必ずこのように構成しなければならないわけではなく、凹曲面Ａ１〜Ａ３の下端の位置は、第３及び第４のピラーホールＨ３，Ｈ４それぞれの内表面におけるテーパー形状の角度を調節することにより、適宜調整してよい。なお、凹曲面Ａ１〜Ａ３の間には、第１の実施の形態と同様、凸曲面Ｂ１〜Ｂ３が形成される。また、図９（ｂ）と同様の閉曲線（水平断面の外周）を、本実施の形態による下部電極４０について第１の実施の形態による下部電極４０と同様に得たとすると、本実施の形態による下部電極４０では、この閉曲線の長さが下部４０ｂから上部４０ｕに向かって次第に長くなる。
【００４７】
図１５（ａ）（ｂ）に戻り、半導体装置１の製造工程についての説明を続ける。下部電極４０を形成した後の工程は、第１の実施の形態で説明したものと同様である。すなわち、ウエットエッチングによって、ハードマスク膜５１を残しつつ、残っているコア層３６を除去する。次いで、誘電体膜４１、上部電極４２、容量プレート膜４３、及び保護絶縁膜４５を順次形成し、半導体装置１が完成する。
【００４８】
以上説明したように、本実施の形態による半導体装置１によっても、下部電極４０の立体形状を工夫していることから、サポート膜としてのハードマスク膜５１に頼らずとも、製造の途中で下部電極４０が倒壊してしまう可能性が低減されている。
【００４９】
また、本実施の形態による半導体装置１によっても、サポート膜としてのハードマスク膜５１を残しているにも関わらず、下部電極４０の表面に誘電体膜４１形成用の成膜ガスを均一に行き渡らせることが可能になり、したがって均一な誘電体膜４１を形成することが可能になる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５１】
例えば、上記各実施の形態では、下部電極４０に３つの凹曲面Ａ１〜Ａ３を構成する例を取り上げて説明したが、凹曲面の数は３つ以上であればよい。なお、凹曲面の数の変更は、第１及び第２のピラーホールＨ１，Ｈ２（第３及び第４のピラーホールＨ３，Ｈ４）の配置を変更することにより、実現することができる。
【符号の説明】
【００５２】
１                    半導体装置
８，９                フォトレジスト
１１                  半導体基板
１２                  素子分離用絶縁膜
１９，２０            不純物拡散層
２１                  ゲート絶縁膜
２４                  キャップ絶縁膜
２５                  ビット線コンタクトプラグ
２７                  カバー膜
２８，３０            ライナー膜
３３                  容量コンタクトプラグ
３４                  分離絶縁膜
３５                  ストッパー膜
３６                  コア層
３９                  導電材料
４０                  下部電極
４０ａ                下部電極４０の土台部分
４０ｂ                下部電極４０の下部
４０ｓ                下部電極４０の側面
４０ｕ                下部電極４０の上部
４１                  誘電体膜
４２                  上部電極
４３                  容量プレート膜
４５                  保護絶縁膜
５０，５１            ハードマスク膜
Ａ１〜Ａ３            側面４０ｓに形成される凹曲面
Ｂ１〜Ｂ３            側面４０ｓに形成される凸曲面
ＢＬ，ＢＬ１          ビット線
Ｃ                    セルキャパシタ
Ｈ１〜Ｈ４            第１〜第４のピラーホール
Ｋ                    活性領域
Ｓ                    表面
ＷＬ，ＷＬ１，ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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