(57)【要約】      （修正有）【課題】電力の大きい大信号の入力時に、ＦＥＴ増幅器のソースからゲートに向かって流れるゲート電流に起因する、ゲート電圧及びドレイン電流の上昇を抑制できるゲートバイアス回路を提供する。【解決手段】入力端子１と、増幅器のゲートに接続される出力端子２との間を接続する主線路１０１と、一端が上記入力端子と上記出力端子の間で主線路に接続され、他端がゲートバイアス端子３に接続されるバイアス線路６と、上記バイアス線路に接続されるオープンスタブ５と、上記主線路と上記バイアス線路の交点とオープンスタブの間で、上記バイアス線路を取り囲むように上記バイアス線路に接して装着された電波吸収体７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と、増幅器のゲートに接続される出力端子との間を接続する主線路と、
一端が上記入力端子と上記出力端子の間で主線路に接続され、他端がゲートバイアス端子に接続されるバイアス線路と、
上記バイアス線路に接続されるオープンスタブと、
上記主線路と上記バイアス線路の交点とオープンスタブの間で、上記バイアス線路を取り囲むように上記バイアス線路に接して装着された電波吸収体と、
を備えたゲートバイアス回路。
【請求項２】
上記主線路及びバイアス線路は多層基板の内層に形成され、上記多層基板の上下層のグランドパターンに挟まれてトリプレート線路を形成し、
上記電波吸収体は、上記バイアス線路の上下に接するように、上記多層基板の内層に充填されたことを特徴とする請求項１記載のゲートバイアス回路。
【請求項３】
上記電波吸収体におけるバイアス線路と主線路との交点側をテーパ形状とし、その他の角は円弧形状または多角形状とする請求項１または請求項２記載のゲートバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）増幅器のゲートに接続され、バイアス電圧を入力するゲートバイアス回路に関する。
【背景技術】
【０００２】
マイクロ波半導体装置のＦＥＴ増幅器に接続されるゲートバイアス回路は、使用周波数（ｆ０)の１／２の奇数倍となる周波数のとき、入力端子と出力端子を結ぶ主線路とゲートバイアス回路との交点において全反射となる。その結果、出力端子に接続されたＦＥＴ増幅器が発振による不安定動作を起こし、ＦＥＴ増幅器が故障することがあった。
【０００３】
このため、従来のマイクロ波半導体装置用ゲートバイアス回路では、当該ゲートバイアス回路における使用周波数（ｆ０)に対するλ／４波長の線路と上記交点との間に抵抗を装着することで、ＦＥＴ増幅器の発振による不安定動作を抑えていた（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９８２６７号公報
【特許文献２】特開平１１−２０５０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、λ／４波長の線路と上記交点との間に抵抗を接続する場合、ＦＥＴ増幅器に電力の大きい大信号が入力されると、ＦＥＴ増幅器のソースからゲートに向かってゲート電流が流れる。このゲート電流に起因して、ゲートバイアス端子に印加したゲートバイアス電圧が抵抗で上昇し、増幅器のゲート電圧が上昇することでドレイン電流が上昇して、ＦＥＴ増幅器が熱暴走を起こす、もしくは発振して故障するという問題があった。特に、レーダ装置に用いられるマイクロ波半導体装置は、ＦＥＴ増幅器の出力を高出力化するために大信号を入力することがあり、その問題解決が望まれていた。
【０００６】
この発明は、係る課題を解決するためになされたものであって、電力の大きい大信号の入力時に、ゲートバイアス回路とＦＥＴ増幅器との間の反射による、ゲート電圧及びドレイン電流の上昇を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
この発明によるゲートバイアス回路は、入力端子と、増幅器のゲートに接続される出力端子との間を接続する主線路と、一端が上記入力端子と上記出力端子の間で主線路に接続され、他端がゲートバイアス端子に接続されるバイアス線路と、上記バイアス線路に接続されるオープンスタブと、上記主線路と上記バイアス線路の交点とオープンスタブの間で、上記バイアス線路を取り囲むように上記バイアス線路に接して装着された電波吸収体と、を備えたものである。
【発明の効果】
【０００８】
この発明によれば、反射の抑制によるＦＥＴ増幅器の安定動作を維持したまま、大信号動作時のゲート電圧上昇によるＦＥＴ増幅器の熱暴走、発振、故障を抑えることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１によるゲートバイアス回路の構成を示す図である。
【図２】実施の形態１によるゲートバイアス回路における入力端子と出力端子の間の通過特性と、出力端子の反射特性を示す図である。
【図３】実施の形態１による大信号動作時の、ＦＥＴ増幅器のゲート電流とドレイン電流の関係を示す図である。
【図４】実施の形態１によるゲートバイアス回路の第１の実装例を示す図である。
【図５】実施の形態１によるゲートバイアス回路の第２の実装例を示す図である。
【図６】実施の形態１によるゲートバイアス回路の電波吸収体の形成例を示す図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、この発明に係る実施の形態１によるゲートバイアス回路の構成を示す図である。図１において、実施の形態１によるゲートバイアス回路１００は、入力端子１と、出力端子２と、ゲートバイアス端子３と、主線路１０１と、バイアス線路６が設けられる。
【００１１】
入力端子１は、マイクロ波、ミリ波等の高周波信号が入力される。出力端子２は、ＦＥＴ増幅器４のゲート１４に接続される。主線路１０１の一方端は入力端子１に接続され、他方端は出力端子２に接続される。主線路１０１は、入力端子１と出力端子２の間の交点８で、バイアス線路６に接続される。バイアス線路６は、一方端が交点８に接続され、他方端がゲートバイアス端子３に接続される。ゲートバイアス端子３はゲート電圧が印加される。オープンスタブ５は、バイアス線路６におけるゲートバイアス端子３側に接続される。電波吸収体７は、バイアス線路６における交点８側に装着される。
【００１２】
主線路１０１の出力端子２は、ＦＥＴ増幅器４のゲート１４に、使用周波数ｆ０の高周波信号を入力する。バイアス線路６は、使用周波数ｆ０の伝搬波長λの４分の１の電気長を有している。電波吸収体７は、鉄、ニッケル、フェライト等の磁性体系非導電性の電波吸収体を用いる。
【００１３】
ＦＥＴ増幅器４は、ゲートバイアス回路１００の接続によりゲート電圧が印加され、入力端子１に入力される高周波信号を増幅し、ドレイン１８から増幅された高周波信号を出力する。また、ＦＥＴ増幅器４のソース１７は接地されている。ＦＥＴ増幅器４は、ゲートバイアス回路１００が接続されるとともに、ドレインバイアス回路、周波数変換、移相等の処理を行う他の高周波回路と接続されて、高周波モジュールを構成する。この高周波モジュールは、通信機器、レーダ装置等に搭載され、ゲートバイアス回路１００によってＦＥＴ増幅器４が安定動作する。
【００１４】
次に、実施の形態１によるゲートバイアス回路１００の動作について説明する。
図２は、実施の形態１によるゲートバイアス回路における周波数特性を示す図であって、（ａ）は入力端子１と出力端子２の間の通過特性を示し、（ｂ）は出力端子２から出力端子１を見た反射特性を示す。図３は、ＦＥＴ増幅器４に電力の大きい信号が入力される大信号動作時の、ＦＥＴ増幅器４のゲート電流とドレイン電流の関係を示す図である。ゲートバイアス回路１００における出力端子２からＦＥＴ増幅器４に入力される信号の一部は、ＦＥＴ増幅器４のゲート１４で反射信号１６として反射する。
【００１５】
図２（ａ）（ｂ）において、電波吸収体７（または抵抗）が無いときは、交点８がショート点となる周波数ｆ０／２、３ｆ０／２（Ｎｆ０／２；Ｎ＝奇数）において、熱雑音等に起因して発生する信号の強度が下がり、かつ全反射となる。このため交点８を通る反射信号１６は交点８で反射し、再びＦＥＴ増幅器４へ再入射するので、ＦＥＴ増幅器４が発振する等の不安定動作を起し、場合より故障することがある。
【００１６】
また、図２（ａ）（ｂ）において、電波吸収体７（または抵抗）が有るときは、周波数ｆ０／２、３ｆ０／２（Ｎｆ０／２；Ｎ＝奇数）において、熱雑音等に起因して発生する信号の強度が広帯域に亘り平坦となり、かつ反射する信号強度が下がり、電波吸収体７による電波吸収効果が最大となる。このため交点８を通る反射信号１６が電波吸収体７で吸収されるので、反射信号１６が交点８で反射し、再びＦＥＴ増幅器４へ再入射することが抑えられるので、ＦＥＴ増幅器４は安定的に動作できる。
このように、電波吸収体７の有無により、特に周波数ｆ０／２、３ｆ０／２（Ｎｆ０／２；Ｎ＝奇数）において、ＦＥＴ増幅器４の安定性が大きく異なる。
【００１７】
また、ＦＥＴ増幅器４に大信号が入力された場合、ＦＥＴ増幅器４のソース１７からＦＥＴ増幅器４のゲート１４に向かってゲート電流１５が流れる。ゲートバイアス端子３に印加されたゲートバイアス電圧は、バイアス線路６及び電波吸収体７を通過してＦＥＴ増幅器４のゲート１４に印加される。
【００１８】
図３（ａ）（ｂ）に示すように、電波吸収体７が有りかつ抵抗が無いときは、大信号入力によってＦＥＴ増幅器４のゲート１４に入力されるゲート電圧は上昇せず、またドレイン電流は変化しない。これにより、大信号入力時にＦＥＴ増幅器４は安定動作する。これに対し、抵抗が有りかつ電波吸収体７が無いときは、ＦＥＴ増幅器４のゲート１４に入力されるゲート電圧及びドレイン電流は上昇しＦＥＴ増幅器４が熱暴走を起こし、場合によっては故障することがある。
【００１９】
このように実施の形態１によるゲートバイアス回路は、入力端子１と、ＦＥＴ増幅器４のゲート１４に接続される出力端子２との間を接続する主線路１０１と、一端が上記入力端子１と上記出力端子２の間で主線路１０１に接続され、他端がゲートバイアス端子３に接続されるバイアス線路６と、上記バイアス線路６に接続されるオープンスタブ５と、上記主線路１０１と上記バイアス線路６の交点８とオープンスタブ５の間で、上記バイアス線路６を取り囲むように上記バイアス線路６に接して装着された電波吸収体７とを備えたことを特徴とする。これにより、反射の抑制により増幅器の発振等を抑制することで安定動作を維持したまま、大信号入力動作時のゲート電圧上昇による増幅器の熱暴走、発振、故障等を抑制することができる。
【００２０】
次に、実施の形態１によるゲートバイアス回路１００の実装形態について説明する。
図４は、図１で説明した実施の形態１によるゲートバイアス回路１００の第１の実装例を示す図であり、（ａ）は上面図、（ｂ）は断面図を示す。図４において、ゲートバイアス回路１００は、多層基板１０に実装される。主線路１０１及びバイアス線路６は、多層基板１０の表面に形成される。入力端子１及び出力端子２は、多層基板１０の表面に形成される。多層基板１０は、裏面にグランドパターン１１が形成されている。バイアス線路６は、交点８で主線路１０１に接続されている。オープンスタブ５は、ゲートバイアス端子３と交点８の間で、バイアス線路６に接続される。
【００２１】
電波吸収体７は、バイアス線路６と交点８の間でバイアス線路６を取り囲むように上下に装着されている。図４の例において、電波吸収体７は、交点８に接する位置または交点８の周辺でバイアス線路６の上面に接して実装されるとともに、バイアス線路６の下面に接して多層基板１０への充填等で実装される。
なお、多層基板１０の代わりに単層基板を用いても良い。
【００２２】
次に、図５は、図１で説明した実施の形態１によるゲートバイアス回路１００の第２の実装例を示す図であり、（ａ）は上面図、（ｂ）は断面図を示す。図５において、ゲートバイアス回路１００は、多層基板１０及び多層基板１２に実装される。多層基板１０は、裏面にグランドパターン１１が形成されている。多層基板１２は、表面にグランドパターン１３が形成されている。主線路１０１及びバイアス線路６は、多層基板１０の表面かつ多層基板１２の裏面に形成されて、主線路１０１及びバイアス線路６を挟むグランドパターン１１及びグランドパターン１３ともに、トリプレート線路を形成する。バイアス線路６は、交点８で主線路１０１に接続されている。入力端子１及び出力端子２は、多層基板１０の表面かつ多層基板１２の裏面で主線路１０１及びバイアス線路６と同一層に形成される。オープンスタブ５は、多層基板１０の表面かつ多層基板１２の裏面において、ゲートバイアス端子３と交点８の間で、バイアス線路６に接続される。
【００２３】
電波吸収体７は、バイアス線路６と交点８の間でバイアス線路６を取り囲むように上下に装着されている。図５の例において電波吸収体７は、交点８に接する位置または交点８の周辺で、バイアス線路６に対し多層基板１０及び多層基板１２に垂直な方向に充填等で実装される。
なお、多層基板１０、多層基板１２の代わりに単層基板を用いても良い。
【００２４】
図５に示すゲートバイアス回路１００は、グランドパターン１１及びグランドパターン１３に挟まれた基板内層でバイアス線路６の上下に電波吸収体７を配置することにより、高周波信号を多層基板１０及び多層基板１２内に閉じ込めることができるため、ミリ波、マイクロ波等の高周波電波の放射、及び主線路１０１及びバイアス線路６への電磁界結合を、さらに抑制することができ、ＦＥＴ増幅器４をより安定的に動作させることができる。
【００２５】
なお、上述の図４と図５において、電波吸収体７はバイアス線路６の上下に５角形状またはホームベース型で構成されている。電波吸収体７はバイアス線路６の上面のみまたは下面のみの片方でもよいし、５角形状ではなく円を含むＮ角形（Ｎは正の整数）でもよい。
【００２６】
特に、電波吸収体７がバイアス線路６の上下両方に接するように配置されると、マイクロストリップ線路またはストリップ線路の上下両方に広がる電磁界に対して電波吸収効果を持たせることができる。このためＦＥＴ増幅器４の安定性が増すこととなる。
【００２７】
また、５角形状またはホームベース状とすることで、入力端子１と出力端子２を結ぶ主線路１０１の電磁界に対しては電波吸収効果を小さくすることで通過損失を削減し、ゲートバイアス回路１００内のバイアス線路６の電磁界に対しては電波吸収効果を大きくすることができる。
【００２８】
図６は、電波吸収効果をより高めるための電波吸収体７の形成例を示す図である。
図６において、入力端子１と出力端子２を結ぶ主線路１０１の電磁界に対して、電波吸収効果を小さくするために交点８側の電波吸収体７をテーパ形状１８としている。その他の角は円弧形状または多角形状１９のいずれであってもよい。
【符号の説明】
【００２９】
１  入力端子、２  出力端子、３  ゲートバイアス端子、４  ＦＥＴ増幅器、５  オープンスタブ、６  バイアス線路、７  電波吸収体、８  交点、１０  多層基板、１１  グランドパターン、１２  多層基板、１３  グランドパターン、１４  ゲート、１７  ソース、１８  ドレイン、１００  ゲートバイアス回路、１０１  主線路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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