(57)【要約】      （修正有）【課題】高耐圧で製造が容易な電極構造を有する半導体装置を提供する。【解決手段】半導体層１０と、半導体層１０上に設けられたゲート電極２０と、絶縁膜３０と、ソース電極６０と、ドレイン電極７０と、を備える。ソース電極６０およびドレイン電極７０は、絶縁膜３０中のゲート電極２０から離間した位置に設けられ、一方の端が半導体層１０に接し、他方の端が第２面側３０ｂに露出する。さらに、ゲート電極２０上および絶縁膜３０上に設けられた第１フィールドプレート電極４０と、絶縁膜３０上に設けられ、第１フィールドプレート電極４０と、ドレイン電極７０と、の間に位置する第２フィールドプレート電極５０と、を備える。そして、第１フィールドプレート電極４０と、半導体層１０と、の間の絶縁膜の厚さＴ１は、第２フィールドプレート電極５０と、半導体層１０と、の間の絶縁膜の厚さＴ２よりも薄い。【選択図】図１
2015177016.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられたゲート電極と、
前記半導体層と、前記ゲート電極と、を覆い、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有する絶縁膜と、
前記半導体層上において、前記ゲート電極から離間した位置に設けられたソース電極であって、一方の端が前記半導体層に接し、他方の端が前記第２面側に露出するように、前記絶縁膜中に設けられたソース電極と、
前記ソース電極から前記ゲート電極に向かう方向において、前記ゲート電極よりも前記ソース電極から離れた位置に設けられたドレイン電極であって、一方の端が前記半導体層に接し、他方の端が前記第２面側に露出するように、前記絶縁膜中に設けられたドレイン電極と、
前記ゲート電極の上に設けられた第１フィールドプレート電極であって、前記ゲート電極に接する第１の部分と、前記絶縁膜の上に設けられ、前記ゲート電極と、前記ドレイン電極と、の間に位置する第２の部分と、を有する第１フィールドプレート電極と、
前記絶縁膜の上に設けられ、前記第１フィールドプレート電極と、前記ドレイン電極と、の間に位置する第２フィールドプレート電極と、
を備え、
前記第１フィールドプレート電極と、前記半導体層と、の間の前記絶縁膜の厚さは、前記第２フィールドプレート電極と、前記半導体層と、の間の前記絶縁膜の厚さよりも薄い半導体装置。
【請求項２】
前記第２フィールドプレート電極は、前記ゲート電極に電気的に接続される請求項１記載の半導体装置。
【請求項３】
前記第２フィールドプレート電極は、前記ソース電極に電気的に接続される請求項１記載の半導体装置。
【請求項４】
前記第２フィールドプレート電極は、前記第１フィールドプレート電極と一体化される請求項１記載の半導体装置。
【請求項５】
前記ゲート電極と、前記半導体層と、の間に設けられたゲート絶縁膜をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記絶縁膜は、前記半導体層の上に設けられた第１の層と、前記第１の層の上に設けられた第２の層と、を含み、
前記第１フィールドプレート電極の第２の部分は、前記第１の層の上に設けられ、
前記第２フィールドプレート電極は、前記第２の層の上に設けられる請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体や炭化珪素（ＳｉＣ）を材料とする半導体装置が注目されている。これらの材料は、シリコンに比べて禁制帯幅（バンドギャップ）が大きく、高耐圧の半導体装置を実現できるからである。しかしながら、材料の耐圧が高いとしても、その上に設けられる電極構造の絶縁耐圧が低ければ、その利点を生かすことができない。そこで、ワイドギャップ半導体に適した電極構造が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高耐圧で製造が容易な電極構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層と、前記ゲート電極と、を覆い、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有する絶縁膜と、前記絶縁膜中に設けられたソース電極と、ドレイン電極と、を備える。前記ソース電極は、前記半導体層上において、前記ゲート電極から離間した位置に設けられ、一方の端が前記半導体層に接し、他方の端が前記第２面側に露出する。前記ドレイン電極は、前記ソース電極から前記ゲート電極に向かう方向において、前記ゲート電極よりも前記ソース電極から離れた位置に設けられ、一方の端が前記半導体層に接し、他方の端が前記第２面側に露出する。さらに、前記ゲート電極の上に設けられた第１フィールドプレート電極と、前記絶縁膜の上に設けられ、前記第１フィールドプレート電極と前記ドレイン電極との間に位置する第２フィールドプレート電極と、を備える。前記第１フィールドプレート電極は、前記ゲート電極に接する第１の部分と、前記絶縁膜の上に設けられ、前記ゲート電極と、前記ドレイン電極と、の間に位置する第２の部分と、を有する。そして、前記第１フィールドプレート電極と、前記半導体層と、の間の前記絶縁膜の厚さは、前記第２フィールドプレート電極と、前記半導体層と、の間の前記絶縁膜の厚さよりも薄い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を例示する模式断面図。
【図２】実施形態に係る半導体装置を例示する模式平面図。
【図３】実施形態の変形例に係る半導体装置を例示する模式断面図。
【図４】実施形態に係る半導体装置の製造過程を例示する模式断面図。
【図５】図４に続く製造過程を例示する模式断面図。
【図６】図５に続く製造過程を例示する模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明では、図中に示す直交座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向を用いて、各要素の配置を説明する場合がある。また、Ｚ軸方向を上方、その反対方向を下方と説明する場合がある。
【０００８】
図１は、実施形態に係る半導体装置１を例示する模式断面図である。  
図２は、実施形態に係る半導体装置１を例示する模式平面図である。  
図２は、半導体装置１の上面を模式的に表す平面図である。図１は、図２中に示すＡ−Ａ線に沿った断面の一部であり、半導体装置１の単位セルを表している。
【０００９】
半導体装置１は、例えば、窒化物半導体を材料とする電力制御用ＦＥＴ（Field Effect Transistor）である。
【００１０】
半導体装置１は、半導体層１０と、半導体層１０の上に設けられたゲート電極２０と、ソース電極６０と、ドレイン電極７０と、を備える。さらに、半導体層１０と、ゲート電極２０と、を覆う絶縁膜３０を備える。ここで、「覆う」とは、「覆うもの」が「覆われるもの」に直接接する場合だけでなく、「覆われるもの」との間に他の要素を介在させて覆う場合も含む。
【００１１】
絶縁膜３０は、半導体層１０側の第１面３０ａと、第１面３０ａとは反対側の第２面３０ｂと、を有する。
【００１２】
ソース電極６０は、半導体層１０の上において、ゲート電極２０から離間した位置に設けられる。ソース電極６０は、絶縁膜３０中に設けられ、一方の端が半導体層１０に接し、他方の端が第２面３０ｂ側に露出する。
【００１３】
ドレイン電極７０は、ソース電極６０からゲート電極２０に向かう方向（Ｘ軸方向）において、ゲート電極２０よりもソース電極６０から離れた位置に設けられる。ドレイン電極７０は、絶縁膜３０中に設けられ、一方の端が半導体層１０に接し、他方の端が第２面３０ｂ側に露出する。
【００１４】
半導体装置１は、ゲート電極２０の上に設けられた第１フィールドプレート電極（以下、ＦＰ電極４０）と、絶縁膜３０の上に設けられた第２フィールドプレート電極（以下、ＦＰ電極５０）と、をさらに備える。
【００１５】
ＦＰ電極４０は、ゲート電極２０に接する第１の部分４１と、絶縁膜３０の上に設けられた第２の部分４３と、を有する。第２の部分４３は、ゲート電極２０と、ドレイン電極７０と、の間に位置し、フィールドプレートとして機能する。すなわち、ＦＰ電極４０は、ゲート電極２０にゲートバイアスを供給するゲート配線の一部であり、同時に、フィールドプレートとして機能する。
【００１６】
ＦＰ電極５０は、ＦＰ電極４０と、ドレイン電極７０と、の間において、絶縁膜３０の上に設けられる。そして、ＦＰ電極４０の第２の部分４３と、半導体層１０と、の間の絶縁膜３０の厚さＴ１は、ＦＰ電極５０と、半導体層１０と、の間の絶縁膜３０の厚さＴ２よりも薄く設けられる。
【００１７】
次に、図１を参照して、半導体装置１の構造を詳細に説明する。  
半導体層１０は、例えば、第１半導体層１３と、第１半導体層１３の上に設けられる第２半導体層１５と、第２半導体層１５の上に設けられる第３半導体層１７と、を含む。
【００１８】
第１半導体層１３は、例えば、高抵抗もしくは半絶縁性の窒化ガリウム（ＧａＮ）層である。第１半導体層１３は、ｐ形ＧａＮ層であっても良い。  
第２半導体層１５は、所謂チャネル層であり、例えば、ｎ形ＧａＮ層である。  
第３半導体層１７は、所謂バリア層であり、例えば、ｎ形ＡｌＧａＮ層である。
【００１９】
半導体層１０は、単位セル間を電気的に分離する絶縁領域１９を含む。絶縁領域１９は、ソース電極６０およびドレイン電極７０の外側に設けられる。絶縁領域１９は、例えば、第３半導体層１７の上面から第１半導体層１３に至る深さに設けられる。
【００２０】
この例では、第３半導体層１７の上にゲート絶縁膜２１を設け、その上にゲート電極２０が設ける。すなわち、ゲート絶縁膜２１は、半導体層１０と、ゲート電極２０と、の間に設けられる。ゲート絶縁膜２１には、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。また、ゲート絶縁膜２１は、例えば、窒化アルミニウム（ＡｌＮ）膜であっても良い。
【００２１】
ゲート電極２０には、例えば、不純物をドープした導電性の多結晶シリコン膜を用いることができる。後述するように、ゲート電極２０に用いる材料は、耐熱性を有するもの、例えば、８００℃以上の熱処理に耐えるものが望ましい。
【００２２】
絶縁膜３０は、例えば、半導体層１０とゲート電極２０とを覆う第１の層３１と、第１の層３１の上に設けられた第２の層３３と、を含む。そして、ＦＰ電極４０の第２の部分４３は、第１の層３１の上に設けられ、ＦＰ電極５０は、第２の層３３の上に設けられる。
【００２３】
第２の層３３は、第１の層３１と同じ材料であっても良いし、第１の層３１とは異なる材料であっても良い。第１の層３１および第２の層３３の材料は、例えば、シリコン酸化膜またはシリコン窒化膜である。
【００２４】
半導体装置１では、第２半導体層１５と、第３半導体層１７と、の界面に誘起される２次元電子ガスを介して、ソースドレイン間に電流を流す。そして、ゲート電極２０にゲートバイアスを印加することにより、ソースドレイン間の電流を制御する。
【００２５】
ＦＰ電極４０およびＦＰ電極５０は、ゲートドレイン間の電界を制御し、半導体装置１の特性変動を抑制する。例えば、ゲート電極２０のドレイン電極７０側の端に誘起される電界集中を緩和し、ゲートドレイン間の表面電荷による特性変動、所謂コラプスを抑制する。本実施形態では、ゲート電極２０と、ドレイン電極７０と、の間に、２つのフィールドプレート電極４０および５０を配置することにより、ゲートドレイン間の電界をより効果的に抑制することができる。
【００２６】
次に、図２を参照して、半導体装置１に含まれる複数の単位セルをつなぐゲート配線１４０、ソース配線１６０およびドレイン配線１７０の構成を説明する。図２は、絶縁膜３０の第２面３０ｂ上に設けられた各配線を模式的に例示している。図２に示すように、ゲート配線１４０およびドレイン配線１７０は、それぞれ櫛形に設けられる。
【００２７】
ゲート配線１４０は、複数のＦＰ電極４０と、複数のＦＰ電極４０を相互に電気的接続するゲート配線部４０ａと、ゲート配線部４０ａにつながったゲートパッド４０ｂと、を有する。ＦＰ電極４０は、Ｙ軸方向に延在し、その下には、ゲート電極２０が配置されている。ゲート配線部４０ａおよびゲートパッド４０ｂは、例えば、絶縁膜３０の第２の面３０ｂ上に設けられる。
【００２８】
ドレイン配線１７０は、複数のドレイン電極７０と、複数のドレイン電極７０を相互に電気的接続するドレイン配線部７０ａと、ドレイン配線部７０ａにつながったドレインパッド７０ｂと、を有する。ドレイン電極７０もＹ軸方向に延在し、ドレイン配線部７０ａに接続される。ドレイン配線部７０ａおよびドレインパッド７０ｂは、例えば、絶縁膜３０の第２の面３０ｂ上に設けられる。
【００２９】
ゲート配線１４０およびドレイン配線１７０は、Ｘ軸方向において、ＦＰ電極４０と、ドレイン電極７０と、が交互に位置するように設けられる。ソース配線１６０は、ＦＰ電極４０と、ドレイン電極７０と、の間を縫うように設けられ、さらに、ゲート配線１４０を囲むように配置される。
【００３０】
ソース配線１６０は、ソース電極６０と、ＦＰ電極５０と、ソース配線部６０ａと、ソース配線部６０ａにつながったソースパッド６０ｂと、を含む。すなわち、ＦＰ電極５０は、ソース電極６０に電気的に接続される。また、ソース配線部６０ａおよびソースパッド６０ｂは、例えば、絶縁膜３０の第２の面３０ｂ上に設けられる。
【００３１】
実施形態は、上記の例に限定されず、例えば、ＦＰ電極５０は、ＦＰ電極４０を介してゲート電極２０に電気的に接続されても良い。また、ＦＰ電極５０は、ＦＰ電極４０とオーバラップしないように設けられる。例えば、図２に示す各配線は相互に交差しておらず、その製造過程において、１回のリソグラフィでパターニングできる。これにより、製造工程の簡略化が可能となり、製造コストを低減できる。
【００３２】
図３は、実施形態の変形例に係る半導体装置２を例示する模式断面図である。半導体装置２も、例えば、窒化物半導体を材料とする電力制御用ＦＥＴである。  
図３に示すように、半導体装置２では、ＦＰ電極４０とＦＰ電極５０とは、一体化される。すなわち、ＦＰ電極４０は、第２フィールドプレート電極として機能する第３の部分４５を含む。
【００３３】
ＦＰ電極４０は、ゲート電極２０に接する第１の部分４１と、第１のフィールドプレートとして機能する第２の部分４３と、第２のフィールドプレートとして機能する第３の部分と、を含む。第２の部分４３と、半導体層１０と、の間隔Ｔ１は、第３の部分４３と、半導体層１０と、の間隔Ｔ２よりも短い。
【００３４】
また、この例でも、絶縁膜３０は、第１の層３１と、第２の層３３を含む。そして、第２の部分４３は、第１の層３１の上に設けられ、第３の部分４５は、第２の層３３の上に設けられる。
【００３５】
半導体装置２においても、第２の部分４３および第３の部分４５は、ゲートドレイン間の電界を制御し、特性変動を抑制する。第３の部分４５と半導体層１０との間隔Ｔ２を、第２の部分４３と半導体層１０との間隔Ｔ１よりも広くすることにより、ゲート電極２０のドレイン側の端における電界集中を段階的に緩和することができる。これにより、例えば、ゲートドレイン間を流れる電流の変動、所謂コラプスを効果的に抑制することができる。
【００３６】
次に、図４（ａ）〜図６を参照して、半導体装置１の製造方法を説明する。  
図４（ａ）〜図６は、実施形態に係る半導体装置１の製造過程を例示する模式断面図である。これらの図では、半導体層１０の表示を省略している。
【００３７】
図４（ａ）に示すように、半導体層１０を形成したウェーハ上に、ゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１の上にゲート電極２０を形成する。
【００３８】
ゲート絶縁膜２１は、例えば、シリコン酸化膜であり、ＡＬＤ（Atomic layer Deposition）法を用いて形成することができる。  
ゲート電極２０は、例えば、不純物をドープした多結晶シリコンを用いて形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート絶縁膜２１の上に多結晶シリコン層を形成する。続いて、フォトリソグラフィにより、多結晶シリコン層上にエッチングマスクを形成する。そして、例えば、ＲＩＥ法を用いて多結晶シリコン層を選択的にエッチングすることにより、ゲート電極２０を形成する。
【００３９】
次に、図４（ｂ）に示すように、ゲート絶縁膜２１およびゲート電極２０を覆う絶縁膜３０の第１の層３１を形成する。第１の層３１は、例えば、シリコン窒化膜であり、プラズマＣＶＤ法を用いて形成する。
【００４０】
続いて、図４（ｂ）に示すように、第１の層３１の上に第２の層３３を形成する。第２の層３３は、例えば、シリコン酸化膜であり、ＴＥＯＳ-ＣＶＤ法を用いて形成することができる。
【００４１】
次に、ゲート絶縁膜２１、第１の層３１および第２の層３３を熱処理し、その膜質を向上させる。例えば、第１の層３１および第２の層３３を含む絶縁膜３０を形成した後、ウェーハを熱処理炉に入れて所定の時間加熱する。熱処理温度は、例えば、８００℃である。これにより、ゲート絶縁膜２１および絶縁膜３０の中の未結合手を結合させることができる。例えば、水素原子で終端された膜中の未結合手から水素原子を離脱させ、他の未結合手と結合させる。これにより、絶縁膜３０の構造が緻密化され、例えば、絶縁耐圧を向上させることができる。
【００４２】
次に、図５（ａ）に示すように、第１の層３３に開口３３ａ、３３ｂおよび３３ｃを形成する。開口３３ａは、ＦＰ電極４０を設ける位置に形成される。開口３３ｂは、ソース電極６０を設ける位置に形成される。開口３３ｃは、ドレイン電極７０を設ける位置に形成される。
【００４３】
開口３３ａ、３３ｂ、３３ｃは、例えば、ＲＩＥ法における選択エッチング条件を用いて形成される。すなわち、第１の層３１がエッチングされず、第２の層３３をエッチングする条件を用いることが好ましい。これにより、開口３３の形成を容易にすることができる。
【００４４】
次に、図５（ｂ）に示すように、開口３３の底面に露出した第１の層３１を選択的にエッチングする。第１の層３１の開口３３ａの底面に露出した部分には、ゲート電極２０に連通する開口３１ａを選択的に形成する。また、開口３３ｂおよび開口３３ｃの底面に露出した第１の層３１をエッチングし、半導体層１０に連通する開口３１ｂおよび３１ｃを形成する。
【００４５】
次に、図６に示すように、開口３１ａ、３３ａの内部にＦＰ電極４０、開口３１ｂ、３３ｂの内部にソース電極６０、開口３１ｃ、３３ｃの内部にドレイン電極７０、および、第２の層３３の上にＦＰ電極５０をそれぞれ形成し、半導体装置１を完成させる。
【００４６】
各電極は、例えば、開口３１ａ〜３１ｃの内面および開口３３ａ〜３３ｃの内面と、絶縁膜３０の第２面３０ｂと、を覆う窒化チタン（ＴｉＮ）膜と、ＴｉＮ膜の上に形成されたタングステン（Ｗ）膜を含む導電膜を形成し、その導電膜を選択的にエッチングすることにより形成することができる。例えば、半導体装置１の配線が、図２に示すようなパターンであれば、１回のフォトリソグラフィにより、各電極を形成することができる。
【００４７】
上記の通り、本実施形態に係る半導体装置１は、簡略化された製造工程により製作可能であり、その製造コストを低減できる。また、ゲート電極２０に耐熱性を有する材料を用いることにより、絶縁膜３０を形成した後に熱処理を施すことができる。これにより、絶縁膜３０を緻密化し、その絶縁耐圧を向上させることが可能となる。
【００４８】
例えば、第１の層３１を形成した後、その上に第１のフィールドプレート電極を形成し、その上に第２の層３３を形成する方法も考えられる。しかしながら、この方法では、絶縁膜３０がその内部に第１のフィールド電極を含む構造となる。このため、第１フィールドプレート電極に金属を用いた場合、絶縁膜３０の熱処理温度が制限されてしまう。すなわち、金属の変質、もしくは、金属と絶縁膜３０との間の熱膨張率の違いによる熱ストレスを抑えるため、熱処理温度を下げることが必要となる。また、第１フィールド電極に多結晶シリコンを用いることも考えられるが、多結晶シリコンは、金属よりも導電率が低いため、ゲート抵抗が大きくなる。
【００４９】
これに対し、本実施形態では、絶縁膜３０を高温で熱処理することにより、その膜質を向上させ、絶縁耐圧を高くすることができる。また、ＦＰ電極４０に金属を用いることができるので、ゲート抵抗を低減できる。
【００５０】
このように、半導体装置１は、膜質を向上させた絶縁膜３０と、その上に形成された２つのフィールドプレート電極４０および５０と、を有する。これにより、半導体装置１の特性および信頼性を向上させることが可能となる。
【００５１】
絶縁膜３０は、上記の２層構造に限定される訳ではなく、例えば、単層膜であっても良い。また、半導体層１０は、窒化物半導体に限定される訳ではなく、ＳｉＣなど他のワイドギャップ半導体を用いても良い。
【００５２】
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１、２・・・半導体装置、  １０・・・半導体層、  １３・・・第１半導体層、  １５・・・第２半導体層、  １７・・・第３半導体層、  １９・・・絶縁領域、  ２０・・・ゲート電極、  ２１・・・ゲート絶縁膜、  ３０・・・絶縁膜、  ３０ａ・・・第１の面、  ３０ｂ・・・第２の面、  ３１・・・第１の層、  ３３・・・第２の層、  ３１ａ、３１ｂ、３１ｃ、３３ａ、３３ｂ、３３ｃ・・・開口、  ４０・・・第１フィールドプレート（ＦＰ）電極、  ４０ａ・・・ゲート配線部、  ４０ｂ・・・ゲートパッド、  ４１・・・第１の部分、  ４３・・・第２の部分、  ４５・・・第３の部分、  ５０・・・第２フィールドプレート（ＦＰ）電極、  ６０・・・ソース電極、  ６０ａ・・・ソース配線部、  ６０ｂ・・・ソースパッド、  ７０・・・ドレイン電極、  ７０ａ・・・ドレイン配線部、  ７０ｂ・・・ドレインパッド、  １４０・・・ゲート配線、  １６０・・・ソース配線、  １７０・・・ドレイン配線
【図１】
2015177016.tif 000003
【図２】
2015177016.tif 000004
【図３】
2015177016.tif 000005
【図４】
2015177016.tif 000006
【図５】
2015177016.tif 000007
【図６】
2015177016.tif 000008