(57)【要約】【課題】可聴帯域のノイズ発生を抑制し得るスイッチングレギュレータを提供する。【解決手段】スイッチングレギュレータ１００は、周波数検出回路ＦＤおよび出力端子ＶＯＵＴ側に接続される放電回路ＤＣを有する。放電回路ＤＣは、放電用トランジスタＱ５、放電用抵抗Ｒ６を有する。周波数検出回路ＦＤはクロック信号ＣｌｋおよびＰＷＭコンパレータＣｐｗｍのＰＷＭ出力信号Ｓｐｗｍが入力され、ＰＷＭ出力信号Ｓｐｗｍの１周期の間のクロック信号Ｃｌｋの数をカウントし、所定のカウント数を超えたときに周波数検出信号Ｓｄｉｓに基づき放電用トランジスタＱ５をオンさせ、インダクタＬおよびキャパシタＣ１側から供給される負荷電流ＩＲＬの一部を、放電用抵抗Ｒ６を介して接地電位ＧＮＤ側に側路させる。これによって、スイッチング出力信号Ｖｓｗの周波数が可聴帯域まで低下することを抑制する。【選択図】図１
2015177722.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が供給されオンオフのスイッチング動作を行う第１スイッチングトランジスタと、該スイッチングトランジスタと相補的なオンオフ動作を行う第２スイッチングトランジスタと、クロック信号に同期し前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタのオンオフの制御を行うドライバと、前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタから出力されるスイッチング出力信号の供給を受けて電流が供給されるインダクタと、該インダクタと直列に接続されるキャパシタと、前記スイッチング出力信号の１周期中の前記クロック信号をカウントする周波数検出回路と、前記周波数検出回路の出力で制御される放電回路を備え、前記インダクタおよび前記キャパシタ側から流れる電流を放電回路側に側路することを特徴とするスイッチングレギュレータ。
【請求項２】
前記スイッチングレギュレータは、さらに前記出力端子から出力される出力電圧を分圧する分圧抵抗と、該分圧抵抗で生成された帰還電圧および基準電圧が入力され、これら両者の電圧差に応じた誤差電圧を出力する誤差増幅器と、前記誤差電圧と三角形状または鋸歯形状のスロープ比較電圧が入力され前記誤差電圧と前記スロープ比較電圧との差に応じたパルス幅を有するパルス幅変調信号を出力し該パルス幅変調信号を前記ドライバに供給するＰＷＭコンパレータとを備え、前記スイッチング出力信号の１周期中の前記クロック信号のカウントは、前記ＰＷＭコンパレータの出力であるＰＷＭ出力信号の1周期中の前記クロック信号をカウントすることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記周波数検出回路は、複数のフリップフロップから構成され前記クロック信号をカウントする第１カウンタ回路と、複数のフリップフロップから構成され前記パルス幅変調信号をカウントする第２カウンタ回路を備え、前記第１カウンタ回路と前記第２カウンタ回路を構成する最終段の前記フリップフロップはラッチ機能を有することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記第１カウンタ回路および前記第２カウンタ回路を構成する前記複数のフリップフロップはＤフリップフロップであることを特徴とする請求項３に記載のスイッチングレギュレータ。
【請求項５】
前記周波数検出回路は、前記クロック信号が入力され前記パルス幅変調信号でリセットされる第１フリップフロップと、前記第１フリップフロップの出力が入力され前記第１フリップフロップと同じタイミングでリセットされる第２フリップフロップと、前記第２フリップフロップの出力が入力され前記第１フリップフロップおよび前記第２フリップフロップと同じタイミングでリセットされ前記最終段のフリップフロップにあたる第３フリップフロップと、前記パルス幅変調信号が入力され前記第３フリップフロップの出力でリセットされる第４フリップフロップと、前記第４フリップフロップの出力が入力され前記第４フリップフロップと同じタイミングでリセットされる第５フリップフロップと、前記第５フリップフロップの出力が入力され前記第４フリップフロップおよび前記第５のフリップと同じタイミングでリセットされ前記最終段のフリップフロップにあたる第６フリップフロップを備え、前記第３フリップフロップの出力と前記第６フリップフロップの出力を論理回路で論理演算し、前記論理演算した出力信号によって前記放電用トランジスタをオンまたはオフさせることを特徴とする請求項４に記載のスイッチングレギュレータ。
【請求項６】
前記第２スイッチングトランジスタの動作に同期し前記出力端子に流れる電流を検出する逆電流検出トランジスタが設けられていることを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項７】
前記逆電流検出トランジスタは逆電流の流れを検出し、該検出した出力を逆電流検出回路に伝達し、前記逆電流検出回路は前記第２スイッチングトランジスタをオフとすることを特徴とする請求項６に記載のスイッチングレギュレータ。
【請求項８】
前記第１スイッチングトランジスタと同期し前記スイッチング出力端子に生じるスイッチング出力信号を帰還するスイッチング出力帰還トランジスタが前記ＰＷＭコンパレータへ結合されていることを特徴とする請求項２に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特に可聴帯域のノイズ発生を排除することができるものに関する。
【背景技術】
【０００２】
スイッチングレギュレータは各種電子機器に広く使用されている。たとえばオーディオ機器分野では車載用のナビゲーション装置に採用されている。スイッチングレギュレータは回路構成上、トランジスタ、インダクタ等をパルス状電圧で駆動するので、しばしばノイズ対策が課題とされる。特にオーディオ機器分野では可聴帯域のノイズ対策を講じる必要がある。
【０００３】
特許文献１は、可聴帯域のノイズを減少させることができ車載用ナビゲーション装置に用いるレギュレータ装置を開示する。特許文献１は、スイッチングレギュレータの出力電流とスイッチング周波数とは、出力電流が増えるとスイッチング周波数は高くなり、逆に出力電流が減るとスイッチング周波数は低くなり、スイッチング周波数が可聴帯域まで低くなるとノイズ発生が問題になることを示唆する。そこで、出力電流を増加させる過負荷を設けることを提案する。
【０００４】
特許文献２は、軽負荷時で発振周波数が低下しないスイッチング電源を提供するとしている。軽負荷時の場合、同期整流用トランジスタを周波数制御装置で遮断させ、出力キャパシタに貯まった電荷を放電させることで軽負荷時の発振周波数の低下を防止するとしている。
【０００５】
特許文献３は、負荷が軽くなっても電源ノイズの発生を抑制するとしており、そのために周波数制御部は可聴帯域よりも高い周波数を超える周波数の範囲で制御信号を制御するとしている。
【０００６】
特許文献４は、同期整流型スイッチングレギュレータに関し、特に軽負荷時の逆電流を低減させるものを開示する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０４１８２号公報
【特許文献２】特開２００３−９５１４号公報
【特許文献３】特開２０１２−２１００６２号公報
【特許文献４】特開２００７−１４３３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明のスイッチングレギュレータは上記特許文献に開示された技術思想に関連する。特に特許文献１の技術思想に関連し、可聴帯域のノイズの発生を抑制することができるスイッチングレギュレータを提供するものである。
【課題を解決するための手段】
【０００９】
本発明にかかる一態様のスイッチングレギュレータは、入力電圧が供給されオンオフのスイッチング動作を行う第１スイッチングトランジスタと、第１スイッチングトランジスタと相補的なオンオフ動作を行う第２スイッチングトランジスタと、クロック信号に同期し第１スイッチングトランジスタおよび第２スイッチングトランジスタのオンオフ制御を行うドライバと、第１スイッチングトランジスタおよび第２スイッチングトランジスタから出力されるスイッチング出力信号の供給を受けて電流が供給されるインダクタと、該インダクタと直列に接続されるキャパシタと、スイッチング出力信号の１周期中のクロック信号の数をカウントする周波数検出回路と、周波数検出回路の出力で制御される放電回路を備え、インダクタ、キャパシタ側から流れる電流を放電回路側に側路する。
【００１０】
また本発明にかかるスイッチングレギュレータは、さらに出力端子から出力される出力電圧を分圧する分圧抵抗と、分圧抵抗で生成された帰還電圧および基準電圧が入力され、これら両者の電圧差に応じた誤差電圧を出力する誤差増幅器と、誤差電圧と三角形状または鋸歯形状のスロープ比較電圧が入力され誤差電圧とスロープ比較電圧との差に応じたパルス幅を有するパルス幅変調信号を出力し該パルス幅変調信号をドライバに供給するＰＷＭコンパレータとを備え、スイッチング出力信号の１周期中のクロック信号のカウントは、ＰＷＭコンパレータの出力であるＰＷＭ出力信号の1周期中のクロック信号をカウントする。
【００１１】
また本発明のスイッチングレギュレータに用いる周波数検出回路は、複数のフリップフロップから構成されクロック信号をカウントする第１カウンタ回路と、複数のフリップフロップから構成されパルス幅変調信号をカウントする第２カウンタ回路を備え、第１カウンタ回路と第２カウンタ回路を構成する最終段のフリップフロップはラッチ機能を有する。
【００１２】
また本発明にかかるスイッチングレギュレータに用いる周波数検出回路は、第１カウンタ回路および第２カウンタ回路を構成する複数のフリップフロップはＤフリップフロップで構成されている。
【００１３】
また本発明にかかるスイッチングレギュレータに用いる周波数検出回路は、クロック信号が入力されパルス幅変調信号でリセットされる第１フリップフロップと、第１フリップフロップの出力が入力され第１フリップフロップと同じタイミングでリセットされる第２フリップフロップと、第２フリップフロップの出力が入力され第１フリップフロップおよび第２フリップフロップと同じタイミングでリセットされ最終段のフリップフロップにあたる第３フリップフロップと、パルス幅変調信号が入力され第３フリップフロップの出力でリセットされる第４フリップフロップと、第４フリップフロップの出力が入力され第４フリップフロップと同じタイミングでリセットされる第５フリップフロップと、第５フリップフロップの出力が入力され第４フリップフロップおよび第５のフリップと同じタイミングでリセットされ最終段のフリップフロップにあたる第６フリップフロップを備え、第３フリップフロップの出力と第６フリップフロップの出力とを論理演算し、論理演算した出力信号によって放電用トランジスタをオンまたはオフさせる。
【００１４】
また本発明にかかるスイッチングレギュレータは、第２スイッチングトランジスタの動作に同期し出力端子に流れる電流を検出する逆電流検出トランジスタが設けられている。
【００１５】
また本発明にかかるスイッチングレギュレータは、逆電流検出トランジスタは第２スイッチングトランジスタに流れる逆電流を検出し、該検出した出力を逆電流検出回路に伝達し、逆電流検出回路は第２スイッチングトランジスタをオフとする。
【００１６】
また本発明にかかるスイッチングレギュレータは、第１スイッチングトランジスタと同期しスイッチング出力端子に生じるスイッチング出力信号を帰還するスイッチング出力帰還トランジスタがＰＷＭコンパレータへ結合されている。
【発明の効果】
【００１７】
本発明は、スイッチングレギュレータが軽負荷状態に置かれたことを検知し、さらにその軽負荷状態が所定の間継続することを検知して、スイッチングレギュレータに用いるキャパシタに貯まった電荷の放電時間を速めるようにしたので、スイッチング出力信号の周波数が可聴帯域まで低下するという不具合を排除することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明にかかるスイッチングレギュレータの回路図
【図２】図１に示したスイッチングレギュレータの主なノードの信号波形のタイミングチャート
【図３】図１に示したスイッチングレギュレータの主なノードの軽負荷時での信号波形のタイミングチャート
【図４】本発明にかかる周波数検出回路の回路図
【図５】図１に示したスイッチングレギュレータの主なノードの重負荷時での信号波形のタイミングチャート
【図６】図１に示したスイッチングレギュレータの主なノードの軽負荷時ではあるが放電回路が作動しない状態を示すタイミングチャート
【図７】本発明にかかるスイッチングレギュレータの主なノードの軽負荷時で放電回路が作動したときの状態を示すタイミングチャート
【図８】本発明にかかる放電回路が作動したときの負荷電流とＰＷＭ出力信号の周波数との関係を示す図
【図９】本発明にかかる別のスイッチングレギュレータの回路図
【発明を実施するための形態】
【００１９】
図１は本発明にかかるスイッチングレギュレータを示す回路図である。スイッチングレギュレータ１００は、電流モード形式の降圧型スイッチングレギュレータを構成する。降圧型スイッチングレギュレータでは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに出力する。スイッチングレギュレータ１００は、トランジスタとしては第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２、逆電流検出トランジスタＱ３、スイッチング電圧帰還用トランジスタＱ４、および放電用トランジスタＱ５を有する。
【００２０】
第１スイッチングトランジスタＱ１はたとえばｐチャンネル型ＭＯＳトランジスタで、第２スイッチングトランジスタＱ２はたとえばｎチャンネル型ＭＯＳトランジスタでそれぞれ構成される。第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２とは相補的なスイッチング動作を行う。すなわち、第１スイッチングトランジスタＱ１がオンであるとき第２スイッチングトランジスタＱ２はオフである。一方、第２スイッチングトランジスタＱ２がオンであるとき第１スイッチングトランジスタＱ１はオフとなる。なお、第２スイッチングトランジスタＱ２は一般的に同期整流用トランジスタと称される。また、この種のスイッチングレギュレータでは、これら両者トランジスタが同時にオンしない、すなわち、両トランジスタが同時にオフとなるいわゆるデッドタイムを設定するのが一般的である。
【００２１】
第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２は、入力端子ＶＩＮと接地電位ＧＮＤとの間に互いに直列に接続され、入力端子ＶＩＮには入力電圧Ｖｉｎが供給される。第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２との共通接続点はスイッチング出力信号Ｖｓｗが出力されるスイッチング出力端子ＶＳＷとして用意されている。スイッチング出力端子ＶＳＷと接地電位ＧＮＤにはインダクタＬとキャパシタＣ１とが直列に接続され、それらの共通接続点は出力電圧Ｖｏｕｔが出力される出力端子ＶＯＵＴとして用意されている。負荷ＲＬは出力端子ＶＯＵＴに結合され、出力電圧Ｖｏｕｔが負荷ＲＬに供給される。負荷ＲＬは各種の電子回路の総称として示している。負荷ＲＬには負荷電流ＩＲＬが流れる。負荷電流ＩＲＬの大きさは負荷ＲＬの動作状態すなわち負荷ＲＬの軽重に応動する。軽負荷時には負荷電流ＩＲＬは小さくなり、重負荷時には負荷電流ＩＲＬは大きくなる。
【００２２】
分圧抵抗Ｒ４，Ｒ５は互いに直列に接続され出力端子ＶＯＵＴと接地電位ＧＮＤとの間に接続される。分圧抵抗Ｒ４，Ｒ５は出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔを分圧し、分圧した電圧を帰還電圧Ｖｆｂとして誤差増幅器ＥＲＲＡＭＰのたとえば非反転入力端子に印加する。誤差増幅器ＥＲＲＡＭＰの反転入力端子には基準電圧Ｖｒｅｆが印加されており、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆと比較され、その比較結果が誤差電圧Ｖｅとして誤差増幅器ＥＲＲＡＭＰから出力される。
【００２３】
誤差増幅器ＥＲＲＡＭＰの出力は、抵抗Ｒ１，Ｒ３およびキャパシタＣ２が直列に接続された抵抗Ｒ１、Ｒ３との共通接続点に結合されている。抵抗Ｒ１は、誤差増幅器ＥＲＲＡＭＰから出力される出力電流を電源端子ＶＣＣの電源電圧Ｖｃｃを基準とする電圧に変換するために用意され、変換された誤差電圧ＶｅはＰＷＭコンパレータＣｐｗｍの非反転入力端子に印加される。なお、抵抗Ｒ１，Ｒ３およびキャパシタＣ２は、誤差増幅器ＥＲＲＡＭＰのゲインを決定するとともに位相補償の作用を成し、併せて誤差電圧ＶｅをＰＷＭコンパレータＣｐｗｍの非反転入力端子に印加する誤差電圧印加手段の働きも成している。
【００２４】
位相補償はスイッチングレギュレータ１００の、いわゆる位相遅れ１８０度に対する差分すなわち位相余裕を高めるために行われる。スイッチングレギュレータ１００のループゲインが０ｄｂ（ゲイン１倍）のときの位相がたとえば１２０度であるとすると、位相余裕は、１８０度−１２０度＝６０度として表すことができる。この位相余裕はたとえば４５度以上あれば十分であるとも言われている。また、位相遅れ１８０度のときのゲイン０ｄｂに対するループゲイン差を「ゲイン余裕」と称する。たとえば、位相遅れ１８０度のときのループゲインが−２０ｄｂであるときにはゲイン余裕は２０ｄｂとなる。
【００２５】
誤差電圧Ｖｅの大きさは負荷ＲＬの軽重に応動する。一般的に軽負荷時とは、負荷ＲＬに供給される負荷電流ＩＲＬが定格供給電流に対して少なく、特に負荷電流ＩＲＬがほぼ零である無負荷時も含め供給電流開始付近の領域を指す。一方、重負荷時とは定格供給電流付近の負荷電流の領域を指す。本発明では、こうした定義から逸脱するものではないが、さらに負荷の軽重の定義を明確にするために、第２スイッチングトランジスタＱ２に流れる電流が本来の電流経路とは逆に流れる、いわゆる逆電流が検出されたときの動作状態を軽負荷時として定義する。第２スイッチングトランジスタＱ２の順方向電流を符号ｉ２ｆで、逆方向に流れる逆方向電流を符号ｉ２ｒでそれぞれ示している。
【００２６】
誤差電圧Ｖｅは、負荷ＲＬが比較的重負荷のときには出力端子ＶＯＵＴの出力電圧Ｖｏｕｔは低くなり帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなるので増加する。一方、誤差電圧Ｖｅの大きさは比較的軽負荷のときには出力端子ＶＯＵＴの出力電圧Ｖｏｕｔは高くなり帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなるので増大する。
【００２７】
スロープ電圧Ｖｓｌはスロープ電圧生成回路ＳＬＯＰＥで生成される。スロープ電圧生成回路ＳＬＯＰＥは、クロック信号生成回路ＣＬＫで生成されるクロック信号Ｃｌｋに同期し、図示しない定電流回路、抵抗等で図示しないキャパシタを充放電させることによって三角形状または鋸歯形状の傾斜状の電圧を生成する。
【００２８】
スロープ電圧Ｖｓｌには、第１スイッチングトランジスタＱ１がオンしたときに生じるスイッチング出力信号Ｖｓｗの変化量がスイッチング電圧帰還用トランジスタＱ４および抵抗Ｒ２を介して重畳される。スイッチング出力信号Ｖｓｗの大きさは第１スイッチングトランジスタＱ１がオンしたときのオン抵抗値に応動する。すなわち、第１スイッチングトランジスタＱ１のオン抵抗が高いときにはスイッチング出力信号Ｖｓｗの振幅は小さくなる。さらに第１スイッチングトランジスタＱ１に流れる電流が大きくなるにつれスイッチング出力信号Ｖｓｗの振幅は小さくなる。したがって、スイッチング出力信号Ｖｓｗの変化量をスロープ電圧Ｖｓｌに帰還、加算させることによって、第１スイッチングトランジスタＱ１に流れる電流を検出し、その大きさをＰＷＭコンパレータＣｐｗｍに帰還している。してみれば、図１に示したスイッチングレギュレータ１００は電流モード形式であると言える。
【００２９】
スロープ比較電圧Ｖｓｌｅは、スロープ電圧Ｖｓｌにモニタリング電圧Ｖｓｗｅが抵抗Ｒ４を介して重畳された信号である。モニタリング電圧Ｖｓｗｅは、スイッチング出力信号Ｖｓｗをスイッチング出力帰還トランジスタＱ４のドレインＤに取り出した電圧である。モニタリング電圧Ｖｓｗｅは抵抗Ｒ２を介してＰＷＭコンパレータＣｐｗｍの反転入力端子に印加される。
【００３０】
ＰＷＭコンパレータＣｐｗｍの反転入力端子には、スロープ電圧Ｖｓｌにスイッチング出力信号Ｖｓｗのモニタリング電圧Ｖｓｗｅが重畳されたスロープ比較電圧Ｖｓｌｅが印加される。ＰＷＭコンパレータＣｐｗｍの非反転入力端子には誤差電圧Ｖｅが印加される。ＰＷＭコンパレータＣｐｗｍでは、誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも高いときにはＰＷＭ出力信号Ｓｐｗｎのパルス幅は広がるように、逆の場合すなわち誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも低いときにはＰＷＭ出力信号Ｓｐｗｍのパルス幅が狭くなるようにそれぞれ調整される。ＰＷＭ出力信号ＳｐｗｍはドライバＤＲＶに印加される。
【００３１】
ＰＷＭコンパレータＣｐｗｍの非反転入力端子および反転入力端子の電圧の大きさは、抵抗Ｒ１，Ｒ３の抵抗値および電源端子ＶＣＣの電源電圧Ｖｃｃの大きさに基づき決定される。
【００３２】
ＰＷＭコンパレータＣｐｗｍでは、誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも高いときにはＰＷＭ出力信号Ｓｐｗｎのパルス幅は広がるように、逆の場合、すなわち誤差電圧Ｖｅがスロープ電圧Ｖｓｅｌよりも低いときにはＰＷＭ出力信号Ｓｐｗｍのパルス幅が狭くなるようにそれぞれ調整される。すなわち、比較的重負荷時のときはＰＷＭ出力信号Ｓｐｗｍのパルス幅は広くなり、比較的軽負荷時ではそのパルス幅は狭くなる。
【００３３】
ドライバＤＲＶは、第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２をそれぞれ駆動する第１駆動パルスｓｑ１および第２駆動パルスｓｑ２を生成する。すなわち、ドライバＤＲＶは、クロック信号生成回路ＣＬＫで生成されたクロック信号Ｃｌｋと、ＰＷＭコンパレータＣｐｗｍから出力されたＰＷＭ出力信号Ｓｐｗｍに基づきデューティ比が調整された第１駆動パルスｓｑ１、第２駆動パルスｓｑ２を生成する。
【００３４】
第１駆動パルスｓｑ１および第２駆動パルスｓｑ２はそれぞれ第１スイッチングトランジスタＱ１および第２スイッチングトランジスタＱ２を相補的にオンオフさせる極性に設定される。たとえば、第１スイッチングトランジスタＱ１がＰＭＯＳトランジスタであり、第２スイッチングトランジスタＱ２がＮＭＯＳトランジスタであるときには、第１駆動パルスｓｑ１および第２駆動パルスｓｑ２は同じ極性に設定される。
【００３５】
なお、ドライバＤＲＶには第１駆動パルスｓｑ１および第２駆動パルスｓｑ２を生成するために図示しないフリップフロップや、デッドタイム生成回路などを内蔵するのが一般的である。デッドタイム生成回路はこの種のスイッチングレギュレータにはよく採用される。すなわち、第１スイッチングトランジスタＱ１と第２スイッチングトランジスタＱ２が同時にオンしない区間、すなわち両トランジスタが同時にオフする期間を設けることが少なくない。
【００３６】
周波数検出回路ＦＤは本発明の特徴の１つとして用意されている。周波数検出回路ＦＤの詳細は後述するが、ここで回路構成を端的に述べるならば、周波数検出回路ＦＤはカウンタおよび論理回路の組合せで構成される。周波数検出回路ＦＤにはクロック信号ＣｌｋおよびＰＷＭ出力信号Ｓｐｗｍが入力される。ＰＷＭ出力信号Ｓｐｗｍの１周期でのクロック信号の数が周波数検出回路ＦＤでカウントされ、そのカウント結果が周波数に換算される。ＰＷＭ出力信号Ｓｐｗｍの周波数は回路構成上、スイッチング出力端子ＶＳＷに出力されるスイッチング出力信号Ｖｓｗの周波数に等しい。したがって、ＰＷＭ出力信号Ｓｐｗｍの１周期におけるクロック信号Ｃｌｋの数をカウントするならばスイッチングレギュレータ１００の動作時の周波数を把握することができる。たとえばクロック信号Ｃｌｋの周波数がたとえば５００ｋＨｚに設定されたとき、ＰＷＭ出力信号Ｓｐｗｍの１周期の間にたとえば５つのクロック信号がカウントされたときには、スイッチングレギュレータ１００のその時点での作動周波数は１００ｋＨｚということになる。
【００３７】
周波数検出回路ＦＤの出力には周波数検出信号Ｓｄｉｓが出力される。周波数検出信号Ｓｄｉｓは、ＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍが可聴帯域の周波数以上の場合、たとえば、ＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍが５０ｋＨｚ以上の場合にはたとえば、ローレベルになるように設定され、それよりも低い場合にはハイレベルになるようにそれぞれ設定される。
【００３８】
放電回路ＤＣは、周波数検出回路ＦＤから出力される周波数検出信号Ｓｄｉｓのローレベルまたはハイレベルに応動する。放電回路ＤＣは、放電用トランジスタＱ５および放電用抵抗Ｒ６で構成されている。
【００３９】
重負荷時には放電回路ＤＣが動作しないようにするために、周波数検出信号Ｓｄｉｓはたとえばローレベルとなるように設定される。なお重負荷時において周波数検出信号Ｓｄｉｓをローレベルに設定するかハイレベルに設定するかは、設計事項の１つであり、その後段の回路構成に応じて決定される。本発明の一実施の形態では放電回路ＤＣを、放電用トランジスタＱ５と放電用抵抗Ｒ６の比較的シンプルな回路構成とし、かつ、周波数検出信号Ｓｄｉｓを直接ｎチャンネルＭＯＳトランジスタで構成した放電用トランジスタＱ５のゲートに印加するようにしたので、重負荷時には、放電用トランジスタＱ５がオンしないように周波数検出信号Ｓｄｉｓはローレベルに設定される。当然のことではあるが放電用トランジスタＱ５がオフであるときには放電用抵抗Ｒ６を介して接地電位ＧＮＤに向かって放電電流ｉｄは側路されない。なお放電電流ｉｄは負荷ＲＬに流れる負荷電流ＩＲＬの一部であるとみることができる。
【００４０】
軽負荷時には周波数検出信号Ｓｄｉｓの極性は重負荷時とは反転し、たとえばハイレベルとなるように設定され、放電回路ＤＣが作動するように設定される。放電用トランジスタＱ５をたとえば、ｎチャンネルＭＯＳトランジスタで構成することによって、周波数検出信号Ｓｄｉｓがハイレベルのときに放電回路ＤＣを作動状態に置くことができる。放電回路ＤＣが作動状態に置かれると、放電用トランジスタＱ５がオンとなるので、放電電流ｉｄはインダクタＬおよびキャパシタＣ１側から放電用抵抗Ｒ６を介して接地電位ＧＮＤ側に向かって流れる。言い換えると、負荷電流ＩＲＬの一部とみなされる放電電流ｉｄは無負荷時には接地電位ＧＮＤ側に側路される。これによって、キャパシタＣ１からの放電周期は短くなり、スイッチング出力信号Ｖｓｗのスイッチング周波数は、放電回路ＤＣが作動する前のそれよりも高くなり可聴帯域の周波数から逸脱させることができる。なお、スイッチング出力信号Ｖｓｗは、帰還電圧Ｖｆｂはスイッチング出力帰還トランジスタＱ４、抵抗Ｒ２を介して、ＰＷＭコンパレータＣｐｗｍの反転入力端子に印加されているので、ＰＷＭ出力信号Ｓｐｗｍの周波数を検知することで、スイッチング出力信号Ｖｓｗの周波数を検知することができる。なおスイッチングレギュレータ１００が作動しているときの周波数はＰＷＭ出力信号Ｓｐｗｍで検知せずに直接スイッチング出力信号Ｖｓｗの周波数を検知するようにしてもよい。
【００４１】
逆電流検出回路ＺＣは、逆電流検出トランジスタＱ３および第２スイッチングトランジスタＱ２に流れる逆電流を検出するために用意されている。逆電流検出トランジスタＱ３および第２スイッチングトランジスタＱ２を共にたとえばｎチャンネル型ＭＯＳトランジスタで構成し、これら両者トランジスタのドレインＤおよびゲートＧを共通接続するならば両者トランジスタは同期してオンオフする。逆電流検出トランジスタＱ３は、第２スイッチングトランジスタＱ２の正規の電流ｉ２ｆの方向とは逆の逆電流ｉ２ｒが流れた状態を検出する。第２スイッチングトランジスタＱ２に逆電流ｉ２ｒが流れたとき逆電流検出トランジスタＱ３には電流ｉ３ｒが流れる。
【００４２】
軽負荷時すなわち、第２スイッチングトランジスタＱ２に逆電流ｉ２ｒが流れたとき、逆電流検出トランジスタＱ３のドレインＤの電位は接地電位ＧＮＤよりも高くなり、逆電流検出トランジスタＱ３はオフからオンに遷移する。
【００４３】
逆電流検出回路ＺＣは、逆電流検出トランジスタＱ３のオンオフに応動する。逆電流検出トランジスタＱ３が逆電流ｉ２ｒの流れを検出すると、その検出した出力を逆電流検出回路ＺＣに伝達する。伝達された信号によって逆電流検出回路ＺＣの非反転入力端子の電位は接地電位ＧＮＤよりも高くなるので、逆電流検出回路ＺＣの出力信号である逆流検出信号Ｚｃはローレベルからハイレベルに遷移する。すなわち、逆電流検出回路ＺＣの逆電流検出信号Ｚｃは、重負荷時はローレベルであり、軽負荷時すなわち、逆電流検出トランジスタＱ３がオンしたときにはハイレベルとなる。なお逆電流検出信号Ｚｃの極性をハイレベルにするかローレベルにするかの選択は設計事項の１つである。
【００４４】
逆電流検出信号Ｚｃは、第２スイッチングトランジスタＱ２のオンオフを制御する。逆電流検出信号Ｚｃがハイレベルすなわち軽負荷時になると、図示はしないが第２スイッチングトランジスタＱ２は第１スイッチングトランジスタＱ１がオンするまでの期間オフ状態にラッチする回路部がドライバＤＲＶに内蔵されている。第２スイッチングトランジスタＱ２がオフ状態にラッチされると、逆電流ｉ２ｒの電流経路は遮断される。
【００４５】
図２は図１に示した本発明にかかるスイッチングレギュレータ１００の主なノードの信号波形のタイミングチャートを示す。図２（ａ）〜図２（ｆ）は重負荷時の信号波形を、図２（ｇ），（ｈ）は、重負荷時および軽負荷時の両者の信号波形をそれぞれ示す。以下、図１を参照しながら図２について簡単に説明する。
【００４６】
図２（ａ）は、クロック信号生成回路ＣＬＫで生成されるクロック信号Ｃｌｋを示す。ドライバＤＲＶの回路動作はクロック信号Ｃｌｋに同期され、かつスイッチングレギュレータ１００全体もクロック信号Ｃｌｋに同期して作動する。クロック信号Ｃｌｋの周波数はたとえば２００ｋＨｚ〜６ＭＨｚに選ばれる。
【００４７】
図２（ｂ）は、第１駆動パルスＳｑ１、第２駆動パルスＳｑ２を示し、これらの駆動パルスＳｑ１，Ｓｑ２は、それぞれ第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２のゲートＧに入力され、これらのトランジスタを相補的にオンオフさせる。駆動パルスＳｑ１，Ｓｑ２はクロック信号Ｃｌｋに同期しドライバＤＲＶから出力される。第１スイッチングトランジスタＱ１がたとえばｐ型ＭＯＳトランジスタで、第２スイッチングトランジスタＱ２がたとえばｎ型ＭＯＳトランジスタであるとき、駆動パルスＳｑ１，Ｓｑ２は同じ極性に設定される。
【００４８】
図２（ｃ）は、スイッチング出力端子ＶＳＷすなわち第１スイッチングトランジスタＱ１のドレインＤと第２スイッチングトランジスタＱ２のドレインＤに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは、駆動パルスＳｑ１，Ｓｑ２の極性とは反転されたものになる。重負荷時ではスイッチング出力信号Ｖｓｗはクロック信号Ｃｌｋと同じ周期となる。
【００４９】
図２（ｄ）は、インダクタＬに流れるインダクタ電流ＩＬを示す。インダクタ電流ＩＬは、重負荷時にはスイッチング出力信号Ｖｓｗに同期したほぼ三角波形状を示す。
【００５０】
図２（ｅ）は、誤差増幅器ＥＲＲＡＭＰの出力である誤差電圧Ｖｅ、ＰＷＭコンパレータＣｐｗｍの反転入力端子に印加されるスロープ比較電圧Ｖｓｌｅ、およびスイッチング出力帰還トランジスタＱ４のドレインＤに出力されるモニタリング電圧Ｖｓｗｅを模式的にそれぞれ示す。
【００５１】
図２（ｆ）は、ＰＷＭコンパレータＣｐｗｍから出力されるＰＷＭ出力信号Ｓｐｗｍを示す。ＰＷＭ出力信号Ｓｐｗｍは、ＰＷＭコンパレータＣｐｗｍで、誤差電圧Ｖｅとスロープ比較電圧Ｖｓｌｅとの比較結果信号である。ＰＷＭ出力信号Ｓｐｗｍのパルス幅Ｗｐｗｍは負荷の軽重によって調整される。
【００５２】
図２（ｇ）は、逆電流検出回路ＺＣから出力される逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、軽負荷時すなわち第２スイッチングトランジスタＱ２に逆電流ｉ２ｒが流れた場合にはハイレベルＨｉとなり、そうでない場合すなわち重負荷時の場合にはローレベルＬｏとなるように設定されている。なお本発明の一実施の形態では過電流検出信号ＺｃがハイレベルＨｉである場合には、第２スイッチングトランジスタＱ２がオフ状態にラッチされるよう第２駆動パルスＳｑ２が制御される回路部をドライバＤＲＶに内蔵している。
【００５３】
図２（ｈ）は、周波数検出回路ＦＤから出力される周波数検出信号Ｓｄｉｓを示す。周波数検出信号Ｓｄｉｓの電位レベルは、負荷ＲＬの軽重に応じてハイレベルＨｉまたはローレベルＬｏに設定される。本発明の一実施の形態では、重負荷時の場合のそれはローレベルＬｏであり、軽負荷時の場合のそれはハイレベルＨｉとなるよう設定される。なお、周波数検出信号Ｓｄｉｓの極性は放電回路ＤＣを構成する回路構成に基づき設定される。本発明では、周波数検出信号Ｓｄｉｓが印加される放電用トランジスタＱ５をｎチャンネルトランジスタで構成し、かつ、周波数検出信号Ｓｄｉｓがハイレベルのときに放電用抵抗Ｒ６に放電電流ｉｄが流れるような回路構成を採用したので、周波数検出信号Ｓｄｉｓの極性は軽負荷時にハイレベルになるように設定している。なお、周波数検出回路ＦＤにおいても逆電流検出回路ＺＣと同様に負荷ＲＬの軽重の判定を行うことになるが、本発明の一実施の形態では周波数検出回路ＦＤは逆電流検出回路ＺＣからの逆電流検出信号Ｚｃに基づき、軽負荷時と重負荷時の検知精度を高めるために用意されている。換言すれば、たとえば重負荷時が所定の時間継続したときに初めて重負荷時と判定するようにしている。なお、周波数検出回路ＦＤの具体的な回路構成については後述する。
【００５４】
図３は軽負荷時における図１の主なノードの信号波形のタイミングチャートを示す。図３（ａ）はスイッチング出力端子ＶＳＷに出力されるスイッチング出力信号Ｖｓｗを示す。スイッチング出力信号Ｖｓｗは、時刻ｔ１〜ｔ２までが最も高いレベルとなり、時刻ｔ２から時刻ｔ３までが接地電位ＧＮＤである０Ｖボルトよりも低いマイナスの電位に置かれる。時刻ｔ３〜ｔ４までは中間レベルＭｉとなり、時刻ｔ４〜時刻ｔ５までが再度最も高いレベルに置かれる。時刻ｔ３〜ｔ４の期間は第１スイッチングトランジスタＱ１および第２スイッチングトランジスタＱ２はオフに置かれる。
【００５５】
図３（ｂ）は、逆電流検出回路ＺＣの逆電流検出信号Ｚｃを示す。逆電流検出信号Ｚｃは、時刻ｔ１〜ｔ３まではローレベルＬｏであり、時刻ｔ３〜ｔ４までがハイレベルＨｉで、時刻ｔ４〜ｔ６までがローレベルＬｏであることを示す。逆電流検出信号ＺｃがローレベルＬｏであるということは、逆電流検出回路ＺＣが作動していない状態すなわち第２スイッチングトランジスタＱ２には通常の電流である電流ｉ２ｆが流れ、逆電流ｉ２ｒが流れていないときである。逆電流検出信号ＺｃがハイレベルＨｉであるとき、すなわち時刻ｔ３〜ｔ４までが逆電流検出回路ＺＣが作動している期間である。
【００５６】
図３（ｃ）、（ｄ）はそれぞれ第１駆動パルスＳｑ１、第２駆動パルスＳｑ２を示す。第１駆動パルスＳｑ１は、時刻ｔ１〜時刻ｔ２および時刻ｔ４〜ｔ５の期間がローレベルＬｏであり、時刻ｔ２〜ｔ４までがハイレベルＨｉに置かれる。第２駆動パルスＳｑ２は、時刻ｔ２〜ｔ３および時刻ｔ５〜ｔ６の期間がハイレベルＨｉであり、時刻ｔ１〜ｔ２および時刻ｔ３〜ｔ５までがローレベルＬｏに置かれる。
【００５７】
図３全体を一見すると、スイッチング出力信号Ｖｓｗは、第１駆動パルスＳｑ１がローレベルＬｏのときにハイレベルＨｉとなり、第２駆動パルスＳｑ２がハイレベルＨｉのときには０Ｖよりも低いマイナスレベルになっていることが分かる。そして、第１駆動パルスＳｑ１がハイレベルＨｉであり、かつ、第２駆動パルスＳｑ２がローレベルＬｏのときの時刻ｔ３〜ｔ４の期間は中間レベルＭｉになることが分かる。さらに、時刻ｔ３〜ｔ４までの期間すなわち逆電流検出信号ＺｃがハイレベルＨｉの期間にスイッチング出力信号Ｖｓｗは中間レベルＭｉに置かれていることが分かる。時刻ｔ３〜ｔ４までの期間は、第１スイッチングトランジスタＱ１および第２スイッチングトランジスタＱ２が共にオフ状態に置かれる状態である。したがって、時刻ｔ３〜ｔ４までの期間ではスイッチング出力端子ＶＳＷはハイインピーダンス状態に置かれる。
【００５８】
図３からさらに言えることはつぎのとおりである。すなわち、時刻ｔ３〜ｔ６における逆電流検出信号Ｚｃの遷移状態から分かるように、逆電流検出信号Ｚｃは時刻ｔ３〜ｔ４まではハイレベルＨｉすなわち軽負荷状態を検出した状態ではあるが、スイッチング出力信号ＶｓｗがハイレベルＨｉの期間である時刻ｔ４〜ｔ５では逆電流検出回路ＺＣはオン状態からオフ状態となり、いわゆる軽負荷検知状態が一端リセットされるということである。そのリセット期間は第２スイッチングトランジスタＱ２を制御する第２駆動パルスＳｑ２がハイレベルＨｉを持続するまで継続される。
【００５９】
図４は本発明にかかる周波数検出回路ＦＤの一実施の形態を示す。周波数検出回路ＦＤは、いわゆるカウンタ回路と称されるものである。本発明に用いるカウンタはよく知られたＤフリップフロップを複数段で構成したものである。周波数検出回路ＦＤは、大きく分けると３つの回路部で構成される。１つの回路部は第１カウンタ回路ＦＤ１であり、フリップフロップＦＦ１〜ＦＦ３で構成される。２つの回路部は第２カウンタ回路ＦＤ２であり、フリップフロップＦＦ４〜ＦＦ６およびインバータＩＮＶ１で構成される。３つの回路部はインバータＩＮＶ２と否定論理積回路ＮＡＮＤで構成される論理回路部ＦＤ３である。なお、本発明において否定論理積回路ＮＡＮＤは必須の構成要件ではない。たとえば、否定論理積演算を行うために否定論理積回路ＮＡＮＤを用いずに否定論理和回路ＮＯＲだけ用いて構成できることは自明のことである。また当業者であれば、本書での否定論理積回路ＮＡＮＤと同等な回路機能を得るために否定論理積回路ＮＡＮＤの他に論理積回路ＡＮＤ、論理和回路ＯＲ、否定論理和回路ＮＯＲ、否定回路ＮＯＴ（インバータ）などの論理回路を種々組合せて論理演算を行うことは容易なことである。またインバータＩＮＶ１，ＩＮＶ２は信号極性を反転させるために用意したものであって、必須の構成要件ではなく、また否定論理積回路ＮＡＮＤは論理積回路（ＡＮＤ）で構成してもよい。
【００６０】
放電回路ＤＣを作動させるか或いはさせないかの設定は、周波数検出回路ＦＤの回路構成で決定される。すなわち、クロック信号ＣｌｋをカウントするフリップフロップＦＦ１〜ＦＦ３の段数および、ＰＷＭ出力信号ＳｐｗｍをカウントするフリップフロップＦＦ４〜ＦＦ６の段数に委ねられる。これらの段数を増やせば増やすほど放電回路ＤＣを作動させる周波数は低くすることができる。フリップフロップＦＦ１〜ＦＦ３およびフリップフロップＦＦ４〜ＦＦ６の段数の設定はクロック信号Ｃｌｋの周波数によっても変わってくる。たとえば、クロック信号Ｃｌｋの周波数が高くなればなるほど可聴帯域との差は広がるのでフリップフロップの段数は増えることになる。
【００６１】
第１カウンタ回路ＦＤ１を構成するフリップフロップＦＦ１の入力端子ＣＫにはクロック信号Ｃｌｋが印加される。第１カウンタ回路ＦＤ１は所定期間におけるクロック信号Ｃｌｋの数をカウントし、カウントした数に基づきスイッチング出力信号Ｖｓｗの周波数を把握する。ここで所定期間とは具体的にはＰＷＭ出力信号Ｓｐｗｍの周期を指している。ＰＷＭ出力信号Ｓｐｗｍは図１に示したスイッチング出力信号Ｖｓｗの周期と同じであるので、ＰＷＭ出力信号Ｓｐｗｍのたとえば１周期でのクロック信号Ｃｌｋの数をカウントすることでスイッチング出力信号Ｖｓｗの周期すなわち周波数を把握することができ、その周波数と可聴帯域の周波数との差を知ることができる。
【００６２】
第２カウンタ回路ＦＤ２は、フリップフロップＦＦ４〜ＦＦ６で構成される。第２カウンタ回路ＦＤ２のフリップフロップＦＦ４，ＦＦ５はＰＷＭ出力信号Ｓｐｗｍを分周し、フリップフロップＦＦ６は、その分周した信号をラッチするために用意される。第２カウンタ回路ＦＤ２を設けた主旨は、第１カウンタ回路ＦＤ１の論理演算を的確に行うためである。仮に第２カウンタ回路ＦＤ２を設けないとすると、第１カウンタ回路ＦＤ１でのクロック信号Ｃｌｋのカウント動作およびＰＷＭ出力信号Ｓｐｗｍが入力されるタイミングによって否定論理積回路ＮＡＮＤで行われる論理演算が切り替わってしまうという不具合が生じる。また、第２カウンタ回路ＦＤ２を構成するフリップフロップＦＦ４，ＦＦ５の段数は第１カウンタ回路ＦＤ１のフリップフロップＦＦ１，ＦＦ２の段数と合わせている。これは、否定論理積回路ＮＡＮＤから出力される周波数検出信号ＳｄｉｓがたとえばハイレベルＨｉからローレベルＬｏに解除されたときにＰＷＭ出力信号Ｓｐｗｍの周波数がずれるのを防止するためである。
【００６３】
図５は、スイッチングレギュレータ１００が重負荷で作動しているとき、すなわち放電回路ＤＣが作動していないときの、図４に示した周波数検出回路ＦＤにおける主なノードの信号波形のタイミングチャートである。以下、図４および図１を参照して図５について簡単に説明する。
【００６４】
図５（ａ）は、クロック信号Ｃｌｋを示す。周期Ｔｃｋを有するクロック信号Ｃｌｋは、周波数検出回路ＦＤを構成するフリップフロップＦＦ１の入力端子ＣＫに印加される。
【００６５】
図５（ｂ）は、ＰＷＭコンパレータＣｐｗｍから出力されるＰＷＭ出力信号Ｓｐｗｍ１を示す。重負荷時では、ＰＷＭ出力信号Ｓｐｗｍ１はクロック信号Ｃｌｋが到来するごとにローレベルＬｏからハイレベルＨｉに遷移し、クロック信号Ｃｌｋの周期Ｔｃｋと同じ長さである周期Ｔｐｗｍ１を有する。
【００６６】
図５（ｃ）は、図４に示した周波数検出回路ＦＤのフリップフロップＦＦ３から出力されるクロックカウント信号Ｃｆｒｅ１を示す。クロックカウント信号Ｃｆｒｅ１は重負荷時には、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ１のタイミングに関わらず常にローレベルＬｏとなる。
【００６７】
図５（ｄ）は、周波数検出回路ＦＤのフリップフロップＦＦ６から出力されるＰＷＭ出力信号Ｓｐｗｍ１の数をカウントするＰＷＭカウント信号Ｓｐ１を示す。ＰＷＭカウント信号Ｓｐ１は重負荷時には、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ１のタイミングに関わらず常にハイレベルＨｉとなる。
【００６８】
図５（ｅ）は、周波数検出回路ＦＤの否定論理積回路ＮＡＮＤから出力される周波数検出信号Ｓｄｉｓ１を示す。周波数検出信号Ｓｄｉｓ１は、重負荷時には、クロックカウント信号Ｃｆｒｅ１の反転信号とＰＷＭカウント信号Ｓｐ１とが論理積演算され、その演算結果が反転された出力信号として出力される。したがって、周波数検出信号Ｓｄｉｓ１は、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ１のタイミングに関わらず常にローレベルＬｏとなる。
【００６９】
周波数検出信号Ｓｄｉｓ１は、図1に示した放電用トランジスタＱ５のゲートＧに印加される。ｎチャンネル型ＭＯＳトランジスタで構成された放電用トランジスタＱ５は、周波数検出信号Ｓｄｉｓ１がローレベルＬｏであるときはオフであり、ハイレベルＨｉであるときはオンとなる。したがって、重負荷時においては、放電用トランジスタＱ５はオフに置かれるので、放電用トランジスタＱ５および放電用抵抗Ｒ６で構成された放電回路ＤＣは作動しないことになる。
【００７０】
図６は、スイッチングレギュレータ１００の作動状態が軽負荷の範疇ではあるが、どちらかというと重負荷に近い状態であるため放電回路ＤＣが作動に至っていない状態を説明するタイミングチャートである。以下、図１、図４および図５を参照して図６について説明する。
【００７１】
図６（ａ）は、クロック信号Ｃｌｋを示す。クロック信号Ｃｌｋの周期Ｔｃｋは、負荷ＲＬの軽重に関わらず常に一定である。クロック信号Ｃｌｋは、周波数検出回路ＦＤを構成するフリップフロップＦＦ１の入力端子ＣＫに印加される。クロック信号Ｃｌｋには説明の便宜上、クロック信号番号ｎ１〜ｎ７を付した。クロック信号番号ｎ１〜ｎ７を用いた説明は後述する。
【００７２】
図６（ｂ）は、ＰＷＭコンパレータＣｐｗｍから出力されるＰＷＭ出力信号Ｓｐｗｍ２を示す。軽負荷時では、ＰＷＭ出力信号Ｓｐｗｍ２の周期Ｔｐｗｍ２はクロック信号Ｃｌｋの周期Ｔｃｋとの大きさ（長さ）とは違ってくる。軽負荷時になると、ＰＷＭ出力信号Ｓｐｗｍ２の周期Ｔｐｗｍ２は、図５に示した重負荷時の周期Ｔｐｗｍ１よりは大きく（長く）なる。すなわち軽負荷時は、スイッチングレギュレータ１００が作動する周波数は、重負荷時よりは低くなる。図６（ｂ）には説明の便宜上、模式的にＰＷＭ出力信号Ｓｐｗｍ２の周期Ｔｐｗｍ２の大きさ（長さ）がクロック信号Ｃｌｋの周期Ｔｃｋのほぼ３倍であるものを示している。
【００７３】
図６（ｃ）は、図４に示した周波数検出回路ＦＤのフリップフロップＦＦ３から出力されるクロックカウント信号Ｃｆｒｅ２を示す。クロックカウント信号Ｃｆｒｅ２は軽負荷ではあるが、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ２のタイミングに関わらず常にローレベルＬｏとなる。軽負荷時でもあるのにクロックカウント信号Ｃｆｒｅ２はなぜローレベルＬｏに設定されるのか、その理由は図４に示した周波数検出回路ＦＤの回路構成に関わってくる。端的にいうと、図４に示した周波数検出回路ＦＤは、ＰＷＭ出力信号Ｓｐｗｍ２の周波数がクロック信号Ｃｌｋの4倍の数をカウントし、このカウント数４個を基準とし、それ以下であれば、ＰＷＭ出力信号Ｓｐｗｍ２の周波数は十分に高いとし、それ以下であるときにはＰＷＭ出力信号Ｓｐｗｍ２の周波数は可聴帯域に近づいているか、または可聴帯域に突入していると判定し、放電回路ＤＣを作動させるようにしているからである。
【００７４】
ここで再度、図６（ａ），（ｂ），（ｃ）に着目する。図６（ａ）で、クロック信号Ｃｌｋにはクロック信号番号ｎ１〜ｎ７を付し、さらにクロック信号番号ｎ１，ｎ４およびｎ７のポジティブエッジすなわちローレベルＬｏからハイレベルＨｉに遷移するタイミングにはそれぞれ時刻ｔ２，ｔ４およびｔ６を示した。図６（ｂ）で、ネガティブエッジすなわちハイレベルＨｉからローレベルＬｏに遷移するタイミングでそれぞれ時刻ｔ１，ｔ３およびｔ５を付している。ここで、ＰＷＭ出力信号Ｓｐｗｍ２の周期Ｔｐｗｍ２の期間すなわち時刻ｔ１〜ｔ３の期間でのクロック信号ｃｌｋは、クロック信号番号ｎ１，ｎ２，ｎ３の３個であることが分かる。また、時刻ｔ３〜ｔ５の期間におけるクロック信号ｃｌｋはクロック信号番号ｎ４，ｎ５，ｎ６の３個であることも分かる。
【００７５】
図６（ｂ）において時刻ｔ１，ｔ３およびｔ５は、ＰＷＭ出力信号Ｓｐｗｍ２のネガティブエッジのタイミングを示す。これらの時刻で、周波数検出回路ＦＤを構成するフリップフロップＦＦ１〜ＦＦ３がリセットされる。したがって、時刻ｔ１から時刻ｔ３までに存在するクロック信号番号ｎ１，ｎ２およびｎ３がカウントの対象となり、クロック信号番号ｎ４は、時刻ｔ１から時刻ｔ３までのカウント対象外となり、時刻ｔ３から時刻ｔ５までのカウント対象となる。いずれにしても図４に示す回路構成下ではクロック信号Ｃｌｋのカウントを４個までカウントし、４個を数えたらカウントがリセットされ、カウント動作は振り出しに戻るで、図６（ａ），（ｂ）に示すようにＰＷＭ出力信号Ｓｐｗｍ２の１周期内に存在するクロック信号の数が３個以下の場合には第１カウンタ回路ＦＤ１は図６（ｃ）に示すように重負荷時と同じローレベルＬｏのクロックカウント信号Ｃｆｒｅ２を出力する。
【００７６】
図６（ｄ）は、図４に示した周波数検出回路ＦＤのフリップフロップＦＦ６から出力されるＰＷＭ出力信号Ｓｐｗｍ２の数をカウントするＰＷＭカウント信号Ｓｐ２を示す。ＰＷＭカウント信号Ｓｐは軽負荷ではあるが、図５（ｄ）に示した重負荷時と同様にハイレベルＨｉとなる。
【００７７】
図６（ｅ）は、周波数検出回路ＦＤの否定論理積回路ＮＡＮＤから出力される周波数検出信号Ｓｄｉｓ２を示す。周波数検出信号Ｓｄｉｓ２は、クロックカウント信号Ｃｆｒｅの反転信号とＰＷＭカウント信号Ｓｐとが論理積演算され、その演算結果が反転された信号である。したがって、周波数検出信号Ｓｄｉｓ２は、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ２のタイミングに関わらず常にローレベルＬｏとなる。この状態は図５（ｅ）に示した重負荷時と同じである。
【００７８】
周波数検出信号Ｓｄｉｓ２は、図1に示した放電用トランジスタＱ５のゲートＧに印加される。ｎチャンネル型ＭＯＳトランジスタで構成される放電用トランジスタＱ５は、周波数検出信号Ｓｄｉｓ２がローレベルＬｏであるときはオフであり、ハイレベルＨｉであるときはオンとなる。したがって、軽負荷時の範疇ではあっても、周波数検出回路ＦＤは、ＰＷＭ出力信号Ｓｐｗｍの周波数が可聴帯域の周波数よりは十分に高いと判定することになり、放電用トランジスタＱ５はオフに置かれ、放電回路ＤＣは作動しないように設定されている。
【００７９】
図７は、スイッチングレギュレータ１００が軽負荷時であり、かつ放電回路ＤＣが作動した場合の周波数検出回路ＦＤにおける主なノードの信号波形のタイミングチャートである。以下、図１、図４および図５を参照して図７について簡単に説明する。
【００８０】
図７（ａ）は、クロック信号Ｃｌｋを示す。クロック信号Ｃｌｋの周期Ｔｃｋは、負荷ＲＬの軽重に関わらず常に一定である。クロック信号Ｃｌｋは周波数検出回路ＦＤを構成するフリップフロップＦＦ１の入力端子ＣＫに印加される。
【００８１】
図７（ｂ）は、ＰＷＭコンパレータＣｐｗｍから出力されるＰＷＭ出力信号Ｓｐｗｍ３を示す。軽負荷時では、ＰＷＭ出力信号Ｓｐｗｍ３の周期Ｔｐｗｍ３はクロック信号Ｃｌｋの周期Ｔｃｋの大きさとは大きく違ってくる。軽負荷時になると、ＰＷＭ出力信号Ｓｐｗｍ３の周期Ｔｐｗｍ３は重負荷時の周期Ｔｐｗｍ１（図５参照）よりは大きく（長く）なる。すなわち、スイッチングレギュレータ１００が作動する周波数は、重負荷時より低くなる。図７（ｂ）には、模式的にＰＷＭ出力信号Ｓｐｗｍ３の周期Ｔｐｗｍ３の大きさ（長さ）がクロック信号Ｃｌｋの周期Ｔｃｋのほぼ５倍であるものを示している。なお、本発明の一実施の形態で周期Ｔｐｗｍ３を周期Ｔｃｋの５倍として説明するのは、図４に示した第１カウンタ回路ＦＤ１および第２カウンタ回路ＦＤ２の分周比を１／４に設定しているからであり、５倍という数値は分周比の逆数よりも少し大きい数値であるからである。
【００８２】
図７（ｃ）は、周波数検出回路ＦＤのフリップフロップＦＦ３から出力されるクロックカウント信号Ｃｆｒｅ３を示す。クロックカウント信号Ｃｆｒｅ３は軽負荷で、かつ、ＰＷＭ出力信号Ｓｐｗｍ３の周期Ｔｓｐｗｍ３がクロック信号Ｃｌｋの周期Ｔｃｋよりも所定以上大きい場合には、ＰＷＭ出力信号Ｓｐｗｍ３とクロック信号Ｃｌｋとのタイミングによって決まる期間でハイレベルＨｉを出力するように周波数検出回路ＦＤの回路構成が成されている。周波数検出回路ＦＤは、ＰＷＭ出力信号Ｓｐｗｍ３の周波数がクロック信号Ｃｌｋの4倍の数をカウントし、このカウント数４個を基準し、それ以下であれば、ＰＷＭ出力信号Ｓｐｗｍ３の周波数は十分に高いとし、それ以下であるときにはＰＷＭ出力信号Ｓｐｗｍ３の周波数は可聴帯域に近づいているか、または可聴帯域に突入していると判定し放電回路ＤＣを作動させることになる。
【００８３】
ここで再度、図７（ａ），（ｂ），（ｃ）に着目する。図７（ａ）で、クロック信号Ｃｌｋにはクロック信号番号ｎ１１〜ｎ２１を付し、さらにクロック信号番号ｎ１５およびｎ２０のポジティブエッジすなわちローレベルＬｏからハイレベルＨｉに遷移するタイミングにはそれぞれ時刻ｔ１３およびｔ１５を付している。図７（ｂ）で、ネガティブエッジすなわちハイレベルＨｉからローレベルＬｏに遷移するタイミングにはそれぞれ時刻ｔ１１，ｔ１４およびｔ１６を付している。ここで、ＰＷＭ出力信号Ｓｐｗｍ３の周期Ｔｐｗｍ３の期間すなわち時刻ｔ１１〜ｔ１４の期間でのクロック信号Ｃｌｋは、クロック信号番号ｎ１１，ｎ１２，ｎ１３，ｎ１４およびｎ１５の５個であることを示す。また、時刻ｔ１４〜ｔ１６の期間におけるクロック信号Ｃｌｋはクロック信号番号ｎ１６，ｎ１７，ｎ１８，ｎ１９およびｎ２０の５個であることも分かる。
【００８４】
時刻ｔ１１，ｔ１４およびｔ１６は、ＰＷＭ出力信号Ｓｐｗｍ３のネガティブエッジのタイミングを示す。これらの時刻で、周波数検出回路ＦＤを構成するフリップフロップＦＦ１〜ＦＦ３がリセットされる。したがって、時刻ｔ１１から時刻ｔ１４までに存在するクロック信号番号ｎ１１〜ｎ１５がカウントの対象となり、クロック信号番号ｎ１６は、時刻ｔ１１から時刻ｔ１４までのカウント対象外となり、時刻ｔ１４から時刻ｔ１６までのカウント対象となる。いずれにしても図４に示した回路構成下すなわちクロック信号Ｃｌｋを４個までカウントし、４個を数えたらカウントがリセットされ、カウント動作が振り出しに戻る回路構成下では、図７に示すようにＰＷＭ出力信号Ｓｐｗｍ３の１周期内に存在するクロック信号の数が４個以上の場合には周波数検出回路ＦＤは、放電回路ＤＣが作動させるための周波数検出信号Ｓｄｉｓを放電用トランジスタＱ５のゲートＧに出力する。したがって、図７に示すように負荷ＲＬが軽負荷であり、周波数検出回路ＦＤがＰＷＭ出力信号Ｓｐｗｍ３の周波数ｆｓｐｗｍが所定の大きさまで低下したと判定されたときには周波数検出信号Ｓｄｉｓ３は所定期間ハイレベルＨｉとなる信号を出力する。
【００８５】
図７（ｄ）は、図４に示した周波数検出回路ＦＤのフリップフロップＦＦ６から出力されるＰＷＭ出力信号Ｓｐｗｍ３の数をカウントするＰＷＭカウント信号Ｓｐ３を示す。ＰＷＭカウント信号Ｓｐ３は軽負荷である場合には、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ３のタイミングに関わらず常にローレベルＬｏとなる。
【００８６】
図７（ｅ）は、図４に示した周波数検出回路ＦＤの否定論理積回路ＮＡＮＤから出力される周波数検出信号Ｓｄｉｓ３を示す。周波数検出信号Ｓｄｉｓ３は、軽負荷時ではある場合には、クロックカウント信号Ｃｆｒｅ３の反転信号とＰＷＭカウント信号Ｓｐ３とが論理積演算され、その演算結果が反転された出力信号として出力される。したがって、周波数検出信号Ｓｄｉｓ３は、クロック信号ＣｌｋまたはＰＷＭ出力信号Ｓｐｗｍ３のタイミングに関わらず常にハイレベルＨｉとなる。
【００８７】
周波数検出信号Ｓｄｉｓ３は、図1に示した放電用トランジスタＱ５のゲートＧに印加される。ｎチャンネル型ＭＯＳトランジスタで構成された放電用トランジスタＱ５は、周波数検出信号Ｓｄｉｓ３がハイレベルＨｉであるときはオンとなり、ローレベルＬｏであるときはオフとなる。したがって、周波数検出回路ＦＤが、ＰＷＭ出力信号Ｓｐｗｍ３の周波数が可聴帯域の周波数に近づいているかまたは可聴帯域の範囲であると判定したときには、放電用トランジスタＱ５および放電用抵抗Ｒ６で構成された放電回路ＤＣが作動する。
【００８８】
図８は、放電回路ＤＣが作動状態に置かれたときのシミュレーション結果を示す。横軸は負荷ＲＬに流れる負荷電流ＩＲＬを、縦軸はＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍをそれぞれ示す。放電用抵抗Ｒ６をたとえば１００Ωとし、負荷電流ＩＲＬを軽負荷時であると見られる２０ｍＡ以下をプロットしてみると、放電回路ＤＣを未採用の場合には負荷電流ＩＲＬが１０ｍＡ，２０ｍＡのときのＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍはそれぞれ１２０ｋＨｚ，２４０ｋＨｚ程度であった。負荷電流ＩＲＬが１０ｍＡのときの周波数１２０ｋＨｚは可聴帯域に突入しているとは言い難いが、負荷電流ＩＲＬがさらに小さくなるにつれて可聴帯域とされる周波数である３０ｋＨｚに突入することが推測できる。
【００８９】
一方、放電回路ＤＣを設け、これを作動させた場合には負荷電流ＩＲＬが１０ｍＡ，２０ｍＡのときのＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍはそれぞれ２００ｋＨｚ，２７５ｋＨｚ程度であった。負荷電流ＩＲＬがゼロまたはそれに近づいたとしてもＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍを１００ｋＨｚ以上に維持できることが分かった。
【００９０】
なお、ＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍは放電回路ＤＣを構成する放電用抵抗Ｒ６および放電用トランジスタＱ５のオン抵抗に左右される。放電用抵抗Ｒ６は小さければ小さいほどＰＷＭ出力信号Ｓｐｗｍの周波数ｆｓｐｗｍは可聴帯域の周波数から離れた領域に設定することができる。しかし、放電用抵抗Ｒ６を小さくすると、放電回路ＤＣが作動したときの消費電流が増えるので実際の設定にあたっては、これらを考慮して放電用抵抗Ｒ６および放電用トランジスタＱ５のサイズを決めるとよい。
【００９１】
図９は本発明にかかる別のスイッチングレギュレータ１００Ａを示す。図１のスイッチングレギュレータ１００は、スイッチング出力帰還トランジスタＱ４および抵抗Ｒ２を備えているが、スイッチングレギュレータ１００Ａはこれらの回路素子を備えていないことで異なる。図１に示したスイッチングレギュレータ１００はいわゆる電流モード形式であり、図９に示したものは電圧モード形式である。このためスイッチング出力帰還トランジスタＱ４および抵抗Ｒ２を設けていない。これらの回路素子以外については、スイッチングレギュレータ１００Ａは図１に備えた回路素子をすべて備える。図９に示した電圧モード形式のスイッチングレギュレータ１００Ａにおいても、本発明にかかる周波数検出回路ＦＤ、放電回路ＤＣおよび逆電流検出回路ＺＣを採用することで図１の電流モード形式のスイッチングレギュレータと同じ効果を奏する。
【産業上の利用可能性】
【００９２】
以上説明したように、本発明のスイッチングレギュレータは軽負荷時の可聴帯域のノイズ発生を比較的簡便な回路で抑制することができるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００９３】
１００，１００Ａ  スイッチングレギュレータ
ＡＮＤ  論理積回路
Ｃ１，Ｃ２  キャパシタ
ＣＬＫ  クロック信号生成回路
ｃｌｋ  クロック信号
Ｃｐｗｍ  ＰＷＭコンパレータ
ＤＣ  放電回路
ＤＲＶ  ドライバ
ＥＲＲＡＭＰ  誤差増幅器
ＦＤ  周波数検出回路
ＦＤ１  第１カウンタ回路
ＦＤ２  第２カウンタ回路
ＦＤ３  論理回路部
ＦＦ１〜ＦＦ６  フリップフリップ  
ＩＮＶ１，ＩＮＶ２  インバータ
Ｌ  インダクタ
ＮＡＮＤ  否定論理積回路
Ｑ１  第１スイッチングトランジスタ
Ｑ２  第２スイッチングトランジスタ
Ｑ３  逆電流検出トランジスタ
Ｑ４  スイッチング出力帰還トランジスタ
Ｑ５  放電用トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５  抵抗
Ｒ６  放電用抵抗
ＲＬ  負荷
Ｓｄｉｓ  周波数検出信号
ＳＬＯＰＥ  スロープ電圧生成回路
Ｓｐｗｍ  ＰＷＭ出力信号
Ｖｅ  誤差電圧
ＶＩＮ  入力端子
Ｖｉｎ  入力電圧
ＶＯＵＴ  出力端子
Ｖｏｕｔ  出力電圧
Ｖｓｌ  スロープ電圧
Ｖｓｌｅ  スロープ比較電圧
Ｖｓｗｅ  モニタリング電圧
ＶＳＷ  スイッチング出力端子
Ｖｓｗ  スイッチング出力信号
Ｖｒｅｆ  基準電圧
ＺＣ  逆電流検出回路
Ｚｃ  逆電流検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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