(57)【要約】【課題】レーテンシおよび同期解除タイミングをチャネル間で一致させる。【解決手段】それぞれ異なるクロックで動作可能な複数のチャネルを備え、各チャネルから受信回路に送信データを送信する送信回路であって、複数のチャネルにおける各々のクロックに基づいて、互いに同期した同一周波数の同期信号をチャネル毎に生成する同期信号生成回路を備え、各々のチャネルは、チャネル毎に定められた第１クロックに同期したデジタル信号と、同期信号とを、チャネル毎に定められた第２クロックに同期させて出力するＦＩＦＯと、ＦＩＦＯが出力するデジタル信号を第２クロックに応じて信号処理して出力するコントロールインターフェースと、コントロールインターフェースが出力する信号を受信回路に送信する送信部とを有し、各チャネルのコントロールインターフェースはＦＩＦＯが出力する同期信号に応じてデジタル信号に対する信号処理を開始する送信回路を提供する。【選択図】図９
2015122574.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なるクロックで動作可能な複数のチャネルを備え、それぞれのチャネルから受信回路に送信データを送信する送信回路であって、
前記複数のチャネルにおけるそれぞれのクロックに基づいて、互いに同期した同一周波数の同期信号をチャネル毎に生成する同期信号生成回路を備え、
それぞれの前記チャネルは、
チャネル毎に定められた第１クロックに同期したデジタル信号と、前記同期信号とを、チャネル毎に定められた第２クロックに同期させて出力するＦＩＦＯと、
前記ＦＩＦＯが出力するデジタル信号を、前記第２クロックに応じて信号処理して出力するコントロールインターフェースと、
前記コントロールインターフェースが出力する信号を、前記受信回路に送信する送信部と
を有し、
各チャネルの前記コントロールインターフェースは、前記ＦＩＦＯが出力する前記同期信号に応じて、前記デジタル信号に対する信号処理を開始する送信回路。
【請求項２】
前記同期信号生成回路は、複数の前記第１クロックの最小周期のＰ倍（Ｐは自然数）の周期を有する前記同期信号を生成する
請求項１に記載の送信回路。
【請求項３】
前記受信回路がそれぞれのチャネルに対して同期が取れた場合に出力する同期確認信号をチャネル毎に受信し、全てのチャネルについて前記同期確認信号を受信した場合に、結合同期信号を出力する同期結合部を更に備え、
各チャネルの前記コントロールインターフェースは、前記結合同期信号を受信していることを条件として、前記ＦＩＦＯが出力する前記同期信号に応じて、前記デジタル信号に対する信号処理を開始する
請求項２に記載の送信回路。
【請求項４】
前記同期信号生成回路は、前記結合同期信号を受信した場合に、前記デジタル信号および前記同期信号を前記ＦＩＦＯに書き込ませる書き込みイネーブル信号を、それぞれの前記ＦＩＦＯに出力する
請求項３に記載の送信回路。
【請求項５】
前記同期信号生成回路は、各チャネルにおける書き込みイネーブル信号と前記同期信号との位相差が、各チャネルにおける前記第１クロックの１周期以下となる範囲で、前記同期信号の直前に各チャネルの前記書き込みイネーブル信号を出力する
請求項４に記載の送信回路。
【請求項６】
それぞれ異なるクロックで動作可能な複数のチャネルを備え、それぞれのチャネルから受信回路に送信データを送信する送信回路であって、
前記複数のチャネルにおけるそれぞれのクロックに基づいて、互いに同期した同一周波数の同期信号をチャネル毎に生成する同期信号生成回路を備え、
それぞれの前記チャネルは、
チャネル毎に定められた第１クロックに同期したデジタル信号を、チャネル毎に定められた第２クロックに応じて信号処理して出力するコントロールインターフェースと、
前記コントロールインターフェースが出力する信号を前記受信回路に送信する送信部と
を有し、
各チャネルの前記コントロールインターフェースは、前記同期信号に応じて前記デジタル信号に対する信号処理を開始する送信回路。
【請求項７】
前記同期信号生成回路は、複数の前記第１クロックの最小周期のＰ倍（Ｐは自然数）の周期を有する前記同期信号を生成する
請求項６に記載の送信回路。
【請求項８】
請求項１から７のいずれか一項に記載の送信回路および受信回路を備える送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送信回路および送受信回路に関する。特に高速シリアライザとコントロールインターフェースとを用いた送信回路に関する。
【０００２】
一般に、無線基地局用途のＡＤ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡＤ変換器には、パイプライン型ＡＤ変換器が用いられることが多い。また一般に、無線基地局用途においては、出力ビット数が多いＡＤ変換器がパラレルに設けられる。各ＡＤ変換器にはデジタル信号を出力する信号線が設けられる。それゆえ、複数のＡＤ変換器に対応して、複数の信号線が存在する。ここで、ＡＤ変換器における信号線の本数を削減する手法として、高速シリアルインターフェースが用いられる。（例えば特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許２００４/０１０３４４０号公報
【０００３】
高速シリアルインターフェースの標準規格としては、米国の標準化団体ＪＥＤＥＣ  ＳＯＬＩＤ  ＳＴＡＴＥ  ＴＥＣＨＮＯＬＯＧＹ  ＡＳＳＯＣＩＡＴＩＯＮによるＪＥＳＤ２０４Ｂなどが挙げられる。高速Ａ／Ｄ変換器用のシリアルインターフェースとして、上記ＪＥＳＤ２０４Ｂがよく用いられている。ＪＥＳＤ２０４Ｂの信号レートの最大値は、１レーンあたり３１２．５Ｍｂｐｓから１２．５Ｇｂｐｓまでサポートされている。レーンとは、シリアライザ差動信号出力線の一対を１レーンとした単位である。
【０００４】
図１は、一般的な送受信回路３００を示す図である。送受信回路３００は、送信回路１００および受信回路２００を有する。なお、図１ではレーン数Ｌが２の例を示しているが、Ｌは任意の自然数であってよい。送信回路１００は、一般的に複数のＡＤ変換器を有する回路である。受信回路２００は、一般的にロジックデバイスで構成される回路である。
【０００５】
送信回路１００には、受信回路２００から同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎが入力される。送信回路１００は、複数のＡＤ変換器から出力されるデジタル信号を、一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎならびに他の一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎで表されるシリアルデータに変換する。送信回路１００は、受信回路２００へ当該シリアルデータを出力する。一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎをレーン０の信号と呼び、他の一対の差動信号ＤＯ２ＰおよびＤＯ１Ｎをレーン１の信号と呼ぶ。送信回路１００は、レーン０およびレーン１を介してシリアルデータを受信回路２００へ送信する。
【０００６】
送信回路１００は、同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿ＮがＬレベルのときには、受信回路２００と同期を取るために、一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎならびに一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎにそれぞれ同期データＫ２８．５を埋め込む。同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿ＮがＬレベルからＨレベルへ遷移すると、送信回路１００と受信回路２００との同期が完了したことを意味する。その後、送信回路１００は、複数のＡＤ変換器から出力されるデジタル信号を高速シリアルインターフェースの規格フォーマットに変換し、一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎならびに一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎとして受信回路２００へ出力する。
【０００７】
受信回路２００は、シリアルデータである一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎならびに一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎをパラレルデータに変換し、複数のＡＤ変換器から出力されたデジタル信号を復元する。受信回路２００は、送信回路１００との同期を確認するために、送信回路１００へＬレベルの同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎを出力する。つまり、受信回路２００は、送信回路１００に対して同期データＫ２８．５を要求する。受信回路２００は、送信回路１００から出力される一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎならびに一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎに埋め込まれた同期データＫ２８．５を正常に受信すると、同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿ＮをＬレベルからＨレベルに遷移させて送信回路１００へ出力する。その後、受信回路２００は、送信回路１００における複数のＡＤ変換器から出力されるデジタル信号の受信を開始する。
【０００８】
図２は、従来例１としての送信回路１００を示す図である。送信回路１００は、第１のチャネル１０、第２のチャネル２０、クロックインターフェース（ＣＬＫＩＦ）３０、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）３４、および、ＳＹＮＣコンバイン３６を備える。第１のチャネル１０は、複数のＡＤ変換器としてのＡＤ変換部１２、コントロールインターフェース１４およびシリアライザ１６を有する。第２のチャネル２０も同様に、ＡＤ変換部２２、コントロールインターフェース２４およびシリアライザ２６を有する。
【０００９】
ＡＤ変換部１２は、並列にＭ個接続されたＡＤ変換器を有する。なお、Ｍは任意の自然数である。ＡＤ変換部１２のそれぞれのＡＤ変換器には、アナログ入力信号ＡＩＮＰが入力される。ＡＤ変換部１２のそれぞれのＡＤ変換器は、アナログ信号ＡＩＮＰをデジタル信号ＡＤＰに変換する。ＡＤ変換部２２もＡＤ変換部１２同様に、並列にＭ個接続されたＡＤ変換器を有する。ＡＤ変換部２２にはアナログ入力信号ＡＩＮＰが入力され、ＡＤ変換部２２はアナログ信号ＡＩＮＰをデジタル信号ＡＤＰに変換する。
【００１０】
ＡＤ変換部１２は、デジタル信号ＡＤＰをコントロールインターフェース１４に出力する。ＡＤ変換部２２も同様に、デジタル信号ＡＤＳをコントロールインターフェース２４に出力する。なお、複数のＡＤ変換器のそれぞれはＮビットのデジタル信号を出力する。それゆえ、デジタル信号ＡＤＰおよびＡＤＳは、それぞれＮビットの信号がＭ個並列になったデジタル信号である。当該並列なデジタル信号は、図２中において太線で示す。
【００１１】
コントロールインターフェース１４は、デジタル信号ＡＤＰを高速シリアルインターフェース規格に準拠したデータフォーマットのデジタル信号ＩＦＯ１に変換する。同様に、コントロールインターフェース２４は、デジタル信号ＡＤＳをデジタル信号ＩＦＯ２に変換する。なお、デジタル信号ＩＦＯ１およびＩＦＯ２は、それぞれＴビットのデジタル信号である。デジタル信号ＩＦＯ１およびデジタル信号ＩＦＯ２は、それぞれシリアライザ１６および２６へ出力される。なお、ＩＦＯ１およびＩＦＯ２も並列なデジタル信号であるので、図２中において太線で示す。
【００１２】
シリアライザ１６は、デジタル信号ＩＦＯ１を一つのレーン用のシリアルデータに変換する。そして、シリアライザ１６は、レーン０を通じて、一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎを出力する。同様に、シリアライザ２は、デジタル信号ＩＦＯ２をシリアルデータに変換し、レーン１を通じて、一対の差動信号ＤＯ２ＰおよびＤＯ２Ｎを出力する。
【００１３】
シリアライザ１６から出力される一対の差動信号ＤＯ１ＰおよびＤＯ１Ｎは、標準規格ＪＥＳＤ２０４Ｂ等で定められた振幅、立ち上がり時間、および、立下り時間等に準じた信号である。上記一対の差動信号は、一般的なＣＭＯＳレベルの出力信号に比べ、小振幅である。また、差動信号であるので、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）が低減される。したがって、低消費電力にて、高速動作が実現される。
【００１４】
ＳＹＮＣコンバイン３６には、各レーン用の同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎが受信回路２００から入力される。ＳＹＮＣコンバイン３６は、同期信確認号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎを結合した信号を、各レーンのコントロールインターフェース１４および２４に出力する。具体的には、ＳＹＮＣコンバイン３６は、同期信確認号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎの論理積信号をコントロールインターフェース１４および２４に出力する。チャネル間の同期が行われる場合には、双方のチャネルにおいて同期が解除された時点、すなわち同期信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿ＮがともにＨレベルになった時点で、コントロールインターフェース１４および２４の同期が解除される。
【００１５】
クロックインターフェース３０は、ＡＤ変換部１２および２２のクロック信号ＣＫＰ、ならびに、ＰＬＬ３４の基準クロックとしてのクロック信号ＣＫＰを生成する。当該クロック信号ＣＫＰは、送信回路１００における基準クロックとなる。
【００１６】
ＰＬＬ３４は、クロック信号ＣＫＰを基にフィードバック制御を加えて、入力信号と出力信号の位相を同期させる。これにより、ＰＬＬ３４は、クロック信号ＣＫＰを任意の整数倍の周波数に逓倍した信号を作る。例えばＰＬＬ３４は、ＣＫＰの周波数をＦ倍したクロック信号ＩＦＣＫ、および、ＣＫＰの周波数をＦ×（Ｔ／２）倍したクロック信号ＳＣＫを生成する。ＰＬＬ３４は、クロック信号ＩＦＣＫをコントロールインターフェース１４および２４へ出力し、クロック信号ＳＣＫをシリアライザ１６および２６へ出力する。
【００１７】
上記Ｆは、後述するように、コントロールインターフェース１４および２４で用いられるオクテットデータのフレーム数である。Ｔは、先述したように、シリアライザ１６および２６から出力されるＩＦＯ１およびＩＦＯ２のビット数である。上述のＪＥＳＤ２０４Ｂの規格では、通常、Ｔは１０である。なお、シリアライザ１６および２６に入力されるクロック信号ＳＣＫの周波数をｆ＿ＳＣＫとし、コントロールインターフェース１４および２４に入力されるクロック信号ＩＦＣＫの周波数をｆ＿ＩＦＣＫとすると、両者の関係は、以下の数１で表される。
【００１８】
【数１】
2015122574.tif 000003
【００１９】
クロックインターフェース３０のクロック信号ＣＫＰを基にして、１つのＰＬＬ３４によりクロック信号ＩＦＣＫおよびＳＣＫは生成されるので、ＡＤ変換部１２および２４、コントロールインターフェース１４および２４、ならびに、シリアライザ１６および２６のクロック信号は全て同期の関係となる。これにより、ＳＹＮＣコンバイン３６から出力される結合同期信号により送信回路１００と受信回路２００との同期が解除されるタイミングは、各チャネルで同一のタイミングとなる。よって、チャネル間における同期が実現される。
【００２０】
図３は、コントロールインターフェース１４を示す図である。コントロールインターフェース１４は、フレームｔｏオクテットマッピング部１４２、スクランブラ１４４、キャラクタ置換部１４６、初期レーンアライメント部１４５、コントローラ１４０、セレクタ１４７およびビット変換部１４８を有する。各ブロックは、ＰＬＬ３４からコントロールインターフェース１４に入力されるクロック信号ＩＦＣＫ１で動作する。なお、上述のように図３中の太線は並列なデジタル信号であることを示す。また、コントローラ１４０の詳細については図４において述べる。
【００２１】
コントローラ１４０は、図４において述べるステート信号をセレクタ１４７に出力する。またコントローラ１４０は、フレームｔｏオクテットマッピング部１４２の動作に用いるオクテットフレーム単位で動作するオクテットカウンタ、および、初期レーンアライメント部１４５の動作に用いるマルチフレーム単位で動作するマルチフレームカウンタも有する。なお、マルチフレームとはフレームデータを複数個単位でグループ化したものであり、上記マルチフレームカウンタの上限値はＫ(フレーム数をマルチフレームの数で除した値)で表される。このような制御方法は、ＪＥＳＤ２０４Ｂの規格に定められた手法である。
【００２２】
フレームｔｏオクテットマッピング部１４２は、ＡＤ変換部１２から出力されるデジタル信号ＡＤＰを８ビット単位のオクテットデータでグループ化し、マッピングする。例えば、ＡＤ変換部１２の出力ビット数が１２ビット（Ｎ＝１２）であり、ＡＤ変換部１２が４個並列に設けられている（Ｍ＝４）場合には、フレームｔｏオクテットマッピング部１４２は、４８ビット（１２ビット×４個）を６つ（４８ビット／８ビット）にグループ化し、マッピングする。当該６がＦの値となる（Ｆ＝６（オクテット／フレーム））。
【００２３】
ＡＤ変換部１２のクロック信号ＣＫＰの周波数ｆ＿ＣＫＰと、コントロールインターフェース１４のクロック信号ＩＦＣＫの周波数ｆ＿ＩＦＣＫとの関係は、上記Ｆを用いて以下の数２で表される。
【００２４】
【数２】
2015122574.tif 000004
【００２５】
なお、ＡＤ変換部１２の出力ビット数が１２ビット（Ｎ＝１２）であるが、出力ビット数を１６ビットと見なしてマッピングをしてもよい。つまり、各ＡＤ変換部１２を１６ビット単位で割り振り、Ｆ＝（１６×４）ビット／８ビット＝８（オクテット／フレーム）でマッピングしてもよい。この場合、空いている４ビット（＝１６ビット−１２ビット）には、コントロールビットを埋め込むこともできる。
【００２６】
スクランブラ１４４には、フレームｔｏオクテットマッピング部１４２のオクテットデータが入力される。スクランブラ１４４は、入力されるオクテットデータ間の順序を撹拌し、同じデータのパターンが繰り返さないようにする。これにより、特定周波数にエネルギーのピークが集中しないようにする。スクランブラ１４４は、攪拌したオクテットデータをキャラクタ置換部１４６に出力する。
【００２７】
キャラクタ置換部１４６は、スクランブラ１４４から出力された信号において同じデータが連続する場合に、当該連続するデータの一部を同期データに置き換える。当該置き換えを行うことにより、定期的に同期データを埋め込まれる。当該同期データは受信回路２００により監視されるので、定期的に送信回路１００と受信回路２００との同期を確認することができる。キャラクタ置換部１４６の出力はセレクタ１４７の第1の入力端子に接続される。
【００２８】
初期レーンアライメント部１４５は、マルチフレーム単位で動作する。例えば、マルチフレームは、オクテットデータのフレームを１フレームとしてよい。初期レーンアライメント部１４５は、マルチフレームにおける最初および最後のオクテットデータに同期データを埋め込む。当該同期データを基に、受信回路２００において、同期が解除された状態である初期レーンアライメント状態（Ｉｎｉｔｉａｌ  Ｌａｎｅ  Ａｌｉｇｎｍｅｎｔ状態、以下ＩＬＡ状態と略記する）とＡＤ変換部１２のデータを出力する状態（ＤＡＴＡ＿ＥＮＣ状態）との状態遷移の境界位置を認識することができる。初期レーンアライメント部１４５の出力端子はセレクタ１４７の第２の入力端子に接続される。
【００２９】
セレクタ１４７は、図４において述べるコントローラ１４０のステート信号に従い、初期レーンアライメント部１４５およびキャラクタ置換部１４６のいずれか一方の出力を、ビット変換部１４８に出力する。セレクタ１４７は、コントローラ１４０から図４において述べるＳＹＮＣ状態またはＤＡＴＡ＿ＥＮＣ状態のステート信号が入力されるときには、第1の入力端子からの入力を出力する。一方、セレクタ１４７は、コントローラ１４０から図４において述べるＩＬＡ状態のステート信号が入力されるときには、第２入力端子からの入力を出力する。
【００３０】
ビット変換部１４８には、セレクタ１４７の出力信号が入力される。ビット変換部１４８は、８ビット（オクテット）データを１０ビットデータに拡張し、符号化を行う８ｂ１０ｂ変換部であってよい。またビット変換部１４８は、シリアルデータ転送に用いられる手法によりデータの中にクロックを埋め込むことで、データとクロックとの転送を同じ配線で行うことがきる。ビット変換部１４８では、どのようなデータであっても、０状態または１状態の期間が５ビット以上続かないようにデータの変換をする。そのため、シリアライザ１６の差動信号のＡＣ（Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔ）結合が可能となる。ビット変換部１４８の出力信号ＩＦＯ１はシリアライザ１６に出力される。
【００３１】
コントロールインターフェース２４は、コントロールインターフェース１４と同様の構成である。ただし、コントロールインターフェース１４との相違点は、コントローラ１４０にＳＹＮＣ２＿Ｎが入力され、フレームｔｏオクテットマッピング部１４２にＡＤＳが入力され、かつ、ビット変換部１４８からシリアライザ２６に出力信号ＩＦＯ２を出力するという点である。
【００３２】
図４は、コントローラ１４０のステートマシン概念図を示す図である。同期状態（ＳＹＮＣ状態）とは、送信回路１００と受信回路２００との同期をとるべく、送信回路１００がＫ２８．５データを受信回路２００に送信し、受信回路２００が送信回路１００へＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎを送信しているコントローラ１４０の状態である。初期レーンアライメント状態（ＩＬＡ状態）とは、送信回路１００と受信回路２００との同期が完了した後からデータ出力を行うまでの中間状態を示す、コントローラ１４０の状態である。データ出力状態(ＤＡＴＡ＿ＥＮＣ状態)とは、ＩＬＡ状態の後に、送信回路１００から受信回路２００へＡＤＰまたはＡＤＳのデータを出力しているコントローラ１４０の状態である。
【００３３】
コントローラ１４０には、ＳＹＮＣコンバイン３６から同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎの結合同期信号が入力される。コントローラ１４０は、ＳＹＮＣ状態またはＤＡＴＡ＿ＥＮＣ状態である場合には、フレームｔｏオクテットマッピング部１４２を制御して、セレクタ１４７の第１入力端子への入力を出力する。また、コントローラ１４０は、ＩＬＡ状態である場合には、初期レーンアライメント部１４５を制御して、セレクタ１４７の第２入力端子への入力を出力する。
【００３４】
ここで、コントローラ１４０はＳＹＮＣ状態にあるとする。この場合に、コントローラ１４０がＳＹＮＣコンバイン３６からＬレベルの結合同期信号（ＳＹＮＣ１＿ＮまたはＳＹＮＣ２＿ＮがＬレベルである場合の結合同期信号）を受け取ると、コントローラ１４０は同期データＫ２８．５をデータに埋め込み受信回路２００へ出力するようコントロールインターフェース１４を制御する。これは、図４のｓｙｎｃ＿ｒｅｑｕｅｓｔ＿ｔｘに相当する。これにより、ＳＹＮＣ状態が維持される。ＳＹＮＣ状態においては、送信回路１００と受信回路２００との同期が完了していない。
【００３５】
一方、ＳＹＮＣ状態において、コントローラ１４０が、ＳＹＮＣコンバイン３６からＨレベルの結合同期信号（ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿ＮがともにＨである場合の結合同期信号）を受け取ると、ＳＹＮＣ状態が解除される。結合同期信号がＨレベルであることは送信回路１００と受信回路２００との同期が完了したことを意味する。同期が完了すると、コントローラ１４０はＩＬＡ状態に遷移する。ＳＹＮＣ状態の解除は、図４におけるｓｙｎｃ＿ｒｅｑｕｅｓｔ＿ｔｘの反転信号に相当する。なお、図４においてエクスクラメーションマークは信号の反転を意味する。
【００３６】
初期レーンアライメントが完了するまでは、コントローラ１４０はＩＬＡ状態を継続する。このときコントローラ１４０は、ＳＹＮＣ状態または後述のＤＡＴＡ＿ＥＮＣ状態には遷移しない。ＩＬＡ状態の継続は、図４におけるｌａｎｅ＿ｓｅｑ＿ｅｎｄの反転信号に相当する。
【００３７】
ＩＬＡ状態の制御時間が完了すると、コントローラ１４０はＤＡＴＡ＿ＥＮＣ状態に遷移する。ＤＡＴＡ＿ＥＮＣ状態への遷移は、図４のｌａｎｅ＿ｓｅｑ＿ｅｎｄに相当する。データ出力が完了するまでは、ＤＡＴＡ＿ＥＮＣ状態が継続し、ＳＹＮＣ状態には遷移しない。ＤＡＴＡ＿ＥＮＣ状態の継続は、図４におけるｓｙｎｃ＿ｒｅｑｕｅｓｔ＿ｔｘの反転信号に相当する。なお、ＩＬＡ状態またはＤＡＴＡ＿ＥＮＣ状態において同期が解除されると、ＳＹＮＣ状態に遷移する。これは、図４におけるＩＬＡ状態およびＤＡＴＡ＿ＥＮＣ状態からＳＹＮＣ状態へ移るｓｙｎｃ＿ｒｅｑｕｅｓｔ＿ｔｘに相当する。各チャネルの同期解除のタイミングは、ＳＹＮＣコンバイン３６から出力される結合同期信号により一意に決まるので、チャネル間の同期が実現される。
【００３８】
図５は、送信回路１００の同期解除時のタイミングチャートを示す図である。矢印方向は時間を表す。ＡＤＰおよびＡＤＳの黒塗り部分は特定のデータの位置を示す。また、ＩＦＯ１およびＩＦＯ２の黒塗り部分は、ＡＤＰおよびＡＤＳの黒塗り部分にそれぞれ対応する。ＩＬＡ＿ＣＯＵＮＴ１およびＩＬＡ＿ＣＯＵＮＴ２は、コントローラ１４０がフレームｔｏオクテットマッピング部１４２の動作に用いるオクテットカウンタである。コントローラ１４０は、オクテットカウンタ＃１〜＃４までカウントし１つのマルチフレームとする。当該１つのマルチフレームの期間がＩＬＡ状態である期間に対応する。なお、Ｋ２８．５はＳＹＮＣ状態に対応し、ＤＡＴＡはＤＡＴＡ＿ＥＮＣ状態に対応する。
【００３９】
図示するように、レーン０の同期確認信号ＳＹＮＣ１＿ＮがＨレベルになるタイミングとレーン１の同期確認信号ＳＹＮＣ２＿ＮがＨレベルになるタイミングとがずれている。しかし、チャネル間で同期確認が取れるタイミングが異なっていても、ＳＹＮＣコンバイン３６により同期確認信号ＳＹＮＣ１＿ＮとＳＹＮＣ２＿Ｎとを結合することにより、各チャネルの同期を同時に解除できる。
【００４０】
また、クロック信号ＣＫＰ、クロック信号ＩＦＣＫおよびクロック信号ＳＣＫは全て同期関係にあるので、チャネル間のクロック信号は全て同期関係にある。これにより、ＩＬＡ状態の開始位置および終了位置、ならびに、ＤＡＴＡ＿ＥＮＣ状態の開始位置はチャネル間で一致する。ＩＦＯ１およびＩＦＯ２のデータ出力タイミングもチャネル間で一致する。
【発明の概要】
【発明が解決しようとする課題】
【００４１】
図６は、従来例２としての、複数のＰＬＬ回路により各チャネルを制御する送信回路１０１を示す図である。従来例１のようにシンプルな送信回路１００の場合には、単一のＰＬＬ３４でクロック信号を管理することができる。しかしながら、従来例２のように、チャネル毎に異なるＰＬＬを用いてフレキシブルな送信回路を実現するためには、チャネル毎に異なるクロックで各チャネルを管理する必要がある。
【００４２】
図６における従来例２の送信回路１０１は、チャネル毎に異なるクロックで動作させるべく、第１のチャネル１０用にＰＬＬ３８を設け、かつ、第２のチャネル２０用にＰＬＬ３９を設ける点において、図２における従来例１の送信回路１００と異なる。また、ＡＤ変換部１２とコントロールインターフェース１４との間にＦＩＦＯ１３を設け、かつ、ＡＤ変換部２２とコントロールインターフェース２４との間にＦＩＦＯ２３を設けた点も異なる。ただし、ＡＤ変換部１２および２２、コントロールインターフェース１４および２４、シリアライザ１６および２６、ならびに、ＳＹＮＣコンバイン３６の構成は、図２の従来例１と同じである。
【００４３】
送信回路１０１は、第１のチャネル１０、第２のチャネル２０、クロックインターフェース（ＣＬＫＩＦ）３０、ＰＬＬ３４、ＳＹＮＣコンバイン３６、ＰＬＬ３８およびＰＬＬ３９を備える。第１のチャネル１０は、複数のＡＤ変換器としてのＡＤ変換部１２、コントロールインターフェース１４およびシリアライザ１６を有する。第２のチャネル２０も同様に、ＡＤ変換部２２、コントロールインターフェース２４およびシリアライザ２６を有する。
【００４４】
クロックインターフェース３０は、ＰＬＬ３４の基準クロックを生成する。ＰＬＬ３４は、当該基準クロックを受けて、クロック信号ＣＫＰおよびＣＫＳを生成する。クロック信号ＣＫＰおよびＣＫＳは同一のＰＬＬで生成されているので、互いに同期の関係にある。クロック信号ＣＫＰは、第１のチャネル１０におけるＡＤ変換部１２、ＦＩＦＯ１３およびＰＬＬ３８に供給される。一方、クロック信号ＣＫＳは、第２のチャネル２０におけるＡＤ変換部２２、ＦＩＦＯ２３およびＰＬＬ３９に供給される。
【００４５】
ＰＬＬ３８は、ＣＫＰの周波数をＦ倍したクロック信号ＩＦＣＫ１、および、ＣＫＰの周波数をＦ×（Ｔ／２）倍したクロック信号ＳＣＫ１を生成する。ＰＬＬ３８は、クロック信号ＩＦＣＫ１をＦＩＦＯ１３およびコントロールインターフェース１４へ出力する。また、ＰＬＬ３８は、クロック信号ＳＣＫ１をシリアライザ１６へ出力する。上述のように、Ｆ（オクテット／フレーム）は、ＡＤ変換部１２の出力ビット数を８ビットで除した値である。Ｔは、ＩＦＯ１のビット数である。
【００４６】
ＰＬＬ３９は、ＣＫＳの周波数をＦ倍したクロック信号ＩＦＣＫ２、および、ＣＫＰの周波数をＦ×（Ｔ／２）倍したクロック信号ＳＣＫ２を生成する。ＰＬＬ３９は、クロック信号ＩＦＣＫ２をＦＩＦＯ２３およびコントロールインターフェース２４へ出力する。またＰＬＬ３９は、クロック信号ＳＣＫ２をシリアライザ２６へ出力する。Ｆ（オクテット／フレーム）は、ＡＤ変換部２２の出力ビット数を８ビットで除した値である。Ｔは、ＩＦＯ２のビット数である。
【００４７】
ＡＤ変換部１２は、デジタル信号ＡＤＰをＦＩＦＯ１３に出力する。また、ＡＤ変換部２２も同様に、デジタル信号ＡＤＳをＦＩＦＯ２３に出力する。
【００４８】
ＦＩＦＯ１３および２３は、互いに非同期なクロックで動作する回路間のデータを受け渡す回路である。例えば、ＦＩＦＯ１３は、ＡＤ変換部１２のクロック信号ＣＫＰとコントロールインターフェース１４のクロック信号ＩＦＣＫ１とが非同期な関係にあっても、ＡＤ変換部１２からコントロールインターフェース１４へデータを受け渡すことができる。ＦＩＦＯ２３も同様に、ＡＤ変換部２２からコントロールインターフェース２４へデータを受け渡す。ＦＩＦＯ１３および２３の構成については、図７においてさらに詳しく述べる。
【００４９】
コントロールインターフェース１４および２４は、デジタル信号ＡＤＰおよびＡＤＳを高速シリアルインターフェース規格に準拠したデータフォーマットのデジタル信号ＩＦＯ１およびＩＦＯ２にそれぞれ変換する。デジタル信号ＩＦＯ１およびデジタル信号ＩＦＯ２は、それぞれシリアライザ１６および２６へ出力される。
【００５０】
なお、ＡＤ変換部１２のクロック信号ＣＫＰの周波数とＡＤ変換部２２のクロック信号ＣＫＳの周波数との関係は、以下の数３で表される。ｆ＿ＣＫＰおよびｆ＿ＣＫＳは、それぞれクロック信号ＣＫＰおよびＣＫＳの周波数である。なお、Ｄは２のべき乗の自然数である。
【００５１】
【数３】
2015122574.tif 000005
【００５２】
また、ＡＤ変換部１２のクロック信号ＣＫＰの周波数とコントロールインターフェース１４のクロック信号ＩＦＣＫ１の周波数との関係は、以下の数４で表される。ここで、ｆ＿ＩＦＣＫ１はクロック信号ＩＦＣＫ１の周波数であり、Ｆ１（オクテット／フレーム）はＡＤ変換部１２から出力される全ビットを８ビットで除した値である。
【００５３】
【数４】
2015122574.tif 000006
【００５４】
さらに、ＡＤ変換部２２のクロック信号ＣＫＳの周波数とコントロールインターフェース２４のクロック信号ＩＦＣＫ２の周波数との関係は、以下の数５で表される。ここで、ｆ＿ＩＦＣＫ２は、クロック信号ＩＦＣＫ２の周波数であり、Ｆ２（オクテット／フレーム）はＡＤ変換部２２から出力される全ビットを８ビットで除した値である。
【００５５】
【数５】
2015122574.tif 000007
【００５６】
またさらに、シリアライザ１６のクロック信号ＳＣＫ１の周波数とコントロールインターフェース１４のクロック信号の周波数ＩＦＣＫ１との関係は、以下の数６で表される。シリアライザ２６のクロック信号ＳＣＫ２の周波数とコントロールインターフェース２４のクロック信号の周波数ＩＦＣＫ２との関係は、以下の数７で表される。ここで、ｆ＿ＳＣＫ１およびｆ＿ＳＣＫ２は、それぞれクロック信号ＳＣＫ１およびＳＣＫ２の周波数である。また、Ｔは、コントロールインターフェース１４および２４の出力信号ＩＦＯ１およびＩＦＯ２のビット数である。
【００５７】
【数６】
2015122574.tif 000008
【００５８】
【数７】
2015122574.tif 000009
【００５９】
図７は、ＦＩＦＯ１３を示す図である。ＦＩＦＯ１３は、メモリ１３０、書込みアドレスカウンタ１３２、ＰＯＰカウンタ１３４、分周器１３６および読出しアドレスカウンタ１３８を有する。
【００６０】
メモリ１３０は、書込みアドレスカウンタ１３２のクロック信号ＣＫＰに同期して、書込みアドレスＷＡＤＲにより管理されるメモリーアレイに書込みデータＡＤＰが書き込まれる。また、メモリ１３０は、読出しアドレスカウンタ１３８のクロック信号に同期して、読出しアドレスＲＡＤＲにより管理されるメモリーアレイからデータＦＯ１が読み出される。なお、読出しアドレスカウンタ１３８のクロック信号は、ＰＬＬ３８から出力されるＩＦＣＫ１を分周器１３６において分周したクロック信号である。
【００６１】
書込みアドレスカウンタ１３２は、書込みイネーブル信号ＷＥＮがＨレベルのときに、クロック信号ＣＫＰのクロック数をカウントアップするカウンタである。書込みアドレスカウンタ１３２は、当該カウントアップした数値を、書込みアドレスＷＡＤＲに対応させる。これにより、書込みイネーブル信号ＷＥＮがＨレベルのときのクロック信号ＣＫＰのクロック数を、書込みアドレスＷＡＤＲで管理されるメモリーアレイのアドレスに対応させる。なお、書込みイネーブル信号ＷＥＮは制御部１３９から書込みアドレスカウンタ１３２およびメモリ１３０に出力される。
【００６２】
ＰＯＰカウンタ１３４は、書込みアドレスカウンタ１３２が予め定められたカウント数をカウントすると、書込みアドレスカウンタ１３２からＨレベルのパルス信号であるＰＯＰ信号を受け取る。例えば、ＰＯＰカウンタ１３４は、書込みアドレスカウンタ１３２がクロック信号ＣＫＰを２だけカウントすると、書込みアドレスカウンタ１３２からＰＯＰ信号を受け取る。
【００６３】
ＰＯＰカウンタ１３４は、当該ＰＯＰ信号をカウントするカウンタである。ＰＯＰカウンタ１３４は、予め定められた数だけＰＯＰ信号をカウントすると、読出しアドレスカウンタ１３８およびメモリ１３０に読出しイネーブル信号ＲＥＮとしてＨレベルの信号を出力する。これにより、書込みイネーブル信号ＷＥＮの立ち上がりタイミングと読出しイネーブル信号ＲＥＮの立ち上がりタイミングとを、クロック信号ＣＫＰの数クロック分だけずらすことができる。一般的には、両者の立ち上がりタイミングは、３クロック以上ずらす。
【００６４】
分周器１３６は、コントロールインターフェース１４のクロック信号ＩＦＣＫ１を分周したクロック信号を出力する。分周器１３６は当該分周したクロックをメモリ１３０および読出しアドレスカウンタ１３８に出力する。なお、当該分周されたクロック信号とクロック信号ＣＫＰの周波数は同一である。
【００６５】
読出しアドレスカウンタ１３８は、読出しイネーブル信号ＲＥＮがＨレベルのときに、分周器１３６から出力されるクロック信号に同期して、当該クロック信号のクロック数をカウントアップするカウンタである。読出しアドレスカウンタ１３８は、当該カウントアップした数値を、読出しアドレスＲＡＤＲに対応させる。これにより、読出しイネーブル信号ＲＥＮがＨレベルである場合に、上述の分周されたクロック信号のクロック数を、読出しアドレスＲＡＤＲで管理されるメモリーアレイのアドレスに対応させる。
【００６６】
書込みイネーブル信号ＷＥＮの立ち上げタイミングと読出しイネーブル信号ＲＥＮの立ち上げタイミングとは数クロック分ずらすので、書込みアドレスＷＡＤＲと読出しアドレスＲＡＤＲの関係は、常に一意に決定することができる。これにより、ＦＩＦＯ１３は、書込みアドレスカウンタ１３２に入力されるクロック信号ＣＫＰと読出しアドレスカウンタ１３８に入力されるクロック信号とが非同期であっても、入出力のデータを同期化することができる。
【００６７】
ＦＩＦＯ２３もＦＩＦＯ１３と同様の構成を有する。ただし、ＦＩＦＯ１３においては、ＡＤＰに代えてＡＤＳがメモリ１３０に入力され、ＣＫＰに代えてＣＫＳがメモリ１３０および書込みアドレスカウンタ１３２に入力され、ＩＦＣＫ１に代えてＩＦＣＫ２が分周器１３６に入力される。さらに、メモリ１３０からはデジタル信号ＦＯ２が出力される。
【００６８】
クロック信号ＩＦＣＫ１を生成するＰＬＬ３８は、クロック信号ＣＫＰを生成するＰＬＬ３４と縦続接続されている。クロック信号ＩＦＣＫ１は、ＰＬＬ３４のクロック信号ＣＫＰを基にＰＬＬ３８において生成される。この場合、クロック信号ＣＫＰとクロック信号ＩＦＣＫ１との位相関係が一意に定まらない。そこで、クロック信号ＣＫＰとクロック信号ＩＦＣＫ１との位相関係を一意に定めるために、ＡＤ変換部１２とコントロールインターフェース１４との間にＦＩＦＯ１３が必要となる。同様の理由により、ＡＤ変換部２２とコントロールインターフェース２４との間にＦＩＦＯ２３が必要となる。しかしながら、ＦＩＦＯ１３および２３のそれぞれにおける非同期同期の影響で、チャネル間のレーテンシが異なるという問題がある。
【００６９】
加えて、各チャネルにおいて異なるクロック信号ＩＦＣＫ１およびＩＦＣＫ２を用いる場合には、コントロールインターフェース１４および２４の間も非同期の関係となる。特に、各チャネルで異なるＦ１およびＦ２(オクテット／フレーム)を使用する場合には、クロック信号ＩＦＣＫ１およびＩＦＣＫ２は異なる。よって、コントロールインターフェース１４および２４は、従来例１のように同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎの結合同期信号を受信したとしても、コントロールインターフェース１４および２４の間で非同期同期が別途必要となる。したがって、同期解除のタイミングがチャネル間で揃わないという問題がある。
【００７０】
従来例２においては、上述の２つの問題により、チャネル間同期が実現できなかった。なお、いずれか一方の問題でも未解決であるとチャネル間同期は実現できない。
【００７１】
図８は、の送信回路１０１における同期解除後のタイミングチャートを示す図である。矢印方向は時間を表す。図５において説明した信号に加えて、ＦＩＦＯ１３の出力であるＦＯ１およびＦＩＦＯ２３の出力であるＦＯ２が追加されている。なお、図８は、Ｄ＝４（クロック信号ＣＫＳの周波数に対するクロック信号ＣＫＰの周波数の比）、かつ、Ｔ＝１０（ＴはＩＦＯ１およびＩＦＯ２の出力ビット数）である場合のタイミングチャートである。
【００７２】
図中の（１）は、ＦＩＦＯ１３および２３のそれぞれにおける非同期同期に起因して生じるずれである。チャネル間において、ＩＦＯ１およびＩＦＯ２の開始位置にずれが生じている。また、図中の（２）は、コントロールインターフェース１４および２４のクロック信号ＩＦＣＫ１およびＩＦＣＫ２が非同期であることに起因して生じるずれである。チャネル間において、ＩＬＡ状態の開始位置、ＩＬＡ状態の終了位置、およびＤＡＴＡ＿ＥＮＣ状態の開始位置にずれが生じている。
【課題を解決するための手段】
【００７３】
本発明の第１の態様においては、それぞれ異なるクロックで動作可能な複数のチャネルを備え、それぞれのチャネルから受信回路に送信データを送信する送信回路であって、複数のチャネルにおけるそれぞれのクロックに基づいて、互いに同期した同一周波数の同期信号をチャネル毎に生成する同期信号生成回路を備え、それぞれのチャネルは、チャネル毎に定められた第１クロックに同期したデジタル信号と、同期信号とを、チャネル毎に定められた第２クロックに同期させて出力するＦＩＦＯと、ＦＩＦＯが出力するデジタル信号を、第２クロックに応じて信号処理して出力するコントロールインターフェースと、コントロールインターフェースが出力する信号を、受信回路に送信する送信部とを有し、各チャネルのコントロールインターフェースは、ＦＩＦＯが出力する同期信号に応じて、デジタル信号に対する信号処理を開始する送信回路を提供する。
【００７４】
本発明の第２の態様においては、それぞれ異なるクロックで動作可能な複数のチャネルを備え、それぞれのチャネルから受信回路に送信データを送信する送信回路であって、複数のチャネルにおけるそれぞれのクロックに基づいて、互いに同期した同一周波数の同期信号をチャネル毎に生成する同期信号生成回路を備え、それぞれのチャネルは、チャネル毎に定められた第１クロックに同期したデジタル信号を、チャネル毎に定められた第２クロックに応じて信号処理して出力するコントロールインターフェースと、コントロールインターフェースが出力する信号を受信回路に送信する送信部とを有し、各チャネルのコントロールインターフェースは、同期信号に応じてデジタル信号に対する信号処理を開始する送信回路を提供する。
【００７５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００７６】
【図１】一般的な送受信回路３００を示す図である。
【図２】従来例１としての送信回路１００を示す図である。
【図３】コントロールインターフェース１４を示す図である。
【図４】コントローラ１４０のステートマシン概念図を示す図である。
【図５】送信回路１００の同期解除時のタイミングチャートを示す図である。
【図６】従来例２としての、複数のＰＬＬ回路により各チャネルを制御する送信回路１０１を示す図である。
【図７】ＦＩＦＯ１３を示す図である。
【図８】送信回路１０１における同期解除後のタイミングチャートを示す図である。
【図９】第１実施形態における送信回路１０２を示す図である。
【図１０】同期信号生成回路４０の動作タイミングチャートを示す図である。
【図１１】送信回路１０２の第１のＦＩＦＯ１３を示す図である。
【図１２】送信回路１０２のコントロールインターフェース１４を示す図である。
【図１３】送信回路１０２の同期解除時のタイミングチャートを示す図である。
【図１４】第２実施形態における送信回路１０３を示す図である。
【図１５】送信回路１０３の同期解除時のタイミングチャートを示す図である。
【発明を実施するための形態】
【００７７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００７８】
（実施形態１）
図９は、第１実施形態における送信回路１０２を示す図である。送信回路１０２は、図１に示す受信回路２００を備える送受信回路３００の一部である。送信回路１０２は、それぞれのチャネルから受信回路２００に送信データを送信する送信回路である。なお、図２および図６と同一の部材には同一の符号を付す。送信回路１０２は、第１のチャネル１０、第２のチャネル２０、クロックインターフェース３０、ＰＬＬ３４、同期結合部としてのＳＹＮＣコンバイン３６、各チャネルにそれぞれ用いられるＰＬＬ３８およびＰＬＬ３９、ならびに、同期信号生成回路（Ｌｏｃａｌ  Ｍｕｌｔｉ  Ｆｒａｍｅ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）４０を備える。
【００７９】
送信回路１０２において、第１のチャネル１０および第２のチャネル２０は、それぞれ異なるクロックで動作可能である。本例では、第１のチャネル１０において定められた第１クロックとしてのクロック信号ＣＫＰ、および、第２のチャネル２０において定められた第１クロックとしてのクロック信号ＣＫＳが用いられる。また、第１のチャネル１０において定められた第２クロックとしてのＩＦＣＫ１、および、第２のチャネル２０において定められた第２クロックとしてのＩＦＣＫ２が用いられる。
【００８０】
クロック信号ＣＫＰは、ＡＤ変換部１２、ＦＩＦＯ１３、ＰＬＬ３８および同期信号生成回路４０に入力される。クロック信号ＣＫＳは、ＡＤ変換部２２、ＦＩＦＯ２３、ＰＬＬ３９および同期信号生成回路４０に入力される。クロック信号ＩＦＣＫ１は、ＦＩＦＯ１３およびコントロールインターフェース１４に入力される。クロック信号ＩＦＣＫ２は、ＦＩＦＯ２３およびコントロールインターフェース２４に入力される。
【００８１】
ＳＹＮＣコンバイン３６は、受信回路２００が第１のチャネル１０および第２のチャネル２０に対して同期が取れた場合に出力する同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎをチャネル毎に受信する。ＳＹＮＣコンバイン３６は、チャネル１０および２０のそれぞれの同期確認信号ＳＹＮＣ１＿ＮおよびＳＹＮＣ２＿Ｎを受信した場合に、同期信号生成回路４０に結合同期信号ＬＭＦＣ＿ＲＥＱを出力する。
【００８２】
同期信号生成回路４０は、チャネル毎に互いに同期した同一周波数の同期信号ＬＭＦＣＰおよびＬＭＦＣＳを生成する。同期信号生成回路４０は、第１のチャネル１０および第２のチャネル２０におけるそれぞれのクロック信号ＣＫＰおよびＣＫＳに基づいて、同期信号ＬＭＦＣＰおよびＬＭＦＣＳをそれぞれ生成する。同期信号ＬＭＦＣＰおよびＬＭＦＣＳの具体的な生成方法については、図１０においてさらに詳しく述べる。
【００８３】
同期信号生成回路４０は、ＳＹＮＣコンバイン３６から結合同期信号ＬＭＦＣ＿ＲＥＱを受信して、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳを生成する。具体的には、同期信号生成回路４０は、結合同期信号ＬＭＦＣ＿ＲＥＱを受信した後、最も直近で同期信号ＬＭＦＣＰおよびＬＭＦＣＳが立ち上がるタイミングにおいて、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳをＬレベルからＨレベルにする。書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳの生成については、図１１の説明も参照されたい。
【００８４】
同期信号生成回路４０は、結合同期信号ＬＭＦＣ＿ＲＥＱを受信した場合に、デジタル信号ＡＤＰおよび同期信号ＬＭＦＣＰをＦＩＦＯ１３に書き込ませる書き込みイネーブル信号ＷＥＮＰを、ＦＩＦＯ１３に出力する。同様に、同期信号生成回路４０は、結合同期信号ＬＭＦＣ＿ＲＥＱを受信した場合に、デジタル信号ＡＤＳおよび同期信号ＬＭＦＣＳをＦＩＦＯ２３に書き込ませる書き込みイネーブル信号ＷＥＮＳを、ＦＩＦＯ１３に出力する。
【００８５】
第１のチャネル１０は、複数のＡＤ変換器としてのＡＤ変換部１２、ＦＩＦＯ１３、コントロールインターフェース１４および送信部としてのシリアライザ１６を有する。第２のチャネル２０も同様に、ＡＤ変換部２２、ＦＩＦＯ２３、コントロールインターフェース２４および送信部としてのシリアライザ２６を有する。
【００８６】
ＦＩＦＯ１３は、クロック信号ＣＫＰに同期したデジタル信号ＡＤＰと、同期信号ＬＭＦＣＰとを、クロック信号ＩＦＣＫ１に同期させて、デジタル信号ＦＯ１およびＬＭＦＣ１として出力する。また、ＦＩＦＯ２３も同様に、クロック信号ＣＫＳに同期したデジタル信号ＡＤＳと、同期信号ＬＭＦＣＳとを、クロック信号ＩＦＣＫ２に同期させて、デジタル信号ＦＯ２およびＬＭＦＣ２として出力する。ＦＩＦＯ１３およびＦＩＦＯ２３には、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳもそれぞれ入力される。なお、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳは、図７において説明した書込みイネーブル信号ＷＥＮと同じ役割の信号である。
【００８７】
コントロールインターフェース１４は、ＦＩＦＯ１３が出力するデジタル信号ＦＯ１を、クロック信号ＩＦＣＫ１に応じて信号処理してシリアライザ１６へ出力する。コントロールインターフェース２４も同様に、ＦＩＦＯ２３が出力するデジタル信号ＦＯ２を、クロック信号ＩＦＣＫ２に応じて信号処理してシリアライザ２６へ出力する。具体的には、コントロールインターフェース１４および２４は、クロック信号ＩＦＣＫ１およびＩＦＣＫ２で動作し、シリアライザ１６および２６へデジタル信号ＦＯ１およびＦＯ２を出力する。コントロールインターフェース１４および２４については、図１２おいてさらに詳しく述べる。シリアライザ１６および２６は、コントロールインターフェース１４および２４がそれぞれ出力するデジタル信号ＦＯ１およびＦＯ２を、受信回路２００に送信する。
【００８８】
図１０は、同期信号生成回路４０の動作タイミングチャートを示す図である。上述のように同期信号生成回路４０は、ＰＬＬ３４からクロック信号ＣＫＰおよびＣＫＳを受信する。また同期信号生成回路４０は、ＰＬＬ３４がクロック信号ＣＫＰおよびＣＫＳをロックした時に、Ｈレベルのイネーブル信号ＣＫＥＮをＰＬＬ３４から受信する。そして、同期信号生成回路４０は、イネーブル信号ＣＫＥＮがＨレベルとなったタイミングからクロック信号ＣＫＰおよびＣＫＳをそれぞれカウントアップする。
【００８９】
同期信号生成回路４０は、クロック信号ＣＫＰの最小周期のＰ倍の周期を有する同期信号ＬＭＦＣＰを生成する。また、同期信号生成回路４０は、クロック信号ＣＫＳの最小周期のＰ倍の周期を有する同期信号ＬＭＦＣＳを生成する。なお、Ｐは自然数である。例えば、同期信号生成回路４０は、クロック信号ＣＫＰを１６カウントして同期信号ＬＭＦＣＰを生成するので、同期信号ＬＭＦＣＰはクロック信号ＣＫＰの周期の１６倍である。また、同期信号生成回路４０は、クロック信号ＣＫＳを４カウントして同期信号ＬＭＦＣＳを生成するので、同期信号ＬＭＦＣＳはクロック信号ＣＫＳの周期の４倍である。
【００９０】
図１１は、送信回路１０２の第１のＦＩＦＯ１３を示す図である。ＦＩＦＯ１３は、基本的に図７のＦＩＦＯ１３と同様の構成である。ただし、書込みアドレスカウンタ１３２およびメモリ１３０には、書込みイネーブル信号ＷＥＮＰが入力される点、メモリ１３０には同期信号ＬＭＦＣＰ、デジタル信号ＡＤＰおよびクロック信号ＣＫＰが入力される点、ならびに、メモリ１３０は同期信号ＬＭＦＣ１およびＦＯ１を出力する点が異なる。
【００９１】
ＦＩＦＯ２３もＦＩＦＯ１３と同様の構成を有する。ただし、ＦＩＦＯ１３においては、ＡＤＰに代えてＡＤＳがメモリ１３０に入力され、ＣＫＰに代えてＣＫＳがメモリ１３０および書込みアドレスカウンタ１３２に入力され、ＬＭＦＣＰに代えてＬＭＦＣＳがメモリ１３０に入力され、ＷＥＮＰに代えてＷＥＮＳがメモリ１３０および書込みアドレスカウンタ１３２に入力され、ＩＦＣＫ１に代えてＩＦＣＫ２が分周器１３６に入力される。さらに、メモリ１３０からはデジタル信号ＦＯ２が出力される。
【００９２】
本例において、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳは、同期信号生成回路４０が結合同期信号ＬＭＦＣ＿ＲＥＱを受信した場合に、同期信号生成回路４０で生成される。ここで、ＦＩＦＯ１３の書込みアドレスカウンタ１３２のクロック信号ＣＫＰとＦＩＦＯ２３の書込みアドレスカウンタ１３２のクロック信号ＣＫＳとは、互いに同期の関係である。さらに、クロック信号ＣＫＰおよび同期信号ＬＭＦＣＰも同期の関係にあり、クロック信号ＣＫＳおよび同期信号ＬＭＦＣＳも同期の関係にある。したがって、クロック信号ＣＫＰおよびＣＫＳ、ならびに、同期信号ＬＭＦＣＰおよびＬＭＦＣＳは互いに同期の関係にある。
【００９３】
さらに、同期信号生成回路４０は、第１のチャネル１０における書き込みイネーブル信号ＷＥＮＰと同期信号ＬＭＦＣＰとの位相差が、第１のチャネル１０におけるクロック信号ＣＫＰの１周期以下となる範囲で、同期信号ＬＭＦＣＰの直前に第１のチャネル１０の書き込みイネーブル信号ＷＥＮＰを出力する。これにより、各チャネルにおける書込みアドレスカウンタ１３２は、チャネル間で同じタイミングでカウントを開始することができる。よって、各チャネルにおいて、メモリ１３０への書込みタイミングおよびメモリ１３０からの読出しタイミングが一致する。したがって、ＦＩＦＯ１３および２３のそれぞれにおける非同期同期の影響で、チャネル間のレーテンシが異なるという問題を解消することができる。つまり、チャネル間において、ＦＩＦＯ１３および２３に起因するレーテンシは一致する。
【００９４】
図１２は、送信回路１０２のコントロールインターフェース１４を示す図である。コントロールインターフェース１４は、基本的に図３と同様の構成である。ただし、コントローラ１５０に同期信号ＬＭＦＣ１および結合同期信号ＬＭＦＣ＿ＲＥＱが入力される点、コントロールインターフェース１４にはＩＦＣＫ１が入力される点、および、フレームｔｏオクテットマッピング部１４２にはデジタル信号ＦＯ１が入力される点が異なる。
【００９５】
コントロールインターフェース２４もコントロールインターフェース１４と同様の構成を有する。ただし、コントロールインターフェース２４においては、ＬＭＦＣ１に代えてＬＭＦＣ２がコントローラ１５０に入力され、ＩＦＣＫ１に代えてＩＦＣＫ２がコントロールインターフェース２４に入力され、デジタル信号ＦＯ１に代えてデジタル信号ＦＯ２がフレームｔｏオクテットマッピング部１４２に入力される。
【００９６】
コントロールインターフェース１４は、ＦＩＦＯ１３が出力する同期信号ＬＭＦＣ１に応じて、デジタル信号ＦＯ１に対する信号処理を開始する。同様に、コントロールインターフェース２４は、ＦＩＦＯ２３が出力する同期信号ＬＭＦＣ２に応じて、デジタル信号ＦＯ２に対する信号処理を開始する。具体的には、コントローラ１５０は、Ｈレベルの同期信号ＬＭＦＣ１またはＬＭＦＣ２を受信すると、内部のステートマシン、オクテットカウンタおよびフレームカウンタの初期化を解除する。同期信号ＬＭＦＣ１およびＬＭＦＣ２は、前述の同期信号ＬＭＦＣＰおよびＬＭＦＣＳに対応する同期信号である。同期信号ＬＭＦＣ１およびＬＭＦＣ２は、チャネル間で同期しているので、チャネル間におけるコントローラ１５０の制御タイミングを揃えることができる。
【００９７】
コントロールインターフェース１４は、結合同期信号ＬＭＦＣ＿ＲＥＱを受信していることを条件として、ＦＩＦＯ１３が出力する同期信号ＬＭＦＣ１に応じて、デジタル信号ＦＯ１に対する信号処理を開始する。同様に、コントロールインターフェース２４は、結合同期信号ＬＭＦＣ＿ＲＥＱを受信していることを条件として、ＦＩＦＯ２３が出力する同期信号ＬＭＦＣ２に応じて、デジタル信号ＦＯ２に対する信号処理を開始する。
【００９８】
具体的には、コントローラ１５０は、結合同期信号ＬＭＦＣ＿ＲＥＱがＬレベルである場合にはデジタル信号にＩＦＯ１またはＩＦＯ２に同期データＫ２８．５を埋め込む。この場合、コントローラ１５０はＳＹＮＣ状態を維持する。一方、コントローラ１５０は、Ｈレベルの結合同期信号ＬＭＦＣ＿ＲＥＱを受信し、かつ、Ｈレベルの同期信号ＬＭＦＣ１またはＬＭＦＣ２を受信すると、ＳＹＮＣ状態が解除されて、ＩＬＡ状態に遷移する。またコントローラ１５０は、ＩＬＡ状態の制御時間が終了するとＤＡＴＡ＿ＥＮＣ状態に遷移する。これにより、各チャネルのコントロールインターフェース１４および２４の間で同期解除のタイミングが一致するので、チャネル間を同期することができる。
【００９９】
図１３は、送信回路１０２の同期解除時のタイミングチャートを示す図である。矢印方向は時間を表す。図８において説明した信号に加えて、同期信号ＬＭＦＣＰおよびＬＭＦＣＳ、書込みイネーブル信号ＷＥＮＰおよびＷＥＮＳ、ならびに、同期信号ＬＭＦＣ１およびＬＭＦＣ２が追加されている。なお、図１３は、Ｄ＝４（クロック信号ＣＫＳの周波数に対するクロック信号ＣＫＰの周波数の比）、かつ、Ｔ＝１０（ＴはＩＦＯ１およびＩＦＯ２の出力ビット数）である場合のタイミングチャートである。
【０１００】
ＦＩＦＯ１３および２３のそれぞれにおける非同期同期にも関わらず、本例ではチャネル間のレーテンシは一致する。よって、デジタル信号ＡＤＰおよびＡＤＳのデータ（黒塗り部分）は、同一のタイミングにおいてＩＦＯ１およびＩＦＯ２のデータ（黒塗りの部分）として出力される。さらに、コントロールインターフェース１４および２４のクロック信号ＩＦＣＫ１およびＩＦＣＫ２が非同期であるにも関わらず、本例では同期解除のタイミングが一致する。よって、ＩＬＡ状態のカウント（ＩＬＡ＿ＣＯＵＮＴ１およびＩＬＡ＿ＣＯＵＮＴ２）の開始タイミングおよび終了タイミングは一致する。これにより、ＩＬＡ状態の開始位置、ＩＬＡ状態の終了位置、およびＤＡＴＡ＿ＥＮＣ状態の開始位置がチャネル間で一致する。
【０１０１】
図１４は、第２実施形態における送信回路１０３を示す図である。図２、図６および図９と同一の部材には同一の符号を付す。本例の送信回路１０３は、第１の実施形態における送信回路１０２のＦＩＦＯ１３および２３に代えて、論理積回路１８および２８を用いる。かかる変更に伴い、ＡＤ変換部１２および２２は、それぞれコントロールインターフェース１４および２４にデジタル信号ＡＤＰおよびＡＤＳを出力する。
【０１０２】
論理積回路１８は、同期信号生成回路４０から書込みネーブル信号ＷＥＮＰおよび同期信号ＬＭＦＣＰを受信し、両信号の論理積を同期信号ＬＭＦＣ１としてコントロールインターフェース１４に出力する。例えば、論理積回路１８は、Ｈレベルの書込みネーブル信号ＷＥＮＰおよびＨレベルの同期信号ＬＭＦＣＰを受信し、Ｈレベルの同期信号ＬＭＦＣ１を出力する。論理積回路２８も同様に、同期信号生成回路４０から書込みネーブル信号ＷＥＮＳおよび同期信号ＬＭＦＣＳを受信し、両信号の論理積を同期信号ＬＭＦＣ２としてコントロールインターフェース２４に出力する。
【０１０３】
コントロールインターフェース１４は、第１のチャネル１０において定められた第１クロックであるクロック信号ＣＫＰに同期したデジタル信号ＡＤＰを、第１のチャネル１０において定められた第２クロックであるクロック信号ＩＦＣＫ１に応じて信号処理する。コントロールインターフェース１４は、当該処理した信号をデジタル信号ＩＦＯ１としてシリアライザ１６に出力する。コントロールインターフェース２４も同様に、第２のチャネル２０において定められた第１クロックであるクロック信号ＣＫＳに同期したデジタル信号ＡＤＳを、第２のチャネル２０において定められた第２クロックであるクロック信号ＩＦＣＫ２に応じて信号処理する。コントロールインターフェース２４は、当該処理した信号をデジタル信号ＩＦＯ２としてシリアライザ２６に出力する。送信部としてのシリアライザ６および２６は、コントロールインターフェース１４および２４が出力するデジタル信号ＩＦＯ１およびＩＦＯ２を受信回路２００に送信する。
【０１０４】
コントロールインターフェース１４および２４にそれぞれ入力される同期信号ＬＭＦＣ１およびＬＭＦＣ２は、コントローラ１５０内部のステートマシン、オクテットカウンタおよびフレームカウンタの初期化を解除するために用いられる。同期信号ＬＭＦＣ１およびＬＭＦＣ２は、前述の同期信号ＬＭＦＣＰおよびＬＭＦＣＳに対応する同期信号である。同期信号ＬＭＦＣＰおよびＬＭＦＣＳはチャネル間で同期しているので、同期信号ＬＭＦＣ１およびＬＭＦＣ２により、チャネル間におけるコントローラ１５０の制御タイミングを揃えることができる。なお、コントロールインターフェース１４および２４の構成は、第１実施形態と同一であるので、ＩＬＡ状態の開始位置、ＩＬＡ状態の終了位置、およびＤＡＴＡ＿ＥＮＣ状態の開始位置がチャネル間で一致する。
【０１０５】
本例においては、論理積回路１８および２８を用いることにより、チャネル間の同期を維持し、かつ、ＦＩＦＯにおいて生じるレーテンシをなくすことができる。よって、第１の実施形態と比較して第１のチャネル１０および２０において生じるレーテンシを少なくすることができる。したがって、第１の実施形態と比較して、送信回路１０３の動作をより迅速にすることができる。また、ＦＩＦＯ１３および２３を用いる場合と比較して、送信回路１０３の構成をより簡素にすることができる。
【０１０６】
図１５は、送信回路１０３の同期解除時のタイミングチャートを示す図である。矢印方向は時間を表す。なお、図１５は、Ｄ＝４（クロック信号ＣＫＳの周波数に対するクロック信号ＣＫＰの周波数の比）、かつ、Ｔ＝１０（ＴはＩＦＯ１およびＩＦＯ２の出力ビット数）である場合のタイミングチャートである。
【０１０７】
本例では、ＦＩＦＯ１３および２３を用いていないので、チャネル間のレーテンシは図１３と比べて小さい。具体的には、デジタル信号ＡＤＰおよびＡＤＳのデータ（黒塗り部分）の出力タイミングとデジタル信号ＩＦＯ１およびＩＦＯ２のデータ（黒塗り部分）の出力タイミングとの間隔は、図１３と比べて小さい。さらに、コントロールインターフェース１４および２４のクロック信号ＩＦＣＫ１およびＩＦＣＫ２が非同期であるにも関わらず、本例では同期解除のタイミングが一致する。よって、ＩＬＡ状態のカウント（ＩＬＡ＿ＣＯＵＮＴ１およびＩＬＡ＿ＣＯＵＮＴ２）の開始タイミングおよび終了タイミングは一致する。これにより、ＩＬＡ状態の開始位置、ＩＬＡ状態の終了位置、およびＤＡＴＡ＿ＥＮＣ状態の開始位置がチャネル間で一致する。
【０１０８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１０】
１０  第１のチャネル、１２  ＡＤ変換部、１３  ＦＩＦＯ、１４  コントロールインターフェース、１６  シリアライザ、１８  論理積回路、２０  第２のチャネル、２２  ＡＤ変換部、２３  ＦＩＦＯ、２４  コントロールインターフェース、２６  シリアライザ、２８  論理積回路、３０  クロックインターフェース、３４  ＰＬＬ、３６  ＳＹＮＣコンバイン、３８  ＰＬＬ、３９  ＰＬＬ、４０  同期信号生成回路、１００  送信回路、１０１  送信回路、１０２  送信回路、１０３  送信回路、１３０  メモリ、１３２  書込みアドレスカウンタ、１３４  ＰＯＰカウンタ、１３６  分周器、１３８  読出しアドレスカウンタ、１３９  制御部、１４０  コントローラ、１４２  フレームｔｏオクテットマッピング部、１４４  スクランブラ、１４６  キャラクタ置換部、１４５  初期レーンアライメント部、１４７  セレクタ、１４８  ビット変換部、１５０  コントローラ、２００  受信回路、３００  送受信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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