(57)【要約】      （修正有）【課題】動作速度が高い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置１は、第１電極膜１７及び第１絶縁膜１８が交互に積層された第１積層体２０と、第１積層体上に設けられ、複数の第２電極膜２１及び複数の第２絶縁膜２２が交互に積層された第２積層体２３と、第１積層体２０及び第２積層体２３を貫く半導体ピラー２６と、第２積層体上における半導体ピラー２６の直上域を含む領域に設けられ、半導体ピラー２６に接続される第１配線３１と、第２積層体上における第１配線３１が設けられていない領域に設けられ、最上層の第２電極膜２１に接続される第２配線３２と、第２積層体内における第２配線３２の直下域に設けられ、複数の第２電極膜２１を相互に接続する第１プラグ２８と、第２積層体内における第２配線２１の直下域を除く領域に設けられ、複数の第２電極膜２１を相互に接続する第２プラグ３０と、を備える。【選択図】図５
2015177136.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、複数の第１電極膜及び複数の第１絶縁膜が交互に積層された第１積層体と、
前記第１積層体上に設けられ、複数の第２電極膜及び複数の第２絶縁膜が交互に積層された第２積層体と、
前記第１積層体及び前記第２積層体を貫く第１半導体ピラーと、
前記第１電極膜と前記第１半導体ピラーとの間に設けられた第１メモリ膜と、
前記第２積層体上における前記第１半導体ピラーの直上域を含む領域に設けられ、前記第１半導体ピラーに接続される第１配線と、
前記第２積層体上における前記第１配線が設けられていない領域に設けられ、最上層の前記第２電極膜に接続される第２配線と、
前記第２積層体内における前記第２配線の直下域に設けられ、前記複数の第２電極膜を相互に電気的に接続する第１プラグと、
前記第２積層体内における前記第２配線の直下域を除く領域に設けられ、前記複数の第２電極膜を相互に電気的に接続する第２プラグと、
を備えた半導体記憶装置。
【請求項２】
前記第１積層体及び前記第２積層体を貫く第２半導体ピラーと、
前記第１電極膜と前記第２半導体ピラーとの間に設けられた第２メモリ膜と、
前記第１半導体ピラーの下端部を前記第２半導体ピラーの下端部に接続する接続部材と、
前記第２積層体上に設けられ、前記第２半導体ピラーに接続された第３配線と、
前記第１配線上に設けられた第４配線と、
前記第４配線を前記第３配線に電気的に接続する第３プラグと、
をさらに備え、
前記第２プラグは、前記第３プラグの直下域に配置された請求項１記載の半導体記憶装置。
【請求項３】
前記第２積層体内における前記第１プラグと共に前記第１半導体ピラーを挟む位置に設けられ、前記複数の第２電極膜を相互に電気的に接続する第４プラグをさらに備えた請求項２記載の半導体記憶装置。
【請求項４】
前記第２プラグは、前記第１プラグと共に前記第１半導体ピラーを挟む位置に配置されている請求項１記載の半導体記憶装置。
【請求項５】
前記第２電極膜の膜厚は前記第１電極膜の膜厚と等しい請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
基板上に複数の第１電極膜及び複数の第１絶縁膜を交互に積層することにより、第１積層体を形成する工程と、
前記第１積層体上に、複数の第２電極膜及び複数の第２絶縁膜を交互に積層することにより、第２積層体を形成する工程と、
前記第２積層体内に、前記複数の第２電極膜を相互に電気的に接続する第１プラグ及び第２プラグを形成する工程と、
前記第１プラグ及び前記第２プラグが設けられていない領域に、前記第１積層体及び前記第２積層体を貫くホールを形成する工程と、
前記ホールの内面上にメモリ膜を形成する工程と、
前記ホール内に半導体ピラーを形成する工程と、
前記第２積層体上における前記半導体ピラーの直上域を含む領域に、前記半導体ピラーに接続される第１配線を形成する工程と、
前記第２積層体上における前記第１プラグの直上域を含み前記第２プラグの直上域を含まない領域に、最上層の前記第２電極膜に接続される第２配線を形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、記憶装置の高集積化を図るために、積層型の記憶装置が提案されている。積層型の記憶装置においては、制御ゲート電極膜と絶縁膜を交互に積層させ、その上に選択ゲート電極膜を形成して積層体を形成し、この積層体を貫くようにメモリホールを形成し、メモリホールの内面上に電荷蓄積層を形成し、メモリホール内に半導体ピラーを形成する。これにより、制御ゲート電極膜と半導体ピラーとの交差部分毎にメモリセルが形成され、選択ゲート電極膜と半導体ピラーとの交差部分に選択トランジスタが形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１７４８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、動作速度が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、複数の第１電極膜及び複数の第１絶縁膜が交互に積層された第１積層体と、前記第１積層体上に設けられ、複数の第２電極膜及び複数の第２絶縁膜が交互に積層された第２積層体と、前記第１積層体及び前記第２積層体を貫く第１半導体ピラーと、前記第１電極膜と前記第１半導体ピラーとの間に設けられた第１メモリ膜と、前記第２積層体上における前記第１半導体ピラーの直上域を含む領域に設けられ、前記第１半導体ピラーに接続される第１配線と、前記第２積層体上における前記第１配線が設けられていない領域に設けられ、最上層の前記第２電極膜に接続される第２配線と、前記第２積層体内における前記第２配線の直下域に設けられ、前記複数の第２電極膜を相互に電気的に接続する第１プラグと、前記第２積層体内における前記第２配線の直下域を除く領域に設けられ、前記複数の第２電極膜を相互に電気的に接続する第２プラグと、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する平面図である。
【図２】実施形態に係る半導体記憶装置を例示する平面図である。
【図３】実施形態に係る半導体記憶装置を例示する平面図である。
【図４】実施形態に係る半導体記憶装置を例示する平面図である。
【図５】実施形態に係る半導体記憶装置を例示する断面図である。
【図６】実施形態に係る半導体記憶装置を例示する断面図である。
【図７】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図８】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図９】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１０】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１１】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１２】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１３】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１４】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１５】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１６】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１７】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１８】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図１９】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図２０】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図２１】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図２２】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１〜図４は、本実施形態に係る半導体記憶装置を例示する平面図である。
図５及び図６は、本実施形態に係る半導体記憶装置を例示する断面図である。
図５は、図１〜図４に示すＡ−Ａ’線による断面図であり、図６は、図１〜図４に示すＢ−Ｂ’線による断面図である。また、図１は、図５及び図６に示すＣ−Ｃ’線の位置から見た平面図であり、図２は、図５及び図６に示すＤ−Ｄ’線の位置から見た平面図であり、図３は、図５及び図６に示すＥ−Ｅ’線の位置から見た平面図であり、図４は図５及び図６に示すＦ−Ｆ’線の位置から見た平面図である。
【０００８】
図１〜図６に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行な方向のうち、相互に直交する方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする。また、シリコン基板１０上には、メモリ領域Ｒｍ、選択ゲート配線領域Ｒｓ及び終端領域ＲｅがＸ方向に沿ってこの順に設定されている。選択ゲート配線領域Ｒｓは、メモリ領域Ｒｍから見てＸ方向の一方側に配置されている。メモリ領域Ｒｍには、メモリセル領域Ｒｍｃとソース配線領域ＲｓｃがＸ方向に沿って配列されている。なお、本実施形態においては、メモリ領域Ｒｍに１つのソース配線領域Ｒｓｃ及び２つのメモリセル領域Ｒｍｃが設定されている例を示しているが、これには限定されず、ソース配線領域Ｒｓｃは複数箇所に設定されていてもよい。
【０００９】
シリコン基板１０の上層部分及びその上方には周辺回路１１が設けられている。周辺回路１１上には、絶縁膜１２が設けられている。絶縁膜１２上には、ポリシリコン膜１５が設けられている。メモリ領域Ｒｍにおけるポリシリコン膜１５の上面には、略直方体の凹部１５ａが形成されている。凹部１５ａの長手方向はＹ方向である。ポリシリコン膜１５上には絶縁膜１６が設けられており、絶縁膜１６上には、複数枚の制御ゲート電極膜１７及び複数枚の電極間絶縁膜１８が１枚ずつ交互に積層された積層体２０が設けられている。積層体２０上には、複数枚の選択ゲート電極膜２１及び複数枚の電極間絶縁膜２２が１枚ずつ交互に積層された積層体２３が設けられている。
【００１０】
制御ゲート電極膜１７及び選択ゲート電極膜２１は導電性材料、例えばポリシリコンによって形成されており、電極間絶縁膜１８及び２２は絶縁性材料、例えばシリコン酸化物によって形成されている。制御ゲート電極膜１７の膜厚と選択ゲート電極膜２１の膜厚は、相互に略等しい。Ｚ方向における制御ゲート電極膜１７の枚数は例えば８枚であり、選択ゲート電極膜２１の枚数は例えば４枚であるが、枚数はこれには限定されない。また、制御ゲート電極膜１７及び選択ゲート電極膜２１は、Ｙ方向において絶縁部材５７により分断されていて、分断された各部分はＸ方向に延びている。
【００１１】
メモリセル領域Ｒｍｃにおいて、積層体２０及び積層体２３には、Ｚ方向に延びるメモリホール２４が複数本形成されている。Ｚ方向から見て、メモリホール２４は、例えば、Ｘ方向及びＹ方向に沿ったマトリクス状に配列されている。メモリホール２４は、Ｚ方向に沿って配列された全ての選択ゲート電極膜２１及び制御ゲート電極膜１７を貫通し、ポリシリコン膜１５の凹部１５ａの長手方向（Ｙ方向）両端部に到達しており、凹部１５ａに連通されている。メモリホール２４及び凹部１５ａの内面上には、ブロック層（図示せず）、電荷蓄積層（図示せず）及びトンネル層（図示せず）がこの順に積層されたメモリ膜２５が形成されている。メモリ膜２５は、シリコンピラー２６との間で電荷をやりとりして、電荷を蓄積できる膜であり、少なくとも、シリコンピラー２６と制御ゲート電極膜１７との間に設けられている。また、メモリホール２４内にはシリコンピラー２６が設けられており、凹部１５ａ内には接続部材２７が設けられている。接続部材２７は、２本のシリコンピラー２６の下端部を相互に接続する半導体部材であり、例えば、ポリシリコンにより２本のシリコンピラー２６と一体的に形成されている。なお、シリコンピラー２６は、ソース配線領域Ｒｓｃには設けられていない。
【００１２】
積層体２３内には、Ｚ方向に延び、選択ゲート電極膜２１同士を電気的に接続するプラグ２８〜３０が設けられている。プラグ２８は選択ゲート配線領域Ｒｓに設けられており、プラグ２９はソース配線領域Ｒｓｃに設けられており、プラグ３０は終端領域Ｒｅに設けられている。従って、プラグ３０はプラグ２８と共にシリコンピラー２６を挟む位置に配置されている。
【００１３】
積層体２３上には、複数本のソース線３１及び中間配線３２が同層に設けられている。ソース線３１はメモリ領域Ｒｍに配置され、Ｘ方向に延びている。各ソース線３１の幅は、シリコンピラー２６のＸ方向に延びる列の２列分に相当し、２列おきの直上域に設けられている。ソース線３１の下面はシリコンピラー２６の上端に接続されている。中間配線３２は、選択ゲート配線領域Ｒｓに配置され、プラグ２８の直上域を通過するようにＹ方向に延びている。中間配線３２の下面は、プラグ２８の上端に接続されている。
【００１４】
ソース線３１及び中間配線３２上には、層間絶縁膜３３が設けられている。層間絶縁膜３３の下部内には、プラグ３４〜３６が設けられている。プラグ３４は、ソース配線領域Ｒｓｃにおいてプラグ２９の直上域に設けられており、プラグ３４の下端はソース線３１の上面に接続されている。プラグ３５は、選択ゲート配線領域Ｒｓにおいてプラグ２８の直上域に設けられており、プラグ３５の下端は中間配線３２の上面に接続されている。プラグ３６はメモリセル領域Ｒｍｃに設けられており、プラグ３６の下端は、ソース線３１に接続されていないシリコンピラー２６の上端に接続されている。
【００１５】
層間絶縁膜３３の上部内には、複数本のビット線３７、中間配線３８及び中間配線３９が同層に設けられている。ビット線３７はメモリセル領域Ｒｍｃにおいてシリコンピラー２６のＹ方向に延びる列の直上域に配置され、Ｙ方向に延びている。各ビット線３７の幅は、シリコンピラー２６のＹ方向に延びる列の１列分に相当する。そして、同一の接続部材２７に接続された２本のシリコンピラー２６のうち、１本はソース線３１に接続され、他の１本はプラグ３６を介してビット線３７に接続されている。中間配線３８は、ソース配線領域Ｒｓｃに配置され、Ｙ方向に延びている。中間配線３８の下面は、プラグ３４の上端に接続されている。中間配線３９は選択ゲート配線領域Ｒｓに配置され、Ｙ方向に延びている。中間配線３９の下面は、プラグ３５の上端に接続されている。
【００１６】
層間絶縁膜３３上には、層間絶縁膜４１が設けられている。層間絶縁膜４１内には、プラグ４２及び４３が設けられている。プラグ４２はソース配線領域Ｒｓｃにおけるプラグ３４の直上域に配置され、プラグ４２の下端は中間配線３８の上面に接続されている。プラグ４３は選択ゲート配線領域Ｒｓにおけるプラグ３５の直上域に配置され、プラグ４３の下端は中間配線３９の上面に接続されている。
【００１７】
層間絶縁膜４１上には、層間絶縁膜４５が設けられている。層間絶縁膜４５の下部内には、ソース上層配線４６及び選択ゲート上層配線４７が同層で設けられている。ソース上層配線４６はメモリ領域ＲｍにおいてＹ方向に延び、その幅はメモリ領域Ｒｍの幅と同程度である。ソース上層配線４６の下面はプラグ４２の上端に接続されている。ソース上層配線４６は選択ゲート配線領域Ｒｓには設けられていない。選択ゲート上層配線４７は選択ゲート配線領域ＲｓにおいてＹ方向に延びている。選択ゲート上層配線４７の下面はプラグ４３の上端に接続されている。層間絶縁膜４５上には層間絶縁膜４９が設けられている。
【００１８】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７（ａ）及び（ｂ）〜図２２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。なお、これらの図においては、シリコン基板１０及び周辺回路１１は図示を省略している。
【００１９】
先ず、図５及び図６に示すように、シリコン基板１０を用意する。シリコン基板１０には、選択ゲート配線領域Ｒｓ、メモリ領域Ｒｍ及び終端領域Ｒｅを設定し、Ｘ方向に沿ってこの順に配列させる。メモリ領域Ｒｍにおいては、メモリセル領域Ｒｍｃ及びソース配線領域Ｒｓｃを設定し、Ｘ方向に沿って配列させる。次に、シリコン基板１０上に周辺回路１１を形成し、その上に絶縁膜１２及びポリシリコン膜１５をこの順に形成する。
【００２０】
次に、図７（ａ）及び（ｂ）に示すように、メモリ領域Ｒｍにおけるポリシリコン膜１５の上面に、長手方向をＹ方向とする略矩形の凹部１５ａを複数個マトリクス状に形成する。次に、全体に例えばシリコン窒化物（ＳｉＮ）からなる犠牲材５１を堆積させて、平坦化処理を施すことにより、凹部１５ａ内に犠牲材５１を埋め込む。
【００２１】
次に、図８（ａ）及び（ｂ）に示すように、例えばシリコン窒化物を堆積させて、全面に絶縁膜１６を形成する。次に、ポリシリコンからなる制御ゲート電極膜１７とシリコン酸化物からなる電極膜絶縁膜１８とを交互に成膜して、積層体２０を形成する。次に、ポリシリコンからなる選択ゲート電極膜２１とシリコン酸化物からなる電極間絶縁膜２２とを交互に成膜して、積層体２３を形成する。
【００２２】
次に、図９（ａ）及び（ｂ）に示すように、積層体２３をＺ方向に貫通し、積層体２０には進入しないように、それぞれ複数個のプラグホール５２〜５４を例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）によって形成する。プラグホール５２は選択ゲート配線領域Ｒｓに形成し、プラグホール５３はメモリ領域Ｒｍにおけるソース配線領域Ｒｓｃに形成し、プラグホール５４は終端領域Ｒｅに形成する。プラグホール５２〜５４は、それぞれ、Ｙ方向に沿って一列に配列させる。
【００２３】
次に、図１０（ａ）及び（ｂ）に示すように、プラグホール５２〜５４に、導電性材料、例えば、ポリシリコンを埋め込む。これにより、プラグホール５２内にプラグ２８を形成し、プラグホール５３内にプラグ２９を形成し、プラグホール５４内にプラグ３０を形成する。次に、シリコン酸化物を堆積させて、電極間絶縁膜２２をさらに１層形成する。
【００２４】
次に、図１１（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ法により、積層体２０及び２３に、Ｘ方向に延び層体２０及び２３を貫通する溝５６を形成する。但し、溝５６には、絶縁膜１６は貫通させない。これにより、各制御ゲート電極膜１７及び各選択ゲート電極膜２２を、Ｘ方向に延びるライン状の複数の部分に分断する。溝５６は、１本おきに、Ｙ方向における凹部１５ａの中央部の直上域及び凹部１５ａ間の直上域に形成する。
【００２５】
次に、図１２（ａ）及び（ｂ）に示すように、溝５６内に絶縁材料、例えばシリコン酸化物を埋め込み、絶縁部材５７を形成する。
【００２６】
次に、図１３（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ法により、メモリセル領域Ｒｍｃにおいて、積層体２０及び２３にＸ方向に延びるメモリホール２４を形成する。Ｚ方向から見て、メモリホール２４はマトリクス状に形成し、凹部１５ａにおけるＹ方向の両端部に到達させる。
【００２７】
次に、図１４（ａ）及び（ｂ）に示すように、メモリホール２４を介して犠牲材５１に対してエッチングを施す。例えば熱燐酸溶液を用いてウェットエッチングを行う。これにより、犠牲材５１を除去し、２本のメモリホール２４を１つの凹部１５ａに連通させて、Ｕ字孔を形成する。
【００２８】
次に、図１５（ａ）及び（ｂ）に示すように、Ｕ字孔の内面上にブロック層（図示せず）、電荷蓄積層（図示せず）及びトンネル層（図示せず）をこの順に形成して、メモリ膜２５を形成する。メモリ膜２５は、例えば、シリコン酸化層−シリコン窒化層−シリコン酸化層がこの順に積層されたＯＮＯ膜とする。次に、メモリホール２４内でメモリ膜２５の表面にポリシリコンを埋め込む。これにより、メモリホール２４内に、メモリセルのチャネルとなるシリコンピラー２６が形成され、凹部１５ａ内に接続部材２７が形成される。次に、積層体２３の上面上に形成されたポリシリコン膜及びメモリ膜２５をＲＩＥ法によって除去する。
【００２９】
次に、図１６（ａ）及び（ｂ）に示すように、例えばＲＩＥ法により、シリコンピラー２６の上部をリセスする。次に、シリコンピラー２６の上部をリセスした部分にポリシリコンを埋め込み、上面を平坦化する。これにより、メモリホール２４の上部内に、後の工程で形成するメタル部材とのコンタクト部５９が形成される。また、Ｕ字孔内に複数個のメモリセルが直列に接続されたメモリストリングが形成される。
【００３０】
次に、図１７（ａ）及び（ｂ）に示すように、例えばプラズマＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン酸化物を堆積させて、層間絶縁膜６０を形成する。次に、例えばＲＩＥ法により、層間絶縁膜６０及びその１層下の電極膜絶縁膜２２におけるプラグ２８の直上域に、プラグホール６１を開孔する。
【００３１】
次に、図１８（ａ）及び（ｂ）に示すように、層間絶縁膜６０におけるソース線３１を形成する予定の領域に配線溝６２を形成し、中間配線３２を形成する予定の領域に配線溝６３を形成する。
【００３２】
次に、図１９（ａ）及び（ｂ）に示すように、導電膜、例えば、チタン層−チタン窒化層−タングステン層をこの順に積層した（Ｔｉ／ＴｉＮ／Ｗ）積層膜を成膜し、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法により、層間絶縁膜６０上に堆積された部分を除去する。このようにして、所謂デュアルダマシン工程により、プラグホール６１内にプラグが形成されると共に、配線溝６３内に中間配線３２が形成される。また、配線溝６２内にソース線３１が形成される。これにより、各接続部材２７に接続された２本のシリコンピラー２６のうち、１本がソース線３１に接続される。
【００３３】
次に、図２０（ａ）及び（ｂ）に示すように、層間絶縁膜３３の下層部分を形成する。次に、リソグラフィ法及びＲＩＥ法により、層間絶縁膜３３の下層部分におけるプラグ２９の直上域にプラグホール６５を形成し、ソース線３１に接続されていないシリコンピラー２６の直上域にプラグホール６６を形成し、プラグ２８の直上域にプラグホール６７を形成する。次に、導電膜、例えば、（Ｔｉ／ＴｉＮ／Ｗ）積層膜を成膜し、ＣＭＰ法により、層間絶縁膜３３の下層部分上に堆積された部分を除去する。これにより、プラグホール６５内にプラグ３４が形成され、プラグホール６６内にプラグ３６が形成され、プラグホール６７内にプラグ３５が形成される。
【００３４】
次に、図２１（ａ）及び（ｂ）に示すように、層間絶縁膜３３の上層部分を形成する。次に、リソグラフィ法及びＲＩＥ法により、層間絶縁膜３３の上層部分におけるビット線３７が形成される予定の領域、中間配線３８が形成される予定の領域、中間配線３９が形成される予定の領域に、それぞれ、配線溝７１〜７３を形成する。次に、導電膜、例えば、タンタル層−タンタル窒化層−銅層をこの順に積層した（Ｔａ／ＴａＮ／Ｃｕ）積層膜を成膜し、ＣＭＰ法により層間絶縁膜３３上に堆積された部分を除去する。これにより、配線溝７１内にビット線３７が形成され、配線溝７２内に中間配線３８が形成され、配線溝７３内に中間配線３９が形成される。
【００３５】
次に、図２２（ａ）及び（ｂ）に示すように、層間絶縁膜４１を形成し、プラグ３４の直上域、及びプラグ３５の直上域にプラグホールを形成する。次に、導電膜、例えば、チタン層−チタン窒化層−銅アルミニウム合金層をこの順に積層した（Ｔｉ／ＴｉＮ／ＡｌＣｕ）積層膜を成膜し、リソグラフィ法及びＲＩＥ法によりこの導電膜を加工する。これにより、層間絶縁膜４１内にプラグ４２及びプラグ４３を形成すると共に、層間絶縁膜４１上に、ソース上層配線４６及び選択ゲート上層配線４７を形成する。ソース上層配線４６はプラグ２９の直上域を含みプラグ２８の直上域を含まない領域に形成する。選択ゲート上層配線４７はプラグ２８の直上域を含みプラグ２９の直上域を含まない領域に形成する。また、このとき、ボンディングパッド（図示せず）も形成する。
【００３６】
次に、図５及び図６に示すように、デバイスを保護するために、シリコン酸化物からなる層間絶縁膜４５を形成し、シリコン窒化物からなる層間絶縁膜４９を形成する。次に、層間絶縁膜４５及び４９において、ボンディングパッドの部分を開口する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００３７】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置においては、選択ゲート電極膜２１がＺ方向に沿って複数枚、例えば４枚積層されており、これをプラグ２８〜３０によって相互に接続して、選択トランジスタのゲート電極として使用している。これにより、選択トランジスタのゲート長を必要な長さだけ確保しつつ、各選択ゲート電極膜２１の厚さを制御ゲート電極膜１７の厚さと同程度とすることができる。この結果、メモリホール２４の形成が容易になる。
【００３８】
また、本実施形態においては、選択ゲート電極膜２１同士を接続する分流用のプラグとして、プラグ２８、２９及び３０を設けている。これにより、各層の選択ゲート電極膜２１において、電流伝播速度の差異を縮小することが可能となる。この結果、選択ゲート電極膜２１を薄く形成しても、回路動作の遅延を軽減することができる。
【００３９】
この効果について、より詳細に説明する。
複数枚の選択ゲート電極膜２１のうち、最下層の選択ゲート電極膜２１はその下に配置された制御ゲート電極膜１７の動作によって形成される電界の影響を強く受ける。このため、仮に、選択ゲート上層配線４７の直下に設けられたプラグ２８のみによって選択ゲート電極膜２１同士を接続すると、最下層の選択ゲート電極膜２１は他の選択ゲート電極膜２１と比較して、電流の伝播速度が遅くなり、充電に要する時間が長くなる。そして、この最下層の選択ゲート電極膜２１を基準として動作タイミングを設計すると、半導体記憶装置１全体の動作が遅くなってしまう。
【００４０】
そこで、本実施形態においては、選択ゲート電極膜２１の長手方向の中間部分にプラグ２９を設け、最下層の選択ゲート電極膜２１をそれより上層の選択ゲート電極膜２１と接続している。これにより、最下層の選択ゲート電極膜２１において、電流が遅延することを抑えている。この結果、半導体記憶装置１全体の動作速度を向上させることができる。また、選択ゲート電極膜２１の末端部分にプラグ３０を設けることにより、選択ゲート上層配線４７から最も遠い位置に配置された選択ゲートトランジスタについても、動作速度を確実に向上させることができる。
【００４１】
更に、本実施形態においては、プラグ２９をプラグ３４の直下域に設けている。プラグ３４はソース上層配線４６をソース線３１に接続するためのプラグであり、選択ゲート電極膜２１とは無関係に必要とされるプラグである。また、プラグ３４の直上域にはビット線３７を配置することができないため、プラグ３４の直下域にはシリコンピラー２６を設けることができず、デッドスペースとなる。本実施形態においては、このデッドスペースを有効に利用してプラグ２８を配置しているため、プラグ２８を設けることに起因して、シリコンピラー２６を配置するスペースが減少することがない。この結果、半導体記憶装置１のメモリセルの集積度を低下させることなく、プラグ２８を設け、動作速度を高めることができる。
【００４２】
以上説明した実施形態によれば、動作速度が高い半導体記憶装置及びその製造方法を実現することができる。
【００４３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４４】
１：半導体記憶装置、１０：シリコン基板、１１：周辺回路、１２：絶縁膜、１５：ポリシリコン膜、１５ａ：凹部、１６：絶縁膜、１７：制御ゲート電極膜、１８：電極間絶縁膜、２０：積層体、２１：選択ゲート電極膜、２２：電極間絶縁膜、２３：積層体、２４：メモリホール、２５：メモリ膜、２６：シリコンピラー、２７：接続部材、２８、２９、３０：プラグ、３１：ソース線、３２：中間配線、３３：層間絶縁膜、３４、３５、３６：プラグ、３７：ビット線、３８：中間配線、３９：中間配線、４１：層間絶縁膜、４２、４３：プラグ、４５：層間絶縁膜、４６：ソース上層配線、４７：選択ゲート上層配線、４９：層間絶縁膜、５１：犠牲材、５２，５３、５４：プラグホール、５６：溝、５７：絶縁部材、５９：コンタクト部、６０：層間絶縁膜、６１：プラグホール、６２、６３：配線溝、６５、６６、６７：プラグホール、７１、７２、７３：配線溝、Ｒｅ：終端領域、Ｒｍ：メモリ領域、Ｒｍｃ：メモリセル領域、Ｒｓ：選択ゲート配線領域、Ｒｓｃ：ソース配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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