(57)【要約】      （修正有）【課題】機械的および化学的にロバストなパッシベーション層を有する半導体素子およびその生産方法を提供する。【解決手段】半導体素子は、第１の表面を有する半導体本体１００と、第１の表面上の接触電極２と、接触電極２に隣接し、接触電極２と部分的に重なり合う第１の表面１０１上のパッシベーション層３とを含む。パッシベーション層３は、第１の表面上の酸化物を含む第１の層３１と、第１の層上の窒化物を含む第２の層３２とを有する積層体を含む。【選択図】図１
2015170857.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面を含む半導体本体と、
前記第１の表面上の接触電極と、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層と
を備える半導体素子であって、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含む、半導体素子。
【請求項２】
前記第１の層の厚さは、少なくとも１．５マイクロメートルであり、
前記第２の層の厚さは、少なくとも０．６マイクロメートルである、請求項１に記載の半導体素子。
【請求項３】
前記半導体本体は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＣｄＨｇＴｅ）およびテルル化カドミウムマグネシウム（ＣｄＭｇＴｅ）の少なくとも１つを含む、請求項１に記載の半導体素子。
【請求項４】
前記酸化物は、酸化ケイ素を含む、請求項１に記載の半導体素子。
【請求項５】
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、請求項４に記載の半導体素子。
【請求項６】
前記窒化物は、窒化ケイ素を含む、請求項１に記載の半導体素子。
【請求項７】
前記積層体は、
前記第２の層上のイミドを含む第３の層
をさらに含む、請求項１に記載の半導体素子。
【請求項８】
前記第３の層の厚さは、少なくとも７マイクロメートルである、請求項７に記載の半導体素子。
【請求項９】
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記第３の層の前記内側のエッジは、前記第２の層の前記内側のエッジと間隔が置かれ、
前記第３の層の前記外側のエッジは、前記第２の層の前記外側のエッジと間隔が置かれる、請求項８に記載の半導体素子。
【請求項１０】
前記第３の層および前記接触電極上の軟性封止層と、
前記軟性封止層によって前記第３の層から分離されるハウジングと
をさらに備える、請求項７に記載の半導体素子。
【請求項１１】
前記軟性封止層は、
シリコーンおよび
シリカゲル
からなる群から選択される、請求項１０に記載の半導体素子。
【請求項１２】
前記接触電極は、アルミニウム、チタン、銅、アルミニウム合金および銅合金の少なくとも１つを含む、請求項１に記載の半導体素子。
【請求項１３】
ドープされた第１の素子領域およびドープされた第２の素子領域
をさらに備える半導体素子であって、
前記第１のドープされた半導体領域および前記第２のドープされた半導体領域は、ｐｎ接合を形成し、
前記接触電極は、前記第２のドープされた半導体領域に接続される、請求項１に記載の半導体素子。
【請求項１４】
前記ｐｎ接合は、前記第１の表面まで延在し、
前記パッシベーション層は、前記第１の表面の上部の前記ｐｎ接合を被覆する、請求項１３に記載の半導体素子。
【請求項１５】
ダイオードとして実装される半導体素子であって、
前記第１の素子領域は、ベース領域を形成し、前記第２の素子領域は、前記ダイオードのエミッタ領域を形成する、請求項１４に記載の半導体素子。
【請求項１６】
ＭＯＳトランジスタとして実装される半導体素子であって、
前記第１の素子領域は、ドリフト領域を形成し、前記第２の素子領域は、前記ＭＯＳトランジスタのボディ領域を形成する、請求項１４に記載の半導体素子。
【請求項１７】
ショットキーダイオードおよびＪＦＥＴのうちの１つとして実装される、請求項１に記載の半導体素子。
【請求項１８】
前記接触電極に接触するドープされた半導体領域と、
前記接触電極と前記ドープされた半導体領域との間のショットキー接合と
をさらに備える、請求項１に記載の半導体素子。
【請求項１９】
半導体素子を生産する方法であって、
第１の表面を有する半導体本体を提供するステップと、
前記第１の表面上に接触電極を形成するステップと、
前記接触電極に隣接し、前記接触電極と部分的に重なり合う前記第１の表面上のパッシベーション層を形成するステップと
を含む、方法であり、
前記パッシベーション層は、前記第１の表面上の酸化物を含む第１の層と、前記第１の層上の窒化物を含む第２の層とを有する積層体を含む、方法。
【請求項２０】
前記第１の層は、少なくとも１．５マイクロメートルの厚さを有するように生成され、
前記第２の層は、少なくとも０．６マイクロメートルの厚さを有するように生成される、請求項１９に記載の方法。
【請求項２１】
前記半導体本体（１００）は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＣｄＨｇＴｅ）およびテルル化カドミウムマグネシウム（ＣｄＭｇＴｅ）の少なくとも１つを含む、請求項１９に記載の方法。
【請求項２２】
前記酸化物は、酸化ケイ素を含む、請求項１９に記載の方法。
【請求項２３】
前記第１の層は、ＵＳＧ、ＰＳＧ、ＢＳＧおよびＢＰＳＧの少なくとも１つを含む、請求項２２に記載の方法。
【請求項２４】
前記窒化物は、窒化ケイ素を含む、請求項１９に記載の方法。
【請求項２５】
前記第２の層上のイミドを含む第３の層を生成するステップ
をさらに含む、請求項１９に記載の方法。
【請求項２６】
前記第１の層および前記第２の層を生成するステップは、前記第３の層をエッチングマスクとして使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含む、請求項２５に記載の方法。
【請求項２７】
前記第３の層は、少なくとも７マイクロメートルの厚さを有するように生成される、請求項２５に記載の方法。
【請求項２８】
前記第１の層および前記第２の層を生成するステップは、第１のエッチングマスクを使用して、エッチングプロセスにおいて前記第１の層および前記第２の層をパターニングするステップを含み、
前記第３の層を生成するステップは、前記第１のエッチングマスクを取り除き、前駆体層を蒸着させ、前記前駆体層をパターニングして前記第３の層を形成するステップを含む、請求項２５に記載の方法。
【請求項２９】
前記前駆体層をパターニングするステップは、リソグラフィプロセスを含む、請求項２８に記載の方法。
【請求項３０】
前記第２の層および前記第３の層は各々、内側のエッジおよび外側のエッジを有し、
前記前駆体層をパターニングするステップは、前記第３の層の前記内側のエッジが、前記第２の層の前記内側のエッジと間隔が置かれ、前記第３の層の前記外側のエッジが、前記第２の層の前記外側のエッジと間隔が置かれるように、前記第３の層をパターニングするステップを含む、請求項２８に記載の方法。
【請求項３１】
前記第３の層および前記接触電極上に軟性封止層を形成するステップと、
前記軟性封止層によって前記第３の層から分離されるハウジングを形成するステップと
をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子に関し、具体的には、パッシベーション層を有するパワー半導体素子に関する。
【背景技術】
【０００２】
パワーダイオードまたはパワートランジスタなどのパワー半導体素子は、数十Ｖ、数百Ｖ、さらには、数キロボルト（ｋＶ）までもの高電圧の阻止が可能である。高電圧阻止能力は、半導体素子のアクティブ領域が統合される半導体本体における高電界と関連付けられる。特に、高電界が阻止状態で発生する半導体本体の表面は、非常に高感度であり、電圧阻止能力の低減をもたらし得る劣化の影響を防ぐため、適切な処理を必要とする。そのような処理は、表面上でのパッシベーション層の形成を含み得る。しかし、例えば、多湿および高温環境などのある特定の状況下では、従来のパッシベーション層は、半導体本体の腐食および／または半導体本体接触金属化を引き起こし得る劣化に悩まされる可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
機械的および化学的に非常にロバストなパッシベーション層を有する半導体素子を提供する必要がある。
【課題を解決するための手段】
【０００４】
第１の実施形態は、半導体素子に関する。半導体素子は、第１の表面を有する半導体本体と、第１の表面上の接触電極と、接触電極に隣接し、接触電極と部分的に重なり合う第１の表面上のパッシベーション層とを含む。パッシベーション層は、第１の表面上の酸化物を含む第１の層と、第１の層上の窒化物を含む第２の層とを有する積層体を含む。
【０００５】
第２の実施形態は、方法に関する。方法は、第１の表面を有する半導体本体を提供するステップと、第１の表面上に接触電極を形成するステップと、接触電極に隣接し、接触電極と部分的に重なり合う第１の表面上のパッシベーション層を形成するステップとを含む。パッシベーション層は、第１の表面上の酸化物を含む第１の層と、第１の層上の窒化物を含む第２の層とを有する積層体を含む。
【０００６】
ここでは、図面を参照して、実施例について説明する。図面は、基本原理を示す上で役立ち、その結果、基本原理を理解するために必要な態様のみが示される。図面は、原寸に比例するものではない。図面では、同じ参照文字は、同様の特徴を示す。
【図面の簡単な説明】
【０００７】
【図１】半導体本体の第１の表面上のパッシベーション層を含む半導体素子の一実施形態の垂直断面図を示す。
【図２】半導体本体の第１の表面上のパッシベーション層を含む半導体素子の別の実施形態の垂直断面図を示す。
【図３】半導体本体の第１の表面上のパッシベーション層を含む半導体素子の一実施形態を上から見下ろした図を示す。
【図４】半導体本体の第１の表面上のパッシベーション層を含む半導体素子の別の実施形態の垂直断面図を示す。
【図５】半導体本体の第１の表面上のパッシベーション層を含む半導体素子、軟性封止層およびハウジングの一実施形態の垂直断面図を示す。
【図６】ｐｎ接合を含む半導体素子の垂直断面図を示す。
【図７】バイポーラダイオードとして実装された半導体素子の垂直断面図を示す。
【図８】ショットキーダイオードとして実装された半導体素子の垂直断面図を示す。
【図９】ＭＯＳトランジスタとして実装された半導体素子の垂直断面図を示す。
【図１０】ＪＦＥＴとして実装された半導体素子の垂直断面図を示す。
【図１１Ａ−Ｃ】パッシベーション層を有する半導体素子を生産するための方法の一実施形態を示す。
【図１２Ａ−Ｂ】パッシベーション層を有する半導体素子を生産するための方法の別の実施形態を示す。
【発明を実施するための形態】
【０００８】
以下の発明を実施するための形態では、添付の図面を参照し、添付の図面は本明細書の一部を形成し、添付の図面では、例示として、本発明を実践することができる特定の実施形態が示される。
【０００９】
図１および２は、パワー半導体素子などの半導体素子のセクションの垂直断面図を示す。半導体素子は、第１の表面１０１を有する半導体本体１００を含む。半導体素子は、第１の表面１０１上の、半導体本体１００に隣接する接触電極２をさらに含む。
【００１０】
一実施形態によれば、接触電極２は、アルミニウム、チタン、銅、アルミニウム合金、銅合金、アルミニウム銅合金（ＡｌＣｕまたはＡｌＳｉＣｕなど）の少なくとも１つを含む。接触電極２は、図１に示されるように、１つの層を含み得る。図２に示される別の実施形態によれば、接触電極２は、第１の表面１０１に接触する第１の層２１と、第１の層２１上の第２の層とを含む。一実施形態によれば、第１の層２１は、チタン（Ｔｉ）層であり、第２の層２２は、アルミニウム層、銅層、アルミニウム合金層、銅合金層およびアルミニウム銅合金層のうちの１つである。図２を参照すると、第２の層２２の下方の第１の層２１が第２の層２２を超えて突出するように、第１の層は、第２の層２２より大きな面積を有するように実装することができる。パッシベーション層３は、層２１、２２の両方と重なり合う。
【００１１】
接触電極２は、第１の表面１０１を完全に被覆するわけではない。パッシベーション層３は、接触電極２に隣接し、接触電極２によって被覆されない第１の表面１０１のそれらの領域に形成される。パッシベーション層は、半導体本体１００の第１の表面１０１を保護し、半導体素子の長期の安定性を提供する。具体的には、パッシベーション層３は、半導体素子を高湿環境で動作させる際に生じ得る劣化プロセスを防ぐか、または、少なくとも低減する。それらの劣化プロセスは、具体的には、高電界が発生し得る第１の表面１０１のそれらの領域で生じ得る。
【００１２】
図１を参照すると、半導体本体１００は、エッジ面１０２を含む。エッジ面１０２は、半導体本体１００を横方向に終端し、横方向は、第１の表面１０１に実質的に平行な方向を意味する。エッジ面は、第１の表面１０１に実質的に垂直でもあり得る。しかし、一実施形態（図１の点線で示される）によれば、エッジ面１０２は、半導体本体１００の垂直方向に対して傾斜している（垂直方向は、第１の表面１０１に実質的に垂直な方向である）。
【００１３】
図１を参照すると、パッシベーション層３は、接触電極２と重なり合うが、接触電極２を完全に被覆するわけではない。一実施形態によれば、オーバラップｄ０は、１００マイクロメートル（μｍ）〜２００マイクロメートルである。「オーバラップ」ｄ０は、接触電極２の外側のエッジから遠ざかる方向でパッシベーション層３が接触電極と重なり合う距離である。パッシベーション層３によって被覆されない接触電極２のそれらの領域では、接触電極は、ボンドワイヤ（図示せず）または同様のものに接触し得る。
【００１４】
半導体本体１００、半導体本体１００の第１の表面１０１上の接触電極２およびパッシベーション層３を有する、図１に示される基本的な素子構造は、異なる半導体素子で実装することができ、１つの特定のタイプの半導体素子に限定されない。したがって、図１では、半導体本体１００で実装される特定の素子領域ではなく、半導体本体１００のみが示される。以下では、図６〜８を参照して、特定の半導体素子および半導体本体１００の特定の素子構造のいくつかの実施形態について説明する。
【００１５】
図１を参照すると、パッシベーション層３は、積層体を含む。積層体は、第１の表面上の酸化物を含む第１の層３１と、第１の層上の窒化物を含む第２の層３２とを含む。一実施形態によれば、積層体は、第２の層上のイミドを含む第３の層３３をさらに含む。
【００１６】
一実施形態によれば、第１の表面１０１上の第１の層３１の厚さｄ１は、少なくとも１．５マイクロメートル（μｍ）または少なくとも２．７マイクロメートルである。一実施形態によれば、第１の表面上の第１の層３１の最大の厚さは、３．５マイクロメートルである。第１の層３１が接触電極２と重なり合うそれらの領域の第１の層３１の厚さは、第１の表面１０１の上方の厚さに実質的に相当し得る。
【００１７】
一実施形態によれば、第２の層３２の厚さｄ２は、少なくとも０．６マイクロメートル（μｍ）または少なくとも０．８マイクロメートルである。一実施形態によれば、第２の層３２の最大の厚さは、１マイクロメートルである。第２の層３２が接触電極２と重なり合うそれらの領域の第２の層３２の厚さは、接触電極と重なり合わないそれらの領域の厚さに実質的に相当し得る。
【００１８】
一実施形態によれば、第３の層３３の厚さｄ３は、少なくとも７マイクロメートル（μｍ）、８マイクロメートル、２０マイクロメートルまたは３０マイクロメートルである。一実施形態によれば、第３の層３３の最大の厚さは、５０マイクロメートルである。第３の層３３が接触電極２と重なり合うそれらの領域の第３の層３３の厚さは、接触電極と重なり合わないそれらの領域の厚さに実質的に相当し得る。
【００１９】
半導体本体１００は、ＩＶ族半導体、ＩＶ−ＩＶ半導体、ＩＩＩ−Ｖ半導体またはＩＩ−ＶＩ半導体などの従来の半導体材料を含み得る。ＩＶ族半導体の例は、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）を含む。ＩＶ−ＩＶ半導体の例は、炭化ケイ素（ＳｉＣ）およびシリコンゲルマニウム（ＳｉＧｅ）を含む。ＩＩＩ−Ｖ半導体の例は、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）およびインジウムガリウムヒ素（ＩｎＧａＡｓ）を含む。ＩＩ−ＶＩ半導体の例は、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＣｄＨｇＴｅ）およびテルル化カドミウムマグネシウム（ＣｄＭｇＴｅ）を含む。一実施形態によれば、第１の層３１の酸化物は、酸化ケイ素（二酸化ケイ素、ＳｉＯ２）であり、第２の層３２の窒化物は、窒化ケイ素（Ｓｉ３Ｎ４）である。酸化物と窒化物のこの選択は、半導体本体１００の特定のタイプの半導体材料とは無関係であり得る。
【００２０】
第１の層３１は、各副層が酸化物を含む２つ以上の副層を含み得る。一実施形態によれば、第１の層は、以下の酸化物層、すなわち、ドープされていないケイ酸塩ガラス（ＵＳＧ）、リンがドープされたケイ酸塩ガラス（ＰＳＧ）、ホウ素がドープされたケイ酸塩ガラス（ＢＳＧ）またはホウ素とリンがドープされたケイ酸塩ガラス（ＢＰＳＧ）の少なくとも１つを含む。一実施形態によれば、第１の層３１は、これらのガラスのうちの１つのみを含む。別の実施形態によれば、第１の層３１は、異なる酸化物を有する２つ以上の副層を含む。一実施形態によれば、第１の層３１は、ＰＥＣＶＤ（プラズマ化学気相成長）層などの蒸着層である。別の実施形態によれば、第１の層３１は、スパッタプロセスで形成される層であるスパッタ層である。
【００２１】
横方向では、パッシベーション層３は、エッジ面１０２と間隔を置いて終わらせることができる（図１に示されるように）。しかし、一実施形態（図１の点線で示される）によれば、パッシベーション層３は、横方向に、エッジ面１０２まで延在する。
【００２２】
一実施形態によれば、第２の層３２は、ＰＥＣＶＤ窒化ケイ素層である。別の実施形態によれば、第２の層３２は、スパッタ層である。
【００２３】
図１および２を参照すると、パッシベーション層３は、第１の表面１０１のセクションを被覆しないままにすることができる。例えば、パワー半導体素子および低電圧半導体素子が統合される半導体本体では、パッシベーション層は、その下方で低電圧素子が統合される第１の表面１０１のそれらの領域を被覆しない場合がある。しかし、これは、単なる例である。さらなる実施形態（図１および２の点線で示される）によれば、パッシベーション層３は、接触電極２と半導体本体１００のエッジ面１０２との間の半導体本体１００上の第１の表面１０１を完全に被覆する。
【００２４】
しかし、これらの実施形態の各々では、パッシベーション層３は、第１の表面１０１上の接触電極２を完全に取り囲む場合がある。これは、図３に示され、図３は、完全な半導体本体１００の上面図を示す（図１および２は、エッジ面１０２の近くの半導体本体１００の１つのセクションのみを示す）。
【００２５】
図４は、別の実施形態による、半導体素子の１つのセクションの垂直断面図を示す。図１および２に示される実施形態では、第１の層３１、第２の層３２および第３の層３３のエッジは、実質的に位置合わせされる。図４に示される実施形態では、第３の層３３のエッジ３３１、３３２は、第２の層３２のエッジ３２１、３２２と間隔が置かれる。第１の層３１および第２の層３２のエッジは、この実施形態では、実質的に位置合わせされる。
【００２６】
図４では、参照文字３２１、３３１はそれぞれ、接触電極２の方に面するエッジである、第２の層３２および第３の層３３の内側のエッジを示し、参照文字３２２、３３２はそれぞれ、接触電極２から遠ざかる方に面するエッジである、第２の層３２および第３の層３３の外側のエッジを示す。図４を参照すると、接触電極２の方向の第２の層３２が第３の層３３を超えて突出するように、第３の層３３の内側のエッジ３３１は、第２の層３２の内側のエッジ３２１と間隔が置かれる。すなわち、第３の層３３は、第２の層３２の内側のエッジ３２１と第３の層３３の内側のエッジ３３１との間の第２の層３２のセクションを被覆しない。さらに、エッジ面１０２の方向の第２の層３２が第３の層３３を超えて突出するように、第３の層３３の外側のエッジ３３２は、第２の層３２の外側のエッジ３２２と間隔が置かれる。すなわち、第３の層３３は、第２の層３２の外側のエッジ３２２と第３の層３３の外側のエッジ３３２との間の第２の層３２のセクションを被覆しない。第２の層３２の内側のエッジ３２１と第３の層３３の内側のエッジ３３１との間の距離ｄ４は、例えば、２０マイクロメートル（μｍ）〜４０マイクロメートルである。第２の層３２の外側のエッジ３２２と第３の層３３の外側のエッジ３３２との間の距離ｄ５は、例えば、２０マイクロメートル（μｍ）〜４０マイクロメートルである。
【００２７】
図４に示される実施形態では、第２の層３２の内側のエッジ３２１と第３の層３３の内側のエッジ３３１との間、および、第２の層３２の外側のエッジ３２２と第３の層３３の外側のエッジ３３２との間に距離があるが、これは、単なる例である。別の実施形態によれば、第２の層３２の内側のエッジ３２１と第３の層３３の内側のエッジ３３１との間、および、第２の層３２の外側のエッジ３２２と第３の層３３の外側のエッジ３３２との間のうちの１つにのみ距離がある。
【００２８】
パッシベーション層３では、酸化物を含む第１の層３１および窒化物を含む第２の層３２は、パッシベーション層によって被覆される第１の表面１０１および接触電極２のそれらの領域を湿度および腐食から保護する湿度バリアとして機能する。接触電極２および／または半導体本体１００の腐食は、第３、第２および第１の層３３、３２、３１のエッジに沿って接触電極２および第１の表面１０１までそれぞれ移動する可動イオンによって引き起こされ得る。第２の層３２のエッジと第３の層３３のエッジとの間に距離がある、図４に示される実施形態では、第３の層３３の表面に沿って第３の層から接触電極２および第１の表面１０１までそれぞれ移動し得るそれらの可動イオンに対して、より長い距離がある。このより長い距離により、腐食保護をさらに改善することができる。
【００２９】
図５を参照すると、半導体素子は、軟性封止層６１と、ハウジング６２とをさらに含み得る。図５では、軟性封止層６１およびハウジングのセクションのみが示される。軟性封止層６１は、接触電極２およびパッシベーション層３を有する半導体１００とハウジング６２との間の空間を充填する。ハウジングは、それを通じて接触ピン（図５では、図示せず）がハウジングの外側からハウジングの内側まで延在する開口部を含み得る。それらの接触ピンは、外部から（すなわち、ハウジングの外側から）半導体素子に接触できるようにする。軟性封止層６１は、例えば、シリコーンまたはシリカゲルを含む。
【００３０】
ハウジングは、下部、側壁６２１およびカバー６２２を含み得、図５では、１つの側壁６２１のセクションおよびカバー６２２のセクションのみが示される。下部（図示せず）は、例えば、ＤＣＢ（直接銅ボンディング）基板またはＰＣＢ（プリント基板）などの基板を含み得る。側壁６２１およびカバー６２２は、電気絶縁プラスチック材料を含み得る。側壁６２１およびカバー６２２は、２つの別々の部分として実装することができる。これにより、以下の通り、半導体本体１００をハウジング６２に梱包することができる。最初に、カバーなしのハウジングであるオープンハウジング６２が提供される。次いで、半導体本体１００がハウジングに挿入され、オープンハウジングが軟性封止層６１で充填され、側壁６２１の上部にカバー６２２を取り付けることによってハウジングが閉鎖される。
【００３１】
半導体本体１００、接触電極２およびパッシベーション層３を有する上記で説明されるトポロジは、多数の異なる半導体素子で使用することができる。図６は、図１を参照して説明されるトポロジを有し（しかし、図２および４を参照して説明されるトポロジのうちの１つを使用することもできる）、半導体本体１００にｐｎ接合を含む半導体素子の垂直断面図を示す。ｐｎ接合は、第１のドーピング型のドープされた第１の素子領域１１と第１のドーピング型に相補的な第２のドーピング型のドープされた第２の素子領域１２との間に形成される。第２の素子領域１２は、接触電極２に電気的に接続される。第１の素子領域１１は、エッジ面１０２まで延在し得る。さらに、パッシベーション層３の下方では、第１の素子領域１１は、第１の表面１０１まで延在し得る。ｐｎ接合が形成される半導体本体１００の領域は、内部領域１１０と呼ぶことができ、内部領域１１０に隣接する領域は、外部領域またはエッジ領域１２０と呼ぶことができる。エッジ領域１２０は、内部領域１１０から半導体本体１００のエッジ面１０２まで延在し得る。しかし、これは、単なる例である。さらなる実施形態（図示せず）によれば、低電圧半導体素子または論理素子が実装される半導体領域などのさらなる半導体領域が、エッジ領域１２０に隣接し得る。
【００３２】
図６を参照すると、ｐｎ接合は、表面１０１まで延在し得、パッシベーション層３によって被覆することができる。すなわち、接触電極２のエッジ面は、ｐｎ接合が第１の表面１０１まで延在する位置と間隔が置かれる。
【００３３】
任意選択により、半導体素子は、パッシベーション層３の下方のエッジ領域１２０にエッジ終端構造を含む。エッジ終端構造は、第２のドーピング型のＪＴＥ（接合終端拡張）領域１３を含み得る（示されるように）。それに加えて、エッジ終端構造は、第１のドーピング型の、第１の素子領域１１より高濃度にドープされたチャネルストッパ領域１４を含み得る。ＪＴＥ領域１３およびチャネルストッパ領域１４は両方とも、第１の表面１０１に隣接し、半導体本体１００の水平（横）方向に間隔が置かれる。一実施形態によれば、パッシベーション層３は、完全なエッジ終端構造を被覆する。すなわち、図６に示される実施形態では、パッシベーション層３は、ＪＴＥ領域１３およびチャネルストッパ領域１４を被覆する。ＪＴＥ領域１３に加えてまたはその代わりに、例えば、フィールドリングおよび／またはフィールドプレートを含むエッジ終端構造などの他のタイプのエッジ終端構造も使用することができる。
【００３４】
図６に示される半導体素子および以下で説明される半導体素子は、図５を参照して説明されるように、軟性封止層６１と、ハウジングとを含み得る。しかし、このことは、図６や以下の図では示されない。
【００３５】
以前に説明されたパッシベーション層３は、数百Ｖまたは数キロボルト（ｋＶ）の電圧阻止能力を有する半導体素子などの高電圧半導体素子での使用に適している。パッシベーション層３は、特に、１ｋＶ以上の電圧阻止能力を有する半導体素子での使用に適している。
【００３６】
半導体本体１００、素子領域１１、１２のうちの１つ１２に接触する接触電極２およびパッシベーション層３を有する図６に示される素子トポロジは、異なる半導体素子で使用することができる。以下では、図７〜１０を参照して、４つの可能な実施形態について説明する。
【００３７】
図７を参照すると、半導体素子は、バイポーラダイオードとして（具体的には、パワーダイオードとして）実装することができる。図７は、図６を参照して説明されるような素子トポロジを有するパワーダイオードの垂直断面図を示す。しかし、パッシベーション層３は詳細には示しておらず（すなわち、積層体の個々の層は示していない）、任意選択のエッジ終端構造は示していない。パッシベーション層３は、本明細書で以前に説明された実施形態のうちの１つに従って実装することができる。
【００３８】
図７に示されるダイオードでは、第１の素子領域１１は、ダイオードのベース領域を形成し、第２の素子領域１２は、ダイオードのｎエミッタおよびｐエミッタのうちの１つである第１のエミッタを形成する。一実施形態によれば、ベース領域１１は、ｎドープされ、その結果、第２の素子領域１２は、ｐドープされ、ダイオードのｐエミッタ（アノード）を形成する。ダイオードは、第１のドーピング型の第２のエミッタ領域１５をさらに含み、第２のエミッタ領域１５は、ベース領域１１より高濃度にドープされ、ベース領域１１に隣接する。接触電極２は、第１のエミッタ１２と、ダイオードの第１の端子４１とに電気的に（オーム抵抗）接続される。第１のエミッタがｐエミッタであれば、第１の端子４１はアノード端子を形成する。ダイオードの第２のエミッタは、第２の端子４２に電気的に接続される。第２のエミッタがｎエミッタであれば、第２の端子４２はカソード端子である。
【００３９】
図８に示される別の実施形態によれば、半導体素子は、ショットキーダイオードとして実装される。ショットキーダイオードの素子トポロジは、バイポーラダイオードの素子トポロジに実質的に相当し、その違いは、第１のエミッタ１２が省略され、接触電極２がショットキー金属を含み、ベース領域１１に接触するということである。ショットキー金属の例は、チタン（Ｔｉ）、窒化チタン、モリブデン（Ｍｏ）および窒化モリブデンを含む。一実施形態によれば、接触電極２は、図２に示されるように、２つの層２１、２２を含み、ベース領域１１に接触する少なくとも第１の層２１は、ショットキー金属を含む。第２の層は、アルミニウム、銅、または、アルミニウムおよび銅の少なくとも１つの合金を含み得る。
【００４０】
図８を参照すると、ベース領域１１のドーピング型に相補的な第２のドーピング型のＪＴＥ領域１３は、接触電極の下方まで延在し、接触電極に電気的に接続することができる。一実施形態によれば、第２のドーピング型の、ＪＴＥ領域１３より高濃度にドープされた接触領域１６は、接触電極２とＪＴＥ領域１３との間のオーム抵抗接点を提供する。
【００４１】
図９は、ＭＯＳトランジスタの一実施形態の垂直断面図を示す。このＭＯＳトランジスタでは、第１の素子領域１１はドリフト領域であり、第２の素子領域１２はボディ領域である。ＭＯＳトランジスタは、多数のトランジスタセル５０を含む。各トランジスタセルは、ボディ領域１２によってドリフト領域１１から分離されたソース領域５１と、ゲート電極５２と、ソース領域５１、ボディ領域１２およびドリフト領域１１からゲート電極５２を誘電的に絶縁するゲート誘電体５３とを含む。個々のトランジスタセル５０は、ドリフト領域１１およびドレイン領域１４を共有する。ゲート電極５２は、ゲート端子４３に電気的に接続され、絶縁層５４によって接触電極から電気的に絶縁される。接触電極２は、ソース電極を形成し、ソースおよびボディ領域５１、１２に接続され、ソース端子を形成する第１の端子４１に接続される。ドレイン領域１４は、ドレイン端子を形成する第２の端子４２に接続される。
【００４２】
ＭＯＳトランジスタは、ＭＯＳＦＥＴとして実装することができる。この場合、ドレイン領域１４は、ドリフト領域１１と同じドーピング型を有するが、より高濃度にドープされる。あるいは、ＭＯＳトランジスタは、ＩＧＢＴとして実装される。この場合、ドレイン領域１４は、ドリフト領域１１に相補的にドープされる。ＭＯＳトランジスタは、ｎ型またはｐ型トランジスタとして実装することができる。ｎ型トランジスタでは、ドリフト領域１１およびソース領域５１は、ｎドープされ、ボディ領域１２は、ｐドープされる。ｐ型トランジスタでは、ドリフト領域１１およびソース領域５１は、ｐドープされ、ボディ領域１２は、ｎドープされる。
【００４３】
図１０は、ＪＦＥＴ（接合型電界効果トランジスタ）の一実施形態の垂直断面図を示す。図１０は、内部領域１１０のセクションと、第１の表面１０１の領域におけるエッジ領域１２０のセクションとを含む１つのセクションを示す。ＪＦＥＴは、ソース領域５１、ボディ領域１２、ドリフト領域１１およびドレイン領域（図１０では、図示せず）が同じドーピング型を有する（ｎ−ＪＦＥＴではｎ型およびｐ−ＪＦＥＴではｐ型）という点で、図９を参照して説明されるＭＯＳトランジスタとは異なる。さらに、ゲート電極の代わりに、ＪＦＥＴは、ボディ領域１２のドーピング型に相補的なドーピング型のドープされたゲート領域を含む。ゲート領域５２’は、ボディ領域１２に隣接し、ボディ領域１２とのｐｎ接合を形成する。接触電極２は、ソース領域５１に電気的に接続され、絶縁層５４によってゲート領域５２’から電気的に絶縁される。接触電極２は、ＪＦＥＴのソース電極を形成し、ソース端子に接続され、ゲート領域５２’は、ゲート端子４３に電気的に接続される。ＭＯＳトランジスタと同様に、ＪＦＥＴは、多数のトランジスタセル５０を含み得、その各々は、ソース領域５１、ボディ領域１２およびゲート領域５２’を含み、ドリフト領域１１およびドレイン領域を共有する。
【００４４】
ＪＦＥＴは、空乏領域がボディ領域１２とゲート領域５２’との間のｐｎ接合からボディ領域１２まで拡大し、ボディ領域を空乏化してソース領域５２とドリフト領域１１との間の導電チャネルを遮断するように、駆動電位をゲート領域５２’に印加することによってオフに切り替えることができる。示されるように、ボディ領域１２は、ゲート領域５２’とゲート領域５２’と同じーピング型のドープされた領域との間に位置し得、接触電極（ソース電極）２に電気的に接続される。あるいは（図示せず）、ボディ領域１２は、２つの隣接するゲート領域間に位置する。
【００４５】
図１〜５を参照して説明される素子構造は、バイポーラダイオード、ショットキーダイオード、ＭＯＳトランジスタまたはＪＦＥＴでの使用に限定されないが、例えば、ＢＪＴ（バイポーラ接合トランジスタ）などの他のタイプの半導体素子でも実装することができる。
【００４６】
図１１Ａ〜１１Ｃは、図１および２を参照して本明細書で以前に説明された素子トポロジを生産するための方法の第１の実施形態を示す。図１１Ａ〜１１Ｃは、製造プロセスの異なる段階における半導体本体１００の垂直断面図を概略的に示す。
【００４７】
図１１Ａを参照すると、方法は、接触電極２上および接触電極２によって被覆されない第１の表面１０１のそれらのセクション上に第１の前駆体層３１’を形成するステップを含む。第１の前駆体層３１’は、接触電極２と、接触電極２によって被覆されない第１の表面１０１のそれらのセクションとを完全に被覆することができる。エッチングプロセス（図１１Ｂおよび１１Ｃを参照して説明される）の後、第１の前駆体層３１’は、第１の層３１を形成する。実施形態によれば、第１の前駆体層３１’を形成するステップは、ＰＥＣＶＤプロセスを含む。あるいは、第１の前駆体層３１’を形成するステップは、スパッタプロセスを含む。上記の通り、第１の層３１は、異なる材料組成を有する２つ以上の副層を含み得る。したがって、第１の前駆体層３１’は、異なる材料組成を有する２つ以上の副層を含み得る。それらの副層は、上下に生成することができる。
【００４８】
第１の前駆体層３１’を形成するステップの前に、接触電極２の表面および／または半導体本体１００の第１の表面１０１は、接触電極２および第１の表面のそれぞれへの第１の層の付着を改善するため、例えば、スパッタリングによって粗にすることができる。
【００４９】
図１１Ａを参照すると、方法は、第１の前駆体層３１’上に第２の前駆体層３２’を形成するステップをさらに含む。第２の前駆体層３２’は、第１の前駆体層３１’を完全に被覆することができる。一実施形態によれば、第２の前駆体層３２’を形成するステップは、ＰＥＣＶＤプロセスを含む。あるいは、第２の前駆体層３２’を形成するステップは、スパッタプロセスを含む。
【００５０】
図１１Ｂを参照すると、方法は、第２の前駆体層３２’上に第３の層３３を形成するステップをさらに含む。第３の層３３を形成するステップは、第２の前駆体層３２’を完全に被覆する第３の前駆体層（図示せず）を形成し、第３の前駆体層をパターニングして第３の層３３を形成するステップを含み得る。第３の前駆体層をパターニングするステップは、フォトリソグラフィプロセスを含み得、フォトリソグラフィプロセスでは、リソグラフィマスクを使用して第３の前駆体層（従来のフォトレジストのような）を露出させ、成長させる。さらに、露出させた部分または露出させなかった部分（成長のタイプによる）は、第３の層３３を形成するために取り除かれる。
【００５１】
第３の層３３は、第１および第２の層を形成するため、第１および第２の前駆体層３１’、３２’をエッチングするためのエッチングマスクとして使用される。このエッチングプロセスの結果は、図１１Ｃに示される。
【００５２】
第３の前駆体層（図１１Ｂでは、図示せず）は、以前に説明されるようにパターニングすることができる未硬化イミド層であり得る。第３の前駆体層をパターニングした後、かつ、第１および第２の前駆体層３１’、３２’をエッチングするためのエッチングマスクとして第３の層３３を使用する前、第３の層３３は、一実施形態に従って硬化される。硬化により、第３の層３３は、エッチングマスクとして機能できるほど十分に硬く、ロバストになる。硬化は、３００℃〜４００℃の温度でのアニーリングプロセスを含み得る。
【００５３】
図１１Ａ〜１１Ｃを参照して説明されるプロセスの後、第１の層３１、第２の層３２および第３の層３３のエッジは、位置合わせされる。第２の層３２のエッジと間隔が置かれる第３の層のエッジを生成するプロセスの一実施形態については、以下で図１２Ａ〜１２Ｂを参照して説明する。
【００５４】
このプロセスは、第１および第２の層３１、３２を形成するために第１および第２の前駆体層３１’、３２’をパターニングするステップが、第１および第２の層３１、３２を形成した後に完全に取り除かれるエッチングマスク２０２を伴うという点で、図１１Ａ〜１１Ｃを参照して説明されるプロセスとは異なる。このエッチングマスクは、図１２Ａに示される。
【００５５】
図１２Ｂを参照すると、エッチングマスク２０２を取り除いた後、第３の前駆体層３３’が、第２の層３２上、ならびに、第１および第２の層３１、３２によって被覆されない接触電極２および第１の表面１０１のそれらのセクション上に形成される。一実施形態によれば、第３の前駆体層３３’は、未硬化イミド層である。方法は、第３の前駆体層３３’をパターニングするステップをさらに含む。第３の前駆体層３３’をパターニングするステップは、以前に図１１Ｂを参照して説明されるようなリソグラフィプロセスを含み得る。このプロセスにより、第３の前駆体層３３’は、第１および第２の層３１、３２とは無関係にパターニングすることができ、その結果、第３の層３３は、図４を参照して説明されるように、第２の層３２の内側および外側のエッジと間隔が置かれる内側および外側のエッジを有するように生成される。第３の層３３は、第３の前駆体層３３’をパターニングするリソグラフィプロセス後に硬化することができる。
【００５６】
図５を参照すると、方法は、ハウジング６２を形成し、軟性封止層６１でハウジング６２の空間を充填するステップをさらに含み得る。
【００５７】
本発明の様々な例示的な実施形態を開示してきたが、当業者であれば、本発明の精神および範囲から逸脱することなく、本発明の利点のいくつかを達成する様々な変更および修正を行うことができることが明らかであろう。当業者であれば、同じ機能を実行する他のコンポーネントを適切に代用することができることが明白であろう。特定の図を参照して説明される特徴は、他の図の特徴と組み合わせることができ、それは、その旨が明確に述べられていない場合であっても当てはまることが言及されるべきである。さらに、本発明の方法は、適切なプロセッサ命令を使用して、すべてのソフトウェア実装形態で、または、同じ結果を達成するためにハードウェア論理とソフトウェア論理との組合せを利用するハイブリッド実装形態で、達成することができる。発明概念に対するそのような修正は、添付の特許請求の範囲に含まれることが意図される。
【００５８】
「〜の下」、「〜の下方」、「下側の」、「〜を覆って」、「上側の」および同様のものなどの空間的に相対的な用語は、ある要素の第２の要素に対する位置決めについて説明するための記述を簡単にするために使用される。これらの用語は、図で描写されるものとは異なる向きに加えて、デバイスの異なる向きを包含することが意図される。さらに、「第１の」、「第２の」および同様のものなどの用語は、様々な要素、領域、セクションなどを説明するためにも使用され、また、制限することも意図しない。記述全体を通じて、同様の用語は、同様の要素を指す。
【００５９】
本明細書で使用される場合、用語「有する」、「含む（「ｃｏｎｔａｉｎｉｎｇ」または「ｉｎｃｌｕｄｉｎｇ」）」、「備える」および同様のものは、制限のない用語であり、同用語は、述べられる要素または特徴の存在を示すが、追加の要素または特徴を除外しない。文脈上で明示される場合を除き、冠詞（「ａ」、「ａｎ」および「ｔｈｅ」）は、単数形と同様に複数形を含むことが意図される。
【００６０】
明確に記載される場合を除き、本明細書に記載される様々な実施形態の特徴は、互いに組み合わせることができることを理解されたい。
【００６１】
本明細書では、特定の実施形態について示し、説明してきたが、当業者であれば、本発明の範囲から逸脱することなく、示され、説明される特定の実施形態に対して様々な代替のおよび／または均等の実装形態を代用できることが理解されよう。この出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。したがって、この発明は、特許請求の範囲およびその均等物によってのみ制限されることが意図される。
【符号の説明】
【００６２】
２  接触電極
３  パッシベーション層
１１  第１の素子領域
１２  第２の素子領域
１３  ＪＴＥ領域
１４  チャネルストッパ領域
１５  第２のエミッタ領域
１６  接触領域
２１  第１の層
２２  第２の層
３１  第１の層
３１’  第１の前駆体層
３２  第２の層
３２’  第２の前駆体層
３２１、３２２  エッジ
３３  第３の層
３３’  第３の前駆体層
３３１、３３２  エッジ
４１  第１の端子
４２  第２の端子
４３  ゲート端子
５０  トランジスタセル
５１  ソース領域
５２  ゲート電極
５２’  ゲート領域
５３  ゲート誘電体
５４  絶縁層
６１  軟性封止層
６２  ハウジング
６２１  側壁
６２２  カバー
１００  半導体本体
１０１  第１の表面
１０２  エッジ面
１１０  内部領域
１２０  エッジ領域
２０２  エッチングマスク
【図１】
2015170857.tif 000003
【図２】
2015170857.tif 000004
【図３】
2015170857.tif 000005
【図４】
2015170857.tif 000006
【図５】
2015170857.tif 000007
【図６】
2015170857.tif 000008
【図７】
2015170857.tif 000009
【図８】
2015170857.tif 000010
【図９】
2015170857.tif 000011
【図１０】
2015170857.tif 000012
【図１１Ａ−Ｃ】
2015170857.tif 000013
【図１２Ａ−Ｂ】
2015170857.tif 000014
【外国語明細書】
2015170857000001.pdf
2015170857000002.pdf
2015170857000003.pdf
2015170857000004.pdf