(57)【要約】【課題】動作安定性を向上した、象限および重み付けの決定をアナログ処理で行う位相補間クロック発生回路の実現。【解決手段】入力信号DinとクロックCKsaとの位相差を検出する位相比較回路22と、検出した位相差に応じて、所定位相差ごとに反転して高レベルと低レベル間で変化する位相制御信号を生成する位相制御信号生成部23,24と、位相制御信号から、複数の位相クロックを合成して位相補間するための合成制御信号を出力する制御部25と、位相制御信号が高レベルを超えるオーバシュートを検出するオーバシュート検出部27と、オーバシュート時に、高レベルを超える位相制御信号を低下させるオーバシュートキャンセル部28と、複数の位相クロックを、合成制御信号にしたがって合成することによりクロックを発生する位相補間回路26と、を有する位相補間クロック発生回路。【選択図】図５
2015139203.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とクロックとの位相差を検出する位相比較回路と、
検出した前記位相差に応じて、所定位相差ごとに反転して高レベルと低レベル間で変化する位相制御信号を生成する位相制御信号生成部と、
前記位相制御信号から、複数の位相クロックを合成して位相補間するための合成制御信号を出力する制御部と、
前記位相制御信号が前記高レベルを超えるオーバシュートを検出するオーバシュート検出部と、
前記オーバシュート時に、前記高レベルを超える前記位相制御信号を低下させるオーバシュートキャンセル部と、
前記複数の位相クロックを、前記合成制御信号にしたがって合成することにより前記クロックを発生する位相補間回路と、を有する位相補間クロック発生回路。
【請求項２】
前記制御部は、
前記位相制御信号を反転するタイミングを検出し、前記位相制御信号の象限情報および反転タイミング信号を出力する象限情報生成回路と、
前記位相制御信号から、２つの位相補間バイアス信号を生成する位相補間バイアス信号生成回路と、
前記２つの位相補間バイアス信号および前記象限情報に基づいて、前記合成制御信号を生成するバイアス制御回路と、を有し、
前記制御電圧信号生成部は、前記反転タイミング信号に基づいて前記位相制御信号を生成する、請求項１に記載の位相補間クロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間クロック発生回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。高速動作する送受信器では、データ信号から最適なタイミングのクロックを復元するＣＤＲ(Clock and Data Recovery)回路が設けられる。ＣＤＲ回路を実現する方式には、複数のアーキテクチャが提案されている。例えば、リファレンスクロックを受信する入力データの位相に追従させる方式と、再生クロックと入力データの位相差を検出し、検出した位相差分リファレンスクロックを位相シフトして再生クロックとする方式が知られている。実施形態の位相補間クロック発生回路は、再生クロックと入力データの位相差を検出し、検出した位相差分リファレンスクロックを位相シフトして再生クロックを生成する。
【０００３】
位相補間クロック発生回路では、補間位相制御に基づいて位相の異なる複数のリファレンスクロックを重み付けして合成することにより、補間位相を有する再生クロックを発生する位相補間を行う。全位相について位相補間を行うために、補間位相制御では、通常９０度ずつ位相が異なる４相の位相クロック(clock)を利用する。検出した再生クロックと入力データの位相差から、位相差の象限を決定し、さらに位相差に応じて合成する複数の位相クロックの重み付けを決定する。
【０００４】
象限および重み付けの決定などの補間位相制御をディジタル処理により行うことが提案されている。ディジタル処理は、自由に制御値を設定可能であり、象限の変化にも容易に対応できるが、丸め誤差（量子化誤差）が発生し、この誤差により位相追従時のコード変動による位相変動が発生する。この量子化誤差や誤差による位相変動を低減するには、ディジタルデータのビット数を増加させることが必要であるが、その場合には回路規模が大きくなり、ディジタル処理に要する時間が長くなり、応答速度が低下するという問題がある。
【０００５】
補間位相制御をアナログ処理で行えば、位相差を検出してから位相シフトを行うまでのループレイテンシが短い点で有利である。そこで、補間位相制御をアナログ処理により行う位相補間クロック発生回路が提案されている。一般に、位相補間クロック発生回路では、複数の差動対にそれぞれ位相の異なる位相クロックを入力し、差動対に流す電流比を変えることによって位相シフトを行う。
【０００６】
例えば、非特許文献１は、４つの差動対を有する位相補間クロック発生回路を開示している。非特許文献１によれば、位相検出回路が位相差を検出し、チャージポンプが位相差に応じて充電または放電を行うが、所定位相差ごとに充電と放電を反転して高レベルと低レベル間で変化する位相制御信号を生成する。この位相制御信号は、位相制御信号から生成した位相のずれた複数の位相補間バイアス信号に基づいて位相差の象限を決定し、象限が切り替わるごとに充電と放電を切り替えることにより生成される。具体的には、位相補間バイアス信号の位相が１８０度を横切るとき、すなわち象限が切り替わる時に、チャージポンプ前段のスイッチにより充電と放電を切り替えることにより、高レベルと低レベル間で反転する位相制御信号を生成する。
【０００７】
非特許文献１に記載された制御手法は、特定の条件下において所望の動作を実行しない場合が発生し、特性劣化や動作不可能な状態に陥ってしまうという問題がある。特定の条件は、例えば、象限が変化する付近で、位相検出回路が出力する位相差がダウン（Ｄｏｗｎ）とアップ（Ｕｐ）の間で変化する場合である。この場合、位相補間バイアス信号の１つが、過度に上昇し、他の位相補間バイアス信号は固定され、位相シフトの機能が停止することが起こり得る。
このような課題は、非特許文献１の制御手法だけでなく、高レベルと低レベル間で変化する位相制御信号を生成し、位相制御信号に基づいて象限の決定および補間位相制御をアナログ処理により行う手法で、起こり得る。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】"A 10-Gb/s CMOS Clock and Data Recovery Circuit With an Analog Phase Interpolator" Rainer Kreientkamp, et al., IEEE Journal of Solid-State Circuits, Vol. 40, No. 3, pp. 736-743, March 2005
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態によれば、象限および重み付けの決定をアナログ処理で行う位相補間クロック発生回路の動作の安定性が向上する。
【課題を解決するための手段】
【００１０】
発明の第１の観点によれば、位相補間クロック発生回路は、位相比較回路と、制御電圧信号生成部と、制御部と、オーバシュート検出部と、オーバシュートキャンセル部と、位相補間回路と、を有する。位相比較回路は、入力信号とクロックとの位相差を検出する。制御電圧信号生成部は、検出した位相差に応じて、所定位相差ごとに反転して高レベルと低レベル間で変化する位相制御信号を生成する。制御部は、位相制御信号から、複数の位相クロックを合成して位相補間するための合成制御信号を出力する。オーバシュート検出部は、位相制御信号が高レベルを超えるオーバシュートを検出する。オーバシュートキャンセル部は、オーバシュート時に、高レベルを超える位相制御信号を低下させる。位相補間回路は、複数の位相クロックを、合成制御信号にしたがって合成することによりクロックを発生する。
【発明の効果】
【００１１】
実施形態によれば、複数の位相クロックを位相差に応じて合成することにより位相補間を行う位相補間クロック発生回路で、象限および合成の重み付けの決定をアナログ処理で行う場合の、象限切替付近での位相差信号の変化に対する動作の安定性が向上する。
【図面の簡単な説明】
【００１２】
【図１】図１は、一般的な位相補間クロック発生回路の構成例を示す図である。
【図２】図２は、非特許文献１に開示された位相補間クロック発生回路の構成例を示す図である。
【図３】図３は、図２の位相補間クロック発生回路のチャージポンプおよび位相補間制御部(CP+PIC: Charge Pump + PI-Controller)の構成を示す図である。
【図４】図４は、非特許文献１に開示された制御手法の課題を説明する図である。
【図５】図５は、第１実施形態の位相補間クロック発生回路の構成を示す図である。
【図６】図６は、第１実施形態の位相補間クロック発生回路の動作を説明する図である。
【図７】図７は、位相補間回路で４相の位相クロックを合成する位相補間制御における合成の重み（比率）を説明する図である。
【図８】図８は、位相補間回路の回路構成を示す図である。
【図９】図９は、チャージポンプおよびループフィルタの回路構成を示す図である。
【図１０】図１０は、制御回路の構成を示す図である。
【図１１】図１１は、位相補間（ＰＩ）バイアス生成回路の回路構成を示す図である。
【図１２】図１２は、象限・オーバシュート検出回路の回路構成を示す図である。
【図１３】図１３は、バイアス制御回路の回路構成を示す図である。
【図１４】図１４は、オーバシュートキャンセラ回路の回路構成を示す図である。
【発明を実施するための形態】
【００１３】
実施形態を説明する前に、一般的な位相補間クロック発生回路について説明する。
前述のように、受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを再生(CDR: Clock and Data Recovery)することが求められる。ＣＤＲ回路では、位相補間クロック発生回路が、入力データとサンプリングクロックとの位相差を検出し、その情報を基にサンプリングクロックの位相調整を行って再生クロックを生成する。
【００１４】
図１は、受信回路に利用される一般的な位相補間クロック発生回路の構成例を示す図である。
位相補間クロック発生回路は、判定回路(Decision)１１と、位相検出回路(PFD: Phase detector)１２と、チャージポンプ(CP: Charge pump)１３と、ループフィルタ(LPF: Loop filter)１４と、制御回路(Controller)１５と、位相補間回路(PI: Phase interpolator)１６と、を有する。
【００１５】
判定回路１１は、再生されたサンプリングクロックCKsaのタイミングで入力データDinが０か１かを判定し、その結果を出力データDoutとして出力する。位相検出回路１２は、入力データDinとサンプリングクロックCKsa間の位相差を検出し位相を進めるアップ（Ｕｐ）信号および位相を遅らせるダウン（Ｄｏｗｎ）信号を含むアップダウン信号ＵＰＤＮを出力する。チャージポンプ１３は、アップダウン信号ＵＰＤＮに従い、ループフィルタ１４における電流の足し引きを制御する。ループフィルタ１４は、電流の足し引きの結果である制御電圧VLPFを出力する。制御回路１５は、VLPFに応じて位相補間回路１６における補間位相を制御するPIctrlを出力すると共に、補間するクロック位相の象限（０度、９０度、１８０度、２７０度)を検出する機能を有する。ここでｍ、位相補間に使用する位相クロックは４相であるとして説明するが、これに限定されるものではない。さらに、PIctrlは回路構成によって変わり、電圧もしくは電流となる。さらに、構成によってはPIctrlを生成するために、クロック位相の象限情報に応じてチャージポンプ１３の極性を反転させるCPinvを用いることもある（図１はCPinvを用いる例を記載している）。位相補間回路１６は、入力クロックCKinをPIctrlに応じて補間し、結果として位相シフトさせてサンプリングクロックCKsaを出力する。この構成により入力データとサンプリングクロックが同期し、正しいタイミングでデータ判定が可能となる。
【００１６】
位相差を検出してから位相シフトを行うまでのループレイテンシが短い点が有利であるアナログ的に補間位相制御を行う位相補間クロック発生回路が知られている。
図２は、非特許文献１に開示された位相補間クロック発生回路の構成例を示す図である。
図３は、図２の位相補間クロック発生回路のチャージポンプおよび位相補間制御部(CP+PIC: Charge Pump + PI-Controller)の構成を示す図である。
【００１７】
位相補間回路(PI: Phase Interpolator Core)は、４つの差動対にそれぞれ位相の異なるクロックが入力されており、そこに流す電流比を変えることによって合成する再生クロックの補間位相を変える。
【００１８】
図３に示すように、ＣＰ＋ＰＩＣでは、スイッチ(Switch)が、ＰＩＣ(PI-Controller)からの制御信号Ｂ2に応じて、位相検出回路(Phase Detector)からのアップ（Ｕｐ）信号とダウン（Ｄｏｗｎ）信号を切り替える。チャージポンプ（ＣＰ）は、スイッチからのアップ信号とダウン信号に応じて、ループフィルタの容量を充電または放電する電流を出力する。この電流は、切替充電発生回路(SCG: Switched Charge Generator)からの切替を滑らかにするための信号と一緒に、容量に供給される。容量の電圧ＶCtlは、電圧電流変換回路(VI-Converter)により差動の電流信号Ｉ1およびＩ2に変換されてＰＩＣに供給される。ＰＩＣは、補間位相が１８０度を横切るときに上記の制御信号Ｂ2を発生し、スイッチによりＣＰへの信号を切り替える。さらに、ＰＩＣは、電流信号Ｉ1およびＩ2から９０度位相をずらした電流信号Ｉ3およびＩ4を生成する。Ｉ3およびＩ4は、Ｉ3＋Ｉ4＝Ｉ0としておき、さらにＩ1およびＩ2を基準として、補間位相の各象限（０度、９０度、１８０度、２７０度）ごとにＩ1＋Ｉ3、Ｉ1+Ｉ4、Ｉ2+Ｉ3、Ｉ2+Ｉ4が一定値になるようして生成する。補間位相の各象限切り替えの検出は、Ｉ1とＩ2の比較およびＩ3とＩ4の比較によってＢ1、Ｂ2を切り替えることによって行っている。
【００１９】
非特許文献１に開示された制御手法は、特定の条件下において期待した動作をしない可能性があり、特性劣化や動作不可能な状態に陥ってしまう問題がある。
図４は、非特許文献１に開示された制御手法の課題を説明する図である。
例えば、現在の補間位相が９０度と１８０度の間で、位相検出回路がＤｏｗｎを検出し続けた場合、Ｉ1、Ｉ3は減少し、Ｉ2、Ｉ4は増加する。そして、Ｉ3＜Ｉ4を検出するとＢ2が反転しチャージポンプ前段のスイッチが切替わる。このまま位相検出回路がＤｏｗｎを検出し続ければ問題がないが、このタイミングでＵｐを検出し続けるようになってしまった場合、この後減少するべきＩ2の電流値が増加し続け、この後増加するべきＩ1の電流値は減少もしくはゼロに張り付いてしまう。残りのＩ3、Ｉ4はＩ1、Ｉ2を基準として生成しているため、Ｉ1、Ｉ2が想定値を超えているため両方とも０．５Ｉ0に張り付き補間位相の象限切り替えを検出できなくなってしまう。この時、位相補間回路では特定位相のクロックしか出力できず位相シフトの機能ができなくなってしまう。この状況から復帰するにはＩ2の電流が想定範囲内に戻るまでＤｏｗｎ信号が入らなくてはならず、復帰するまでは位相補間回路は応答しない状況となる。このような状況は、いずれの象限間でも、象限を切り替える場合に発生する。
【００２０】
このような課題は、非特許文献１に開示された制御手法に限らず、位相差に応じて高レベルと低レベル間で変化する位相制御信号を生成し、位相制御信号に基づいて象限の決定および補間位相制御をアナログ処理により行う手法で、起こり得る。
【００２１】
以下に説明する実施形態の位相補間クロック発生回路は、このような問題を解決し、動作の安定性が向上する。
【００２２】
図５は、第１実施形態の位相補間クロック発生回路の構成を示す図である。
第１実施形態の位相補間クロック発生回路は、判定回路(Decision)１１と、位相検出回路(PFD: Phase detector)１２と、チャージポンプ(CP: Charge pump)１３と、ループフィルタ(LPF: Loop filter)１４と、を有する。第１実施形態の位相補間クロック発生回路は、さらに、制御回路(Controller)１５と、位相補間回路(PI: Phase interpolator)１６と、オーバシュート検出回路(Overshoot detector)２７と、オーバシュートキャンセル回路(Overshoot canceller)２８と、を有する。判定回路１１、位相検出回路１２、チャージポンプ１３、ループフィルタ１４、制御回路１５および位相補間回路１６は、図１に示した一般的な位相補間クロック発生回路の要素と同じである。言い換えれば、第１実施形態の位相補間クロック発生回路は、図１に示した一般的な位相補間クロック発生回路に、オーバシュート検出回路２７およびオーバシュートキャンセル回路２８を付加した構成を有する。以下、付加した部分、および付加した部分の説明に関連する部分について説明する。
【００２３】
図５に示すように、オーバシュート検出回路２７は、制御回路１５に追加した形で設けられる。オーバシュートキャンセル回路２８は、ループフィルタ２４の出力部に設けられる。オーバシュート検出回路２７は、ループフィルタ２４が出力する位相制御信号ＶLPFの象限切り替え時のオーバシュートを検出し、オーバシュートが起こっている期間のみオーバシュート信号OSを出力する。オーバシュートキャンセル回路は、信号OSが入力されている間ＶLPFの差動間電圧を下げる方向に電流を注入する。これにより位相制御信号ＶLPFは、象限切り替え時には、位相検出回路２２からの入力によらず強制的に位相制御信号ＶLPFの象限検出が可能なレベルに調整されることになる。したがって、位相補間回路２６が応答しなくなる状況は発生しない。
【００２４】
図６は、第１実施形態の位相補間クロック発生回路の動作を説明する図である。図６では、第１実施形態の位相補間クロック発生回路が、非特許文献１に記載された図４に示す電流信号Ｉ1、Ｉ2、Ｉ3、Ｉ4を発生するとした場合の動作例が示される。この場合、位相制御信号は、電流信号Ｉ1、Ｉ2、Ｉ3、Ｉ4に対応する。
【００２５】
図６では、補間位相が９０度と１８０度の間で、位相検出回路がＤｏｗｎを検出し続け、Ｉ1、Ｉ3は減少し、Ｉ2、Ｉ4は増加する場合で、Ｉ3＜Ｉ4を検出する場合を示している。この状態でスイッチの充電と放電が切り替わる。前述のように、この状態で、位相が逆に減少する方向に変化すると、位相検出回路がＤｏｗｎの検出からＵｐを検出し続けるようになる。そのため、減少するべきＩ2の電流値が増加し続け、増加するべきＩ1の電流値は減少もしくはゼロに張り付き、Ｉ3およびＩ4は０．５Ｉ0に張り付く。第１実施形態の位相補間クロック発生回路では、オーバシュート検出回路２７がＩ2のオーバシュートを検出し、オーバシュートキャンセル回路２８がＩ2を下げる方向に電流を注入する。これにより、Ｉ1からＩ4は、所望の変化を行うようになり、位相補間回路２６の制御部が応答しなくなる問題を防ぎ、正常動作が可能となる。
【００２６】
非特許文献１に開示された制御手法では、位相制御信号に対応する独立した４つの制御電流Ｉ1からＩ4を用いて位相補間回路の制御を行っていたが、電力面で効率が悪い。２つの位相制御信号を用いて位相補間回路の制御を行うことも可能である。以下、第１実施形態の位相補間クロック発生回路で、２つの位相制御信号を用いて位相補間回路の制御を行う場合を例として、具体的な回路構成および動作を説明する。
【００２７】
図７は、位相補間回路２６で４相の位相クロックを合成する位相補間制御における合成の重み（比率）を説明する図である。
図７に示すように、Ｉ000は２７０度でゼロに、３６０度（０度）でＩPIに、９０度でゼロに変化する信号であり、それ以外ではゼロである。同様に、Ｉ090は０度でゼロに、９０度でＩPIに、１８０度でゼロに変化する信号であり、それ以外ではゼロである。Ｉ180は９０度でゼロに、１８０度でＩPIに、２７０度でゼロに変化する信号であり、それ以外ではゼロである。同様に、Ｉ270は１８０度でゼロに、２７０度でＩPIに、３６０度（０度）でゼロに変化する信号であり、それ以外ではゼロである。
【００２８】
位相補間処理において、０度から９０度の第１象限では、０度の位相クロックCK000と９０度の位相クロックCK090を重み付けして合成するが、その重み付けは、図７の第１象限におけるＩ000とＩ090の値である。例えば、４５度であればＩ000＝Ｉ090＝０．５ＩPIであり、６７．５度であればＩ000＝０．２５ＩPI、Ｉ090＝０．７５ＩPIである。したがって、第１象限では、位相に応じてＩ000およびＩ090の値を実現するように合成制御信号ＰＩctrl1およびＰＩctrl2を制御すればよい。同様に、第２象限ではＩ090およびＩ180の値を実現するように合成制御信号ＰＩctrl2およびＰＩctrl3を制御すればよい。第３象限ではＩ180およびＩ270の値を実現するように合成制御信号ＰＩctrl3およびＰＩctrl4を、第４象限ではＩ270およびＩ000の値を実現するように合成制御信号ＰＩctrl2およびＰＩctrl1を、制御すればよい。
【００２９】
第１実施形態では、チャージポンプ２３およびループフィルタ２４は、制御電圧信号ＶLPFを生成する。制御回路２５が、ＶLPFの生成に関係するタイミング信号ＣＰinv、合成制御信号ＰＩctrl1、ＰＩctrl2、ＰＩctrl3、およびＰＩctrl4、およびその生成に関係する象限情報を生成する。後述するように、合成制御信号ＰＩctrl1、ＰＩctrl2、ＰＩctrl3、およびＰＩctrl4は、バイアス信号として利用されるので、バイアス信号とも称する。
【００３０】
図８は、位相補間回路２６の回路構成を示す図である。
位相補間回路２６は、高電源ＶＤＤに接続された負荷（抵抗）ＲAおよびＲBと、ＲAおよびＲBに接続される４つのトランジスタ対と、からなる差動対を有する。ＲAおよびＲBと４つのトランジスタ対の接続ノードから差動の再生クロックｏｕｔおよびｏｕｔｘが出力される。４つのトランジスタ対を形成するｎ型トランジスタには、合成に使用する４相の位相クロックＣＫ000とＣＫ180、ＣＫ090とＣＫ270、ＣＫ180とＣＫ000、およびＣＫ270とＣＫ090がそれぞれ印加される。４つの差動対の電流源は、合成制御（バイアス）信号ＰＩctrl1、ＰＩctrl2、ＰＩctrl3、およびＰＩctrl4により電流量が制御される。
【００３１】
図９は、チャージポンプ２３およびループフィルタ２４の回路構成を示す図である。なお、ここでは、図８に示した回路部分を、位相制御信号生成部と称する。
チャージポンプ２３は、ポンプ回路３１と、反転スイッチ回路３２と、を有する。ポンプ回路３１は、電流源４１−４４と、スイッチＳＷ１−ＳＷ４と、を有する。反転スイッチ３２は、通過状態を切り替えられるゲート４６および４７と、インバータ４８と、を有する。ループフィルタ２４は、反転スイッチ３２の出力端子とＧＮＤ間に接続された容量Ｃを有する。反転スイッチ３２の出力端子と容量Ｃの第１端子の接続ノードから制御電圧信号ＶLPFが出力される。なお、図９では、図示を容易にするために、制御電圧信号ＶLPFは単相の信号として示されているが、差動の信号が生成される。
【００３２】
入力データ信号Ｄａｔａに対して再生クロックｃｌｏｃｋの位相遅れている時には、Ｕｐ信号が、進んでいる時には、Ｄｏｗｎ信号が、位相比較回路２１から入力する。Ｕｐ信号がオンの時、Ｄｏｗｎ信号はオフであり、ＳＷ１およびＳＷ４が導通し、ＳＷ２およびＳＷ３が遮断する。第１または第３象限の時には、制御回路２５が出力するCPinvは低（Ｌ）レベルであり、ゲート４６は導通し、ゲート４７は遮断する。したがって、電流が、電流源４１から、ＳＷ１およびゲート４６を介してＣに流れ込み、容量Ｃの第１端子の電位ＶLPFが一定の速度で上昇する。
【００３３】
ＶLPFが上限に達すると、制御回路２５は出力するCPinvを高（Ｈ）レベルに変化させるので、ゲート４６は遮断し、ゲート４７が導通する。これにより、容量Ｃの第１端子から、ゲート４７およびＳＷ４を介して、電流源４４により電流が引き込まれ、容量Ｃの第１端子の電位Ｖｃｎｔｌ  ｏｒｇが一定の速度で降下する。ＶLPFがゼロに到達すると、CPinvが低レベルに変化し、以下上記の動作を繰り返すことにより、図７のＩ1またはＩ2に類似の電圧信号でＵｐ方向に変化する信号ＶLPFが出力される。
【００３４】
Ｕｐ信号がオフの時、Ｄｏｗｎ信号はオンであり、ＳＷ１およびＳＷ４が遮断し、ＳＷ２およびＳＷ３が導通し、Ｄｏｗｎ方向に変化する信号ＶLPFが出力される。
【００３５】
図１０は、制御回路２５の構成を示す図である。
制御回路２５は、位相補間（ＰＩ）バイアス生成回路(PI bias generator)５１と、象限・オーバシュート検出回路(Quadrant, Overshoot detector)５２と、バイアス制御回路(Bias controller)５３と、を有する。ＰＩバイアス生成回路５３は、位相制御信号生成部の出力する差動信号ＶLPFから位相補間（ＰＩ）を制御する２つのバイアス信号ＰＩbiasを出力する。バイアス制御回路５３は、象限情報ＰＩquadに応じて、ＰＩbiasの接続先を切り替えてＰＩバイアス電圧ＰＩctrlを出力する。象限・オーバシュート検出回路５２は、補間位相の象限切り替えの検出を行い、象限情報とチャージポンプの極性反転信号ＣＰinvを出力する。さらに、象限・オーバシュート検出回路５２は、ＶLPFが上限値を超えていること、すなわちＶLPFにより生成される位相補間回路２６に流れる電流が所望の値を超えること(オーバシュート)を検出すると信号ＯＳを出力する。象限・オーバシュート検出回路５２は、図５のオーバシュート検出回路２７に対応する。
【００３６】
図１１は、ＰＩバイアス生成回路５３の回路構成を示す図である。
ＰＩバイアス生成回路５３は、位相制御信号生成部からの差動信号ＶLPFおよびＶLPFXが印加される差動対と、出力部分に設けられるダイオード接続の２個のＮＭＯＳトランジスタと、を有する。このＮＭＯＳトランジスタは、図８に示した位相補間回路２６のバイアス信号ＰＩcntl1−ＰＩcntl4が入力されるトランジスタとカレントミラー回路を形成する。図８に示した位相補間回路２６のバイアス信号ＰＩcntl1−ＰＩcntl4が入力されるトランジスタのサイズを、このＮＭＯＳトランジスタの定数倍にすることで、このＮＭＯＳトランジスタに流れる電流の定数倍を位相補間回路の差動対に流すことができる。また、出力ノードの電圧の揺らぎを抑えるために容量が付加されている。電源からは２ＩPIの電流が供給されており、差動対からはＩPIの電流が引き抜かれる。すなわち、ＮＭＯＳトランジスタの部分には合計でＩPIの電流が流れるように制御することになる。
【００３７】
図１２は、象限・オーバシュート検出回路５２の回路構成を示す図である。
図１２の左側の部分は、図１１のＰＩバイアス生成回路５１の構成に類似しているが、電源から供給される電流が一方はＩPIであるのに対し、他方は２ＩPIより少し小さい電流になっている。また、図１２の上側の差動対に対して、下側の差動対には差動信号ＶLPFおよびＶLPFXが反転して入力されている。これらの差動対の出力がそれぞれコンパレータ６１および６２に入力され、電圧の比較を行い、オーバシュート検出信号ＯＳ1およびＯＳ2を出力する。すなわちＶLPFが十分に大きくなり、コンパレータ６１に入力される電圧が逆転するとＯＳ1が高（Ｈ）となる。逆にＶLPFxが十分に大きくなり、コンパレータ６２に入力される電圧が逆転するとＯＳ2がＨとなる。差動対の他方に供給する電流は、２ＩPIより少し小さい電流であるが、どの程度小さくするかは、適宜設定される。フリップフロップ（ＦＦ）６３およびインバータは、ＯＳ1の立ち上り変化毎にＰＩquad1の極性を反転させる。同様に、フリップフロップ（ＦＦ）６４およびインバータは、ＯＳ2の立ち上り変化毎にＰＩquad2の極性を反転させる。チャージポンプの極性反転信号ＣＰinvはＰＩquad1およびＰＩquad2の排他的論理和（ＸＯＲ）である。
【００３８】
図１３は、バイアス制御回路５３の回路構成を示す図である。
バイアス制御回路５３は、インバータ７０および７５と、トランスファーゲートによる８個のスイッチ７１−７４および７６−７９と、を有する。スイッチ７１−７４および７６−７９は、極性切り替え信号ＰＩquad1およびＰＩquad2によって、出力が切替わる。スイッチ７１、７３、７６および７８にはＰＩpreが入力される。スイッチ７２および７４にはＰＩbias1が入力され、スイッチ７７および７９にはＰＩbias2が入力される。ＰＩpreはスイッチ切り替え時に、電流の切り替えがスムーズになるように位相補間回路の電流を流すトランジスタの閾値よりやや低い値に設定されている。
【００３９】
第１象限および第４象限では、ＰＩquad1はＬであり、スイッチ７１および７３が導通し、スイッチ７２および７４が遮断する。これにより、ＰＩctrl1としてＰＩbias1が出力され、ＰＩctrl3としてＰＩpreが出力され、ＰＩctrl1は図７のＩ000に類似の電圧信号となり、ＰＩctrl3はトランジスタの閾値よりやや低い固定電圧となる。第２象限および第３象限では、ＰＩquad1はＨであり、スイッチ７２および７４が導通し、スイッチ７１および７３が遮断する。これにより、ＰＩctrl1としてＰＩpreが出力され、ＰＩctrl3としてＰＩbias1が出力され、ＰＩctrl1はトランジスタの閾値よりやや低い固定電圧となり、ＰＩctrl3は図７のＩ180に類似の電圧信号となる。
【００４０】
同様に、第１象限および第２象限では、ＰＩquad2はＬであり、スイッチ７６および７８が導通し、スイッチ７７および７９が遮断する。これにより、ＰＩctrl2としてＰＩbias2が出力され、ＰＩctrl4としてＰＩpreが出力され、ＰＩctrl2は図７のＩ090に類似の電圧信号となり、ＰＩctrl4はトランジスタの閾値よりやや低い固定電圧となる。第３象限および第４象限では、ＰＩquad2はＨであり、スイッチ７７および７９が導通し、スイッチ７６および７８が遮断する。これにより、ＰＩctrl2としてＰＩpreが出力され、ＰＩctrl4としてＰＩbias2が出力され、ＰＩctrl2はトランジスタの閾値よりやや低い固定電圧となり、ＰＩctrl4は図７のＩ270に類似の電圧信号となる。
【００４１】
上記のように生成したＰＩctrl1、ＰＩctrl2、ＰＩctrl3、およびＰＩctrl4を、図８の電流源のバイアス信号として印加することにより、図７に示すような電流Ｉ000、Ｉ090、Ｉ180、およびＩ270が流れる。
【００４２】
図１４は、オーバシュートキャンセラ回路２８の回路構成を示す図である。
オーバシュートキャンセラ回路２８が、ＶLPFの信号線に接続され、オーバシュート検出信号ＯＳ1とＯＳ2のどちらか一方がＨとなると、ＶLPFの信号線に電流が注入または信号線から電流を引き抜く。例えば、ＯＳ1がＨになると、ｐ型トランジスタ８２がオンしてＶLPFの信号線に電流を注入し、ｎ型トランジスタ８６がオンしてＶLPFxの信号線から電流を引き抜く。ＯＳ2がＨになると、ｐ型トランジスタ８５がオンしてＶLPFxの信号線に電流を注入し、ｎ型トランジスタ８３がオンしてＶLPFの信号線から電流を引き抜く。これにより、オーバシュートが起こったときに、ＶLPFとＶLPFxの差動間電圧差を削減するように動作する。
【００４３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００４４】
２１    判定回路
２２    位相検出回路
２３    チャージポンプ
２４    ループフィルタ
２５    制御回路
２６    位相補間回路
２７    オーバシュート検出回路
２８    オーバシュートキャンセル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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