(57)【要約】【課題】非選択の回路ブロックのリーク電流を抑制しつつ、非選択から選択への切り替えを高速化することができる半導体装置および半導体記憶装置の提供を図る。【解決手段】選択および非選択が可能な回路ブロック１と、前記回路ブロックと第１電源線ＶDDとの間に設けられたリーク電流制限回路７１と、を有し、前記リーク電流制限回路は、前記回路ブロックと前記第１電源線との間に設けられた第１トランジスタＴＰ０と、前記回路ブロックと前記第１電源線との間に設けられた抵抗素子Ｒ０と、を含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
選択および非選択が可能な回路ブロックと、
前記回路ブロックと第１電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記回路ブロックと前記第１電源線との間に設けられた第１トランジスタと、
前記回路ブロックと前記第１電源線との間に設けられた抵抗素子と、を含む、
ことを特徴とする半導体装置。
【請求項２】
前記回路ブロックを選択して動作させるときは、前記第１トランジスタをオンして、前記第１電源線を前記回路ブロックに接続し、
前記回路ブロックを非選択として停止させるときは、前記第１トランジスタをオフして、前記第１電源線を前記回路ブロックから遮断する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リーク電流制限回路は、さらに、
前記回路ブロックと前記第１電源線との間に、前記抵抗素子と直列接続された第２トランジスタを含み、
前記第２トランジスタは、前記第１トランジスタがオンするときはオフし、前記第１トランジスタがオフするときはオンする、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
選択および非選択が可能なワード線ドライバブロックと、
前記ワード線ドライバブロックと第１電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記ワード線ドライバブロックと前記第１電源線との間に設けられた第１トランジスタと、
前記ワード線ドライバブロックと前記第１電源線との間に設けられた第１抵抗素子と、を含む、
ことを特徴とする半導体記憶装置。
【請求項６】
前記ワード線ドライバブロックを選択して動作させるときは、前記第１トランジスタをオンして、前記第１電源線を前記ワード線ドライバブロックに接続し、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第１トランジスタをオフして、前記第１電源線を前記ワード線ドライバブロックから遮断する、
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記リーク電流制限回路は、さらに、
前記ワード線ドライバブロックと前記第１電源線との間に、前記第１抵抗素子と直列接続された第２トランジスタを含み、
前記第２トランジスタは、前記第１トランジスタがオンするときはオフし、前記第１トランジスタがオフするときはオンする、
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記ワード線ドライバブロックは、それぞれがワード線を駆動する複数の最終段インバータを含み、
前記第１トランジスタおよび前記第１抵抗素子は、高電位電源電圧を給電する前記第１電源線と、複数の前記最終段インバータにおけるｐチャネル型ＭＯＳトランジスタのソースに接続される第１ローカルラインとの間に設けられる、
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１抵抗素子は、前記第１電源線に接続され、
前記第２トランジスタは、前記第１ローカルラインに接続され、
複数の前記最終段インバータの第２ローカルラインは、低電位電源電圧を給電する第２電源線に接続される、
ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記ワード線ドライバブロックは、さらに、
複数の前記最終段インバータの前段に設けられ、それぞれ対応する前記最終段インバータを駆動する複数のプリインバータを含み、
前記リーク電流制限回路は、さらに、
前記第２電源線と、複数の前記プリインバータにおけるｎチャネル型ＭＯＳトランジスタのソースに接続される第３ローカルラインとの間に設けられた第３トランジスタと、
前記第２電源線と、前記第３ローカルラインとの間に、直列接続された第２抵抗素子および第４トランジスタと、を含み、
前記ワード線ドライバブロックを選択して動作させるときは、前記第３トランジスタをオンして前記第４トランジスタをオフし、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第３トランジスタをオフして前記第４トランジスタをオンする、
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第２抵抗素子は、前記第２電源線に接続され、
前記第４トランジスタは、前記第３ローカルラインに接続され、
複数の前記プリインバータの第４ローカルラインは、前記第１電源線に接続される、
ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする請求項５乃至請求項１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記ワード線ドライバブロックは、複数設けられ、
それぞれの前記ワード線ドライバブロックに対して、前記リーク電流制限回路が設けられる、
ことを特徴とする請求項５乃至請求項１２のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、半導体装置および半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体製造技術の進歩に伴って、半導体素子(トランジスタ)も微細化および高集積化が進み、半導体チップ(ＬＳＩ)に搭載するトランジスタの数も増加の一途をたどっている。
【０００３】
そして、微細化によるトランジスタ単体のリーク電流の増加、並びに、半導体チップに搭載するトランジスタの数の増加により、半導体チップ全体のリーク電流(リーク電力)は、ますます増大する傾向にある。
【０００４】
その一方において、半導体チップは、電池駆動による携帯機器への適用や省エネを実現するために、低消費電力化が求められている。
【０００５】
例えば、ＳＲＡＭ(Static Random Access Memory：半導体記憶装置)は、半導体チップ内に占める割合が多く、ＳＲＡＭの低リーク化は、半導体チップ全体の消費電力を低減する上で重要なものとなっている。
【０００６】
すなわち、ＳＲＡＭは、例えば、演算処理装置(プロセッサ)のキャッシュメモリや高速処理を実行するメモリとして使用されている。このようなＳＲＡＭにおいて、特に、ワード線ドライバのリーク電流は非常に大きく、例えば、ＳＲＡＭマクロのリーク電流の大半を占めている。
【０００７】
ところで、従来、リーク電流を低減した半導体記憶装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００８−５２１１５７号公報
【特許文献２】特開２００１−１７６２７０号公報
【特許文献３】特開平０８−２３４８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、例えば、ＳＲＡＭにおけるワード線ドライバのリーク電流は、トランジスタの微細化および高集積化に伴って増加しており、近年の低消費電力化の求めに反するものとなっている。
【００１０】
例えば、ＳＲＡＭのワード線ドライバにおいて、ワード線を駆動する最終段インバータの電源ラインは、寄生容量が大きいため充放電に時間がかかる。そのため、例えば、消費電力を低減するために、ワード線ドライバの電源ラインの電圧を動的に制御しようとすると、動作速度の低下を招くことになる。
【００１１】
なお、本実施例の適用は、ＳＲＡＭに限定されるものではなく、例えば、ＤＲＡＭ(Dynamic Random Access Memory)を始めとする様々な半導体記憶装置に対して適用することができる。さらに、本実施例は、例えば、選択／非選択の切り替えが可能な回路ブロックを含む様々な半導体装置に対して幅広く適用することが可能である。
【課題を解決するための手段】
【００１２】
一実施形態によれば、選択および非選択が可能な回路ブロックと、前記回路ブロックと第１電源線との間に設けられたリーク電流制限回路と、を有する半導体装置が提供される。
【００１３】
前記リーク電流制限回路は、前記回路ブロックと前記第１電源線との間に設けられた第１トランジスタと、前記回路ブロックと前記第１電源線との間に設けられた抵抗素子と、を含む。
【発明の効果】
【００１４】
開示の半導体装置および半導体記憶装置は、非選択の回路ブロックのリーク電流を抑制しつつ、非選択から選択への切り替えを高速化することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、半導体記憶装置の一例を示すブロック図である。
【図２】図２は、図１に示す半導体記憶装置におけるワード線ドライバの一例を示す回路図である。
【図３】図３は、図２に示すワード線ドライバの動作を説明するためのタイミング図である。
【図４】図４は、図１に示す半導体記憶装置におけるワード線ドライバの他の例を示す回路図である。
【図５】図５は、図４に示すワード線ドライバの動作を説明するためのタイミング図である。
【図６】図６は、図１に示す半導体記憶装置におけるワード線ドライバのさらに他の例を示す回路図である。
【図７】図７は、図６に示すワード線ドライバの動作を説明するためのタイミング図である。
【図８】図８は、図６に示すワード線ドライバの動作を説明するための図である。
【図９】図９は、半導体記憶装置の第１実施例におけるワード線ドライバの一例を示す回路図である。
【図１０】図１０は、図９に示すワード線ドライバの動作を説明するためのタイミング図である。
【図１１】図１１は、図９に示すワード線ドライバにおけるリーク電流制限回路を説明するための図である。
【図１２】図１２は、図１１に示すリーク電流制限回路の変形例を説明するための図である。
【図１３】図１３は、図９に示すワード線ドライバの動作を説明するための図である。
【図１４】図１４は、図９に示すワード線ドライバを、図６に示すワード線ドライバと比較して説明するための図である。
【図１５】図１５は、半導体記憶装置の第２実施例におけるワード線ドライバの一例を示す回路図である。
【図１６】図１６は、図１５に示すワード線ドライバの動作を説明するためのタイミング図である。
【図１７】図１７は、第１実施例を適用した半導体記憶装置におけるワード線ドライバの全体構成を示すブロック図である。
【図１８】図１８は、図１７に示すワード線ドライバの動作を説明するためのタイミング図である。
【図１９】図１９は、第２実施例を適用した半導体記憶装置におけるワード線ドライバの全体構成を示すブロック図である。
【図２０】図２０は、図１９に示すワード線ドライバの動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１６】
まず、半導体装置および半導体記憶装置の実施例を詳述する前に、図１〜図８を参照して、半導体記憶装置の例、並びに、その半導体記憶装置における問題点を説明する。図１は、半導体記憶装置の一例を示すブロック図であり、ＳＲＡＭの一例を示すものである。
【００１７】
図１において、１はワード線ドライバ，２はメモリセルアレイ，３はデコーダ，４はタイミング生成回路，５０，５１，…５ｋ(５０〜５ｋ)はセンスアンプ，そして，６０，６１，…６ｋ(６０〜６ｋ)は書き込み回路を示す。また、参照符号ＭＣはメモリセル(ＳＲＡＭセル)，ＷＬはワード線，そして，ＢＬ，ＢＬＸは相補(差動)のビット線を示す。
【００１８】
図１に示されるように、ＳＲＡＭは、ワード線ドライバ１，メモリセルアレイ２，デコーダ３，タイミング生成回路４，センスアンプ５０〜５ｋおよび書き込み回路６０〜６ｋを含む。メモリセルアレイ２は、それぞれがワード線ＷＬおよびビット線ＢＬ，ＢＬＸに接続され、マトリクス状に設けられた複数のメモリセルＭＣを含む。
【００１９】
ここで、各メモリセルＭＣは、例えば、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＴＰ11，ＴＰ12およびｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＴＮ11〜ＴＮ14の６トランジスタ構成とされている。なお、メモリセルＭＣは、６トランジスタ構成のものに限定されず、知られている様々な構成のメモリセル(ＳＲＡＭセル)であってもよい。
【００２０】
タイミング生成回路４は、例えば、クロック信号ＣＫ，ライトイネーブル信号ＷＥおよびアドレス信号ＡＤを受け取って、各種タイミング信号を生成する。
【００２１】
デコーダ３は、例えば、ライトイネーブル信号ＷＥおよびアドレス信号ＡＤを受け取り、ワード線ドライバ１に対してデコード信号Ｘ０〜Ｘ２を出力し、ワード線ドライバ１は、デコード信号Ｘ０〜Ｘ２に対応する所定のワード線ＷＬを選択する。
【００２２】
センスアンプ５１〜５ｋは、それぞれ対応する相補のビット線ＢＬ，ＢＬＸに対して設けられ、読出し動作時に、ワード線ドライバ１により選択されたワード線ＷＬに対応するメモリセルＭＣからのデータを読み出して出力する。
【００２３】
書き込み回路６１〜６ｋは、それぞれ対応する相補のビット線ＢＬ，ＢＬＸに対して設けられ、書き込み動作時に、ワード線ドライバ１により選択されたワード線ＷＬに対応するメモリセルＭＣに対して、与えられたデータを書き込む。
【００２４】
ここで、図１に示す半導体記憶装置(ＳＲＡＭ)において、ワード線ドライバ１に流れるリーク電流は非常に大きく、例えば、ＳＲＡＭマクロのリーク電流の大半を占めている。なお、図１は、メモリセルＭＣの構成だけでなく、他の構成に関しても、単なる例を示すだけのものであり、様々な変形および変更が可能なのはいうまでもない。
【００２５】
図２は、図１に示す半導体記憶装置におけるワード線ドライバの一例を示す回路図である。図２に示されるように、図１のＳＲＡＭにおけるワード線ドライバ１において、例えば、最終段インバータINVWL0〜INVWLnは、それぞれ多数のメモリセルＭＣが接続されたワード線ＷＬ<0>〜ＷＬ<n>を駆動する。
【００２６】
なお、以下の説明において、参照符号ＶDDは、高電位電源線および高電位電源線の電圧(高電位電源電圧)を適宜示し、また、ＶSSは、低電位電源線および低電位電源線の電圧(低高電位電源電圧)を適宜示す。
【００２７】
そのため、最終段インバータINVWL0〜INVWLnのトランジスタは、駆動能力を大きくするために、サイズの大きなトランジスタとされている。すなわち、最終段インバータINVWL0〜INVWLnには、大きなサイズのトランジスタが使用され、各最終段インバータのリーク電流も大きなものとなる。
【００２８】
さらに、ワード線ドライバ１は、例えば、ｎ＋1本のワード線ＷＬ<0>〜ＷＬ<n>を駆動するために、ロウ側に設けられたｎ＋1個の最終段インバータINVWL0〜INVWLnを含む。その結果、最終段インバータINVWL0〜INVWLnのリーク電流(リーク電力)は、非常に大きなものとなり、例えば、ワード線ドライバ１のリーク電流の内、９０％以上を占めることにもなっている。
【００２９】
ここで、図１に示す半導体記憶装置におけるワード線ドライバは、例えば、図２に示すワード線ドライバ(ワード線ドライバブロック)１を複数含んで形成されてもよい。
【００３０】
なお、図２に示すワード線ドライバ１は、ワード線ドライバ自体は、通常動作モード(選択)およびスタンバイモード(非選択)は有しておらず、単に、デコーダ３からのデコード信号Ｘ０〜Ｘ２に従って、ワード線が選択される。すなわち、ワード線ドライバ自体の選択／非選択と、ワード線ドライバによるワード線の選択動作とは、異なることに注意されたい。
【００３１】
図３は、図２に示すワード線ドライバの動作を説明するためのタイミング図であり、例えば、デコーダ３からのデコード信号Ｘ０<0>，Ｘ１，Ｘ２が高レベル『Ｈ：ＶDD』のとき、ワード線ＷＬ<0>が選択(ＶDD：『Ｈ』)される場合を示すものである。
【００３２】
このワード線ＷＬ<0>が選択(ＶDD：『Ｈ』)されるとき、例えば、デコード信号Ｘ０<1>〜Ｘ０<n>は低レベル『Ｌ：ＶSS』とされ、ワード線ＷＬ<1>〜ＷＬ<n>は、全て非選択(ＶSS：『Ｌ』)となる。すなわち、デコーダ３からのデコード信号Ｘ０(Ｘ０<0>〜Ｘ０<n>)，Ｘ１，Ｘ２のレベルに応じて、複数のワード線ＷＬ<0>〜ＷＬ<n>の内、いずれか１本が選択されてＶDDとなる。
【００３３】
ここで、図３において、最終段インバータINVWL0〜INVWLnの電源電圧(ｐＭＯＳトランジスタのソース電圧)WLVDは、ＳＲＡＭの高電位電源線の電圧ＶDDに固定されている。すなわち、前述したように、ワード線ドライバ１は、通常動作モード(選択)およびスタンバイモード(非選択)を有していない。
【００３４】
なお、最終段インバータINVWL0〜INVWLnの接地電圧(ｎＭＯＳトランジスタのソース電圧)、並びに、デコード信号Ｘ０〜Ｘ２の低レベル『Ｌ』は、ＳＲＡＭの低電位電源電圧ＶSSとされている。
【００３５】
図４は、図１に示す半導体記憶装置におけるワード線ドライバの他の例を示す回路図であり、図５は、図４に示すワード線ドライバの動作を説明するためのタイミング図である。
【００３６】
図４に示すワード線ドライバ(ワード線ドライバブロック)１は、最終段インバータINVWL0〜INVWLnの電源電圧WLVDを供給する電源ラインＰＰと高電位電源線ＶDDの間に、リーク電流制限回路701が設けられている。
【００３７】
リーク電流制限回路701は、ゲートに制御信号ＳＬＰが入力されたｐＭＯＳトランジスタTP01を有し、制御信号ＳＬＰが『Ｌ』(ＶSS)のときにオンし、制御信号ＳＬＰが『Ｈ』(ＶSS)のときにオフするようになっている。
【００３８】
すなわち、図４および図５に示されるように、ワード線ドライバ１がスタンバイモード(スタンバイ：非選択)のとき、制御信号ＳＬＰをＶDD(『Ｈ』)としてトランジスタTP01をオフして、最終段インバータINVWL0〜INVWLnによるリーク電流を遮断する。
【００３９】
そして、ワード線ドライバ１がスタンバイモードから通常動作モード(通常動作：選択)へ切り替わるとき、例えば、デコード信号Ｘ０<0>，Ｘ１，Ｘ２が『Ｈ』になってワード線ＷＬ<0>を選択するとき、制御信号ＳＬＰをＶDDからＶSSに立ち下げる。
【００４０】
この制御信号ＳＬＰをＶDDからＶSSに立ち下げることにより、ｐＭＯＳトランジスタTP01をオンし、高電位電源電圧ＶDDを、トランジスタTP01を介して、最終段インバータの電源電圧WLVDとして電源ラインＰＰに印加する。
【００４１】
すなわち、トランジスタTP01のオン動作により、電源ラインＰＰの電位は、低電位電源電圧ＶSSから高電位電源電圧ＶDDに立ち上がり、最終段インバータINVWL0〜INVWLnの電源電圧WLVDがＶDDとなる。
【００４２】
ここで、電源ラインＰＰの電位は、トランジスタTP01がオンした後、それまでのＶSSから徐々にＶDDまで変化する(図５におけるRR01を参照)ため、制御信号ＳＬＰは、例えば、通常動作モードを開始する前に『Ｌ』となるように制御することが求められる。
【００４３】
なお、通常動作モードが終了してスタンバイモードに切り替えるとき、制御信号ＳＬＰを『Ｌ』から『Ｈ』へ立ち上げることで、最終段インバータの電源電圧WLVDをＶDDからＶSSへ変化させ、スタンバイモードにおけるリーク電流を遮断する。
【００４４】
ところで、上述した図５のRR01に示されるように、例えば、スタンバイモードから通常動作モードへ切り替えるために制御信号ＳＬＰを『Ｈ』から『Ｌ』に立ち下げても、最終段インバータの電源電圧WLVDは、直ちにＶDDまで変化しない。これは、例えば、WLVDを供給する電源ラインＰＰには、大きな寄生容量が存在することに起因している。
【００４５】
そのため、スタンバイモードから通常動作モードへ切り替えて直ちに読み出しまたは書き込み動作を行うには、通常動作モードを開始する前に制御信号ＳＬＰを『Ｈ』から『Ｌ』に立ち下げるといった専用の制御回路が求められることになる。
【００４６】
しかしながら、高速動作が求められるＳＲＡＭ等において、事前にアクセスを予測して制御信号ＳＬＰを変化させるのは困難であり、また、WLVDがＶDDになった後に通常動作モードを開始すると、遅延を招くことになる。
【００４７】
このように、図４に示すワード線ドライバは、スタンバイモードから通常動作モードに復帰する(切り替える)際に長時間を要するため、例えば、長時間ＳＲＡＭが動作させない場合等以外には、適用するのが難しい。
【００４８】
図６は、図１に示す半導体記憶装置におけるワード線ドライバのさらに他の例を示す回路図であり、図７は、図６に示すワード線ドライバの動作を説明するためのタイミング図である。
【００４９】
図６に示すワード線ドライバは、例えば、スタンバイモードから通常動作モードに復帰する際の時間を短縮するものであり、図４におけるトランジスタTP01と並列にダイオード(ダイオード接続されたｎＭＯＳトランジスタ)TN01が設けられている。
【００５０】
図７と前述した図５との比較から明らかなように、図６に示すワード線ドライバによれば、図５における長時間を要するRR01の個所は、図７におけるRR02のように短縮することができる。
【００５１】
しかしながら、図６に示すワード線ドライバにおいて、スタンバイモードの最終段インバータの電源電圧WLVDは、トランジスタ(ダイオード)TN01が設けられているため、ＶSSではなく、ＶDD−Ｖthまでしか低下しない。そのため、スタンバイモードでも、最終段インバータによりある程度のリーク電流が流れることになる。なお、Ｖthは、トランジスタTN01の閾値電圧を示す。
【００５２】
図８は、図６に示すワード線ドライバの動作を説明するための図である。ここで、半導体デバイスは、例えば、プロセス(製造のばらつき)によって回路の遅延が変動する。図８において、参照符号LL01は、プロセスによる最も高速の動作条件(ファーストコーナー：Fast Corner)の特性を示し、LL02は、最も低速の動作条件(スローコーナー：Slow Corner)の特性を示す。
【００５３】
図８のLL01に示されるように、例えば、最終段インバータのリーク電流が多く流れるプロセスファーストコーナーでは、トランジスタTN01の閾値電圧Ｖthが低いため、最終段インバータの電源電圧WLVDは、あまり下がらず、リーク電流削減の効果は小さくなる。
【００５４】
すなわち、例えば、最終段インバータのリーク電流が大きいプロセスファーストコーナーでは、最終段インバータの電源電圧WLVDを大きく低下させて十分にリーク電流を削減することが難しい。
【００５５】
一方、図８のLL02に示されるように、例えば、最終段インバータのリーク電流が少なくトランジスタの性能が悪いプロセススローコーナーでは、トランジスタTN01の閾値電圧Ｖthが高いため、最終段インバータの電源電圧WLVDは、大きく下がる。そのため、スタンバイモードから通常動作モードへの復帰が遅くなってしまう。
【００５６】
すなわち、例えば、最終段インバータのリーク電流が小さいプロセススローコーナーでは、最終段インバータの電源電圧WLVDが大きく低下するため、スタンバイモードから通常動作モードへの復帰が遅くなる。
【００５７】
このように、図６に示すワード線ドライバは、例えば、最終段インバータの電源電圧WLVDを、プロセスコーナー毎に最適な電圧レベルに設定することが艱難になっている。
【００５８】
以下、半導体装置および半導体記憶装置の実施例を、添付図面を参照して詳述する。図９は、半導体記憶装置の第１実施例におけるワード線ドライバの一例を示す回路図である。
【００５９】
ここで、図９に示すワード線ドライバは、図１を参照して説明した半導体記憶装置(ＳＲＡＭ)のワード線ドライバ１として適用することができる。また、図９に示すワード線ドライバをワード線ドライバブロック(回路ブロック)として複数設け、その複数のワード線ドライバブロックを、図１におけるワード線ドライバ１として適用することもできる。
【００６０】
さらに、以下に詳述する本実施例の適用は、ＳＲＡＭに限定されるものではなく、例えば、ＤＲＡＭを始めとする様々な半導体記憶装置に対して適用することができる。また、本実施例は、例えば、通常動作モード(選択)およびスタンバイモード(非選択)の切り替えが可能な回路ブロックを含む様々な半導体装置に対して幅広く適用することもできる。
【００６１】
図９と、前述した図２，図４および図６との比較から明らかなように、図９に示す第１実施例において、ワード線ドライバ(ワード線ドライバブロック)１の構成は、図２，図４および図６と同様であり、リーク電流制限回路７１の構成が異なっている。
【００６２】
図９に示されるように、リーク電流制限回路７１は、高電位電源線(第１電源線：ＶDD)と、それぞれがワード線ＷＬ<0>〜ＷＬ<n>を駆動する複数(ｎ＋１個)の最終段インバータINVWL0〜INVWLnの電源ライン(第１ローカルライン)ＰＰとの間に設けられている。
【００６３】
ここで、電源ラインＰＰは、各最終段インバータINVWL0〜INVWLnにおけるｐＭＯＳトランジスタのソースに接続され、リーク電流制限回路７１により、通常動作モードおよびスタンバイモードにおける電源ラインＰＰの電圧レベルが制御されるようになっている。
【００６４】
なお、各最終段インバータINVWL0〜INVWLnにおけるｎＭＯＳトランジスタのソース(第２ローカルライン)は、低電位電源電圧ＶSSが給電される低電位電源線(第２電源線：ＶSS)に接続されている。
【００６５】
リーク電流制限回路７１は、２つのｐＭＯＳトランジスタＴＰ０，ＴＰ１、抵抗素子(第１抵抗素子)Ｒ０およびインバータＩ０を含む。トランジスタ(第１トランジスタ)ＴＰ０は、高電位電源線(ＶDD)と電源ラインＰＰとの間に設けられ、そのゲートには、制御信号ＳＬＰＸをインバータＩ０で反転した信号(ＳＬＰ)が入力されている。なお、ＳＬＰＸは、ＳＬＰの反転論理の信号を表している。
【００６６】
トランジスタ(第２トランジスタ)ＴＰ１は、抵抗素子Ｒ０と直列接続され、高電位電源線(ＶDD)と電源ラインＰＰとの間に設けられている。ここで、抵抗素子Ｒ０は、高電位電源線(ＶDD)側に設けられ、トランジスタＴＰ１は、電源ラインＰＰ側に設けられている。
【００６７】
すなわち、抵抗素子Ｒ０の一端は、高電位電源線(ＶDD)に接続され、抵抗素子Ｒ０の他端は、トランジスタＴＰ１のソースに接続されている。トランジスタＴＰ１のドレインは、電源ラインＰＰに接続され、トランジスタＴＰ１のゲートには、制御信号ＳＬＰＸが入力されている。
【００６８】
ここで、トランジスタＴＰ０，ＴＰ１および抵抗素子Ｒ０を高電位電源線(ＶDD)と電源ラインＰＰとの間に設けるのは、ワード線ＷＬを選択するとき、各最終段インバータINVWL0〜INVWLnは、高電位電源電圧ＶDDを出力するためである。
【００６９】
図１０は、図９に示すワード線ドライバの動作を説明するためのタイミング図であり、例えば、デコーダ３からのデコード信号Ｘ０<0>，Ｘ１，Ｘ２が高レベル『Ｈ：ＶDD』のとき、ワード線ＷＬ<0>が選択(ＶDD：『Ｈ』)される場合を示すものである。
【００７０】
このワード線ＷＬ<0>が選択(ＶDD：『Ｈ』)されるとき、例えば、デコード信号Ｘ０<1>〜Ｘ０<n>は低レベル『Ｌ：ＶSS』とされ、ワード線ＷＬ<1>〜ＷＬ<n>は、全て非選択(ＶSS：『Ｌ』)となる。すなわち、デコーダ３からのデコード信号Ｘ０(Ｘ０<0>〜Ｘ０<n>)，Ｘ１，Ｘ２のレベルに応じて、複数のワード線ＷＬ<0>〜ＷＬ<n>の内、いずれか１本が選択されてＶDDとなる。
【００７１】
図９および図１０に示されるように、通常動作モードでは、制御信号ＳＬＰＸを『Ｈ』(ＶDD)とし、トランジスタＴＰ０をオンしてトランジスタＴＰ１をオフし、電源ラインＰＰに対して、トランジスタＴＰ０を介した高電位電源電圧ＶDDを印加する。これにより、通常動作モードとされた(選択された)ワード線ドライバ１における最終段インバータINVWL0〜INVWLnの電源電圧WLVDは、高電位電源電圧ＶDDとなる。
【００７２】
一方、スタンバイモードでは、制御信号ＳＬＰＸを『Ｌ』(ＶSS)とし、トランジスタＴＰ０をオフしてトランジスタＴＰ１をオンし、電源ラインＰＰに対して、抵抗素子Ｒ０およびトランジスタＴＰ１を介したスタンバイ電圧Ｖstを印加する。これにより、スタンバイモードとされた(非選択された)ワード線ドライバ１における最終段インバータINVWL0〜INVWLnの電源電圧WLVDは、スタンバイ電圧Ｖstとなる。
【００７３】
図１１は、図９に示すワード線ドライバにおけるリーク電流制限回路を説明するための図であり、スタンバイモード(非選択)におけるリーク電流制限回路７１を説明するためのものである。
【００７４】
図１１に示されるように、スタンバイモードでは、最終段インバータINVWL0〜INVWLnの電源ラインＰＰ(電源電圧WLVD)は、抵抗素子Ｒ０およびトランジスタＴＰ１を介したスタンバイ電圧Ｖstが印加される。
【００７５】
抵抗素子Ｒ０は、温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子、例えば、シリサイド抵抗(silicide resistor)素子，或いは，ポリシリサイド抵抗(poly silicide resistor)素子とされている。なお、ポリシリサイド抵抗素子は、シリサイドポリ抵抗(silicide poly resistor)素子と表記されることもある。
【００７６】
ここで、シリサイド抵抗は、一般的に、温度変化に対して抵抗値がほとんど変化しない非シリサイド抵抗(non-silicide resistor)素子に対して規定されるものである。従って、本実施例の抵抗素子Ｒ０は、温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子であれば、シリサイド抵抗素子(ポリシリサイド抵抗素子)に限定されないのはいうまでもない。
【００７７】
図１２は、図１１に示すリーク電流制限回路の変形例を説明するための図である。図１２と図１１の比較から明らかなように、図１２に示す変形例において、リーク電流制限回路７１'は、ｐＭＯＳトランジスタＴＰ１が削除され、抵抗素子(第１抵抗素子)Ｒ０のみとされている。
【００７８】
すなわち、抵抗素子Ｒ０は、通常動作モードおよびスタンバイモードに関わらず、高電位電源線(ＶDD)と最終段インバータの電源ラインＰＰに接続されている。そして、電源ラインＰＰの電圧(WLVD)は、通常動作モードではトランジスタＴＰ０がオンすることで高電位電源電圧ＶDDとなり、スタンバイモードでは抵抗素子Ｒ０によるスタンバイ電圧Ｖstとなる。
【００７９】
なお、図１２に示す変形例のリーク電流制限回路７１'においても、抵抗素子Ｒ０は、温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子、例えば、シリサイド抵抗素子，或いは，ポリシリサイド抵抗素子とされている。
【００８０】
ここで、図１２に示すリーク電流制限回路７１'を適用した場合、すなわち、スタンバイ電圧Ｖstをポリシリサイド抵抗素子Ｒ０だけで生成する場合、例えば、ポリシリサイド抵抗素子の形成に非常に大きな面積を割り当てることになる。
【００８１】
これに対して、図１１(図９)に示すリーク電流制限回路７１を適用した場合、すなわち、スタンバイ電圧ＶstをトランジスタＴＰ１およびポリシリサイド抵抗素子Ｒ０により生成する場合、ポリシリサイド抵抗素子の占有面積を低減することができる。なお、この場合、ポリシリサイド抵抗素子Ｒ０を高電位電源線(ＶDD)側に接続し、ｐＭＯＳトランジスタＴＰ１を最終段インバータの電源ラインＰＰ側に接続するのが好ましい。
【００８２】
すなわち、図１１に示すリーク電流制限回路７１を適用すると、ポリシリサイド抵抗素子Ｒ０により所定の電圧降下(ＩＲドロップ)が生じてｐＭＯＳトランジスタＴＰ１に逆バイアスがかかり、トランジスタＴＰ１のオン抵抗が大きくなる。これにより、半導体チップにリーク電流制限回路を形成する場合、図１２のポリシリサイド抵抗素子Ｒ０だけのものよりも占有面積を大幅に低減することができる。
【００８３】
具体的に、例えば、電源ラインＰＰに接続される最終段インバータINVWL0〜INVWLnが６４個(ｎ＝６３)のとき、スタンバイ電圧Ｖstのレベルを、高電位電源電圧ＶDDから１０％下げる場合を考える。
【００８４】
このとき、図１１に示すリーク電流制限回路７１を適用する場合、ポリシリサイド抵抗素子Ｒ０の抵抗値は、約２５０Ω、トランジスタＴＰ１のゲート幅(Ｗ)は、各最終段インバータ(例えば、INVWL0)のｐＭＯＳトランジスタゲート幅の約１／１２程度でよい。
【００８５】
これに対して、図１２に示すリーク電流制限回路７１'を適用する場合、ポリシリサイド抵抗素子Ｒ０の抵抗値は、上述したリーク電流制限回路７１における抵抗値の１０倍程度、すなわち、約２５００Ωと非常に大きなものが求められることになる。
【００８６】
このように、図１２に示すリーク電流制限回路７１'を適用する場合、ポリシリサイド抵抗素子Ｒ０を半導体チップに形成する面積オーバーヘッドが大きくなるため、図１１に示すリーク電流制限回路７１を適用するのが好ましい。
【００８７】
図１３は、図９に示すワード線ドライバの動作を説明するための図であり、第１実施例の半導体記憶装置におけるワード線ドライバの動作を、図６および図８を参照して説明したワード線ドライバ(比較例)と共に示すものである。ここで、図１３(a)は、プロセスファーストコーナーの動作を示し、図１３(b)は、プロセススローコーナーの動作を示す。
【００８８】
なお、図１３(a)において、参照符号LL01は、前述した図８のLL01に対応し、図６に示すリーク電流制限回路702によるプロセスファーストコーナーの動作を示し、ＬＬ１は、図９に示すリーク電流制限回路７１によるプロセスファーストコーナーの動作を示す。
【００８９】
また、図１３(b)において、参照符号LL02は、前述した図８のLL02に対応し、図６に示すリーク電流制限回路702によるプロセススローコーナーの動作を示し、ＬＬ２は、図９に示すリーク電流制限回路７１によるプロセススローコーナーの動作を示す。
【００９０】
まず、図１３(a)に示すプロセスファーストコーナーにおいて、特性曲線LL01に示されるように、図６に示すリーク電流制限回路702(比較例)によれば、トランジスタTN01の閾値電圧Ｖthが低いため、WLVDはあまり下がらず、リーク電流削減の効果は小さい。
【００９１】
これに対して、特性曲線ＬＬ１に示されるように、第１実施例のリーク電流制限回路７１によれば、プロセススローコーナーに比較してリーク電流がたくさん流れるため、最終段インバータの電源電圧WLVDは、抵抗素子Ｒ０のＩＲドロップによって大きく低下する。
【００９２】
その結果、プロセスファーストコーナーでは、リーク電流が大幅に削減されることになる。なお、プロセスファーストコーナーは、例えば、トランジスタの性能が良くて高速動作が可能なため、最終段インバータの電源電圧WLVDの電圧が低くても、復帰までの時間は遅くなることはない。
【００９３】
次に、図１３(b)に示すプロセススローコーナーにおいて、特性曲線LL02に示されるように、比較例のリーク電流制限回路702によれば、トランジスタTN01の閾値電圧Ｖthが高く、最終段インバータの電源電圧WLVDは、大きく低下する。そのため、スタンバイモードから通常動作モードへの復帰が遅くなってしまう。
【００９４】
すなわち、プロセススローコーナーは、例えば、トランジスタの性能が悪くて高速動作が難しいため、最終段インバータの電源電圧WLVDの電圧が低いと、復帰までの時間が遅くなってしまう。
【００９５】
これに対して、特性曲線ＬＬ２に示されるように、第１実施例のリーク電流制限回路７１によれば、プロセススローコーナーでは、リーク電流がほとんど流れないため、最終段インバータの電源電圧WLVDは、ほとんど低下しない。
【００９６】
その結果、プロセススローコーナーでは、スタンバイモードから通常動作モードへの復帰が速くなる。なお、スタンバイモードから通常動作モードへの復帰が速いプロセススローコーナーでは、リーク電流がほとんど流れないため、最終段インバータの電源電圧WLVDはがそれほど下がらなくても、リーク電流が問題となることはない。
【００９７】
図１４は、図９に示すワード線ドライバを、図６に示すワード線ドライバと比較して説明するための図であり、図１３(a)および図１３(b)を参照して説明した内容を纏めたものである。
【００９８】
図１４から明らかなように、プロセスファーストコーナーにおいて、比較例によれば、電圧レベル(WLVD)は高くてリーク電流の削減効果は小さいが、スタンバイモードから通常動作モードへの復帰は速くすることができる。
【００９９】
これに対して、本第１実施例によれば、WLVDが低くなるため、目的とする大きなリーク電流の削減効果を得ることができる。また、スタンバイモードから通常動作モードへの復帰は、比較例よりは遅い(普通である)が、プロセスファーストコーナーでは、そもそもトランジスタは高速動作が可能なため、復帰動作は、問題になるほど遅くはならない。
【０１００】
このように、本第１実施例によれば、プロセスファーストコーナーにおいて、スタンバイモードから通常動作モードへの復帰は普通であるが、大きなリーク電流の削減効果を得ることができる。
【０１０１】
次に、プロセススローコーナーにおいて、比較例によれば、WLVDは低いが、リーク電流の削減効果は少なく、また、スタンバイモードから通常動作モードへの復帰は遅い。すなわち、プロセススローコーナーでは、WLVDを低くしても大きなリーク電流の削減効果を得ることは難しい。さらに、プロセススローコーナーでは、トランジスタは高速に動作しないので、できるだけ復帰を速くするのが好ましいが、WLVDが低いため、それは困難である。
【０１０２】
これに対して、プロセススローコーナーにおいて、本第１実施例によれば、WLVDは高くてリーク電流の削減効果はほとんど無いが、スタンバイモードから通常動作モードへの復帰を速く(短時間に)行うことができる。
【０１０３】
このように、本第１実施例によれば、プロセススローコーナーに対応して、高速動作の難しいトランジスタでも、WLVDが高いので、スタンバイモードから通常動作モードへの復帰を速く行うことができる。
【０１０４】
このように、第１実施例の半導体記憶装置(半導体装置)によれば、例えば、比較例との説明から明らかなように、トランジスタのプロセスコーナー毎に電源ラインＰＰの電圧WLVDを最適な電圧レベルに制御することが可能となる。その結果、リーク電流の削減とスタンバイモードから通常動作モードへの復帰の高速化を両立させることが可能となる。
【０１０５】
なお、本実施例を適用することで、回路全体のスタンバイモードから通常動作モードへの復帰動作だけでなく、例えば、半導体記憶装置における複数のメモリブロックの内、選択ブロックと非選択ブロックの切り替えにおけるリーク電流の削減も可能になる。さらに、本実施例を適用することで、半導体装置の選択された動作回路ブロックと非選択の停止回路ブロックの切り替えにおけるリーク電流の削減に関しても同様である。
【０１０６】
以上において、図１１および図１２を参照して説明したように、抵抗素子Ｒ０としては、例えば、シリサイド抵抗素子やポリシリサイド抵抗素子のように、温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子を適用するのが好ましい。
【０１０７】
これは、リーク電流が大きくなると、例えば、半導体チップの温度上昇を招くため、その半導体チップの温度上昇により抵抗素子Ｒ０の抵抗値が高くなり、その結果、抵抗素子Ｒ０は、リーク電流をより一層低減するように機能する。
【０１０８】
従って、抵抗素子Ｒ０は、例えば、温度変化に対して抵抗値がほとんど変化しない非シリサイド抵抗素子よりも、シリサイド抵抗素子のような温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子を適用するのが好ましい。
【０１０９】
図１５は、半導体記憶装置の第２実施例におけるワード線ドライバの一例を示す回路図である。図１５と、前述した図９との比較から明らかなように、第２実施例の半導体記憶装置は、最終段インバータINVWL0〜INVWLnの前段に設けられたプリインバータINVP0〜INVPnに対してもリーク電流の削減を行うようにしたものである。
【０１１０】
すなわち、例えば、スタンバイモードにおける消費電力(リーク電流)の問題に関して、一番大きいのは最終段インバータINVWL0〜INVWLnによるリーク電流であるが、その前段のプリインバータINVP0〜INVPnによるリーク電流も削減するのが好ましい。
【０１１１】
ここで、プリインバータINVP0〜INVPnは、それぞれ対応する最終段インバータINVWL0〜INVWLnを駆動するものであり、そのトランジスタサイズは、ワード線ＷＬ<0>〜ＷＬ<n>を駆動する最終段インバータINVWL0〜INVWLnよりは小さいが、かなり大きい。
【０１１２】
そのため、第２実施例の半導体記憶装置は、プリインバータINVP0〜INVPnに対しても、最終段インバータINVWL0〜INVWLnと同様に、前段に設けられたリーク電流の削減を行うようにしたものである。
【０１１３】
図１５に示されるように、リーク電流制限回路７２は、プリインバータINVP0〜INVPnのｎＭＯＳトランジスタのソース(第３ローカルライン)ＱＱと、低電位電源線(第２電源線：ＶSS)との間に設けられたｎＭＯＳトランジスタ(第３トランジスタ)ＴＮ０を含む。
【０１１４】
さらに、リーク電流制限回路７２は、第３ローカルラインＱＱと、低電位電源線(ＶSS)との間に、直列接続された抵抗素子(第２抵抗素子)Ｒ１およびｎＭＯＳトランジスタ(第４トランジスタ)ＴＮ１を含む。なお、プリインバータINVP0〜INVPnにおけるｐＭＯＳトランジスタのソース(第４ローカルライン)は、高電位電源線(ＶDD)に接続されている。
【０１１５】
ここで、トランジスタＴＮ０のゲートには、制御信号ＳＬＰＸが入力され、また、トランジスタのゲートには、制御信号ＳＬＰＸをインバータＩ０で反転した信号(ＳＬＰ)が入力されている。
【０１１６】
従って、最終段インバータINVWL0〜INVWLnに設けられた第１トランジスタＴＰ０がオンして第２トランジスタＴＰ１がオフするときは、プリインバータINVP0〜INVPnに設けられた第３トランジスタＴＮ０がオンして第４トランジスタＴＮ１がオフする。
【０１１７】
ここで、トランジスタＴＮ０，ＴＮ１および抵抗素子Ｒ１を低電位電源線(ＶSS)と電源ラインＱＱとの間に設けるのは、ワード線ＷＬを選択するとき、各プリインバータINVP0〜INVPnは、低電位電源電圧ＶSSを出力するためである。
【０１１８】
また、前述したように、トランジスタＴＰ０，ＴＰ１および抵抗素子Ｒ０を高電位電源線(ＶDD)と電源ラインＰＰとの間に設けるのは、ワード線ＷＬを選択するとき、各最終段インバータINVWL0〜INVWLnは、高電位電源電圧ＶDDを出力するためである。
【０１１９】
図１６は、図１５に示すワード線ドライバの動作を説明するためのタイミング図である。なお、参照符号ＷＬＶＳは、プリインバータINVP0〜INVPnにおける第３ローカルラインＱＱの電圧を示す。また、参照符号Ｖst'は、スタンバイモードにおけるプリインバータINVP0〜INVPnの電源ラインＱＱの電圧、すなわち、抵抗素子Ｒ１およびトランジスタＴＮ１を介して印加されるスタンバイ電圧を示す。
【０１２０】
図１６と、前述した図１０との比較から明らかなように、例えば、デコーダ３からのデコード信号Ｘ０<0>，Ｘ１，Ｘ２が高レベル『Ｈ：ＶDD』になると、ワード線ＷＬ<0>が選択(ＶDD：『Ｈ』)される。
【０１２１】
図１５および図１６に示されるように、通常動作モードでは、制御信号ＳＬＰＸを『Ｈ』(ＶDD)とし、トランジスタＴＰ０，ＴＮ０をオンしてトランジスタＴＰ１，ＴＮ１をオフする。
【０１２２】
これにより、最終段インバータINVWL0〜INVWLnの電源ラインＰＰに対して、トランジスタＴＰ０を介した高電位電源電圧ＶDDを印加し、プリインバータINVP0〜INVPnの電源ラインＱＱに対して、トランジスタＴＮ０を介した低電位電源電圧ＶSSを印加する。
【０１２３】
一方、スタンバイモードでは、ＳＬＰＸを『Ｌ』(ＶSS)とし、トランジスタＴＰ０をオフしてトランジスタＴＰ１をオンし、最終段インバータINVWL0〜INVWLnの電源ラインＰＰに対して、Ｒ０およびＴＰ１を介したスタンバイ電圧Ｖstを印加する。
【０１２４】
さらに、スタンバイモードでは、ＳＬＰＸを『Ｌ』(ＶSS)とすることで、トランジスタＴＮ０をオフしてトランジスタＴＮ１をオンし、プリインバータINVP0〜INVPnの電源ラインＱＱに対して、Ｒ１およびＴＮ１を介したスタンバイ電圧Ｖst'を印加する。
【０１２５】
ここで、スタンバイモードにおけるプリインバータINVP0〜INVPnのリーク電流は、スタンバイモードにおける最終段インバータINVWL0〜INVWLnのリーク電流と同様に、低減することが可能になる。
【０１２６】
すなわち、第２実施例の半導体記憶装置によれば、スタンバイモードにおいて、第１実施例の最終段インバータINVWL0〜INVWLnのリーク電流の低減効果に加えて、プリインバータINVP0〜INVPnのリーク電流の低減効果を得ることができる。
【０１２７】
なお、第２抵抗素子Ｒ１も、前述した第１抵抗素子Ｒ０と同様に、例えば、シリサイド抵抗素子またはポリシリサイド抵抗素子といった温度が高くなるに従って抵抗値が増大する特性を有する抵抗素子で形成するのが好ましい。
【０１２８】
図１７は、第１実施例を適用した半導体記憶装置におけるワード線ドライバの全体構成を示すブロック図であり、図１８は、図１７に示すワード線ドライバの動作を説明するためのタイミング図である。
【０１２９】
ここで、図１７は、複数のワード線ドライバブロック１０〜１ｍによりワード線ドライバを形成し、各ワード線ドライバブロックのリーク電流制限回路710〜71mとして、図９を参照して説明したリーク電流制限回路７１を適用したものに相当する。
【０１３０】
図１７に示されるように、ｍ＋１個のワード線ドライバブロック１０〜１ｍには、それぞれ対応するリーク電流制限回路710〜71mが設けられている。そして、例えば、ワード線ＷＬ<0>を駆動(選択)する場合、ＷＬ<0>を含むワード線ドライバブロック１０のみ通常動作モードとし、他のワード線ドライバブロック１１〜１ｍはスタンバイモード(非選択：停止)とされる。
【０１３１】
すなわち、図１７におけるワード線ドライバブロック１０〜１ｍは、それぞれ図９におけるワード線ドライバ１に対応し、図１７におけるリーク電流制限回路710〜71mは、それぞれ図９におけるリーク電流制限回路７１に対応する。
【０１３２】
また、図１７におけるワード線ドライバブロック１０〜１ｍの電源ラインＰＰ<0>〜ＰＰ<m>は、それぞれ図９におけるワード線ドライバ１の電源ラインＰＰに対応し、その電圧WLVD<0>〜WLVD<m>は、それぞれ図９における電圧WLVDに対応する。
【０１３３】
すなわち、図１８に示されるように、選択ＷＬ<0>を含むワード線ドライバブロック１０の最終段インバータの電源ラインＰＰ<0>の電圧WLVD<0>は、トランジスタＴＰ０がオンすることにより、スタンバイ(非選択)電圧Ｖstから高電位電源電圧ＶDDになる。
【０１３４】
ここで、ワード線ドライバブロック１０以外のワード線ドライバブロック１１〜１ｍにおける電源ラインＰＰ<1>〜ＰＰ<m>の電圧WLVD<1>〜WLVD<m>は、全てスタンバイ電圧Ｖstに保持され、前述したリーク電流の低減効果が発揮されることになる。
【０１３５】
図１９は、第２実施例を適用した半導体記憶装置におけるワード線ドライバの全体構成を示すブロック図であり、図２０は、図１９に示すワード線ドライバの動作を説明するためのタイミング図である。
【０１３６】
ここで、図１９は、複数のワード線ドライバブロック１０〜１ｍによりワード線ドライバを形成し、各ワード線ドライバブロックのリーク電流制限回路720〜72mとして、図１５を参照して説明したリーク電流制限回路７２を適用したものに相当する。
【０１３７】
図１９に示されるように、ｍ＋１個のワード線ドライバブロック１０〜１ｍには、それぞれ対応するリーク電流制限回路720〜72mが設けられている。そして、例えば、ワード線ＷＬ<0>を駆動(選択)する場合、ＷＬ<0>を含むワード線ドライバブロック１０のみ通常動作モードとし、他のワード線ドライバブロック１１〜１ｍはスタンバイモードとされる。
【０１３８】
すなわち、図１９におけるワード線ドライバブロック１０〜１ｍは、それぞれ図１５におけるワード線ドライバ１に対応し、図１９におけるリーク電流制限回路720〜72mは、それぞれ図１５におけるリーク電流制限回路７２に対応する。
【０１３９】
また、図１９におけるワード線ドライバブロック１０〜１ｍの電源ラインＰＰ<0>〜ＰＰ<m>は、それぞれ図１５におけるワード線ドライバ１の電源ラインＰＰに対応し、その電圧WLVD<0>〜WLVD<m>は、それぞれ図１６における電圧WLVDに対応する。
【０１４０】
さらに、図１９におけるワード線ドライバブロック１０〜１ｍの電源ラインＱＱ<0>〜ＱＱ<m>は、それぞれ図１５におけるワード線ドライバ１の電源ラインＱＱに対応し、その電圧WLVS<0>〜WLVS<m>は、それぞれ図１６における電圧WLVSに対応する。
【０１４１】
すなわち、図２０に示されるように、選択ＷＬ<0>を含むワード線ドライバブロック１０の最終段インバータの電源ラインＰＰ<0>の電圧WLVD<0>は、トランジスタＴＰ０がオンすることにより、スタンバイ電圧Ｖstから高電位電源電圧ＶDDになる。
【０１４２】
さらに、選択ＷＬ<0>を含むワード線ドライバブロック１０のプリインバータの電源ラインＱＱ<0>の電圧WLVS<0>は、トランジスタＴＮ０がオンすることにより、スタンバイ電圧Ｖst'から低電位電源電圧ＶSSになる。
【０１４３】
ここで、ワード線ドライバブロック１０以外のワード線ドライバブロック１１〜１ｍにおける電源ラインＰＰ<1>〜ＰＰ<m>の電圧WLVD<1>〜WLVD<m>は、全てスタンバイ電圧Ｖstに保持され、前述した最終段インバータのリーク電流低減効果が発揮されることになる。
【０１４４】
さらに、ワード線ドライバブロック１０以外のワード線ドライバブロック１１〜１ｍにおける電源ラインＱＱ<1>〜ＱＱ<m>の電圧WLVS<1>〜WLVS<m>は、全てスタンバイ電圧Ｖst'に保持され、前述したプリインバータのリーク電流低減効果が発揮されることになる。
【０１４５】
なお、リーク電流制限回路は、ＳＲＡＭの複数のワード線を単位としたワード線ドライバブロックに限定されず、ＤＲＡＭを始めとする他の半導体記憶装置、或いは、選択および非選択が可能な複数の回路ブロックを有する半導体装置に対して設けてもよい。
【０１４６】
このように、本実施例によれば、ブロック回路(ワード線ドライバ、ワード線ドライバブロック)のリーク電流を抑制しつつ、スタンバイモードから通常動作モードへの切り替えを高速に行うことが可能になる。
【０１４７】
さらに、本実施例によれば、トランジスタのプロセスコーナー毎に、各ブロック回路の電源ラインの電圧を最適な電圧レベルに制御することで、スタンバイモードから通常動作モードへの復帰時間の高速化と、リーク電流の削減を両立させることができる。なお、スタンバイモードおよび通常動作モードは、非選択状態および選択状態であってもよい。
【０１４８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１４９】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
選択および非選択が可能な回路ブロックと、
前記回路ブロックと第１電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記回路ブロックと前記第１電源線との間に設けられた第１トランジスタと、
前記回路ブロックと前記第１電源線との間に設けられた抵抗素子と、を含む、
ことを特徴とする半導体装置。
【０１５０】
（付記２）
前記回路ブロックを選択して動作させるときは、前記第１トランジスタをオンして、前記第１電源線を前記回路ブロックに接続し、
前記回路ブロックを非選択として停止させるときは、前記第１トランジスタをオフして、前記第１電源線を前記回路ブロックから遮断する、
ことを特徴とする付記１に記載の半導体装置。
【０１５１】
（付記３）
前記リーク電流制限回路は、さらに、
前記回路ブロックと前記第１電源線との間に、前記抵抗素子と直列接続された第２トランジスタを含み、
前記第２トランジスタは、前記第１トランジスタがオンするときはオフし、前記第１トランジスタがオフするときはオンする、
ことを特徴とする付記２に記載の半導体装置。
【０１５２】
（付記４）
前記抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体装置。
【０１５３】
（付記５）
前記抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記４に記載の半導体装置。
【０１５４】
（付記６）
選択および非選択が可能なワード線ドライバブロックと、
前記ワード線ドライバブロックと第１電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記ワード線ドライバブロックと前記第１電源線との間に設けられた第１トランジスタと、
前記ワード線ドライバブロックと前記第１電源線との間に設けられた第１抵抗素子と、を含む、
ことを特徴とする半導体記憶装置。
【０１５５】
（付記７）
前記ワード線ドライバブロックを選択して動作させるときは、前記第１トランジスタをオンして、前記第１電源線を前記ワード線ドライバブロックに接続し、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第１トランジスタをオフして、前記第１電源線を前記ワード線ドライバブロックから遮断する、
ことを特徴とする付記６に記載の半導体記憶装置。
【０１５６】
（付記８）
前記リーク電流制限回路は、さらに、
前記ワード線ドライバブロックと前記第１電源線との間に、前記第１抵抗素子と直列接続された第２トランジスタを含み、
前記第２トランジスタは、前記第１トランジスタがオンするときはオフし、前記第１トランジスタがオフするときはオンする、
ことを特徴とする付記７に記載の半導体記憶装置。
【０１５７】
（付記９）
前記リーク電流制限回路は、さらに、
前記第２トランジスタのゲートに入力する第１制御信号を反転して前記第１トランジスタのゲートに入力するインバータを含む、
ことを特徴とする付記８に記載の半導体記憶装置。
【０１５８】
（付記１０）
前記ワード線ドライバブロックは、それぞれがワード線を駆動する複数の最終段インバータを含み、
前記第１トランジスタおよび前記第１抵抗素子は、高電位電源電圧を給電する前記第１電源線と、複数の前記最終段インバータにおけるｐチャネル型ＭＯＳトランジスタのソースに接続される第１ローカルラインとの間に設けられる、
ことを特徴とする付記８または付記９に記載の半導体記憶装置。
【０１５９】
（付記１１）
前記第１抵抗素子は、前記第１電源線に接続され、
前記第２トランジスタは、前記第１ローカルラインに接続され、
複数の前記最終段インバータの第２ローカルラインは、低電位電源電圧を給電する第２電源線に接続される、
ことを特徴とする付記９に記載の半導体記憶装置。
【０１６０】
（付記１２）
前記ワード線ドライバブロックは、さらに、
複数の前記最終段インバータの前段に設けられ、それぞれ対応する前記最終段インバータを駆動する複数のプリインバータを含み、
前記リーク電流制限回路は、さらに、
前記第２電源線と、複数の前記プリインバータにおけるｎチャネル型ＭＯＳトランジスタのソースに接続される第３ローカルラインとの間に設けられた第３トランジスタと、
前記第２電源線と、前記第３ローカルラインとの間に、直列接続された第２抵抗素子および第４トランジスタと、を含み、
前記ワード線ドライバブロックを選択して動作させるときは、前記第３トランジスタをオンして前記第４トランジスタをオフし、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第３トランジスタをオフして前記第４トランジスタをオンする、
ことを特徴とする付記１１に記載の半導体記憶装置。
【０１６１】
（付記１３）
前記第２抵抗素子は、前記第２電源線に接続され、
前記第４トランジスタは、前記第３ローカルラインに接続され、
複数の前記プリインバータの第４ローカルラインは、前記第１電源線に接続される、
ことを特徴とする付記１２に記載の半導体記憶装置。
【０１６２】
（付記１４）
前記第１トランジスタおよび前記第２トランジスタは、ｐチャネル型ＭＯＳトランジスタであり、
前記第３トランジスタおよび前記第４トランジスタは、ｎチャネル型ＭＯＳトランジスタである、
ことを特徴とする付記１２または付記１３に記載の半導体記憶装置。
【０１６３】
（付記１５）
前記第１抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記６乃至付記１４のいずれか１項に記載の半導体記憶装置。
【０１６４】
（付記１６）
前記第１抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記１５に記載の半導体記憶装置。
【０１６５】
（付記１７）
前記第２抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記１２乃至付記１４のいずれか１項に記載の半導体記憶装置。
【０１６６】
（付記１８）
前記第２抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記１７に記載の半導体記憶装置。
【０１６７】
（付記１９）
前記半導体記憶装置は、ＳＲＡＭである、
ことを特徴とする付記６乃至付記１８のいずれか１項に記載の半導体記憶装置。
【０１６８】
（付記２０）
前記ワード線ドライバブロックは、複数設けられ、
それぞれの前記ワード線ドライバブロックに対して、前記リーク電流制限回路が設けられる、
ことを特徴とする付記６乃至付記１９のいずれか１項に記載の半導体記憶装置。
【符号の説明】
【０１６９】
１，１０〜１ｍ    ワード線ドライバ(ワード線ドライバブロック)
２    メモリセルアレイ
３    デコーダ
４    タイミング生成回路
５０〜５ｋ    センスアンプ
６０〜６ｋ    書き込み回路
７１，７１'，７２，701，702，710〜71m，720〜72m    リーク電流制限回路
ＢＬ，ＢＬＸ    ビット線
INVWL0〜INVWLn    最終段インバータ
INVP0〜INVPn    プリインバータ
ＭＣ    メモリセル(ＳＲＡＭセル)
ＰＰ    第１ローカルライン
ＱＱ    第３ローカルライン
ＴＮ０    第３トランジスタ(ｎＭＯＳトランジスタ)
ＴＮ１    第４トランジスタ(ｎＭＯＳトランジスタ)
ＴＰ０    第１トランジスタ(ｐＭＯＳトランジスタ)
ＴＰ１    第２トランジスタ(ｐＭＯＳトランジスタ)
ＶDD    高電位電源線(第１電源線：高電位電源電圧)
ＶSS    低電位電源線(第２電源線：低電位電源電圧)
ＷＬ，ＷＬ<0>〜ＷＬ<n>，ＷＬ<0:n>〜ＷＬ<(m-1)*n:m*n>    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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