(57)【要約】【課題】電気特性の変動が抑制された半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層上に設けられるソース電極と、ＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極との間の、ＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間に、ＧａＮ系半導体層に接して設けられる第１の導電層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられるソース電極と、
前記ＧａＮ系半導体層上に設けられるドレイン電極と、
前記ソース電極と前記ドレイン電極との間の、前記ＧａＮ系半導体層上に設けられるゲート電極と、
前記ゲート電極と前記ドレイン電極との間に、前記ＧａＮ系半導体層に接して設けられる第１の導電層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の導電層が、前記ゲート電極の伸長方向に平行な複数の線状部を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の導電層が、金属であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１の導電層が前記ドレイン電極に接続されることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の導電層と前記ドレイン電極との間に、前記第１の導電層よりも抵抗率の高い第１の抵抗体を、さらに備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
グラウンド端子をさらに備え、前記第１の導電層が前記グランド端子に接続されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ＧａＮ系半導体層と前記第１の導電層がショットキー接触することを特徴とする請求項４ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記複数の線状部が異なった線幅を有し、最も前記ゲート電極に近い線状部の線幅が最も太いことを特徴とする請求項２記載の半導体装置。
【請求項９】
前記ソース電極と前記ゲート電極との間に、前記ＧａＮ系半導体層に接して設けられる第２の導電層を、さらに備えることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記第２の導電層が前記ソース電極に接続されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられるソース電極と、
前記ＧａＮ系半導体層上に設けられるドレイン電極と、
前記ソース電極と前記ドレイン電極との間の、前記ＧａＮ系半導体層上に設けられるゲート電極と、
前記ゲート電極と前記ドレイン電極との間に、前記ＧａＮ系半導体層に接して設けられる第１の保護膜と、
前記第１の保護膜上に設けられ、前記第１の保護膜よりも抵抗率の高い第２の保護膜と、
を備えることを特徴とする半導体装置。
【請求項１２】
前記第１の保護膜のシート抵抗が１００ｋΩ／□以上１００００ｋΩ／□以下であることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１の保護膜が、前記ソース電極と前記ゲート電極との間の前記ＧａＮ系半導体層に接して設けられることを特徴とする請求項１１または請求項１２記載の半導体装置。
【請求項１４】
前記第１の保護膜が、前記ＧａＮ系半導体層と前記ゲート電極との間に設けられることを特徴とする請求項１１ないし請求項１３いずれか一項記載の半導体装置。
【請求項１５】
前記ＧａＮ系半導体層がＧａＮ層とＡｌＧａＮ層の積層構造を有し、前記第１の保護膜のシート抵抗が、前記ＧａＮ層と前記ＡｌＧａＮ層の界面に形成される２次元電子ガスのシート抵抗の１０００倍以上であることを特徴とする請求項１１ないし請求項１４いずれか一項記載の半導体装置。
【請求項１６】
前記第１の保護膜が、不純物としてガリウム（Ｇａ）、鉄（Ｆｅ）、クロム（Ｃｒ）、または、ニッケル（Ｎｉ）を、１×１０１８ｃｍ−３以上含有する酸化シリコン、窒化シリコン、酸窒化シリコン、または、酸化アルミニウムであることを特徴とする請求項１１ないし請求項１５いずれか一項記載の半導体装置。
【請求項１７】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられるソース電極と、
前記ＧａＮ系半導体層上に設けられるドレイン電極と、
前記ソース電極と前記ドレイン電極との間の、前記ＧａＮ系半導体層上に設けられるゲート電極と、
前記ゲート電極と前記ドレイン電極との間に、前記ＧａＮ系半導体層に接して設けられ、不純物としてガリウム（Ｇａ）、鉄（Ｆｅ）、クロム（Ｃｒ）、または、ニッケル（Ｎｉ）を、１×１０１８ｃｍ−３以上含有する酸化シリコン、窒化シリコン、酸窒化シリコン、または、酸化アルミニウムの第１の保護膜と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記第１の保護膜に含有される前記不純物が１×１０２１ｃｍ−３以下であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記第１の保護膜が、前記ソース電極と前記ゲート電極との間の前記ＧａＮ系半導体層に接して設けられることを特徴とする請求項１７または請求項１８記載の半導体装置。
【請求項２０】
前記第１の保護膜が、前記ＧａＮ系半導体層と前記ゲート電極との間に設けられることを特徴とする請求項１７ないし請求項１９いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高い絶縁破壊強度を備え、電力損失を低減できるＧａＮ系半導体装置は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。しかし、ＧａＮ系半導体装置には、いくつかの電気特性面における課題がある。
【０００３】
電気特性面における課題の一つとして、「電流コラプス」がある。電流コラプスとは、トランジスタに高いドレイン電圧を印加した後、再びドレイン電圧を印加すると、オン抵抗が上昇してしまう現象である。電流コラプスの要因の一つとして、チャネルを移動する電子がＧａＮ系半導体表面等にトラップされることが考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１８９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気特性の変動が抑制された半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層上に設けられるソース電極と、ＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極との間の、ＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間に、ＧａＮ系半導体層に接して設けられる第１の導電層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式平面図。
【図３】第２の実施形態の半導体装置の模式断面図。
【図４】第２の実施形態の半導体装置の模式平面図。
【図５】第３の実施形態の半導体装置の模式断面図。
【図６】第４の実施形態の半導体装置の模式断面図。
【図７】第４の実施形態の半導体装置の模式平面図。
【図８】第５の実施形態の半導体装置の模式断面図。
【図９】第５の実施形態の半導体装置の模式平面図。
【図１０】第６の実施形態の半導体装置の模式断面図。
【図１１】第７の実施形態の半導体装置の模式断面図。
【図１２】第８の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。また、本明細書中、ＡｌＧａＮとは、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の組成式で表される半導体を意味する。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層上に設けられるソース電極と、ＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極との間の、ＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間に、ＧａＮ系半導体層に接して設けられる第１の導電層と、を備える。
【００１１】
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１２】
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、ソース電極１４、ドレイン電極１６、ゲート電極１８、第１の導電層２０、第１の抵抗体２２を備える。基板１０は、例えば、ＧａＮである。基板１０は、ＧａＮの他にも、ＳｉＣ、Ｓｉ、酸化ガリウム、サファイア等の基板を用いることが可能である。
【００１３】
基板１０上にＧａＮ系半導体層１２が設けられる。ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃで構成される。このように、ＧａＮ系半導体層１２は、ＧａＮ層１２ｂとＡｌＧａＮ層１２ｃの積層構造を備える。
【００１４】
ＧａＮ系半導体層１２の表面は、例えば、ｃ面に対し０度以上１度以下の角度を備える。ＧａＮ系半導体の結晶構造は、六方晶系で近似することが可能である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）がｃ面、すなわち（０００１）面である。
【００１５】
バッファ層１２ａは、基板１０とＧａＮ系半導体層１２との格子不整合を緩和する機能を備える。バッファ層１２ａは、例えば、ＡｌＧａＮとＧａＮの多層構造で形成される。ＡｌＧａＮ層１２ｃには、例えば、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．３）の組成式で表される半導体が用いられる。
【００１６】
本実施形態の半導体装置は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とするＨＥＭＴである。
【００１７】
ソース電極１４およびドレイン電極１６は、例えば、金属等の導電体である。ソース電極１４およびドレイン電極１６と、ＧａＮ系半導体層１２との接触は、オーミック接触（オーミックコンタクト）であることが望ましい。ソース電極１４およびドレイン電極１６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
【００１８】
ゲート電極１８は、例えば、金属等の導電体である。ゲート電極１８と、ＧａＮ系半導体層１２との接触は、ショットキー接触（ショットキーコンタクト）であることが望ましい。ゲート電極１８は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。
【００１９】
第１の導電層２０は、ゲート電極１８とドレイン電極１６との間に、ＧａＮ系半導体層１２に接して設けられる。本実施形態では、ＡｌＧａＮ層１２ｃに接して設けられる。第１の導電層２０は、ＧａＮ系半導体層１２に生じた電荷をＧａＮ系半導体層１２から除去したり、ＧａＮ系半導体層１２に生じた電荷が半導体装置中での偏在を抑制したりする機能を備える。
【００２０】
第１の導電層２０は、例えば、金属である。第１の導電層２０は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。第１の導電層２０と、ＧａＮ系半導体層１２との接触は、第１の導電層２０に２次元電子ガスから電子が流れ込むことを抑制する観点から、ショットキー接触（ショットキーコンタクト）であることが望ましい。
【００２１】
第１の導電層２０は、図２に示すように、ゲート電極１８の伸長方向に平行な複数の線状部２０ａを有する。また、第１の導電層２０は、ドレイン電極１６に電気的に接続される。
【００２２】
なお、図２中、第１の導電層２０とドレイン電極１６を結ぶ実線は、第１の導電層２０とドレイン電極１６が電気的に接続されることを模式的に示している。本明細書中の他の図面においても、同様の実線は、電気的な接続を模式的に示すものである。具体的には、第１の導電層２０やドレイン電極１６と同一層の配線、または、第１の導電層２０やドレイン電極１６と異なる層の配線やコンタクト等により接続される。
【００２３】
第１の抵抗体２２は、第１の導電層２０とドレイン電極１６との間に設けられる。第１の抵抗体２２は、第１の導電層２０よりも抵抗率が高い。
【００２４】
図２において、第１の抵抗体２２は回路記号で示されているが、高抵抗の半導体、金属、金属酸化物等で形成される。第１の抵抗体２２は、具体的には、例えば、多結晶シリコンで形成される。
【００２５】
第１の抵抗体２２は、第１の導電層２０とドレイン電極１６間の抵抗を高くすることで、第１の導電層２０とドレイン電極１６間に印加される電圧、第１の導電層２０とドレイン電極１６間に流れる電流を抑制し、第１の導電層２０がトランジスタ動作に与える影響を低減する。
【００２６】
ＧａＮ系半導体を用いたトランジスタにおいては、例えば、電流コラプスのように、トランジスタ特性の変動が問題となる。ＧａＮ系半導体は、圧電体であり分極が生じて内部電界が発生する。この内部電界によって生成される２次元電子ガスを利用するのがＨＥＭＴである。もっとも、内部電界が生ずることにより、例えば、２次元電子ガスから電荷が飛び出したり、インパクトイオン化により発生した電荷などのトラップなどにより、予期せぬ電荷の局在等が生じたりするおそれがある。そして、このような、電荷の飛び出しや電荷の局在が、トランジスタ特性の変動要因となり得る。
【００２７】
本実施形態では、ＧａＮ系半導体層１２内に発生する不要な電荷を、第１の導電層２０を介してトランジスタ外へと逃がすことが可能となる。本実施形態では、不要な電荷をドレイン電極１６へと逃がす。したがって、電流コラプス等のトランジスタ特性の変動を抑制することができる。よって、電気特性の変動が抑制されたトランジスタが実現される。
【００２８】
特に、ゲート電極１８とドレイン電極１６間のＧａＮ系半導体層１２表面に電荷がトラップされると、トランジスタ特性の影響が大きい。本実施形態では、ゲート電極１８とドレイン電極１６間に第１の導電層２２を設けることで、効果的にトランジスタの特性変動を抑制することが可能となる。
【００２９】
本実施形態では、第１の導電層２０は、図２に示すように、ゲート電極１８の伸長方向に平行な複数の線状部２０ａを有する。このように、導電層を分割することのより、電荷の除去効率と、第１の導電層２０を設けることにより生じ得る寄生容量の増大によるトランジスタ特性劣化との適正化を図ることが容易になる。
【００３０】
（第２の実施形態）
本実施形態の半導体装置は、第１の導電層が、１枚の平板状であること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００３１】
図３は、本実施形態の半導体装置の模式断面図である。図４は、本実施形態の半導体装置の模式平面図である。
【００３２】
図３、図４に示すように、本実施形態の第１の導電層２０は、１枚の平板状である。
【００３３】
本実施形態の形態によれば、ゲート電極１８とドレイン電極１６との間の第１の導電層２０の面積が大きくなる。したがって、不要な電荷の除去効率が向上する。よって、さらに電気特性の変動が抑制されたトランジスタが実現される。
【００３４】
（第３の実施形態）
本実施形態の半導体装置は、グラウンド端子をさらに備え、第１の導電層がグランド端子に接続されること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００３５】
図５は、本実施形態の半導体装置の模式平面図である。
【００３６】
図５に示すように、本実施形態の半導体装置は、グラウンド電位に接続されるグラウンド端子２４を備える。そして、第１の導電層２０は、グラウンド端子２４に電気的に接続される。
【００３７】
本実施形態の形態によれば、第１の導電層２０はドレイン電極１６ではなく、独立したグラウンド端子２４に電気的に接続される。したがって、ドレイン電極１６に印加される電圧が、第１の導電層２０に与える影響が低減される。したがって、電気特性の変動が抑制されると共に、動作の安定したトランジスタが実現される。
【００３８】
（第４の実施形態）
本実施形態の半導体装置は、複数の線状部が異なった線幅を有し、最もゲート電極に近い線状部の線幅が最も太いこと以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００３９】
図６は、本実施形態の半導体装置の模式断面図である。図７は、本実施形態の半導体装置の模式平面図である。
【００４０】
図６、図７に示すように、本実施形態の半導体装置は、複数の線状部２０ａが異なった線幅を有し、最もゲート電極１８に近い線状部２０ａの線幅が最も太い。なお、隣接する線状部２０ａに設けられる第１の抵抗体２２の抵抗値は、流れる電流量を最適化するために適宜、異なった値の抵抗体とすることも可能である。
【００４１】
ＧａＮ系半導体層１２表面に電荷のトラップが生じる場合、ゲート電極１８近傍にトラップされる電荷はトランジスタ特性に大きな影響を与える。本実施形態の形態によれば、ゲート電極１８近傍の第１の導電層２０の面積が比較的大きくなる。したがって、ゲート電極１８近傍の不要な電荷の除去効率が向上する。よって、さらに電気特性の変動が抑制されたトランジスタが実現される。
【００４２】
（第５の実施形態）
本実施形態の半導体装置は、ソース電極とゲート電極との間に、ＧａＮ系半導体層に接して設けられる第２の導電層と、第２の導電層とソース電極との間に、第２の導電層よりも抵抗率の高い第２の抵抗体さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４３】
図８は、本実施形態の半導体装置の模式断面図である。図９は、本実施形態の半導体装置の模式平面図である。
【００４４】
図８、図９に示すように、本実施形態の半導体装置は、ソース電極１４とゲート電極１８との間に、ＧａＮ系半導体層１２に接して設けられる第２の導電層３０を備える。また、第２の導電層３０とソース電極１４との間に、第２の導電層３０よりも抵抗率の高い第２の抵抗体３２を備える。
【００４５】
第２の導電層３０は、ＧａＮ系半導体層１２に生じた電荷をＧａＮ系半導体層１２から除去したり、ＧａＮ系半導体層１２に生じた電荷が半導体装置中での偏在を抑制したりする機能を備える。
【００４６】
第２の導電層３０は、例えば、金属である。第２の導電層３０は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。第２の導電層３０と、ＧａＮ系半導体層１２との接触は、ショットキー接触（ショットキーコンタクト）であることが望ましい。
【００４７】
第２の導電層３０は、図９に示すように、ゲート電極１８の伸長方向に平行な複数の線状部３０ａを有する。また、第２の導電層３０は、ソース電極１４に電気的に接続される。
【００４８】
第２の抵抗体３２は、第２の導電層３０とソース電極１４との間に設けられる。第２の抵抗体３２は、第２の導電層３０よりも抵抗率が高い。
【００４９】
図９において、第２の抵抗体３２は回路記号で示されているが、高抵抗の半導体、金属、金属酸化物等で形成される。第２の抵抗体３２は、具体的には、例えば、多結晶シリコンで形成される。
【００５０】
第２の抵抗体３２は、第２の導電層３０とソース電極１４間の抵抗を高くすることで、第２の導電層３０とソース電極１４間に印加される電圧、第２の導電層３０とソース電極１４間に流れる電流を抑制し、第２の導電層３０がトランジスタ動作に与える影響を低減する。
【００５１】
本実施形態の形態によれば、ソース電極１４とゲート電極１８との間にも導電層を設けることにより、不要な電荷の除去効率が向上する。よって、さらに電気特性の変動が抑制されたトランジスタが実現される。
【００５２】
なお、複数の線状部３０ａが異なった線幅を有し、最もゲート電極１８に近い線状部３０ａの線幅を最も太くすることにより、さらに電気特性の変動が抑制されたトランジスタが実現することも可能である。
【００５３】
（第６の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層とゲート電極との間に、ゲート絶縁膜が設けられること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００５４】
図１０は、本実施形態の半導体装置の模式断面図である。
【００５５】
図１０に示すように、本実施形態の半導体装置は、ＧａＮ系半導体層１２とゲート電極１８との間に、ゲート絶縁膜３４が設けられる。
【００５６】
本実施形態によれば、第１の実施形態同様、電気特性の変動が抑制されたトランジスタが実現される。さらに、ゲート絶縁膜３４を備えることにより、ゲートリーク電流を抑制することが可能となる。また、ノーマリーオフのトランジスタの実現が容易となる。
【００５７】
（第７の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層上に設けられるソース電極と、ＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極との間の、ＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間に、ＧａＮ系半導体層に接して設けられる第１の保護膜と、第１の保護膜上に設けられ、第１の保護膜よりも抵抗の高い第２の保護膜と、を備える。
【００５８】
図１１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００５９】
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、ソース電極１４、ドレイン電極１６、ゲート電極１８、第１の保護膜４０、第２の保護膜４２を備える。基板１０は、例えば、ＧａＮである。基板１０は、ＧａＮの他にも、ＳｉＣ、Ｓｉ、酸化ガリウム、サファイア等の基板を用いることが可能である。
【００６０】
基板１０上にＧａＮ系半導体層１２が設けられる。ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃで構成される。このように、ＧａＮ系半導体層１２は、ＧａＮ層１２ｂとＡｌＧａＮ層１２ｃの積層構造を備える。
【００６１】
ＧａＮ系半導体層１２の表面は、例えば、ｃ面に対し０度以上１度以下の角度を備える。ＧａＮ系半導体の結晶構造は、六方晶系で近似することが可能である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）がｃ面、すなわち（０００１）面である。
【００６２】
バッファ層１２ａは、基板１０とＧａＮ系半導体層１２との格子不整合を緩和する機能を備える。バッファ層１２ａは、例えば、ＡｌＧａＮとＧａＮの多層構造で形成される。ＡｌＧａＮ層１２ｃには、例えば、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．３）の組成式で表される半導体が用いられる。
【００６３】
本実施形態の半導体装置は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とするＨＥＭＴである。
【００６４】
ソース電極１４およびドレイン電極１６は、例えば、金属等の導電体である。ソース電極１４およびドレイン電極１６と、ＧａＮ系半導体層１２との接触は、オーミック接触（オーミックコンタクト）であることが望ましい。ソース電極１４およびドレイン電極１６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
【００６５】
ゲート電極１８は、例えば、金属等の導電体である。ゲート電極１８と、ＧａＮ系半導体層１２との接触は、ショットキー接触（ショットキーコンタクト）であることが望ましい。ゲート電極１８は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。
【００６６】
第１の保護膜（Ｐａｓｓｉｖａｔｉｏｎ  Ｆｉｌｍ）４０は、ソース電極１４とゲート電極１８との間およびゲート電極１８とドレイン電極１６との間に、ＧａＮ系半導体層１２に接して設けられる。本実施形態では、ＡｌＧａＮ層１２ｃに接して設けられる。
【００６７】
第１の保護膜４０は、導電性を付与する不純物が添加された絶縁膜である。第１の保護膜４０は、例えば、不純物としてガリウム（Ｇａ）、鉄（Ｆｅ）、クロム（Ｃｒ）、または、ニッケル（Ｎｉ）を含有する酸化シリコン、窒化シリコン、酸窒化シリコン、または、酸化アルミニウムである。不純物は、第１の保護膜４０が一定以上の導電性を得る観点から１×１０１８ｃｍ−３以上であることが望ましい。また、不純物は、第１の保護膜４０の導電性が過度になることによるトランジスタ特性への影響を抑制する観点から、１×１０２１ｃｍ−３以下であることが望ましく、１×１０２０ｃｍ−３以下であることがより望ましい。
【００６８】
第１の保護膜４０は、一定以上の導電性を備えることにより、ＧａＮ系半導体層１２に生じた電荷をＧａＮ系半導体層１２から除去したり、ＧａＮ系半導体層１２に生じた電荷の半導体装置中での偏在を抑制したりする機能を備える。
【００６９】
第２の保護膜４２は、第１の保護膜４０上に設けられる。第２の保護膜４２の抵抗率は、第１の保護膜４０の抵抗率よりも高い。また、第２の保護膜４２のシート抵抗は、第１の保護膜４０のシート抵抗よりも高い。第２の保護膜４２は、ＧａＮ系半導体層１２、各電極、各配線層を保護し、かつ、相互の絶縁性を保つ機能を備える。
【００７０】
ＧａＮ系半導体を用いたトランジスタにおいては、例えば、電流コラプスのように、トランジスタ特性の変動が問題となる。ＧａＮ系半導体は、圧電体であり分極が生じて内部電界が発生する。この内部電界によって生成される２次元電子ガスを利用するのがＨＥＭＴである。もっとも、内部電界が生ずることにより、例えば、２次元電子ガスから電荷が飛び出したり、インパクトイオン化により発生した電荷などのトラップなどにより、予期せぬ電荷の局在等が生じたりするおそれがある。そして、このような、電荷の飛び出しや電荷の局在が、トランジスタ特性の変動要因となり得る。
【００７１】
本実施形態では、ＧａＮ系半導体層１２内の不要な電荷を、第１の保護膜４０を介して逃がしたり、第１の保護膜４０内に分散させたりすることが可能となる。これにより、電荷の意図せぬ局在化、偏在化を防止する。したがって、電流コラプス等のトランジスタ特性の変動を抑制することができる。よって、電気特性の変動が抑制されたトランジスタが実現される。
【００７２】
ゲート電極１８とドレイン電極１６間のＧａＮ系半導体層１２表面に電荷がトラップされると、特に、トランジスタ特性の影響が大きい。本実施形態では、ゲート電極１８とドレイン電極１６間に第１の保護膜４０を設けることで、効果的にトランジスタの特性変動を抑制することが可能となるが、ソース電極１４とゲート電極１８の間に設けられる第１の保護膜４０も、トランジスタ特性の変動を抑制することに寄与する。
【００７３】
なお、ゲート電極１８とドレイン電極１６間のみに第１の保護膜４０を設ける構成とすることも可能である。
【００７４】
また、第１の保護膜４０が効果的に電荷の除去、分散を行う観点から、第１の保護膜４０のシート抵抗が１００ｋΩ／□以上であることが望ましい。また、第１の保護膜４０を流れる電荷がトランジスタ特性へ与える影響を抑制する観点から、第１の保護膜４０のシート抵抗が１００００ｋΩ／□以下であることが望ましい。第１の保護膜４０のシート抵抗は、第１の保護膜４０の電流−電圧特性の測定による抵抗率の算出と、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による第１の保護膜４０の膜厚測定とから導出することが可能である。
【００７５】
また、第１の保護膜４０を流れる電荷がトランジスタ特性へ与える影響を抑制する観点から、第１の保護膜４０のシート抵抗が、ＧａＮ層１２ｂとＡｌＧａＮ層１２ｃの界面に形成される２次元電子ガスのシート抵抗の１０００倍以上であることが望ましい。２次元電子ガスのシート抵抗はトランジスタ特性から導出することが可能である。
【００７６】
（第８の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層とゲート電極との間に、第１の保護膜が設けられること以外は第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については記述を省略する。
【００７７】
図１２は、本実施形態の半導体装置の模式断面図である。
【００７８】
図１２に示すように、本実施形態の半導体装置は、ＧａＮ系半導体層１２とゲート電極１８との間に、第１の保護膜４０が設けられる。ゲート電極１８下の第１の保護膜４０は、ゲート絶縁膜として機能する。
【００７９】
本実施形態によれば、第７の実施形態同様、電気特性の変動が抑制されたトランジスタが実現される。さらに、ゲート絶縁膜を備えることにより、ゲートリーク電流を抑制することが可能となる。また、ノーマリーオフのトランジスタの実現が容易となる。
【００８０】
上記実施形態では、ＧａＮ系半導体層が、ＧａＮ層またはＧａＮ層とＡｌＧａＮ層の積層構造を備える場合を主に説明した。しかしながら、ＧａＮ系半導体層として、その他の組成のＧａＮ系半導体や、異なる積層構造を適用することも可能である。
【００８１】
また、上記実施形態では、２次元電子ガスを用いるＨＥＭＴを例に説明したが、２次元電子ガスを用いないＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することも可能である。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１２      ＧａＮ系半導体層
１２ａ    バッファ層
１２ｂ    ＧａＮ層
１２ｃ    ＡｌＧａＮ層
１４      ソース電極
１６      ドレイン電極
１８      ゲート電極
２０      第１の導電層
２０ａ    線状部
２２      第１の抵抗体
２４      グラウンド端子
３０      第２の導電層
３２      第２の抵抗体
４０      第１の保護膜
４２      第２の保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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