(57)【要約】      （修正有）【課題】面積増加を抑制出来る半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１、第２メモリセルトランジスタと、第１、第２ワード線ＷＬ１、ＷＬ２と、第１、第２トランジスタ５０−１、５０−２と、第１、第２ドライバ回路６０−１、６０−２とを備える。第１メモリセルトランジスタは、半導体基板上方に設けられ電荷蓄積層を備え、第２メモリセルトランジスタは、第１メモリセルトランジスタＭＴの上方に設けられ電荷蓄積層を備える。第１、第２ドライバ回路６０−１、６０−２は第１、第２ワード線ＷＬ１、ＷＬ２に印加すべき電圧をそれぞれ出力する。第１、第２トランジスタ５０−１、５０−２は第１、第２ワード線ＷＬ１、ＷＬ２と第１、第２ドライバ回路６０−１、６０−２との間をそれぞれ接続する。第１トランジスタ５０−１と第２トランジスタ５０−２とはサイズが異なる。【選択図】図８
2015177002.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上方に設けられ、電荷蓄積層を備えた第１メモリセルトランジスタと、
前記第１メモリセルトランジスタの上方に設けられ、電荷蓄積層を備えた第２メモリセルトランジスタと、
前記第１、第２メモリセルトランジスタにそれぞれ接続された第１、第２ワード線と、
前記第１、第２ワード線に印加すべき電圧を出力する第１、第２ドライバ回路と、
前記第１、第２ワード線と前記第１、第２ドライバ回路との間をそれぞれ接続する第１、第２トランジスタと、
を具備し、前記第１トランジスタと前記第２トランジスタとはサイズが異なる
ことを特徴とする半導体記憶装置。
【請求項２】
データの書き込み時において、前記第１、第２ワード線がそれぞれ選択された際には、前記第１、第２ドライバ回路はそれぞれプログラム電圧を出力し、前記第１、第２トランジスタは前記プログラム電圧を制御して、それぞれ前記第１、第２ワード線に対して第１、第２プログラム電圧を出力し、
前記第１メモリセルトランジスタのサイズは前記第２メモリセルトランジスタよりも大きく、
前記第１トランジスタのサイズは前記第２トランジスタよりも大きく、
前記第１プログラム電圧は前記第２プログラム電圧よりも大きい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
データの書き込み時において、前記第１、第２ワード線がそれぞれ選択された際には、前記第１、第２ドライバ回路はそれぞれプログラム電圧を出力し、前記第１、第２トランジスタは前記プログラム電圧を制御して、それぞれ前記第１、第２ワード線に対して第１、第２プログラム電圧を出力し、
前記第１メモリセルトランジスタのサイズが前記第２メモリセルトランジスタよりも小さく、
前記第１トランジスタのサイズは前記第２トランジスタよりも小さく、
前記第１プログラム電圧は前記第２プログラム電圧よりも小さい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１メモリセルトランジスタと前記第２メモリセルトランジスタの間に設けられ、電荷蓄積層を備えた第３メモリセルトランジスタと、
前記第３メモリセルトランジスタと前記第２メモリセルトランジスタの間に設けられ、電荷蓄積層を備えた第４メモリセルトランジスタと、
前記第３、第４メモリセルトランジスタにそれぞれ接続された第３、４ワード線と、
前記第３、第４ワード線に印加すべき電圧をそれぞれ出力する第３、第４ドライバ回路と、
前記第３、第４ワード線と前記第３、第４ドライバ回路との間をそれぞれ接続する第３、第４トランジスタと、
を更に具備し、前記第１トランジスタと前記第３トランジスタはサイズが同じであり、
前記第２トランジスタと前記第４トランジスタはサイズが同じである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第１、第２トランジスタは、それぞれのゲート長とゲート幅とのいずれか一方あるいはその両方が異なる
ことを特徴する請求項１記載の半導体記憶装置。
【請求項６】
半導体基板上方に積層され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、
前記メモリセルトランジスタの各々に接続された複数のワード線と、
前記ワード線の各々に接続され、対応する前記ワード線に第１電圧を出力する複数の第１トランジスタと、
前記第１トランジスタの各々に接続され、対応する前記第１トランジスタに第２電圧を出力する複数のドライバ回路と、
を具備し、前記第１トランジスタは、対応する前記メモリセルトランジスタが形成されるレイヤに応じて前記第２電圧を降圧して、前記第１電圧を出力する
ことを特徴とする半導体記憶装置。
【請求項７】
前記複数の第１トランジスタは、上層のレイヤに形成された前記メモリセルトランジスタに対応するものほどサイズが大きく、出力する前記第１電圧の値も大きい
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記ワード線は、前記半導体基板上方に積層され、
前記半導体記憶装置は、前記積層されたワード線を貫通するメモリホールと、
前記メモリホールを埋め込み、前記複数のメモリセルトランジスタの電流経路として機能する半導体層と
を更に備え、前記電荷蓄積層は、前記メモリホールの側壁に形成され、
前記第１トランジスタは、貫通するメモリホールの直径が大きい前記ワード線に対応するものほどサイズが大きく、出力する前記第１電圧の値も大きい
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
上層のレイヤに形成された前記ワード線を貫通するメモリホールほど、その直径が大きい
ことを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、面積増加を抑制出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１、第２メモリセルトランジスタと、第１、第２ワード線と、第１、第２トランジスタと、第１、第２ドライバ回路とを備える。第１メモリセルトランジスタは、半導体基板上方に設けられ電荷蓄積層を備える。第２メモリセルトランジスタは、第１メモリセルトランジスタの上方に設けられ電荷蓄積層を備える。第１、第２ワード線は第１、第２メモリセルトランジスタとそれぞれ接続される。第１、第２ドライバ回路は第１、第２ワード線に印加すべき電圧をそれぞれ出力する。第１、第２トランジスタは第１、第２ワード線と第１、第２ドライバ回路との間をそれぞれ接続する。第１トランジスタと第２トランジスタとはサイズが異なる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係る半導体記憶装置のブロック配置図。
【図３】第１実施形態に係るメモリセルアレイの回路図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るワード線と、対応するメモリホール径との関係を示すグラフ。
【図６】第１実施形態に係るメモリホールの深さと直径との関係を示すグラフ。
【図７】第１実施形態に係るメモリセルトランジスタの断面図。
【図８】第１実施形態に係るロウデコーダとドライバ回路のブロック図。
【図９】第１実施形態に係るワード線と、対応するトランジスタ５０のサイズとの関係を示すグラフ。
【図１０】第１実施形態に係るデータ書き込み方法のフローチャート。
【図１１】第１実施形態に係るトランジスタ５０のサイズに対する転送可能な最大電圧の関係を示すグラフ。
【図１２】第１実施形態に係るＷＬドライバからトランジスタ５０に転送されるプログラム電圧のタイミングチャート。
【図１３】第１実施形態に係るワード線ＷＬ１に転送されるプログラム電圧のタイミングチャート。
【図１４】第１実施形態に係るワード線ＷＬｎに転送されるプログラム電圧のタイミングチャート。
【図１５】第１実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１６】第１実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１７】第１実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１８】第２実施形態に係るトランジスタ５０の平面図。
【図１９】第２実施形態の第１例に係るトランジスタ５０のレイアウト図。
【図２０】サイズが同じであるトランジスタ５０ののレイアウト図。
【図２１】第２実施形態の第２例に係るトランジスタ５０のレイアウト図。
【図２２】第２実施形態の第３例に係るトランジスタ５０のレイアウト図。
【図２３】第３実施形態に係るメモリセルアレイの断面図。
【図２４】第３実施形態に係るトランジスタ５０とＷＬドライバのブロック図。
【図２５】第３実施形態に係るワード線と、これに対応するプログラム電圧及びトランジスタ５０のサイズとの関係を示すグラフ。
【図２６】第４実施形態に係るメモリセルアレイの断面図。
【図２７】第４実施形態に係るワード線と、これに対応するメモリホール径、プログラム電圧、及びトランジスタ５０のサイズとの関係を示すグラフ。
【図２８】第５実施形態に係るメモリセルアレイの断面図。
【図２９】第５実施形態に係るメモリホールの深さと直径との関係を示すグラフ。
【図３０】第５実施形態に係るワード線と、これに対応するプログラム電圧及びトランジスタ５０のサイズとの関係を示すグラフ。
【図３１】第６実施形態の第１例に係るメモリセルアレイの断面図。
【図３２】第６実施形態の第２例に係るメモリセルアレイの断面図。
【図３３】第７実施形態の第１例に係るメモリセルアレイの回路図。
【図３４】第７実施形態の第１例に係るメモリセルアレイの斜視図。
【図３５】第７実施形態の第１例に係るメモリセルアレイの平面図。
【図３６】図３５における３６−３６線に沿った断面図である。
【図３７】図３５における３７−３７線に沿った断面図である。
【図３８】図３５における３８−３８線に沿った断面図である。
【図３９】第７実施形態の第２例に係るメモリセルアレイの斜視図。
【図４０】第７実施形態の第２例に係るメモリセルアレイの平面図。
【図４１】図４０における４１−４１線に沿った断面図である。
【図４２】図４０における４２−４２線に沿った断面図である。
【図４３】第１乃至第７実施形態の第１変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−１〜１１−４）、ドライバ回路１２、センスアンプ１３、電圧発生回路１４、及び制御回路１５を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ１〜ＢＬＫ４）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１６の集合である複数（本例では４個）のストリングユニットＳＵ（ＳＵ１〜ＳＵ４）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のストリングユニット数は任意である。
【００１２】
ロウデコーダ１１−１〜１１−４は、それぞれブロックＢＬＫ１〜ＢＬＫ４に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１５】
電圧発生回路１４は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２に供給する。
【００１６】
制御回路１５は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１７】
図２はメモリセルアレイ１０と周辺回路２０の半導体基板上方でのブロック配置図である。周辺回路２０は図１で示したロウデコーダ１１−１〜１１−４と、ドライバ回路１２と、センスアンプ１３と、電圧発生回路１４と、制御回路１５との少なくともいずれかを備える。周辺回路２０は半導体基板の平面上に二次元に配置されている。そして、周辺回路２０の上方にメモリセルアレイ１０は三次元に形成され、周辺回路２０と電気的に接続されている。
【００１８】
メモリセルアレイ１０と周辺回路２０の配置については、例えば、“半導体メモリデバイス”という２０１２年１月１７日に出願された米国特許出願１３／３５１，７３７号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００１９】
１．１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図３は、ブロックＢＬＫ１の回路図である。ブロックＢＬＫ２〜ＢＬＫ４も同様の構成を有している。
【００２０】
図示するように、ブロックＢＬＫ１は４つのストリングユニットＳＵを含む。また各々のストリングユニットＳＵは、ｍ個（ｍは自然数）のＮＡＮＤストリング１６を含む。
【００２１】
ＮＡＮＤストリング１６の各々は、例えば２ｎ個（ｎは自然数であり、例えば４、８、１６、３２、６４等）のメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ（２ｎ））と、２個の選択トランジスタＳＴ１と、２個の選択トランジスタＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。なお選択ランジスタＳＴ１とＳＴ２の各個数は任意である。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。各２個の選択トランジスタＳＴ１とＳＴ２はそれぞれが直列接続されており、メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴｎとＭＴ（ｎ＋１）の間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ１の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ（２ｎ）の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２２】
ストリングユニットＳＵ１〜ＳＵ４の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ１〜ＳＧＤ４に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ１〜ＳＧＳ４に共通接続される。これに対して同一のブロックＢＬＫ１内にあるメモリセルトランジスタＭＴ１〜ＭＴ（２ｎ）の制御ゲートはそれぞれワード線ＷＬ１〜ＷＬ（２ｎ）に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ１〜ＢＬＫ４では、それぞれＢＧ１〜ＢＧ４）に共通接続される。
【００２３】
すなわち、ワード線ＷＬ１〜ＷＬ（２ｎ）及びバックゲート線ＢＧは同一ブロックＢＬＫ１内の複数のストリングユニットＳＵ１〜ＳＵ４間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ１内であってもストリングユニットＳＵ１〜ＳＵ４毎に独立している。
【００２４】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１６のうち、同一行にあるＮＡＮＤストリング１６の直列接続された２個の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ１〜ＢＬｍ）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１６を共通に接続する。また、直列接続された２個の選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１６を共通に接続する。
【００２５】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２６】
次に、上記ＮＡＮＤストリング１６の構成の詳細について説明する。図４は、ＮＡＮＤストリング１６の断面図である。
【００２７】
ＮＡＮＤストリング１６は、図４に示すとおりの三次元積層構造となっており、半導体基板上方に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２８】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ１〜ＭＴ（２ｎ）（ＮＡＮＤストリング１６）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２９】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板と平行なロウ方向及びカラム方向に二次元に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００３０】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３を有する。ワード線導電層２３は、層間絶縁膜層（図示せず）を挟んでｎ層積層されている。ワード線導電層２３は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層２３は、例えば多結晶シリコンで形成される。ワード線導電層２３はそれぞれのメモリセルトランジスタＭＴ１〜ＭＴ（２ｎ）の制御ゲート（ワード線ＷＬ１〜ＷＬ（２ｎ））として機能する。
【００３１】
選択トランジスタ層Ｌ３は、メモリセルトランジスタ層Ｌ２の上層に形成されている。選択トランジスタ層Ｌ３は、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、層間絶縁膜層を挟んで２層積層されている。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方のワード線導電層２３の上層に形成され、導電層２７ｂは他方のワード線導電層２３の上層に形成されている。導電層２７ａ及び２７ｂは、例えば多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。導電層２７ａ及び２７ｂが２層ずつ設けられている理由は、選択トランジスタＳＴ１及びＳＴ２を、必要なサイズに形成するためである。すなわち、セレクトゲート線ＳＧＤ及びＳＧＳには、一定以上の膜厚が必要であり、その膜厚はワード線ＷＬとなる導電層２３よりも大きい。しかし、導電層２７ａ及び２７ｂの膜厚を大きくすると、それらを貫通するメモリホールがテーパー形状となり、特性が悪化する。そのため、比較的膜厚の小さいそれぞれ２層の導電層２７ａ及び２７ｂを形成し、この２層の導電層２７ａによって選択トランジスタＳＴ２を構成し、２層の導電層２７ｂによって選択トランジスタＳＴ１を構成する。これにより、テーパー形状による選択トランジスタＳＴ１及びＳＴ２の特性悪化を防止出来る。よって、図３の等価回路では、各ＮＡＮＤストリング１６において２つの選択トランジスタＳＴ１が記載されているが、これは実質的に１つのトランジスタとして機能し、このことは選択トランジスタＳＴ２についても同様である。
【００３２】
またメモリセルトランジスタ層Ｌ２及び選択トランジスタ層Ｌ３は、メモリホール２４を有する。メモリホール２４は、例えば導電層２７ｂとワード線ＷＬ１〜ＷＬｎを貫通してバックゲートトランジスタ層Ｌ１に達し、また別のメモリホール２４は、導電層２７ａとＷＬ（ｎ＋１）〜ＷＬ（２ｎ）とを貫通してバックゲートトランジスタ層Ｌ１に達する。またメモリホール２４は、バックゲート導電層２１のカラム方向の端部近傍に整合するように形成されている。
【００３３】
更にバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、及び選択トランジスタ層Ｌ３は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１６のボディ（各トランジスタのバックゲート）として機能する。
【００３４】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２４に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３５】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３６】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、例えば多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリセルトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３７】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。バックゲート導電層２１は、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３８】
また上記メモリセルトランジスタ層Ｌ２及び選択トランジスタ層Ｌ３の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３、導電層２７ａ及び２７ｂは、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３９】
配線層Ｌ４は、図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層２８、プラグ層２９、及びビット線層３０を有する。
【００４０】
ソース線層２８は、ロウ方向に延びる板状に形成されている。ソース線層２８は、カラム方向に隣接する一対の導電層２７ａの上面に接するように形成されている。プラグ層２９は、導電層２７ｂの上面に接し、半導体基板の表面に対して垂直方向に延びるように形成されている。ビット線層３０は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３０は、プラグ層２９の上面に接するように形成されている。ソース線層２８、プラグ層２９、及びビット線層３０は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層２８は、図１及び図３で説明したソース線ＳＬとして機能し、ビット線層３０は、図１及び図３で説明したビット線ＢＬとして機能する。
【００４１】
メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４２】
１．１．２．１  メモリホール２４の形状について  
次に、メモリホール２４の形状と、ワード線ＷＬｉ（ｉは１〜２ｎの任意の番号）に形成されるメモリホール２４の直径Ｄｉと、メモリセルトランジスタＭＴｉのサイズとの関係について説明する。図５は、ワート線ＷＬと、対応するメモリホール２４の直径Ｄとの関係を示すグラフであり、図６は、メモリホール２４の深さと直径との関係を示すグラフである。
【００４３】
図４に示すように、メモリホール２４は、半導体基板平面に対する側壁の傾斜角度が９０度の垂直形状をしておらず、傾斜角度が９０度以下の形状（ここではテーパー形状と呼ぶ）となっている。従って図５に示すように、上層に位置するワード線ＷＬに形成されるメモリホール２４ほど、下層に位置するワード線ＷＬに形成されるメモリホール２４よりも、その直径Ｄが大きい。より具体的には、ワード線ＷＬ１〜ＷＬｎに形成されるメモリホール２４に着目すれば、Ｄ１＞Ｄ２＞…＞Ｄｎなる関係が成立する。同様にワード線ＷＬ（ｎ＋１）〜ＷＬ（２ｎ）に形成されるメモリホール２４に着目すれば、Ｄ（ｎ＋１）＜Ｄ（ｎ＋２）＜…＜Ｄ（２ｎ）なる関係となる。そして図６に示すように、例えばワード線ＷＬ１とＷＬ（２ｎ）のように、同じレイヤに位置するワード線ＷＬに形成されたメモリホール２４の直径Ｄは、互いに同じ（あるいはほぼ同じ）大きさとなる。そして、下層のレイヤになるほど、メモリホール２４の直径Ｄは小さくなる。
【００４４】
また、メモリセルトランジスタＭＴのサイズはメモリホール２４の直径Ｄに依存する。本明細書で述べるメモリセルトランジスタＭＴのサイズとは、例えば、ワード線ＷＬの厚さとワード線ＷＬに形成されるメモリホール２４の円周で決まるメモリホール２４の表面積であったり、あるいは、ワード線ＷＬの厚さとメモリセルトランジスタＭＴの電荷蓄積層２５ｂの厚みと円周で決まる電荷蓄積層２５ｂの体積であったり、あるいは、ワード線ＷＬの厚さとメモリセルトランジスタＭＴの半導体層２６の直径で決まる半導体層２６の体積、等であっても良い。いずれの場合においても、ワード線ＷＬの厚さが各層で同じであれば、メモリセルトランジスタＭＴのサイズはメモリホール２４の直径Ｄ（＝メモリホールの円周）で決まる。図７は、メモリセルトランジスタＭＴ１及びＭＴｎの断面図である。図示するように、Ｄ１＞Ｄｎであるから、メモリセルトランジスタＭＴ１とＭＴｎのサイズＴＳ１及びＴＳｎも、ＴＳ１＞ＴＳｎなる関係を有する。つまり、メモリホール２４の直径Ｄが小さいほど、メモリセルトランジスタＭＴのサイズは小さくなる。
【００４５】
１．１．３  ロウデコーダ１１について  
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−１〜１１−４は、それぞれブロックＢＬＫ１〜ＢＬＫ４に関連づけて設けられ、ブロックＢＬＫ１〜ＢＬＫ４を選択または非選択とするために設けられる。図８は、ロウデコーダ１１−１及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−２〜１１−４の構成もロウデコーダ１１−１と同様である。
【００４６】
図示するようにロウデコーダ１１−１は、ブロックデコーダ４０並びに高耐圧ｎチャネルＭＯＳトランジスタ５０（５０−１〜５０−２ｎ）、５１（５１−１〜５１−４）、５２（５２−１〜５２−４）、５３（５３−１〜５３−４）、５４（５４−１〜５４−４）、及び５５を備えている。
【００４７】
１．１．３．１  ブロックデコーダ４０について  
まず、ブロックデコーダ４０について説明する。ブロックデコーダ４０はブロックアドレスＢＡをデコードする。そして、その結果に応じて信号線ＴＧおよび信号線ＲＤＥＣＡＤｎの論理レベルを決定し、トランジスタ５０〜５５のオン／オフ状態を制御する。
【００４８】
データの書き込み、読み出し、及び消去時において、ブロックアドレスが当該ブロックＢＬＫ１に一致している場合、ブロックデコーダ４０は、信号線ＴＧに“Ｈ”レベルを印加し、信号線ＲＤＥＣＡＤｎに“Ｌ”レベル（例えば０Ｖ）を印加する。他方で、ブロックアドレスが当該ブロックＢＬＫ１に一致しなかった際には、ブロックデコーダ４０は信号線ＴＧに“Ｌ”レベル（例えば０Ｖ）を印加し、信号線ＲＤＥＣＡＤｎに“Ｈ”レベルを印加する。
【００４９】
１．１．３．２  トランジスタ５０について  
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−１〜５０−２ｎは、電流経路の一端が、対応するブロックＢＬＫ１のワード線ＷＬ１〜ＷＬ（２ｎ）にそれぞれ接続され、他端が信号線ＣＧ１〜ＣＧ（２ｎ）にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００５０】
従って、例えば選択ブロックＢＬＫ１に対応するロウデコーダ１１−１では、トランジスタ５０−１〜５０−２ｎはオン状態とされ、ワード線ＷＬ１〜ＷＬ（２ｎ）は信号線ＣＧ１〜ＣＧ（２ｎ）に接続される。他方、非選択ブロックＢＬＫ２〜ＢＬＫ４に対応するロウデコーダ１１−２〜１１−４では、トランジスタ５０−１〜５０−２ｎはオフ状態とされ、ワード線ＷＬ１〜ＷＬ（２ｎ）は信号線ＣＧ１〜ＣＧ（２ｎ）から分離される。
【００５１】
また、図８に示すように、トランジスタ５０−１〜５０−２ｎはそれぞれ異なるトランジスタサイズを有する。本明細書で述べるトランジスタサイズとは、例えばトランジスタのゲートサイズを決定するゲート長Ｌとゲート幅Ｗの積（Ｌ×Ｗ）で決定される面積のことである。そしてトランジスタ５０−１〜５０−２ｎは、ゲート長Ｌとゲート幅Ｗとのいずれか一方あるい両方が互いに異なる。図９は、ワード線ＷＬと、各ワード線ＷＬに対応するトランジスタ５０のトランジスタサイズとの関係を示すグラフである。図示するように、ワード線ＷＬ１〜ＷＬｎに対応するトランジスタ５０−１〜５０−ｎに着目すると、これらのトランジスタサイズＴＳ１〜ＴＳｎには、ＴＳ１＞ＴＳ２＞…＞ＴＳｎなる関係がある。またワード線ＷＬ（ｎ＋１）〜ＷＬ（２ｎ）に対応するトランジスタ５０−（ｎ＋１）〜５０−２ｎに着目すると、これらのトランジスタサイズＴＳ（ｎ＋１）〜ＴＳ（２ｎ）には、ＴＳ（２ｎ）＞ＴＳ（２ｎ−１）＞…＞ＴＳ（ｎ＋１）なる関係がある。
【００５２】
すなわちトランジスタ５０は、形成されるメモリホール２４の直径Ｄが大きいワード線ＷＬに対応するものほど、そのトランジスタサイズも大きくされる。換言すれば、電流駆動力（電圧転送能力）が高くされる。
【００５３】
１．１．３．３  トランジスタ５１、５２について
次に、図８に戻り、トランジスタ５１、５２について説明する。トランジスタ５１−１〜５１−４、５２−１〜５２−４は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−１〜５１−４はそれぞれの電流経路の一端が、対応するＢＬＫ１のセレクトゲート線ＳＧＤ１〜ＳＧＤ４に接続され、他端が信号線ＳＧＤＤ１〜ＳＧＤＤ４に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ５２−１〜５２−４はそれぞれの電流経路の一端が、セレクトゲート線ＳＧＤ１〜ＳＧＤ４に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートが信号線ＲＤＥＣＡＤｎに共通に接続される。ノードＳＧＤ＿ＣＯＭは、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５４】
従って、例えば選択ブロックＢＬＫ１に対応するロウデコーダ１１−１では、トランジスタ５１−１〜５１−４はオン状態とされ、トランジスタ５２−１〜５２−４はオフ状態とされる。よって、選択ブロックＢＬＫ１のセレクトゲート線ＳＧＤ１〜ＳＧＤ４は信号線ＳＧＤＤ１〜ＳＧＤＤ４に接続される。
【００５５】
他方で、非選択ブロックＢＬＫ２〜ＢＬＫ４に対応するロウデコーダ１１−２〜１１−４では、トランジスタ５１−１〜５１−４はオフ状態とされ、トランジスタ５２−１〜５２−４はオン状態とされる。よって、非選択ブロックＢＬＫ２〜ＢＬＫ４のセレクトゲート線ＳＧＤ１〜ＳＧＤ４はノードＳＧＤ＿ＣＯＭに接続される。
【００５６】
１．１．３．４  トランジスタ５３、５４について
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
【００５７】
すなわち、選択ブロックＢＬＫ１に対応するロウデコーダ１１−１では、トランジスタ５３−１〜５３−４はオン状態とされ、トランジスタ５４−１〜５４−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ２〜ＢＬＫ４に対応するロウデコーダ１１−２〜１１−４では、トランジスタ５３−１〜５３−４はオフ状態とされ、トランジスタ５４−１〜５４−４はオン状態とされる。
【００５８】
１．１．３．５  トランジスタ５５について
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ１のバックゲート線ＢＧ１に接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００５９】
従って、選択ブロックＢＬＫ１に対応するロウデコーダ１１−１では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ２〜ＢＬＫ４に対応するロウデコーダ１１−２〜１１−４では、トランジスタ５５はオフ状態とされる。
【００６０】
１．１．４  ドライバ回路１２について  
引き続き図８に示すドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ１〜ＣＧ（２ｎ）、ＳＧＤＤ１〜ＳＧＤＤ４、ＳＧＳＤ１〜ＳＧＳＤ４、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００６１】
ドライバ回路１２は、ＷＬドライバ６０（６０−１〜６０−２ｎ）、ＳＧＤドライバ６１（６１−１〜６１−４）、ＳＧＳドライバ６２（６２−１〜６２−４）、ＢＧドライバ６４、及び電圧ドライバ６３を備えている。
【００６２】
１．１．４．１  電圧ドライバ６３について  
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＷＬドライバ６０で使用する電圧を転送する。転送する電圧は電圧発生回路１４内で生成される。
【００６３】
データ書き込み（プログラム）時に電圧ドライバ６３より転送される電圧は、例えばＶＰＧＭと、ＶＰＧＭＨと、ＶＰＡＳＳと、ＶＩＳＯとである。ＶＰＧＭは選択ワード線ＷＬに転送される高電圧である。ＶＰＧＭＨはＶＰＧＭよりも大きい電圧で、ブロックデコーダ４０を介してロウデコーダのトランジスタ５０、５１、５３、５５をオン状態にする際にそれぞれのゲートに印加される。ＶＰＡＳＳは非選択ワード線ＷＬに転送される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。ＶＩＳＯは非選択ワード線ＷＬに転送される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオフ状態とする電圧である。
【００６４】
データ読み込み時に電圧ドライバ６３より転送される電圧は、ＶＲＥＡＤと、ＶＲＥＡＤＨと、ＶＣＧＲＶとである。ＶＲＥＡＤは非選択ワード線ＷＬに転送される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。ＶＲＥＡＤＨはＶＲＥＡＤよりも大きい電圧であり、ブロックデコーダ４０を介してロウデコーダのトランジスタ５０、５１、５３、５５をオン状態にする際にそれぞれのゲートに印加される。ＶＣＧＲＶは選択ワード線ＷＬに転送される高電圧である。
【００６５】
１．１．４．２  ＷＬドライバ６０について  
次に、ＷＬドライバ６０について説明する。ＷＬドライバ６０−１〜６０−２ｎはそれぞれ信号線ＣＧ１〜ＣＧ（２ｎ）（ワード線ＷＬ１〜ＷＬ（２ｎ））に、必要な電圧を転送する。
【００６６】
選択ワード線ＷＬに対応するＷＬドライバ６０では、プログラム時には電圧ＶＰＧＭが、対応する信号線ＣＧに転送される。また読み出し時には、電圧ＶＣＧＲＶが、対応する信号線ＣＧに転送される。そして、これらの電圧が、トランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００６７】
また非選択ワード線ＷＬに対応するＷＬドライバ６０では、プログラム時には、電圧ＶＰＡＳＳあるいは電圧ＶＩＳＯが選択され、対応する信号線ＣＧに転送される。また読み出し時には、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、トランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００６８】
なお、各ブロックＢＬＫ間でＣＧ１〜ＣＧ（２ｎ）が共通とされても良い。すなわち、４つのブロックＢＬＫ１〜ＢＬＫ４のそれぞれに属する４本のワード線ＷＬ１が、対応するロウデコーダ１１−１〜１１−４のトランジスタ５０−１を介して、同一のＷＬドライバ６０−１で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ（２ｎ）も同様である。
【００６９】
１．１．４．３  ＳＧＤドライバ６１について  
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−１〜６１−４はそれぞれ、信号線ＳＧＤＤ１〜ＳＧＤＤ４（セレクトゲート線ＳＧＤ１〜ＳＧＤ４）に、必要な電圧を転送する。
【００７０】
選択ワード線ＷＬを含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＤに対応するＳＧＤドライバ６１では、電圧ＶＳＧＤが、対応する信号線ＳＧＤＤに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせる電圧である（書き込み時には、書き込みデータに応じてオンさせる）。他方、それ以外のＳＧＤドライバ６１では、例えば０Ｖが信号線ＳＧＤＤに転送される。
【００７１】
１．１．４．４  ＳＧＳドライバ６２について  
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−１〜６２−４はそれぞれ、信号線ＳＧＳＤ１〜ＳＧＳＤ４（セレクトゲート線ＳＧＳ１〜ＳＧＳ４）に、必要な電圧を転送する。読み出し時において、選択ワード線ＷＬを含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＳに対応するＳＧＳドライバ６２では、電圧ＶＳＧＳが、対応する信号線ＳＧＳＤに転送される。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオンさせる電圧である。他方、それ以外のＳＧＳドライバ６２では、例えば０Ｖが信号線ＳＧＳＤに転送される。書き込み時も同様である。
【００７２】
１．１．４．５  ＢＧドライバ６４について  
次にＢＧドライバ６４について説明する。ＢＧドライバ６４は、書き込み時には電圧ＶＰＡＳＳ（またはＶＩＳＯ）をバックゲート線ＢＧに転送し、読み出し時には電圧ＶＲＥＡＤをバックゲート線ＢＧに転送する。
【００７３】
１．２  データの書き込み動作について  
次に、上記構成のＮＡＮＤ型フラッシュメモリの書き込み動作について、トランジスタ５０とＷＬドライバ６０の動作を中心に説明する。
【００７４】
１．２．１  データの書き込み動作の全体的な流れについて  
まず、データの書き込み動作の流れについて、図１０を用いて簡単に説明する。図１０は、書き込み動作の流れを示すフローチャートである。
【００７５】
データの書き込みは、いずれかのストリングユニットＳＵ内の同一のワード線ＷＬに接続された全てのメモリセルトランジスタＭＴ（１ページ）に対して一括して行われる。本明細書では、制御ゲートとチャネルとの間に電位差を与えて電荷蓄積層に電荷を注入し、これによりメモリセルトランジスタＭＴの閾値を上昇させる動作を「プログラム」と呼ぶ。このプログラムが複数回実行されることで、メモリセルトランジスタＭＴの閾値は所望の値まで上昇され、データの書き込み動作が行われる。
【００７６】
まず、制御回路１５は書き込みコマンドを受け取ると、セットアップを行う（ステップＳ１０）。すなわち、電圧発生回路１４に対して、回路の立ち上げを命令する。これに応答して電圧発生回路１４は、ＶＰＧＭＨ、ＶＰＧＭ、ＶＰＡＳＳ（及びＶＩＳＯ）を発生する。
【００７７】
次に、センスアンプ１３に書き込みデータが転送され、更にセンスアンプ１３から各ビット線ＢＬに書き込みデータが転送される（ステップＳ１１）。言い換えれば、センスアンプ１３は書き込みデータに応じた電圧を、各ビット線ＢＬに印加する。
【００７８】
次に、プログラムが行われる（ステップＳ１２）。プログラム動作の詳細を、図４に示すブロックＢＬＫ１のストリングユニットＳＵ１のワード線ＷＬ３が選択された場合を例として説明する。
【００７９】
まず、ロウデコーダ１１−１では、ブロックデコーダ４０が信号線ＴＧに“Ｈ”レベル（ＶＰＧＭＨ）を出力する。これによりトランジスタ５０−１〜５０−２ｎはオン状態となる。この状態において、選択ワード線ＷＬ３に対応するＷＬドライバ６０−３はＶＰＧＭを、信号線ＣＧ３を介して、トランジスタ５０−３に転送する。トランジスタ５０−３は、そのトランジスタサイズに応じてＶＰＧＭの値を制御して、ワード線ＷＬ３に転送する。また、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ（２ｎ）には、それぞれＷＬドライバ６０−１、６０−２、６０−４〜６０−２ｎより、信号線ＣＧ１、ＣＧ２、ＣＧ４〜ＣＧ（２ｎ）と、トランジスタ５０−１、５０−２、５０−４〜５０−２ｎを介してＶＰＡＳＳ（またはＶＩＳＯ）が転送される。
【００８０】
また、書き込みデータに応じて、選択トランジスタＳＴ１は、オンまたはオフ状態となる。選択トランジスタＳＴ１がオン状態とされた場合、ビット線ＢＬに転送された書き込みデータが、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３に転送され、メモリセルトランジスタＭＴ３にデータがプログラムされる。
【００８１】
次に、ベリファイが行われる（ステップＳ１３）。ベリファイとは、プログラムの後、メモリセルトランジスタＭＴからデータを読み出して、所望のデータが書き込まれているか否かを判定する処理である。そして未だ所望のデータが書き込まれていない場合には、ステップＳ１２のプログラムが繰り返される。以下、メモリセルトランジスタＭＴの閾値電圧が十分に上昇し、所望のデータが書き込まれていると判定された状態を「ベリファイにパス（pass）した」と呼び、閾値電圧の上昇が十分では無く、未だデータの書き込みが完了していないと判定された状態を「ベリファイにフェイル（fail）した」と呼ぶことにする。
【００８２】
ベリファイにフェイルすると、ステップＳ１２に戻り、再度のプログラムを行う。そして、上記プログラムを繰り返すことにより全ての選択セルがベリファイにパスすると（ステップＳ１４、ＹＥＳ）、リカバリーが行われ（ステップＳ１５）、データの書き込みは終了する。
【００８３】
１．２．２  プログラム電圧について  
上記ステップＳ１２において選択ワード線ＷＬに転送されるプログラム電圧ＶＰＧＭについて、詳細に説明する。図１１は、トランジスタ５０のサイズに対する転送可能な最大電圧の関係を示すグラフである。
【００８４】
図示するように、サイズが十分に大きいトランジスタ５０は、電圧転送能力も高いので、ＷＬドライバ６０から転送されるプログラム電圧ＶＰＧＭをそのまま、対応するワード線ＷＬに転送することができる。これに対し、サイズの小さいトランジスタ５０は、電圧転送能力が低いため、転送可能な最大電圧がそのトランジスタサイズにより制限される。換言すれば、トランジスタ５０は、ＷＬドライバ６０から転送されるプログラム電圧ＶＰＧＭをレギュレートして、対応するワード線ＷＬに転送する。つまり、ワード線ＷＬに転送されるプログラム電圧ＶＰＧＭは、トランジスタ５０のサイズにより制御される。例えば、図９の例であるとトランジスタ５０のサイズＴＳ１〜ＴＳｎにはＴＳ１＞ＴＳ２＞…＞ＴＳｎなる関係があるので、ワード線ＷＬ１〜ＷＬｎに転送出来るプログラム電圧ＶＰＧＭ１〜ＶＰＧＭｎの最大値には、ＶＰＧＭ１＞ＶＰＧＭ２＞…＞ＶＰＧＭｎなる関係が成立する。
【００８５】
図１２は、プログラム回数と、ＷＬドライバ６０からトランジスタ５０に転送されるプログラム電圧ＶＰＧＭとの関係を示すグラフである。図１３は、プログラム回数と、トランジスタ５０−１からワード線ＷＬ１に転送されるプログラム電圧ＶＰＧＭとの関係を示すグラフであり、図１４は、プログラム回数と、トランジスタ５０−ｎからワード線ＷＬｎに転送されるプログラム電圧ＶＰＧＭとの関係を示すグラフである。例えば図１２に示すように、ＷＬドライバ６０はベリファイがフェイルする度に転送するプログラム電圧ＶＰＧＭをステップアップさせる。
【００８６】
すると、図１３に示すようにトランジスタ５０−１はサイズが大きいため、ＷＬドライバ６０−１から転送されるプログラム電圧ＶＰＧＭをそのままワード線ＷＬ１に転送する。これに対してサイズの小さいトランジスタ５０−ｎでは、ワード線ＷＬに転送する電圧の大きさはＶＰＧＭｎで飽和する。すなわち図１４に示すように、ある時点からトランジスタ５０−ｎは、プログラム電圧をステップアップさせずに、一定の値ＶＰＧＭｎをワード線ＷＬに転送するようになる。換言すれば、供給された電圧はトランジスタ５０−ｎによって制御され、その結果得られた電圧がワード線ＷＬに転送される。
【００８７】
１．３  本実施形態に係る効果  
上記のように、三次元積層型メモリセルアレイでは、メモリセルトランジスタＭＴのサイズは、対応するワード線ＷＬが形成されるレイヤによって異なる。その結果、レイヤによってメモリセルトランジスタＭＴの特性が異なる。
【００８８】
このように、レイヤに応じてメモリセルトランジスタＭＴのサイズが異なる原因は、その製造方法にある。三次元積層型メモリセルアレイの製造方法につき、図１５乃至図１７を用いて説明する。図１５乃至図１７は、メモリセルアレイの製造工程を順次示す断面図である。
【００８９】
まず図１５に示すように、図示せぬバックゲート層Ｌ１上に、ワード線導電層２３と絶縁膜３１が交互に複数積層され、さらにその上層に２層の導電層２７が積層される。ここで、絶縁膜３１は例えば酸化シリコン（ＳｉＯ２）である。
【００９０】
次に図１６に示すように、複数のワード線導電層２３と導電層２７がパターニングされる。この結果、導電層２３によりワード線ＷＬが形成され、導電層２７によってセレクトゲート線ＳＧＤ及びＳＧＳが形成される。引き続き、パターニング工程で生じたスリット３２内が絶縁膜によって埋め込まれる。
【００９１】
次に図１７に示すように、フォトリソグラフィ技術とエッチング技術により、メモリホール２４が形成される。メモリホール２４は、セレクトゲート線ＳＧＤ及びＳＧＳと、複数のワード線ＷＬと、絶縁膜３１とを貫通して、図示せぬバックゲートトランジスタに達する。
【００９２】
その後は、図４に示すようにメモリホール２４内部に絶縁層２５ａ〜２５ｃおよび半導体層２６が形成され、引き続きソース線ＳＬ、プラグ層２９、およびビット線ＢＬが順次形成される。
【００９３】
本方法であると、図１７で説明したように、メモリホール２４は、複数のワード線層を一括してエッチングすることにより形成される。特に三次元積層型メモリでは、メモリセルトランジスタＭＴの積層数を増やすことによって集積度を向上させることが出来る。そしてメモリセルトランジスタＭＴの積層数を増やすほど、メモリホール２４はより一層深くなる。このため、メモリホール２４の開口径と高さの比を表すアスペクト比（＝［メモリホール高さ］／［メモリホール開口径］）は２０以上になる場合がある。アスペクト比が大きくなると、メモリホール２４を垂直形状に形成することは困難となってくる。すなわち、図１７に示すように、メモリホール２４はテーパー形状を有するようになる。そしてメモリホール２４がテーパー形状を有する結果、下層のメモリセルトランジスタＭＴほどサイズが小さく、上層のメモリセルトランジスタＭＴほどサイズが大きくなる。そしてこのサイズの違いにより、メモリセルトランジスタＭＴはレイヤによって特性が異なってくる。より具体的には、サイズの大きいメモリセルトランジスタＭＴほどデータをプログラムし難く、高いプログラム電圧ＶＰＧＭを必要とする。逆にサイズの小さいメモリセルトランジスタＭＴほどデータをプログラムし易く、低いプログラム電圧ＶＰＧＭでデータを書き込める。
【００９４】
この点、本実施形態に係る構成であると、メモリホール２４の大きさに応じて、転送トランジスタ５０のサイズを変えている。より具体的には、メモリホール２４が大きいためにサイズが大きくなる上層のメモリセルトランジスタＭＴに電圧を転送するトランジスタ５０ほど、そのサイズは大きい。すなわち、電流駆動力が大きく、より高い電圧を転送出来る。逆に、メモリホール２４が小さいためにサイズが小さくなる下層のメモリセルトランジスタＭＴに電圧を転送するトランジスタ５０ほど、そのサイズは小さい。すなわち、電流駆動力が小さく、電圧ＶＰＧＭをレギュレートした低い電圧を転送する。
【００９５】
この結果、上層に位置し、データをプログラムし難いメモリセルトランジスタＭＴに対応するトランジスタ５０は電流駆動力が高く、より高い電圧をワード線ＷＬに転送する。他方で、下層に位置し、データをプログラムし易いメモリセルトランジスタＭＴに対応するトランジスタ５０は電流駆動力が低く、ＷＬドライバ６０から供給された電圧ＶＰＧＭをレギュレートして、より低い電圧をワード線ＷＬに転送する。
【００９６】
このように、メモリセルトランジスタＭＴのサイズに合わせて、転送トランジスタ５０のサイズを最適化している。従って、トランジスタ５０のサイズを無駄に大きくする必要が無く、ＮＡＮＤ型フラッシュメモリ１を小型化出来る。
【００９７】
また、前述の通りメモリセルトランジスタＭＴは、半導体基板の垂直方向に多数積層することで、面積増加を抑えつつ、メモリ容量を増やすことが出来る。これに対してロウデコーダ１１等の周辺回路２０は、図２で説明したように、半導体基板上に二次元に配置される。
【００９８】
すると、メモリ容量が増えればそれだけ周辺回路２０のサイズも大きくなる。そして、メモリセルアレイ１０における面積増加が抑制されているにも関わらず、周辺回路２０の大型化により、ＮＡＮＤ型フラッシュメモリ１のサイズが大きくなる。
【００９９】
しかし本実施形態であると、ロウデコーダ１１内のトランジスタ５０を、必要最小限のサイズで形成している。従って、ロウデコーダ１１の大型化を抑制し、ＮＡＮＤ型フラッシュメモリ１を小型化出来る。同時に、トランジスタ５０のサイズを最適化出来る（小さく出来る）ため、その寄生容量及び寄生抵抗も最適化出来る（小さく出来る）。これにより、ロウデコーダ１１の高速動作が可能となる。
【０１００】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態におけるトランジスタ５０のレイアウトに関するものである。以下では第１実施形態と異なる点についてのみ説明する。
【０１０１】
２．１  レイアウトの第１例について  
まず、レイアウトの第１例について説明する。本例は、トランジスタ５０のゲート幅Ｗを最適化したものである。図１８はトランジスタ５０の平面図である。図示するように、半導体基板に設けられた個々の活性領域上に、例えば２つのトランジスタ５０が形成され、これらがソースあるいはドレインを共有している。同一の活性領域上に設けられる２つのトランジスタ５０は、互いに同一のワード線ＷＬに対応し、且つ異なるブロックＢＬＫに対応するものである。すなわち、例えばＢＬＫ１及びＢＬＫ２にそれぞれ対応するロウデコーダ１１−１及び１１−２のトランジスタ５０−１が、同一の活性領域上に形成される。そして、ソース及びドレインのうちの共有するいずれか一方がＷＬドライバ６０に接続され、他方が対応するブロックＢＬＫのワード線ＷＬに接続される。
【０１０２】
そして図１９は、本例に係るロウデコーダ１１−１及び１１−２の平面図であり、特にトランジスタ５０のレイアウトを示している。図示するように、トランジスタ５０のサイズは、そのゲート幅Ｗによって制御される。つまり、トランジスタ５０のサイズが図９に示す関係にある場合、トランジスタ５０−１〜５０−ｎのゲート幅Ｗ１〜Ｗｎは、Ｗ１＞Ｗ２＞…＞Ｗｎなる関係を持ち、トランジスタ５０−（ｎ＋１）〜５０−２ｎのゲート幅Ｗ（ｎ＋１）〜Ｗ（２ｎ）は、Ｗ（ｎ＋１）＜Ｗ（ｎ＋２）＜…＜Ｗ（２ｎ）なる関係を持つ。
【０１０３】
また本例では、トランジスタサイズの大きさの順にトランジスタ５０が配列されており、図面の左側に位置するトランジスタ５０ほどゲート幅Ｗが大きく、右側に位置するトランジスタ５０ほどゲート幅Ｗが小さい。しかし、この関係は逆であっても良い。
【０１０４】
ここで比較例として、トランジスタサイズが全て同じ場合のレイアウト図を図２０に示す。本例に係る図１９のレイアウトにおいてトランジスタ５０が配置される領域の面積をＡ１とし、比較例に係る図２０においてトランジスタ５０が配置される領域の面積をＢ１とすると、Ａ１＜Ｂ１の関係がある。すなわち、本例によれば、ゲート幅Ｗを小さくすることにより、（Ｂ１−Ａ１）だけ面積を縮小出来る。
【０１０５】
２．２  レイアウトの第２例について  
次に、レイアウトの第２例について説明する。本例は、トランジスタ５０のゲート長Ｌを最適化したものである。
【０１０６】
図２１は、本例に係るロウデコーダ１１−１及び１１−２の平面図であり、特にトランジスタ５０のレイアウトを示している。図示するように、トランジスタ５０のサイズは、そのゲート長Ｌによって制御される。つまり、トランジスタ５０のサイズが図９に示す関係にある場合、トランジスタ５０−１〜５０−ｎのゲート長Ｌ１〜Ｌｎは、Ｌ１＞Ｌ２＞…＞Ｌｎなる関係を持ち、トランジスタ５０−（ｎ＋１）〜５０−２ｎのゲート長Ｌ（ｎ＋１）〜Ｌ（２ｎ）は、Ｌ（ｎ＋１）＜Ｌ（ｎ＋２）＜…＜Ｌ（２ｎ）なる関係を持つ。
【０１０７】
また本例では、トランジスタ５０−１〜５０−ｎは、図面の左側に位置するトランジスタ５０ほどゲート長Ｌが大きく、右側に位置するトランジスタ５０ほどゲート長Ｌが小さくなるよう配置される。これに対し、トランジスタ５０−（ｎ＋１）〜５０−２ｎは、図面の左側に位置するトランジスタ５０ほどゲート長Ｌが小さく、右側に位置するトランジスタ５０ほどゲート長Ｌが大きくなるよう配置される。しかし、この関係は逆であっても良い。
【０１０８】
本例に係る図２１のレイアウトにおいてトランジスタ５０が配置される領域の面積をＡ２とし、図２０の領域Ｂ１と比較すると、Ａ２＜Ｂ１の関係がある。すなわち、本例によれば、ゲート長Ｌを小さくすることにより、（Ｂ１−Ａ２）だけ面積を縮小出来る。
【０１０９】
２．３  レイアウトの第３例について  
次に、レイアウトの第３例について説明する。本例では、上記第１例と第２例とを組み合わせ、トランジスタ５０のゲート幅Ｗとゲート長Ｌの両方を最適化したものである。
【０１１０】
図２２は、本例に係るロウデコーダ１１−１及び１１−２の平面図であり、トランジスタ５０のレイアウトを示している。本例によれば、トランジスタ５０−１〜５０−ｎはＷ１＞Ｗ２＞…＞Ｗｎ及びＬ１＞Ｌ２＞…＞Ｌｎなる関係を有し、トランジスタ５０−（ｎ＋１）〜５０−２ｎはＷ（２ｎ）＞Ｗ（２ｎ−１）＞…＞Ｗ（ｎ＋１）及びＬ（２ｎ）＞Ｌ（２ｎ−１）＞…＞Ｌ（ｎ＋１）なる関係を有する。そしてトランジスタ５０−１〜５０−ｎはある方向で順番に配列され、トランジスタ５０−（ｎ＋１）〜５０−２ｎは逆の方向で順番に配列される。その結果、ゲート長方向及びゲート幅方向の両方において、ロウデコーダ１１のサイズを小さく出来る。
【０１１１】
２．４  本実施形態に係る効果  
以上のように、第１実施形態で説明したトランジスタ５０は、本実施形態で説明したレイアウトパターンで最適化出来る。これにより、ロウデコーダ１１の面積を縮小することが出来る。
【０１１２】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態において、複数のワード線単位（これをゾーンと呼ぶ）でトランジスタ５０のサイズを変えるものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
【０１１３】
３．１  メモリセルアレイ１０のゾーンＺＮ分けについて  
図２３は本実施形態に係るＮＡＮＤストリング１６の断面図である。図示するように本実施形態では、ワード線ＷＬ１〜ＷＬ（２ｎ）は例えば３つのゾーンに分けて管理されている。メモリホール２４の直径Ｄの大きい上層のワード線ＷＬ１、ＷＬ２、ＷＬ（２ｎ−１）、及びＷＬ（２ｎ）はゾーンＺＮ１に属し、メモリホール２４の直径Ｄが中程度である中間層のワード線ＷＬ３〜ＷＬ（ｎ−３）及びＷＬ（ｎ＋４）〜ＷＬ（２ｎ−２）はゾーンＺＮ２に属し、,メモリホール２４の直径Ｄの小さい下層のワード線ＷＬ（ｎ−２）〜ＷＬ（ｎ＋３）はゾーンＺＮ３に属する。
【０１１４】
３．２  トランジスタ５０のゾーンＺＮ分けについて
図２４は本実施形態に係るロウデコーダ１１とドライバ回路１２について、トランジスタ５０とＷＬドライバ６０とを抜き出した図である。トランジスタ５０は、対応するワード線ＷＬと同様のゾーンに属する。すなわち、トランジスタ５０−１、５０−２、５０−（２ｎ−１）、及び５０−２ｎはゾーンＺＮ１に属し、トランジスタ５０−３〜５０−（ｎ−３）及び５０−（ｎ＋４）〜５０−（２ｎ−２）はゾーンＺＮ２に属し、トランジスタ５０−（ｎ−２）〜５０−（ｎ＋３）はゾーンＺＮ３に属する。
【０１１５】
図２５は、ワード線ＷＬと、これに対応するトランジスタ５０のサイズ及び転送可能な最大プログラム電圧との関係を示すグラフである。
【０１１６】
図示するように、同一のゾーンに属するトランジスタ５０は、同一のトランジスタサイズを有し、転送可能な最大プログラム電圧も同一である。トランジスタサイズ及びプログラム電圧の大きさは、第１及び第２実施形態で説明したように、対応するメモリホールのサイズに依存する。
【０１１７】
３．３  本実施形態に係る効果  
本実施形態に係る構成の場合、転送可能な最大プログラム電圧ＶＰＧＭ及びトランジスタ５０のサイズは、ゾーン単位で変わる。これにより、トランジスタ５０のレイアウト設定をより簡易にすることが出来る。更に本実施形態に係る構成であると、上記第１乃び第２実施形態と同様の効果が得られる。
【０１１８】
４．第４実施形態  
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態において、メモリホール２４を２ステップに分けて形成する場合を示すものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１１９】
４．１  メモリセルアレイ１０の構成について  
図２６は、本実施形態に係るＮＡＮＤストリング１６の断面図である。図示するように本実施形態に係るＮＡＮＤストリング１６は、例えば１６個（８レイヤ）のメモリセルトランジスタを含んでいる。もちろん、この数は一例に過ぎず、３２個（１６レイヤ）や６４個（３２レイヤ）などであっても良い。また、メモリホール２４は２ステップで形成されている。一方のメモリホール２４ａは、上層からワード線ＷＬ５〜ＷＬ８を貫通し、他方のメモリホール２４ａは、上層からワード線ＷＬ１２〜ＷＬ９を貫通するテーパー形状を有する。また一方のメモリホール２４ｂは、上層からセレクトゲート線ＳＧＤとワード線ＷＬ１〜ＷＬ４を貫通し、他方のメモリホール２４ｂは、上層からセレクトゲート線ＳＧＳとワード線ＷＬ１６〜ＷＬ１３とを貫通するテーパー形状を有する。メモリホール２４ａと２４ｂの半導体層２６は互いに接続されているが、ブロック絶縁膜２５ａと、電荷蓄積層２５ｂと、トンネル絶縁層２５ｃとは、ワード線ＷＬ４とＷＬ５の間と、ＷＬ１２とＷＬ１３の間とで不連続であっても良い。
【０１２０】
４．２  メモリホールの形成方法について  
メモリホール２４の形成方法について説明する。まず、ワード線ＷＬ５〜ＷＬ１２を形成した段階で、第１のメモリホール２４ａが形成される。そして、第１のメモリホール２４ａ内にブロック絶縁層２５ａ、電荷蓄積層２５ｂ、及びトンネル絶縁層２５ｃが順次形成され、更に半導体層２６が形成される。これにより第１のメモリホール２４ａが埋め込まれる。
【０１２１】
次に、ワード線ＷＬ１〜ＷＬ４、ＷＬ１３〜ＷＬ１６、セレクトゲート線ＳＧＤ、ＳＧＳが形成された後、第２のメモリホール２４ｂが形成される。そして第１のメモリホール２４ａと同様に、ブロック絶縁層２５ａと、電荷蓄積層２５ｂと、トンネル絶縁層２５ｃと、半導体層２６とにより第２のメモリホール２４ｂが埋め込まれる。第２のメモリホール２４ｂは、その底部が第１のメモリホール２４ａの上面に達するように形成される。そして、メモリホール２４ａと２４ｂはテーパー形状を有するため、第２のメモリホール２４ｂの底面の直径は、第１のメモリホール２４ａの上面の直径よりも小さくなる。
【０１２２】
４．３  トランジスタ５０について  
図２７は、ワード線ＷＬ１〜ＷＬ１６と、これらに対応するメモリホール２４の直径Ｄ、転送可能な最大プログラム電圧ＶＰＧＭ、トランジスタ５０のサイズとの関係を示すグラフである。
【０１２３】
図示するようにワード線ＷＬ１〜ＷＬ４に着目すると、メモリホールの直径Ｄ１〜Ｄ４は、Ｄ１＞Ｄ２＞Ｄ３＞Ｄ４なる関係がある。従って、電圧ＶＰＧＭ１〜ＶＰＧＭ４はＶＰＧＭ１＞ＶＰＧＭ２＞ＶＰＧＭ３＞ＶＰＧＭ４なる関係があり、トランジスタ５０−１〜５０−４のサイズＴＳ１〜ＴＳ４はＴＳ１＞ＴＳ２＞ＴＳ３＞ＴＳ４なる関係となる。同様にワード線ＷＬ５〜ＷＬ８も、メモリホールの直径Ｄ５〜Ｄ８の大きさはＤ５＞Ｄ６＞Ｄ７＞Ｄ８なる関係となる。従って、電圧ＶＰＧＭ５〜ＶＰＧＭ８はＶＰＧＭ５＞ＶＰＧＭ６＞ＶＰＧＭ７＞ＶＰＧＭ８なる関係があり、トランジスタ５０−５〜５０−８のサイズＴＳ５〜ＴＳ８はＴＳ５＞ＴＳ６＞ＴＳ７＞ＴＳ８なる関係となる。ＷＬ９〜ＷＬ１６の場合も同様である。
【０１２４】
４．４  本実施形態に係る効果  
第１実施形態で説明したように、三次元積層型ＮＡＮＤ型フラッシュメモリは、ワード線層数を増やすほど集積度を向上出来る。しかし、他方では、メモリホールの深さが深くなりアスペクト比が増大する。アスペクト比が増大すると、メモリホールの形成は困難になり、メモリホールのオープン不良が発生しやすくなる。
【０１２５】
これに対し、本実施形態に係る構成の場合、複数のステップに分けてメモリホールを開口することにより、オープン不良を防止出来る。従って、ワード線の集積度を上げることが出来る。このため、半導体記憶装置を高集積化出来る。更に、本実施形態に係る構成であると、上記第１乃至第３実施形態と同様の効果が得られる。なお、本例では２ステップでメモリホール２４を形成する場合を例に説明したが、３ステップ以上であっても良い。
【０１２６】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態では、第１乃至第４実施形態において、メモリホール２４の形状がボーイング形状を有する場合に関する。以下では第１乃至第４実施形態と異なる点についてのみ説明する。
【０１２７】
５．１  メモリセルアレイ１０の構成について  
図２８は本実施形態に係るＮＡＮＤストリング１６の断面図である。図示するように本実施形態に係るＮＡＮＤストリング１６は、例えば１６個のメモリセルトランジスタを含んでいる。また、メモリホール２４はボーイング形状を有する。図２９はメモリホール２４の直径Ｄと、その深さとの関係を示すグラフである。図示するように、ボーイング形状の場合、すなわちメモリホール２４は、中間の高さで最大径を有し、そして上端及び下端に行くに従ってその直径が小さくなる形状を有する。
【０１２８】
５．２  トランジスタ５０について  
図３０は、ワード線ＷＬ１〜ＷＬ１６と、これらに対応するトランジスタ５０のサイズ及びトランジスタ５０が転送可能な最大プログラム電圧との関係を示すグラフである。図示するように、上記実施形態と同様に、対応するワード線ＷＬを貫通するメモリホール２４の直径が大きいほど、トランジスタ５０のサイズは大きくされる。そして本実施形態であると、中間層のワード線ＷＬ４及びＷＬ１３に対応するトランジスタ５０が最大サイズで形成され、上層及び下層のワード線ＷＬ１、ＷＬ８、ＷＬ９、及びＷＬ１６でトランジスタサイズが小さくされる。転送可能な最大電圧も同様である。
【０１２９】
５．３  本実施形態に係る効果
メモリホール２４の形状は、メモリホール開口時の加工特性によりさまざま形状となる。そして上記実施形態は、種々の形状のメモリホール２４にも適用出来、同様の効果が得られる。
【０１３０】
６．第６実施形態  
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第５実施形態において、メモリセルアレイ１０の構成を変形したものである。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。
【０１３１】
６．１  メモリセルアレイ１０の構成の第１例について  
図３１は、本実施形態の第１例に係るメモリセルアレイ１０のビット線方向に沿った断面図であり、第１実施形態で説明した図４に対応する。
【０１３２】
図示するようにＮＡＮＤストリング１６は、図４で説明したようなＵ字型の形状ではなく、１本の柱状の形状であっても良い。この場合、図３１に示すように、半導体基板（図示せず）の上方にソース線層２８が形成され、このソース線層２８上に複数の柱状の半導体層３４及び２６が形成される。そして、半導体層３４及び２６の周囲に、下から順に選択トランジスタＳＴ２と、ワード線ＷＬ８〜ＷＬ１（メモリセルトランジスタＭＴ８〜ＭＴ１）と、選択トランジスタＳＴ１とが形成され、更にビット線層３０が形成される。本構成の場合には、バックゲートトランジスタＢＴは不要である。
【０１３３】
図３１において、ワード線ＷＬ１〜ＷＬ８を貫通するメモリホール２４の直径Ｄ１〜Ｄ８は、Ｄ１＞Ｄ２＞…＞Ｄ８なる関係を有する。従って対応するメモリセルトランジスタＭＴ１〜ＭＴ８のサイズＴＳ１〜ＴＳ８もＴＳ１＞ＴＳ２＞…＞ＴＳ８なる関係となる。
【０１３４】
そして、トランジスタ５０のサイズもまた、メモリセルトランジスタＭＴの大きさに応じて設定される。すなわち、貫通するメモリホール２４の大きいワード線ＷＬに対応するトランジスタ５０ほど、そのサイズは大きくされ、転送可能な最大電圧が大きくなるように形成される。
【０１３５】
６．２  メモリセルアレイ１０の構成の第２例について  
図３２は、本実施形態の第２例に係るメモリセルアレイ１０のビット線方向に沿った断面図であり、第１例同様、第１実施形態で説明した図４に対応する。
【０１３６】
第２例では、ＮＡＮＤストリング１６は、例えばｐ型ウェル領域７０上に形成されても良い。ウェル領域７０上に半導体層３４ａが形成される。またウェル領域７０内にはｎ＋型不純物拡散層７１及びｐ＋型不純物拡散層７２が形成される。そして拡散層７１上にコンタクトプラグ７３が形成され、コンタクトプラグ７３に接続されるようにして、ソース線層２８が形成される。また拡散層７２上にコンタクトプラグ７４が形成され、コンタクトプラグ７４に接続されるようにして、ウェル線層７５が形成される。ウェル線ＣＰＷＥＬＬは、ウェル領域７０に電位を与えるための配線である。ソース線層２８とウェル線層７５は、ビット線層３０と、例えば同一のレイヤで形成される。
【０１３７】
またブロックＢＬＫ内において、セレクトゲート線ＳＧＳは共通に接続される。選択トランジスタＳＴ２のゲート絶縁膜３３ａは、半導体層３４ａの側面だけでなく、ウェル領域７０上にも形成され、ストリングユニットＳＵ間で共通に接続されている。更に選択トランジスタＳＴ２の導電層２７ａは、隣接する半導体層３４ａ間の領域を埋め込み、拡散層７１近傍まで形成される。
【０１３８】
本構成によれば、選択トランジスタＳＴ２が４端子デバイス（ゲート、ソース、ドレイン、基板）として機能する。そして、ウェル線ＣＰＷＥＬＬによってウェル領域７０及び半導体層２６に電圧を与えることが出来る。従って、ウェル線ＣＰＷＥＬＬに正電圧を与え、ワード線ＷＬに０Ｖまたは負電圧を与えることで、ＦＮトンネリングによるデータ消去が可能となる。
【０１３９】
またデータの読み出し時には、選択トランジスタＳＴ２のチャネルは半導体層３４ａ側面だけでなく、ゲート絶縁膜３３ａに沿ってウェル領域７０の表面にも形成される。これにより、各ＮＡＮＤストリング１６の電流経路は、拡散層７１及びコンタクトプラグ７３を介してソース線ＳＬに電気的に接続される。従って、ウェル領域７０と導電層２７ａとの間のゲート絶縁膜３３ａの膜厚は、半導体層３４ａと導電層２７ａとの間のゲート絶縁膜３３ａの膜厚と同程度とされる。
【０１４０】
図３２の場合も図３１と同様に、上層のメモリセルトランジスタＭＴほど、トランジスタサイズが大きい。そしてトランジスタ５０のサイズも同様である。
【０１４１】
６．４  本実施形態に係る効果  
上記のように、第１乃至第５実施形態は、本実施形態に係る構造を有するＮＡＮＤ型フラッシュメモリにも適用出来る。
【０１４２】
７．第７実施形態  
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第６実施形態と異なるメモリセルアレイ１０の構成に関するものである。以下では、第１乃至第６実施形態と異なる点についてのみ説明する。
【０１４３】
７．１  メモリセルアレイ１０の構成の第１例について  
図３３は本実施形態の第１例に係るメモリセルアレイ１０の回路図であり、いずれか１つのブロックＢＬＫの構成を示している。図示するように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図３３では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
【０１４４】
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
【０１４５】
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。
【０１４６】
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上方に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。すなわち、第１実施形態で説明した図４ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板に垂直方向に積層されていたのに対して、本実施形態ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板と平行方向に配列され、このＮＡＮＤストリングが垂直方向に積層されている。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続される。
【０１４７】
奇数番目のストリンググループＧＲ１及びＧＲ３と、偶数番目のストリンググループＧＲ２及びＧＲ４とでは、選択トランジスタＳＴ１及びＳＴ２は、その位置関係が逆になるように配置される。すなわち図２０の例であると、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。これに対して、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。
【０１４８】
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ１に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ２に接続される。他方、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に接続される。
【０１４９】
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続される。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択ゲートＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続される。カラム選択ゲートＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
【０１５０】
以上説明した構成を有するメモリユニットＭＵが、ワード線方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬは独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングが４層あればビット線ＢＬも４本設けられ、その他の数の場合も同様である。また、制御信号ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされていても良いし、あるいは独立して制御されても良い。
【０１５１】
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」となる。
【０１５２】
図３４と図３５はブロックＢＬＫの斜視図と平面図であり、図３６は図３５における３６−３６線に沿った断面図であり、図３７は図３５における３７−３７線に沿った断面図であり、図３８は図３５における３８−３８線に沿った断面図である。図３４、図３６、及び図３８では１つのメモリユニットＭＵを図示しており、図３５及び図３７は２つのメモリユニットＭＵ１及びＭＵ２を図示している。
【０１５３】
図示するように、半導体基板８０上には絶縁膜８１が形成され、絶縁膜８１上にブロックＢＬＫが形成される。
【０１５４】
絶縁膜８１上には、半導体基板８０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造８４（８４−１〜８４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造８４の各々は、第２方向に沿って設けられた絶縁膜８２（８２−１〜８２−４）と半導体層８３（８３−１〜８３−３）とを含む。そしてフィン型構造８４の各々では、絶縁膜８２−１〜８２−４と半導体層８３−１〜８３−３とが交互に積層されることで、半導体基板８０の表面に対して垂直方向に延びる４本の積層構造が形成されている。このフィン型構造８４の各々が、図３３で説明したストリンググループＧＲに相当する。そして、最下層の半導体層８３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層８３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層８３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
【０１５５】
フィン型構造８４の上面及び側面には、トンネル絶縁層８５、電荷蓄積層８６、ブロック絶縁層８７、及び制御ゲート８８が順次形成されている（図３６参照）。制御ゲート８８は導電膜で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造８４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造８４毎に独立している。
【０１５６】
フィン型構造８４は、その一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造８４−１及び８４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層８３−１とビット線ＢＬ１とを接続し、半導体層８３−２及び８３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層８３−２とビット線ＢＬ２とを接続し、半導体層８３−１及び８３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層８３−３とビット線ＢＬ３とを接続し、半導体層８３−１及び８３−２とは絶縁されている。
【０１５７】
他方で、偶数番目のフィン型構造８４−２及び８４−４の一端部は、フィン型構造８４−１及び８４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層８３−１とビット線ＢＬ１とを接続し、半導体層８３−２及び８３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層８３−２とビット線ＢＬ２とを接続し、半導体層８３−１及び８３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層８３−３とビット線ＢＬ３とを接続し、半導体層８３−１及び８３−２とは絶縁されている。
【０１５８】
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層８３−１〜８３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図３７参照）。
【０１５９】
また、フィン型構造８４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層８３−１〜８３−３をソース線ＳＬに接続する。
【０１６０】
７．２  メモリセルアレイ１０の構成の第２例について  
図３９は第７実施形態の第２例に係るブロックＢＬＫの斜視図である。図示するように第１例とは異なり、ＮＡＮＤストリングＳＲ１〜ＳＲ３をソース線ＳＬによって選択するものである。図３９は、本実施形態に係るブロックＢＬＫの斜視図であり、いずれか１つのメモリユニットＭＵを示している。図４０はメモリユニットＭＵの平面図であり、図４１は図４０における４１−４１線に沿った断面図であり、図４２は図４０における４２−４２線に沿った断面図である。
【０１６１】
図示するように第２例の構成は、第１例で説明した構成において、複数のフィン型構造８４の一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続され、他端部が共通に接続されて、且つソース線ＳＬに接続されたものである。そしてビット線ＢＬは、対応するフィン型構造８４における各半導体層８３−１〜８３−３に共通に接続される（図４２参照）。他方でソース線ＳＬは、共通に接続されたフィン型構造８４における各半導体層８３−１〜８３〜３の各々に対して独立に設けられる（図４１参照）。また本例では、第１例における制御信号線ＳＳＬが廃されている。
【０１６２】
７．３  第１例及び第２例に係るメモリセルトランジスタＭＴのサイズについて
ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタＭＴは、そのサイズが互いに異なる。より具体的には、図３７に示すように各フィン型構造８４において、半導体層８３の第３方向に沿った幅は、低いレイヤに位置するもの程大きく、高いレイヤに位置するもの程小さい。すなわち、半導体層８３−１の幅が最も広く、半導体層８３−３の幅が最も狭く、半導体層８３−２の幅はその中間である。
【０１６３】
７．４  本実施形態に係る効果  
上記第１乃至第６実施形態は、本実施形態に係るメモリセルアレイを備えた構成にも適用可能である。すなわち、本実施形態に係る構成であると、ＮＡＮＤストリングＳＲ１〜ＳＲ３のように異なるレイヤに形成されたメモリセルトランジスタＭＴはサイズが異なるため、レイヤ毎に最適なプログラム条件が異なる。
【０１６４】
本例では、複数の異なるレイヤに設けられたメモリセルトランジスタＭＴがページを形成するので、ロウデコーダの転送トランジスタでは無く、センスアンプやソース線ドライバから書き込みデータを転送するトランジスタのサイズを、レイヤ毎に変えても良い。これにより、上記第１乃至第６実施形態と同様の効果が得られる。
【０１６５】
また、上記第１の例に係るＮＡＮＤストリングＳＲ１〜ＳＲ３にそれぞれ接続されているビット線コンタクトＢＣ１〜ＢＣ３は、図３８に示すようにコンタクトの深さが異なる。このため、ビット線コンタクトＢＣが例えばテーパー形状となると、ビット線コンタクトＢＣの底部直径は下層のレイヤに接続するものほど（コンタクトが深いほど）小さくなる。従って、ビット線コンタクトＢＣのコンタクト抵抗は下層のレイヤに接続するほど（コンタクトが深いほど）高くなる。つまり、ビット線コンタクトＢＣ１〜ＢＣ３においては、ビット線コンタクトＢＣ１のコンタクト抵抗が最も高く、ビット線コンタクトＢＣ３のコンタクト抵抗が最も低く、ビット線コンタクトＢＣ２のコンタクト抵抗はその中間となる。
【０１６６】
更に上記第２の例に係るＮＡＮＤストリングＳＲ１〜ＳＲ３にそれぞれ接続されているソース線コンタクトＳＣ１〜ＳＣ３は、図４１に示すようにコンタクトの深さが異なる。このため、ソース線コンタクトＳＣが例えばテーパー形状となると、第１例と同様に、ソース線コンタクトＳＣのコンタクト抵抗は下層のレイヤに接続するほど（コンタクトが深いほど）高くなる。
【０１６７】
この点を考慮して、転送トランジスタのサイズを決定しても良い。
【０１６８】
８.変形例等
以上のように、実施形態に係る半導体記憶装置は、第１、第２メモリセルトランジスタＭＴと、第１、第２ワード線ＷＬと、第１、第２トランジスタ５０と、第１、第２ドライバ回路６０とを備える。第１メモリセルトランジスタＭＴは、半導体基板上方に設けられ電荷蓄積層を備える。第２メモリセルトランジスタＭＴは、第１メモリセルトランジスタＭＴの上方に設けられ電荷蓄積層を備える。第１、第２ワード線ＷＬは第１、第２メモリセルトランジスタＭＴとそれぞれ接続される。第１、第２ドライバ回路６０は第１、第２ワード線ＷＬに印加すべき電圧をそれぞれ出力する。第１、第２トランジスタ５０は第１、第２ワード線ＷＬと第１、第２ドライバ回路６０との間をそれぞれ接続する。第１トランジスタ５０と第２トランジスタ５０とはサイズが異なる。
【０１６９】
これにより、それぞれのワード線に接続されるトランジスタ５０のサイズを最適化することが出来る。その結果、半導体記憶装置の縮小化ができ、微細化、高集積化をさらに進めることができる。また、トランジスタの寄生容量および寄生抵抗を抑制し半導体記憶装置の消費電力の低減、高速化が出来る。また、最適な書き込み電圧を提供することにより、書き込み動作の信頼性を向上できる。
【０１７０】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１７１】
８．１  第１変形例
図４３は第１実施形態の第１変形例に係るブロックＢＬＫ１の回路図である。この図ではメモリセルトランジスタの個数を８個とする場合を示す。その他のブロックＢＬＫ２〜ＢＬＫ４も同様の構成を有し得る。図示するように、ここではワード線ＷＬ１〜ＷＬ４、偶数番目のセレクトゲート線ＳＧＤ２、ＳＧＤ４、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ５〜ＷＬ８、奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３、偶数番目のセレクトゲート線ＳＧＳ２、ＳＧＳ４、及びバックゲート線ＢＧ１は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。
【０１７２】
本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ２、ＳＧＤ４、ＳＧＳ１、ＳＧＳ３、及びワード線ＷＬ１〜ＷＬ４を選択し、他方のロウデコーダによりセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＳ２、ＳＧＳ４、ワード線ＷＬ５〜ＷＬ８、及びバックゲート線ＢＧ１を選択するようにしても良い。
【０１７３】
本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０１７４】
８．２  その他の変形例
上記実施形態では書き込み動作の際、メモリセルトランジスタのサイズにより最適なプログラム電圧ＶＰＧＭが異なる説明をおこなっているが、読み出し動作においてもメモリセルトランジスタのサイズにより選択ゲート線ＷＬに印加するＶＣＧＲＶ、あるいはビット線ＢＬに印加する電圧ＶＢＬ、あるいはソース線ＳＬに印加する電圧ＶＳＬは最適な値が異なり、それぞれに制御されても良い。消去動作も同様である。
【０１７５】
また上記実施形態では、メモリセルアレイ１０と半導体基板との間に周辺回路２０が設けられる場合を例に説明した。しかし、周辺回路２０の場所はこれに限定されるものでは無い。例えばメモリセルアレイ１０に隣接して設けられても良い。このような配置例については、例えば、“不揮発性半導体記憶デバイス”という２００９年９月２２日に出願された米国特許７，９３３，１５１号に記載されている。この米国特許は、その全体が本願明細書において参照により援用されている。
【０１７６】
更に、第１実施形態では、ワード線ＷＬ１〜ＷＬｎを貫通するメモリホール２４が、ワード線ＷＬ（ｎ＋１）〜ＷＬ（２ｎ）を貫通するメモリホール２４と同じ直径を有する場合を例に説明した。しかし、両者は異なっていても良い。例えば、ワード線ＷＬ１を貫通するメモリホール径は、ワード線ＷＬ１と同じレイヤのワード線ＷＬ（２ｎ）を貫通するメモリホール径と異なっていても良い。例えばメモリセルアレイの中心部と外周部（端部）ではフォトリソグラフィ技術やドライエッチング技術の影響により加工形状が変動し、メモリホール２４の直径Ｄは大きさが異なる、あるいは、テーパー角が異なる形状が混在する場合がある。従ってそれぞれのメモリホール２４の形状に合わせてトランジスタ５０の構成が変更されても良い。
【０１７７】
更に、ＷＬドライバのトランジスタサイズを最適化してもよい。本構成によればＷＬドライバ回路においてＶＰＧＭを転送するトランジスタサイズもロウデコーダ同様に最適化をおこなうことでＷＬドライバの面積も縮小化することができる。
【０１７８】
更に、セレクトゲート線層とワード線層は一括で加工されているが、別々に加工しても良い。すなわち、ワード線層のみを貫通するメモリホール２４を加工し、セレクトゲート線層のコンタクトホールは別に加工し、内部にゲート絶縁膜層と半導体層とを形成しても良い。
【０１７９】
更に、第２実施形態では、トランジスタ５０をゲート幅方向に配列しているが、ゲート長方向に配列しても良く、他のレイアウトでも良い。また、２つのトランジスタ５０がドレインあるいはソースを共有する構造について説明したが、１つ１つが独立していても良く、３つ以上のトランジスタ５０がドレインあるいはソースを共有する構造でも良い。
【０１８０】
更に、第３実施形態では、ＮＡＮＤストリングを３つのゾーンＺＮに分割したが、２つ以上のゾーンＺＮに分割されればよい。また、それぞれのゾーンＺＮに属するワード線ＷＬのグループ、及びそれぞれに転送されるプログラム電圧ＶＰＧＭは任意に設定可能である。
【０１８１】
更に、第４実施形態でメモリホールを２ステップに分けて形成しているが、３ステップ以上にステップ回数を増やしても良い。
【０１８２】
更に、第６実施形態では、図３１と図３２の半導体層３４ａと半導体層２６と半導体層３４ｂは別々に形成されているが、一括に形成されても良い。すなわち、上層からセレクトゲート線ＳＧＤとワード線ＷＬ１〜ＷＬ８とセレクトゲート線ＳＧＳ層とを貫通する１つのメモリホール２４を加工し、内部にブロック絶縁層２５ａと電荷蓄積層２５ｂとトンネル絶縁層２５ｃと半導体層２６とを形成しても良い。
【０１８３】
更に、第６実施形態では、図３２のコンタクトプラグ７３及び７４は、ブロックＢＬＫの境界部分に形成されても良いし、ブロックＢＬＫ内のある特定の領域に形成されても良い。
【０１８４】
なお、第１実施形態と第５実施形態でメモリホールが深くなるほどその直径が小さくなるような単純な形状に限定されないことを説明した。また、第７実施形態において、下層ほど半導体層８３（メモリセルの電流経路）の幅が大きい場合に限定されるものでは無い。すなわち、対応するワード線ＷＬが設けられるレイヤや、メモリセルトランジスタＭＴの大きさに限らず、メモリセルトランジスタＭＴの特性に応じて、転送トランジスタ５０のサイズ、すなわち電流駆動力（電圧転送能力）を変える構成であれば限定されるものでは無い。
【０１８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１８６】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…電圧発生回路、１５…制御回路、１６…ＮＡＮＤストリング、２０…周辺回路、２１、２３、２６、２７ａ、２７ｂ、３４ａ、３４ｂ、７３、７４、８３…半導体層、２５ａ、８７…ブロック絶縁層、２５ｂ、８６…電荷蓄積層、２５ｃ、３３ａ、３３ｂ、８５…ゲート絶縁層、２８、２９、３０、７５、８８…金属層、３１、８１、８２…絶縁層、４０…ブロックデコーダ、５０、５１、５２、５３、５４、５５…トランジスタ、６０…ＷＬドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ、７０…ｐ型ウェル領域、７１、７２…不純物拡散層、８０…半導体基板、８４…フィン型構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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