(57)【要約】【課題】ＩｎＰ系材料を用いたＤＨＢＴの耐圧を低下させることなく、より高速化できるようにする。【解決手段】第１コレクタ層１０３は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。また、第２コレクタ層１０４は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ここで、第１コレクタ層１０３は、第２コレクタ層１０４より高い不純物濃度とされ、第１コレクタ層１０３の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされていることが重要である。【選択図】  図１
2015149378.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層と、
前記第１コレクタ層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層と、
前記第２コレクタ層の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層と、
ｎ型のＩＩＩ−Ｖ族化合物半導体からなり前記ベース層の上にヘテロ接合して形成されたエミッタ層と
を少なくとも備え、
前記第１コレクタ層は、前記第２コレクタ層より高い不純物濃度とされ、
前記第１コレクタ層の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１コレクタ層は、不純物濃度が５×１０16ｃｍ-3以上１×１０17ｃｍ-3以下とされ、かつ層厚５０ｎｍ以上２５０ｎｍ以下とされ、
前記第２コレクタ層は、不純物濃度が１×１０16ｃｍ-3以上３×１０16ｃｍ-3以下とされている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１コレクタ層は、ＩｎＰから構成され、前記第２コレクタ層は、ＩｎＰから構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰ系の化合物半導体を用いて構成したｎｐｎ形のヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ＩｎＰ系のＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction bipolar transistor：ＨＢＴ）は、比較的高い耐圧特性を維持しながら、優れた高周波特性が実現できるデバイスである。特に、コレクタ層にバンドギャップの高いＩｎＰを用い、コレクタ／ベースおよびベース／エミッタをヘテロ接合とするダブルヘテロ接合バイポーラトランジスタ（Double heterojunction bipolar transistor：ＤＨＢＴ）は、高周波動作を劣化させることなく、高耐圧動作が可能となる。このような特性を備えるＩｎＰ系材料を用いたＤＨＢＴ（ＩｎＰ−ＤＨＢＴ）は、例えば、光通信向けの光変調器用ドライバーＩＣなどに応用されている。
【０００３】
上述したＩｎＰ−ＤＨＢＴについて、図７を用いて簡単に説明する。このＩｎＰ−ＤＨＢＴは、基板４０１，サブコレクタ層４０２，コレクタ層４０３，組成傾斜コレクタ層４０４，ベース層４０５，エミッタ層４０６，エミッタコンタクト層４０７を備える。基板４０１は、例えば、半絶縁性ＩｎＰから構成し、サブコレクタ層４０２は、ＩｎＰから構成し、コレクタ層４０３は、ＩｎＰから構成し、ベース層４０５は、ＩｎＧａＡｓから構成し、エミッタ層４０６は、ＩｎＰから構成し、エミッタコンタクト層４０７は、ＩｎＧａＡｓから構成している。
【０００４】
また、ベース層４０５を構成するＩｎＧａＡｓと、コレクタ層４０３を構成するＩｎＰとは、バンド端エネルギーが異なるため、これらを直接接続した構成では、電子が円滑にベースからコレクタへと注入されない。このため、これらの間に組成傾斜コレクタ層４０４を設け、両者のバンド端エネルギー不連続を緩和している。組成傾斜コレクタ層４０４としては、アンドープのＩｎＧａＡｓ、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰやＩｎＧａＡｓ／ＩｎＡｌＡｓ超格子などから構成する。なお、エミッタコンタクト層４０７に接続するエミッタ電極４１１、ベース層４０５に接続するベース電極４１２、サブコレクタ層４０２に接続するコレクタ電極４１３を備える。
【０００５】
上述したＩｎＰ−ＤＨＢＴにおいて、アンドープＩｎＧａＡｓから構成した層厚７０ｎｍの組成傾斜コレクタ層４０４と、２×１０16ｃｍ-3程度の均一不純物濃度としたＩｎＰからなる層厚４００ｎｍのコレクタ層４０３とで構成した場合、電流利得遮断周波数ｆtは、７１ＧＨｚ，耐圧ＢＶCEOは１３Ｖ以上が実現されている（非特許文献１参照）。
【０００６】
また、同様の構成で、組成傾斜コレクタ層をＩｎＧａＡｓ／ＩｎＧａＡｓＰから構成して層厚７０ｎｍとし、コレクタ層をＩｎＰから構成して層厚２３０ｎｍとしたＩｎＰ−ＤＨＢＴでは、ｆt＝１６０ＧＨｚ，ＢＶCEO＝〜８Ｖが実現されている（非特許文献２参照）。このように、上述したＩｎＰ−ＤＨＢＴでは、高速動作および高耐圧動作に優れた特性が報告されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】W. E. Stanchina et al. , "PERFORMANCE OF AlInAs/GaInAs/InP MICROWAVE DHBTs", IPRM1993, pp.17-20, 1993.
【非特許文献２】栗島賢二  他、「高性能  ＩｎＰ／ＩｎＧａＡｓ  ＤＨＢＴ  デバイス技術」、電子情報通信学会技術研究報告、ICD、 集積回路、101(555),５５−６０頁,２００２年。ED2001-193, pp.55-60、
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１にも示されているように、これまで、ＩｎＰ−ＤＨＢＴでは１０Ｖ以上の高耐圧特性を得るために、コレクタ層厚を４００ｎｍ以上に設定するとともに、コレクタ層をすべて空乏化させるために不純物濃度を比較的低くし、均一な１〜２×１０16ｃｍ-3程度にする手法がとられていた。しかしながら、このようなコレクタ層構造では、高い耐圧動作は期待できるものの、低いバイアス条件でも空乏層幅が広がるため、カーク効果が大きくなり、注入できるコレクタ電流密度は１ｍＡ／μｍ2程度に制限される。このため、ｆtは１００ＧＨｚ程度となる。ＩｎＰ−ＤＨＢＴを更に高速化させる手法としては、従来のコレクタ構造では、コレクタ層の薄層化しかなく、ＩｎＰ−ＤＨＢＴの高速化と高耐圧化の間にトレードオフが生じていた。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰ系材料を用いたＤＨＢＴの耐圧を低下させることなく、より高速化できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るヘテロ接合バイポーラトランジスタは、基板の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層と、第１コレクタ層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層と、第２コレクタ層の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層と、ｎ型のＩＩＩ−Ｖ族化合物半導体からなりベース層の上にヘテロ接合して形成されたエミッタ層とを少なくとも備え、第１コレクタ層は、第２コレクタ層より高い不純物濃度とされ、第１コレクタ層の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされている。
【００１１】
上記ヘテロ接合バイポーラトランジスタにおいて、第１コレクタ層は、不純物濃度が５×１０16ｃｍ-3以上１×１０17ｃｍ-3以下とされ、かつ層厚５０ｎｍ以上２５０ｎｍ以下とされ、第２コレクタ層は、不純物濃度が１×１０16ｃｍ-3以上３×１０16ｃｍ-3以下とされていればよい。また、第１コレクタ層は、ＩｎＰから構成され、第２コレクタ層は、ＩｎＰから構成されていればよい。
【発明の効果】
【００１２】
以上説明したように、第１コレクタ層は、第２コレクタ層より高い不純物濃度とされ、第１コレクタ層の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされているようにしたので、本発明によれば、ＩｎＰ系材料を用いたＤＨＢＴの耐圧を低下させることなく、より高速化できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図２】図２は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタのエネルギー・バンド図である。
【図３】図３は、本発明の実施の形態１におけるダブルヘテロ接合バイポーラトランジスタのＩ−Ｖ特性を示す特性図である。
【図４】図４は、本発明の実施の形態１におけるダブルヘテロ接合バイポーラトランジスタの高周波特性を示す特性図である。
【図５】図５は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図６】図６は、本発明の実施の形態３におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図７】図７は、ＩｎＰ系材料を用いたＤＨＢＴ（ＩｎＰ−ＤＨＢＴ）の構成例を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図を参照して説明する。
【００１５】
［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。実施の形態１では、ダブルヘテロ接合バイポーラトランジスタを例に説明する。
【００１６】
このダブルヘテロ接合バイポーラトランジスタは、基板１０１と、基板１０１の上に形成されたサブコレクタ層１０２と、サブコレクタ層１０２の上に形成された第１コレクタ層１０３と、第１コレクタ層１０３の上に形成された第２コレクタ層１０４とを備える。また、第２コレクタ層１０４の上に形成された第３コレクタ層１０５と、第３コレクタ層１０５の上に形成された組成傾斜層１０６と、組成傾斜層１０６の上に形成されたベース層１０７と、ベース層１０７の上に形成されたエミッタ層１０８とを備える。
【００１７】
また、このヘテロ接合バイポーラトランジスタは、エミッタ層１０８の上に形成されたエミッタコンタクト層１０９と、エミッタコンタクト層１０９に接続するエミッタ電極１１１と、ベース層１０７に接続するベース電極１１２と、サブコレクタ層１０２に接続するコレクタ電極１１３とを備える。
【００１８】
基板１０１は、例えば、Ｆｅをドープすることで高抵抗とされて主表面を（００１）面としたＩｎＰなどの、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体の基板である。また、サブコレクタ層１０２は、ｎ型不純物がより高濃度に導入されたｎ+−ＩｎＰなどの、ｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。
【００１９】
第１コレクタ層１０３は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。また、第２コレクタ層１０４は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ここで、第１コレクタ層１０３は、第２コレクタ層１０４より高い不純物濃度とされ、第１コレクタ層１０３の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされていることが重要である。
【００２０】
例えば、２ｍＡ／μｍ2以上のコレクタ電流密度で動作が可能となるように、第２コレクタ層１０４の不純物濃度は２×１０16ｃｍ-3とし、ＶCE＝１０Ｖ程度でコレクタ（第１コレクタ層１０３まで）がすべて空乏化するように、第１コレクタ層１０３の不純物濃度は、５×１０16ｃｍ-3と設計している。
【００２１】
第３コレクタ層１０５は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。組成傾斜層１０６は、ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓから構成され、下層のコレクタと上層のベースとの間のバンド端エネルギー不連続を緩和する構成とされている。
【００２２】
第３コレクタ層１０５は、ベース層１０７と第２コレクタ層１０４とにおけるヘテロ障壁を緩和するために、不純物濃度を１×１０17ｃｍ-3以上３×１０17ｃｍ-3以下とする。例えば、第３コレクタ層１０５は、不純物濃度を１．５×１０17ｃｍ-3とすればよい。また、組成傾斜層１０６は、アンドープとする。
【００２３】
例えば、第１コレクタ層１０３は、層厚１５０ｎｍとされ、第２コレクタ層１０４は、層厚１６０ｎｍとされ、第３コレクタ層１０５は、層厚２０ｎｍとされ、組成傾斜層１０６は、層厚７０ｎｍとされている。
【００２４】
次に、ベース層１０７は、ｐ型の不純物がより高濃度に導入されたｐ+−ＩｎＧａＡｓなどのｐ型のＩＩＩ−Ｖ族化合物半導体から構成され、層厚は２５ｎｍ程度とされている。また、エミッタ層１０８は、アンドープＩｎＰなどのＩＩＩ−Ｖ族化合物半導体から構成され、層厚は２０ｎｍ程度とされている。エミッタコンタクト層１０９は、ｎ型の不純物がより高濃度に導入されたｎ+−ＩｎＧａＡｓなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成され、層厚は１００ｎｍ程度とされている。
【００２５】
なお、第１コレクタ層１０３，第２コレクタ層１０４，第３コレクタ層１０５，組成傾斜層１０６，およびベース層１０７は、例えば、平面視で矩形のメサ形状に形成され（コレクタメサ）、エミッタ層１０８は、上述したメサよりも小さい面積のメサ形状とされている。また、コレクタメサの周囲のサブコレクタ層１０２の上にコレクタ電極１１３が形成され、エミッタ層１０８の周囲のベース層１０７の上にベース電極１１２が形成されている。また、エミッタコンタクト層１０９の上には、エミッタ電極１１１が形成されている。また、実施の形態１では、エミッタ層１０８をエミッタコンタクト層１０９より広い面積としたレッジ構造としている。
【００２６】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）または分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法および２層レジストを用いたリフトオフ法などにより形成することができる。
【００２７】
また、エミッタコンタクト層１０９の側部に形成した絶縁材料によるサイドウォール（不図示）を利用して電極材料を堆積することで、ベース電極１１２をレッジ構造に対して所定距離離間させた状態に自己整合的に形成することができる。この場合、ベース電極１１２が形成されるとともに、エミッタ電極１１１の上に第２のエミッタ電極（不図示）が接続して形成されるものとなる。なお、上述した実施の形態１におけるヘテロ接合バイポーラトランジスタの詳細については、説明に支障のない範囲で省略している。
【００２８】
次に、実施の形態１におけるヘテロ接合バイポーラトランジスタについて、図２のエネルギー・バンド図を用いて説明する。まず、図２の（ａ）に示すように、ＶCEが１Ｖ程度と低い場合は、組成傾斜層１０６、第３コレクタ層１０５および第２コレクタ層１０４が空乏化する。組成傾斜層１０６は層厚７０ｎｍ、第３コレクタ層１０５は層厚２０ｎｍ、第２コレクタ層１０４は層厚１６０ｎｍとしているので、上述の場合、実効的な空乏層の厚さは２５０ｎｍ程度となる。
【００２９】
これらに対し、第１コレクタ層１０３は、不純物濃度が十分高いため、ＶCEが１Ｖ程度ではほとんど空乏化されない。このため、上記動作条件では、コレクタ層厚が２５０ｎｍ相当のコレクタ電流密度で動作（この場合２ｍＡ／μｍ2以上の注入動作）させることが可能となる。
【００３０】
一方、図２の（ｂ）に示すように、ＶCE＝１０Ｖ程度と高い印加電圧の場合、組成傾斜層１０６、第３コレクタ層１０５、第２コレクタ層１０４，第１コレクタ層１０３がすべて空乏化される。組成傾斜層１０６は層厚７０ｎｍ、第３コレクタ層１０５は層厚２０ｎｍ、第２コレクタ層１０４は層厚１６０ｎｍ，第１コレクタ層１０３は層厚１５０ｎｍとしているので、実効的な空乏層厚は４００ｎｍとなり、耐圧動作が向上する。
【００３１】
上述したように、第２コレクタ層１０４に対し、破壊電界未満のバイアス電圧で空乏化する範囲で高い不純物濃度とした第１コレクタ層１０３を用いるようにしたので、印加電圧により、実効的な空乏層厚を変化させることが可能となる。
【００３２】
図３は、実施の形態１におけるダブルヘテロ接合バイポーラトランジスタのＩ−Ｖ特性を示す特性図である。図３において、点線は、第１コレクタ層１０３の層厚を１５０ｎｍとした場合を示し、実線は、第１コレクタ層１０３の層厚を２５０ｎｍとした場合を示している。なお、第１コレクタ層１０３の層厚を１５０ｎｍした条件では、コレクタの総厚を４００ｎｍとしている。また、第１コレクタ層１０３の層厚を２５０ｎｍした条件では、コレクタの総厚を５００ｎｍとしている。なお、エミッタメサの平面視の寸法は、０．５μｍ×４μｍとしている
【００３３】
図３において注目する点は、点線に示すように、第１コレクタ層１０３の層厚を１５０ｎｍとした場合、ＶCEが１Ｖ程度の領域で、２ｍＡ／μｍ2以上のコレクタ電流密度動作が実現されている点である。更に、ＢＶCEOが１０Ｖ以上となっており、高い耐圧特性が得られている。
【００３４】
また、図３の実線に示すように、第１コレクタ層１０３の総厚を２５０ｎｍとすると、第１コレクタ層１０３の層厚を１５０ｎｍとした条件に比較して、最大コレクタ電流密度は減少しているものの、２ｍＡ／μｍ2以上の高いコレクタ電流密度における動作は可能である。また、ＢＶCEOは、向上して１４Ｖ以上となっている。
【００３５】
次に、実施の形態１におけるダブルヘテロ接合バイポーラトランジスタの高周波特性について説明する。図４は、実施の形態１におけるダブルヘテロ接合バイポーラトランジスタの高周波特性を示す特性図である。ここでも、エミッタメサの平面視の寸法は、０．５μｍ×４μｍとし、また、ＶCEは、１．２Ｖとしている。
【００３６】
第１コレクタ層１０３の層厚を１５０ｎｍとした条件では、図４の点線で示すように、コレクタ電流密度２ｍＡ／μｍ2において、１７０ＧＨｚのピークｆtが得られている。また、第１コレクタ層１０３の層厚を２５０ｎｍと増加させても、図４の実線で示すように、ピークｆtの大きな劣化なく、１５０ＧＨｚ以上である。更に、両者共に最大発振周波数ｆmaxは２５０ＧＨｚ以上を示しており、高周波特性としては全く問題ないことがわかる。
【００３７】
以上のように、第１コレクタ層１０３を設ければ、高耐圧特性を維持しながらも、優れた高周波動作が可能となる。なお、第１コレクタ層１０３は、不純物濃度が５×１０16以上１×１０17ｃｍ-3以下、層厚は５０ｎｍ以上２５０ｎｍ以下が望ましい。第１コレクタ層１０３が５０ｎｍより薄い場合は耐圧向上の効果が小さく、２５０ｎｍよりも厚くするすると高周波特性の劣化が大きくなってしまう。
【００３８】
なお、上述した実施の形態１では、組成傾斜層をＩｎＧａＡｓ／ＩｎＡｌＧａＡｓとしているが、これに限らず、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ超格子としても同様の効果が得られる。
【００３９】
また、実施の形態１では、第２コレクタ層の不純物濃度を２×１０16ｃｍ-3としたが、１×１０16ｃｍ-3以上３×１０16ｃｍ-3以下であれば、同様の効果が得られる。例えば、第２コレクタ層の不純物濃度が１×１０16ｃｍ-3以下では、カーク効果が強く、注入できるコレクタ電流密度が１ｍＡ／μｍ2以下となり、高周波特性を劣化させてしまう。
【００４０】
また、第２コレクタ層の不純物濃度が３×１０16ｃｍ-3を超える不純物濃度では、注入できるコレクタ電流密度は増加するが、組成傾斜層における電界強度が強くなり、ナローバンドギャップであるＩｎＧａＡｓにおいてバンド間のトンネル電流が発生し、耐圧特性が劣化してしまう。この場合、耐圧は組成傾斜層におけるトンネル電流に律則されるため、第１コレクタ層を設けてもほとんど向上しないことを付け加えておく。また、第３コレクタ層は、１Ｖ程度で空乏化することが望ましいので、厚さは１００ｎｍ以上２１０ｎｍ以下にするのがよい。
【００４１】
［実施の形態２］
次に、本発明の実施の形態２について図５を用いて説明する。図５は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。実施の形態２でも、ダブルヘテロ接合バイポーラトランジスタを例に説明する。
【００４２】
このダブルヘテロ接合バイポーラトランジスタは、基板２０１と、基板２０１の上に形成されたサブコレクタ層２０２と、サブコレクタ層２０２の上に形成された第１コレクタ層２０３と、第１コレクタ層２０３の上に形成された第２コレクタ層２０４と、第２コレクタ層２０４の上に形成されたベース層２０５と、ベース層２０５の上に形成されたエミッタ層２０６とを備える。
【００４３】
また、このヘテロ接合バイポーラトランジスタは、エミッタ層２０６の上に形成されたエミッタコンタクト層２０７と、エミッタコンタクト層２０７に接続するエミッタ電極２１１と、ベース層２０５に接続するベース電極２１２と、サブコレクタ層２０２に接続するコレクタ電極２１３とを備える。
【００４４】
基板２０１は、例えば、Ｆｅをドープすることで高抵抗とされて主表面を（００１）面としたＩｎＰなどの、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体の基板である。また、サブコレクタ層２０２は、ｎ型不純物がより高濃度に導入されたｎ+−ＩｎＰなどの、ｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。
【００４５】
第１コレクタ層２０３は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。また、第２コレクタ層２０４は、ｎ型の不純物が導入されたｎ−ＩｎＰなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ここで、第１コレクタ層２０３は、第２コレクタ層２０４より高い不純物濃度とされ、第１コレクタ層２０３の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされていることが重要である。
【００４６】
例えば、２ｍＡ／μｍ2以上のコレクタ電流密度で動作が可能となるように、第２コレクタ層２０４の不純物濃度は２×１０16ｃｍ-3とし、ＶCE＝１０Ｖ程度でコレクタ（第１コレクタ層２０３まで）がすべて空乏化するように、第１コレクタ層２０３の不純物濃度は、５×１０16ｃｍ-3と設計している。例えば、第１コレクタ層２０３は、層厚１５０ｎｍとされ、第２コレクタ層２０４は、層厚１６０ｎｍとされている。
【００４７】
次に、ベース層２０５は、ｐ型の不純物がより高濃度に導入されたｐ+−ＧａＡｓＳｂなどのｐ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ベース層２０５をＧａＡｓＳｂから構成することで、ＩｎＰとの接合はいわゆる「Type II」というバンドラインナップとなる。このため、第２コレクタ層２０４の上に、ベース層２０５を接して形成することができる。
【００４８】
また、エミッタ層２０６は、アンドープＩｎＰなどのＩＩＩ−Ｖ族化合物半導体から構成され、層厚は２０ｎｍ程度とされている。エミッタコンタクト層２０７は、ｎ型の不純物がより高濃度に導入されたｎ+−ＩｎＧａＡｓなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成され、層厚は１００ｎｍ程度とされている。
【００４９】
なお、第１コレクタ層２０３，第２コレクタ層２０４，およびベース層２０５は、例えば、平面視で矩形のメサ形状に形成され（コレクタメサ）、エミッタ層２０６は、上述したメサよりも小さい面積のメサ形状とされている。また、コレクタメサの周囲のサブコレクタ層２０２の上にコレクタ電極２１３が形成され、エミッタ層２０６の周囲のベース層２０５の上にベース電極２１２が形成されている。また、エミッタコンタクト層２０７の上には、エミッタ電極２１１が形成されている。また、実施の形態２でも、エミッタ層２０６をエミッタコンタクト層２０７より広い面積としたレッジ構造としている。
【００５０】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）または分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法および２層レジストを用いたリフトオフ法などにより形成することができる。
【００５１】
また、エミッタコンタクト層２０７の側部に形成した絶縁材料によるサイドウォール（不図示）を利用して電極材料を堆積することで、ベース電極２１２をレッジ構造に対して所定距離離間させた状態に自己整合的に形成することができる。この場合、ベース電極２１２が形成されるとともに、エミッタ電極２１１の上に第２のエミッタ電極（不図示）が接続して形成されるものとなる。なお、上述した実施の形態２におけるヘテロ接合バイポーラトランジスタの詳細については、説明に支障のない範囲で省略している。
【００５２】
実施の形態２においても、第１コレクタ層２０３の不純物濃度を５×１０16ｃｍ-3、層厚を１５０ｎｍとし、第２コレクタ層２０４の不純物濃度を２×１０16ｃｍ-3、層厚を２５０ｎｍとした場合、ｆt＞１３０ＧＨｚかつＢＶCEOは１０Ｖ以上の、高速かつ高耐圧動作に優れた特性が実現できる。このように、ＧａＡｓＳｂからベース層２０５を構成しても、前述した実施の形態１と同等の効果が得られる。なお、実施の形態２では、ベース層をＧａＡｓＳｂから構成したが、これに限るものではなく、ＩｎＧａＡｓＳｂあるいはＡｌＧａＡｓＳｂからベース層を構成してもよい。
【００５３】
［実施の形態３］
次に、本発明の実施の形態３について図６を用いて説明する。図６は、本発明の実施の形態３におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【００５４】
このヘテロ接合バイポーラトランジスタは、基板３０１と、基板３０１の上に形成されたサブコレクタ層３０２と、サブコレクタ層３０２の上に形成された第１コレクタ層３０３と、第１コレクタ層３０３の上に形成された第２コレクタ層３０４と、第２コレクタ層３０４の上に形成されたベース層３０５と、ベース層３０５の上に形成されたエミッタ層３０６とを備える。実施の形態３では、ベース層３０５を、第１コレクタ層３０３および第２コレクタ層３０４と同じＩＩＩ−Ｖ族化合物半導体から構成し、ベース層３０５と第２コレクタ層３０４とが、ヘテロ接合を構成していない。
【００５５】
また、このヘテロ接合バイポーラトランジスタは、エミッタ層３０６の上に形成されたエミッタコンタクト層３０７と、エミッタコンタクト層３０７に接続するエミッタ電極３１１と、ベース層３０５に接続するベース電極３１２と、サブコレクタ層３０２に接続するコレクタ電極３１３とを備える。
【００５６】
基板３０１は、例えば、Ｆｅをドープすることで高抵抗とされて主表面を（００１）面としたＩｎＰなどの、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体の基板である。また、サブコレクタ層３０２は、ｎ型不純物がより高濃度に導入されたｎ+−ＩｎＰなどの、ｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。
【００５７】
第１コレクタ層３０３は、ｎ型の不純物が導入されたｎ−ＩｎＧａＡｓなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。また、第２コレクタ層３０４は、ｎ型の不純物が導入されたｎ−ＩｎＧａＡｓなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ここで、第１コレクタ層３０３は、第２コレクタ層３０４より高い不純物濃度とされ、第１コレクタ層３０３の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲とされていることが重要である。
【００５８】
例えば、２ｍＡ／μｍ2以上のコレクタ電流密度で動作が可能となるように、第２コレクタ層３０４の不純物濃度は２×１０16ｃｍ-3とし、ＶCE＝７Ｖ程度でコレクタ（第１コレクタ層３０３まで）がすべて空乏化するように、第１コレクタ層３０３の不純物濃度は、５×１０16ｃｍ-3と設計している。例えば、第１コレクタ層３０３は、層厚１５０ｎｍとされ、第２コレクタ層３０４は、層厚２５０ｎｍとされている。これら構成とすることで、前述した実施の形態１，２と同様の効果が得られる。
【００５９】
次に、ベース層３０５は、ｐ型の不純物がより高濃度に導入されたｐ+−ＩｎＧａＡｓなどのｐ型のＩＩＩ−Ｖ族化合物半導体から構成されている。ベース層３０５をＩｎＧａＡｓから構成することで、前述したように、第２コレクタ層３０４との接合は、ホモ接合となり、ヘテロ障壁がなく、コレクタ設計が容易となる。
【００６０】
また、エミッタ層３０６は、アンドープＩｎＰなどのＩＩＩ−Ｖ族化合物半導体から構成され、層厚は２０ｎｍ程度とされている。エミッタコンタクト層３０７は、ｎ型の不純物がより高濃度に導入されたｎ+−ＩｎＧａＡｓなどのｎ型のＩＩＩ−Ｖ族化合物半導体から構成され、層厚は１００ｎｍ程度とされている。
【００６１】
なお、第１コレクタ層３０３，第２コレクタ層３０４，およびベース層３０５は、例えば、平面視で矩形のメサ形状に形成され（コレクタメサ）、エミッタ層３０６は、上述したメサよりも小さい面積のメサ形状とされている。また、コレクタメサの周囲のサブコレクタ層３０２の上にコレクタ電極３１３が形成され、エミッタ層３０６の周囲のベース層３０５の上にベース電極３１２が形成されている。また、エミッタコンタクト層３０７の上には、エミッタ電極３１１が形成されている。また、実施の形態３でも、エミッタ層３０６をエミッタコンタクト層３０７より広い面積としたレッジ構造としている。
【００６２】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）または分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法および２層レジストを用いたリフトオフ法などにより形成することができる。
【００６３】
以上に説明したように、本発明によれば、第１コレクタ層は、第２コレクタ層より高い不純物濃度とし、第１コレクタ層の不純物濃度は、破壊電界未満のバイアス電圧で空乏化する範囲としたので、ＩｎＰ系材料を用いたＤＨＢＴの耐圧を低下させることなく、より高速化できるようになる。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、いわゆるレッジ構造を用いる場合を例にしたが、これに限るものではなく、レッジ構造としていないヘテロ接合バイポーラトランジスタにも適用可能である。
【符号の説明】
【００６５】
１０１…基板、１０２…サブコレクタ層、１０３…第１コレクタ層、１０４…第２コレクタ層、１０５…第３コレクタ層、１０６…組成傾斜層、１０７…ベース層、１０８…エミッタ層、１０９…エミッタコンタクト層、１１１…エミッタ電極、１１２…ベース電極、１１３…コレクタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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