(57)【要約】【課題】出力バッファのインピーダンスをより精確に調整する。【解決手段】単位バッファ１３１は、ｙ方向に配列する複数のチャネルＣＨ１〜ＣＨ１５（トランジスタ）を含み、これらのチャネルのうち活性化されるべきチャネルの数を活性化信号１４３Ｐにより指定される。キャリブレーション回路は、レプリカ回路とコンパレータを含み、コンパレータの出力に基づいてレプリカ回路のインピーダンスを調整してその調整結果を活性化信号１４３Ｐとして送信する。単位バッファ１３１においては、活性化信号１４３Ｐが２のｎ乗個（ｎは自然数）を指定するときに活性化されるべきトランジスタに挟まれるように前段回路１４３Ｐが２の（ｎ−１）乗個を指定するときに活性化されるべきトランジスタが配置される。【選択図】図８
2015170658.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、第１のチャネル領域を第１及び第２の拡散層の間に区画し、第２のチャネル領域を第２及び第３の拡散層の間に区画し、第３のチャネル領域を第３及び第４の拡散層の間に区画するように、第１の方向に一列に並んで配置された第１、第２、第３、及び、第４の拡散層と、
それぞれ前記第１、第２、及び、第３のチャネル領域上に形成された第１、第２、及び、第３のゲート電極であって、当該第２のゲート電極は第１の信号が供給され、当該第１及び第３のゲート電極は第２の信号が共通に供給される、第１、第２、及び、第３のゲート電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１および第３の拡散層に共通に接続された出力端子を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２および第４の拡散層には、共通の電源電位が供給されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１、第２および第３のチャネル領域は、前記第１の方向における幅が実質的に同一であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１、第２および第３のチャネル領域は、前記第１の方向に直交する第２の方向における幅が実質的に同一であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板中に形成され、第１のチャネル領域を第１及び第２の拡散層の間に区画し、第２のチャネル領域を第２及び第３の拡散層の間に区画し、第３のチャネル領域を第３及び第４の拡散層の間に区画し、第４のチャネル領域を第４及び第５の拡散層の間に区画し、第５のチャネルを第５及び第６の拡散層の間に区画するように、第１の方向に一列に並んで配置された第１、第２、第３、第４、第５、及び、第６の拡散層と、
それぞれ前記第１、第２、第３、第４、及び、第５のチャネル領域上に形成された第１、第２、第３、第４、及び、第５のゲート電極であって、当該第２のゲート電極は第１の信号が供給され、当該第４のゲート電極は第２の信号が供給され、当該第１、第３、及び、第５のゲート電極は第３の信号が共通に供給される、第１、第２、第３、第４、及び、第５のゲート電極と、を備えることを特徴とする半導体装置。
【請求項７】
前記第１、第３および第５の拡散層に接続された出力端子を更に備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２、第４及び第６の拡散層には、共通の電源電位が供給されることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１、第２、第３、第４および第５のチャネル領域は、前記第１の方向における幅が実質的に同一であることを特徴とする請求項６から８のいずれかに記載の半導体装置。
【請求項１０】
前記第１、第２、第３、第４および第５のチャネル領域は、前記第１の方向に直交する第２の方向における幅が実質的に同一であることを特徴とする請求項６から９のいずれかに記載の半導体装置。
【請求項１１】
第１の方向に整列する複数のトランジスタを含み、選択信号により活性化させるべきトランジスタの個数を指定される出力バッファと、
レプリカ回路およびコンパレータを含み、前記コンパレータの出力に基づいて前記レプリカ回路のインピーダンスを調整してその調整結果を前記出力バッファに反映させるキャリブレーション回路と、を備え、
前記出力バッファにおいては、前記選択信号が２のｎ乗個（ｎは自然数）を指定するときに活性化されるべき第１のトランジスタに挟まれるように前記選択信号が２の（ｎ−１）乗個を指定するときに活性化されるべき第２のトランジスタが配置されることを特徴とする半導体装置。
【請求項１２】
前記複数のトランジスタは、共通の出力線に接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記共通の出力線は、前記第１の方向に沿って延伸することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記複数のトランジスタは、実質的に同一のＷ／Ｌ比を有することを特徴とする請求項１１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記複数のトランジスタから前記出力バッファの出力端子までの配線長は同一ではないことを特徴とする請求項１１から１４のいずれかに記載の半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板に、前記第１の方向に沿って一列に形成され、各々ゲート電極を含む複数のトランジスタであって、当該複数のトランジスタは、第１、第２、及び、第３のトランジスタを含み、当該第１及び第２のトランジスタの間には前記複数のトランジスタのうちの残りのトランジスタのいずれも配置されず、当該第２及び第３のトランジスタの間には前記複数のトランジスタのうちの残りのトランジスタのいずれも配置されない、複数のトランジスタと、
前記第１の方向に延伸され、前記第１及び第３のトランジスタのゲート電極に共通に接続された第１の配線と、
前記第１の方向に、前記第１の配線から絶縁された延伸される第２の配線であって、前記第２のトランジスタのゲート電極に接続された第２の配線と、
を備えることを特徴とする半導体装置。
【請求項１７】
前記第１、第２、及び、第３のトランジスタの各々は、前記半導体基板に形成されたピラーと、当該ピラーの上端部に形成された上部拡散層と、当該ピラーの下端部に形成された下部拡散層と、当該上部拡散層と当該下部拡散層との間のチャネル領域を含み、前記第１、第２、及び、第３のトランジスタの各々のゲート電極は、当該チャネル領域を囲むように形成されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１、第２、及び、第３のトランジスタの各々は、前記半導体基板に形成された第１及び第２の拡散層と、当該第１及び第２の拡散層の間のチャネル領域を含み、前記第１、第２、及び、第３４のトランジスタの各々のゲート電極は、当該チャネル領域の上に形成されることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力バッファのインピーダンスを調整可能な入出力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、出力端子のインピーダンスを調整するために、出力バッファのインピーダンスを調整するキャリブレーション回路が設けられる（特許文献１参照）。出力バッファにおいては、複数のトランジスタが並列接続され、そのインピーダンスはキャリブレーション回路によって生成される選択信号によってオンすべきトランジスタの数を指定することにより調整される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−６１５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、トランジスタサイズに２のべき乗の重み付けがされた５個のトランジスタが並列接続される場合、全トランジスタのオフから全トランジスタのオンまで３２段階のインピーダンス調整が可能となる。しかし、各トランジスタから出力端子までの配線長が異なるため、トランジスタの選択によって配線抵抗も変わってしまう。このため、インピーダンスが必ずしもリニアに変化していないことに本発明者は想到した。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、半導体基板と、半導体基板に形成され、第１のチャネル領域を第１及び第２の拡散層の間に区画し、第２のチャネル領域を第２及び第３の拡散層の間に区画し、第３のチャネル領域を第３及び第４の拡散層の間に区画するように、第１の方向に一列に並んで配置された第１、第２、第３及び第４の拡散層と、それぞれ第１、第２および第３のチャネル領域上に形成された第１、第２及び第３のゲート電極であって、第２のゲート電極は第１の信号が供給され、第１及び第３のゲート電極は第２の信号が共通に供給される、第１、第２及び第３のゲート電極と、を備える。
【０００６】
本発明に係る別の半導体装置は、半導体基板と、半導体基板中に形成され、第１のチャネル領域を第１及び第２の拡散層の間に区画し、第２のチャネル領域を第２及び第３の拡散層の間に区画し、第３のチャネル領域を第３及び第４の拡散層の間に区画し、第４のチャネル領域を第４及び第５の拡散層の間に区画し、第５のチャネルを第５及び第６の拡散層の間に区画するように、第１の方向に一列に並んで配置された第１、第２、第３、第４、第５及び第６の拡散層と、それぞれ第１、第２、第３、第４及び第５のチャネル領域上に形成された第１、第２、第３、第４及び第５のゲート電極であって、第２のゲート電極は第１の信号が供給され、第４のゲート電極は第２の信号が供給され、第１、第３及び第５のゲート電極は第３の信号が共通に供給される、第１、第２、第３、第４及び第５のゲート電極と、を備える。
【０００７】
本発明に係る別の半導体装置は、第１の方向に整列する複数のトランジスタを含み、選択信号により活性化させるべきトランジスタの個数を指定される出力バッファと、レプリカ回路およびコンパレータを含み、コンパレータの出力に基づいてレプリカ回路のインピーダンスを調整してその調整結果を前記出力バッファに反映させるキャリブレーション回路と、を備える。出力バッファにおいては、選択信号が２のｎ乗個（ｎは自然数）を指定するときに活性化されるべき第１のトランジスタに挟まれるように選択信号が２の（ｎ−１）乗個を指定するときに活性化されるべき第２のトランジスタが配置される。
【０００８】
本発明に係る別の半導体装置は、半導体基板と、半導体基板に、第１の方向に沿って一列に形成され、各々ゲート電極を含む複数のトランジスタであって、複数のトランジスタは、第１、第２、及び、第３のトランジスタを含み、第１及び第２のトランジスタの間には複数のトランジスタのうちの残りのトランジスタのいずれも配置されず、第２及び第３のトランジスタの間には複数のトランジスタのうちの残りのトランジスタのいずれも配置されない、複数のトランジスタと、第１の方向に延伸され、第１及び第３のトランジスタのゲート電極に共通に接続された第１の配線と、第１の方向に、第１の配線から絶縁された延伸される第２の配線であって、第２のトランジスタのゲート電極に接続された第２の配線と、を備える。
【発明の効果】
【０００９】
本発明によれば、半導体装置における出力バッファのインピーダンスをより好適に設定できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による半導体装置の全体構成を示すブロック図である。
【図２】入出力回路の構成を示すブロック図である。
【図３】前段回路の回路図である。
【図４】単位バッファの回路図である。
【図５】キャリブレーション回路の回路図である。
【図６】データ端子と出力回路との間のレイアウトを示す模式図である。
【図７】第１実施形態の半導体装置が含む多層配線構造を模式的に示した図である。
【図８】第１実施形態における単位バッファの模式図である。
【図９】比較例における単位バッファの状態図（状態１）である。
【図１０】比較例における単位バッファの状態図（状態２）である。
【図１１】第１実施形態における単位バッファの状態図（状態１）である。
【図１２】第１実施形態における単位バッファの状態図（状態２）である。
【図１３】第１実施形態における単位バッファ１３１が形成される領域の拡散層とゲート配線層の配線構造図である。
【図１４】第１配線層Ｌ１における第１の配線構造図である。
【図１５】第１配線層Ｌ１における第２の配線構造図である。
【図１６】第２配線層Ｌ２における配線構造図である。
【図１７】第２の実施形態における単位バッファの模式図である。
【図１８】第２の実施形態における縦型トランジスタの断面図（Ａ−Ａ’）である。
【図１９】第２の実施形態における縦型トランジスタの断面図（Ｂ−Ｂ’）である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の第１実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
第１実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、外部基板２に実装されている。外部基板２、例えば、マザーボード、モジュール基板、又は、パッケージ基板等の配線基板であり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅの一端は半導体装置１０のキャリブレーション端子ＺＱに電気的に接続される。キャリブレーション回路１００の詳細については後述する。第１実施形態においては、外部抵抗Ｒｅは２４０Ωの抵抗値を有し、また、外部抵抗Ｒｅの他端には接地電位ＶＳＳが供給される。
【００１４】
半導体装置１０はメモリセルアレイ１１を有する。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置される。ワード線ＷＬはロウデコーダ１２により選択され、ビット線ＢＬはカラムデコーダ１３により選択される。また、半導体装置１０の外部端子としてクロック端子２３、コマンドアドレス端子２１、チップセレクト端子２２、データ端子２４、電源端子２５，２６およびキャリブレーション端子ＺＱが設けられる。
【００１５】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。本明細書において、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号／ＣＫは、外部クロック信号ＣＫの反転信号である。外部クロック信号ＣＫ，／ＣＫは、いずれもクロック入力回路３６に供給される。クロック入力回路３６に供給された外部クロック信号ＣＫ，／ＣＫは、クロック発生回路５４に供給される。クロック発生回路５４は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２、コマンドデコード回路３４、キャリブレーション回路１００及びデータラッチ回路１５などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００１６】
コマンドアドレス端子２１には、コマンドアドレス信号ＣＡが入力される。コマンドアドレス信号は、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤを構成する。チップセレクト端子２２には、チップセレクト信号／ＣＳが入力される。これらの信号はコマンドアドレス（ＣＡ）入力回路３１に供給される。コマンドアドレス入力回路に供給されたこれらの信号のうち、アドレス信号ＡＤＤはアドレスラッチ回路３２に供給され、コマンド信号ＣＭＤは、コマンドデコード回路３４に供給される。
【００１７】
アドレスラッチ回路３２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする。ラッチされたアドレス信号ＡＤＤのうち、ロウアドレスはロウデコーダ１２に供給され、カラムアドレスはカラムデコーダ１３に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモード設定信号としてモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータを設定される。図１には、モードレジスタが示す動作モードのパラメータのうち、駆動能力設定信号ＤＳが示されている。詳細は後述するが、駆動能力設定信号ＤＳは、入出力回路１６内の複数の単位バッファのうち、データ出力時に活性化させる１以上の単位バッファを指定する。
【００１８】
コマンドデコード回路３４は、内部クロックＩＣＬＫに同期して、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣＯＭなどがある。
【００１９】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウアドレスとしてロウデコーダ１２に供給される。これにより、ロウアドレスにより指定されるワード線ＷＬが選択される。
【００２０】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセスを示している場合に活性化される。ここで、カラムアクセスとは、コマンド信号がリードコマンドの場合リードアクセスを、コマンド信号がライトコマンドの場合ライトアクセスをそれぞれ意味する。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムアドレスとしてカラムデコーダ１３に供給される。これにより、カラムアドレスにより指定されるビット線ＢＬが選択される。
【００２１】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、データラッチ回路１５及び入出力回路１６を介して、データ端子２４から出力される。一方、アクティブコマンドおよびライトコマンドをこの順に入力するとともに、これらに同期してロウアドレスおよびカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６とデータラッチ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。データラッチ回路１５は、内部クロック信号ＩＣＬＫに同期してメモリセルアレイ１１と入出力回路１６との間のデータ転送を実行する。
【００２２】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される。したがって、モードレジスタセットコマンドを入力すると半導体装置１０はモードレジスタセットにエントリされ、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２３】
キャリブレーション信号ＺＱＣＯＭは、コマンド信号ＣＭＤがキャリブレーションコマンドを示している場合に活性化される。キャリブレーションコマンドは、半導体装置１０の初期化時に発行される他、通常動作時においても定期的に発行される。キャリブレーション信号ＺＱＣＯＭは、キャリブレーション回路１００を活性化させる。キャリブレーション回路１００は、キャリブレーション信号ＺＱＣＯＭに応答し、内部クロックＩＣＬＫに同期してキャリブレーション動作を実行し、これにより入出力回路１６に含まれる出力回路１０１のインピーダンスを調整する。キャリブレーション回路１００及び出力回路１０１の詳細については後述する。
【００２４】
電源端子２５には、電源電位ＶＤＤ，ＶＳＳが供給される。電源電位ＶＤＤ，ＶＳＳは電源端子２５を介して内部電源発生回路３９に供給される。内部電源発生回路３９は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用され、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用され、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される。
【００２５】
電源端子２６には、電源電位ＶＤＤＱ，ＶＳＳＱが供給される。電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給され、入出力回路１６に含まれる出力回路１０１の動作電源として使用される。電源電位ＶＤＤＱの電位は電源電位ＶＤＤと同じであり、電源電位ＶＳＳＱの電位は電源電位ＶＳＳと同じであるが、出力回路１０１の動作にともなって発生する電源ノイズが他の回路に伝搬しないよう電源経路が分離されている。ただし、本発明においてこのような電源経路の分離を行うことは必須でない。
【００２６】
図２は、入出力回路１６の構成を示すブロック図である。
【００２７】
図２に示すように、入出力回路１６は、出力回路１０１、入力バッファ１７０、前段回路１４１，１４２，１４３、出力制御回路１５０を備える。入出力回路１６は、更に、静電気保護部１６０を備える。
【００２８】
出力回路１０１は、出力ユニット１１０、１２０、１３０の３つの出力ユニットを含む。ただし、本発明の出力ユニットの個数は、３つに限定されるものではない。
【００２９】
出力ユニット１１０は、４つの単位バッファ１１１〜１１４とそれぞれ６０Ωで互いに並列に接続されたダンピング抵抗Ｒ１１、Ｒ１２とを含み、出力ユニット１２０は、２つの単位バッファ１２１，１２２と６０Ωのダンピング抵抗Ｒ１３とを含み、出力ユニット１３０は、１つの単位バッファ１３１と１２０Ω（ｒ１）のダンピング抵抗Ｒ１４とを含む。ここで、ダンピング抵抗Ｒ１１〜Ｒ１４としては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。ただし、本発明の出力ユニット中の単位バッファの個数及びダンピング抵抗の個数並びに抵抗値は、図２に示す構成に限定されるものではない。単位バッファ１１１〜１１４、１２１、１２２、１３１のそれぞれは、インピーダンスを調整可能である。第１実施形態においては、単位バッファ１１１〜１１４、１２１、１２２、１３１それぞれのインピーダンスが１２０Ωに調整される。このような構成とすることで、１つのキャリブレーション回路で複数の単位バッファのインピーダンスを一括して調整し、キャリブレーション動作を簡略化できる。
【００３０】
出力ユニット１１０〜１３０の前段には、それぞれ前段回路１４１〜１４３が設けられている。前段回路１４１〜１４３は、対応する出力ユニットを活性化させるか否かを指定し、対応する出力ユニットに含まれる単位バッファのインピーダンスを調整する。図２に示すように、前段回路１４１〜１４３には、出力制御回路１５０から活性化信号１５１Ｐ〜１５３Ｐ（データ）と活性化信号１５１Ｎ〜１５３Ｎ（データ）が供給され、キャリブレーション回路１００からインピーダンス調整コードＤＲＺＱ、イネーブル信号ＰＵＭＡＩＮＢ，ＰＤＭＡＩＮが共通に供給される。つまり、前段回路１４１〜１４３は、活性化信号１５１Ｐ〜１５３Ｐまたは活性化信号１５１Ｎ〜１５３Ｎによって、対応する出力ユニットの活性化を指示されると、インピーダンス調整コードＤＲＺＱ、イネーブル信号ＰＵＭＡＩＮＢ，ＰＤＭＡＩＮに応じて、対応する出力ユニットの中の単位バッファ１１１〜１１４、１２１、１２２、１３１のそれぞれに含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する。これら出力トランジスタのオン／オフは、活性化信号１４１Ｐ〜１４３Ｐ及び活性化信号１４１Ｎ〜１４３Ｎによって指定される。
【００３１】
イネーブル信号ＰＵＥＮ，ＰＤＥＮは、出力ユニット１１０，１２０，１３０の活性化を指示する信号である。なお、図示はしていないが、出力制御回路１５０からはテスト実行を指示するためのテスト信号ＴＳＤＮ，ＴＳＤＰが出力ユニット１１０，１２０，１３０に供給されてもよい。
【００３２】
出力制御回路１５０は、複数の出力ユニット１１０〜１３０のうち活性化させる出力ユニット１１０〜１３０を指定するとともに、活性化させる単位バッファの出力論理レベルを指定する。活性化させる出力ユニットの指定は、モードレジスタ１４から供給される駆動能力設定信号ＤＳに基づく。
【００３３】
このように、出力制御回路１５０が、駆動能力設定信号ＤＳに基づいて、活性化対象の出力ユニットを選択することで、データ端子を駆動する単位バッファの数を変化させる。活性化される単位バッファの数が変化すると、出力端子のインピーダンス（出力インピーダンス）が変化する。図２に示すように、第１実施形態では、単位バッファ１１１〜１１４、１２１、１２２、１３１が出力制御回路１５０とデータ端子２４との間に並列接続されているため、活性化される単位バッファの数が増えると出力インピーダンスは減少し、逆に、活性化される単位バッファの数が減ると出力インピーダンスは増加する。
【００３４】
図３は、前段回路１４３の回路図である。
【００３５】
前段回路１４１，１４２の構成は、前段回路１４３と同じであるため、代表として前段回路１４３について説明する。前段回路１４３は、６つのＯＲ回路３０１〜３０６と、６つのＡＮＤ回路３１１〜３１６によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路１５０からの活性化信号１５３Ｐ（リードデータ）が共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。ＯＲ回路３０６には、活性化信号１５３Ｐ（リードデータ）とイネーブル信号ＰＵＭＡＩＮＢが供給される。
【００３６】
ＡＮＤ回路３１１〜３１５には、出力制御回路１５０からの活性化信号１５３Ｎ（リードデータ）が共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。ＡＮＤ回路３１５には、活性化信号１５３Ｎ（リードデータ）とイネーブル信号ＰＤＭＡＩＮが供給される。
【００３７】
活性化信号１５３Ｐ，１５３Ｎ（リードデータ）は、対応するデータ端子ＤＱから出力すべきデータの論理値に応じて制御される。具体的には、対応するデータ端子ＤＱからハイレベルの信号を出力する場合には、活性化信号１５３Ｐ，１５３Ｎがローレベルに設定され、対応するデータ端子ＤＱからローレベルの信号を出力する場合には、活性化信号１５３Ｐ，１５３Ｎがハイレベルに設定される。また、出力回路１０１を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、活性化信号１５３Ｐをローレベルとし、活性化信号１５３Ｎをハイレベルとする。
【００３８】
ＯＲ回路３０１〜３０５の出力である選択信号１４３Ｐ〜１４３Ｐ（＝１４３Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である選択信号１４３Ｎ〜１４３Ｎ（＝１４３Ｎ）は、図２に示すように、出力回路１０１に供給される。ＯＲ回路３０６の出力信号であるイネーブル信号ＰＵＥＮと、ＡＮＤ回路３１６の出力信号であるＰＤＥＮも、出力回路１０１に供給される。
【００３９】
図４は、単位バッファ１３１の回路図である。
【００４０】
他の単位バッファの構成も単位バッファ１３１と同じであるため、代表して単位バッファ１３１について説明する。
【００４１】
図４に示すように、単位バッファ１３１は、電源線（電源電位ＶＤＤＱ）とノードＢとの間に並列接続された複数の出力ＰＭＯＳトランジスタと、電源線（電源電位ＶＳＳＱ）とノードＢとの間に並列接続された複数の出力ＮＭＯＳトランジスタを備える。本実施例において、複数の出力ＰＭＯＳトランジスタは、互いに同じサイズ、すなわち、互いに同一のＷ／Ｌ比を有する。同様に、複数の出力ＮＭＯＳトランジスタは、互いに同一のサイズ、すなわち、互いに同一のＷ／Ｌ比を有する。ただし、複数の出力ＰＭＯＳトランジスタは、互いに同じサイズに限定されるものではなく、複数の出力ＰＭＯＳトランジスタを互いに異なるサイズとすることもできる。同様に、複数の出力ＮＭＯＳトランジスタは、互いに同じサイズに限定されるものではなく、複数の出力ＮＭＯＳトランジスタを互いに異なるサイズとすることもできる。また、ノードＢはダンピング抵抗Ｒ１４を介してデータ端子２４に接続される。単位バッファ１３１のうち、出力ＰＭＯＳトランジスタからなる部分はプルアップ回路１８を構成しており、出力ＮＭＯＳトランジスタからなる部分はプルダウン回路１９を構成している。
【００４２】
プルアップ回路１８の出力ＰＭＯＳトランジスタのゲートには、選択信号１４３Ｐを構成する５つの選択信号１４３Ｐ１〜１４３Ｐ５が対応して供給され、プルダウン回路１９の出力ＮＭＯＳトランジスタのゲートには、選択信号１４３Ｎを構成する５つの選択信号１４３Ｎ１〜１４３Ｎ５が対応して供給される。プルアップ回路１８は、並列接続されるトランジスタグループＴｒＧＰ１〜ＴｒＧＰ５（調整部１０２Ｄ）を含む。トランジスタグループＴｒＧＰ１は、選択信号１４３Ｐ１をゲート電極で受け取る１個の出力ＰＭＯＳトランジスタを含む。したがってトランジスタグループＴｒＧＰ１の駆動能力は１つの出力ＰＭＯＳトランジスタの１倍（Ｘ１）である。トランジスタグループＴｒＧＰ２は、選択信号１４３をゲート電極で受け取る２個のＰＭＯＳトランジスタを含む。したがって、トランジスタグループＴｒＧＰ２の駆動能力は１つの出力ＰＭＯＳトランジスタの２倍（Ｘ２）である。以下、同様であり、トランジスタグループＴｒＧＰ５は、選択信号１４３Ｐ５をゲート電極で受け取る１６個の出力ＰＭＯＳトランジスタを含む。したがってその駆動能力は１つの出力ＰＭＯＳ単位トランジスタの１６倍（Ｘ１６）である。
【００４３】
プルダウン回路１９は、並列接続されるトランジスタグループＴｒＧＮ１〜ＴｒＧＮ５（調整部１０２Ｎ）を含む。トランジスタグループＴｒＧＮ１は、選択信号１４３Ｎ１をゲート電極で受け取る１個のトランジスタを含む。したがってトランジスタグループＴｒＧＮ１の駆動能力は１つの出力ＮＭＯＳトランジスタの１倍（Ｘ１）である。トランジスタグループＴｒＧＮ２は、選択信号１４３Ｎ２をゲート電極で受け取る２個のトランジスタを含む。したがってトランジスタグループＴｒＧＮ２の駆動能力は１つの出力ＮＭＯＳトランジスタの２倍（Ｘ２）である。以下、同様であり、トランジスタグループＴｒＧＮ５は、選択信号１４３Ｎ５をゲート電極で受け取る１６個のトランジスタを含む。したがってトランジスタグループＴｒＧＮ５の駆動能力は１つの出力ＮＭＯＳトランジスタの１６倍（Ｘ１６）である。
【００４４】
プルアップ回路１８は、更に、トランジスタグループＴｒＧＰＡとトランジスタグループＴＤＰを含む。トランジスタグループＴｒＧＰＡはイネーブル信号ＰＵＥＮをゲート電極で受け取る６個の出力ＰＭＯＳトランジスタを含む。したがってトランジスタグループＴｒＧＰＡの駆動能力は単位トランジスタの６倍（Ｘ６）である。トランジスタグループＴｒＧＰＡは、出力ユニット１１０を活性化させるときにインピーダンス調整コードＤＲＺＱＰに関係なく、活性化信号１５３Ｐに応じて動作する回路である。
【００４５】
トランジスタグループＴＤＰはテスト信号ＴＳＰＤをゲート電極で受け取る２個のＰＭＯＳトランジスタを含む。したがってトランジスタグループＴＤＰの駆動能力は出力ＰＭＯＳトランジスタの２倍（Ｘ２）である。テスト信号ＴＳＤＰは、テスト時に活性化される。
【００４６】
プルダウン回路１９も、更に、トランジスタグループＴｒＧＮＡとトランジスタグループＴＤＮを含む。トランジスタグループＴｒＧＮＡはイネーブル信号ＰＤＥＮをゲート電極で受け取る６個のＮＭＯＳトランジスタを含む。したがってトランジスタグループＴｒＧＮＡの駆動能力は出力ＮＭＯＳトランジスタの６倍（Ｘ６）である。トランジスタグループＴｒＧＮＡは、出力ユニット１１０を活性化させるときにインピーダンス調整コードＤＲＺＱＮに関係なく、活性化信号１５３Ｎに応じて動作する回路である。
【００４７】
トランジスタグループＴＤＮはテスト信号ＴＰＤＮをゲート電極で受け取る２個の出力ＮＭＯＳトランジスタを含む。したがってそのトランジスタグループＴＤＮの駆動能力は出力ＮＭＯＳトランジスタの２倍（Ｘ２）である。テスト信号ＴＳＤＮは、テスト時に活性化される。
【００４８】
プルアップ回路１８とプルダウン回路１９は、それぞれ、導通時に所定のインピーダンス（実施例においては、１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを目標値とするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路が用いられている。
【００４９】
図５は、キャリブレーション回路１００の回路図である。
【００５０】
図５に示すように、キャリブレーション回路１００は、プルアップ回路（レプリカ回路）３１０，３２０と、プルダウン回路３３０と、プルアップ回路３１０，３２０の動作を制御するカウンタ３４０と、プルダウン回路３３０の動作を制御するカウンタ３５０と、カウンタ３４０を制御するコンパレータ３６０と、カウンタ３５０を制御するコンパレータ３７０と、コンパレータ３６０、３７０に基準電圧ＺＱＶＲＥＦ（＝１／２ＶＤＤ）を供給する電圧発生回路３８０と、カウンタの動作信号ＡＣＴ１，ＡＣＴ２を発生するキャリブレーション制御回路３９０と、を備えている。また、キャリブレーション回路１００は、プルアップ回路３１０とキャリブレーション端子ＺＱとの間に直列に接続されたダンピング抵抗Ｒ２１を含む。さらにまた、キャリブレーション回路１００は、プルアップ回路３２０とノードＡとの間に接続されたダンピング抵抗Ｒ２２と、プルダウン回路３３０とノードＡとの間に接続されたダンピング抵抗Ｒ２３とを含む。ノードＡは、コンパレータ３７０の一方の入力端子に接続される。
【００５１】
プルアップ回路３１０は、単位バッファ１１１〜１１４、１２１、１２２、１３１に含まれるプルアップ回路１８と実質的に同じ回路構成及びレイアウト配置を有する。プルアップ回路３１０に含まれる各トランジスタのゲートには、カウンタ３４０よりインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５及びイネーブル信号ＰＵＭＡＩＮＢが供給され、これによってプルアップ回路３１０が制御される。ここで、インピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、カウンタ３４０のカウント値の最下位ビットから最上位ビットに向かってこの順で対応している。たとえば、インピーダンス調整コードＤＲＺＱＰ１は、カウンタ３４０のカウント値の最下位ビットに対応し、インピーダンス調整コードＤＲＺＱＰ５は、カウンタ３４０のカウント値の最上位ビットに対応する。また、イネーブル信号ＰＵＭＡＩＮＢは、カウンタのカウント動作に関係なく、活性レベルのローレベルに固定される信号である。
【００５２】
プルダウン回路３３０も、単位バッファ１１１〜１１４、１２１、１２２、１３１に含まれるプルダウン回路１９と実質的に同じ回路構成を有している。
【００５３】
キャリブレーション制御回路３９０は、キャリブレーション信号ＺＱＣＯＭと内部クロックＩＣＬＫに応じて、カウンタ３４０の動作信号ＡＣＴ１とカウンタ３５０の動作信号ＡＣＴ２とをそれぞれ発生する。
【００５４】
コンパレータ３６０は、ノードＣの電位と基準電圧ＺＱＶＲＥＦとを比較し、比較結果に基づいてハイレベル又はローレベルのいずれか一方の論理レベルをとる比較結果信号ＣＯＭＰ１を出力する。
【００５５】
コンパレータ３７０は、ノードＡの電位と基準電圧ＺＱＶＲＥＦとを比較し、比較結果に基づいてハイレベル又はローレベルのいずれか一方の論理レベルをとる比較結果信号ＣＯＭＰ２を出力する。
【００５６】
カウンタ３４０は、動作制御信号ＡＣＴ１に同期して、コンパレータ３６０の出力信号ＣＯＭＰ１の論理レベルに応じて自身のカウント値をカウントアップ又カウントダウンする。カウンタ３４０のカウント値はインピーダンス調整コードＤＲＺＱＰとして用いられる。
【００５７】
一方、カウンタ３５０は、動作制御信号ＡＣＴ２に同期して、コンパレータ３７０の出力信号ＣＯＭＰ２の論理レベルに応じて自身のカウント値をカウントアップまたはカウントダウンする。カウンタ３５０のカウント値はインピーダンス調整コードＤＲＺＱＮとして用いられる。
【００５８】
以上が、入出力回路１６及びキャリブレーション回路１００の構成である。キャリブレーション動作においては、キャリブレーション回路１００が、プルアップ回路３１０およびダンピング抵抗Ｒ２１の合成インピーダンスを外部抵抗Ｒｅのインピーダンスと一致させるようにプルアップ回路３１０のインピーダンスおよびプルダウン回路３３０のインピーダンスをそれぞれ１２０Ωに調整する。そして、この調整結果を利用して入出力回路１６の各単位バッファのプルアップ回路１８およびプルダウン回路１９のそれぞれのインピーダンスを１２０Ωに設定する。
【００５９】
図６は、データ端子２４と出力回路１０１との間のレイアウトを示す模式図である。また、図７は、第１実施形態の半導体装置１０が含む多層配線構造を模式的に示した図である。
【００６０】
図７に示すとおり、第１実施形態の半導体装置１０は、基板ＳＳの中に拡散層ＤＬが形成され、その表面にゲート配線層ＧＬが形成され、その上方に、基板ＳＳの表面に近い側から順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４が積層された多層配線構造を有している。第１配線層は、例えば、タングステンを含む配線層、第２乃至第４配線層は、それぞれアルミニウムや銅を含む配線層である。各層は、層間絶縁層ＩＬ１〜ＩＬ４によって相互に絶縁される。また、最上層の第４配線層Ｌ４の上面は、保護用の層間絶縁層ＩＬ５によって覆われる。ゲート配線層ＧＬと基板ＳＳの表面の間には、薄いゲート絶縁膜ＧＩが形成される。拡散層ＤＬ及びゲート配線層ＧＬと第１配線層Ｌ１とは、層間絶縁層ＩＬ１を貫通するスルーホール電極ＴＨ０によって、必要な場所でのみ相互に接続される。同様に、第１配線層Ｌ１と第２配線層Ｌ２とは、層間絶縁層ＩＬ２を貫通するスルーホール電極ＴＨ１によって、必要な場所でのみ相互に接続される。また、第２配線層Ｌ２と第３配線層Ｌ３とは、層間絶縁層ＩＬ３を貫通するスルーホール電極ＴＨ２によって、必要な場所でのみ相互に接続される。さらに、第３配線層Ｌ３と第４配線層Ｌ４とは、層間絶縁層ＩＬ４を貫通するスルーホール電極ＴＨ３によって、必要な場所でのみ相互に接続される。
【００６１】
図６に示すとおり、第４配線層Ｌ４として形成されたデータパッドＤＱＰ（データ端子２４に対応）と出力回路１０１との間には、ＭＯＳトランジスタ構造で形成されたＥＳＤ素子ＥＳＤ１と、それぞれ第１配線層Ｌ１として形成されたダンピング抵抗Ｒ１１〜Ｒ１４と、第２配線層Ｌ２として形成されＥＳＤ素子ＥＳＤ１の上方を通過してデータパッドＤＱＰとダンピング抵抗Ｒ１１〜Ｒ１４のそれぞれの一端とを接続するデータ配線ＤＱＬ１と、それぞれダンピング抵抗Ｒ１１〜Ｒ１４のうちの対応する１つの他端と単位バッファ１１１〜１１４、１２１、１２２、１３１のうちの対応する１又は複数個とを接続するデータ配線ＤＱＬ２とを含む。ＥＳＤ素子ＥＳＤ１は、シリコン等の基板ＳＳ中にソース・ドレインとして形成された拡散層ＤＬと基板ＳＳ上に形成されたゲート電極Ｇとを含む。ＥＳＤ素子１のソース・ドレインの一方は、スルーホール電極ＴＨ０、ＴＨ１及び第１配線層Ｌ１（図６には図示せず）を介してデータ配線ＤＱＬ１に接続される。ＥＳＤ素子ＥＳＤ１のソース・ドレインの他方は、不図示の電源線（ＶＳＳ電位）に接続される。データパッドＤＱＰは、スルーホール電極ＴＨ３、ＴＨ２及び第３配線層Ｌ３（図６には図示せず）を介してデータ配線ＤＱＬ１と接続される。データ配線ＤＱＬ１とダンピング抵抗Ｒ１１〜Ｒ１４のそれぞれの一端は、スルーホール電極ＴＨ１を介して互いに接続される。同様に、ダンピング抵抗Ｒ１１〜Ｒ１４の他端とデータ配線ＤＱＬ２とは、対応するスルーホール電極ＴＨ１を介して、互いに接続される。また、図６には示していないが、出力回路１０１に隣接して、前段回路１４１〜１４３が配置される。
【００６２】
図８は、図４に示したプルアップ回路１８の一部のレイアウトの模式図である。具体的には、トランジスタグループＴｒＧＰ１〜ＴｒＧＰ５のレイアウトを示す。ここでは、動作原理の説明を明確にするため、トランジスタグループＴｒＧＰＡとＴＤＰは省略している。
【００６３】
図８において、トランジスタＴｒ０〜Ｔｒ３０は、図４の複数の出力ＰＭＯＳトランジスタに対応する。トランジスタＴｒ０〜Ｔｒ３０のそれぞれは、基板ＳＳ中に拡散層ＤＬとして形成されたソース拡散層Ｓとドレイン拡散層Ｄ、ゲート配線層ＧＬとして形成されたゲート電極Ｇを含む。ゲート電極ＧＬの下部には、ソース拡散層Ｓとドレイン拡散層Ｄの間に区画されたチャネル領域が形成される。好ましくは、トランジスタＴｒ０〜Ｔｒ３０のチャネル幅Ｗ（チャネル領域のｘ方向の長さ）は互いに実質的に等しく、また、チャネル長（チャネル領域のｙ方向の長さ）は互いに実質的に等しい。ここで、図８から明らかなように、ｙ方向に互いに隣接するトランジスタは、ソース拡散層又はドレイン拡散層を共有する。例えば、トランジスタＴｒ１とトランジスタＴｒ２は、ソース拡散層Ｓ１を共有している。
【００６４】
トランジスタＴｒ０〜３０のドレイン拡散層Ｄ０〜Ｄ１５は、配線１１６を介して出力端子２４に共通に接続されている。また、図８には示していないが、トランジスタＴｒ０〜３０のソース拡散層Ｓ０〜Ｓ１５には、電源電位ＶＤＤＱが共通に供給される
【００６５】
トランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８、Ｔｒ２０、Ｔｒ２２、Ｔｒ２４、Ｔｒ２６、Ｔｒ２８、Ｔｒ３０の１６個のトランジスタは、トランジスタグループＴｒＧＰ５に含まれる出力ＰＭＯＳトランジスタを示す。以下同様に、トランジスタＴｒ１、Ｔｒ５、Ｔｒ９、Ｔｒ１３、Ｔｒ１７、Ｔｒ２１、Ｔｒ２５、Ｔｒ２９の８個のトランジスタは、トランジスタグループＴｒＧＰ４に含まれ、トランジスタＴｒ３、Ｔｒ１１、Ｔｒ１９、Ｔｒ２７の４個のトランジスタは、トランジスタグループＴｒＧＰ３に含まれ、トランジスタＴｒ７、Ｔｒ２３の２個のトランジスタは、トランジスタグループＴｒＧＰ２に含まれ、トランジスタＴｒ１５は、トランジスタグループＴｒＧＰ１に含まれる。
【００６６】
また、図８に示す通り、トランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８、Ｔｒ２０、Ｔｒ２２、Ｔｒ２４、Ｔｒ２６、Ｔｒ２８、Ｔｒ３０のゲート電極Ｇ０、Ｇ２、Ｇ４、Ｇ６、Ｇ８、Ｇ１０、Ｇ１２、Ｇ１４、Ｇ１６、Ｇ１８、Ｇ２０、Ｇ２２、Ｇ２４、Ｇ２６、Ｇ２８、Ｇ３０は、選択信号１４３Ｐ５を伝送する配線Ｘ１６に共通に接続されている。以下同様に、ゲート電極Ｇ１、Ｇ５、Ｇ９、Ｇ１３、Ｇ１７、Ｇ２１、Ｇ２５、Ｇ２９は、選択信号１４３Ｐ４を伝送する配線Ｘ８に共通に接続され、ゲート電極Ｇ３、Ｇ１１、Ｇ１９、Ｇ２７は、選択信号１４３Ｐ３を伝送する配線Ｘ４に共通に接続され、ゲート電極Ｇ７、Ｇ２３は、選択信号１４３Ｐ２を伝送する配線Ｘ２に共通に接続され、ゲート電極Ｇ１５は、選択信号１４３Ｐ１を伝送する配線Ｘ１に共通に接続される。
【００６７】
本実施例では、以下の方法に基づきトランジスタＴｒ０〜３０をレイアウトしている。
【００６８】
すなわち、それぞれが、トランジスタグループＴｒＧＰ５のうちの対応する２つのトランジスタとトランジスタグループＴｒＧＰ４のうちの対応する１つのトランジスタで構成される複数のグループ１をつくる。それぞれのグループ１では、トランジスタグループＴｒＧＰ５の２つのトランジスタの間にトランジスタグループＴｒＧＰ４の１つのトランジスタが挟まれる。例えば、図８のトランジスタＴｒ０〜２の部分がグループ１に対応する。結果として、図８では、８個のグループ１が形成される。
【００６９】
次に、それぞれが、複数のグループ１のうちの対応する２つのグループ１とトランジスタグループＴｒＧＰ３のうちの対応する１つのトランジスタで構成される複数のグループ２をつくる。それぞれのグループ２では、２つのグループ１の間にトランジスタグループＴｒＧＰ３の１つのトランジスタが挟まれる。例えば、図８のトランジスタＴｒ０〜６の部分がグループ２に対応する。結果として、図８では、４個のグループ２が形成される。
【００７０】
続いて、それぞれが、複数のグループ２のうちの対応する２つのグループ２とトランジスタグループＴｒＧＰ２のうちの対応する１つのトランジスタで構成される複数のグループ３をつくる。それぞれのグループ３では、２つのグループ２の間にトランジスタグループＴｒＧＰ２の１つのトランジスタが挟まれている。例えば、図８のトランジスタＴｒ０〜１４がグループ３に対応する。結果として、図８では、２個のグループ３が形成される。
【００７１】
最後に、２つのグループ３でトランジスタグループＴｒＧＰ１のトランジスタを挟みこむことで、図８に示したレイアウトが得られる。
【００７２】
トランジスタグループＴｒＧＰ１〜５の各トランジスタをこのようにレイアウトすることで、インピーダンス調整のステップ間における配線抵抗の差によるインピーダンス変化の差異を抑制することができる。
【００７３】
図９、１０は、比較例のプルアップ回路のレイアウトの模式図である。比較例では、トランジスタグループＴｒＧＰ１〜５をｙ方向にこの順に並べて配置している。具体的には、図９は、選択信号１４３Ｐ１〜１４３Ｐ４（Ｘ１，Ｘ２，Ｘ４，Ｘ８）が活性レベルのローレベルで選択信号１４３Ｐ５（Ｘ１６）が非活性レベルのハイレベルの状態１を模式的に示している。一方、図１０は、選択信号１４３Ｐ１〜１４３Ｐ４（Ｘ１，Ｘ２，Ｘ４，Ｘ８）が非活性レベルのハイレベルで選択信号１４３Ｐ５（Ｘ１６）が活性レベルのローレベルの状態２を模式的に示している。比較例では、状態１と状態２の間の遷移で、配線１１６の実質的な配線抵抗が大きく変化してしまう。
【００７４】
図１１、１２は、それぞれ、第１実施形態のレイアウトを採用した場合の状態１、及び、状態２の模式図である。図９、１０に示した比較例と比べ、配線抵抗の変化が明らかに小さくなっていることが分かる。
【００７５】
ここまで、プルアップ回路１８を例に説明してきたが、プルダウン回路１９に含まれる複数の出力ＮＭＯＳトランジスタについても、実質的に同一の方法でレイアウトすることで、プルアップ回路１８と実質的に同一の効果を得ることができる。
【００７６】
第１実施形態におけるトランジスタＴｒの配置方法を一般化すると、下記のようになる。ここでは、選択信号１４３Ｐがｎビットの場合、すなわち、２のｎ乗の数値を指定するとき、まず、拡散領域ＤＬの中央に選択信号Ｘ１（１桁目）をゲート信号とするトランジスタＡ１が設置される。そして、選択信号Ｘ２（２桁目）をゲート信号とする２つのトランジスタＡ２はトランジスタＡ１を挟むように設置される。選択信号Ｘ４（３桁目）をゲート信号とする４つのトランジスタＡ３は２つのトランジスタＡ２を挟むように設置される。選択信号Ｘ８（４桁目）をゲート信号とする８つのトランジスタＡ４は４つのトランジスタＡ３を挟むように設置される。以下同様であり、ｎ桁目の選択信号をゲート信号とするトランジスタＡ（ｎ）は（ｎ−１）桁目のトランジスタＡ（ｎ−１）を挟むように設置される。
【００７７】
図１３は、第１実施形態における単位バッファ１３１が形成される領域の拡散層ＤＬ、ゲート配線層ＧＬの配線構造図である。第１実施形態においては、図４に示したようにプルダウン回路１９およびプルアップ回路１８それぞれに１６チャネルのトランジスタを設けている。なお、インピーダンス調整に関わらないトランジスタグループＴｒＧＮＡ，ＴＤＡはトランジスタグループＴｒＧＮのとなりに配置される。拡散層ＤＬの両端にはダミー配線（Ｄｕｍｍｙ）が配置される。
【００７８】
図１４，図１５は、第１実施形態における単位バッファ１３１が形成される領域の第１配線層Ｌ１における配線レイアウト図である。ここで、図１４に示す配線と図１５に示す配線とは、互いに同一の配線である。図１４に示す多数のスルーホール電極ＴＨ０は、第１配線層Ｌ１として形成された複数の配線と、図１３に示す複数の拡散層ＤＬ及び複数のゲート配線層ＧＬとして形成された複数の配線（ゲート電極を含む）とをそれぞれ接続する。図１５に示す多数のスルーホール電極ＴＨ１は、第１配線層Ｌ１として形成された複数の配線と、後述の図１６に示す第２配線層Ｌ２として形成された複数の配線とをそれぞれ接続する。以下、第１配線層Ｌ１として形成された複数の配線を第１配線１０３、第２配線層Ｌ２として形成された複数の配線を第２配線１０４とよぶ。第２配線層Ｌ２層の更に上層には、第３配線層Ｌ３及び第４配線層Ｌ４が形成されている。
【００７９】
図１３〜図１６に示すとおり、選択信号１４３Ｐ３〜１４３Ｐ５，１４３Ｎ３〜１４３Ｎ５、イネーブル信号ＰＵＥＮ，ＰＤＥＮ、テスト信号ＴＳＤＰ，ＴＳＤＮは、前段回路１４３から第２配線１０４を介して単位バッファ１３１が形成される領域に供給される。第２配線１０４はアルミ配線である。これらの信号はスルーホール電極ＴＨ１を介して、第２配線層Ｌ２から第１配線層Ｌ１の第１配線１０３に伝送される。タングステン配線である第１配線１０３は、スルーホール電極ＴＨ０を介して下層のゲート配線層ＧＬの配線（ゲート電極を含む）と接続される。一方、選択信号１４３Ｐ１，１４３Ｐ２，１４３Ｎ１，１４３Ｎ２は、前段回路１４３から第１配線１０３を介して単位バッファ１３１が形成される領域に供給される。
【００８０】
次に、本発明の第２実施形態について説明する。第２実施形態では、単位バッファ１３１内の複数の出力ＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタを、縦型トランジスタとして形成する。なお、説明を簡単にするため、図４に示したトランジスタグループＴｒＧＰ５、ＴｒＧＮ５を含まない単位バッファを例に説明する。
【００８１】
図１７は、このような単位バッファ（図４に示したトランジスタグループＴｒＧＰ５、ＴｒＧＮ５を含まない単位バッファ）のプルアップ回路の一部のレイアウトの模式図である。ここでは、図８と同様に、動作原理の説明を明確にするため、トランジスタグループＴｒＧＰＡとＴＤＰは省略する。
【００８２】
図１７において、縦型トランジスタＶＴｒ０〜ＶＴｒ１４は、複数の出力ＰＭＯＳトランジスタに対応する。まず、縦型トランジスタの構造について、縦型トランジスタＶＴｒ０を例に、簡単に説明する。
【００８３】
図１８、１９に、図１７の縦型トランジスタＶｔｒ０のＡ−Ａ’断面及びＢ−Ｂ’断面を、それぞれ示す。
【００８４】
シリコン基板７０１の上面には、絶縁膜からなる素子分離領域７０２が設けられている。素子分離領域７０２に囲まれたシリコン基板からなる活性領域７１Ａには、半導体の基柱（半導体ピラー）であるトランジスタピラー７０５が立設されている。トランジスタピラーの側壁には、トランジスタピラー７０５の周囲を囲むように形成されたゲート電極７１１ａが、同様にトランジスタピラー７０５の周囲を囲むように形成されたゲート絶縁膜７１０を介して、形成されている。また、トランジスタピラー７０５の上端部には、ソース／ドレインの一方として、上部拡散層７１６が形成されている。一方、トランジスタピラー７０５の下端部には、ソース／ドレインの他方として、下部拡散層７０９が形成されている。下部拡散層７０９は、絶縁層７０８により、ゲート電極７１１ａから絶縁されている。このような構成により、縦型トランジスタは、トランジスタピラー７０５の下端部と上端部の間にチャネル領域が形成される。
【００８５】
図１８に示すように、トランジスタピラー７０５に隣接するように、ダミーピラー７０６が配置されている。ダミーピラー７０６は、ダミーシリコンピラー７０６Ｂとダミー絶縁体ピラー７０６Ａとを含む。ダミーピラー７０６の側壁には、ダミーピラー７０６を囲むように形成された給電用ゲート電極７１１ｂが設けられている。給電用ゲート電極７１１ｂは、ゲート電極７１１ａと電気的及び物理的に接続されている。この結果、給電用ゲート電極７１１ｂを介してゲート電極７１１ａに信号を供給することが可能となる。
【００８６】
素子分離領域７０２とダミーピラー７０６の上部には、絶縁膜７０３及びマスク膜７０４が設けられている。さらに、ゲート電極７１１ａ及び給電用ゲート電極７１１ｂの周囲には、第１層間絶縁膜７１２が設けられている。また、マスク膜７０４及び第１層間絶縁膜７１２の上部には、第２層間絶縁膜７２０が形成されている。
【００８７】
第２層間絶縁膜７２０の上面に形成された配線７４２は、図１７の配線Ｘ８に接続された配線であり、コンタクト７４１を介して給電用ゲート７１１ｂに接続される。一方、第２層間絶縁膜７２０の上面に形成された配線７３３は、図１７の配線ＶＤＤに接続された配線であり、コンタクト７３０を介してシリコンプラグ７１９に接続される。シリコンプラグ７１９は、上部拡散層７１６に接続される。また、シリコンプラグ７１９の側面には、サイドウォール膜７１８と絶縁膜７１７が配置されており、サイドウォール膜７１８と絶縁膜７１７によりゲート電極７１１ａから絶縁されている。
【００８８】
第２層間絶縁膜７２０の上面に形成された配線７３４は、図１７の配線ＯＵＴに接続される配線であり、コンタクト７３５を介して下部拡散層７０９に接続される。
【００８９】
以上が、縦型トランジスタＶｔｒ０の構造である。残りの縦型トランジスタＶＴｒ１〜ＶＴｒ１４も縦型トランジスタＶｔｒ０と実質的に同一の構成を備える。好ましくは、縦型トランジスタＶｔｒ０〜１４は、ピラートランジスタ７０５の太さ、すなわち、シリコン基板７０１の基板表面に平行に切ったときの断面積が、互いに実質的に等しいとする。また、図１７及び図１９に示した通り、隣接する縦型トランジスタＶｔｒｎ、ｎ＋１は、一方の下部拡散層を共有してもよい。
【００９０】
図１７に戻って、縦型トランジスタＶＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１２、Ｔｒ１４の８個のトランジスタは、トランジスタグループＴｒＧＰ４に含まれ、縦型トランジスタＴｒ１、Ｔｒ５、Ｔｒ８、Ｔｒ１３の４個のトランジスタは、トランジスタグループＴｒＧＰ３に含まれ、縦型トランジスタＴｒ３、Ｔｒ１１の２個のトランジスタは、トランジスタグループＴｒＧＰ２に含まれ、トランジスタＴｒ７は、トランジスタグループＴｒＧＰ１に含まれる。
【００９１】
また、図１７に示す通り、縦トランジスタＶＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１２、Ｔｒ１４のゲート電極（給電用ゲート電極）は、選択信号１４３Ｐ４を伝送する配線Ｘ８に共通に接続されている。以下同様に、縦型トランジスタＴｒ１、Ｔｒ５、Ｔｒ８、Ｔｒ１３のゲート電極（給電用ゲート電極）は、選択信号１４３Ｐ３を伝送する配線Ｘ４に共通に接続され、縦型トランジスタトランジスタＴｒ３、Ｔｒ１１のゲート電極（給電用ゲート電極）は、選択信号１４３Ｐ２を伝送する配線Ｘ２に共通に接続され、縦型トランジスタＶｔｒ7のゲート電極（給電用ゲート電極）は、選択信号１４３Ｐ１を伝送する配線Ｘ１に共通に接続される。
【００９２】
このように、縦型トランジスタを用いた場合でも、第１実施形態と同様の方法により出力ＰＭＯＳトランジスタを配置することができ、実質的に同様の効果を得ることができる。ここまで、出力ＰＭＯＳトランジスタを縦型トランジスタとして形成する例を説明してきた。同様に、複数の出力ＮＭＯＳトランジスタを縦型トランジスタとして形成する場合にも、実質的に同一の方法でレイアウトすることで、複数のＰＭＯＳトランジスタと実質的に同一の効果を得ることができる。
【００９３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９４】
本実施形態においては、出力ユニット１１０の単位バッファ１３１の構造を対象として説明しているが、単位バッファ１３１と同一構成を有するレプリカバッファについても同様である。
【００９５】
また、上述した実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明がこれに限定されるものではない。したがって、本発明は、複数のトランジスタを含む並列回路を含む出力回路を有する半導体メモリ、例えば、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等種々の半導体メモリにも適用可能である。さらには、半導体装置としても半導体メモリに限定されず、ロジックＩＣ、ＣＰＵ、ＭＰＵ、ＡＳＩＣ等種々の半導体装置にも適用可能である。
【符号の説明】
【００９６】
２  外部基板
１０  半導体装置
１１  メモリセルアレイ
１２  ロウデコーダ
１３  カラムデコーダ
１４  モードレジスタ
１５  データラッチ回路
１６  入出力回路
１８  プルアップ回路
１９  プルダウン回路
２１  コマンドアドレス端子
２２  チップセレクト端子
２３  クロック端子
２４  データ端子
２５，２６  電源端子
３１  コマンドアドレス入力回路
３２  アドレスラッチ回路
３４  コマンドデコード回路
３６  クロック入力回路
３９  内部電源発生回路
５４  クロック発生回路
１００  キャリブレーション回路
１０１  出力回路
１０２  調整部
１１０  出力ユニット
１１１〜１１４，１２１，１２２，１３１  単位バッファ
１１６  出力線
１２０，１３０  出力ユニット
１４１〜１４３  前段回路
１５０  出力制御回路
１６０  静電気保護部
１７０  入力バッファ
３１０  プルアップ回路
３２０  プルアップ回路
３３０  プルダウン回路
３４０  カウンタ
３５０  カウンタ
３６０  コンパレータ
３７０  コンパレータ
３８０  電圧発生回路
３９０  キャリブレーション制御回路
７０１  シリコン基板
７０２  素子分離領域
７０３  絶縁膜
７０４  マスク層
７０５  トランジスタピラー
７０６Ａ  ダミー絶縁体ピラー
７０６Ｂ  ダミーシリコンピラー
７０６  ダミーピラー
７０８  絶縁膜
７０９  ピラー下部拡散層
７１０  ゲート絶縁膜
７１１ａ  ゲート電極
７１１ｂ  給電用ゲート電極
７１２  第１層間絶縁膜
７１７  絶縁膜
７１８  サイドウォール膜
７１９  シリコンプラグ
７２０  第２層間絶縁膜
７３０、７３５、７４１  コンタクト
７３３、７３４、７４２  配線
７１Ａ  活性領域
ＡＤＤ  アドレス信号
ＢＬ  ビット線
ＣＡ  コマンドアドレス信号
ＣＳ  チップセレクト信号
ＣＫ  外部クロック信号
ＣＭＤ  コマンド信号
ＤＬ  拡散層
ＤＲＺＱ  インピーダンス調整コード
ＤＱ  データ
ＤＳ  駆動能力設定信号
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート配線層
ＩＡＣＴ  アクティブ信号
ＩＣＬＫ  内部クロック信号
ＩＣＯＬ  カラム信号
ＩＬ  層間配線層
Ｌ１  第１配線層
Ｌ２  第２配線層
Ｌ３  第３配線層
Ｌ４  第４配線層
ＭＣ  メモリセル
ＭＲＳ  モードレジスタセット信号
Ｒｅ  外部抵抗
ＳＳ  基板
ＴＨ  スルーホール電極
ＴｒＧ  トランジスタグループ
ＶＤＤ  電源電位
ＶＤＤＱ  電源電位
ＶＳＳ  電源電位
ＶＳＳＱ  電源電位
ＶＴｒ  縦型トランジスタ
ＷＬ  ワード線
ＺＱ  キャリブレーション端子
ＺＱＣＯＭ  キャリブレーション信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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