(57)【要約】【課題】半導体装置のコマンドデコーダを高精度化する。【解決手段】半導体装置１０の第１デコード回路５０は、複数の内部コマンド信号それぞれを受ける複数の入力端子と、複数の入力端子それぞれに対応する複数の出力端子と、複数の入力端子および複数の出力端子の間に設けられるラッチ部５４と、を備える。ラッチ部５４は、１つの入力端子および１つの出力端子と接続されるタイプのラッチ回路５６ａと、２以上の入力端子および２以上の出力端子と接続されるタイプのラッチ回路５６ｂを含む。【選択図】図４
2015149107.tif 000002
【特許請求の範囲】
【請求項１】
複数の内部コマンド信号それぞれを受ける複数の入力端子と、
前記複数の入力端子それぞれに対応する複数の出力端子と、
前記複数の入力端子および前記複数の出力端子の間に設けられる信号保持回路と、を備え、
前記信号保持回路は、
１つの前記入力端子および１つの前記出力端子の間に設けられる第１のラッチ回路と、
２以上の前記入力端子および前記２以上の前記入力端子にそれぞれ対応する２以上の前記出力端子の間に設けられる第２のラッチ回路と、を含むことを特徴とする半導体装置。
【請求項２】
複数のメモリセルを含むメモリバンクを更に備え、
前記第１のラッチ回路には、前記メモリバンクを活性化させるアクティブコマンドが入力されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のラッチ回路に接続される２以上の前記入力端子は、前記メモリバンクが活性状態であることを条件として発行される第１のコマンドを受け付ける前記入力端子と、前記メモリバンクが非活性であることを条件として発行される第２のコマンドを受け付ける前記入力端子を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２のラッチ回路は、内部クロック信号に同期して前記内部コマンドをラッチすることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１および第２のラッチ回路の前段には遅延回路が設けられることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
複数の外部コマンド信号から複数の内部コマンド信号を生成するコマンドデコード部と、前記内部コマンド信号を保持する信号保持回路と、を含む半導体装置と、
前記複数の外部コマンド信号を前記半導体装置に供給するコントローラと、を備え、
前記信号保持回路は、前記複数の内部コマンド信号それぞれを受ける複数の入力端子と、前記複数の入力端子それぞれに対応する複数の出力端子との間に設けられ、
１つの前記入力端子および１つの前記出力端子と接続される第１のラッチ回路と、
２以上の前記入力端子および２以上の前記出力端子と接続される第２のラッチ回路と、を含むことを特徴とする半導体システム。
【請求項７】
外部コマンド信号を第１の内部コマンド信号に変換する第１のコマンドデコーダと、
前記第１の内部コマンド信号を第２の内部コマンド信号に変換する第２のコマンドデコーダと、
複数種類の制御状態のいずれかを指定する状態信号を前記第２のコマンドデコーダに送信する状態検知回路と、を備え、
前記第２のコマンドデコーダは、前記状態信号が示す制御状態に応じて、前記第１の内部コマンド信号から複数種類の前記第２の内部コマンド信号を選択的に生成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、コマンドデコーダにより外部コマンドから内部コマンドを生成する機能を備える半導体装置および半導体システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表されるように、外部から供給されるコマンド信号をデコードすることで、内部コマンド信号を生成するコマンドデコーダを備える半導体装置は多い。内部コマンド信号は半導体装置内の各回路ブロックに供給され、各種処理が実行される。通常、コマンドデコーダは、複数の内部コマンド信号に対応して複数のラッチ回路を内蔵する（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２０９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の縮小化のためには、ラッチ回路が配置される領域の面積を小さくすることが好ましい。しかし、内部コマンド信号によってタイミングのずれが生じないようにラッチ回路を配置する必要があるためラッチ回路のレイアウトには制約がある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、複数の内部コマンド信号それぞれを受ける複数の入力端子と、複数の入力端子それぞれに対応する複数の出力端子と、複数の入力端子および複数の出力端子の間に設けられる信号保持回路と、を備える。信号保持回路は、１つの入力端子および１つの出力端子と接続される第１のラッチ回路と、２以上の入力端子および２以上の出力端子と接続される第２のラッチ回路と、を含む。
【０００６】
本発明に係る半導体システムは、複数の外部コマンド信号から複数の内部コマンド信号を生成するコマンドデコード部と、内部コマンド信号を保持する信号保持回路と、を含む半導体装置と、複数の外部コマンド信号を半導体装置に供給するコントローラと、を備える。信号保持回路は、複数の内部コマンド信号それぞれを受ける複数の入力端子と、複数の入力端子それぞれに対応する複数の出力端子との間に設けられ、１つの入力端子および１つの出力端子と接続される第１のラッチ回路と、２以上の入力端子および２以上の出力端子と接続される第２のラッチ回路と、を含む。
【０００７】
本発明に係る半導体装置は、外部コマンド信号を第１の内部コマンド信号に変換する第１のコマンドデコーダと、第１の内部コマンド信号を第２の内部コマンド信号に変換する第２のコマンドデコーダと、複数種類の制御状態のいずれかを指定する状態信号を第２のコマンドデコーダに送信する状態検知回路と、を備える。第２のコマンドデコーダは、状態信号が示す制御状態に応じて、第１の内部コマンド信号から複数種類の第２の内部コマンド信号を選択的に生成する。
【発明の効果】
【０００８】
本発明によれば、半導体装置のコマンドデコーダに含まれるラッチ回路の数を減少させることができ、ラッチ回路のレイアウト配置を容易化して誤ラッチ等の不具合をより防止することでコマンドデコーダの高精度化が実現される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体装置の全体構成を示すブロック図である。
【図２】半導体装置の一部の拡大ブロック図である。
【図３】ラッチ信号Ｌ１〜Ｌ３がそれぞれ半導体装置の状態に対応して出力する内部コマンド信号を示す表である。
【図４】第１デコード回路の回路図である。
【図５】バンクステート回路の回路図である。
【図６】バンク活性検知回路の回路図である。
【図７】第２デコード回路の回路図である。
【図８】第２デコード回路が状態信号に応じて内部コマンドＬ２の解釈を変更する過程を示すシーケンス図である。
【図９】半導体装置とコントローラを含む半導体システムのシステム構成図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子８に接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００１３】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、メモリバンクＢＡＮＫ０〜７を含み、各メモリバンクＢＡＮＫ０〜７はアドレス入力回路３１が受けるバンクアドレスＢＡ０〜２（アドレス信号ＡＤＤの一部）によって選択される。各メモリバンクＢＡＮＫは、複数のワード線と複数のビット線を備え、これらの交点にメモリセルが配置される。ワード線の選択はロウデコーダ１２によって行われ、ビット線の選択はカラムデコーダ１３によって行われる。
【００１４】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子８が設けられている。更に、半導体装置１０にはテスト入出力端子やリセット端子が設けられてもよい。
【００１５】
アドレス端子２１にはアドレス信号ＡＤＤが供給され、コマンド端子２２には外部コマンド信号ＣＯＭが供給される。アドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２は、内部アドレス信号ＩＡＤＤをロウデコーダ１２、カラムデコーダ１３、モードレジスタ１４に供給する。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。アドレス信号ＡＤＤのうち、バンクを指定するバンクアドレスＢＡは、コマンドデコード回路３３（Command Decoder)にも供給される。
【００１６】
外部コマンド信号ＣＯＭは、コマンド入力回路４２を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、外部コマンド信号ＣＯＭをデコードすることによって各種内部コマンド信号を生成する。内部コマンド信号としては、内部アクティブ信号ＩＡＣＴ、内部ノップ（No Operation）コマンド信号ＩＮＯＰ、内部リードコマンド信号ＩＲＥＡＤ、内部プリチャージコマンド信号ＩＰＲＥ、内部キャリブレーションコマンド信号ＩＺＱ、内部ライトコマンド信号ＩＷＲＴ、内部モードレジスタセットコマンド信号ＩＭＲＳがある。また、コマンドデコード回路３３は、状態信号Ｃ１を内部クロック発生回路３５に供給し、コマンド入力回路４２は、クロックイネーブル信号ＣＫＥを内部クロック発生回路３５に供給する。
【００１７】
内部アクティブ信号ＩＡＣＴは、外部コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に発行される。ロウアクセスは、アドレスラッチ回路３２にラッチされたバンクアドレス信号ＢＡ０〜２によって指定されたバンクのロウデコーダ１２において内部アドレス信号ＩＡＤＤに対応したワード線を選択する。
【００１８】
内部リードコマンド信号ＩＲＥＡＤや内部ライトコマンド信号は、外部コマンド信号ＣＯＭがカラムアクセスを示している場合に発行される。カラムアクセスは、アドレスラッチ回路３２にラッチされたバンクアドレス信号ＢＡ０〜２によって指定されたバンクのカラムデコーダ１３において内部アドレス信号ＩＡＤＤに対応したビット線を選択する。
【００１９】
したがって、内部アクティブコマンド信号ＩＡＣＴとロウアドレス、続いて内部リードコマンド信号ＩＲＥＡＤとカラムアドレス、が発行されることで、これらロウアドレスとカラムアドレスによって指定されるメモリセルからリードデータが読み出される。リードデータは、バスＭＩＯＴ／ＢからリードライトアンプＲＷＡＭＰ０〜７と入出力回路１６を介して、データ端子２４から外部に出力される。
【００２０】
内部アクティブコマンド信号ＩＡＣＴとロウアドレス、続いて内部ライトコマンド信号ＷＲＴとカラムアドレスが発行されて、その後、データ端子２４にライトデータを入力すれば、ライトデータは入出力回路１６とリードライトアンプＲＷＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスとカラムアドレスによって指定されるメモリセルに書き込まれる。
【００２１】
内部リフレッシュコマンド信号ＩＲＥＦは、リフレッシュ回路４０に供給される。リフレッシュ回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線を活性化させ、リフレッシュ動作を実行する。
【００２２】
内部モードレジスタセットコマンド信号ＩＭＲＳは、モードレジスタ１４に供給される。内部モードレジスタセットコマンド信号ＩＭＲＳが活性化すると、モードレジスタ１４の設定値は、アドレス端子２１から入力される設定値によって書き換えられる。内部ノップコマンド信号ＩＮＯＰは、特段の処理を指示しない。内部プリチャージコマンド信号ＩＰＲＥは、ワード線のプリチャージを指示する。内部キャリブレーションコマンド信号ＩＺＱは、キャリブレーション回路３８にキャリブレーションを指示する。キャリブレーションについては後述する。
【００２３】
クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４に入力された外部クロック信号ＣＫ，／ＣＫは、内部クロック信号ＩＣＬＫとして内部クロック発生回路３５に供給され、これによって内部クロック信号ＬＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６にも供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２４】
電源端子２５は、それぞれ、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは図示しない内部回路に供給されると共に内部電源発生回路３７にも供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電源電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電源電位ＶＰＰは、たとえば、ロウデコーダ１２においてワード線をドライブするために使用される電位であり、内部電源電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電源電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００２５】
電源端子２６は、それぞれ、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子であり、入出力回路１６における出力回路に供給される。
【００２６】
キャリブレーション端子８は、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、内部キャリブレーションコマンドＩＺＱに活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦに基づいてキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力回路のインピーダンスが調整される。
【００２７】
図２は、図１の領域６（アドレス入力回路３１、コマンド入力回路４２、クロック入力回路３４、コマンドデコード回路３３）に対応するブロック図である。コマンド入力回路４２には、外部コマンド信号としてロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢが供給される。これらの外部コマンド信号により、コマンドデコード回路３３は、内部ノップコマンド信号ＩＮＯＰ、内部アクティブコマンド信号ＩＡＣＴ、内部リードコマンド信号ＩＲＥＡＤ、内部リフレッシュコマンド信号ＩＲＥＦ、内部プリチャージコマンド信号ＩＰＲＥ、内部キャリブレーションコマンド信号ＩＺＱ、内部ライトコマンド信号ＩＷＲＴ、内部モードレジスタセットコマンド信号ＩＭＲＳを選択的に活性化させる。たとえば、ＲＡＳＢ＝Ｌ，ＣＡＳＢ＝Ｈ，ＷＥＢ＝Ｈ，ＣＳＢ＝Ｌが入力されると、コマンドデコード回路３３は、アクティブコマンドＡＣＴを活性化させる。
【００２８】
コマンドデコード回路３３は、第１デコード回路５０（第１のコマンドデコーダ）、第２デコード回路６０（第２のコマンドデコーダ）、アドレスデコード回路７０、バンクステート回路８０およびバンク活性検知回路９０（状態検知回路）を含む。外部コマンド信号のデコード、すなわち、外部コマンド信号から内部コマンド信号への変換は、第１デコード回路５０および第２デコード回路６０の２段階にて行われる。
【００２９】
第１デコード回路５０は、外部コマンド信号をデコードし、デコードされた内部コマンド信号ＩＡＣＴ、内部ノップコマンド信号ＩＮＯＰ、中間コマンド信号Ｌ１、Ｌ２、Ｌ３を其々に対応するラッチ回路において、内部クロック信号ＩＣＬＫに同期してラッチする。
【００３０】
第２デコード回路６０は、中間コマンド信号Ｌ１〜Ｌ３から、内部コマンド信号（第２の内部コマンド信号）である内部リードコマンド信号ＩＲＥＡＤ及び内部リフレッシュコマンド信号ＩＲＥＦのいずれか一方、内部プリチャージコマンド信号ＩＰＲＥ及び内部キャリブレーションコマンド信号ＩＺＱのいずれか一方、内部ライトコマンド信号ＩＷＲＴ及び内部モードレジスタセットコマンド信号ＩＭＲＳのいずれか一方を出力する。こうして、内部ノップコマンド信号ＩＮＯＰ、内部アクティブコマンド信号ＩＡＣＴとあわせて合計８種類の内部コマンドが生成可能に構成される。第１デコード回路５０の詳細は図４、第２デコード回路６０の詳細は図７において後述する。
【００３１】
図３は、内部コマンドＬ１〜Ｌ３が上記いずれの一方を出力するかを示した表である。各メモリバンクＢＡＮＫ０〜７は、アクティブ状態とアイドル状態の２つの制御状態のうち、いずれか一方の状態をとる。
【００３２】
アクティブ状態とは、各メモリバンク内において内部アクティブコマンドＩＡＣＴが発行されていずれかのワード線が活性化されている状態を指し、アイドル状態とは、内部アクティブコマンドＩＡＣＴの後に内部プリチャージコマンドＩＰＲＥを受けるか、内部アクティブコマンドを受けていないか、によってどのバンクにおいてもいずれのワード線も活性化していない状態を指す。
【００３３】
本実施形態においては、中間コマンド信号Ｌ１〜Ｌ３にはそれぞれアクティブ状態時に発行される内部コマンド信号とアイドル状態時に発行される内部コマンド信号の双方が割り当てられる。具体的には、中間コマンド信号Ｌ１にはアクティブ状態時に発行される内部リードコマンドＩＲＥＡＤとアイドル状態時に発行される内部リフレッシュコマンド信号ＩＲＥＦが割り当てられ、中間コマンド信号Ｌ２にはアクティブ状態時に発行される内部プリチャージコマンドＩＰＲＥとアイドル状態時に発行される内部キャリブレーションコマンド信号ＩＺＱが割り当てられ、中間コマンド信号Ｌ３にはアクティブ状態時に発行される内部ライトコマンドＩＷＲＴとアイドル状態時に発行される内部モードレジスタセットコマンド信号ＩＭＲＳが割り当てられる。
【００３４】
図２の説明に戻る。アドレスデコード回路７０は、アドレス信号ＡＤＤのうちバンクアドレス信号ＢＡ０〜ＢＡ２をデコードし、バンクアドレスデコード信号Ｂ０〜Ｂ７に対応して、いずれか１つのバンクを指定する。
【００３５】
本実施例において、中間コマンド信号Ｌ１〜Ｌ３には上述のようにそれぞれ２種類の内部コマンド信号が割り当てられる。そして、アクティブ状態とアイドル状態の切換えを行うのは内部アクティブコマンド信号ＩＡＣＴと内部プリチャージコマンドＩＰＲＥである。バンクステート回路８０は、バンクアドレスデコード信号Ｂ０〜Ｂ７と、内部アクティブコマンドＩＡＣＴおよび内部プリチャージコマンドＩＰＲＥを受信し、各メモリバンクＢＡＮＫの制御状態を示すバンク状態信号ＡＣＴＢ０〜ＡＣＴＢ７を出力する。たとえば、メモリバンクＢＡＮＫ０がアクティブ状態のときには、バンク状態信号ＡＣＴＢ０が活性化される。バンクステート回路８０の詳細は図５に関連して後述する。
【００３６】
バンク活性検知回路９０は、バンク状態信号ＡＣＴＢ０〜ＡＣＴＢ７により指定されたメモリバンクＢＡＮＫの制御状態を示す状態信号Ｃ１を出力する。アイドル状態のときには状態信号Ｃ１＝Ｌであり、少なくとも１つのバンクがアクティブ状態のときには状態信号Ｃ１＝Ｈである。バンク活性検知回路９０の詳細は図６において詳述する。第２デコード回路６０は、状態信号Ｃ１を用いて、中間コマンド信号Ｌ１〜Ｌ３をデコードする。
【００３７】
なお、本実施例における半導体装置はクロックイネーブル信号ＣＫＥの非活性化によりパワーダウンモードに入るように構成されている。
【００３８】
内部クロック発生回路３５はアイドル状態（状態信号Ｃ１＝Ｌ）のときにパワーダウンモードに移行すると内部クロック信号ＬＣＬＫを停止させ、アクティブ状態（状態信号Ｃ１＝Ｈ）のときにパワーダウンモードに移行するときには内部クロック信号ＬＣＬＫを停止させない。アクティブ状態においては、パワーダウンモードからのすみやかな復帰のため、内部クロック信号ＬＣＬＫを維持しておく必要があるためである。
【００３９】
図４は、第１デコード回路５０の回路図である。第１デコード回路５０は、デコード部５２およびラッチ部５４（信号保持回路）を含む。デコード部５２は、外部コマンド信号をデコードし、内部アクティブコマンド信号ＩＡＣＴ、内部ノップコマンド信号ＩＮＯＰおよび中間コマンド信号Ｌ１〜Ｌ３のいずれかを出力する。上述のように、ＲＡＳＢ＝Ｌ，ＣＡＳＢ＝Ｈ，ＷＥＢ＝Ｈ，ＣＳＢ＝Ｌが入力されると、内部アクティブコマンド信号ＩＡＣＴが出力される。
【００４０】
ラッチ部５４は、上記５種類の内部コマンド信号それぞれに対応して５つのラッチ回路５６ａ〜ラッチ回路５６ｅを含む。各ラッチ回路５６は、内部クロック信号ＩＣＬＫに同期して上記内部コマンド信号をラッチする。また、各ラッチ回路５６の前段にはタイミング調整のための遅延回路ＤＥＬＡＹが設けられる。
【００４１】
ラッチ回路５６ａ（第１のラッチ回路）は内部アクティブコマンド信号ＩＡＣＴに対応する。１つの入力端子と１つの出力端子を備える。ラッチ回路５６ｅは内部ノップコマンド信号ＩＮＯＰに対応し、同じく１つの入力端子と１つの出力端子を備える。
【００４２】
一方、コマンドＬ１に対応するラッチ回路５６ｂ（第２のラッチ回路）の入力端子は、それぞれが異なる内部コマンド信号を受ける２つの入力端子を備えるＮＡＮＤ回路の出力端子と接続される。更にラッチ回路５６ｂの出力端子は図７の第２デコード回路６０に示すように２つのＮＡＮＤ回路の一方の入力端子に共通に接続され、２つのＮＡＮＤ回路はそれぞれ状態信号Ｃ１に応答して互いに異なる出力端子に内部コマンド信号を出力するように構成されている。コマンドＬ２に対応するラッチ回路５６ｃ、コマンドＬ３に対応するラッチ回路５６ｄについても同様である。
【００４３】
図５は、バンクステート回路８０の回路図である。アドレス信号ＡＤＤによりメモリバンクが指定されるとき、バンクアドレスデコード信号Ｂ０〜Ｂ７のいずれかが活性化される。たとえば、メモリバンクＢＡＮＫ０を選択するときにはバンクアドレスデコード信号Ｂ０＝Ｈとなる。バンクステート回路８０においては、メモリバンクＢＡＮＫ０〜７に対応してＳＲラッチ回路８２ａ〜８２ｈが設けられる。
【００４４】
バンクアドレスデコード信号Ｂ０＝Ｈの及び内部アクティブコマンド信号ＩＡＣＴ＝Ｈとなると、ＳＲラッチ回路８２ａのセット信号Ｓ＝Ｌ、リセット信号Ｒ＝Ｈとなり、ＳＲラッチ回路８２ａはセットされ、バンク状態信号ＡＣＴＢ０＝Ｈとなる。他のバンク状態信号ＡＣＴＢ１〜ＡＣＴＢ７はいずれもＬである。
【００４５】
バンクアドレスデコード信号Ｂ０＝Ｈ及び内部プリチャージコマンド信号ＩＰＲＥ＝Ｈとなると、ＳＲラッチ回路８２ａのリセット信号Ｒ＝Ｌとなるから、ＳＲラッチ回路８２ａはリセットされ、バンク状態信号ＡＣＴＢ０＝Ｌとなる。
【００４６】
図６は、バンク活性検知回路９０の回路図である。バンク活性検知回路９０は、バンク状態信号ＡＣＴＢ０〜ＡＣＴＢ７のいずれかが活性化されたとき、状態信号Ｃ１＝Ｈを出力する。いいかえれば、バンクアドレス信号ＢＡ０〜２で指定された少なくとも一つのメモリバンクＢＡＮＫがアクティブ状態のときには状態信号Ｃ１＝Ｈ、すべてのメモリバンクＢＡＮＫがアイドル状態のときには状態信号Ｃ１＝Ｌを出力する。
【００４７】
図７は、第２デコード回路６０の回路図である。状態信号Ｃ１＝Ｈ（アクティブ状態）のときには、中間コマンド信号Ｌ１は内部リードコマンド信号ＩＲＥＡＤ側の端子に、中間コマンド信号Ｌ２は内部ライトコマンド信号ＩＷＲＴ側の端子に、中間コマンド信号Ｌ３は内部プリチャージコマンド信号ＩＰＲＥ側の端子に其々出力されて上記信号としての役割を果たし、状態信号Ｃ１＝Ｌ（アイドル状態）のときには、中間コマンド信号Ｌ１は内部リフレッシュコマンド信号ＩＲＥＦ、中間コマンド信号Ｌ２は内部モードレジスタセットコマンド信号ＩＭＲＳ、中間コマンド信号Ｌ３は内部キャリブレーションコマンド信号ＩＺＱ側の端子に其々出力されて上記信号としての役割を果たす。
【００４８】
図８は、本実施例に対応する動作説明図である。メモリバンクＢＡＮＫ０〜７がアイドル状態（状態信号Ｃ１＝Ｌ）のとき外部からキャリブレーションコマンドＺＱが発行されると、中間コマンド信号Ｌ２が活性化される。ここで、状態信号Ｃ１＝Ｌを受けて中間コマンド信号Ｌ２を受ける２つのＮＡＮＤ回路のうち内部キャリブレーションコマンド信号ＩＺＱ側の端子に中間コマンド信号Ｌ２は出力され、内部プリチャージコマンド信号ＩＰＲＥ側の端子には出力されない。この制御によってキャリブレーションコマンドＺＱが実行される。
【００４９】
メモリバンクＢＡＮＫ０を指定した上で外部からアクティブコマンドＡＣＴが指定されると、バンクステート回路８０においてバンク状態信号ＡＣＴＢ０に対応するＳＲラッチ回路８２ａがセットされる。これに対応してバンク活性検知回路９０は状態信号Ｃ１＝Ｈを出力し、メモリバンクＢＡＮＫ０はアクティブ状態に遷移する。
【００５０】
続いて、メモリバンクＢＡＮＫ０を指定した上で外部からプリチャージコマンドＰＲＥが指定されるとき、中間コマンド信号Ｌ２が再び活性化されるが、状態信号Ｃ１＝Ｈを受けて中間コマンド信号Ｌ２を受ける２つのＮＡＮＤ回路のうち内部プリチャージコマンド信号ＩＰＲＥ側の端子に中間コマンド信号Ｌ２は出力され、内部キャリブレーションコマンド信号ＩＺＱ側の端子には出力されない。この制御によってプリチャージコマンドＰＲＥが実行される。また、ＳＲラッチ回路８２ａがリセットされるため、バンク状態信号ＡＣＴＢ０は非活性化される。これに対応してバンク活性検知回路９０は状態信号Ｃ１＝Ｌを出力し、メモリバンクＢＡＮＫ０〜７はアイドル状態に遷移する。
【００５１】
図９は、半導体装置１０とコントローラ１００を含む半導体システム１１０のシステム構成図である。コントローラ１００は、半導体装置１０にアドレス信号ＡＤＤ（バンクアドレス信号ＢＡを含む）、外部コマンド信号ＣＯＭ、ライトデータ信号ＤＱ、外部クロック信号ＣＫ，／ＣＫを供給し、また、半導体装置１０からリードデータ信号ＤＱを読み出す。
【００５２】
コントローラ１００は、コマンド／アドレスキュー生成部１０２、アドレス出力回路１０４、コマンド出力回路１０６および入出力制御回路１０８を含む。コマンド／アドレスキュー生成部１０２には外部端子ＩＮＰＵＴからあたえられた情報に基づいてアドレスやコマンド生成し、更にそれらを適切な順番に並べる制御を行う。アドレス出力回路１０４はアドレス信号ＡＤＤを半導体装置１０に供給し、コマンド出力回路１０６は外部コマンド信号ＣＯＭを半導体装置１０に供給する。また、入出力制御回路１０８は、外部クロック信号ＣＫ，／ＣＫを半導体装置１０に供給し、データＤＱを送受する。
【００５３】
以上、実施形態にもとづいて半導体装置１０を説明した。半導体装置１０は８種類の内部コマンドを扱っているが、第１デコード回路５０においてはコマンドＬ１〜Ｌ３に対してそれぞれ２つの内部コマンドが多重に対応づけられている。このため、第１デコード回路５０は８種類の内部コマンドに対して５つのラッチ回路５６しか必要としない。すなわち、６つの内部コマンドを３つのコマンドＬ１〜Ｌ３に集約させることにより、ラッチ回路５６の数が８個から５個に削減されている。
【００５４】
ラッチ回路５６の個数の削減によりコマンドデコード回路３３の回路面積縮小が可能となる。新たに第２デコード回路６０が追加されているが、図７に示したように第２デコード回路６０は単純な回路であるため、ラッチ回路５６の数の削減効果の方が大きい。また、ラッチ回路５６の数が減るためコマンドデコード回路３３の消費電流も減少する。更に、ラッチ回路５６の数が減ると全ラッチ回路５６におけるラッチタイミングを均一化しやすくなる。
【００５５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５６】
２  外部基板
６  領域
８  キャリブレーション端子
１０  半導体装置
１１  メモリセルアレイ
１２  ロウデコーダ
１３  カラムデコーダ
１４  モードレジスタ
１６  入出力回路
２１  アドレス端子
２２  コマンド端子
２３  クロック端子
２４  データ端子
２５  電源端子
２６  電源端子
３１  アドレス入力回路
３２  アドレスラッチ回路
３３  コマンドデコード回路
３４  クロック入力回路
３５  内部クロック発生回路
３６  タイミングジェネレータ
３７  内部電源発生回路
３８  キャリブレーション回路
４０  リフレッシュ回路
４２  コマンド入力回路
５０  第１デコード回路
５２  デコード部
５４  ラッチ部
５６  ラッチ回路
６０  第２デコード回路
７０  アドレスデコード回路
８０  バンクステート回路
８２  ＳＲラッチ回路
９０  バンク活性検知回路
１００  コントローラ
１０２  コマンド／アドレスキュー生成部
１０４  アドレス出力回路
１０６  コマンド出力回路
１０８  入出力制御回路
１１０  半導体システム
ＩＡＣＴ  内部アクティブコマンド信号
ＡＣＴＢ  バンク状態信号
ＩＮＯＰ  内部ノップコマンド信号
ＩＲＥＡＤ  内部リードコマンド信号
ＩＲＥＦ  内部リフレッシュコマンド信号
ＩＰＲＥ  内部プリチャージコマンド信号
ＩＺＱ  内部キャリブレーションコマンド信号
Ｃ１  状態信号
ＣＫ  外部クロック信号
ＩＷＲＴ  内部ライトコマンド信号
ＩＭＲＳ  内部モードレジスタセットコマンド信号
ＡＤＤ  アドレス信号
ＩＡＤＤ  内部アドレス信号
ＩＣＬＫ  内部クロック信号
ＢＡ  バンクアドレス
ＢＡＮＫ  メモリバンク
ＲＷＡＭＰ  リードライトアンプ
ＣＫＥ  クロックイネーブル信号
ＣＯＭ  外部コマンド信号
Ｒｅ  外部抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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