(57)【要約】      （修正有）【課題】改良されたプロセスとそれを有するデバイスを提供する。【解決手段】基板上に複数の平行なナノワイヤ２１を形成し、平行なナノワイヤの中央部分の上にダミーゲート構造を形成する。平行なナノワイヤと接続部分の上に、中央部分を除いて、第２材料の拡張部分を選択的にエピタキシャル成長し、ダミーゲート構造と拡張部分の周囲と上に埋め込み層を形成する。ゲートトレンチを形成するためにダミーゲート構造を除去し、複数のナノワイヤの中央部分を露出させる。ゲートトレンチの側壁上にスペーサ構造を形成し、最終ゲートトレンチを形成し、平行なナノワイヤを薄くして、これによりナノワイヤとスペーサ構造との間に空き空間を形成する。平行なナノワイヤの上又は周囲に、少なくとも空き空間を部分的に埋め込む量子井戸層を選択的に成長し、これにより、量子井戸層とそれぞれの拡張部分との間を接続する。【選択図】図１６
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【特許請求の範囲】
【請求項１】
トランジスタデバイスの製造方法であって、
ａ．基板上に複数の平行なナノワイヤを形成し、このナノワイヤは、第１端部と第２端部とを有し、第１端部と第２端部は、それぞれの接続部分の手段により、互いに接続され、ナノワイヤと接続部分の双方は、同じ材料を含む工程と、
ｂ．平行なナノワイヤの中央部分の上にダミーゲート構造を形成し、これにより、平行なナノワイヤの中央部分を覆う工程と、
ｃ．平行なナノワイヤと接続部分の上に、中央部分を除いて、第２材料の拡張部分を選択的にエピタキシャル成長する工程と、
ｄ．ダミーゲート構造と拡張部分の周囲と上に埋め込み層を形成する工程と、
ｅ．埋め込み層を平坦化し、これによりダミーゲート構造の上面を露出させる工程と、
ｆ．ゲートトレンチを形成するためにダミーゲート構造を除去し、平行なナノワイヤの中央部分を露出させる工程と、
ｇ．ゲートトレンチの側壁上にスペーサ構造を形成し、最終ゲートトレンチを形成する工程と、
ｈ．この後に、平行なナノワイヤを薄くして、これによりナノワイヤとスペーサ構造との間に空き空間を形成し、平行なナノワイヤの拡張した露出部分とする工程と、
ｉ．平行なナノワイヤの上または周囲に、少なくとも空き空間を部分的に埋め込むように、量子井戸層を選択的に成長し、これにより、量子井戸層とそれぞれの拡張部分との間を接続する工程と、含む方法。
【請求項２】
基板上に平行なナノワイヤを形成する工程は、
ａ．シリコン層をその上に有する基板を提供する工程と、
ｂ．シリコン層の上に酸化物層を提供し、複数の矩形の参照構造を形成するために、酸化物層をパターニングする工程と、
ｃ．参照構造の周囲にスペーサ構造を形成する工程と、
ｄ．シリコン層中にナノワイヤをパターニングするためのハードマスクとして、スペーサ構造を使用する工程と、を含む請求項１に記載の方法。
【請求項３】
平行なナノワイヤの拡張された露出部分の上または周囲に量子井戸層を選択的に成長する前に、最終ゲートトレンチ中およびスペーサの下で、ナノワイヤまたは薄くされたナノワイヤのアンダーエッチを行う工程を更に含む請求項１または２に記載の方法。
【請求項４】
ゲートトレンチの側壁上にスペーサ構造を形成する工程は、ゲートトレンチと平行なナノワイヤの側壁を覆うスペーサ材料を提供する工程と、平行なナノワイヤからスペーサ材料の全てをエッチバックして、スペーサ材料で覆われたゲートトレンチの側壁の全てまたは少なくとも下方部分を残す工程と、を含む請求項１〜３のいずれかに記載の方法。
【請求項５】
スペーサ材料は、また、ゲートトレンチの側壁の上方部分から除去される請求項４に記載の方法。
【請求項６】
平行なナノワイヤの上または周囲に量子井戸層を選択成長する前に、空き空間の直上のレベルにおけるスペーサ構造の膜厚は、平行なナノワイヤを薄くする間のナノワイヤの上面の膜厚減少より小さい請求項１〜５のいずれかに記載の方法。
【請求項７】
更に、ゲート材料スタックで最終ゲートトレンチを埋め込む工程を含む請求項１〜６のいずれかに記載の方法。
【請求項８】
基板上の、複数の平行なナノワイヤであって、ナノワイヤは第１端部と第２端部とを有し、第１端部と第２端部は、それぞれの接続部分の手段により互いに接続され、ナノワイヤと接続部分の双方は同じ材料を含むナノワイヤと、
平行なナノワイヤの中央部分を除く、平行なナノワイヤと接続部分の上の、第２材料のエピタキシャル成長された拡張部分と、
ダミーゲート構造と拡張部分の周囲と上の埋め込み層であって、ナノワイヤの中央部分を覆わず、ナノワイヤの上のゲートトレンチとして好ましいトレンチを規定する埋め込み層と、
トレンチの側壁上のスペーサ構造であって、最終ゲートトレンチを規定するスペーサ構造と、を含む半導体デバイスであって、
半導体デバイスは、ナノワイヤとスペーサ構造との間に空間を含み、空間は、それぞれの拡張部分と最終ゲートトレンチとの間の接続経路を提供する半導体デバイス。
【請求項９】
更に、平行なナノワイヤの上または周囲に、少なくとも部分的に空間を埋める量子井戸層を含み、これにより、量子井戸層とそれぞれの拡張部分との間を接続する請求項８に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、トランジスタデバイスの製造方法に関し、特に、マルチチャネルトランジスタデバイスまたはゲートオールアラウンド・オン・ナノワイヤデバイス（gate all around on nanowire device）に関する。
【背景技術】
【０００２】
例えば、速いスイッチング時間および高い電流密度のために、フィン電界効果トランジスタ（ＦＩＮＦＥＴ）は興味あるトランジスタ構造である。ＦＩＮＦＥＴデバイスは、ソース、ドレイン、および、ソースとドレインの間の１またはそれ以上のフィン状チャネル構造を含む。フィンの上のゲート電極は、ソースとドレインの間の電子の流れを調整する。
【０００３】
ＷＯ２００８／１５５２０８には、電界効果トランジスタデバイスの製造方法が記載されている。基板は、その上にシリコン層を有して提供される。フィンリソグラフィハードマスクは、シリコン層の上でパターニングされる。ダミーゲート構造が、フィンリソグラフィハードマスクの中央部分の上に配置される。埋め込み層が、ダミーゲート構造の周囲に堆積される。ダミーゲート構造が除去され、フィンリソグラフィハードマスクの中央部分の上の中央で、埋め込み層中にトレンチを露出させ、デバイスのフィン領域を、デバイスのソース領域およびドレイン領域から分離する。フィン領域中のフィンリソグラフィハードマスクは、シリコン層中に複数のフィンをエッチングするために使用される。トレンチがゲート材料で埋められ、フィンの上にゲートスタックを形成する。埋め込み層が除去されて、デバイスのソース領域およびドレイン領域を露出させ、ソース領域およびドレイン領域は損傷がなくゲートスタックに対してセルフアラインとなる。
【０００４】
それでも、産業において、改良されたプロセスと関連するデバイスが必要とされる。
【発明の概要】
【０００５】
本開示の第１の形態は、トランジスタデバイスの製造方法であって、この方法は、
ａ．基板上に複数の平行なナノワイヤを形成し、このナノワイヤは、第１端部と第２端部とを有し、第１端部と第２端部は、それぞれの接続部分の手段により、互いに接続され、ナノワイヤと接続部分の双方は、同じ材料を含む工程と、
ｂ．平行なナノワイヤの中央部分の上にダミーゲート構造を形成し、これにより、平行なナノワイヤの中央部分を覆う工程と、
ｃ．平行なナノワイヤと接続部分の上に、中央部分を除いて、好ましくは拡張部分の上面はダミーゲート構造の上のレベルを超えないように、選択的に第２材料の拡張部分をエピタキシャル成長し、これにより、拡張部分を大きくして、これによりアクセス抵抗を低減する工程と、
ｄ．ダミーゲート構造と拡張部分の周囲と上に埋め込み層を形成する工程と、
ｅ．埋め込み層を平坦化し、これによりダミーゲート構造の上面を露出させ、好適には拡張部分の上面は埋め込み層により覆われたままにする工程と、
ｆ．ゲートトレンチを形成するためにダミーゲート構造を除去し、平行なナノワイヤの中央部分を露出させる工程と、
ｇ．ゲートトレンチの側壁上にスペーサ構造を形成し、最終の、好適にはＴ型形状のゲートトレンチを形成し、これによりトレンチを再埋め込みするためのアスペクト比と、最終ゲートコンタクト抵抗を小さくする工程と、
ｈ．この後に、平行なナノワイヤを薄くして、これによりナノワイヤとスペーサ構造との間に空き空間を形成し、平行なナノワイヤの延長した露出部分とする工程と、
ｉ．平行なナノワイヤの上または周囲に、少なくとも空き空間を部分的に埋め込むように、量子井戸層を選択的に成長し、これにより、量子井戸層とそれぞれの拡張部分との間を接続する工程と、含む。
【０００６】
好適な具体例では、基板上に平行なナノワイヤを形成する工程は、
ｊ．シリコン層をその上に有する基板を提供する工程と、
ｋ．シリコン層の上に酸化物層を提供し、複数の矩形の参照構造を形成するために、酸化物層をパターニングする工程と、
ｌ．参照構造の周囲にスペーサ構造を形成する工程と、
ｍ．シリコン層中にナノワイヤをパターニングするためのハードマスクとして、スペーサ構造を使用する工程と、を含む。
【０００７】
好適な具体例では、この方法は、平行なナノワイヤの拡張された露出部分の上または周囲に量子井戸層を選択的に成長する前に、最終ゲートトレンチ中および少なくとも部分的にスペーサの下で、ナノワイヤまたは薄くされたナノワイヤのアンダーエッチを行う工程を含み、または更に含む。
【０００８】
好適な具体例では、ナノワイヤのアンダーエッチは、平行なナノワイヤを薄くするプロセス中に起きる。
【０００９】
好適な具体例では、ゲートトレンチの上にスペーサ構造を形成する工程は、ゲートトレンチの側壁と平行なナノワイヤを覆うスペーサ材料を提供する工程と、平行なナノワイヤからスペーサ材料の全てをエッチバックして、スペーサ材料で覆われたゲートトレンチの側壁の全てまたは少なくとも下方部分を残す工程と、を含む。
【００１０】
好適な具体例では、スペーサ材料は、また、ゲートトレンチの側壁の上方部分から除去される。
【００１１】
好適な具体例では、最終ゲートトレンチの中およびスペーサの下で、平行なナノワイヤの上または周囲、即ち、その拡張した露出部分の周囲で、量子井戸層を選択的に成長する前に、空き空間の直上のレベルにおけるスペーサ構造の膜厚は、平行なナノワイヤを薄くする間のナノワイヤの上面の膜厚減少より小さい。拡張した部分を、続いて容易に量子井戸と接触させられることが長所である。
【００１２】
好適な具体例では、この方法は更に、最終ゲートトレンチを、ゲート材料スタックで埋める工程を含む。
【００１３】
本開示の第２の形態は、半導体デバイスであって、
基板上の、複数の平行なナノワイヤであって、第１端部と第２端部とを有し、第１端部と第２端部は、それぞれの接続部分の手段により互いに接続され、ナノワイヤと接続部分の双方は同じ材料を含むナノワイヤと、
平行なナノワイヤと接続部分の上で、平行なナノワイヤの中央部分を除いて、第２材料のエピタキシャル成長された拡張部分（連結部分とも呼ばれる）と、
ダミーゲート構造と拡張部分の周囲と上の埋め込み層であって、ナノワイヤの中央部分を覆わず、ナノワイヤの上のゲートトレンチとして好ましいトレンチを規定する埋め込み層と、
トレンチの側壁上のスペーサ構造であって、最終ゲートトレンチ、好適にはＴ型の最終ゲートトレンチ（ナノワイヤに平行で基板と直交する方向の断面が、サイドスペーサ構造でその下方部分が狭くなったゲートトレンチにより規定されたＴ型形状を含む）を規定するスペーサ構造と、を含み、
半導体デバイスは、ナノワイヤとスペーサ構造との間に空間を含み、空間は、それぞれの拡張部分と最終ゲートトレンチとの間の接続経路を提供する半導体デバイスである。
【００１４】
好適な具体例では、半導体デバイスは、平行なナノワイヤの上または周囲に、少なくとも部分的または完全に空間を埋めるように量子井戸層を含み、これにより、量子井戸層とそれぞれの拡張部分との間を接続する。接続は、このように、スペーサ構造を通って形成される。
【００１５】
上記接続は、物理的接続として見られ、例えば接続は、連続した、好適には単一の層が、最終トレンチ中、即ちスペーサの内と、拡張部分中に、量子井戸層により形成される。
【図面の簡単な説明】
【００１６】
本開示は、更に、以下の記載および添付の図面の手段により説明される。
【００１７】
【図１】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図２】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図３】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図４】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図５】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図６】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図７】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図８】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図９】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１０】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１１】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１２】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１３】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１４】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１５】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【図１６】本発明の具体例にかかる好適なプロセスフローと関連するデバイスを示す。
【発明を実施するための形態】
【００１８】
本開示は、特定の具体例に関して、所定の図面を参照しながら説明されるが、これに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は単に模式的であり、制限的ではない。図面において、図示目的で、要素のいくつかの大きさは誇張され、縮尺通りではない。寸法と相対寸法は、本開示の実施について、実際の縮小に対応する必要はない。
【００１９】
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、時間的または年代的な順序を表す必要はない。その用語は、適当な状況下で入替え可能であり、開示の具体例は、ここに記載や図示されたものと異なる順序でも操作できる。
【００２０】
更に、記載や請求の範囲中の上、下、上に、下に等の用語は、記載目的で使用され、相対的な位置を示す必要はない。そのように使用された用語は、適当な状況において交換可能であり、ここに記載された開示の具体例は、ここで記載または図示されたものと異なる配置で操作可能であることが理解される。
【００２１】
更に、「好適には（preferred）」と記載されているが、様々な具体例は、本開示の範囲を制限するより、むしろ本開示が実施される例示的な手段として解釈される。
【００２２】
図１は、中間まで処理された半導体基板／デバイスの、予定される最初の形態を示す。シリコン層２は、例えば埋め込み酸化層１（例えば、シリコン酸化物層）の上に形成される。埋め込み酸化層は、例えばシリコン基板（図示せず）の上に形成される。シリコン基板の上の埋め込み酸化層１の上のシリコン層は、標準的なシリコンオンインシュレータ（ＳＯＩ）基板または当業者に知られたウエハを構成する。代わりに、ＳＯＩ基板に代えて、ゲルマニウムオンインシュレータ基板またはＩＩＩ−Ｖオンインシュレータ基板が用いられても良い。
【００２３】
シリコン層２（またはゲルマニウムまたはＩＩＩ−Ｖ層、例えば本記載の目的のために、シリコン層２のみが参照される）の上に、ダミー活性層３が堆積される。このダミー活性層は、例えばシリコン酸化物層３でも良い。ダミー活性層は、先端技術により、ダミーフィン構造にパターニングされる。例えばアドバンスドパターニングフィルム（ＡＰＦ）／シリコン酸化炭素（ＳｉＯＣ）層４、５が形成され、その後、フォトレジスト層６が適用されパターニングされる。ＡＰＦ／ＳｉＯＣ層の存在は、ありうる反射の問題を低減し、ダミーフィンの間に最適に空間を規定し、これは後のプロセスで形成されるナノワイヤの寸法に影響する。マルチチャネルトランジスタデバイスの動作は、ナノワイヤ構造の明確さに強く依存することが知られている。パターニングされたフォトレジスト層６は、ＡＰＦ／ＳｉＯＣ層（ＡＰＦ上のＳｉＯＣ層）をパターニングするために用いられ、この層（またはチャネル）は一方で、ダミーフィン構造中でダミー酸化物層３のパターニングに使用される。この結果が図２に示される。ＳｉＯＣ層をエッチングした後、例えばエッチングレシピの限定された選択性により、ＡＰＦ層のドライエッチング中にレジストが剥離されても良い。
【００２４】
図３に示すように、スペーサ構造７がダミーフィン構造の周囲に形成される。スペーサは、例えばＳｉＮを含み、またはＳｉＮからなり、スペーサライナーを有して、またはスペーサライナーを有さずに形成されても良い。スペーサ構造７の膜厚は、最終的に、シリコン層２の中に形成されるナノワイヤの最初の幅を規定する。好適な具体例では、スペーサ構造７の幅は、シリコン層２の膜厚におおよそ等しいかまたは等しい。これは、ワイヤがより簡単に形成されるという長所を提供する。
【００２５】
次に、ナノワイヤ２１（チャネル構造）の最終パターニングプロセスが行われても良い。これは、ダミーフィン構造を除去（例えばエッチング）する工程を含む。更に、レジスト層８が適用されてパターニングされ、ソース／ドレインパッド、およびキャパシタのための活性領域、またはより緩和された寸法を有する単体トランジスタ構造のような、可能性のある他の構造（図５参照）が形成される。ソース／ドレインパッドは、接続構造またはナノワイヤ構造の第１端部と第２端部のそれぞれを接続する接続構造または部分である。スペーサ構造７、任意的に更に規定されたソース／ドレインパッド、存在するのであれば他の構造は、続いて、シリコン層２中に構造を規定するためのマスクとして使用される。規定されたマスクは、好適には、ナノワイヤ構造２１およびソース／ドレインパッド（または接続部分）を含み、またはからなる。ダミーフィン構造の数に応じて、所定の数のナノワイヤ２１が規定される。ナノワイヤの間の距離が非常に良好に制御できることは、長所であるが、必ずしも必要ではない。
【００２６】
ダミーゲート構造９は、図６に示すように、ナノワイヤ２１の中央部分の上に、好適には垂直に、好適には平行に形成される。ダミーゲートをパターニングする前に、ダミーゲート構造の上面で、平坦化工程が、凹凸（topography）を避けるために行われても良い（図示せず）。これにより、ゲートラストまたはリムーバブルゲートアプローチ（ＲＭＧ）が実際に適用される。これは、当業者に知られたパターニング工程を用いて行われる。ナノワイヤの中央部分はダミーゲート覆われて、保護される。ダミーゲート構造９は、例えばアモルファスカーボンダミーゲート構造でも良い。それは、当業者に好ましいと考えられる他のダミーゲート材料を含んでも良い。ダミーゲート材料は、拡張部分のエピタキシャル成長がダミーゲートに対して選択的に行われ、ダミーゲートは集積工程で使用される他の材料に対して選択的に除去できることが好ましい。
【００２７】
図７に示すように、拡張部分１０の選択エピタキシャル成長（ＳＥＧ）が行われる。拡張部分１０は、例えば、ドープされたシリコンまたはシリコンゲルマニウムまたはＧｅまたはＩＩＩ−Ｖ材料を含み、またはからなる。拡張部分は、ソース／ドレインパッドおよび／またはナノワイヤ２１の露出部分に応力を誘起し、そのデバイス性能に対する良い影響は、当業者に知られている。
【００２８】
次に、例えば図８に示すように、埋め込み層がウエハ上に形成され、ダミーゲート構造９および拡張部分１０を埋め込む。埋め込み層は、例えばシリコン酸化物層、ｌｏｗ−ｋ材料、ＢＣＢ（ベンゾシクロブテン）のようなポリマー層、およびＩＩＩ−Ｖフローで当業者が一般に使用する層でも良い。埋め込み１１は、ここでは、ダミーゲート構造９の上面を含む処理ウエハの上面を完全に覆う。
【００２９】
例えば化学機械研磨（ＣＭＰ）のような平坦化工程が埋め込み層１１に適用され、図９に示すように、ダミーゲート構造９を再度露出させる。好適には、拡張部分１０は露出しない。これは所定の高さを有するダミーゲート構造９を形成することにより制御でき、即ち、ダミーゲート構造の上面のレベルを、（制御または予め規定される）拡張部分１０の期待される高さより高くする。
【００３０】
ここで、露出したダミーゲート構造９は、埋め込み層１１に対して選択的に除去される。これでゲートトレンチ１２が形成される。ゲートトレンチの内側に、内部スペーサ構造１３が形成される。スペーサ構造は、ＳｉＮ、または当業者が好ましいと考える他の材料を含み、またはからなるものでも良い。それらの内部スペーサ構造１３の使用は、ゲートの臨界寸法を狭くし、これは、直接、内部スペーサ構造１３の膜厚（およびその制御）による。スペーサ構造は、最終ゲートトレンチ１２＊を規定する。
【００３１】
好適な具体例では、スペーサ構造の材料は、ゲートトレンチ１２の側壁上のみならず、ゲートトレンチ１２の内側の領域にも堆積される。次に、異方性エッチバックプロセスが行われ、過剰なスペーサ材料を除去し、スペーサ材料で覆われたゲートトレンチの側壁のみを残す。ゲートの側壁上にスペーサを形成するのに一般に使用される異方性ドライエッチバックプロセスに類似したプロセスが使用でき、好適には時間的なオーバーエッチを含む。好適な具体例では、例えば異方性（例えばドライ）エッチバック工程の後に、ゲートトレンチの側壁の上部部分もまたスペーサ材料から露出し、即ち、ゲートトレンチの側壁の上部部分にスペーサ材料が無くなる。これにより、最終ゲート金属層または層のスタックが、（模式的にＴとして示される）Ｔ型の断面を有するという長所となり、ゲートパッドの抵抗と同様に、ゲートスタックの堆積にも有利である（低減されたアスペクト比と、勾配の少ない側壁）。
【００３２】
図１０、１１の右手の参照図面中にそれぞれ点線で表した線に沿った断面図が、それらの図１０、１１の左手の図に、ナノワイヤのレベルと、ナノワイヤの隣のレベルのそれぞれにおいて示される。この状態では、内部スペーサ１３は、内部スペーサにより直接埋め込まれるナノワイヤ部分を保護し、更に、ゲートトレンチ１２の外側と拡張部分１０の下に位置するナノワイヤの部分を保護する。また、スペーサ構造１３とスペーサ構造１３により埋め込まれたナノワイヤ部分の手段により、拡張部分１２は、ゲートの最終トレンチ１２＊から分離される。
【００３３】
ここで、ナノワイヤを薄くする工程が適用され、これにより、例えばその幅および／または膜厚のような寸法を低減し、角を丸くする。好適には、そのような薄くする工程は等角的である。薄くする工程は、ナノワイヤを、先端技術のものより薄くできる。薄くする工程の良好な制御が好ましい。好適なシリコンナノワイヤ２１を薄くする工程は、例えばＨＣｌ気相系エッチング工程または低圧のＨ２中でのベーキング工程でも良い。ＩＩＩ−Ｖナノワイヤ材料については、いわゆるデジタルエッチ、即ち、交互の酸化工程と酸化物に対して高い選択性を有する酸化物エッチ工程、を使用することができる。このエッチング工程は、例えば、シリコン酸化物を容易に、またはそれほど容易にはエッチングしないが、一方で、ナノワイヤ２１のシリコンは効果的にエッチングする。薄くする工程は、ナノワイヤを自立させ、即ち薄くする工程を行うと、ナノワイヤ２１は、ナノワイヤ材料の中でアンダーエッチされ、薄くなったナノ構造の下側／下部にボイド１２１が形成される。
【００３４】
好適な具体例では、ナノワイヤを薄くする工程の前または後に、ナノワイヤ構造の下の材料をアンダーエッチングする分離した工程が行われ、延びた、例えば酸化物層１のような下層の中に延びた、ボイド１２１を形成する。これは図１２に示される。図１３、１４は、更にゲートオールアラウンド構造（gate all-around architecture）として分類される金属ゲート層または層スタック１４、１５、１６を形成するプロセスを示す。例えば、第１層１４は、ゲート誘電体（例えばＨｆＯ２、Ａｌ２Ｏ３）層でも良い。第２層１５は、金属ゲート（例えばＴｉＮ、ＴｉＡｌ）層でも良い。第３層は、ゲートトレンチ埋め込み材料（例えばＷ、Ａｌ）でも良い。他の好適な材料系は、当業者に知られている。
【００３５】
ナノワイヤを薄くする工程が行われた場合、ナノワイヤ構造２１と内部スペーサ構造１３との間に、例えば開口部またはボイドのような空き空間１２２が形成される。これが、図１５、１６に記載される。もちろん、内部スペーサ構造１３は、ナノワイヤを薄くするプロセス中に、より少なく影響され、または影響されず、即ち実質的にエッチングされない。ナノワイヤ自身は、膜厚および／または幅が減少し、これにより、スペーサ構造１３との最初に埋められた界面から分離される。
【００３６】
スペーサ構造１３の膜厚を制御することと、ナノワイヤを薄くすることの長所は、最終ゲートトレンチと拡張部分１０との間に経路が形成され、例えば空き空間または開口部１２２として具体化されることである。
【００３７】
好適な具体例では、この方法は、更に、平行なナノワイヤの上または周囲に量子井戸層を選択成長する工程を含む。この選択成長は、好適には空き空間１２２の中にも延び、量子井戸層は最終的に拡張部分１０の材料と接触する。これにより、拡張領域が高移動度チャネルに接触し、これによりアクセス抵抗が減少するという長所を有する。量子井戸層の材料は、好適には、拡張部分１０の材料と類似または同一組成であり、例えばシリコンゲルマニウム層である。
【００３８】
好適な具体例では、スペーサ構造の膜厚、およびこれによりスペーサ形成プロセスおよびスペーサエッチバックプロセスは、経路を形成し、１またはそれ以上の量子井戸層で経路を埋め込むために、このように制御する必要がある。好適には、最終膜厚は、ナノワイヤを薄くする目標の半分より小さい。例えば、ナノワイヤ寸法、例えばその幅が１０ｎｍの場合、スペーサ目標膜厚は約その半分で約５ｎｍである。好適な具体例では、空き空間の直上のレベルでのスペーサ構造の膜厚が、平行なナノワイヤを薄くする間の、ナノワイヤの上部表面の（意識的な／予測された）膜厚減少より小さくなるように、予め決められる。
【００３９】
好適な具体例では、更に、例えばＨＦ系エッチ工程のようなアンダーカット工程が適用され、量子井戸層を形成した後に、ワイヤをアンダーカットして、ゲートオールアラウンドデバイスまたはオメガゲートデバイスを形成する。
【００４０】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に列挙された要素または工程に限定するものと解釈すべきではなく、他の要素や工程を排除しない。言及された長所、数字、工程、または組成の存在は、言及された通りに特定して解釈され、１またはそれ以上の他の長所、数字、工程、または組成、またはそれらのグループのその存在または追加を除外しないことが必要である。このように、「ＡおよびＢを含むデバイス（a device comprising A and B）」の表現の範囲は、成分ＡおよびＢのみを含むデバイスに限定すべきではなく、本開示に関してはむしろ、単にデバイスの列挙された成分がＡおよびＢであり、更に請求項は、それらの成分と等価なものを含むように解釈すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【外国語明細書】
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