(57)【要約】【課題】メモリストリングの寄生抵抗を低減できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、１層ずつ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体と、柱状部と、を備えている。前記柱状部は、前記積層体を貫通して前記積層体の積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられたメモリ膜と、を有する。前記柱状部は、第１の直径を有する第１の領域と、前記第１の直径より小さい第２の直径を有する第２の領域とを有し、前記積層方向に垂直な方向で前記第２の領域に隣接する領域の前記電極層間の距離は、前記積層方向に垂直な方向で前記第１の領域に隣接する領域の前記電極層間の距離よりも小さい。【選択図】図４
2015177013.tif 000002
【特許請求の範囲】
【請求項１】
１層ずつ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体と、
前記積層体を貫通して前記積層体の積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられたメモリ膜と、を有する柱状部と、
を備え、
前記柱状部は、第１の直径を有する第１の領域と、前記第１の直径より小さい第２の直径を有する第２の領域とを有し、
前記積層方向に垂直な方向で前記第２の領域に隣接する領域の前記電極層間の距離は、前記積層方向に垂直な方向で前記第１の領域に隣接する領域の前記電極層間の距離よりも小さい半導体記憶装置。
【請求項２】
前記柱状部は、上部と、前記上部よりも直径が小さい下部とを有する請求項１記載の半導体記憶装置。
【請求項３】
前記積層方向の中央部よりも下側の前記電極層間の距離は、前記中央部よりも上側の前記電極層間の距離よりも小さい請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数層の絶縁層において、前記積層方向に垂直な方向で前記第２の領域に隣接する絶縁層の前記積層方向の厚さは、前記積層方向に垂直な方向で前記第１の領域に隣接する絶縁層の前記積層方向の厚さよりも薄い請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記複数層の絶縁層における下層側の絶縁層の前記積層方向の厚さは、上層側の絶縁層の前記積層方向の厚さよりも薄い請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記下層側の１つの絶縁層の前記積層方向の厚さをｔｉ、その１つ上の絶縁層の前記積層方向の厚さをｔｉ＋１、前記上層側の１つの絶縁層の前記積層方向の厚さをｔｊ、その１つ上の絶縁層の前記積層方向の厚さをｔｊ＋１とすると、ｔｉ＋１−ｔｉ＞ｔｊ＋１−ｔｊである請求項５記載の半導体記憶装置。
【請求項７】
前記積層方向に垂直な方向で前記第２の領域に隣接する前記電極層の前記積層方向の厚さは、前記積層方向に垂直な方向で前記第１の領域に隣接する前記電極層の前記積層方向の厚さよりも薄い請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記チャネルボディは前記積層方向に延びる筒状に形成され、
前記積層方向の中央部よりも下側のチャネルボディの周方向長さは、前記中央部よりも上側のチャネルボディの周方向長さよりも短い請求項１〜７のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層を絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
電極層の積層方向に複数のメモリセルが直列接続されたメモリストリングにおいて、メモリセル間の層間絶縁膜に隣接する領域には、電極層のフリンジ電界によってチャネルが誘起される。メモリストリングが長くなればなるほど、メモリセル間の誘起チャネルの抵抗がメモリストリングの寄生抵抗に大きく寄与するようになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３４１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリストリングの寄生抵抗を低減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、１層ずつ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体と、柱状部と、を備えている。前記柱状部は、前記積層体を貫通して前記積層体の積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられたメモリ膜と、を有する。前記柱状部は、第１の直径を有する第１の領域と、前記第１の直径より小さい第２の直径を有する第２の領域とを有し、前記積層方向に垂直な方向で前記第２の領域に隣接する領域の前記電極層間の距離は、前記積層方向に垂直な方向で前記第１の領域に隣接する領域の前記電極層間の距離よりも小さい。
【図面の簡単な説明】
【０００７】
【図１】実施形態のメモリセルアレイの模式斜視図。
【図２】実施形態のメモリストリングの模式断面図。
【図３】実施形態のメモリセルの模式断面図。
【図４】実施形態のメモリストリングの模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１０】参照例のシミュレーション結果を示す模式図。
【図１１】第１実施形態のシミュレーション結果を示す模式図。
【図１２】第１実施形態のシミュレーション結果を示す模式図。
【図１３】第２実施形態のシミュレーション結果を示す模式図。
【図１４】第２実施形態のシミュレーション結果を示す模式図。
【図１５】第３実施形態のシミュレーション結果を示す模式図。
【図１６】第３実施形態のシミュレーション結果を示す模式図。
【図１７】第４実施形態のシミュレーション結果を示す模式図。
【図１８】第４実施形態のシミュレーション結果を示す模式図。
【図１９】第５実施形態のシミュレーション結果を示す模式図。
【図２０】参照例のシミュレーション結果を示す模式図。
【図２１】第６実施形態のメモリストリングの模式断面図。
【図２２】実施形態のメモリセルアレイの模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層、絶縁分離膜などの図示については省略している。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００１１】
メモリセルアレイ１は、複数のメモリストリング（ＮＡＮＤストリング）ＭＳを有する。図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹ−Ｚ面に平行な断面を表す。
【００１２】
メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１３】
また、後述するように、複数層の絶縁層４０は厚さが均一ではなく、厚さに変化がつけられている。絶縁層４０は１層ごとに厚さが異なる。あるいは、積層方向で隣り合う複数層の絶縁層４０単位で、段階的に絶縁層４０に厚さの変化がつけられている。
【００１４】
バックゲートＢＧは、基板１０上に絶縁層４５を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。絶縁層４０は、例えば酸化シリコンを主に含む。
【００１５】
１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
【００１６】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に層間絶縁層４３を介して設けられている。
【００１７】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
【００１８】
上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲートとしてのバックゲートＢＧは、最も厚い電極層ＷＬよりも厚い。
【００１９】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。
【００２０】
ソース側選択ゲートＳＧＳ上には、絶縁層４４を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層４４を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２１】
図３は、柱状部ＣＬの一部の拡大模式断面図である。
【００２２】
柱状部ＣＬは、後述する図９に示すＵ字状のメモリホールＭＨ内に形成される。メモリホールＭＨは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成される。
【００２３】
メモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２４】
メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。
【００２５】
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２６】
チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
【００２７】
ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。
【００２８】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２９】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）である。
【００３１】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜（ＳｉＯ２膜）である。
【００３２】
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
【００３３】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ放出されるのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００３４】
ブロック膜３３は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
【００３５】
または、キャップ膜３４は、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）、およびランタンアルミネート膜（ＬａＡｌＯ膜）などのhigh-k絶縁膜を用いてもよい。または、キャップ膜３４は、アルミニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、およびランタンアルミネート膜の少なくともいずれか１つと、シリコン窒化膜との積層膜であってもよい。
【００３６】
図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３７】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、基板１０上に積層された積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３８】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３９】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００４０】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００４１】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００４２】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４３】
次に、図５〜図９を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００４４】
図５に示すように、基板１０上に絶縁層４５を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。
【００４５】
バックゲートＢＧ上には、絶縁層４０と電極層ＷＬとがそれぞれ交互に複数積層される。絶縁層４０及び電極層ＷＬは、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。このときのガス流量や成膜時間などの制御により、絶縁層４０の厚さおよび電極層ＷＬの厚さを任意に制御することができる。
【００４６】
電極層ＷＬ及び絶縁層４０を含む積層体を形成した後、積層体にスリットを形成し、積層体をＹ方向に分離する。そのスリット内には、図６に示すように、絶縁分離膜４６が埋め込まれる。絶縁分離膜４６は、例えばシリコン窒化膜である。
【００４７】
絶縁分離膜４６を形成した後、最上層の電極層ＷＬ上に、図７に示すように、絶縁層４３を形成し、さらに絶縁層４３上に、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる上部選択ゲートＳＧが形成され、さらに上部選択ゲートＳＧ上に絶縁層４４が形成される。
【００４８】
次に、図８に示すように、上記積層体に複数のホール７１を形成する。ホール７１は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００４９】
ホール７１の下端は犠牲膜５５に達し、ホール７１のボトムに犠牲膜５５が露出する。１つの犠牲膜５５上には、一対のホール７１が形成される。
【００５０】
ホール７１を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。
【００５１】
犠牲膜５５の除去により、図９に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００５２】
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図３に示す各膜が順に形成される。
【００５３】
メモリホールＭＨ内に、メモリ膜３０、チャネルボディ２０、およびコア絶縁膜５０を形成した後、一対の柱状部ＣＬ間の上部選択ゲートＳＧは、図２に示すように、絶縁分離膜４７によってＹ方向に分離される。
【００５４】
その後、絶縁層４４上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００５５】
前述したように、電極層ＷＬ及び絶縁層４０を複数層積層した後に、各層に一括でホール７１を形成する（図８）。このとき、現状のプロセス技術では、積層体の上層から下層まで必ずしもホール径が等しくなるとは限らない。多くの場合、上層でホール径が大きく、下層でホール径が小さくなる傾向がある。
【００５６】
このようなホール径の不均一さは、メモリストリングの寄生抵抗の増大をもたらす。ここで、寄生抵抗とは、メモリストリングにおいてメモリセル以外の部分に存在する直列抵抗の合計のことを表す。
【００５７】
そこで、実施形態によれば、ホール径に応じて電極層間の距離を調整することで、寄生抵抗の低減を図るものである。ここで、電極層間の距離とは、絶縁層４０を挟んで積層方向で隣り合う電極層ＷＬ間の最小の距離を表す。積層方向で隣り合う電極層ＷＬ間に絶縁層４０のみが形成される場合には、電極層間の距離は絶縁層４０の積層方向の厚さに対応する。以下、説明の便宜上、電極層間の距離を、絶縁層４０の厚さと等価として説明する。
【００５８】
前述したようにメモリホールの一括加工により形成される３次元メモリセルのストリングでは、積層方向で隣接するメモリセルの間に高濃度不純物の拡散層が存在しない。そこで、積層方向で隣接するメモリセルの電極層ＷＬにパス電圧（Ｖpass）を印加し、それらのメモリセルの電極層ＷＬから漏れるフリンジ電界（図４において模式的に矢印ＦＥで表す）によって、メモリセル間領域のチャネルボディ２０にチャネル（反転層）を誘起する。この誘起トランジスタのチャネルを介してメモリセルが積層方向に直列接続される。図４において破線で囲む領域にフリンジ電界によってチャネルが誘起される。
【００５９】
フリンジ電界によって誘起されたチャネルの抵抗値Ｒparaは、次の式で表される。
【００６０】
【数１】
2015177013.tif 000003
【００６１】
ここで、Ｔinsは絶縁層４０の厚さ、ＤＭＨはその絶縁層４０の位置におけるメモリホールの直径、ＴMONOSはメモリ膜３０の膜厚、Ｑindはフリンジ電界が誘起するチャネル電荷の面密度、μは誘起チャネル（反転層）における電子の移動度を表している。
【００６２】
電極間領域（絶縁層領域）の誘起トランジスタのチャネル幅Ｗは、Ｗ＝２π（ＤＭＨ/２−ＴMONOS）、同トランジスタのチャネル長Ｌは、Ｌ＝Ｔinsである。
【００６３】
Ｒparaを決める要因には電荷密度Ｑindもあるが、ＱindはＤＭＨの対数程度の依存性を持っている量なので、Ｒparaに最も影響するのは、誘起トランジスタのチャネル幅Ｗとチャネル長Ｌである。
【００６４】
通常、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法などで堆積したメモリ膜３０は、積層体の積層方向でほぼ均一な膜厚を持つ。したがって、誘起トランジスタのチャネル幅Ｗ＝２π（ＤＭＨ/２−ＴMONOS）は、メモリ膜３０が厚いと、メモリホール径ＤＭＨが小さくなる領域（下層領域）で極端に小さくなってしまう。そのため、そのような状況下ではＷの低減に合わせてチャネル長Ｌ＝Ｔinsも小さくしないと、Ｒparaが増してしまう。
【００６５】
以上の考察から、ストリング全体としての寄生抵抗を抑制するためには、ホール径の小さな領域（下層）で誘起トランジスタのチャネル長Ｌを短くするのが有効である。逆に、ホール径の大きな領域（上層）ではチャネル幅Ｗが大きいため、チャネル長Ｌが多少変動してもＲparaに与える影響は小さい。
【００６６】
したがって、メモリセルを含む積層体における複数層の絶縁層４０の合計厚さが一定という条件の下で寄生抵抗を低減するためには、ホール径の大きい領域（上層）では絶縁層４０を厚くし、ホール径の小さい領域（下層）では絶縁層４０を薄くするように絶縁層４０の膜厚配分を行うのが望ましい。なお、絶縁層４０の合計厚さは、電極層ＷＬ間の絶縁耐圧を考慮すると極端に低減することはできない。一方で、絶縁層４０の合計厚さを一定に保てば平均的な絶縁耐圧を確保できるので、メモリセル構造の最適化においてこれを制約条件として用いるのは適切である。
【００６７】
また、絶縁層４０の合計膜厚を一定にしてストリングの高さ（積層体高さ）を既存構造よりも高くしないことは、メモリホール加工に負担をかけないことにもなる。
【００６８】
前述したように、メモリホールは、上層側でホール径が大きく、下層側でホール径が小さくなる傾向がある。したがって、メモリホール内に設けられる柱状部ＣＬは、図４に示すように、上部と、上部よりも直径が小さい下部とを有する形状に形成される。ここで、上部と基板１０との間の積層方向の距離は、下部と基板１０との間の積層方向の距離より大きい。
【００６９】
また、チャネルボディ２０の周方向長さは、メモリセルトランジスタや誘起トランジスタのチャネル幅Ｗに対応し、積層方向の中央部よりも下側のチャネルボディ２０の周方向長さ（チャネル幅Ｗ）は、積層方向の中央部よりも上側のチャネルボディ２０の周方向長さ（チャネル幅Ｗ）よりも短い。
【００７０】
例えば、図４に示す例においては、積層方向の中央部よりも下層側の絶縁層４０は上層側の絶縁層４０よりも薄く、柱状部ＣＬの下部に隣接する絶縁層４０の厚さは、柱状部ＣＬの上部に隣接する絶縁層４０の厚さよりも薄い。
【００７１】
ホール径（柱状部ＣＬの直径）が大きいと誘起トランジスタのチャネル幅Ｗが大きくなる。そのため、絶縁層４０を厚くしても（チャネル長Ｌが長くなっても）、上記誘起チャネルの抵抗値Ｒparaの増加量は顕著ではない。
【００７２】
また、柱状部ＣＬの直径が大きい領域では、柱状部ＣＬの直径が小さい領域に比べて、トンネル絶縁膜に電界がかかりにくく、データを書き込みにくい。したがって、柱状部ＣＬの直径が大きい領域では、柱状部ＣＬの直径が小さい領域に比べて、高い書き込み電圧（電極層ＷＬへの印加電圧）が求められる。したがって、上層側では高い書き込み電圧に対応する電極層ＷＬ間の耐圧確保の観点からも、下層側よりも絶縁層４０を厚くすることが望ましい。
【００７３】
一方、ホール径（柱状部ＣＬの直径）が小さいと誘起トランジスタのチャネル幅Ｗが小さくなる。そのため、絶縁層４０を薄くして（チャネル長Ｌを短くして）、Ｒparaを増加させないことが、メモリストリング全体の寄生抵抗低減に有効である。なお、柱状部ＣＬの直径が小さい領域では、柱状部ＣＬの直径が大きい領域に比べて、トンネル絶縁膜に電界がかかりやすく、データを書き込みやすい。したがって、柱状部ＣＬの直径が小さい領域では、柱状部ＣＬの直径が大きい領域に比べて、低い書き込み電圧（電極層ＷＬへの印加電圧）で所望の書き込みを達成できる。したがって、下層側では低い書き込み電圧に応じて上層側よりも絶縁層４０を薄くすることが可能となる。
【００７４】
実施形態では、フリンジ電界によって電極間領域に誘起されるチャネルのＷが上層側に比べて小さい下層側において、絶縁層４０の厚さを上層側に比べて薄くしている。すなわち、下層側の誘起チャネルのチャネル長Ｌを上層側に比べて短くしている。
【００７５】
これにより、フリンジ電界で誘起されるチャネルの抵抗の合計（メモリストリングの寄生抵抗）を低減することができる。
【００７６】
メモリストリングの寄生抵抗の低減は、閾値電圧のバックパターンノイズの低減をもたらす効果がある。ここで、バックパターンノイズというのは、ひとつのメモリストリング内で高い閾値電圧レベルの書き込み状態になったメモリセルトランジスタが増えるとメモリセルのチャネル電流が低減して閾値電圧シフトが生じることをいう。
【００７７】
前述した３次元構造の半導体記憶装置では、基板上積層体の積層方向（縦方向）にチャネルボディ２０を形成することから、拡散層のない多結晶または非晶質シリコンのチャネルボディ２０が使われ、大きなセル電流を望めない。そのため、同一ストリングにつながる他のメモリセルトランジスタを閾値電圧が一番大きなレベルになるまで書き上げていくと、、セル電流がセンスアンプのセンスレベル近くまで低下してしまう。これは、見かけ上の閾値電圧シフトをもたらす。この現象を避けるためには、メモリストリングの寄生抵抗を可能な限り減らし、セル電流のベース・レベルを高めておく必要がある。
【００７８】
以上のことから、実施形態によれば、メモリストリングの寄生抵抗低減により、セル電流のレベルを高め、バックパターンノイズに強いメモリセルを実現することができる。
【００７９】
以下、参照例と第１〜５実施形態について、フリンジ電界による誘起チャネルの抵抗をシミュレーションにより求めた結果について説明する。
【００８０】
（参照例）
図１０（ａ）は、参照例における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【００８１】
電極層ＷＬの積層数および絶縁層４０の積層数はそれぞれ８層である。最下層の電極層ＷＬの下に隣接する最下層の絶縁層４０に絶縁層Ｎｏ．１を対応させている。下から２層目の電極層ＷＬの下に隣接する下から２層目の絶縁層４０に絶縁層Ｎｏ．２を対応させている。以下、同様に、下から３、４、５、６、７、８層目の電極層ＷＬの下にそれぞれ隣接する下から３、４、５、６、７、８層目の絶縁層４０に、それぞれ絶縁層Ｎｏ．３、４、５、６、７、８を対応させている。これは、第１〜第５実施形態においても同じである。
【００８２】
参照例および第１〜第５実施形態において、８層の電極層ＷＬの厚さは均一である。
【００８３】
図１０（ｂ）は、参照例における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。ホール径は、柱状部ＣＬの直径に対応する。
【００８４】
ホール径は上層から下層に向けて徐々に小さくなっている。最上層の絶縁層４０の位置でホール径は最大（８０ｎｍ）であり、１層目の絶縁層４０の位置でホール径は最小（４５ｎｍ）である。これは、第１〜第４実施形態においても同じである。
【００８５】
また、メモリ膜３０の膜厚は１８ｎｍである。キャップ膜（Ｓｉ３Ｎ４膜）３４の膜厚は３ｎｍ、ブロック膜（ＳｉＯ２膜）３３の膜厚は６ｎｍ、電荷蓄積膜（Ｓｉ３Ｎ４膜）３２の膜厚は５ｎｍ、トンネル絶縁膜（ＳｉＯ２膜）３１の膜厚は４ｎｍ。これは、第１〜第５実施形態においても同じである。
なお、上記のメモリ膜３０の膜厚構成は一例に過ぎず、他の膜厚構成を用いても構わない。その場合、メモリストリングの寄生抵抗値は実施形態と異なるが、絶縁層４０の厚さの制御方法と寄生抵抗低減の発現との対応関係は変わらないはずである。
【００８６】
８層の絶縁層４０のトータルの厚さは２００ｎｍである。これは、第１〜第５実施形態においても同じである。
【００８７】
この参照例においては、８層の絶縁層４０の厚さは同じ一定値（２５ｎｍ）である。したがって、８層の絶縁層４０における厚さの最大値と最小値の差は０である。
【００８８】
この参照例におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．５６ＭΩであった。
【００８９】
（第１実施形態）
図１１（ａ）は、第１実施形態における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【００９０】
図１１（ｂ）は、第１実施形態における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【００９１】
図１２は、第１実施形態におけるホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）との関係を表すグラフである。
【００９２】
この第１実施形態では、８層の絶縁層４０の厚さが、ホール径の１次関数として線形に変化している。すなわち、８層目の絶縁層４０から１層目の絶縁層４０にかけて１層ごとに厚さが小さくなっている。
【００９３】
最も厚い８層目の絶縁層４０の厚さは３６．２ｎｍであり、最も薄い１層目の絶縁層４０の厚さは１３．８ｎｍである。絶縁層４０の厚さの最大値と最小値の差は２２．４ｎｍである。
【００９４】
この第１実施形態におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．２２ＭΩであり、参照例と比べて９．６％低減している。
【００９５】
（第２実施形態）
図１３（ａ）は、第２実施形態における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【００９６】
図１３（ｂ）は、第２実施形態における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【００９７】
図１４は、第２実施形態におけるホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）との関係を表すグラフである。
【００９８】
この第２実施形態では、８層の絶縁層４０のうち、上側４層の絶縁層４０の厚さを３５ｎｍ、下側４層の絶縁層４０の厚さを、上側４層の厚さよりも薄い１５ｎｍとした。絶縁層４０の厚さの最大値と最小値の差は２０ｎｍである。
【００９９】
この第２実施形態におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．１６ＭΩであり、参照例と比べて１１．２％低減している。
【０１００】
（第３実施形態）
図１５（ａ）は、第３実施形態における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【０１０１】
図１５（ｂ）は、第３実施形態における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【０１０２】
図１６は、第３実施形態におけるホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）との関係を表すグラフである。
【０１０３】
この第３実施形態では、８層の絶縁層４０のうち、上側６層の絶縁層４０の厚さを３０ｎｍ、下側２層の絶縁層４０の厚さを、上側６層の厚さよりも薄い１０ｎｍとした。絶縁層４０の厚さの最大値と最小値の差は２０ｎｍである。
【０１０４】
この第３実施形態におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．１９ＭΩであり、参照例と比べて１０．４％低減している。
【０１０５】
（第４実施形態）
図１７（ａ）は、第４実施形態における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【０１０６】
図１７（ｂ）は、第４実施形態における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【０１０７】
図１８（ａ）は、第４実施形態におけるホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）との関係を表すグラフである。
【０１０８】
図１８（ｂ）は、第４実施形態における絶縁層Ｎｏ．と、絶縁層４０の厚さ（ｎｍ）と、絶縁層４０の厚さの平均値からの偏差（ｎｍ）と、の関係を表すグラフである。
【０１０９】
この第４実施形態では、８層の絶縁層４０の厚さはホール径に対して区分線形的に変化している。すなわち、下側４層の絶縁層４０の厚さの変化率は、上側４層の絶縁層の厚さの変化率よりも大きい。
例えば、図４において下層側の任意の絶縁層４０の厚さをｔｉ、その１つ上の絶縁層４０の厚さをｔｉ＋１、上層側の任意の絶縁層４０の厚さをｔｊ、その１つ上の絶縁層４０の厚さをｔｊ＋１とすると、ｔｉ＋１−ｔｉ＞ｔｊ＋１−ｔｊとなっている。
【０１１０】
また、８層の絶縁層４０の平均厚さに対する偏差は、最下層（１層目）の絶縁層４０で最大となる。最上層（８層目）の絶縁層の、平均厚さからの偏差は最下層の絶縁層４０の偏差よりも小さい。
【０１１１】
すなわち、下部ほどホール径が小さくなる場合、下層ほどチャネル幅Ｗが小さくなり、チャネル電流が低減するので、これに応じて、下層になるほど絶縁層４０の厚さ（チャネル長Ｌ）の低減率を大きくしている。
【０１１２】
最も厚い８層目の絶縁層４０の厚さは３１．５ｎｍであり、最も薄い１層目の絶縁層４０の厚さは１４ｎｍである。絶縁層４０の厚さの最大値と最小値の差は１７．５ｎｍである。
【０１１３】
この第４実施形態におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．２７ＭΩであり、参照例と比べて８．１％低減している。
【０１１４】
（第５実施形態）
ホール径は、上部から下部に向かって徐々に小さくなるとは限らない。積層方向の途中でホール径が最大となる部分が生じるボーイング（bowing）形状、にメモリホール（柱状部ＣＬ）が形成されることもある。
【０１１５】
ボーイング形状のメモリホールにおいて、ホール径が最大の部分は積層方向の中央部よりも上側に形成されることが多い。この実施形態では、そのことを考慮して絶縁層厚さの制御を行っている。
【０１１６】
図２０は、メモリホールがボーイング形状に形成される第５実施形態に対する参照例における、絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【０１１７】
ホール径は、下から６層目（上から２層目）の絶縁層４０の位置で、最大（８０ｎｍ）となっている。これは、図１９（ａ）及び（ｂ）に表される第５実施形態においても同じである。
【０１１８】
図２０に示すボーイング形状の参照例において、８層の絶縁層４０のトータルの厚さは２００ｎｍであり、８層の絶縁層４０のそれぞれの厚さは同じ一定値（２５ｎｍ）である。
【０１１９】
この図２０に示す参照例におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．３４ＭΩであった。
【０１２０】
図１９（ａ）は、第５実施形態における絶縁層４０の積層方向の厚さ変化を示す模式図である。横軸は絶縁層４０の厚さを、縦軸は絶縁層４０のレイヤー番号（絶縁層Ｎｏ．）を表す。
【０１２１】
図１９（ｂ）は、第５実施形態における絶縁層Ｎｏ．と、ホール径（ｎｍ）と、絶縁層４０の厚さ（ｎｍ）と、フリンジ電界による誘起チャネルの抵抗（Ｍ ohm）と、の関係を表すグラフである。
【０１２２】
この第５実施形態では、８層の絶縁層４０の厚さが、ホール径の１次関数として線形に変化している。すなわち、８層目の絶縁層４０から１層目の絶縁層４０にかけて１層ごとに厚さが小さくなっている。
【０１２３】
最も厚い８層目の絶縁層４０の厚さは３２ｎｍであり、最も薄い１層目の絶縁層４０の厚さは１８ｎｍである。絶縁層４０の厚さの最大値と最小値の差は１４ｎｍである。
【０１２４】
この第５実施形態におけるメモリストリングの寄生抵抗（誘起トランジスタのチャネル抵抗の合計）は３．１５ＭΩであり、図２０に示す参照例と比べて５．７％低減している。
なお、もしボーイング形状のメモリホールにおいて、ホール径が最大の部分が積層方向の中央部よりも下側に形成される場合は、本実施形態とは逆に、８層目の絶縁層４０から１層目の絶縁層４０にかけて１層ごとに厚さが大きくなるように絶縁層４０の膜厚制御を行うのが望ましい。
【０１２５】
（第６実施形態）
図２１は、第６実施形態のメモリストリングの模式断面図である。
【０１２６】
以上説明した実施形態では、メモリホール径が積層方向に不均一な状況の下で絶縁層４０が形成された領域に誘起されるトランジスタのチャネル長（絶縁層４０の膜厚）を調整することを説明した。この考え方は、誘起トランジスタだけでなく、電極層ＷＬが形成された領域におけるメモリセルトランジスタに関しても同様に当てはまる。
【０１２７】
すなわち、図２１に示すように、積層方向の中央部よりも下層側の電極層ＷＬは上層側の電極層ＷＬよりも薄く、柱状部ＣＬの下部に隣接する電極層ＷＬの厚さは、柱状部ＣＬの上部に隣接する電極層ＷＬの厚さよりも薄い。
【０１２８】
ホール径（柱状部ＣＬの直径）が大きいとのメモリセルトランジスタのチャネル幅が大きくなる。そのため、電極層ＷＬを厚くしても（チャネル長が長くなっても）、チャネル抵抗の増加量は顕著ではない。
【０１２９】
一方、ホール径（柱状部ＣＬの直径）が小さいとメモリセルトランジスタのチャネル幅が小さくなる。そのため、電極層ＷＬを薄くして（チャネル長を短くして）、チャネル抵抗を増加させないことが、メモリストリング全体の抵抗低減に有効である。
【０１３０】
次に、図２２は、実施形態の半導体記憶装置の他の例のメモリセルアレイ２の模式斜視図である。なお、図２２においても図１と同様に、図を見易くするために、絶縁層などの図示については省略している。
【０１３１】
図２２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【０１３２】
基板１０上にソース層ＳＬが設けられている。ソース層ＳＬ上には、絶縁層を介してソース側選択ゲート（下部選択ゲート）ＳＧＳが設けられている。
【０１３３】
ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上には、複数の電極層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。
【０１３４】
最上層の電極層ＷＬ上には絶縁層が設けられ、その絶縁層上にはドレイン側選択ゲート（上部選択ゲート）ＳＧＤが設けられている。
【０１３５】
上記積層体には、Ｚ方向に延びた前述した柱状部ＣＬが設けられている。すなわち、柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、複数層の電極層ＷＬ、およびソース側選択ゲートＳＧＳを貫通している。柱状部ＣＬにおけるチャネルボディ２０の上端はビット線ＢＬに接続され、チャネルボディ２０の下端はソース線ＳＬに接続されている。
【０１３６】
図２２に示すメモリセルアレイ２においても、前述した実施形態と同様に、フリンジ電界によって電極間領域に誘起されるチャネルのチャネル幅Ｗが上層側に比べて小さい下層側において、絶縁層４０の厚さを上層側に比べて薄くしている。すなわち、下層側の誘起チャネルのチャネル長Ｌを上層側に比べて短くしている。これにより、フリンジ電界で誘起されるチャネルの抵抗の合計（メモリストリングの寄生抵抗）を低減することができる。
【０１３７】
以上説明した実施形態では円筒型のメモリセルを仮定しているが、現実にはメモリホールは真円ではなく、真円からずれた形（楕円等）になることが多い。その際には、メモリホール（柱状部ＣＬ）の直径はメモリホールの面積から見た実効的な直径として定義することができる。
【０１３８】
すなわち、各層におけるメモリホールの面積をＳ、メモリホールの実効的な直径をＲとすれば、面積Ｓに見合った実効径として、Ｓ＝π（Ｒ/２）２の関係式から、メモリホールの実効的な直径Ｒを得ることができる。メモリホールが真円からずれている場合も、このＲに基づいて、上記実施形態と同様にメモリストリングを構成することができる。
【０１３９】
また、これまでに説明した実施形態において、ストリングの上端側（上部選択ゲートと積層体との間）、もしくはストリングの下端側（下部選択ゲートと積層体との間）にも層間絶縁層があるので、それらのうちのいずれか１つも寄生抵抗の見積もりに組み入れてかまわない。この場合でも、参照例と比較した本実施形態の優位性を示すことができる。なお、ストリングを構成するメモリセルの数が多くなればなるほど、ストリングの上端側もしくは下端側の考慮の必要性は低くなる。
【０１４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４１】
１０…基板、２０…チャネルボディ、３０…メモリ膜、３１…トンネル絶縁膜、３２…電荷蓄積膜、３５…ブロック絶縁膜、４０…絶縁層、ＷＬ…電極層、ＣＬ…柱状部、ＭＳ…メモリストリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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