(57)【要約】【課題】  スイッチング電源の電力損失を低減する。【解決手段】  一つの実施形態によれば、スイッチング電源は、第１導電体と第２導電体を含む。第１導電体は、バックゲートがフローティングである第１トランジスタが載置される。第２導電体は、ソース端子が第１トランジスタのドレイン端子に電気的に接続され、バックゲートがソース端子に電気的に接続されたスイッチングトランジスタが載置される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
バックゲートがフローティングである第１トランジスタが載置された第１導電体と、
ソース端子が前記第１トランジスタのドレイン端子に電気的に接続され、バックゲートがソース端子に電気的に接続されたスイッチングトランジスタが載置された第２導電体と、
を具備することを特徴とするスイッチング電源。
【請求項２】
ダイオードが載置された第３導電体を含み、
前記ダイオードは、カソードが前記第３導電体に接続され、アノードが接地端子に電気的に接続され、
前記第１トランジスタは、ソース端子が第１ボンディングワイヤを介して前記第３導電体に接続され、ゲート端子が第２ボンディングワイヤを介して前記ダイオードのアノードに接続され、
前記第１トランジスタ及び前記ダイオードは、整流部を構成し、
前記スイッチングトランジスタは、ソース端子が第３ボンディングワイヤを介して前記第１トランジスタのドレイン端子に接続され、ソース端子が第４ボンディングワイヤを介して前記第２導電体に接続されてソースがバックゲートに接続され、ゲート端子に制御信号が入力され、ドレイン端子に入力電圧が入力され、
前記第１トランジスタのドレイン端子側から出力信号が出力される
ことを特徴とする請求項１に記載のスイッチング電源。
【請求項３】
前記スイッチングトランジスタは、第１ゲート端子及び第２ゲート端子が設けられ、前記第１ゲート端子に第１制御信号が入力され、前記第２ゲート端子に第２制御信号が入力される
ことを特徴とする請求項２に記載のスイッチング電源。
【請求項４】
前記第１トランジスタはノーマリオン型ＧａＮ  ＦＥＴであり、前記スイッチングトランジスタはノーマリオフ型ＧａＮ  ＦＥＴであることを特徴とする請求項１又は２に記載のスイッチング電源。
【請求項５】
前記第１トランジスタ及び前記スイッチングトランジスタは、基板が導電性単結晶シリコンから構成されることを特徴とする請求項１乃至４のいずれか1項に記載のスイッチング電源。
【請求項６】
バックゲートがフローティングである第１トランジスタが載置された第１導電体と、
ソース端子が前記第１トランジスタのドレイン端子に電気的に接続され、バックゲートがソース端子に電気的に接続された第１スイッチングトランジスタが載置された第２導電体と、
ソース端子が前記第１スイッチングトランジスタのドレイン端子に電気的に接続され、バックゲートがソース端子に電気的に接続された第２スイッチングトランジスタが載置された第３導電体と、
を具備することを特徴とするスイッチング電源。
【請求項７】
ダイオードが載置された第４導電体を含み、
前記ダイオードは、カソードが前記第４導電体に接続され、アノードが接地端子に電気的に接続され、
前記第１トランジスタは、ソース端子が第１ボンディングワイヤを介して前記第４導電体に接続され、ゲート端子が第２ボンディングワイヤを介して前記ダイオードのアノードに接続され、
前記第１トランジスタ及び前記ダイオードは、整流部を構成し、
前記第１スイッチングトランジスタは、ソース端子が第３ボンディングワイヤを介して前記第１トランジスタのドレイン端子に接続され、ソース端子が第４ボンディングワイヤを介して前記第２導電体に接続されてソースがバックゲートに接続され、ゲート端子に第１制御信号が入力され、
前記第２スイッチングトランジスタは、ソース端子が第５ボンディングワイヤを介して前記第１スイッチングトランジスタのドレイン端子に接続され、ソース端子が第６ボンディングワイヤを介して前記第３導電体に接続されてソースがバックゲートに接続され、ゲート端子に第２制御信号が入力され、
前記第１トランジスタのドレイン端子側から出力信号が出力される
ことを特徴とする請求項７に記載のスイッチング電源。
【請求項８】
前記第１トランジスタはノーマリオン型ＧａＮ  ＦＥＴであり、前記第１及び第２スイッチングトランジスタはノーマリオフ型又はノーマリオン型ＧａＮ  ＦＥＴである
ことを特徴とする請求項６又は７に記載のスイッチング電源。
【請求項９】
前記第１トランジスタ及び前記第１及び第２スイッチングトランジスタは、基板が導電性単結晶シリコンから構成されることを特徴とする請求項６乃至８のいずれか１項に記載のスイッチング電源。
【請求項１０】
前記ダイオードは、ＧａＮ  ＳＢＤ（ショットキーバリアダイオード）又はＳｉ  ＳＢＤであることを請求項１乃至９のいずれか１項に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチング電源に関する。
【背景技術】
【０００２】
スイッチング電源は、民生用機器及び産業用機器に多用されている。スイッチング電源を構成するスイッチングトランジスタには、シリコンパワーＭＯＳＦＥＴ(metal oxide semiconductor field effect transistor)やシリコンＩＧＢＴ(insulated gate bipolar transistor)が主に用いられてきたが、電力損失が大きいという問題点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１３２３１号公報
【特許文献２】特開２０１３−１９７５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、電力損失を低減することができるスイッチング電源を提供することにある。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、スイッチング電源は、第１導電体と第２導電体を含む。第１導電体は、バックゲートがフローティングである第１トランジスタが載置される。第２導電体は、ソース端子が第１トランジスタのドレイン端子に電気的に接続され、バックゲートがソース端子に電気的に接続されたスイッチングトランジスタが載置される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るスイッチング電源を示す概略断面図である。
【図２】第１の実施形態に係るスイッチング電源を示す概略回路図である。
【図３】（ａ）はＧａＮ  ＦＥＴを示す断面図であり、（ｂ）はＳＢＤを示す断面図である。
【図４】第１の実施形態に係るスイッチング電源を示す概略平面図である。
【図５】第２の実施形態に係るスイッチング電源を示す概略断面図である。
【図６】第２の実施形態に係るスイッチング電源を示す概略回路図である。
【図７】第３の実施形態に係るスイッチング電源を示す概略断面図である。
【図８】第３の実施形態に係るスイッチング電源を示す概略回路図である。
【発明を実施するための形態】
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。
【０００８】
（第１の実施形態）
まず、第１の実施形態に係るスイッチング電源について、図面を参照して説明する。図１はスイッチング電源を示す概略断面図である。図２はスイッチング電源を示す概略回路図である。本実施形態では、ハイサイド側のスイッチングトランジスタにＧａＮ  ＦＥＴを用い、ローサイド側にＧａＮ  ＦＥＴ及びＧａＮ  ＳＢＤから構成される整流部を用いてスイッチング電源の低損出化を図っている。
【０００９】
図１に示すように、スイッチング電源９０は、導電体１乃至３、ＳＢＤ（ショットキーバリアダイオード  Schottky barrier diode）１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３、ボンディングワイヤＢＷ１乃至ＢＷ８、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓを含む。スイッチング電源９０は、例えば、ＬＥＤ照明などの照明装置に適用される。
【００１０】
導電体１乃至３は、互いに離間配置される。ここで、導電体１乃至３は、例えばフレームのベッドとも呼称される。導電体１には、ＳＢＤ１１が載置される。導電体２には、ＧａＮ  ＦＥＴ１２が載置される。導電体３には、ＧａＮ  ＦＥＴ１３が載置される。導電体１乃至３は、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）メッキされた銅（Ｃｕ）、或いは銅合金等から構成される。本実施形態では、導電体２が第１導電体であり、導電体３が第２導電体であり、導電体１が第３導電体である。
【００１１】
ＳＢＤチップであるＳＢＤ１１は、カソードが導電体１に載置され、アノードが上面に配置される。ＧａＮ  ＦＥＴチップであるＧａＮ  ＦＥＴ１２は、バックゲートが導電体２に載置され、素子形成領域がある主面側が上面に配置される。ＧａＮ  ＦＥＴ１２は、ドレイン端子Ｐｄ１、ゲート端子Ｐｇ１、ソース端子Ｐｓ１が主面上に設けられる。ＧａＮ  ＦＥＴチップであるＧａＮ  ＦＥＴ１３は、バックゲートが導電体３に載置され、素子形成領域がある主面側が上面に配置される。ＧａＮ  ＦＥＴ１３は、ドレイン端子Ｐｄ２、ゲート端子Ｐｇ２、ソース端子Ｐｓ２が主面上に設けられる。
【００１２】
ＳＢＤ１１は、例えば、ＧａＮ  ＳＢＤである。ＧａＮ  ＦＥＴ１２及びＧａＮ  ＦＥＴ１３は、例えば、ＧａＮ  ＨＥＭＴ（high electron mobility transistor）（Ｒ）である。ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、及びＧａＮ  ＦＥＴ１３は、高耐圧素子である。
【００１３】
ＧａＮ  ＳＢＤは、シリコン  ＳＢＤと比較して低オン抵抗を維持しながら高耐圧化が可能である。ＧａＮ  ＨＥＭＴは、シリコンＭＯＳＦＥＴと比較してオン抵抗を改善し、高出力動作、高周波動作、高温動作が可能であり、スイッチング損出を大幅に低減することが可能である。
【００１４】
ボンディングワイヤＢＷ１は、一端が導電体１に接続され、他端がＧａＮ  ＦＥＴ１２のソース端子Ｐｓ１に接続される。ボンディングワイヤＢＷ２は、一端がＳＢＤ１１のアノードに接続され、他端がＧａＮ  ＦＥＴ１２のゲート端子Ｐｇ１に接続される。ボンディングワイヤＢＷ３は、一端がＧａＮ  ＦＥＴ１２のドレイン端子Ｐｄ１に接続され、他端がＧａＮ  ＦＥＴ１３のソース端子Ｐｓ２に接続される。ボンディングワイヤＢＷ４は、一端が導電体３に接続され、他端がＧａＮ  ＦＥＴ１３のソース端子Ｐｓ２に接続される。
【００１５】
ボンディングワイヤＢＷ５は、一端がＧａＮ  ＦＥＴ１３のドレイン端子Ｐｄ２に接続され、他端が入力電圧端子Ｐｖｉｎに接続される。ボンディングワイヤＢＷ６は、一端がＳＢＤ１１のアノードに接続され、他端が接地端子Ｐｖｓｓに接続される。ボンディングワイヤＢＷ７は、一端がＧａＮ  ＦＥＴ１３のゲート端子Ｐｇ２に接続され、他端が制御端子Ｐｓｓｇに接続され、制御信号ＳｓｇをＧａＮ  ＦＥＴ１３に伝送する。ボンディングワイヤＢＷ８は、一端がＧａＮ  ＦＥＴ１２のドレイン端子Ｐｄ１に接続され、他端が出力端子Ｐｏｕｔに接続される。
【００１６】
図２に示すように、スイッチング電源９０は、ハイサイド側にＧａＮ  ＦＥＴ１３が設けられ、ローサイド側に整流部４が設けられる。スイッチング電源９０は、制御信号Ｓｓｇを生成する制御部（図示せず）、インダクタＬ１、平滑化コンデンサＣ１を内部に設けていない。スイッチング電源９０は、負荷８０に電力を供給する。
【００１７】
ここで、インダクタＬ１は、一端が出力端子Ｐｏｕｔに接続され、他端が平滑化コンデンサＣ１の一端に接続される。平滑化コンデンサＣ１は、一端がインダクタＬ１の他端及び負荷８０（例えば、照明装置）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。負荷８０は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。インダクタＬ１及び平滑化コンデンサＣ１は、出力信号Ｓｏｕｔを安定化させる。
【００１８】
ＧａＮ  ＦＥＴ１３は、ノーマリオフ型のＧａＮ  ＨＥＭＴから構成されるスイッチングトランジスタである。ＧａＮ  ＦＥＴ１３は、ドレインに入力電圧端子Ｐｖｉｎを介して入力電圧Ｖｉｎが供給され、ゲートに制御端子Ｐｓｓｇを介して制御信号Ｓｓｇが入力され、ソースがノードＮ１及びバックゲートに接続される。この結果、ＧａＮ  ＦＥＴ１３は、バックゲートがソースと同電位に設定される。ＧａＮ  ＦＥＴ１３は、ソース側（ノードＮ１）から出力信号Ｓｏｕｔを出力する。
【００１９】
整流部４は、複合カソードがノードＮ１に接続され、複合アノードがノードＮ２及び接地端子Ｐｖｓｓに接続される。整流部４は、ＧａＮ  ＦＥＴ１２とＳＢＤ１１を含む。接地端子Ｐｖｓｓは、低電位側電源（接地電位）Ｖｓｓに設定される。整流部４は、ＳＢＤ１１とＧａＮ  ＦＥＴ１２から構成される複合ダイオードとも呼称される。
【００２０】
ＧａＮ  ＦＥＴ１２は、ノーマリオン型のＧａＮ  ＨＥＭＴから構成される第１トランジスタである。ＧａＮ  ＦＥＴ１２は、ドレインがノードＮ１に接続され、ゲートがノードＮ２及び接地端子Ｐｖｓｓに接続され、ソースがノードＮ２及び接地端子Ｐｖｓｓに接続される。ＧａＮ  ＦＥＴ１２は、ソースがバックゲートに接続されず、バックゲートがフローティングである。ＳＢＤ１１は、カソードがＧａＮ  ＦＥＴ１２のソースに接続され、アノードがノードＮ２、接地端子Ｐｖｓｓ、及びＧａＮ  ＦＥＴ１２のゲートに接続される。
【００２１】
ＧａＮ  ＦＥＴ１２では、バックゲートとソースの電位を同電位にしないように、ソース端子Ｐｓ１を導電体２に電気的に接続せずに、ソース端子Ｐｓ１を導電体１に電気的に接続している。ＧａＮ  ＦＥＴ１３では、バックゲートとソースの電位を同電位になるように、ソース端子Ｐｓ２を導電体３に電気的に接続している。
【００２２】
このため、ＧａＮ  ＦＥＴ１３を確実にノーマリオフ動作させることができる。
【００２３】
整流部４は、ＧａＮ  ＦＥＴ及びＧａＮ  ＳＢＤから構成されているので、シリコンデバイスの場合と比較して、寄生インダクタンス及び寄生抵抗を大幅に低減できる。
【００２４】
次に、ＧａＮ  ＨＥＭＴ及びＧａＮ  ＳＢＤについて図３を参照して説明する。図３（ａ）はＧａＮ  ＦＥＴを示す断面図である。図３（ｂ）はＧａＮ  ＳＢＤを示す断面図である。ここで、図３（ａ）に示すＧａＮ  ＨＥＭＴは、ノーマリオフ型のＧａＮ  ＦＥＴ１３に相当する。ノーマリオン型のＧａＮ  ＦＥＴ１２については、説明を省略する。
【００２５】
図３（ａ）に示すように、ＧａＮ  ＨＥＭＴは、高導電性のシリコン単結晶基板２１の第一主面上にバッファ層２２が設けられる。バッファ層２２の第一主面上にＧａＮ層２３が設けられる。バッファ層２２はシリコン層とＧａＮ層、ＡｌＧａＮ層の間で発生する格子歪を緩和するために設けられる。ＧａＮ層２３の第一主面上にＡｌＧａＮ層２４が設けられる。
【００２６】
ＧａＮ層２３のＡｌＧａＮ層２４側には、２次元電子ガス（“２ＤＥＧ”）が発生する。ＡｌＧａＮ層２４は、活性領域がリセスエッチングされる。ＡｌＧａＮ層２４の第一主面上にドレイン電極２５及びソース電極２６が設けられる。リセスされたＡｌＧａＮ層２４の第一主面上にゲート電極２７が設けられる。ゲート電極２７は、ソース電極２６側に位置をずらしている（ドレインオフセット構造）。ゲート電極２７とソース電極２６の間隔よりも、ゲート電極２７とドレイン電極２５の間隔を大きくしている。
【００２７】
ＡｌＧａＮ層２４、ドレイン電極２５、ソース電極２６、及びゲート電極２７上には、絶縁膜２８（例えば、シリコン窒化膜（ＳｉＮ膜））が設けられる。絶縁膜２８上には、絶縁膜４１が設けられる。絶縁膜４１上には、絶縁膜４１を介してソース電極２６及びゲート電極２７を覆うように、ドレイン電極２５側まで延在するフィールドプレート４２が設けられる。シリコン単結晶基板２１の第一主面と相対向する第二主面上（裏面）にバックゲート電極２９が設けられる。
【００２８】
ＧａＮ  ＦＥＴ１３は、ドレインオフセット構造、フィールドプレート４２などを用いることにより、例えば耐圧６００Ｖを実現できる。
【００２９】
図３（ｂ）に示すように、ＧａＮ  ＳＢＤは、高不純物濃度のＧａＮ  基板３１の第一主面上に低不純物濃度のＧａＮ層３２が設けられる。ＧａＮ層３２の第一主面上に開口部（図示せず）を有する絶縁膜３３が設けられる。ＧａＮ層３２及び絶縁膜３３上には、開口部を覆い、開口部の両端の絶縁膜３３上まで延在するアノード電極３４が設けられる（いわゆるフィールドフレート構造）。ＧａＮ  基板３１の第一主面と相対向する第二主面上（裏面）にカソード電極３５が設けられる。
【００３０】
次に、スイッチング電源の平面構造について、図４を参照して説明する。図４は、スイッチング電源を示す概略平面図である。ここでは、図１の説明と重複する部分の説明は省略する。
【００３１】
図４に示すように、導電体１乃至３、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３、及びボンディングワイヤＢＷ１乃至ＢＷ８は、封止されている。出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓは、インナーリード部が封止され、アウターリード部が露呈されている。ここで、ボンディングワイヤＢＷ５は、寄生インダクタンス成分を低減するために、長さを短縮化している。ボンディングワイヤＢＷ５の長さが長くなると、寄生インダクタンス成分が増加し、スイッチング動作時に発生するリップルが大きくなる。
【００３２】
上述したように、本実施形態のスイッチング電源では、導電体１乃至３、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３、ボンディングワイヤＢＷ１乃至ＢＷ８、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓが設けられる。ハイサイド側にはＧａＮ  ＦＥＴ１３が設けられ、ローサイド側にはＳＢＤ１１及びＧａＮ  ＦＥＴ１２から構成される整流部４が設けられる。ＳＢＤ１１は、ＧａＮ  ＳＢＤである。ＧａＮ  ＦＥＴ１２は、ノーマリオン型ＧａＮ  ＨＥＭＴであり、バックゲートがフローティングである。ＳＢＤ１１のカソードとＧａＮ  ＦＥＴ１２のバックゲートが同電位にならないように、導電体１にＳＢＤ１１を載置し、導電体２にＧａＮ  ＦＥＴ１２を載置している。ＧａＮ  ＦＥＴ１３は、ノーマリオフ型ＧａＮ  ＨＥＭＴであり、バックゲートがソースと同電位に設定される。同電位にすべきデバイスとそうではないデバイスの導電体を分けることで、ＧａＮ  ＦＥＴ１３を確実にノーマリオフ動作させることができる。整流部４は、シリコンデバイスを用いた整流部よりも寄生インダクタンス及び寄生抵抗を低減できる。ＧａＮ  ＦＥＴをスイッチングトランジスタに用いているので、シリコンデバイスを用いた場合に比較し、オン抵抗の低減、高スイッチング動作、高出力化が実現できる。
【００３３】
このため、シリコンデバイスを用いたスイッチング電源よりも電力損失を大幅に低減することができる。
【００３４】
なお、本実施形態では、ＧａＮ  ＳＢＤを用いているが、代わりにシリコン（Ｓｉ）  ＳＢＤを用いてもよい。
【００３５】
（第２の実施形態）
次に、第２の実施形態に係るスイッチング電源について図面を参照して説明する。図５はスイッチング電源を示す概略断面図である。図６はスイッチング電源を示す概略回路図である。本実施形態では、スイッチングトランジスタをデュアルゲート構造にしている。
【００３６】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図５に示すように、スイッチング電源９１は、導電体１乃至３、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３ａ、ボンディングワイヤＢＷ１乃至ＢＷ５、ボンディングワイヤＢＷ６、ボンディングワイヤＢＷ８、ボンディングワイヤＢＷ１１、ボンディングワイヤＢＷ１２、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ１、制御端子Ｐｓｓｇ２、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓを含む。スイッチング電源９１は、例えば、ＬＥＤ照明などの照明装置に適用される。
【００３８】
ＧａＮ  ＦＥＴチップであるＧａＮ  ＦＥＴ１３ａは、バックゲートが導電体３に載置され、素子形成領域がある主面側が上面に配置される。ＧａＮ  ＦＥＴ１３ａは、ドレイン端子Ｐｄ２、ゲート端子Ｐｇ２１、ゲート端子Ｐｇ２２、ソース端子Ｐｓ２が主面上に設けられる。ＧａＮ  ＦＥＴ１３ａは、例えば、高耐圧ＧａＮ  ＨＥＭＴである。ＧａＮ  ＦＥＴ１３ａは、ゲート電極部分が異なるがそれ以外の構造は第１の実施形態のＧａＮ  ＦＥＴ１３（図３（ａ）参照）と同様である。本実施形態では、導電体２が第１導電体であり、導電体３ａが第２導電体であり、導電体１が第３導電体である。
【００３９】
ボンディングワイヤＢＷ１１は、一端がＧａＮ  ＦＥＴ１３ａのゲート端子Ｐｇ２１に接続され、他端が制御端子Ｐｓｓｇ１に接続され、制御信号Ｓｓｇ１をＧａＮ  ＦＥＴ１３ａに伝送する。ボンディングワイヤＢＷ１２は、一端がＧａＮ  ＦＥＴ１３ａのゲート端子Ｐｇ２２に接続され、他端が制御端子Ｐｓｓｇ２に接続され、制御信号Ｓｓｇ２をＧａＮ  ＦＥＴ１３ａに伝送する。
【００４０】
図６に示すように、スイッチング電源９１は、ハイサイド側にＧａＮ  ＦＥＴ１３ａが設けられ、ローサイド側に整流部４が設けられる。スイッチング電源９１は、制御信号Ｓｓｇ１及び制御信号Ｓｓｇ２を生成する制御部（図示せず）、インダクタＬ１、平滑化コンデンサＣ１を内部に設けていない。スイッチング電源９１は、負荷８０に電力を供給する。
【００４１】
ＧａＮ  ＦＥＴ１３ａは、ノーマリオフ型のＧａＮ  ＨＥＭＴから構成されるデュアルゲートスイッチングトランジスタである。ＧａＮ  ＦＥＴ１３ａは、ドレインに入力電圧端子Ｐｖｉｎを介して入力電圧Ｖｉｎが供給され、第１ゲートに制御端子Ｐｓｓｇ１を介して制御信号Ｓｓｇ１が入力され、第２ゲートに制御端子Ｐｓｓｇ２を介して制御信号Ｓｓｇ２が入力され、ソースがノードＮ１及びバックゲートに接続される。この結果、ＧａＮ  ＦＥＴ１３ａは、バックゲートがソースと同電位に設定される。ＧａＮ  ＦＥＴ１３ａは、ソース側（ノードＮ１）から出力信号Ｓｏｕｔを出力する。デュアルゲート構造のＧａＮ  ＦＥＴ１３ａは、第１の実施形態のシングルゲート構造のＧａＮ  ＦＥＴ１３と比較し、利得を大きくすることができる。また、ＧａＮ  ＦＥＴ１３ａをノーマリオン型のＧａＮ  ＨＥＭＴにしても、ゲート電圧が印可されない状態でのリーク電流の発生を低減することができる。
【００４２】
上述したように、本実施形態のスイッチング電源では、導電体１乃至３、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３ａ、ボンディングワイヤＢＷ１乃至ＢＷ５、ボンディングワイヤＢＷ６、ボンディングワイヤＢＷ８、ボンディングワイヤＢＷ１１、ボンディングワイヤＢＷ１２、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ１、制御端子Ｐｓｓｇ２、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓが設けられる。ハイサイド側にはＧａＮ  ＦＥＴ１３ａが設けられ、ローサイド側には整流部４が設けられる。ＧａＮ  ＦＥＴ１３ａは、デュアルゲート構造のノーマリオフ型ＧａＮ  ＨＥＭＴであり、バックゲートがソースと同電位に設定される。このため、第１の実施形態と同様な効果を有する。
【００４３】
（第３の実施形態）
次に、第３の実施形態に係るスイッチング電源について図面を参照して説明する。図６はスイッチング電源を示す概略断面図である。図７はスイッチング電源を示す概略回路図である。本実施形態では、スイッチングトランジスタをカスコード接続された２つのトランジスタ構成にしている。
【００４４】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図７に示すように、スイッチング電源９２は、導電体１乃至４、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３、ＧａＮ  ＦＥＴ１４、ボンディングワイヤＢＷ１乃至ＢＷ４、ボンディングワイヤＢＷ６乃至ＢＷ８、ボンディングワイヤＢＷ２１乃至ＢＷ２４、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ、制御端子ＰｓｓｇＢ、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓを含む。スイッチング電源９２は、例えば、ＬＥＤ照明などの照明装置に適用される。
【００４６】
導電体１乃至４は、互いに離間配置される。導電体４には、ＧａＮ  ＦＥＴ１４が載置される。導電体４は、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）メッキされた銅（Ｃｕ）、或いは銅合金等から構成される。
【００４７】
ＧａＮ  ＦＥＴチップであるＧａＮ  ＦＥＴ１４は、バックゲートが導電体４に載置され、素子形成領域がある主面側が上面に配置される。ＧａＮ  ＦＥＴ１４は、ドレイン端子Ｐｄ３、ゲート端子Ｐｇ３、ソース端子Ｐｓ３が主面上に設けられる。ＧａＮ  ＦＥＴ１４は、例えば、高耐圧ＧａＮ  ＨＥＭＴである。ＧａＮ  ＦＥＴ１４は、第１の実施形態のＧａＮ  ＦＥＴ１３と同様な構造を有する。本実施形態では、導電体２が第１導電体であり、導電体３が第２導電体であり、導電体４が第３導電体であり、導電体１が第４導電体である。
【００４８】
ボンディングワイヤＢＷ２１は、一端が導電体４に接続され、他端がＧａＮ  ＦＥＴ１４のソース端子Ｐｓ３に接続される。ボンディングワイヤＢＷ２２は、一端がＧａＮ  ＦＥＴ１３のドレイン端子Ｐｄ２に接続され、他端がＧａＮ  ＦＥＴ１４のソース端子Ｐｓ３に接続される。ボンディングワイヤＢＷ２３は、一端がＧａＮ  ＦＥＴ１４のドレイン端子Ｐｄ３に接続され、他端が入力電圧端子Ｐｖｉｎに接続される。ボンディングワイヤＢＷ２４は、一端がＧａＮ  ＦＥＴ１４のゲート端子Ｐｇ３に接続され、他端が制御端子ＰｓｓｇＢに接続され、制御信号ＳｓｇＢをＧａＮ  ＦＥＴ１４に伝送する。導電体４は、例えばフレームのベッドとも呼称される。
【００４９】
図８に示すように、スイッチング電源９２は、ハイサイド側にＧａＮ  ＦＥＴ１３及びＧａＮ  ＦＥＴ１４が設けられ、ローサイド側に整流部４が設けられる。スイッチング電源９２は、制御信号Ｓｓｇ及び制御信号ＳｓｇＢを生成する制御部（図示せず）、インダクタＬ１、平滑化コンデンサＣ１を内部に設けていない。ＧａＮ  ＦＥＴ１４及びＧａＮ  ＦＥＴ１３は、入力電圧端子ＰｖｉｎとノードＮ１の間に直列接続される（カスコード接続）。スイッチング電源９２は、負荷８０に電力を供給する。
【００５０】
ＧａＮ  ＦＥＴ１４は、ノーマリオフ型のＧａＮ  ＨＥＭＴから構成されるスイッチングトランジスタである。ＧａＮ  ＦＥＴ１４は、ドレインに入力電圧端子Ｐｖｉｎを介して入力電圧Ｖｉｎが供給され、ゲートに制御端子ＰｓｓｇＢを介して制御信号Ｓｓｇが入力され、ソースがノードＮ３及びバックゲートに接続される。この結果、ＧａＮ  ＦＥＴ１４は、バックゲートがソースと同電位に設定される。ＧａＮ  ＦＥＴ１３は、ドレインがノード３に接続される。
【００５１】
ここでは、ＧａＮ  ＦＥＴ１３及びＧａＮ  ＦＥＴ１４をノーマリオフ型のＧａＮ  ＨＥＭＴにしているが、カスコード接続されているのでノーマリオン型のＧａＮ  ＨＥＭＴにしてもよい。この場合、ゲート電圧が印可されない状態でのリーク電流の発生を低減することができる。
【００５２】
上述したように、本実施形態のスイッチング電源では、導電体１乃至４、ＳＢＤ１１、ＧａＮ  ＦＥＴ１２、ＧａＮ  ＦＥＴ１３、ＧａＮ  ＦＥＴ１４、ボンディングワイヤＢＷ１乃至ＢＷ４、ボンディングワイヤＢＷ６乃至ＢＷ８、ボンディングワイヤＢＷ２１乃至ＢＷ２４、出力端子Ｐｏｕｔ、制御端子Ｐｓｓｇ、制御端子ＰｓｓｇＢ、入力電圧端子Ｐｖｉｎ、及び接地端子Ｐｖｓｓが設けられる。ハイサイド側にはＧａＮ  ＦＥＴ１３及びＧａＮ  ＦＥＴ１４が設けられ、ローサイド側には整流部４が設けられる。ＧａＮ  ＦＥＴ１３及びＧａＮ  ＦＥＴ１４は、ノーマリオフ型ＧａＮ  ＨＥＭＴであり、バックゲートがソースと同電位に設定される。このため、第１の実施形態と同様な効果を有する。
【００５３】
なお、実施形態のスイッチング電源は、照明装置に適用したが必ずしもこれに限定されるものではない。シリコンデバイスでは実現できない高周波で且つ高出力を要する民生用、産業用の各種機器などに適用することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１〜４、３ａ  導電体
４  整流部
１１  ＳＢＤ
１２〜１４、１３ａ  ＧａＮ  ＦＥＴ
２１  シリコン単結晶基板
２２  バッファ層
２３、３２  ＧａＮ層
２４  ＡｌＧａＮ層
２５  ドレイン電極
２６  ソース電極
２７  ゲート電極
２８、３３、４１  絶縁膜
３４  アソード電極
３５  カノード電極
４２  フィールドプレート
８０  負荷
９０〜９２  スイッチング電源
ＢＷ１〜ＢＷ８、ＢＷ１１、ＢＷ１２、ＢＷ２１〜ＢＷ２４  ボンディングワイヤ
Ｃ１  平滑化コンデンサ
Ｌ１  インダクタ
Ｎ１〜Ｎ３  ノード
Ｐｄ１〜Ｐｄ３  ドレイン端子
Ｐｇ１〜Ｐｇ３、Ｐｇ２１、Ｐｇ２２  ゲート端子
Ｐｏｕｔ  出力端子
Ｐｓ１〜Ｐｓ３  ソース端子
Ｐｓｓｇ、Ｐｓｓｇ１、Ｐｓｓｇ２、ＰｓｓｇＢ  制御端子
Ｐｖｉｎ  入力電圧端子
Ｐｖｓｓ  接地端子
Ｓｓｇ、Ｓｓｇ１、ｓｓｇ２、ＳｓｇＢ  制御信号
Ｖｉｎ  入力電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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