(57)【要約】【課題】ゲート電極をメモリ素子と周辺回路のトランジスタとで極力最適な構造にすることができる不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１絶縁膜を介して第１高さの第１ゲート電極を備えるメモリ素子と、前記半導体基板上に第２絶縁膜を介して第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、前記メモリ素子の第１ゲート電極と前記周辺素子の第２ゲート電極との間でゲート材料の積層構成が異なり、前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１絶縁膜を介して第１高さの第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２絶縁膜を介して第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、
前記メモリ素子の第１ゲート電極と前記周辺素子の第２ゲート電極との間でゲート材料の積層構成が異なり、前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記周辺素子の第２ゲート電極は、前記ゲート材料が、ポリシリコン膜、シリサイド層、バリアメタル膜、及び金属膜による積層構成であり、
前記メモリ素子の第１ゲート電極は、前記ゲート材料が、ポリシリコン膜、バリアメタル膜、及び金属膜による積層構成であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に第１高さの第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、
前記メモリ素子の第１ゲート電極は、前記半導体基板上に第１絶縁膜を介して、第１電極膜、第１電極間絶縁膜、及び、第１電極構造、を積層して構成された第１積層構造を備え、
前記周辺素子の第２ゲート電極は、前記半導体基板上に第２絶縁膜を介して、第２電極膜、第２電極間絶縁膜、及び、前記第２電極間絶縁膜を貫通して前記第２電極膜内に至るように形成された開口内を埋めるように構成されると共に前記第２電極間絶縁膜上に積層された第２電極構造、を備えた第２積層構造を備え、
前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なるように構成されると共に、前記第１電極間絶縁膜の直上の第１電極構造が、前記第２電極間絶縁膜の直上の第２電極構造と異なる構成とされていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記メモリ素子の第１ゲート電極の第１電極構造は、ポリシリコン膜、バリアメタル膜、及び、金属膜を含むことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板上に第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２ゲート電極を備える周辺素子と、を備え、
前記メモリ素子の第１ゲート電極は、前記半導体基板上に第１絶縁膜を介して、電荷蓄積層、第１電極間絶縁膜、及び、制御電極、を積層して構成された第１積層構造を備え、
前記周辺素子の第２ゲート電極は、前記半導体基板上に第２絶縁膜を介して、第１電極膜、第２電極間絶縁膜、第２電極膜、前記第２電極膜及び前記第２電極間絶縁膜を貫通して前記第１電極膜内に至るように形成された開口内を埋めるように構成された第３電極膜、及び、前記第２電極膜上及び第３電極膜上に形成されたバリアメタル膜及び金属膜、を備えた第２積層構造を備え、
前記第３電極膜の上部のみにシリサイド層を備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としては、例えば浮遊電極又はトラップ層などの電荷蓄積層内に電荷を蓄積することで情報を不揮発的に記憶するフラッシュメモリ装置等が開発されている。不揮発性半導体記憶装置は、例えば、情報を不揮発的に記憶するメモリ素子と、メモリ素子以外の素子となる周辺素子と、を備える。周辺素子は、例えばメモリ素子を選択するための選択トランジスタ、および、メモリ素子を駆動するための周辺回路を構成するトランジスタなどがある。
【０００３】
書込／消去処理の高速化を実現するためゲート電極の抵抗低減化が要求されている。メモリ素子と周辺回路のトランジスタとは製造上の理由から同時に形成することが多い。しかし、各素子のゲート電極は、メモリ素子と周辺回路のトランジスタとで最適な構造が互いに異なる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１９７４１７号公報
【特許文献２】特開２０１３−１５７４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極をメモリ素子と周辺回路のトランジスタとで極力適する構造にできるようにした不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の一態様は、半導体基板と、前記半導体基板上に第１絶縁膜を介して第１高さの第１ゲート電極を備えるメモリ素子と、前記半導体基板上に第２絶縁膜を介して第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、前記メモリ素子の第１ゲート電極と前記周辺素子の第２ゲート電極との間でゲート材料の積層構成が異なり、前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なる、という構成を備える。
【０００７】
実施形態の一態様は、半導体基板と、前記半導体基板上に第１高さの第１ゲート電極を備えるメモリ素子と、前記半導体基板上に第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、前記メモリ素子の第１ゲート電極は、前記半導体基板上に第１絶縁膜を介して、第１電極膜、第１電極間絶縁膜、及び、第１電極構造、を積層して構成された第１積層構造を備え、前記周辺素子の第２ゲート電極は、前記半導体基板上に第２絶縁膜を介して、第２電極膜、第２電極間絶縁膜、及び、前記第２電極間絶縁膜を貫通して前記第２電極膜内に至るように形成された開口内を埋めるように構成されると共に前記第２電極間絶縁膜上に積層された第２電極構造、を備えた第２積層構造を備え、前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なるように構成されると共に、前記第１電極間絶縁膜の直上の第１電極構造が、前記第２電極間絶縁膜の直上の第２電極構造と異なる構成とされている、という構成を備える。
【図面の簡単な説明】
【０００８】
【図１】全実施形態において電気的構成の一例を概略的に示す回路図の一例である。
【図２】（ａ）は全実施形態においてメモリセル領域の構造の一例を模式的に示す平面図の一例であり、（ｂ）、（ｃ）は全実施形態において周辺回路領域の周辺トランジスタの構造の一例を模式的に示す平面図の一例である（その１〜その２）。
【図３】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。
【図４】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１）。
【図５】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その２）。
【図６】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その３）。
【図７】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その４）。
【図８】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その５）。
【図９】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その６）。
【図１０】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その７）。
【図１１】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その８）。
【図１２】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その９）。
【図１３】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１０）。
【図１４】（ａ）は第１実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１１）。
【図１５】（ａ）は第２実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例であり、（ｂ）は第２実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。
【図１６Ａ】第３実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例である。
【図１６Ｂ】第３実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。
【図１６Ｃ】第３実施形態の変形例において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例である。
【図１６Ｄ】第３実施形態の変形例において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。
【図１７】（ａ）は第３実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第３実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１）。
【図１８】（ａ）は第３実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第３実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その２）。
【図１９】（ａ）は第４実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例であり、（ｂ）は第４実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。
【図２０】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿って模式的に示す縦断側面図の一例である。
【図２１】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１）。
【図２２】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その２）。
【図２３】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その３）。
【図２４】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その４）。
【図２５】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その５）。
【図２６】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その６）。
【図２７】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その７）。
【図２８】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その８）。
【図２９】第５実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その９）。
【図３０】第６実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その１）。
【図３１】第６実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その２）。
【図３２】第６実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である（その３）。
【図３３】（ａ）は第６実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第６実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿って模式的に示す縦断側面図の一例である。
【図３４】第７実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である。
【図３５】第７実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である。
【図３６】第７実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例である。
【図３７】（ａ）は第７実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿った一製造段階について模式的に示す縦断側面図の一例であり、（ｂ）は第７実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線に沿って模式的に示す縦断側面図の一例である。
【図３８】第８実施形態において図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例である。
【発明を実施するための形態】
【０００９】
以下、幾つかの実施形態について、不揮発性半導体記憶装置としてのＮＡＮＤ型のフラッシュメモリ装置に適用して図面を参照しながら説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用することがある。この座標系においては、半導体基板２の表面（主平面）に対して平行な方向であって相互に交差する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方向に交差する方向をＺ方向とする。
【００１０】
（第１実施形態）
以下、図１〜図１４は第１実施形態を示す。図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルＭＴをマトリクス状に配設したメモリセルアレイＡｒをメモリセル領域Ｍに備えると共に、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを周辺回路領域Ｐ内に備える。
【００１１】
メモリセル領域Ｍ内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択トランジスタＳＴＤと、ソース線ＳＬ側に接続された選択トランジスタＳＴＳと、これら２個の選択トランジスタＳＴＤ−ＳＴＳ間に例えば６４（＝ｍ）個のメモリ素子となるメモリセルＭＴ（メモリ素子相当）が直列接続されたものである。１つのブロックは、セルユニットＵＣをＸ方向（行方向：図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックをＹ方向（列方向）に複数配列して構成される。尚、説明を簡略化するため図１には１つのブロックを示している。
【００１２】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路(booster circuit)ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
【００１３】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、ブロックの選択信号が与えられると外部から供給されている駆動電圧を昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに所定電圧を供給する。転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、転送ゲートトランジスタＷＴＧＳ、ワード線転送ゲートトランジスタＷＴなどを備えている。転送トランジスタ部ＷＴＢは各ブロックに対応して設けられる。
【００１４】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に設けられるワード線ＷＬにそれぞれ接続されている。
【００１５】
Ｘ方向に配列された複数のセルユニットＵＣにおいては、それぞれの選択トランジスタＳＴＤのゲート電極ＳＧＤ（図２（ａ）参照）は選択ゲート線ＳＧＬＤによって電気的に接続されている。また、それぞれの選択トランジスタＳＴＳのゲート電極ＳＧＳ（図２（ａ）参照）は選択ゲート線ＳＧＬＳによって電気的に接続されている。選択トランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。Ｘ方向に配列された複数のセルユニットＵＣのメモリセルＭＴは、それぞれゲート電極ＭＧ（図２（ａ）参照）がワード線ＷＬによって電気的に接続されている。
【００１６】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、これらのゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００１７】
図２（ａ）は、メモリセル領域Ｍの一部のレイアウトパターンの一例である。図２（ａ）に示すように、半導体基板（例えばｐ型の単結晶シリコン基板）２のメモリセル領域Ｍには、トレンチ内に素子分離膜（図３（ｂ）の参照符号１３参照）を埋め込んで構成されたＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２（ａ）中のＹ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２（ａ）中のＸ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２（ａ）中のＹ方向に沿って延伸して形成されることになり、半導体基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
【００１８】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中のＸ方向）に沿って延伸形成される。ワード線ＷＬは、図２（ａ）中のＹ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａの上にはメモリセルＭＴのゲート電極ＭＧが形成される。
【００１９】
Ｙ方向に隣接した一群のメモリセルＭＴはＮＡＮＤストリングとなる。選択トランジスタＳＴＤ、ＳＴＳは、ＮＡＮＤストリングの両端のメモリセルＭＴのＹ方向両外側に隣接してそれぞれ設けられる。選択トランジスタＳＴＤはＸ方向に複数並設されており、複数の選択トランジスタＳＴＤのゲート電極ＳＧＤは選択ゲート線ＳＧＬＤを通じて電気的に接続される。なお、選択ゲート線ＳＧＬＤと交差する素子領域Ｓａの上に選択トランジスタＳＴＤのゲート電極ＳＧＤが形成される。
【００２０】
図２（ｂ）および図２（ｃ）は、周辺回路領域Ｐの周辺素子として、トランジスタＴｒｐ１及びＴｒｐ２のレイアウトの一例をそれぞれ示している。これらのトランジスタＴｒｐ１、Ｔｒｐ２の構造はほぼ同一であるため、図２（ｂ）のトランジスタＴｒｐ１の平面レイアウト説明のみ行い、トランジスタＴｒｐ２のレイアウト説明は特徴的に異なる部分のみ説明する。
【００２１】
半導体基板２には、矩形状の素子領域Ｓａａを残すように素子分離領域Ｓｂｂが形成される。周辺回路領域Ｐに形成されるトランジスタＴｒｐ１は、この矩形状の素子領域Ｓａａに設けられる。素子領域Ｓａａには、これを横切るように孤立したゲート電極ＰＧ１が形成され、その両側の半導体基板２に不純物を拡散して形成された拡散領域（符号なし）が設けられる。ゲート電極ＰＧ１の上にゲートコンタクトＣＰ１が設けられる。ゲートコンタクトＣＰ１はゲート電極ＰＧ１の上面上に接触するが、この接触領域は平面的には素子分離領域Ｓｂｂ直上の領域となる。
【００２２】
同様に、図２（ｃ）に示すようにトランジスタＴｒｐ２の素子領域Ｓａａを横切るように孤立したゲート電極ＰＧ２が形成されている。このゲート電極ＰＧ２の上にはゲートコンタクトＣＰ２が設けられる。ゲートコンタクトＣＰ２はゲート電極ＰＧ２の上面上に接触するが、この接触領域は平面的には素子分離領域Ｓｂｂ直上の領域となる。
【００２３】
図３（ａ）および図３（ｂ）は、メモリセル領域および周辺回路領域内の素子の断面構造の一例を模式的に示している。図３（ａ）は、図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿って模式的に示す縦断側面図の一例である。図３（ｂ）は、図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿って模式的に示す縦断側面図の一例である。このうち、図３（ａ）及び図３（ｂ）の３Ａａ−３Ａａ線、３Ｂａ−３Ｂａ線に沿う部分は、メモリセル領域Ｍ内のメモリセルＭＴ及び選択トランジスタＳＴＳの断面構造を模式的に示している。
【００２４】
図３（ａ）の３Ａｂ−３Ａｂ線、及び、図３（ｂ）の３Ｂｂ−３Ｂｂ線に沿う部分は、周辺回路領域ＰのトランジスタＴｒｐ１の断面構造を模式的に示している。図３（ａ）の３Ａｃ−３Ａｃ線、及び、図３（ｂ）の３Ｂｃ−３Ｂｃ線に沿う部分は、周辺回路領域ＰのトランジスタＴｒｐ２の断面構造を模式的に示している。なお、これら図３（ａ）および図３（ｂ）では、メモリセルＭＴ、選択トランジスタＳＴＤおよびトランジスタＴｒｐ１並びにＴｒｐ２の各ゲート電極の加工後の状態を示している。
【００２５】
図３（ａ）に示すように、半導体基板２の上面上にはゲート絶縁膜３が形成される。このゲート絶縁膜３は例えばシリコン酸化膜などによるものである。ゲート絶縁膜３の上面上には、メモリセルＭＴのゲート電極ＭＧおよび選択トランジスタＳＴＤのゲート電極ＳＧＤが形成されている。
【００２６】
ゲート絶縁膜３の上面上には、メモリセルＭＴのゲート電極ＭＧが所定間隔で形成され、メモリセルＭＴのゲート電極ＭＧおよび選択トランジスタＳＴＳのゲート電極ＳＧＳが所定間隔で形成されている。メモリセルＭＴは、ゲート電極ＭＧとその両側の半導体基板２に形成されたソース／ドレイン領域２ａとを含む構成である。メモリセルＭＴは、Ｙ方向（図２（ａ）参照）に複数隣接して形成される。
【００２７】
これらメモリセルＭＴの端部に隣接して選択トランジスタＳＴＳが形成される。図示の選択トランジスタＳＴＳのゲート電極ＳＧＳは、メモリセルＭＴのゲート電極ＭＧと反対側に隣接するブロックの選択トランジスタＳＴＳと所定間隔を存して形成されている。なお、選択トランジスタＳＴＳの構造を示しているが、選択トランジスタＳＴＤの構造も選択トランジスタＳＴＳの構造と同様の構造である。
【００２８】
一対の選択トランジスタＳＴＳ間の拡散領域２ｂとなる側にはソース線コンタクトＣＳ（図２（ａ）参照、図３（ａ）には図示せず）が形成される。メモリセルＭＴのゲート電極ＭＧは、ゲート絶縁膜３上に、第１電極膜４、電極間絶縁膜５、第２電極膜６、バリアメタル膜７、金属膜８を順に積層したものであり、金属膜８上には絶縁膜９が積層されている。絶縁膜９は、例えばシリコン窒化膜により構成される。
【００２９】
第１電極膜４は例えばｐ型不純物（例えばボロン（Ｂ））が導入されたｐ型のポリシリコン膜により形成され、メモリセルＭＴにおいては浮遊電極ＦＧとして構成される。なお、第１電極膜４としてｐ型不純物が導入されたポリシリコン膜を用いた形態を示す。ｐ型不純物は例えばボロン（Ｂ）がドープされている場合には例えば１×１０20〜１０22［ａｔoｍｓ／ｃｍ3］程度の濃度でドープされている。ｎ型不純物（例えばリン（Ｐ））が導入されていても良いし、これに限られない。ｎ型不純物としてリン（Ｐ）が僅かにドープされていても良い。この場合のリンの濃度は、例えば１×１０15〜１０17［ａｔoｍｓ／ｃｍ3］程度である。なお、ポリシリコン膜中の不純物濃度は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析などにより測定することが可能である。
【００３０】
電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜、又は、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜、あるいは中間の窒化膜を高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜：例えばアルミナ、ハフニア）で置き換えた膜が用いられる。
【００３１】
第２電極膜６は例えばｐ型不純物（例えばボロン（Ｂ））が導入されたｐ型のポリシリコン膜により形成される。なお、第２電極膜６としてｐ型不純物が導入されたポリシリコン膜を用いた形態を示すが、ｎ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜を用いても良いし、これに限られない。
【００３２】
バリアメタル膜７は、例えば窒化タングステン（ＷＮ）膜により構成される。金属膜８は、例えばタングステン（Ｗ）膜により構成される。第２電極膜６、バリアメタル膜７および金属膜８は、制御電極ＣＧ（ワード線ＷＬ）として構成される。半導体基板２の表層において、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧＳ−ＭＧ間にはソース／ドレイン領域２ａが設けられる。ゲート電極ＳＧＳ−ＳＧＳ間には不純物が拡散された拡散領域２ｂが設けられる。
【００３３】
選択トランジスタＳＴＳのゲート電極ＳＧＳは、メモリセルＭＴのゲート電極ＭＧの構造とほぼ同様の構造である。ゲート電極ＳＧＳは、ゲート絶縁膜３上に、第１電極膜４、電極間絶縁膜５、第２電極膜６、バリアメタル膜７および金属膜８を順に積層したものである。このゲート電極ＳＧＳでは、第２電極膜６及び電極間絶縁膜５の中央に所定幅寸法の開口１１が設けられ、この開口１１内には第３電極膜１２が埋込まれている。第３電極膜１２は、例えばｐ型不純物（例えばボロン（Ｂ））が導入されたｐ型のポリシリコン膜により構成される。なお、第３電極膜１２としてｐ型不純物が導入されたポリシリコン膜を用いた形態を示すが、ｎ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜を用いても良いし、これに限られない。
【００３４】
この第３電極膜１２は、第１電極膜４とバリアメタル膜７との間を、開口１１を通じて電気的に接続する電極膜であり、これにより、第１電極膜４と金属膜８が電気的に接続され選択ゲート電極ＳＧＳは一体的なゲート電極となる。第３電極膜１２の上面と第２電極膜６の上面とはほぼ一致しており平坦に形成されている。したがって、選択ゲート電極ＳＧＳにおいては、第３電極膜１２は第２電極膜６の上面の上には形成されていない。
【００３５】
この結果、第３電極膜１２の上面のバリアメタル膜７は、ほぼ均一な膜厚で形成されている。また、バリアメタル膜７は第１電極膜４の上面４ａの上方においてもほぼ平坦に形成されている。各ゲート電極ＭＧ−ＭＧ間、ＳＧＳ−ＭＧ間には空隙Ｇが設けられている。ゲート電極ＭＧと同様にゲート電極ＳＧＳの金属膜８上には絶縁膜９が積層されている。絶縁膜９は、例えばシリコン窒化膜により形成されている。空隙Ｇ上には各ゲート電極ＭＧ、ＳＧＳを覆うように絶縁膜１０が形成されている。この絶縁膜１０は、例えばシリコン酸化膜により形成されている。
【００３６】
また、図３（ｂ）の３Ｂａ−３Ｂａ線に沿う断面においては、Ｘ方向に隣り合うゲート電極ＭＧがワード線ＷＬにより連結される部分と、Ｘ方向に隣り合う選択ゲート電極ＳＧＳが選択ゲート線ＳＧＬＳにより連結される部分と、が示されている。
【００３７】
この断面においては、ワード線ＷＬは半導体基板２の上方に空隙Ｇ、電極間絶縁膜５を介して形成されるものとなる。半導体基板２には溝２ｃが形成されており、溝２ｃの形成領域上には空隙Ｇがワード線ＷＬ−ＷＬ間、ＷＬ−ＳＧＬＳ間に設けられている。このため、ワード線ＷＬ−ＷＬ間、ワード線ＷＬ−選択ゲート線ＳＧＬＳ間の寄生容量を抑制できる。
【００３８】
また、選択ゲート線ＳＧＬＳは前述の選択ゲート電極ＳＧＳを連結するが、図３（ｂ）の３Ｂａ−３Ｂａ線に沿う断面においては、半導体基板２の溝２ｃ内に素子分離膜１３が埋め込まれている。この素子分離膜１３は例えばシリコン酸化膜により形成される。
【００３９】
素子分離膜１３上には、選択ゲート線ＳＧＬＳを構成する第２電極膜６、バリアメタル膜７および金属膜８が電極間絶縁膜５を介して積層されている。図３（ａ）に示す断面と同様に、第２電極膜６及び電極間絶縁膜５には開口１１が形成されており、この開口１１内に第３電極膜１２が構成されている。この第３電極膜１２は、図３（ｂ）の３Ｂａ−３Ｂａ線に沿う断面では、素子分離膜１３の上面上に形成されている。
【００４０】
次に、図３（ａ）の３Ａｂ−３Ａｂ線、および、図３（ｂ）の３Ｂｂ−３Ｂｂ線に沿う断面を参照してトランジスタＴｒｐ１の構造を説明する。トランジスタＴｒｐ１は、半導体基板２上にゲート絶縁膜２３を介して形成されたゲート電極ＰＧ１と、ゲート電極ＰＧ１の両脇の半導体基板２の表層に形成されたソース／ドレイン領域２ｄと、を備える。ここでソース／ドレイン領域２ｄの深さはソース／ドレイン領域２ａの深さよりも深い。「深さ」とは半導体基板２の表面からの深さである。
【００４１】
このゲート電極ＰＧ１は、選択トランジスタＳＴＳのゲート電極ＳＧＳとほぼ同様の構成である。トランジスタＴｒｐ１においては、素子領域Ｓａａ上にゲート絶縁膜２３が形成されている。このゲート絶縁膜２３は、例えばシリコン酸化膜により形成され、トランジスタＴｒｐ１の種類に応じて異なる膜厚で形成することができる。ゲート絶縁膜２３上にはゲート電極ＰＧ１が形成される。
【００４２】
ゲート電極ＰＧ１は、ゲート絶縁膜２３上に、第１電極膜２４、電極間絶縁膜２５、第２電極膜２６、第３電極膜３２、バリアメタル膜２７および金属膜２８を積層して構成される。金属膜２８上には絶縁膜２９、絶縁膜３０が積層されている。第１電極膜２４は、例えばｎ型不純物（例えばリン（Ｐ）又は砒素（Ａｓ））が導入されたｎ型のポリシリコン膜により構成される。第１電極膜２４にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。一例として、第１電極膜２４には、ｎ型不純物とｐ型不純物の両者がドープされている場合がある。この場合、第１電極膜２４には、不純物として例えばリン（Ｐ）又は砒素（Ａｓ）、及びボロン（Ｂ）がドープされている。第１電極膜２４には、リン又は砒素が例えば１×１０20〜１０22［ａｔｏｍｓ／ｃｍ3］程度の濃度でドープされている。また、第１電極膜２４には、例えばボロン（Ｂ）が例えば１×１０19［ａｔｏｍｓ／ｃｍ3］程度の濃度でドープされている。このような場合、第１電極膜２４は導電型としてｎ型となっている。
【００４３】
電極間絶縁膜２５は、電極間絶縁膜５と同一材料により構成されている。第２電極膜２６は、例えばｎ型不純物（例えばリン（Ｐ））が導入されたｎ型のポリシリコン膜により構成される。第２電極膜２６にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。第３電極膜３２は、例えばｎ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜により構成される。第３電極膜３２にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。
【００４４】
バリアメタル膜２７は、バリアメタル膜７と同一材料（例えば窒化タングステン（ＷＮ））により構成されている。金属膜２８は、金属膜８と同一材料（例えばタングステン（Ｗ））により構成されている。絶縁膜２９は絶縁膜９と同一材料（例えばシリコン窒化膜）により構成されている。絶縁膜３０は絶縁膜１０と同一材料（例えばシリコン酸化膜）により構成されている。
【００４５】
ゲート電極ＰＧ１では、電極間絶縁膜２５及び第２電極膜２６の一部に１又は複数の開口３１が設けられている。開口３１は、第２電極膜２６および電極間絶縁膜２５を第１電極膜２４の上面上まで貫通するために設けられている。また、開口３１は素子分離膜１３の上面上には形成されていない（図２（ｂ）及び図３（ｂ）参照）。開口３１の内側には第３電極膜３２が埋込まれている。
【００４６】
第３電極膜３２は、第１電極膜２４とバリアメタル膜２７との間を、開口３１を通じて電気的に接続する電極膜であり、第１電極膜２４と金属膜２８が電気的に接続され、ゲート電極ＰＧ１は一体的なゲート電極となる。第３電極膜３２の上面は平坦に形成されている。また、ゲート電極ＰＧ１において、第３電極膜３２は第２電極膜２６の上面の上方にも形成されている。ここで、第２電極膜２６の上面の上方に形成された第３電極膜３２の膜厚は、膜厚ｄ１である。
【００４７】
周辺トランジスタＴｒｐ１のゲート幅、及び、ゲート長は、それぞれ、選択トランジスタＳＴＳのゲート幅、及び、ゲート長よりも広い場合が多い。その結果、周辺トランジスタＴｒｐ１の開口３１の幅をゲート幅、及び、ゲート長の大きさに合わせて大きく又は開口３１の数を多くすることにより、第１及び第３電極膜２４及び３２間の接触抵抗を小さくすることができる。
【００４８】
図３（ｂ）の３Ｂｂ−３Ｂｂ線に沿う断面では、半導体基板２の溝２ｃ内に素子分離膜１３が埋込まれており、素子分離膜１３の上面高さは、メモリセル領域Ｍ内の選択ゲート線ＳＧＬＳ下の素子分離膜１３の上面の高さとほぼ一致するように形成することができる。素子分離膜１３の上面上には、電極間絶縁膜２５、第２電極膜２６、第３電極膜３２、バリアメタル膜２７、金属膜２８が積層されている。この金属膜２８上には絶縁膜２９、絶縁膜３０が順に積層されている。
【００４９】
この断面でも、ゲート電極ＰＧ１の第２電極膜２６は、その上面がワード線ＷＬ及び選択ゲート線ＳＧＬＳの第２電極膜６の上面高さとほぼ同一高さに形成されている。この断面でも、ゲート電極ＰＧ１の第３電極膜３２は、第２電極膜２６の上面上に積層されている。ここで、「高さ」とはゲート絶縁膜３、２３の上面からの高さである。
【００５０】
すなわち、図３（ａ）の３Ａａ−３Ａａ線、３Ａｂ−３Ａｂ線に沿う断面では、ゲート電極ＰＧ１の第２電極膜２６は、その上面がゲート電極ＭＧ及び選択ゲート電極ＳＧＳの第２電極膜６の上面高さとほぼ同一高さに構成されている。すなわち、ゲート絶縁膜３の上面から第２電極膜６の上面までの距離はゲート絶縁膜２３の上面から第２電極膜２６の上面までの距離と等しいと言える。ゲート電極ＰＧ１の第３電極膜３２は第２電極膜２６の上面上に積層されている。このため、ゲート電極ＭＧは、ゲート電極ＰＧ１に比較して第２電極膜２６の上面の上方に形成された第３電極膜３２の膜厚ｄ１だけ低く構成できる。
【００５１】
これにより、メモリ素子となるメモリセルＭＴに適した高さの低いゲート電極ＭＧを構成できる。メモリセルＭＴ間のＹ方向における幅は短く、メモリセルＭＴのゲート電極ＭＧの高さが高くなると、ゲート電極ＭＧの加工時にゲート電極ＭＧが倒壊する可能性がある。メモリセルＭＴ間のＹ方向における間隔は狭く、メモリセルＭＴのゲート電極ＭＧの高さが高くなると、ソース／ドレイン領域２ａの形成が難しくなる可能性がある。一方、ゲート電極ＰＧ１のゲート長、ゲート幅は大きいため、ゲート電極ＭＧのような不具合は生じにくい。
【００５２】
また、トランジスタＴｒｐ１のソース／ドレイン領域２ｄの拡散深さを深くする場合がある。この時、ソース／ドレイン領域２ｄを形成するためのイオン注入の加速エネルギーを高くする。ここで、ゲート電極ＰＧ１においては、ゲート電極ＰＧ１の高さを高くすることにより、注入イオンがゲート電極ＰＧ１を突き抜けて半導体基板２の表層のチャネル領域に入り込む虞を低減できる。
【００５３】
また、ゲート電極ＰＧ１の幅がゲート電極ＭＧの幅より広く形成され、ゲート電極ＰＧ１の開口３１の幅をゲート幅の広さに合わせて大きく又は開口３１の数を多くできるため、配線抵抗および界面抵抗の低いゲート電極ＰＧ１を構成できる。
【００５４】
次に、図３（ａ）の３Ａｃ−３Ａｃ線、および、図３（ｂ）の３Ｂｃ−３Ｂｃ線に沿う断面を参照してトランジスタＴｒｐ２の構造を説明する。周辺回路領域Ｐ内では、図３（ａ）および図３（ｂ）のトランジスタＴｒｐ２に示すように、トランジスタＴｒｐ２のゲート電極ＰＧ２をメモリセルＭＴのゲート電極ＭＧ又は／及び選択トランジスタＳＴＳのゲート電極ＳＧＳの高さとほぼ同一高さに形成しても良い。ここで、「高さ」とはゲート絶縁膜３、４３の上面からの高さである。
【００５５】
トランジスタＴｒｐ２は、半導体基板２上にゲート絶縁膜４３を介して形成されたゲート電極ＰＧ２と、ゲート電極ＰＧ２の両脇の半導体基板２の表層に形成されたソース／ドレイン領域２ｅと、を備える。ここで、ソース／ドレイン領域２ｅの深さは、ソース／ドレイン領域２ｄの深さよりも浅くすることができる。また、ソース／ドレイン領域２ｅの深さは、ソース／ドレイン領域２ａの深さ以下にすることができる。
【００５６】
このゲート電極ＰＧ２は、選択トランジスタＳＴＳのゲート電極ＳＧＳとほぼ同様の構成である。トランジスタＴｒｐ２においては、素子領域Ｓａａ上にゲート絶縁膜４３が形成されている。このゲート絶縁膜４３は、例えばシリコン酸化膜により形成され、トランジスタＴｒｐ２の種類に応じて異なる膜厚で形成することができる。ゲート絶縁膜４３上にはゲート電極ＰＧ２が形成される。
【００５７】
ゲート電極ＰＧ２は、ゲート絶縁膜４３上に、第１電極膜４４、電極間絶縁膜４５、第２電極膜４６、バリアメタル膜４７および金属膜４８を積層した構成である。金属膜４８上には絶縁膜４９、絶縁膜５０が順に積層されている。第１電極膜４４は、例えばｎ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜により構成される。第１電極膜４４にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。
【００５８】
電極間絶縁膜４５は、電極間絶縁膜５、２５と同一材料により構成されている。第２電極膜４６は、例えばｎ型不純物が導入されたポリシリコン膜により構成される。第２電極膜４６にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。
【００５９】
バリアメタル膜４７は、バリアメタル膜７、２７と同一材料（例えば窒化タングステン（ＷＮ））により構成されている。金属膜４８は、金属膜８、２８と同一材料（例えばタングステン（Ｗ））により構成される。絶縁膜４９は、絶縁膜９、２９と同一材料（例えばシリコン窒化膜）により構成される。絶縁膜５０は絶縁膜１０、３０と同一材料（例えばシリコン酸化膜）により構成される。
【００６０】
ゲート電極ＰＧ２では、電極間絶縁膜４５及び第２電極膜４６の一部に１又は複数の開口５１が設けられており、この開口５１の内側に第３電極膜５２が埋込まれている。第３電極膜５２は、例えばｎ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜により構成される。第３電極膜５２にはｎ型不純物が導入された形態を示すが、ｐ型不純物が導入されていても良く、これに限られない。
【００６１】
この第３電極膜５２は、第１電極膜４４とバリアメタル膜４７との間を、開口５１を通じて電気的に接続する電極膜であり、これによりゲート電極ＰＧ２は第１電極膜４４と金属膜４８が電気的に接続されゲート電極ＰＧ２は一体的なゲート電極となる。第３電極膜５２の上面と第２電極膜４６の上面とはほぼ一致しており且つ平坦に形成されている。したがって、ゲート電極ＰＧ２においては、第３電極膜５２は第２電極膜４６の上面の上方には形成されていない。
【００６２】
周辺トランジスタＴｒｐ２のゲート幅は、選択トランジスタＳＴＳのゲート幅よりも広い場合が多い。その結果、周辺トランジスタＴｒｐ２の開口５１の幅をゲート幅の広さに合わせて大きく又は開口５１の数を多くすることにより、第１及び第３電極膜４４及び５２間の接触抵抗を小さくすることができる。
【００６３】
図３（ｂ）の３Ｂｃ−３Ｂｃ線に沿う断面では、半導体基板２の溝２ｃ内に素子分離膜１３が埋込まれており、素子分離膜１３の上面は、メモリセル領域Ｍ内の選択ゲート線ＳＧＬＳ下の素子分離膜１３の上面、および、周辺回路領域Ｐのゲート電極ＰＧ１下の素子分離膜１３の上面とほぼ一致するように形成されている。素子分離膜１３の上面上には、電極間絶縁膜４５、第２電極膜４６、バリアメタル膜４７、金属膜４８が積層されている。この金属膜４８上には絶縁膜４９、絶縁膜５０が順に積層されている。
【００６４】
この断面では、第２電極膜４６および電極間絶縁膜４５には開口５１が形成されておらず、素子分離膜１３の上面上に、電極間絶縁膜４５、第２電極膜４６、バリアメタル膜４７、金属膜４８が積層されている。この断面では、ゲート電極ＰＧ２の第２電極膜４６は、その上面がワード線ＷＬ及び選択ゲート線ＳＧＬＳの第２電極膜６の上面高さとほぼ同一高さに形成されている。
【００６５】
図３（ａ）の３Ａａ−３Ａａ線、３Ａｃ−３Ａｃ線に沿う断面では、ゲート電極ＰＧ２の第２電極膜４６は、その上面がゲート電極ＭＧ及び選択ゲート電極ＳＧＳの第２電極膜６の上面高さとほぼ同一高さに構成されている。これは、ゲート電極ＰＧ２の第３電極膜５２が第２電極膜４６の上面の上方には積層されていないためである。
【００６６】
本実施形態によれば、半導体基板２に、メモリセルＭＴとトランジスタＴｒｐ１とが形成されており、メモリセルＭＴのゲート電極ＭＧは、上から順に金属膜８、バリアメタル膜７、第２電極膜６の順に形成され、トランジスタＴｒｐ１のゲート電極ＰＧ１は上から順に金属膜２８、バリアメタル膜２７、第３電極膜３２、第２電極膜２６の順に形成されている。すなわち、ゲート材料の積層構成が互いに異なっている。このため、ゲート電極ＭＧ及び選択ゲート電極ＳＧＳの高さをゲート電極ＰＧ１の高さよりも低く構成できる。
【００６７】
また、周辺回路領域Ｐに異なる高さを有するトランジスタＴｒｐ１、Ｔｒｐ２を配置することができる。トランジスタＴｒｐ２の求められる特性によっては、ソース／ドレイン領域２ｅの深さを深くする必要はない。すなわち、ゲート電極ＰＧ２はゲート電極ＰＧ１より低くすることができる。例えば、ゲート電極ＰＧ２の高さをゲート電極ＭＧとほぼ等しくすることができる。例えば、ゲート電極ＭＧの近くにゲート電極ＰＧ２を配置することにより、以降のＣＭＰ工程における平坦化の精度を上げることができる。
【００６８】
以下、前述した構造の製造方法について、図４〜図１４を参照しながら説明する。なお、下記の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要に応じて下記の工程を削除することもできる。また各工程は実用的に可能であれば、適宜入れ替えても良い。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）および図１４（ａ）は、図２（ａ）の３Ａａ−３Ａａ線、図２（ｂ）の３Ａｂ−３Ａｂ線、図２（ｃ）の３Ａｃ−３Ａｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）および図１４（ｂ）は、第１実施形態において図２（ａ）の３Ｂａ−３Ｂａ線、図２（ｂ）の３Ｂｂ−３Ｂｂ線、図２（ｃ）の３Ｂｃ−３Ｂｃ線に沿った一製造段階について模式的に示す縦断側面図の一例である。
【００６９】
なお、以下の説明では、説明の便宜上、前述の構造説明に参照符号を合わせて説明を行うが、メモリセル領域ＭのメモリセルＭＴ、選択トランジスタＳＴＳの製造段階を示す図面（３Ａａ−３Ａａ線に沿う断面）内に付した符号３〜１２と、周辺回路領域Ｐを示す図面（３Ａｂ−３Ａｂ線、３Ａｃ−３Ａｃ線に沿う断面）内に付した符号２３〜３２、４３〜５２とは、それぞれ数が「２０」、「４０」だけ異なる符号要素がほぼ同一工程、又は、ほぼ同一製造段階で成膜される要素であることに留意する。
【００７０】
まず、図４（ａ）および図４（ｂ）に示すように、半導体基板（ｐ型の単結晶シリコン基板）２の上にゲート絶縁膜３、２３、４３を形成する。これらのゲート絶縁膜３、２３、４３は、例えば熱酸化処理によりシリコン酸化膜を形成する。また、熱酸化処理を別々に行うことにより、ゲート絶縁膜３、２３、４３の膜厚を異ならせることもできる。
【００７１】
次に、例えばＬＰＣＶＤ法により浮遊電極ＦＧを形成するためのポリシリコンを堆積することで、第１電極膜４、２４、４４を形成する。このとき、例えば第１電極膜４にはｐ型不純物（例えばボロン（Ｂ））を導入して形成し、第１電極膜２４、４４にはｎ型不純物（例えばリン（Ｐ））を導入して形成する。
【００７２】
この形成方法としては、例えば、不純物を導入しないポリシリコンを一旦堆積した後、リソグラフィ法を用いてレジストマスク（図示せず）を形成し、イオン注入法により不純物を注入することによって、第１電極膜４にはｐ型不純物（例えばボロン（Ｂ））を導入する。そして、レジストマスクを剥離しさらにマスクを張り直した後、第１電極膜２４、４４にはｎ型不純物（例えばリン（Ｐ））を導入する方法が挙げられる。
【００７３】
また別の方法としては、例えば、ゲート絶縁膜３上にｐ型不純物をドープしながら第１電極膜４となるポリシリコンを一旦堆積した後、メモリセル領域Ｍ以外の第１電極膜４を除去する。次いで、同様の方法によりｎ型不純物を導入しながら第１電極膜２４、４４を形成した後に、メモリセル領域Ｍの第１電極膜２４、４４を除去する。この方法を用いても第１電極膜４にはｐ型不純物（例えばボロン（Ｂ））を導入して形成し、第１電極膜２４、４４にはｎ型不純物（例えばリン（Ｐ））を導入して形成できる。次に、第１電極膜４、２４、４４上にマスクとなるシリコン窒化膜１００を、ＣＶＤ法を用いて形成する。なお、第１電極膜４はｐ型ポリシリコン、第１電極膜２４、４４はｎ型ポリシリコンにより形成した形態を示すが、これに限られるものではない。
【００７４】
次に、リソグラフィ技術によりシリコン窒化膜１００上にレジストマスク（図示せず）をパターニングし、このレジストマスクをマスクとしてドライエッチング技術となるＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜１００をパターニングする。そしてレジストマスクをアッシングにより除去する。
【００７５】
次に、パターニングされたシリコン窒化膜１００をマスクとして、第１電極膜４、２４、４４、ゲート絶縁膜３、２３、４３、半導体基板２の上部を、ＲＩＥ法によりドライエッチング処理し、図４（ｂ）に示すように、素子分離領域Ｓｂ、Ｓｂｂを形成するための溝２ｃを形成する。
【００７６】
次に、図５（ａ）および図５（ｂ）に示すように、溝２ｃ内に素子分離膜１３を埋め込む。この素子分離膜１３は、例えばＳＯＧ（Spin on glass）となるポリシラザンを塗布法により塗布して形成されるシリコン酸化膜によるものである。ポリシラザンを用いて形成されるシリコン酸化膜は、フッ酸（ＨＦ）に対するエッチングレートが熱酸化シリコン酸化膜の１００倍程度である。
【００７７】
溝２ｃ内に素子分離膜１３を埋め込んだ後、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、さらに例えばＲＩＥ法を用いてエッチバックすることで、素子分離膜１３の上面位置を第１電極膜４、２４、４４の上面より下方で且つゲート絶縁膜３、２３、４３の上面より上方に位置するように形成する。そして、シリコン窒化膜１００を例えば熱燐酸処理により剥離する。
【００７８】
図６（ａ）および図６（ｂ）に示すように、全面（すなわち、図６（ａ）の第１電極膜４、２４、４４上、および、図６（ｂ）の素子分離膜１３上）に電極間絶縁膜５、２５、４５を形成する。この電極間絶縁膜５、２５、４５は、例えばＯＮＯ膜又はＮＯＮＯＮ膜により同時に形成できる。この形成方法としては例えばＬＰＣＶＤ法などを用いて形成する。
【００７９】
電極間絶縁膜５、２５、４５上に第２電極膜６、２６、４６を形成する。このとき、例えば第２電極膜６にはｐ型不純物（例えばボロン（Ｂ））を導入して形成し、第２電極膜２６、４６にはｎ型不純物（例えばリン（Ｐ））を導入して形成する。
【００８０】
この形成方法としては、例えば、不純物を導入しないポリシリコンを一旦堆積した後、リソグラフィ法を用いてレジストマスク（図示せず）を形成し、イオン注入法により不純物を注入することによって、第２電極膜６にはｐ型不純物（例えばボロン（Ｂ））を導入する。そして、レジストマスクを剥離しさらにマスクを張り直した後、第２電極膜２６、４６にはｎ型不純物（例えばリン（Ｐ））を導入する方法が挙げられる。
【００８１】
また別の方法としては、例えば、電極間絶縁膜５、２５、４５上にｐ型不純物をドープしながら第２電極膜６となるポリシリコンを一旦堆積した後、メモリセル領域Ｍ以外の第２電極膜６を除去する。次いで、同様の方法によりｎ型不純物を導入しながら第２電極膜２６、４６を形成した後に、メモリセル領域Ｍの第２電極膜２６、４６を除去する。この方法を用いても第２電極膜６にはｐ型不純物（例えばボロン（Ｂ））を導入して形成し、第２電極膜２６、４６にはｎ型不純物（例えばリン（Ｐ））を導入して形成できる。
【００８２】
続いて、図７（ａ）および図７（ｂ）に示すように、リソグラフィ法を用いて、選択トランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧＤ、ＳＧＳの一部（例えば中央部分）、及びトランジスタＴｒｐ１、Ｔｒｐ２のゲート電極ＰＧ１、ＰＧ２の一部（例えば、中央部、または、中央から両サイドに寄った両側部）に開口をあけるためのマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして異方性エッチング処理することで第２電極膜６、２６、４６、電極間絶縁膜５、２５、４５の一部を選択的に除去する（特に図７（ａ）参照）。このとき、図７（ａ）に示す断面では、第２電極膜６、２６、４６、電極間絶縁膜５、２５、４５の一部を第１電極膜４の上面４ａに達するまで除去し、図７（ｂ）に示す断面では、第２電極膜６及び電極間絶縁膜５のみ素子分離膜１３の上面まで除去する。これにより、第２電極膜６および電極間絶縁膜５の一部に開口１１を形成できると共に、第２電極膜２６、４６および電極間絶縁膜２５、４５の一部に開口３１、５１をそれぞれ形成できる。
【００８３】
図８（ａ）および図８（ｂ）に示すように、第３電極膜１２、３２、５２を形成する。このとき、第３電極膜１２を例えばｐ型ポリシリコンにより形成し、第３電極膜３２、５２を例えばｎ型ポリシリコンにより形成する。この形成方法は、例えば不純物が導入されていないポリシリコン膜を全面にＣＶＤ法を用いて形成し、リソグラフィ法を用いてレジストマスク（図示せず）を形成し、イオン注入法により不純物を注入することによって、第３電極膜１２にｐ型不純物（例えばボロン（Ｂ））を導入する。そして、レジストマスクを剥離しさらにマスクを張り直した後、第３電極膜３２、５２にｎ型不純物（例えばリン（Ｐ））を導入する方法が挙げられる。
【００８４】
続いて、図９（ａ）および図９（ｂ）に示すように、リソグラフィ法を用いてレジストマスク（図示せず）をトランジスタＴｒｐ１のゲート電極ＰＧ１の形成領域を含む領域に選択的に形成し、ＲＩＥ法によるエッチング技術を用いて、メモリセル領域Ｍのゲート電極ＭＧおよび選択ゲート電極ＳＧＳの形成領域の第３電極膜１２、３２、５２をドライエッチングし、第３電極膜１２、５２の上面高さを低くする。この第３電極膜１２、５２のエッチング量を調整することで、不揮発性のメモリセルＭＴのゲート電極ＭＧ、選択ゲート電極ＳＧＳの高さをゲート電極ＰＧ１の高さより低く調整できる。
【００８５】
このとき、図９（ａ）および図９（ｂ）に示すように、第２電極膜６、４６の上面上の第３電極膜１２、５２の残留膜を除去する。すると、第２電極膜６、４６の上面が露出するようになる。第２電極膜６、４６の上面高さは適宜調整すればよく、第２電極膜６、４６の上面上に第３電極膜１２、５２が残留していても良い。少なくとも、第３電極膜１２、５２の膜厚が第３電極膜３２の膜厚よりも薄くなればよい（第８実施形態参照）。
【００８６】
次に、図１０（ａ）および図１０（ｂ）に示すように、第２電極膜６、４６、及び、第３電極膜１２、３２，５２の露出上面にバリアメタル膜７、２７、４７を形成する。これらのバリアメタル膜７、２７、４７としては、例えば窒化タングステン（ＷＮ）またはチタンナイトライド（ＴｉＮ）などを用いることができる。このとき、これらのバリアメタル膜７、２７、４７はスパッタ法を用いて同時に形成することができる。なお、図１０（ａ）および図１０（ｂ）上では、これらのバリアメタル膜７、２７、４７が分断されているようにも見えるが、各領域Ｍ、Ｐ間において積層構造３〜６、積層構造２３〜２６、３２、積層構造４３〜４６の上面上に沿ってなだらかに形成される。
【００８７】
図１１（ａ）および図１１（ｂ）に示すように、バリアメタル膜７、２７、４７の上に金属膜８、２８、４８を形成する。この金属膜８、２８、４８は、例えばタングステン（Ｗ）を用いることができる。このとき、これらの金属膜８、２８、４８は、例えばスパッタ法を用いて同時に形成することができる。
【００８８】
図１２（ａ）および図１２（ｂ）に示すように、金属膜８、２８、４８の上面上に絶縁膜９、２９、４９を形成する。この絶縁膜９、２９、４９は、ゲート電極ＭＧ、ＳＧＳ、ＰＧ１、ＰＧ２のゲート加工に用いられる膜であり、例えばシリコン窒化膜によってハードマスクとして形成される。
【００８９】
図１３（ａ）および図１３（ｂ）に示すように、絶縁膜９、２９、４９の上面上にレジストマスク（図示せず）をリソグラフィ法によりパターニングし、このパターニングされたレジストマスクをマスクとして異方性エッチング処理し、絶縁膜９、２９、４９により構成されるハードマスクをパターニングする。
【００９０】
このとき、図１３（ａ）および図１３（ｂ）に示すように、選択トランジスタＳＴＳのゲート電極ＳＧＳ、周辺回路のトランジスタＴｒｐ１、Ｔｒｐ２のゲート電極ＰＧ１、ＰＧ２が加工されないようにマスクパターンを形成し、メモリセルＭＴのゲート電極ＭＧが分断加工されるようにエッチング処理する。
【００９１】
続いて、パターニングされた絶縁膜９、２９、４９をマスクとして、金属膜８、２８、４８、バリアメタル膜７、２７、４７、第２電極膜６、２６、４６、電極間絶縁膜５、２５、４５を順次ＲＩＥ法を用いて異方性エッチング処理し、メモリセルＭＴのゲート電極ＭＧを形成する。
【００９２】
図１４（ａ）および図１４（ｂ）に示すように、ゲート電極ＭＧを形成した後に、選択ゲート電極ＳＧＳ直下の素子分離膜１３が残留するように素子分離膜１３を選択的にエッチング処理する。この処理方法は、例えば希フッ酸処理を用いて行うことができる。この処理を行う理由は、素子分離膜１３が例えばポリシラザンを用いたシリコン酸化膜により構成され、フッ酸処理によるエッチングレートの高い膜が採用されているためである。したがって、例えばゲート絶縁膜３などよりも素子分離膜１３を選択性良くエッチング処理できる。
【００９３】
このとき、エッチング処理時間を制御することにより、選択ゲート線ＳＧＬＳ直下の素子分離膜１３を残留させることができる。これにより、空隙(gap)Ｇが、ワード線ＷＬ直下の素子分離膜１３の除去領域に設けられる。
【００９４】
素子分離膜１３をエッチングするときには、メモリセルＭＴのゲート電極ＭＧ直下の素子分離膜１３を貫通する空隙Ｇを形成することが望ましい。素子領域Ｓａ間および配線と基板間の容量を大きく低減できるためである。
【００９５】
図３（ａ）および図３（ｂ）に示すように、ゲート電極ＭＧをマスクとしてイオン注入法により不純物をイオン注入する（イオン注入Ａ）。また、選択ゲート電極ＳＧＳをマスクとしてイオン注入法により不純物をイオン注入する。また、イオン注入Ａとは別工程で、周辺回路領域Ｐのゲート電極ＰＧ１をマスクとしてイオン注入法により不純物をイオン注入する（イオン注入Ｂ）。ここで、イオン注入Ｂを行うときは、領域Ｍ及び領域Ｐのゲート電極ＰＧ２付近はレジストなどによりマスクが形成されている。また、イオン注入Ｂとは別工程で周辺回路領域Ｐのゲート電極ＰＧ２をマスクとしてイオン注入法により不純物をイオン注入する（イオン注入Ｃ）。イオン注入Ａを行う時の加速度よりも、イオン注入Ｂを行うときの加速度の方が大きい。また、イオン注入Ｃを行う時の加速度よりも、イオン注入Ｂを行うときの加速度の方が大きい。
【００９６】
その後、空隙Ｇを生じるようにゲート電極ＭＧ上および選択ゲート電極ＳＧＳ上に絶縁膜１０、３０、５０を形成する。このとき、絶縁膜１０、３０、５０は、ステップカバレッジの悪いプラズマＣＶＤ法によるプラズマＴＥＯＳ膜、プラズマＳｉＨ4などのシリコン酸化膜により同時に形成できる。
【００９７】
集積度を高くするため、メモリセルＭＴのゲート電極ＭＧ間、並びに、選択トランジスタＳＴＳのゲート電極ＳＧＳ及びメモリセルＭＴのゲート電極ＭＧ間、の間隔は狭くなるように調整されている。このため、絶縁膜１０は、各ゲート電極ＭＧ−ＳＧＳ間、ＭＧ−ＭＧ間に埋設されにくくなり、当該各ゲート電極ＭＧ−ＳＧＳ間、ＭＧ−ＭＧ間の空隙Ｇ上に蓋をするように形成される。
【００９８】
結果として、メモリセルＭＴのゲート電極ＭＧ間、及び、選択トランジスタＳＴＤのゲート電極ＳＧＤとメモリセルＭＴのゲート電極ＭＧとの間に、絶縁膜１０によって埋設されていない空隙Ｇを形成できる。この空隙Ｇが形成されると、ゲート電極ＭＧ間の配線間容量、および、ゲート電極ＭＧと半導体基板２との間の容量を低減できる。したがって、メモリセルＭＴ間の干渉による誤動作を抑制でき、配線遅延を抑制できる。
【００９９】
リソグラフィ法により絶縁膜１０、３０、５０上にレジストマスク（図示せず）をパターニングし、積層構造３〜１０、２３〜３０、４３〜５０についてＲＩＥ法を用いて順次異方性エッチングする。すると、選択ゲート電極ＳＧＳ、ゲート電極ＰＧ１及びＰＧ２をパターニングできる。図３（ａ）および図３（ｂ）に示される断面では、選択ゲート線ＳＧＬＳ（選択ゲート電極ＳＧＳ）を２本形成できると共に、周辺回路領域Ｐでは、ゲート電極ＰＧ１およびＰＧ２を同時に形成できる。
【０１００】
このような製造方法を用いることで、メモリセルＭＴのゲート電極ＭＧの高さを、ゲート電極ＰＧ１の高さよりも低くできる。このときのそれぞれの高さは、半導体基板２上に形成されたゲート絶縁膜３の上面からのゲート電極ＭＧ、ＰＧ１の高さである。トランジスタＴｒｐ１は、そのゲート電極ＰＧ１の高さを高くすることでゲート抵抗の低減を図ることができ高速動作させることができる。逆に、メモリセルＭＴのゲート電極ＭＧの高さを低くできるため、アスペクト比を低くすることができ、メモリセルＭＴの集積度を大きくしても加工を容易にできる。これにより歩留まりを向上させやすくなる。
【０１０１】
ソース／ドレイン領域２ｄを形成するときには、ゲート電極ＰＧ１をマスクとして自己整合的（セルフアライン）に不純物をイオン注入する。イオン注入処理に必要なゲート電極ＰＧ１の高さをメモリセルＭＴのゲート電極ＭＧとは独立に設定できる。ソース／ドレイン領域２ｄを形成するためのイオン注入の加速エネルギーを高くした場合であっても、注入イオンがゲート電極ＰＧ１を突き抜けて半導体基板２の表層のチャネル領域に入り込む虞を低減できる。
【０１０２】
この製造方法を採用することで、周辺回路領域Ｐ内のトランジスタＴｒｐ１のゲート電極ＰＧ１の加工工程と、メモリセル領域Ｍ内のメモリセルＭＴのゲート電極ＭＧの加工工程とについて、多くの製造工程を共通化しつつ、各ゲート電極ＭＧ、ＰＧ１の高さを独立に調整できる。したがって、メモリセルＭＴのゲート電極ＭＧの高さを低くしながら、トランジスタＴｒｐ１のゲート電極ＰＧ１の高さを高くできる。
【０１０３】
（第２実施形態）
図１５（ａ）および図１５（ｂ）は第２実施形態を示す。第２実施形態では、メモリセルＭＴのゲート電極ＭＧの第２電極膜６及びバリアメタル膜７間にシリサイド層７ａが介在して形成され、周辺トランジスタＴｒｐ１のゲート電極ＰＧ１の第３電極膜３２とバリアメタル膜２７との間にシリサイド層２７ａが介在して形成され、バリアメタル膜４７と第２及び第３電極膜４６及び５２との間にシリサイド層４７ａが介在して形成されているところにある。
【０１０４】
図１５（ａ）および図１５（ｂ）に示すように、メモリセルＭＴのゲート電極ＭＧには、シリサイド層７ａが形成される。このシリサイド層７ａは、バリアメタル膜７の下面と第２電極膜６の上面との間に介在して形成されている。このシリサイド層７ａは、例えばタングステンシリサイド（ＷＳｉ）膜により形成される。
【０１０５】
トランジスタＴｒｐ１のゲート電極ＰＧ１にはシリサイド層２７ａが形成される。このシリサイド層２７ａは、バリアメタル膜２７の下面と第３電極膜３２の上面との間に介在して形成される。このシリサイド層２７ａは、例えばタングステンシリサイド（ＷＳｉ）膜により形成される。
【０１０６】
トランジスタＴｒｐ２のゲート電極ＰＧ２にはシリサイド層４７ａが形成される。このシリサイド層４７ａは、バリアメタル膜４７の下面と第２及び第３電極膜４６及び５２の各上面との間に介在して形成される。このシリサイド層４７ａは、例えばタングステンシリサイド（ＷＳｉ）膜により形成される。これらのシリサイド層７ａ、２７ａ、４７ａは積層方向の膜厚が互いにほぼ同一である。これは同一の製造工程を用いることにより実現することができる。その他の構造は前述実施形態と同様であるため、その説明を省略する。
【０１０７】
製造方法を説明する。図９（ａ）および図９（ｂ）の製造段階までは第１実施形態における製造方法と同一であるため説明を省略する。この図９（ａ）および図９（ｂ）の製造段階において、第２電極膜６、２６、４６の上面上に金属、例えばタングステン、を堆積しＲＴＡ（Rapid Thermal Anneal）処理してシリサイド層７ａ、２７ａ、４７ａを形成する。そして未反応の金属について薬液を用いて除去する。これらのシリサイド層７ａ、２７ａ、４７ａは例えば５〜２００Åの膜厚で同時に成膜される。これらのシリサイド層７ａ、２７ａ、４７ａは同時に成膜されるため、各領域ＭおよびＰにおいて同一膜厚となる。
【０１０８】
その後、シリサイド層７ａ、２７ａ、４７ａの上面上にバリアメタル膜７、２７、４７を形成し、バリアメタル膜７、２７、４７の上面上に金属膜８、２８、４８を形成する。この後の製造工程は前述実施形態と同様である。
【０１０９】
本実施形態によれば、メモリセルＭＴのゲート電極ＭＧの高さを、ゲート電極ＰＧ１の高さよりも低くすることができる。その結果、第１の実施形態と同様の効果を得ることができる。
【０１１０】
また、ゲート電極ＭＧ、ゲート電極ＰＧ１、ＰＧ２がシリサイド層４７ａを有することにより、ゲート電極ＭＧ、ゲート電極ＰＧ１、ＰＧ２の抵抗を低くすることができる。
（第３実施形態）
図１６Ａ〜図１８は第３実施形態およびその変形例を示す。この第３実施形態では、周辺回路領域Ｐの一部のトランジスタＴｒｐ１のゲート電極ＰＧ１だけにシリサイド層２７ａが形成される形態を示す。
【０１１１】
図１６Ａおよび図１６Ｂに示すように、トランジスタＴｒｐ１のゲート電極ＰＧ１にはシリサイド層２７ａが形成される。このシリサイド層２７ａは、バリアメタル膜２７の下面と第３電極膜３２の上面との間に介在して形成されている。このシリサイド層２７ａは、例えばタングステンシリサイド（ＷＳｉ）膜により形成される。一方、メモリセルＭＴのゲート電極ＭＧ、選択ゲート電極ＳＧＳ、及びゲート電極ＰＧ２にはシリサイド層７ａ、４７ａが設けられていない。すなわち、ゲート電極ＭＧ及び選択ゲート電極ＳＧＳでは第２電極膜６とバリアメタル膜７が直接接しており、ゲート電極ＰＧ２では第２電極膜４６とバリアメタル膜４７が直接接している。これにより、周辺回路領域Ｐ内の一部のトランジスタＴｒｐ１は、そのゲート電極ＰＧ１の高さがシリサイド層２７ａの膜厚分だけ高く形成されている。逆に、メモリセルＭＴは、そのゲート電極ＭＧの高さがシリサイド層２７ａの膜厚分だけ低く形成されている。
【０１１２】
製造方法を説明する。図８（ａ）および図８（ｂ）の製造段階までは第１実施形態における製造方法と同一であるため説明を省略するが、この図８（ａ）および図８（ｂ）の製造段階において、第３電極膜１２、３２、５２の上面上にシリサイド層７ａ、２７ａ、４７ａを形成する。この結果、図１７（ａ）および図１７（ｂ）に示すように形成される。これらのシリサイド層７ａ、２７ａ、４７ａは例えば５〜２００Åの膜厚で同時に成膜できる。この場合、各領域ＭおよびＰにおいて同一膜厚となる。
【０１１３】
図１８（ａ）および図１８（ｂ）に示すように、リソグラフィ技術およびＲＩＥ法を用いてトランジスタＴｒｐ１のゲート電極ＰＧ１の形成領域にレジストマスク（図示せず）を形成し、このレジストマスクをマスクとしてシリサイド層２７ａを除去する。このシリサイド層２７ａを除去するときには、その下層の第３電極膜１２、５２のエッチング量を調整することで、第２及び第３電極膜６及び１２、４６及び５２の上面を低くする。
【０１１４】
その後、第２及び第３電極膜６及び１２、４６及び５２並びにシリサイド層２７ａの上面上にバリアメタル膜７、２７、４７を形成する。バリアメタル膜７、２７、４７の上面上に金属膜８、２８、４８を形成する。この後の製造工程は前述実施形態と同様である。その後の製造工程は、前述実施形態と同一製造工程であるため詳細を省略する。
【０１１５】
本実施形態では、図１６Ａおよび図１６Ｂに示すように、ゲート電極ＭＧ、ＳＧＳの高さを低くできる。また周辺回路領域Ｐ内のその他のゲート電極（例えばＰＧ２）の高さも低く調整できる。その結果、第１、第２実施形態と同様の効果が得られる。
【０１１６】
（変形例）
図１６Ｃ、図１６Ｄに変形例を示すように、各ゲート電極ＭＧ、ＳＧＳ、ゲート電極ＰＧ１、ＰＧ２においてゲート絶縁膜３、２３、４３から第３電極膜１２、３２、５２の上面までの高さを同じにする。ここで、ゲート電極ＰＧ１のみにシリサイド層２７ａを形成する。このような構造でも、ゲート電極ＭＧ、ＳＧＳの高さを低くできる。また周辺回路領域Ｐ内のその他のゲート電極（例えばＰＧ２）の高さも低く調整できる。その結果、第１、第２実施形態と同様の効果が得られる。
【０１１７】
なお、製造方法については、ゲート電極ＭＧ、ＳＧＳ、ＰＧ２は第１実施形態と同様に製造し、ゲート電極ＰＧ１は第２実施形態のゲート電極ＰＧ２の製造工程を適用すれば良い。
【０１１８】
（第４実施形態）
図１９（ａ）および図１９（ｂ）は第４実施形態を示す。図１９（ａ）および図１９（ｂ）に示すように、メモリセルＭＴのゲート電極ＭＧは、その電極間絶縁膜５上の電極構造が、第２電極膜６としてのポリシリコン膜、および、シリサイド層７ａからなっている。また、周辺トランジスタＴｒｐ１のゲート電極ＰＧ１は、その第３電極膜３２上の電極構造がシリサイド層２７ａにより構成される。また、周辺トランジスタＴｒｐ２のゲート電極ＰＧ２は、その第２電極膜４６及び第３電極膜５２の上の構造が、シリサイド層４７ａにより構成される。その他の構造は前述実施形態と同様であるため、その説明を省略する。
【０１１９】
製造方法を説明する。図９（ａ）および図９（ｂ）の製造段階までは第１実施形態における製造方法と同一であるため説明を省略するが、この図９（ａ）および図９（ｂ）の製造段階において、各膜６、１２、３２、４６、５２の上面上にシリサイド層７ａ、２７ａ、４７ａを形成する。これらのシリサイド層７ａ、２７ａ、４７ａは例えば５〜２００Åの膜厚で同時に成膜できる。この場合、各領域ＭおよびＰにおいて同一膜厚となる。この後、第２実施形態では、バリアメタル膜７、２７、４７を形成し、バリアメタル膜７、２７、４７の上面上に金属膜８、２８、４８を形成したが、本実施形態ではこれらの工程を省く。すなわち、シリサイド層７ａ、２７ａ、４７ａ上に絶縁膜９、２９、４９を直接形成する。この後の製造工程は前述実施形態と同様である。
【０１２０】
本実施形態の構造によっても、メモリセルＭＴのゲート電極ＭＧの高さを、ゲート電極ＰＧ１の高さよりも低くすることができる。
（第５実施形態）
図２０〜図２９は第５実施形態を示す。ポリシリコンとメタル（バリアメタルも含む）の接合構造は、その接合面においてショットキー接合が形成されてしまうと界面抵抗が高くなりやすい。また、ポリシリコン中のキャリアドーパントが凝集して界面抵抗が高くなりやすく、非キャリアドーパントがキャリアドーパントの活性化率を低下させて抵抗が高くなりやすくなる。
【０１２１】
そこで、本実施形態では、図２０に示す構造を用いる。図２０は、図２（ａ）の３Ａａ−３Ａａ線、３Ａｂ−３Ａｂ線に沿った模式断面の一例を示す。
図２０に示すように、選択ゲート電極ＳＧＳの第３電極膜１２の上部とバリアメタル膜７との接触界面にシリサイド層７ａを設けている。また、トランジスタＴｒｐ１のゲート電極ＰＧ１の第３電極膜３２の上部とバリアメタル膜２７との接触界面にシリサイド層２７ａを設けている。その結果、シリサイド層７ａ、２７ａが、ポリシリコン（第３電極膜１２、３２）とメタル（バリアメタル膜７、２７）の界面に配置されることになるため、ポリシリコンとメタルの界面抵抗を低減できる。
【０１２２】
本実施形態では、図２０に示すように、シリサイド層７ａは開口１１に埋め込まれた第３電極膜１２の上部のみに形成されている。さらに、シリサイド層２７ａは開口３１に埋め込まれた第３電極膜３２の上部のみに形成されている。また、シリサイド層７ａ、２７ａは第２電極膜６，２６の上部には形成されていない。言い換えれば、ゲート電極ＭＧ、ＰＧ１の側面にシリサイド層７ａ、２７ａが露出していない。
【０１２３】
図２１〜図３１は、図２（ａ）の３Ａａ−３Ａａ線、３Ａｂ−３Ａｂ線に沿った一製造段階を模式的に示している。なお、図２１は、前述実施形態の図６（ａ）に示す製造段階を示すものであり、本実施形態ではこの製造段階まで前述実施形態と同一の製造工程を用いて形成する。
【０１２４】
図２２に示すように、第２電極膜６、２６を形成し、第２電極膜６、２６の上面上にエッチングストッパ用のストッパ膜１０１、１２１を形成する。このストッパ膜１０１、１２１は、例えばシリコン窒化膜を用いてＣＶＤ法により領域Ｍ、Ｐにおいて同時に形成できる。
【０１２５】
図２３に示すように、ストッパ膜１０１、１２１の上面上にレジスト１０２、１２２を塗布し、フォトリソグラフィ法を用いてレジスト１０２、１２２をパターニングする。
図２４に示すように、パターニングされたレジスト１０２、１２２をマスクとして、ストッパ膜１０１、１２１をＲＩＥ法により異方性エッチング処理する。レジスト１０２、１２２をアッシングにより除去し、ストッパ膜１０１、１２１をマスクとして異方性エッチング処理し、第２電極膜６、２６及び電極間絶縁膜５、２５を貫通する孔を形成する。図２５に示すように、第３電極膜１２、３２を形成する。第３電極膜１２、３２は、例えばポリシリコンにより形成される。なお、第３電極膜１２、３２の導電型はｎ型、ｐ型の何れでも適宜調整すれば良い。
【０１２６】
図２６に示すように、ストッパ膜１０１、１２１をストッパとして、第３電極膜１２、３２をエッチバックする。すると、第３電極膜１２、３２の上面はストッパ膜１０１、１２１の上面とほぼ同じに形成される。
【０１２７】
図２７に示すように、ストッパ膜１０１、１２１の上面上にコバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などのうちの一種類の金属７ｂ、２７ｂを成膜する。図２８に示すように、ＲＴＡ処理することで第３電極膜１２、３２の上部のみに金属シリサイド層７ａ、２７ａを選択的に形成する。図２９に示すように、薬液を用いて未反応の金属７ｂ、２７ｂを除去し、ストッパ膜１０１、１２１を、例えばホット燐酸（Ｈ4ＰＯ4）を用いて剥離する。
【０１２８】
その後の処理は、第２電極膜６、２６の上面上及びシリサイド層７ａ、２７ａの上面上にバリアメタル膜７、２７を形成し、バリアメタル膜７、２７の上面上に金属膜８、２８を形成する。その後、ゲート電極ＭＧ、ＰＧ１をＲＩＥ法などにより加工する。その際、シリサイド層７ａ、２７ａをエッチングする必要がない。そのため、ゲート電極ＭＧ、ＰＧ１の加工が容易になる。この後の工程は、前述実施形態と同様であるためその説明を省略する。
【０１２９】
本実施形態によれば、シリサイド層７ａ、２７ａが、ポリメタルゲート界面に構成されているため、界面抵抗を低減できる。また、シリサイド層７ａ、２７ａはゲート電極ＭＧ、ＰＧ１の開口の上方（ゲート電極の中央部）のみに配置されている。その結果、ゲート加工時にシリサイド層を加工しないため、ゲート加工を容易にすることができる。
【０１３０】
（第６実施形態）
図３０〜図３３は第６実施形態を示す。図３３（ｂ）に示すように、シリサイド層７ａ、２７ａの上面がそれぞれ第２電極膜６、２６の上面の位置と同じ場合もある。第６実施形態の製造方法を説明する。図３０は、第５実施形態において第３電極膜１２、３２をエッチバック処理した後の別の態様を示している。図３０に示すように、第３電極膜１２、３２をエッチバック処理した後、第３電極膜１２、３２の上面がストッパ膜１０１、１２１の上面と一致しない場合もある。
【０１３１】
この後の工程を図３１〜図３３に示す。図３１に示すように、第３電極膜１２、３２の上面上にシリサイド層７ａ、２７ａを選択的に形成する。このとき、シリサイド層７ａ、２７ａの上面が第２電極膜６、２６の上面と同じ位置になるようにしている。その後、図３２に示すように、ストッパ膜１０１、１２１を剥離し、図３３（ａ）に示すように、第２電極膜６、２６の上面上にバリアメタル膜７、２７を形成する。その後、その上層の積層構造を前述実施形態に示した製造工程を用いて形成することで、図３３（ｂ）に示す構造を製造できる。
【０１３２】
本実施形態によれば、第５実施形態と同様の効果を得ることができる。また、ゲート電極ＭＧ、ＰＧ１の積層方向において、第２電極膜６、２６の積層方向の上面高さが、シリサイド層７ａ、２７ａの上面高さと同一高さである。そのため、第２電極膜６、２６の上面と第３電極膜１２、３２の上面との段差によって、バリアメタル膜７、２７が分断される可能性を小さくできる。
【０１３３】
（第７実施形態）
図３４〜図３７は第７実施形態を示す。図３７（ｂ）に示すように、シリサイド層７ａ、２７ａの上面が第２電極膜６、２６の上面の位置よりも低い場合もある。第７実施形態の製造方法を説明する。図３４に示すように、第３電極膜１２、３２をエッチバック処理した後に、第３電極膜１２、３２はストッパ膜１０１、１２１の上面よりも下方に位置している。
【０１３４】
この後の工程を図３５〜図３７に示す。図３５に示すように、第３電極膜１２、３２の上面上にシリサイド層７ａ、２７ａを選択的に形成する。このとき、シリサイド層７ａ、２７ａの上面が第２電極膜６、２６の上面より下方に位置する。その後、図３６に示すように、ストッパ膜１０１、１２１を剥離し、図３３に示すように、第２電極膜６、２６の上面上にバリアメタル膜７、２７を形成する。その後、その上層の積層構造を前述実施形態に示した製造工程を用いて形成することで、図３７（ｂ）に示す構造を製造できる。
【０１３５】
本実施形態によれば、第２電極膜６、２６の積層方向の上面高さが、第３電極膜１２、３２の積層方向の上面高さより高い。このような形態でも界面抵抗を低減できる。
（第８実施形態）
図３８は第８実施形態を示す。図３８に示すように、ポリシリコン膜（第２電極膜６）、ポリシリコン膜（第３電極膜１２）、バリアメタル膜７および金属膜８によるメモリセルＭＴのゲート電極ＭＧの積層構造と、ポリシリコン膜（第２電極膜２６）、ポリシリコン膜（第３電極膜３２）、バリアメタル膜２７および金属膜２８による周辺回路のゲート電極ＰＧ１の積層構造と、を互いに同一積層構造にしても良い。この図３８に示す例では、第３電極膜１２の上面高さは第３電極膜３２の上面高さよりも低く形成されている。
【０１３６】
すなわち、第１実施形態の図９（ａ）および図９（ｂ）に示す製造段階において、第３電極膜１２をエッチバック処理するときに、第３電極膜１２の上面高さを第３電極膜３２の上面高さよりも低くしながら、第３電極膜１２を第２電極膜６の上面上に残留させる。すると、最終の製造段階において、図３８に示す構造を得ることができる。
【０１３７】
このような構造においても、ゲート電極ＰＧ１の高さを高くできるため、ゲート電極ＰＧ１の抵抗を低減できる。また、メモリセルＭＴのゲート電極ＭＧの高さをトランジスタＴｒｐ１のゲート電極ＰＧ１の高さよりも低く構成できるため、アスペクト比を低減でき集積度を向上できる。
【０１３８】
（他の実施形態）
バリアメタル膜７は、金属膜と多結晶シリコン膜とが反応するのを抑制する材料であれば窒化タングステン（ＷＮ）以外に、窒化タングステンシリサイド（ＷＳｉＮ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、マンガン（Ｍｎ）、酸化マンガン（ＭｎＯ）、ニオブ（Ｎｂ）、窒化ニオブ（ＮｂＮ）、窒化モリブデン（ＭｏＮ）、バナジウム（Ｖｎ）などのさまざまな材料を用いることができる。
【０１３９】
金属膜８は、タングステン（Ｗ）以外に、タングステンシリサイド（ＷＳｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの材料あるいはこれらの材料を主成分とした材料を用いることができる。
【０１４０】
また、バリアメタル膜７および金属膜８の組み合わせは、窒化タングステン膜およびタングステン膜の組み合わせ以外に、上記した様々な材料を用いて様々な組み合わせを実施することが可能である。
【０１４１】
電極間絶縁膜５、２５、４５の上面上、又は、開口１１、３１内の第３電極膜１２、３２の上面上における電極構造の積層構造の材質パターンは、その電極構造の高さがメモリセル領域Ｍのゲート電極ＭＧ及び周辺回路領域Ｐのゲート電極ＰＧ１間において互いに異なるように形成されていれば、材質パターンが同一であっても異なるものであっても良い。
【０１４２】
すなわち、ポリシリコン膜（第２電極膜６）およびシリサイド層７ａによるメモリセルＭＴのゲート電極ＭＧの積層構造と、ポリシリコン膜（第２電極膜２６）およびシリサイド層２７ａによる周辺回路領域Ｐのゲート電極ＰＧ１の積層構造と、が互いに同一の電極構造である場合がある。
【０１４３】
また、ポリシリコン膜（第２電極膜６）、シリサイド層７ａ、バリアメタル膜７および金属膜８によるメモリセルＭＴのゲート電極ＭＧの積層構造と、ポリシリコン膜（第２電極膜２６）、シリサイド層２７ａ、バリアメタル膜２７および金属膜２８による周辺回路のゲート電極ＰＧ１の積層構造と、が互いに同一の電極構造である場合などもある。
【０１４４】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
【０１４５】
（その他）
以上のように述べた各実施形態又は変形例の構成の上位概念、中位概念、下位概念、または、各実施形態又は変形例の構成の一部又は全部を組み合わせることで構成可能な概念の一例は、特許請求の範囲欄に挙げた表現の他にも、例えば以下の態様のように表現できる。
［態様１］
以下を備える不揮発性半導体記憶装置；
半導体基板と、
前記半導体基板上に第１絶縁膜を介して第１高さの第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２絶縁膜を介して第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、
前記メモリ素子の第１ゲート電極と前記周辺素子の第２ゲート電極との間でゲート材料の積層構成が異なり、前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なる。
［態様２］
態様１の不揮発性半導体記憶装置において、
前記周辺素子の第２ゲート電極は、前記ゲート材料が、ポリシリコン膜、シリサイド層、バリアメタル膜、及び金属膜による積層構成であり、
前記メモリ素子の第１ゲート電極は、前記ゲート材料が、ポリシリコン膜、バリアメタル膜、及び金属膜による積層構成である。
［態様３］
態様１の不揮発性半導体記憶装置において、
前記第２ゲート電極の第２高さが前記第１ゲート電極の第１高さよりも大きい。
［態様４］
以下を備える不揮発性半導体記憶装置；
半導体基板と、
前記半導体基板上に第１高さの第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２高さの第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、
前記メモリ素子の第１ゲート電極は、前記半導体基板上に第１絶縁膜を介して、第１電極膜、第１電極間絶縁膜、及び、第１電極構造、を積層して構成された第１積層構造を備え、
前記周辺素子の第２ゲート電極は、前記半導体基板上に第２絶縁膜を介して、第２電極膜、第２電極間絶縁膜、及び、前記第２電極間絶縁膜を貫通して前記第２電極膜内に至るように形成された開口内を埋めるように構成されると共に前記第２電極間絶縁膜上に積層された第２電極構造、を備えた第２積層構造を備え、
前記第１ゲート電極の第１高さが前記第２ゲート電極の第２高さと異なるように構成されると共に、前記第１電極間絶縁膜の直上の第１電極構造が、前記第２電極間絶縁膜の直上の第２電極構造と異なる構成とされている。
［態様５］
態様４の不揮発性半導体記憶装置において、
前記第２電極構造のみにシリサイド層を備える。
［態様６］
態様４の不揮発性半導体記憶装置において、
前記メモリ素子の第１ゲート電極の第１電極構造は、ポリシリコン膜、バリアメタル膜、及び、金属膜を含む。
［態様７］
態様４の不揮発性半導体記憶装置において、
前記第１ゲート電極の第１電極構造は、ポリシリコン膜、及び、シリサイド層からなる。
［態様８］
態様４の不揮発性半導体記憶装置において、
前記第１電極間絶縁膜の直上面上の第１電極構造と、前記第２電極間絶縁膜の開口内及びその直上面上の第２電極構造とは、積層構造の材質が同一である。
［態様９］
態様８の不揮発性半導体記憶装置において、
前記第１電極構造は、第１ポリシリコン膜と、第２ポリシリコン膜とを積層した構造を含み、
前記第２電極構造は、前記第２電極間絶縁膜上に形成された前記第３ポリシリコン膜と、前記第２ポリシリコン膜と同じ材料からなり、前記開口に埋め込まれた第４ポリシリコン膜により構成されている。
［態様１０］
態様９の不揮発性半導体記憶装置において、
前記第４ポリシリコン膜は前記第３ポリシリコン膜の上面の上方に配置された第１部分を有する。
［態様１１］
態様９の不揮発性半導体記憶装置において、
前記第１高さは前記第２高さよりも、前記第１部分の膜厚だけ低い。
［態様１２］
以下を備える不揮発性半導体記憶装置；
半導体基板と、
前記半導体基板上に第１ゲート電極を備えるメモリ素子と、
前記半導体基板上に第２ゲート電極を備える周辺素子と、を備え、
前記メモリ素子の第１ゲート電極は、前記半導体基板上に第１絶縁膜を介して、電荷蓄積層、第１電極間絶縁膜、及び、制御電極、を積層して構成された第１積層構造を備え、
前記周辺素子の第２ゲート電極は、前記半導体基板上に第２絶縁膜を介して、第１電極膜、第２電極間絶縁膜、第２電極膜、前記第２電極膜及び前記第２電極間絶縁膜を貫通して前記第１電極膜内に至るように形成された開口内を埋めるように構成された第３電極膜、及び、前記第２電極膜上及び第３電極膜上に形成されたバリアメタル膜及び金属膜、を備えた第２積層構造を備え、
前記第３電極膜の上部のみにシリサイド層を備える。
［態様１３］
態様１２の不揮発性半導体記憶装置において、
前記シリサイド層の上面は、前記第２電極膜の上面より低い。
［態様１４］
態様１２の不揮発性半導体記憶装置において、
前記シリサイド層の上面は、前記第２電極膜の上面より高い。
［態様１５］
態様１２の不揮発性半導体記憶装置において、
前記シリサイド層の上面は、前記第２電極膜の上面と同一位置にある。
［態様１６］
半導体基板と、
前記半導体基板上に第１ゲート電極を備えるメモリ素子と
前記半導体基板上に第２ゲート電極を備える前記メモリ素子以外の周辺素子と、を備え、
前記メモリ素子の第１ゲート電極は、
前記半導体基板上に第１絶縁膜を介して形成された第１電極膜と、
前記第１電極膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２電極膜と、
前記第２電極膜上に形成された第１バリアメタル膜及び第１金属膜と、を備え、
前記周辺素子の第２ゲート電極は、
前記半導体基板上に第３絶縁膜を介して形成された第３電極膜と、
前記第３電極膜上に形成された第４絶縁膜と、
前記第４絶縁膜上に形成された第４電極膜と、
前記第４電極膜および前記第４絶縁膜を貫通して前記第３電極膜内に至るように形成された開口の内部を埋めるとともに前記開口の脇では前記第４電極膜上に形成された第５電極膜と、
前記第５電極膜上に形成された第２バリアメタル膜および第２金属膜と、を備え、
前記第１絶縁膜の上面から前記第１バリアメタル膜および前記第１金属膜の上面までの高さと、前記第３絶縁膜の上面から前記第２バリアメタル膜および前記第２金属膜の上面までの高さと、が互いに異なる。
【０１４６】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４７】
図面中、１は半導体基板、ＭＧはゲート電極（第１ゲート電極）、ＭＴはメモリセル（メモリ素子）、Ｔｒｐ１、Ｔｒｐ２はトランジスタ（周辺素子）、ＰＧ１はゲート電極（第２ゲート電極）、３はゲート絶縁膜（第１絶縁膜）、２３はゲート絶縁膜（第２絶縁膜）、４、２４、４４は第１電極膜（ポリシリコン膜）、５は電極間絶縁膜（第１電極間絶縁膜）、２５は電極間絶縁膜（第２電極間絶縁膜）、６、２６、４６は第２電極膜（ポリシリコン膜）、７ａ、２７ａ、４７ａはシリサイド層、７、２７、４７はバリアメタル膜、８、２８、４８は金属膜、１２、３２、５２は第３電極膜、ＣＧは制御電極、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015177187.tif 000007
【図６】
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【図７】
2015177187.tif 000009
【図８】
2015177187.tif 000010
【図９】
2015177187.tif 000011
【図１０】
2015177187.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
2015177187.tif 000019
【図１６Ｃ】
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【図１６Ｄ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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