(57)【要約】【課題】ノイズを抑制することができるパワー半導体モジュールを提供する。【解決手段】実施形態のパワー半導体モジュールは、基板と、前記基板上に設けられた第１配線層と、前記第１配線層上に設けられ、それぞれが第１電極と第２電極と第３電極とを有し、前記第２電極が前記第１配線層に電気的に接続された複数の半導体素子と、前記第１配線層上に設けられ、前記第１配線層に電気的に接続された第５電極と、前記第１電極に電気的に接続された第４電極とを有する整流素子と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１配線層と、
前記第１配線層上に設けられ、それぞれが第１電極と第２電極と第３電極とを有し、前記第２電極が前記第１配線層に電気的に接続された複数の半導体素子と、
前記第１配線層上に設けられ、前記第１配線層に電気的に接続された第５電極と、前記第１電極に電気的に接続された第４電極とを有する整流素子と、
を備え、
前記複数の半導体素子および前記整流素子は、前記第１配線層上において、前記基板内の任意の第１の点から放射状に配置され、
前記複数の半導体素子のそれぞれの領域内に収まっている任意の点は、前記第１の点を基準にして点対称もしくは線対称に配置され、
前記整流素子のそれぞれが配置された領域内に収まっている任意の点は、前記第１の点を基準にして点対称もしくは線対称に配置されているパワー半導体モジュール。
【請求項２】
前記基板に対して垂直な方向からみて、前記第１配線層は十字状であり、
前記複数の半導体素子は、４個の半導体素子からなり、
前記十字状の前記第１配線層の中心から４方向に延びた前記第１配線層のそれぞれの領域に、前記４個の半導体素子のそれぞれが設けられ、
前記４個の半導体素子のそれぞれの外側に、前記整流素子が設けられている請求項１に記載のパワー半導体モジュール。
【請求項３】
前記基板に対して垂直な方向からみて、前記第１配線層は、前記第１配線層の中心から４方向に延びた第１領域と、前記第１領域からさらに延び、前記第１領域とによってＬ字を構成する第２領域と、を有し、
前記複数の半導体素子は、４個の半導体素子からなり、
それぞれの前記第１領域に、前記４個の半導体素子のそれぞれが設けられ、
それぞれの前記第２領域に、前記整流素子が設けられている請求項１に記載のパワー半導体モジュール。
【請求項４】
前記基板に対して垂直な方向からみて、前記第１配線層は、前記複数の半導体素子が配置された領域と、前記複数の半導体素子が配置された前記領域の外側に設けられ、前記整流素子が配置された領域と、を有する請求項１に記載のパワー半導体モジュール。
【請求項５】
前記基板上に設けられた抵抗素子をさらに備え、
前記複数の半導体素子から選択された２つの半導体素子の前記第１電極間に前記抵抗素子が接続されている請求項１〜４のいずれか１つに記載のパワー半導体モジュール。
【請求項６】
前記基板上に設けられた第２配線層をさらに備え、
前記基板に対して垂直な方向からみて、前記第２配線層は、前記第１配線層に囲まれ、
前記第２配線層に、前記複数の半導体素子のそれぞれの前記第１電極と、前記複数の半導体素子のそれぞれに並列に接続された前記整流素子の前記第４電極と、が共通して電気的に接続されている請求項１〜５のいずれか１つに記載のパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、パワー半導体モジュールに関する。
【背景技術】
【０００２】
パワー半導体モジュールにおいては、基板に実装されたＩＧＢＴ（Insulated Gate Bipolar Transistor）素子およびＦＲＤ（Fast Recovery Diode）素子を並列接続することで高耐圧化、大電流化を実現している。
【０００３】
しかし、並列接続によって、回路には多数のループが形成され、各ループがそれぞれ独自の共振周波数を持つ。そして、いずれかのループの共振周波数とＩＧＢＴ素子の動作周波数とがマッチングすると、パワー半導体モジュール自体が発振器となって、ＩＧＢＴ素子のゲート制御に悪影響を及ぼす可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１０８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ノイスを抑制することができるパワー半導体モジュールを提供することである。
【課題を解決するための手段】
【０００６】
実施形態のパワー半導体モジュールは、基板と、前記基板上に設けられた第１配線層と、前記第１配線層上に設けられ、それぞれが第１電極と第２電極と第３電極とを有し、前記第２電極が前記第１配線層に電気的に接続された複数の半導体素子と、前記第１配線層上に設けられ、前記第１配線層に電気的に接続された第５電極と、前記第１電極に電気的に接続された第４電極とを有する整流素子と、を備える。
【０００７】
前記複数の半導体素子および前記整流素子は、前記第１配線層上において、前記基板内の任意の第１の点から放射状に配置され、前記複数の半導体素子のそれぞれの領域内に収まっている任意の点は、前記第１の点を基準にして点対称もしくは線対称に配置され、前記整流素子のそれぞれが配置された領域内に収まっている任意の点は、前記第１の点を基準にして点対称もしくは線対称に配置されている。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係るパワー半導体モジュールの模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線における模式的断面図である。
【図２】図２は、第１実施形態に係るパワー半導体モジュールの素子配置領域を表す模式的平面図である。
【図３】図３（ａ）および図３（ｂ）は、参考例に係るパワー半導体モジュールの模式的平面図である。
【図４】図４は、参考例に係るパワー半導体モジュールの等価回路を表す図である。
【図５】図５は、参考例に係るゲート・エミッタ間電圧、コレクタ・エミッタ間電流、およびコレクタ・エミッタ間電圧を表す図である。
【図６】図６（ａ）は、第１実施形態に係るパワー半導体モジュールの動作を表す図であり、図６（ｂ）は、第１実施形態に係るパワー半導体モジュールの等価回路を表す図である。
【図７】図７は、第１実施形態の変形例に係るパワー半導体モジュールの模式的平面図である。
【図８】図８（ａ）は、第２実施形態に係るパワー半導体モジュールの模式的平面図であり、図８（ｂ）は、第２実施形態に係るパワー半導体モジュールの模式的平面図である。
【図９】図９（ａ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図であり、図９（ｂ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図であり、図９（ｃ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図である。
【図１０】図１０（ａ）は、第４実施形態に係るパワー半導体モジュールの模式的平面図であり、図１０（ｂ）は、第４実施形態に係るパワー半導体モジュールの模式的平面図である。
【図１１】図１１（ａ）は、第５実施形態に係るパワー半導体モジュールの模式的平面図であり、図１１（ｂ）は、第５実施形態に係るパワー半導体モジュールの模式的平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１（ａ）は、第１実施形態に係るパワー半導体モジュールの模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線における模式的断面図である。ここで、図１（ｂ）には、領域αおよびβにおける半導体チップが表されている。
【００１１】
パワー半導体モジュール１００Ａの支持基体である基板１０は、金属板１０ｍと、絶縁層１０ｉとを有している。基板１０は、絶縁基板と称してもよい。
【００１２】
基板１０上には、配線層２０Ａ（第１配線層）が設けられている。配線層２０Ａは、例えば、銅（Ｃｕ）等を含む配線パターンである。
【００１３】
配線層２０Ａ上には、複数のスイッチング素子（半導体素子）が設けられている。スイッチング素子は、例えば、ＩＧＢＴ素子である。スイッチング素子は、ＭＯＳＦＥＴでもよい。例えば、４個のスイッチング素子１Ａ〜１Ｄのそれぞれは、エミッタ電極１ｅ（第１電極）とコレクタ電極１ｃ（第２電極）とゲート電極１ｇ（第３電極）とを有している。スイッチング素子１Ａ〜１Ｄのそれぞれのコレクタ電極１ｃは、配線層２０Ａに電気的に接続されている。スイッチング素子１Ａ〜１Ｄのそれぞれのゲート電極１ｇは、ワイヤ９２を経由して配線層２２に接続されている。ワイヤ９２と配線層２２との電気的な接続は、例えば、ハンダ付けで行われる。
【００１４】
また、配線層２０Ａ上には、整流素子２Ａ〜２Ｄが設けられている。整流素子は、例えば、ＦＲＤ素子である。整流素子２Ａ〜２Ｄのそれぞれは、スイッチング素子１Ａ〜１Ｄのそれぞれのコレクタ電極１ｃとエミッタ電極１ｅとに並列に接続されている。
【００１５】
整流素子２Ａ〜２Ｄのそれぞれは、アノード電極２ａ（第４電極）とカソード電極２ｃ（第５電極）とを有している。カソード電極２ｃは、配線層２０Ａに電気的に接続されている。アノード電極２ａは、ワイヤ９０、配線層２１、およびワイヤ９１を経由して、エミッタ電極１ｅに電気的に接続されている。
【００１６】
なお、第１実施形態では、配線層２０Ａを、コレクタパターンと呼び、配線層２１をエミッタパターンと呼ぶ場合がある。
【００１７】
基板１０に対して垂直な方向（例えば、Ｚ方向）からスイッチング素子１Ａ〜１Ｄと、スイッチング素子１Ａ〜１Ｄのそれぞれに並列に接続された整流素子２Ａ〜２Ｄと、を見たときの構造を以下に説明する。ここで、基板１０内で任意の点、例えば、中心点１０ｃ（第１の点）を選択する。
【００１８】
スイッチング素子１Ａ〜１Ｄは、中心点１０ｃから放射状に配置されている。整流素子２Ａ〜２Ｄのそれぞれは、中心点１０ｃから放射状に配置されている。中心点１０ｃからのスイッチング素子１Ａ〜１Ｄのそれぞれの距離は、略等しい。また、中心点１０ｃからの整流素子２Ａ〜２Ｄのそれぞれの距離は、略等しい。
【００１９】
図２は、第１実施形態に係るパワー半導体モジュールの素子配置領域を表す模式的平面図である。
【００２０】
Ｚ方向から配線層２０Ａを見たときに、配線層２０Ａは十字状になっている。
【００２１】
パワー半導体モジュール１００Ａにおいて、複数のスイッチング素子のそれぞれが配置された各領域１ＡＲ〜１ＤＲ内で任意の点Ｐを選択する。各領域１ＡＲ〜１ＤＲ内に収まっている任意の点Ｐは、中心点１０ｃから点対称に配置されている。また、整流素子２Ａ〜２Ｄのそれぞれが配置された各領域２ＡＲ〜２ＤＲ内で任意の点Ｑを選択する。各領域２ＡＲ〜２ＤＲ内に収まっている任意の点Ｑは、中心点１０ｃから点対称に配置されている。なお、点Ｐは、領域１ＡＲ〜１ＤＲのそれぞれの中心点としてもよい。点Ｑは、領域２ＡＲ〜２ＤＲのそれぞれの中心点としてもよい。
【００２２】
パワー半導体モジュール１００Ａでは、配線層２０Ａが中心点１０ｃから十字状に４方向に延びている。中心点１０ｃから延在したそれぞれの領域２０Ｒに、４個のスイッチング素子１Ａ〜１Ｄのそれぞれが設けられている。また、中心点１０ｃから放射状に拡がる方向を、パワー半導体モジュール１００Ａの外側とすると、４個のスイッチング素子１Ａ〜１Ｄのそれぞれの外側に、整流素子２Ａ〜２Ｄが設けられている。
【００２３】
パワー半導体モジュール１００Ａの動作を説明する前に、参考例に係るパワー半導体モジュールの動作を説明する。
【００２４】
図３（ａ）および図３（ｂ）は、参考例に係るパワー半導体モジュールの模式的平面図である。
【００２５】
図３（ａ）に表すパワー半導体モジュール５００では、配線層５０１の平面形状がＵ字状になっており、配線層５０１上に、複数のスイッチング素子１Ａ〜１Ｄの群と、複数の整流素子２Ａ〜２Ｄの群とが向き合うように設けられている。複数のスイッチング素子１Ａ〜１Ｄの群と、複数の整流素子２Ａ〜２Ｄの群と、の間には、配線層５０２が設けられている。
【００２６】
ここで、スイッチング素子１Ａのエミッタ電極１ｅは、ワイヤ９０Ａ、配線層５０２、およびワイヤ９１Ａを経由して、整流素子２Ａのアノード電極２ａに電気的に接続されている。スイッチング素子１Ｂのエミッタ電極１ｅは、ワイヤ９０Ｂ、配線層５０２、およびワイヤ９１Ｂを経由して、整流素子２Ｂのアノード電極２ａに電気的に接続されている。スイッチング素子１Ｃのエミッタ電極１ｅは、ワイヤ９０Ｃ、配線層５０２、およびワイヤ９１Ｃを経由して、整流素子２Ｃのアノード電極２ａに電気的に接続されている。スイッチング素子１Ｄのエミッタ電極１ｅは、ワイヤ９０Ｄ、配線層５０２、およびワイヤ９１Ｄを経由して、整流素子２Ｄのアノード電極２ａに電気的に接続されている。
【００２７】
図３（ｂ）に、参考例におけるターンオフ後のテイル電流の様子を示す。
【００２８】
ＩＧＢＴ素子のゲート電極１ｇに閾値以上の電位が印加されると、ＩＧＢＴ素子がオンになり、電流がコレクタ側からエミッタ側に流れる。この際、コレクタ側のｐ＋層からドリフト層に正孔（ホール）が注入される。これにより、ドリフト層における伝導変調が起きて、ドリフト層が低抵抗な層となり、コレクタ−エミッタ間に大電流が流れる。
【００２９】
一方、ＩＧＢＴ素子のターンオフ直後には、ＩＧＢＴ素子のドリフト層に、コレクタ側に印加される電圧によって、その厚み（Ｗ）が変化する空間電荷層（空乏層）が形成し始める。また、ＩＧＢＴ素子がオフになると、ｐ＋層からドリフト層への正孔の注入が停止する。しかし、ドリフト層内には、大量に注入された正孔が残ったままである。
【００３０】
続いて、コレクタ−エミッタ間の電圧が上昇していくと、ドリフト層に残っていた正孔がエミッタ側に移動する。この現象は、コレクタ−エミッタ間の電圧の上昇に応じてコレクタ電流が再び流れ出すことを意味する。この電流がＩＧＢＴ素子のテイル電流である。例えば、スイッチング素子１Ａの場合、テイル電流は、スイッチング素子１Ａ、配線層５０２、整流素子２Ａ、配線層５０１のループ状の経路を流れる。
【００３１】
ところが、図３（ａ）に示す素子配置では、例えば、スイッチング素子１Ａのエミッタ電極１ｅは、ワイヤ９０Ａ、配線層５０２、およびワイヤ９１Ｂを経由して、整流素子２Ｂのアノード電極２ａにも電気的に接続されている。また、スイッチング素子１Ａのエミッタ電極１ｅは、ワイヤ９０Ａ、配線層５０２、およびワイヤ９１Ｃを経由して、整流素子２Ｃのアノード電極２ａに電気的にも接続されている。さらに、スイッチング素子１Ａのエミッタ電極１ｅは、ワイヤ９０Ａ、配線層５０２、およびワイヤ９１Ｄを経由して、整流素子２Ｄのアノード電極２ａに電気的にも接続されている。
【００３２】
従って、スイッチング素子１Ａを起因とするテイル電流は、４つのループに流れ得ることになる。この現象が図３（ｂ）では、矢印を用いて模式的に表されている。
【００３３】
図４は、参考例に係るパワー半導体モジュールの等価回路を表す図である。
【００３４】
ここで、等価回路図には、パワー半導体モジュール５００内のワイヤ、配線層等によってもたらされるインダクタンスや抵抗が、インダクタンス７Ａ〜７Ｄ、８Ａ〜８Ｄ、９Ａ〜９Ｄ、４Ａ〜４Ｇ、６Ａ〜６Ｃ、抵抗Ｒ１〜Ｒ４として表されている。
【００３５】
ＩＧＢＴ素子のテイル電流が生じる期間（以下、テイル期間）において、空間電荷層内に正孔が走行する。この際、ＩＧＢＴ素子は、負性抵抗として動作する。負性抵抗として動作するときのＩＧＢＴ素子の動作周波数は、正孔注入の遅れ時間と、正孔のドリフト速度の逆数とを空間電荷層の厚み（Ｗ）で積分して得られる正孔の走行時間と、を加算し、その値の逆数を得ることで求められる。
【００３６】
その算出した周波数と、パワー半導体モジュール内の配線により形成される共振回路の並列共振周波数と、がマッチングしたときに、パワー半導体モジュールが負性抵抗発振器として発振する。この発振は、素子の構造、素子のサイズ、および素子の材料等の違いによって特定の周波数分布を持つ。但し、この発振は、ノイズ源となる。
【００３７】
図５は、参考例に係るゲート・エミッタ間電圧、コレクタ電流、およびコレクタ・エミッタ間電圧を表す図である。
【００３８】
例えば、ゲート・エミッタ間電圧ＶＧＥをオフにすると、コレクタ・エミッタ間ＶＣＥが上昇する。これにより、コレクタ電流ＩＣは、ＩＧＢＴ素子内でのテイルを形成する。但し、ゲート・エミッタ間電圧ＶＧＥには、ノイズが発生してしまう。このようなノイズが発生すると、ＩＧＢＴ素子のゲート電極の制御性が悪くなってしまう。
【００３９】
参考例では、１つのスイッチング素子によって、４つのループＲＰ１〜ＲＰ４が形成されることから、パワー半導体モジュール５００では、合計１６個のループが形成されることになる。
【００４０】
これら１６個のループは、それぞれのＬＣ回路を形成し、それぞれが固有の共振周波数を有している。そして、ＩＧＢＴ素子のノイズ信号の周波数分布と、パワー半導体モジュール５００の１６個のうちの少なくとも１つとの共振周波数がマッチングすると、ＩＧＢＴ素子のノイズ信号は大きく増幅されてしまう。すなわち、ＬＣ共振周波数の共振点が多数あって、ＩＧＢＴ素子のノイズ信号の周波数帯が広いほど、マッチングの確率がより高くなる。
【００４１】
例えば、ワイヤを考慮した場合、ワイヤ長が同じであれば、ワイヤのインダクタンスは同じ値である。しかし、ループＲＰ１〜ＲＰ４は、テイル電流が配線層５０２を通過する長さが異なり、それぞれ配線層５０２を起因とするインダクタンスに差が生じる。その値は、およそ、通過長が整数倍になることから、整数倍のインダクタンス比になる。
【００４２】
同様に、配線層５０１を起因とするインダクタンスにも差が生じ、整数倍のインダクタンス比になる。その結果、１６個のループ毎の総インダクタンスは全て異なり、およそ数ｎＨ〜数１０ｎＨの範囲の値となってしまう。
【００４３】
ここで、共振周波数ｆは、ｆ＝１／（２π√（Ｌ・Ｃ））であり、Ｌが１６通りであるため、少なくとも共振周波数の数は１６個以上になる。さらに、ＩＧＢＴ素子とＦＲＤ素子の容量Ｃは、製品のバイアス条件（すなわち、ＣＶ特性（電圧が高いほど、Ｃは小さい）により変動する。このため、上記１６個の共振周波数も、バイアス条件に合わせて変動してしまう。
【００４４】
仮に、Ｌが１ｎＨ〜１６ｎＨ、容量Ｃが５００ｐＦ〜１００ｐＦであるとすると、共振周波数は、１６ｎＨ〜１ｎＨとなり、容量Ｃが５００ｐＦのとき、５６ＭＨｚ〜２２５ＭＨｚ、計１６条件となり、容量Ｃが１００ｐＦのとき、１２６ＭＨｚ〜５０３ＭＨｚ、計計１６条件となり、５０ＭＨｚ〜５００ＭＨｚまでの広い範囲に渡って発振する可能性がある。
【００４５】
ＩＧＢＴ素子から放出されるノイズの周波数は、基板が薄くなるほど、高周波方向に移行する傾向にある。他方、パワー半導体モジュールも高耐圧、大電流化に対応して、ＩＧＢＴ素子、ＦＲＤ素子の搭載数が増加している。すなわち、パワー半導体モジュール内のＬＣ経路の数も増加している。さらに、高耐圧化に伴い容量Ｃの範囲も拡大している。従って、Ｃ、Ｌの組合せは、ターンオフ発振を防止するには、減らすことが望ましい。
【００４６】
図６（ａ）は、第１実施形態に係るパワー半導体モジュールの動作を表す図であり、図６（ｂ）は、第１実施形態に係るパワー半導体モジュールの等価回路を表す図である。
【００４７】
図６（ａ）には、テイル電流が流れる様子が矢印で表されている。
【００４８】
パワー半導体モジュール１００Ａでは、それぞれのワイヤ長が同じであるため、それぞれのワイヤのインダクタンスが同じになる。また、それぞれの配線層２１は、同じ形状で、同じサイズであり、それぞれのインダクタンスは同じになる。また、配線層２０Ａは、中心点１０ｃを中心に点対称にパターニングされている。このため、複数のスイッチング素子１Ａ〜１Ｄのそれぞれにおいて、コレクタ電流が流れる経路のインダクタンスは、同じになる。
【００４９】
その結果、図６（ｂ）に表すように、パワー半導体モジュール１００Ａでは、同じ等価回路から構成される４個のループが並列に接続されることになる。ここで、各ループのインダクタンスが同じ値となる。
【００５０】
パワー半導体モジュール１００Ａの共振周波数ｆは、ｆ＝１／（２π√（Ｌ・Ｃ））であり、Ｌの組合せは１通りである。但し、ＩＧＢＴ素子とＦＲＤ素子との容量Ｃは、製品のバイアス条件、すなわち、Ｃ・Ｖ特性により変動する。このため、１個のＬに対してバイアス条件が変動していく。
【００５１】
仮に、Ｌが５ｎＨ、容量Ｃが５００ｐＦ〜１００ｐＦまで変化すると、共振周波数は、５ｎＨで、容量Ｃが５００ｐＦのとき１０１ＭＨｚ、計１条件であり、１００ｐＦのとき２２５ＭＨｚ、計１条件となる。つまり、およそ、発振周波数が１０１ＭＨｚ〜２２５ＭＨｚまでになり、参考例に比べて、発振条件が１／１６に低減し、発振周波数範囲も半減して、発振の可能性が大幅に低減する。これにより、ターンオフ発振が確実に抑制される。
【００５２】
なお、スイッチング素子の数を４個よりも多くした場合でも、中心点１０ｃを起点とする配線層２０Ａ、２１のパターンを、同じ要領で追加することにより、同様の効果が得られる。逆に、その個数が３個、２個の場合でも中心点１０ｃを起点とする配線層２０Ａ、２１のパターンを、同じ要領でパターン化することにより、同様の効果が得られる。
【００５３】
図７は、第１実施形態の変形例に係るパワー半導体モジュールの模式的平面図である。
【００５４】
図７に表すパワー半導体モジュール１００Ｂにように、配線層２１上には、電極端子２１ｔを設けてもよい。ここで、電極端子２１ｔの形状、サイズを対称に設計することでエミッタ間を接続するインダクタンスが同じなる。また、配線層２０Ａの中心点１０ｃの位置には、電極端子２０ｔを設けることができる。
【００５５】
なお、配線層のパターン、スイッチング素子１Ａ〜１Ｄのそれぞれの配置位置、整流素子２Ａ〜２Ｄのそれぞれの配置位置、ワイヤ９０、９１の配置位置を中心点１０ｃが点対称もしくは線対称に配置する形態は、第１実施形態に限られない。以下に、第１実施形態の変形例について説明する。
【００５６】
（第２実施形態）  
図８（ａ）は、第２実施形態に係るパワー半導体モジュールの模式的平面図であり、図８（ｂ）は、第２実施形態に係るパワー半導体モジュールの模式的平面図である。
【００５７】
図８（ａ）に表すパワー半導体モジュール１０１Ａでは、Ｚ方向から配線層２０Ｂを見たときに、配線層２０Ｂは、配線層２０Ｂの中心から４方向に延びた第１領域２０Ｂ−１と、第１領域２０Ｂ−１からさらに延びた第２領域２０Ｂ−２と、を有している。Ｚ方向から配線層２０Ｂを見たときに、第１領域２０Ｂ−１と、第２領域２０Ｂ−２とによってＬ字が構成されている。
【００５８】
パワー半導体モジュール１０１Ａでは、４個のスイッチング素子１Ａ〜１Ｄのそれぞれが第１領域２０Ｂ−１に設けられている。整流素子２Ａ〜２Ｄのそれぞれは、第２領域２０Ｂ−２に設けられている。
【００５９】
このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。また、パワー半導体モジュール１０１Ａでは、整流素子２Ａ〜２Ｄのそれぞれを、スイッチング素子１Ａ〜１Ｄのそれぞれの外側に配置していない。このため、パワー半導体モジュールのサイズが縮小する。
【００６０】
また、パワー半導体モジュール１０１Ａでは、スイッチング素子１Ａ〜１Ｄ、および整流素子２Ａ〜２Ｄのそれぞれの素子を基板１０上で、碁盤目状に配置しているため、動作時に発生する熱が分散されて、パワー半導体モジュール内の温度がより均一になる。
【００６１】
なお、１つのスイッチング素子に対して、必ずしも１つの整流素子のみを並列接続させる必要はない。
【００６２】
例えば、図８（ｂ）に表すパワー半導体モジュール１０１Ｂのように、１つのスイッチング素子に対して、複数の整流素子を並列接続させてもよい。なお、１つのスイッチング素子に並列接続させる整流素子の数は、スイッチング素子のそれぞれによって同じ数にする。このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。
【００６３】
（第３実施形態）  
図９（ａ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図であり、図９（ｂ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図であり、図９（ｃ）は、第３実施形態に係るパワー半導体モジュールの模式的平面図である。
【００６４】
図９（ａ）に表すパワー半導体モジュール１０２Ａのように、Ｚ方向から配線層２０Ｃを見たときに、配線層２０Ｃは、複数のスイッチング素子１Ａ〜１Ｄが配置されたパターン領域２０Ｃ−１と、整流素子２Ａ〜２Ｄが配置されたパターン領域２０Ｃ−２と、を有する。ここで、パターン領域２０Ｃ−２は、パターン領域２０Ｃ−１の外側に配置されている。つまり、パワー半導体モジュール１０２Ａでは、配線層２０Ｃ内において、パターン領域２０Ｃ−１と、パターン領域２０Ｃ−２とが個別に設けられている。
【００６５】
このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。
【００６６】
また、図９（ｂ）に表すパワー半導体モジュール１０２Ｂのように、パターン領域２０Ｃ−１に設けられた４個のスイッチング素子１Ａ〜１Ｄの中、スイッチング素子１Ａとスイッチング素子１Ｃとの間の距離がスイッチング素子１Ｃとスイッチング素子１Ｄとの間の距離より短くなるように配置してもよい。この場合、上述した点Ｐは、中心点１０ｃに対して、線対称に配置されたことになる。
【００６７】
このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。さらに、パワー半導体モジュール１０２Ｂによれば、パワー半導体モジュール１０２Ａよりもパワー半導体モジュールのサイズが縮小する。
【００６８】
また、図９（ｃ）に表すパワー半導体モジュール１０２Ｃのように、パターン領域２０Ｃ−１に設けられた４個のスイッチング素子１Ａ〜１Ｄを碁盤目状に配置してもよい。
【００６９】
このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。さらに、パワー半導体モジュール１０２Ｃによれば、パワー半導体モジュール１０２Ｂよりもパワー半導体モジュールのサイズが縮小する。
【００７０】
（第４実施形態）  
図１０（ａ）は、第４実施形態に係るパワー半導体モジュールの模式的平面図であり、図１０（ｂ）は、第４実施形態に係るパワー半導体モジュールの模式的平面図である。
【００７１】
図１０（ａ）に表すパワー半導体モジュール１０３Ａにおいては、配線層２１と配線層２３とによって、配線層２０Ｃが取り囲まれている。スイッチング素子１Ｃのエミッタ電極１ｅは、ワイヤ９０を経由して、スイッチング素子１Ｃに並ぶ配線層２１に接続されている。また、スイッチング素子１Ａのエミッタ電極１ｅは、ワイヤ９０を経由して、スイッチング素子１Ａに並ぶ配線層２１に接続されている。
【００７２】
パワー半導体モジュール１０３Ａにおいては、基板１０上において、配線層２１と配線層２３との間に抵抗素子３が設けられている。つまり、複数のスイッチング素子から選択された２つのスイッチング素子のエミッタ電極１ｅ間に抵抗素子３が接続されている。
【００７３】
ここで、パワー半導体モジュール１０３Ａにおいては、ノイズ発生を抑制するために、基板１０の中央に配線層２５を設け、スイッチング素子１Ａ〜１Ｄのエミッタ電極１ｅの全てをワイヤ９３を経由して配線層２５に接続している。ワイヤ９３のそれぞれは、配線層２５の中心から点対称に配置されている。また、配線層２１、配線層２３、抵抗素子３のそれぞれの位置は、配線層２５の中心から点対称になっている。
【００７４】
抵抗素子３は、上述したノイズを吸収して熱に変換することが可能な損失抵抗素子である。つまり、エミッタ電極１ｅから配線層２１、２３に乗ったノイズを、抵抗素子３によって吸収する。このように抵抗素子３を設けることにより、ノイズがさらに抑制される。
【００７５】
また、抵抗素子３は、配線層２５の中心から点対称に配置されているため、抵抗素子３内で発生した熱は、パワー半導体モジュール１０３Ａ内で均一に分散される。
【００７６】
また、図１０（ｂ）に表すパワー半導体モジュール１０３Ｂのように、配線層２１と配線層２３とを一体にした配線層２４を設けてもよい。この場合、配線層２１と配線層２４との間に抵抗素子３を接続する。このような構成でも、ノイズはさらに抑制される。
【００７７】
（第５実施形態）  
図１１（ａ）は、第５実施形態に係るパワー半導体モジュールの模式的平面図であり、図１１（ｂ）は、第５実施形態に係るパワー半導体モジュールの模式的平面図である。
【００７８】
図１１（ａ）に表すパワー半導体モジュール１０４Ａにおいては、基板１０上において、配線層２０Ｄの中央部分に、配線層２０Ｄとは分離された配線層２６が設けられている。配線層２０Ｄの外形は、例えば、上述した配線層２０Ｃと同じである。
【００７９】
Ｚ方向から配線層２６を見たときに、配線層２６は、配線層２０Ｄに囲まれている。複数のスイッチング素子１Ａ〜１Ｄのそれぞれのエミッタ電極１ｅは、ワイヤ９５を経由して配線層２６に接続されている。また、複数の整流素子２Ａ〜２Ｄのそれぞれのアノード電極２ａは、ワイヤ９６を経由して、配線層２６に接続されている。つまり、配線層２６には、複数のスイッチング素子１Ａ〜１Ｄのそれぞれのエミッタ電極１ｅと、複数のスイッチング素子のそれぞれに並列に接続された整流素子２Ａ〜２Ｄのアノード電極２ａと、が共通して電気的に接続されている。
【００８０】
また、図１１（ｂ）に表すパワー半導体モジュール１０４Ｂは、配線層２６に代えて、配線層２７が設けられている。配線層２７は、配線層２０Ｃ上に設けられている。配線層２７と配線層２０Ｃとの間には絶縁層（図示しない）が設けられている。
【００８１】
このような構造によっても、第１実施形態と同様の作用によって、ノイズ発生が抑制される。また、エミッタ電極１ｅに接続される配線層２６、２７をパワー半導体モジュールの中央部に配置したことにより、エミッタ電極１ｅの取り出しが容易になる。
【００８２】
なお、本実施形態で用いた「点対称」、「線対称」とは、数学で使われる点対称、線対称の意味ではなく、実質的な点対称、実質的な線対称である意味で用いられる場合がある。つまり、中心点から点対称（もしくは、線対称）に配置された点とは、中心点から点対称（もしくは、線対称）に配置された位置からずれた位置も含む。すなわち、素子、配線層、ワイヤの位置は、若干の範囲内でずれてもよい。このずれた範囲では、パワー半導体モジュールは、同じ作用効果を奏する。
【００８３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００８４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１ＡＲ〜１ＤＲ  領域  １Ａ〜１Ｄ  スイッチング素子（半導体素子）  １ｃ  コレクタ電極（第２電極）  １ｅ  エミッタ電極（第１電極）  １ｇ  ゲート電極（第３電極）  ２ＡＲ〜２ＤＲ  領域  ２Ａ〜２Ｄ  整流素子  ２ａ  アノード電極（第４電極）  ２ｃ  カソード電極（第５電極）  １０  基板  １０ｃ  中心点  １０ｉ  絶縁層  １０ｍ  金属板  ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２１、２２、２３、２４、２５、２６、２７  配線層  ２０Ｂ−１  第１領域  ２０Ｂ−２  第２領域  ２０Ｃ−１、２０Ｃ−２  パターン領域  ２０Ｒ  領域  ２０ｔ、２１ｔ  電極端子  ９０、９０Ａ〜９０Ｄ、９１、９１Ａ〜９１Ｄ、９２、９３、９５、９６  ワイヤ  １００Ａ、１００Ｂ、１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂ、１０２Ｃ、１０３Ａ、１０３Ｂ、１０４Ａ、１０４Ｂ、５００  パワー半導体モジュール  ５０１、５０２  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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