(57)【要約】【課題】入力信号がゼロの時の動作点における電圧及びバイアス電流を設定することができる反転増幅回路を提供する。【解決手段】本実施形態に係る反転増幅回路は、インバータ回路と、第１の電圧発生回路と、第２の電圧発生回路とを備える。インバータ回路は、入力端子と、出力端子と、第１の第１（２）導電型トランジスタとを備える。第１（２）の電圧発生回路は、第１（２）の電流源と、第２及び第３の第１（２）導電型トランジスタとを備える。第２の第１（２）導電型トランジスタは、制御端子に所定のバイアス電圧を印加され、一端を第１の第１（２）導電型トランジスタの他端に接続され、他端を第１（２）の電流源に接続される。第３の第１（２）導電型トランジスタは、制御端子を第２の第１（２）導電型トランジスタの他端に接続され、一端を第２の第１（２）導電型トランジスタの一端に接続される。【選択図】図１
2015177193.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、制御端子を前記入力端子に接続され、一端を前記出力端子に接続された第１の第１導電型トランジスタと、制御端子を前記入力端子に接続され、一端を前記出力端子に接続された第１の第２導電型トランジスタと、を備えたインバータ回路と、
所定の電流を供給する第１の電流源と、制御端子に所定のバイアス電圧を印加され、一端を前記第１の第１導電型トランジスタの他端に接続され、他端を前記第１の電流源と接続された第２の第１導電型トランジスタと、制御端子を前記第２の第１導電型トランジスタの他端に接続され、一端を前記第２の第１導電型トランジスタの一端に接続された第３の第１導電型トランジスタと、を備えた第１の電圧発生回路と、
所定の電流を供給する第２の電流源と、制御端子に所定のバイアス電圧を印加され、一端を前記第１の第２導電型トランジスタの他端に接続され、他端を前記第２の電流源と接続された第２の第２導電型トランジスタと、制御端子を前記第２の第２導電型トランジスタの他端に接続され、一端を前記第２の第２導電型トランジスタの一端に接続された第３の第２導電型トランジスタと、を備えた第２の電圧発生回路と、
を備えた反転増幅回路。
【請求項２】
前記第３の第１導電型トランジスタの制御端子と前記第２の第１導電型トランジスタの他端との間に、前記第３の第１導電型トランジスタのゲート制御端子の電圧が前記第２の第１導電型トランジスタの他端の電圧よりも低くなるように降圧する第１のレベルシフト回路を備える
請求項１に記載の反転増幅回路。
【請求項３】
前記第３の第２導電型トランジスタの制御端子と前記第２の第２導電型トランジスタの他端との間に、前記第２の第２導電型トランジスタの他端の電圧が前記第３の第２導電型トランジスタの制御端子の電圧よりも低くなるように降圧する第２のレベルシフト回路を備える
請求項１又は請求項２に記載の反転増幅回路。
【請求項４】
前記第１のレベルシフト回路は、所定の電流を供給する第３の電流源と、制御端子を前記第２の第１導電型トランジスタの他端に接続され、一端を前記第２の第１導電型トランジスタの制御端子及び前記第３の電流源に接続された第４の第１導電型トランジスタとを備える
請求項２に記載の反転増幅回路。
【請求項５】
前記第２のレベルシフト回路は、所定の電流を供給する第４の電流源と、制御端子を前記第２の第２導電型トランジスタの他端に接続され、一端を前記第２の第２導電型トランジスタの制御端子及び前記第４の電流源に接続された第４の第２導電型トランジスタとを備える
請求項３に記載の反転増幅回路。
【請求項６】
前記第１のレベルシフト回路は、所定の電流を供給する第５の電流源と、制御端子に所定の電圧を印加され、一端を前記第２の第１導電型トランジスタの他端に接続され、他端を前記第３の第１導電型トランジスタの制御端子及び前記第５の電流源に接続された第５の第２導電型トランジスタとを備える
請求項２に記載の反転増幅回路。
【請求項７】
前記第２のレベルシフト回路は、所定の電流を供給する第６の電流源と、制御端子に所定の電圧を印加され、一端を前記第２の第２導電型トランジスタの他端に接続され、他端を前記第３の第２導電型トランジスタの制御端子及び前記第６の電流源に接続された第５の第１導電型トランジスタとを備える
請求項３に記載の反転増幅回路。
【請求項８】
前記第１のレベルシフト回路は、所定の電流を供給する第７の電流源と、一端を前記第２の第１導電型トランジスタの他端に接続され、他端を前記第３の第１導電型トランジスタ及び前記第７の電流源に接続された第１の抵抗素子とを備える
請求項２に記載の反転増幅回路。
【請求項９】
前記第２のレベルシフト回路は、所定の電流を供給する第８の電流源と、一端を前記第２の第２導電型トランジスタの他端に接続され、他端を前記第３の第２導電型トランジスタ及び前記第８の電流源に接続された第２の抵抗素子とを備える
請求項３に記載の反転増幅回路。
【請求項１０】
前記インバータ回路は、前記第１の第１導電型トランジスタの一端と前記出力端子との間に、制御端子に所定の電圧を印加され、一端を前記第１の第１導電型トランジスタの一端に接続され、他端を前記出力端子に接続された第６の第１導電型トランジスタを備え、
前記第１の第２導電型トランジスタの一端と前記出力端子との間に、制御端子に所定の電圧を印加され、一端を前記第１の第２導電型トランジスタの一端に接続され、他端を前記出力端子に接続された第６の第２導電型トランジスタを備える
請求項１〜請求項９のいずれか１項に記載の反転増幅回路。
【請求項１１】
前記インバータ回路を複数備える
請求項１〜請求項１０のいずれか１項に記載の反転増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、反転増幅回路に関する。
【背景技術】
【０００２】
従来、駆動能力が高く簡単な構成の反転増幅回路として、インバータ回路を用いる構成が利用されている。しかし、インバータ回路を備えた反転増幅回路では、トランジスタの閾値電圧や電源電圧のばらつきにより、入力信号がゼロの時の動作点における消費電力のばらつきが大きいという問題があった。
【０００３】
このような問題を解決するために、増幅のためのインバータ回路とは別に、入出力を短絡したインバータ回路を用意し、当該インバータ回路に所定の電流が流れるようにフィードバック制御を行うことにより、増幅のためのインバータ回路の電源電圧を所定の電圧に設定する回路が提案されている。
【０００４】
このような回路では、入力信号がゼロの時の動作点を一定にすることができる。しかし、動作点はトランジスタの閾値電圧のばらつきに依存するため、動作点を任意に設定することができなかった。
【０００５】
また、２つのトランジスタからなる差動対のうち、一方のトランジスタのゲート電圧によらず、他方のトランジスタに所定の電流が流れるように制御する回路が提案されている。しかし、当該回路を、インバータ回路を備えた反転増幅回路に適用する方法は開示されていなかった。
【０００６】
このように、従来のインバータ回路を備えた反転増幅回路では、入力信号がゼロの時の動作点を任意に設定することができないという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２７４６４１号公報
【非特許文献】
【０００８】
【非特許文献１】IEEE JSSC Vol.48, No.7, 2013, pp.1605-1614
【非特許文献２】IEEE JSSC Vol.33, No.12, 1998, pp.1887-1897
【発明の概要】
【発明が解決しようとする課題】
【０００９】
入力信号がゼロの時の動作点における電圧及びバイアス電流を設定することができる反転増幅回路を提供する。
【課題を解決するための手段】
【００１０】
本実施形態に係る反転増幅回路は、インバータ回路と、第１の電圧発生回路と、第２の電圧発生回路とを備える。インバータ回路は、入力端子と、出力端子と、第１の第１導電型トランジスタと、第１の第２導電型トランジスタとを備える。第１の第１導電型トランジスタは、制御端子を入力端子に接続され、一端を出力端子に接続される。第１の第２導電型トランジスタは、制御端子を入力端子に接続され、一端を出力端子に接続される。
【００１１】
第１の電圧発生回路は、第１の電流源と、第２の第１導電型トランジスタと、第３の第１導電型トランジスタとを備える。第１の電流源は、所定の電流を供給する。第２の第１導電型トランジスタは、制御端子に所定のバイアス電圧を印加され、一端を第１の第１導電型トランジスタの他端に接続され、他端を第１の電流源に接続される。第３の第１導電型トランジスタは、制御端子を第２の第１導電型トランジスタの他端に接続され、一端を第２の第１導電型トランジスタの一端に接続される。
【００１２】
第２の電圧発生回路は、第２の電流源と、第２の第２導電型トランジスタと、第３の第２導電型トランジスタとを備える。第３の電流源は、所定の電流を供給する。第２の第２導電型トランジスタは、制御端子に所定のバイアス電圧を印加され、一端を第１の第２導電型トランジスタの他端に接続され、他端を第２の電流源に接続される。第３の第２導電型トランジスタは、制御端子を第２の第２導電型トランジスタの他端に接続され、他端を第２の第２導電型トランジスタの一端に接続される。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る反転増幅回路を示す回路図。
【図２】第２実施形態に係る反転増幅回路を示す回路図。
【図３】第２実施形態に係る反転増幅回路の具体例を示す回路図。
【図４】第２実施形態に係る反転増幅回路の具体例を示す回路図。
【図５】第２実施形態に係る反転増幅回路の具体例を示す回路図。
【図６】第２実施形態に係る反転増幅回路の具体例を示す回路図。
【図７】第３実施形態に係る反転増幅回路の具体例を示す回路図。
【図８】第４実施形態に係る反転増幅回路を示す回路図。
【図９】図８の反転増幅回路を備える積分回路を示す回路図。
【図１０】第４実施形態に係る反転増幅回路を示す回路図。
【図１１】図１０の反転増幅回路を備えるバイカッドフィルタ示す回路図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
【００１５】
（第１実施形態）
まず、第１実施形態に係る反転増幅回路について、図１を参照して説明する。ここで、図１は、本実施形態に係る反転増幅回路を示す回路図である。図１の反転増幅回路は、インバータ回路Inv1と、電圧発生回路Gen1（第１の電圧発生回路）と、電圧発生回路Gen2（第２の電圧発生回路）と、を備える。
【００１６】
インバータ回路Inv1は、入力端子InPと、出力端子OutMと、トランジスタM1（第１の第１導電型トランジスタ）と、トランジスタM2（第１の第２導電型トランジスタ）と、を備える。インバータ回路Inv1は、入力端子InPから入力信号を入力され、出力端子OutMから入力信号に応じた出力信号を出力する。
【００１７】
トランジスタM1は、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」という）であって、ゲート端子（制御端子）が入力端子InPに接続され、ソース端子が電圧発生回路Gen1に接続され、ドレイン端子が出力端子OutMに接続されている。
【００１８】
トランジスタM2は、ＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」という）であって、ゲート端子（制御端子）が入力端子InPに接続され、ソース端子が電圧発生回路Gen2に接続され、ドレイン端子が出力端子OutMに接続されている。
【００１９】
電圧発生回路Gen1は、電流源Ib1（第１の電流源）と、トランジスタM3（第２の第１導電型トランジスタ）と、トランジスタM5（第３の第１導電型トランジスタ）と、を備える。電流源Ib1は、高圧側を高圧側電源Vddに接続され、低圧側をトランジスタM3,M5に接続されている。電流源Ib1は、トランジスタM3に所定の電流Ib1を供給する。
【００２０】
トランジスタM3は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）を電圧源Comに接続され、ソース端子をトランジスタM1のソース端子及びトランジスタM5のドレイン端子に接続され、ドレイン端子を電流源Ib1の低圧側及びトランジスタM5のゲート端子に接続されている。トランジスタM3のゲート端子には、電圧源Comから所定の電圧Vcomが印加される。
【００２１】
トランジスタM5は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）を電流源Ib1の低圧側及びトランジスタM3のドレイン端子に接続され、ソース端子を低圧側電源（グラウンド）に接続され、ドレイン端子をトランジスタM1のソース端子及びトランジスタM3のソース端子に接続されている。
【００２２】
電圧発生回路Gen2は、電流源Ib2（第２の電流源）と、トランジスタM4（第２の第２導電型トランジスタ）と、トランジスタM6（第３の第２導電型トランジスタ）と、を備える。電流源Ib2は、高圧側をトランジスタM4のドレイン端子に接続され、低圧側を低圧側電源（グラウンド）に接続されている。電流源Ib2は、トランジスタM4に所定の電流Ib2を供給する。
【００２３】
トランジスタM4は、ＰＭＯＳトランジスタであって、ゲート端子（制御端子）を電圧源Comに接続され、ソース端子をトランジスタM2のソース端子及びトランジスタM6のドレイン端子に接続され、ドレイン端子を電流源Ib2の高圧側及びトランジスタM6のゲート端子に接続されている。トランジスタM4のゲート端子には、電圧源Comから所定の電圧Vcomが印加される。
【００２４】
トランジスタM6は、ＰＭＯＳトランジスタであって、ゲート端子（制御端子）を電流源Ib2の高圧側及びトランジスタM4のドレイン端子に接続され、ソース端子を高圧側電源Vddに接続され、ドレイン端子をトランジスタM2のソース端子及びトランジスタM4のソース端子に接続されている。
【００２５】
次に、図１の反転増幅回路の動作について説明する。
【００２６】
電圧発生回路Gen1は、トランジスタM1のドレイン電流Im1の大きさによらず、トランジスタM3に電流Ib1が流れるように動作する。例えば、トランジスタM3のドレイン電流Im3が、Ib1より小さい場合、トランジスタM3のドレイン電圧、すなわち、トランジスタM5のゲート電圧が上昇し、ドレイン電流Im5が増加し、トランジスタM3のドレイン電流Im3を増加させる。また、トランジスタM3のドレイン電流Im3が、Ib1より大きい場合、トランジスタM3のドレイン電圧、すなわち、トランジスタM5のゲート電圧が低下し、ドレイン電流Im5が減少し、トランジスタM3のドレイン電流Im3を減少させる。
【００２７】
このように、電圧発生回路Gen1では、ドレイン電流Im3がIb1で一定となるように帰還がかかっているため、トランジスタM3のゲート−ソース間電圧Vgs3も一定となる。また、トランジスタM3のゲート電圧は、所定の電圧Vcomで一定である。したがって、トランジスタM3のソース電圧は、Vcom−Vgs3で一定となる。
【００２８】
これと同様に、電圧発生回路Gen2は、トランジスタM2のドレイン電流Im2の大きさによらず、トランジスタM4に電流Ib2が流れるように動作する。例えば、トランジスタM4のドレイン電流Im4が、Ib2より小さい場合、トランジスタM4のドレイン電圧、すなわち、トランジスタM6のゲート電圧が低下し、ドレイン電流Im6が増加し、トランジスタM4のドレイン電流Im4を増加させる。また、トランジスタM4のドレイン電流Im4が、Ib2より大きい場合、トランジスタM4のドレイン電圧、すなわち、トランジスタM6のゲート電圧が上昇し、ドレイン電流Im6が減少し、トランジスタM4のドレイン電流Im4を減少させる。
【００２９】
このように、電圧発生回路Gen2では、ドレイン電流Im4がIb2で一定となるように帰還がかかっているため、トランジスタM4のゲート−ソース間電圧Vgs4も一定となる。また、トランジスタM4のゲート電圧は、所定の電圧Vcomで一定である。したがって、トランジスタM4のソース電圧は、Vcom+Vgs4で一定となる。
【００３０】
インバータ回路Inv1のトランジスタM1のソース端子は、トランジスタM3のソース端子に接続されているから、トランジスタM1のソース電圧は、Vcom−Vgs3で一定となる。したがって、トランジスタM1とトランジスタM3のデバイスサイズ比（チャネル幅／チャネル長の比）をα：１とすると、入力端子InPから電圧Vcomと等しい電圧Vinpが入力された場合、トランジスタM1のドレイン電流Im1は、トランジスタM3のドレイン電流Im3（＝Ib1）のデバイスサイズ比倍の電流となる（Im1＝αIb1）。
【００３１】
電圧Vinpが電圧Vcomより大きい場合、トランジスタM1のゲート−ソース間電圧Vgs1が上昇するため、ドレイン電流Im1は、αIb1より大きくなる。電圧Vinpが電圧Vcomより小さい場合、トランジスタM1のゲート−ソース間電圧Vgs1が低下するため、ドレイン電流Im1は、αIb1より小さくなる。
【００３２】
同様に、インバータ回路Inv1のトランジスタM2のソース端子は、トランジスタM4のソース端子に接続されているから、トランジスタM2のソース電圧は、Vcom+Vgs4で一定となる。したがって、トランジスタM2とトランジスタM4のデバイスサイズ比をβ：１とすると、入力端子InPから電圧Vcomと等しい電圧Vinpが入力された場合、トランジスタM2のドレイン電流Im2は、トランジスタM4のドレイン電流Im4（＝Ib2）のデバイスサイズ比倍の電流となる（Im2＝βIb2）。
【００３３】
電圧Vinpが電圧Vcomより大きい場合、トランジスタM2のゲート−ソース間電圧Vgs2が低下するため、ドレイン電流Im2は、βIb2より小さくなる。同様に、電圧Vinpが電圧Vcomより小さい場合、トランジスタM2のゲート−ソース間電圧Vgs2が上昇するため、ドレイン電流Im2は、βIb2より大きくなる。
【００３４】
したがって、αIb1＝βIb2となるように、トランジスタM1,M2,M3,M4のデバイスサイズ及び電流Ib1,Ib2を設定することにより、インバータ回路Inv1の動作点を設定することができる。例えば、α＝βかつIb1＝Ib2と設定した場合、Vinp＝VcomのときのトランジスタM1,M2のドレイン電流はいずれもαIb1となり、出力端子OutMからの出力電流Ioutmはゼロとなる。
【００３５】
Vinp＞Vcomの場合、上述の通り、トランジスタM1のドレイン電流Im1はαIb1より大きくなり、トランジスタM2のドレイン電流Im2はαIb1より小さくなる。したがって、出力端子OutMから、電流Im1と電流Im2との差分の電流が吸い込まれる。
【００３６】
Vinp＜Vcomの場合、上述の通り、トランジスタM1のドレイン電流Im1はαIb1より小さくなり、トランジスタM2のドレイン電流Im2はαIb1より大きくなる。したがって、出力端子OutMから、電流Im1と電流Im2との差分の電流が吐き出される。
【００３７】
このように、インバータ回路Inv1は、電圧Vcomを動作点電圧（バイアス電圧）とした反転増幅回路として動作し、入力電圧Vinpとバイアス電圧Vcomとの差分が信号成分として増幅される。そして、動作点におけるインバータ回路Inv1のバイアス電流は、αIb1となる。
【００３８】
以上説明したとおり、本実施形態に係る反転増幅回路では、入力信号がゼロの時の動作点の電圧（バイアス電圧）がVcomとなる。したがって、電圧源Comの電圧Vcomを変化させることにより、バイアス電圧を所望の値に設定することができる。また、トランジスタM1,M2,M3,M4のデバイスサイズ及び電流Ib1,Ib2を設定することにより、動作点におけるバイアス電流を設定することができる。したがって、トランジスタの閾値電圧や電源電圧に関わらず動作点を設定することができるため、消費電力のばらつきを抑制することができる。
【００３９】
また、本実施形態によれば、トランジスタM3,M6のゲート端子に接続する電圧源として、電圧源Comが共用されているため、回路構成を簡略化することができる。
【００４０】
（第２実施形態）
次に、第２実施形態に係る反転増幅回路について、図２〜図６を参照して説明する。図２は、本実施形態に係る反転増幅回路を示す回路図である。図２の反転増幅回路は、レベルシフト回路LS1（第１のレベルシフト回路）と、レベルシフト回路LS2（第２のレベルシフト回路）とをさらに備える。本実施形態において、レベルシフト回路LS1,LS2以外の構成は図１の反転増幅回路と同様である。
【００４１】
レベルシフト回路LS1は、トランジスタM3のドレイン端子とトランジスタM5のゲート端子との間に設けられており、トランジスタM5のゲート電圧がトランジスタM3のドレイン電圧より低くなるように降圧する。
【００４２】
レベルシフト回路LS2は、トランジスタM4のドレイン端子とトランジスタM6のゲート端子との間に設けられており、トランジスタM6のドレイン電圧がトランジスタM4のゲート電圧より低くなるように降圧する。
【００４３】
このような構成により、本実施形態によれば、インバータ回路Inv1の動作点の設定範囲を拡大することができる。すなわち、トランジスタM3,M6のドレイン−ソース間電圧Vds3,Vds6を確保し、トランジスタM3,M6が飽和領域で動作可能な電源電圧の範囲を拡大することができる。
【００４４】
電圧発生回路Gen1において、例えば、動作点の電圧を決定する電圧Vcomを、高圧側電源Vddと低圧側電源（グラウンド）と中間電圧Vdd/2に設定する場合、高圧側電源Vddと低圧側電源の間の電源電圧が高くなると、トランジスタM3のゲート−ソース間電圧Vgs3は一定なので、トランジスタM3のソース電圧が高くなる。その結果、トランジスタM5のドレイン−ソース間電圧Vds5が大きくなる。
【００４５】
トランジスタM5のゲート−ソース間電圧Vgs5は、トランジスタM3とM5のドレイン−ソース間電圧Vds3とVds5の和になる関係があるため、トランジスタM5のドレイン−ソース間電圧Vds5が大きくなると、トランジスタM3のドレイン−ソース間電圧Vds3が小さくなり、トランジスタM3が飽和領域で動作するドレイン−ソース間電圧Vov3を確保できず、反転増幅回路が所望の動作をしなくなる恐れがある。
【００４６】
しかしながら、本実施形態によれば、レベルシフト回路LS1により、トランジスタM5のゲート−ソース間電圧Vgs5とレベルシフト回路LS1のレベルシフト電圧Vls1の和が、トランジスタM3とM5のドレイン−ソース間電圧Vds3とVds5の和となり、高圧側電源Vddと低圧側電源の間の電源電圧が高くなる。したがって、トランジスタM5のドレイン−ソース間電圧Vds5が大きくなっても、トランジスタM3のドレイン−ソース間電圧Vds3は、Vds3=Vgs5+Vls1-Vds5となるから、レベルシフト回路を適用しない場合に比べ、Vls1分大きくすることができる。
【００４７】
よって、トランジスタM3のドレイン−ソース間電圧Vds3がトランジスタM3が飽和領域で動作するドレイン−ソース間電圧Vov3より小さくなることを防ぐことができる。このように、トランジスタM3のドレイン−ソース間電圧Vds3を確保し、トランジスタM3が飽和領域で動作可能な電源電圧の範囲を拡大することができる。
【００４８】
図３〜図６は、本実施形態に係る反転増幅回路の具体例を示す回路図である。図３の反転増幅回路は、レベルシフト回路LS1,LS2がソースフォロア回路により構成されている。より詳細には、レベルシフト回路LS1は、電流源Ib3（第３の電流源）と、トランジスタM7（第４の第１導電型トランジスタ）とを備え、レベルシフト回路LS2は、電流源Ib4（第４の電流源）と、トランジスタM8（第４の第２導電型トランジスタ）とを備える。
【００４９】
電流源Ib3は、高圧側をトランジスタM7のソース端子及びトランジスタM5のゲート端子に接続され、低圧側を低圧側電源（グラウンド）に接続されている。電流源Ib3は、トランジスタM7に所定の電流Ib3を供給する。
【００５０】
トランジスタM7は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）をトランジスタM3のドレイン端子及び電流源Ib1の低圧側に接続され、ソース端子を電流源Ib3の高圧側及びトランジスタM5のゲート端子に接続され、ドレイン端子を高圧側電源Vddに接続されている。
【００５１】
このような構成により、トランジスタM5のゲート電圧は、トランジスタM3のドレイン電圧より、トランジスタM7のゲート−ソース間電圧Vgs7だけ低い電圧となる。
【００５２】
また、電流源Ib4は、低圧側をトランジスタM8のソース端子及びトランジスタM6のゲート端子に接続され、高圧側を高圧側電源Vddに接続されている。電流源Ib4は、トランジスタM8に所定の電流Ib4を供給する。
【００５３】
トランジスタM8は、ＰＭＯＳトランジスタであって、ゲート端子（制御端子）をトランジスタM4のドレイン端子及び電流源Ib2の高圧側に接続され、ソース端子を電流源Ib4の低圧側及びトランジスタM8のゲート端子に接続され、ドレイン端子を低圧側電源（グラウンド）に接続されている。
【００５４】
このような構成により、トランジスタM4のドレイン電圧は、トランジスタM6のゲート電圧より、トランジスタM8のゲート−ソース間電圧Vgs8だけ低い電圧となる。
【００５５】
図４の反転増幅回路は、レベルシフト回路LS1,LS2がゲート接地回路により構成されている。より詳細には、レベルシフト回路LS1は、電流源Ib5（第５の電流源）と、トランジスタM9（第５の第２導電型トランジスタ）とを備え、レベルシフト回路LS2は、電流源Ib6（第６の電流源）と、トランジスタM10（第５の第１導電型トランジスタ）とを備える。
【００５６】
電流源Ib5は、高圧側をトランジスタM9のドレイン端子及びトランジスタM5のゲート端子に接続され、低圧側を低圧側電源（グラウンド）に接続されている。電流源Ib5は、トランジスタM9に所定の電流Ib5を供給する。
【００５７】
トランジスタM9は、ＰＭＯＳトランジスタであって、ゲート端子（制御端子）に所定の電圧Vb1を印加され、ソース端子をトランジスタM3のドレイン端子及び電流源Ib1の低圧側に接続され、ドレイン端子をトランジスタM5のゲート端子及び電流源Ib5の高圧側に接続されている。トランジスタM9は、トランジスタM3とともに折り返しカスコード回路を構成している。
【００５８】
このような構成により、トランジスタM5のゲート電圧は、トランジスタM3のドレイン電圧より、トランジスタM9のドレイン−ソース間電圧Vds9だけ低い電圧となる。
【００５９】
また、電流源Ib6は、低圧側をトランジスタM10のドレイン端子及びトランジスタM6のゲート端子に接続され、高圧側を高圧側電源Vddに接続されている。電流源Ib6は、トランジスタM10に所定の電流Ib6を供給する。
【００６０】
トランジスタM10は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）に所定の電圧Vb2を印加され、ソース端子をトランジスタM4のドレイン端子及び電流源Ib2の高圧側に接続され、ドレイン端子をトランジスタM6のゲート端子及び電流源Ib6の低圧側に接続されている。トランジスタM10は、トランジスタM4とともに折り返しカスコード回路を構成している。
【００６１】
このような構成により、トランジスタM4のドレイン電圧は、トランジスタM6のゲート電圧より、トランジスタM10のドレイン−ソース間電圧Vds10だけ低い電圧となる。
【００６２】
なお、トランジスタM9,M10のゲート端子は、図５に示すように、電圧源Comに接続されてもよい。この場合、トランジスタM3,M4,M9,M10のゲート端子には、同一の電圧Vcomが印加される。電圧源Comを共用化することにより、反転増幅回路の構成を簡略化することができる。
【００６３】
図６の反転増幅回路は、レベルシフト回路LS1,LS2が電流源と抵抗素子とにより構成されている。より詳細には、レベルシフト回路LS1は、電流源Ib7（第７の電流源）と、抵抗素子R1（第１の抵抗素子）とを備え、レベルシフト回路LS2は、電流源Ib8（第８の電流源）と、抵抗素子R2（第２の抵抗素子）とを備える。
【００６４】
抵抗素子R1は、一方の端子をトランジスタM3のドレイン端子及び電流源Ib1の低圧側に接続され、他方の端子をトランジスタM5のゲート端子及び電流源Ib7の高圧側に接続されている。
【００６５】
電流源Ib7は、高圧側を抵抗素子R1の他方の端子及びトランジスタM5のゲート端子に接続され、低圧側を低圧側電源（グラウンド）に接続されている。電流源Ib7は、抵抗素子R1に所定の電流Ib7を供給する。
【００６６】
このような構成により、トランジスタM5のゲート電圧は、トランジスタM3のドレイン電圧より、抵抗素子R1における電圧降下分だけ低い電圧となる。
【００６７】
抵抗素子R2は、一方の端子をトランジスタM4のドレイン端子及び電流源Ib2の高圧側に接続され、他方の端子をトランジスタM6のゲート端子及び電流源Ib8の低圧側に接続されている。
【００６８】
電流源Ib8は、低圧側を抵抗素子R2の他方の端子及びトランジスタM6のゲート端子に接続され、高圧側を高圧側電源Vddに接続されている。電流源Ib8は、抵抗素子R2に所定の電流Ib8を供給する。
【００６９】
このような構成により、トランジスタM4のドレイン電圧は、トランジスタM6のゲート電圧より、抵抗素子R2における電圧降下分だけ低い電圧となる。
【００７０】
なお、本実施形態において、レベルシフト回路LS1,LS2の構成は任意に選択可能であり、レベルシフト回路LS1,LS2は、図３〜図６の反転増幅回路のように同様の構成であってもよいし、異なる構成であってもよい。
【００７１】
（第３実施形態）
次に、第３実施形態に係る反転増幅回路について、図７を参照して説明する。本実施形態において、インバータ回路Inv1は、トランジスタM1にカスコード接続されたトランジスタM11（第６の第１導電型トランジスタ）と、トランジスタM2にカスコード接続されたトランジスタM12（第６の第２導電型トランジスタ）とをさらに備える。本実施形態において、電圧発生回路Gen1,Gen2の構成は、図３の反転増幅回路と同様である。
【００７２】
トランジスタM11は、ＮＭＯＳトランジスタであり、ゲート端子（制御端子）に所定の電圧を印加され、ソース端子をトランジスタM1のドレイン端子に接続され、ドレイン端子を出力端子OutMに接続されている。すなわち、トランジスタM11は、トランジスタM1のドレイン端子と出力端子OutMとの間にカスコード接続されている。
【００７３】
トランジスタM12は、ＰＭＯＳトランジスタであり、ゲート端子（制御端子）に所定の電圧を印加され、ソース端子をトランジスタM2のドレイン端子に接続され、ドレイン端子を出力端子OutMに接続されている。すなわち、トランジスタM12は、トランジスタM2のドレイン端子と出力端子OutMとの間にカスコード接続されている。
【００７４】
このような構成により、インバータ回路Inv1の出力抵抗を高め、直流利得を向上させることができる。
【００７５】
図７の反転増幅回路は、トランジスタM11,M12のゲート端子に所定の電圧を印加するための電圧発生回路CBGenをさらに備える。電圧発生回路CBGenは、トランジスタM13,14,15,16と、抵抗素子R3とを備える。
【００７６】
トランジスタM13は、ＮＭＯＳトランジスタであり、ゲート端子（制御端子）を電圧源Comに接続され、ソース端子をトランジスタM1のソース端子に接続され、ドレイン端子をトランジスタM15のソース端子に接続されている。トランジスタM13のゲート端子には、所定の電圧Vcomが印加される。
【００７７】
トランジスタM14は、ＰＭＯＳトランジスタであり、ゲート端子（制御端子）を電圧源Comに接続され、ソース端子をトランジスタM2のソース端子に接続され、ドレイン端子をトランジスタM16のソース端子に接続されている。トランジスタM14のゲート端子には、所定の電圧Vcomが印加される。
【００７８】
トランジスタM15は、ＮＭＯＳトランジスタであり、ゲート端子（制御端子）をトランジスタM11のゲート端子、抵抗素子R3の一方の端子、及びトランジスタM16のドレイン端子に接続され、ソース端子をトランジスタM13のドレイン端子に接続され、ドレイン端子をトランジスタM12,16のゲート端子及び抵抗素子R3の他方の端子に接続されている。
【００７９】
トランジスタM16は、ＰＭＯＳトランジスタであり、ゲート端子（制御端子）をトランジスタM12のゲート端子、抵抗素子R3の他方の端子、及びトランジスタM15のドレイン端子に接続され、ソース端子をトランジスタM14のドレイン端子に接続され、ドレイン端子をトランジスタM11,15のゲート端子及び抵抗素子R3の一方の端子に接続されている。
【００８０】
このような電圧発生回路CBGenにおいて、トランジスタM13,14を飽和領域で動作させるためには、トランジスタM13,M14のドレイン−ソース間電圧Vds13,Vds14が、それぞれトランジスタM13,M14のオーバードライブ電圧Vov13,Vov14より大きい必要がある。つまり、以下の式を満たす必要がある。
Vds13＋Vds14＞Vov13＋Vov14・・・（１）
【００８１】
ここで、抵抗素子R3で降下する電圧をVr3（＞０）とし、トランジスタM15，M16のゲート−ソース間電圧は各々トランジスタM13，M14のゲート−ソース間電圧以下となるようにチャネル幅／チャネル長を選ぶと、以下の式が成り立つ。
Vds13＋Vds14=Vgs13+Vgs14-(Vgs15+Vgs16-Vr3)>Vr3・・・（２）
【００８２】
したがって、抵抗R3における電圧降下Vr3がトランジスタM13,M14のオーバードライブ電圧の和Vov13＋Vov14より大きくなるように設計することにより、トランジスタM13,M14を飽和領域で動作させることができる。そして、このように設計した電圧発生回路CBGenにより、トランジスタM11,M12のゲート端子に電圧を印加することにより、インバータ回路Inv1のトランジスタM1,M2を飽和領域で動作させることができる。
【００８３】
なお、電圧発生回路CBGenは、図７に示す構成に限らず、トランジスタM11,M12に所定の電圧を印加可能な任意に構成とすることができる。
【００８４】
（第４実施形態）
次に、第４実施形態に係る反転増幅回路について、図８〜図１１を参照して説明する。本実施形態に係る反転増幅回路は、インバータ回路を複数備える。ここで、図８は、２つのインバータ回路Inv1,Inv2を備える反転増幅回路を示す回路図である。図８において、インバータ回路Inv2以外の構成は、図３の反転増幅回路を同様である。
【００８５】
インバータ回路Inv2は、入力端子InMと、出力端子OutPと、トランジスタM17と、トランジスタM18と、を備える。インバータ回路Inv2は、入力端子InMから入力信号を入力され、出力端子OutPから入力信号に応じた出力信号を出力する。
【００８６】
トランジスタM17は、ＮＭＯＳトランジスタであって、ゲート端子（制御端子）が入力端子InMに接続され、ソース端子が電圧発生回路Gen1に接続され、ドレイン端子が出力端子OutPに接続されている。
【００８７】
トランジスタM18は、ＰＭＯＳトランジスタであって、ゲート端子（制御端子）が入力端子InMに接続され、ソース端子が電圧発生回路Gen2に接続され、ドレイン端子が出力端子OutPに接続されている。
【００８８】
このような構成により、インバータ回路Inv2は、インバータ回路Inv1と同様に動作する。すなわち、入力端子InMから入力された入力信号を反転増幅して出力端子OutPから出力する。したがって、図８の反転増幅回路は、２つの入力端子InP,InMから差動信号を入力することにより、差動増幅回路として動作させることができる。
【００８９】
図９は、図８の反転増幅回路を備える積分回路を示す回路図である。図９の積分回路は、図８の反転増幅回路と、入力端子Vinp,Vinmと、抵抗素子Rf1,Rf2と、容量素子Cf1,Cf2とを備える。
【００９０】
入力端子Vinpは、抵抗素子Rf1を介してインバータ回路Inv1の入力端子InPに接続されており、入力端子Vinmは、抵抗素子Rf2を介してインバータ回路Inv2の入力端子InMに接続されている。また、容量素子Cf1は、インバータ回路Inv1の入力端子InPと出力端子OutMとの間に接続されており、容量素子Cf2は、インバータ回路Inv2の入力端子InMと出力端子OutPとの間に接続されている。
【００９１】
このような構成により、入力端子Vinp,Vinmから入力された電圧Vinp,Vinmに応じて容量素子Cf1,Cf2が充電され、充電された容量素子Cf1,Cf2の電圧が出力端子OutM,OutPから出力される。出力端子OutM,OutPから出力される出力電圧は、入力電圧Vinp,Vinmを積分した電圧となる。
【００９２】
また、図９の積分回路は、出力端子OutM,OutPからの出力電圧の同相電圧が一定となるように同相帰還がかかっている。例えば、出力電圧の同相電圧が所定の電圧よりも高く（低く）なった場合、インバータ回路Inv1,Inv2の入力端子Inp,InMの入力電圧の同相電圧が、電圧源Comにより設定されたバイアス電圧Vcomよりも高く（低く）なる。
【００９３】
すなわち、インバータ回路Inv1,Inv2のトランジスタM1,M17のゲート電圧が、電圧発生回路Gen1のトランジスタM3のゲート電圧Vcomよりも高く（低く）なる。これにより、トランジスタM1,M17のドレイン電流は、トランジスタM3のドレイン電流Ib1のデバイスサイズ倍の電流よりも大きく（小さく）なる。
【００９４】
同様に、インバータ回路Inv1,Inv2のトランジスタM2,M18のゲート電圧が、電圧発生回路Gen2のトランジスタM4のゲート電圧Vcomよりも高く（低く）なる。これにより、トランジスタM2,M18のドレイン電流は、トランジスタM4のドレイン電流Ib2のデバイスサイズ倍の電流よりも小さく（大きく）なる。
【００９５】
したがって、インバータ回路Inv1,Inv2は、電流を吸い込む（吐き出す）ように動作する。これにより、容量素子Cf1,Cf2が放電（充電）され、出力端子OutM,OutPからの出力電圧の同相電圧が低く（高く）なり、同相電圧を一定とすることができる。
【００９６】
図１０は、３つのインバータ回路Inv1,Inv2,Inv3を備える反転増幅回路を示す回路図である。図１０において、インバータ回路以外の構成は、図１の反転増幅回路を同様である。インバータ回路Inv1,Inv2,Inv3はそれぞれ、入力端子Ini（i＝1,2,3）と、出力端子Outi（i＝1,2,3）と、ＮＭＯＳトランジスタM1,M17,M19と、ＰＭＯＳトランジスタM2,M18,M20とを備える。
【００９７】
図１０の反転増幅回路は、バイカッドフィルタに適用することができる。図１１は、図１０の反転増幅回路を備えたバイカッドフィルタを示す回路図である。図１１のバイカッドフィルタにおいて、インバータ回路Inv1,Inv2,Inv3は直列に接続されている。より詳細には、バイカッドフィルタの入力端子Vinとインバータ回路Inv1の入力端子In1とは抵抗素子Rf1を介して接続され、インバータ回路Inv1の出力端子Out1とインバータ回路Inv2の入力端子In2とは抵抗素子Rf2を介して接続され、インバータ回路Inv2の出力端子Out2とインバータ回路Inv3の入力端子In3とは抵抗素子Rf5を介して接続されている。また、インバータ回路Inv1の入力端子In1と出力端子Out1との間には容量素子Cf1と抵抗素子Rf1とが並列に接続され、インバータ回路Inv2の入力端子In2と出力端子Out2との間には容量素子Cf2が接続され、インバータ回路Inv3の入力端子In23と出力端子Out3との間には抵抗素子Rf6が接続され、インバータ回路Inv1の入力端子In1とインバータ回路Inv3の出力端子Out3との間には抵抗素子Rf3が接続されている。
【００９８】
このような構成により、入力端子Vinから入力される入力電圧Vinの信号成分が小さい場合のバイアス電流を所定の電流値に設定することができるとともに、信号成分が大きい場合の電流駆動能力が高いバイカッドフィルタを形成することができる。
【００９９】
なお、本実施形態に係る反転増幅回路は、インバータ回路を４つ以上備える構成も可能であり、インバータ回路の数は用途に応じて任意に設計することができる。
【０１００】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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