(57)【要約】【課題】ゲート電極の近傍における電界集中を緩和して、ゲート電極におけるリーク電流を低減すること。【解決手段】基体と、窒化物半導体からなる第１半導体層、および第１半導体層よりも平均的にバンドギャップが広い第２半導体層を含む半導体積層体と、半導体積層体の少なくとも一部の層の上に、互いに離間して設けられた第１電極および第２電極と、第１電極および第２電極との間に設けられたゲート電極と、第１電極と導通しつつゲート電極と離間して設けられた第１ＦＰ層と、第１電極と導通しつつゲート電極と離間し、第１ＦＰ層の上層に設けられた第２ＦＰ層と、を備え、ゲート電極が、第１ＦＰ層側に延伸しつつ少なくとも１段の段差を有するゲートＦＰ部を有し、第１ＦＰ層のうちの少なくともゲート電極側の端部におけるピンチオフ電圧が、ＦＰ部における最大のピンチオフ電圧未満である。【選択図】図２
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【特許請求の範囲】
【請求項１】
基体と、
前記基体上に設けられた窒化物半導体からなる第１半導体層、および前記第１半導体層よりも平均的にバンドギャップが広い第２半導体層を含む半導体積層体と、
前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、互いに離間して設けられた第１電極および第２電極と、
前記第１電極および前記第２電極との間に設けられたゲート電極と、
前記第１電極と電気的に接続されているとともに、前記ゲート電極と離間して設けられた第１フィールドプレート層と、
前記第１電極と電気的に接続されているとともに、前記ゲート電極と離間して前記第１フィールドプレート層の上層に設けられた第２フィールドプレート層と、を備え、
前記ゲート電極が、第１フィールドプレート層側に延伸しつつ少なくとも１段の段差を有するフィールドプレート部を有し、
前記第１フィールドプレート層のうちの少なくとも前記ゲート電極側端部におけるピンチオフ電圧が、前記フィールドプレート部における最大のピンチオフ電圧未満である
ことを特徴とする窒化物半導体装置。
【請求項２】
前記第１フィールドプレート層が、前記第２電極側に向かって、前記半導体積層体に対して離間する方向に少なくとも１段の段差を有するとともに、前記第１フィールドプレート層における前記フィールドプレート部側の端部が、前記フィールドプレート部における前記第１フィールドプレート層側の端部より前記半導体積層体に近いことを特徴とする請求項１に記載の窒化物半導体装置。
【請求項３】
前記第１フィールドプレート層の前記段差における１段の高さが５０ｎｍ以上であることを特徴とする請求項１または２に記載の窒化物半導体装置。
【請求項４】
前記半導体積層体が前記半導体積層体の内部に生じる２次元電子ガスのキャリア濃度を低減させるキャリア濃度低減領域を有し、前記キャリア濃度低減領域が、前記第１フィールドプレート層の少なくとも前記フィールドプレート部側端部の下層の部分に設けられていることを特徴とする請求項１〜３のいずれか１項に記載の窒化物半導体装置。
【請求項５】
前記キャリア濃度低減領域における前記ゲート電極に最も近い側の端部が、前記フィールドプレート部の下層に位置することを特徴とする請求項４に記載の窒化物半導体装置。
【請求項６】
前記キャリア濃度低減領域の前記第２電極側端部の位置と、前記第２フィールドプレート層の前記第２電極側端部の位置との、前記第２電極の幅方向に沿った間隔が、１μｍ以上であることを特徴とする請求項４または５に記載の窒化物半導体装置。
【請求項７】
前記半導体積層体が、前記第２半導体層よりも平均的にバンドギャップが狭い窒化物半導体からなる第３半導体層を含み、前記第３半導体層によって前記キャリア濃度低減領域が構成されていることを特徴とする請求項４〜６のいずれか１項に記載の窒化物半導体装置。
【請求項８】
前記第３半導体層の膜厚が２０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項７に記載の窒化物半導体装置。
【請求項９】
前記半導体積層体における前記第２半導体層が、膜厚が前記第２半導体層における他の領域に比して小さい薄層領域を有し、前記第２半導体層の薄層領域によって前記キャリア濃度低減領域が構成されていることを特徴とする請求項４〜６のいずれか１項に記載の窒化物半導体装置。
【請求項１０】
前記薄層領域の膜厚が、前記第２半導体層における他の領域の膜厚の１／４以下であることを特徴とする請求項９に記載の窒化物半導体装置。
【請求項１１】
前記第１フィールドプレート層の前記第２電極の幅方向に沿った長さが、０．５μｍ以上２０μｍ以下であることを特徴とする請求項１〜１０のいずれか１項に記載の窒化物半導体装置。
【請求項１２】
前記半導体積層体の上層に設けられた絶縁膜をさらに備え、前記絶縁膜が、シリコン、酸素、窒素、またはアルミニウムを含む絶縁性の層を少なくとも１層有することを特徴とする請求項１〜１１のいずれか１項に記載の窒化物半導体装置。
【請求項１３】
前記第２フィールドプレート層の前記第２電極側端部の下層における前記第２フィールドプレート層と前記半導体積層体との間の前記絶縁膜の膜厚が、酸化シリコン膜換算で４００ｎｍ以上であることを特徴とする請求項１２に記載の窒化物半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がドレイン電極であり、前記ゲート電極が前記半導体積層体の少なくとも一部の層の上にショットキー接触したショットキー電極である
ことを特徴とする電界効果トランジスタ。
【請求項１５】
請求項１〜１３のいずれか１項に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がドレイン電極であり、
前記ゲート電極が前記半導体積層体の少なくとも一部の層の上にゲート絶縁膜を介して設けられている
ことを特徴とする電界効果トランジスタ。
【請求項１６】
請求項１〜１３のいずれか１項に記載の窒化物半導体装置の構成を有し、
前記第１電極がソース電極、前記第２電極がドレイン電極であり、
前記ゲート電極が下層にゲート酸化膜を有し、前記半導体積層体の少なくとも一部の層の上に前記ゲート酸化膜を介して設けられている
ことを特徴とする電界効果トランジスタ。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の電界効果トランジスタからなる第１電界効果トランジスタと、
ノーマリーオフ型の第２電界効果トランジスタと、を備え、
前記第１電界効果トランジスタのソース電極と前記第２電界効果トランジスタのドレイン電極とが電気的に接続され、
前記第１電界効果トランジスタのゲート電極と前記第２電界効果トランジスタのソース電極とが電気的に接続されている
ことを特徴とするカスコード接続回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路に関する。
【背景技術】
【０００２】
窒化物系半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Field  Effect  Transistor：ＦＥＴ）は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガス（2  Dimensional  Electron  Gas：２ＤＥＧ）が発生している。この２ＤＥＧは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたショットキーバリアダイオード（Schottky  Barrier  Diode：ＳＢＤ）やヘテロ接合電界効果トランジスタ（Heterojunction  Field  Effect  Transistor：ＨＦＥＴ）は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。
【０００３】
特許文献１には、ゲート電極がソース電極とドレイン電極との間に設けられ、複数のフィールドプレートが、半導体層上に配置されてゲート電極のエッジからドレイン電極に向かって延伸した窒化物半導体装置が記載されている。この窒化物半導体装置は、最上部のフィールドプレートがソース電極に電気的に接続され、他のフィールドプレートが、ゲートまたはソース電極に電気的に接続された、いわゆるソースフィールドプレート構造を有するＨＥＭＴである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１５３１８９号公報
【特許文献２】特許第４９６８０６７号公報
【特許文献３】特許第４３８５２０５号公報
【特許文献４】特許第４３８５２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたＨＥＭＴのように、最上部のフィールドプレートがソース電極に電気的に接続され、他のフィールドプレートが、ゲート電極またはソース電極に電気的に接続された構成を有している場合に、ゲート電極の近傍における電界集中が生じやすく、ゲート電極のリーク電流が増加する可能性が高いという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、その目的は、ゲート電極の近傍における電界集中を緩和して、ゲート電極におけるリーク電流を低減することができる窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、上記目的を達成するために、本発明に係る窒化物半導体装置は、基体と、基体上に設けられた窒化物半導体からなる第１半導体層、および第１半導体層よりも平均的にバンドギャップが広い第２半導体層を含む半導体積層体と、半導体積層体を構成する層のうちの少なくとも一部の層の上に、互いに離間して設けられた第１電極および第２電極と、第１電極および第２電極との間に設けられたゲート電極と、第１電極と電気的に接続されているとともに、ゲート電極と離間して設けられた第１フィールドプレート層と、第１電極と電気的に接続されているとともに、ゲート電極と離間して第１フィールドプレート層の上層に設けられた第２フィールドプレート層と、を備え、ゲート電極が、第１フィールドプレート層側に延伸しつつ少なくとも１段の段差を有するフィールドプレート部を有し、第１フィールドプレート層のうちの少なくともゲート電極側端部におけるピンチオフ電圧が、フィールドプレート部における最大のピンチオフ電圧未満であることを特徴とする。
【０００８】
本発明に係る窒化物半導体装置は、上記の発明において、第１フィールドプレート層が、第２電極側に向かって、半導体積層体に対して離間する方向に少なくとも１段の段差を有するとともに、第１フィールドプレート層におけるフィールドプレート部側の端部が、フィールドプレート部における第１フィールドプレート層側の端部より半導体積層体に近いことを特徴とする。
【０００９】
本発明に係る窒化物半導体装置は、上記の発明において、第１フィールドプレート層の段差における１段の高さが５０ｎｍ以上であることを特徴とする。
【００１０】
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体が半導体積層体の内部に生じる２次元電子ガスのキャリア濃度を低減させるキャリア濃度低減領域を有し、キャリア濃度低減領域が、第１フィールドプレート層の少なくともフィールドプレート部側端部の下層の部分に設けられていることを特徴とする。
【００１１】
本発明に係る窒化物半導体装置は、上記の発明において、キャリア濃度低減領域におけるゲート電極に最も近い側の端部が、フィールドプレート部の下層に位置することを特徴とする。
【００１２】
本発明に係る窒化物半導体装置は、上記の発明において、キャリア濃度低減領域の第２電極側端部の位置と、第２フィールドプレート層の第２電極側端部の位置との、第２電極の幅方向に沿った間隔が、１μｍ以上であることを特徴とする。
【００１３】
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体が、第２半導体層よりも平均的にバンドギャップが狭い窒化物半導体からなる第３半導体層を含み、第３半導体層によってキャリア濃度低減領域が構成されていることを特徴とする。
【００１４】
本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層の膜厚が２０ｎｍ以上２００ｎｍ以下であることを特徴とする。
【００１５】
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体における第２半導体層が、膜厚が第２半導体層における他の領域に比して小さい薄層領域を有し、第２半導体層の薄層領域によってキャリア濃度低減領域が構成されていることを特徴とする。
【００１６】
本発明に係る窒化物半導体装置は、上記の発明において、薄層領域の膜厚が、第２半導体層における他の領域の膜厚の１／４以下であることを特徴とする。
【００１７】
本発明に係る窒化物半導体装置は、上記の発明において、第１フィールドプレート層の第２電極の幅方向に沿った長さが、０．５μｍ以上２０μｍ以下であることを特徴とする。
【００１８】
本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体の上層に設けられた絶縁膜をさらに備え、絶縁膜が、シリコン、酸素、窒素、またはアルミニウムを含む絶縁性の層を少なくとも１層有することを特徴とする。本発明に係る窒化物半導体装置は、上記の構成において、第２フィールドプレート層の第２電極側端部の下層における第２フィールドプレート層と半導体積層体との間の絶縁膜の膜厚が、酸化シリコン（ＳｉＯ２）膜換算で４００ｎｍ以上であることを特徴とする。
【００１９】
本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がドレイン電極であり、ゲート電極が半導体積層体の少なくとも一部の層の上にショットキー接触したショットキー電極であることを特徴とする。
【００２０】
本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がドレイン電極であり、ゲート電極が半導体積層体の少なくとも一部の層の上にゲート絶縁膜を介して設けられていることを特徴とする。
【００２１】
本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がソース電極、第２電極がドレイン電極であり、ゲート電極が下層にゲート酸化膜を有し、半導体積層体の少なくとも一部の層の上にゲート酸化膜を介して設けられていることを特徴とする。
【００２２】
本発明に係るカスコード接続回路は、上記の発明による電界効果トランジスタからなる第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタと、を備え、第１電界効果トランジスタのソース電極と第２電界効果トランジスタのドレイン電極とが電気的に接続され、第１電界効果トランジスタのゲート電極と第２電界効果トランジスタのソース電極とが電気的に接続されていることを特徴とする。
【発明の効果】
【００２３】
本発明に係る窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路によれば、ゲート電極の近傍における電界集中を緩和して、ゲート電極におけるリーク電流を低減することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の実施の形態１による半導体集積装置を上方から俯瞰した模式的な平面図である。
【図２】図２は、図１に示すＩＩ−ＩＩ線に沿ったＨＥＭＴの模式的な断面図である。
【図３】図３は、本発明の実施の形態１によるＨＥＭＴの水平距離における電界強度を示すグラフである。
【図４】図４は、本発明の実施の形態１によるＨＥＭＴの容量電圧特性と従来のＨＥＭＴの容量電圧特性とを示すグラフである。
【図５】図５は、本発明の実施の形態２によるＨＥＭＴの模式的な断面図である。
【図６】図６は、本発明の実施の形態２によるＨＥＭＴの水平距離における電界強度を示すグラフである。
【図７】図７は、本発明の実施の形態２によるＨＥＭＴの第２ソースフィールドプレート層の下層における誘電体の必要最小限の膜厚を酸化シリコン膜の膜厚に換算したドレインソース間電圧依存性を示すグラフである。
【図８】図８は、本発明の実施の形態２によるＨＥＭＴの容量電圧特性と従来のＨＥＭＴの容量電圧特性とを示すグラフである。
【図９】図９は、本発明の実施の形態３によるＨＥＭＴの模式的な断面図である。
【図１０】図１０は、本発明の実施の形態４によるＨＥＭＴの模式的な断面図である。
【図１１】図１１は、本発明の実施の形態５によるＨＥＭＴの模式的な断面図である。
【図１２】図１２は、本発明の実施の形態６によるＨＥＭＴの模式的な断面図である。
【図１３】図１３は、本発明の実施の形態７によるＨＥＭＴの模式的な断面図である。
【図１４】図１４は、本発明の実施の形態８によるＨＥＭＴの模式的な断面図である。
【図１５】図１５は、本発明の実施の形態９によるカスコード接続回路を示す回路構成図である。
【図１６】図１６は、従来技術によるＨＥＭＴを示す模式的な断面図である。
【図１７】図１７は、従来技術によるＨＥＭＴの水平距離における電界強度を示すグラフである。
【図１８】図１８は、従来技術によるＨＥＭＴの容量電圧特性を示すグラフである。
【図１９】図１９は、本発明におけるピンチオフ電圧を低下させる方法を説明するための模式的な断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施の形態の説明に用いる「上」、「上方」または「上部」、ならびに「下」、「下方」または「下部」はそれぞれ、半導体装置の基板の主面に対して直角に遠ざかる向き、ならびに基板の主面に近づく向きを示し、半導体装置の実装状態における上下方向とは必ずしも一致しない点にも留意する必要がある。
【００２６】
まず、本発明の実施の形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。まず、本発明者が鋭意検討を行う対象となった従来の窒化物半導体装置について説明する。図１６は、たとえば特許文献１に記載された窒化物半導体装置としてのソースフィールドプレート構造を有する高移動度電界効果トランジスタ（ＨＥＭＴ：High  Electron  Mobility  Transistor）を示す模式的な断面図である。このＨＥＭＴは高周波用途に用いられる。
【００２７】
図１６に示すように、従来のＨＥＭＴ１００は、基板１０１上に、バッファ層１０２、アンドープの窒化ガリウム（ｕ−ＧａＮ）からなる電子走行層１０３、および窒化物半導体であるＡｌＧａＮからなる電子供給層１０４が順次積層されている。また、ＨＥＭＴ１００は、電子供給層１０４上に選択的に、ソース電極１０５Ｓおよびソース配線１０６Ｓと、ドレイン電極１０５Ｄおよびドレイン配線１０６Ｄとが設けられている。また、電子供給層１０４上における、ソース電極１０５Ｓおよびドレイン電極１０５Ｄの間のゲートの形成領域には、下層にゲート絶縁膜１０５Ｇａを介してゲート電極１０５Ｇが設けられている。ゲート電極１０５Ｇは、ソース電極１０５Ｓおよびドレイン電極１０５Ｄに向かって延伸して段差状に構成されたゲートフィールドプレート（ＧＦＰ）部１０５Ｇｆを有する。ソース電極１０５Ｓおよびソース配線１０６Ｓは、平板状の第１ソースフィールドプレート層（第１ＳＦＰ層）１０６Ｓａを備える。第１ＳＦＰ層１０６Ｓａは、ＧＦＰ部１０５Ｇｆと離間しているとともに、ソース電極１０５Ｓまたはゲート電極１０５Ｇと導通されて同電位になっている。また、ソース電極１０５Ｓおよびソース配線１０６Ｓは、第２ソースフィールドプレート層（第２ＳＦＰ層）１０６Ｓｂをさらに備える。第２ＳＦＰ層１０６Ｓｂは、ゲート電極１０５Ｇの上層において、ソース配線１０６Ｓからドレイン電極１０５Ｄ側に向かって延伸して構成されているとともに、ソース電極１０５Ｓと導通されている。
【００２８】
図１７は、以上のように構成された従来のＨＥＭＴ１００における電子供給層１０４の面に平行でソース電極１０５Ｓとドレイン電極１０５Ｄとの幅方向に平行な方向（以下、水平方向）に沿った距離（水平距離）ごとの電界強度を示すグラフである。なお、ドレイン電極１０５Ｄの電位を６００Ｖ、ソース電極１０５Ｓの電位を０Ｖ、ゲート電極１０５Ｇの電位を−１０Ｖとした。
【００２９】
図１７におけるＨＥＭＴ１００の電界強度のグラフから、本発明者は、ＨＥＭＴ１００において、ゲート電極１０５Ｇの電子供給層１０４上におけるドレイン電極１０５Ｄ側端部（図１６、図１７中（１）位置、以下、ゲート端）において電界強度が大きくなることを知見した。すなわち、ゲート電極１０５Ｇのゲート端が、電界強度が極大になる電界集中点になる。そのため、従来、高周波用途に用いられていたＨＥＭＴ１００を、高電圧を印加する電力用途に用いる場合には、ゲート電極１０５Ｇにおけるリーク電流が増大して十分な耐圧を維持できないという問題があった。また、図１７から、ゲート電極１０５ＧのＧＦＰ部１０５Ｇｆ（図１６、図１７中（２）位置）、第１ＳＦＰ層１０６Ｓａ（図１６、図１７中（３）位置）、および第２ＳＦＰ層１０６Ｓｂ（図１６、図１７中（４）位置）のそれぞれのドレイン電極１０５Ｄ側端部において、電界強度が極大になることが分かる。その結果、ゲート絶縁膜１０５Ｇａや、第１ＳＦＰ層１０６Ｓａおよび第２ＳＦＰ層１０６Ｓｂの近傍の絶縁膜１０７において、十分な耐圧や絶縁膜信頼性が維持できない場合がある。さらに、それらの電界集中点の直下における２ＤＥＧ層Ａの部分の電界強度が高くなることによって、電流コラプスが増加する可能性もあり、ＨＥＭＴ１００の信頼性が低下するという問題もあった。
【００３０】
以上の検討に基づいて、本発明者は、ゲート電極１０５Ｇのゲート端（図１６中、（１）位置）における電界強度を緩和させる方法についてさらに鋭意検討を行った。この鋭意検討において、本発明者は、特許文献２〜４に記載された電界強度を緩和させる技術を知見して精査した。その結果、これらの特許文献２〜４に記載された技術では、電界強度の緩和を実現することが困難であることを見出した。これらの特許文献２〜４に記載された技術において残存する問題点について以下に説明する。
【００３１】
まず、特許文献２には、高電圧動作特性と高周波特性とを兼ね備えたＨＦＥＴを提供するために、第１のフィールドプレート電極と第２のフィールドプレート電極とが設けられた構成が記載されている。特許文献２に記載のＨＦＥＴにおいて、第２のフィールドプレート電極が第１のフィールドプレート電極とドレイン電極との間に設けられ、第１のフィールドプレート電極をドレイン電極から遮蔽する遮蔽部を含んだ構成を有する。しかしながら、このＨＦＥＴにおいては、第２フィールドプレート電極の端部の下層の絶縁膜の膜厚が、電界緩和のためには酸化シリコン（ＳｉＯ2）膜に換算して５００ｎｍ以上必要であるのに対して、比較的小さい膜厚である。そのため、特許文献２に記載されたＨＦＥＴにおいては、第２フィールドプレート電極の端部の近傍における電界緩和が不十分になる。そのため、電流コラプスが高く、第２フィールドプレート電極の下層における電界強度も非常に大きくなって、絶縁膜による絶縁性が維持できないという問題がある。また、第２フィールドプレート電極とドレイン電極との間の距離が近いことから、耐圧が低いという問題も残存する。
【００３２】
また、特許文献３には、ゲート電極の端部において２段の段差状のゲートフィールドプレート部が設けられた電界効果トランジスタが記載されている。しかしながら、ゲート電極の電子供給層と接する部分におけるドレイン電極側端部、すなわちゲート端と、ゲートフィールドプレート部のドレイン電極側端部とにおける電界の緩和が不十分であるという問題がある。この電界効果トランジスタにおいては、ゲートフィールドプレート部のドレイン電極側端部における電界によって電流コラプスが決定される。そのため、ゲートフィールドプレート部のドレイン電極側端部の電界の緩和が不十分になると、電流コラプスが高くなるという問題が生じる。さらに、電界効果トランジスタにおいて、ゲート電極と電子供給層との間にゲート絶縁膜を介したＭＩＳ（Metal  Insulator  Semiconductor）構造にした場合に、強い電界強度によりゲート電極からのゲート絶縁膜を介したリーク電流が大きくなり、ゲート絶縁膜の信頼性が低下するという問題が残存する。
【００３３】
さらに、特許文献４には、ドレイン電極の下層のコンタクト層であるアンドープＡｌＧａＮ層上に、絶縁膜を介して電界制御電極を乗り上げるようにオーバラップさせて、見かけ上電界制御電極を段差状にした電界効果トランジスタが記載されている。この構成によって電界制御電極をドレイン電極に近づけることで、ドレイン電極の近傍に電界集中させて、ゲート電極近傍の電界集中を緩和させている。ところが、コンタクト層としてアンドープＡｌＧａＮ層を用いて電界制御電極を段差状にしていることにより、下層のＧａＮチャネル層における２ＤＥＧの２ＤＥＧ濃度が増加して、電界制御電極の端部に電界集中が生じるという問題がある。そのため、特許文献４に記載された電界効果トランジスタを、６００Ｖ以上の高電圧を印加して用いる電力用途の電界効果トランジスタとして用いる場合、十分な耐圧を得ることができず、電流コラプスも高くなってしまうという問題が残存する。
【００３４】
これらの問題点を解決するために、本発明者は、ゲート電極１０５Ｇのドレイン電極１０５Ｄ側端部（図１６、図１７中、（１）位置）における電界強度を緩和させるためにさらに鋭意検討を重ねた。図１８は、上述した従来のＨＥＭＴ１００において２ＤＥＧ層を空乏化させた場合における、ドレインソース間容量ＣDSのドレインソース間電圧ＶDS依存性、すなわち容量電圧特性（Ｃ−Ｖ特性）を示すグラフである。なお、ピンチオフ電圧は、Ｃ−Ｖ特性を測定することによって計測できる。ここで、本明細書において、ピンチオフ電圧Ｖｐとは、所定の位置の下層における２ＤＥＧ層を空乏化させるための最小の電圧である。
【００３５】
従来のＨＥＭＴ１００においては、ゲート電極１０５Ｇのゲートフィールドプレート（ＧＦＰ）部１０５Ｇｆのピンチオフ電圧Ｖｐgfpと、第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stとは同電位であった。また、本発明者は、従来のＨＥＭＴ１００に対してゲート電極１０５Ｇに印加する電圧を変化させてドレイン電極１０５Ｄの電圧を変化させてピンチオフ電圧を計測する実験、すなわちゲート電極１０５Ｇ下の２ＤＥＧを空乏化させた状態でドレインソース間容量ＣDSの測定を行った。また、ソース電極１０５Ｓをオープンにした状態でゲート電極１０５Ｇを接地してドレイン電極１０５Ｄの電圧を変化させてゲート電極１０５ＧおよびＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpを計測する実験、すなわちゲートドレイン間容量ＣGDの測定を行った。その結果、本発明者は、ゲート電極１０５Ｇに印加する電圧をゲート電極１０５Ｇ下の２ＤＥＧがピンチオフする電圧以上で変化させても、ドレイン電極１０５Ｄを高電位とした場合におけるＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpは変化しないという知見を得た。
【００３６】
そして、本発明者は、図１８に示すように、ＨＥＭＴ１００におけるドレインソース間電圧ＶDSを０〜６００Ｖの範囲で変化させて検討を行った。この場合、ドレインソース間電圧ＶDSを０〜５０Ｖ程度まで増加させた時点で、Ｃ−Ｖ特性が段差状になることが分かる。すなわち、ドレインソース間容量ＣDSが５０Ｖの近傍で急激に減少することから、ＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpおよび第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stが５０Ｖ程度であることが分かる。換言すると、ドレインソース間電圧ＶDSを５０Ｖ程度にした場合に、ＧＦＰ部１０５Ｇｆおよび第１ＳＦＰ層１０６Ｓａに印加される電圧がピンチオフ電圧になることが分かる。さらに、ドレインソース間電圧ＶDSを５０〜１５０Ｖ程度まで増加させると、ドレインソース間容量ＣDSが１５０Ｖの近傍で急激に減少することから、第２ＳＦＰ層１０６Ｓｂのピンチオフ電圧Ｖｐsfp2ndが１５０Ｖ程度であることが分かる。換言すると、ドレインソース間電圧ＶDSを１５０Ｖ程度にした場合に、第２ＳＦＰ層１０６Ｓｂに印加される電圧がピンチオフ電圧になることが分かる。
【００３７】
これらの検討を前提に本発明者は、ゲート電極１０５Ｇのドレイン電極１０５Ｄ側端部の電界集中を緩和するためには、第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stを、ＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpよりも低くすることが有効であるという知見を得るに至った。
【００３８】
すなわち、本発明者は、ゲート電極１０５Ｇのゲート端における電界集中が、ゲート電極１０５Ｇのゲート端とＧＦＰ部１０５Ｇｆとの電位差、すなわちゲート電極１０５Ｇのゲート端と第１ＳＦＰ層１０６Ｓａとの電位差に依存することに着目した。本発明者は、このゲート電極１０５Ｇのゲート端における電子供給層１０４にかかる電界Ｅが、電子供給層１０４の膜厚ｄAlGaNおよび比誘電率εAlGaNと、ゲート絶縁膜１０５Ｇａの膜厚ｄgiおよび比誘電率εgiと、ゲート電位Ｖgとから、以下の（１）式の近似式で表せる点を想起した。なお、電子供給層１０４の比誘電率εAlGaNは、窒化アルミニウム（ＡｌＮ）の比誘電率の８．５と窒化ガリウム（ＧａＮ）の比誘電率の９．５とから、電子供給層１０４の平均Ａｌ組成Ｘに対して、ヴェガード（Vegard）則を適用することにより求めることができる。
【００３９】
【数１】
2015170821.tif 000003
【００４０】
そこで、従来の構成に比して、第１ＳＦＰ層のピンチオフ電圧Ｖｐsfp1stを下げて、ＧＦＰ部のピンチオフ電圧Ｖｐgfpより低くする。これにより、第１ＳＦＰ層のピンチオフ電圧Ｖｐsfp1stとＧＦＰ部のピンチオフ電圧Ｖｐgfpとの電位差が大きくなって、ゲート電極のＧＦＰ部におけるドレイン電極側端部の下層の電子供給層での電界が増加する。この影響により、ゲート電極のゲート端における電界強度が緩和されて、ゲート電極のゲート端における電界集中が抑制される。
【００４１】
以上のようにして、本発明者は、第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stを、ゲート電極１０５ＧのＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpより低くすることによって、ゲート電極１０５Ｇのゲート端の電界集中を緩和できることを想起した。すなわち、本発明者は、ゲート電極１０５Ｇのゲート端の電界集中を緩和させるために、以下の（２）式が成立する構成を案出するに至った。
Ｖｐsfp1st＜Ｖｐgfp  ……（２）
【００４２】
また、本発明者の知見によれば、図１６に示す第１ＳＦＰ層１０６Ｓａの下層の電子供給層１０４にかかる電界Ｅは、第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stと、第２ＳＦＰ層１０６Ｓｂのピンチオフ電圧Ｖｐsfp2ndと、第１ＳＦＰ層１０６Ｓａの下層の領域における絶縁膜１０７の膜厚ｄeおよび比誘電率εeとに関係して、以下の（３）式の近似式で表すことができる。
【００４３】
【数２】
2015170821.tif 000004
【００４４】
ここで、第２ＳＦＰ層１０６Ｓｂとドレイン電極１０５Ｄと間の電位差を小さくして絶縁膜１０７の信頼性を確保するためには、第２ＳＦＰ層１０６Ｓｂの少なくともドレイン電極１０５Ｄ側端部の部分におけるピンチオフ電圧Ｖｐsfp2ndを増加させるのが望ましい。この場合、（３）式から、第１ＳＦＰ層１０６Ｓａのドレイン電極１０５Ｄ側端部において電界強度が増加する可能性がある。そこで、本発明者は、第１ＳＦＰ層１０６Ｓａのドレイン電極１０５Ｄ側端部における電界集中の緩和のために、この部分におけるピンチオフ電圧（（３）式においてＶｐsfp1stに相当）を大きくすることを想起した。換言すると、第２ＳＦＰ層１０６Ｓｂのピンチオフ電圧Ｖｐsfp2ndを増加させた場合、第１ＳＦＰ層１０６Ｓａの下層の電子供給層１０４における電界集中を緩和するためには、第１ＳＦＰ層１０６Ｓａのドレイン電極１０５Ｄ側端部のピンチオフ電圧を増加させる必要がある。
【００４５】
さらに本発明者は、第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stなどのピンチオフ電圧Ｖｐを低下させる方法について検討を行った。図１９は、本発明者による検討を説明するための積層構造の一部を示す模式的な断面図である。図１９に示すように、この積層構造においては、電子走行層１０３上に、比誘電率εAlGaNで膜厚ｄAlGaNの電子供給層１０４と、比誘電率εeで膜厚ｄeの絶縁膜１０７とが順次積層されている。そして、電子走行層１０３の電子供給層１０４との界面に２次元電子ガス（２ＤＥＧ）層Ａが生成されている。また、絶縁膜１０７の上層にソースフィールドプレートやゲートフィールドプレートなどを構成する長さＬFPの金属膜１１０が設けられている。
【００４６】
この場合、電子の電荷量ｑ、２ＤＥＧ層Ａのキャリア濃度（２ＤＥＧ濃度）Ｎｓ、電子供給層１０４の静電容量ＣAlGaN、絶縁膜１０７の静電容量Ｃe、金属膜１１０の長さＬFPから、以下の（４）式〜（６）式を算出することで（７）式が得られる。なお、図１９中省略したが紙面に垂直な方向の奥行きをＷ、一般的な、電荷量をＱ、静電容量をＣ、電圧をＶで表す。また、奥行きＷは、窒化物半導体装置の定格電流によって決定される値であり、電力用途の窒化物半導体装置において奥行きＷはたとえば１ｍｍ程度である。また、窒化物半導体装置を並列に並べることにより奥行きＷは実質的にたとえば１００ｍｍ以上とされる。
【００４７】
【数３】
2015170821.tif 000005
【数４】
2015170821.tif 000006
【数５】
2015170821.tif 000007
【数６】
2015170821.tif 000008
【００４８】
（７）式から、本発明者は、ピンチオフ電圧Ｖｐ、特に第１ＳＦＰ層１０６Ｓａのピンチオフ電圧Ｖｐsfp1stを低下させる方法として、２ＤＥＧ濃度Ｎｓを減少させる方法と、絶縁膜１０７の膜厚ｄeを増加させる方法とを想起した。なお、金属膜１１０の長さＬFPを大きくすることによってピンチオフ電圧Ｖｐを低下させることも可能である。しかしながら、第１ＳＦＰ層１０６Ｓａ、第２ＳＦＰ層１０６Ｓｂ、またはＧＦＰ部１０５Ｇｆを構成する金属膜１１０の長さＬFPを増加させると、ソース電極１０５Ｓとドレイン電極１０５Ｄとの距離が大きくなり、オン抵抗の増加や、電極面積の増加による容量増加に起因したスイッチング損失の増加を招くことから好ましくない。
【００４９】
以上により、電界効果トランジスタにおいて、ゲート電極のドレイン電極側のゲート端における電界集中を緩和でき、ゲート電極のリーク電流を低減できて、耐圧の低下を抑制できる。以下に説明する実施の形態は、以上の鋭意検討に基づいて案出されたものである。
【００５０】
（実施の形態１）
次に、本発明の実施の形態１による窒化物半導体装置としての高電子移動度トランジスタ（ＨＥＭＴ）について説明する。図１は、この窒化物半導体装置である単位要素が１ｍｍ程度の、ＨＥＭＴを並列に集積した集積装置１を上方から俯瞰した模式的な平面図である。図２は、図１のＩＩ−ＩＩ線に沿った単位要素であるＨＥＭＴの模式的な断面図であり、図３は、この単位要素であるＨＥＭＴにおける基板に平行で電極の幅方向に沿った水平位置での電界強度を示すグラフである。
【００５１】
図１に示すように、集積装置１は、２ＤＥＧ層Ａ上にソース配線１６ＳからなるソースＳとドレイン配線１６ＤからなるドレインＤとが平面平板状に設けられ、ゲート電極１５Ｇから構成されるゲートＧが、ソースＳに対して下層側になるように設けられている。そして、ゲートＧ、ドレインＤ、およびソースＳをそれぞれ構成するゲート電極１５Ｇ、ドレイン配線１６Ｄ、およびソース配線１６Ｓは、細長いフィンガー形状に構成され、外部へ電流を取り出すためにそれぞれ、ゲートパッド１Ｇとドレインパッド１Ｄとソースパッド１Ｓとに接続されている。
【００５２】
集積装置１の平面内におけるフィンガー電極の配置としては、フィンガー電極の長手方向に直角な方向に沿って、ソースＳとドレインＤとの間にゲートＧが配置された構成を有する。ゲート電極１５Ｇのフィンガー電極は、ソース配線１６Ｓおよびドレイン配線１６Ｄとの間に、ソース配線１６Ｓおよびドレイン配線１６Ｄのフィンガー電極の長手方向と略平行になるように設けられている。また、ゲート電極１５Ｇおよびドレイン配線１６Ｄとの間に、第１フィールドプレート層としての第１ソースフィールドプレート層（第１ＳＦＰ層）１６Ｓａが設けられている。第１ＳＦＰ層１６Ｓａは、ドレイン配線１６Ｄのフィンガー電極を囲むように略Ｕ字形に形成されている。また、第１ＳＦＰ層１６Ｓａの屈曲部を含む少なくとも一部は、ソースパッド１Ｓの下層側に設けられ、ソースコンタクト部１Ｓｃを通じて、ソースパッド１Ｓと電気的に接続されている。これにより、第１ＳＦＰ層１６Ｓａは後述するソース電極と導通して同電位になる。また、ソース配線１６Ｓには、ゲート電極１５Ｇおよび第１ＳＦＰ層１６Ｓａを覆う領域に、第２フィールドプレート層としての第２ソースフィールドプレート層（第２ＳＦＰ層）１６Ｓｂが設けられている。第２ＳＦＰ層１６Ｓｂは、ソース配線１６Ｓと電気的に接続され、後述するソース電極と導通して同電位になる。また、フィンガー形状の主電極であるフィンガー電極の配線長Ｗ0は、０．５〜５．０ｍｍのたとえば１．０ｍｍ程度、集積装置１の装置幅Ｗ1は、０．１〜２５ｍｍのたとえば４．０ｍｍ程度である。
【００５３】
また、図２に示すように、実施の形態１による集積装置１を構成する単位要素であるＨＥＭＴ１０においては、基板１１、バッファ層１２、電子走行層１３、電子供給層１４が順次積層されている。また、ＨＥＭＴ１０においては、電子供給層１４上に、ゲート絶縁膜１５Ｇａを介して設けられたゲート電極１５Ｇ、ドレイン電極１５Ｄおよびドレイン配線１６Ｄ、ソース電極１５Ｓおよびソース配線１６Ｓ、第１ＳＦＰ層１６Ｓａ、第２ＳＦＰ層１６Ｓｂ、ならびに絶縁膜１７が設けられている。そして、電子供給層１４および電子走行層１３によって、実施の形態１における半導体積層体が構成されている。すなわち、実施の形態１によるＨＥＭＴ１０は、電子供給層１４とゲート電極１５Ｇとの間にゲート絶縁膜１５Ｇａが設けられた、Ｄ−ｍｏｄｅ  ＭＩＳ−ＨＥＭＴ（Depletion-mode  Metal  Insulator  Semiconductor  HEMT）である。
【００５４】
基板１１は、主面（主表面）上にＩＩＩ族窒化物系化合物半導体を形成できる材料、たとえばシリコン（Ｓｉ）、サファイア、酸化亜鉛（ＺｎＯ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、炭素（Ｃ）等から構成されている。
【００５５】
バッファ層１２は、基板１１上にＩＩＩ族窒化物系化合物半導体層を好適に形成するための層である。バッファ層１２は、たとえば窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とが交互に積層された公知の構造を有する。ここで、バッファ層１２の膜厚は、好適には２μｍ以上６μｍ以下、この実施の形態１においては、たとえば４μｍである。そして、基板１１およびバッファ層１２によって少なくとも一部に導電性の部分を有する基体が構成されている。なお、バッファ層１２と上層の電子走行層１３との間に、炭素（Ｃ）がドープされたＣ−ＧａＮ層など、窒化物半導体装置に必要な各種の層をさらに設けることも可能である。
【００５６】
第１半導体層としての電子走行層１３は、たとえばアンドープの窒化ガリウム（ｕ−ＧａＮ）からなる。なお、電子走行層１３を構成する材料としてはｕ−ＧａＮ以外の窒化物半導体材料を用いても良く、ＡｌＧａＮを用いる場合には、Ａｌ組成比を５％以下にするのが好ましい。ここで、電子走行層１３の膜厚は、好適には０．１μｍ以上２．０μｍ以下、この実施の形態１においては、たとえば０．７μｍである。
【００５７】
第２半導体層としての電子供給層１４は、Ａｌ組成比が異なりバンドギャップが異なる少なくとも２種類のＩＩＩ族窒化物半導体を複数層積層した超格子層から構成された超格子構造を有する。また、この実施の形態１において電子供給層１４は、たとえば平均Ａｌ組成比ＸのＡｌXＧａ1-XＮの擬似混晶構造を有する。具体的に電子供給層１４は、少なくとも２種類の互いに異なる極大Ａｌ組成比ｘ１と極小Ａｌ組成比ｘ２との間の種々の値をとるＡｌ組成比ｘのＡｌxＧａ1-xＮ層が複数積層されたＡｌＧａＮ超格子層から構成される。ここで、Ａｌ組成比ｘについて、ｘ２＜Ｘ＜ｘ１である。また、この実施の形態１において電子供給層１４の平均Ａｌ組成比Ｘは、０＜Ｘ＜１を前提として、電子走行層１３との界面での２ＤＥＧ濃度が高い２ＤＥＧ層Ａにおいて所望の２ＤＥＧ濃度を得ることを考慮すると、１０％以上４０％以下（０．１≦Ｘ≦０．４）が好ましく、１５％以上３５％以下（０．１５≦Ｘ≦０．３５）がより好ましく、２０％以上３０％以下（０．２≦Ｘ≦０．３）がさらに好ましい。また、ＡｌxＧａ1-xＮ超格子層におけるシート抵抗の観点、さらにひずみに対して自由に積層できる格子緩和の観点からも、電子供給層１４の平均Ａｌ組成比Ｘは上述の範囲が好ましい。ここで、電子供給層１４のバンドギャップは、平均的なバンドギャップであり、具体的には積層構造を構成する各半導体層の層厚比によって重み付け（積分）をしたバンドギャップの値である。そして、電子供給層１４は、電子走行層１３のバンドギャップよりも平均的にバンドギャップが広くなるように構成されている。
【００５８】
また、電子供給層１４を構成するＡｌＧａＮ層のうち、極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層および極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層の膜厚としては、層状になる最低膜厚である２原子層以上、さらには、所望の平均Ａｌ組成比Ｘによって２ＤＥＧ層Ａの電子の波動関数をしみ出させる必要がある観点から、具体的にはたとえば０．５ｎｍ以上４．０ｎｍ以下、好適には０．５ｎｍ以上３．５ｎｍ以下、より好適には０．５ｎｍ以上３．０ｎｍ以下とし、この実施の形態１においては、たとえばそれぞれ１．５ｎｍ程度にする。また、各ＡｌxＧａ1-xＮ層の膜厚は、ミスフィット転位を生じさせないために臨界膜厚以下にするのが好ましい。ＡｌxＧａ1-xＮ層の臨界膜厚は、具体的には、ＧａＮ層の格子定数に対してＡｌ組成比ｘが０．６の場合に５ｎｍ程度、Ａｌ組成比ｘが０．１の場合に１００ｎｍ程度である。なお、臨界膜厚は、積層構造において隣接する層に応じて異なる膜厚になることから、必ずしもこれらの膜厚に限定されない。そして、上述の条件に基づいて、各ＡｌxＧａ1-xＮ層の膜厚、ならびに層数または組数は、２ＤＥＧ層Ａの２ＤＥＧ濃度Ｎｓの設定濃度や窒化物半導体装置の設計に応じて適宜最適な値が選択される。この実施の形態１においては、２ＤＥＧ濃度がたとえば３×１０13ｃｍ-2未満になるように調整される。
【００５９】
また、電子供給層１４の膜厚の下限としては、電子供給層１４を極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層とが１組積層されたＡｌx1Ｇａ1-x1Ｎ／Ａｌx2Ｇａ1-x2Ｎ超格子層から構成することを考慮すると、２ｎｍ以上にするのが好ましく、２ＤＥＧ層Ａの２ＤＥＧ濃度を増加させることを考慮すると、好適には５ｎｍ以上、より好適には１０ｎｍ以上が好ましい。また、電子供給層１４の膜厚の上限としては、ミスフィット転位が生じない臨界膜厚以下が好ましく、オーミック接触の限界を考慮すると、１００ｎｍ以下、好適には５０ｎｍ以下、より好適には３０ｎｍ以下が好ましい。そして、この実施の形態１においては、たとえば２０ｎｍである。
【００６０】
また、電子供給層１４上に選択的にドレイン電極１５Ｄが設けられている。第２電極としてのドレイン電極１５Ｄは、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ドレイン電極１５Ｄは、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層Ａとオーミック接触する。ドレイン電極１５Ｄ上にはドレイン電極１５Ｄと電気的に接続するドレイン配線１６Ｄが設けられている。そして、ドレイン電極１５Ｄおよびドレイン配線１６Ｄによって、ＨＥＭＴ１０のドレインＤが構成されている。
【００６１】
また、ドレイン電極１５Ｄと離間して、電子供給層１４上に選択的にソース電極１５Ｓが設けられている。第１電極としてのソース電極１５Ｓは、たとえばＴｉ／Ａｌからなる積層構造を有する。これにより、ソース電極１５Ｓは、電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層Ａとオーミック接触する。ソース電極１５Ｓ上にはソース電極１５Ｓと電気的に接続するソース配線１６Ｓが設けられている。ソース電極１５Ｓおよびソース配線１６Ｓによって、ＨＥＭＴ１０のソースＳが構成されている。
【００６２】
また、ゲート電極１５Ｇは、ソース電極１５Ｓとドレイン電極１５Ｄとの間に配置されている。ゲート電極１５Ｇは、電子供給層１４の上層にゲート絶縁膜１５Ｇａを介して設けられている。ゲート電極１５Ｇは、たとえば窒化チタン（ＴｉＮ）からなり、下層のゲート絶縁膜１５Ｇａは、たとえば酸化アルミニウム（Ａｌ2Ｏ3）からなる。これにより、ゲート電極１５Ｇは、ゲート絶縁膜１５Ｇａおよび電子供給層１４を介して電子走行層１３に発生した２ＤＥＧ層Ａを制御可能に構成されている。ゲート電極１５Ｇおよびゲート絶縁膜１５Ｇａは、少なくとも１段の段差を有して、絶縁膜１７上にソース電極１５Ｓ側およびドレイン電極１５Ｄ側に延伸されて設けられている。段差状に延伸されて設けられたゲート電極１５Ｇのうちの絶縁膜１７上の部分から、フィールドプレート部としてのゲートフィールドプレート部（ＧＦＰ部）１５Ｇｆが構成されている。ここで、ＧＦＰ部１５Ｇｆを除いたゲート電極１５Ｇのピンチオフ電圧Ｖｐgはたとえば７Ｖ程度である。また、このＨＥＭＴ１０におけるＧＦＰ部１５Ｇｆの近傍は、従来のＨＥＭＴ１００におけるＧＦＰ部１０５Ｇｆの近傍と同様に構成されており、ＧＦＰ部１５Ｇｆのピンチオフ電圧Ｖｐgfpは、従来のＨＥＭＴ１００と同様のたとえば５０Ｖ程度である。なお、ゲート電極１５Ｇをドレイン電極１５Ｄ側にのみせり出して延伸させても良い。以上のゲート電極１５Ｇによって、ＨＥＭＴ１０のゲートＧが構成されている。
【００６３】
また、ゲート電極１５Ｇおよびドレイン電極１５Ｄと離間して、ソース配線１６Ｓに接続された第１ソースフィールドプレート層（第１ＳＦＰ層）１６Ｓａが設けられている。第１ＳＦＰ層１６Ｓａは、絶縁膜１７上においてゲート電極１５Ｇ側からドレイン電極１５Ｄ側に向かって、電子供給層１４から順次離れる方向に、少なくとも１段の段差状に形成されている。すなわち、第１ＳＦＰ層１６Ｓａは、ゲート電極１５Ｇ側の第１ＳＦＰ層１６Ｓａの下層における絶縁膜１７の膜厚が最も小さく、下層の絶縁膜１７の膜厚が、ドレイン電極１５Ｄ側に向かって順次大きくなる段差形状を有する。上述したように、第１ＳＦＰ層１６Ｓａの下層における絶縁膜１７の膜厚は、この部分におけるピンチオフ電圧Ｖｐの大きさに影響する。そのため、第１ＳＦＰ層１６Ｓａのピンチオフ電圧Ｖｐsfp1stは、ゲート電極１５Ｇからドレイン電極１５Ｄに向かって増加するように構成されている。ここで、第１ＳＦＰ層１６Ｓａにおける段差の１段の高さは５０ｎｍ以上が好ましく、好適には５０ｎｍ以上５００ｎｍ以下、より好適には５０ｎｍ以上３００ｎｍ以下である。さらに、第１ＳＦＰ層１６Ｓａにおける水平方向に沿った幅は、０．５μｍ以上２０μｍ以下が好ましく、好適には０．５μｍ以上１０μｍ以下、より好適には０．５μｍ以上５μｍ以下であり、この実施の形態１においてはたとえば４μｍである。また、図２に示すように、第１ＳＦＰ層１６Ｓａが段差形状を有する場合、各段差における水平方向に沿った幅は０．５μｍ以上であることが好ましい。
【００６４】
また、第１ＳＦＰ層１６Ｓａにおける少なくともゲート電極１５Ｇ側端部の下層における絶縁膜１７の膜厚は、ゲート電極１５ＧのＧＦＰ部１５Ｇｆの下層の絶縁膜１７の膜厚に比して小さくするのが好ましい。これにより、第１ＳＦＰ層１６Ｓａのゲート電極１５Ｇ側端部のピンチオフ電圧Ｖｐsfp1stは、ＧＦＰ部１５Ｇｆにおける最大のピンチオフ電圧Ｖｐgfpより小さくなる。そして、図３に示すようにＧＦＰ部１５Ｇｆの第１ＳＦＰ層１６Ｓａ側端部（図２、図３中（２）位置）の下方における電子供給層１４にかかる電界の電界強度が従来に比して大きくなる。これにより、ゲート電極１５Ｇのゲート端（図２、図３中（１）位置）における電界強度を低減できる。したがって、図３から、ゲート電極１５Ｇのゲート端における電界集中を緩和することができ、ゲート電極１５Ｇからのリーク電流を低減できることが分かる。なお、図３に示すグラフ中の破線は、図１７に示す従来のＨＥＭＴにおけるゲート電極のゲート端の電界強度のピーク、および第１ＳＦＰ層または第２ＳＦＰ層のドレイン電極側端部における電界強度のピークの値を示す。
【００６５】
また、図２および図３に示すように、第１ＳＦＰ層１６Ｓａの端部および段差部分において電界強度が局所的に強くなる、いわゆる電界集中点が存在する。具体的には、第１ＳＦＰ層１６Ｓａのゲート電極１５Ｇ側端部（図２、図３中（３）位置）、第１ＳＦＰ層１６Ｓａの段差部分（図２、図３中（４）位置および（５）位置）において、局所的に電界強度が強くなっている。しかしながら、図２に示すように第１ＳＦＰ層１６Ｓａが段差状部分を複数段有することによって、図３に示すように第１ＳＦＰ層１６Ｓａの下層の電子供給層１４においては、電界強度が分散されて電界強度のピークを比較的なだらかにできる。すなわち、図３から、第１ＳＦＰ層１６Ｓａの下層の領域における電子供給層１４の部分において、電界集中を緩和できることが分かる。
【００６６】
また、図２に示すように、絶縁膜１７は、シリコン（Ｓｉ）、酸素（Ｏ）、窒素（Ｎ）、またはアルミニウム（Ａｌ）を含む絶縁性の層を少なくとも１層有し、具体的には、たとえば窒化シリコン（ＳｉＮx）から構成される。絶縁膜１７は、主に、ゲート電極１５Ｇ、第１ＳＦＰ層１６Ｓａ、第２ＳＦＰ層１６Ｓｂ、および電子供給層１４の表面を保護する。なお、絶縁膜１７は、ＳｉＮx以外の材料、具体的には酸化シリコン（ＳｉＯ2）やアルミナ（Ａｌ2Ｏ3）などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。なお、本明細書中における絶縁膜の膜厚に関しては、比誘電率εSiO2が３．９〜４．１のＳｉＯ2膜を基準としている。そこで、絶縁膜１７の材料としてＳｉＯ2以外の材料を用いる場合には、その膜厚は当該材料の比誘電率εeとＳｉＯ2の比誘電率εSiO2との比に基づいてＳｉＯ2膜の膜厚ｄSiO2から換算した膜厚とする。すなわち、以下の（８）式に従って算出することができる。
ｄe＝（εe／εSiO2）ｄSiO2……（８）
以上のようにして、この実施の形態１による窒化物半導体装置としてのＨＥＭＴ１０が構成されている。
【００６７】
図４は、以上のように構成されたＨＥＭＴ１０における容量電圧特性（Ｃ−Ｖ特性）を示すグラフである。図４に示すＣ−Ｖ特性においては、ドレインソース間電圧ＶDSを０Ｖから６００Ｖまで増加させた場合における、ドレインソース間容量ＣDSの変化を示す。なお、図４において、破線部は、従来のＨＥＭＴ１００における図１８に対応するＣ−Ｖ特性を示すグラフである。また、上述したように、実施の形態１によるＨＥＭＴ１０におけるＧＦＰ部１５Ｇｆの近傍の構造は、従来のＨＥＭＴ１００におけるＧＦＰ部１０５Ｇｆと同様の構成を有する。そのため、ＧＦＰ１０Ｇｆのピンチオフ電圧Ｖｐgfpは、従来のＨＥＭＴ１００におけるＧＦＰ部１０５Ｇｆのピンチオフ電圧Ｖｐgfpと略同一である。
【００６８】
そして、図４に示すＣ−Ｖ特性から、第１ＳＦＰ層１６Ｓａのゲート電極１５Ｇ側端部（図２、図４中（Ａ）位置）におけるピンチオフ電圧Ｖsfp1stがたとえば１０Ｖ程度であり、ゲートドレイン間容量ＣGDの測定により求められた、ＧＦＰ部１５Ｇｆの最大のピンチオフ電圧Ｖｐgfp未満であることが確認できる。同様にして、図２に示す第１ＳＦＰ層１６Ｓａにおける段差部分（図２、図４中、（Ｂ）位置および（Ｃ）位置）のピンチオフ電圧を順次計測できる。そして、図４から、第１ＳＦＰ層１６Ｓａの（Ｂ）位置および（Ｃ）位置の段差部分におけるピンチオフ電圧はそれぞれ、たとえば５０Ｖ程度および９０Ｖ程度であることが分かる。また、図４から、第２ＳＦＰ層１６Ｓｂのドレイン電極１５Ｄ側端部におけるピンチオフ電圧Ｖｐsfp2ndは、たとえば１９０Ｖ程度であることが分かる。
【００６９】
以上説明した本発明の実施の形態１によるＨＥＭＴによれば、第１ＳＦＰ層１６Ｓａの少なくともゲート電極１５Ｇ側端部におけるピンチオフ電圧Ｖｐsfp1stを、ＧＦＰ部１５Ｇｆを有するゲート電極１５Ｇの第１ＳＦＰ層１６Ｓａ側のＧＦＰ部１５Ｇｆにおける最大のピンチオフ電圧Ｖｐgfp未満にしていることにより、ゲート電極１５Ｇのドレイン電極１５Ｄ側のゲート端の近傍における電界集中を緩和することができるので、ゲート電極１５Ｇからのリーク電流を低減することができ、ゲート絶縁膜１５Ｇａの信頼性を向上できる。
【００７０】
また、実施の形態１によれば、第１ＳＦＰ層１６Ｓａをドレイン電極１５Ｄ側に向かって段差状に構成していることにより、第１ＳＦＰ層１６Ｓａのピンチオフ電圧を、ゲート電極１５Ｇ側からドレイン電極１５Ｄ側に向かって、段階的に増加させている。これにより、ドレイン電極１５Ｄおよびドレイン配線１６Ｄと第２ＳＦＰ層１６Ｓｂとの間における電位差を低減して電界緩和させるために、第２ＳＦＰ層１６Ｓｂのドレイン電極１５Ｄ側端部におけるピンチオフ電圧Ｖｐsfp2ndを増加させても、第１ＳＦＰ層１６Ｓａのドレイン電極１５Ｄ側端部におけるピンチオフ電圧と、第２ＳＦＰ層１６Ｓｂのドレイン電極１５Ｄ側端部におけるピンチオフ電圧Ｖｐsfp2ndとの電位差を小さくできる。これにより、第１ＳＦＰ層１６Ｓａの下層における電子供給層１４にかかる電界を分散させて電界集中を緩和することができる。したがって、窒化物半導体装置における耐圧を向上させつつ、電流コラプスを低下させるとともに、絶縁膜の信頼性を確保することが可能になるので、高い信頼性を確保しつつオン特性およびオフ特性に優れた窒化物半導体装置を得ることができる。
【００７１】
（実施の形態２）
次に、本発明の実施の形態２による窒化物半導体装置について説明する。図５は、この実施の形態２によるＨＥＭＴ２０を示す模式的な断面図であり、図６は、このＨＥＭＴにおける基板に平行な方向に沿った水平位置での電界強度を示すグラフである。
【００７２】
図５に示すように、この実施の形態２によるＨＥＭＴ２０においては、実施の形態１と異なり、電子供給層１４上にフィールドプレート層２１が設けられている。第３半導体層としてのフィールドプレート層２１は、電子走行層１３に生じる２ＤＥＧ層Ａの２ＤＥＧ濃度Ｎｓを局所的に変化させるために、電子供給層１４のバンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはたとえばＧａＮからなる。そして、この実施の形態２においては、電子走行層１３、電子供給層１４、およびフィールドプレート層２１によって半導体積層体が構成される。
【００７３】
また、フィールドプレート層２１によって、半導体積層体の内部の２ＤＥＧ層Ａの２ＤＥＧ濃度Ｎｓが低減されて、２ＤＥＧ層Ａに比して２ＤＥＧ濃度が低い２ＤＥＧ層ａが形成される。電子走行層１３と電子供給層１４との界面に生じる２ＤＥＧの２ＤＥＧ濃度Ｎｓは、フィールドプレート層２１の膜厚が大きいほど低下する。そのため、この実施の形態２においては、フィールドプレート層２１の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下が好ましい。また、フィールドプレート層２１の膜厚は、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる観点からは、２０ｎｍ以上１００ｎｍ以下がより好ましく、膜厚のばらつきによって２ＤＥＧ濃度Ｎｓのばらつきの影響を受けにくくなる２０ｎｍ以上８０ｎｍ以下がさらに好ましい。さらに、ＨＥＭＴ２０の高耐圧化の観点からは、２ＤＥＧ濃度の低い２ＤＥＧ層ａの領域において、２ＤＥＧ濃度が７×１０12ｃｍ-2未満になるように、フィールドプレート層２１の膜厚を決定するのが好ましい。また、ＨＥＭＴ２０のオン抵抗を低減する観点からは、２ＤＥＧ濃度の高い２ＤＥＧ層Ａの領域において、２ＤＥＧ濃度が７×１０12ｃｍ-2以上になるようにするのが好ましい。なお、上述したように、電子供給層１４における平均Ａｌ組成比Ｘと積層層数とを調整することにより、２ＤＥＧ濃度は３×１０13ｃｍ-2未満になるように設定される。
【００７４】
また、このフィールドプレート層２１のゲート電極１５Ｇ側端部は、絶縁膜１７の部分を介してＧＦＰ部１５Ｇｆの下層に位置している。なお、ゲート電極１５ＧのＧＦＰ部１５Ｇｆを、フィールドプレート層２１上に直接乗り上げるように構成し、ゲート絶縁膜１５Ｇａとフィールドプレート層２１とを接触させることも可能である。しかしながら、ゲート電極１５Ｇのしきい値電圧の変動を回避する観点からは、ゲート電極１５ＧおよびＧＦＰ部１５Ｇｆとフィールドプレート層２１との間に、絶縁膜１７を介するのが好ましい。また、実施の形態２において、フィールドプレート層２１のドレイン電極１５Ｄ側端部は、絶縁膜１７の部分を介して第２ＳＦＰ層２２Ｓｂの下層に位置している。
【００７５】
第２ＳＦＰ層２２Ｓｂは、ソース電極１５Ｓ上に電気的に接続されて設けられたソース配線２２Ｓに電気的に接続して備えられ、従来の第２ＳＦＰ層１０６Ｓｂとほぼ同様の構成を有する。他方、第１ＳＦＰ層２２Ｓａは、実施の形態１と異なり段差形状を有さずに、従来の第１ＳＦＰ層１０６Ｓａとほぼ同様に、電子供給層１４の上面に絶縁膜１７を介して平行な平面平板状に形成されている。
【００７６】
また、上述したように、フィールドプレート層２１によって、第１ＳＦＰ層２２Ｓａの下層の２ＤＥＧ濃度Ｎｓが低減されている。これにより、上述した（７）式から、２ＤＥＧ濃度Ｎｓの低減に伴って、第１ＳＦＰ層２２Ｓａのピンチオフ電圧Ｖｐsfp1stは低下している。一方、ゲート電極１５Ｇのゲート端から、下層にフィールドプレート層２１が設けられた領域のゲート電極１５Ｇ側端部、すなわちフィールドプレート層２１のゲート電極１５Ｇ側端部に対応するＧＦＰ部１５Ｇｆの水平方向に沿った位置までの最大のピンチオフ電圧Ｖｐgfpは従来の構成と同様である。これにより、第１ＳＦＰ層２２Ｓａのピンチオフ電圧Ｖｐsfp1stは、ＧＦＰ部１５Ｇｆの最大のピンチオフ電圧Ｖｐgfp未満となり、（２）式が成立する。
【００７７】
また、図６に示すグラフ中の破線は、図１７に示す従来のＨＥＭＴにおけるゲート電極のゲート端の電界強度のピーク、および第１ＳＦＰ層または第２ＳＦＰ層のドレイン電極側端部における電界強度のピークの値を示す。そのため、図６から、ゲート電極１５Ｇのゲート端（図５、図６中（１）位置）における電界強度が従来に比して低減され電界集中が緩和されることが分かる。これにより、ゲート電極１５Ｇからのリーク電流を低減できる。同様に、図６から、第１ＳＦＰ層２２Ｓａのドレイン電極１５Ｄ側端部（図５、図６中（５）位置）および第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部（図５、図６中（７）位置）の電子供給層１４における電界強度も、従来に比して低下されて電界集中が緩和されていることが分かる。さらに、フィールドプレート層２１のゲート電極１５Ｇ側端部（図５、図６中（２）位置）、ＧＦＰ部１５Ｇｆのドレイン電極１５Ｄ側端部（図５、図６中（３）位置）、および第１ＳＦＰ層２２Ｓａのゲート電極１５Ｇ側端部（図５、図６中、（４）位置）においても電界強度が高くなって電界集中が生じる可能性はあるが、これらの位置における電界強度が他の領域に比して比較的低いため、電界集中の問題は生じにくいことが分かる。
【００７８】
また、図６から、フィールドプレート層２１のゲート電極１５Ｇ側端部（図５、図６中（２）位置）、およびドレイン電極１５Ｄ側端部（図５、図６中（６）位置）においても、部分的に電界強度が極大になっていることが分かる。そのため、電子供給層１４における電界集中を緩和させる観点からは、第１ＳＦＰ層２２Ｓａとフィールドプレート層２１と第２ＳＦＰ層２２Ｓｂとのそれぞれのドレイン電極１５Ｄ側端部の相互の間隔を大きくするのが好ましい。
【００７９】
具体的に、フィールドプレート層２１と第２ＳＦＰ層２２Ｓｂとのそれぞれのドレイン電極１５Ｄ側端部の水平方向に沿った間隔、すなわち図５において（６）位置と（７）位置との水平方向に沿った間隔は、１μｍ以上２０μｍ以下が好ましく、この実施の形態２においてはたとえば２μｍである。また、同様の理由から、第１ＳＦＰ層２２Ｓａとフィールドプレート層２１とのそれぞれのドレイン電極１５Ｄ側端部の水平方向に沿った間隔、すなわち図５において（５）位置と（６）位置との水平方向に沿った間隔は、たとえば１μｍ以上２０μｍ以下が好ましく、この実施の形態２においてはたとえば１μｍである。また、第１ＳＦＰ層２２Ｓａの幅、すなわち図５において（４）位置と（５）位置との水平方向に沿った間隔は、１μｍ以上２０μｍ以下が好ましく、この実施の形態２においては、たとえば４μｍである。また、ＧＦＰ部１５Ｇｆのドレイン電極１５Ｄ側端部と、第１ＳＦＰ層２２Ｓａのゲート電極１５Ｇ側端部との間隔、すなわち図５において（３）位置と（４）位置との水平方向に沿った間隔は、０．５μｍ以上５μｍ以下が好ましく、この実施の形態２においては、たとえば０．５μｍである。また、フィールドプレート層２１のゲート電極１５Ｇ側端部とＧＦＰ部１５Ｇｆのドレイン電極１５Ｄ側端部との水平方向に沿った間隔、すなわち図５において（２）位置と（３）位置との水平方向に沿った間隔は、０．５μｍ以上５μｍ以下が好ましく、この実施の形態２においては、たとえば０．５μｍである。
【００８０】
また、図７は、ドレインソース間電圧ＶDSに応じて所定の耐圧を確保できる第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側の部分における下層の絶縁膜１７の必要最小膜厚を、絶縁膜の材料としてＳｉＯ2を用いた場合に換算して表したグラフである。なお、図７においては、２ＤＥＧ濃度Ｎｓを複数の濃度に変化させた場合について示す。
【００８１】
図７から、ドレインソース間電圧ＶDSを増加させるのに伴って、所定の耐圧を確保するために必要な、第２ＳＦＰ層２２Ｓｂの下層の絶縁膜１７の膜厚が増加することが分かる。また、２ＤＥＧ濃度Ｎｓを、１．２×１０13ｃｍ-2とした場合、１×１０13ｃｍ-2とした場合、および８×１０12ｃｍ-2と減少させた場合、ドレインソース間電圧ＶDSが同じであっても第２ＳＦＰ層２２Ｓｂの下層の絶縁膜１７の必要とされる最小膜厚が増加することが分かる。すなわち、上述した、実施の形態２によるフィールドプレート層２１を設けて、電子走行層１３に生じる２ＤＥＧの２ＤＥＧ濃度Ｎｓを低減させることによって、第２ＳＦＰ層２２Ｓｂの下層における絶縁膜１７の必要とされる膜厚を小さくすることが可能になる。具体的にドレインソース間電圧ＶDSを、この実施の形態２によるＨＥＭＴ２０に印加される最大の電圧である６００Ｖとすると、２ＤＥＧ濃度Ｎｓを１．２×１０13ｃｍ-2から８×１０12ｃｍ-2に低減させることによって、第２ＳＦＰ層２２Ｓｂの下層における絶縁膜１７の必要とされる膜厚が６００ｎｍから４００ｎｍになることが分かる。これにより、フィールドプレート層２１を設けることによって、上層の第２ＳＦＰ層２２Ｓｂの下層の絶縁膜１７における耐圧が向上することが分かる。一方、同一の２ＤＥＧ濃度Ｎｓの場合においては、下層の絶縁膜１７の膜厚が大きいほどより高いドレインソース間電圧ＶDSまで動作可能になることも分かる。
【００８２】
その他の構成は、実施の形態１と同様であるので、その説明を省略する。また、以上の構成において、フィールドプレート層２１のゲート電極１５Ｇ側端部が、ゲート電極１５ＧのＧＦＰ部１５Ｇｆの下層に位置していることにより、ＧＦＰ部１５Ｇｆの下層にフィールドプレート層２１が設けられた領域のピンチオフ電圧は低下している。しかしながら、ゲート電極１５Ｇのゲート端における電界強度は、ＧＦＰ部１５Ｇｆにおける最大のピンチオフ電圧Ｖｐgfpに依存する。そのため、第１ＳＦＰ層２２Ｓａのピンチオフ電圧Ｖｐsfp1stを、ＧＦＰ部１５Ｇｆの最大のピンチオフ電圧Ｖｐgfpより小さくすることで、ゲート電極１５Ｇのゲート端における電界集中を緩和できる。
【００８３】
また、電子供給層１４と絶縁膜１７との間に比誘電率εFPで膜厚ｄFPのＧａＮ層からなるフィールドプレート層２１を設けた場合には、（６）式および（７）式の括弧内において、さらにｄFP/εFPが加算されることになる。これによって、第１ＳＦＰ層２２Ｓａの寄生容量Ｃが減少してピンチオフ電圧Ｖｐの増加要因となる。しかしながら、フィールドプレート層２１の膜厚ｄFPは絶縁膜１７の膜厚ｄeに比して極めて小さく、フィールドプレート層２１の存在によって２ＤＥＧ濃度Ｎｓが１／２程度に低減される効果の方が極めて大きい。すなわち、フィールドプレート層２１によるピンチオフ電圧Ｖｐの増加要因は無視できるほど小さい。
【００８４】
図８は、以上のように構成されたＨＥＭＴ２０における図４に対応する、ドレインソース間電圧ＶDSを０Ｖから６００Ｖまで増加させた場合の、ドレインソース間容量ＣDSのＣ−Ｖ特性を示すグラフである。図８に示すＣ−Ｖ特性から、第１ＳＦＰ層２２Ｓａ（図５、図８中（Ａ）位置）におけるピンチオフ電圧Ｖsfp1stがたとえば３０Ｖ程度であることが分かる。同様に、図８から、第２ＳＦＰ層２２Ｓｂとフィールドプレート層２１との間（図５、図８中（Ｂ）位置）におけるピンチオフ電圧が、たとえば１１０Ｖ程度であることが分かる。同様に、図８から、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部（図５、図８中（Ｃ）位置）におけるピンチオフ電圧Ｖｐsfp2ndは、たとえば２００Ｖ程度であることが分かる。なお、図８において、破線部は、従来のＨＥＭＴにおける図１８に対応するＣ−Ｖ特性を示すグラフである。そして、図８から、第１ＳＦＰ層１６Ｓａにおけるピンチオフ電圧Ｖsfp1stが、ゲート電極１５ＧのＧＦＰ部１５Ｇｆのピンチオフ電圧Ｖｐgfpより低いことが確認できる。
【００８５】
以上説明した実施の形態２による窒化物半導体装置によれば、電子供給層１４上において、第１ＳＦＰ層２２Ｓａの下層に選択的にフィールドプレート層２１を設けることにより、フィールドプレート層２１の下層の２ＤＥＧの２ＤＥＧ濃度Ｎｓを低減させて、第１ＳＦＰ層２２Ｓａの少なくともゲート電極１５Ｇ側端部におけるピンチオフ電圧Ｖｐsfp1stを、ゲート電極１５ＧのＧＦＰ部１５Ｇｆにおける最大のピンチオフ電圧Ｖｐgfp未満にしていることにより、実施の形態１と同様の効果を得ることができる。また、電子供給層１４上において、第１ＳＦＰ層２２Ｓａおよび第２ＳＦＰ層２２Ｓｂの下層に選択的にフィールドプレート層２１を設けているので、電界集中点を分散させることができ、電子供給層１４における局所的な電界集中をより一層緩和させることができる。
【００８６】
（実施の形態３）
次に、本発明の実施の形態３による窒化物半導体装置について説明する。図９は、この実施の形態３による窒化物半導体装置であるＨＥＭＴ３０を示す模式的な断面図である。
【００８７】
図９に示すように、この実施の形態３によるＭＩＳ−ＨＥＭＴとしてのＨＥＭＴ３０は、実施の形態２と異なり、電子供給層１４の上層に選択的に設けられたフィールドプレート層３１のドレイン電極１５Ｄ側端部の水平方向に沿った位置が、実施の形態２と同様の第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部より、ドレイン電極１５Ｄ側に延伸して設けられている。すなわち、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の電子供給層１４の表面に対して垂直方向（以下、積層方向）に沿った下層にフィールドプレート層３１が位置する。このフィールドプレート層３１の形成領域においては、２ＤＥＧ層ａの２ＤＥＧ濃度Ｎｓが他の領域の２ＤＥＧ濃度Ｎｓに比して低減され、電子走行層１３に２ＤＥＧ層ａが形成されている。そのため、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部のピンチオフ電圧Ｖｐsfp2ndを低下させることができる。これにより、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の下層における電子供給層１４の電界を緩和することができる。また、図７に示すグラフに基づいて、フィールドプレート層３１と第２ＳＦＰ層２２Ｓｂとの間の積層方向に沿った絶縁膜１７の膜厚の最小膜厚を従来に比して小さく設定できる。そのため、絶縁膜１７の耐圧および信頼性を向上させることができる。
【００８８】
ここで、フィールドプレート層３１および第２ＳＦＰ層２２Ｓｂのそれぞれのドレイン電極１５Ｄ側端部の水平方向に沿った距離Ｌ1は、フィールドプレート層３１のドレイン電極１５Ｄ側端部の位置において電界集中が生じやすいことを考慮して決定される。具体的に、距離Ｌ1は、１μｍ以上２０μｍ以下、好適には１μｍ以上５μｍ以下、この実施の形態３においてはたとえば１μｍである。その他の構成は実施の形態２によるＨＥＭＴ２０と同様であるので、説明を省略する。
【００８９】
以上説明した実施の形態３によれば、電子供給層１４の上層にフィールドプレート層３１を選択的に設け、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の積層方向に沿った下層にフィールドプレート層３１を位置させていることにより、実施の形態１，２と同様の効果を得ることができる。
【００９０】
（実施の形態４）
次に、本発明の実施の形態４による窒化物半導体装置について説明する。図１０は、この実施の形態４による窒化物半導体装置であるＨＥＭＴ４０を示す模式的な断面図である。
【００９１】
図１０に示すように、この実施の形態４によるＭＩＳ−ＨＥＭＴとしてのＨＥＭＴ４０は、実施の形態３と異なり、実施の形態１の電子供給層１４と同様に構成された電子供給層４１の部分に、選択的に薄層領域としてのリセス部４１ａが形成されている。この電子供給層４１の膜厚は２０ｎｍ以上２５ｎｍ以下のたとえば２０ｎｍ程度であり、リセス部４１ａの底面部分における膜厚は、電子供給層４１の膜厚に対して１／４程度、すなわち５ｎｍ以上６ｎｍ以下の膜厚とする。この電子供給層１４において、リセス部４１ａの領域内の厚さが薄くなっていることにより、電子走行層１３において２ＤＥＧ濃度が他の領域に比して低減されて、２ＤＥＧ層ａが形成される。
【００９２】
また、リセス部４１ａのドレイン電極１５Ｄ側端部の位置は、実施の形態２と同様の第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部よりドレイン電極１５Ｄに近い位置になるように設けられている。これにより、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の積層方向に沿った下層に、リセス部４１ａの部分が位置する。これにより、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部のピンチオフ電圧Ｖｐsfp2ndの大きさを低くすることができるので、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の下層における電子供給層４１の電界を緩和することができる。なお、リセス部４１ａの形成範囲を、実施の形態２におけるフィールドプレート層２１の形成範囲とほぼ同様にすることも可能である。
【００９３】
また、図７に示すグラフに基づいて、リセス部４１ａと第２ＳＦＰ層２２Ｓｂとの間の積層方向に沿った絶縁膜１７の膜厚の最小膜厚を従来に比して小さく設定可能になる。これにより、絶縁膜１７の耐圧および信頼性を向上できる。また、リセス部４１ａおよび第２ＳＦＰ層２２Ｓｂのそれぞれのドレイン電極１５Ｄ側端部の水平方向に沿った距離Ｌ2は、実施の形態３と同様にたとえば１μｍ程度である。その他の構成は実施の形態３によるＨＥＭＴ３０と同様であるので、説明を省略する。
【００９４】
以上説明した実施の形態４によれば、電子供給層４１に、２ＤＥＧ濃度を低減させるためのリセス部４１ａを選択的に設け、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部の積層方向に沿った下層にリセス部４１ａの部分を位置させていることにより、実施の形態１〜３と同様の効果を得ることができる。
【００９５】
（実施の形態５）
次に、本発明の実施の形態５による窒化物半導体装置について説明する。図１１は、この実施の形態５による窒化物半導体装置であるＨＥＭＴ５０を示す模式的な断面図である。
【００９６】
図１１に示すように、この実施の形態５によるＭＩＳ−ＨＥＭＴとしてのＨＥＭＴ５０は、実施の形態２と異なり、電子供給層１４の上層に選択的に、互いに離間したフィールドプレート層５１ａ，５１ｂが設けられている。このフィールドプレート層５１ａ，５１ｂは、実施の形態２におけるフィールドプレート層２１を、第１ＳＦＰ層２２Ｓａの積層方向に沿った下層の領域において２分割させた形状を有する。すなわち、フィールドプレート層５１ａのドレイン電極１５Ｄ側端部と、フィールドプレート層５１ｂのゲート電極１５Ｇ側端部が、第１ＳＦＰ層２２Ｓａの下層に位置する。なお、第１ＳＦＰ層２２Ｓａのゲート電極１５Ｇ側の部分のピンチオフ電圧Ｖｐsfp1stを低減する観点からは、少なくとも第１ＳＦＰ層２２Ｓａのゲート電極１５Ｇ側端部の下層に、フィールドプレート層５１ａ，５１ｂのいずれかが設けられていれば良い。また、フィールドプレート層５１ｂのドレイン電極１５Ｄ側端部が、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部よりドレイン電極１５Ｄ側に位置するようにしても良い。
【００９７】
これらのフィールドプレート層５１ａ，５１ｂの形成領域においては、２ＤＥＧ濃度Ｎｓが他の領域に比して低減された２ＤＥＧ層ａが形成されている。そして、実施の形態２と同様に、第１ＳＦＰ層２２Ｓａのゲート電極１５Ｇ側端部のピンチオフ電圧Ｖｐsfp1stが、ゲート電極１５ＧのＧＦＰ部１５Ｇｆにおける最大のピンチオフ電圧Ｖｐgfp未満になるように構成されている。これにより、ゲート電極１５Ｇのゲート端における電界強度を低減することができ、電界集中を緩和することができる。また、ＧＦＰ部１５Ｇｆの端部、フィールドプレート層５１ａ，５１ｂのそれぞれの両端部、および第１ＳＦＰ層２２Ｓａの両端部は電界集中点になりやすい。しかしながら、ＧＦＰ部１５Ｇｆの端部、フィールドプレート層５１ａ，５１ｂのそれぞれの端部、および第１ＳＦＰ層２２Ｓａの両端部は、水平方向に沿った位置が互いに重ならないように配置されている。そのため、ＧＦＰ部１５Ｇｆの端部、フィールドプレート層５１ａ，５１ｂのそれぞれの両端部、および第１ＳＦＰ層２２Ｓａの両端部に対応する電界集中点が分散されるので、電界集中を緩和することができる。また、第１ＳＦＰ層２２Ｓａの下層における２ＤＥＧ濃度Ｎｓの低減領域を短くすることができるため、電界緩和効果を維持した状態で、オン抵抗を向上することができる。その他の構成は実施の形態２によるＨＥＭＴ２０と同様であるので、説明を省略する。
【００９８】
以上説明した実施の形態５によれば、ＧＦＰ部１５Ｇｆの端部、フィールドプレート層５１ａ，５１ｂのそれぞれの端部、および第１ＳＦＰ層２２Ｓａの両端部における電界集中点を分散できるので、実施の形態１〜４と同様の効果を得ることができる。
【００９９】
（実施の形態６）
次に、本発明の実施の形態６による窒化物半導体装置について説明する。図１２は、この実施の形態６による窒化物半導体装置であるＨＥＭＴ６０を示す模式的な断面図である。
【０１００】
図１２に示すように、この実施の形態６によるＭＩＳ−ＨＥＭＴとしてのＨＥＭＴ６０は、実施の形態２と異なり、第１ＳＦＰ層６１Ｓａを実施の形態１における第１ＳＦＰ層１６Ｓａと同様の構成にする。さらに、ソース配線６１Ｓに電気的に接続された第２ＳＦＰ層６１Ｓｂは、実施の形態１における第２ＳＦＰ層１６Ｓｂに対して、ドレイン電極１５Ｄ側端部の部分がドレイン電極１５Ｄ側に延伸されて少なくとも１段の段差をなして構成されている。これにより、第２ＳＦＰ層６１Ｓｂのドレイン電極１５Ｄ側端部におけるピンチオフ電圧Ｖｐsfp2ndを高くすることができる。そのため、ドレイン電極１５Ｄに印加されるドレイン電圧ＶDがたとえば６００Ｖ程度と高い場合に、ドレイン電圧ＶDとピンチオフ電圧Ｖｐsfp2ndとの差を小さくすることができる。これによって、ドレイン配線１６Ｄと第２ＳＦＰ層６１Ｓｂとの間の絶縁膜１７の信頼性を向上させて、ＨＥＭＴ６０の耐圧を向上できるとともに、第２ＳＦＰ層６１Ｓｂのドレイン電極１５Ｄ側端部の直下における２ＤＥＧ層Ａに加わる電界を低減できるので、電流コラプスをさらに低減することができる。
【０１０１】
また、フィールドプレート層２１および第２ＳＦＰ層６１Ｓｂのそれぞれのドレイン電極１５Ｄ側端部の水平方向に沿った距離Ｌ3は、フィールドプレート層２１の端部の位置において電界集中が生じやすいことを考慮して決定される。具体的に、距離Ｌ3は、１μｍ以上２０μｍ以下、好適には１μｍ以上５μｍ以下、この実施の形態５においてはたとえば２μｍである。その他の構成は、実施の形態１，２と同様であるので、その説明を省略する。
【０１０２】
以上説明した実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができるとともに、絶縁膜１７の耐圧をより一層向上させて信頼性を向上できるので、ＨＥＭＴ６０の耐圧をより一層向上させることができる。
【０１０３】
（実施の形態７）
次に、本発明の実施の形態７による窒化物半導体装置について説明する。図１３は、この実施の形態７による窒化物半導体装置であるＨＥＭＴ７０を示す模式的な断面図である。
【０１０４】
図１３に示すように、この実施の形態７によるＭＩＳ−ＦＥＴとしてのＨＥＭＴ７０は、実施の形態３と同様に、フィールドプレート層３１のドレイン電極１５Ｄ側端部の水平方向に沿った位置が、第２ＳＦＰ層２２Ｓｂのドレイン電極１５Ｄ側端部より、ドレイン電極１５Ｄ側に延伸している。また、第１ＳＦＰ層７１Ｓａは、実施の形態２〜５における第１ＳＦＰ層２２Ｓａと同様の構成を有し、第１ＳＦＰ層７１Ｓａがソース電極１５Ｓ上に導通しつつ設けられたソース配線７１Ｓで電気的に接続されている。
【０１０５】
他方、第２ＳＦＰ層７１Ｓｂは、実施の形態１〜５と異なり、ゲート電極１５Ｇの上層の部分の少なくとも一部が設けられておらず、実施の形態２〜５における第２ＳＦＰ層２２Ｓｂに比して電子供給層１４の上面と平行な面における面積が減少している。また、第２ＳＦＰ層７１Ｓｂは、絶縁膜１７に設けられたコンタクトホール７２を通じて第１ＳＦＰ層７１Ｓａと電気的に接続され、ソース配線７１Ｓおよびソース電極１５Ｓと電気的に接続されている。ここで、フィールドプレート層３１および第２ＳＦＰ層７１Ｓｂのそれぞれのドレイン電極１５Ｄ側端部間の水平方向に沿った距離Ｌ4は、実施の形態３と同様の電界集中の緩和を考慮して決定され、具体的に距離Ｌ4は１μｍ程度である。
【０１０６】
また、第２ＳＦＰ層７１Ｓｂは、絶縁膜１７に設けられたコンタクトホール７２を通じて第１ＳＦＰ層７１Ｓａと電気的に接続され、ソース配線７１Ｓおよびソース電極１５Ｓと電気的に接続されている。その他の構成は実施の形態２によるＨＥＭＴ２０と同様であるので、説明を省略する。
【０１０７】
以上説明した実施の形態７によれば、実施の形態１〜６と同様の効果を得ることができるとともに、第２ＳＦＰ層７１Ｓｂの水平方向に沿った面積を他の実施の形態に比して低減させていることにより、ソース電極１５Ｓおよびソース配線７１Ｓを含んだドレインソース間容量ＣDSおよびソースゲート間容量ＣGSを低減することができるので、入力容量および出力容量の低減を図ることができ、スイッチング応答特性を向上できる。そのため、ＨＥＭＴ７０を高周波用途に用いた場合においてもより高い信頼性を確保することができる。
【０１０８】
（実施の形態８）
次に、本発明の実施の形態８による窒化物半導体装置について説明する。図１４は、この実施の形態８による窒化物半導体装置であるＨＥＭＴ８０を示す模式的な断面図である。
【０１０９】
図１４に示すように、実施の形態８によるＨＥＭＴ８０においては、バッファ層１２上に、電子走行層８１および電子供給層８２が順次積層されて設けられている。そして、電子走行層８１および電子供給層８２のゲートの形成領域に、電子走行層８１に達する深さに形成されたリセス部８１ａが設けられている。そして、リセス部８１ａ上にゲート電極８４Ｇがゲート酸化膜８４Ｇａを介して設けられている。ゲート電極８４Ｇは、実施の形態２と同様の、絶縁膜１７に段差状に乗り上げてドレイン電極１５Ｄに延伸した、段差状のＧＦＰ部８４Ｇｆを有する。また、ゲート酸化膜８４Ｇａはたとえば酸化アルミニウム（Ａｌ2Ｏ3）から構成されている。すなわち、この実施の形態８によるＨＥＭＴ８０は、ＭＯＳ−ＨＥＭＴ（Metal  Oxide  Semiconductor  HEMT）である。
【０１１０】
また、電子供給層８２上に、実施の形態２と同様のフィールドプレート層２１が設けられ、その上層に絶縁膜１７を介して実施の形態２における第１ＳＦＰ層２２Ｓａと同様の第１ＳＦＰ層８３Ｓａが設けられている。また、第１ＳＦＰ層８３Ｓａおよびゲート電極８４Ｇの上層に絶縁膜１７を介して、実施の形態２における第２ＳＦＰ層２２Ｓｂと同様の第２ＳＦＰ層８３Ｓｂが設けられている。第１ＳＦＰ層８３Ｓａおよび第２ＳＦＰ層８３Ｓｂは、ソース電極１５Ｓ上のソース配線８３Ｓと電気的に接続されている。その他の構成は、実施の形態２と同様であるので、その説明を省略する。
【０１１１】
以上説明した実施の形態８によれば、窒化物半導体装置としてＭＯＳ−ＨＥＭＴを採用した場合においても、実施の形態１〜７と同様の効果を得ることができる。
【０１１２】
（実施の形態９）
次に、本発明の実施の形態９による、窒化物半導体装置を用いたカスコード接続回路について説明する。図１５は、この実施の形態９によるカスコード接続回路を示す回路構成図である。
【０１１３】
図１５に示すように、カスコード接続回路としての半導体装置９０は、第１電界効果トランジスタ９１および第２電界効果トランジスタ９２を備える。第１電界効果トランジスタ９１は、ソース電極９１ａ、ゲート電極９１ｂ、およびドレイン電極９１ｃを備える。第１電界効果トランジスタ９１は、電圧駆動型トランジスタである電界効果トランジスタであって、具体的には上述した実施の形態１〜８のいずれかの構成を有する窒化物半導体装置としてのノーマリーオン型のＨＥＭＴを用いることができる。この実施の形態９において第１電界効果トランジスタ９１は、たとえばＤ−ｍｏｄｅ  ＨＥＭＴである。また、第２電界効果トランジスタ９２は、ソース電極９２ａと、ゲート電極９２ｂと、ドレイン電極９２ｃとを備える。第２電界効果トランジスタ９２は、シリコン（Ｓｉ）で構成されたノーマリーオフ型のＭＯＳＦＥＴである。そして、第１電界効果トランジスタ９１のソース電極９１ａと第２電界効果トランジスタ９２のドレイン電極９２ｃとが電気的に接続し、同電位になっている。また、第１電界効果トランジスタ９１のゲート電極９１ｂと第２電界効果トランジスタ９２のソース電極９２ａとが電気的に接続し、同電位になっている。すなわち、第１電界効果トランジスタ９１と第２電界効果トランジスタ９２とはカスコード接続されている。また、半導体装置９０は、第２電界効果トランジスタ９２のソース電極９２ａに接続して同電位となっているソースＳの端子、ゲート電極９２ｂに接続して同電位となっているゲートＧの端子、および第１電界効果トランジスタ９１のドレイン電極１ｃに接続して同電位となっているドレインＤの端子を備えている。その結果、半導体装置９０は、外部から見て、ソースＳの端子、ゲートＧの端子、およびドレインＤの端子を有するノーマリーオフ型の電界効果トランジスタとして機能する。
【０１１４】
以上のように構成されたカスコード接続された半導体装置９０においては、ドレインソース間容量ＣDSを測定することによって、第１電界効果トランジスタ９１におけるゲートドレイン間容量ＣGDを算出できる。これにより、カスコード接続された半導体装置９０におけるドレインソース間容量ＣDSを測定することによって、上述した実施の形態１〜８による窒化物半導体装置におけるゲート電極のＧＦＰ部のピンチオフ電圧Ｖｐgfpを算出できる。
【０１１５】
この実施の形態９によれば、第１電界効果トランジスタ９１として、実施の形態１〜８によるＨＥＭＴを採用していることにより、実施の形態１〜８と同様の効果を得ることができるとともに、この第１トランジスタのゲート電極におけるＧＦＰ部のピンチオフ電圧Ｖｐgfpを算出することが可能になる。
【０１１６】
以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。また、上述の実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。
【０１１７】
たとえば、上述の実施の形態においては、電子供給層をＡｌＧａＮ超格子層としているが、ＡｌＧａＮ超格子層以外にも、複数のＩｎuＡｌvＧａ1-u-vＮ層（０≦ｕ＜１、０＜ｖ≦１、０＜ｕ＋ｖ＜１）を積層させて超格子層としたＩｎＡｌＧａＮ超格子層を採用することも可能である。
【０１１８】
また、上述の実施の形態において説明した以外にも、半導体装置における所望の特性に基づいた構造設計に応じて、電子供給層に本発明の範囲に属する種々の擬似混晶構造を採用することが可能である。
【０１１９】
また、電子供給層は、互いに異なる２種類のＡｌxＧａ1-xＮ層を、極大Ａｌ組成比ｘ１のＡｌx1Ｇａ1-x1Ｎ層と極小Ａｌ組成比ｘ２のＡｌx2Ｇａ1-x2Ｎ層とを一対の組とし、これらを複数回積層して構成することも可能である。
【０１２０】
また、トランジスタのゲート電極の下部電極層は、上述した窒化チタン（ＴｉＮ）以外にも、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金からなる金属膜など、上述した条件を満たす金属材料であれば種々のものを用いても良い。
【０１２１】
また、トランジスタのゲート電極の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いても良い。
【０１２２】
また、トランジスタのソース電極およびドレイン電極は、電子供給層とオーミック接触する、または、接触抵抗が十分に小さい状態で接触する電極である。ただし、本発明ではこれに限定されず、たとえばＴｉ、Ａｌ、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）、Ｉｎ、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金よりなる金属膜などのうち、少なくとも１つを含む金属膜など、上述した条件を満たす金属材料であれば如何なるものを用いても良い。
【０１２３】
また、上述の実施の形態においては、本発明による窒化物半導体装置として、ＭＩＳ−ＨＥＭＴおよびＭＯＳ−ＨＥＭＴを例に挙げたが、本発明はこれに限定されない。すなわち、電子供給層上に、ゲート絶縁膜を設けることなく２ＤＥＧ層とショットキー接触するショットキー電極としてのゲート電極が設けられたショットキーゲート型ＨＥＭＴ、電子供給層を電子走行層に至らない深さにエッチングして形成したリセス部にゲート絶縁膜を介してゲート電極が設けられたリセスＭＩＳ−ＨＥＭＴ（Recessed  ＭＩＳ−ＨＥＭＴ）、電子走行層にまで至る深さのエッチングを行って形成したリセス部に窒化アルミニウム（ＡｌＮ）などからなるゲート絶縁膜を介してゲート電極を設けて構成した、Ｅ−ｍｏｄｅ  ＭＩＳ−ＨＥＭＴ（Enhancement-mode  ＭＩＳ−ＨＥＭＴ）、ＭＯＳ−ＦＥＴ（Metal  Oxide  Semiconductor  FET）、ＭＩＳ−ＦＥＴ（Metal  Insulator  Semiconductor  FET）、およびＭＥＳ−ＦＥＴ（Metal  Semiconductor  FET）などの、種々の半導体装置に対して適用することができる。また、上述した実施の形態においては、窒化物半導体装置として電力用途の電界効果トランジスタを例に説明したが、同様に電流コラプスが問題となっている高周波用途の電界効果トランジスタにおいても、電界緩和のために同様に適用することが可能である。
【０１２４】
また、上述の実施の形態においては、電子供給層の表面に電極を形成しているが、必ずしもこれらに限定されるものではなく、電子走行層、電子供給層、および半導体層やフィールドプレート層を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の層の上に電極を設けても良い。具体的には、電子供給層の表面に、絶縁層、フィールドプレート層などの窒化物系半導体層、またはこれらの積層膜を介して、ゲート電極、ドレイン電極、またはソース電極を設けることも可能である。また、電子供給層の電極の形成領域の一部を電子走行層に達するまでエッチング除去してリセス部を形成し、このリセス部の表面、またはリセス部表面に所定の膜を介して、ゲート電極、ドレイン電極、またはソース電極を設けることも可能である。
【０１２５】
また、上述した実施の形態においては、電子供給層上にエッチング犠牲層を設けていないが、必要に応じて、電子供給層上に、Ａｌ組成比Ｙが電子供給層の平均Ａｌ組成比Ｘより大きく、好適には４０％以上のＡｌYＧａ1-YＮからなるエッチング犠牲層を設けることも可能である。
【０１２６】
また、上述した実施の形態において、第１ＳＦＰ層および第２ＳＦＰ層をゲート電極の電位と同一にすることも可能であるが、この場合、ソースゲート間容量ＣGSやゲートドレイン間容量ＣGDが大きくなる。そのため、入力容量、出力容量、および帰還容量のすべてにおいて、第１ＳＦＰ層および第２ＳＦＰ層をソース電位とした場合に比して大きくなるため、スイッチング速度が遅くなる可能性がある。
【０１２７】
また、上述した実施の形態１および実施の形態６においては、第１ＳＦＰ層１６Ｓａ，６１Ｓａをドレイン電極１５Ｄ側に向かって段差状になるように構成しているが、必ずしもこの構成に限定されるものではない。具体的には、第１ＳＦＰ層１６Ｓａ，６１Ｓａの下層における絶縁膜１７の膜厚を小さくしつつも、第１ＳＦＰ層１６Ｓａを段差状ではなく平板状にする構成を採用することも可能である。
【符号の説明】
【０１２８】
１  集積装置
１Ｄ  ドレインパッド
１Ｇ  ゲートパッド
１Ｓ  ソースパッド
１Ｓｃ  ソースコンタクト部
１０，２０，３０，４０，５０，６０，７０，８０  ＨＥＭＴ
１１  基板
１２  バッファ層
１３，８１  電子走行層
１４，４１，８２  電子供給層
１５Ｄ  ドレイン電極
１５Ｇ，８４Ｇ，９１ｂ，９２ｂ  ゲート電極
１５Ｇａ  ゲート絶縁膜
１５Ｇｆ，８４Ｇｆ  ゲートフィールドプレート（ＧＦＰ）部
１５Ｓ，９１ａ，９２ａ  ソース電極
１６Ｄ，９１ｃ，９２ｃ  ドレイン電極
１６Ｓ，２２Ｓ，６１，７１Ｓ，８３Ｓ  ソース配線
１６Ｓａ，２２Ｓａ，６１Ｓａ，７１Ｓａ，８３Ｓａ  第１ソースフィールドプレート（ＳＦＰ）層
１６Ｓｂ，２２Ｓｂ，６１Ｓｂ，７１Ｓｂ，８３Ｓｂ  第２ソースフィールドプレート（ＳＦＰ）層
１７  絶縁膜
２１，３１，５１ａ，５１ｂ  フィールドプレート層
４１ａ，８１ａ  リセス部
７２  コンタクトホール
８４Ｇａ  ゲート酸化膜
９０  半導体装置
９１  第１電界効果トランジスタ
９２  第２電界効果トランジスタ
【図１】
2015170821.tif 000009
【図２】
2015170821.tif 000010
【図３】
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【図４】
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【図５】
2015170821.tif 000013
【図６】
2015170821.tif 000014
【図７】
2015170821.tif 000015
【図８】
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【図９】
2015170821.tif 000017
【図１０】
2015170821.tif 000018
【図１１】
2015170821.tif 000019
【図１２】
2015170821.tif 000020
【図１３】
2015170821.tif 000021
【図１４】
2015170821.tif 000022
【図１５】
2015170821.tif 000023
【図１６】
2015170821.tif 000024
【図１７】
2015170821.tif 000025
【図１８】
2015170821.tif 000026
【図１９】
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