(57)【要約】【課題】製造コストが低く信頼性が高い半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、交互に積層された電極膜及び第１絶縁膜を有し、端部に１枚の前記電極膜及び１枚の前記第１絶縁膜からなる対毎にテラスが形成された積層体と、前記積層体の端部において前記電極膜の上面及び下面を覆い、組成が前記第１絶縁膜の組成とは異なる第２絶縁膜と、前記積層体の端部上に設けられ、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜と、それぞれが前記第３絶縁膜内及び前記第２絶縁膜内を通過して各前記電極膜に接続された複数本のコンタクトと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
交互に積層された電極膜及び第１絶縁膜を有し、端部に１枚の前記電極膜及び１枚の前記第１絶縁膜からなる対毎にテラスが形成された積層体と、
前記積層体の端部において前記電極膜の上面及び下面を覆い、組成が前記第１絶縁膜の組成とは異なる第２絶縁膜と、
前記積層体の端部上に設けられ、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜と、
それぞれが前記第３絶縁膜内及び前記第２絶縁膜内を通過して各前記電極膜に接続された複数本のコンタクトと、
を備えた半導体装置。
【請求項２】
前記電極膜に対する前記第２絶縁膜のエッチング選択比は、前記電極膜に対する前記第１絶縁膜のエッチング選択比よりも高い請求項１記載の半導体装置。
【請求項３】
前記電極膜はシリコンを含み、前記第１絶縁膜及び前記第３絶縁膜はシリコン酸化物を含み、前記第２絶縁膜はシリコン窒化物を含む請求項１または２に記載の半導体装置。
【請求項４】
前記第２絶縁膜は、
前記電極膜に接した下層膜と、
前記下層膜上に設けられた上層膜と、
を有し、
前記電極膜に対する前記下層膜のエッチング選択比は、前記電極膜に対する前記上層膜のエッチング選択比よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記下層膜は金属酸化物を含み、前記上層膜はシリコン窒化物を含む請求項４記載の半導体装置。
【請求項６】
電極膜及び第１絶縁膜を交互に積層することにより積層体を形成する工程と、
前記積層体の端部に、１枚の前記電極膜及び１枚の前記第１絶縁膜からなる対毎にテラスを形成する工程と、
前記積層体の端部から前記第１絶縁膜を除去する工程と、
前記電極膜の端部の上面及び下面に接するように、組成が前記第１絶縁膜の組成とは異なる第２絶縁膜を形成する工程と、
前記積層体の端部上に、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜を形成する工程と、
それぞれが上方から前記第３絶縁膜内及び前記第２絶縁膜内を通過して各前記電極膜に到達する複数本のコンタクトホールを一括して形成する工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を備え、
前記コンタクトホールを形成する工程は、前記電極膜に対する前記第２絶縁膜のエッチング選択比が前記電極膜に対する前記第１絶縁膜のエッチング選択比よりも高くなるような条件でエッチングを行う工程を有する半導体装置の製造方法。
【請求項７】
前記第２絶縁膜を形成する工程は、
下層膜を形成する工程と、
前記下層膜上に上層膜を形成する工程と、
を有し、
前記コンタクトホールを形成する工程は、前記電極膜に対する前記下層膜のエッチング選択比が、前記電極膜に対する前記上層膜のエッチング選択比よりも高くなるような条件でエッチングを行う工程を有する請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、電極膜と絶縁膜を交互に積層させた積層体に半導体ピラーを貫通させて、半導体ピラーと電極膜との間に電荷蓄積層を設けた積層型の記憶装置が提案されている。このような記憶装置においては、各電極膜から配線を引き出すために、積層体の端部を階段状に加工し、層間絶縁膜により覆った後、層間絶縁膜上から各段の電極膜に向けてコンタクトを落としている。しかしながら、必要とされるコンタクトの長さは電極膜の位置によって異なるため、層間絶縁膜内にコンタクトホールを一括して形成することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、製造コストが低く信頼性が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、交互に積層された電極膜及び第１絶縁膜を有し、端部に１枚の前記電極膜及び１枚の前記第１絶縁膜からなる対毎にテラスが形成された積層体と、前記積層体の端部において前記電極膜の上面及び下面を覆い、組成が前記第１絶縁膜の組成とは異なる第２絶縁膜と、前記積層体の端部上に設けられ、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜と、それぞれが前記第３絶縁膜内及び前記第２絶縁膜内を通過して各前記電極膜に接続された複数本のコンタクトと、を備える。
【０００６】
実施形態に係る半導体装置の製造方法は、電極膜及び第１絶縁膜を交互に積層することにより積層体を形成する工程と、前記積層体の端部に、１枚の前記電極膜及び１枚の前記第１絶縁膜からなる対毎にテラスを形成する工程と、前記積層体の端部から前記第１絶縁膜を除去する工程と、前記電極膜の端部の上面及び下面に接するように、組成が前記第１絶縁膜の組成とは異なる第２絶縁膜を形成する工程と、前記積層体の端部上に、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜を形成する工程と、それぞれが上方から前記第３絶縁膜内及び前記第２絶縁膜内を通過して各前記電極膜に到達する複数本のコンタクトホールを一括して形成する工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。前記コンタクトホールを形成する工程は、前記電極膜に対する前記第２絶縁膜のエッチング選択比が前記電極膜に対する前記第１絶縁膜のエッチング選択比よりも高くなるような条件でエッチングを行う工程を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置のメモリ領域を例示する断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の階段領域を例示する相互に直交した断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する相互に直交した断面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図１０】第３の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図１１】第４の実施形態に係る半導体装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置のメモリ領域を例示する断面図である。
図２（ａ）及び（ｂ）は、本実施形態に係る半導体装置の階段領域を例示する相互に直交した断面図である。
【０００９】
図１並びに図２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置（以下、単に「装置」ともいう）１は、積層型の不揮発性半導体記憶装置である。装置１においては、データを記憶するメモリセルが形成されたメモリ領域Ｒｍ、及び、メモリセルからコンタクトを引き出す階段領域Ｒｓが設定されている。装置１においては、例えば単結晶のシリコンからなるシリコン基板１１が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
【００１０】
先ず、メモリ領域Ｒｍについて説明する。
図１に示すように、シリコン基板１１上には、絶縁層１２、バックゲート電極１３、積層体１４が設けられている。積層体１４は、それぞれ複数の絶縁膜１５及び電極膜１６が交互に積層されて構成されている。絶縁膜１５は例えばシリコン酸化物によって形成されており、電極膜１６は例えばポリシリコンによって形成されている。なお、電極膜１６は金属によって形成されていてもよい。電極膜１６は絶縁部材３９によってＹ方向に沿って分断されている。積層体１４は、メモリ領域Ｒｍ及び階段領域Ｒｓにわたって設けられている。
【００１１】
積層体１４におけるメモリ領域Ｒｍに設けられた部分には、貫通孔２０が複数本形成されている。貫通孔２０は、絶縁膜１５及び電極膜１６の積層方向（Ｚ方向）に延び、積層体１４を貫通している。また、Ｚ方向から見て、貫通孔２０はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向において隣り合う２本の貫通孔２０は、バックゲート電極１３の上面に形成された凹部１３ａによって相互に連通されている。
【００１２】
貫通孔２０及び凹部１３ａの内面上には、ブロック絶縁層２１が設けられている。ブロック絶縁層２１は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えばシリコン酸化物によって形成されている。ブロック絶縁層２１上には電荷蓄積層２２が設けられている。電荷蓄積層２２は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物によって形成されている。電荷蓄積層２２上には、トンネル絶縁層２３が設けられている。トンネル絶縁層２３は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。ブロック絶縁層２１、電荷蓄積層２２及びトンネル絶縁層２３が積層されることにより、メモリ膜２４が形成されている。
【００１３】
貫通孔２０及び凹部１３ａの内部には、ポリシリコンが埋め込まれている。貫通孔２０内に埋め込まれたポリシリコンにより、シリコンピラー２６が形成されている。シリコンピラー２６の形状は、Ｚ方向に延びる柱状であり、例えば円柱状である。一方、凹部１３ａ内に埋め込まれたポリシリコンにより、接続部材２７が形成されている。Ｙ方向において隣り合う２本のシリコンピラー２６は、接続部材２７によって相互に接続されている。
【００１４】
積層体１４上にはＸ方向に延びる選択ゲート電極２８が設けられており、その上にはＸ方向に延びるソース線２９が設けられており、その上には、Ｙ方向に延びるビット線３０が設けられている。そして、接続部材２７によって相互に接続された２本のシリコンピラー２６のうちの一方は選択ゲート電極２８を貫通してソース線２９に接続されており、他方は選択ゲート電極２８を貫通してビット線３０に接続されている。このような構成により、電極膜１６とシリコンピラー２６との間に電荷蓄積層２２が配置され、電極膜１６とシリコンピラー２６の交差部分毎に、メモリセルが構成されている。この結果、メモリ領域Ｒｍにおいては、積層体１４内に複数のメモリセルが３次元マトリクス状に配列されている。
【００１５】
次に、階段領域Ｒｓについて説明する。
図２（ａ）及び（ｂ）に示すように、階段領域Ｒｓにおいては、積層体１４の端部１４ａが配置されている。端部１４ａは階段状に加工されており、１枚の絶縁膜１５及び１枚の電極膜１６からなる対毎にテラスＴが形成されている。テラスＴは、Ｘ方向及びＹ方向の双方に沿って碁盤目状に配列されている。各段のテラスＴにおいては、絶縁膜１５が下層に配置され、電極膜１６が上層に配置されている。また、絶縁膜１５の端面１５ａは、電極膜１６の端面１６ａよりも積層体１４の内部側に後退している。このため、電極膜１６の端部１６ｂの下面は、絶縁膜１５には接していない。
【００１６】
積層体１４の端部１４ａ上には、絶縁性のストッパ膜１７が設けられている。ストッパ膜１７は、電極膜１６の端部１６ｂ間に進入しており、端部１６ｂの上面及び下面に接している。また、ストッパ膜１７の組成は絶縁膜１５の組成とは異なっている。エッチング条件を適切に選択すれば、電極膜１６に対するストッパ膜１７のエッチング選択比は、電極膜１６に対する絶縁膜１５のエッチング選択比よりも高い。ストッパ膜１７は、例えばシリコン窒化物によって形成されている。
【００１７】
積層体１４を覆うように層間絶縁膜３６が設けられている。上述の選択ゲート電極２８、ソース線２９及びビット線３０は、層間絶縁膜３６中に埋め込まれている。層間絶縁膜３６は、積層体１４の端部１４ａ上にも配置されている。層間絶縁膜３６の組成はストッパ膜１７の組成とは異なる。例えば、層間絶縁膜３６はシリコン酸化物によって形成されている。
【００１８】
層間絶縁膜３６内及びストッパ膜１７内には、複数本のコンタクト３１が設けられている。それぞれのコンタクト３１は、層間絶縁膜３６を貫通し、ストッパ膜１７における各テラスＴの電極膜１６上に設けられた部分を貫通し、各電極膜１６に接続されている。コンタクト３１においては、本体部（図示せず）と、本体部の側面上及び下面上に設けられたバリアメタル層（図示せず）が設けられている。本体部は例えばタングステン又は銅等の金属材料からなり、バリアメタル層は例えばチタン又はチタン窒化物等の導電性材料からなる。
【００１９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）及び（ｂ）〜図８（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
【００２０】
先ず、図１に示すように、シリコン基板１１上に絶縁層１２及びバックゲート電極１３を形成する。次に、バックゲート電極１３におけるメモリ領域Ｒｍに配置された部分の上面に、凹部１３ａを形成し、その内部に犠牲材（図示せず）を埋め込む。次に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１６とを交互に積層させて、積層体１４を形成する。次に、積層体１４及び選択ゲート電極２８にＸ方向に延びるスリット３８を形成し、その内部に絶縁部材３９を埋め込む。これにより、電極膜１６をＹ方向に沿って分断する。
【００２１】
次に、積層体１４におけるメモリ領域Ｒｍに配置された部分にＺ方向に延びる貫通孔２０を形成し、凹部１３ａの両端部に到達させる。次に、凹部１３ａ内の犠牲材を除去し、貫通孔２０及び凹部１３ａの内面上にブロック絶縁層２１、電荷蓄積層２２、トンネル絶縁層２３をこの順に形成する。次に、凹部１３ａ及び貫通孔２０の内部にポリシリコンを埋め込むことにより、接続部材２７及びシリコンピラー２６を形成する。次に、積層体１４上に選択ゲート電極２８を形成する。
【００２２】
次に、図３（ａ）及び（ｂ）に示すように、選択ゲート電極２８上にレジスト膜（図示せず）を成膜する。次に、レジスト膜をマスクとしたエッチングと、レジスト膜のスリミングとを交互に実施する。これを、Ｘ方向及びＹ方向の双方に沿って実施する。これにより、積層体１４の端部１４ａに、１枚の電極膜１６及び１枚の絶縁膜１５からなる対毎にテラスＴを碁盤目状に形成する。すなわち、積層体１４の端部１４ａを２方向の階段状に加工する。
【００２３】
次に、図４（ａ）及び（ｂ）に示すように、例えばウェットエッチングを行い、積層体１４の端部１４ａから絶縁膜１５を除去する。ウェットエッチングのエッチャントには、例えば、ＤＨＦ（Diluted Hydrofluoric Acid：希フッ酸）を使用する。これにより、絶縁膜１５の端面１５ａを後退させて、各テラスＴにおける電極膜１６の端部１６ｂの直下域から、絶縁膜１５を除去する。このとき、絶縁膜１５の端面１５ａの後退量は、後の工程で形成するコンタクト３１（図２（ａ）及び（ｂ）参照）の下端部の直径にコンタクト３１を形成する際の合わせズレのマージンを加えた長さ以上の量とする。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法によりシリコン窒化物（ＳｉＮ）を堆積させる。これにより、電極膜１６の端部１６ｂの上面及び下面に接するように、ストッパ膜の下層膜１７ａを形成する。このとき、下層膜１７ａは、図３（ｂ）に示す工程において絶縁膜１５を除去した後の空間、すなわち、各段の電極膜１６の端部１６ｂとその１段下の電極膜１６との隙間内にも充填される。これにより、下層膜１７ａは、各テラスＴにおける電極膜１６の端部１６ｂの直下域に配置される。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、下層膜１７ａと同種のシリコン窒化物を堆積させる。これにより、積層体１４の端部１４ａ全体を覆うように、ストッパ膜の上層膜１７ｂを形成する。下層膜１７ａ及び上層膜１７ｂにより、ストッパ膜１７が形成される。なお、ストッパ膜１７は、シリコン窒化物ではなく、タンタル酸化物（ＴａＯ）又はハフニウム酸化物（ＨｆＯ）等の金属酸化物によって形成してもよい。
【００２６】
次に、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Si(OC2H5)4）を原料としたＣＶＤ法によりシリコン酸化物を堆積させて、積層体１４を覆うように層間絶縁膜３６を形成する。層間絶縁膜３６は積層体１４の端部１４ａ上にも形成される。なお、層間絶縁膜３６は例えばＮＳＧ（Non dope Silicate Glass）により形成してもよい。又は、層間絶縁膜３６はＨＤＰ（High Density Plasma:高密度プラズマ）−ＣＶＤ法によって形成してもよく、ポリシラザンを原料として形成してもよい。次に、層間絶縁膜３６の上面に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施し、平坦化する。
【００２７】
次に、図７（ａ）及び（ｂ）に示すように、層間絶縁膜３６に対してストッパ膜１７をストッパとしたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行うことにより、層間絶縁膜３６における各テラスＴの直上域に、コンタクトホール４１を形成する。このとき、エッチングガスには、（ＣｘＦｙ／Ａｒ／Ｏ２）混合ガス、例えば、（Ｃ４Ｆ８／Ｃ４Ｆ６／Ａｒ／Ｏ２）混合ガスを使用する。
【００２８】
次に、図８（ａ）及び（ｂ）に示すように、コンタクトホール４１を介して、ストッパ膜１７に対してＲＩＥを行うことにより、コンタクトホール４１を、ストッパ膜１７における電極膜１６の端部１６ｂ上に設けられた部分内に延伸させ、電極膜１６に到達させる。このエッチングは、電極膜１６に対するストッパ膜１７のエッチング選択比が、電極膜１６に対する絶縁膜１５のエッチング選択比よりも高くなるような条件で行う。例えば、エッチングガスとして、（ＣＨｘＦｙ／Ａｒ／Ｏ２）混合ガス、例えば、（ＣＨＦ３／ＣＨ２Ｆ２／Ａｒ／Ｏ２）混合ガスを使用する。
【００２９】
次に、図２（ａ）及び（ｂ）に示すように、バリアメタル層を形成し、金属膜を形成し、その後、ＣＭＰを施すことにより、層間絶縁膜３６上に堆積された金属膜及びバリアメタル層を除去する。これにより、コンタクトホール４１内にコンタクト３１を埋め込む。
次に、図１に示すように、メモリ領域Ｒｍにソース線２９及びビット線３０を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００３０】
次に、本実施形態の効果について説明する。
本実施形態においては、図７（ａ）及び（ｂ）に示す工程において、層間絶縁膜３６にコンタクトホール４１を形成する際に、層間絶縁膜３６とは異なる種類の材料によって形成されたストッパ膜１７をストッパとして用いることにより、最下段のテラスＴ上にコンタクトホール４１が形成される前に、最上段のテラスＴ上に形成されたコンタクトホール４１が電極膜１６を貫通することを防止できる。これにより、電極膜１６の段数を増加させた上で、各電極膜１６に到達するコンタクトホール４１を一括で形成しても、一部のコンタクトホール４１が電極膜１６を突き抜けることを防止でき、コンタクト３１がＺ方向に隣り合う２枚以上の電極膜１６を短絡させてしまうことを回避できる。このように、コンタクト３１が電極膜１６同士を短絡させることを防止できるため、装置１の信頼性を向上させることができると共に、コンタクトホール４１を一括で形成することができるため、装置１の製造コストを低減することができる。
【００３１】
また、ストッパ膜１７は電極膜１６の端部１６ｂの上面に接しており、ストッパ膜１７と端部１６ｂとの間には、絶縁膜１５が介在していない。このため、コンタクトホール４１を形成する工程において、ストッパ膜１７をエッチングした後、絶縁膜１５をエッチングする必要がない。この結果、コンタクトホールを形成する工程を簡略化でき、装置１の製造コストを低減することができる。
【００３２】
（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、ストッパ膜の下層膜及び上層膜を異種材料又は異種プロセスにより形成する点が異なっている。
図９（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
【００３３】
先ず、図３（ａ）及び（ｂ）に示す工程、並びに、図４（ａ）及び（ｂ）に示す工程を実施する。
次に、図９（ａ）に示すように、下層膜１８ａを形成する。下層膜１８ａは、例えば、金属酸化物、例えば、タンタル酸化物によって形成する。
【００３４】
次に、図９（ｂ）に示すように、上層膜１８ｂを形成する。上層膜１８ｂは、例えば、シリコン窒化物によって形成する。下層膜１８ａ及び上層膜１８ｂにより、ストッパ膜１８が形成される。下層膜１８ａの材料には、上層膜１８ｂの材料よりも被覆性が高く、電極膜１６に対する下層膜１８ａのエッチング選択比が、電極膜１６に対する上層膜１８ｂのエッチング選択比よりも高くなるような材料を選択する。
【００３５】
次に、層間絶縁膜３６を形成し、層間絶縁膜３６にコンタクトホール４１を形成する。次に、例えば、エッチングガスとして（ＣＨｘＦｙ／Ａｒ／Ｏ２）混合ガスを用いたＲＩＥを行うことにより、シリコン窒化物からなる上層膜１８ｂをエッチングし、上層膜１８ｂ内にコンタクトホール４１を延伸させる。次に、エッチングガスとしてＣＦ４単体ガスを用いたＲＩＥを行うことにより、タンタル酸化物からなる下層膜１８ａをエッチングし、下層膜１８ａ内にコンタクトホール４１を延伸させて、電極膜１６まで到達させる。以後の工程は、前述の第１の実施形態と同様である。
【００３６】
本実施形態によれば、ストッパ膜１８を二層構成とすることにより、コンタクトホール４１を形成する際に、電極膜１６に対してより高いエッチング選択比を得ることができ、コンタクトホール４１が電極膜１６を突き抜けることをより確実に防止できる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００３７】
なお、本実施形態においては、ストッパ膜１８の下層膜１８ａ及び上層膜１８ｂを異種材料により形成する例を示したが、同種の材料を異種プロセスによって形成してもよい。例えば、下層膜１８ａをＡＬＤ法によりシリコン窒化物を堆積させることによって形成し、上層膜１８ｂをＬＰ−ＣＶＤ法によりシリコン窒化膜を堆積させることによって形成してもよい。これにより、同じエッチングガスを用いて上層膜１８ｂ及び下層膜１８ａにコンタクトホール４１を形成することができると共に、電極膜１６に対する下層膜１８ａのエッチング選択比を電極膜１６に対する上層膜１８ｂのエッチング選択比よりも高くすることができる。
【００３８】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
【００３９】
図１０に示すように、本実施形態においては、シリコン基板１１上に絶縁層１２及びバックゲート電極１３を形成した後、１層目の絶縁膜１５を形成する。次に、ストッパ膜１９を形成する。ストッパ膜１９の材料及び形成方法は、ストッパ膜１７と同様である。次に、例えばポリシリコンからなる電極膜１６とシリコン酸化物からなる絶縁膜１５とを交互に積層させて、積層体１４を形成する。以後の工程は、前述の第１の実施形態と同様である。
【００４０】
本実施形態によれば、バックゲート電極１３と最下段の電極膜１６との間にストッパ膜１９を設けているため、コンタクトホール４１がバックゲート電極１３又はシリコン基板１１まで突き抜けることを確実に防止できる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４１】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
【００４２】
先ず、図３（ａ）及び（ｂ）に示す工程、並びに、図４（ａ）及び（ｂ）に示す工程を実施する。
次に、図１１に示すように、ポリシリコンからなる電極膜１６に対して、熱酸化処理を施す。これにより、電極膜１６の露出面上に薄いシリコン酸化層１６ｄが形成されると共に、電極膜１６の露出面のラフネスが軽減される。なお、その後、シリコン酸化層１６ｄを除去してもよい。
以後の工程は、前述の第１の実施形態と同様である。すなわち、図５（ａ）及び（ｂ）〜図８（ａ）及び（ｂ）に示す工程を実施する。
【００４３】
本実施形態によれば、電極膜１６の上面のうち、コンタクト３１を接触させる領域を平坦化することにより、コンタクト３１と電極膜１６との間の接触抵抗を低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４４】
以上説明した実施形態によれば、製造コストが低く信頼性が高い半導体装置及びその製造方法を実現することができる。
【００４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４６】
１：半導体装置、１１：シリコン基板、１２：絶縁層、１３：バックゲート電極、１３ａ：凹部、１４：積層体、１４ａ：端部、１５：絶縁膜、１５ａ：端面、１６：電極膜、１６ａ：端面、１６ｂ：端部、１６ｄ：シリコン酸化層、１７：ストッパ膜、１７ａ：下層膜、１７ｂ：上層膜、１８：ストッパ膜、１８ａ：下層膜、１８ｂ：上層膜、１９：ストッパ膜、２０：貫通孔、２１：ブロック絶縁層、２２：電荷蓄積層、２３：トンネル絶縁層、２４：メモリ膜、２６：シリコンピラー、２７：接続部材、２８：選択ゲート電極、２９：ソース線、３０：ビット線、３１：コンタクト、３６：層間絶縁膜、３８：スリット、３９：絶縁部材、４１：コンタクトホール、Ｒｍ：メモリ領域、Ｒｓ：階段領域、Ｔ：テラス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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