(57)【要約】【課題】従来の伝送線路を用いたラットレース回路と同等の特性を持ちながら、著しい小形化を可能とするラットレース回路の提供。【解決手段】集中定数回路により構成されたラットレース回路であって、第1ないし第4のポート(P1, P2, P3, P4)と環状に接続された3つのキャパシタ素子(C1, C2, C3)及び3つのインダクタ素子(L1, L2, L3)を備え、第1のポート(P1)と第2のポート(P2)の間に第1のインダクタ素子(L1)が接続され、第2のポート(P2)と第3のポート(P3)の間に第1のキャパシタ素子(C1)及び第2のインダクタ素子(L2)が接続され、第3のポート(P3)と第4のポート(P4)の間に第2のキャパシタ素子(C2)及び第3のインダクタ素子(L3)が接続され、第4のポート(P4)と第1のポート(P1)の間に第3のキャパシタ素子(C3)が接続されるラットレース回路。【選択図】図1
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【特許請求の範囲】
【請求項１】
集中定数回路により構成されたラットレース回路であって、
第1ないし第4のポート(P1, P2, P3, P4)と環状に接続された3つのキャパシタ素子(C1, C2, C3)及び3つのインダクタ素子(L1, L2, L3)を備え、
第1のポート(P1)と第2のポート(P2)の間に第1のインダクタ素子(L1)が接続され、第2のポート(P2)と第3のポート(P3)の間に第1のキャパシタ素子(C1)及び第2のインダクタ素子(L2)が接続され、第3のポート(P3)と第4のポート(P4)の間に第2のキャパシタ素子(C2)及び第3のインダクタ素子(L3)が接続され、第4のポート(P4)と第1のポート(P1)の間に第3のキャパシタ素子(C3)が接続されるラットレース回路。
【請求項２】
第1ないし第3のインダクタ素子(L1, L2, L3)のインダクタンスが同一であり、第3のキャパシタ素子(C3)のキャパシタンスが、第1及び第2のキャパシタ素子(C1, C2)のキャパシタンスの1/2であることを特徴とする請求項1に記載のラットレース回路。
【請求項３】
集中定数回路により構成されたラットレース回路であって、
第1ないし第4のポート(P1, P2, P3, P4)と環状に接続された3つのキャパシタ素子(C1, C2, C3)及び3つのインダクタ素子(L1, L2, L3)を備え、
第1のポート(P1)と第2のポート(P2)の間に第1のキャパシタ素子(C1)が接続され、第2のポート(P2)と第3のポート(P3)の間に第1のインダクタ素子(L1)及び第2のキャパシタ素子(C2)が接続され、第3のポート(P3)と第4のポート(P4)の間に第2のインダクタ素子(L2)及び第3のキャパシタ素子(C3)が接続され、第4のポート(P4)と第1のポート(P1)の間に第3のインダクタ素子(L3)が接続されるラットレース回路。
【請求項４】
第1ないし第3のキャパシタ素子(C1, C2, C3)のキャパシタンスが同一であり、第3のインダクタ素子(L3)のインダクタンスが、第1及び第2のインダクタ素子(L1, L2,)のインダクタンスの2倍であることを特徴とする請求項3に記載のラットレース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波回路で使われるラットレース回路に関し、より詳細には、6つのLC集中定数素子のみで構成される集中定数回路により構成されるラットレース回路に関する。
【背景技術】
【０００２】
従来、ラットレース回路は、マイクロ波帯で電力分配器、平衡型ミキサ、送受信機などに広く用いられている。しかしながら、ラットレース回路はサイズが大きいため、小形化が求められていた。すなわち、ラットレース回路は、本体部の形状が円形であり、その円周は例えば1.5λであり、配置時に大きなスペースを必要とするという問題があった。かかる問題は、低い周波数ではλが大きくなるため、一層顕著なものとなる。そのため、ラットレース回路の小形化の研究が、これまで多く行われてきた。
【０００３】
非特許文献１では、通常のラットレース型ハイプリットリングの3/4波長線路を、線路の中点にスタブ線路を接続した線路に置き換えて回路内部に構成し、外周を一波長程度とすることが報告されている
非特許文献２では、右手系/左手系複合線路（CRLH-TL）に着目し、その位相進みの特性を利用して180度ハイブリッド（ラットレース回路）を、電気長が-90度の分岐線路3つと90度の分岐線路1つで構成することにより、小型で広帯域な回路特性を実現したものが報告されている。
【０００４】
他方、自動車レーダにおいても、製品のコストダウンにより大衆車へ搭載されたことにより大きな需要が存在しており、これに用いられるフェーズドアレイレーダーやマイクロ波回路の小型化が注目されている（非特許文献３）。
【０００５】
発明者も、特許文献１で、表面と裏面に1.5λ型3dBラットレース回路を配置した給電マトリックス回路を提案している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2012-175329号公報
【非特許文献】
【０００７】
【非特許文献１】寺井亮、“スタブを用いた小型化ラットレース回路について”、電子情報通信学会、信学技報、pp.61-66、Jul.1996.
【非特許文献２】河合正、“CRLH線路を用いた高帯域小型ラットレース回路”、電子情報通信学会、信学技報、 pp.81-86、 Nov. 2009.
【非特許文献３】Shiban K. Koul “Microwave and Millimeter Wave Phase Shifters Volume II”, Artech House, 1991.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のとおり、ラットレース回路は、本体部の形状が円形であり、配置時に大きなスペースを必要とするという問題があった。
そこで、本発明は、従来の伝送線路を用いたラットレース回路と同等の特性を持ちながら、著しい小形化を可能とするラットレース回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第1の発明は、集中定数回路により構成されたラットレース回路であって、第1ないし第4のポート(P1, P2, P3, P4)と環状に接続された3つのキャパシタ素子(C1, C2, C3)及び3つのインダクタ素子(L1, L2, L3)を備え、第1のポート(P1)と第2のポート(P2)の間に第1のインダクタ素子(L1)が接続され、第2のポート(P2)と第3のポート(P3)の間に第1のキャパシタ素子(C1)及び第2のインダクタ素子(L2)が接続され、第3のポート(P3)と第4のポート(P4)の間に第2のキャパシタ素子(C2)及び第3のインダクタ素子(L3)が接続され、第4のポート(P4)と第1のポート(P1)の間に第3のキャパシタ素子(C3)が接続されるラットレース回路である。
第2の発明は、第1の発明において、第1ないし第3のインダクタ素子(L1, L2, L3)のインダクタンスが同一であり、第3のキャパシタ素子(C3)のキャパシタンスが、第1及び第2のキャパシタ素子(C1, C2)のキャパシタンスの1/2であることを特徴とする。
第3の発明は、集中定数回路により構成されたラットレース回路であって、第1ないし第4のポート(P1, P2, P3, P4)と環状に接続された3つのキャパシタ素子(C1, C2, C3)及び3つのインダクタ素子(L1, L2, L3)を備え、第1のポート(P1)と第2のポート(P2)の間に第1のキャパシタ素子(C1)が接続され、第2のポート(P2)と第3のポート(P3)の間に第1のインダクタ素子(L1)及び第2のキャパシタ素子(C2)が接続され、第3のポート(P3)と第4のポート(P4)の間に第2のインダクタ素子(L2)及び第3のキャパシタ素子(C3)が接続され、第4のポート(P4)と第1のポート(P1)の間に第3のインダクタ素子(L3)が接続されるラットレース回路である。
第4の発明は、第3の発明において、第1ないし第3のキャパシタ素子(C1, C2, C3)のキャパシタンスが同一であり、第3のインダクタ素子(L3)のインダクタンスが、第1及び第2のインダクタ素子(L1, L2,)のインダクタンスの2倍であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来の伝送線路を用いたラットレース回路と同等の特性を持ちながら、著しい小形化を可能とするラットレース回路を提供することが可能となる。また、回路全体の部品定数の総和値を減らすことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】従来のラットレース回路である。
【図２】図1のラットレース回路の伝送路をπ型LC素子を用いた移相器に変換したラットレース回路である。
【図３】実施例1に係るラットレース回路の回路図である。
【図４】従来のラットレース回路と実施例1に係るラットレース回路のシミュレーション結果であり、（ａ）はS21、S31、S41の振幅値、（ｂ）はS13、S23、S43の振幅値、（ｃ）はS21、S31、S41の位相値、（ｄ）はS13、S23、S43の位相値である。
【図５】実施例1に係るラットレース回路の回路図である。
【図６】図５のラットレース回路をLCの集中定数素子で表した回路図である。
【図７】実施例1に係るラットレース回路と実施例2に係るラットレース回路のシミュレーション結果である。
【発明を実施するための形態】
【００１２】
以下では、本発明の詳細を実施例により説明するが、本発明は実施例により何ら限定されるものではない。
【実施例１】
【００１３】
＜構成＞
図１は、従来の伝送線路を用いたラットレース回路100である。このラットレース回路100は、入出力端子であるポートP1〜P4と、線路長がλ/4の伝送線路T1〜T3と、線路長が3/4λの伝送線路T4とを備えている。
【００１４】
図２は、伝送線路T1〜T4をπ型LC素子を用いた移相器Ph1〜Ph4に変換したラットレース回路である。ラットレース回路100の伝送線路T1〜T3は線路長がλ/4のため、−90°の移相器Ph1〜Ph3に変換され、伝送線路T4は線路長が3/4λのため、＋90°の移相器Ph4に変換される。点線で図示される移送器Ph1〜Ph4は、それぞれ1つのリアクタンス素子(11,21,31, 41)と、2つのサセプタンス素子(12,13,22,23,32,33,42,43)を備えたπ型の移相器である。実施例1の移相器Ph1〜Ph4で用いられる各素子のリアクタンスXとサセプタンスBは、次の［式１］で求めることができる。
【００１５】
［式１］
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ここでZ1は、T1〜T4の特性インピーダンスである。またΔφは、位相変化量であり、本実施例では90°である。
【００１６】
図３は、図２のラットレース回路を、LCの集中定数素子で表した実施例1のラットレース回路1の回路図である。ポートP1につながる移相器Ph1と移相器Ph4の各素子のサセプタンスBは、値は同じで符号がプラスマイナス逆のため相殺される。また、ポートP4につながる2つの素子のサセプタンスBも同様に相殺される。コンデンサC1、C2のアドミッタンスは、2つのシャント素子の合成となり、j2Bである。このようにπ型の移相器Ph1〜Ph4を用いることにより、素子数を減らすことができる。
【００１７】
＜シミュレーション＞
実施例1のラットレース回路1と従来のラットレース回路100とを、高周波回路シミュレータSNAP（修正節点解析法、MEL）で解析した。
従来のラットレース回路100において、各ポートの入出力インピーダンスを50Ωとすると、伝送線路T1〜T4のインピーダンスZ1は、70.7Ωと計算される。設計する周波数を標準的な値である1GHzとすると、移相器Ph1〜Ph4を構成する各LC素子の値は、上記［式１］から、インダクタンスL1〜L3=11.2nH、キャパシタンスC1、C2=4.5pF、C3=2.25pFと計算される。
【００１８】
ラットレース回路100の伝送線路T1〜T4はマイクロストリップラインとし、基板は、高周波用低損失基板（PPE:εｒ=3.3、tanδ=0.006、基板厚0.8mm、両面銅張）を用いるものとする。１波長のマイクロストリップラインのサイズは、（幅1mm、長さ189.2mm）とシミュレータより求められる。
なお、集中定数の部品は、村田製作所が提供している高周波用の小形で、Qの高いものを用いている。表1はその部品のスペックを示しており、このQの値がシミュレータに入力される。
［表1］
2015122717.tif 000004
【００１９】
図４は、実施例1のラットレース回路1と従来のラットレース回路100のシミュレーション結果である。同図中、黒色が実施例1の結果を示し、グレーが従来例の結果を示している。SパラメータS21、S31、S41については、図４(a)が振幅値を示し、図４(c)が位相値を示している。SパラメータS13、S23、S43については、図４(b)が振幅値を示し、図４(d)が位相値を示している。
【００２０】
表2は、周波数1GHzにおける各Sパラメータの値である。
［表2］
2015122717.tif 000005
【００２１】
1GHzにおけるS21、S41、S23、S43の大きさは、実施例1及び従来例のどちらも全て-3dBに損失を加えた値となる。その損失は、従来例で最大0.18dB、実施例1で0.16dBであり、ほぼ同じである。
S31、S13は、実施例1で-48.1dBであり、十分なアイソレーション特性が得られる。
位相は従来例及び実施例1の両方で、所望値に一致する。
S11、S33は、従来例及び実施例1のどちらも-40dB以下の値となり、整合が確認された。実施例1の回路サイズは5.5mm×5.5mmと見積もられ、従来例と比較すると1/267である。
【００２２】
以上に示すシミュレーション結果から、実施例1のラットレース回路は従来例と同等の性能を有しながら、面積比を1/267にできることが確認された。
【実施例２】
【００２３】
実施例2では、実施例1と比べ、回路全体の部品定数の総和を少ない定数値で構成できるラットレース回路を開示する。
＜構成＞
図５は、実施例2に係るラットレース回路2であり、左手系のラットレース回路を移相器Ph1〜Ph4に置き換えた回路である。λ/4線路は＋90°の移相器、3λ/4線路は−90°の移相器に置き換えている。ポートP1につながる移相器Ph1と移相器Ph4の2つのサセプタンスBは、値は同じで符号がプラスマイナス逆のため相殺される。ポートP2、P3につながる2つのアドミッタンスは合成され、1つのアドミッタンスに置き換えられる。図６は、図５のラットレース回路をLCの集中定数素子で表した回路図である。
【００２４】
図２と図５のP2、P3につながる2つのアドミッタンスの合成を素子の定数で考える。図２では，2つのアドミッタンスjBを合成するとj2Bである。この合成をコンデンサの値で考えると、キャパシタンスを2倍にすることを意味する。一方、図５では、2つのアドミッタンス-jBを合成すると-j2Bであり、この合成をコイルの値で考えると、インダクタンスを1/2にすることを意味する。同じ合成でも、右手系回路を示す実施例1は定数値が2倍になり、左手系回路を示す実施例2は1/2となる。このため左手系回路のラットレース回路を集中定数化すると、回路全体の部品定数の総和値を減らすことができる。
【００２５】
＜シミュレーション＞
実施例1のラットレース回路1と実施例2のラットレース回路2とを、高周波回路シミュレータSNAP（修正節点解析法、MEL）で解析した。
各ポートの入出力インピーダンスを50Ωとすると、ラットレース回路の伝送線路のインピーダンスZ1は、70.7Ωと計算される。設計する周波数を標準的な値である1GHzとすると、図３の回路の各LC素子の値は、インダクタンスL1〜L3=11.2nH、キャパシタンスC1,C2=4.5pF、C3=2.25pFと計算される。また図６の素子は、L3=11.2nH、L1〜L2=5.63nH、C1〜C3=2.25pFと計算される。部品のQは、コンデンサは500、コイルは90に設定する（表1参照）。
【００２６】
表3は1GHzにおけるSパラメータのシミュレーション結果である。
［表3］
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【００２７】
表3中、上の段は実施例1の右手系の集中定数型ラットレース回路（図３参照）の結果であり、下の段は実施例2の左手系の集中定数型ラットレース回路（図６参照）の結果である。図７は0.75〜1.25GHzの解析結果をポーラチャート上に示したものであり、1GHzのポイントにマーカ●が記されている。実施例2の左手系のラットレース回路2の結果は、位相において実施例1の右手系のラットレース回路1と180°反転しており、レベルは同じである。これは所望値と一致しており、本実施例で紹介した左手系の集中定数型ラットレース回路が、正しく設計されていることが確認された。
【００２８】
以上に示すシミュレーション結果から、実施例2のラットレース回路2の定数の総和は、実施例1のラットレース回路1と比較するとキャパシタが60％、インダクタが67%であり、少ない定数値で構成できることが確認された。
【符号の説明】
【００２９】
1:実施例1のラットレース回路
2:実施例2のラットレース回路
11,21,31,41:リアクタンス素子
12,13,22,23,32,33,42,43:サセプタンス素子
51,61,71,81:リアクタンス素子
52,53,62,63,72,73,82,83:サセプタンス素子
100:従来のラットレース回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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