(57)【要約】【課題】強誘電体キャパシタを微細化しても十分な分極電荷量を得ることができる半導体装置及びその製造方法を提供する。【解決手段】複数の強誘電体キャパシタ１０１から選択された複数の強誘電体キャパシタ１０１に接続され、選択された複数の強誘電体キャパシタ１０１及びこれら選択された強誘電体キャパシタ１０１の間の領域を強誘電体キャパシタ１０１の上部電極の上方から覆うプレート線１０５が設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタと、
それぞれが前記複数の強誘電体キャパシタに接続された複数のスイッチング素子と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続された複数のビット線と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線と、
を有することを特徴とする半導体装置。
【請求項２】
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン／オフが切り替えられる２以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された２以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記上部電極よりも上方に位置する複数の配線層を有し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含まれることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記上部電極と前記プレート線との間の層間絶縁膜を有し、
前記上部電極と前記プレート線とは、前記層間絶縁膜に形成された開口部を通じて電気的に接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタを形成する工程と、
それぞれが前記複数の強誘電体キャパシタに接続される複数のスイッチング素子を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続される複数のビット線を形成する工程と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン／オフが切り替えられる２以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された２以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記上部電極よりも上方に複数の配線層を形成し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含ませることを特徴とする請求項８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記上部電極と前記プレート線との間に層間絶縁膜を形成する工程を有し、
前記上部電極と前記プレート線とを、前記層間絶縁膜に形成された開口部を通じて電気的に接続することを特徴とする請求項８乃至１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリには、フラッシュメモリ、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、強誘電体メモリ等がある。フラッシュメモリ及びＥＥＰＲＯＭでは、フローティングゲートへの電荷の蓄積によりデータが記憶される。強誘電体メモリでは、強誘電体膜の分極反転を利用してデータが記憶される。これらを比較すると、強誘電体メモリは、ガンマ線、電子線及び中性子線等の放射線に対する耐性がフラッシュメモリ及びＥＥＰＲＯＭより高いという利点を有する。
【０００３】
しかしながら、従来の強誘電体メモリには、強誘電体キャパシタを微細化すると、所望の分極電荷量を確保しにくいという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−２５６３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、強誘電体キャパシタを微細化しても十分な分極電荷量を得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の一態様には、下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタと、それぞれが前記複数の強誘電体キャパシタに接続された複数のスイッチング素子と、それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線と、それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続された複数のビット線と、前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線と、が設けられている。
【０００７】
半導体装置の製造方法の一態様では、下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタを形成し、それぞれが前記複数の強誘電体キャパシタに接続される複数のスイッチング素子を形成する。それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線を形成し、それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続される複数のビット線を形成し、前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線を形成する。
【発明の効果】
【０００８】
上記の半導体装置等によれば、適切なプレート線が設けられているため、強誘電体キャパシタを微細化しても十分な分極電荷量を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】参考例の分極電荷量の測定結果を示す図である。
【図２】第１の実施形態に係る半導体装置の構成を示す図である。
【図３Ａ】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図３Ｂ】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図４】電界効果トランジスタ及び強誘電体キャパシタの構成を示す断面図である。
【図５Ａ】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｆ】図５Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｇ】図５Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図６】導電積層体の構成を示す断面図である。
【図７】第２の実施形態の一例を示す断面図である。
【図８】図７に示す例の分極電荷量の測定結果を示す図である。
【図９】上部電極とプレート線との関係を示す図である。
【図１０】第１の実験の結果を示す図である。
【図１１】第２の実験の結果を示す図である。
【図１２】第３の実験の結果を示す図である。
【図１３】第２の実施形態の変形例の構成を示す断面図である。
【発明を実施するための形態】
【００１０】
本願発明者は、従来の強誘電体メモリにおいて強誘電体キャパシタを微細化すると、所望の分極電荷量を確保しにくい原因について調査を行った。
【００１１】
先ず、強誘電体キャパシタのサイズと分極電荷量との関係についての調査を行った。この調査では、強誘電体キャパシタの平面形状を、一辺の長さが０．７μｍの正方形とした場合（第１の参考例）、一辺の長さが０．８７μｍの正方形とした場合（第２の参考例）のそれぞれについて分極電荷量を測定した。第１の参考例及び第２の参考例は、いずれも従来の構造を模擬した例である。この結果を図１に示す。図１中の縦軸は、当該強誘電体キャパシタを備えた強誘電体メモリを動作させるために要する分極電荷量を１として換算した値を示している。
【００１２】
図１に示すように、第２の参考例では十分な分極電荷量が得られたにもかかわらず、小さい第１の参考例では十分な分極電荷量が得られなかった。このように、強誘電体キャパシタを微細化に伴って分極電荷量が不足することが確認できた。
【００１３】
更に、本願発明者が、製造プロセスと強誘電体キャパシタの分極電荷量との関係について調査したところ、プレート線を含む多層配線の形成後には多層配線の形成前と比較して分極電荷量が低下していることが明らかになった。つまり、工程劣化が生じていることが判明した。更に、このような工程劣化は強誘電体キャパシタが小さくなるほど顕著になることも判明した。これまでも工程劣化の抑制のために、強誘電体キャパシタを覆う酸化アルミニウム膜等の保護膜を形成する等の対応がとられているが、強誘電体キャパシタの微細化に伴って工程劣化を十分に抑制することが困難となっている。そこで、本願発明者は、工程劣化を抑制すべく更に鋭意検討を行い、その結果、以下のような形態に想到した。
【００１４】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係る半導体装置の構成を示す図である。
【００１６】
第１の実施形態に係る半導体装置には、図２に示すように、複数の強誘電体キャパシタ１０１、複数のスイッチング素子１０２、複数のワード線１０３、複数のビット線１０４、及びプレート線１０５が設けられている。強誘電体キャパシタ１０１には、それぞれ下部電極、容量絶縁膜、及び上部電極が設けられている。スイッチング素子１０２は、それぞれ強誘電体キャパシタ１０１に接続されている。ワード線１０３は、それぞれ複数のスイッチング素子１０２のうちのいずれか２以上のオン／オフを切り替える。ビット線１０４は、それぞれ複数のスイッチング素子１０２のうちのいずれか２以上に接続されている。プレート線１０５は、複数の強誘電体キャパシタ１０１から選択された一部又は全部の複数の強誘電体キャパシタ１０１に接続され、選択された複数の強誘電体キャパシタ１０１及びこれら選択された強誘電体キャパシタ１０１の間の領域を強誘電体キャパシタ１０１の上部電極の上方から覆っている。ここで、選択された複数の強誘電体キャパシタ１０１には、互いに異なるワード線１０３によりオン／オフが切り替えられる２以上のスイッチング素子１０２に接続された強誘電体キャパシタ１０１が含まれ、互いに異なるビット線１０４に接続された２以上のスイッチング素子１０２に接続された強誘電体キャパシタ１０１が含まれる。従って、平面視で、プレート線１０５の輪郭内に、このプレート線１０５に接続された複数の強誘電体キャパシタ１０１及びこれら複数の強誘電体キャパシタ１０１の間の領域がある。第１の実施形態では、４個の強誘電体キャパシタ１０１が、選択された複数の強誘電体キャパシタ１０１に該当する。なお、図２（ａ）には、プレート線１０５及びその下方の構成を示し、図２（ｂ）には、プレート線１０５より下方の構成を示してある。
【００１７】
第１の実施形態では、このような構成が採用されているため、強誘電体キャパシタ１０１の上部電極より上方の配線層等の形成の際に強誘電体キャパシタ１０１が受ける工程劣化を著しく抑制することができる。従って、強誘電体キャパシタ１０１を微細化しても十分な分極電荷量を得ることができる。
【００１８】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は強誘電体メモリの一例である。図３Ａは、第２の実施形態に係る半導体装置の構成を示す回路図であり、図３Ｂは、第２の実施形態に係る半導体装置の構成を示す断面図である。
【００１９】
第２の実施形態には、図３Ｂに示すように、メモリセル領域３０１及び周辺回路領域３０２が設けられている。メモリセル領域３０１には、図３Ａに示すように、複数の強誘電体キャパシタ２０１、複数のスイッチング素子２０２、複数のワード線２０３、複数のビット線２０４、及びプレート線２０５が設けられている。強誘電体キャパシタ２０１には、図３Ｂに示すように、それぞれ下部電極２４６、容量絶縁膜２４７、及び上部電極２４８が設けられている。スイッチング素子２０２は、それぞれ強誘電体キャパシタ２０１に接続されている。ワード線２０３は、それぞれ複数のスイッチング素子２０２のうちのいずれか２以上のオン／オフを切り替える。ビット線２０４は、それぞれ複数のスイッチング素子２０２のうちのいずれか２以上に接続されている。プレート線２０５は、複数の強誘電体キャパシタ２０１から選択された複数の強誘電体キャパシタ２０１に接続され、選択された複数の強誘電体キャパシタ２０１及びこれら選択された強誘電体キャパシタ２０１の間の領域を上部電極２４８の上方から覆っている。選択された複数の強誘電体キャパシタ２０１には、互いに異なるワード線２０３によりオン／オフが切り替えられる２以上のスイッチング素子２０２に接続された強誘電体キャパシタ２０１が含まれ、互いに異なるビット線２０４に接続された２以上のスイッチング素子２０２に接続された強誘電体キャパシタ２０１が含まれる。
【００２０】
図３Ｂに示すように、この半導体装置には、メモリセル領域３０１及び周辺回路領域３０２にわたるｎ型又はｐ型のシリコン基板等の半導体基板２１１が含まれている。半導体基板２１１の表面にトランジスタの活性領域を画定する素子分離領域２１２が形成されている。活性領域にＰウェル２１３が形成されており、Ｐウェル２１３を用いたスイッチング素子２０２が形成されている。スイッチング素子２０２は、例えば電界効果トランジスタである。この電界効果トランジスタには、例えば、図４（ａ）に示すように、ゲート絶縁膜４０１、ゲート電極４０２、不純物注入領域４０３、絶縁性のサイドウォール４０４、不純物注入領域４０５、シリサイド層４０６が含まれている。ゲート電極４０２はワード線２０３として機能する。
【００２１】
スイッチング素子２０２を覆うカバー膜２２１が半導体基板２１１上に形成され、カバー膜２２１上に層間絶縁膜２２２が形成されている。層間絶縁膜２２２及びカバー膜２２１にシリサイド層４０６を露出するコンタクトホール２２３が形成されており、コンタクトホール２２３内に導電プラグ２２４が形成されている。層間絶縁膜２２２及び導電プラグ２２４上にエッチングストッパ膜２２５が形成され、エッチングストッパ膜２２５上に層間絶縁膜２２６が形成されている。層間絶縁膜２２６及びエッチングストッパ膜２２５に開口部２２７が形成され、メモリセル領域３０１では、開口部２２７内に配線２２８が形成されている。配線２２８は一部の導電プラグ２２４に接続されており、ビット線２０４として機能する。周辺回路領域３０２では、開口部２２７内に導電プラグ２３３が形成されており、導電プラグ２３３は一部の導電プラグ２２４に接続されている。層間絶縁膜２２６、配線２２８及び導電プラグ２３３上に酸化防止膜２２９が形成され、酸化防止膜２２９上に緩衝膜２３０が形成されている。メモリセル領域３０１では、緩衝膜２３０、酸化防止膜２２９、層間絶縁膜２２６、及びエッチングストッパ膜２２５に導電プラグ２２４を露出するコンタクトホール２３１が形成され、コンタクトホール２３１内に導電プラグ２３２が形成されている。
【００２２】
緩衝膜２３０及び導電プラグ２３２上に窒化チタン膜２４１及び窒化アルミニウムチタン膜２４２が形成されている。そして、メモリセル領域３０１では、窒化アルミニウムチタン膜２４２上に強誘電体キャパシタ２０１が形成されている。強誘電体キャパシタ２０１に、下部電極２４６、容量絶縁膜２４７、及び上部電極２４８が含まれている。窒化チタン膜２４１及び窒化アルミニウムチタン膜２４２は、下部電極２４６、容量絶縁膜２４７、及び上部電極２４８と同様にパターニングされており、１個の導電プラグ２３２に１個の強誘電体キャパシタ２０１の下部電極２４６が電気的に接続されている。
【００２３】
強誘電体キャパシタ２０１の下部電極２４６には、図４（ｂ）に示すように、イリジウム膜４３１、酸化イリジウム膜４３２、及び白金膜４３３が含まれている。容量絶縁膜２４７には、強誘電体膜４３４及び強誘電体膜４３５が含まれている。強誘電体膜４３４と強誘電体膜４３５との間では、例えば組成が相違している。上部電極２４８には、酸化イリジウム膜４３６、酸化イリジウム膜４３７、及びイリジウム膜４３８が含まれている。例えば、酸化イリジウム膜４３７の酸化度は酸化イリジウム膜４３６の酸化度より高い。
【００２４】
強誘電体キャパシタ２０１を覆う保護膜２５１が緩衝膜２３０上に形成され、保護膜２５１上に保護膜２５２が形成され、層間絶縁膜２５３が保護膜２５２上に形成されている。層間絶縁膜２５３、保護膜２５２、及び保護膜２５１に上部電極２４８を露出するコンタクトホール２５４が形成され、コンタクトホール２５４内に導電プラグ２５６が形成されている。周辺回路領域３０２において、層間絶縁膜２５３、保護膜２５２、保護膜２５１、緩衝膜２３０、及び酸化防止膜２２９に導電プラグ２３３を露出するコンタクトホール２５５が形成されており、コンタクトホール２５５内に導電プラグ２５７が形成されている。
【００２５】
層間絶縁膜２５３、導電プラグ２５６、及び導電プラグ２５７上に、積層構造導電膜が形成されている。積層構造導電膜には、チタン膜２６１、窒化チタン膜２６２、ＡｌＣｕ合金膜２６３、チタン膜２６４、及び窒化チタン膜２６５が含まれている。積層構造導電膜はパターニングされており、メモリセル領域３０１内ではプレート線２０５として機能する。プレート線２０５は、複数の強誘電体キャパシタ２０１から選択された一部又は全部の複数の強誘電体キャパシタ２０１に接続され、選択された複数の強誘電体キャパシタ２０１及びこれら選択された強誘電体キャパシタ２０１の間の領域を上部電極２４８の上方から覆っている。ここで、選択された複数の強誘電体キャパシタ２０１には、互いに異なるワード線２０３によりオン／オフが切り替えられる２以上のスイッチング素子２０２に接続された強誘電体キャパシタ２０１が含まれ、互いに異なるビット線２０４に接続された２以上のスイッチング素子２０２に接続された強誘電体キャパシタ２０１が含まれる。従って、平面視で、プレート線２０５の輪郭内に、このプレート線２０５に接続された複数の強誘電体キャパシタ２０１及びこれら複数の強誘電体キャパシタ２０１の間の領域がある。周辺回路領域３０２では、パターニングされた積層構造導電膜が周辺回路の配線として機能する。パターニングされた積層構造導電膜を覆う層間絶縁膜２６６が層間絶縁膜２５３上に形成されている。
【００２６】
このように、第２の実施形態では、プレート線２０５（積層構造導電膜）が、所定の複数の強誘電体キャパシタ２０１及びこれら複数の強誘電体キャパシタ２０１の間の領域を上部電極２４８の上方から覆っている。このため、層間絶縁膜２６６の形成及び上方の配線層等の形成の際に強誘電体キャパシタ２０１が受ける工程劣化を著しく抑制することができる。従って、強誘電体キャパシタ２０１を微細化しても十分な分極電荷量を得ることができる。
【００２７】
また、本実施形態では、強誘電体キャパシタ２０１が、ビット線２０４として機能する配線２２８より上方にある。つまり、ＣＯＢ（capacitor over bit line）構造が採用されている。そして、ＣＯＢ構造が採用されているため、プレート線２０５（積層構造導電膜）が所定の複数の強誘電体キャパシタ２０１及びこれら複数の強誘電体キャパシタ２０１の間の領域を上方から覆った構造が極めて有効である。
【００２８】
なお、プレート線２０５が上方から覆う強誘電体キャパシタ２０１の数は限定されないが、より多数の強誘電体キャパシタ及びこれら複数の強誘電体キャパシタ２０１の間の領域が一つのプレート線２０５により覆われていることが好ましい。つまり、一つの半導体装置に含まれるプレート線２０５の数が少なく、プレート線２０５間の隙間がより小さいことが好ましい。
【００２９】
例えば、縦横に１００個ずつ、総計で１００００個の強誘電体キャパシタが設けられている場合に、これらが、縦横に５０個ずつ、総計で２５００個の強誘電体キャパシタからなる４つのブロックに区画され、ブロックごとに１個のプレート線が設けられていてもよい。この場合、各ブロックに含まれる２５００個の強誘電体キャパシタは、選択された複数の強誘電体キャパシタの一例であり、各ブロックに含まれる５０のワード線及び５０のビット線は、それぞれ、互いに異なるワード線、互いに異なるビット線の一例である。
【００３０】
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図５Ａ乃至図５Ｇは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３１】
先ず、図５Ａに示すように、半導体基板２１１の表面に、トランジスタの活性領域を画定する素子分離領域２１２を形成する。素子分離領域２１２としては、例えば、シャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）を形成する。ＳＴＩは、半導体基板２１１の表面に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成することができる。なお、素子分離領域２１２として、ロコス（ＬＯＣＯＳ：local oxidation of silicon）法で絶縁膜を形成してもよい。次いで、活性領域に不純物を導入することにより、例えばＰウェル２１３を形成する。その後、メモリセル領域３０１において、この活性領域にスイッチング素子２０２を形成する。スイッチング素子２０２としては、例えば図４（ａ）に示す電界効果トランジスタを形成する。
【００３２】
この電界効果トランジスタの形成では、先ず、活性領域の表面にゲート絶縁膜４０１を形成する。ゲート絶縁膜４０１は、例えば、熱酸化により形成することができる。次いで、ゲート絶縁膜４０１上にゲート電極４０２を形成する。ゲート電極４０２は、例えば、半導体基板２１１の上側全面に非晶質又は多結晶のシリコン膜を形成し、このシリコン膜をフォトリソグラフィ法によりパターニングすることにより形成することができる。その後、ゲート電極４０２をマスクにして、ゲート電極４０２の両側のＰウェル３にｎ型不純物をイオン注入することによりｎ型の不純物注入領域４０３をエクステンション領域として形成する。続いて、ゲート電極４０２の側面上に絶縁性のサイドウォール４０４を形成する。サイドウォール４０４は、例えば、半導体基板２１１及びゲート電極４０２上に絶縁膜を形成し、この絶縁膜をエッチバックすることにより形成することができる。絶縁膜としては、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法により酸化シリコン膜を形成する。次いで、サイドウォール４０４及びゲート電極４０２をマスクにして、Ｐウェル３内にｎ型不純物を不純物注入領域４０３の形成時よりも高濃度でイオン注入することによりｎ型の不純物注入領域４０５を形成する。この結果、不純物注入領域４０３及び不純物注入領域４０５を備えたソース／ドレイン領域が得られる。不純物注入領域４０５の形成後には、ゲート電極４０２上及び不純物注入領域４０５上にシリサイド層４０６を形成する。シリサイド層４０６の形成時には、スパッタ法によりコバルト膜等の金属膜を形成し、この金属膜を加熱してシリコンと反応させる。そして、金属膜の未反応の部分をウエットエッチングにより除去する。周辺回路領域３０２においても、同様の電界効果トランジスタ２１４を形成する。
【００３３】
次いで、スイッチング素子２０２を覆うカバー膜２２１を形成する。カバー膜２２１としては、例えば厚さが約７０ｎｍの窒化シリコン膜をプラズマＣＶＤ法により形成する。その後、カバー膜２２１上に層間絶縁膜２２２を形成する。層間絶縁膜２２２としては、例えば厚さが約１．１μｍの酸化シリコン膜をテトラエトキシシラン（ＴＥＯＳ：tetraethoxysilane）含有ガスを使用したプラズマＣＶＤ法により形成する。続いて、層間絶縁膜２２２の上面を化学機械研磨（ＣＭＰ：chemical-mechanical polishing）法により研磨して平坦化する。研磨後の層間絶縁膜２２２の厚さは、例えば半導体基板２１１の平坦面上で約６００ｎｍとする。次いで、層間絶縁膜２２２及びカバー膜２２１にシリサイド層４０６を露出するコンタクトホール２２３を形成する。コンタクトホール２２３の形成では、例えば、フォトリソグラフィ法により層間絶縁膜２２２及びカバー膜２２１をパターニングする。コンタクトホール２２３の直径は、例えば０．２０μｍとする。その後、コンタクトホール２２３内に導電プラグ２２４を形成する。導電プラグ２２４としては、例えば図６（ｂ）に示す導電積層体４１０と同様の積層構造を有するものを形成する。より具体的には、例えば、コンタクトホール２２３内にＣＶＤ法により密着膜（グルー膜）として厚さが３０ｎｍのチタン膜４１１及び厚さが２０ｎｍの窒化チタン膜４１２を順に形成し、窒化チタン膜４１２上にＣＶＤ法によりタングステン膜４１３を形成する。そして、層間絶縁膜２２２の上面が露出するまでタングステン膜４１３、窒化チタン膜４１２、及びチタン膜４１１をＣＭＰ法により研磨する。
【００３４】
次いで、図５Ｂに示すように、層間絶縁膜２２２及び導電プラグ２２４上にエッチングストッパ膜２２５を形成する。エッチングストッパ膜２２５としては、例えば厚さが約３０ｎｍの窒化シリコン膜を形成する。その後、エッチングストッパ膜２２５上に層間絶縁膜２２６を形成する。層間絶縁膜２２６としては、例えば厚さが約３５０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成する。続いて、層間絶縁膜２２６及びエッチングストッパ膜２２５のビット線２０４を形成する予定の領域に、一部の導電プラグ２２４を露出する開口部２２７を形成する。開口部２２７の形成では、例えば、層間絶縁膜２２６上に犠牲膜として窒化シリコン膜を形成し、フォトレジストのマスクを用いて、この犠牲膜及び層間絶縁膜２２６にエッチングストッパ膜２２５まで達する開口部を形成し、マスクを除去し、犠牲膜及びエッチングストッパ膜２２５をエッチングする。周辺回路領域３０２においても、導電プラグ２２４を露出する開口部２２７を形成する。
【００３５】
開口部２２７の形成後には、メモリセル領域３０１において、開口部２２７内にビット線２０４として配線２２８を形成する。配線２２８としては、例えば図６（ｂ）に示す導電積層体４１０と同様の積層構造を有するものを形成する。より具体的には、例えば、開口部２２７内にＣＶＤ法により密着膜（グルー膜）として厚さが１０ｎｍのチタン膜４１１及び厚さが２０ｎｍの窒化チタン膜４１２を順に形成し、窒化チタン膜４１２上にＣＶＤ法によりタングステン膜４１３を形成する。そして、層間絶縁膜２２６の上面が露出するまでタングステン膜４１３、窒化チタン膜４１２、及びチタン膜４１１をＣＭＰ法により研磨する。配線２２８の形成と並行して、周辺回路領域３０２では、開口部２２７内に導電プラグ２３３が形成される。
【００３６】
配線２２８及び導電プラグ２３３の形成後には、層間絶縁膜２２６及び配線２２８上に酸化防止膜２２９を形成する。酸化防止膜２２９としては、例えば厚さが３０ｎｍの窒化シリコン膜を形成する。酸化防止膜２２９により、後のコンタクトホール２３１の形成時等における配線２２８の酸化が防止される。次いで、酸化防止膜２２９上に緩衝膜２３０を形成する。緩衝膜２３０としては、例えば厚さが約２００ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成する。緩衝膜２３０は、後述のように、強誘電体キャパシタ２０１を形成するためのエッチングの際に、下方へのダメージを抑制する。緩衝膜２３０は強誘電体キャパシタ２０１との密着性を向上することができる。その後、緩衝膜２３０、酸化防止膜２２９、層間絶縁膜２２６、及びエッチングストッパ膜２２５に導電プラグ２２４を露出するコンタクトホール２３１を形成する。コンタクトホール２３１の形成では、例えば、フォトリソグラフィ法により緩衝膜２３０、酸化防止膜２２９、及び層間絶縁膜２２６をパターニングする。コンタクトホール２３１の直径は、例えば０．２μｍとする。続いて、コンタクトホール２３１内に導電プラグ２３２を形成する。導電プラグ２３２としては、例えば図６（ｂ）に示す導電積層体４１０と同様の積層構造を有するものを形成する。より具体的には、例えば、コンタクトホール２３１内にＣＶＤ法により密着膜（グルー膜）として厚さが１０ｎｍのチタン膜４１１及び厚さが２０ｎｍの窒化チタン膜４１２を順に形成し、窒化チタン膜４１２上にＣＶＤ法によりタングステン膜４１３を形成する。そして、緩衝膜２３０の上面が露出するまでタングステン膜４１３、窒化チタン膜４１２、及びチタン膜４１１をＣＭＰ法により研磨する。このとき、緩衝膜２３０は、ＣＭＰ法による研磨における膜べりをその内部で止め、その下の酸化防止膜２２９が研磨されることを防止することができる。
【００３７】
次いで、図５Ｃに示すように、緩衝膜２３０及び導電プラグ２３２上に、例えば厚さが５ｎｍのチタン膜を形成し、ＲＴＡ（rapid thermal annealing）法による窒化処理を行うことにより、窒化チタン膜２４１を形成する。ＣＭＰの影響によって導電プラグ２３２の上面が緩衝膜２３０の上面より低く、凹部が存在することがあるが、この凹部は窒化チタン膜２４１により消失する。その後、窒化チタン膜２４１上に窒化アルミニウムチタン膜２４２を形成する。窒化アルミニウムチタン膜２４２の形成では、例えば、厚さが４０ｎｍの窒化アルミニウムチタン膜を形成し、この窒化アルミニウムチタン膜を厚さが２０ｎｍ程度となるまでＣＭＰ法により研磨し、新たに厚さが２５ｎｍの窒化アルミニウムチタン膜を形成する。窒化アルミニウムチタン膜２４２は酸化耐性を有する。続いて、窒化アルミニウムチタン膜２４２上に導電膜２４３、強誘電体膜２４４、及び導電膜２４５を形成する。
【００３８】
導電膜２４３の形成では、例えば、図４（ｂ）に示すように、厚さが３０ｎｍのイリジウム膜４３１、厚さが３０ｎｍの酸化イリジウム膜４３２、及び厚さが５０ｎｍの白金膜４３３を形成する。酸化イリジウム膜４３２は、密着性の向上、及び配向性のキャンセルに寄与する。白金膜４３３は配向性の向上に寄与する。
【００３９】
強誘電体膜２４４の形成では、例えば、図４（ｂ）に示すように、厚さが７５ｎｍの強誘電体膜４３４、例えばＰＺＴ（Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3）膜（０＜ｘ＜１）、を形成し、アルゴン及び酸素の混合ガス雰囲気中でＲＴＡ法により熱処理を行う。この熱処理により、強誘電体膜４３４の結晶が白金膜４３３の結晶の配向に揃うように配向する。次いで、強誘電体膜４３４上に厚さが１０ｎｍのアモルファス状の強誘電体膜４３５を形成する。強誘電体膜４３５の形成を省略してもよい。
【００４０】
導電膜２４５の形成では、例えば、図４（ｂ）に示すように、厚さが２５ｎｍの酸化イリジウム膜４３６を形成する。酸化イリジウム膜４３６としては、例えば成膜の時点で結晶化する膜をスパッタ法により形成する。酸化イリジウム膜４３６の形成では、例えば、圧力を２Ｐａ、基板温度を３００℃に設定し、イリジウムターゲットを使用し、反応ガスとしてアルゴン及び酸素の混合ガスを用い、スパッタパワーを例えば１ｋＷ〜２ｋＷ程度とする。この際に、アルゴンガスと酸素ガスとの流量比は、例えば１００対５６とする。強誘電体膜４３５の形成を省略している場合、導電膜２４５は強誘電体膜４３４上に形成する。次いで、酸素含有雰囲気中でＲＴＡ法により熱処理する。この熱処理では、例えば、アルゴン及び酸素の混合ガスを用い、アルゴンガスと酸素ガスとの流量比を１００対１とし、基板温度を７２５℃、熱処理時間を６０秒間に設定する。この熱処理により、酸化イリジウム膜４３６に含まれるイリジウム原子が強誘電体膜２４４中に拡散し、強誘電体膜４３５が結晶化する。
【００４１】
この熱処理後に、酸化イリジウム膜４３６上に、酸化イリジウム膜４３６よりも酸化度が高い酸化イリジウム膜４３７を形成する。酸化イリジウム膜４３７としては、例えばＩｒＯ2膜を形成する。酸化イリジウム膜４３７の形成温度は１００℃以下とすることが好ましい。異常成長を抑制するためである。酸化イリジウムは水素原子を水素ラジカルに活性化する触媒作用を有しており、酸化度が高いほどこの触媒作用は低い。水素ラジカルは強誘電体を還元するため、酸化イリジウムの酸化度が高いほど強誘電体が還元されにくい。従って、酸化イリジウム膜４３６より酸化度が高い酸化イリジウム膜４３７を形成することにより、水素ラジカルによる強誘電体膜２４４の還元を抑制することができる。次いで、酸化イリジウム膜４３７上に、例えば厚さが８０ｎｍのイリジウム膜４３８を形成する。イリジウム膜４３８はコンタクト抵抗の低減に寄与する。その後、半導体基板２１１の裏面を洗浄する。
【００４２】
続いて、図５Ｄに示すように、導電膜２４５、強誘電体膜２４４、導電膜２４３、窒化アルミニウムチタン膜２４２、及び窒化チタン膜２４１のパターニングを行うことにより、上部電極２４８、容量絶縁膜２４７、及び下部電極２４６を備えた強誘電体キャパシタ２０１を形成する。このとき、下部電極２４６が導電プラグ２３２に電気的に接続されるようにする。例えば、下部電極２４６にイリジウム膜４３１、酸化イリジウム膜４３２、白金膜４３３が含まれ、容量絶縁膜２４７に強誘電体膜４３４及び強誘電体膜４３５が含まれ、上部電極２４８に酸化イリジウム膜４３６、酸化イリジウム膜４３７、及びイリジウム膜４３８が含まれる。導電膜２４５、強誘電体膜２４４、導電膜２４３、窒化アルミニウムチタン膜２４２、及び窒化チタン膜２４１のパターニングでは、導電膜２４５上にマスク用導電膜及びマスク用絶縁膜を形成し、これらをフォトリソグラフィ法によりパターニングしてハードマスクを形成し、このハードマスクを用いて導電膜２４５等をエッチングする。このエッチングは緩衝膜２３０の内部で終了させる。エッチングを緩衝膜２３０の内部で終了させることにより、下方へのダメージを抑制することできる。マスク用導電膜としては、例えば厚さが約２００ｎｍの窒化アルミニウムチタン膜をスパッタ法により形成し、マスク用絶縁膜としては、例えば厚さが約２８０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成する。強誘電体キャパシタ２０１の形成後に、酸素雰囲気中で３５０℃の温度で４０分間のアニールを行う。
【００４３】
次いで、図５Ｅに示すように、強誘電体キャパシタ２０１を覆う保護膜２５１を緩衝膜２３０上に形成する。保護膜２５１としては、例えば厚さが５ｎｍ〜２０ｎｍの酸化アルミニウム膜をスパッタ法により形成する。その後、保護膜２５１の形成時に生じたダメージを回復させるために、酸素雰囲気中で５００℃〜６５０℃の温度でアニールを行う。続いて、保護膜２５２を保護膜２５１上に形成する。保護膜２５２としては、例えば厚さが３０ｎｍ〜１００ｎｍの酸化アルミニウム膜を有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法又は原子層堆積（ＡＬＤ：atomic layer deposition）法により形成する。次いで、層間絶縁膜２５３を保護膜２５２上に形成する。層間絶縁膜２５３としては、例えば厚さが約１４００ｎｍの酸化シリコン膜を、ＴＥＯＳ、酸素、及びヘリウムの混合ガスを用いたプラズマＣＶＤ法により形成する。層間絶縁膜２５３として、例えば、絶縁性を有する無機膜等を形成してもよい。
【００４４】
その後、層間絶縁膜２５３の表面を、例えばＣＭＰ法により平坦化する。続いて、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で熱処理を行う。熱処理の結果、層間絶縁膜２５３等の内部の水分が除去されるとともに、層間絶縁膜２５３等の質が変化し、層間絶縁膜２５３に水分が入りにくくなる。層間絶縁膜２５３のＣＭＰによる平坦化後に、例えば厚さが約２５０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成してもよい。この酸化シリコン膜を形成することにより、ＣＭＰの影響で、複数の強誘電体キャパシタ２０１の間にて層間絶縁膜２５３の表面に凹部が生じていたとしても、この凹部が埋め込まれて平坦な表面が得られる。この酸化シリコン膜を形成した場合も、その後にＮ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で熱処理を行うことが好ましい。
【００４５】
次いで、図５Ｆに示すように、層間絶縁膜２５３、保護膜２５２、及び保護膜２５１に上部電極２４８を露出するコンタクトホール２５４を形成する。コンタクトホール２５４の形成では、例えば、フォトリソグラフィ法により層間絶縁膜２５３、保護膜２５２、及び保護膜２５１をパターニングする。上部電極２４８上にハードマスクが残存している場合、コンタクトホール２５４は、例えばハードマスクも貫通するように形成する。また、周辺回路領域３０２にて、層間絶縁膜２５３、保護膜２５２、保護膜２５１、緩衝膜２３０、及び酸化防止膜２２９に導電プラグ２３３を露出するコンタクトホール２５５を形成する。コンタクトホール２５５の形成では、例えば、フォトリソグラフィ法により層間絶縁膜２５３、保護膜２５２、保護膜２５１、緩衝膜２３０、及び酸化防止膜２２９をパターニングする。その後、コンタクトホール２５４内に導電プラグ２５６を形成し、コンタクトホール２５５内に導電プラグ２５７を形成する。導電プラグ２５６及び導電プラグ２５７としては、例えば図６（ｃ）に示す導電積層体４２０と同様の積層構造を有するものを形成する。より具体的には、例えば、コンタクトホール２５４及びコンタクトホール２５５内にＣＶＤ法により密着膜（グルー膜）として窒化チタン膜４２１を形成し、窒化チタン膜４２１上にＣＶＤ法によりタングステン膜４２２を形成する。そして、層間絶縁膜２５３の上面が露出するまでタングステン膜４２２及び窒化チタン膜４２１をＣＭＰ法により研磨する。窒化チタン膜４２１に代えて、チタン膜及び窒化チタン膜の積層体を形成してもよい。
【００４６】
その後、図５Ｇに示すように、層間絶縁膜２５３、導電プラグ２５６、及び導電プラグ２５７上に、積層構造導電膜を形成する。積層構造導電膜の形成では、例えば、厚さが６０ｎｍのチタン膜２６１、厚さが３０ｎｍの窒化チタン膜２６２、厚さが３６０ｎｍのＡｌＣｕ合金膜２６３、厚さが５ｎｍのチタン膜２６４、及び厚さが７０ｎｍの窒化チタン膜２６５を順にスパッタ法により形成する。続いて、フォトリソグラフィ法により積層構造導電膜をパターニングすることにより、積層構造導電膜を含む配線をメモリセル領域３０１内及び周辺回路領域３０２内に形成する。このとき、メモリセル領域３０１内では、積層構造導電膜をプレート線２０５の形状に形成する。次いで、これら配線を覆う層間絶縁膜２６６を層間絶縁膜２５３上に形成する。そして、さらに上層の配線及び層間絶縁膜等を形成して半導体装置を完成させる。
【００４７】
なお、半導体装置に含まれる配線層の数は特に限定されない。例えば、図７に示すように、上部電極２４８より上方に３つの配線層が設けられていてもよい。すなわち、この例では、チタン膜２６１、窒化チタン膜２６２、ＡｌＣｕ合金膜２６３、チタン膜２６４、及び窒化チタン膜２６５のプレート線２０５が一つの配線層に含まれている。層間絶縁膜２６６上に、チタン膜２７１、窒化チタン膜２７２、ＡｌＣｕ合金膜２７３、チタン膜２７４、及び窒化チタン膜２７５を含む第２の配線が形成され、この第２の配線を覆う層間絶縁膜２７６が層間絶縁膜２６６上に形成されている。第２の配線が他の一つの配線層に含まれている。層間絶縁膜２７６上に、チタン膜２８１、窒化チタン膜２８２、ＡｌＣｕ合金膜２８３、チタン膜２８４、及び窒化チタン膜２８５を含む第３の配線が形成され、この第３の配線を覆う層間絶縁膜２８６が層間絶縁膜２７６上に形成されている。第３の配線がもう一つの配線層に含まれている。例えば、第２の配線はワード線１０３、すなわちスイッチング素子２０２のゲート電極４０２に並列に接続され、第３の配線はプレート線２０５、すなわちＡｌＣｕ合金膜２７３等と並列に接続される。このように、上部電極２４８より上方に複数の配線層がある場合、プレート線２０５は、そのうちで最も下方に位置することが好ましい。第２の配線及び第３の配線は裏打ちとよばれることがある。
【００４８】
また、図７に示す例における強誘電体キャパシタ２０１の平面形状を、一辺の長さが０．７μｍの正方形として分極電荷量を測定した結果、図８に示すように、強誘電体メモリを動作させるために十分な分極電荷量を得ることができた。図７に示す例では、プレート線２０５が、ワード線２０３を共有する強誘電体キャパシタ２０１及びビット線２０４を共有する強誘電体キャパシタ２０１及びこれら強誘電体キャパシタ２０１の間の領域を上方から覆っているのに対し、第１の比較例では、プレート線はワード線を共有する強誘電体キャパシタの直上方に位置し、ワード線が並ぶ方向では、ワード線間の領域の上方にプレート線は存在しない。つまり、図７に示す例では、複数のワード線２０３に対応するように一つのプレート線２０５が形成されているのに対し、第１の参考例では、このプレート線２０５がワード線２０３毎に分割されたような形態となっている。
【００４９】
次に、プレート線の形状と分極電荷量との関係に関して本願発明者が行った実験の結果について説明する。
【００５０】
第１の実験では、図９に示す４種類のプレート線について実験を行った。図９に示す例１１、例１２、例１３、例１４では、上部電極７０１の平面形状を一辺の長さが１．５μｍの正方形とした。そして、図９（ａ）に示す例１１では、平面形状が一辺の長さが１μｍの正方形のプレート線７０２を、平面視で各上部電極７０１の内側に位置するように配置した。図９（ｂ）に示す例１２では、平面形状が上部電極７０１のそれと一致するプレート線７０２を上部電極７０１と輪郭が一致するように配置した。図９（ｃ）に示す例１３では、プレート線７０２の輪郭が各上部電極７０１の輪郭からはみ出るようにプレート線７０２を配置した。図９（ｄ）に示す例１４では、一つのプレート線７０２が複数の上部電極７０１及びそれらの間の領域を覆うように配置した。これら４つの例における分極電荷量の測定結果を図１０に示す。
【００５１】
図１０に示すように、例１４において極めて優れた分極電荷量が得られた。また、プレート線の面積が大きくなるほど、分極電荷量が高くなる傾向が確認された。
【００５２】
第２の実験では、図９（ｃ）に示す例１３のプレート線７０２を用い、更に、その上方の配線層に、複数の上部電極７０１及びそれらの間の領域を覆うように金属膜を形成した。例２２では、プレート線７０２より４つ上の配線層に金属膜を形成した。例２３では、プレート線７０２より３つ上の配線層に金属膜を形成した。例２４では、プレート線７０２より２つ上の配線層に金属膜を形成した。例２５では、プレート線７０２より１つ上の配線層に金属膜を形成した。例２１では、プレート線７０２のみを形成し、それより上方には金属膜を形成しなかった。これら５つの例における分極電荷量の測定結果を図１１に示す。
【００５３】
図１１に示すように、プレート線７０２以外に金属膜を形成しなかった例２１の分極電荷量が最も低く、他の４つの例では、プレート線７０２に近い位置に金属膜が形成されているものほど、分極電荷量が高くなる傾向が確認された。
【００５４】
第３の実験では、図９（ｄ）に示す例１４のプレート線７０２を用い、更に、その上方の配線層に、複数の上部電極７０１及びそれらの間の領域を覆うように金属膜を形成した。例３２では、プレート線７０２より４つ上の配線層に金属膜を形成した。例３３では、プレート線７０２より３つ上の配線層に金属膜を形成した。例３４では、プレート線７０２より２つ上の配線層に金属膜を形成した。例３５では、プレート線７０２より１つ上の配線層に金属膜を形成した。例３６では、プレート線７０２より１つ上の配線層から４つ上の配線層まで４つの配線層に金属膜を形成した。例３１では、プレート線７０２のみを形成し、それより上方には金属膜を形成しなかった。これら６つの例における分極電荷量の測定結果を図１２に示す。
【００５５】
図１２に示すように、例３１〜例３６の間に顕著な相違はないことが確認された。このことは、最も下方の配線層に例１４のプレート線７０２が形成されていれば、それよりも上方の配線の形状にかかわらず、極めて優れた分極電荷量が得られることを意味している。
【００５６】
また、図１３に示すように、強誘電体キャパシタ２０１とプレート線２０５を構成する配線との間に存在する酸化シリコン膜等の層間絶縁膜２５３中に酸化アルミニウム膜等の保護膜２５８が形成されていてもよい。保護膜２５８により、より一層強誘電体キャパシタ２０１の工程劣化を抑制することができる。
【００５７】
また、メモリセル領域３０１にダミーセルが含まれていてもよく、この場合、ダミーセルもプレート線２０５により覆われていることが好ましい。
【００５８】
なお、上部電極の材料は上記のものに限定されず、例えば酸化ストロンチウムルテニウム（ＳＲＯ）、イリジウム、酸化イリジウム、白金を使用することができる。プレート線の材料も上記のものに限定されず、例えばアルミニウム、銅、タングステン、チタン、窒化チタン等を使用することができる。プレート線の材料としては、上部電極の材料よりも、容量絶縁膜を還元する物質を活性化する触媒作用が低いものを用いることが好ましい。導電プラグの材料も上記のものに限定されず、例えばタングステン、チタン等を使用することができる。導電プラグの材料としては高融点金属が好ましい。強誘電体膜（容量絶縁膜）の材料も上記のものに限定されず、例えばＰＺＴ、並びにＰＺＴにカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、イリジウム（Ｉｒ）、及びタングステン（Ｗ）からなる群から選択された一種以上が添加されたものを使用することができる。また、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12、ＢｉＦｅＯ3等のビスマス（Ｂｉ）層状構造化合物を強誘電体膜（容量絶縁膜）の材料に使用することもできる。
【００５９】
このような強誘電体メモリを備えた半導体装置は、例えば、計測機器、産業機械、及び補聴器に用いられる。補聴器等の医療機器においては、ＥＥＰＲＯＭを使用したデバイスを、強誘電体メモリを使用したデバイスに置き換えるとこで、高速な書き込みが可能になり、瞬時電圧低下及び停電によるデータ損失のリスクを抑えることも可能になる。更に、書き込み時の消費電力量は、ＥＥＰＲＯＭと比較して９２％程度削減することが可能なため、電池を使用したデバイスに組み込んだ場合、電池を長期間にわたって使用することが可能となる。
【００６０】
また、ガンマ線の照射による滅菌処理が行われる検体容器等に付するＩＣタグ（integrated circuit：集積回路）に使用することもできる。例えば、ガンマ線の照射による滅菌処理が行われる検体容器等の容器の管理にバーコードが使用されることがある。その一方で、これら容器は低温環境又は冷凍環境で保管されることがあり、その際に水滴又は霜等が付着することも多い。水滴又は霜等が付着すると、バーコードの正確な読み取りが難しくなることがある。そこで、水滴又は霜等の影響を排除できるように、バーコードに代えて非接触での読み取りが可能なＩＣ（integrated circuit：集積回路）タグを用いた管理について検討がされている。しかし、ＥＥＰＲＯＭを搭載したＩＣチップを実装したＩＣタグでは、ガンマ線の照射でＩＣチップのデータが消失されてしまう。これに対し、強誘電体メモリを備えた半導体装置は、ガンマ線の照射に対する耐性を有している。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１）
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタと、
それぞれが前記複数の強誘電体キャパシタに接続された複数のスイッチング素子と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続された複数のビット線と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線と、
を有することを特徴とする半導体装置。
【００６３】
（付記２）
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン／オフが切り替えられる２以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された２以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする付記１に記載の半導体装置。
【００６４】
（付記３）
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする付記１又は２に記載の半導体装置。
【００６５】
（付記４）
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする付記３に記載の半導体装置。
【００６６】
（付記５）
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする付記３又は４に記載の半導体装置。
【００６７】
（付記６）
前記上部電極よりも上方に位置する複数の配線層を有し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含まれることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００６８】
（付記７）
前記上部電極と前記プレート線との間の層間絶縁膜を有し、
前記上部電極と前記プレート線とは、前記層間絶縁膜に形成された開口部を通じて電気的に接続されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００６９】
（付記８）
前記ビット線は、前記強誘電体キャパシタよりも下方にあることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００７０】
（付記９）
前記強誘電体キャパシタを直接覆う保護膜を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００７１】
（付記１０）
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタを形成する工程と、
それぞれが前記複数の強誘電体キャパシタに接続される複数のスイッチング素子を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上のオン／オフを切り替える複数のワード線を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか２以上に接続される複数のビット線を形成する工程と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７２】
（付記１１）
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン／オフが切り替えられる２以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された２以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする付記１０に記載の半導体装置の製造方法。
【００７３】
（付記１２）
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【００７４】
（付記１３）
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
【００７５】
（付記１４）
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【００７６】
（付記１５）
前記上部電極よりも上方に複数の配線層を形成し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含ませることを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００７７】
（付記１６）
前記上部電極と前記プレート線との間に層間絶縁膜を形成する工程を有し、
前記上部電極と前記プレート線とを、前記層間絶縁膜に形成された開口部を通じて電気的に接続することを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１７）
前記ビット線を、前記強誘電体キャパシタよりも下方に形成することを特徴とする付記１０乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００７９】
（付記１８）
前記強誘電体キャパシタを直接覆う保護膜を形成する工程を有することを特徴とする付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００８０】
１０１、２０１：強誘電体キャパシタ
１０２、２０２：スイッチング素子
１０３、２０３：ワード線
１０４、２０４：ビット線
１０５、２０５：プレート線
【図１】
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【図２】
2015149354.tif 000004
【図３Ａ】
2015149354.tif 000005
【図３Ｂ】
2015149354.tif 000006
【図４】
2015149354.tif 000007
【図５Ａ】
2015149354.tif 000008
【図５Ｂ】
2015149354.tif 000009
【図５Ｃ】
2015149354.tif 000010
【図５Ｄ】
2015149354.tif 000011
【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
2015149354.tif 000014
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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