(57)【要約】【課題】配線基板上に実装される電子部品間の狭隣接化が図られた電子部品の実装構造体を提供する。【解決手段】実装構造体１Ａは、外部電極１５，１６を含む電子部品１０Ａと、ランド２５，２６上に形成された半田レジスト２２の空隙部２７，２８を含む配線基板２０と、半田接合材からなる接合部３１，３２とを備える。外部電極１５，１６は、素体１１の幅方向Ｗにおいて相対して位置する側面１１ｃ１，１１ｃ２を覆う被覆部１５ｃ，１５ｄおよび被覆部１６ｃ，１６ｄをそれぞれ含み、接合部３１，３２は、被覆部１５ｃ，１５ｄおよび被覆部１６ｃ，１６ｄをそれぞれ覆う。被覆部１５ｃ，１５ｄ，１６ｃ，１６ｄの幅方向Ｗにおける最大寸法の最大値は、外部電極１５，１６が形成された部分の電子部品１０Ａの幅方向における最大外形寸法のいずれも６％以下の大きさである。【選択図】図８
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【特許請求の範囲】
【請求項１】
直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体であって、
前記電子部品は、厚み方向において相対して位置する第１主面および第２主面、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、前記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含み、
前記第１外部電極は、前記第１端面寄りに位置する部分の前記第２主面を覆う第１被覆部と、前記第１端面を覆う第２被覆部と、前記第１端面寄りに位置する部分の前記第１側面を覆う第３被覆部と、前記第１端面寄りに位置する部分の前記第２側面を覆う第４被覆部と、前記第１端面寄りに位置する部分の前記第１主面を覆う第５被覆部とを有し、
前記第２外部電極は、前記第２端面寄りに位置する部分の前記第２主面を覆う第６被覆部と、前記第２端面を覆う第７被覆部と、前記第２端面寄りに位置する部分の前記第１側面を覆う第８被覆部と、前記第２端面寄りに位置する部分の前記第２側面を覆う第９被覆部と、前記第２端面寄りに位置する部分の前記第１主面を覆う第１０被覆部とを有し、
前記配線基板は、主表面を有する基材部と、互いに離間して位置するように前記主表面上に形成された第１ランドおよび第２ランドと、前記第１ランドおよび前記第２ランドの各々を取り囲むように前記主表面上に形成された半田レジストとを含み、
前記電子部品は、前記第１被覆部が前記第１ランドに対向するとともに前記第６被覆部が前記第２ランドに対向するように配置され、
前記半田接合材は、前記第１外部電極と前記第１ランドとを接合する第１接合部、および、前記第２外部電極と前記第２ランドとを接合する第２接合部を含み、
前記第１接合部は、前記第１ランドに固着するとともに、前記第１被覆部、前記第２被覆部、前記第３被覆部、前記第４被覆部および前記第５被覆部に跨るように前記第１外部電極に固着し、
前記第２接合部は、前記第２ランドに固着するとともに、前記第６被覆部、前記第７被覆部、前記第８被覆部、前記第９被覆部および前記第１０被覆部に跨るように前記第２外部電極に固着し、
前記第１外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ１とし、前記第２外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ２とし、前記第３被覆部を覆う部分の前記第１接合部の前記幅方向における最大寸法をＷＡｓｏｌ１とし、前記第４被覆部を覆う部分の前記第１接合部の前記幅方向における最大寸法をＷＢｓｏｌ１とし、前記第８被覆部を覆う部分の前記第２接合部の前記幅方向における最大寸法をＷＡｓｏｌ２とし、前記第９被覆部を覆う部分の前記第２接合部の前記幅方向における最大寸法をＷＢｓｏｌ２とした場合に、下記式（１）ないし式（４）をいずれも充足する、電子部品の実装構造体。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１  ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１  ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２  ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２  ・・・（４）
【請求項２】
前記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（５）および式（６）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３  ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３  ・・・（６）
【請求項３】
前記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（７）および式（８）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７  ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７  ・・・（８）
【請求項４】
前記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（９）および式（１０）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３  ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３  ・・・（１０）
【請求項５】
下記式（１１）および式（１２）をいずれもさらに充足する、請求項２から４のいずれかに記載の電子部品の実装構造体。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（１２）
【請求項６】
請求項２に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（１３）および式（１４）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ  ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ  ・・・（１４）
【請求項７】
前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（１５）および式（１６）をいずれも充足する、請求項６に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（１６）
【請求項８】
請求項３に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｓ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（１７）および式（１８）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ  ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ  ・・・（１８）
【請求項９】
前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（１９）および式（２０）をいずれも充足する、請求項８に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２０）
【請求項１０】
請求項４に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（２１）および式（２２）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ  ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ  ・・・（２２）
【請求項１１】
前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（２３）および式（２４）をいずれも充足する、請求項１０に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２４）
【請求項１２】
下記式（２５）および式（２６）をいずれもさらに充足する、請求項６，８および１０のいずれかに記載の電子部品の実装構造体の製造方法。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（２６）
【請求項１３】
直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体であって、
前記電子部品は、厚み方向において相対して位置する第１主面および第２主面、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、前記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含み、
前記第１外部電極は、前記第１端面寄りに位置する部分の前記第２主面のみを覆い、
前記第２外部電極は、前記第２端面寄りに位置する部分の前記第２主面のみを覆い、
前記配線基板は、主表面を有する基材部と、互いに離間して位置するように前記主表面上に形成された第１ランドおよび第２ランドと、前記第１ランドおよび前記第２ランドの各々を取り囲むように前記主表面上に形成された半田レジストとを含み、
前記電子部品は、前記第１外部電極が前記第１ランドに対向するとともに前記第２外部電極が前記第２ランドに対向するように配置され、
前記半田接合材は、前記第１外部電極と前記第１ランドとを接合する第１接合部、および、前記第２外部電極と前記第２ランドとを接合する第２接合部を含み、
前記第１外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ１とし、前記第２外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ２とし、前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（２７）および式（２８）をいずれも充足する、電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３  ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３  ・・・（２８）
【請求項１４】
下記式（２９）および式（３０）をいずれもさらに充足する、請求項１３に記載の電子部品の実装構造体。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（３０）
【請求項１５】
請求項１３に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１外部電極上、および、前記第２ランド上または前記第２外部電極上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１外部電極が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２外部電極が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足し、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（３１）および式（３２）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ  ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ  ・・・（３２）
【請求項１６】
前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（３３）および式（３４）をいずれも充足する、請求項１５に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（３４）
【請求項１７】
下記式（３５）および式（３６）をいずれもさらに充足する、請求項１５に記載の電子部品の実装構造体の製造方法。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（３６）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体（以下、単に実装構造体とも称する）およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器のコンパクト化の要請に伴い、受動部品としての抵抗素子やコンデンサ素子等に代表される電子部品の小型化が進んでいる。たとえば、コンデンサ素子の一種である積層セラミックコンデンサにおいては、その小型化が飛躍的に進んでおり、高さ方向、幅方向および奥行き方向における外形寸法のいずれもが３．２［ｍｍ］を下回る積層セラミックコンデンサが汎用されており、さらには、その外形寸法のいずれもが０．６［ｍｍ］を下回る積層セラミックコンデンサが実用化されるに至っている。
【０００３】
一般に、受動部品としての電子部品は、部品本体である素体の表面に設けられた一対の外部電極を有しており、配線基板に設けられた一対のランドに対してこれら一対の外部電極が対応付けて半田接合材によって接合されることにより、配線基板に実装される。
【０００４】
この種の電子部品においては、上述した一対の外部電極が、所定方向において互いに離間して位置する素体の一対の端部を覆うように（すなわち、当該方向において相対して位置する端面のみならずこれに隣接する面の当該端面寄りに位置する部分を含む素体の表面を覆うように）設けられるか、あるいは、素体の底面のみに互いに離間して位置するように設けられるか、のいずれかの構成が採用されることが一般的である。
【０００５】
なお、前者の構成が採用された電子部品を具備した実装構造体が開示された文献としては、たとえば特開２００７−４３１４４号公報（特許文献１）があり、後者の構成が採用された電子部品を具備した実装構造体が開示された文献としては、たとえば特開２００６−３３９３３７号公報（特許文献２）がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−４３１４４号公報
【特許文献２】特開２００６−３３９３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電子部品の実装構造体としての回路基板を可能な限り小型化する観点からは、上述した電子部品の実装に必要となる配線基板上の面積（いわゆる実装面積）を狭小化することが重要になる。当該実装面積を狭小化することが可能になれば、隣り合うように実装される電子部品間の距離を狭くすること（すなわち狭隣接化）が可能になり、回路基板の小型化が可能になる。
【０００８】
ここで、上述した前者の構成を採用した場合には、電子部品の実装の際に、素体の端面およびこれに隣接する面を覆うように設けられた外部電極の表面に沿って半田接合材が濡れ上がることになるため、高いセルフアライメント効果が発揮されることになり、電子部品がより適切な位置に実装されることとなって、上述した狭隣接化の観点から有利なものとなる。しかしながら、実装の際に濡れ上がる半田接合材の量が多くなった場合には、電子部品の実装後において当該電子部品の側面に付着した部分の半田接合材の厚みが厚くなってしまい、隣り合って配置される電子部品同士が短絡してしまうことを防止する観点からは、結局のところ十分なマージンを確保することが必要となってしまい、狭隣接化が阻害されてしまうという問題があった。
【０００９】
一方、上述した後者の構成を採用した場合には、半田接合材の濡れ上がりがないため、上述した如くの問題が発生せず、この意味において上述した狭隣接化の観点から有利なものとなるが、その反面、電子部品の実装の際に得られるセルフアライメント効果が低くなるため、電子部品が傾いた状態で実装されるおそれが高くなり、隣り合って配置される電子部品同士が短絡してしまうことを防止する観点からは、結局のところ十分なマージンを確保することが必要となってしまい、狭隣接化が阻害されてしまうという問題があった。
【００１０】
このような問題は、特に上述した如くの小型化が図られた電子部品が実装されてなる実装構造体を製造する場合に顕在化するものであり、その解決が強く求められているところである。
【００１１】
したがって、本発明は、上述した問題点を解決すべくなされたものであり、配線基板上に実装される電子部品間の狭隣接化が図られた電子部品の実装構造体およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の局面に基づく電子部品の実装構造体は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなるものであって、以下の前提となる構成を有している。
【００１３】
上記電子部品は、厚み方向において相対して位置する第１主面および第２主面、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、上記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含んでいる。上記第１外部電極は、上記第１端面寄りに位置する部分の上記第２主面を覆う第１被覆部と、上記第１端面を覆う第２被覆部と、上記第１端面寄りに位置する部分の上記第１側面を覆う第３被覆部と、上記第１端面寄りに位置する部分の上記第２側面を覆う第４被覆部と、上記第１端面寄りに位置する部分の上記第１主面を覆う第５被覆部とを有している。上記第２外部電極は、上記第２端面寄りに位置する部分の上記第２主面を覆う第６被覆部と、上記第２端面を覆う第７被覆部と、上記第２端面寄りに位置する部分の上記第１側面を覆う第８被覆部と、上記第２端面寄りに位置する部分の上記第２側面を覆う第９被覆部と、上記第２端面寄りに位置する部分の上記第１主面を覆う第１０被覆部とを有している。
【００１４】
上記配線基板は、主表面を有する基材部と、互いに離間して位置するように上記主表面上に形成された第１ランドおよび第２ランドと、上記第１ランドおよび上記第２ランドの各々を取り囲むように上記主表面上に形成された半田レジストとを含んでいる。上記電子部品は、上記第１被覆部が上記第１ランドに対向するとともに上記第６被覆部が上記第２ランドに対向するように配置されている。
【００１５】
上記半田接合材は、上記第１外部電極と上記第１ランドとを接合する第１接合部、および、上記第２外部電極と上記第２ランドとを接合する第２接合部を含んでいる。上記第１接合部は、上記第１ランドに固着しているとともに、上記第１被覆部、上記第２被覆部、上記第３被覆部、上記第４被覆部および上記第５被覆部に跨るように上記第１外部電極に固着している。上記第２接合部は、上記第２ランドに固着しているとともに、上記第６被覆部、上記第７被覆部、上記第８被覆部、上記第９被覆部および上記第１０被覆部に跨るように上記第２外部電極に固着している。
【００１６】
上記本発明の第１の局面に基づく電子部品の実装構造体は、上述した前提となる構成に加え、以下の特徴を有している。
【００１７】
上記第１外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ１とし、上記第２外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ２とし、上記第３被覆部を覆う部分の上記第１接合部の上記幅方向における最大寸法をＷＡｓｏｌ１とし、上記第４被覆部を覆う部分の上記第１接合部の上記幅方向における最大寸法をＷＢｓｏｌ１とし、上記第８被覆部を覆う部分の上記第２接合部の上記幅方向における最大寸法をＷＡｓｏｌ２とし、上記第９被覆部を覆う部分の上記第２接合部の上記幅方向における最大寸法をＷＢｓｏｌ２とした場合に、下記式（１）ないし式（４）がいずれも充足されている。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１  ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１  ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２  ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２  ・・・（４）
【００１８】
また、上記本発明の第１の局面に基づく電子部品の実装構造体は、上述した特徴に加え、以下の特徴をさらに有していてもよい。なお、その前提として、上記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、上記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、上記第１ランドの表面および上記第１ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第１空隙部の容積をＶｒ１とし、上記第２ランドの表面および上記第２ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第２空隙部の容積をＶｒ２とする。
【００１９】
上記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している第１態様にあっては、好適には、下記式（５）および式（６）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３  ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３  ・・・（６）
【００２０】
上記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している第２態様にあっては、好適には、下記式（７）および式（８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７  ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７  ・・・（８）
【００２１】
上記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している第３態様にあっては、好適には、下記式（９）および式（１０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３  ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３  ・・・（１０）
【００２２】
上記第１態様ないし第３態様にあっては、さらに好適には、下記式（１１）および式（１２）がいずれも充足されている。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（１２）
【００２３】
上記本発明の第１の局面に基づく電子部品の実装構造体においては、上記電子部品が、積層セラミックコンデンサであってもよい。
【００２４】
本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、それぞれ上記本発明の第１の局面に基づく電子部品の実装構造体の上記第１態様ないし第３態様に係るものを製造するための製造方法であって、以下の前提となる第１工程ないし第３工程を有している。
【００２５】
上記第１工程は、上記第１ランド上または上記第１被覆部上、および、上記第２ランド上または上記第６被覆部上に、上記第１接合部および上記第２接合部となる半田ペーストを供給する工程である。
【００２６】
上記第２工程は、上記第１接合部となる上記半田ペーストを介して上記第１被覆部が上記第１ランドに対向するとともに、上記第２接合部となる上記半田ペーストを介して上記第２被覆部が上記第２ランドに対向するように、上記電子部品を上記配線基板上に載置する工程である。
【００２７】
上記第３工程は、上記半田ペーストを溶融および固化させることにより、上記第１外部電極と上記第１ランドとを上記第１接合部を介して接合するとともに、上記第２外部電極と上記第２ランドとを上記第２接合部を介して接合し、これにより上記電子部品を上記配線基板に実装する工程である。
【００２８】
上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、上述した前提となる工程に加え、それぞれ以下の特徴を有している。なお、その前提として、上記半田ペーストは、半田合金に加えてフラックスを含有するものとし、上記半田ペーストを供給する工程における、上記第１接合部となる上記半田ペーストの体積供給量をＶｐ１とし、上記第２接合部となる上記半田ペーストの体積供給量をＶｐ２とするとともに、さらに、上記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとする。
【００２９】
上記本発明の第１の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（１３）および式（１４）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ  ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ  ・・・（１４）
【００３０】
上記本発明の第２の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（１７）および式（１８）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ  ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ  ・・・（１８）
【００３１】
上記本発明の第３の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（２１）および式（２２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ  ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ  ・・・（２２）
【００３２】
上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（２５）および式（２６）がいずれも充足される。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（２６）
【００３３】
また、上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、上記特徴に加え、それぞれ以下の特徴をさらに有していてもよい。なお、その前提として、上記半田ペーストを供給する工程は、上記第１ランドに対応して設けられた第１孔部および上記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて上記半田ペーストを上記第１ランド上および上記第２ランド上に印刷することによって行なわれるものとし、上記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足するものとし、さらに、上記第１孔部の容積をＶｓｔ１とし、上記第２孔部の容積をＶｓｔ２とする。
【００３４】
上記本発明の第１の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（１５）および式（１６）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（１６）
【００３５】
上記本発明の第２の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（１９）および式（２０）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２０）
【００３６】
上記本発明の第３の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（２３）および式（２４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２４）
【００３７】
上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法においては、上記電子部品が、積層セラミックコンデンサであってもよい。
【００３８】
本発明の第２の局面に基づく電子部品の実装構造体は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなるものであって、以下の前提となる構成を有している。
【００３９】
上記電子部品は、厚み方向において相対して位置する第１主面および第２主面、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、上記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含んでいる。上記第１外部電極は、上記第１端面寄りに位置する部分の上記第２主面のみを覆っている。上記第２外部電極は、上記第２端面寄りに位置する部分の上記第２主面のみを覆っている。
【００４０】
上記配線基板は、主表面を有する基材部と、互いに離間して位置するように上記主表面上に形成された第１ランドおよび第２ランドと、上記第１ランドおよび上記第２ランドの各々を取り囲むように上記主表面上に形成された半田レジストとを含んでいる。上記電子部品は、上記第１外部電極が上記第１ランドに対向するとともに上記第２外部電極が上記第２ランドに対向するように配置されている。
【００４１】
上記半田接合材は、上記第１外部電極と上記第１ランドとを接合する第１接合部、および、上記第２外部電極と上記第２ランドとを接合する第２接合部を含んでいる。
【００４２】
上記本発明の第２の局面に基づく電子部品の実装構造体は、上述した前提となる構成に加え、以下の特徴を有している。
【００４３】
上記第１外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ１とし、上記第２外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ２とし、上記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、上記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、上記第１ランドの表面および上記第１ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第１空隙部の容積をＶｒ１とし、上記第２ランドの表面および上記第２ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（２７）および式（２８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３  ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３  ・・・（２８）
【００４４】
また、上記本発明の第２の局面に基づく電子部品の実装構造体は、上述した特徴に加え、以下の特徴をさらに有していてもよい。
【００４５】
上記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している第１態様にあっては、好適には、下記式（３７）および式（３８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．２８  ・・・（３７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．２８  ・・・（３８）
【００４６】
上記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している第２態様にあっては、好適には、下記式（３９）および式（４０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．４３  ・・・（３９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．４３  ・・・（４０）
【００４７】
上記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している第３態様にあっては、好適には、下記式（４１）および式（４２）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６２  ・・・（４１）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６２  ・・・（４２）
【００４８】
上記電子部品が、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している第４態様にあっては、好適には、下記式（４３）および式（４４）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．０１  ・・・（４３）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．０１  ・・・（４４）
【００４９】
上記電子部品が、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している第５態様にあっては、好適には、下記式（４５）および式（４６）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．５８  ・・・（４５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．５８  ・・・（４６）
【００５０】
上記電子部品が、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している第６態様にあっては、好適には、下記式（４７）および式（４８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦３．４５  ・・・（４７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦３．４５  ・・・（４８）
【００５１】
上記電子部品が、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している第７態様にあっては、好適には、下記式（４９）および式（５０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦４．１３  ・・・（４９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦４．１３  ・・・（５０）
【００５２】
上記第１態様ないし第７態様にあっては、さらに好適には、下記式（２９）および式（３０）がいずれも充足されている。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（３０）
【００５３】
上記本発明の第２の局面に基づく電子部品の実装構造体においては、上記電子部品が、積層セラミックコンデンサであってもよい。
【００５４】
本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、それぞれ上記本発明の第２の局面に基づく電子部品の実装構造体の上記第１態様ないし第７態様に係るものを製造するための製造方法であって、以下の前提となる第１工程ないし第３工程を有している。
【００５５】
上記第１工程は、上記第１ランド上または上記第１外部電極上、および、上記第２ランド上または上記第２外部電極上に、上記第１接合部および上記第２接合部となる半田ペーストを供給する工程である。
【００５６】
上記第２工程は、上記第１接合部となる上記半田ペーストを介して上記第１外部電極が上記第１ランドに対向するとともに、上記第２接合部となる上記半田ペーストを介して上記第２外部電極が上記第２ランドに対向するように、上記電子部品を上記配線基板上に載置する工程である。
【００５７】
上記第３工程は、上記半田ペーストを溶融および固化させることにより、上記第１外部電極と上記第１ランドとを上記第１接合部を介して接合するとともに、上記第２外部電極と上記第２ランドとを上記第２接合部を介して接合し、これにより上記電子部品を上記配線基板に実装する工程である。
【００５８】
上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、上述した前提となる工程に加え、それぞれ以下の特徴を有している。なお、その前提として、上記半田ペーストは、半田合金に加えてフラックスを含有するものとし、上記半田ペーストを供給する工程における、上記第１接合部となる上記半田ペーストの体積供給量をＶｐ１とし、上記第２接合部となる上記半田ペーストの体積供給量をＶｐ２とするとともに、さらに、上記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとする。
【００５９】
上記本発明の第４の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（３１）および式（３２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ  ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ  ・・・（３２）
【００６０】
上記本発明の第５の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５１）および式（５２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．４３×Ｖｒ１／Ｒｓｏｌ  ・・・（５１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．４３×Ｖｒ２／Ｒｓｏｌ  ・・・（５２）
【００６１】
上記本発明の第６の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５５）および式（５６）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６２×Ｖｒ１／Ｒｓｏｌ  ・・・（５５）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６２×Ｖｒ２／Ｒｓｏｌ  ・・・（５６）
【００６２】
上記本発明の第７の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５９）および式（６０）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．０１×Ｖｒ１／Ｒｓｏｌ  ・・・（５９）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．０１×Ｖｒ２／Ｒｓｏｌ  ・・・（６０）
【００６３】
上記本発明の第８の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（６３）および式（６４）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．５８×Ｖｒ１／Ｒｓｏｌ  ・・・（６３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．５８×Ｖｒ２／Ｒｓｏｌ  ・・・（６４）
【００６４】
上記本発明の第９の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（６７）および式（６８）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦３．４５×Ｖｒ１／Ｒｓｏｌ  ・・・（６７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦３．４５×Ｖｒ２／Ｒｓｏｌ  ・・・（６８）
【００６５】
上記本発明の第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（７１）および式（７２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦４．１３×Ｖｒ１／Ｒｓｏｌ  ・・・（７１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦４．１３×Ｖｒ２／Ｒｓｏｌ  ・・・（７２）
【００６６】
上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（３５）および式（３６）がいずれも充足される。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（３６）
【００６７】
また、上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、上記特徴に加え、それぞれ以下の特徴をさらに有していてもよい。なお、その前提として、上記半田ペーストを供給する工程は、上記第１ランドに対応して設けられた第１孔部および上記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて上記半田ペーストを上記第１ランド上および上記第２ランド上に印刷することによって行なわれるものとし、上記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足するものとし、さらに、上記第１孔部の容積をＶｓｔ１とし、上記第２孔部の容積をＶｓｔ２とする。
【００６８】
上記本発明の第４の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（３３）および式（３４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（３４）
【００６９】
上記本発明の第５の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（５３）および式（５４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（５３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（５４）
【００７０】
上記本発明の第６の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（５７）および式（５８）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（５７）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（５８）
【００７１】
上記本発明の第７の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６１）および式（６２）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６１）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（６２）
【００７２】
上記本発明の第８の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６５）および式（６６）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（６６）
【００７３】
上記本発明の第９の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６９）および式（７０）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（７０）
【００７４】
上記本発明の第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（７３）および式（７４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（７３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（７４）
【００７５】
上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法においては、上記電子部品が、積層セラミックコンデンサであってもよい。
【発明の効果】
【００７６】
本発明によれば、配線基板上に実装される電子部品間の狭隣接化が図られた電子部品の実装構造体およびその製造方法を提供することが可能になる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１における実装構造体に具備される積層セラミックコンデンサの斜視図である。
【図２】図１に示すＩＩ−ＩＩ線に沿った模式断面図である。
【図３】図２に示すＩＩＩＡ−ＩＩＩＡ線およびＩＩＩＢ−ＩＩＩＢ線に沿った模式断面図である。
【図４】本発明の実施の形態１における実装構造体に具備される配線基板の概略斜視図である。
【図５】図４に示すＶ−Ｖ線に沿った模式断面図である。
【図６】図５に示すＶＩＡ−ＶＩＡ線およびＶＩＢ−ＶＩＢ線に沿った模式断面図である。
【図７】本発明の実施の形態１における実装構造体の模式断面図である。
【図８】図７に示すＶＩＩＩＡ−ＶＩＩＩＡ線およびＶＩＩＩＢ−ＶＩＩＩＢ線に沿った模式断面図である。
【図９】本発明の実施の形態１における実装構造体の製造方法を示すフロー図である。
【図１０】第１検証試験における検証例１ないし検証例３の製造条件を示す表である。
【図１１】第１検証試験における検証例１の製造条件および試験結果を示す表である。
【図１２】第１検証試験における検証例２の製造条件および試験結果を示す表である。
【図１３】第１検証試験における検証例３の製造条件および試験結果を示す表である。
【図１４】第１検証試験における検証例１ないし検証例３の試験結果を示すグラフである。
【図１５】本発明の実施の形態２における実装構造体に具備される積層セラミックコンデンサの模式断面図である。
【図１６】図１５に示すＸＶＩＡ−ＸＶＩＡ線およびＸＶＩＢ−ＸＶＩＢ線に沿った模式断面図である。
【図１７】本発明の実施の形態２における実装構造体の模式断面図である。
【図１８】図１７に示すＸＶＩＩＩＡ−ＸＶＩＩＩＡ線およびＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った模式断面図である。
【図１９】積層セラミックコンデンサに傾きが生じた状態にある実装構造体の例を示す模式断面図である。
【図２０】第２検証試験における検証例４ないし検証例１０の製造条件を示す表である。
【図２１】第２検証試験における検証例４の製造条件および試験結果を示す表である。
【図２２】第２検証試験における検証例５の製造条件および試験結果を示す表である。
【図２３】第２検証試験における検証例６の製造条件および試験結果を示す表である。
【図２４】第２検証試験における検証例７の製造条件および試験結果を示す表である。
【図２５】第２検証試験における検証例８の製造条件および試験結果を示す表である。
【図２６】第２検証試験における検証例９の製造条件および試験結果を示す表である。
【図２７】第２検証試験における検証例１０の製造条件および試験結果を示す表である。
【図２８】第２検証試験における検証例４ないし検証例１０の試験結果を示すグラフである。
【図２９】第２検証試験における検証例４ないし検証例１０の試験結果をさらに整理したグラフである。
【発明を実施するための形態】
【００７８】
以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。
【００７９】
以下に示す実施の形態においては、電子部品の実装構造体およびその製造方法として、積層セラミックコンデンサが配線基板に実装されてなる回路基板およびその製造方法を例示して説明を行なう。また、本発明が適用されて配線基板に実装される電子部品としては、その他の種類のコンデンサ素子や各種の抵抗素子等、どのようなものであってもよい。
【００８０】
（実施の形態１）
図１は、本発明の実施の形態１における実装構造体に具備される積層セラミックコンデンサの斜視図である。また、図２は、図１に示すＩＩ−ＩＩ線に沿った模式断面図であり、図３は、図２に示すＩＩＩＡ−ＩＩＩＡ線およびＩＩＩＢ−ＩＩＩＢ線に沿った模式断面図である。まず、これら図１ないし図３を参照して、本実施の形態における実装構造体に具備される積層セラミックコンデンサ１０Ａについて説明する。
【００８１】
図１ないし図３に示すように、積層セラミックコンデンサ１０Ａは、全体として直方体形状を有する電子部品であり、素体１１と、一対の外部電極としての第１外部電極１５および第２外部電極１６とを備えている。なお、直方体形状には、コーナー部および稜線部が丸みを帯びたものも含まれる。
【００８２】
図２および図３に示すように、素体１１は、直方体形状を有しており、所定方向に沿って交互に積層された誘電体層１２および内部電極層１３にて構成されている。誘電体層１２は、たとえばチタン酸バリウムを主成分とするセラミックス材料にて形成されている。また、誘電体層１２は、後述するセラミックシートの原料となるセラミックス粉末の副成分としてのＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等を含んでいてもよい。一方、内部電極層１３は、たとえばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等に代表される金属材料にて形成されている。
【００８３】
素体１１は、誘電体層１２となるセラミックシート（いわゆるグリーンシート）の表面に内部電極層１３となる導電性ペーストが印刷された素材シートを複数準備し、これら複数の素材シートを積層して圧着および焼成することによって製作される。
【００８４】
なお、誘電体層１２の材質は、上述したチタン酸バリウムを主成分とするセラミックス材料に限られず、他の高誘電率のセラミックス材料（たとえば、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等を主成分とするもの）を誘電体層１２の材質として選択してもよい。また、内部電極層１３の材質も、上述した金属材料に限られず、他の導電材料を内部電極層１３の材質として選択してもよい。
【００８５】
図１および図２に示すように、第１外部電極１５および第２外部電極１６は、素体１１の所定方向の両端部の外表面を覆うように互いに離間して設けられている。第１外部電極１５および第２外部電極１６は、それぞれ導電膜にて構成されている。
【００８６】
第１外部電極１５および第２外部電極１６は、たとえば焼結金属層とめっき層の積層膜にて構成される。焼結金属層は、たとえばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等のペーストを焼き付けることで形成される。めっき層は、たとえばＮｉめっき層とこれを覆うＳｎめっき層とによって構成される。めっき層は、これに代えてＣｕめっき層やＡｕめっき層であってもよい。また、第１外部電極１５および第２外部電極１６は、めっき層のみによって構成されていてもよい。
【００８７】
さらには、第１外部電極１５および第２外部電極１６として、導電性樹脂ペーストを利用することも可能である。第１外部電極１５および第２外部電極１６として導電性樹脂ペーストを利用した場合には、導電性樹脂ペーストに含まれる樹脂成分が素体１１において発生した振動を吸収する効果を発揮するため、素体１１から外部に伝播する振動を効果的に減衰させることが可能になり、騒音の低減に有利である。
【００８８】
図２に示すように、積層方向に沿って誘電体層１２を挟んで隣り合う一対の内部電極層１３のうちの一方は、積層セラミックコンデンサ１０Ａの内部において第１外部電極１５に電気的に接続されており、積層方向に沿って誘電体層１２を挟んで隣り合う一対の内部電極層１３のうちの他方は、積層セラミックコンデンサ１０Ａの内部において第２外部電極１６に電気的に接続されている。これにより、一対の外部電極としての第１外部電極１５および第２外部電極１６間は、複数のコンデンサ要素が電気的に並列に接続された状態となっている。
【００８９】
ここで、図１ないし図３に示すように、素体１１における誘電体層１２と内部電極層１３との積層方向を厚み方向Ｔとして定義し、第１外部電極１５および第２外部電極１６が並ぶ方向を積層セラミックコンデンサ１０Ａの長さ方向Ｌとして定義し、これら長さ方向Ｌおよび厚み方向Ｔのいずれにも直交する方向を幅方向Ｗとして定義し、以降の説明においては、当該用語を使用する。なお、後述する配線基板２０の向きを特定する場合においても、積層セラミックコンデンサ１０Ａが実装される向きに合わせて当該配線基板２０の向きをこれら用語を用いて説明することとする。
【００９０】
また、素体１１が有する６つの表面のうち、厚み方向Ｔにおいて相対して位置する一対の表面を第１主面１１ａ１および第２主面１１ａ２と定義し、長さ方向Ｌにおいて相対して位置する一対の表面を第１端面１１ｂ１および第２端面１１ｂ２と定義し、幅方向Ｗにおいて相対して位置する一対の表面を第１側面１１ｃ１および第２側面１１ｃ２として定義し、以降の説明においては、当該用語を使用する。
【００９１】
図１ないし図３に示すように、素体１１の表面を覆うように互いに離間して設けられた第１外部電極１５および第２外部電極１６は、それぞれ素体１１の長さ方向Ｌにおける端部を覆うように設けられている。
【００９２】
具体的には、図２および図３を参照して、第１外部電極１５は、第１端面１１ｂ１寄りに位置する部分の第２主面１１ａ２を覆う第１被覆部１５ａと、第１端面１１ｂ１を覆う第２被覆部１５ｂと、第１端面１１ｂ１寄りに位置する部分の第１側面１１ｃ１を覆う第３被覆部１５ｃと、第１端面１１ｂ１寄りに位置する部分の第２側面１１ｃ２を覆う第４被覆部１５ｄと、第１端面１１ｂ１寄りに位置する部分の第１主面１１ａ１を覆う第５被覆部１５ｅとを有している。
【００９３】
一方、第２外部電極１６は、第２端面１１ｂ２寄りに位置する部分の第２主面１１ａ２を覆う第６被覆部１６ａと、第２端面１１ｂ２を覆う第７被覆部１６ｂと、第２端面１１ｂ２寄りに位置する部分の第１側面１１ｃ１を覆う第８被覆部１６ｃと、第２端面１１ｂ２寄りに位置する部分の第２側面１１ｃ２を覆う第９被覆部１６ｄと、第２端面１１ｂ２寄りに位置する部分の第１主面１１ａ１を覆う第１０被覆部１６ｅとを有している。
【００９４】
これにより、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ１は、第１外部電極１５の第１被覆部１５ａの露出表面と第１外部電極１５の第５被覆部１５ｅの露出表面との間の厚み方向Ｔに沿った距離のうちの最大値Ｔｅ１によって規定され、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ２は、第２外部電極１６の第６被覆部１６ａの露出表面と第２外部電極１６の第１０被覆部１６ｅの露出表面との間の厚み方向Ｔに沿った距離のうちの最大値Ｔｅ２によって規定される。
【００９５】
また、積層セラミックコンデンサ１０Ａの長さ方向Ｌにおける最大外形寸法Ｌｃは、第１外部電極１５の第２被覆部１５ｂの露出表面と第２外部電極１６の第７被覆部１６ｂの露出表面との間の長さ方向Ｌに沿った距離のうちの最大値によって規定される。
【００９６】
さらに、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１は、第１外部電極１５の第３被覆部１５ｃの露出表面と第１外部電極１５の第４被覆部１５ｄの露出表面との間の幅方向Ｗに沿った距離のうちの最大値Ｗｅ１によって規定され、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２は、第２外部電極１６の第８被覆部１６ｃの露出表面と第２外部電極１６の第９被覆部１６ｄの露出表面との間の幅方向Ｗに沿った距離のうちの最大値Ｗｅ２によって規定される。
【００９７】
ここで、第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１および第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２は、これらが同等となるように構成されることが好ましく、第１外部電極１５と第２外部電極１６との間の距離Ｄｅは、第１外部電極１５と第２外部電極１６との間の絶縁性を確保するのに十分な距離とされる。
【００９８】
なお、本実施の形態における積層セラミックコンデンサ１０Ａは、長さ方向Ｌにおける最大外形寸法Ｌｃが最も長くなるように構成されており、厚み方向Ｔにおける最大外形寸法Ｔｃ１，Ｔｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されており、幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されている。
【００９９】
ここで、積層セラミックコンデンサ１０Ａの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）の代表値としては、たとえば０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］等が挙げられる。
【０１００】
図４は、本実施の形態における実装構造体に具備される配線基板の概略斜視図である。また、図５は、図４に示すＶ−Ｖ線に沿った模式断面図であり、図６は、図５に示すＶＩＡ−ＶＩＡ線およびＶＩＢ−ＶＩＢ線に沿った模式断面図である。次に、これら図４ないし図６を参照して、本実施の形態における実装構造体に具備される配線基板２０について説明する。
【０１０１】
図４ないし図６に示すように、配線基板２０は、全体として平板状の形状を有しており、基材部２１と、半田レジスト２２と、導電パターン２３とを備えている。
【０１０２】
基材部２１は、一対の主表面を有する平板状の形状を有しており、少なくともその一方の主表面上に上述した半田レジスト２２および導電パターン２３が形成されている。基材部２１の材質としては、エポキシ樹脂等の樹脂材料やアルミナ等のセラミックス材料からなるもの、あるいはこれらに無機材料または有機材料からなるフィラーや織布等が添加されたもの等を用いることができる。一般的には、基材部２１としては、エポキシ樹脂からなる母材にガラス製の織布が添加されたガラスエポキシ基板が好適に利用される。
【０１０３】
導電パターン２３は、基材部２１の主表面上に設けられており、所定の形状にパターニングされている。導電パターン２３は、後述する第１ランド２５および第２ランド２６を形成する部分と、これら第１ランド２５および第２ランド２６から引き出された配線部２４とを含んでいる。導電パターン２３の材質としては、各種の導電材料が利用できるが、一般的には銅箔等の金属材料が好適に利用される。
【０１０４】
導電パターン２３の第１ランド２５および第２ランド２６を形成する部分は、積層セラミックコンデンサ１０Ａの第１外部電極１５および第２外部電極１６に対応した形状に形成されており、その表面２５ａ，２６ａが半田レジスト２２によって覆われることなく露出した状態となっている。これに対し、第１ランド２５および第２ランド２６を形成する部分の周囲に位置する導電パターン２３と、配線部２４とは、いずれも半田レジスト２２によって覆われている。
【０１０５】
半田レジスト２２は、基材部２１の主表面上および導電パターン２３の主表面上に設けられており、所定の形状にパターニングされている。半田レジスト２２は、積層セラミックコンデンサ１０Ａを配線基板２０に実装する際に、後述する半田接合材が配線基板２０の意図しない部分に付着してしまうことを防止するためのものであり、当該半田接合材が形成される領域を除く部分を主として覆っている。
【０１０６】
半田レジスト２２には、積層セラミックコンデンサ１０Ａの第１外部電極１５および第２外部電極１６に対応した形状の一対の開口部２２ａ，２２ｂが設けられており、当該一対の開口部２２ａ，２２ｂによって上述した第１ランド２５および第２ランド２６の外形が規定されている。
【０１０７】
以上により、配線基板２０は、導電パターン２３のうちの第１ランド２５の表面２５ａおよび半田レジスト２２の開口部２２ａの壁面２２ａ１によって形成されることになる半田レジスト２２の第１空隙部２７と、導電パターン２３のうちの第２ランド２６の表面２６ａおよび半田レジスト２２の開口部２２ｂの壁面２２ｂ１によって形成されることになる半田レジスト２２の第２空隙部２８とを有することになり、これら第１空隙部２７および第２空隙部２８が、積層セラミックコンデンサ１０Ａが実装されることとなる配線基板２０の長さ方向Ｌに沿って並んで配置されることになる。
【０１０８】
なお、ランドを形成する部分の周囲に位置する導電パターンが半田レジストによって覆われることにより、半田レジストに設けられた開口部によってランドの外形が規定される上記構成は、一般にオーバーレジスト構造と称されるものであるが、ランドを形成する部分の周囲に導電パターンを設けず、ランドを形成する部分の導電パターンの外周縁と開口部の周縁とを合致させたり、あるいはランドを形成する部分の導電パターンの外周縁を開口部の周縁よりも内側に配置されたりした構成の配線基板としてもよい。なお、導電パターン２３が基材部２１から剥離してしまうことを防止する観点からは、上述したオーバーレジスト構造を採用することがより好ましい。
【０１０９】
ここで、上記第１ランド２５および第２ランド２６を平面視した状態におけるこれらの配置位置や形状、寸法は、積層セラミックコンデンサ１０Ａを素体１１の第２主面１１ａ２の法線方向に沿って見た状態における第１外部電極１５および第２外部電極１６の配置位置や形状、寸法と同等とされることが好ましい。
【０１１０】
すなわち、第１ランド２５の第２ランド２６が位置しない側の端部から第２ランド２６の第１ランド２５が位置しない側の端部までの長さ方向Ｌに沿った距離Ｌｂは、上述した積層セラミックコンデンサ１０Ａの長さ方向Ｌにおける最大外形寸法Ｌｃと同等となるように構成されることが好ましく、第１ランド２５の長さ方向Ｌにおける外形寸法Ｌｌ１は、積層セラミックコンデンサ１０Ａの第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１と同等となるように構成されることが好ましく、第１ランド２５の幅方向Ｗにおける外形寸法Ｗｌ１は、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１（すなわちＷｅ１）と同等となるように構成されることが好ましく、第２ランド２６の長さ方向Ｌにおける外形寸法Ｌｌ２は、積層セラミックコンデンサ１０Ａの第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２と同等となるように構成されることが好ましく、第２ランド２６の幅方向Ｗにおける外形寸法Ｗｌ２は、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２（すなわちＷｅ２）と同等となるように構成されることが好ましく、第１ランド２５と第２ランド２６との間の長さ方向Ｌに沿った距離は、積層セラミックコンデンサ１０Ａの第１外部電極１５と第２外部電極１６との間の距離Ｄｅと同等となるように構成されることが好ましい。
【０１１１】
また、第１空隙部２７の厚み方向Ｔにおける大きさＴｒ１および第２空隙部２８の厚み方向Ｔにおける大きさＴｒ２は、いずれも導電パターン２３を覆う部分の半田レジスト２２の厚みによって規定されることになり、第１空隙部２７の容積Ｖｒ１は、Ｌｌ１×Ｗｌ１×Ｔｒ１によって求めることができ、第２空隙部２８の容積Ｖｒ２は、Ｌｌ２×Ｗｌ２×Ｔｒ２によって求めることができる。
【０１１２】
図７は、本実施の形態における実装構造体の模式断面図であり、図８は、図７に示すＶＩＩＩＡ−ＶＩＩＩＡ線およびＶＩＩＩＢ−ＶＩＩＩＢ線に沿った模式断面図である。次に、これら図７および図８を参照して、本実施の形態における実装構造体１Ａについて説明する。
【０１１３】
図７および図８に示すように、実装構造体１Ａは、上述した構成の配線基板２０に上述した構成の積層セラミックコンデンサ１０Ａが実装されてなるものであり、これら積層セラミックコンデンサ１０Ａおよび配線基板２０に加えて、半田接合材からなる第１接合部３１および第２接合部３２を備えている。
【０１１４】
積層セラミックコンデンサ１０Ａは、第１外部電極１５の第１被覆部１５ａが配線基板２０の第１ランド２５に対向するとともに、第２外部電極１６の第６被覆部１６ａが配線基板２０の第２ランド２６に対向するように、素体１１の第２主面１１ａ２が配線基板２０に対面した状態で配置されている。
【０１１５】
上述した第１接合部３１は、これら対向配置された第１外部電極１５と第１ランド２５とを接合しており、第１ランド２５の表面２５ａに固着するとともに、第１外部電極１５の第１被覆部１５ａ、第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅに跨るように第１外部電極１５の表面に固着している。
【０１１６】
一方、上述した第２接合部３２は、これら対向配置された第２外部電極１６と第２ランド２６とを接合しており、第２ランド２６の表面２６ａに固着するとともに、第２外部電極１６の第６被覆部１６ａ、第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅに跨るように第２外部電極１６の表面に固着している。
【０１１７】
第１接合部３１および第２接合部３２は、上述したように半田接合材によって構成されており、Ｓｎを含む半田合金を主成分としている。当該半田接合材としては、たとえばこれに含まれる金属成分のうち、Ａｇの含有量が０ｗｔ％より大きく３．５ｗｔ％以下であり、Ｃｕの含有量が０．５ｗｔ％以上０．７ｗｔ％以下である３元系のものを用いることが好ましい。
【０１１８】
当該半田接合材は、半田合金と有機材料であるフラックスとの混合物である半田ペーストを溶融および固化させることで形成されるものであり、半田ペースト中における半田合金の体積含有率Ｒｓｏｌは、０．４５以上０．５５以下であることが好ましい。
【０１１９】
ここで、第１接合部３１となる半田ペーストは、積層セラミックコンデンサ１０Ａの実装時においてこれが溶融することで第１外部電極１５の表面において濡れ広がり、その際に第１被覆部１５ａを覆うばかりでなく第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅを覆うように濡れ上がることになる。そのため、その後に濡れ広がった半田接合材が固化することにより、第１接合部３１は、上述したように第１被覆部１５ａ、第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅに跨るように第１外部電極１５の表面に固着した状態で形成されることになる。
【０１２０】
また、第２接合部３２となる半田ペーストも、積層セラミックコンデンサ１０Ａの実装時においてこれが溶融することで第２外部電極１６の表面において濡れ広がり、その際に第６被覆部１６ａを覆うばかりでなく第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅを覆うように濡れ上がることになる。そのため、その後に濡れ広がった半田接合材が固化することにより、第２接合部３２は、上述したように第６被覆部１６ａ、第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅに跨るように第２外部電極１６の表面に固着した状態で形成されることになる。
【０１２１】
図８に示すように、第１外部電極１５の第３被覆部１５ｃを覆う部分の第１接合部３１の幅方向Ｗにおける最大寸法をＷＡｓｏｌ１とし、第１外部電極１５の第４被覆部１５ｄを覆う部分の第１接合部３１の幅方向Ｗにおける最大寸法をＷＢｓｏｌ１とし、第２外部電極１６の第８被覆部１６ｃを覆う部分の第２接合部３２の幅方向Ｗにおける最大寸法をＷＡｓｏｌ２とし、第２外部電極１６の第９被覆部１６ｄを覆う部分の第２接合部３２の幅方向Ｗにおける最大寸法をＷＢｓｏｌ２とした場合に、本実施の形態における実装構造体１Ａにおいては、これら最大寸法ＷＡｓｏｌ１，ＷＢｓｏｌ１，ＷＡｓｏｌ２，ＷＢｓｏｌ２が、上述した第１外部電極１５が設けられた部分の積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１と、第２外部電極１６が設けられた部分の積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ２との間で、それぞれ下記式（１）ないし式（４）の条件を充足している。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１  ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１  ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２  ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２  ・・・（４）
【０１２２】
すなわち、本実施の形態における実装構造体１Ａにおいては、素体１１の第１側面１１ｃ１および第２側面１１ｃ２側に形成される半田接合材からなる第１接合部３１および第２接合部３２の幅方向Ｗにおける厚み（すなわち半田接合材の膨らみ量）の最大値が、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２のそれぞれ６％以下の大きさに抑えられている。
【０１２３】
これにより、本実施の形態における実装構造体１Ａにおいては、積層セラミックコンデンサ１０Ａを実装するために必要となる実装面積が狭小化することになり、隣り合って実装される電子部品との間の距離に大きなマージンを確保することが不要になり、狭隣接化が可能になる。したがって、実装構造体１Ａである回路基板の小型化を図ることが可能になり、当該回路基板を具備する電子機器の小型化に寄与することになる。
【０１２４】
なお、本実施の形態における実装構造体１Ａは、積層セラミックコンデンサ１０Ａの素体１１の第１端面１１ｂ１、第２端面１１ｂ２、および、これらに隣接する第１側面１１ｃ１、第２側面１１ｃ２を覆うように設けられた第１外部電極１５および第２外部電極１６の表面に沿って半田接合材が濡れ上がることで第１接合部３１および第２接合部３２が形成されるものであるため、高いセルフアライメント効果が発揮されることになり、その結果、積層セラミックコンデンサ１０Ａがより適切な位置に実装されるものになり、当該効果と相まって上述した狭隣接化の効果が非常に高いものとなる。
【０１２５】
ここで、上記式（１）ないし式（４）の条件を具備するためには、第１接合部３１に含まれる半田合金の体積をＶｓｏｌ１とし、第２接合部３２に含まれる半田合金の体積をＶｓｏｌ２とした場合に、これらＶｓｏｌ１およびＶｓｏｌ２と、上述した第１空隙部２７の容積Ｖｒ１および第２空隙部２８の容積Ｖｒ２とが、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（５）ないし式（１０）を充足することで実現できる。
【０１２６】
すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５）および式（６）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３  ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３  ・・・（６）
【０１２７】
また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７）および式（８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７  ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７  ・・・（８）
【０１２８】
さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（９）および式（１０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３  ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３  ・・・（１０）
【０１２９】
なお、本発明において、Ｘ＝ａ±ｂ（ここで、Ｘは変数、ａ，ｂは定数）と表記した場合、Ｘは、ａ−ｂ以上でａ＋ｂ以下の範囲内であることを意味する。
【０１３０】
ここで、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（５）ないし式（１０）に示す下限値である０．９を下回った場合には、半田合金の供給量が過少となり、十分な大きさの第１接合部３１および第２接合部３２を形成することが困難となってしまう。その場合には、実装後における積層セラミックコンデンサ１０Ａの接合強度を十分に保つことが難しくなる。なお、さらなる接合強度を確保する観点からは、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、下記式（１１）および式（１２）をさらに充足していることが好ましい。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（１２）
【０１３１】
一方、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（５）ないし式（１０）に示す上限値を超えた場合には、半田合金の供給量が過多となり、上述した半田接合材の膨らみ量が大きくなってしまう。その場合には上記式（１）ないし式（４）の条件が充足されなくなってしまうことになり、狭隣接化の効果が大幅に損なわれてしまうことになる。なお、上記式（５）ないし式（１０）に示すＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値は、後述する第１検証試験によって導き出されたものである。
【０１３２】
図９は、本実施の形態における実装構造体の製造方法を示すフロー図である。次に、この図９を参照して、本実施の形態における実装構造体の製造方法について具体的に説明する。
【０１３３】
上述した本実施の形態における実装構造体１Ａを製造するに当たっては、まず、上述した構成の積層セラミックコンデンサ１０Ａと、上述した構成の配線基板２０とが準備される。
【０１３４】
次に、図９に示すように、配線基板２０に半田ペーストが供給される（工程Ｓ１）。当該工程Ｓ１は、好ましくはステンシルを用いたスクリーン印刷法によって行なわれる。
【０１３５】
具体的には、配線基板２０の第１空隙部２７および第２空隙部２８に対応した位置および大きさの第１孔部および第２孔部が設けられてなる平板状のステンシル（版）が予め準備され、当該第１孔部および第２孔部がそれぞれ配線基板２０の第１空隙部２７および第２空隙部２８に重なるようにステンシルが配線基板２０上に位置決めして載置され、当該第１孔部および第２孔部、これに重なる第１空隙部２７および第２空隙部２８が半田ペーストによって充填されるように半田ペーストの印刷が行なわれる。その際、ステンシルの表面に半田ペーストが残留することがないようにスキージ等を用いて余剰の半田ペーストが掻き取られる。これにより、配線基板２０の第１ランド２５上および第２ランド２６上に所定量の半田ペーストが供給されることになる。
【０１３６】
なお、上述した工程Ｓ１においては、スクリーン印刷法を利用して半田ペーストを第１ランド２５上および第２ランド２６上に供給する場合を例示したが、他の方法を利用して半田ペーストを第１ランド２５上および第２ランド２６上に供給してもよいし、半田ペーストを積層セラミックコンデンサ１０Ａの第１外部電極１５の第１被覆部１５ａ上および第２外部電極１６の第６被覆部１６ａ上に供給することとしてもよいし、これら第１ランド２５および第１被覆部１５ａならびに第２ランド２６および第６被覆部１６ａ上の双方に供給することとしてもよい。
【０１３７】
次に、配線基板２０に積層セラミックコンデンサ１０Ａが載置される（工程Ｓ２）。当該工程Ｓ２においては、好ましくはチップマウンターが用いられ、積層セラミックコンデンサ１０Ａの第１外部電極１５の第１被覆部１５ａが、第１接合部３１となる半田ペーストを介して配線基板２０の第１ランド２５に対向配置されるとともに、積層セラミックコンデンサ１０Ａの第２外部電極１６の第６被覆部１６ａが、第２接合部３２となる半田ペーストを介して配線基板２０の第２ランド２６に対向配置されることとなるように、高精度に積層セラミックコンデンサ１０Ａが位置決めされて配線基板２０上に載置される。
【０１３８】
次に、リフローが行なわれる（工程Ｓ３）。当該工程Ｓ３においては、配線基板２０上に半田ペーストを介して載置された積層セラミックコンデンサ１０Ａが、当該配線基板２０および半田ペーストごとたとえばリフロー炉に投入されることによって行なわれる。これにより、半田ペーストが加熱されて溶融し、その後半田ペーストが冷却されて固化することにより、上述した第１接合部３１および第２接合部３２が形成されることになり、積層セラミックコンデンサ１０Ａが配線基板２０に実装される。
【０１３９】
ここで、上述したように、狭隣接化のためには半田合金の供給量が適切に管理される必要があり、そのためには、上述した工程Ｓ１において適切な量の半田ペーストが供給されることが重要になる。
【０１４０】
この点、本実施の形態における実装構造体の製造方法においては、第１接合部３１となる半田ペーストの上記工程Ｓ１における体積供給量をＶｐ１とし、第２接合部３２となる半田ペーストの上記工程Ｓ１における体積供給量をＶｐ２とした場合に、これらＶｐ１およびＶｐ２が、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（１３）、式（１４）、式（１７）、式（１８）、式（２１）および式（２２）を充足するように管理される。
【０１４１】
すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１３）および式（１４）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ  ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ  ・・・（１４）
【０１４２】
また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１７）および式（１８）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ  ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ  ・・・（１８）
【０１４３】
さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（２１）および式（２２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ  ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ  ・・・（２２）
【０１４４】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（５）ないし式（１０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。
【０１４５】
なお、さらなる接合強度を確保する観点からは、Ｖｐ１およびＶｐ２が、下記式（２５）および式（２６）をさらに充足していることが好ましい。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（２６）
【０１４６】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（１１）および式（１２）の条件を充足することになり、さらなる接合強度の確保が可能になる。
【０１４７】
また、上述したように、工程Ｓ１においてスクリーン印刷法を利用する場合には、配線基板２０の第１空隙部２７に対応してステンシルに設けられた第１孔部の容積をＶｓｔ１とし、配線基板２０の第２空隙部２８に対応してステンシルに設けられた第２孔部の容積をＶｓｔ２とした場合に、これらＶｓｔ１およびＶｓｔ２が、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（１５）、式（１６）、式（１９）、式（２０）、式（２３）および式（２４）を充足するように調整されていることが好ましい。
【０１４８】
すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１５）および式（１６）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（１６）
【０１４９】
また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１９）および式（２０）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２０）
【０１５０】
さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（２３）および式（２４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（２４）
【０１５１】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（５）ないし式（１０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。
【０１５２】
以上において説明したように、本実施の形態における実装構造体１Ａとすることにより、また本実施の形態における実装構造体の製造方法を採用することにより、配線基板２０上に実装される積層セラミックコンデンサ１０Ａとこれに隣り合うように配置される電子部品との間の狭隣接化が可能になり、電子機器の小型化を図ることが可能になる。
【０１５３】
（第１検証試験）
図１０は、第１検証試験における検証例１ないし検証例３の製造条件を示す表であり、図１１ないし図１３は、それぞれ第１検証試験における検証例１ないし検証例３の製造条件および試験結果を示す表である。また、図１４は、第１検証試験における検証例１ないし検証例３の試験結果を示すグラフである。次に、これら図１０ないし図１４を参照して、上述した本発明の実施の形態１に関連して行なった第１検証試験について説明する。
【０１５４】
本第１検証試験は、検証例１ないし検証例３として、図１０に示す各種寸法および容積の積層セラミックコンデンサ、配線基板およびステンシルを準備し、図１０に示す半田合金の体積含有率を有する半田ペーストを用いて配線基板に積層セラミックコンデンサを実際に実装することにより、上述した半田接合材の膨らみ量の最大値（ＷＡｓｏｌ１、ＷＢｓｏｌ１、ＷＡｓｏｌ２およびＷＢｓｏｌ２のうちの最大値）を実測したものである。
【０１５５】
検証例１において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］であり、検証例２において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］であり、検証例３において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］である。
【０１５６】
また、配線基板に設けた第１ランドおよび第２ランドならびにステンシルに設けた第１孔部および第２孔部の平面視した場合おける配置位置や形状、寸法は、いずれも積層セラミックコンデンサを素体の第２主面の法線方向に沿って見た状態における第１外部電極および第２外部電極の配置位置や形状、寸法に合致させている。
【０１５７】
ここで、当該第１検証試験においては、図１１ないし図１３に示すように、半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２に変化をもたせるために、ステンシルとしてその厚みＴｓｔが異なるものを複数準備してこれらを用いることとした。これにより、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、いずれも０．８３〜２．５０（ただし、検証例１においては０．８３〜１．８３、検証例２においては０．８３〜２．１７）の間で段階的に変化するようにしている。
【０１５８】
なお、第１検証試験においては、検証例１ないし検証例３のいずれについても、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値毎に複数のサンプルを製造して半田接合材の膨らみ量の最大値を実測した。図１１ないし図１３において示す試験結果としてのこれらの値は、いずれも上記複数のサンプルにおける半田接合材の膨らみ量の最大値の平均値を算出して示したものである。
【０１５９】
図１１および図１４に示されるように、第１検証試験の結果によると、検証例１においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．００７５［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．３３以下であることが必要であることが分かる。
【０１６０】
また、図１２および図１４に示されるように、第１検証試験の結果によると、検証例２においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．０１２［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．６７以下であることが必要であることが分かる。
【０１６１】
さらに、図１３および図１４に示されるように、第１検証試験の結果によると、検証例３においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．０１８［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．８３以下であることが必要であることが分かる。
【０１６２】
以上の結果に基づけば、上記式（１）ないし式（４）を充足するためには、実装する積層セラミックコンデンサの幅方向における最大外形寸法に応じて、上記式（５）ないし式（１０）および上記式（１３）ないし式（２４）を充足することが好適であることが理解される。
【０１６３】
なお、上述した本発明の実施の形態１においては、内部電極層が配線基板の主表面に対して平行（すなわち、内部電極層の積層方向が当該主表面に垂直）となるように電子部品が配線基板に実装されてなる実装構造体に本発明を適用した場合を例示して説明を行なったが、本発明は、内部電極層が配線基板の主表面に対して垂直（すなわち、内部電極の積層方向が当該主表面に平行）となるように電子部品が配線基板に実装されてなる実装構造体にも当然にその適用が可能である。
【０１６４】
（実施の形態２）
図１５は、本発明の実施の形態２における実装構造体に具備される積層セラミックコンデンサの模式断面図であり、図１６は、図１５に示すＸＶＩＡ−ＸＶＩＡ線およびＸＶＩＢ−ＸＶＩＢ線に沿った模式断面図である。まず、これら図１５および図１６を参照して、本実施の形態における実装構造体に具備される積層セラミックコンデンサ１０Ｂについて説明する。
【０１６５】
図１５および図１６に示すように、本実施の形態における積層セラミックコンデンサ１０Ｂは、上述した実施の形態１における積層セラミックコンデンサ１０Ａと基本的に同様の構成の素体１１を有しており、当該素体１１の表面に設けられた第１外部電極１５および第２外部電極の構成と、その詳細な説明は省略するが、積層方向において交互に第１外部電極１５および第２外部電極１６に接続された内部電極層１３の当該第１外部電極１５および第２外部電極１６に対する接続態様とにおいてのみ、上述した実施の形態１における積層セラミックコンデンサ１０Ａのそれと異なっている。
【０１６６】
より詳細には、本実施の形態における積層セラミックコンデンサ１０Ｂにおいては、素体１１の表面を覆うように互いに離間して設けられた第１外部電極１５および第２外部電極１６が、それぞれ素体１１の第２主面１１ａ２の長さ方向Ｌにおける端部のみを覆うように設けられている。すなわち、第１外部電極１５は、第１端面１１ｂ１寄りに位置する部分の第２主面１１ａ２のみを覆うように構成されており、第２外部電極１６は、第２端面１１ｂ２寄りに位置する部分の第２主面１１ａ２を覆うように構成されている。
【０１６７】
これにより、積層セラミックコンデンサ１０Ｂの第１外部電極１５が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ１は、第１外部電極１５の露出表面と素体１１の第１主面１１ａ１との間の厚み方向Ｔに沿った距離のうちの最大値によって規定され、積層セラミックコンデンサ１０Ｂの第２外部電極１６が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ２は、第２外部電極１６の露出表面と素体１１の第１主面１１ａ１との間の厚み方向Ｔに沿った距離のうちの最大値によって規定される。
【０１６８】
また、積層セラミックコンデンサ１０Ｂの長さ方向Ｌにおける最大外形寸法Ｌｃは、素体１１の第１端面１１ｂ１と第２端面１１ｂ２との間の長さ方向Ｌに沿った距離のうちの最大値によって規定される。
【０１６９】
さらに、積層セラミックコンデンサ１０Ｂの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１は、素体１１の第１側面１１ｃ１と第２側面１１ｃ２との間の幅方向Ｗに沿った距離のうちの最大値によって規定され、積層セラミックコンデンサ１０Ｂの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２は、素体１１の第１側面１１ｃ１と第２側面１１ｃ２との間の幅方向Ｗに沿った距離のうちの最大値によって規定される。
【０１７０】
ここで、第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１および第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２は、これらが同等となるように構成されることが好ましく、第１外部電極１５と第２外部電極１６との間の距離Ｄｅは、第１外部電極１５と第２外部電極１６との間の絶縁性を確保するのに十分な距離とされる。
【０１７１】
なお、本実施の形態における積層セラミックコンデンサ１０Ｂは、長さ方向Ｌにおける最大外形寸法Ｌｃが最も長くなるように構成されており、厚み方向Ｔにおける最大外形寸法Ｔｃ１，Ｔｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されており、幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されている。
【０１７２】
ここで、積層セラミックコンデンサ１０Ｂの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）の代表値としては、たとえば０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］、１．０［ｍｍ］×０．５［ｍｍ］×０．５［ｍｍ］、１．６［ｍｍ］×０．８［ｍｍ］×０．８［ｍｍ］、２．０［ｍｍ］×１．２５［ｍｍ］×１．２５［ｍｍ］、３．２［ｍｍ］×１．６［ｍｍ］×１．６［ｍｍ］等が挙げられる。
【０１７３】
図１７は、本実施の形態における実装構造体の模式断面図であり、図１８は、図１７に示すＸＶＩＩＩＡ−ＸＶＩＩＩＡ線およびＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った模式断面図である。次に、これら図１７および図１８を参照して、本実施の形態における実装構造体１Ｂについて説明する。
【０１７４】
図１７および図１８に示すように、実装構造体１Ｂは、配線基板２０に上述した構成の積層セラミックコンデンサ１０Ｂが実装されてなるものであり、これら積層セラミックコンデンサ１０Ｂおよび配線基板２０に加えて、半田接合材からなる第１接合部３１および第２接合部３２を備えている。ここで、配線基板２０は、上述した実施の形態１において示した構成の配線基板２０と同様の構成のものであり、第１ランド２５および第２ランド２６を平面視した状態におけるこれらの配置位置や形状、寸法は、積層セラミックコンデンサ１０Ｂを素体１１の第２主面１１ａ２の法線方向に沿って見た状態における第１外部電極１５および第２外部電極１６の配置位置や形状、寸法と同等とされることが好ましい。
【０１７５】
積層セラミックコンデンサ１０Ｂは、第１外部電極１５が配線基板２０の第１ランド２５に対向するとともに、第２外部電極１６が配線基板２０の第２ランド２６に対向するように、素体１１の第２主面１１ａ２が配線基板２０に対面した状態で配置されている。
【０１７６】
上述した第１接合部３１は、これら対向配置された第１外部電極１５と第１ランド２５とを接合しており、第１ランド２５の表面２５ａに固着するとともに、第１外部電極１５の表面に固着している。一方、上述した第２接合部３２は、これら対向配置された第２外部電極１６と第２ランド２６とを接合しており、第２ランド２６の表面２６ａに固着するとともに、第２外部電極１６の表面に固着している。
【０１７７】
なお、第１接合部３１および第２接合部３２を構成する半田接合材は、上述した実施の形態１におけるそれと同様のものである。当該半田接合材は、半田合金と有機材料であるフラックスとの混合物である半田ペーストを溶融および固化させることで形成されるものであり、半田ペースト中における半田合金の体積含有率Ｒｓｏｌは、０．４５以上０．５５以下であることが好ましい。
【０１７８】
本実施の形態における実装構造体１Ｂは、図１８に示すように、実装後において積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角が２°以下に抑えられているものであるが、当該傾きについて以下において説明する。図１９は、積層セラミックコンデンサに傾きが生じた状態にある実装構造体の例を示す模式断面図である。
【０１７９】
図１８に示すように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていない状態においては、積層セラミックコンデンサ１０Ｂの素体１１の第２主面１１ａ２と、配線基板２０の表面（より厳密には、半田レジスト２２の露出表面）とが平行な状態にある。
【０１８０】
一方、図１９に示すように、積層セラミックコンデンサ１０Ｂに傾きが生じている状態においては、積層セラミックコンデンサ１０Ｂの素体１１の第２主面１１ａ２と、配線基板２０の表面（より厳密には、半田レジスト２２の露出表面）とが所定の傾角θを形成することになる。この傾角θが、２°を超えた場合には、積層セラミックコンデンサ１０Ｂを実装するために必要となる実装面積に相当程度の大きなマージンを確保しておくことが必要になってしまう。
【０１８１】
したがって、本実施の形態における実装構造体１Ｂにおいては、上述したように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角θが２°以下に抑えられているものであるため、積層セラミックコンデンサ１０Ｂを実装するために必要となる実装面積が狭小化することになり、隣り合って実装される電子部品との間の距離に大きなマージンを確保することが不要になり、狭隣接化が可能になる。したがって、実装構造体１Ｂである回路基板の小型化を図ることが可能になり、当該回路基板を具備する電子機器の小型化に寄与することになる。
【０１８２】
なお、本実施の形態における実装構造体１Ｂは、上述した実施の形態１における実装構造体１Ａに比較した場合に、積層セラミックコンデンサ１０Ｂの素体１１の第１端面１１ｂ１、第２端面１１ｂ２、第１側面１１ｃ１および第２側面１１ｃ２を覆うように第１外部電極１５および第２外部電極１６が設けられていないものであるため、半田接合材が濡れ上がることもなく、その結果、第１接合部３１および第２接合部が積層セラミックコンデンサ１０Ｂの上記複数の面に形成されることもないことになり、当該効果と相まって上述した狭隣接化の効果が非常に高いものとなる。
【０１８３】
また、本実施の形態における実装構造体１Ｂは、上述したように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角θが２°以下に抑えられているものであるため、第１接合部３１および第２接合部３２の厚みをその全域にわたって十分に確保することができるものであり、結果として、高い接合強度が発揮されることで接合信頼性が高まったものにもなる。
【０１８４】
ここで、積層セラミックコンデンサ１０Ｂに傾きが一切生じないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためには、第１接合部３１に含まれる半田合金の体積Ｖｓｏｌ１および第２接合部３２に含まれる半田合金の体積Ｖｓｏｌ２と、配線基板２０に設けられた第１空隙部２７の容積Ｖｒ１および第２空隙部２８の容積Ｖｒ２とが、下記式（２７）および式（２８）を充足することで実現できる。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３  ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３  ・・・（２８）
【０１８５】
なお、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３７）および式（３８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．２８  ・・・（３７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．２８  ・・・（３８）
【０１８６】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３９）および式（４０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．４３  ・・・（３９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．４３  ・・・（４０）
【０１８７】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４１）および式（４２）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６２  ・・・（４１）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６２  ・・・（４２）
【０１８８】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４３）および式（４４）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．０１  ・・・（４３）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．０１  ・・・（４４）
【０１８９】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４５）および式（４６）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．５８  ・・・（４５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．５８  ・・・（４６）
【０１９０】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４７）および式（４８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦３．４５  ・・・（４７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦３．４５  ・・・（４８）
【０１９１】
さらには、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４９）および式（５０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦４．１３  ・・・（４９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦４．１３  ・・・（５０）
【０１９２】
ここで、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（３７）ないし式（５０）に示す下限値である０．９を下回った場合には、半田合金の供給量が過少となり、十分な大きさの第１接合部３１および第２接合部３２を形成することが困難となってしまう。その場合には、実装後における積層セラミックコンデンサ１０Ｂの接合強度を十分に保つことが難しくなる。なお、さらなる接合強度を確保する観点からは、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、下記式（２９）および式（３０）をさらに充足していることが好ましい。
１．０≦Ｖｓｏｌ１／Ｖｒ１  ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２  ・・・（３０）
【０１９３】
一方、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（３７）ないし式（５０）に示す上限値を超えた場合には、半田合金の供給量が過多となり、上述した積層セラミックコンデンサ１０Ｂの傾角θが大きくなることが懸念される。その場合には、積層セラミックコンデンサ１０Ｂに傾きが一切生じないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにすることが困難になり、狭隣接化の効果が場合によっては大幅に損なわれてしまうことになる。なお、上記式（３７）ないし式（５０）に示すＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値は、後述する第２検証試験によって導き出されたものである。
【０１９４】
本実施の形態における実装構造体１Ｂを製造するに当たっては、上述した実施の形態１における実装構造体の製造方法と同様の製造方法が適用でき、上述した図９に示した製造フローと同様の製造フローを経ることにより、上述した実装構造体１Ｂが製造される。
【０１９５】
ここで、本実施の形態における製造方法にあっても、上述したように、狭隣接化のためには半田合金の供給量が適切に管理される必要があり、そのためには、上述した工程Ｓ１において適切な量の半田ペーストが供給されることが重要になる。
【０１９６】
この点、本実施の形態における実装構造体の製造方法においては、第１接合部３１となる半田ペーストの上記工程Ｓ１における体積供給量Ｖｐ１と、第２接合部３２となる半田ペーストの上記工程Ｓ１における体積供給量Ｖｐ２とが、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（３１）、式（３２）、式（５１）、式（５２）、式（５５）、式（５６）、式（５９）、式（６０）、式（６３）、式（６４）、式（６７）、式（６８）、式（７１）および式（７２）を充足するように管理される。
【０１９７】
すなわち、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３１）および式（３２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ  ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ  ・・・（３２）
【０１９８】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５１）および式（５２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．４３×Ｖｒ１／Ｒｓｏｌ  ・・・（５１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．４３×Ｖｒ２／Ｒｓｏｌ  ・・・（５２）
【０１９９】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５５）および式（５６）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６２×Ｖｒ１／Ｒｓｏｌ  ・・・（５５）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６２×Ｖｒ２／Ｒｓｏｌ  ・・・（５６）
【０２００】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５９）および式（６０）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．０１×Ｖｒ１／Ｒｓｏｌ  ・・・（５９）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．０１×Ｖｒ２／Ｒｓｏｌ  ・・・（６０）
【０２０１】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６３）および式（６４）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．５８×Ｖｒ１／Ｒｓｏｌ  ・・・（６３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．５８×Ｖｒ２／Ｒｓｏｌ  ・・・（６４）
【０２０２】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６７）および式（６８）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦３．４５×Ｖｒ１／Ｒｓｏｌ  ・・・（６７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦３．４５×Ｖｒ２／Ｒｓｏｌ  ・・・（６８）
【０２０３】
さらに、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７１）および式（７２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦４．１３×Ｖｒ１／Ｒｓｏｌ  ・・・（７１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦４．１３×Ｖｒ２／Ｒｓｏｌ  ・・・（７２）
【０２０４】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（３７）ないし式（５０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。
【０２０５】
なお、さらなる接合強度を確保する観点からは、Ｖｐ１およびＶｐ２が、下記式（３５）および式（３６）をさらに充足していることが好ましい。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１  ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２  ・・・（３６）
【０２０６】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（２９）および式（３０）の条件を充足することになり、さらなる接合強度の確保が可能になる。
【０２０７】
また、上述したように、工程Ｓ１においてスクリーン印刷法を利用する場合には、ステンシルの第１孔部の容積Ｖｓｔ１と、ステンシルの第２孔部の容積Ｖｓｔ２とが、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（３３）、式（３４）、式（５３）、式（５４）、式（５７）、式（５８）、式（６１）、式（６２）、式（６５）、式（６６）、式（６９）、式（７０）、式（７３）および式（７４）を充足するように調整されていることが好ましい。
【０２０８】
すなわち、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３３）および式（３４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（３４）
【０２０９】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５３）および式（５４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（５３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（５４）
【０２１０】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５７）および式（５８）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（５７）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（５８）
【０２１１】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６１）および式（６２）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６１）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（６２）
【０２１２】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６５）および式（６６）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（６６）
【０２１３】
また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６９）および式（７０）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（６９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（７０）
【０２１４】
さらには、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７３）および式（７４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ１  ・・・（７３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ２  ・・・（７４）
【０２１５】
これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（３７）ないし式（５０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。
【０２１６】
以上において説明したように、本実施の形態における実装構造体１Ｂとすることにより、また本実施の形態における実装構造体の製造方法を採用することにより、配線基板２０上に実装される積層セラミックコンデンサ１０Ｂとこれに隣り合うように配置される電子部品との間の狭隣接化が可能になり、電子機器の小型化を図ることが可能になる。
【０２１７】
（第２検証試験）
図２０は、第２検証試験における検証例４ないし検証例１０の製造条件を示す表であり、図２１ないし図２７は、それぞれ第２検証試験における検証例４ないし検証例１０の製造条件および試験結果を示す表である。また、図２８は、第２検証試験における検証例４ないし検証例１０の試験結果を示すグラフであり、図２９は、第２検証試験における検証例４ないし検証例１０の試験結果をさらに整理したグラフである。次に、これら図２０ないし図２９を参照して、上述した本発明の実施の形態２に関連して行なった第２検証試験について説明する。
【０２１８】
本第２検証試験は、検証例４ないし検証例１０として、図２０に示す各種寸法および容積の積層セラミックコンデンサ、配線基板およびステンシルを準備し、図２０に示す半田合金の体積含有率を有する半田ペーストを用いて配線基板に積層セラミックコンデンサを実際に実装することにより、上述した積層セラミックコンデンサの傾角θを実測したものである。
【０２１９】
検証例４において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］であり、検証例５において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］であり、検証例６において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］であり、検証例７において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、１．０［ｍｍ］×０．５［ｍｍ］×０．５［ｍｍ］であり、検証例８において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、１．６［ｍｍ］×０．８［ｍｍ］×０．８［ｍｍ］であり、検証例９において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、２．０［ｍｍ］×１．２５［ｍｍ］×１．２５［ｍｍ］であり、検証例１０において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、３．２［ｍｍ］×１．６［ｍｍ］×１．６［ｍｍ］である。
【０２２０】
また、配線基板に設けた第１ランドおよび第２ランドならびにステンシルに設けた第１孔部および第２孔部の平面視した場合おける配置位置や形状、寸法は、いずれも積層セラミックコンデンサを素体の第２主面の法線方向に沿って見た状態における第１外部電極および第２外部電極の配置位置や形状、寸法に合致させている。
【０２２１】
ここで、当該第２検証試験においては、図２１ないし図２７に示すように、半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２に変化をもたせるために、ステンシルとしてその厚みＴｓｔが異なるものを複数準備してこれらを用いることとした。これにより、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、検証例４ないし検証例６において、いずれも０．６７〜２．１７（ただし、検証例４においては０．６７〜１．６７）の間で段階的に変化するようにし、検証例７ないし検証例１０において、いずれも０．８３〜３．８３の間で段階的に変化するようにしている。
【０２２２】
なお、第２検証試験においては、検証例４ないし検証例１０のいずれについても、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値毎に複数のサンプルを製造して積層セラミックコンデンサの傾角を実測した。図２１ないし図２７において示す試験結果としてのこれらの値は、いずれも上記複数のサンプルにおける積層セラミックコンデンサの傾角の平均値を算出して示したものである。なお、図２８に示すグラフから明らかなように、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２と傾角θとの関係が、概ねＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２がいずれも１．２以上の範囲で比例関係にあると認められるため、以下において示す傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、いずれも近似式を求めることで算出している。
【０２２３】
図２１および図２８に示されるように、第２検証試験の結果によると、検証例４においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．２８以下であることが必要であることが分かる。
【０２２４】
また、図２２および図２８に示されるように、第２検証試験の結果によると、検証例５においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．４３以下であることが必要であることが分かる。
【０２２５】
また、図２３および図２８に示されるように、第２検証試験の結果によると、検証例６においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．６２以下であることが必要であることが分かる。
【０２２６】
また、図２４および図２８に示されるように、第２検証試験の結果によると、検証例７においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、２．０１以下であることが必要であることが分かる。
【０２２７】
また、図２５および図２８に示されるように、第２検証試験の結果によると、検証例８においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、２．５８以下であることが必要であることが分かる。
【０２２８】
また、図２６および図２８に示されるように、第２検証試験の結果によると、検証例９においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、３．４５以下であることが必要であることが分かる。
【０２２９】
さらに、図２７および図２８に示されるように、第２検証試験の結果によると、検証例１０においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、４．１３以下であることが必要であることが分かる。
【０２３０】
以上の結果に基づけば、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためには、実装する積層セラミックコンデンサの幅方向における最大外形寸法に応じて、上記式（３７）ないし式（５０）、上記式（３１）ないし式（３４）、および、上記式（５１）ないし式（７４）を充足することが好適であることが理解される。
【０２３１】
また、図２９に示すように、上述した第２検証試験の結果をさらに整理すると、積層セラミックコンデンサの幅方向における最大外形寸法Ｗｃ１，Ｗｃ２と、上述した積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値には、比例関係があることが認められる。当該関係を一般化して表わす近似式は、上記式（２７）および式（２８）となる。
【０２３２】
ここで、上記式（２７）および式（２８）と、検証例４ないし検証例１０において用いた積層セラミックコンデンサの幅方向における最大外形寸法Ｗｃ１，Ｗｃ２の上限値および下限値と、必要な接合強度が確保できるＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の下限値とを考慮すると、図２９に示すグラフにおいて斜線にて表わした領域Ｒの条件を充足することにより、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられることになる。
【０２３３】
今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【符号の説明】
【０２３４】
１Ａ，１Ｂ  実装構造体、１０Ａ，１０Ｂ  積層セラミックコンデンサ、１１  素体、１１ａ１  第１主面、１１ａ２  第２主面、１１ｂ１  第１端面、１１ｂ２  第２端面、１１ｃ１  第１側面、１１ｃ２  第２側面、１２  誘電体層、１３  内部電極層、１５  第１外部電極、１５ａ  第１被覆部、１５ｂ  第２被覆部、１５ｃ  第３被覆部、１５ｄ  第４被覆部、１５ｅ  第５被覆部、１６  第２外部電極、１６ａ  第６被覆部、１６ｂ  第７被覆部、１６ｃ  第８被覆部、１６ｄ  第９被覆部、１６ｅ  第１０被覆部、２０  配線基板、２１  基材部、２２  半田レジスト、２２ａ，２２ｂ  開口部、２２ａ１，２２ｂ１  壁面、２３  導電パターン、２４  配線部、２５  第１ランド、２５ａ  表面、２６  第２ランド、２６ａ  表面、２７  第１空隙部、２８  第２空隙部、３１  第１接合部、３２  第２接合部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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