(57)【要約】      （修正有）【課題】入力端子からラッチ回路までの信号経路で発生する充放電電流を削減する。【解決手段】クロック信号ＣＫに応じてアドレス信号の各ビットをラッチする複数のラッチ回路ＬＴと、アドレス端子２１及びラッチ回路ＬＴ間を其々接続する入力信号経路ＲＩＮと、クロック入力端子２３及びラッチ回路ＬＴ間を其々接続する複数のクロック経路ＲＣとを備える。入力信号経路ＲＩＮの長さは実質的に互いに異なり、クロック経路ＲＣの長さは実質的に互いに異なり、ラッチ回路ＬＴそれぞれに対応する入力信号経路ＲＩＮ及びクロック経路ＲＣの長さは実質的に等しい。アドレス信号のビットごとに異なるタイミングでラッチ動作を行っていることから、信号経路ＲＩＮを等長化することなく、正しくラッチ動作を行うことができる。【選択図】図４
2015170376.tif 000002
【特許請求の範囲】
【請求項１】
複数の制御信号を其々受ける複数の信号入力端子と、
クロック信号を受けるクロック入力端子と、
前記複数の信号入力端子に其々対応し、前記クロック信号に応じて其々複数の制御信号をラッチする複数の第１ラッチ回路と、
前記複数の信号入力端子及び前記複数の第１ラッチ回路間を其々接続する複数の入力信号経路と、
前記クロック入力端子及び前記複数の第１ラッチ回路間を其々接続する複数のクロック経路と、を備え、
前記複数の入力信号経路の長さは実質的に互いに異なるものであり、前記複数のクロック経路の長さは実質的に互いに異なるものであり、前記複数の第１ラッチ回路各々に対応する前記入力信号経路及び前記クロック経路の長さは実質的に等しいものであることを特徴とする半導体装置。
【請求項２】
前記複数の入力信号経路にそれぞれ含まれるバッファ回路の段数は、対応する前記クロック経路に含まれるバッファ回路の段数と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の入力信号経路は、互いに長さの異なる第１及び第２の入力信号経路を少なくとも含み、
前記複数の第１ラッチ回路のうち前記第１の入力信号経路に対応するものは、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期してラッチ動作を行い、
前記複数の第１ラッチ回路のうち前記第２の入力信号経路に対応するものは、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方に同期してラッチ動作を行うことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１ラッチ回路の出力信号を受けるデコーダ回路と、
前記複数の第１ラッチ回路及び前記デコーダ間を其々接続する複数の出力信号経路と、をさらに備え、
前記複数の出力信号経路の長さは実質的に互いに異なることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の入力信号経路のそれぞれ及びこれに対応する前記出力信号経路の長さの合計は、実質的に互いに等しいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の入力信号経路のそれぞれ及びこれに対応する前記出力信号経路に含まれるバッファ回路の段数は、互いに等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の信号入力端子は、アドレス信号を受ける複数のアドレス入力端子と、コマンド信号を受ける複数のコマンド入力端子を含み、
前記複数の第１ラッチ回路は、前記アドレス信号をラッチする複数のアドレスラッチ回路と、前記コマンド信号をラッチする複数のコマンドラッチ回路を含み、
前記デコーダ回路は、前記アドレス信号をデコードするアドレスデコーダと、前記コマンド信号をデコードするコマンドデコーダを含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のアドレスラッチ回路のそれぞれに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数よりも、前記複数のコマンドラッチ回路のそれぞれに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数の方が少ないことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記複数の出力信号経路の少なくとも一部にそれぞれ挿入された複数の第２ラッチ回路をさらに備え、
前記複数の第２ラッチ回路は互いに実質的に同じタイミングでラッチ動作を行うことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記コマンドデコーダは、前記コマンド信号をデコードする第１デコードブロックと、前記アドレス信号の一部をデコードする第２デコードブロックを含むことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２デコードブロックによって生成される複数の内部コマンドの一部は前記アドレスデコーダに供給され、
前記アドレスデコーダは、前記複数の内部コマンドの前記一部によって制御されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１デコードブロックに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数よりも、前記第２デコードブロックに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数、並びに、前記アドレスデコーダに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数の方が少ないことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記コマンドデコーダは、前記コマンド信号及び前記アドレス信号の一部をデコードすることによって複数の内部コマンドを生成し、
前記アドレスデコーダは、前記複数の内部コマンドの前記一部によって制御されることを特徴とする請求項７に記載の半導体装置。
【請求項１４】
前記第コマンドデコーダに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数よりも、前記アドレスデコーダに対応する前記入力信号経路及び前記出力信号経路に含まれるバッファ回路の段数の方が少ないことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
それぞれ第１乃至第３信号が入力される第１乃至第３信号入力端子と、
前記第３信号に応答して前記第１信号をラッチする第１ラッチ回路と、
前記第３信号に応答して前記第２信号をラッチする第２ラッチ回路と、
前記第１及び第２信号を処理する内部回路と、
前記第１信号入力端子と前記第１ラッチ回路を接続する第１信号経路と、
前記第２信号入力端子と前記第２ラッチ回路を接続する第２信号経路と、
前記第３信号入力端子と前記第１ラッチ回路を接続する第３信号経路と、
前記第３信号入力端子と前記第２ラッチ回路を接続する第４信号経路と、
前記第１ラッチ回路と前記内部回路を接続する第５信号経路と、
前記第２ラッチ回路と前記内部回路を接続する第６信号経路と、を備え、
前記第１信号経路に含まれるバッファ回路の数は前記第２信号経路に含まれるバッファ回路の数と異なり、
前記第３信号経路に含まれるバッファ回路の数は前記第４信号経路に含まれるバッファ回路の数と異なり、
前記第５信号経路に含まれるバッファ回路の数は前記第６信号経路に含まれるバッファ回路の数と異なり、
前記第１信号経路に含まれるバッファ回路の数は前記第３信号経路に含まれるバッファ回路の数と同じであり、
前記第２信号経路に含まれるバッファ回路の数は前記第４信号経路に含まれるバッファ回路の数と同じであり、
前記第１及び第５信号経路に含まれるバッファ回路の合計数は、前記第２及び第６信号経路に含まれるバッファ回路の合計数と同じであることを特徴とする半導体装置。
【請求項１６】
前記第５及び第６信号経路にそれぞれ挿入された第３及び第４ラッチ回路をさらに備え、
前記第３及び第４ラッチ回路は互いに実質的に同じタイミングでラッチ動作を行うことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第５信号経路に挿入された第３ラッチ回路をさらに備え、
前記第６信号経路にはラッチ回路が挿入されておらず、
前記第１信号経路に含まれるバッファ回路の数よりも、前記第２信号経路に含まれるバッファ回路の数の方が多いことを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記内部回路はデコーダ回路であることを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
請求項１５乃至１７のいずれか一項に記載の複数の半導体装置と、
前記複数の半導体装置に接続されたコントローラと、を備え、
前記コントローラは、前記複数の半導体装置の一部を選択し、残りを非選択とした状態で、前記複数の半導体装置に対して前記第１乃至第３信号を共通に供給することを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、複数ビットからなる制御信号をクロック信号に同期してラッチする半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、外部から複数ビットからなるアドレス信号などが入力され、クロック信号に同期して半導体装置の内部でラッチされる。アドレス信号の各ビットをラッチするラッチ回路は、特許文献１に記載されているように、一箇所にまとめて配置されることが一般的である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２３７１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されたレイアウトでは、アドレス信号を構成するビットごとに、入力端子からラッチ回路までの距離が相違してしまう。このため、ラッチマージンが減少し、高速なクロック信号を用いることは困難である。このような問題を解決するためには、入力端子からラッチ回路までの距離が全てのビットで等長となるよう、一部の配線を迂回させるなどのレイアウトを行う必要があった。しかしながら、このようなレイアウトは、チップ面積を拡大させるだけでなく、迂回させた配線部分における寄生容量の充放電を要することから消費電流を増大させるという問題があった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、複数の制御信号を其々受ける複数の信号入力端子と、クロック信号を受けるクロック入力端子と、前記複数の信号入力端子に其々対応し、前記クロック信号に応じて其々複数の制御信号をラッチする複数の第１ラッチ回路と、前記複数の信号入力端子及び前記複数の第１ラッチ回路間を其々接続する複数の入力信号経路と、前記クロック入力端子及び前記複数の第１ラッチ回路間を其々接続する複数のクロック経路と、を備え、前記複数の入力信号経路の長さは実質的に互いに異なるものであり、前記複数のクロック経路の長さは実質的に互いに異なるものであり、前記複数の第１ラッチ回路各々に対応する前記入力信号経路及び前記クロック経路の長さは実質的に等しいものであることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、それぞれ第１乃至第３信号が入力される第１乃至第３信号入力端子と、前記第３信号に応答して前記第１信号をラッチする第１ラッチ回路と、前記第３信号に応答して前記第２信号をラッチする第２ラッチ回路と、前記第１及び第２信号を処理する内部回路と、前記第１信号入力端子と前記第１ラッチ回路を接続する第１信号経路と、前記第２信号入力端子と前記第２ラッチ回路を接続する第２信号経路と、前記第３信号入力端子と前記第１ラッチ回路を接続する第３信号経路と、前記第３信号入力端子と前記第２ラッチ回路を接続する第４信号経路と、前記第１ラッチ回路と前記内部回路を接続する第５信号経路と、前記第２ラッチ回路と前記内部回路を接続する第６信号経路と、を備え、前記第１信号経路に含まれるバッファ回路の数は前記第２信号経路に含まれるバッファ回路の数と異なり、前記第３信号経路に含まれるバッファ回路の数は前記第４信号経路に含まれるバッファ回路の数と異なり、前記第５信号経路に含まれるバッファ回路の数は前記第６信号経路に含まれるバッファ回路の数と異なり、前記第１信号経路に含まれるバッファ回路の数は前記第３信号経路に含まれるバッファ回路の数と同じであり、前記第２信号経路に含まれるバッファ回路の数は前記第４信号経路に含まれるバッファ回路の数と同じであり、前記第１及び第５信号経路に含まれるバッファ回路の合計数は、前記第２及び第６信号経路に含まれるバッファ回路の合計数と同じであることを特徴とする。
【０００７】
また、本発明による情報処理システムは、複数の前記半導体装置と、これら半導体装置に接続されたコントローラと、を備え、前記コントローラは、前記複数の半導体装置の一部を選択し、残りを非選択とした状態で、前記複数の半導体装置に対して前記第１乃至第３信号を共通に供給することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、入力信号ごとに異なるタイミングでラッチ動作を行っていることから、各信号入力端子とラッチ回路までの距離を等長化する必要がない。これにより、信号入力端子とラッチ回路までの距離を短縮することができるため、当該信号経路において発生する充放電電流を削減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを示す平面図である。
【図３】半導体装置１０を含む情報処理システムのブロック図である。
【図４】アドレスラッチ回路４１及びコマンドラッチ回路４２の前段部分を示す回路図である。
【図５】変形例によるアドレスラッチ回路４１及びコマンドラッチ回路４２の前段部分を示す回路図である。
【図６】第１の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【図７】第２の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【図８】第３の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【図９】第４の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【図１０】第５の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【図１１】第６の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型やＤＤＲ３型等のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３０の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗ＲＺＱに接地電位ＶＳＳが供給されているが、キャリブレーションの態様によっては電源電位ＶＤＤにも接続される。
【００１３】
図１に示すように、半導体装置１０は８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。各バンクＢＡＮＫ０〜ＢＡＮＫ７は互いに独立してコマンドを実行することができる。各バンクＢＡＮＫ０〜ＢＡＮＫ７は、それぞれメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプＭＡＭＰを有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプＭＡＭＰによってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路３９に供給される。
【００１５】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２４，２５、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。以下、説明において外部端子名は、ＤＤＲ３型ＤＲＡＭを基とする。ＤＤＲ４型ＤＲＡＭ等においては、端子名が変更されるケースもある。
【００１６】
アドレス端子２１は、外部からアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路４１にラッチされた後、アドレスデコーダ３２に供給される。後述するように、アドレスデコーダ３２には、アドレス制御回路及びバンクアドレス制御回路が含まれている。アドレスデコーダ３２に供給された及びバンクアドレス信号ＢＡＤＤは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかを選択するための信号として用いられる。また、アドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについては選択されたメモリバンクのロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについては選択されたメモリバンクのカラムデコーダ１３に供給される。
【００１７】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドラッチ回路４２にラッチされた後、コマンドデコーダ３４に供給される。また、コマンド信号ＣＯＭのうち、チップセレクト信号ＣＳＢについては、入力クロック発生回路４３にも供給される。入力クロック発生回路４３は、アドレスラッチ回路４１及びコマンドラッチ回路４２に供給する内部クロック信号ＩＣＬＫを生成する。
【００１８】
コマンドデコーダ３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、キャリブレーション信号ＺＱＣなどがある。
【００１９】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレスデコーダ３２に供給されたロウアドレスＸＡＤＤが、選択されたメモリバンクのロウデコーダ１２に供給される。これにより、当該メモリセルアレイ１１に含まれるワード線がロウアドレスＸＡＤＤによって選択される。
【００２０】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレスデコーダ３２に供給されたカラムアドレスＹＡＤＤが、選択されたメモリバンクのカラムデコーダ１３に供給される。これにより、当該メモリセルアレイ１１に含まれるビット線ＢＬ又は／ＢＬがカラムアドレスＹＡＤＤによって選択される。
【００２１】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプＭＡＭＰ及びデータ入出力回路３９を介して、データ入出力端子ＤＱから外部に出力される。
【００２２】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路３９及びメインアンプＭＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２３】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路３０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００２４】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路３９に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００２５】
また、内部クロック信号ＰＣＬＫは、入力クロック発生回路４３にも供給され、これによって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、アドレスラッチ回路４１及びコマンドラッチ回路４２に供給され、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭのラッチタイミングを示す制御信号として用いられる。アドレスラッチ回路４１及びコマンドラッチ回路４２の詳細については後述する。
【００２６】
さらに、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫＡが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫＡは、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２７】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路３０にて使用される基準電位である。
【００２８】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路３９に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であり、データ入出力回路３９専用の電源電位である。
【００２９】
キャリブレーション端子ＺＱは、キャリブレーション回路３０に接続されている。キャリブレーション回路３０は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路３９に供給され、これによって、データ入出力回路３９に含まれる出力ユニットのインピーダンスが指定される。
【００３０】
図２は、半導体装置１０のレイアウトを示す平面図である。
【００３１】
図２に示すように、本実施形態による半導体装置１０は、メモリセルアレイ領域ＡＲＹがマトリクス状に４個設けられている。１つのメモリセルアレイ領域ＡＲＹには、例えば２つのメモリバンクを含むメモリセルアレイ１１が形成される。そして、Ｘ方向に隣接する２つのメモリセルアレイ領域ＡＲＹ間、並びに、Ｙ方向に隣接する２つのメモリセルアレイ領域ＡＲＹ間には、周辺回路領域ＰＥ１〜ＰＥ４が設けられる。周辺回路領域ＰＥ１〜ＰＥ４は、図１に示したメモリセルアレイ１１以外の各種回路ブロックが配置される領域である。
【００３２】
ここで、周辺回路領域ＰＥ１には、アドレス端子２１、コマンド端子２２、クロック端子２３及びこれらに対応する入力回路３１，３３，３５やラッチ回路４１，４２などが配置される。一方、周辺回路領域ＰＥ２には、データ入出力端子ＤＱ、キャリブレーション端子ＺＱ及びデータ入出力回路３９などが配置される。
【００３３】
図２に示すように、これらの外部端子は、Ｘ方向に沿って一列（或いは二列）に配列されているため、例えば、同じアドレス端子２１に属する端子であっても、アドレス信号ＡＤＤのあるビット（例えばＡ１５）が入力される端子と、アドレス信号ＡＤＤの別のビット（例えばＡ１２）が入力される端子とのＸ方向における距離は、かなり離れて配置されることになる。また、アドレス信号ＡＤＤのあるビット（例えばＡ１５）が入力される端子と、コマンド信号ＣＯＭのあるビット（例えばＣＡＳＢ）が入力される端子とのＸ方向における距離も、かなり離れて配置されることになる。
【００３４】
ここで、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭは、いずれも外部クロック信号ＣＫ，／ＣＫに同期して入力される。半導体装置１０の内部においては、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭを構成する各ビットを、外部クロック信号ＣＫ，／ＣＫの当該エッジに対応したタイミングでラッチし、当該クロック信号ＣＫ，／ＣＫに対応する各ビットを確定する必要がある。これを実現する単純な方法として、アドレス端子２１を構成する複数の入力端子及びコマンド端子２２を構成する複数の入力端子から、それぞれに対応するラッチ回路までの距離を等長とする事が考えられる。これによれば、各ラッチ回路に信号が到達するタイミングが一致するため、正しくラッチ動作を行うことができる。
【００３５】
しかしながら、この方法では、ラッチ回路までの距離が最も遠い入力端子に一致するよう、他の入力端子からラッチ回路までの距離を迂回によって延長させる必要がある。この場合、次のような状況が生じる事を本発明者は発見した。
【００３６】
広く知られているように、ＤＲＡＭなどの半導体装置は、１つのコントローラに複数個が共通接続されることがある。例えば、図３（ａ）に示す情報処理システムにおいては、１つのコントローラＣＮＴに２つのメモリモジュールＭＭ１，ＭＭ２が割り当てられ、これらメモリモジュールＭＭ１，ＭＭ２にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。メモリモジュールＭＭ１，ＭＭ２のモジュール基板上には、複数の半導体装置１０が実装されている。また、図３（ｂ）に示す情報処理システムにおいては、１つのコントローラＣＮＴに２つの半導体装置１０−１，１０−２が割り当てられ、これら半導体装置１０−１，１０−２にはアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭが共通に入力される。そして、いずれの例においても、チップセレクト信号ＣＳ１，ＣＳ２を用いて、一方のメモリモジュールＭＭ又は半導体装置１０を選択することができる。
【００３７】
この場合、図３（ａ）に示す例においては、一方のメモリモジュールＭＭ１を選択してアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭを供給すると、非選択である他方のメモリモジュールＭＭ２にもこれらの信号が入力される。同様に、図３（ｂ）に示す例においては、一方の半導体装置１０−１を選択してアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭを供給すると、非選択である他方の半導体装置１０−２にもこれらの信号が入力される。この様に、各種信号が各々対応する入力端子に伝送されるが、入力端子と接続されるラッチ回路においてラッチが行われない構成とする事で非選択状態を実現している。一方、これにより、非選択であるメモリモジュールＭＭ２や半導体装置１０−２においても、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭの変化に伴う充放電電流が発生する。非選択である半導体装置は上記の通りスタンバイ状態として動作を行わないものであり、この充放電電流はなるべく少なくする事がシステム全体として望ましい。
【００３８】
そして、この充放電電流は、入力端子からラッチ回路までの距離に比例して増大するため、迂回によって入力端子からラッチ回路までの距離を等長化する方法では、ＤＲＡＭ単体のスタンバイ電流の増大、ひいてはメモリモジュールやシステム全体の消費電流を削減することは出来ない。したがって、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭの正確なラッチを可能としつつ、入力端子からラッチ回路までの信号経路における充放電電流を削減可能な半導体装置が求められている。本実施形態による半導体装置１０はこれを実現するものであり、以下、その特徴的な構成について詳細に説明する。
【００３９】
図４は、アドレスラッチ回路４１及びコマンドラッチ回路４２の前段部分を示す回路図である。
【００４０】
図４に示すように、アドレス端子２１は、アドレス信号ＡＤＤが入力される１６個の入力端子Ａ０〜Ａ１５と、バンクアドレス信号ＢＡＤＤが入力される３個の入力端子ＢＡ０〜ＢＡ２からなり、これらがＸ方向に一列に配列されている。また、コマンド端子２２は、４つの入力端子ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢからなり、これらがＸ方向に一列に配列されている。クロック端子２３は、外部クロック信号ＣＫ，／ＣＫがそれぞれ入力される２つの入力端子からなる。尚、以下の説明においては、ある入力端子とこれに入力される信号に同じ符号を付すことがある。例えば、入力端子Ａ１５に入力される信号を信号Ａ１５と呼ぶことがある。
【００４１】
アドレスラッチ回路４１及びコマンドラッチ回路４２は、対応する各信号をラッチするための複数のラッチ回路ＬＴが設けられている。そして、本実施形態では、各入力端子とこれに対応するラッチ回路ＬＴまでの信号経路ＲＩＮの距離が等長化されておらず、クロック端子２３に近い入力端子ほどラッチ回路ＬＴまでの信号経路ＲＩＮが短く、クロック端子２３から遠い入力端子ほどラッチ回路ＬＴまで信号経路ＲＩＮが長くなるよう設計されている。
【００４２】
例えば、コマンド端子２２は、クロック端子２３に隣接して配置されているため、コマンド端子２２を構成する各入力端子ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢからラッチ回路ＬＴまでの距離は最短であり、当該信号経路ＲＩＮにはバッファ回路として１個のインバータが挿入されている。また、アドレス端子２１のうち、比較的クロック端子２３に近い入力端子Ａ１０については、ラッチ回路ＬＴまでの距離が比較的短く、当該信号経路ＲＩＮにはバッファ回路として３個のインバータが挿入されている。そして、アドレス端子２１のうち、最もクロック端子２３から遠い入力端子Ａ１５については、ラッチ回路ＬＴまでの距離が最長であり、当該信号経路ＲＩＮにはバッファ回路として６個のインバータが挿入されている。
【００４３】
このような構成により、各入力信号がそれぞれラッチ回路ＬＴに到達するタイミングが相違する。しかしながら、本実施形態では、各入力信号がそれぞれラッチ回路ＬＴに到達するタイミングに合わせて、各ラッチ回路ＬＴに内部クロック信号を入力しており、これにより各ラッチ回路ＬＴは正しくラッチ動作を行うことができる。つまり、図４に示すように、入力クロック発生回路４３から出力された内部クロック信号ＩＣＬＫは、バッファ回路であるいくつかのインバータを有するクロック経路ＲＣを経由することにより、互いに位相の異なる複数の内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ６が生成される。すでに説明したとおり、入力クロック発生回路４３は、チップセレクト信号ＣＳＢによって活性化される。ここで、内部クロック信号ＩＣＬＫ１とは１段のインバータを経由した信号であり、内部クロック信号ＩＣＬＫ３とは３段のインバータを経由した信号であり、内部クロック信号ＩＣＬＫ６とは６段のインバータを経由した信号である。
【００４４】
そして、これら内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ６は、それぞれ信号経路ＲＩＮに同数のインバータを有するラッチ回路ＬＴにタイミング信号として入力される。例えば、信号経路ＲＩＮに１段のインバータが挿入されたコマンド端子２２に対応するラッチ回路ＬＴに対しては、１段のインバータを経由することによって生成された内部クロック信号ＩＣＬＫ１が供給される。また、信号経路ＲＩＮに３段のインバータが挿入された入力端子Ａ１０に対応するラッチ回路ＬＴに対しては、３段のインバータを経由することによって生成された内部クロック信号ＩＣＬＫ２が供給される。そして、信号経路ＲＩＮに６段のインバータが挿入された入力端子Ａ１５に対応するラッチ回路ＬＴに対しては、６段のインバータを経由することによって生成された内部クロック信号ＩＣＬＫ６が供給される。
【００４５】
ここで、挿入されるインバータの数は、当該信号経路ＲＩＮの長さに連動している。したがって、換言すれば、アドレス入力回路３１又はコマンド入力回路３３からラッチ回路ＬＴへの信号経路ＲＩＮの長さと、クロック入力回路３５からラッチ回路ＬＴへのクロック経路ＲＣの長さが、同じラッチ回路ＬＴにおいてほぼ同一となるよう構成されている。
【００４６】
これにより、全てのラッチ回路ＬＴにおいて、入力信号と内部クロック信号のタイミングが同期するため、信号経路ＲＩＮが等長化されていないにもかかわらず、正しくラッチ動作を行うことができる。尚、奇数段のインバータを経由した内部クロック信号ＩＣＬＫ１，ＩＣＬＫ３，ＩＣＬＫ５が入力されるラッチ回路においては、当該内部クロック信号の立ち下がりエッジにてラッチ動作を行い、偶数段のインバータを経由した内部クロック信号ＩＣＬＫ２，ＩＣＬＫ４，ＩＣＬＫ６が入力されるラッチ回路においては、当該内部クロック信号の立ち上がりエッジにてラッチ動作を行う。
【００４７】
以上説明した構成により、正しいラッチ動作を実現しつつ、信号経路ＲＩＮを等長化した場合と比べて、アドレス端子２１及びコマンド端子２２からラッチ回路ＬＴまでの信号経路ＲＩＮの合計長が短くなることから、これらの信号経路ＲＩＮにて生じる充放電電流が削減される。これは、チップセレクト信号ＣＳＢによって当該半導体装置１０が選択されている場合のみならず、当該半導体装置１０が非選択である場合も同様である。なぜならば、図４に示すように、チップセレクト信号ＣＳＢが非活性化すると内部クロック信号ＩＣＬＫのクロッキングが停止するため、ラッチ回路ＬＴによるラッチ動作は行われないが、ラッチ回路までの信号経路ＲＩＮにおいては、アドレス信号ＡＤＤなどの論理レベルが変化すると充放電電流が発生するからである。
【００４８】
図５は、変形例によるアドレスラッチ回路４１及びコマンドラッチ回路４２の前段部分を示す回路図である。
【００４９】
図５に示す例では、ラッチ回路ＬＴがＹ方向に一列に配列されている点において、図４に示したレイアウトと相違している。これによれば、ラッチ回路ＬＴが集中的に配置されるため、当該周辺回路領域ＰＥ１内のその他の回路配置が容易となり、回路設計が容易となる。但し、かかるレイアウトにおいては、信号経路ＲＩＮの合計長さが図４に示すレイアウトに比べて長くなる。また、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ６を信号経路ＲＩＮの長さに合わせて生成する必要があるため、場合によっては、図５に示すように内部クロック信号を一部迂回させる必要がある。
【００５０】
このように、図４及び図５に示したアドレスラッチ回路４１及びコマンドラッチ回路４２を用いれば、上述の通り、入力端子からラッチ回路ＬＴまでの信号経路ＲＩＮ（入力信号経路）にて発生する充放電電流を削減することができる。但し、各ラッチ回路ＬＴにおけるラッチタイミングが異なるため、これをそのまま後段の回路に出力すると、ビット間においてタイミングがずれた状態で後段の回路に信号が入力されてしまう。このようなタイミングのずれは、図６に示すように、ラッチ回路ＬＴから後段の回路までの信号経路ＲＯＵＴ（出力信号経路）にて相殺することができる。
【００５１】
図６は、第１の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。図６は、アドレスラッチ回路４１及びコマンドラッチ回路４２の前段部分が図３に示す回路構成である場合に対応している。この点、後述する図７〜図１１においても同様である。
【００５２】
図６に示すように、ラッチ回路ＬＴの後段に位置する各出力信号経路ＲＯＵＴには、バッファ回路であるいくつかのインバータが挿入されている。そして、各出力信号経路ＲＯＵＴに挿入されたインバータの数は、当該ラッチ回路ＬＴへの入力信号経路ＲＩＮに挿入されたインバータの数とリンクしている。具体的には、入力信号経路ＲＩＮに挿入されたインバータの数と、対応する出力信号経路ＲＯＵＴに挿入されたインバータの数の合計は、アドレス系のビット間及びコマンド系のビット間においてそれぞれ同一である。
【００５３】
例えば、端子ＢＡ０に対応する経路について見ると、ラッチ回路ＬＴまでの入力信号経路ＲＩＮに挿入されたインバータの数は２段であり、ラッチ回路ＬＴからアドレスデコーダ３２までの出力信号経路ＲＯＵＴに挿入されたインバータの数は８段であることから、合計で１０段のインバータが設けられている。また、端子Ａ１５に対応する経路について見ると、ラッチ回路ＬＴまでの入力信号経路ＲＩＮに挿入されたインバータの数は６段であり、ラッチ回路ＬＴからアドレスデコーダ３２までの出力信号経路ＲＯＵＴに挿入されたインバータの数は４段であることから、やはり合計で１０段のインバータが設けられている。このため、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤを構成する各ビットは、アドレスデコーダ３２に同時に入力されることになる。
【００５４】
尚、アドレス信号ＡＤＤの一部であるビットＡ１０，Ａ１２及びバンクアドレス信号ＢＡＤＤは、コマンドの一部としても用いられるため、これらの信号はコマンドデコーダ３４にも入力される。
【００５５】
そして、端子ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢに対応する経路について見ると、ラッチ回路までの入力信号経路ＲＩＮに挿入されたインバータの数は１段であり、ラッチ回路からコマンドデコーダ３４までの出力信号経路ＲＯＵＴに挿入されたインバータの数は７段であることから、合計で８段のインバータが設けられている。また、端子Ａ１０，Ａ１２，ＢＡ０〜ＢＡ２に対応する経路について見ると、ラッチ回路までの入力信号経路ＲＩＮに挿入されたインバータの数は２段であり、ラッチ回路からコマンドデコーダ３４までの出力信号経路ＲＯＵＴに挿入されたインバータの数は６段であることから、やはり合計で８段のインバータが設けられている。このため、コマンド信号ＣＯＭを構成する各ビット、並びに、アドレス信号ＡＤＤの一部であるビットＡ１０，Ａ１２及びバンクアドレス信号ＢＡＤＤは、コマンドデコーダ３４に同時に入力されることになる。
【００５６】
コマンドデコーダ３４はこれらの信号を受け、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤなどの各種内部コマンドを生成する。このうち、アクティブ信号ＡＣＴやリード信号ＲＥＡＤなど一部の内部コマンドは、アドレスデコーダ３２に含まれるアドレス制御回路３２ａに供給される。そして、アドレス制御回路３２ａは、アクティブ信号ＡＣＴが活性化している場合には入力されたアドレス信号ＡＤＤをロウアドレスＸＡＤＤとして出力し、リード信号ＲＥＡＤが活性化している場合には入力されたアドレス信号ＡＤＤをカラムアドレスＹＡＤＤとして出力する。
【００５７】
このため、アドレス制御回路３２ａにアドレス信号ＡＤＤが到達しても、アクティブ信号ＡＣＴやリード信号ＲＥＡＤが到達するまでは、ロウアドレスＸＡＤＤ又はカラムアドレスＹＡＤＤの出力を行うことはできない。言い換えれば、アドレス制御回路３２ａよりもコマンドデコーダ３４の遅延が大きいため、アドレス制御回路３２ａに到達するアドレス信号ＡＤＤを遅延させなければならない。しかしながら、本実施形態では、アドレス制御回路３２ａにアドレス信号ＡＤＤが到達するよりも早く、コマンドデコーダ３４にコマンド信号ＣＯＭが到達するようインバータの段数が設定されていることから、アドレス制御回路３２ａは、アドレス信号ＡＤＤが到達するとすぐにロウアドレスＸＡＤＤ又はカラムアドレスＹＡＤＤの出力を行うことが可能となる。
【００５８】
図７は、第２の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【００５９】
図７に示すように、本実施形態はアドレスラッチ回路４１及びコマンドラッチ回路４２の前段にラッチ回路５１〜５３が追加されている点において、図６に示した第１の実施形態と相違している。その他の点については、第１の実施形態と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６０】
ラッチ回路５１〜５３は、内部クロック信号ＩＣＬＫ１０に同期して、それぞれ１０段のインバータを経由したアドレス信号ＡＤＤ、バンクアドレス信号ＢＡＤＤ及びコマンド信号ＣＯＭの各ビットをラッチする。内部クロック信号ＩＣＬＫ１０とは、内部クロック信号ＩＣＬＫ６がさらに４段のインバータを経由した信号である。かかる構成は、各箇所に配置されたインバータにおける製造ばらつき、電圧ばらつき、温度ばらつき等に起因して、各ビット間にタイミング差が生じても、ラッチ回路５１〜５３によってタイミングが揃えられ、アドレスデコーダ３２及びコマンドデコーダ３４の回路設計が容易となる。
【００６１】
この場合、ラッチ回路５１〜５３にラッチされた信号のうち、アドレスデコーダ３２に入力される信号についてはさらに２段のインバータを経由する一方、コマンドデコーダ３４に入力される信号については追加のインバータを経由することなく、そのまま入力される。これにより、第１の実施形態と同様、アドレスデコーダ３２に入力される信号よりも、コマンドデコーダ３４に入力される信号の方が先に到達することから、アドレス制御回路３２ａはアクティブ信号ＡＣＴやリード信号ＲＥＡＤに基づいた動作を直ちに行うことが可能となる。
【００６２】
図８は、第３の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【００６３】
図８に示す本実施形態は、ラッチ回路５１のうち、アドレス信号ＡＤＤを構成する一部のビットである信号Ａ１４，Ａ１５に対応する部分が削除されている点において、図７に示した第２の実施形態と相違している。その他の点については、第２の実施形態と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６４】
このような構成は、信号Ａ１４，Ａ１５に対応するラッチ回路ＬＴとラッチ回路５１との距離が近い場合に採用することができる。つまり、ラッチ回路ＬＴとラッチ回路５１との距離が近い場合、これらのラッチタイミングにはほとんど差が生じないことから、後段に位置するラッチ回路５１を削除しても、アドレスデコーダ３２に入力されるタイミングにはほとんど影響しない。図８に示す例では、信号Ａ１４，Ａ１５に対応するラッチ回路ＬＴとラッチ回路５１との間には２段のインバータが介在しているのみである。
【００６５】
このような場合、信号Ａ１４，Ａ１５に対応するラッチ回路５１を削除すれば、ラッチ回路の数を削減することができ、チップ面積の縮小及び消費電流の削減に寄与する。
【００６６】
図９は、第４の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【００６７】
図９に示すように、本実施形態は、コマンドデコーダ３４が２つのデコードブロック３４ａ，３４ｂに分割され、一方のデコードブロック３４ａがラッチ回路５３の前段に配置されている点において、図７に示した第２の実施形態と相違している。その他の点については、第２の実施形態と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６８】
デコードブロック３４ａは、コマンドデコーダ３４に含まれる機能のうち、コマンド信号ＣＯＭのデコードを行う機能を実現する回路ブロックである。したがって、デコードブロック３４ａにはアドレス信号ＡＤＤの一部Ａ１０，Ａ１２や、バンクアドレス信号ＢＡＤＤは供給されない。一方、デコードブロック３４ｂは、コマンドデコーダ３４に含まれる機能のうち、アドレス信号ＡＤＤの一部Ａ１０，Ａ１２や、バンクアドレス信号ＢＡＤＤのデコードを行う機能を実現するための回路ブロックである。したがって、基本的な内部コマンド、例えば、アクティブ信号ＡＣＴやリード信号ＲＥＡＤについてはデコードブロック３４ａにて生成される。
【００６９】
本実施形態では、ラッチ回路５３の前段にデコードブロック３４ａが配置されていることから、ラッチ回路５３によるラッチタイミングを調整すべく、コマンド信号ＣＯＭの信号経路ＲＩＮ，ＲＯＵＴ上に挿入されたインバータの数が削減されている。具体的には、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤの信号経路ＲＩＮ，ＲＯＵＴ上に挿入されたインバータの数が１０段であるのに対し、コマンド信号ＣＯＭの信号経路ＲＩＮ，ＲＯＵＴ上に挿入されたインバータの数は６段である。つまり、４段のインバータによる遅延時間分、コマンド信号ＣＯＭは早期にデコードブロック３４ａに到達することになる。
【００７０】
そして、４段のインバータによる遅延時間に相当する時間でデコードブロック３４ａによりデコードを行えば、ラッチ回路５１〜５３に入力される信号のタイミングは全て一致することになる。尚、デコードブロック３４ｂから出力されるアクティブ信号ＡＣＴやリード信号ＲＥＡＤなどの基本的な内部コマンドは、すでにデコードブロック３４ａによって生成されていることから、デコードブロック３４ｂの内部をバイパスして直ちにアドレス制御回路３２ａに供給される。したがって、アドレス制御回路３２ａには、アドレス信号ＡＤＤとアクティブ信号ＡＣＴやリード信号ＲＥＡＤがほぼ同時に入力されることになる。
【００７１】
このように、本実施形態によれば、コマンドデコーダ３４の一部であるデコードブロック３４ａをラッチ回路５３の前段に配置していることから、アドレス制御回路３２ａにアクティブ信号ＡＣＴやリード信号ＲＥＡＤが入力されるのを待つための遅延手段（インバータなど）を設ける必要がない。これにより、半導体装置１０の動作をより高速化することが可能となる。
【００７２】
図１０は、第５の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【００７３】
図１０に示す本実施形態は、ラッチ回路５１のうち、アドレス信号ＡＤＤを構成する一部のビットである信号Ａ１４，Ａ１５に対応する部分が削除されている点において、図９に示した第４の実施形態と相違している。その他の点については、第４の実施形態と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態における効果は第３の実施形態において説明したとおりであり、一部の信号に対応するラッチ回路５１の削除によって、チップ面積を縮小するとともに、消費電流を削減することが可能となる。
【００７４】
図１１は、第６の実施形態によるアドレスラッチ回路４１及びコマンドラッチ回路４２とアドレスデコーダ３２及びコマンドデコーダ３４との接続関係を示す回路図である。
【００７５】
図１１に示すように、本実施形態は、コマンドデコーダ３４の全体がラッチ回路５３の前段に配置されている点において、図９に示した第４の実施形態と相違している。その他の点については、第４の実施形態と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７６】
本実施形態においては、コマンドデコーダ３４の全体がラッチ回路５３の前段に配置されているため、ラッチ回路５３によるラッチタイミングを調整すべく、コマンドデコーダ３４に入力される信号（ＣＯＭ，Ａ１０，Ａ１２，ＢＡ０〜ＢＡ２）とそれ以外の信号（Ａ１５など）とで信号経路ＲＩＮ，ＲＯＵＴ上に挿入されたインバータの数が相違している。具体的には、コマンドデコーダ３４に入力される信号については、信号経路ＲＩＮ，ＲＯＵＴ上に６段のインバータが挿入さているのに対し、それ以外の信号については、信号経路ＲＩＮ，ＲＯＵＴ上に８段のインバータが挿入さている。つまり、２段のインバータを経由する時間分、コマンドデコーダ３４には早期に信号が到達することになる。
【００７７】
本実施形態では、コマンドデコーダ３４及びこれに対応するラッチ回路５３と、アドレスデコーダ３２及びこれに対応するラッチ回路５１，５２とのレイアウト上の距離が若干離れている。このため、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＤＤをラッチするラッチ回路５１，５２と、コマンド信号ＣＯＭをラッチするラッチ回路５３の間とは、インバータ２段分のタイミング差が設けられている。
【００７８】
そして、ラッチ回路５１にラッチされたアドレス信号ＡＤＤはアドレス制御回路３２ａに入力され、ラッチ回路５２にラッチされたバンクアドレス信号ＢＡＤＤはバンクアドレス制御回路３２ｂに入力される。さらに、アクティブ信号ＡＣＴやリード信号ＲＥＡＤについても、２段のインバータを介してアドレス制御回路３２ａに供給される。
【００７９】
このように、本実施形態によれば、コマンドデコーダ３４をラッチ回路５３の前段に配置していることから、第４の実施形態と同様、アドレス制御回路３２ａにアクティブ信号ＡＣＴやリード信号ＲＥＡＤが入力されるのを待つための遅延手段（インバータなど）を設ける必要がない。しかも、コマンドデコーダ３４の内部を分割する必要がないことから、アドレスデコーダ３２とコマンドデコーダ３４の距離が若干離れている場合であっても、所望の効果を得ることが可能となる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、上記の各実施形態では、アドレス信号ＡＤＤやコマンド信号ＣＯＭをラッチする回路部分を例に説明したが、本発明の適用対象がこれに限定されるものではなく、任意の制御信号をラッチする回路部分に本発明を適用することが可能である。
【符号の説明】
【００８２】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４，２５    電源端子
３０      キャリブレーション回路
３１      アドレス入力回路
３２      アドレスデコーダ
３２ａ    アドレス制御回路
３２ｂ    バンクアドレス制御回路
３３      コマンド入力回路
３４      コマンドデコーダ
３４ａ，３４ｂ    デコードブロック
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
３９      データ入出力回路
４１      アドレスラッチ回路
４２      コマンドラッチ回路
４３      入力クロック発生回路
５１〜５３    ラッチ回路
Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２    入力端子
ＡＲＹ    メモリセルアレイ領域
ＢＡＮＫ０〜ＢＡＮＫ７    メモリバンク
ＢＬ，／ＢＬ    ビット線
ＣＫ，／ＣＫ    外部クロック信号
ＣＮＴ    コントローラ
ＤＱ      データ入出力端子
ＬＴ      ラッチ回路
ＭＡＭＰ  メインアンプ
ＭＣ      メモリセル
ＭＭ１，ＭＭ２    メモリモジュール
ＰＥ１〜ＰＥ４    周辺回路領域
ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ    入力端子
ＲＣ      クロック経路
ＲＩＮ    入力信号経路
ＲＯＵＴ  出力信号経路
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗
ＳＡＭＰ  センスアンプ
ＴＧ      スイッチ回路
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
2015170376.tif 000003
【図２】
2015170376.tif 000004
【図３】
2015170376.tif 000005
【図４】
2015170376.tif 000006
【図５】
2015170376.tif 000007
【図６】
2015170376.tif 000008
【図７】
2015170376.tif 000009
【図８】
2015170376.tif 000010
【図９】
2015170376.tif 000011
【図１０】
2015170376.tif 000012
【図１１】
2015170376.tif 000013