(57)【要約】【課題】タップ数を増加させることなく、位相特性を補償でき、良好なエンファシス信号が得られるエンファシス信号生成回路の実現。【解決手段】入力信号を分岐し、分岐した信号を遅延して遅延信号を出力する分岐・遅延部12と、入力信号および遅延信号の少なくとも１つの高周波成分を抽出して高周波信号を出力する高周波抽出部20,21と、入力信号、遅延信号および高周波信号を加減算する加減算部16と、を有するエンファシス信号生成回路。【選択図】図４
2015139039.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を分岐し、分岐した信号を遅延して遅延信号を出力する分岐・遅延部と、
前記入力信号および前記遅延信号の少なくとも１つの高周波成分を抽出して高周波信号を出力する高周波抽出部と、
前記入力信号、前記遅延信号および前記高周波信号を加減算する加減算部と、を備えるエンファシス信号生成回路。
【請求項２】
前記分岐・遅延部は、遅延量の異なる複数の遅延信号を出力し、
前記高周波抽出部は、前記入力信号および前記複数の遅延信号の少なくとも１つの高周波成分を抽出して高周波信号を出力する請求項１に記載のエンファシス信号生成回路。
【請求項３】
前記加減算部は、高電位源と低電位源間に直列に接続された負荷および入力部を有し、
前記入力部は、並列に接続した、入力に応じた電流を発生する複数の電流回路を有する請求項１または２に記載のエンファシス信号生成回路。
【請求項４】
前記高周波抽出部は、容量結合を有する請求項１から３のいずれか１項に記載のエンファシス信号生成回路。
【請求項５】
前記入力信号は差動信号であり、
前記加減算部の各電流回路は、差動対を有し、
前記高周波抽出部は、前記高周波信号を入力とする前記差動対を形成する２つの信号経路間に接続された容量を有する請求項３に記載のエンファシス信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンファシス信号生成回路に関する。
【背景技術】
【０００２】
近年、通信分野ではデータ通信量の増大に伴い、１つの信号経路で大量のデータを送信するため、データレートの高速化が進んでいる。通信経路は、電気信号のみならず、光信号を伝送する場合もある。高速データは、ケーブル、ボード、出力デバイスなどで符号間干渉などの劣化が生じるという問題がある。このため、エンファシス信号生成回路が、信号の劣化分を考慮し、信号の符号間干渉により劣化しやすい部分をあらかじめ強化したエンファシス信号を生成し、エンファシス信号を伝送経路に出力するプリエンファシスが行われる。
【０００３】
エンファシス信号を生成する方法として、エンファシス信号生成回路への入力信号を少なくとも１つの分岐し、分岐信号を遅延させて入力信号に対して遅延を生じさせ、入力信号および遅延した信号を加減算する方法が知られている。この方法は、ＦＩＲ(Finite Impulse Response)方式として知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−０８８６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＦＩＲ方式により生成したエンファシス信号は、波形整形度の自由度が低いという問題がある。ＦＩＲ方式により生成したエンファシス信号は、エンファシス信号を用いない場合に比べて、アイ開口は改善するが、群遅延などの位相特性の周波数依存が大きくなり、ジッタが増加するなどの問題を依然有している。この問題を解決するため、分岐数（タップ数）を増加させることが提案されているが、タップ数を増加させた場合、回路規模および消費電力が増加するという問題がある。
【０００６】
実施形態によれば、タップ数を増加させることなく、位相特性を補償でき、良好なエンファシス信号が得られるエンファシス信号生成回路が開示される。
【課題を解決するための手段】
【０００７】
発明の第１の観点によれば、エンファシス信号生成回路は、分岐・遅延部と、高周波抽出部と、加減算部と、を有する。分岐・遅延部は、入力信号を分岐し、分岐した信号を遅延して遅延信号を出力する。高周波抽出部は、入力信号および遅延信号の少なくとも１つの高周波成分を抽出して高周波信号を出力する。加減算部は、入力信号、遅延信号および高周波信号を加減算する。
【発明の効果】
【０００８】
実施形態によれば、入力信号および／または遅延信号から抽出した高周波成分をさらに加減算するという構成のみで、良好なエンファシス信号が生成される。
【図面の簡単な説明】
【０００９】
【図１】図１は、一般的なエンファシス信号生成回路の生成したエンファシス信号で発光素子(VCSEL: Vertical Cavity Surface Emitting Laser)を駆動する場合の構成を示す図である。
【図２】図２は、エンファシス信号の生成に使用される主データ信号Ｄａｔａ１、分岐データ信号Ｄａｔａ２、およびエンファシス信号Ｄａｔａ  ｏｕｔによりプリエンファシスを行った場合の伝送経路の周波数成分（特性）を示す図である。
【図３】図３は、上記のエンファシス信号を使用したプリエンファシスの効果を示す図である。
【図４】図４は、第１実施形態のエンファシス信号生成回路の構成を示す図である。
【図５】図５は、加減算部および容量結合部の回路図を示す図である。
【図６】図６は、トランジスタのゲートの直流レベルを安定化する回路例を示す図である。
【図７】図７は、第１実施形態のエンファシス信号生成回路の信号合成における、主データ信号Ｄａｔａ１、分岐データ信号Ｄａｔａ２、Ｄａｔａ２の高周波成分Ｄａｔａ−２−２、エンファシス信号Ｄａｔａ  ｏｕｔおよび光出力信号ＶＣＳＥＬ  ＯＵＴを示す図である。
【図８】図８は第１実施形態のエンファシス信号生成回路の生成するエンファシス信号Ｄａｔａ  ｏｕｔおよび光出力信号ＶＣＳＥＬ  ＯＵＴの周波数特性のシミュレーション結果を示す図である。
【図９】図９は、第１実施形態のエンファシス信号生成回路が生成するエンファシス信号を使用したプリエンファシスの効果を示す図である。
【図１０】図１０は、第２実施形態のエンファシス信号生成回路の構成を示す図である。
【図１１】図１１は、第３実施形態のエンファシス信号生成回路の構成を示す図である。
【図１２】図１２は、第４実施形態のエンファシス信号生成回路の加減算部および容量結合部の回路図を示す図である。
【発明を実施するための形態】
【００１０】
実施形態を説明する前に、一般的なエンファシス信号生成回路について説明する。
図１は、一般的なエンファシス信号生成回路の生成したエンファシス信号で発光素子(VCSEL: Vertical Cavity Surface Emitting Laser)を駆動する場合の構成を示す図である。
【００１１】
エンファシス信号生成回路は、分岐・遅延部１１と、第１増幅器１４と、第２増幅器１５と、加減算部１６と、出力増幅器１７と、を有する。分岐・遅延部１１は、入力データ信号Ｄａｔａを分岐し、主データ信号Ｄａｔａ１および分岐データ信号Ｄａｔａ２を生成する分岐部１２と、分岐データ信号Ｄａｔａ２を遅延する遅延部（Ｔ）１３と、を有する。第１増幅器１４は、主データ信号Ｄａｔａ１を第１利得ａで増幅する。第２増幅器１５は、分岐データ信号Ｄａｔａ２を第２利得ｂで増幅する。加減算部１６は、増幅された主データ信号Ｄａｔａ１から増幅された分岐データ信号Ｄａｔａ２を減じてエンファシス信号Ｄａｔａ  ｏｕｔを生成する。出力増幅器１７は、加減算部１６の出力するエンファシス信号を増幅して出力する。ＶＣＳＥＬは、増幅されたエンファシス信号Ｄａｔａ  ｏｕｔにより直接変調され、エンファシス信号に対応する光信号Ｌを出力する。エンファシス信号生成回路は、図１に示したＶＣＳＥＬを駆動する場合だけでなく広く使用されるが、ここではＶＣＳＥＬを駆動する場合を例として説明する。
【００１２】
図２は、エンファシス信号の生成に使用される主データ信号Ｄａｔａ１、分岐データ信号Ｄａｔａ２、およびエンファシス信号Ｄａｔａ  ｏｕｔによりプリエンファシスを行った場合の伝送経路の周波数成分（特性）を示す図である。図２の（Ａ）に示すように、主データ信号Ｄａｔａ１はパルス信号であり、分岐データ信号Ｄａｔａ２は主データ信号Ｄａｔａ１をＴ時間遅延させた信号である。主データ信号Ｄａｔａ１は第１利得ａで増幅され、分岐データ信号Ｄａｔａ２は第１利得より小さい第２利得ｂで増幅される。これにより、分岐データ信号Ｄａｔａ２は、主データ信号Ｄａｔａ１の振幅より小さく振幅を有する信号になる。この状態で、主データ信号Ｄａｔａ１から分岐データ信号Ｄａｔａ２を減算すると、図示のようなエンファシス信号Ｄａｔａ  ｏｕｔ（ａ＊Ｄａｔａ−ｂ＊Ｄａｔａ２）となる。データ信号は、実際には鈍った信号であるが、図２の（Ａ）では説明を容易にするために矩形状のパルス信号を例として示している。これは、以下の説明でも同様である。
【００１３】
上記のように、主データ信号Ｄａｔａ１から分岐データ信号Ｄａｔａ２を減算することにより、立上りおよび立下りを強調し、信号劣化を補償するエンファシス信号が得られる。時間Ｔ、第１利得ａおよび第２利得ｂは、所望のプリエンファシス効果に応じて適宜設定される。なお、ａ＝１、ｂ＝０とすると、プリエンファシスを行わない信号となる。
【００１４】
上記のようなエンファシス信号Ｄａｔａ  ｏｕｔによりプリエンファシスを行った場合の伝送経路の周波数成分（特性）は、例えば図２の（Ｂ）に示すようになる。図２の（Ｂ）で、横軸は周波数であり、縦軸は強度である。図示のように、パルスの周波数を中心周波数とし、正弦波に近い分布の周波数特性を有する。
【００１５】
図３は、上記のエンファシス信号を使用したプリエンファシスの効果を示す図である。図３の（Ａ）はプリエンファシス無しの場合のＤａｔａ  ｏｕｔを示し、図３の（Ｂ）はプリエンファシス無しの場合のＶＣＳＥＬからの光信号（ＶＣＳＥＬ  ｏｕｔ）を示す。図３の（Ｃ）はプリエンファシス有りの場合のＤａｔａ  ｏｕｔを示し、図３の（Ｄ）はプリエンファシス有りの場合のＶＣＳＥＬ  ｏｕｔを示す。
【００１６】
図３の（Ａ）に示すように、プリエンファシス無しの場合のＤａｔａ  ｏｕｔは、Ｈを最高値、Ｌを最小値とする正弦波信号およびその反転信号からなる差動信号である。図３の（Ａ）に示すようなＤａｔａ  ｏｕｔでＶＣＳＥＬを駆動すると、図３の（Ｂ）に示すような信号ＶＣＳＥＬ  ｏｕｔとなり、アイ開口が小さく、ある程度のジッタを有する。
【００１７】
これに対して、図３の（Ｃ）に示すように、プリエンファシス有りの場合のＤａｔａ  ｏｕｔは、ＨおよびＬを超えて振幅の大きな信号なる。図３の（Ｃ）において、破線で囲ったエンファシスと示した部分がエンファシス効果により振幅が高くなった部分を示す。図３の（Ｃ）に示すようなＤａｔａ  ｏｕｔでＶＣＳＥＬを駆動すると、図３の（Ｄ）に示すような信号ＶＣＳＥＬ  ｏｕｔとなり、アイ開口が広がることが分かる。ただし、ジッタは、図３の（Ｂ）のプリエンファシス無しの場合のＶＣＳＥＬ  ｏｕｔより、若干増加する。
【００１８】
図３の（Ａ）から（Ｄ）に示すように、プリエンファシス無しの場合には、ＶＣＳＥＬ  ｏｕｔの速度が不足し、波形が劣化する。また、上記のエンファシス信号を使用したプリエンファシス有りの場合には、アイ開口は改善するが、ジッタが増加している。
【００１９】
より良好なプリエンファシスの効果を得るには、入力データ信号から分岐する分岐データ信号の個数、すなわちタップ数を増加させ、より精密にエンファシス信号を合成することが考えられる。しかし、タップ数を増加させると、それに応じて遅延部、増幅器および加減算部の入力数が増加するので、回路規模および消費電力が増加するという問題がある。そのため、増加できる分岐・遅延部および増幅器の個数およびタップ数には限界があり、エンファシス信号生成の自由度が低く、位相特性の補償が十分にできない。これがジッタを十分に減少できない理由である。
【００２０】
以下に説明する実施形態のエンファシス信号生成回路は、タップ数を増加させずに、またはタップ数の増加を最小限に抑えて、良好なプリエンファシス効果が得られるエンファシス信号を生成する。
【００２１】
図４は、第１実施形態のエンファシス信号生成回路の構成を示す図である。
第１実施形態のエンファシス信号生成回路は、分岐・遅延部１１と、第１増幅器１４と、第２増幅器１５と、加減算部１６と、出力増幅器１７と、容量結合部（高周波抽出部）２０と、を有する。分岐・遅延部１１は、入力データ信号Ｄａｔａを分岐し、主データ信号Ｄａｔａ１および分岐データ信号Ｄａｔａ２を生成する分岐部１２と、分岐データ信号Ｄａｔａ２を遅延する遅延部（Ｔ）１３と、を有する。したがって、タップ数は２である。第１増幅器１４は、主データ信号Ｄａｔａ１を第１利得ａで増幅する。第２増幅器１５は、分岐データ信号Ｄａｔａ２を第２利得ｂで増幅する。容量結合部２０は、例えばコンデンサで形成され、一端に第２増幅器１５の出力する第２利得ｂで増幅された分岐データ信号Ｄａｔａ２が入力し、高周波成分を通過させる。すなわち、容量結合部２０は、ハイパスフィルタとして働く。加減算部１６は、増幅された主データ信号Ｄａｔａ１から、増幅された分岐データ信号Ｄａｔａ２および増幅された分岐データ信号Ｄａｔａ２の高周波成分を減じてエンファシス信号Ｄａｔａ  ｏｕｔを生成する。出力増幅器１７は、加減算部１６の出力するエンファシス信号を増幅して出力する。ＶＣＳＥＬは、増幅されたエンファシス信号Ｄａｔａ  ｏｕｔにより直接変調され、エンファシス信号に対応する光信号Ｌを出力する。
【００２２】
第１実施形態では、エンファシス信号がＶＣＳＥＬを駆動するが、第１実施形態のエンファシス信号生成回路は、このような例に限定されず、各種の通信経路の出力回路の駆動信号の生成に使用することができる。
【００２３】
図５は、加減算部１６および容量結合部２０の回路図を示す図である。
加減算部１６は、差動型の加減算部で、高電位源ＶＤＤと低電位源ＶＳＳ間に直列に接続された負荷および入力部を有する。ここでは、入力部をｎ型トランジスタで形成した例を示すが、ｐ型トランジスタで形成しても、バイポーラトランジスタで形成してもよい。
【００２４】
負荷は、ＶＤＤに接続される同じ抵抗値の抵抗ＲAおよびＲBを含む。入力部は、並列に接続した、入力に応じた電流を発生する複数（ここでは３つ）の電流回路３１−３３を有する。電流回路３１−３３は、それぞれ、負荷に接続されるトランジスタ対Ｔｒ１１とＴｒ１２、Ｔｒ２１とＴｒ２２およびＴｒ３１とＴＲ３２と、トランジスタのソースに接続される定電流源ＣＳ１−ＣＳ３と、を有する。電流回路３１−３３のトランジスタ対は、加算するか減算するかに応じて抵抗ＲAおよびＲBへの接続が異なる。例えば、電流回路３１には加算する主データ信号Ｄａｔａ１が入力されるので、トランジスタ対Ｔｒ１１は抵抗ＲAに接続され、Ｔｒ１２は抵抗ＲBに接続される。これに対して、電流回路３２には減算する分岐データ信号Ｄａｔａ２が入力されるので、トランジスタ対Ｔｒ２１は抵抗ＲBに接続され、Ｔｒ２２は抵抗ＲAに接続される。同様に、電流回路３３には減算する分岐データ信号Ｄａｔａ２の高周波成分が入力されるので、トランジスタ対Ｔｒ３１は抵抗ＲBに接続され、Ｔｒ３２は抵抗ＲAに接続される。なお、トランジスタ対に入力する信号対の接続を変えることによっても加算と減算を切り替えることができる。
【００２５】
また、定電流源ＣＳ１−ＣＳ３の電流比を変えることにより、加減算する信号の利得を設定できる。例えば、電流量を、ＣＳ１：ＣＳ２：ＣＳ３＝０．８：０．１：０．１にすれば、利得ａと利得ｂを０．８と０．１に設定した場合と同じである。この場合、増幅器１４および１５を除くか、同じ増幅率の増幅器とすることができる。
【００２６】
電流回路３３は、トランジスタ対Ｔｒ３１およびＴｒ３２と定電流源ＣＳ３に加えて、容量Ｃ１およびＣ２を有する。Ｄａｔａ２は、電流回路３２のＴｒ２１およびＴｒ２２のゲートに印加されると共に、Ｃ１およびＣ２を介して、電流回路３３のＴｒ３１およびＴｒ３２のゲートに印加される。Ｃ１およびＣ２の容量値は、抽出する高周波成分に応じて設定し、所望の高周波成分を減算するように、ＣＳ３の電流量を設定することが望ましい。なお、Ｃ１およびＣ２は、電流回路３３外に設けてもよいが、図５のように電流回路３３内に設けることが望ましい。これは、高周波信号を加減算部１６まで伝送するには、回路が高周波まで線形性を有する必要があり、加減算部１６から離れた位置に容量結合２０を設けると、容量結合２０から加減算部１６までの長い経路を、高周波まで線形性を有するようにするためである。また、電流回路３３、トランジスタ対Ｔｒ３１およびＴｒ３２と定電流源ＣＳ３は、図５の構成により高周波成分の並列加算を行うことができるため、高周波成分の線形性を高めるようにするためである。
【００２７】
電流回路３３では、Ｄａｔａ２が、Ｃ１およびＣ２を介してＴｒ３１およびＴｒ３２のゲートに印加される。この場合、Ｔｒ３１およびＴｒ３２のゲートの直流レベルが不安定になるという問題を生じる。そこで、抵抗分割等により、Ｔｒ３１およびＴｒ３２のゲートの直流レベルを安定化することが望ましい。
【００２８】
図６は、Ｔｒ３１のゲートの直流レベルを安定化する回路例を示す。図６に示すように、ＶＤＤとＶＳＳの間に抵抗Ｒ１とＲ２を直列に接続し、抵抗分割により、Ｔｒ３１のゲートの所望の電位を、Ｒ１とＲ２の接続ノードに生じさせる。Ｒ１とＲ２の接続ノードに、Ｔｒ３１のゲートおよびＣ１の一方の端子を接続する。そして、分岐データ信号Ｄａｔａ２を、Ｔｒ２１ｎｏゲートと共にＣ１の他方の端子に印加する。これにより、Ｔｒ３１のゲートには、抵抗Ｒ１とＲ２の抵抗分割により発生した直流レベルを中心として変化するＤａｔａ２の高周波成分が印加される。Ｔｒ３２のゲートについても、同様に直流レベルを安定化する。
【００２９】
第１実施形態のエンファシス信号生成回路は、分岐後遅延した分岐信号に容量結合部２０を接続し、分岐信号の高周波成分のみを分離して加減算部１６に入力する。これにより、高周波成分のみ別途エンファシスを行うため、さらなる高周波成分強化や、遅延量の異なる高周波成分の加減算を行えるため、高周波成分の群遅延補償などの位相補償などを個別に行うことができ、強度特性改善だけでなく、位相特性すなわちジッタの改善も行える。
【００３０】
第１実施形態では、分岐信号の高周波成分を減算したが、加算するのが望ましい場合もある。また、第１実施形態では、容量結合部２０は、分岐後遅延した分岐信号の高周波成分を抽出したが、後述するように、主データ信号Ｄａｔａ１の高周波成分を抽出して加減算部１６で別途加減算してエンファシスを行ってもよい。さらに、主データ信号Ｄａｔａ１の高周波成分と分岐信号の高周波成分の両方を抽出し、加減算部１６で別途加減算してエンファシスを行ってもよい。以上のようにして、高周波成分のみ位相補償を行うことができ、エンファシス信号生成の自由度が高くなる。しかも、容量結合により高周波成分の分離を行っており、タップ数が増大せず、回路タップ規模および消費電力の増大は最小限に抑制される。さらに、高周波成分のみ分離した後に、加減算部１６で加減算しており、タップ内回路の非線形性の影響を受けない。
【００３１】
図７は、第１実施形態のエンファシス信号生成回路の信号合成における、主データ信号Ｄａｔａ１、分岐データ信号Ｄａｔａ２、Ｄａｔａ２の高周波成分Ｄａｔａ−２−２、エンファシス信号Ｄａｔａ  ｏｕｔおよび光出力信号ＶＣＳＥＬ  ＯＵＴを示す図である。なお、図７では、加算する場合には“＋”を、減算する場合には“−”を付加し、さらに減算する信号は反転して示している。Ｄａｔａ  ｏｕｔは、Ｄａｔａ１、Ｄａｔａ２およびＤａｔａ−２−２を所定の重み付けで合成した信号を示す。
【００３２】
図８は第１実施形態のエンファシス信号生成回路の生成するエンファシス信号Ｄａｔａ  ｏｕｔおよび光出力信号ＶＣＳＥＬ  ＯＵＴの周波数特性のシミュレーション結果を示す図である。図８において、横軸はすべて周波数を表し、点線がエンファシス無しの場合を、１点鎖線が図１のエンファシス信号生成回路の場合を、２点鎖線が第１実施形態のエンファシス信号生成回路の場合を、それぞれ示す。図８の（Ａ）は、Ｄａｔａ  ｏｕｔの強度特性を示し、縦軸は電圧（ｄＢ）を表す。図８の（Ｂ）は、Ｄａｔａ  ｏｕｔの群遅延特性を示し、縦軸は遅延（秒）を表す。図８の（Ｃ）は、ＶＣＳＥＬ  ＯＵＴの強度特性を示し、縦軸は電圧（ｄＢ）を表す。図８の（Ｄ）は、ＶＣＳＥＬ  ＯＵＴの群遅延特性を示し、縦軸は遅延（秒）を表す。
【００３３】
図８の（Ａ）に示すように、エンファシス無しの場合に比べて、図１のエンファシス信号生成回路の場合は、エンファシス信号の高周波成分が強調される。これに対して、第１実施形態のエンファシス信号生成回路の場合は、エンファシス信号の高周波成分が一層強調されると共に、低周波成分は負になり、抑制される。
【００３４】
図８の（Ｂ）に示すように、エンファシス無しの場合に比べて、図１のエンファシス信号生成回路の場合は、周波数の増加に従いエンファシス信号の遅延が増加し、１５ＧＨｚ付近で最大の遅延になった後遅延は減少する。これに対して、第１実施形態のエンファシス信号生成回路の場合は、３−８ＧＨｚの範囲ではエンファシス信号の遅延が一旦減少し、それ以上の周波数では遅延が増加し、１５ＧＨｚ以上では図１のエンファシス信号生成回路より遅延が大きくなる。
【００３５】
図８の（Ｃ）に示すようにエンファシス無しの場合に比べて、図１のエンファシス信号生成回路の場合は、ＶＣＳＥＬ  ＯＵＴの強度が全般にわたって高くなる。これに対して、第１実施形態のエンファシス信号生成回路の場合、ＶＣＳＥＬ  ＯＵＴの強度は、エンファシス無しの場合と同程度であるが、より高周波まで強度を有する。
【００３６】
図８の（Ｄ）に示すように、エンファシス無しの場合に比べて、図１のエンファシス信号生成回路の場合は、ＶＣＳＥＬ  ＯＵＴの遅延が全般に増加し、９ＧＨｚ付近で最大の遅延になった後遅延は減少する。これに対して、第１実施形態のエンファシス信号生成回路の場合は、全般にＶＣＳＥＬ  ＯＵＴの遅延の変動が小さい。
【００３７】
図９は、第１実施形態のエンファシス信号生成回路が生成するエンファシス信号を使用したプリエンファシスの効果を示す図である。図９では、参考に図１のエンファシス信号生成回路のエンファシス信号を使用したプリエンファシス有りの場合の効果も示される。図９の（Ａ）は図１のエンファシス信号生成回路のエンファシス信号を使用したプリエンファシス有りの場合のＤａｔａ  ｏｕｔを示し、図９の（Ｂ）は（Ａ）のプリエンファシス有りの場合のＶＣＳＥＬ  ｏｕｔを示す。図９の（Ａ）および（Ｂ）は、図３の（Ｃ）および（Ｄ）に対応する図である。図９の（Ｃ）は第１実施形態のエンファシス信号生成回路のエンファシス信号を使用したプリエンファシス有りの場合のＤａｔａ  ｏｕｔを示し、図９の（Ｄ）は（Ｃ）のプリエンファシス有りの場合のＶＣＳＥＬ  ｏｕｔを示す。図９において、横軸は、時間を表すが、データサイクルの周期を４０ｐとするアイパラメータで表している。
【００３８】
図９の（Ａ）および（Ｂ）と、図９の（Ｃ）および（Ｄ）を比較すると、図１のエンファシス信号生成回路のエンファシス信号を使用する場合より、第１実施形態の方が、ＶＣＳＥＬ  ｏｕｔのアイ開口が広く、ジッタも小さいことが分かる。
【００３９】
以上説明したように、第１実施形態のエンファシス信号生成回路は、分岐数（タップ(tap)数）を増加させずに容量結合により高周波成分のみ抽出し、別途加減算を行えるため、タップ内の非線形成分の影響を除去でき、効率よくエンファシス信号を生成できる。また、高周波成分のみを別途加減算するため、分岐信号と逆相の加減算を行えるため、高周波成分の位相補償などができる。したがって、同一分岐数（タップ(tap)数）でも、高周波数域で強いエンファシスを行うと共に、群遅延補償による位相特性の改善も同時に行うことができる。これにより、エンファシス信号生成と同時に位相補償し、強度特性、位相特性の良好なアイ波形（パターン）を得ることができる。
【００４０】
図１０は、第２実施形態のエンファシス信号生成回路の構成を示す図である。
第１実施形態のエンファシス信号生成回路では、分岐して遅延した分岐信号Ｄａｔａ２の高周波成分を加減算部１６に加えた。これに対して、第２実施形態のエンファシス信号生成回路では、容量結合部２１で主データ信号Ｄａｔａ１の高周波成分を抽出し、加減算部１６に入力することが第１実施形態と異なり、他は同じである。第２実施形態では、加減算部１６におけるエンファシス信号生成の際に、主データ信号Ｄａｔａ１の高周波成分を減算する例を示しているが、所望の特性が得られるように加算する場合もある。
【００４１】
図１１は、第３実施形態のエンファシス信号生成回路の構成を示す図である。
第１および第２実施形態ではタップ数を増加しないようにしたが、容量結合により高周波成分を抽出し、エンファシス信号生成の加減算に加える構成は、タップ数を増加させた場合にも適用可能である。
【００４２】
第３実施形態のエンファシス信号生成回路は、分岐・遅延部１１が、第１分岐部１２Ａおよび増幅器１８に加えて第２分岐部１２Ｂおよび第２遅延部１３Ｂを有すること、および増幅器１８と容量結合２２を有することが、第１実施形態と異なる。第２分岐部１２Ｂは、遅延した第１分岐データ信号Ｄａｔａ１から第２分岐データ信号Ｄａｔａ３を分岐する。第２遅延部１３Ｂは、分岐された第２分岐データ信号Ｄａｔａ３を遅延する。増幅器１８は、遅延した第２分岐データ信号Ｄａｔａ３を増幅し、加減算部１６に送る。容量結合２２は、増幅器１８で増幅された第２分岐データ信号Ｄａｔａ３から高周波成分を抽出し、加減算部１６に送る。に入力する。加減算部１６は、Ｄａｔａ１から、Ｄａｔａ２およびＤａｔａ２の高周波成分を減算し、Ｄａｔａ３およびＤａｔａ３の高周波成分を加算してエンファシス信号Ｄａｔａ  ｏｕｔを生成する。
【００４３】
第３実施形態では、Ｄａｔａ１から、Ｄａｔａ２およびＤａｔａ２の高周波成分を減算し、Ｄａｔａ３およびＤａｔａ３の高周波成分を加算したが、これに限定されず、演算における各信号の加算・減算および重み付けは適宜設定する。
【００４４】
図１２は、第４実施形態のエンファシス信号生成回路の加減算部１６および容量結合部２０の回路図を示す図である。
第４実施形態の加減算部１６および容量結合部２０は、電流回路３３Ａが第１実施形態の電流回路３３と異なり、他は第１実施形態と同じである。
【００４５】
電流回路３３Ａは、定電流源ＣＳ３の代わりに、２個の定電流源ＣＳ３１およびＣＳ３２を有し、容量Ｃ１およびＣ２の代わりに容量Ｃ３を有する。定電流源ＣＳ３１はＴｒ３１のソースに接続され、定電流源ＣＳ３２はＴｒ３２のソースに接続される。容量Ｃ３はＴｒ３１のソースとＴｒ３２のソース間に接続される。
【００４６】
第４実施形態の加減算部１６および容量結合部２０は、第１実施形態と同様の効果が得られ、さらに第１実施形態では増幅回路トランジスタの前段で高周波成分の分離を行っていたため、トランジスタＴｒ３１、Ｔｒ３２のリミッタ特性などの非線形性の影響を受けていたが、第４実施形態では差動増幅回路のリミッタ特性を用いて、高周波成分のみリミッタを与えた後に加減算しているため、増幅回路の非線形性による高周波成分低下を防止し、効率よくエンファシス信号を生成する。
【００４７】
以上、第１から第４実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。例えば、分岐信号の遅延量Ｔ、加減算部における各信号の加算・減算および重み付けは、通信経路の特性に適した所望のエンファシス信号に応じて適宜決定されるべきものである。また、回路の各要素、例えば加減算部は、所望の機能が実現できるものであれば、特に限定されない。
【００４８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００４９】
１１    分岐・遅延部
１２、１２Ａ、１２Ｂ    分岐部
１３、１３Ａ、１３Ｂ    遅延部
１４、１５、１７、１８    増幅器
１６    加減算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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