(57)【要約】【課題】ディスクリート部品が少なく、簡単な方法で安定動作するヒステリシス制御電源回路、及び負荷電流に比例した電圧低下特性をもったＤＣ／ＤＣコンバータを得る。【解決手段】ヒステリシスコンパレータ１０を用いたスイッチング方式のＤＣ／ＤＣコンバータにおいて、インダクタ１４とコンデンサ１８の間に抵抗１６を挿入する。コンデンサ１８の両端を出力とする。インダクタ１４と抵抗１６の接続点の電圧をコンパレータ１０への帰還電圧とする。帰還電圧はリプル電圧を含んでいるのでコンパレータ１０の動作は安定する。出力電圧のリプル電圧は、帰還電圧のリプル電圧を抵抗１６とコンデンサ１８の等価直列抵抗により分圧されるため小さなものとなる。出力は抵抗１６による電圧降下後の電圧となるから、負荷電流に比例した電圧低下特性を備える。抵抗１６の追加だけでよいから、部品点数を削減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
帰還電圧と基準電圧を比較するヒステリシス特性をもつコンパレータの出力に基づいて駆動回路で直列に接続された２つのスイッチング素子をオン、オフ制御して、２つのスイッチング素子の接続点に一端が接続されたインダクタに入力直流電源より流す電流を制御し、該インダクタの他端に接続されたコンデンサの両端を出力としたＤＣ／ＤＣコンバータにおいて、
前記インダクタとコンデンサの間に抵抗を挿入し、前記帰還電圧を前記インダクタと前記抵抗の接続点の電圧とし、コンデンサの両端を出力としたことを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記抵抗は、プリント配線板上に形成されたパターンの導体抵抗であることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス波形をフィルタ回路で平滑するスイッチング方式を用いたＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
一つの直流電圧レベルを異なったもう一つの直流電圧レベルに変換するＤＣ／ＤＣコンバータの制御方法として、電圧モード制御や電流モード制御がある。これはインダクタ電流を監視し、帰還系に組み入れているかどうかという違いであるが、どちらの方法も出力電圧と参照電圧の誤差を誤差増幅器にて比較し、ＰＷＭ制御を行っている。これらの応答速度は、誤差増幅器で制限され、安定動作目的で十分な位相余裕やゲイン余裕を確保するため低速である場合が多い。この対策として、ヒステリシス制御が考案されている(特許文献１、３参照)。このヒステリシス制御は、出力電圧の帰還系に誤差増幅器がなく、位相補償が不要であるために高速応答が可能である。
【０００３】
ただし、ヒステリシス制御電源を安定動作させるためには出力電圧の帰還回路電圧に適度なリプル電圧が必要である。しかし、出力電圧のリプル電圧を大きくすることは、負荷に接続されたシステムに対しては、交流電圧成分を付加することになり好ましくない。そこで、出力電圧のリプル電圧に関わらず、安定な帰還制御を実現する方法として、インダクタに流れるリプル電流と類似のリプル信号波形を取り出し、帰還回路電圧に重畳するものが実用化されている(特許文献２〜５参照)。
【０００４】
図３は、出力電圧にこの類似リプル電圧信号を重畳するヒステリシス制御ＤＣ／ＤＣコンバータの概要図である。符号１００はヒステリシス特性を持つコンパレータ、符号１０２は、スイッチング素子ＳＷ１、ＳＷ２を駆動する駆動回路であり、スイッチング素子ＳＷ１をオンのときには、スイッチング素子ＳＷ２がオフ、スイッチング素子ＳＷ２がオンのときには、スイッチング素子ＳＷ１がオフとるように同期して制御する。符号１０４はインダクタであり、スイッチング素子ＳＷ１がオン(スイッチング素子ＳＷ２はオフ)のとき、直流入力電源から入力電圧Ｖｉｎをインダクタ１０４の一方の端子に印加し、スイッチング素子ＳＷ２がオン(スイッチング素子ＳＷ１はオフ)のとき、０Ｖをインダクタ１０４の一方の端子に印加する。インダクタ１０４の他方の端子は低ＥＳＲ(等価直列抵抗)のコンデンサ１０６を介して接地されており、インダクタ１０４とコンデンサ１０６の接続点と接地点間、すなわちコンデンサ１０６の両端が出力電圧Ｖｏｕｔとして出力される。また、出力電圧Ｖｏｕｔをコンパレータ１００に帰還される帰還回路中に擬似リプル信号重畳回路１０８が設けられている。この擬似リプル信号重畳回路１０８は、インダクタ１０４の両端の電圧を入力し、出力電圧Ｖｏｕｔに、インダクタ１０４に流れるリプル電流と類似のリプル信号電圧を重畳し出力する。
【０００５】
ヒステリシス特性を持つコンパレータ１００は、擬似リプル信号重畳回路１０８の出力電圧が基準電圧Ｖｒｅｆより下がると、コンパレータ１００の出力を反転させて、スイッチング素子ＳＷ１をオン、スイッチング素子ＳＷ２をオフとし、インダクタ１０４に入力電圧Ｖｉｎを印加し出力電圧Ｖｏｕｔを上昇させる。又、擬似リプル信号重畳回路１０８の出力電圧が基準電圧Ｖｒｅｆにヒステリシス電圧を加算した電圧以上になると、コンパレータ１００の出力を反転させて、スイッチング素子ＳＷ１をオフ、スイッチング素子ＳＷ２をオンとし、インダクタ１０４の一方の端子を接地し出力電圧Ｖｏｕｔを減少させる。このＤＣ／ＤＣコンバータの出力に接続される各種機器の負荷によって、出力電圧Ｖｏｕｔに変動があるとき、上述したように制御され、出力電圧Ｖｏｕｔが一定に保持されるよう制御される。とくに、擬似リプル信号重畳回路１０８によって、インダクタ１０４に流れるリプル電流と類似のリプル信号電圧が出力電圧Ｖｏｕｔ重畳されてリプル電圧が増加して帰還されることから、応答性の高い安定した帰還制御ができる。
【０００６】
また、負荷電流の急増時、急減時にそれぞれ逆方向の電圧変動が出力電圧に発生するため、出力電圧の全体の変動幅は、それぞれの絶対値の和となり大きくなるという問題がある。この対策として、ＤＣ／ＤＣコンバータの出力電圧の精度範囲で負荷電流に比例する電圧低下を持たせるという方法が提案されている(特許文献１参照)。負荷電流に比例する電圧低下特性は、負荷電流に応じて出力電圧をオフセットすることで、全体の変動幅を半減させるものである。
【０００７】
図４は、負荷電流に比例した電圧低下特性を持ったＤＣ／ＤＣコンバータの概要図である。符号２００は、帰還された出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの差を増幅し、駆動回路２０２を駆動する誤差増幅器、駆動回路２０２は、誤差増幅器２００の出力電圧に応じてパルス幅を制御しスイッチング素子ＳＷ１、ＳＷ２を同期して交互にオン、オフさせ、インダクタ２０４に入力の直流電圧Ｖｉｎの印加と接地を行う。インダクタ２０４はコンデンサ２０６を介して接地され、コンデンサ２０６の両端が負荷への出力となる。又、インダクタ２０４とコンデンサ２０６の接続点位置に負荷電流を検出する電流検出器２０８が設けられ、該電流検出器２０８で検出した電流は帰還され、電流電圧制御回路２１０で該帰還電流に基づいて誤差増幅器２００の基準電圧Ｖｒｅｆが制御される。基準電圧Ｖｒｅｆを負荷電流に反比例して増減させることにより、負荷電流が増大したとき出力電圧を低下させ、負荷電流の変化に対して出力電圧の変動幅を抑えるようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４３６４５５４号公報
【特許文献２】特許第４６１０５８８号公報
【特許文献３】特許第３９８１０８３号公報
【特許文献４】特許第５１３１３２１号公報
【特許文献５】特開２０１２-２３５５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、ヒステリシス制御においては、出力電圧の変動幅を小さくして安定動作させるために出力電圧の帰還回路電圧に適度なリプル電圧を重畳させる必要があり、擬似リプル信号を帰還電圧に重畳させるための回路を構成する複数のディスクリート部品が必要となる。これは実装面積やコストの面からあまり好ましくない。又、負荷電流に比例した電圧低下特性を実現するためには、出力電流の検出回路および電流帰還回路を設ける必要があり、この場合も複数のディスクリート部品が必要で好ましくない。  
そこで、本発明の目的は、複数のディスクリート部品を用いることなく、簡単な方法で安定動作するヒステリシス制御電源回路、および負荷電流に比例した電圧低下特性をもったＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１０】
本願発明は、帰還電圧と基準電圧を比較するヒステリシス特性をもつコンパレータの出力に基づいて駆動回路で直列に接続された２つのスイッチング素子をオン、オフ制御して、２つのスイッチング素子の接続点に一端が接続されたインダクタに入力直流電源より流す電流を制御し、該インダクタの他端に接続されたコンデンサの両端を出力としたＤＣ／ＤＣコンバータにおいて、
前記インダクタとコンデンサの間に抵抗を挿入し、前記帰還電圧を前記インダクタと前記抵抗の接続点の電圧とし、コンデンサの両端を出力としたことを特徴とするもので、回路要素として、従来のＤＣ／ＤＣコンバータに抵抗を単に追加するだけでよいものである。
また、追加する抵抗は、プリント配線板上に形成されたパターンの導体抵抗で構成するものとしてもよいものである。
【発明の効果】
【００１１】
本発明のＤＣ／ＤＣコンバータは、ヒステリシス制御が行われるものであるから、非常に高速な応答ができ、かつ、インダクタとコンデンサの間に抵抗を設けるだけで、コンパレータへの帰還電圧にリプル信号を重畳させるための特別な回路を設ける必要もなく、さらに、出力電圧に対して負荷電流に比例する電圧低下特性をもたせるための電流検出器や電流帰還回路等の特別な回路構成を設ける必要もないことから、複数のディスクリート部品を必要とせず、安定性向上と出力電流の急変による出力電圧変動の抑制ができるものである。また、追加した抵抗をプリント配線板上の導体抵抗を使用することで、さらに部品点数の削減が可能としている。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態の回路構成図である。
【図２】負荷電流に比例した電圧低下特性の説明図である。
【図３】従来技術によるヒステリシス制御ＤＣ／ＤＣコンバータの一例の回路構成図である。
【図４】従来技術による負荷電流に比例した電圧低下特性をもつＤＣ／ＤＣコンバータの一例の回路構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面と共に説明する。
図１は、本発明の一実施形態の回路構成図である。符号１０は、ヒステリシス特性をもつコンパレータ(以下ヒステリシスコンパレータという)であり、該ヒステリシスコンパレータ１０の出力によって、駆動回路１２がスイッチング素子ＳＷ１、ＳＷ２を駆動し、スイッチング素子ＳＷ１をオンさせると同時に、スイッチング素子ＳＷ２をオフさせ、スイッチング素子ＳＷ１をオフさせると同時に、スイッチング素子ＳＷ２をオンさせ、同期して交互にオン、オフさせる。スイッチング素子ＳＷ１の一端は、入力の直流電源に接続され、他端はスイッチング素子ＳＷ２に接続され該スイッチング素子ＳＷ２の他端は、接地されている。スイッチング素子ＳＷ１とスイッチング素子ＳＷ２の接続点にインダクタ１４の一端が接続され、該インダクタ１４の他端は、抵抗１６、コンデンサ１８を介して接地されている。コンデンサ１８の両端、すなわち、抵抗１６とコンデンサ１８の接続点と接地点間が出力となり、各種機器の負荷に接続される。また、インダクタ１４と抵抗１６の接続点はヒステリシスコンパレータ１０の入力に接続されて帰還回路を構成している。従来と相違する点は、インダクタ１４とコンデンサ１８の間に抵抗１６が挿入されていること、帰還回路によって、インダクタ１４と抵抗１６の接続点である電圧帰還点の電圧Ｖｏが帰還電圧とされていること、コンデンサ１８の両端、すなわちコンデンサ１８と抵抗１６の接続点と接地点が出力端となっている点で従来と相違する。又、追加する抵抗は、独立の抵抗でも、このＤＣ／ＤＣコンバータが形成されるプリント配線板上に形成されたパターンの導体抵抗で構成してもよいものである。
【００１４】
ヒステリシスコンパレータ１０は、帰還回路を介して帰還されてくるインダクタ１４と抵抗１６の接続点(電圧帰還点)の電圧Ｖｏである帰還電圧Ｖｆ(＝Ｖｏ)と基準電圧Ｖｒｅｆを比較し、帰還電圧Ｖｆが基準電圧Ｖｒｅｆより下がると、コンパレータ１０の出力を反転させて、スイッチング素子ＳＷ１をオン、スイッチング素子ＳＷ２をオフとし、インダクタ１０４に入力の直流電圧Ｖｉｎを印加し、電流をインダクタ１４に流し込む。このインダクタ１４に流れるインダクタ電流(負荷電流)Ｉｏは、抵抗１６を介してコンデンサ１８を充電し、出力電圧Ｖｏｕｔおよびインダクタ１４と抵抗１６の接続点の電圧である帰還電圧Ｖｆが上昇し、該帰還電圧Ｖｆが、基準電圧Ｖｒｅｆにヒステリシス電圧を加算した電圧以上になると、コンパレータ１０の出力を反転させて、スイッチング素子ＳＷ１をオフ、スイッチング素子ＳＷ２をオンとし、インダクタ１４の一方の端子を接地させる。その結果、インダクタ電流Ｉｏは減少し、インダクタ１４と抵抗１６の接続点の電圧である帰還電圧Ｖｆは降下することになる。以下これを繰り返し、電圧帰還点であるインダクタ１４と抵抗１６の接続点の電圧を、入力の直流電圧Ｖｉｎとは異なった値の目標となる直流電圧Ｖｏに変換して出力することになる。
【００１５】
このように、インダクタ電流Ｉｏは増減を繰り返すことになり、このインダクタ電流Ｉｏの波形はリプル波形となり、ヒステリシスコンパレータ１０に帰還される電圧帰還点の電圧である帰還電圧Ｖｆ(＝Ｖｏ)もリプル波形となる。一方、出力の電圧Ｖｏｕｔは、電圧帰還点の電圧である帰還電圧Ｖｆ(＝Ｖｏ)を、抵抗１６とコンデンサ１８の等価直列抵抗とで分圧した電圧となり、リプル波形として変動する交流成分の振幅はこの分圧比の分小さくなり、出力電圧Ｖｏｕｔのリプル電圧を抑制することになる。抵抗１６の抵抗値をＲとし、コンデンサ１８の等価直列抵抗をＥＳＲとすると、等価直列抵抗ＥＳＲと、抵抗１６とコンデンサ１８の直列回路の全抵抗（ＥＳＲ＋Ｒ）の比は、
ＥＳＲ/（ＥＳＲ＋Ｒ）
であるから、
Ｖｏｕｔのリプル電圧＝Ｖｆのリプル電圧×ＥＳＲ/（ＥＳＲ＋Ｒ）
となり、コンデンサ１８の等価直列抵抗ＥＳＲが抵抗１６の抵抗値Ｒに対して十分に小さいと、出力電圧Ｖｏｕｔは、帰還電圧Ｖｆ(＝Ｖｏ)より交流成分が小さくなる。
【００１６】
このように、出力電圧Ｖｏｕｔは、リプル電圧が抑制されて、交流成分が少ない直流電圧を得ることができる。  
一方、ヒステリシスコンパレータ１０に帰還される帰還電圧Ｖｆは、コンデンサ１８の等価直列抵抗ＥＳＲと抵抗１６の抵抗値Ｒによる分圧される前の電圧であることから、出力電圧Ｖｏｕｔよりリプル電圧の大きい電圧であるので、図３に示す従来技術のように擬似リプル信号重畳回路を設ける必要がなく、ヒステリシスコンパレータ１０は安定動作をすることができるものである。
【００１７】
また、負荷電流が急変したとき、抵抗１６による電圧降下分によって、出力電圧の変動幅を抑えることができる。  
図２は、負荷電量が急変したときの出力電圧の変動を示す説明図である。図２(ａ)は、抵抗１６が設けられていない通常の制御の場合を示し、図２(ｂ)は、抵抗１６を設けて負荷電流に比例した電圧低下特性をもたせた本実施形態の例を示すものである。
【００１８】
図１において抵抗１６がない通常制御の場合、負荷電流(＝インダクタ１４に流れる電流)Ｉｏが急増した場合、コンデンサ１８から電流が放電され、出力電圧Ｖｏｕｔ（＝Ｖｆ）は急激に減少する。帰還電圧Ｖｆ（＝Ｖｏｕｔ）が減少する。図２(ａ)では、ＤＣ−ＤＣ変換後の目標電圧ＶｏからＶｐ(Ｖ)だけ減少としたと表している。ヒステリシスコンパレータ１０および駆動回路１２は、スイッチング素子ＳＷ１をオン、スイッチング素子ＳＷ２をオフとして、出力電圧Ｖｏｕｔ（＝Ｖｆ）を目標電圧Ｖｏまで上昇させる。一方、負荷電流(Ｉｏ)が急減したとき、コンデンサ１８からの放電電流は減り、その結果の出力電圧Ｖｏｕｔ（＝Ｖｆ）は急激に上昇（Ｖｐ(Ｖ)）することになるから、図２(ａ)に示すような出力電圧波形となり、出力電圧Ｖｏｕｔの全体の変動幅は「２×Ｖｐ」となる。
【００１９】
一方、抵抗１６を設けた本実施形態の場合、図２(ｂ)に示すように、負荷電流Ｉｏが急激に増加した場合、コンデンサ１８から電流が放電されインダクタ１４、抵抗１６にも増加した負荷電流Ｉｏが流れる。出力電圧Ｖｏｕｔは、抵抗１６により、負荷電流Ｉｏに比例した電圧低下（＝Ｒ×Ｉｏ）だけ電圧帰還点の電圧Ｖｏより減少する。
ただし、図２（ｂ）の波形図は、Ｒ×Ｉｏ＝Ｖｐ  となるように、動作特性を設定した場合のものである。
一方、帰還電圧Ｖｆは、抵抗１６による電圧降下前の電圧帰還点の電圧Ｖｏであり、ヒステリシスコンパレータ１０および駆動回路１２は電圧帰還点の、電流増加前の目標電圧Ｖｏを保持するようにスイッチング素子ＳＷ１、ＳＷ２をオン／オフ制御する。その結果、負荷電流Ｉｏが大きくなった期間中、出力電圧Ｖｏｕｔは目標電圧Ｖｏ（＝Ｖｆ）より電圧低下Ｖｐだけ低下した電圧を保持する。そして負荷電流が減少すると、電圧低下Ｖｐも減少することになり、図２(ｂ)に示すような出力電圧波形となる。その結果、出力電圧Ｖｏｕｔ全体の変動幅はＶｐとなり、図２(ａ)の抵抗１６がない従来例と比較し、出力電圧の変動幅を半減させることになる。
【００２０】
以上のとおり、本実施形態では、ディスクリート部品として、インダクタ１４とコンデンサ１８の間に抵抗１６を挿入するだけよいものである(この抵抗１６としてプリント配線板上の導体抵抗を使用すれば、独立した抵抗も必要がない)。そして、コンデンサ１８の両端の電圧を出力電圧とし、ヒステリシスコンパレータ１０に帰還させる電圧をインダクタ１４と抵抗１６の接続点の電圧とすることにより、リプル電圧が出力電圧より大きい帰還電圧とすることができ、ヒステリシス制御電源を安定動作させることができる。従来技術のように擬似リプル信号重畳回路を備える必要がないため、ディスクリート部品が少なくてすむものである。  
また、前述した抵抗１６を付加するだけで、負荷電流の増減にあわせて出力電圧をオフセットして減増させ、負荷電流に比例する電圧低下特性をもたせたので、出力電圧の全体の変動幅を半減させることができる。しかも、負荷電流に比例する電圧低下特性をもたせるため、従来技術のように、出力電流を検出する電流検出器や、検出電流の帰還回路を必要としないことから、この点からもディスクリート部品を必要としないものである。
【符号の説明】
【００２１】
１０，１００  ヒステリシス特性をもつコンパレータ
１２，１０２，２０２  駆動回路
１４，１０４，２０４  インダクタ
１６  抵抗
１８，１０６，２０６  コンデンサ
１０８  擬似リプル信号重畳回路
２００  誤差増幅器
２０８  電流検出器
２１０  電流電圧制御回路
ＳＷ１，ＳＷ２  スイッチング素子
【図１】
2015139307.tif 000003
【図２】
2015139307.tif 000004
【図３】
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【図４】
2015139307.tif 000006