(57)【要約】【課題】出力バッファの特性を正確に測定する。【解決手段】出力ノードがマイクロバンプＭＦＢａに接続される第１の出力バッファＯＢと、出力ノードがテストパッドＴＰに接続され、第１の出力バッファＯＢよりも駆動能力が大きい第２の出力バッファＴＯＢと、第１の出力バッファＯＢの入力ノードに接続され、リードクロック信号ＲＣＬＫに応じてデータを第１の出力バッファＯＢに転送する第１の読み出し回路７１と、第２の出力バッファＴＯＢの入力ノードに接続され、リードクロック信号ＲＣＬＫに応じてデータを第２の出力バッファＴＯＢに転送する第２の読み出し回路７１Ｔとを備え、第１及び第２の読み出し回路７１，７１Ｔにはリードクロック信号ＲＣＬＫが共通に供給される。本発明によれば、駆動能力の大きい第２の出力バッファＴＯＢを用いることにより、第１の出力バッファＯＢの特性を測定することができる。【選択図】図５
2015170370.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の端子と、
自身の出力ノードで前記第１の端子と接続される第１の出力バッファと、
自身の出力ノードで前記第２の端子と接続され、前記第１の出力バッファよりも駆動能力が大きい第２の出力バッファと、
前記第１の出力バッファの入力ノードに接続され、第１のデータ制御信号に応じてデータを前記第１の出力バッファに転送する第１の読み出し回路と、
前記第２の出力バッファの入力ノードに接続され、前記第１のデータ制御信号に応じてデータを前記第２の出力バッファに転送する第２の読み出し回路と、
前記第１及び第２の読み出し回路に前記第１のデータ制御信号を共通に供給するデータ制御回路と、を備えることを特徴とする半導体装置。
【請求項２】
自身の入力ノードで前記第１の端子と接続される第１の入力バッファと、
自身の入力ノードで前記第２の端子と接続され、前記第１の入力バッファと駆動能力が実質的に等しい第２の出力バッファと、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の入力バッファの出力ノードに接続され、第２のデータ制御信号に応じてデータを前記第１の入力バッファから受け取る第１の書き込み回路と、
前記第２の入力バッファの出力ノードに接続され、前記第２のデータ制御信号に応じてデータを前記第２の入力バッファから受け取る第２の書き込み回路と、をさらに備え、
前記データ制御回路は、前記第１及び第２の書き込み回路に前記第２のデータ制御信号を共通に供給することを特徴とする請求項２に記載の半導体装置。
【請求項４】
自身の入力ノードで前記第２の書き込み回路に出力され、自身の出力ノードで前記第２の読み出し回路に接続されるレジスタを、さらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記レジスタの出力ノードが自身の入力ノードに接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
メモリセルアレイをさらに備え、
前記第１の書き込み回路及び前記第１の読み出し回路が前記メモリセルアレイに共通に接続されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
メモリセルアレイをさらに備え、
前記第１及び第２の読み出し回路が前記メモリセルアレイに共通に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
自身の入力ノードで前記第１の端子と接続される第１の入力バッファと、
自身の入力ノードで前記第２の端子と接続され、前記第１の入力バッファと駆動能力が実質的に等しい第２の出力バッファと、
前記第１の入力バッファの出力ノードに接続され、第２のデータ制御信号に応じてデータを前記第１の入力バッファから受け取る第１の書き込み回路と、
前記第２の入力バッファの出力ノードに接続され、前記第２のデータ制御信号に応じてデータを前記第２の入力バッファから受け取る第２の書き込み回路と、をさらに備え、
前記データ制御回路は、前記第１及び第２の書き込み回路に前記第２のデータ制御信号を共通に供給することを特徴とする請求項７に記載の半導体装置。
【請求項９】
自身の第１の入力ノードが前記第１の入力バッファの出力ノードに接続され、自身の第２の入力ノードが前記第２の入力バッファの出力ノードに出力され、自身の出力ノードが前記第１の書き込み回路に接続されたセレクタを更に含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
テスト信号を発生するテスト制御回路をさらに備え、
前記第２の読み出し回路は、前記テスト信号に応じて活性化されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の端子は、マイクロバンプ電極であり、前記第２の端子は、パッド電極であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記マイクロバンプ電極の平面サイズよりも、前記パッド電極の平面サイズの方が大きいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１の端子と、
前記第１の端子よりも平面サイズの大きい第２の端子と、
前記第１の端子を駆動する第１の出力バッファと、
前記第２の端子を駆動する第２の出力バッファと、を備え、
前記第２の出力バッファは前記第１の出力バッファよりも駆動能力が大きく、且つ、前記第１及び第２の出力バッファは互いに隣接して配置されていることを特徴とする半導体装置。
【請求項１４】
前記第１の端子に現れる信号を受ける第１の入力バッファと、
前記第２の端子に現れる信号を受ける第２の入力バッファと、をさらに備え、
前記第１及び第２の入力バッファの駆動能力は実質的に等しいことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２の出力バッファの入力ノードにそれぞれ接続された第１及び第２の読み出し回路と、
前記第１及び第２の入力バッファの出力ノードにそれぞれ接続された第１及び第２の書き込み回路と、をさらに備え、
前記第１の読み出し回路及び前記第１の書き込み回路は、データ制御信号に基づいて制御され、
前記第２の読み出し回路及び前記第２の書き込み回路は、テスト信号が活性化していることを条件として、前記データ制御信号に基づいて制御されることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力バッファの動作テストが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリとコントローラチップとの間のデータ転送レートのさらなる高速化が望まれている。これを達成するために、データ入出力のビット幅、即ち、入出力端子の数を従来の半導体メモリに比べ増加させた種々の半導体メモリが考案されている。このような半導体メモリの例として、ハイバンドウィドゥスメモリ（Ｈｉｇｈ  Ｂａｎｄ−ｗｉｄｔｈ  Ｍｅｍｏｒｙ，ＨＢＭ）、ハイブリッドメモリキューブ（Ｈｙｂｒｉｄ  Ｍｅｍｏｒｙ  Ｃｕｂｅ，ＨＭＣ）、及び、ワイドＩ／Ｏ型ＤＲＡＭ（Ｗｉｄｅ−ＩＯ  ＤＲＡＭ）（特許文献１参照）などが知られている。
【０００３】
このような半導体メモリでは、データ入出力端子を含む外部端子の数が通常のＤＲＡＭに比べて極めて多いため、各端子はマイクロバンプと呼ばれる微小電極によって構成される。マイクロバンプは非常に狭ピッチで多数配置されることから、テスト動作時においてテスタのプローブをマイクロバンプに直接接触させることは困難である。このため、このような半導体メモリにおいては、テスト用のパッド電極がマイクロバンプとは別に設けられており、テスト動作時においては、テスタのプローブをテスト用のパッド電極に接触させることによって信号の入出力を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４３２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
テスト用のパッド電極を用いた動作テストにおいては、通常、アドレス入力用のパッド電極を介してテストデータを入力し、データ出力用のパッド電極を介してテストデータ又はテスト結果を示す判定信号が出力される。しかしながら、この場合、通常動作モードで使用する出力バッファを使用しないことから、出力バッファの特性を正確に測定することは困難であった。
【０００６】
尚、上記の問題は上述した特定の半導体メモリに限らず、通常動作モードで使用する出力バッファを動作テスト時に使用しない全ての半導体装置に対して生じる問題である。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１及び第２の端子と、自身の出力ノードで前記第１の端子と接続される第１の出力バッファと、自身の出力ノードで前記第２の端子と接続され、前記第１の出力バッファよりも駆動能力が大きい第２の出力バッファと、前記第１の出力バッファの入力ノードに接続され、第１のデータ制御信号に応じてデータを前記第１の出力バッファに転送する第１の読み出し回路と、前記第２の出力バッファの入力ノードに接続され、前記第１のデータ制御信号に応じてデータを前記第２の出力バッファに転送する第２の読み出し回路と、前記第１及び第２の読み出し回路に前記第１のデータ制御信号を共通に供給するデータ制御回路と、を備えることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１の端子と、前記第１の端子よりも平面サイズの大きい第２の端子と、前記第１の端子を駆動する第１の出力バッファと、前記第２の端子を駆動する第２の出力バッファと、を備え、前記第２の出力バッファは前記第１の出力バッファよりも駆動能力が大きく、前記第１及び第２の出力バッファは互いに隣接して配置されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、出力バッファの特性を正確に測定することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】半製品１０Ａの構造を説明するための模式的な断面図である。
【図３】メモリチップ２０の主面２０Ｆの平面図である。
【図４】メモリチップ２０の回路構成を説明するためのブロック図である。
【図５】第１の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。
【図６】データの入出力に関連する回路の配置を説明するためのレイアウト図である。
【図７】第１の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【図８】ドライバストレングス調整回路７７及び第１の出力バッファＯＢの構成を示すブロック図である。
【図９】テストドライバストレングス調整回路７７Ｔ及び第２の出力バッファＴＯＢの構成を示すブロック図である。
【図１０】半導体装置１０のテストライト動作を説明するためのタイミング図である。
【図１１】半導体装置１０のテストリード動作を説明するためのタイミング図である。
【図１２】変形例によるテストユニット回路ＴＵの構成を示すブロック図である。
【図１３】第２の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。
【図１４】第２の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【図１５】第３の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【図１６】本発明の第４の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【図１７】半製品１００Ａの構造を説明するための模式的な断面図である。
【図１８】貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【図１９】貫通電極ＴＳＶ１の構造を示す断面図である。
【図２０】本発明の第５の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。
【図２１】本発明の第６の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。
【図２２】本発明の第７の実施形態による半導体装置４００の構造を説明するための略平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、メモリチップ２０とコントロールチップ３０が積層された構成を有している。メモリチップ２０はいわゆるワイドＩＯ型のＤＲＡＭであり、その主面２０Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられている。主面２０Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２０の主面２０Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２０がコントロールチップ３０上にフェイスダウン方式で積層されている。
【００１４】
コントロールチップ３０は、メモリチップ２０の動作を制御する半導体チップ（ＳＯＣ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２０側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２０に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶ（Through Substrate Via）を介して裏面マイクロバンプＣＢＢに接続されている。
【００１５】
回路基板４０は、メモリチップ２０及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２０及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１０として提供される。
【００１６】
かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２０に供給される。一方、メモリチップ２０から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。
【００１７】
半導体装置１０の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２０を搭載した後、封止樹脂５０によってこれらのチップ２０，３０を封止しても構わないし、図２に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１０Ａは、メモリチップ２０とその主面２０Ｆを除く各面を覆う封止樹脂５０からなる。このような半製品１０Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することができるため、汎用性を高めることが可能となる。
【００１８】
図３は、メモリチップ２０の主面２０Ｆの平面図である。
【００１９】
図３に示すように、メモリチップ２０の主面２０Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な回路ブロックであり、したがって、メモリチップ２０は４つの独立したＤＲＡＭが１チップ化された構成を有している。
【００２０】
メモリチップ２０の主面２０Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄ、すなわちデータ入出力端子の数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。
【００２１】
これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをテスト端子に接触させることは困難である。このため、各テスト端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２０に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を用いてテスト用のマイクロバンプＭＦＢを介して動作テストを行うことができる。
【００２２】
図４は、メモリチップ２０の回路構成を説明するためのブロック図である。
【００２３】
図４において二重丸で示しているのはマイクロバンプＭＦＢであり、二重四角で示しているのはテストパッドＴＰである。また、信号名の先頭に「Ｔ」が付されている信号及びテスト信号ＴＥＳＴは、テスト端子を介して入力（又は出力）されるテスト信号である。図４に示すように、テスト端子には、それぞれ対応するテストパッドＴＰが設けられている。また、信号名の末尾に「ａ」〜「ｄ」が付されている信号は、それぞれチャネルＣｈＡ〜ＣｈＤに対応する信号である。
【００２４】
例えば、図４に示す信号ＳＩＧａは、チャネルＣｈＡに供給される入力信号であり、アドレス信号ＡＤＤａ、コマンド信号ＣＭＤａ、チップセレクト信号ＣＳ０ａ、クロック信号ＣＬＫａ、クロックイネーブル信号ＣＫＥ０ａなどからなる。チャネルＣｈＡは、これらの入力信号ＳＩＧａを受け、リード動作やライト動作などを行う。チャネルＣｈＡがリード動作を行った場合、読み出されたリードデータＤＱａがマイクロバンプＭＦＢａを介して出力される。一方、チャネルＣｈＡがライト動作を行う場合、マイクロバンプＭＦＢａを介して入力されたライトデータＤＱａがチャネルＣｈＡに供給される。
【００２５】
他のチャネルＣｈＢ〜ＣｈＤも同様であり、それぞれ対応する入力信号ＳＩＧｂ〜ＳＩＧｄを受け、リードデータＤＱｂ〜ＤＱｄの出力又はライトデータＤＱｂ〜ＤＱｄの入力を行う。
【００２６】
一方、テスト端子を介して入力される信号は、各チャネルＣｈＡ〜ＣｈＤに対して共通に入力される。テスト端子を介して入力されるテスト信号としては、テストアドレス信号Ｔ＿ＡＤＤ、テストコマンド信号Ｔ＿ＣＭＤ、テストチップセレクト信号Ｔ＿ＣＳ０、テストクロック信号Ｔ＿ＣＬＫ、テストクロックイネーブル信号Ｔ＿ＣＫＥ０、テスト信号ＴＥＳＴなどがある。これらの信号はチャネルＣｈＡ〜ＣｈＤに対して共通に割り当てられているため、テスト動作時においてはチャネルＣｈＡ〜ＣｈＤが並列に動作を行い、テストリードデータＴ＿ＤＱａ〜Ｔ＿ＤＱｄをそれぞれ対応するテストのマイクロバンプＭＦＢ又はテストパッドＴＰに出力する。
【００２７】
尚、図４には、各テストパッドＴＰが対応するマイクロバンプＭＦＢに直接接続されている例を示しているが、セレクタを用いることによって、マイクロバンプＭＦＢとテストパッドＴＰを切り替える構成を採用しても構わない。これによれば、テスト用のマイクロバンプＭＦＢを駆動する際に、テストパッドＴＰの負荷が見えなくなるため、より正確なテストが可能となる。
【００２８】
図５は、第１の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。他のチャネルＣｈＢ〜ＣｈＤも基本的にチャネルＣｈＡと同じ回路構成を有していることから、重複する説明は省略する。
【００２９】
図５に示すように、チャネルＣｈＡは、メモリセルアレイ６０と、メモリセルアレイ６０に対するアクセス動作を行うアクセス制御回路６１を備えている。アクセス制御回路６１は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップセレクト信号ＣＳ、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥからなる入力信号ＳＩＧに基づいてアクセス制御信号ＭＣＡＣＮＴを生成し、これによってメモリセルアレイ６０に対するアクセス動作を実行する。アクセス制御信号ＭＣＡＣＮＴの例としては、例えば、ワードライン選択信号、センスアンプイネーブル信号、カラム選択信号、メインアンプ活性化信号、ライトアンプ活性化信号等が含まれる。
【００３０】
入力信号ＳＩＧは入力切替回路６３から供給される。入力切替回路６３は、通常動作用の入力信号ＳＩＧａ及びテスト動作用の入力信号Ｔ＿ＳＩＧを受け、テスト信号ＴＥＳＴに基づいて選択した一方を入力信号ＳＩＧとしてアクセス制御回路６１に出力する。これにより、通常動作時においては通常動作用の入力信号ＳＩＧａがアクセス制御回路６１に供給され、テスト動作時においてはテスト動作用の入力信号Ｔ＿ＳＩＧがアクセス制御回路６１に供給される。
【００３１】
そして、通常動作時においてリード動作が実行されると、メモリセルアレイ６０から読み出されたリードデータＤＱａは、データラインＤＬを介してデータ転送回路７０に供給される。リードデータ（及びライトデータ）ＤＱａは、例えば１２８ビット構成である。
【００３２】
そして、通常動作時において読み出されたリードデータＤＱａは、データ転送回路７０によってデータ入出力回路ＢＦに転送され、１２８個のマイクロバンプＭＦＢａを介して外部にパラレルに出力される。また、通常動作時において１２８個のマイクロバンプＭＦＢａにパラレルに入力されたライトデータＤＱａは、データ入出力回路ＢＦを介してデータ転送回路７０に供給され、データラインＤＬに転送される。データ転送回路７０の動作は、データ制御回路６２から出力されるデータ制御信号ＤＱＣＮＴによって制御される。
【００３３】
データ制御回路６２は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップセレクト信号ＣＳ、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥからなる入力信号ＳＩＧを受け、これらに基づいてデータ制御信号ＤＱＣＮＴを生成する。データ制御信号ＤＱＣＮＴとしては、例えば、リードタイミング制御信号、ライトタイミング制御信号、リードクロック信号、ライトクロック信号、ドライバストレングス調整信号等が含まれる。これらの信号の詳細について後述する。
【００３４】
さらに、チャネルＣｈＡは、テストデータ転送回路７０Ｔ及びテストデータ入出力回路ＴＢＦを備えている。テストデータ転送回路７０Ｔはデータ転送回路７０に対応する回路であり、テスト制御回路６４から供給されるテスト信号ｔｅｓｔが活性化していることを条件として、データ制御信号ＤＱＣＮＴに基づいて制御される。テスト制御回路６４は、例えば、テストモードが設定されるテストモードレジスタである。
【００３５】
テスト制御回路６４は、テストモードの設定を示すコマンド信号ＣＭＤに応じて、アドレス信号ＡＤＤをテストコードとして受け取り、テストコードに応じて各種テスト信号を発生させる。テスト信号ｔｅｓｔは、テスト制御回路６４によって生成される各種テスト信号の一つである。つまり、複数用意されたテスト動作のうち、特定のテスト動作が指定された場合にテスト信号ｔｅｓｔが活性化し、テストデータ転送回路７０Ｔ及びテストデータ入出力回路ＴＢＦを用いたテストが行われる。他のテスト動作（例えばバウンダリスキャンテスト）においては、図示しないパスを介して、データ入出力回路ＢＦとテストデータ入出力回路ＴＢＦが接続されることもある。
【００３６】
テストデータ入出力回路ＴＢＦはデータ入出力回路ＢＦに対応する回路であり、テストリード動作時においては、テストデータ転送回路７０Ｔから転送されるテストリードデータＴ＿ＤＱａを外部に出力し、テストライト動作時においては、外部から入力されるテストライトデータＴ＿ＤＱａをテストデータ転送回路７０Ｔに供給する。
【００３７】
ここで、データ転送回路７０及びデータ入出力回路ＢＦは、マイクロバンプＭＦＢａの数と同数だけ設けられる。したがって、１個のマイクロバンプＭＦＢａに対応するデータ転送回路７０及びデータ入出力回路ＢＦをユニット回路Ｕとすると、チャネルＣｈＡには１２８個のユニット回路Ｕが設けられることになる。
【００３８】
同様に、テストデータ転送回路７０Ｔ及びテストデータ入出力回路ＴＢＦは、テストユニット回路ＴＵを構成する。テストユニット回路ＴＵはユニット回路Ｕのレプリカであり、チャネルＣｈＡに１つだけ設けられる。詳細については後述するが、テストユニット回路ＴＵに含まれる出力バッファは、ユニット回路Ｕに含まれる出力バッファよりも駆動能力が十分に大きく設計される。
【００３９】
本実施形態の特徴的な構成のひとつは、テストデータ転送回路７０Ｔとデータ転送回路７０とが実質的に同一の構成要素を有し、データ転送回路７０と共通のデータ制御信号ＤＱＣＮＴに応じて動作する点である。本実施形態において「実質的に同一の構成要素を有する」とは、テストデータ転送回路７０Ｔが、データ転送回路７０の構成要素のうち、データラインＤＬとデータ入出力回路ＢＦとの間でリードデータ及びライトデータの転送タイミングの制御を行う回路と対応する回路を有することを意味する。ただし、テストデータ転送回路７０Ｔとデータ転送回路７０とを、全く同一の構成とする必要はない。詳細について後述する。
【００４０】
図６は、データの入出力に関連する回路の配置を説明するためのレイアウト図である。図６にはチャネルＣｈＡにおけるレイアウトを示しているが、他のチャネルＣｈＢ〜ＣｈＤも基本的にチャネルＣｈＡと同じ回路構成を有していることから、重複する説明は省略する。
【００４１】
図６に示すように、チャネルＣｈＡに割り当てられたマイクロバンプＭＦＢａは、データ入出力用のマイクロバンプＭＦＢａ（ＤＱ）と、コマンド信号やアドレス信号などを入力するためのマイクロバンプＭＦＢａ（ＣＡ）に分類され、それぞれまとめて配置される。上述の通り、データ入出力用のマイクロバンプＭＦＢａ（ＤＱ）は１２８個設けられる。これら１２８個のマイクロバンプＭＦＢａ（ＤＱ）に対しては、それぞれ対応するユニット回路Ｕが割り当てられる。
【００４２】
ユニット回路Ｕは一方向に配列されており、それぞれ対応するデータラインＤＬ０〜ＤＬ１２７に接続されている。さらに、ユニット回路Ｕに隣接してテストユニット回路ＴＵが配置されており、これら１２８個のユニット回路Ｕ及び１個のテストユニット回路ＴＵには、データ制御回路６２からデータ制御信号ＤＱＣＮＴが共通に供給される。テストユニット回路ＴＵは、テストデータＴ＿ＤＱａ用のテストパッドＴＰに接続されている。
【００４３】
かかるレイアウトにより、テストユニット回路ＴＵの動作条件は１２８個のユニット回路Ｕの動作条件と実質的に同一となる。
【００４４】
図７は、第１の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【００４５】
図７に示すように、ユニット回路Ｕに含まれるデータ入出力回路ＢＦは、第１の出力バッファＯＢ及び第１の入力バッファＩＢを備えている。そして、第１の出力バッファＯＢの出力ノード及び第１の入力バッファＩＢの入力ノードは、対応するマイクロバンプＭＦＢａに共通に接続されている。また、第１の出力バッファＯＢの入力ノード及び第１の入力バッファＩＢの出力ノードは、データ転送回路７０に接続されている。
【００４６】
同様に、テストユニット回路ＴＵに含まれるテストデータ入出力回路ＴＢＦは、第２の出力バッファＴＯＢ及び第２の入力バッファＴＩＢを備えている。そして、第２の出力バッファＴＯＢの出力ノード及び第２の入力バッファＴＩＢの入力ノードは、対応するテストパッドＴＰに共通に接続されている。また、第２の出力バッファＴＯＢの入力ノード及び第２の入力バッファＴＩＢの出力ノードは、テストデータ転送回路７０Ｔに接続されている。
【００４７】
ここで、第２の出力バッファＴＯＢは、他のバッファ、つまり第１の出力バッファＯＢ、第１の入力バッファＩＢ及び第２の入力バッファＴＩＢよりも、大きな駆動能力を有している。即ち、第２の出力バッファＴＯＢを構成するトランジスタのサイズは、他のバッファを構成するトランジスタのサイズよりも大きく設計されている。
【００４８】
ここで、トランジスタのサイズとは、トランジスタのチャネル幅を指し、各々のバッファが並列接続された複数の単位トランジスタを含む場合、これら複数の単位トランジスタのチャネル幅の合計を意味する。後述するように、本実施形態では、第１の出力バッファＯＢが複数の出力単位バッファを含んでいるため、本実施形態においては、第２の出力バッファＴＯＢのサイズは、２つの出力単位バッファのサイズを合計したものより大きい。
【００４９】
第２の出力バッファＴＯＢのサイズが他のバッファよりも大きく設計されている理由は、テストパッドＴＰを駆動するために必要な駆動能力が、マイクロバンプＭＦＢを駆動する駆動能力よりも大きい必要があるからである。例えば、マイクロバンプＭＦＢに接続される終端抵抗の抵抗値は約５００Ωであるのに対し、テストパッドＴＰに接続される終端抵抗の抵抗値は約２５Ωである。この場合、第２の出力バッファＴＯＢの出力インピーダンスとしては、５０Ω程度必要である。この例で言えば、第２の出力バッファＴＯＢのサイズ、つまり駆動能力は、第１の出力バッファＯＢの１０倍程度必要である。
【００５０】
一方、第１の入力バッファＩＢと第２の入力バッファＴＩＢについては、互いに実質的に同じ駆動能力を有している。これは、両者の駆動能力に差を設ける必要がないとともに、同じ駆動能力とすることにより、テストライト動作時に通常のライト動作の動作条件を正確に再現することができるからである。
【００５１】
図７に示すように、ユニット回路Ｕに含まれるデータ転送回路７０は、第１の読み出し回路７１、第１の書き込み回路７２及びドライバストレングス調整回路７７を備えている。
【００５２】
第１の読み出し回路７１は、リードタイミング調整回路７３及びリードデータラッチ回路７４を含む。また、第１の書き込み回路７２は、ライトデータラッチ回路７５及びライトタイミング調整回路７６及びを含む。
【００５３】
リードタイミング調整回路７３は、リードデータの転送タイミングを調整する回路である。リードタイミング調整回路７３は、リードタイミング制御信号ＲＴＭＧｉの活性化に応じてデータラインＤＬ上のリードデータを取り込み、リードタイミング制御信号ＲＴＭＧｏに応じて、取り込んだリードデータを出力する。リードタイミング調整回路７３としては、例えばＦＩＦＯ回路を用いることができる。本実施形態では、各チャネルＣｈＡ〜ＣｈＤがＳＤＲ（シングルデータレート）型のＤＲＡＭとして動作する例を示しているが、ＤＤＲ（ダブルデータレート）型またはそれ以上のデータレートを有する場合には、リードタイミング調整回路７３としてパラレルシリアル変換回路を用いることができる。
【００５４】
リードデータラッチ回路７４は、リードタイミング調整回路７３から出力されたリードデータを外部クロック信号に同期させる。リードデータラッチ回路７４は、リードタイミング調整回路７３から出力されたリードデータを外部クロック信号に同期したリードクロック信号ＲＣＬＫに同期してラッチし、ラッチしたリードデータをドライバストレングス調整回路７７に供給する。
【００５５】
ドライバストレングス調整回路７７は、リードデータラッチ回路７４から供給されたリードデータを第１の出力バッファＯＢに供給する。この際、ドライバストレングス調整回路７７は、ドライバストレングス調整信号ＤＳに応じたドライブ能力に第１の出力バッファＯＢを調整する。
【００５６】
ドライバストレングス調整回路の構成の一例を図８に示す。ドライバストレングス調整回路７７は、ドライバストレングス調整単位回路７７１，７７２を含み、これらはそれぞれ第１の出力バッファＯＢを構成する出力単位バッファＯＢ１，ＯＢ２に接続されている。
【００５７】
ドライバストレングス調整単位回路７７１，７７２は、対応するドライバストレングス調整信号ＤＳ１，ＤＳ２が活性化されると、それぞれ出力単位バッファＯＢ１，ＯＢ２を活性化する。一方、ドライバストレングス調整単位回路７７１，７７２は、対応するドライバストレングス調整信号ＤＳ１，ＤＳ２が非活性状態のときには、それぞれ出力単位バッファＯＢ１，ＯＢ２を非活性化する。これにより、第１の出力バッファＯＢの駆動能力、即ちインピーダンスをドライバストレングス調整信号ＤＳに応じて調整することが可能となる。
【００５８】
かかる構成により、リード動作時においては、データラインＤＬ上のリードデータが第１の読み出し回路７１を介して外部に出力される。一方、ライト動作時においては、外部から入力されるライトデータが第１の書き込み回路７２を介してデータラインＤＬに転送される。上述の通り、第１の書き込み回路７２は、ライトデータラッチ回路７５及びライトタイミング調整回路７６を含む。
【００５９】
ライトデータラッチ回路７５は、第１の入力バッファＩＢから供給されたライトデータをライトクロック信号ＷＣＬＫに応じて取り込む。ライトデータラッチ回路７５に取り込まれたライトデータは、ライトタイミング調整回路７６に供給される。
【００６０】
ライトタイミング調整回路７６は、ライトデータラッチ回路７５に取り込まれたライトデータを、ライトタイミング制御信号ＷＴＭＧに応じたタイミングでデータラインＤＬに供給する。ライトタイミング調整回路７６としては、例えば、ＡＮＤゲート回路を用いることができる。また、本実施形態では、各チャネルＣｈＡ〜ＣｈＤがＳＤＲ（シングルデータレート）型のＤＲＡＭとして動作する例を示しているが、ＤＤＲ（ダブルデータレート）型またはそれ以上のデータレートを有する場合には、ライトタイミング調整回路７６としてシリアルパラレル変換回路を用いることができる。この場合、リードタイミング制御信号と同様、ライトタイミング制御信号ＷＴＭＧについても、入力タイミングを制御する信号と出力タイミングを制御する信号の２系統の信号が必要となる。
【００６１】
尚、上述したリードタイミング制御信号ＲＴＭＧｉ，ＲＴＭＧｏ、ライトタイミング制御信号ＷＴＭＧ、リードクロック信号ＲＣＬＫ、ライトクロック信号ＷＣＬＫ及びドライバストレングス調整信号ＤＳは、データ制御回路から供給されるデータ制御信号ＤＱＣＮＴを構成する。
【００６２】
以上がユニット回路Ｕの回路構成である。一方、テストユニット回路ＴＵについても、ユニット回路Ｕと同様の回路構成を有している。具体的には、テストユニット回路ＴＵに含まれるテストデータ転送回路７０Ｔは、第２の読み出し回路７１Ｔ、第２の書き込み回路７２Ｔ及びテストドライバストレングス調整回路７７Ｔを備えている。
【００６３】
第２の読み出し回路７１Ｔは、テストリードタイミング調整回路７３Ｔ及びテストリードデータラッチ回路７４Ｔを含む。また、第２の書き込み回路７２Ｔは、テストライトデータラッチ回路７５Ｔ及びテストライトタイミング調整回路７６Ｔを含む。
【００６４】
ここで、テストリードタイミング調整回路７３Ｔ、テストリードデータラッチ回路７４Ｔ、テストライトデータラッチ回路７５Ｔ、テストライトタイミング調整回路７６Ｔは、それぞれ上述した、リードタイミング調整回路７３、リードデータラッチ回路７４、ライトデータラッチ回路７５、ライトタイミング調整回路７６に対応して設けられる。テストユニット回路ＴＵに含まれるこれらの回路７３Ｔ〜７６Ｔの動作は、基本的に、上述したユニット回路Ｕに含まれる回路７３〜７６の動作と同じである。
【００６５】
但し、各回路７３Ｔ〜７６Ｔには、それぞれ対応する制御信号が直接入力されるのではなく、テスト信号ｔｅｓｔを受けるＡＮＤゲート回路Ｇ１〜Ｇ４を介して制御信号が入力される。このため、テストユニット回路ＴＵは、テスト信号ｔｅｓｔがハイレベルに活性化していることを条件として、ユニット回路Ｕと同一の動作を行うことになる。各回路７３Ｔ〜７６Ｔのその他の点については、上述したユニット回路Ｕに含まれる回路７３〜７６の動作と同じであることから、重複する説明は省略する。
【００６６】
一方、テストドライバストレングス調整回路７７Ｔの構成は、ドライバストレングス調整回路７７の構成と相違している。テストドライバストレングス調整回路７７Ｔの構成を図９に示す。図９に示すように、テストドライバストレングス調整回路７７Ｔは、テスト信号ｔｅｓｔによって活性化される単一のテストドライバストレングス調整単位回路で構成される。テストドライバストレングス調整回路７７Ｔの構成は、１つのドライバストレングス調整単位回路７７１又は７７２と実質的に同一である。テストドライバストレングス調整回路７７Ｔを１つしか設けていないのは、ドライバストレングスの調整がリードデータの出力タイミングに実質的な影響を与えないため、テスト動作においてドライバストレングスの調整を行う必要がないからである。但し、ドライバストレングス調整回路７７と同様に、テストドライバストレングス調整回路７７Ｔについても複数のテストドライバストレングス調整単位回路で構成しても構わない。
【００６７】
尚、テストユニット回路ＴＵにおいては、第２の読み出し回路７１Ｔとテストドライバストレングス調整回路７７Ｔとの間にバッファ回路Ｂが挿入されている。バッファ回路Ｂは、いわゆるファンナウトを調整するために設けられている。これは、上述したように、第２の出力バッファＴＯＢのサイズが第１の出力バッファＯＢに比べて大きく、このため第２の出力バッファＴＯＢの入力容量が大きいためである。バッファ回路Ｂは、テストリードデータラッチ回路７４Ｔの後段に配置されているため、テスト動作時におけるリードデータの出力タイミングに実質的な影響を与えない。ここで、「実質的な影響を与えない」とは、テストユニット回路ＴＵの動作特性を評価する際の評価精度未満の影響しか与えないことを意味する。
【００６８】
さらに、テストユニット回路ＴＵには、レジスタＲＥＧが設けられている。レジスタＲＥＧは、メモリセルアレイ６０の代わりにテストデータの保持を行うために設けられている。即ち、本実施形態においては、ライトテスト動作時にテストパッドＴＰから供給されたテストライトデータＴ＿ＤＡａは、テストライトデータラッチ回路７５Ｔ、テストライトタイミング調整回路７６Ｔを経て、テストライトデータＴＩＮとしてレジスタＲＥＧに保持される。このときレジスタＲＥＧは、ＡＮＤゲート回路Ｇ２及びＯＲゲート回路Ｇ５を介して供給されるライトタイミング制御信号ＷＴＭＧのフォールエッジに応じてテストライトデータを順々にシフトする。
【００６９】
一方、リードテスト動作時においては、レジスタＲＥＧからテストリードデータＴＯＵＴが出力される。このときレジスタＲＥＧは、ＡＮＤゲート回路Ｇ１及びＯＲゲート回路Ｇ５を介して供給されるリードタイミング制御信号ＲＴＭＧｉのフォールエッジに応じてテストリードデータＴ＿ＤＱａを順々にシフトする。レジスタＲＥＧから出力されたテストリードデータＴ＿ＤＱａは、テストリードタイミング調整回路７３Ｔ、テストリードデータラッチ回路７４Ｔ、バッファ回路Ｂ、テストドライバストレングス調整回路７７Ｔを経て、第２の出力バッファＴＯＢに供給される。
【００７０】
図７に示すように、レジスタＲＥＧには２つの入力ノードが設けられている。一方の入力ノードは、テストライトタイミング調整回路７６Ｔの出力ノードに接続され、テストライトデータＴＩＮが入力される。他方の入力ノードは、レジスタＲＥＧの出力ノードに接続され、テストリードデータＴＯＵＴがフィードバックされる。そして、ライトテスト動作時には、テストライトタイミング調整回路７６Ｔに接続された一方の入力ノードが選択される。逆に、リードテスト動作時には、自身の出力ノードに接続された他方の入力ノードが選択される。このように、リードテスト動作時において、レジスタＲＥＧの出力ノードを入力ノードにショートさせることにより、リードテスト動作時にレジスタＲＥＧが空になることがなく、連続してリード動作のテストを行うことが可能となる。ここで、レジスタＲＥＧのビット数は、１つのユニット回路Ｕに連続して入力されるライトデータの最大ビット数、即ち、最大バースト長と等しいことが好ましい。
【００７１】
尚、図７には、テストデータ入出力回路ＴＢＦがテストパッドＴＰのみに接続されているように記載しているが、実際には、テストパッドＴＰだけでなく、テスト用のマイクロバンプＭＦＢにも接続される。
【００７２】
次に、本実施形態による半導体装置１０の動作について説明する。
【００７３】
図１０は、半導体装置１０のテストライト動作を説明するためのタイミング図である。
【００７４】
図１０に示す例では、ライトレイテンシが１クロックサイクル（ＷＬ＝１）であり、バーストレングスが４ビット（ＢＬ＝４）である。テスト動作中のため、テスト信号ｔｅｓｔはハイレベルである。また、ドライバストレングス調整信号ＤＳは任意の値を示している。
【００７５】
まず、時刻ｔ１１，ｔ１２にアクティブコマンドＡＣＴ及びライトコマンドＷＲＴがそれぞれ入力されると、その１クロックサイクル（ＷＬ＝１）経過後の時刻ｔ１３から４ビットのテストデータＴＤ１〜ＴＤ４がバースト入力される。バースト入力は時刻ｔ１３〜ｔ１６まで４クロックサイクル（ＢＬ＝４）に亘って継続される。テストデータＴＤ１〜ＴＤ４は、テストパッドＴＰを介して入力される。
【００７６】
また、ライトコマンドＷＲＴが入力されると、データ制御回路６２は、ライトクロック信号ＷＬＣＬＫ及びライトタイミング信号ＷＴＭＧのクロッキングを開始する。これにより、第２の入力バッファＴＩＢを介して入力されたテストデータＴＤ１〜ＴＤ４は、テストライトデータラッチ回路７５Ｔに順次ラッチされ、さらに、テストライトタイミング調整回路７６Ｔによるタイミング調整を経て、レジスタＲＥＧに入力される。レジスタＲＥＧに入力されたテストデータＴＤ１〜ＴＤ４は、ライトタイミング信号ＷＴＭＧのフォールエッジに同期して、レジスタＲＥＧの内部で順々にシフトされる。
【００７７】
以上の動作により、テストパッドＴＰから入力されたテストデータＴＤ１〜ＴＤ４がレジスタＲＥＧに蓄積されることになる。
【００７８】
尚、通常のライト動作においては、ライトデータＤＱａがマイクロバンプＭＦＢａを介して入力され、ユニット回路Ｕを介してデータラインＤＬに転送される。また、通常のライト動作時にはテスト信号ｔｅｓｔがローレベルに固定されるため、テストユニット回路ＴＵは非活性化される。その他の点については、基本的に図１０に示した動作と同様である。
【００７９】
図１１は、半導体装置１０のテストリード動作を説明するためのタイミング図である。
【００８０】
図１１に示す例では、リードレイテンシが４クロックサイクル（ＲＬ＝４）であり、バーストレングスが４ビット（ＢＬ＝４）である。テスト動作中のため、テスト信号ｔｅｓｔはハイレベルである。また、ドライバストレングス調整信号ＤＳは任意の値を示している。
【００８１】
まず、時刻ｔ２１，ｔ２２にアクティブコマンドＡＣＴ及びリードコマンドＲＤがそれぞれ入力されると、データ制御回路６２は、リードクロック信号ＲＣＬＫ及びリードタイミング信号ＲＴＭＧｉ，ＲＴＭＧｏのクロッキングを開始する。これにより、レジスタＲＥＧに蓄積されているテストデータＴＤ１〜ＴＤ４は、リードタイミング信号ＲＴＭＧｉのフォールエッジに同期して次々と出力され、テストリードタイミング調整回路７３Ｔを介して次々とテストリードデータラッチ回路７４Ｔに転送される。そして、テストリードデータラッチ回路７４Ｔは、リードクロック信号ＲＣＬＫに同期してテストデータＴＤ１〜ＴＤ４を第２の出力バッファＴＯＢに出力する。
【００８２】
これにより、リードコマンドＲＤの発行から４クロックサイクル（ＲＬ＝４）経過後の時刻ｔ２３から４ビットのテストデータＴＤ１〜ＴＤ４がバースト出力される。バースト出力は時刻ｔ２３〜ｔ２６まで４クロックサイクル（ＢＬ＝４）に亘って継続される。
【００８３】
以上の動作により、レジスタＲＥＧに蓄積されているテストデータＴＤ１〜ＴＤ４がテストパッドＴＰから順次出力されることになる。
【００８４】
尚、通常のリード動作においては、リードデータＤＱａがメモリセルアレイ６０から読み出され、ユニット回路Ｕを介してマイクロバンプＭＦＢａに出力される。また、通常のリード動作時にはテスト信号ｔｅｓｔがローレベルに固定されるため、テストユニット回路ＴＵは非活性化される。その他の点については、基本的に図１１に示した動作と同様である。
【００８５】
このように、第１の実施形態においては、テストライト動作時にテストパッドＴＰから入力されたテストデータＴ＿ＤＱａがレジスタＲＥＧに蓄積され、テストリード動作時にレジスタＲＥＧから読み出されたテストデータＴ＿ＤＱａがテストパッドＴＰから出力される。そして、テストパッドＴＰを駆動する第２の出力バッファＴＯＢは、通常時に使用する第１の出力バッファＯＢよりも大きな駆動能力を有していることから、終端インピーダンスの低い外部のテスタに入力されるテストデータＴ＿ＤＱａは、十分な振幅を有することになる。しかも、第２の出力バッファＴＯＢは、第１の出力バッファＯＢと隣接して配置され、第１の出力バッファＯＢと同様の回路構成を有していることから、テストパッドＴＰから出力されるテストデータＴ＿ＤＱａの波形をテスタ側でモニタすることにより、ユニット回路Ｕの特性を間接的に測定することが可能となる。
【００８６】
図１２は、変形例によるテストユニット回路ＴＵの構成を示すブロック図である。
【００８７】
図１２に示す変形例は、バッファ回路Ｂが削除される代わりに、２つのテストリードデータラッチ回路７４ＴＡ，７４ＴＢが並列に設けられ、４つのテストドライバストレングス調整回路７７１Ｔ〜７７４Ｔが並列に設けられている点において、図７に示したテストユニット回路ＴＵと相違している。その他の構成については、図７に示したテストユニット回路ＴＵと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８８】
ここで、２つのテストリードデータラッチ回路７４ＴＡ，７４ＴＢを並列に設けるとともに、４つのテストドライバストレングス調整回路７７１Ｔ〜７７４Ｔを並列に設ける理由は、バッファ回路Ｂを用いることなく、トランジスタサイズの大きい第２の出力バッファＴＯＢに入力信号を供給するために必要なファンナウトを確保するためである。かかる構成によれば、テストユニット回路ＴＵにバッファ回路Ｂを追加する必要がないことから、テストリードデータＴ＿ＤＱａの出力タイミングは、通常のリード動作時におけるリードデータＤＱａの出力タイミングをより正確に再現したものとなる。これにより、テスタ側においてより正確な評価を行うことが可能となる。
【００８９】
次に、本発明の第２の実施形態について説明する。
【００９０】
図１３は、第２の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。他のチャネルＣｈＢ〜ＣｈＤも基本的にチャネルＣｈＡと同じ回路構成を有していることから、重複する説明は省略する。
【００９１】
第２の実施形態においては、データラインＤＬに接続されたテストデータ転送回路８０Ｔによってテストデータ転送回路７０Ｔが置き換えられている。その他の構成は、図５に示した第１の実施形態によるチャネルＣｈＡの回路構成と同じであることから、同一の構成には同一の符号を付し、重複する説明は省略する。
【００９２】
図１４は、第２の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【００９３】
図１４に示すように、第２の実施形態においては、ユニット回路Ｕに含まれるデータ転送回路７０にセレクタ７８が追加されている。セレクタ７８は、第１及び第２の入力バッファＩＢ，ＴＩＢの出力ノードに接続されており、テスト信号ｔｅｓｔに基づいていずれか一方の出力ノードから供給されるライトデータを選択する。具体的には、テスト信号ｔｅｓｔがローレベルに非活性化している場合には第１の入力バッファＩＢが選択され、テスト信号ｔｅｓｔがハイレベルに非活性化している場合には第２の入力バッファＴＩＢが選択される。選択されたライトデータは、第１の書き込み回路７２に供給される。これにより、テストライト動作時においては、テストパッドＴＰから入力されるテストライトデータＴ＿ＤＱａがデータラインＤＬに転送される。その他の構成は、図７に示したユニット回路Ｕと同じである。
【００９４】
一方、テストユニット回路ＴＵに含まれるテストデータ転送回路８０Ｔは、図７に示した第２の書き込み回路７２Ｔ及びレジスタＲＥＧが削除された構成を有している。そして、第２の読み出し回路７１Ｔに含まれるテストリードタイミング調整回路７３Ｔには、データラインＤＬを介してテストリードデータＴ＿ＤＱａが供給される。その他の構成は、図７に示したテストユニット回路ＴＵと同じである。
【００９５】
かかる構成により、テストライト動作においてテストパッドＴＰから入力されるテストライトデータＴ＿ＤＱａは、第２の入力バッファＴＩＢ、セレクタ７８、第１の書き込み回路７２を介してデータラインＤＬに転送され、メモリセルアレイ６０に書き込まれる。一方、テストリード動作においてメモリセルアレイ６０から読み出されたテストリードデータＴ＿ＤＱａは、第２の読み出し回路７１Ｔ、バッファ回路Ｂ、テストドライバストレングス調整回路７７Ｔを介して第２の出力バッファＴＯＢに供給され、テストパッドＴＰから外部に出力される。
【００９６】
上述した第２の実施形態によれば、第１の実施形態よりも通常動作に近い条件で、テストライト動作及びテストリード動作を行うことができる。しかも、テストユニット回路ＴＵの構成が簡素化されるため、チップ面積の削減にも寄与する。
【００９７】
図１５は、第３の実施形態におけるユニット回路Ｕ及びテストユニット回路ＴＵの構成を示すブロック図である。
【００９８】
第３の実施形態は、第１の実施形態と第２の実施形態を足し合わせた構成を有している。具体的に説明すると、ユニット回路Ｕついては図１４に示した第２の実施形態と同じ構成を有しており、テストユニット回路ＴＵについては図７に示した第１の実施形態の構成にセレクタ７８Ｔが追加された構成を有している。
【００９９】
セレクタ７８Ｔは、レジスタＲＥＧ及びデータラインＤＬに接続されており、テスト信号ｔｅｓｔ＿ｒに基づいていずれか一方から供給されるリードデータを選択する。選択されたリードデータは、第２の読み出し回路７１Ｔに供給される。テスト信号ｔｅｓｔ＿ｒは、テスト制御回路６４から出力されるテスト信号ｔｅｓｔの一部であり、テストリード動作時に用いられる。これにより、テストリード動作時においては、データラインＤＬ又はレジスタＲＥＧから供給されるテストリードデータＴ＿ＤＱａをテストパッドＴＰから出力することが可能となる。その他の構成は、図７に示したテストユニット回路ＴＵと同じ回路構成を有している。
【０１００】
また、本実施形態においては、ユニット回路Ｕに含まれるセレクタ７８の動作がテスト信号ｔｅｓｔ＿ｗによって制御される。テスト信号ｔｅｓｔ＿ｗは、テスト制御回路６４から出力されるテスト信号ｔｅｓｔの一部であり、テストライト動作時に用いられる。
【０１０１】
かかる構成により、第３の実施形態においては、第１の実施形態のようにテストデータをレジスタＲＥＧに保持することも可能であるし、第２の実施形態のようにテストデータをメモリセルアレイ６０に保持することも可能である。
【０１０２】
次に、本発明の第４の実施形態について説明する。
【０１０３】
図１６は、本発明の第４の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【０１０４】
図１６に示すように、本実施形態による半導体装置１００は、コントロールチップ３０上に４つのメモリチップ２１〜２４が積層された構成を有している。メモリチップ２１〜２４は、上述したメモリチップ２０と同じ回路構成を有するチップである。メモリチップ２１〜２４の主面２１Ｆ〜２４Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられ、メモリチップ２１〜２３の裏面２１Ｂ〜２３Ｂには複数の裏面マイクロバンプＭＢＢが設けられている。最上層に位置するメモリチップ２４の裏面２４Ｂには裏面マイクロバンプＭＢＢは設けられていない。
【０１０５】
メモリチップ２１〜２３には、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとを接続する貫通電極ＴＳＶが設けられている。そして、下層に位置するコントロールチップ３０又はメモリチップ２１〜２３の裏面マイクロバンプＭＢＢと、上層に位置するメモリチップ２１〜２４の表面マイクロバンプＭＦＢが互いに接合された構成を有している。
【０１０６】
メモリチップ２４に裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないのは、メモリチップ２４が半導体装置１００の最上段に位置するチップであるため、メモリチップ２４に供給された信号をさらに他のチップに転送する必要がないからである。このようにメモリチップ２４に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを形成しない場合、図１６に例示するようにメモリチップ２４を他のメモリチップ２１〜２３に比べて厚くすることができる。その結果、半導体装置１００の製造の際に、熱応力（メモリチップ２１〜２４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、メモリチップ２４として、メモリチップ２１〜２３と同様の構造を有するチップを用いてもよいのは勿論である。
【０１０７】
半導体装置１００の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２１〜２４を搭載した後、封止樹脂５０によってこれらのチップ２１〜２４，３０を封止しても構わないし、図１７に示す半製品１００Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図１７に示す半製品１００Ａは、メモリチップ２１の主面２１Ｆが露出されるよう、メモリチップ２１〜２４を覆う封止樹脂５０を備える。このような半製品１００Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することが可能となる。
【０１０８】
メモリチップ２１〜２３に設けられた貫通電極ＴＳＶには、第１のタイプの貫通電極ＴＳＶ１と、第２のタイプの貫通電極ＴＳＶ２が含まれる。
【０１０９】
図１８（ａ），（ｂ）は、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【０１１０】
図１８（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１６に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図１８（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、各メモリチップ２１〜２４の内部回路２に接続されている。したがって、この信号パスに対し、メモリチップ２１の主面２１Ｆを介してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ２１〜２４の内部回路２に共通に入力される。また、各メモリチップ２１〜２４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてメモリチップ２１の主面２１Ｆからコントロールチップ３０に出力される。
【０１１１】
図１９は、貫通電極ＴＳＶ１の構造を示す断面図である。
【０１１２】
図１９に示すように、貫通電極ＴＳＶ１は半導体基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１と半導体基板９０の間には絶縁膜９２が設けられており、これによって、貫通電極ＴＳＶ１と半導体基板９０との絶縁が確保される。
【０１１３】
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、メモリチップ２１〜２３の主面に設けられた表面マイクロバンプＭＦＢに接続される。一方、貫通電極ＴＳＶ１の上端は、メモリチップ２１〜２３の裏面マイクロバンプＭＢＢに接続される。裏面マイクロバンプＭＢＢは、上層のメモリチップ２２〜２４に設けられた表面マイクロバンプＭＦＢに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図１８（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【０１１４】
図１８（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ２１〜２３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図１８（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図１８（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。
【０１１５】
そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図１８（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ２１〜２３内の内部回路３に接続される。また、最上層のメモリチップ２４に含まれる内部回路３は、メモリチップ２３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。
【０１１６】
かかる構成により、図１８（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ２１〜２４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどが挙げられる。
【０１１７】
このように、本発明による半導体装置は、複数のメモリチップ２１〜２４が積層されてなる積層型の半導体装置１００に適用することも可能である。
【０１１８】
尚、複数のメモリチップ２１〜２４を積層することによって図１７に示す半製品１００Ａとした後は、メモリチップ２２〜２４のテストパッドＴＰが封止樹脂５０で覆われるため、テスタのプローブを接触させることができないが、最下層のメモリチップ２１のテストパッドＴＰにテスタのプローブを接触させることにより、貫通電極ＴＳＶを介して各メモリチップ２１〜２４に対して動作テストを実行することが可能である。また、図１６に示す半導体装置１００を構成した後は、コントロールチップ３０からテスト用のマイクロバンプＭＦＢ，ＭＢＢ及び貫通電極ＴＳＶを介して、各メモリチップ２１〜２４の動作テストを行うことができる。
【０１１９】
次に、本発明の第５の実施形態について説明する。
【０１２０】
図２０は、本発明の第５の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。
【０１２１】
図２０に示すように、本発明の第５の実施形態による半導体装置２００は、コントロールチップ３０がフェイスアップ方式で回路基板４０上に搭載されている点において、図１６に示した第４の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第４の実施形態による半導体装置１００と同じである。本実施形態においては、コントロールチップ３０と回路基板４０との接続は、ボンディングワイヤＢＷを用いて行われる。このため、コントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。
【０１２２】
次に、本発明の第６の実施形態について説明する。
【０１２３】
図２１は、本発明の第６の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。
【０１２４】
図２１に示すように、本発明の第６の実施形態による半導体装置３００は、メモリチップ２１〜２４とコントロールチップ３０がシリコンインターポーザＳＩ上の別平面に搭載されており、かかるシリコンインターポーザＳＩが回路基板４０に搭載されている点において、図１６に示した第４の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第４の実施形態による半導体装置１００と同じである。
【０１２５】
シリコンインターポーザＳＩは、表面マイクロバンプＳＦＢ、裏面マイクロバンプＳＢＢ及びこれらを接続する貫通電極ＴＳＶを有している。表面マイクロバンプＳＦＢは、メモリチップ２１の表面マイクロバンプＭＦＢ及びコントロールチップ３０の表面マイクロバンプＣＦＢに接続され、裏面マイクロバンプＳＢＢは回路基板４０上に設けられた基板電極４１に接続される。かかる構成により、本実施形態においてもコントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。
【０１２６】
このように、メモリチップ２０（２１〜２４）とコントロールチップ３０の接続方法としては種々の接続方法を用いることができ、本発明においてこれらの接続方法が特定の接続方法に限定されるものではない。
【０１２７】
次に、本発明の第７の実施形態について説明する。
【０１２８】
図２２は、本発明の第７の実施形態による半導体装置４００の構造を説明するための略平面図である。
【０１２９】
図２２に示すように、本実施形態による半導体装置４００は、メモリマクロ４１０と、メモリマクロ４１０とは異なる機能を有する制御回路４２１〜４２４が単一の半導体基板に集積されたエンベディッド型チップである。メモリマクロ４１０は、第１の実施形態におけるメモリチップ２０と同じ回路構成及び同じ機能を有している。制御回路４２１〜４２４はメモリマクロ４１０とは異なる機能を有する回路ブロックであり、特に限定されるものではないが、ＣＰＵ（Central Processing Unit），ＧＰＵ（Graphics Processing Unit），ＤＳＰ（Digital Signal Processor）などのロジック系回路や、センサなどのアナログ系回路、ＤＣ／ＤＣコンバータなどの電源系回路を任意に選択することができる。
【０１３０】
このように、本発明はエンベディッド型の半導体装置に適用することも可能である。
【０１３１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３２】
例えば、上述したいくつかの実施形態では、本発明をワイドＩＯ型のＤＲＡＭに適用した場合を例に説明したが、本発明がこれに限定されるものではない。したがって、接続端子としてマイクロバンプを有するとともに、テストパッド又はテスト用のマイクロバンプを有する全ての半導体メモリ、例えば、ハイバンドウィドゥスメモリ（High Band-width Memory: HBM）、ハイブリッドメモリキューブ（Hybrid Memory Cube: HMC）にも適用可能である。さらには、さらには、半導体メモリとしてもＤＲＡＭに限定されず、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等種々の半導体メモリにも適用可能である。
【０１３３】
さらに、上述した各実施形態で説明した構成は、それぞれ単独で具現化するだけでなく、異なる実施形態における構成要素を組み合わせることも可能である。
【符号の説明】
【０１３４】
２，３    内部回路
１０      半導体装置
１０Ａ    半製品
２０〜２４    メモリチップ
２０Ｆ〜２４Ｆ，３０Ｆ    主面
２１Ｂ〜２３Ｂ，３０Ｂ    裏面
３０      コントロールチップ
４０      回路基板
４１      基板電極
４２      外部端子
５０      封止樹脂
６０      メモリセルアレイ
６１      アクセス制御回路
６２      データ制御回路
６３      入力切替回路
６４      テスト制御回路
７０      データ転送回路
７０Ｔ    テストデータ転送回路
７１      第１の読み出し回路
７１Ｔ    第２の読み出し回路
７２      第１の書き込み回路
７２Ｔ    第２の書き込み回路
７３      リードタイミング調整回路
７３Ｔ    テストリードタイミング調整回路
７４      リードデータラッチ回路
７４Ｔ，７４ＴＡ，７４ＴＢ    テストリードデータラッチ回路
７５      ライトデータラッチ回路
７５Ｔ    テストライトデータラッチ回路
７６      ライトタイミング調整回路
７６Ｔ    テストライトタイミング調整回路
７７      ドライバストレングス調整回路
７７Ｔ    テストドライバストレングス調整回路
７８，７８Ｔ    セレクタ
８０Ｔ    テストデータ転送回路
９０      半導体基板
９１      層間絶縁膜
９２      絶縁膜
１００，２００，３００，４００    半導体装置
１００Ａ  半製品
４１０    メモリマクロ
４２１〜４２４    制御回路
７７１，７７２    ドライバストレングス調整単位回路
７７１Ｔ〜７７４Ｔ    テストドライバストレングス調整回路
Ｂ        バッファ回路
ＢＦ      データ入出力回路
ＢＷ      ボンディングワイヤ
ＣＢＢ    裏面マイクロバンプ
ＣＦＢ    表面マイクロバンプ
ＣｈＡ〜ＣｈＤ    チャネル
ＤＬ      データライン
Ｇ１〜Ｇ４    ＡＮＤゲート回路
Ｇ５      ＯＲゲート回路
ＩＢ      第１の入力バッファ
ＴＩＢ    第２の入力バッファ
Ｌ０〜Ｌ３    配線層
ＭＢＢ    裏面マイクロバンプ
ＭＦＢ    表面マイクロバンプ
ＯＢ      第１の出力バッファ
ＯＢ１，ＯＢ２    出力単位バッファ
Ｐ０〜Ｐ３    パッド
ＲＥＧ    レジスタ
ＳＢＢ    裏面マイクロバンプ
ＳＦＢ    表面マイクロバンプ
ＳＩ      シリコンインターポーザ
ＴＢＦ    テストデータ入出力回路
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＩＢ    第２の入力バッファ
ＴＯＢ    第２の出力バッファ
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶ１，ＴＳＶ２    貫通電極
ＴＵ      テストユニット回路
Ｕ        ユニット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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