(57)【要約】【課題】特性が良好で製造が容易な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体材料を含む接続部材と、前記接続部材の少なくとも上方に設けられた第１電極膜と、前記第１電極膜上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ、第２電極膜及び第２絶縁膜が交互に積層された積層体と、相互に異なる２以上の方向に沿って配列され、前記第２電極膜及び前記第２絶縁膜の積層方向に延び、前記積層体及び前記第１絶縁膜を貫き、前記接続部材に接続された３本以上の半導体ピラーと、前記半導体ピラーと前記積層体との間、及び前記接続部材と前記第１電極膜との間に設けられた第３絶縁膜と、前記第３絶縁膜中における少なくとも前記第２電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。【選択図】図１
2015149413.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料を含む接続部材と、
前記接続部材の少なくとも上方に設けられた第１電極膜と、
前記第１電極膜上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ、第２電極膜及び第２絶縁膜が交互に積層された積層体と、
相互に異なる２以上の方向に沿って配列され、前記第２電極膜及び前記第２絶縁膜の積層方向に延び、前記積層体及び前記第１絶縁膜を貫き、前記接続部材に接続された３本以上の半導体ピラーと、
前記半導体ピラーと前記積層体との間、及び、前記接続部材と前記第１電極膜との間に設けられた第３絶縁膜と、
前記第３絶縁膜中における少なくとも前記第２電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
を備えた半導体記憶装置。
【請求項２】
前記接続部材には、前記積層方向に延びる貫通孔が形成されている請求項１記載の半導体記憶装置。
【請求項３】
前記貫通孔内に前記第１電極膜の一部が配置されている請求項２記載の半導体記憶装置。
【請求項４】
前記積層体及び前記第１絶縁膜を貫通し、前記接続部材に接続された配線部材と、
前記配線部材と前記積層体との間に設けられた第４絶縁膜と、
をさらに備えた請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記配線部材の下部は半導体材料を含み、
前記配線部材の上部は金属を含み、
前記配線部材の下部における実効的な不純物濃度は、前記接続部材における実効的な不純物濃度よりも高い請求項４記載の半導体記憶装置。
【請求項６】
前記配線部材は金属を含み、
前記接続部材の前記配線部材に接した部分における実効的な不純物濃度は、前記接続部材の前記半導体ピラーに接した部分における実効的な不純物濃度よりも高い請求項４記載の半導体記憶装置。
【請求項７】
前記配線部材は、
金属を含むコア部と、
前記コア部の下面及び側面を覆い、半導体材料を含む周辺部と、
を有する請求項４記載の半導体記憶装置。
【請求項８】
前記周辺部は前記金属のシリサイドを含む請求項７記載の半導体記憶装置。
【請求項９】
前記配線部材の下部には、前記接続部材に接したｎ形半導体部分及びｐ形半導体部分のうち少なくとも一方が形成されている請求項４〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記接続部材における前記配線部材に接した部分には、ｎ形半導体部分及びｐ形半導体部分が形成されている請求項４〜８のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記配線部材の複数の部分は、前記積層方向及び前記第１方向の双方に対して直交した第２方向に沿って相互に離隔して配列されており、
前記ｎ形半導体部分及び前記ｐ形半導体部分は、前記配線部材の複数の部分の直下域に、前記第２方向に沿って交互に配置されている請求項１０記載の半導体記憶装置。
【請求項１２】
前記配線部材の複数の部分は、前記積層方向及び前記第１方向の双方に対して直交した第２方向に沿って相互に離隔して配列されており、
前記ｎ形半導体部分は前記配線部材の複数の部分の直下域に配置されており、
前記ｐ形半導体部分は前記配線部材の複数の部分の間の部分の直下域に配置されている請求項１０記載の半導体記憶装置。
【請求項１３】
前記ｎ形半導体部分と前記ｐ形半導体部分は相互に離隔しており、
前記配線部材における前記ｎ形半導体部分に接続された部分と前記ｐ形半導体部分に接続された部分とは相互に絶縁されている請求項１０〜１２のいずれか１つに記載の半導体記憶装置。
【請求項１４】
犠牲材上に第１電極膜を形成する工程と、
前記第１電極膜上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、第２電極膜及び第２絶縁膜を交互に積層することにより、積層体を形成する工程と、
相互に異なる２以上の方向に沿って配列され、前記第２電極膜及び前記第２絶縁膜の積層方向に延び、前記積層体及び前記第１絶縁膜を貫き、前記犠牲材に到達する３本以上の貫通孔を形成する工程と、
前記貫通孔を介して前記犠牲材を除去する工程と、
前記犠牲材が除去されたあとの空洞及び前記貫通孔の内面上に、電荷蓄積層を含む第３絶縁膜を形成する工程と、
前記空洞内及び前記貫通孔内に半導体材料を埋め込むことにより、前記空洞内に接続部材を形成すると共に、前記貫通孔内に半導体ピラーを形成する工程と、
前記積層体を貫通するスリットを形成する工程と、
前記スリットの側面上に第４絶縁膜を形成する工程と、
前記スリット内に前記接続部材に接続される配線部材を形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置の高集積化が進められているが、リソグラフィ技術の向上によって集積度を高める手法は限界に近づきつつある。そこで、電極膜と絶縁膜を交互に積層させて積層体を形成し、この積層体に一括で貫通孔を形成し、貫通孔の内面上にメモリ膜を形成した後、貫通孔の内部にシリコンピラーを形成した積層型記憶装置が提案されている。積層型記憶装置においては、シリコンピラーと電極膜との交差部分毎に、メモリ膜を電荷蓄積部材としたメモリセルが形成されるため、メモリセルが三次元的に配列される。
【０００３】
このような積層型記憶装置の第１の例として、積層体の下にソース線を設け、積層体の上にビット線を設けて、シリコンピラーの下端をソース線に接続し、上端をビット線に接続したＩ字ピラー型の記憶装置が提案されている。しかしながら、Ｉ字ピラー型の記憶装置を製造する場合は、貫通孔の内面上にメモリ膜を形成した後、シリコンピラーをソース線に接続するために、エッチング等により貫通孔の底部からメモリ膜を除去する必要があるが、このとき、貫通孔の側面上に形成されたメモリ膜、すなわち、メモリセルを構成するメモリ膜に損傷を与えてしまうという問題がある。
【０００４】
また、積層型記憶装置の第２の例として、積層体の上にソース線及びビット線を設けて、２本のシリコンピラーの上端部をそれぞれソース線及びビット線に接続し、この２本のシリコンピラーの下端部同士を接続部材を介して接続したＵ字ピラー型の記憶装置が提案されている。Ｕ字ピラー型の記憶装置を製造する場合は、２本の貫通孔を接続部材が形成される予定の空間に連通させることにより、貫通孔と空洞の内面上にメモリ膜を形成し、その後、シリコンピラーと接続部材を一体的に形成することができる。このため、貫通孔の底部のメモリ膜を除去する必要がなくなる。しかしながら、Ｕ字ピラー型の記憶装置においては、ソース線とビット線との間に直列に接続されるメモリセルの数が多くなるため、制御回路が大きくなるという問題がある。また、ソース線とビット線との間の電流経路が長いため、オン抵抗が高いという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の目的は、特性が良好で製造が容易な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、半導体材料を含む接続部材と、前記接続部材の少なくとも上方に設けられた第１電極膜と、前記第１電極膜上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ、第２電極膜及び第２絶縁膜が交互に積層された積層体と、相互に異なる２以上の方向に沿って配列され、前記第２電極膜及び前記第２絶縁膜の積層方向に延び、前記積層体及び前記第１絶縁膜を貫き、前記接続部材に接続された３本以上の半導体ピラーと、前記半導体ピラーと前記積層体との間、及び前記接続部材と前記第１電極膜との間に設けられた第３絶縁膜と、前記第３絶縁膜中における少なくとも前記第２電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
【図２】図１（ｂ）に示す領域Ａの拡大断面図である。
【図３】（ａ）は第１の実施形態におけるメッシュ状接続部材を例示する平面図であり、（ｂ）はシリコンピラー、ソース配線部材及び制御ゲート電極を例示する平面図であり、（ｃ）はビット線及びその周辺を例示する平面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１０】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１６】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１７】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１８】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図１９】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する図である。
【図２０】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図２１】（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体記憶装置の製造方法を例示する断面図である。
【図２２】第１の実施形態の変形例におけるシリコンピラー、ソース配線部材及び制御ゲート電極を例示する平面図である。
【図２３】第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図２４】第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図２５】第３の実施形態の変形例に係る半導体記憶装置を例示する断面図である。
【図２６】（ａ）は第１の実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は第４の実施形態に係る半導体記憶装置を例示する平面図である。
【図２７】第５の実施形態に係る半導体記憶装置を例示する断面図である。
【図２８】第６の実施形態に係る半導体記憶装置を例示する断面図である。
【図２９】第７の実施形態に係る半導体記憶装置における配線の位置関係を例示する図である。
【図３０】（ａ）〜（ｄ）は、第７の実施形態に係る半導体記憶装置を例示する平面図であり、（ａ）は全層を示し、（ｂ）はバックゲート電極膜を示し、（ｃ）は下部の選択ゲート電極膜を示し、（ｄ）は制御ゲート電極膜を示す。
【図３１】（ａ）は図３０（ａ）に示すＣ−Ｃ’線による断面図であり、（ｂ）は図３０（ａ）に示すＤ−Ｄ’線による断面図であり、（ｃ）は図３０（ａ）に示すＥ−Ｅ’線による断面図である。
【図３２】第８の実施形態に係る半導体記憶装置を例示する平面図である。
【図３３】第８の実施形態の変形例に係る半導体記憶装置を例示する平面図である。
【図３４】（ａ）は第９の実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）はその断面図である。
【図３５】（ａ）及び（ｂ）は、第９の実施形態の第１の具体例に係る半導体記憶装置の製造方法を例示する平面図である。
【図３６】（ａ）及び（ｂ）は、第９の実施形態の第２の具体例に係る半導体記憶装置の製造方法を例示する平面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図２は、図１（ｂ）に示す領域Ａの拡大断面図である。
図３（ａ）は本実施形態におけるメッシュ状接続部材を例示する平面図であり、（ｂ）はシリコンピラー、ソース配線部材及び制御ゲート電極を例示する平面図であり、（ｃ）はビット線及びその周辺を例示する平面図である。
図１（ｂ）は、図３（ｃ）に示すＢ−Ｂ’線による断面図である。
【００１０】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ、相互に直交する方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする。
【００１１】
シリコン基板１０上には、駆動回路部１１が設けられており、その上には、層間絶縁膜１２が設けられている。なお、図１（ａ）及び（ｂ）においては、駆動回路部１１として層間絶縁膜のみを示し、駆動回路部１１を構成するトランジスタ等の素子は図示を省略している。層間絶縁膜１２上には、バックゲート電極膜１３（第１電極膜）が設けられている。バックゲート電極膜１３上には、層間絶縁膜１４（第１絶縁膜）が設けられている。層間絶縁膜１４上には、選択ゲート電極膜１６（第３電極膜）が設けられており、その上には、層間絶縁膜１７が設けられている。層間絶縁膜１７上には、制御ゲート電極膜１８（第２電極膜）及び層間絶縁膜１９（第２絶縁膜）が交互にされた積層体２０が設けられている。積層体２０の最上層の制御ゲート電極膜１８上には、層間絶縁膜２１が設けられており、その上には、選択ゲート電極膜２２が設けられており、その上には、層間絶縁膜２３が設けられている。上述の各層間絶縁膜は例えばシリコン酸化物からなり、バックゲート電極膜１３は例えば不純物を含むポリシリコンからなり、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２は例えば、金属、金属シリサイド又はポリシリコンのいずれかからなる。
【００１２】
バックゲート電極膜１３内には、メッシュ状接続部材２５（接続部材）が設けられている。図３（ａ）に示すように、メッシュ状接続部材２５の形状は、平板に複数個の貫通孔２６が周期的に形成されたメッシュ状である。貫通孔２６はＸＹ平面において千鳥状に配列されている。貫通孔２６内には、バックゲート電極膜１３の一部が進入している。換言すれば、バックゲート電極膜１３には、メッシュ状接続部材２５を貫通する柱部１３ａが設けられている。また、図２に示すように、メッシュ状接続部材２５は上層部分２５ａ及び下層部分２５ｂに分かれており、上層部分２５ａと下層部分２５ｂとの間には、空隙２５ｃが形成されていてもよい。空隙２５ｃは全面に形成されていてもよく、部分的に形成されていてもよい。また、メッシュ状接続部材２５が連続体であり、空隙２５ｃは形成されていなくてもよい。
【００１３】
選択ゲート電極膜２２、層間絶縁膜２１、積層体２０、層間絶縁膜１７、選択ゲート電極膜１６、層間絶縁膜１４、バックゲート電極膜１３及びメッシュ状接続部材２５を貫通するように、複数本のシリコンピラー２８（半導体ピラー）が形成されている。各シリコンピラー２８はポリシリコンからなり、Ｚ方向、すなわち、制御ゲート電極膜１８及び層間絶縁膜１９の積層方向に延びている。シリコンピラー２８の中心部には、空隙２８ｃが形成されている。なお、空隙２８ｃは形成されていなくてもよい。
【００１４】
図３（ｂ）に示すように、Ｚ方向から見て、シリコンピラー２８の最密配列方向は、Ｘ方向に対して±３０°に傾斜した方向及びＹ方向の３方向である。シリコンピラー２８は、正三角格子状に周期的に配列されている。また、図３（ｂ）に示すように、各柱部１３ａの外周部には、３本のシリコンピラー２８が食い込んでいる。なお、図３（ａ）においては、メッシュ状接続部材２５とシリコンピラー２８との交差部分は、メッシュ状接続部材２５として示している。
【００１５】
図２に示すように、シリコンピラー２８及びメッシュ状接続部材２５は、例えば、ポリシリコンにより一体的に形成されている。このため、メッシュ状接続部材２５には、３本以上のシリコンピラー２８が接続されている。そして、シリコンピラー２８及びメッシュ状接続部材２５からなる構造体の外面上には、絶縁性のメモリ膜（第３絶縁膜）３０が設けられている。メモリ膜３０により、シリコンピラー２８は、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２から絶縁されており、メッシュ状接続部材２５は、バックゲート電極膜１３から絶縁されている。
【００１６】
メモリ膜３０においては、シリコンピラー２８及びメッシュ状接続部材２５側から順に、トンネル絶縁層３１、電荷蓄積層３２及びブロック絶縁層３３がこの順に積層されている。トンネル絶縁層３１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。電荷蓄積層３２は、電荷を蓄積する能力がある層であり、例えば、シリコン窒化物（ＳｉＮ）によって形成されている。ブロック絶縁層３３は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、高誘電率材料、例えば、シリコン酸化物、アルミニウム酸化物若しくはハフニウム酸化物によって形成された酸化層、又はこれらの酸化層が積層された多層膜である。
【００１７】
図１（ｂ）及び図３（ｃ）に示すように、各シリコンピラー２８上にはプラグ３５が設けられており、各シリコンピラー２８に接続されている。各プラグ３５上には、プラグ３６が設けられており、各プラグ３５に接続されている。プラグ３６はプラグ３５よりも細い。プラグ３５及び３６は、例えば、タングステン層及びチタン窒化層等の金属含有層が積層されて形成されている。また、Ｘ方向において隣り合うプラグ３５に接続された２本のプラグ３６のＹ方向における位置は、相互に異なっている。プラグ３６上には、Ｘ方向に延びるビット線３８が設けられている。各ビット線３８は、１本のプラグ３６及び１本のプラグ３５を介して、あるブロック（後述）に分割された積層体中に設けられた１本のシリコンピラー２８に接続されている。Ｘ方向において隣り合うプラグ３５に接続された２本のプラグ３６のＹ方向における位置が相互に異なることにより、Ｘ方向において隣り合うプラグ３５が相互に異なるビット線３８に接続される。
【００１８】
また、選択ゲート電極膜２２、層間絶縁膜２１、積層体２０、層間絶縁膜１７、選択ゲート電極膜１６、層間絶縁膜１４及びバックゲート電極膜１３の上部を貫通するように、ソース配線部材４０（配線部材）が設けられている。ソース配線部材４０には、ＹＺ平面に対して平行な平板状部分が複数枚設けられている。複数枚の平板状部分は、図示しない部分で相互に接続されていてもよい。なお、図１においては、ソース配線部材４０の平板状部分が、２枚示されている。ソース配線部材４０の下部４１は、例えば、導電形がｎ＋形のポリシリコンによって形成されている。ソース配線部材４０の下部４１における実効的な不運物濃度は、メッシュ状接続部材２５における実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１９】
ソース配線部材４０の上部４２は、例えば、金属材料によって形成されており、例えば、チタンシリサイド（ＴｉＳｉ）層、チタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層及びタングステン（Ｗ）層がこの順に積層された（ＴｉＳｉ／Ｔｉ／ＴｉＮ／Ｗ）多層膜によって形成されている。ソース配線部材４０上にはプラグ４３が設けられており、その上には、Ｙ方向に延びるソース線４４が設けられている。プラグ４３の形状は配線状でもよい。図２に示すように、ソース配線部材４０の下端は、メッシュ状接続部材２５の上層部分２５ａに接続されている。これにより、ソース線４４は、ソース配線部材４０及びメッシュ状接続部材２５を介して、シリコンピラー２８に接続されている。また、ソース配線部材４０と積層体２０との間には、側壁絶縁膜４５（第４絶縁膜）が設けられている。これにより、ソース配線部材４０は、バックゲート電極膜１３、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２から絶縁されている。
【００２０】
複数枚のソース配線部材４０の平板状部分により、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２は、Ｙ方向に延びる帯状の部分に分断されている。以後、Ｘ方向において隣り合う２本のソース配線部材４０の平板状部分間の部分を「ブロック」という。各ブロックにおいては、Ｙ方向に沿って配列された複数本のシリコンピラー２８からなるシリコンピラー列が、４列配置されている。各ビット線３８は、複数のブロックにわたってＸ方向に延びており、ブロック毎に１本のシリコンピラー２８に接続されている。また、バックゲート電極膜１３及びメッシュ状接続部材２５も、複数のブロックにわたって連続的に設けられている。
【００２１】
一方、図１（ａ）に示すように、各ブロックのＹ方向の一端部においては、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２からなる積層体は、電極膜毎にステップが形成された階段状に加工されている。そして、この階段状部分を覆うように、例えばシリコン窒化物からなるストッパ膜４７が設けられている。また、各電極膜の端部上には、ストッパ膜４７を貫通して各電極膜に接続されるように、プラグ４８が設けられている。各プラグ４８上にはプラグ４９が設けられており、プラグ４９上にはプラグ５０及び５１が設けられており、プラグ５１上にはＹ方向に延びるワード線５２が設けられている。ワード線５２は、ビット線３８と同層に配置されている。ビット線３８及びワード線５２の上方には、上層配線５３が設けられている。
【００２２】
半導体記憶装置１においては、各シリコンピラー２８と各制御ゲート電極膜１８との交差部分毎に、メモリセルトランジスタが構成される。また、各シリコンピラー２８と選択ゲート電極膜１６との交差部分毎に、下部選択トランジスタが構成される。更に、各シリコンピラー２８と選択ゲート電極膜２２との交差部分毎に、上部選択トランジスタが構成される。更にまた、メッシュ状接続部材２５及びバックゲート電極膜１３は、バックゲートトランジスタを構成する。
【００２３】
従って、ビット線３８とソース線４４との間には、上部選択トランジスタ、複数のメモリセルトランジスタ、下部選択トランジスタ及びバックゲートトランジスタが直列に接続されたＮＡＮＤストリングが構成される。そして、ソース配線部材４０の下部４１が、このＮＡＮＤストリングの各トランジスタに対して電子を供給するソース拡散層として機能する。なお、複数枚の制御ゲート電極膜１８のうち、最下層を含む１乃至数層の制御ゲート電極膜１８と、最上層を含む１乃至数層の制御ゲート電極膜１８は、メモリセルトランジスタを構成しないダミーの制御ゲート電極膜であってもよい。また、下部選択トランジスタの選択ゲート電極膜１６及び上部選択トランジスタの選択ゲート電極膜２２は、それぞれ、複数層の積層構造であってもよい。
【００２４】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４（ａ）〜（ｃ）から図１９（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する図である。図４（ａ）は図１（ａ）に相当する断面を示し、図４（ｂ）は図１（ｂ）に相当する断面を示し、図４（ｃ）は図２（ａ）〜（ｃ）に相当する平面を示す。他の図面についても同様である。
図２０（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【００２５】
先ず、図１（ａ）及び（ｂ）に示すように、シリコン基板１０上に駆動回路部１１を形成し、その上に層間絶縁膜１２を形成する。
【００２６】
次に、図４（ａ）〜（ｃ）に示すように、層間絶縁膜１２上にバックゲート電極膜１３の下層部分１３ｂを形成する。次に、下層部分１３ｂの上面に、凹部１３ｃを形成する。このとき、凹部１３ｃ内には、柱部１３ａを残留させる。次に、凹部１３ｃ内に、例えばシリコン窒化物からなる犠牲材６０を埋め込む。このとき、柱部１３ａの上面は犠牲材６０によって覆わず、露出させる。
【００２７】
次に、図５（ａ）〜（ｃ）に示すように、犠牲材６０を覆うように、バックゲート電極膜１３の上層部分１３ｄを形成する。これにより、下層部分１３ｂ、柱部１３ａ及び上層部分１３ｄが一体化して、バックゲート電極膜１３が形成される。次に、バックゲート電極膜１３をパターニングし、バックゲート電極膜１３が除去された部分を、層間絶縁膜６１によって埋め込む。
【００２８】
次に、図６（ａ）〜（ｃ）に示すように、層間絶縁膜１４、ポリシリコンからなる選択ゲート電極膜１６、層間絶縁膜１７をこの順に形成する。次に、層間絶縁膜１７及び選択ゲート電極膜１６に、Ｙ方向に延びるスリット６２を形成する。これにより、選択ゲート電極膜１６が、Ｙ方向に延びる帯状の部分に分割される。次に、スリット６２内に、例えばシリコン窒化物からなる犠牲材６３を埋め込む。
【００２９】
次に、図７（ａ）〜（ｃ）に示すように、層間絶縁膜１７及び犠牲材６３を覆うように、制御ゲート電極膜１８及び層間絶縁膜１９を交互に積層させる。これにより、積層体２０が形成される。このとき、制御ゲート電極膜１８は、例えば、不純物を含有したポリシリコンにより形成する。次に、積層体２０上に層間絶縁膜２１、選択ゲート電極膜２２及び層間絶縁膜２３をこの順に形成する。選択ゲート電極膜２２は、例えば、不純物を含有したポリシリコンにより形成する。
【００３０】
次に、例えばリソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、層間絶縁膜２３、選択ゲート電極膜２２、層間絶縁膜２１、積層体２０、層間絶縁膜１７、選択ゲート電極膜１６、層間絶縁膜１４及びバックゲート電極膜１３の上層部分１３ｄを貫通し、バックゲート電極膜１３内に埋設された犠牲材６０に到達するように、メモリホール６４を形成する。これにより、犠牲材６０がメモリホール６４の内面に露出する。
【００３１】
このとき、図７（ｂ）に示すように、メモリホール６４にバックゲート電極膜１３の下層部分１３ｂも貫通させて、層間絶縁膜１２の途中まで到達させてもよい。また、図２０（ａ）及び（ｂ）に示すように、メモリホール６４の形成予定位置がバックゲート電極膜１３の柱部１３ａと重なる場合は、メモリホール６４に柱部１３ａも貫通させる。
【００３２】
次に、メモリホール６４を介して、犠牲材６０に対してウェットエッチングを施すことにより、犠牲材６０を除去する。この結果、バックゲート電極膜１３内における犠牲材６０を除去した後の部分に、空洞６５が形成される。空洞６５はメモリホール６４に連通される。
【００３３】
次に、図８（ａ）〜（ｃ）に示すように、メモリホール６４及び空洞６５の内面上に、ブロック絶縁層３３、電荷蓄積層３２及びトンネル絶縁層３１（図２参照）をこの順に形成し、メモリ膜３０を成膜する。次に、メモリホール６４及び空洞６５の内部にシリコンを堆積させて、空洞６５内にメッシュ状接続部材２５を形成すると共に、メモリホール６４内にシリコンピラー２８を一体的に形成する。
【００３４】
このとき、図２に示すように、空洞６５の上面上にシリコンが堆積されてメッシュ状接続部材２５の上層部分２５ａが形成され、空洞６５の下面上にシリコンが堆積されてメッシュ状接続部材２５の下層部分２５ｂが形成される。そして、シリコンの堆積条件によっては、上層部分２５ａと下層部分２５ｂとの間に空隙２５ｃが形成される。次に、層間絶縁膜２３上に更に層間絶縁膜２３を成膜し、シリコンピラー２８の上端部を覆う。
【００３５】
次に、図９（ａ）〜（ｃ）に示すように、選択ゲート電極膜１６、層間絶縁膜１７、積層体２０、層間絶縁膜２１、選択ゲート電極膜２２及び層間絶縁膜２３からなる積層体６７のＹ方向の端部を階段状に加工する。次に、階段状に加工した各ステップを覆うように、例えば、シリコン窒化物からなるストッパ膜４７を形成する。
【００３６】
次に、図１０（ａ）〜（ｃ）に示すように、階段状に加工された積層体６７の側方に絶縁膜７０を埋め込み、層間絶縁膜２３及び絶縁膜７０の上面を平坦化する。次に、積層体６７における犠牲材６３の直上域に、Ｙ方向に延びるスリット７１を形成する。これにより、制御ゲート電極膜１８及び選択ゲート電極膜２２が、Ｙ方向に延びる帯状の部分に分割される。
【００３７】
次に、図１１（ａ）〜（ｃ）に示すように、例えばウェットエッチングを施すことにより、スリット７１の底部から犠牲材６３を除去する。これにより、選択ゲート電極膜１６が、スリット６２の内面に露出する。なお、層間絶縁膜１４は除去されないため、バックゲート電極膜１３は、スリット７１の内面に露出しない。
【００３８】
次に、図１２（ａ）〜（ｃ）に示すように、スリット７１を介し、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２に対して、シリサイド化処理を施す。これにより、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２におけるシリコンピラー２８の周囲に配置された部分はシリサイド化される。一方、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２におけるスリット７１から遠い部分、例えば、階段状に加工された積層体６７の端部に位置する部分は、シリサイド化されず、ポリシリコンのままである。
【００３９】
次に、図１３（ａ）〜（ｃ）に示すように、例えば異方性エッチングを行い、スリット６２の底部から、層間絶縁膜１４及びバックゲート電極膜１３の上層部分１３ｄを除去する。次に、全面に絶縁材料を堆積させる。これにより、スリット７１及びスリット６２の内面上に、側壁絶縁膜４５が形成される。次に、ＲＩＥ法等の異方性エッチングを施して、側壁絶縁膜４５における層間絶縁膜２３の上面上に形成された部分、及びスリット６２の底面上に形成された部分を除去する。これにより、スリット６２の底部において、メッシュ状接続部材２５が露出する。
【００４０】
次に、図１４（ａ）〜（ｃ）に示すように、例えば導電形がｎ＋形のポリシリコンをスリット６２内及びスリット７１内に埋め込む。次に、リセスを行い、スリット７１の上部内からポリシリコンを除去する。これにより、スリット６２内及びスリット７１の下部内に、ソース配線部材４０の下部４１が形成される。ソース配線部材４０の下部４１はメッシュ状接続部材２５にオーミック接続される。
【００４１】
次に、図１５（ａ）〜（ｃ）に示すように、ストッパ膜４７をストッパとした異方性エッチングを行い、階段状に加工された積層体６７の端部の直上域において、絶縁膜７０に複数本のコンタクトホール７３を形成する。次に、全面に金属材料、例えば、（Ｔｉ／ＴｉＮ／Ｗ）積層膜を堆積させて、エッチバックすることにより、スリット７１の上部内にソース配線部材４０の上部４２を形成すると共に、コンタクトホール７３内にプラグ４８を形成する。プラグ４８は、バックゲート電極膜１３、選択ゲート電極膜１６及び制御ゲート電極膜１８にそれぞれオーミック接続される。また、ソース配線部材４０の上部４２は下部４１にオーミック接続される。
【００４２】
次に、図１６（ａ）〜（ｃ）に示すように、層間絶縁膜２３上に更に層間絶縁膜２３を形成する。次に、リソグラフィ法及びＲＩＥ法により、プラグ４８の直上域にビアホール７５を形成し、ソース線配線部材４０の直上域にスリット７６を形成し、シリコンピラー２８の直上域にビアホール７７を形成する。次に、全面にタングステン等の金属材料を堆積させ、エッチバックすることにより、ビアホール７５内にプラグ４９を形成し、スリット７６内にプラグ４３を形成し、ビアホール７７内にプラグ３５を形成する。プラグ４９はプラグ４８に接続され、プラグ４３はソース配線部材４０に接続され、プラグ３５はシリコンピラー２８に接続される。
【００４３】
次に、図１７（ａ）〜（ｃ）に示すように、層間絶縁膜２３上に更に層間絶縁膜２３を形成し、トレンチを形成し、トレンチ内に金属材料を埋め込むことにより、プラグ５０及びソース線４４を形成する。プラグ５０はプラグ４９に接続され、ソース線４４はプラグ４３に接続される。
【００４４】
次に、図１８（ａ）〜（ｃ）に示すように、層間絶縁膜２３上に更に層間絶縁膜２３を形成し、ビアホールを形成し、ビアホール内に金属材料を埋め込むことにより、プラグ５１及びプラグ３６を形成する。プラグ５１はプラグ５０に接続され、プラグ３６はプラグ３５に接続される。プラグ３６はプラグ３５よりも細く形成し、各ブロック内においてＹ方向における同じ位置に形成した複数本のプラグ３５にそれぞれ接続された複数本のプラグ３６は、Ｙ方向における位置を相互に異ならせる。
【００４５】
次に、図１９（ａ）〜（ｃ）に示すように、層間絶縁膜２３上に更に層間絶縁膜２３を形成し、トレンチを形成し、トレンチ内に金属材料を埋め込むことにより、ワード線５２及びビット線３８を形成する。ワード線５２はプラグ５１に接続され、ビット線３８はプラグ３６に接続される。次に、ワード線５２及びビット線３８を埋め込むように、更に層間絶縁膜２３を形成する。
【００４６】
次に、図１（ａ）及び（ｂ）に示すように、上層配線５３を形成し、層間絶縁膜２３によって埋め込む。このとき、一部の上層配線５３は、ワード線５２に接続される。このようにして、本実施形態に係る半導体記憶装置１が製造される。なお、バックゲート電極膜１３の下層部分１３ｂは必ずしも設けられていなくてもよい。バックゲート電極膜１３は、メッシュ状接続部材２５の少なくとも上方に設けられていればよい。
【００４７】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
先ず、書込動作（Ｐｒｏｇｒａｍ）について説明する。
メモリセルトランジスタに対するデータの書き込みは、書込対象となるメモリセルトランジスタ（以下、「選択メモリセル」ともいう）の電荷蓄積層３２に電子を蓄積させることによって行う。具体的には、先ず、ソース線４４の電位を基準電位Ｖｓｓ又は（Ｖｓｓ＋２Ｖ）程度の若干の正電位とし、選択メモリセルが属するＮＡＮＤストリング（以下、「選択ストリング」ともいう）が貫く選択ゲート電極膜１６の電位を電位Ｖｓｓとすることにより、下部選択トランジスタをオフ状態として、選択ストリングをソース線から電気的に独立させる。
【００４８】
そして、選択メモリセルに接続するビット線３８の電位を基準電位Ｖｓｓとし、選択ゲート電極膜２２に例えば電位Ｖｄｄ（＞Ｖｓｓ）を印加して選択ストリングの上部選択トランジスタをオン状態とし、非選択ストリングの上部選択トランジスタをオフ状態とすることにより、選択ストリングのシリコンピラー２８の電位を基準電位Ｖｓｓ程度とする。一方、対象ブロックの全ての制御ゲート電極膜１８に電位Ｖｐａｓｓ（＞Ｖｓｓ）を印加した後、選択メモリセルの制御ゲート電極膜１８の電位を正の書込電位Ｖｐｒｇとする。これにより、選択メモリセルについては、シリコンピラー２８から電子がトンネル絶縁層３１を介して電荷蓄積層３２に注入される。これにより、選択メモリセルにデータが書き込まれる。また、書き込みを行わない非選択メモリセルに接続されるビット線３８については、ビット線電位を例えば電位Ｖｄｄに昇圧しておくことで、ゲート電位が電位Ｖｄｄである上部選択トランジスタをオフ状態とし、ＮＡＮＤストリングのシリコンピラー２８を浮遊状態とする。これにより、非選択メモリセルにおいては、制御ゲート電極膜１８とシリコンピラー２８との間に大きな電位差が生じないようにする。
【００４９】
このとき、バックゲート電極膜１３の電位を基準電位Ｖｓｓ程度としてバックゲートトランジスタをオフ状態としてもよく、バックゲート電極膜１３の電位を基準電位Ｖｓｓよりも高い読出電位Ｖｒｅａｄ＿ｂｇ程度としてバックゲートトランジスタをオン状態にしてもよい。
【００５０】
次に、読出動作（Ｒｅａｄ）について説明する。
選択メモリセルに記憶されたデータを読み出す際には、選択メモリセルの閾値を検出する。具体的には、ソース線４４の電位を基準電位Ｖｓｓとし、バックゲート電極膜１３の電位を正の読出電位Ｖｒｅａｄ＿ｂｇとする。これにより、バックゲート電極膜１３に囲まれたメッシュ状接続部材２５内において電子が誘起される。この結果、メッシュ状接続部材２５がメモリセルトランジスタ等のソース拡散層として機能する。
【００５１】
この状態で、選択ストリングが貫く選択ゲート電極膜１６に正のオン電位ＶＳＧＳ＿ｏｎを印加して、下部選択ゲートトランジスタをオン状態とする。一方、非選択ストリングが貫く選択ゲート電極膜１６に負又は接地電位のオフ電位ＶＳＧＳ＿ｏｆｆを印加して、下部選択ゲートトランジスタをオフ状態とする。これにより、選択ストリングのみに読出電流が流れ得る状態となる。そして、ビット線３８の電位を正の読出電位とし、選択ストリングに属する非選択メモリセルに対応する選択ゲート電極膜１６に読出電位Ｖｒｅａｄ（＞Ｖｓｓ）を印加することにより、これらの非選択メモリセルをオン状態として、選択ストリングに流れる読出電流を検出することにより、選択メモリセルの閾値を判定し、データを読み出す。
【００５２】
次に、消去動作（Ｅｒａｓｅ）について説明する。
メモリセルトランジスタに書き込まれたデータを消去する際には、シリコンピラー２８から電荷蓄積層３２に対して正孔を注入することにより、電荷蓄積層３２に蓄積されている電子と対消滅させる。本実施形態においては、例えば、ソース配線部材４０に消去電位Ｖｅｒａを印加し、バックゲート電極膜１３に消去電位Ｖｅｒａ＿ｂｇ（Ｖｅｒａ＞Ｖｅｒａ＿ｂｇ＞Ｖｓｓ）を印加することにより、ソース配線部材４０の下部４１とバックゲート電極膜１３との間に電界を発生させる。また、消去を行うブロックの制御ゲート電極膜１６に基準電位Ｖｓｓを印加し、消去を行わないブロックの制御ゲート電極膜１６を浮遊状態とする。これにより、バンド間トンネリングによって正孔を生じさせ、消去を行うブロックにおいて、この正孔をメッシュ状接続部材２５及びシリコンピラー２８を介して電荷蓄積層３２に注入する。このため、選択トランジスタ付近に強い電界を生じさせてバンド間トンネリングを生じさせて正孔を発生させる必要がない。これにより、選択トランジスタのオフリーク電流を抑制し、動作をより安定化させることができ、より信頼性が高い半導体記憶装置を実現することができる。
【００５３】
次に、本実施形態の効果について説明する。
図１に示すように、本実施形態に係る半導体記憶装置１においては、ビット線３８とソース線４４との間に接続されたメモリセルトランジスタは、Ｚ方向に沿って一列のみ配列されている。このため、制御ゲート電極膜１８の積層数を増やしても、ビット線３８とソース線４４との間に接続されたメモリセルトランジスタの数が制御ゲート電極膜１８の積層数を超えて増加することがなく、過大な制御回路が必要とされることがない。また、ソース線とビット線との間の電流経路が長くなり過ぎることがなく、オン抵抗を低く抑えることができる。この結果、構造の微細化及びセル電流の増加を両立させることができ、動作の高速化を図ることができる。
【００５４】
また、本実施形態においては、半導体記憶装置１を製造する際に、図７（ａ）〜（ｃ）に示す工程において、空洞６５及びメモリホール６４を相互に連通された一体的な空間として形成し、図８（ａ）〜（ｃ）に示す工程において、空洞６５及びメモリホール６４の内面上にメモリ膜３０を形成した後、空洞６５及びメモリホール６４の内部にメッシュ状接続部材２５及びシリコンピラー２８を一体的に形成している。このため、シリコンピラー２８をメッシュ状接続部材２５に接続するために、エッチング等によりメモリ膜３０の一部を除去する必要がなく、メモリ膜３０に損傷を与える虞がない。この結果、信頼性が高い半導体記憶装置を製造することができる。
【００５５】
更に、半導体記憶装置１においては、バックゲート電極膜１３に柱部１３ａを設けている。これにより、図７（ａ）〜（ｃ）に示す工程において、空洞６５内から犠牲材６０を除去したときに、柱部１３ａが空洞６５を支えることができる。このため、空洞６５が潰れることを防止できる。また、柱部１３ａが周期的に配列されていることにより、空洞６５をより確実に支えることができる。更に、柱部１３ａの配置は比較的疎となっており、隣り合う柱部１３ａ間の距離は、隣り合うシリコンピラー２８間の距離よりも長い。これにより、図７（ａ）〜（ｃ）に示す工程において、空洞６５の最も狭い部分の幅が、隣り合うメモリホール６４間の間隔よりも狭くなることがない。この結果、図８（ａ）〜（ｃ）に示す工程において、空洞６５内にポリシリコンを埋め込んでメッシュ状接続部材２５を形成する際に、ポリシリコンを確実に埋め込むことができる。
【００５６】
なお、本実施形態においては、ソース配線部材４０の下部４１をｎ＋形のポリシリコンによって形成する例を示したが、これには限定されず、下部４１をｎ＋形のゲルマニウム（Ｇｅ）によって形成してもよく、ｎ＋形のシリコンゲルマニウム（ＳｉＧｅ）によって形成してもよい。これにより、ポリシリコンを用いる場合よりも低温で不純物を活性化することができる。その結果、メモリセルトランジスタ及び各配線等に加えられる熱負荷を軽減することができ、より信頼性が高い半導体記憶装置を製造することができる。また、柱部１３ａの代わりに、バックゲート電極膜１３とは異なる材料からなる支持部材を貫通孔２６内に埋め込んでもよい。これによっても、空洞６５を支えることができる。
【００５７】
（第１の実施形態の変形例）
次に、本実施形態の変形例について説明する。
図２１（ａ）及び（ｂ）は、本変形例に係る半導体記憶装置の製造方法を例示する断面図である。
図２２は、本変形例におけるシリコンピラー、ソース配線部材及び制御ゲート電極を例示する平面図である。
【００５８】
図２１（ａ）及び（ｂ）に示すように、本変形例においては、メモリホール６４を形成する際に、バックゲート電極膜１３の柱部１３ａは実質的にエッチングしない。これにより、図２２に示すように、一部のシリコンピラー２８の下部の形状が、柱部１３ａとの重複部分が欠けた形状となる。例えば、Ｚ方向から見て、一部のシリコンピラー２８の下部の形状は、円形の一部が欠けた形状となる。また、メモリホール６４はバックゲート電極膜１３を貫通しない。
【００５９】
本変形例によれば、メモリホール６４を形成した後も柱部１３ａのほぼ全体が残留するため、空洞６５を確実に支持することができる。但し、メモリホール６４と空洞６５との連通部分の幅ｄが小さくなり、空洞６５内へのポリシリコンの進入が阻害される可能性があるため、幅ｄの値は一定値以上とすることが好ましい。具体的には、幅ｄは、メモリホール６４内に設けるメモリ膜３０とポリシリコン膜の合計膜厚の２倍程度以上とすることが好ましい。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図２３は、本実施形態に係る半導体記憶装置を例示する断面図である。
【００６１】
図２３に示すように、本実施形態に係る半導体記憶装置２においては、ソース配線部材４０の全体が金属材料によって形成されている。また、メッシュ状接続部材２５の上層部分２５ａにおけるソース配線部材４０及び側壁絶縁膜４５の直下域に相当する部分に不純物が注入されており、導電形がｎ＋形の高濃度領域２５ｅが形成されている。高濃度領域２５ｅにおける実効的な不純物濃度は、上層部分２５ａにおけるシリコンピラー２８に接した部分の実効的な不純物濃度よりも高い。また、本実施形態に係る半導体記憶装置２においては、シリコンピラー２８がバックゲート電極膜１３を貫通していない。
【００６２】
本実施形態に係る半導体記憶装置２は、以下に示す方法によって製造することができる。すなわち、図１１（ａ）〜（ｃ）に示す工程において、スリット７１を形成した後、スリット７１を介して、メッシュ状接続部材２５の上層部分２５ａに不純物をイオン注入し、高濃度領域２５ｅを形成する。また、図１５（ａ）〜（ｃ）に示す工程において、スリット７１内を金属材料によって埋め込むことにより、ソース配線部材４０を形成する。
【００６３】
半導体記憶装置２において、高濃度領域２５ｅを制御良く形成できた場合には、バックゲートトランジスタをオフ状態とすることにより、カットオフ特性を向上させ、書込動作の選択性を向上させることができる。一方、高濃度領域２５ｅの形成がメッシュ状接続部材２５の状態に依存して不安定となる場合には、バックゲートトランジスタをオン状態とすることにより、下部選択トランジスタの動作によりデータを書き込むことが好ましい。
【００６４】
本実施形態によれば、ソース配線部材４０全体を金属材料によって形成することにより、ソース配線部材４０の抵抗率を下げることができる。また、ソース配線部材４０は高濃度領域２５ｅを介してメッシュ状接続部材２５にオーミック接続することができる。更に、高濃度領域２５ｅはメモリセルトランジスタ及び電子供給源として機能する。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６５】
（第３の実施形態）
次に、第３の実施形態について説明する。
図２４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図２４に示すように、本実施形態に係る半導体記憶装置３においては、ソース配線部材４０がコア部４０ａと、コア部４０ａの下面及び両側面を覆う周辺部４０ｂによって形成されている。そして、コア部４０ａが金属材料、例えば、（Ｔｉ／ＴｉＮ／Ｗ）積層膜によって形成されており、周辺部４０ｂが半導体材料、例えば、ｎ＋形のポリシリコンによって形成されている。これにより、ソース配線部材４０の抵抗値をより低減することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６６】
なお、ソース配線部材４０の上部は、前述の第１の実施形態と同様に、上部全体を金属材料によって形成してもよい。これにより、ソース配線部材４０の抵抗値をより低減することができ、半導体記憶装置の低コスト化と高速化を同時に実現することができる。
【００６７】
（第３の実施形態の変形例）
次に、第３の実施形態の変形例について説明する。
図２５は、本変形例に係る半導体記憶装置を例示する断面図である。
図２５に示すように、本変形例に係る半導体記憶装置３ａにおいては、ソース配線部材４０の周辺部４０ｂがシリサイド化されており、例えば、チタンシリサイド（ＴｉＳｉ２）によって形成されている。前述の第３の実施形態と比較して、ｎ＋形のポリシリコン層を薄く形成することにより、このポリシリコン層が全てシリサイド化に費やされ、本変形例に係る構造を実現することができる。また、このとき、周辺部４０ｂはメッシュ状接続部材２５内に進出し、進出部４０ｃが形成される。
【００６８】
本変形例によれば、前述の第３の実施形態と比較して、ソース配線部材４０の抵抗値をより低減することができる。また、所謂「雪かき効果」により、周辺部４０ｂに含まれていた不純物、例えば、リン（Ｐ）及びヒ素（Ａｓ）等が周辺部４０ｂから押し出され、メッシュ状接続部材２５に対して、より効果的にドナーとなる不純物を供給することができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第３の実施形態と同様である。
【００６９】
（第４の実施形態）
次に、第４の実施形態について説明する。
図２６（ａ）は第１の実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は第４の実施形態に係る半導体記憶装置を例示する平面図である。
【００７０】
図２６（ａ）に示すように、前述の第１の実施形態に係る半導体記憶装置１においては、Ｙ方向に延びる４列のシリコンピラー２８の列毎に、ソース配線部材４０の平板状部分が設けられており、これによって選択ゲート電極膜１６が分断されている。換言すれば、選択ゲート電極膜１６を分断するスリット７１毎に、ソース配線部材４０の平板状部分が設けられている。
【００７１】
これに対して、図２６（ｂ）に示すように、第４の実施形態に係る半導体記憶装置４においては、前述の第１の実施形態と同様に、選択ゲート電極膜１６はスリット７１によって４列のシリコンピラー２８毎に分断されているが、スリット７１の全てにソース配線部材４０が配置されているわけではなく、４本のスリット７１毎に１本の割合でソース配線部材４０の平板状部分が配置されている。このような構造は、スリット７１の幅を２水準設定し、ソース配線部材４０を設けないスリット７１の幅を、ソース配線部材４０を設けるスリット７１の幅よりも狭くすることにより、側壁絶縁膜４５によって幅が狭いスリット７１を閉塞させて、実現することができる。スリット７１は、その幅に応じて２回に分けて形成してもよく、１回の工程で形成してもよい。
【００７２】
本実施形態によれば、第１の実施形態と比較して、半導体記憶装置をより高集積化することができ、コストをより低減することができる。一方、第１の実施形態によれば、本実施形態よりも短い周期でソース配線部材４０を配列することにより、ＮＡＮＤストリングのオン抵抗を確実に低く抑えることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００７３】
（第５の実施形態）
次に、第５の実施形態について説明する。
図２７は、本実施形態に係る半導体記憶装置を例示する断面図である。
図２７に示すように、本実施形態に係る半導体記憶装置５においては、ソース配線部材４０の下部４１において、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６が設けられている。ｐ＋形半導体部分５５及びｎ＋形半導体部分５６は共に半導体材料、例えば、ポリシリコンからなり、共にメッシュ状接続部材２５に接している。例えば、ｐ＋形半導体部分５５は下部４１の幅方向中央部に設けられており、ｎ＋形半導体部分５６はｐ＋形半導体部分５５を挟むように設けられている。
【００７４】
本実施形態によれば、メッシュ状接続部材２５に接するようにｐ＋形半導体部分５５及びｎ＋形半導体部分５６を設けることにより、バックゲート電極膜１３の電位によって、選択ゲート電極膜１６によって実現される下部選択トランジスタの極性を切り替えることができる。すなわち、バックゲート電極膜１３に正電位を印加すれば、メッシュ状接続部材２５内に電子が充満し、ｎ＋形半導体部分５６と電気的に一体化する。このため、選択ゲート電極膜１６から見ると、ｎ＋形半導体層が近傍まで接近していることになり、下部選択トランジスタはＮＭＯＳとして機能する。一方、バックゲート電極膜１３に負電位を印加すれば、メッシュ状接続部材２５内に正孔が充満し、ｐ＋形半導体部分５５と電気的に一体化する。このため、選択ゲート電極膜１６から見ると、ｐ＋形半導体層が近傍まで接近していることになり、下部選択トランジスタはＰＭＯＳとして機能する。
【００７５】
これにより、書込動作及び読出動作の際には、バックゲート電極膜１３に正電位を印加して、下部選択トランジスタをＮＭＯＳとしておけば、選択ストリングのシリコンピラー２８に対して電子を供給することができる。
【００７６】
一方、消去動作の際には、バックゲート電極膜１３に負電位を印加して、下部選択トランジスタをＰＭＯＳとしておけば、選択ゲート電極膜１６に負電位を印加して下部選択トランジスタをオン状態とすることにより、ソース配線部材４０からｐ＋形半導体部分５５及びメッシュ状接続部材２５を介してシリコンピラー２８内に正孔を供給し、シリコンピラー２８を昇圧することができる。これにより、選択ゲート電極膜１６のエッジでＧＩＤＬ（Gate-Induced Drain Leakage：ゲート誘導ドレインリーク電流）により正孔を発生させ、この正孔をシリコンピラー２８に注入することでシリコンピラー２８を昇圧する必要はなくなる。このため、効率的にＧＩＤＬを発生させるために、選択ゲート電極膜１６の近傍に高濃度不純物領域を設ける必要もなくなり、オフ状態におけるリーク電流を抑制することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００７７】
（第６の実施形態）
次に、第６の実施形態について説明する。
図２８は、本実施形態に係る半導体記憶装置を例示する断面図である。
図２８に示すように、本実施形態に係る半導体記憶装置６においては、ソース配線部材４０の複数枚の平板状部分がＸ方向に沿って等間隔で配列されており、各平板状部分の直下域に、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６が交互に形成されている。すなわち、ある１枚の平板状部分の直下域には、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６のいずれか一方が形成されている。ｐ＋形半導体部分５５及びｎ＋形半導体部分５６は、メッシュ状接続部材２５に接している。また、バックゲート電極膜１３、選択ゲート電極膜１６、制御ゲート電極膜１８、選択ゲート電極膜２２における側壁絶縁膜４５に対向した部分は、それぞれシリサイド化されたシリサイド部分１３ｓ、１６ｓ、１８ｓ及び２２ｓとなっている。
【００７８】
そして、書込動作時及び読出動作時には、ソース電極として、ｎ＋形半導体部分５６に接続されたソース配線部材４０を使用する。例えば、ｎ＋形半導体部分５６に接続されたソース配線部材４０に、基準電位Ｖｓｓ（例えば０Ｖ）を印加する。また、バックゲート電極膜１３には、基準電位Ｖｓｓよりも高い電位（例えば５Ｖ）を印加する。これにより、下部選択トランジスタがＮＭＯＳとなる。一方、ｐ＋形半導体部分５５に接続されたソース配線部材４０は浮遊状態としておく。
【００７９】
消去動作時には、ソース電極として、ｐ＋形半導体部分５５に接続されたソース配線部材４０を使用する。例えば、ｐ＋形半導体部分５５に接続されたソース配線部材４０に、消去電位（例えば２３Ｖ）を印加する。また、バックゲート電極膜１３には、消去電位よりも低い電位（例えば１５Ｖ）を印加する。これにより、下部選択トランジスタがＰＭＯＳとなる。一方、ｎ＋形半導体部分５６に接続されたソース配線部材４０は浮遊状態としておく。
【００８０】
本実施形態においても、前述の第５の実施形態と同様に、消去動作の際にメッシュ状接続部材２５内に正孔を充満させ、下部選択トランジスタをＰＭＯＳとして動作させることにより、シリコンピラー２８内に正孔を注入することができる。また、ソース配線部材４０の１枚の平板状部分の直下域には、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６のうち一方のみを形成しているため、製造プロセスが容易である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００８１】
なお、通常、消去動作にかける時間は、書込動作にかける時間及び読出動作にかける時間よりも長いため、ｐ＋形半導体部分５５及びこれに接続されたソース配線部材４０の平板状部分は間引いてもよい。一方、ｎ＋形半導体部分５６及びこれに接続されたソース配線部材４０の平板状部分の数を減らすとソース線４４からメッシュ状接続部材２５までの抵抗値が増加してしまうため、ある程度の配置密度を確保することが好ましい。
【００８２】
（第７の実施形態）
次に、第７の実施形態について説明する。
図２９は、本実施形態に係る半導体記憶装置における配線の位置関係を例示する図である。
図３０（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置を例示する平面図であり、（ａ）は全層を示し、（ｂ）はバックゲート電極膜を示し、（ｃ）は下部の選択ゲート電極膜を示し、（ｄ）は制御ゲート電極膜を示す。
図３１（ａ）は図３０（ａ）に示すＣ−Ｃ’線による断面図であり、（ｂ）は図３０（ａ）に示すＤ−Ｄ’線による断面図であり、（ｃ）は図３０（ａ）に示すＥ−Ｅ’線による断面図である。
【００８３】
図２９に示すように、本実施形態に係る半導体記憶装置７においては、ソース配線部材４０（図３１（ａ）参照）によって分断された選択ゲート電極膜１６及び２２はそれぞれ相互に絶縁されているが、ソース配線部材４０によって分断された制御ゲート電極膜１８は積層体のＹ方向の一端部において束ねられており、相互に接続されている。
【００８４】
具体的には、図３０（ｂ）及び図３１（ａ）〜（ｃ）に示すように、バックゲート電極膜１３は積層体の下方全面に広がっており、単一の導電膜となっている。図３１（ａ）〜（ｃ）に示すように、メッシュ状接続部材２５はブロック毎に分割されており、分割された各部分の形状は、Ｙ方向に延びる帯状となっている。図３０（ｃ）及び図３１（ａ）〜（ｃ）に示すように、下部の選択ゲート電極膜１６もブロック毎に分割されており、分割された各部分の形状は、Ｙ方向に延びる帯状となっている。上部の選択ゲート電極膜２２も同様である。図３０（ｄ）及び図３１（ａ）〜（ｃ）に示すように、制御ゲート電極膜１８は、シリコンピラー２８が貫通しているＹ方向中央部においては、ブロック毎に分割されているが、階段状に加工されたＹ方向端部においては、ブロック間で相互に接続されている。
【００８５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
以下、前述の第１の実施形態に係る半導体記憶装置の製造方法（図４〜図２０参照）に対して、異なる部分を中心に説明する。
【００８６】
本実施形態においては、図４（ａ）〜（ｃ）に示す工程において、バックゲート電極膜１３の凹部１３ｃを、ブロック毎に形成する。また、図６（ａ）〜（ｃ）に示す工程において、図３０（ａ）に示すように、スリット６２を、選択ゲート電極膜１６をブロック毎に完全に分断するように形成する。そして、図１０（ａ）〜（ｃ）に示す工程において、図３０（ａ）に示すように、スリット７１をＹ方向に沿って断続的に形成する。これにより、制御ゲート電極膜１８が部分的に分断され、部分的に相互に接続された形状となる。
【００８７】
また、図１２（ａ）〜（ｃ）に示す工程において、スリット７１及び６２を介して、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２をシリサイド化する。このとき、スリット７１は断続的に形成されているため、各電極膜は効率的にシリサイド化される。これにより、図２９、図３０（ａ）〜（ｄ）、図３１（ａ）〜（ｃ）に示す半導体記憶装置７が製造される。
【００８８】
本実施形態においては、メッシュ状接続部材２５がブロック毎に複数の部分に分割されているため、読出動作時において、選択ストリングが接続されていない部分の電位は、ビット線と同電位としてもよい。これにより、選択ストリングが設けられていないブロックに流れるリーク電流を低減することができる。
本実施形態によれば、複数の制御ゲート電極膜１８を束ねているため、制御ゲート電極膜１８の駆動が単純化され、駆動回路の小型化を図ることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００８９】
（第８の実施形態）
次に、第８の実施形態について説明する。
図３２は、本実施形態に係る半導体記憶装置を例示する平面図である。
図３２に示すように、本実施形態に係る半導体記憶装置８においては、積層体６７に、選択ゲート電極膜１６をブロック毎に完全に分断するようにスリット６２が形成されており、制御ゲート電極膜１８をブロック毎に完全に分断するようにスリット７１が形成されており、スリット６２及び７１の内部には、ソース配線部材４０が設けられている。そして、ソース配線部材４０の直下域を含む領域には、ｎ＋形半導体部分５６が設けられており、ソース配線部材４０はｎ＋形半導体部分５６を介してメッシュ状接続部材２５（図３１（ａ）参照）に接続されている。
【００９０】
また、積層体６７には、各ブロックにおけるＸ方向中央部に、スリット８０が形成されている。スリット８０はＹＺ平面に沿って延び、メッシュ状接続部材２５に到達している。スリット８０の内部にはソース配線部材４０が設けられている。そして、メッシュ状接続部材２５におけるスリット８０の直下域に、ｐ＋形半導体部分５５が形成されている。ｐ＋形半導体部分５５はソース配線部材４０を介して、駆動回路に接続されている。すなわち、選択ゲート電極膜１６をブロック毎に分割するソース配線部材４０の直下域には、ｎ＋形半導体部分５６のみが設けられている。そして、ｐ＋形半導体部分５５は、各ブロックの内部に設けられている。
【００９１】
本実施形態においては、図１３（ａ）〜（ｃ）に示す工程において、スリット７１をメッシュ状接続部材２５に到達させた後、スリット７１を介してドナーとなる不純物をイオン注入し、メッシュ状接続部材２５内にｎ＋形半導体部分５６を形成する。次に、スリット７１内を犠牲材料で埋め込んだ後、積層体６７にスリット８０を形成する。そして、スリット８０を介してアクセプタとなる不純物をイオン注入し、メッシュ状接続部材２５内にｐ＋形半導体部分５５を形成する。次に、スリット７１内から犠牲材料を除去し、スリット７１及び８０の側面上に側壁絶縁膜４５を形成し、スリット７１及び８０の内部にソース配線部材４０を埋め込む。このようにして、本実施形態に係る半導体記憶装置８が製造される。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第７の実施形態と同様である。
【００９２】
（第８の実施形態の変形例）
次に、第８の実施形態の変形例について説明する。
図３３は本変形例に係る半導体記憶装置を例示する平面図である。
図３３に示すように、本変形例に係る半導体記憶装置８ａにおいては、スリット８０及びｐ＋形半導体部分５５が、各ブロックのＹ方向の一端部に設けられている。本変形例によっても、第８の実施形態と同様な効果を得ることができる。
【００９３】
なお、スリット８０及びｐ＋形半導体部分５５の形成位置は各ブロックのＸ方向中央部及びＹ方向端部には限定されず、メッシュ状接続部材２５に接触できる位置であれば、どの位置に設けてもよい。上述の如く、通常、消去動作には書込動作及び読出動作よりも長い時間をかけるため、それほど高速な駆動は要求されず、ｐ＋形半導体部分５５がメッシュ状接続部材２５の各部から離れた位置にあっても問題はない。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第８の実施形態と同様である。
【００９４】
（第９の実施形態）
次に、第９の実施形態について説明する。
図３４（ａ）は本実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）はその断面図である。
【００９５】
図３４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置９においては、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２を、それぞれブロック毎に完全に分断するように、スリット６２及び７１が形成されている。そして、スリット７１の直下域には、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６が、Ｘ方向に沿って交互に配置されている。但し、スリット７１の直下域において、ｐ＋形半導体部分５５とｎ＋形半導体部分５６とは相互に離隔している。また、ソース配線部材４０におけるｐ＋形半導体部分５５に接続された平板状部分とｎ＋形半導体部分５６に接続された平板状部分とは、相互に絶縁されている。このため、ｐ＋形半導体部分５５とｎ＋形半導体部分５６とは相互に絶縁されている。
【００９６】
本実施形態によれば、スリット６２及び７１によって、選択ゲート電極膜１６、制御ゲート電極膜１８及び選択ゲート電極膜２２を、それぞれブロック毎に完全に分断しつつ、ｐ＋形半導体部分５５とｎ＋形半導体部分５６とを相互に絶縁し、それぞれ異なる駆動回路に接続することができる。これにより、駆動の自由度が増加する。本実施形態における上記以外の構成、動作及び効果は、前述の第７の実施形態と同様である。
【００９７】
（第９の実施形態の第１の具体例）
次に、第９の実施形態の第１の具体例について説明する。
本具体例は、前述の第９の実施形態に係る半導体記憶装置の製造方法の例である。
図３５（ａ）及び（ｂ）は、本具体例に係る半導体記憶装置の製造方法を例示する平面図である。
【００９８】
図３５（ａ）に示すように、本変形例においては、図１０（ａ）〜（ｃ）に示す工程において、積層体６７にスリット６２及び７１を形成する際に、他の部分よりも幅が狭い狭幅部６２ａ及び７１ａを設けておく。これにより、図３５（ｂ）に示すように、図１３（ａ）〜（ｃ）に示す工程において、スリット６２及び７１の内面上に側壁絶縁膜４５を成膜したときに、狭幅部６２ａ及び７１ａが側壁絶縁膜４５によって閉塞される。この結果、不純物をイオン注入することによりスリット７１の直下域にｐ＋形半導体部分５５及びｎ＋形半導体部分５６を形成する工程において、狭幅部６２ａ及び７１ａの直下域には不純物が注入されないため、ｐ＋形半導体部分５５及びｎ＋形半導体部分５６のいずれも形成されない。
【００９９】
また、スリット６２及び７１内に金属材料を埋め込んでソース配線部材４０を形成する工程において、狭幅部６２ａ及び７１ａ内には金属材料が埋め込まれないため、ソース配線部材４０が形成されない。このため、スリット７１における狭幅部７１ａの両側部分の直下域に形成されたｐ＋形半導体部分５５及びｎ＋形半導体部分５６が、狭幅部６２ａ及び７１ａ内のソース配線部材４０を介して相互に接続されることがない。このようにして、ｐ＋形半導体部分５５とｎ＋形半導体部分５６とを相互に離隔すると共に相互に絶縁することができる。本変形例における上記以外の製造方法は、前述の第１の実施形態と同様である。
【０１００】
（第９の実施形態の第２の具体例）
次に、第９の実施形態の第２の具体例について説明する。
本具体例は、前述の第９の実施形態に係る半導体記憶装置の製造方法の例である。
図３６（ａ）及び（ｂ）は、本具体例に係る半導体記憶装置の製造方法を例示する平面図である。
【０１０１】
図３６（ａ）に示すように、本変形例においては、図６（ａ）〜（ｃ）に示す工程において、スリット６２内に犠牲材６３を埋め込む際に、スリット６２の部分６２ｂ内に、犠牲材６３に対するエッチング選択比が高い絶縁材料８３を埋め込んでおく。例えば、犠牲材６３をシリコン窒化物とする場合は、絶縁材料８３をシリコン酸化物とする。これにより、図１１（ａ）〜（ｃ）に示す工程において、犠牲材６３を除去するときに、絶縁材料８３を残留させることができる。この結果、部分６２ｂの直下域には不純物が注入されず、部分６２ｂ内にはソース配線部材４０が形成されない。本具体例によっても、前述の第９の実施形態に係る半導体記憶装置９を製造することができる。本変形例における上記以外の製造方法は、前述の第１の実施形態と同様である。
【０１０２】
以上説明した実施形態によれば、特性が良好で製造が容易な半導体記憶装置及びその製造方法を実現することができる。
【０１０３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１０４】
１、２、３、３ａ、４、５、６、７、８、８ａ、９：半導体記憶装置、１０：シリコン基板、１１：駆動回路部、１２：層間絶縁膜、１３：バックゲート電極膜、１３ａ：柱部、１３ｂ：下層部分、１３ｃ：凹部、１３ｄ：上層部分、１３ｓ：シリサイド部分、１４：層間絶縁膜、１６：選択ゲート電極膜、１６ｓ：シリサイド部分、１７：層間絶縁膜、１８：制御ゲート電極膜、１８ｓ：シリサイド部分、１９：層間絶縁膜、２０：積層体、２１：層間絶縁膜、２２：選択ゲート電極膜、２２ｓ：シリサイド部分、２３：層間絶縁膜、２５：メッシュ状接続部材、２５ａ：上層部分、２５ｂ：下層部分、２５ｃ：空隙、２５ｅ：高濃度領域、２６：貫通孔、２８：シリコンピラー、２８ｃ：空隙、３０：メモリ膜、３１：トンネル絶縁層、３２：電荷蓄積層、３３：ブロック絶縁層、３５：プラグ、３６：プラグ、３８：ビット線、４０：ソース配線部材、４０ａ：コア部、４０ｂ：周辺部、４０ｃ：進出部、４１：下部、４２：上部、４３：プラグ、４４：ソース線、４５：側壁絶縁膜、４７：ストッパ膜、４８：プラグ、４９：プラグ、５０：プラグ、５１：プラグ、５２：ワード線、５３：上層配線、５５：ｐ＋形半導体部分、５６：ｎ＋形半導体部分、６０：犠牲材、６１：層間絶縁膜、６２：スリット、６２ａ：狭幅部、６２ｂ：部分、６３：犠牲材、６４：メモリホール、６５：空洞、６７：積層体、７０：絶縁膜、７１：スリット、７１ａ：狭幅部、７３：コンタクトホール、７５：ビアホール、７６：スリット、７７：ビアホール、８０：スリット、８３：絶縁材料、ｄ：幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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