(57)【要約】      （修正有）【課題】高速で低消費電力な列並列型ＡＤ変換方式の撮像素子を提供する。【解決手段】複数のフォトダイオードが転送スイッチを介して共通に接続されたフローティングディフュージョン部を含む単位画素が行列状に配置された画素部と、フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すＡＤ変換器とを備え、フローティングディフュージョン部は、画素部の複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が転送スイッチを介して転送された第１の信号を蓄積するとともに、第１の信号をリセットしない状態で複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が転送スイッチを介して転送された第２の信号を第１の信号に加えて蓄積し、ＡＤ変換器は第１の信号をＡＤ変換する際には第１のモードで動作し、第２の信号をＡＤ変換する際には第１のモードとは異なる第２のモードで動作する。【選択図】図３
2015170863.tif 000002
【特許請求の範囲】
【請求項１】
複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、
前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すＡＤ変換器とを備え、
前記ＡＤ変換器は時刻と共に所定の傾きをもって電位が変化する参照信号を生成する参照信号生成器と、前記参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較器とを有し、
前記フローティングディフュージョン部は、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第１の信号を蓄積するとともに、前記第１の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第２の信号を前記第１の信号に加えて蓄積し、
前記ＡＤ変換器は前記第１の信号をＡＤ変換する際には第１のＡＤ変換モードで動作し、前記第２の信号をＡＤ変換する際には前記第１のＡＤ変換モードとは異なる第２のＡＤ変換モードで動作する、
ことを特徴とする固体撮像装置。
【請求項２】
前記第２のＡＤ変換モードにおける前記比較器に入力される前記参照信号の初期値は、先のタイミングで行われた前記第１のＡＤ変換モードにおける比較器の出力が変化したタイミングの前記参照信号に応じた値である第１の値とすることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２のＡＤ変換モードにおける前記比較器に入力される前記参照信号の初期値は、先のタイミングで行われた前記第１のＡＤ変換モードにおける選択行の中で最も早く比較器の出力が変化したタイミングの参照信号に応じた値である第１の値とすることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第２のＡＤ変換モードの前記比較器に入力される前記参照信号の初期値は、前記第１の値に対して、さらに所定の電位分オフセットさせた値とすることを特徴とする請求項２または３に記載の固体撮像装置。
【請求項５】
前記画素部による信号の飽和を検出する飽和検出手段をさらに備え、前記飽和検出手段により前記第１の信号が飽和していることが検出された場合、前記第２のＡＤ変換モードでは、前記ＡＤ変換器の構成要素の内の少なくとも一つをパワーセーブすることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すＡＤ変換器とを備える固体撮像装置を制御する方法であって、
前記ＡＤ変換器が、時刻と共に所定の傾きをもって電位が変化する参照信号を生成し、該参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較工程と、
前記フローティングディフュージョン部が、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第１の信号を蓄積するとともに、前記第１の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第２の信号を前記第１の信号に加えて蓄積する蓄積工程と、
前記ＡＤ変換器が、前記第１の信号をＡＤ変換する際には第１のＡＤ変換モードで動作し、前記第２の信号をＡＤ変換する際には前記第１のＡＤ変換モードとは異なる第２のＡＤ変換モードで動作する動作工程と、
を有することを特徴とする固体撮像装置の制御方法。
【請求項７】
前記第２のＡＤ変換モードにおける前記比較工程で用いられる前記参照信号の初期値は、先のタイミングで行われた前記第１のＡＤ変換モードにおける比較工程の出力が変化したタイミングの前記参照信号に応じた値である第１の値とすることを特徴とする請求項６に記載の固体撮像装置の制御方法。
【請求項８】
前記第２のＡＤ変換モードにおける前記比較工程で用いられる前記参照信号の初期値は、先のタイミングで行われた前記第１のＡＤ変換モードにおける選択行の中で最も早く比較工程の出力が変化したタイミングの参照信号に応じた値である第１の値とすることを特徴とする請求項６に記載の固体撮像装置の制御方法。
【請求項９】
前記第２のＡＤ変換モードでの前記比較工程で用いられる前記参照信号の初期値は、前記第１の値に対して、さらに所定の電位分オフセットさせた値とすることを特徴とする請求項７または８に記載の固体撮像装置の制御方法。
【請求項１０】
前記画素部による信号の飽和を検出する飽和検出工程をさらに備え、前記飽和検出工程により前記第１の信号が飽和していることが検出された場合、前記第２のＡＤ変換モードでは、前記ＡＤ変換器の構成要素の内の少なくとも一つをパワーセーブすることを特徴とする請求項６に記載の固体撮像装置の制御方法。
【請求項１１】
請求項６乃至１０のいずれか１項に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
【請求項１２】
請求項６乃至１０のいずれか１項に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその制御方法、プログラム、記憶媒体に関するものである。
【背景技術】
【０００２】
従来からデジタルスチルカメラやデジタルビデオカメラなどの撮像装置に用いられる固体撮像素子には、駒速やフレームレートの向上のために高速駆動が求められている。高速駆動を実現させるための方法の一つとして、駆動電流を増加させることが考えられるが、その一方で発熱による画質への影響を鑑みて低消費電力化も同時に求められている昨今、駆動電流の増加は好ましくない。
【０００３】
特許文献１では、近接する２つのフォトダイオード（ＰＤ）が一つの増幅ＭＯＳを共有している構成において、第１画素の信号を読み出した後、リセットせずに第２画素の信号を加算して読み出す技術が開示されている。第２画素信号は、加算信号から第１画素信号を減算して求める。特許文献１によれば、第１画素と第２画素のリセットレベル信号を共通に使用できるので、リセットレベル信号の読み出しを１回分短縮することができる。上記の課題に対して、特許文献１に記載の駆動方法は、駆動電流を増加させることなく、読み出し時間を短縮できるため、非常に有効な手段である。
【０００４】
一方で、列並列型ＡＤ変換方式の固体撮像素子が広く普及している。列並列型ＡＤ変換方式の固体撮像素子は、撮像素子内部でＡＤ変換を行えるので、高速信号出力が可能となる。
【０００５】
列並列型ＡＤ変換方式のひとつとして、シングルスロープ方式と呼ばれる方法が広く知られている。シングルスロープ方式は、比較器の一方の入力に画素信号に対応する電位を、他方の入力に参照信号として時刻とともにある傾きを持って電位が変化するランプ波形を入力し、カウンタは、比較開始から比較器が反転するまでの時間をカウントする。そして、そのカウント値をデジタル信号として出力する方式である。
【０００６】
このようなシングルスロープ型のＡＤ変換において、カウンタは比較開始から比較器が反転するまでの間動作し続けるため、主な電力消費部の一つとなっている。
【０００７】
ところで特許文献２では、次のような技術が開示されている。すなわち、先のタイミングでＡＤ変換を行った前のフレームの同一行や同一フレームの前の行の信号値から読出し行の信号値を予測する。そして、参照信号の開始電位をアナログ画素信号電位と近い電位に変更することで、カウンタの動作期間を短縮する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１３４８６７号公報
【特許文献２】特開２０１０−５６７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで更なる高速読み出し駆動のために、画素信号を高速に読み出すことが可能な特許文献１に記載の技術と高速出力が可能な列並列型ＡＤ変換方式を組み合わせた駆動を考えてみる。このとき、第１画素と第２画素の加算信号をＡＤ変換する際に、既にＡＤ変換を行った第１画素の信号を含んだ信号を再度ＡＤ変換することになるため、無駄なカウンタ動作をさせることになり、消費電力の面で課題が残る。
【００１０】
また、特許文献２の技術では、例えば前のフレームの同一行の信号値から読出し行の信号値を予測する場合、読み出し行の信号値を時間的に異なる画素の信号値から予測することになる。そのため、高速な被写体などの場合、前のフレームの同一行と読み出し行では信号値が異なる可能性が高く、正確な予測が出来ずにかえってカウンタが動作する期間が長くなってしまう懸念がある。同一フレームの前の行の信号値から読出し行の信号値を予測する場合には、読み出し行の信号を空間的に異なる画素から予測することになるため、輝度が垂直方向に異なる被写体の場合には、同様に正確な予測が出来ない懸念がある。
【００１１】
本発明は上述した課題に鑑みてなされたものであり、その目的は、高速で低消費電力な列並列型ＡＤ変換方式の撮像素子を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係わる固体撮像装置は、複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すＡＤ変換器とを備え、前記ＡＤ変換器は時刻と共に所定の傾きをもって電位が変化する参照信号を生成する参照信号生成器と、前記参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較器とを有し、前記フローティングディフュージョン部は、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第１の信号を蓄積するとともに、前記第１の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第２の信号を前記第１の信号に加えて蓄積し、前記ＡＤ変換器は前記第１の信号をＡＤ変換する際には第１のＡＤ変換モードで動作し、前記第２の信号をＡＤ変換する際には前記第１のＡＤ変換モードとは異なる第２のＡＤ変換モードで動作する、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高速で低消費電力な列並列型ＡＤ変換方式の撮像素子を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態における固体撮像素子の第１の構成図。
【図２】第１の実施形態における単位画素の等価回路図。
【図３】第１の実施形態における第１の構成の読み出し動作のタイミングチャート。
【図４】第１の実施形態における撮像装置の構成図。
【図５】第１の実施形態における固体撮像素子の第２の構成図。
【図６】第１の実施形態における第２の構成の読み出し動作のタイミングチャート。
【図７】第１の実施形態における第１加算信号の飽和時のダイナミックレンジを示す図。
【図８】第２の実施形態における固体撮像素子の構成図。
【図９】第２の実施形態における読み出し動作のタイミングチャート。
【図１０】第３の実施形態における固体撮像素子の構成図。
【図１１】第４の実施形態における固体撮像素子の構成図。
【図１２】第４の実施形態における固体撮像素子の駆動例を示す図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
【００１６】
（第１の実施形態）
１．固体撮像素子の構成
本発明の第１の実施形態に係る固体撮像素子の構成について説明する。図１は、第１の実施形態の固体撮像素子の構成を示すブロック図である。図１に示すように、複数の単位画素１０１が行列状に配置されて画素部を形成している。単位画素の構成については後述する。
【００１７】
垂直信号線１０２には、単位画素の信号に応じた電位が出力される。画素の信号を増幅するアンプ１０３は、低ノイズの観点からゲインをかけるゲインアンプであることが好ましいが、必ずしも必要ではなく、なくてもよい。比較器１０４は信号の比較を行い、カウンタ（ＲＣＮＴ）１０５はカウントを行い、デジタルアナログ変換器（ＤＡＣ）１０６はデジタル信号をアナログ信号に変換する。ｎビットのカウンタ（ＲＣＮＴ）１０５には基準クロックＣＬＫが入力され、基準クロックＣＬＫを基にダウンカウントを行う。ここで、ＲＣＮＴ１０５のカウント値をＣｒａｍｐとする。ＤＡＣ１０６にはカウント値Ｃｒａｍｐが入力され、アナログ信号に変換した後、図示しないローパスフィルタを介して、カウント値Ｃｒａｍｐに応じたアナログランプ信号Ｖｒａｍｐを出力する。ＤＡＣ１０６（参照信号生成器）で生成されたアナログランプ信号Ｖｒａｍｐは、各列に配置されている比較器１０４の一端へ画素信号の参照信号として入力される。
【００１８】
また、比較器１０４の他端には、アンプ１０３を介して垂直信号線１０２が接続され、画素信号が入力される。比較器１０４は、画素信号とランプ信号Ｖｒａｍｐの大小関係を比較し、画素信号とランプ信号Ｖｒａｍｐが一致したタイミングで反転信号を出力する。ｎビットのカウンタ（ＣＮＴ）１０７は、ＲＣＮＴ１０５と同様に基準クロックＣＬＫを基にして、時間と共にアップカウントを行う。また、ＣＮＴ１０７は、比較器１０４が画素信号とランプ信号Ｖｒａｍｐの比較を開始したタイミングでカウント動作をスタートし、比較器出力が反転したところで、そのタイミングのカウント値を保持する構成となっている。
【００１９】
次いで、各列の比較器１０４の出力はＮＯＲ回路１０８に接続されている。すなわち、各列の比較器の内、少なくとも一つの比較器の出力が反転し、Ｌｏｗレベルが入力されると、ＮＯＲ回路１０８の出力がＨｉとなる構成となっている。デジタルメモリ（Ｍｒａｍｐ）１０９は、ＮＯＲ回路１０８の出力端とＲＣＮＴ１０５に接続されている。Ｍｒａｍｐ１０９には、メモリ動作の制御を行うパルスＰＳＴが入力される。Ｍｒａｍｐ１０９は、パルスＰＳＴとＮＯＲ回路１０８の出力に応じて、下記動作を行う。
【００２０】
Ｍｒａｍｐ１０９は、パルスＰＳＴのＨｉ期間において、ＮＯＲ回路１０８のポジティブエッジをトリガとして、そのタイミングのカウント値Ｃｒａｍｐを保持する。また、パルスＰＳＴのネガティブエッジをトリガとして、保持した値をカウンタの初期値としてＲＣＮＴ１０５にセットする。
【００２１】
ｎビットのカウンタ（Ｍｃｎｔ）１１０は、ＮＯＲ回路１０８の出力端と接続される。Ｍｃｎｔ１１０は、ＣＮＴ１０８と同様にアップカウンタとしての動作を行うことが可能であり、ＣＬＫはＲＣＮＴ１０５、ＣＮＴ１０７に入力される基準クロックと同様のクロックが入力される。Ｍｃｎｔ１１０は、パルスＰＳＴと基準クロックＣＬＫとＮＯＲ回路１０９の出力に応じて、下記動作を行う。
【００２２】
Ｍｃｎｔ１１０は、パルスＰＳＴのＨｉ期間において、ＣＮＴ１０７と同様に、画素信号とランプ信号Ｖｒａｍｐの比較を開始したタイミングでカウント動作をスタートし、ＮＯＲ回路１０８のポジティブエッジをトリガとして、そのタイミングのカウント値を保持する。
【００２３】
水平転送回路（ＨＳＲ）１１１は、ＣＮＴ１０７に保持したデジタル値を、水平転送パルスＰＨによって水平転送スイッチ１１２を制御することで順次、出力端子ＯＵＴ１に出力する。また、ＨＳＲ１１１は、Ｍｃｎｔ１１０に保持したカウント値を、メモリ転送パルスＰＨＭによってメモリ転送スイッチ１１３を制御することで、出力端子ＯＵＴ２に出力する。このとき、出力端子ＯＵＴ２から出力されるカウント値をＭとする。
【００２４】
以上が第１の実施形態における固体撮像素子の構成である。
２．単位画素構成
次に、単位画素の構成について説明する。図２は、単位画素の等価回路図を示しており、２個のＰＤと５個のＭＯＳトランジスタと１個のフローティングディフュージョン部（ＦＤ）で構成される。ＰＤ１とＰＤ２は光電変換素子であり、それぞれ転送スイッチ２０１、２０２を介して電荷を一時的に蓄積するメモリとしての役割を有するＦＤに接続されている。転送スイッチ２０１、２０２は転送パルスＰＴＸ１、ＰＴＸ２によって制御され、ＰＤ１またはＰＤ２で生じた電荷をＦＤに転送し、電圧へ変換する。ＦＤは増幅ＭＯＳ２０４のゲートに接続されている。増幅ＭＯＳ２０４は垂直信号線１０２に接続され、図示しない定電流源と共にソースフォロワアンプを形成する。リセットスイッチ２０３はリセットパルスＰＲＥＳによって制御され、ＦＤを電源電圧ＶＤＤにリセットする。増幅ＭＯＳ２０４はＦＤの電圧に応じた電圧を、セレクトスイッチ２０５を介して垂直信号線１０２へと出力する。セレクトスイッチ２０５は読み出す行を選択するためのスイッチであり、セレクトパルスＰＳＥＬによって制御される。
【００２５】
ここで、リセット時の信号をリセット信号、ＰＤ１による画素信号を第１画素信号、ＰＤ２による画素信号を第２画素信号とする。
【００２６】
以上が第１の実施形態における固体撮像素子の単位画素構成である。
３．画素信号読み出し駆動
次に、上記で説明した近接する２つのＰＤが一つの増幅ＭＯＳを共有している単位画素構成で列並列ＡＤ変換が可能な固体撮像素子において、第１画素信号を読み出し、リセットせずに第２画素信号を加算して読み出しを行う際の駆動方法について説明する。
【００２７】
図３は、露光終了後、上記読出し動作を行う際のタイミングチャートを示している。また、図３で示すタイミングチャートは、第１画素信号をＡＤ変換器でＡＤ変換する際に、選択行の中で最も早く比較器が反転信号を出力した列の駆動を示すものである。
【００２８】
タイミングチャートにおけるＶｌｉｎｅ、Ｐｎｏｒはそれぞれ垂直信号線電位、ＮＯＲ回路１０８の出力パルスを示している。また、ＡｃｎｔはＣＮＴ１０７の駆動を表しており、Ｈｉの期間にカウント動作を行っていることを示している。
３―１．リセット信号読み出し
露光期間が終了すると、まず時刻ｔ３０１で任意の選択行のセレクトパルスＰＳＥＬがＨｉとなり、任意の行の信号が各列の垂直信号線に伝達される。次いで、時刻ｔ３０２からｔ３０５までの期間にリセット信号のＡＤ変換を行う。時刻ｔ３０２からｔ３０３の期間でリセットパルスＰＲＥＳがＨｉとなり、ＦＤのリセットが行われ、垂直信号線電位Ｖｌｉｎｅはリセット信号に応じた電位となる。
【００２９】
次いで、時刻ｔ３０３からｔ３０５の期間にＤＡＣ１０６からランプ信号Ｖｒａｍｐが出力され、ＡＤ変換が行われる。ＣＮＴ１０７はＡｃｎｔで示す通り、比較開始の時刻ｔ３０３から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３０４までの期間、カウント動作を行う。
【００３０】
時刻ｔ３０５でランプ信号Ｖｒａｍｐが所定の電位になると、ランプ信号Ｖｒａｍｐは初期値にリセットされる。また、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始される。
３―２．画素信号読み出し１
時刻ｔ３０６からｔ３０９までの期間にパルスＰＳＴはＨｉとなる。また、時刻ｔ３０６からｔ３０７の期間に転送パルスＰＴＸ１がＨｉとなり、ＰＤ１の電荷をリセット信号電位が保持されているＦＤに加算されるようにして転送される。垂直信号線電位Ｖｌｉｎｅは、リセット信号と第１画素信号の加算信号に応じた電位となる。ここでは、リセット信号と第１画素信号の加算信号を第１加算信号とする。
【００３１】
次いで、時刻ｔ３０７からｔ３０９の期間にＤＡＣ１０６からランプ信号Ｖｒａｍｐが出力され、第１加算信号のＡＤ変換（第１のＡＤ変換モード）が行われる。ＣＮＴ１０７とＭｃｎｔ１１０は、時刻ｔ３０７から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３０８までの期間、カウント動作を行う。また、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３０８で比較器が反転信号を出力する。これによりＮＯＲ回路出力Ｐｎｏｒが立ち上がり、そのエッジを検出してＭｒａｍｐ１０９には時刻ｔ３０８のＣｒａｍｐが保持され、Ｍｃｎｔ１１０には時刻ｔ３０８のカウント値が保持される。
【００３２】
時刻ｔ３０９でランプ信号Ｖｒａｍｐが所定の電位になると同時にパルスＰＳＴが立ち下ることで、Ｍｒａｍｐ１０９で保持した値がＲＣＮＴ１０５の初期値となり、ランプ信号ＶｒａｍｐはＲＣＮＴ１０５の初期値に対応した電位となる。また、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値が出力端子ＯＵＴ２へ出力される。
３―３．画素信号読み出し２
時刻ｔ３１０からｔ３１１の期間に転送パルスＰＴＸ２がＨｉとなり、第１加算信号が保持されているＦＤをリセットせずに、第１加算信号に第２画素信号の電荷が加算されるように転送を行う。垂直信号線電位Ｖｌｉｎｅは、第１加算信号と第２画素信号の加算信号に応じた電位となる。ここでは第１加算信号と第２画素信号の加算信号を第２加算信号とする。
【００３３】
次いで、時刻ｔ３１１からｔ３１３の期間に、ＤＡＣ１０６から時刻ｔ３０８でセットされたランプ信号Ｖｒａｍｐを基準としたランプ波形が出力され、第２加算信号のＡＤ変換（第２のＡＤ変換モード）が行われる。このとき、ランプ信号Ｖｒａｍｐの開始電位は第１加算信号に相当する電位となっているため、ランプ信号Ｖｒａｍｐの開始電位と垂直信号線電位Ｖｌｉｎｅの差は第２画素信号分となる。この差分である第２画素信号分だけＣＮＴ１０７は動作することになる
ＣＮＴ１０７は、時刻ｔ３１１から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３１２までの期間、カウント動作を行う。時刻ｔ３１３でランプ信号Ｖｒａｍｐが所定の電位になると、ランプ信号Ｖｒａｍｐは初期値にリセットされる。また、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値の出力端子ＯＵＴ１への出力が開始され、出力が終了したところで、選択行の読み出しが終了となる。
【００３４】
以上が第１の実施形態における画素信号読み出し駆動である。
４．出力補正演算
次に、上記で説明した駆動で得られるデジタル値から各画素の第１画素信号と第２画素信号を算出する演算方法を説明する。演算方法を説明するにあたり、図４に基づいて、上記で説明した撮像素子の駆動方法を撮像装置に適用した場合の例について詳述する。
【００３５】
図４において、レンズ部４０１は、被写体の光学像を撮像素子４０５に結像させ、レンズ駆動装置４０２によってズーム制御、フォーカス制御、絞り制御などが行われる。メカニカルシャッタ４０３は、シャッター駆動装置４０４によって制御される。撮像素子４０５は、レンズ部４０１で結像された被写体を画像信号として取り込む。撮像信号処理回路４０６は、撮像素子４０５より出力される画像信号に対する各種の補正を行ったり、データを圧縮したりする処理を行う。撮像素子の出力端子ＯＵＴ１、ＯＵＴ２は、撮像信号処理回路へと接続される。タイミング発生部４０７は、撮像素子４０５、撮像信号処理回路４０６に各種タイミング信号を出力する。全体制御・演算部４０９は、各種演算と撮像装置全体を制御する。メモリ部４０８は、画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部４１０は、記録媒体４１１に記録または読み出しを行うインターフェースである。記録媒体４１１は、画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。表示部４１２は、各種情報や撮影画像を表示する。測光装置４１３は、被写体の明るさを検出し、測距装置４１４は被写体距離を検出する。
【００３６】
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
【００３７】
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路４０６などの撮像系回路の電源がオンされる。それから、図示しないレリーズボタンが押されると、測距装置４１４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部４０９で行う。その後、レンズ駆動装置４０２によりレンズ部４０１を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ部４０１を駆動して測距を行う。
【００３８】
そして、合焦が確認された後に撮影動作が開始される。撮影動作が終了すると、撮像素子４０５から出力された画像信号は撮像信号処理回路４０６で後述する補正演算や画像処理が施され、全体制御・演算部４０９によりメモリ部４０８に書き込まれる。メモリ部４０８に蓄積されたデータは、全体制御・演算部４０９の制御により記録媒体制御Ｉ／Ｆ部４１０を通り半導体メモリ等の着脱可能な記録媒体４１１に記録される。
【００３９】
また、図示しない外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００４０】
上記の撮像装置における撮像信号処理回路４０６における補正演算について説明する。撮像素子４０５の出力端子ＯＵＴ１を介して、撮像信号処理回路４０６には、ＡＤ変換後のリセット信号Ｎ、リセット信号Ｎと第１画素信号Ｓａの第１加算信号、第１加算信号と第２画素信号Ｓｂの加算信号である第２加算信号がそれぞれ入力される。また、撮像素子４０５の出力端子ＯＵＴ２を介して、Ｍｃｎｔ１１０に保持されている第１加算信号をＡＤ変換した際のカウント値Ｍが入力される。
【００４１】
選択行において、リセット信号Ｎ、第１画素信号Ｓａ、第２画素信号Ｓｂはそれぞれの列に対応する値であり、出力端子ＯＵＴ２より出力されるカウント値Ｍは全列共通の値となる。
【００４２】
ここで、第１加算信号と第２画素信号を加算した第２加算信号をＡＤ変換する際には、上記したようにリセット信号と第１画素信号を加算した第１加算信号をＡＤ変換した際のカウント値Ｍからカウントが開始される。そのため、ＡＤ変換後の第２加算信号は、Ｎ＋Ｓａ＋Ｓｂ−Ｍで表されることになる。
【００４３】
よって、撮像信号処理回路４０６は、第１加算信号Ｎ＋Ｓａからリセット信号Ｎを減算することで、第１画素信号Ｓａを得る。また、第２加算信号Ｎ＋Ｓａ＋Ｓｂ−Ｍに第１加算信号をＡＤ変換した際のカウント値Ｍを加算し、さらに第１加算信号Ｎ＋Ｓａを減算することで第２画素信号Ｓｂを得る。
【００４４】
以上が第１の実施形態に係わる出力の補正演算方法である。
【００４５】
本実施形態によれば、第２加算信号をＡＤ変換する際に、ＲＣＮＴ１０５の初期値は第１加算信号に相当する値となっているため、ランプ信号Ｖｒａｍｐの開始電位と第２加算信号の差は第２画素信号分となる。この差分である第２画素信号分だけＣＮＴ１０７は動作することになるので、既にＡＤ変換を行った第１加算信号分のカウント動作を省略でき、低消費電力化が可能となる。また、第２加算信号をＡＤ変換する際のランプ信号Ｖｒａｍｐの開始電位は、第２加算信号に内包される第１加算信号から予測しているため、被写体に依って予測を誤ることなく、正確に低消費電力駆動を行うことが可能となる。
【００４６】
また、上記の実施形態では各信号を撮像信号処理回路４０６へ出力し、補正演算を撮像信号処理回路４０６で行うことで、画像に使用する信号を算出した。しかし、撮像素子内部に列毎に信号を保持可能なメモリと差分回路を有し、上記演算の一部を撮像素子内部で行う構成としてもよい。
【００４７】
以下に具体的な構成とタイミングについて説明する。図５は列毎に信号を保持可能なメモリと減算器を有し、演算の一部を撮像素子内部で行う撮像素子の回路図を示している。
【００４８】
図１で説明した構成に加えて、メモリであるＣＭａ５０１、ＣＭｂ５０２、ＣＭｃ５０３とそれぞれ対応するスイッチ５０４，５０５，５０６を有する。ＣＭａ５０１、ＣＭｂ５０２、ＣＭｃ５０３は、それぞれリセット信号読み出し時、第１加算信号読み出し時、第２加算信号読み出し時において比較器１０４が反転信号を出力したタイミングでＣＮＴ１０７によるカウント値を保持する。
【００４９】
スイッチ５０４，５０５，５０６は、水平転送回路ＨＳＲから出力される水平転送パルスＰＨ１，ＰＨ２，ＰＨ３によって制御される。ＣＭａ５０１とＣＭｃ５０３はスイッチ５０４，５０６を介して水平転送線５０８に接続され、ＣＭｂ５０２はスイッチ５０５を介して、水平転送線５０７に接続される。水平転送線５０７，５０８は、差分回路である５０９の入力端に接続される。差分回路５０９は、入力された２つの信号の差分を出力端子ＯＵＴ１に出力する。また、差分回路５０９は、水平転送線５０７の信号値から水平転送線５０８の信号値を減算した値を出力するか、水平転送線５０８の信号値から水平転送線５０７の信号値を減算した値を出力するか、を制御できる構成となっている。具体的には、転送パルスＰＴＸ１のポジティブエッジから転送パルスＰＴＸ２のポジティブエッジの間は水平転送線５０７の信号値から水平転送線５０８の信号値を減算した値を出力し、それ以外の期間は水平転送線５０８の信号値から水平転送線５０７の信号値を減算した値を出力する構成となっている。
【００５０】
次に、図５の構成による露光終了後、読出し動作を行う際のタイミングチャートを、図６を参照しながら説明する。また、図３と同様に図６で示すタイミングチャートは第１画素信号をＡＤ変換する際に、選択行の中で最も早く比較器が反転信号を出力した列の駆動を示すものであり、図３と同様の駆動を行う箇所についての説明は省略する。
【００５１】
リセット信号読み出し期間である時刻ｔ６０４において、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致すると、比較器が反転信号を出力し、その際のＣＮＴ１０７によるカウント値がＣＭａ５０１に保持される。また、上記の実施形態では時刻ｔ６０５に対応する時刻で水平転送を行ったが、ここでは水平転送は行わない。
【００５２】
次いで、第１加算信号読み出し期間である時刻ｔ６０８において、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致すると、比較器が反転信号を出力し、その際のＣＮＴ１０７によるカウント値がＣＭｂ５０２に保持される。時刻ｔ６０９でＨＳＲ１１１が出力する水平転送パルスＰＨ１，ＰＨ２によって、各列のＣＭａ５０１に保持されたリセット信号値とＣＭｂ５０１に保持された第１加算信号値が差分回路５０９に入力される。そして、ＣＭｂ５０１に保持された第１加算信号値からＣＭａ５０１に保持されたリセット信号値を減算した値が撮像信号処理回路へ出力される。ここで出力される差分信号は、第１加算信号Ｎ＋Ｓａからリセット信号Ｎを減じた第１画素信号Ｓａであるので、撮像信号処理回路による演算は不要となる。
【００５３】
次いで、第２画素信号読み出し期間である時刻ｔ６１２において、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致すると、比較器が反転信号を出力し、その際のＣＮＴ１０７によるカウント値がＣＭｃ５０３に保持される。時刻ｔ６１３でＨＳＲ１１１が出力する水平転送パルスＰＨ２，ＰＨ３によって、各列のＣＭｂ５０２に保持された第１加算信号値とＣＭｃ５０３に保持された第２加算信号値が差分回路５０９に入力される。そして、ＣＭｃ５０３に保持された第２加算信号値からＣＭｂ５０２に保持された第１加算信号値を減算した値が撮像信号処理回路へ出力される。
【００５４】
ここで出力される差分信号は第２加算信号値Ｎ＋Ｓａ＋Ｓｂ−Ｍから第１加算信号値Ｎ＋Ｓａを減じた信号Ｓｂ−Ｍであるので、撮像信号処理回路による演算はここで出力される差分信号Ｓｂ−Ｍに出力端子ＯＵＴ２から出力される第１加算信号をＡＤ変換した際のカウント値Ｍを加算することのみで第２画素信号Ｓｂが得られる。更に、カウント値Ｍの加算演算を内部で行い、外部での演算は行わない構成としてもよい。
【００５５】
上記構成及び駆動のように、撮像素子内部に列毎に信号を保持可能なメモリと差分回路を有し、撮像素子外部の演算の簡易化を行うことが出来る構成としてもよい。
【００５６】
また、本実施形態では近接する２つのＰＤが一つの増幅ＭＯＳを共有している構成において、第１加算信号を読み出し、リセットせずに第２画素信号を第１加算信号に加算して第２加算信号の読み出しを行う駆動を前提としている。
【００５７】
ここで、ＡＤ変換のレンジをＦＤのダイナミックレンジに対応させた構成とした場合を考える。このとき、例えば図７（ａ）のようにゲインアンプにおいて１倍のゲインをかけた場合は、第１加算信号が飽和していても、第２画素信号を重ねて読むだけのレンジは残っていることになる。
【００５８】
一方で、図７（ｂ）のようにゲインアンプにおいて２倍のゲインをかけたときを考えると、第１加算信号が飽和している場合は２倍のゲインがかかった第１加算信号でＡＤ変換のダイナミックレンジが埋まってしまう。そして、第１加算信号に加算して読み出す第２加算信号から第２画素信号の信号は読み出すことが出来ないため、第２加算信号はＡＤ変換を行わなくてよいことになる。
【００５９】
本実施形態では２倍のゲインがかかっている状態で、且つ第１加算信号が飽和している場合は第２加算信号をＡＤ変換する際に、カウンタは動作しないが、比較器やＤＡＣ回路は動作している。そこで、撮像信号処理回路で第１加算信号が飽和しているかどうかを判定し、第１加算画素が飽和していると検出された場合、且つゲインアンプにより２倍以上のゲインがかかっている場合は第２加算信号のＡＤ変換を行わず、比較器１０４、ＲＣＮＴ１０５、ＤＡＣ１０６、ＣＮＴ１０７の内、少なくとも一つの構成要素、若しくは全ての構成要素をパワーセーブするようにしてもよい。
【００６０】
若しくは撮像信号処理回路ではなく、撮像素子内部に第１加算信号の飽和検出手段を設けて、第１加算信号が飽和しているかどうかを判定することとしてもよい。具体的には、アンプ１０３のアナログ出力とＡＤ変換の飽和に対応する閾値電位とを比較することで検出してもよいし、ＣＮＴ１０７のカウント値がＡＤ変換の飽和に対応するカウント値と一致したかどうかで、検出するようにしてもよい。また、選択行の内、各第１加算信号全てが飽和している場合は選択行の第２加算信号のＡＤ変換を行わず、比較器１０４、ＲＣＮＴ１０５、ＤＡＣ１０６、ＣＮＴ１０７の内、少なくとも一つ、若しくは全てをパワーセーブするとしてもよい。若しくは各列に比較器のパワーセーブを行える回路を設けて、選択行の内、第１加算信号が飽和している画素に対応する比較器のみを第２加算信号のＡＤ変換時にパワーセーブするようにしてもよい。
【００６１】
また、本実施形態の駆動は、第１加算信号に対して第２加算信号の信号値が大きいことを前提として、第２加算信号をＡＤ変換する際のランプ信号Ｖｒａｍｐの開始電位を第１加算信号に相当する電位とする駆動となっている。しかし、ランダムノイズによって第１加算信号に対して第２加算信号の方が小さくなってしまい、ＡＤ変換が適切に行えない場合が考えられる。これに鑑みて、第２加算信号をＡＤ変換する際に、ＲＣＮＴ１０５の初期値を第１加算信号に相当する値とするとき、ランダムノイズ分オフセットさせる構成としてもよい。また、アナログゲインに応じてランダムノイズも変化するため、アナログゲインに応じてオフセット量を変える構成としてもよい。
（第２の実施形態）
第１の実施形態では、第１加算信号をＡＤ変換する際に、選択行の中で最も早く比較器出力が反転したタイミングのカウント値Ｃｒａｍｐを、第２加算信号をＡＤ変換する際の初期値とすることで、第１加算信号相当の電位をＶｒａｍｐの開始電位とした。しかし、本発明は行毎にランプ信号Ｖｒａｍｐの開始電位を決めることには制限されず、画素毎にランプ信号Ｖｒａｍｐの開始電位を決めてもよい。
【００６２】
第２の実施形態では、画素毎に、第１加算信号に応じて第２加算信号をＡＤ変換する際のＶｒａｍｐの開始電位を決める構成について説明する。
１．固体撮像素子の構成
本発明の第２の実施形態に係る固体撮像素子の構成について説明する。
【００６３】
図８は、第２の実施形態に係る固体撮像素子の構成を示すブロック図である。単位画素１０１、垂直信号線１０２、アンプ１０３、ＲＣＮＴ１０５、ＤＡＣ１０６、ＨＳＲ１１１、水平転送スイッチ１１２は図１で示した第１の実施形態の構成と同様のため、説明を省略する。また、単位画素１０１の構成についても図２で示した第１の実施形態の構成と同様である。
【００６４】
点線で示したブロックは列回路であり、各列に配置されている。列回路は比較器８０１、カウンタ（ＣＮＴ）８０２、メモリ（ＭＥＭ）８０３、加算器８０４で構成される。比較器８０１の入力の一端には、アンプ１０３を介して垂直信号線１０２が接続され、他端には、ＤＡＣ１０７の出力Ｖｒａｍｐに加算器８０４を介した電位であるランプ信号Ｖｒａｍｐ＋が入力されている。比較器８０１は、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋を比較し、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋が一致したタイミングで反転信号を出力する。比較器８０１の出力はＣＮＴ８０２に入力され、ＣＮＴ８０２は基準クロックＣＬＫを基にして、時間と共にアップカウントを行う。そして、比較器８０１が垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋の比較を開始したタイミングでカウント動作をスタートし、比較器出力が反転したところで、そのときのカウント値を保持する構成となっている。
【００６５】
ＭＥＭ８０３は各列に分岐した後のランプ信号Ｖｒａｍｐと接続され、比較器８０１の出力と、メモリ動作の制御を行うパルスＰＳＴが入力される。ＭＥＭ８０３は比較器８０１の出力とパルスＰＳＴによって制御されるタイミングでＶｒａｍｐを保持し、また、保持された電位はパルスＰＳＴによって制御されるタイミングで加算器８０４に入力される。具体的には、パルスＰＳＴがＨｉで、且つ比較器８０１の出力のネガティブエッジを検出した際にＭＥＭ８０３にランプ信号Ｖｒａｍｐを保持し、パルスＰＳＴのネガティブエッジを検出した際に保持された電位が加算器８０４に入力される。また、ＭＥＭ８０３は、選択行の読み出しが開始するタイミングで保持した電位を初期化する構成となっている。
【００６６】
加算器８０４には各列に分岐した後のランプ信号Ｖｒａｍｐも入力されており、ＤＡＣ１０７から出力されるランプ信号ＶｒａｍｐにＭＥＭ８０３に保持された電位分オフセットさせた電位であるランプ信号Ｖｒａｍｐ＋を生成することが可能な構成となっている。
【００６７】
以上が第２の実施形態における固体撮像素子の構成である。
２．画素信号読み出し駆動
次に、第２の実施形態における近接する２つのＰＤが一つの増幅ＭＯＳを共有している単位画素構成で列並列ＡＤ変換が可能な固体撮像素子において、第１加算信号を読み出した後、リセットせずに第２画素信号を加算して読み出しを行うときの動作を説明する。図９は、露光終了後、上記読出し動作を行う際のタイミングチャートを示している。タイミングチャートにおけるＰｃｏｍｐは比較器８０１の出力を示している。
２―１．リセット信号読み出し
選択行の読み出しが開始される時刻ｔ９０１でＭＥＭ８０３に保持した電位は初期化される。また、その他のリセット信号を読み出す時刻ｔ９０１からｔ９０６で行う動作は第１の実施形態で説明した時刻ｔ３０１からｔ３０６と同様のためここでは説明を省略する。
２―２．画素信号読み出し１
次いで、時刻ｔ９０６からｔ９０９までの期間に第１加算信号のＡＤ変換を行う。この期間にパルスＰＳＴはＨｉとなる。まず、時刻ｔ９０６からｔ９０７の期間に転送パルスＰＴＸ１がＨｉとなり、ＰＤ１の電荷をリセット信号電位が保持されているＦＤに加算するようにして転送する。垂直信号線電位Ｖｌｉｎｅは第１加算信号に応じた電位となる。
【００６８】
次いで、時刻ｔ９０７からｔ９０９の期間にＤＡＣ１０６からランプ信号Ｖｒａｍｐが出力され、加算器８０４を介した電位であるランプ信号Ｖｒａｍｐ＋が比較器８０１に入力され、第１加算信号のＡＤ変換が行われる。このとき、時刻ｔ９０１でＭＥＭ８０３は初期化されているため、ランプ信号Ｖｒａｍｐとランプ信号Ｖｒａｍｐ＋は同じ電位となる。ＣＮＴ８０２は、時刻ｔ９０７から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋が一致する時刻ｔ９０８までの期間、カウント動作を行う。また、垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋が一致する時刻ｔ９０８で比較器８０１の出力ＰｃｏｍｐがＬｏｗとなり、ＭＥＭ８０３には時刻ｔ９０８のランプ信号Ｖｒａｍｐが保持される。
【００６９】
時刻ｔ９０９でランプ信号Ｖｒａｍｐが所定の電位分のランプ信号Ｖｒａｍｐを発生し終えたと同時にパルスＰＳＴが立ち下り、ランプ信号Ｖｒａｍｐは初期値にリセットされる。しかし、比較器４０５に入力されるランプ信号Ｖｒａｍｐ＋は加算器８０４によって時刻ｔ９０８でＭＥＭ８０３に保持された電位がランプ信号Ｖｒａｍｐに対してオフセットされた電位となる。
【００７０】
また、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ８０２に保持されたカウント値の撮像素子外部への出力が開始される。
２―３．画素信号読み出し２
次いで、時刻ｔ９１０から第２加算信号のＡＤ変換を行う。まず、時刻ｔ９１０からｔ９１１の期間に転送パルスＰＴＸ２がＨｉとなり、第１加算信号が保持されているＦＤに第２画素信号の電荷が加算されるように転送を行う。垂直信号線電位Ｖｌｉｎｅは、第２加算信号に応じた電位となる。次いで、時刻ｔ９１１からｔ９１３の期間にＤＡＣ１０６からランプ信号Ｖｒａｍｐが出力され、加算器８０４を介した電位であるランプ信号Ｖｒａｍｐ＋が比較器８０１に入力され、第２加算信号のＡＤ変換が行われる。このとき、ランプ信号Ｖｒａｍｐ＋の開始電位は第１加算信号に相当する電位となっているため、ランプ信号Ｖｒａｍｐ＋の開始電位と第２加算信号の差は第２画素信号分となる。この差分である第２画素信号分だけＣＮＴ８０２は動作することになる
ＣＮＴ８０２は、時刻ｔ９１１から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐ＋が一致する時刻ｔ９１２までの期間、カウント動作を行う。時刻ｔ９１３でランプ信号Ｖｒａｍｐが所定の電位を発生し終えると、ランプ信号Ｖｒａｍｐは初期値にリセットされる。また、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ８０２に保持されたカウント値の撮像素子外部への出力が開始され、選択行の読み出しが終了となる。
【００７１】
以上が第２の実施形態における画素信号読み出し駆動である。
３．出力補正演算
次に、上記で説明した駆動で得られるデジタル値から各画素の第１画素信号と第２画素信号を算出する演算方法について説明する。撮像素子の出力は第１の実施形態と同様、撮像信号処理回路４０６へと送られ、演算される。
【００７２】
本実施形態では、撮像信号処理回路４０６において、第１加算信号Ｎ＋Ｓａからリセット信号Ｎを減算することで、第１画素信号Ｓａを得ることが出来る。また、第２加算信号のＡＤ変換出力は第２画素信号Ｓｂに相当するため、そのまま用いることで第２画素信号Ｓｂを得ることが出来る。
【００７３】
以上が第２の実施形態における出力の補正演算方法である。
【００７４】
本実施形態によれば、第２加算信号をＡＤ変換する際に、画素毎にランプ信号Ｖｒａｍｐの開始電位を第１加算信号に相当する電位とすることが出来る。そのため、行毎にカウンタ動作の最適化を行う第１の実施形態に対して、画素毎にカウンタ動作の最適化を行うことが出来るため、更なる低消費電力化が可能となる。
【００７５】
また、第２の実施形態においても、撮像素子内部にメモリと差分回路を有し、撮像素子外部による演算を簡略化できる構成としてもよい。
（第３の実施形態）
第１の実施形態では、画素の区別なく、すべての画素に対して第１の実施形態の駆動を行う前提で説明した。一方で、一部の画素を画素配線等で覆い遮光することで黒レベルを得ることのできるオプティカルブラック画素（以下、ＯＢ画素）が存在する撮像素子の場合、ＯＢ画素は被写体に依らず常に黒レベルを出力する。第１の実施形態の駆動において選択行の中にＯＢ画素が存在する場合、第２加算画素をＡＤ変換する際の参照信号の初期値はＯＢ画素の黒レベルで律速してしまい、通常画素における第１加算信号に応じた初期値とならない。そのため、低消費電力化を行うことが出来ない。この対策について、図１０を用いて説明する。
【００７６】
図１０における点線部１０００はＯＢ画素で構成される画素列である。ＯＢ画素１００１は、フォトダイオード上部が遮光されていること以外は図２を用いて説明した構成と同様である。
【００７７】
また、ＯＢ画素列１０００に対応するＲＣＮＴ１０５と同様の回路であるＲＣＮＴ１００５と、ＤＡＣ１０６と同様の回路であるＤＡＣ１００６を第１の実施形態の構成にさらに加えた構成とする。
【００７８】
この構成において、ＯＢ画素については、第１加算信号のＡＤ変換の結果を第２加算信号のＡＤ変換にフィードバックをかけることはしない。その代わりに、ＲＣＮＴ１００５とＤＡＣ１００６を用いてリセット信号時のＡＤ変換と同様に第１加算信号と第２加算信号のＡＤ変換を行う。また、ＯＢ画素の出力については、第１加算信号読み出し時出力からリセット信号読み出し時出力を減算することで第１画素信号を得て、第２加算信号読み出し時出力から第１加算信号読み出し時出力を減算することで第２画素信号を得る。
【００７９】
上記の様にＯＢ画素と通常の画素で別々のＤＡＣを用いてＡＤ変換を行うことで、通常画素の第２加算信号をＡＤ変換する際の参照信号の開始電位はＯＢ画素で律速することなく、高速かつ低消費電力なＡＤ変換が可能となる。
（第４の実施形態）
第１の実施形態では、ＲＣＮＴ１０５、ＣＮＴ１０７、Ｍｃｎｔ１１０で扱うビット数を同じｎビットとした。一方で、ＤＡＣ１０６はアナログ信号に変換した後、ローパスフィルタで滑らかにしたアナログ信号を出力するので、必ずしもＣＮＴ１０７、Ｍｃｎｔ１１０で扱うビット数と同じにする必要はない。そして、ＲＣＮＴ１０５はＣＮＴ１０７、Ｍｃｎｔ１１０よりも扱うビット数を少なくする構成も考えられる。この構成を第１の実施形態に適用した場合、第１加算信号をＡＤ変換した際にＭｃｎｔ１１０に保持されるデジタル値とＭｒａｍｐ１０９に保持されるデジタル値のビット精度に差が発生してしまう。そのため、第２加算信号をＡＤする際に誤差が発生してしまう懸念がある。
【００８０】
そこで第４の実施形態では、上記課題の対策をした構成について、図１１を用いて説明する。図１１は、第４の実施形態における撮像素子の回路図である。ここではＲＣＮＴ１０５で扱うビット数をｍビットとし、ＣＮＴ１０７、Ｍｃｎｔ１１０で扱うビット数をｍ＋２ビットとする。
【００８１】
図１１では図１で説明した第１の実施形態の回路図に加えて、Ｍｃｎｔ１１０の出力に接続され、Ｍｃｎｔ１１０に保持した値の下位２ビットを０に置き換える回路ＭＳＫ１１０１が追加される。また、Ｍｒａｍｐ１０９とＲＣＮＴ１０５の間に構成され、Ｍｒａｍｐ１０９で保持した値をＲＣＮＴ１０５の初期値とするときに１を加算する回路１１０２が追加される。
【００８２】
次に上記構成による具体的な駆動例について、図１２を用いて説明する。図１２は、図３における時刻ｔ３０７から時刻ｔ３０９の期間に対応した本実施形態におけるタイミングチャートである。図１２では、垂直信号線電位Ｖｌｉｎｅ、クランプ信号Ｖｒａｍｐの電位と、ＲＣＮＴ１０５、Ｍｃｎｔ１１０のカウント値を示している。
【００８３】
時刻ｔ３０７からｔ３０９の期間にＤＡＣ１０６からランプ信号Ｖｒａｍｐが出力され、第１加算信号のＡＤ変換が行われる。Ｍｃｎｔ１１０は時刻ｔ３０７から垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３０８までの期間、カウント動作を行う。垂直信号線電位Ｖｌｉｎｅとランプ信号Ｖｒａｍｐが一致する時刻ｔ３０８でＭｒａｍｐ１０９には時刻ｔ３０８のＣｒａｍｐ（図上のＡ）が保持され、Ｍｃｎｔ１１０には時刻ｔ３０８のカウント値が保持される。また、このときにＭＳＫ１１０１はＭｃｎｔ１１０に保持されたカウント値（０１１１）の下位２ビットが０に置き換えられた値（０１００）が保持される。
【００８４】
時刻ｔ３０９で、Ｍｒａｍｐ１０９で保持した値に１を加算した値がＲＣＮＴ１０５の初期値となる。次いで、第１の実施形態と同様の第２加算信号のＡＤ変換が行われる。その他の駆動方法、及び補正演算は第２の実施形態と同様である。
【００８５】
上記の様に、回路１１０２でＭｒａｍｐ１０９に保持したＣｒａｍｐに１を加算することで、下位２ビットを０に置き換えたＭＳＫ１１０１の出力に対応した値を、第２加算信号をＡＤ変換する際の参照信号の初期値とすることが出来る。また、ＭＳＫ１１０１で下位２ビットを０に置き換えることにより、Ｍｃｎｔ１１０で扱うビット精度をＣｒａｍｐと揃えることが出来、ビット精度の差による誤差はなくなる。
【００８６】
上記構成とすることで、ＲＣＮＴ１０５とＣＮＴ１０７、Ｍｃｎｔ１１０で扱うビット数が異なる場合にも本発明の効果を得ることが可能となる。
【００８７】
（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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