(57)【要約】【課題】少ない構成要素で回路を実現できる分周回路を得る。【解決手段】第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、第１のクロック信号を第２の信号として出力するモード選択部と、第２の信号および第２のクロック信号に基づいて、第２のクロック信号を生成して出力するとともに、第２のクロック信号、または第２のクロック信号と同位相の第３のクロック信号を第１の信号として出力するクロック生成部とを備える。【選択図】図１
2015149516.tif 000002
【特許請求の範囲】
【請求項１】
第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、前記第１のクロック信号を第２の信号として出力するモード選択部と、
前記第２の信号および第２のクロック信号に基づいて、前記第２のクロック信号を生成して出力するとともに、前記第２のクロック信号、または前記第２のクロック信号と同位相の第３のクロック信号を前記第１の信号として出力するクロック生成部と
を備えた分周回路。
【請求項２】
前記クロック生成部は、第１のサンプリング回路および第２のサンプリング回路を有し、
前記第１のサンプリング回路は、前記第２のクロック信号を、前記第２の信号の一方方向の遷移のタイミングでサンプリングして出力し、
前記第２のサンプリング回路は、前記第１のサンプリング回路の出力信号を、前記第２の信号の他方方向の遷移のタイミングでサンプリングし、そのサンプリング結果の反転論理信号を前記第２のクロック信号として出力する
請求項１に記載の分周回路。
【請求項３】
前記第１のサンプリング回路および前記第２のサンプリング回路は、ラッチ回路である
請求項２に記載の分周回路。
【請求項４】
前記第１のサンプリング回路および前記第２のサンプリング回路は、フリップフロップ回路である
請求項２に記載の分周回路。
【請求項５】
前記クロック生成部は、前記サンプリング結果の反転論理を求めて前記第３のクロック信号を生成する反転回路を有する
請求項２に記載の分周回路。
【請求項６】
前記モード選択部および前記クロック生成部は、差動回路として構成されている
請求項１に記載の分周回路。
【請求項７】
前記モード選択部は、
前記第１のクロック信号が差動信号として供給される第１のクロック入力端子および第２のクロック入力端子と、
前記第１の信号が差動信号として供給される第１の入力端子および第２の入力端子と、
前記第２の信号が差動信号として現れる第１の出力端子および第２の出力端子と、
第１の電源と第２の出力端子との間に挿入された第１の抵抗素子と、
前記第１の電源と第１の出力端子との間に挿入された第２の抵抗素子と、
前記第１の入力端子と、第１のノードとの間に挿入された第１の容量素子と、
前記第２の入力端子と、第２のノードとの間に挿入された第２の容量素子と、
前記第１のノードと、動作モードに応じた電圧が印加される第３のノードとの間に挿入された第３の抵抗素子と、
前記第２のノードと前記第３のノードとの間に挿入された第４の抵抗素子と、
前記第２の出力端子と第４のノードとの間に挿入され、前記第２のノードの電圧に基づいてオンオフする第１のトランジスタと、
前記第１の出力端子と前記第４のノードとの間に挿入され、前記第１のノードの電圧に基づいてオンオフする第２のトランジスタと、
前記第２の出力端子と第５のノードとの間に挿入され、前記第１のノードの電圧に基づいてオンオフする第３のトランジスタと、
前記第１の出力端子と前記第５のノードとの間に挿入され、前記第２のノードの電圧に基づいてオンオフする第４のトランジスタと、
前記第２の出力端子と前記第４のノードとの間に挿入され、前記第１の動作モードにおいてオフ状態になり、前記第２の動作モードにおいてオン状態になる第５のトランジスタと、
前記第１の出力端子と前記第５のノードとの間に挿入され、前記第１の動作モードにおいてオフ状態になり、前記第２の動作モードにおいてオン状態になる第６のトランジスタと、
前記第４のノードと第６のノードとの間に挿入され、前記第１のクロック入力端子の電圧に基づいてオンオフする第７のトランジスタと、
前記第５のノードと前記第６のノードとの間に挿入され、前記第２のクロック入力端子の電圧に基づいてオンオフする第８のトランジスタと、
前記第３のノードと第２の電源との間に挿入された電流源と
を有する
請求項６に記載の分周回路。
【請求項８】
入力クロック信号と、帰還クロック信号との間の位相を比較する位相比較回路と、
前記位相比較回路における比較結果に基づいて第１のクロック信号を生成する発振回路と
前記第１のクロック信号を分周して第２のクロック信号を生成する第１の分周回路と、
前記第２のクロック信号を分周して前記帰還クロック信号を生成する第２の分周回路と
を備え、
前記第１の分周回路は、
第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、前記第１のクロック信号を第２の信号として出力するモード選択部と、
前記第２の信号および第２のクロック信号に基づいて、前記第２のクロック信号を生成して出力するとともに、前記第２のクロック信号、または前記第２のクロック信号と同位相の第３のクロック信号を前記第１の信号として出力するクロック生成部と
を有する
位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、入力信号を分周して出力する分周回路、およびそのような分周回路を備えた位相同期回路に関する。
【背景技術】
【０００２】
半導体装置には、入力されたクロック信号に基づいて、そのクロック信号の周波数よりも低い周波数を有するクロック信号を生成する分周回路がしばしば搭載される。ここで、入力されたクロック信号の周波数を、生成されたクロック信号の周波数で割った値は、分周比と称される。このようにして生成されたクロック信号のデューティ比は、しばしば、約５０％であることが望まれる。
【０００３】
このような分周回路には、分周比を変更できるように構成されたものがある。例えば、特許文献１には、分周比を所定の奇数値と所定の偶数値との間で切り替えることができる分周回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７４６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、一般に、半導体装置は、コスト等の観点から回路面積が小さいことが期待され、エコロジーの観点から消費電力が小さいことが期待される。これらを実現するため、半導体装置では、構成要素の数を少なくすることが望まれ、分周回路でも、少ない構成要素で回路を実現することが望まれる。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、少ない構成要素で回路を実現できる分周回路および位相同期回路を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の分周回路は、モード選択部と、クロック生成部とを備えている。モード選択部は、第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、第１のクロック信号を第２の信号として出力するものである。クロック生成部は、第２の信号および第２のクロック信号に基づいて、第２のクロック信号を生成して出力するとともに、第２のクロック信号、または第２のクロック信号と同位相の第３のクロック信号を第１の信号として出力するものである。
【０００８】
本開示の位相同期回路は、位相比較回路と、発振回路と、第１の分周回路と、第２の分周回路とを備えている。位相比較回路は、入力クロック信号と、帰還クロック信号との間の位相を比較するものである。発振回路は、位相比較回路における比較結果に基づいて第１のクロック信号を生成するものである。第１の分周回路は、第１のクロック信号を分周して第２のクロック信号を生成するものである。第２の分周回路は、第２のクロック信号を分周して帰還クロック信号を生成するものである。上記第１の分周回路は、モード選択部と、クロック生成部とを有している。モード選択部は、第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、第１のクロック信号を第２の信号として出力するものである。クロック生成部は、第２の信号および第２のクロック信号に基づいて、第２のクロック信号を生成して出力するとともに、第２のクロック信号、または第２のクロック信号と同位相の第３のクロック信号を第１の信号として出力するものである。
【０００９】
本開示の分周回路および位相同期回路では、モード選択部において第２の信号が生成され、クロック生成部において第２の信号および第２のクロック信号に基づいて、第２のクロック信号および第１の信号が生成される。その際、第１の動作モードでは、モード選択部から、第１のクロック信号と第１の信号との排他的論理和が第２の信号として出力され、第２の動作モードでは、モード選択部から、第１のクロック信号が第２の信号として出力される。
【発明の効果】
【００１０】
本開示の分周回路および位相同期回路によれば、モード選択部とクロック生成部とを設けるようにしたので、少ない構成要素で回路を実現できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１の実施の形態に係る分周回路の一構成例を表す回路図である。
【図２】図１に示した分周回路の一動作モードにおける動作を表す説明図である。
【図３】図１に示した分周回路の一動作例を表すタイミング波形図である。
【図４】図１に示した分周回路の他の動作モードにおける動作を表す説明図である。
【図５】図１に示した分周回路の他の動作例を表すタイミング波形図である。
【図６】比較例に係る分周回路の一構成例を表すブロック図である。
【図７】第１の実施の形態の変形例に係る分周回路の一構成例を表す回路図である。
【図８】第１の実施の形態の変形例に係る分周回路の一構成例を表す回路図である。
【図９】図８に示したラッチ回路の一構成例を表す回路図である。
【図１０】第２の実施の形態に係る分周回路の一構成例を表すブロック図である。
【図１１】第２の実施の形態の変形例に係る分周回路の一構成例を表す回路図である。
【図１２】図１１に示したフリップフロップ回路の一構成例を表す回路図である。
【図１３】適用例に係る位相同期回路の一構成例を表すブロック図である。
【図１４】図１３に示した位相同期回路の一特性例を表す特性図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１３】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る分周回路の一構成例を表すものである。分周回路１は、動作周波数が高い（例えば数ＧＨｚなど）ものである。なお、本開示の実施の形態に係る位相同期回路は、本実施の形態により具現化されるので、併せて説明する。
【００１４】
分周回路１は、クロック入力端子ＣＫinに入力されたクロック信号ＣＫ１を分周して、クロック信号ＣＫ３を生成し、クロック出力端子ＣＫoutから出力するものである。この分周回路１は、入力端子ＳＥＬinに入力された動作モード選択信号ＳＥＬに基づいて、分周比を“２”と“３”との間で切り替えることができるようになっている。分周回路１は、動作モード選択部１０と、クロック生成部２０と、インバータ回路３１，３２とを備えている。
【００１５】
動作モード選択部１０は、クロック信号ＣＫ１、インバータ回路３２の出力信号、および動作モード選択信号ＳＥＬに基づいて、信号ＣＫ２を生成するものである。動作モード選択部１０は、排他的論理和（ＥＸ−ＯＲ）回路１１と、セレクタ１２とを有している。
【００１６】
排他的論理和回路１１は、クロック信号ＣＫ１と、インバータ回路３２の出力信号との排他的論理和を求める論理回路である。そして、排他的論理和回路１１は、そのようにして求めた信号をセレクタ１２に供給するようになっている。
【００１７】
セレクタ１２は、動作モード選択信号ＳＥＬに基づいて、排他的論理和回路１１の出力信号およびクロック信号ＣＫ１のうちの一方を選択して、信号ＣＫ２として出力するものである。具体的には、セレクタ１２は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、排他的論理和回路１１の出力信号を選択し、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、クロック信号ＣＫ１を選択し、選択した信号を信号ＣＫ２として出力するようになっている。
【００１８】
この構成により、動作モード選択部１０は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、クロック信号ＣＫ１と、インバータ回路３２の出力信号との排他的論理和を信号ＣＫ２として出力し、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、クロック信号ＣＫ１を信号ＣＫ２として出力するようになっている。
【００１９】
インバータ回路３１は、信号ＣＫ２の反転論理を求める論理回路である。そして、インバータ回路３１は、そのようにして求めた信号をクロック生成部２０に供給するようになっている。
【００２０】
クロック生成部２０は、信号ＣＫ２およびインバータ回路３１の出力信号に基づいて、クロック信号ＣＫ３および信号Ｌ１を生成するものである。クロック生成部２０は、ラッチ回路２１，２２を有している。
【００２１】
ラッチ回路２１は、いわゆるＤ型のラッチ回路であり、入力端子ＣＫに入力された信号が高レベルである場合には、入力端子Ｄに入力された信号を出力端子Ｑから出力し、入力端子ＣＫに入力された信号が立ち下がって低レベルになった場合には、その立ち下がる直前の出力端子Ｑにおける出力信号を維持するものである。この例では、動作周波数が高いため、ラッチ回路２１は、入力端子ＣＫに入力された信号の立ち上がりエッジで動作するフリップフロップ回路のように動作する。すなわち、ラッチ回路２１は、入力端子Ｄに入力された信号を、入力端子ＣＫに入力された信号の立ち上がりエッジでサンプリングし、そのサンプリング結果を出力端子Ｑから出力する。ラッチ回路２１の入力端子Ｄには、ラッチ回路２２の出力端子ＮＱ（後述）から出力されたクロック信号ＣＫ３が入力され、入力端子ＣＫにはインバータ回路３１の出力信号が入力される。そして、ラッチ回路２１は、出力端子Ｑから信号Ｑ１を出力するようになっている。
【００２２】
ラッチ回路２２は、ラッチ回路２１と同様に、いわゆるＤ型のラッチ回路であり、入力端子ＣＫに入力された信号が高レベルである場合には、入力端子Ｄに入力された信号を出力端子Ｑから出力するとともにその反転論理を出力端子ＮＱから出力し、入力端子ＣＫに入力された信号が立ち下がって低レベルになった場合には、その立ち下がる直前の出力端子Ｑ，ＮＱにおける出力信号を維持するものである。この例では、ラッチ回路２１と同様に、動作周波数が高いため、ラッチ回路２２は、入力端子ＣＫに入力された信号の立ち上がりエッジで動作するフリップフロップ回路のように動作する。ラッチ回路２２の入力端子Ｄには信号Ｑ１が入力され、入力端子ＣＫには信号ＣＫ２が入力される。そして、ラッチ回路２２は、出力端子Ｑから信号Ｌ１を出力するとともに、出力端子ＮＱからクロック信号ＣＫ３を出力するようになっている。
【００２３】
この構成により、ラッチ回路２１は、信号ＣＫ２の立ち下がりエッジでクロック信号ＣＫ３をサンプリングして信号Ｑ１を生成する。そして、ラッチ回路２２は、信号ＣＫ２の立ち上がりエッジで信号Ｑ１をサンプリングして信号Ｌ１を生成するとともに、その信号Ｌ１の反転論理信号であるクロック信号ＣＫ３を生成するようになっている。
【００２４】
インバータ回路３２は、信号ＣＫ２の反転論理を求める論理回路である。そして、インバータ回路３２は、そのようにして求めた信号を動作モード選択部１０の排他的論理和回路１１に供給するようになっている。
【００２５】
この構成により、分周回路１は、動作モード選択信号ＳＥＬが高レベルである場合には、クロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／３の周波数を有するクロック信号ＣＫ３を生成する。すなわち、このとき、分周回路１は、分周比が“３”の分周回路として機能する。また、分周回路１は、動作モード選択信号ＳＥＬが低レベルである場合には、クロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／２の周波数を有するクロック信号ＣＫ３を生成する。すなわち、このとき、分周回路１は、分周比が“２”の分周回路として機能するようになっている。
【００２６】
ここで、動作モード選択部１０は、本開示における「モード選択部」の一具体例に対応する。クロック生成部２０およびインバータ３２は、本開示における「クロック生成部」の一具体例に対応する。クロック信号ＣＫ１は、本開示における「第１のクロック信号」の一具体例に対応する。クロック信号ＣＫ３は、本開示における「第２のクロック信号」の一具体例に対応する。インバータ回路３２の出力信号は、本開示における「第１の信号」の一具体例に対応する。信号ＣＫ２は、本開示における「第２の信号」の一具体例に対応する。ラッチ回路２１は、本開示における「第１のサンプリング回路」の一具体例に対応し、ラッチ回路２２は、本開示における「第２のサンプリング回路」の一具体例に対応する。
【００２７】
［動作および作用］
続いて、本実施の形態の分周回路１の動作および作用について説明する。
【００２８】
（全体動作概要）
まず、図１を参照して、分周回路１の全体動作概要を説明する。動作モード選択部１０は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、クロック信号ＣＫ１と、インバータ回路３２の出力信号との排他的論理和を求めて信号ＣＫ２として出力し、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、クロック信号ＣＫ１を信号ＣＫ２として出力する。インバータ回路３１は、信号ＣＫ２の反転論理を求める。クロック生成部２０は、信号ＣＫ２およびインバータ回路３１の出力信号に基づいて、クロック信号ＣＫ３および信号Ｌ１を生成する。インバータ回路３２は、信号ＣＫ２の反転論理を求める。
【００２９】
（詳細動作）
次に、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合と低レベル（Ｌ）である場合とに分けて、分周回路１の詳細動作を説明する。まず、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合について説明する。
【００３０】
図２は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合における分周回路１の動作を表すものである。図２では、セレクタ１２を、その動作状態を表すスイッチとして描いている。動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、セレクタ１２は、排他的論理和回路１１の出力信号を選択して、信号ＣＫ２として出力する。なお、この分周回路１は、動作周波数が高いため、各波形の立ち上がり時間または立ち下がり時間は長いものとなるが、ここでは、説明の便宜上、立ち上がり時間または立ち下がり時間を短くして描いている。
【００３１】
図３は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合における、分周回路１の動作のタイミング図を表すものであり、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）は信号Ｑ１の波形を示し、（Ｃ）は信号Ｌ１の波形を示し、（Ｄ）はクロック信号ＣＫ３の波形を示し、（Ｅ）は信号ＣＫ２の波形を示す。この例では、初期状態として、クロック信号ＣＫ１、信号Ｑ１、および信号Ｌ１を低レベルに設定し（図３（Ａ）〜（Ｃ））、クロック信号ＣＫ３および信号ＣＫ２を高レベルに設定する（図３（Ｄ），（Ｅ））。
【００３２】
分周回路１は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、以下に説明するように、デューティ比が５０％であるクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／３の周波数を有し、かつデューティ比が５０％であるクロック信号ＣＫ３を生成する。
【００３３】
まず、タイミングｔ１において、クロック信号ＣＫ１が低レベルから高レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は低レベルであり、インバータ回路３２の出力信号は低レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、高レベルから低レベルに変化する（図３（Ｅ））。ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３（高レベル）をサンプリングする（図３（Ｄ））。これにより、タイミングｔ１から遅延時間ｔｄだけ遅延したタイミングｔ２において、信号Ｑ１は、低レベルから高レベルに変化する（図３（Ｂ））。ここで、遅延時間ｔｄは、ラッチ回路２１，２２における、入力端子ＣＫと出力端子Ｑとの間の遅延時間である。
【００３４】
次に、タイミングｔ３において、クロック信号ＣＫ１が高レベルから低レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は低レベルであり、インバータ回路３２の出力信号は高レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、低レベルから高レベルに変化する（図３（Ｅ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（高レベル）をサンプリングする（図３（Ｂ））。これにより、タイミングｔ３から遅延時間ｔｄだけ遅延したタイミングｔ４において、信号Ｌ１が低レベルから高レベルに変化するとともに（図３（Ｃ））、クロック信号ＣＫ３が高レベルから低レベルに変化する（図３（Ｄ））。この信号Ｌ１の変化に応じて、インバータ回路３２の出力信号は高レベルから低レベルに変化するため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、高レベルから低レベルに変化する（図３（Ｅ））。そして、ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３をサンプリングする（図３（Ｄ））。このとき、クロック信号ＣＫ３は高レベルから低レベルに変化するので、この変化の直前のレベル（高レベル）がサンプリングされる。これにより、信号Ｑ１は、高レベルを維持する（図３（Ｂ））。
【００３５】
次に、タイミングｔ５において、クロック信号ＣＫ１が低レベルから高レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は高レベルであり、インバータ回路３２の出力信号は低レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、低レベルから高レベルに変化する（図３（Ｅ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（高レベル）をサンプリングする（図３（Ｂ））。これにより、信号Ｌ１は高レベルを維持するとともに（図３（Ｃ））、クロック信号ＣＫ３は低レベルを維持する（図３（Ｄ））。
【００３６】
次に、タイミングｔ６において、クロック信号ＣＫ１が高レベルから低レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は高レベルであり、インバータ回路３２の出力信号は低レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、高レベルから低レベルに変化する（図３（Ｅ））。ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３（低レベル）をサンプリングする（図３（Ｄ））。これにより、タイミングｔ６から遅延時間ｔｄだけ遅延したタイミングｔ７において、信号Ｑ１は、高レベルから低レベルに変化する（図３（Ｂ））。
【００３７】
次に、タイミングｔ８において、クロック信号ＣＫ１が低レベルから高レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は高レベルであり、インバータ回路３２の出力信号は低レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、低レベルから高レベルに変化する（図３（Ｅ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（低レベル）をサンプリングする（図３（Ｂ））。これにより、タイミングｔ８から遅延時間ｔｄだけ遅延したタイミングｔ９において、信号Ｌ１が高レベルから低レベルに変化するとともに（図３（Ｃ））、クロック信号ＣＫ３が低レベルから高レベルに変化する（図３（Ｄ））。この信号Ｌ１の変化に応じて、インバータ回路３２の出力信号は低レベルから高レベルに変化するため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、高レベルから低レベルに変化する（図３（Ｅ））。そして、ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３をサンプリングする（図３（Ｄ））。このとき、クロック信号ＣＫ３は低レベルから高レベルに変化するので、この変化の直前のレベル（低レベル）がサンプリングされる。これにより、信号Ｑ１は、低レベルを維持する（図３（Ｂ））。
【００３８】
次に、タイミングｔ１０において、クロック信号ＣＫ１が高レベルから低レベルに変化する（図３（Ａ））。このとき、信号Ｌ１（図３（Ｃ））は低レベルであり、インバータ回路３２の出力信号は高レベルであるため、排他的論理和回路１１の出力信号（信号ＣＫ２）は、低レベルから高レベルに変化する（図３（Ｅ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（低レベル）をサンプリングする（図３（Ｂ））。これにより、信号Ｌ１は低レベルを維持するとともに（図３（Ｃ））、クロック信号ＣＫ３は高レベルを維持する（図３（Ｄ））。
【００３９】
これ以降、分周回路１は、タイミングｔ１〜ｔ１０までの動作を繰り返す。このようにして、分周回路１は、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、クロック信号ＣＫ１の周期Ｔinの３倍の周期Ｔoutを有するクロック信号ＣＫ３を生成する。すなわち、分周回路１は、デューティ比が５０％であるクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／３の周波数を有し、かつデューティ比が５０％であるクロック信号ＣＫ３を生成する。
【００４０】
次に、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合について説明する。
【００４１】
図４は、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合における分周回路１の動作を表すものである。図４において、破線で示した部分は、実質的に分周回路１の回路動作に寄与しない部分を示す。動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、セレクタ１２は、クロック信号ＣＫ１を選択して、信号ＣＫ２として出力する。すなわち、この動作モードでは、信号ＣＫ２は、クロック信号ＣＫ１と同様の波形となり、分周回路は、クロック生成部２０から、インバータ回路３２、動作モード選択部１０へのフィードバックパスを使用しないで動作する。
【００４２】
図５は、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合における、分周回路１の動作のタイミング図を表すものであり、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）は信号Ｑ１の波形を示し、（Ｃ）はクロック信号ＣＫ３の波形を示し、（Ｄ）は信号ＣＫ２の波形を示す。この例では、初期状態として、クロック信号ＣＫ１、信号Ｑ１、および信号ＣＫ２を低レベルに設定し（図５（Ａ），（Ｂ），（Ｄ））、クロック信号ＣＫ３を高レベルに設定する（図５（Ｃ））。
【００４３】
分周回路１は、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、以下に説明するように、デューティ比が５０％であるクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／２の周波数を有し、かつデューティ比が５０％であるクロック信号ＣＫ３を生成する。
【００４４】
まず、タイミングｔ１１において、クロック信号ＣＫ１および信号ＣＫ２が低レベルから高レベルに変化する（図５（Ａ），（Ｄ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（低レベル）をサンプリングする（図５（Ｂ））。これにより、信号Ｌ１の反転論理信号であるクロック信号ＣＫ３は高レベルを維持する（図５（Ｃ））。
【００４５】
次に、タイミングｔ１２において、クロック信号ＣＫ１および信号ＣＫ２が高レベルから低レベルに変化する（図５（Ａ），（Ｄ））。ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３（高レベル）をサンプリングする（図５（Ｃ））。これにより、タイミングｔ１２から遅延時間ｔｄだけ遅延したタイミングｔ１３において、信号Ｑ１は、低レベルから高レベルに変化する（図５（Ｂ））。
【００４６】
次に、タイミングｔ１４において、クロック信号ＣＫ１および信号ＣＫ２が低レベルから高レベルに変化する（図５（Ａ），（Ｄ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（高レベル）をサンプリングする（図５（Ｂ））。これにより、タイミングｔ１４から遅延時間ｔｄだけ遅延したタイミングｔ１５において、信号Ｌ１の反転論理信号であるクロック信号ＣＫ３は、高レベルから低レベルに変化する（図５（Ｃ））。
【００４７】
次に、タイミングｔ１６において、クロック信号ＣＫ１および信号ＣＫ２が高レベルから低レベルに変化する（図５（Ａ），（Ｄ））。ラッチ回路２１は、この信号ＣＫ２の立ち下がりエッジで、クロック信号ＣＫ３（低レベル）をサンプリングする（図５（Ｃ））。これにより、タイミングｔ１６から遅延時間ｔｄだけ遅延したタイミングｔ１７において、信号Ｑ１は、高レベルから低レベルに変化する（図５（Ｂ））。
【００４８】
次に、タイミングｔ１８において、クロック信号ＣＫ１および信号ＣＫ２が低レベルから高レベルに変化する（図５（Ａ），（Ｄ））。ラッチ回路２２は、この信号ＣＫ２の立ち上がりエッジで、信号Ｑ１（低レベル）をサンプリングする（図５（Ｂ））。これにより、タイミングｔ１８から遅延時間ｔｄだけ遅延したタイミングｔ１９において、信号Ｌ１の反転論理信号であるクロック信号ＣＫ３は、低レベルから高レベルに変化する（図５（Ｃ））。
【００４９】
これ以降、分周回路１は、タイミングｔ１２〜ｔ１９までの動作を繰り返す。このようにして、分周回路１は、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、クロック信号ＣＫ１の周期Ｔinの２倍の周期Ｔoutを有するクロック信号ＣＫ３を生成する。すなわち、分周回路１は、分周回路１は、デューティ比が５０％であるクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１の周波数の１／２の周波数を有し、かつデューティ比が５０％であるクロック信号ＣＫ３を生成する。
【００５０】
このように、分周回路１では、動作モード選択信号ＳＥＬに応じて、分周比を“２”と“３”との間で切り替え、デューティ比が５０％のクロック信号ＣＫ３を生成することができる。
【００５１】
（比較例）
次に、比較例に係る分周回路１Ｒについて説明する。分周回路１Ｒは、特許文献１に記載された分周回路に基づいて、分周比を“２”と“３”との間で切り替えることができるように構成したものである。
【００５２】
図６は、比較例に係る分周回路１Ｒの一構成例を表すものである。分周回路１Ｒは、フリップフロップ回路４１，４２，４７と、反転論理積（ＮＡＮＤ）回路４４，４５と、インバータ回路４６と、論理積回路４８とを備えている。
【００５３】
フリップフロップ回路４１，４７は、入力端子Ｄに入力された信号を、入力端子ＣＫに入力された信号の立ち上がりエッジでサンプリングし、そのサンプリング結果を出力端子Ｑから出力するものである。フリップフロップ回路４２は、入力端子Ｄに入力された信号を、入力端子ＣＫに入力された信号の立ち上がりエッジでサンプリングし、そのサンプリング結果の反転論理を出力端子ＮＱから出力するものである。すなわち、フリップフロップ４１，４２，４７は、一般に、２つのラッチ回路を用いて構成されるものである。フリップフロップ回路４１の入力端子Ｄは反転論理積回路４５の出力端子などに接続され、入力端子ＣＫは分周回路１Ｒのクロック入力端子ＣＫinなどに接続され、出力端子Ｑは、フリップフロップ回路４２の入力端子Ｄ、反転論理積回路４５の第１入力端子、および論理積回路４８の第１入力端子に接続されている。フリップフロップ回路４２の入力端子Ｄはフリップフロップ回路４１の出力端子Ｑなどに接続され、入力端子ＣＫは分周回路１Ｒのクロック入力端子ＣＫinなどに接続され、出力端子ＮＱは反転論理積回路４４の第１入力端子に接続されている。反転論理積回路４４の第１入力端子は、フリップフロップ回路４２の出力端子ＮＱに接続され、第２入力端子は分周回路１Ｒの入力端子ＳＥＬinに接続され、出力端子は反転論理積回路４５の第２入力端子に接続されている。反転論理積回路４５の第１入力端子はフリップフロップ回路４１の出力端子Ｑなどに接続され、第２入力端子は反転論理積回路４４の出力端子に接続され、出力端子はフリップフロップ回路４１，４７の入力端子Ｄに接続されている。インバータ回路４６の入力端子は分周回路１Ｒのクロック入力端子ＣＫinなどに接続され、出力端子はフリップフロップ回路４７の入力端子ＣＫに接続されている。フリップフロップ回路４７の入力端子Ｄは論理積回路４５の出力端子などに接続され、入力端子ＣＫはインバータ回路４６の出力端子に接続され、出力端子Ｑは論理積回路４８の第２入力端子に接続されている。論理積回路４８の第１入力端子はフリップフロップ回路４１の出力端子Ｑなどに接続され、第２入力端子はフリップフロップ回路４７の出力端子Ｑに接続され、出力端子は分周回路１Ｒのクロック出力端子ＣＫoutに接続されている。
【００５４】
分周回路１Ｒは、このように、３つのフリップフロップ回路４１，４２，４７と、４つの論理ゲート（反転論理積（ＮＡＮＤ）回路４４，４５、インバータ回路４６、および論理積回路４８）から構成される。半導体装置は、一般に、コスト等の観点から回路面積が小さいことが期待され、エコロジーの観点から消費電力が小さいことが期待される。よって、半導体装置では、構成要素の数を少なくすることが望まれ、分周回路においても、少ない構成要素で回路を実現することが望まれる。特に、分周回路において、高い周波数のクロック信号が入力される場合には、高速動作が要求されるため、消費電力が大きくなってしまう。このような場合には、分周回路は、消費電力を小さくしつつ高速で動作できるように構成する必要がある。
【００５５】
一方、本実施の形態に係る分周回路１は、２つのラッチ回路２１，２２と、排他的論理和回路１１と、セレクタ１２と、インバータ３１，３２から構成される。すなわち、本実施の形態に係る分周回路１では、比較例に係る分周回路１Ｒに比べて、ラッチ回路の数を少なくすることができる。このラッチ回路は、他の論理ゲートに比べて、回路規模が大きく、消費電力が大きいものである。よって、分周回路１では、ラッチ回路の数を少なくすることにより、回路面積を小さくすることができ、また、消費電力を小さくすることができる。
【００５６】
［効果］
以上のように本実施の形態では、動作モード選択部と、クロック生成部とを用いて分周回路を構成したので、分周比を“２”と“３”との間で切り替えることができる分周回路を、少ない構成要素で実現することができる。
【００５７】
［変形例１−１］
上記実施の形態では、ラッチ回路２２の出力端子Ｑから出力される信号Ｌ１を、インバータ回路３２を介して動作モード選択部１０の排他的論理和回路１１に供給したが、これに限定されるものではない。これに代えて、例えば、図７に示す分周回路１Ａのように、ラッチ回路２２の出力端子ＱＮから出力されるクロック信号ＣＫ３を、動作モード選択部１０の排他的論理和回路１１に供給してもよい。
【００５８】
［変形例１−２］
分周回路１は、いわゆるＣＭＯＳ（Complementary MOS）回路のようなシングルエンド信号を扱う回路で構成してもよいし、差動信号を扱う差動回路で構成してもよい。以下に、差動回路で構成した場合について説明する。
【００５９】
図８は、本変形例に係る分周回路１Ｂの一構成例を表すものである。分周回路１Ｂは、ＣＭＬ（Current Mode Logic）により回路を構成したものである。分周回路１Ｂは、クロック入力端子ＣＫinp，ＣＫinnに入力されたクロック信号ＣＫ１ｐ，ＣＫ１ｎを分周して、クロック信号ＣＫ３ｐ，ＣＫ３ｎを生成し、クロック出力端子ＣＫoutから出力するようになっている。クロック信号ＣＫ１ｐ，ＣＫ１ｎは差動信号を構成するものであり、クロック信号ＣＫ１ｐは正相信号であり、クロック信号ＣＫ１ｎは逆相信号である。クロック信号ＣＫ３ｐ，ＣＫ３ｎは差動信号を構成するものであり、クロック信号ＣＫ３ｐは正相信号であり、クロック信号ＣＫ３ｎは逆相信号である。分周回路１Ｂは、動作モード選択部１０Ｂと、クロック生成部２０Ｂとを備えている。
【００６０】
動作モード選択部１０Ｂは、抵抗素子Ｒ１〜Ｒ４と、容量素子Ｃ１，Ｃ２と、反転回路ＩＶ１と、トランジスタＭ１〜Ｍ８と、電流源Ｉ１とを有している。
【００６１】
抵抗素子Ｒ１の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ１，Ｍ３，Ｍ５のドレインに接続されるとともに、クロック生成部２０Ｂに接続されている。抵抗素子Ｒ２の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ２，Ｍ４，Ｍ６のドレインに接続されるとともに、クロック生成部２０Ｂに接続されている。抵抗素子Ｒ１の他端には信号ＣＫ２ｎが生じ、抵抗素子Ｒ２の他端には信号ＣＫ２ｐが生じる。信号ＣＫ２ｐ，ＣＫ２ｎは差動信号を構成するものであり、信号ＣＫ２ｐは正相信号であり、信号ＣＫ２ｎは逆相信号である。抵抗素子Ｒ３の一端は入力端子ＳＥＬinに接続され、他端は容量素子Ｃ１の一端およびトランジスタＭ２，Ｍ３のゲートに接続されている。抵抗素子Ｒ４の一端は入力端子ＳＥＬinに接続され、他端は容量素子Ｃ２の一端およびトランジスタＭ１，Ｍ４のゲートに接続されている。
【００６２】
容量素子Ｃ１の一端は、抵抗素子Ｒ３の他端およびトランジスタＭ２，Ｍ３のゲートに接続され、他端はクロック生成部２０Ｂに接続されている。容量素子Ｃ２の一端は、抵抗素子Ｒ４の他端およびトランジスタＭ１，Ｍ４のゲートに接続され、他端はクロック生成部２０Ｂに接続されている。
【００６３】
反転回路ＩＶ１の入力端子は入力端子ＳＥＬinに接続され、出力端子はトランジスタＭ５，Ｍ６のゲートに接続されている。
【００６４】
トランジスタＭ１〜Ｍ８は、この例では、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。トランジスタＭ１のドレインは、抵抗素子Ｒ１の他端およびトランジスタＭ３，Ｍ５のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは抵抗素子Ｒ４の他端、容量素子Ｃ２の一端、およびトランジスタＭ４のゲートに接続され、ソースはトランジスタＭ２，Ｍ５のソースに接続されるとともにトランジスタＭ７のドレインに接続されている。トランジスタＭ２のドレインは、抵抗素子Ｒ２の他端およびトランジスタＭ４，Ｍ６のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは抵抗素子Ｒ３の他端、容量素子Ｃ１の一端、およびトランジスタＭ３のゲートに接続され、ソースはトランジスタＭ１，Ｍ５のソースに接続されるとともにトランジスタＭ７のドレインに接続されている。トランジスタＭ３のドレインは、抵抗素子Ｒ１の他端およびトランジスタＭ１，Ｍ５のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは抵抗素子Ｒ３の他端、容量素子Ｃ１の一端、およびトランジスタＭ２のゲートに接続され、ソースはトランジスタＭ４，Ｍ６のソースに接続されるとともにトランジスタＭ８のドレインに接続されている。トランジスタＭ４のドレインは、抵抗素子Ｒ２の他端およびトランジスタＭ２，Ｍ６のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは抵抗素子Ｒ４の他端、容量素子Ｃ２の一端、およびトランジスタＭ１のゲートに接続され、ソースはトランジスタＭ３，Ｍ６のソースに接続されるとともにトランジスタＭ８のドレインに接続されている。トランジスタＭ５のドレインは、抵抗素子Ｒ１の他端およびトランジスタＭ１，Ｍ３のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは反転回路ＩＶ１の出力端子およびトランジスタＭ６のゲートに接続され、ソースはトランジスタＭ１，Ｍ２のソースおよびトランジスタＭ７のドレインに接続されている。トランジスタＭ６のドレインは、抵抗素子Ｒ２の他端およびトランジスタＭ２，Ｍ４のドレインに接続されるとともにクロック生成部２０Ｂに接続され、ゲートは反転回路ＩＶ１の出力端子およびトランジスタＭ５のゲートに接続され、ソースはトランジスタＭ３，Ｍ４のソースおよびトランジスタＭ８のドレインに接続されている。トランジスタＭ７のドレインは、トランジスタＭ１，Ｍ２，Ｍ５のソースに接続され、ゲートはクロック入力端子ＣＫinpに接続され、ソースはトランジスタＭ８のソースおよび電流源Ｉ１の一端に接続されている。トランジスタＭ８のドレインは、トランジスタＭ３，Ｍ４，Ｍ６のソースに接続され、ゲートはクロック入力端子ＣＫinnに接続され、ソースはトランジスタＭ７のソースおよび電流源Ｉ１の一端に接続されている。
【００６５】
電流源Ｉ１の一端は、トランジスタＭ７，Ｍ８のソースに接続され、他端は接地されている。
【００６６】
ここで、抵抗素子Ｒ１〜Ｒ４は、本開示における「第１の抵抗素子」、「第２の抵抗素子」、「第３の抵抗素子」、「第４の抵抗素子」の一具体例にそれぞれ対応する。容量素子Ｃ１は、本開示における「第１の容量素子」の一具体例に対応し、容量素子Ｃ２は、本開示における「第２の容量素子」の一具体例に対応する。トランジスタＭ１〜Ｍ８は、本開示における「第１のトランジスタ」、「第２のトランジスタ」、「第３のトランジスタ」、「第４のトランジスタ」、「第５のトランジスタ」、「第６のトランジスタ」、「第７のトランジスタ」、「第８のトランジスタ」の一具体例にそれぞれ対応する。電流源Ｉ１は、本開示における「定電流源」の一具体例に対応する。
【００６７】
クロック生成部２０Ｂは、ラッチ回路２１Ｂ，２２Ｂを有している。ラッチ回路２１Ｂの入力端子Ｄｐは、ラッチ回路２２Ｂの出力端子Ｑｎに接続されるとともに、容量素子Ｃ１の他端およびクロック出力端子ＣＫoutpに接続され、入力端子Ｄｎは、ラッチ回路２２Ｂの出力端子Ｑｐに接続されるとともに、容量素子Ｃ２の他端およびクロック出力端子ＣＫoutnに接続されている。ラッチ回路２１Ｂの入力端子ＣＫｐは、ラッチ回路２２Ｂの入力端子ＣＫｎに接続されるとともに、トランジスタＭ１，Ｍ３，Ｍ５のドレイン、および抵抗素子Ｒ１の他端に接続され、入力端子ＣＫｎは、ラッチ回路２２Ｂの入力端子ＣＫｐに接続されるとともに、トランジスタＭ２，Ｍ４，Ｍ６のドレイン、および抵抗素子Ｒ２の他端に接続されている。ラッチ回路２１Ｂの出力端子Ｑｐは、ラッチ回路２２Ｂの入力端子Ｄｐに接続され、ラッチ回路２１Ｂの出力端子Ｑｎは、ラッチ回路２２Ｂの入力端子Ｄｎに接続されている。
【００６８】
ラッチ回路２２Ｂの入力端子Ｄｐは、ラッチ回路２１Ｂの出力端子Ｑｐに接続され、ラッチ回路２２Ｂの入力端子Ｄｎは、ラッチ回路２１Ｂの出力端子Ｑｎに接続されている。ラッチ回路２２Ｂの入力端子ＣＫｐは、ラッチ回路２１Ｂの入力端子ＣＫｎに接続されるとともに、トランジスタＭ２，Ｍ４，Ｍ６のドレイン、および抵抗素子Ｒ２の他端に接続され、入力端子ＣＫｎは、ラッチ回路２１Ｂの入力端子ＣＫｐに接続されるとともに、トランジスタＭ１，Ｍ３，Ｍ５のドレイン、および抵抗素子Ｒ１の他端に接続されている。ラッチ回路２２Ｂの出力端子Ｑｐは、ラッチ回路２１Ｂの入力端子Ｄｎに接続されるとともに、容量素子Ｃ２の他端およびクロック出力端子ＣＫoutnに接続され、出力端子Ｑｎは、ラッチ回路２１Ｂの入力端子Ｄｐに接続されるとともに、容量素子Ｃ１の他端およびクロック出力端子ＣＫoutpに接続されている。ラッチ回路２２Ｂの出力端子Ｑｎにはクロック信号ＣＫ３ｐが生じ、出力端子Ｑｐにはクロック信号ＣＫ３ｎが生じる。
【００６９】
図９は、ラッチ回路２１Ｂ，２２Ｂの一構成例を表すものである。ラッチ回路２１Ｂ，２２Ｂは、抵抗素子Ｒ１１，Ｒ１２と、トランジスタＭ１１〜Ｍ１６と、電流源Ｉ１１とを備えている。
【００７０】
抵抗素子Ｒ１１の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ１１，Ｍ１４のドレインおよびトランジスタＭ１３のゲートに接続されるとともに出力端子Ｑｐに接続されている。抵抗素子Ｒ１２の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ１２，Ｍ１３のドレインおよびトランジスタＭ１４のゲートに接続されるとともに出力端子Ｑｎに接続されている。
【００７１】
トランジスタＭ１１〜Ｍ１６は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタＭ１１のドレインは、抵抗素子Ｒ１１の他端、トランジスタＭ１３のゲート、トランジスタＭ１４のドレイン、および出力端子Ｑｎに接続され、ゲートは入力端子Ｄｐに接続され、ソースはトランジスタＭ１２のソースおよびトランジスタＭ１５のドレインに接続されている。トランジスタＭ１２のドレインは、抵抗素子Ｒ１２の他端、トランジスタＭ１３のドレイン、トランジスタＭ１４のゲート、および出力端子Ｑｐに接続され、ゲートは入力端子Ｄｎに接続され、ソースはトランジスタＭ１１のソースおよびトランジスタＭ１５のドレインに接続されている。トランジスタＭ１３のドレインは、抵抗素子Ｒ１２の他端、トランジスタＭ１２のドレイン、トランジスタＭ１４のゲート、および出力端子Ｑｐに接続され、ゲートは、抵抗素子Ｒ１１の他端、トランジスタＭ１１，Ｍ１４のドレイン、および出力端子Ｑｎに接続され、ソースはトランジスタＭ１４のソースおよびトランジスタＭ１６のドレインに接続されている。トランジスタＭ１４のドレインは、抵抗素子Ｒ１１の他端、トランジスタＭ１１のドレイン、トランジスタＭ１３のゲート、および出力端子Ｑｎに接続され、ゲートは、抵抗素子Ｒ１２の他端、トランジスタＭ１２，Ｍ１３のドレイン、および出力端子Ｑｐに接続され、ソースはトランジスタＭ１３のソースおよびトランジスタＭ１６のドレインに接続されている。トランジスタＭ１５のドレインはトランジスタＭ１１，Ｍ１２のソースに接続され、ゲートは入力端子ＣＫinpに接続され、ソースはトランジスタＭ１６のソースおよび電流源Ｉ１１の一端に接続されている。トランジスタＭ１６のドレインはトランジスタＭ１３，Ｍ１４のソースに接続され、ゲートは入力端子ＣＫinnに接続され、ソースはトランジスタＭ１５のソースおよび電流源Ｉ１１の一端に接続されている。
【００７２】
電流源Ｉ１１の一端は、トランジスタＭ１５，Ｍ１６のソースに接続され、他端は接地されている。
【００７３】
この構成により、動作モード選択部１０Ｂは、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には排他的論理和回路として機能し、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合にはバッファ回路として機能する。
【００７４】
具体的には、動作モード選択信号ＳＥＬが高レベル（Ｈ）である場合には、トランジスタＭ１〜Ｍ４のゲートに、モード動作モード選択信号ＳＥＬの高レベル電圧が、抵抗素子Ｒ３，Ｒ４を介してバイアス電圧として印加される。また、インバータ回路ＩＶ１は、低レベル電圧を出力するため、トランジスタＭ５，Ｍ６のゲートには低レベル電圧が印加され、トランジスタＭ５，Ｍ６はオフ状態になる。これにより、抵抗素子Ｒ１，Ｒ２、トランジスタＭ１〜Ｍ４，Ｍ７，Ｍ８、および電流源Ｉ１が、排他的論理和回路として動作する。
【００７５】
また、動作モード選択信号ＳＥＬが低レベル（Ｌ）である場合には、トランジスタＭ１〜Ｍ４のゲートに、モード動作モード選択信号ＳＥＬの低レベル電圧が、抵抗素子Ｒ３，Ｒ４を介して印加され、トランジスタＭ１〜Ｍ４はオフ状態になる。また、インバータ回路ＩＶ１は、高レベル電圧を出力するため、トランジスタＭ５，Ｍ６のゲートには高レベル電圧が印加され、トランジスタＭ５，Ｍ６はオン状態になる。これにより、抵抗素子Ｒ１，Ｒ２、トランジスタＭ５〜Ｍ８、および電流源Ｉ１が、バッファ回路として動作する。
【００７６】
このように、分周回路１Ｂでは、ＣＭＬにより回路を構成したので、高速動作を行うことができる。これにより、高い周波数のクロック信号が入力される場合においても、分周動作を行うことができる。
【００７７】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る分周回路２について説明する。分周回路２は、上記第１の実施の形態に係る分周回路１に比べて、動作周波数がやや低い（例えば数百ＭＨｚなど）ものである。なお、上記第１の実施の形態に係る分周回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００７８】
図１０は、本実施の形態の分周回路２の一構成例を表すものである。分周回路２は、クロック生成部５０を備えている。クロック生成部５０は、フリップフロップ回路５１，５２を有している。
【００７９】
フリップフロップ回路５１は、いわゆるＤ型のフリップフロップ回路であり、入力端子ＣＫに入力された信号の立ち上がりエッジで、入力端子Ｄに入力された信号をサンプリングし、そのサンプリング結果を出力端子Ｑから出力するものである。フリップフロップ回路５１の入力端子Ｄには、フリップフロップ回路５２の出力端子ＮＱ（後述）から出力されたクロック信号ＣＫ３が入力され、入力端子ＣＫにはインバータ回路３１の出力信号が入力される。そして、フリップフロップ回路５１は、出力端子Ｑから信号Ｑ１を出力するようになっている。
【００８０】
フリップフロップ回路５２は、フリップフロップ回路５１と同様に、いわゆるＤ型のフリップフロップ回路であり、入力端子ＣＫに入力された信号の立ち上がりエッジで、入力端子Ｄに入力された信号をサンプリングし、そのサンプリング結果を出力端子Ｑから出力するとともに、そのサンプリング結果の反転論理を出力端子ＮＱから出力するものである。フリップフロップ回路５２の入力端子Ｄには信号Ｑ１が入力され、入力端子ＣＫには信号ＣＫ２が入力される。そして、フリップフロップ回路５２は、出力端子Ｑから信号Ｌ１を出力するとともに、出力端子ＮＱからクロック信号ＣＫ３を出力するようになっている。
【００８１】
ここで、フリップフロップ回路５１は、本開示における「第１のサンプリング回路」の一具体例に対応し、フリップフロップ回路５２は、本開示における「第２のサンプリング回路」の一具体例に対応する。
【００８２】
この構成により、フリップフロップ回路５１は、信号ＣＫ２の立ち下がりエッジでクロック信号ＣＫ３をサンプリングして信号Ｑ１を生成する。そして、フリップフロップ回路５２は、信号ＣＫ２の立ち上がりエッジで信号Ｑ１をサンプリングして信号Ｌ１を生成するとともに、その信号Ｌ１の反転論理信号であるクロック信号ＣＫ３を生成するようになっている。
【００８３】
このような回路構成でも、上記第１の実施の形態に係る分周回路１の場合（図３，５）とまったく同様に動作することができる。
【００８４】
以上のように本実施の形態では、２つのフリップフロップ回路を用いてクロック生成部を構成したので、動作周波数がやや低い場合でも、分周比を“２”と“３”との間で切り替えることができる分周回路を実現することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【００８５】
［変形例２−１］
上記実施の形態では、フリップフロップ回路５２の出力端子Ｑから出力される信号Ｌ１を、インバータ回路３２を介して動作モード選択部１０の排他的論理和回路１１に供給したが、これに限定されるものではなく、変形例１−１と同様に、フリップフロップ回路５２の出力端子ＱＮから出力されるクロック信号ＣＫ３を、動作モード選択部１０の排他的論理和回路１１に供給してもよい。
【００８６】
［変形例２−２］
上記実施の形態に係る分周回路２についても、いわゆるＣＭＯＳ回路のようなシングルエンド信号を扱う回路で構成してもよいし、差動信号を扱う差動回路で構成してもよい。図１１に、差動回路で構成した分周回路２Ｂの一構成例を示す。分周回路２Ｂは、動作モード選択部１０Ｂと、クロック生成部５０Ｂとを備えている。クロック生成部５０Ｂは、フリップフロップ回路５１Ｂ，５２Ｂを有している。
【００８７】
フリップフロップ回路５１Ｂの入力端子Ｄｐは、フリップフロップ回路５２Ｂの出力端子Ｑｎに接続されるとともに、容量素子Ｃ１の他端およびクロック出力端子ＣＫoutpに接続され、入力端子Ｄｎは、フリップフロップ回路５２Ｂの出力端子Ｑｐに接続されるとともに、容量素子Ｃ２の他端およびクロック出力端子ＣＫoutnに接続されている。フリップフロップ回路５１Ｂの入力端子ＣＫｐは、フリップフロップ回路５２Ｂの入力端子ＣＫｎに接続されるとともに、トランジスタＭ１，Ｍ３，Ｍ５のドレイン、および抵抗素子Ｒ１の他端に接続され、入力端子ＣＫｎは、フリップフロップ回路５２Ｂの入力端子ＣＫｐに接続されるとともに、トランジスタＭ２，Ｍ４，Ｍ６のドレイン、および抵抗素子Ｒ２の他端に接続されている。フリップフロップ回路５１Ｂの出力端子Ｑｐは、フリップフロップ回路５２Ｂの入力端子Ｄｐに接続され、フリップフロップ回路５１Ｂの出力端子Ｑｎは、フリップフロップ回路５２Ｂの入力端子Ｄｎに接続されている。
【００８８】
フリップフロップ回路５２Ｂの入力端子Ｄｐは、フリップフロップ回路５１Ｂの出力端子Ｑｐに接続され、フリップフロップ回路５２Ｂの入力端子Ｄｎは、フリップフロップ回路５１Ｂの出力端子Ｑｎに接続されている。フリップフロップ回路５２Ｂの入力端子ＣＫｐは、フリップフロップ回路５１Ｂの入力端子ＣＫｎに接続されるとともに、トランジスタＭ２，Ｍ４，Ｍ６のドレイン、および抵抗素子Ｒ２の他端に接続され、入力端子ＣＫｎは、フリップフロップ回路５１Ｂの入力端子ＣＫｐに接続されるとともに、トランジスタＭ１，Ｍ３，Ｍ５のドレイン、および抵抗素子Ｒ１の他端に接続されている。フリップフロップ回路５２Ｂの出力端子Ｑｐは、フリップフロップ回路５１Ｂの入力端子Ｄｎに接続されるとともに、容量素子Ｃ２の他端およびクロック出力端子ＣＫoutnに接続され、出力端子Ｑｎは、フリップフロップ回路５１Ｂの入力端子Ｄｐに接続されるとともに、容量素子Ｃ１の他端およびクロック出力端子ＣＫoutpに接続されている。フリップフロップ回路５２Ｂの出力端子Ｑｎにはクロック信号ＣＫ３ｐが生じ、出力端子Ｑｐにはクロック信号ＣＫ３ｎが生じる。
【００８９】
図１２は、フリップフロップ回路５１Ｂ，５２Ｂの一構成例を表すものである。フリップフロップ回路５１Ｂ，５２Ｂは、抵抗素子Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２と、トランジスタＭ２１〜Ｍ２６，Ｍ３１〜Ｍ３６と、電流源Ｉ２１，Ｉ３１とを備えている。
【００９０】
抵抗素子Ｒ２１の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ２１，Ｍ２４のドレインおよびトランジスタＭ２３，Ｍ３２のゲートに接続されている。抵抗素子Ｒ２２の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ２２，Ｍ２３のドレインおよびトランジスタＭ２４，Ｍ３１のゲートに接続されている。抵抗素子Ｒ３１の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ３１，Ｍ３４のドレイン、トランジスタＭ３３のゲート、および出力端子Ｑｎに接続されている。抵抗素子Ｒ３２の一端には電源電圧ＶＤＤが印加され、他端はトランジスタＭ３２，Ｍ３３のドレイン、トランジスタＭ３４のゲート、および出力端子Ｑｐに接続されている。
【００９１】
トランジスタＭ２１〜Ｍ２６，Ｍ３１〜Ｍ３６は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタＭ２１のドレインは、抵抗素子Ｒ２１の他端、トランジスタＭ２３，Ｍ３２のゲート、およびトランジスタＭ２４のドレインに接続され、ゲートは入力端子Ｄｐに接続され、ソースはトランジスタＭ２２のソースおよびトランジスタＭ２５のドレインに接続されている。トランジスタＭ２２のドレインは、抵抗素子Ｒ２２の他端、トランジスタＭ２３のドレイン、およびトランジスタＭ２４，Ｍ３１のゲートに接続され、ゲートは入力端子Ｄｎに接続され、ソースはトランジスタＭ２１のソースおよびトランジスタＭ２５のドレインに接続されている。トランジスタＭ２３のドレインは、抵抗素子Ｒ２２の他端、トランジスタＭ２２のドレイン、およびトランジスタＭ２４，Ｍ３１のゲートに接続され、ゲートは、抵抗素子Ｒ２１の他端、トランジスタＭ２１，Ｍ２４のドレイン、およびトランジスタＭ３２のゲートに接続され、ソースはトランジスタＭ２４のソースおよびトランジスタＭ２６のドレインに接続されている。トランジスタＭ２４のドレインは、抵抗素子Ｒ２１の他端、トランジスタＭ２１のドレイン、およびトランジスタＭ２３，Ｍ３２のゲートに接続され、ゲートは、抵抗素子Ｒ２２の他端、トランジスタＭ２２，Ｍ２３のドレイン、およびトランジスタＭ３１のゲートに接続され、ソースはトランジスタＭ２３のソースおよびトランジスタＭ２６のドレインに接続されている。トランジスタＭ２５のドレインはトランジスタＭ２１，Ｍ２２のソースに接続され、ゲートはトランジスタＭ３６のゲートおよび入力端子ＣＫinnに接続され、ソースはトランジスタＭ２６のソースおよび電流源Ｉ２１の一端に接続されている。トランジスタＭ２６のドレインはトランジスタＭ２３，Ｍ２４のソースに接続され、ゲートはトランジスタＭ３５のゲートおよび入力端子ＣＫinpに接続され、ソースはトランジスタＭ２５のソースおよび電流源Ｉ２１の一端に接続されている。
【００９２】
トランジスタＭ３１のドレインは、抵抗素子Ｒ３１の他端、トランジスタＭ３３のゲート、トランジスタＭ３４のドレイン、および出力端子Ｑｎに接続され、ゲートは、抵抗素子Ｒ２２の他端、トランジスタＭ２２，Ｍ２３のドレイン、およびトランジスタＭ２４のゲートに接続され、ソースはトランジスタＭ３２のソースおよびトランジスタＭ３５のドレインに接続されている。トランジスタＭ３２のドレインは、抵抗素子Ｒ３２の他端、トランジスタＭ３３のドレイン、トランジスタＭ３４のゲート、および出力端子Ｑｐに接続され、ゲートは、抵抗素子Ｒ２１の他端、トランジスタＭ２１，Ｍ２４のドレイン、およびトランジスタＭ２３のゲートに接続され、ソースはトランジスタＭ３１のソースおよびトランジスタＭ３５のドレインに接続されている。トランジスタＭ３３のドレインは、抵抗素子Ｒ３２の他端、トランジスタＭ３２のドレイン、トランジスタＭ３４のゲート、および出力端子Ｑｐに接続され、ゲートは、抵抗素子Ｒ３１の他端、トランジスタＭ３１，Ｍ３４のドレイン、および出力端子Ｑｎに接続され、ソースはトランジスタＭ３４のソースおよびトランジスタＭ３６のドレインに接続されている。トランジスタＭ３４のドレインは、抵抗素子Ｒ３１の他端、トランジスタＭ３１のドレイン、トランジスタＭ３３のゲート、および出力端子Ｑｎに接続され、ゲートは、抵抗素子Ｒ３２の他端、トランジスタＭ３２，Ｍ３３のドレイン、および出力端子Ｑｐに接続され、ソースはトランジスタＭ３３のソースおよびトランジスタＭ３６のドレインに接続されている。トランジスタＭ３５のドレインはトランジスタＭ３１，Ｍ３２のソースに接続され、ゲートはトランジスタＭ２６のゲートおよび入力端子ＣＫinpに接続され、ソースはトランジスタＭ３６のソースおよび電流源Ｉ３１の一端に接続されている。トランジスタＭ３６のドレインはトランジスタＭ３３，Ｍ３４のソースに接続され、ゲートはトランジスタＭ２５のゲートおよび入力端子ＣＫinnに接続され、ソースはトランジスタＭ３５のソースおよび電流源Ｉ３１の一端に接続されている。
【００９３】
電流源Ｉ２１の一端は、トランジスタＭ２５，Ｍ２６のソースに接続され、他端は接地されている。電流源Ｉ３１の一端は、トランジスタＭ３５，Ｍ３６のソースに接続され、他端は接地されている。
【００９４】
＜３．適用例＞
次に、上記実施の形態および変形例で説明した分周回路の適用例について説明する。
【００９５】
図１３は、上記実施の形態等の分周回路が適用される位相同期回路９の一構成例を表すものである。位相同期回路９は、クロック信号ＣＫ０に基づいて、より高い周波数を有するクロック信号ＣＫ３を生成するものであり、例えばＴＶチューナなどの様々な用途に用いられるものである。位相同期回路９は、位相周波数比較回路（ＰＦＤ；Phase Frequency Detector）９１と、チャージポンプ９２と、ループフィルタ９３と、ＶＣＯ（Voltage Controlled Oscillator）９４と、分周回路９５，９６とを備えている。
【００９６】
位相周波数比較回路９１は、クロック信号ＣＫ０の位相とクロック信号ＣＫ４の位相とを比較し、比較結果を出力するものである。チャージポンプ９２は、位相周波数比較回路９１から供給された比較結果に基づいて、ループフィルタ９３に対して電流を流し込み、もしくはループフィルタ９３から電流をシンクするものである。ループフィルタ９３は、チャージポンプ９２から供給された電流信号をフィルタリングしつつ電圧信号に変換して、電圧Ｖctrlを生成する。ＶＣＯ９４は、電圧Ｖctrlに応じた周波数のクロック信号ＣＫ１を生成するものである。分周回路９５は、クロック信号ＣＫ１を分周してクロック信号ＣＫ３を生成するものであり、上記実施の形態等に係る分周回路１，２等により構成されている。分周回路９６は、クロック信号ＣＫ３を所定の分周比で分周するものである。
【００９７】
位相同期回路９では、このように、分周回路９５を設けるようにしたので、以下に説明するように、ＶＣＯ９４の可変周波数範囲を等価的に広げることができる。
【００９８】
図１４は、ＶＣＯ９４および分周回路９５における特性を表すものである。この図１４において、横軸は電圧Ｖctrlを示し、縦軸は分周回路９５の出力クロックＣＫ３の周波数ｆを示す。特性Ｗ２は、分周回路９５の分周比を“２”に設定した場合の例を示し、特性Ｗ３は、分周回路９５の分周比を“３”に設定した場合の例を示す。このように、位相同期回路９では、分周比を切り替え可能な分周回路９を設けるようにしたので、このような分周回路９を設けない場合に比べて、可変周波数範囲ｆrangeを広げることができる。
【００９９】
また、分周回路９５の入力端子ＣＫinにおける入力インピーダンスは、動作モード選択信号ＳＥＬによりほとんど変化しない。よって、例えば、ＶＣＯ９４をＬＣ−ＶＣＯで構成した場合でも、動作モード選択信号ＳＥＬによりＶＣＯ９４自体の特性が変化するおそれを低減することができる。すなわち、ＬＣ−ＶＣＯは、一般に、後段に接続される回路の入力インピーダンスが、発振周波数特性に影響をおよぼすおそれがある。位相同期回路１では、分周回路９５を設けるようにしたので、動作モード選択信号ＳＥＬにより入力インピーダンスがほとんど変化しないため、ＶＣＯ９４自体の特性が変化するおそれを低減することができる。
【０１００】
以上、いくつかの実施の形態および変形例、ならびに適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０１】
例えば、上記の各実施の形態の変形例における差動回路では、ＮチャネルＭＯＳ型のＦＥＴを用いてトランジスタＭ１〜Ｍ８等を構成したが、これに限定されるものではなく、これに代えて、例えばＰチャネルＭＯＳ型のＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。
【０１０２】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１０３】
なお、本技術は以下のような構成とすることができる。
【０１０４】
（１）第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、前記第１のクロック信号を第２の信号として出力するモード選択部と、
前記第２の信号および第２のクロック信号に基づいて、前記第２のクロック信号を生成して出力するとともに、前記第２のクロック信号、または前記第２のクロック信号と同位相の第３のクロック信号を前記第１の信号として出力するクロック生成部と
を備えた分周回路。
【０１０５】
（２）前記クロック生成部は、第１のサンプリング回路および第２のサンプリング回路を有し、
前記第１のサンプリング回路は、前記第２のクロック信号を、前記第２の信号の一方方向の遷移のタイミングでサンプリングして出力し、
前記第２のサンプリング回路は、前記第１のサンプリング回路の出力信号を、前記第２の信号の他方方向の遷移のタイミングでサンプリングし、そのサンプリング結果の反転論理信号を前記第２のクロック信号として出力する
前記（１）に記載の分周回路。
【０１０６】
（３）前記第１のサンプリング回路および前記第２のサンプリング回路は、ラッチ回路である
前記（２）に記載の分周回路。
【０１０７】
（４）前記第１のサンプリング回路および前記第２のサンプリング回路は、フリップフロップ回路である
前記（２）に記載の分周回路。
【０１０８】
（５）前記クロック生成部は、前記サンプリング結果の反転論理を求めて前記第３のクロック信号を生成する反転回路を有する
前記（２）から（５）のいずれかに記載の分周回路。
【０１０９】
（６）前記モード選択部および前記クロック生成部は、差動回路として構成されている
前記（１）から（５）のいずれかに記載の分周回路。
【０１１０】
（７）前記モード選択部は、
前記第１のクロック信号が差動信号として供給される第１のクロック入力端子および第２のクロック入力端子と、
前記第１の信号が差動信号として供給される第１の入力端子および第２の入力端子と、
前記第２の信号が差動信号として現れる第１の出力端子および第２の出力端子と、
第１の電源と第２の出力端子との間に挿入された第１の抵抗素子と、
前記第１の電源と第１の出力端子との間に挿入された第２の抵抗素子と、
前記第１の入力端子と、第１のノードとの間に挿入された第１の容量素子と、
前記第２の入力端子と、第２のノードとの間に挿入された第２の容量素子と、
前記第１のノードと、動作モードに応じた電圧が印加される第３のノードとの間に挿入された第３の抵抗素子と、
前記第２のノードと前記第３のノードとの間に挿入された第４の抵抗素子と、
前記第２の出力端子と第４のノードとの間に挿入され、前記第２のノードの電圧に基づいてオンオフする第１のトランジスタと、
前記第１の出力端子と前記第４のノードとの間に挿入され、前記第１のノードの電圧に基づいてオンオフする第２のトランジスタと、
前記第２の出力端子と第５のノードとの間に挿入され、前記第１のノードの電圧に基づいてオンオフする第３のトランジスタと、
前記第１の出力端子と前記第５のノードとの間に挿入され、前記第２のノードの電圧に基づいてオンオフする第４のトランジスタと、
前記第２の出力端子と前記第４のノードとの間に挿入され、前記第１の動作モードにおいてオフ状態になり、前記第２の動作モードにおいてオン状態になる第５のトランジスタと、
前記第１の出力端子と前記第５のノードとの間に挿入され、前記第１の動作モードにおいてオフ状態になり、前記第２の動作モードにおいてオン状態になる第６のトランジスタと、
前記第４のノードと第６のノードとの間に挿入され、前記第１のクロック入力端子の電圧に基づいてオンオフする第７のトランジスタと、
前記第５のノードと前記第６のノードとの間に挿入され、前記第２のクロック入力端子の電圧に基づいてオンオフする第８のトランジスタと、
前記第３のノードと第２の電源との間に挿入された電流源と
を有する
前記（６）に記載の分周回路。
【０１１１】
（８）入力クロック信号と、帰還クロック信号との間の位相を比較する位相比較回路と、
前記位相比較回路における比較結果に基づいて第１のクロック信号を生成する発振回路と
前記第１のクロック信号を分周して第２のクロック信号を生成する第１の分周回路と、
前記第２のクロック信号を分周して前記帰還クロック信号を生成する第２の分周回路と
を備え、
前記第１の分周回路は、
第１の動作モードでは、第１のクロック信号と第１の信号との排他的論理和を求めて第２の信号として出力し、第２の動作モードでは、前記第１のクロック信号を第２の信号として出力するモード選択部と、
前記第２の信号および第２のクロック信号に基づいて、前記第２のクロック信号を生成して出力するとともに、前記第２のクロック信号、または前記第２のクロック信号と同位相の第３のクロック信号を前記第１の信号として出力するクロック生成部と
を有する
位相同期回路。
【符号の説明】
【０１１２】
１，１Ａ，１Ｂ，２，２Ｂ…分周回路、９…位相同期回路、１０，１０Ｂ…動作モード選択部、１１…排他的論理和回路、１２…セレクタ、２０，２０Ｂ，５０，５０Ｂ…クロック生成部、２１，２１Ｂ，２２，２２Ｂ，５１，５１Ｂ…フリップフロップ回路、３１，３２…インバータ、９１…位相周波数比較回路、９２…チャージポンプ、９３…ループフィルタ、９４…ＶＣＯ、９５…分周回路、９６…分周回路、ＣＫin，ＣＫinp，ＣＫinn…クロック入力端子、ＣＫout，ＣＫoutp，ＣＫoutn…クロック出力端子、ＣＫ０、ＣＫ１，ＣＫ１ｐ，ＣＫ１ｎ，ＣＫ３，ＣＫ３ｐ，ＣＫ３ｎ…クロック信号、ＣＫ２，ＣＫ２ｐ，ＣＫ２ｎ…信号、ＣＫ，ＣＫｐ，ＣＫｎ，Ｄ，Ｄｐ，Ｄｎ…入力端子、Ｃ１，Ｃ２…容量素子、ｆrange…可変周波数範囲、ＩＶ１…インバータ回路、Ｌ１…信号、Ｍ１〜Ｍ８，Ｍ１１〜Ｍ１６、Ｍ２１〜Ｍ２６…トランジスタ、Ｉ１，Ｉ１１，Ｉ２１…電流源、Ｑ，Ｑｐ，Ｑｎ…出力端子、Ｑ１，Ｑ１ｐ，Ｑ１ｎ…信号、Ｒ１〜Ｒ４，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…抵抗素子、ＳＥＬ…動作モード選択信号、ＳＥＬin…入力端子、Ｔin，Ｔout…周期、Ｖctrl…電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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