(57)【要約】【課題】、昇圧回路におけるピーク電流を削減することを可能にする。【解決手段】この半導体記憶装置は、メモリセルが配列されたメモリセルアレイと、メモリセルアレイに対して印加される電圧を生成する電圧生成回路と、メモリセルアレイ及び電圧生成回路を制御する制御回路とを備える。電圧生成回路は、入力端子と出力端子との間に縦列接続された複数の昇圧回路と、入力端子と縦列接続された複数の昇圧回路のいずれかとを短絡させるスイッチング回路とを備える。制御回路は、出力端子が出力する出力電圧が変化する期間内において、複数の昇圧回路のうち駆動させる昇圧回路の数を増加させるとともに、スイッチング回路の導通状態を制御する。【選択図】図７
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【特許請求の範囲】
【請求項１】
メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対して印加される電圧を生成する電圧生成回路と、
前記メモリセルアレイ及び前記電圧生成回路を制御する制御回路と
を備え、
前記電圧生成回路は、入力端子と出力端子との間に縦列接続された複数の昇圧回路と、
前記入力端子と縦列接続された前記複数の昇圧回路のいずれかとを短絡させるスイッチング回路と
を備え、
前記制御回路は、前記出力端子が出力する出力電圧が変化する期間内において、前記複数の昇圧回路のうち駆動させる昇圧回路の数を増加させるとともに、前記スイッチング回路の導通状態を制御する
ことを特徴とする半導体記憶装置。
【請求項２】
前記出力電圧の変化を検出する電圧検知回路を更に備え、
前記制御回路は、前記電圧検知回路の検知結果に応じて、駆動させる前記昇圧回路の数を増加させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記電圧検知回路の検知結果に応じて、前記スイッチング回路の導通状態を制御する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
入力信号の変化を遅延させる遅延回路を更に備え、
前記制御回路は、前記遅延回路から出力された信号に基づき、駆動させる前記昇圧回路の数を増加させる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記遅延回路から出力された信号に基づき、前記スイッチング回路の導通状態を制御する
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、動作の種類に応じて様々な大きさの電圧が生成するための昇圧回路が設けられる。通常、不揮発性半導体記憶装置においては昇圧回路が複数段用意され、必要な電圧の大きさに応じて必要な段数の昇圧回路が選択的に駆動される。
【０００３】
近年、半導体記憶装置では、より一層の低消費電力化・低消費電流化が求められている。一方で、半導体記憶装置の大容量化、微細化の進展に伴い、半導体記憶装置の消費電流は増加傾向にある。このような状況の中、半導体記憶装置におけるピーク電流を削減することが重要になっている。昇圧回路においても、このようなピーク電流の削減は重要な課題である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３６７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態に係る半導体記憶装置は、昇圧回路におけるピーク電流を削減することを可能にするものである。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体記憶装置は、メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに対して印加される電圧を生成する電圧生成回路と、メモリセルアレイ及び電圧生成回路を制御する制御回路とを備える。電圧生成回路は、入力端子と出力端子との間に縦列接続された複数の昇圧回路と、入力端子と縦列接続された複数の昇圧回路のいずれかとを短絡させるスイッチング回路とを備える。制御回路は、出力端子が出力する出力電圧が変化する期間内において、複数の昇圧回路のうち駆動させる昇圧回路の数を増加させるとともに、スイッチング回路の導通状態を制御する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る半導体記憶装置の概略構成を示す図である。
【図２】実施の形態に係る昇圧回路の構成を示す図である。
【図３】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図４】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図５】読み出し動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図６】消去動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図７】電圧生成回路７の概略構成を示す回路ブロック図である。
【図８】本実施の形態の効果を示すグラフである。
【図９】本実施の形態の効果を示すグラフである。
【図１０】本実施の形態の効果を示すグラフである。
【図１１】本実施の形態の効果を示すグラフである。
【図１２】本実施の形態の効果を示すグラフである。
【図１３】本実施の形態の効果を示すグラフである。
【図１４Ａ】電圧生成回路７の概略構成を示す回路図である。
【図１４Ｂ】電圧生成回路７の概略構成を示す回路図である。
【図１５】電圧生成回路７の具体的な構成例を示す回路図である。
【図１６】図１５の電圧生成回路７の動作を示すタイミングチャートである。
【図１７】電圧生成回路７の別の具体的な構成例を示す回路図である。
【発明を実施するための形態】
【０００８】
次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。
【０００９】
図１は、実施の形態に係る半導体記憶装置の概略構成を示す図である。以下の説明では、半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリを用いて説明を行う。しかし、実施の形態に係る電圧生成回路は、ＮＡＮＤ型フラッシュメモリに限定されることなく、種々の半導体記憶装置に用いることができることは言うまでもない。
【００１０】
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧生成回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。図示は省略するが、１つのメモリセルＭＣは、積層ゲート型構造とすることができる。すなわち、メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲート電極はそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１１】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極はワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有するメモリセルＭＣの集合は、１ページ又は複数ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線ＷＬを共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１２】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００１３】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１４】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１５】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１６】
電圧生成回路７は、コントローラ４からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧生成回路７は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【００１７】
ここで、電圧生成回路７内には電圧を生成するための複数の昇圧回路ＢＣからなる電圧発生回路７Ａが設けられている。電圧発生回路７Ａは、昇圧回路ＢＣ内に設けられたチャージポンプを動作させることにより動作に必要な電圧を生成する。チャージポンプとしては、例えば図２に示すような構成が用いられる。このチャージポンプは、直列接続されたダイオードＤ(転送トランジスタ)の各段にキャパシタＣの一端を接続し、キャパシタＣの他端にクロック信号が供給される回路である。キャパシタＣの他端はクロック信号に基づいて電位が制御され、それに伴いダイオードＤが接続されるキャパシタの一端側の電位も上昇する。チャージポンプはこれを繰り返して昇圧電圧を生成する。このようなチャージポンプを含んだ昇圧回路ＢＣが、後述するように複数直列接続されて電圧発生回路７Ａを構成することで、大きな電圧を生成することができる。また、この電圧生成回路７には、昇圧回路ＢＣが発生させた出力電圧Ｖｏｕｔの大きさを検知するための電圧検知回路７Ｂが設けられている。なお、図２の昇圧回路は、転送トランジスタをダイオード接続にしてダイオードＤを構成した回路を例示している。この形式の場合、ダイオードＤ（転送トランジスタ）の次段に転送される電圧は転送トランジスタの閾値電圧分低い（閾値落ちした）値になる。段数が少ない昇圧回路においてはこの閾値落ちの影響は少ないが、段数が多い昇圧回路においてはこのような形式は適さない。求められる出力電圧が高く、段数が多い昇圧回路に関しては転送トランジスタの閾値電圧をキャンセル出来る程度の電圧がゲートに印加されるような回路方式をとるのが一般的である。本提案では後者の方式を採用しているが、図２には昇圧回路の基本的な形式を簡易的に示すことが可能な前者を示している。
【００１８】
図３は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。２値データ記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００１９】
［書き込み動作］
図４は、書き込み動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロックＢＬＫ内の選択されたワード線（ＷＬ１）には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）には中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、電圧Ｖｓｇを印加する。
【００２０】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２１】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧の値だけ低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量結合によって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２２】
［読み出し動作］
図５は、読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２３】
［消去動作］
図６は、消去動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。消去動作は、ブロック単位で実行される。図６に示すように、消去動作では、セルウェル(ＣＰＷＥＬＬ)に消去電圧Ｖｅｒａ（１０Ｖ〜２４Ｖ程度）、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。
【００２４】
図７に示すように、電圧生成回路７は、複数（例えばＮ個）の昇圧回路ＢＣ（ｉ）（ｉ＝１〜Ｎ）を備えており、これらの昇圧回路ＢＣ（ｉ）は、入力電圧Ｖｉｎが入力される入力電圧端子Ｎ１と出力電圧端子Ｎ２との間に縦列接続されている。複数の昇圧回路ＢＣの各々は、電圧をＶだけ昇圧させる能力を有しており、従って、Ｎ個の昇圧回路ＢＣが縦列接続されることにより、出力電圧Ｖｏｕｔを、入力電圧Ｖｉｎよりも個数Ｎに略比例した値まで上昇させることができる。
しかし、入力電圧Ｖｉｎを昇圧させる場合に、常にＮ個の昇圧回路ＢＣを同時に駆動させると消費電流が大きくなり、また、電力効率も低下するという問題がある。
【００２５】
図８は、縦列接続する昇圧回路ＢＣの数と、電圧−電流特性との関係を示している。縦列接続される昇圧回路ＢＣの数が増加するにつれ、同一の出力電圧Ｖｏｕｔにおいて得られる出力電流Ｉｏｕｔは大きくなる。
また、図９は、縦列接続する昇圧回路ＢＣの数と、電圧−電力効率特性との関係を示している。縦列接続される昇圧回路ＢＣの数によって、最大の電力効率が得られる出力電圧Ｖｏｕｔの値が変化することが分る。
【００２６】
そこで、本実施の形態の電圧生成回路７では、出力端子Ｎ２の出力電圧Ｖｏｕｔが上昇する期間内において、駆動させる昇圧回路ＢＣの数を増加させる構成を採用している。例えば、図７に示すように、昇圧動作の開始直後は、Ｎ個の昇圧回路のうちＮ／ａ個の昇圧回路ＢＣのみを駆動させる。昇圧動作が進むにつれ、駆動される昇圧回路ＢＣの数を、Ｎ／ｂ個（ｂ＜ａ）、Ｎ個と増加させていく。Ｎ／ａ個の昇圧回路ＢＣは、出力電圧端子Ｎ２側のＮ／ａ個の昇圧回路ＢＣであり、Ｎ／ｂ個の昇圧回路ＢＣは、出力端子Ｎ２側のＮ／ｂ個の昇圧回路ＢＣである。
【００２７】
このため、入力端子Ｎ１は、駆動させられるＮ／ａ個、Ｎ／ｂ個の昇圧回路ＢＣの列の先頭の入力端子と、スイッチング回路ＳＷ（ＳＷ１、ＳＷ２）により短絡させられる。Ｎ個全ての昇圧回路が駆動される場合には、スイッチング回路ＳＷは、すべて非導通状態に維持される。なお、図７では、スイッチング回路ＳＷの数が２個である場合を例示的に図示しているが、スイッチング回路ＳＷの数は２個に限定されるものではなく、３個以上であってもよい。
【００２８】
このように、駆動させる昇圧回路ＢＣの数を徐々に増加させる場合の効果を、図１０及び図１１に説明する。昇圧動作の開始直後からＮ個全ての昇圧回路ＢＣを動作させる場合（w/o stage control）、出力電圧Ｖｏｕｔが未だ低い段階においては、図１０のグラフのように大きな出力電流Ｉｏｕｔが得られるが、図１１のように電力効率は低くなってしまう。
一方、本実施の形態のように動作させる昇圧回路ＢＣの数を徐々に増加させる場合（w/ stage control）には、図１０のグラフに示すように、出力電流Ｉｏｕｔは若干低下が見られるが、出力電圧Ｖｏｕｔが未だ低い段階においても電力効率を高く維持することができる。
【００２９】
図１２は、出力電圧Ｖｏｕｔを生成する場合における、電圧生成回路７の動作例を説明する。電圧生成回路７の出力電圧Ｖｏｕｔは、例えばリセット状態からセットアップを行う場合において、所定の電圧まで上昇させられる。このとき、電圧生成回路７内のＮ個の昇圧回路ＢＣを、電源投入当初からＮ個同時に駆動するのではなく、例えばＮ／ａ個、Ｎ／ｂ個、Ｎ個のように段階的に駆動する昇圧回路ＢＣの数を増加させる。これにより、図１０及び図１１で示した効果を得ることができる。また、セットアップ時だけでなく、例えば各種配線（ワード線など）を充電する場合においても、同様の動作を実行することができる。
【００３０】
図１３は、実際の電圧生成回路７において、出力電圧Ｖｏｕｔ、消費電流Ｉｃｃの時間的な推移を示す。図１３において、点線のグラフは、常にＮ個の昇圧回路ＢＣを動作させた場合であり、実線のグラフは、本実施の形態に従った動作をさせた場合である。出力電圧Ｖｏｕｔに関しては、両者で大きな変化は見られないが、消費電流Ｉｃｃに関しては、本実施の形態の動作を行うことにより、消費電流Ｉｃｃのピーク値が抑制されることが分る。
【００３１】
電圧生成回路７において同時に動作させる昇圧回路ＢＣの数の切換え判断・及び制御は、例えば図１４Ａに示すように、出力電圧端子Ｎ２の出力電圧Ｖｏｕｔの変化を、電圧検知回路７Ｂによって検出し、その検出結果に基づいて、制御回路４を介して行うことができる（図１４Ａでは、スイッチング回路ＳＷは図示を省略されている）。図１４Ａの例では、電圧検知回路７Ｂは分圧抵抗７１及び比較器７２を有し、この比較器７２における比較結果に基づき制御回路４において切換え制御が行われる。
【００３２】
また、出力電圧Ｖｏｕｔの検出に加え、又はこれに代えて、所定の制御信号の入力からの時間を計測したり、又は当該制御信号を遅延回路で遅延させることにより、上述の切換え制御を行うこともできる。図１４Ｂは、電圧検知回路７Ｂに加え、遅延回路４Ａを備えている（図１４Ｂでは、スイッチング回路ＳＷは図示を省略されている）。遅延回路４Ａは、昇圧動作を開始することを指示する制御信号ＳＥＴＵＰを、クロック信号ＣＬＫに従って所定時間遅延させて遅延信号ＳＥＴＵＰ＿ＤＬＹを生成する。制御回路４は、この遅延信号ＳＥＴＵＰ＿ＤＬＹに従い、上述の切換え制御を実行することができる。
【００３３】
図１５は、図１４Ｂのように、電圧検知回路７Ｂと遅延回路４Ａとを有する装置の具体的な構成例を示している。ここでは、昇圧回路ＢＣの数は６個であり、スイッチング回路ＳＷは、２個（ＳＷ１、ＳＷ２）である例を示している。
【００３４】
この図１５の構成例では、昇圧回路ＢＣを駆動するための回路として、ドライバ７ｃ（１）〜７ｃ（３）が電圧生成回路７内に設けられている。ここでは、ドライバ７ｃ（１）が昇圧回路ＢＣ（１）、（２）を駆動し、ドライバ７ｃ（２）が昇圧回路ＢＣ（３）、（４）を駆動し、ドライバ７ｃ（３）が昇圧回路ＢＣ（５）、（６）を駆動する例を示している。ドライバ７ｃ（１）は、制御回路４から供給されるクロック信号ＰＭＰＣＬＫ＿１に従い昇圧回路ＢＣ（１）、（２）の制御を行い、ドライバ７ｃ（２）は、制御回路４から供給されるクロック信号ＰＭＰＣＬＫ＿２に従い昇圧回路ＢＣ（３）、（４）の制御を行い、ドライバ７ｃ（３）は、制御回路４から供給されるクロック信号ＰＭＰＣＬＫ＿３に従い昇圧回路（５）、（６）の制御を行う。
このように、この実施の形態では、１つのドライバ７ｃ（ｉ）が、イネーブル信号ＥＮＢｉに従って、複数（本例では２つ）の昇圧回路ＢＣを、非活性状態から活性化状態に切り替える構成を採用している。この構成によれば、ドライバの数を軽減し、回路面積の縮小を図ることができる。ただし、１つのドライバ７ｃ（ｉ）が、単一の昇圧回路ＢＣの制御を司るようにした構成も採用することは可能である。
【００３５】
また、各昇圧回路ＢＣは、制御回路４から供給されるイネーブル信号ＥＮＢ１〜３が”Ｈ”となったときに活性化され、動作を開始する。昇圧回路ＢＣ（１）、（２）はイネーブル信号ＥＮＢ１を受信し、昇圧回路ＢＣ（３）、（４）は、イネーブル信号ＥＮＢ２を受信し、昇圧回路ＢＣ（５）、（６）は、イネーブル信号ＥＮＢ３を受信する。
【００３６】
また、スイッチング回路ＳＷ１、ＳＷ２は、それぞれ制御回路４から制御信号ＳＷ＿ＥＮＢ１、ＳＷ＿ＥＮＢ２を入力されて導通状態（ＯＮ）と非導通状態（ＯＦＦ）との間で切り替わるように構成されている。
【００３７】
次に、図１６のタイミングチャートを参照して、図１５の回路の動作例を説明する。時刻ｔ１で制御信号ＳＥＴＵＰが”Ｈ”に立ち上がると、イネーブル信号ＥＮＢ３と制御信号ＳＷ＿ＥＮＢ１も略同時に”Ｈ”に立ち上がり、これにより、昇圧回路ＢＣ（５）、（６）のみが活性化し、他の昇圧回路ＢＣ（１）〜（４）は非活性化状態のままとされる。そして、スイッチング回路ＳＷ１が導通状態に切り替わり、これにより、活性化された昇圧回路ＢＣ（５）、（６）が、入力電圧端子Ｎ１と出力電圧端子Ｎ２との間に接続される。
【００３８】
その後、時刻ｔ２になると、遅延回路４Ａの動作により、制御信号ＳＥＴＵＰを所定時間遅延させた信号ＳＥＴＵＰ＿ＤＬＹが”Ｈ”に立ち上がる。制御回路４は、これを受けてイネーブル信号ＥＮＢ２及び制御信号ＳＷ＿ＥＮＢ２を”Ｈ”
に立ち上げると共に、制御信号ＳＷ＿ＥＮＢ１を”Ｌ”に引き下げる。これにより、昇圧回路ＢＣ（３）〜（６）が活性化状態に移行すると共に、スイッチング回路ＳＷ１に代えて、ＳＷ（２）が導通状態に切り替わる。
【００３９】
その後、時刻ｔ３では、出力電圧Ｖｏｕｔが目標値より数Ｖ低い値まで上昇したことが比較回路７２により検知され、フラグ信号ＦＬＧが”Ｈ”となる。これを受けて制御回路４は、イネーブル信号ＥＮＢ１を”Ｈ”に切り替えると共に、制御信号ＳＷ＿ＥＮＢ２を”Ｌ”に切り替える。これにより、全ての昇圧回路ＢＣ（１）〜（６）が活性化状態に移行し、また、スイッチング回路ＳＷ１、ＳＷ２はともに非導通状態になる。したがって、全ての昇圧回路ＢＣ（１）〜（６）が昇圧動作に寄与する状態が得られる。
【００４０】
図１７は、図１４Ａのように、遅延回路４Ａは有さず、電圧検知回路７Ｂのみを有する装置の具体的な構成例を示している。遅延回路４Ａを省略する代りに、比較回路７２は、２つのコンパレータ７２Ａ、７２Ｂを有し、２種類のフラグ信号ＦＬＧ１、ＦＬＧ２を出力する。制御回路４は、このフラグ信号ＦＬＧ１、ＦＬＧ２に従い、イネーブル信号ＥＮＢ１〜３及び制御信号ＳＷ＿ＥＮＢ１、２の論理を切換える。
【００４１】
［効果］
以上説明したように、本実施の形態によれば、複数の昇圧回路ＢＣの駆動数を、昇圧動作の進行に応じて増加させるので、昇圧回路ＢＣにおける消費電流のピーク電流を削減することが可能になる。また同時に昇圧回路を効率よく動かすことが可能となる。その際、入力端子Ｎ１と、駆動中の昇圧回路ＢＣとがスイッチング回路により接続され、出力端子Ｎ２は常に固定とされる。
【００４２】
［その他］
以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧生成回路、  １０・・・ＮＡＮＤセルユニット、  ２１・・・ＮＡＮＤ型フラッシュメモリ、  ＢＣ・・・昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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