(57)【要約】【課題】  半導体トランジスタの高電圧印加試験において、短時間で信頼性不良をスクリーニングする。【解決手段】  半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に当該ソース電圧よりも低電圧の初期電圧を印加して、被試験トランジスタをオフ状態に維持する第１工程と、当該第１工程後、被試験トランジスタをオフ状態に維持した状態で、ソース電圧よりも高電圧のストレス電圧をドレイン端子に印加する第２工程と、を有する。【選択図】        図１
2015075432.tif 000002
【特許請求の範囲】
【請求項１】
半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に前記ソース電圧よりも低電圧の初期電圧を印加して、前記被試験トランジスタをオフ状態に維持する第１工程と、
前記第１工程後、前記被試験トランジスタをオフ状態に維持した状態で、前記ソース電圧よりも高電圧のストレス電圧を前記ドレイン端子に印加する第２工程と、を有することを特徴とするテスト方法。
【請求項２】
前記ストレス電圧の印加がパルス状で繰り返し行われるように、前記第１工程と前記第２工程を交互に、繰り返して行うことを特徴とする請求項１に記載のテスト方法。
【請求項３】
前記第２工程において、前記被試験トランジスタをオフ状態に維持しながら、ゲート電圧設定を前記第１工程におけるゲート電圧設定から変更する工程を備えることを特徴とする請求項１又は２に記載のテスト方法。
【請求項４】
前記ドレイン端子に前記ソース電圧よりも少なくとも所定電圧差以上低い電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ドレイン端子に印加される電圧との差が一定電圧又は一定電圧以下となるように、前記ドレイン電圧の変化に追随して変化させ、
前記ドレイン端子に前記ソース電圧よりも高電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ソース端子に印加される電圧に対して一定電圧差となるように固定することを特徴とする請求項３に記載のテスト方法。
【請求項５】
請求項３又は４に記載のテスト方法において用いられるテスト回路であって、
前記被試験トランジスタの前記ゲート端子と接続し、前記ゲート電圧設定を変更するためのゲート電圧選択回路を備えることを特徴とするテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタのテスト方法に関し、特に、パワーデバイス等の高耐圧仕様の半導体トランジスタの信頼性不良を短時間でスクリーニングするテスト方法に関する。
【背景技術】
【０００２】
パワーデバイス等の高電圧の耐圧仕様の半導体回路、特にＧａＮやＳｉＣなどの化合物半導体を材料とする半導体回路では、オフバイアス状態で高電圧を印加して行う信頼性不良のスクリーニングをいかに効率的に行うかが重要な課題となっている。
【０００３】
一般的なオフバイアス状態での信頼性不良のスクリーニング方法として、ストレス試験やバーンインが行なわれる。しかしながら、ＧａＮやＳｉＣなどの化合物半導体を材料とするパワーデバイスではスクリーニングに数十秒〜数時間の長時間のストレス印加またはバーンインが必要であり、Ｓｉ（シリコン）を材料とするパワーデバイスのように一秒程度のストレス印加で信頼性不良チップをスクリーニングすることができない。このため、コスト増加の原因となるものの、数十秒〜数時間の長時間のストレス印加またはバーンインによって、信頼性不良のスクリーニングを実施している。
【０００４】
かかるストレス試験やバーンインでは、図１１に示すように、被試験トランジシタ１０のゲート端子１１、ソース端子１２、及び、ドレイン端子１３に試験装置（電圧供給回路）を接続し、ゲート端子１１に印加する電圧を制御することで被試験トランジスタ１０をオフ状態（ターンオフ）に設定後、ドレイン端子１３に試験電圧（通常、仕様電圧の最大値よりも数百Ｖ程度高い電圧。以降「ストレス電圧」と称する）を印加することで信頼性不良を加速させ、スクリーニングを行う。
【０００５】
かかるストレス試験時において、被試験トランジスタのドレイン端子１３、ゲート端子１１、及び、ソース端子１２に印加される電圧の電圧変化の様子を図１２に示す。図１２に示すように、ソース端子の電圧を基準として、被試験トランジスタが常時オフする電圧をゲート電圧に印加し、この状態で、ドレイン端子にストレス電圧を印加する。
【０００６】
被試験トランジスタが良品であれば、被試験トランジスタはオフ状態に設定されているため、ドレイン端子に流れるリーク電流は室温で数マイクロアンペア、高温（１５０℃など）でも数十マイクロアンペア〜数ミリアンペアの電流しか流れない。また、ストレス電圧印加後の時間経過に対して急激な電流変化は発生しない。
【０００７】
一方、被試験トランジスタが不良品の場合、破壊するまではドレイン端子のリーク電流は室温で数マイクロアンペア、高温（１５０℃など）でも数十マイクロアンペア〜数ミリアンペアの電流しか流れない。しかし、不良が発生した瞬間から、ドレイン端子のリーク電流が急増し、ほぼ試験装置の電流レンジがレンジオーバーする制限値まで流れる。
【０００８】
このようにして、ドレイン電流を測定することにより被試験トランジスタの信頼性不良をスクリーニングすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−３８９６５号公報
【特許文献２】特開２０１３−１５４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＧａＮやＳｉＣなどの化合物半導体を材料とするパワートランジスタでは不良をスクリーニングするためのストレス印加時間が長く、数十秒〜数分、長い場合は数時間もかかるという問題がある。ストレス印加時間（スクリーニング時間）を短縮する方法として、ドレイン電圧をより高電圧に設定して加速試験を行なう方法が、一般的に使用されている。
【００１１】
かかる高電圧印加試験方法としては、例えば特許文献１又は２に記載の方法が挙げられる。
【００１２】
一方で、スクリーニング時間は、実際にドレイン端子に印加される電圧に依存するというよりは、むしろ、より正確には、ドレイン端子に印加される電圧に連動して被試験トランジスタ内部に印加される電界に依存していることが知られている。
【００１３】
これに関連して、印加電圧波形の立ち上がり時間を短くすることで、被試験トランジスタ内部に印加される電界を高くする方法が知られている。
【００１４】
立ち上がり時間を短縮する方法として、テスタＤＣユニットから直接ドレイン端子に電圧を印加するのではなく、図１３に示すように、被試験トランジスタ１０の直近に抵抗２１とコンデンサ２２、及びスイッチ２３で構成された電圧印加回路２０を取り付け、被試験トランジスタ１０と電圧印加回路のコンデンサ２２及びテスタＤＣユニット(ドレイン電圧供給回路)との接続をスイッチ２３を介して行うことで、配線などの経路の寄生コンダクタンスや容量成分を低減し、短時間でドレイン電圧を立ち上げる方法が知られている。通常、テスタＤＣユニットで６００〜７００Ｖの電圧を印加する場合、０．５ミリ秒から１０ミリ秒で立ち上がるが、上記電圧印加回路を用いることで数十ナノ秒〜数マイクロ秒で立ち上げることが可能となる。
【００１５】
他に、被試験トランジスタ内部に印加される電界が低下する要因として、図１２に示すように、ストレス電圧印加時のドレイン端子電圧波形の波形なまりの存在が知られている。
【００１６】
上記の状況を鑑み、本発明は、特にＧａＮやＳｉＣなどの化合物半導体を材料としたパワーデバイスのストレス印加試験において、短時間で信頼性不良をスクリーニングすることのできるテスト方法、及び、テスト方法を実施するに際して好適なテスト回路の構成を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係るテスト方法は、半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に前記ソース電圧よりも低電圧の初期電圧を印加して、前記被試験トランジスタをオフ状態に維持する第１工程と、
前記第１工程後、前記被試験トランジスタをオフ状態に維持した状態で、前記ソース電圧よりも高電圧のストレス電圧を前記ドレイン端子に印加する第２工程と、を有することを第１の特徴とする。
【００１８】
上記第１の特徴の本発明に係るテスト方法は、更に、
前記ストレス電圧の印加がパルス状で繰り返し行われるように、前記第１工程と前記第２工程を交互に、繰り返して行うことを第２の特徴とする。
【００１９】
上記第１又は第２の特徴の本発明に係るテスト方法は、更に、
前記第２工程において、前記被試験トランジスタをオフ状態に維持しながら、ゲート電圧設定を前記第１工程におけるゲート電圧設定から変更する工程を備えることを第３の特徴とする。
【００２０】
上記第３の特徴の本発明に係るテスト方法は、更に、
前記ドレイン端子に前記ソース電圧よりも少なくとも所定電圧差以上低い電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ドレイン端子に印加される電圧との差が一定電圧又は一定電圧以下となるように、前記ドレイン電圧の変化に追随して変化させ、
前記ドレイン端子に前記ソース電圧よりも高電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ソース端子に印加される電圧に対して一定電圧差となるように固定することを第４の特徴とする。
【００２１】
上記目的を達成するための本発明に係るテスト回路は、
上記第３又は第４の本発明に係るテスト方法において用いられるテスト回路であり、前記被試験トランジスタの前記ゲート端子と接続し、前記ゲート電圧設定を変更するためのゲート電圧選択回路を備えることを第１の特徴とする。
【００２２】
上記第１の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路に接続し、前記第２工程において、前記ゲート電圧選択回路を介して前記ゲート端子に電圧を供給するゲート電圧供給回路と、
前記ドレイン端子に接続し、前記ドレイン端子に前記初期電圧及び前記ストレス電圧を供給するドレイン電圧供給回路を備えてなる。
【００２３】
上記第１の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路が、
アノードが前記ゲート端子に接続し、カソードが前記ドレイン端子に接続するダイオードと、一方端が前記ダイオードの前記アノードに接続し、他方端が前記ゲート端子に電圧を供給するゲート電圧供給回路に接続する抵抗を備えてなる。
【００２４】
上記第１の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路が、
前記ドレイン端子の電圧を所定値と比較する比較器と、前記比較器による比較結果に基づき、前記ゲート端子の接続先を、前記ゲート端子が前記ドレイン端子と接続するか、又は、前記ゲート端子がゲート端子に電圧を供給するゲート電圧供給回路と接続するかの間で切り替えるスイッチを備えてなる。
【発明の効果】
【００２５】
本発明に依れば、ドレイン端子にソース電圧より低電圧を印加した後で、ソース電圧より高電圧のストレス電圧を印加する。これにより、ドレイン端子に印加される電圧は、初期電圧からストレス電圧へと立ち上がる。
【００２６】
被試験トランジスタへの実質的なストレス印加は、ドレイン端子に印加される電圧がソース電圧と一致する時点から開始されるが、このとき、ストレス試験の開始時点でストレス電圧の波形は既に立ち上がりの途中であるため、印加される電界は波形なまりの影響を受けない。この結果、被試験トランジスタに高電界を印加することができるため、簡単な方法で、スクリーニング時間の短縮が可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る信頼性不良のテスト方法の構成例を示すフローチャート
【図２】本発明の一実施形態に係るテスト方法において、被試験トランジスタと試験装置（電圧供給回路）との接続の様子を示す回路ブロック図
【図３】本発明の一実施形態に係るテスト方法において、高電圧印加試験時におけるドレイン端子の電圧、ゲート端子の電圧、及び、ソース端子の電圧の波形変化を示すタイミングチャート
【図４】本発明のテスト方法の他の実施形態において、高電圧印加試験時におけるドレイン端子の電圧、ゲート端子の電圧、及び、ソース端子の電圧の波形変化を示すタイミングチャート
【図５】本発明の高電圧印加試験方法を行う場合の被試験トランジスタのドレイン電圧の時間変化、及び被試験トランジスタに印加される電界の時間変化を、従来方法により高電圧印加試験を行う場合と比較したグラフ
【図６】本発明の一実施形態に係るテスト方法において、高電圧印加試験時におけるドレイン端子の電圧、ゲート端子の電圧、及び、ソース端子の電圧の波形変化を示すタイミングチャート
【図７】本発明のテスト方法で用いられるゲート電圧選択回路の構成の一例を示す回路図
【図８】図７のゲート電圧選択回路を用いて高電圧印加試験を行なう場合に、被試験トランジスタの各端子、及び、比較器の出力端子に印加される電圧の波形変化を示すタイミングチャート
【図９】本発明のテスト方法で用いられるゲート電圧選択回路の構成の一例を示す回路図
【図１０】図９のゲート電圧選択回路を用いて高電圧印加試験を行なう場合に、被試験トランジスタの各端子、及び、ゲート電圧供給回路の供給電圧の波形変化を示すタイミングチャート
【図１１】一般的なパワーデバイスの高電圧印加試験における試験装置と被試験トランジスタの接続の様子を示す図
【図１２】従来のパワーデバイスの高電圧印加試験において、試験時に被試験トランジスタに印加されるドレイン端子の電圧、ゲート端子の電圧、及び、ソース端子の電圧の波形変化を示すタイミングチャート
【図１３】従来構成のパワーデバイスの高電圧印加試験における試験装置と被試験トランジスタの接続の一例を示す図
【発明を実施するための形態】
【００２８】
以下に、本発明の係る信頼性不良のテスト方法及びテスト回路の実施形態につき、図面を参照して詳細に説明する。
【００２９】
本発明の一実施形態に係る信頼性不良のテスト方法（以降、適宜「本発明方法１」と称する）の構成例を図１のフローチャートに示す。本発明方法１は、特に、ＧａＮやＳｉＣなどの化合物半導体を材料としたパワートランジスタの信頼性不良のスクリーニング方法を想定している。しかしながら、本発明方法１は、これに限られるものではない。また、本発明方法１は、上記図１のフローチャートで示される方法に限定されるものではない。
【００３０】
図２に、本発明方法１を適用する場合の被試験トランジスタとテスト回路との接続の様子を示す。図３に、本発明方法１において、図２の被試験トランジスタ１０のドレイン端子１３、ゲート端子１１、及び、ソース端子１２に印加される電圧の波形変化の様子を示すタイミングチャートを示す。
【００３１】
本発明方法１では、まず、図２に示すように、被試験トランジスタ１０のゲート端子１１、ソース端子１２、ドレイン端子１３の夫々を各端子用の試験装置（電圧供給回路）３０ａ〜３０ｃに接続する（ステップＳ１００）。このとき、ゲート端子１１とゲート端子用の試験装置（ゲート電圧供給回路３０ａ）との接続は、後述するゲート電圧選択回路３１を挿入して行うことが好ましい。ドレイン電圧供給回路３０ｃは、後述の初期電圧及びストレス電圧を供給する。ここで、図１３に示す電圧印加回路２０を、ドレイン端子１３とドレイン電圧供給回路３０ｃの間に挿入し、接続するのも好適である。この場合、ストレス電圧（高電圧）は電圧印加回路２０を介してドレイン端子１３に供給され、初期電圧を含む他の低電圧は電圧印加回路２０を介さずにドレイン端子１３に供給され、ドレイン端子１３に供給する電圧を切り替え可能になっている。
【００３２】
そして、時刻Ｔ１において、被試験トランジスタ１０のドレイン端子１３、ゲート端子１１、ソース端子１２に夫々所定の電圧を印加し、被試験トランジスタ１０をオフ状態に設定する。
【００３３】
このとき、時刻Ｔ１から所定の期間（数十ミリ秒以下）経過するまで、ドレイン端子１３には、ソース端子１２の印加電圧（ここでは、０Ｖ（ＧＮＤ））よりも低電圧の初期電圧（例えば、−１０Ｖ）を印加する（ステップＳ１０１）。ここで、ドレイン端子１３に初期電圧を印加している間は、被試験トランジスタ１０がターンオンしないように、ゲート端子１１にもソース端子１２の印加電圧よりも低電圧を印加しておく必要がある。本実施形態では、例として、ゲート端子１１にドレイン端子１３と同じ電圧−１０Ｖを印加している。なお、上記は被試験トランジスタ１０の閾値電圧が４Ｖの場合の例である。
【００３４】
その後、ドレイン端子１３にソース電圧よりも高電圧のストレス電圧の印加を開始する（ステップＳ１０３）。そして、所定期間、高電圧の印加を維持する。図１３に示す電圧印加回路２０を用いる場合、ストレス電圧の印加前はスイッチ２３をオフ状態でコンデンサ２２をストレス電圧で予め充電しておき、その後、スイッチ２３をオンして、コンデンサ２２を介したドレイン端子１３へのストレス電圧の印加を開始する。このとき、被試験トランジスタ１０はオフ状態を維持するように、ゲート電圧設定を適宜変更しておく（ステップＳ１０２）。図２の例では、ゲート端子１１に印加される電圧をソース端子１２の電圧と同じ固定電圧０Ｖに変更している。これにより、ドレイン端子１３の印加電圧は、初期電圧（−１０Ｖ）からストレス電圧（６００〜８００Ｖ）へと立ち上がる。ここで、ドレイン端子１３の印加電圧は、ストレス電圧印加の開始初期（図３のＴＲ）において波形なまりを有した状態で徐々に立ち上がるが、その後は、一定の傾きで立ち上がる。
【００３５】
ストレス電圧の印加開始から短時間が経過後、時刻Ｔ２において、ドレイン端子１３の印加電圧がソース端子１２の印加電圧（０Ｖ）よりも高電圧となり、実質的な高電圧印加試験が開始される。このとき、時刻Ｔ２では、ドレイン端子１３の電圧は初期電圧からストレス電圧へ一定の傾きで立ち上がっている途中である。換言すると、ドレイン端子１３に予めソース端子１２より低い初期電圧を印加しておくことにより、ストレス電圧の立ち上がりのなまりが発生する時期が、高電圧印加試験の開始時点よりも先に前倒しされている。この結果、被試験トランジスタ１０内部に印加される電界は、印加電圧波形のなまりの影響を受けない。
【００３６】
これにより、被試験トランジスタ１０に高電界を印加することができる。この結果、信頼性不良の原因となる被試験トランジスタ内部に発生している欠陥或いは異常は、より高電界が印加されることで不良が加速され、スクリーニング時間の短縮が可能となる。
【００３７】
ステップＳ１０２におけるストレス電圧印加時のゲート電圧設定は、被試験トランジスタ１０がオフ状態を維持するような設定であればよく、ステップＳ１０１においてゲート端子に印加した電圧と同電圧（−１０Ｖ）を、ステップＳ１０３においてもゲート端子に印加し続けていても構わない。この場合の被試験トランジスタ１０のドレイン端子１３、ゲート端子１１、及び、ソース端子１２に印加される電圧の波形変化の様子を示すタイミングチャートを図４に示す。
【００３８】
しかしながら、図４に示す電圧変化の場合、高電圧印加試験時には、ゲート端子１１には、ソース端子１２の電圧、及び、ドレイン端子１３の電圧の双方よりも低い負電圧が印加されることとなる。ゲート端子の印加電圧を本来の値（ここでは、ドレイン及びソースの何れか低い方の電圧と同じ電圧）よりも必要以上に低く設定することで、ゲートにホール又はキャリアトラップが発生し、閾値電圧等に特性変動が発生する虞がある。
【００３９】
これを避けるため、図３に示すタイミングチャートでは、ストレス電圧の印加時（ステップＳ１０３）において、初期電圧の印加時（ステップＳ１０１）からゲート電圧設定を変更し、ゲート端子１１に必要以上に低い電圧が印加されないようにして、特性変動の発生を防止している。具体的には、ドレイン端子１３の電圧がソース端子１２よりも所定電圧差以上低い期間（時刻Ｔ１からＴ２まで）はゲート端子１１の電圧をドレイン端子の電圧に追随して変化させる。一方、ストレス電圧を印加中である、ドレイン端子１３の電圧がソース端子１２よりも高い期間（時刻Ｔ２以降）では、ゲート端子１１の電圧をソース端子１２の電圧に追随させる（つまり、固定電圧を印加する）ことにして、試験中に特性変動を発生させないようにしている。なお、かかるゲート電圧の変更は、ゲート端子１１とゲート電圧供給回路３０ａの間にゲート電圧選択回路３１を接続することにより、自動的に行うことができる。
【００４０】
図５に、図３のタイミングチャートに従って被試験トランジスタの各端子に電圧を印加した場合（破線）と、図１２に示す従来方法に従って電圧を印加した場合（実線）に、被試験トランジスタ１０のドレイン端子１３の電圧の時間変化、及び、被試験トランジスタ１０内部に印加される電界の時間変化の様子を示す。印加電界は、ストレス電圧の印加に伴って上昇し、あるピーク電界値に達した後、ストレス電圧値により定まる一定の電界値に向かって減少、収束するといった挙動を示す。ここで、ピーク電界値は、図３のタイミングチャートによる破線の方が、従来方法（図１２）による実線よりも高くなっている。
【００４１】
図５の時刻Ｔ３〜時刻Ｔ５の間の期間において、本実施形態のテスト方法を用いて印加される電界は、従来方法を用いて印加される電界の最高値Ｅ１よりも高電界となる。そして、時刻Ｔ３〜時刻Ｔ５の間の時刻Ｔ４において、本実施形態のテスト方法を用いて印加される電界は、Ｅ１よりも高い最高値Ｅ２をとる。
【００４２】
したがって、本発明のテスト方法によって、図５に示すΔＥ（＝Ｅ２−Ｅ１）だけ、従来方法よりも高電界を印加することができる。
【００４３】
図５に示すように、被試験トランジスタ１０に印加される電界は、時刻Ｔ４で最高値をとるが、その後は減少し、ストレス電圧値により定まる一定値へ収束するだけである。したがって、高電界が印加される期間を増やすために、ストレス電圧の印加は短パルスを繰り返し印加して行うことが好ましい。図６に、ストレス電圧の印加を短いパルス状で繰り返し行う場合の、被試験トランジスタ１０の各端子に印加される電圧の波形変化を示す。
【００４４】
図６は、図１のステップＳ１０１とステップＳ１０３を交互に繰り返し行い、且つ、ステップＳ１０３におけるストレス電圧の印加時間を図２よりも短期間としたものである。ストレス電圧の印加時間は、図５における時刻Ｔ４を超える程度長ければ（つまり、電界が降下を始める時点まで電圧印加を継続すれば）、従来方法よりも高電界を印加することができ、本発明の効果が得られる。より好ましくは、図５における時刻Ｔ５を超える程度に長ければよい。
【００４５】
図５から分かるように、ストレス電圧の印加を開始すると、ストレス電圧が最大電圧に立ち上がった辺りで被試験トランジスタ１０に印加される電界は既に最高値に達しており、立ち上がり後更に当該立ち上がり期間程度の時間が経過すると、被試験トランジスタに印加される電界は殆ど一定値に収束してしまっている。したがって、パルス状のストレス電圧のパルス幅は、少なくとも立ち上がり期間の２倍以上、より好ましくは立ち上がり期間の３倍程度以上あればよい。なお、ここでのストレス電圧のパルス幅には、パルスの立ち上がり、立ち下がり期間を含めるものとする。したがって、パルス幅を立ち上がり期間の２倍とした場合、ストレス電圧のパルス形状は略三角波となる。具体的には、従来の試験装置（ドレイン電圧供給回路３０ｃ）を用いて、ストレス電圧パルスの立ち上がりに１００ナノ秒必要とする場合、ストレス電圧のパルス幅は、立ち上がり及び立ち下がり期間を含め最短で２００ナノ秒あれば足りるが、３００ナノ秒以上がより好ましい。
【００４６】
このようにして、ストレス電圧パルスを繰り返し印加することにより、従来方法と比較して、被試験トランジスタ１０にストレスが印加されていない期間（図６のドレイン端子電圧が負電圧の期間：Ｔ１〜Ｔ２）が余分に必要となるが、より高電界が印加される期間（図５の時刻Ｔ３〜Ｔ５に相当する期間）をかせぐことができるため、結果としてスクリーニング時間は短縮され、効率的にスクリーニングを行うことが可能となる。
【００４７】
以下において、図１のゲート電圧選択回路３１の具体的な構成例について説明する。図７は、ゲート電圧選択回路の構成の一例を示す回路図であり、被試験トランジスタ１０とゲート電圧選択回路３１を含むテスト回路との接続の様子を示している。
【００４８】
図７において、被試験トランジスタ１０のゲート端子１１とゲート電圧供給回路３０ａの間に、ゲート電圧選択回路３１が挿入されている。ゲート電圧選択回路３１は、被試験トランジスタ１０のゲート端子１１と接続する端子（ノード）ＮＡ、ドレイン端子１３と接続する端子（ノード）ＮＢ、ゲート電圧供給回路３０ａと接続する端子（ノード）ＮＣを有する。ゲート電圧選択回路３１は、比較器３２、インバータ３３、スイッチＳＷ１、ＳＷ２を備えてなる。
【００４９】
比較器３２の非反転入力端子は所定の固定電圧と接続し、比較器３２の反転入力端子は端子ＮＢを介して、被試験トランジスタ１０のドレイン端子１３と接続する。非反転入力端子に入力される固定電圧は、試験時においてソース端子１２に印加する電圧と同電圧か、同程度の電圧とする。比較器の出力端子は、インバータ３３を介してスイッチＳＷ１の制御端子と接続し、スイッチＳＷ２の制御端子と直接接続している。これにより、比較器３２は、ドレイン端子１３の電圧を固定電圧と比較し、比較結果をスイッチＳＷ１、ＳＷ２の制御端子に夫々入力する。スイッチＳＷ１の制御端子と比較器３２の出力端子の間にはインバータ３３が挿入されているため、スイッチＳＷ１、ＳＷ２のうち、一方のスイッチがオンのとき、他方のスイッチはオフとなる。スイッチＳＷ１、ＳＷ２は、本実施形態では、各制御端子に高レベルの信号が印加されているときオンし、低レベルの信号が印加されているときオフする。
【００５０】
スイッチＳＷ１、ＳＷ２の一端は、共に端子ＮＡを介してゲート端子１１と接続しているが、スイッチＳＷ１の他端は、端子ＮＣを介してゲート電圧供給回路と接続し、スイッチＳＷ２の他端は、端子ＮＢを介してドレイン端子と接続している。これにより、スイッチは、比較器３２の出力結果に応じて端子ＮＡの接続先を端子ＮＢと端子ＮＣの間で切り替え、ゲート端子１１に印加される電圧として、ゲート電圧供給回路３０ａの電圧を印加するか、ドレイン端子１３の電圧を供給するかを切り替える。
【００５１】
図８に、図７のテスト回路構成を用いた場合に、被試験トランジスタ１０の各端子、及び、比較器３２の出力端子に印加される電圧の波形変化を示すタイミングチャートを示す。時刻Ｔ１〜Ｔ２において、ドレイン端子１３にソース端子１２に対して負電圧が印加されているとき、比較器３２の出力は高レベルとなり、スイッチＳＷ１がオフ、スイッチＳＷ２がオンして、ゲート端子１１にはドレイン端子１３の電圧が印加される。したがって、ゲート端子１１の電圧は、ドレイン端子１３との電圧差が一定（ここでは、ドレイン端子１３と同電圧）となるように、ドレイン端子１３の電圧に追随して変化する。一方で、ストレス電圧の印加後、時刻Ｔ２以降では、比較器３２の出力は低レベルとなり、スイッチＳＷ１がオン、スイッチＳＷ２がオンして、ゲート端子１１にはゲート電圧供給回路３０ａの供給電圧が印加される。ゲート電圧供給回路３０ａは、ソース端子１２と同電位を供給する。
【００５２】
図９にゲート電圧選択回路３１の他の構成例を示す。図９に示すゲート電圧選択回路３１ｂは、被試験トランジスタ１０のゲート端子１１と接続する端子（ノード）ＮＡ、ドレイン端子１３と接続する端子（ノード）ＮＢ、ゲート電圧供給回路３０ａと接続する端子（ノード）ＮＣを有する。ゲート電圧選択回路３１ｂは、ダイオード３４、及び、抵抗３５を備えてなる。
【００５３】
ダイオード３４のアノードは端子ＮＡを介して被試験トランジスタ１０のゲート端子１１と接続し、ダイオード３４のカソードは端子ＮＢを介して被試験トランジスタ１０のドレイン端子１３と接続している。また、抵抗３５の一端はダイオード３４のアノードと接続し、その他端は端子ＮＣを介してゲート電圧供給回路３０ａと接続している。ゲート電圧供給回路３０ａは、ドレイン端子１３の電圧に依らず、常にソース端子１２と同電位の固定電圧を供給する。ダイオード３４は、その耐圧（逆方向電圧）が試験時にドレイン端子に印加するストレス電圧より高いものを用いる。
【００５４】
図１０に、図９のテスト回路構成を用いた場合に、被試験トランジスタの各端子、及び、ゲート電圧供給回路３０ａが供給する電圧の波形変化を示すタイミングチャートを示す。時刻Ｔ１において、ドレイン電圧供給回路３０ｃからドレイン端子１３に初期電圧の印加を開始後、ドレイン端子１３の電圧がソース端子１２に対してダイオード３４の順方向電圧（ここでは、０．７Ｖ）以上の電圧差で低くなると、ダイオード３４が導通し、ゲート電圧供給回路３０ａから、抵抗３５、ダイオード３４を経由してドレイン電圧供給回路３０ｃに向かって電流が流れる。このときの電流量及びダイオード３４に分圧される電圧は、抵抗３５の抵抗値、及び、ダイオード３４のオン抵抗により決まる。そして、ゲート端子１１には、ドレイン端子１３の電圧よりもダイオード３４に分圧される電圧分だけ高い電圧が印加される。
【００５５】
この結果、ドレイン端子１３にソース端子１２の電圧よりも少なくともダイオード３４の順方向電圧以上低い電圧が印加されている期間中は、ドレイン端子１３の電圧変化に追随してゲート端子１１の電圧が変化する。ゲート端子１１の電圧は、ドレイン端子１３の電圧との差が、ドレイン端子１３に印加する初期電圧、抵抗３５、及び、ダイオード３４のオン抵抗により定まる一定電圧以下となるように制御される。
【００５６】
抵抗３５の抵抗値が、ダイオード３４のオン抵抗よりも十分高ければ、ダイオード３４には、ほぼ順方向電圧に相当する電圧しか印加されず、残りの全ての電圧が抵抗３５に分圧される。この場合、ゲート端子１１には、ドレイン端子１３よりも当該順方向電圧だけ高い電圧が、ドレイン端子１３の電圧変化に追随して印加されることとなる。
【００５７】
その後、ドレイン電圧供給回路３０ｃからドレイン端子１３にストレス電圧が印加され、時刻Ｔ２以降において、ドレイン端子１３の電圧がソース端子１２よりも高電圧となると、ダイオード３４が非導通となる。ダイオード３４、及び抵抗３５に流れる電流量及び印加電圧は、抵抗３５の抵抗値、及び、ダイオード３４の非導通時の抵抗（逆方向リーク電流の大きさ）により決まる。逆方向リーク電流が小さい場合、つまり、ダイオード３４の非導通時の抵抗が抵抗３５の抵抗値よりも十分高い場合には、ゲート端子１１にはゲート電圧供給回路３０ａの供給電圧（ソース端子１２の電圧と同じ）が印加されることとなる。
【００５８】
したがって、抵抗３５の抵抗値は、ダイオード３４に順方向電圧を印加したときの導通時のオン抵抗よりも十分高く、且つ、逆方向電圧を印加したときの非導通時の抵抗よりも十分低い値に設定するとよい。
【００５９】
上記図７〜図１０に示すゲート電圧選択回路３１（３１ｂ）の構成により、簡便な回路構成で、ゲート端子１１に印加される電圧がソース端子１２及びドレイン端子１３の電圧の双方に対して必要以上に低い負電圧となることを防止でき、高電圧印加試験中の閾値電圧等の特性変動の発生を防止することができる。
【００６０】
なお、上記実施形態では、ドレイン端子１３の印加電圧がソース端子１２の電圧よりも高いとき、ソース端子１２の印加電圧と同電圧が、ゲート電圧供給回路３０ａからゲート端子１１に印加される構成となっている。しかしながら、本発明はこれに限られるものではなく、被試験トランジスタの閾値電圧に応じて、被試験トランジスタをオフできる最適なゲート‐ソース間の電圧差を設定し、かかる設定に基づき、ストレス電圧の印加時にゲート端子１１に印加すべき電圧をゲート電圧供給回路３０ａから供給するものとしてよい。
【００６１】
また、上記ゲート電圧選択回路３１（３１ｂ）は、ドレイン端子１３の電圧を取得するための端子ＮＢを有し、ドレイン端子１３の電圧変化に伴って自動的にゲート電圧設定が変更される構成となっている。しかしながら、ストレス電圧の印加開始と同じタイミング、同じ立ち上がりでゲート端子１１への印加電圧を変更することも可能であり、ゲート電圧選択回路の構成としては、上記の端子ＮＢを有する回路構成に限られるものではない。また、ゲート電圧供給回路３０ａが、かかるゲート電圧設定を変更する機能を有していてもよい。
【００６２】
以上、本発明に係る信頼性不良のテスト方法に依れば、ドレイン端子１３にソース端子１２の印加電圧より低電圧の初期電圧を印加した後で、高電圧のストレス電圧を印加することにより、ドレイン端子に印加される電圧は、初期電圧からストレス電圧へと立ち上がる。被試験トランジスタへの実質的なストレス印加は、ドレイン端子に印加される電圧がソース電圧と一致する時点から開始されるが、このとき、ストレス試験の開始時点でストレス電圧の波形は既に立ち上がりの途中であるため、印加される電界は波形なまりの影響を受けない。この結果、被試験トランジスタに高電界を印加することができるため、簡単な方法で、スクリーニング時間を短縮できる。
【００６３】
また、ストレス電圧をパルス状で繰り返して印加することにより、従来技術よりも高電界が印加される期間をかせぐことができるため、結果としてスクリーニング時間は短縮され、効率的にスクリーニングを行うことができる。
【００６４】
さらに、初期電圧を印加する場合とストレス電圧を印加する場合とでゲート電圧設定を変更することで、ゲート端子１１にソース端子１２及びドレイン端子１３の電圧の双方よりも必要以上に低い負電圧が印加されることを防いで、高電圧印加試験中の閾値電圧等の特性変動の発生を防止することができる。このゲート電圧設定の変更は、簡便なゲート電圧選択回路をゲート端子１１とゲート電圧供給回路の間に接続することで、自動的に行うことができる。
【００６５】
また、本発明に係るテスト回路に依れば、上記本発明のテスト方法を行うに際して、ゲート電圧設定を変更するゲート電圧選択回路を備えた構成であり、高電圧印加試験を、スクリーニング時間を短縮しつつ、且つ、閾値電圧等の特性変動が発生しないようにして実施することが可能となる。
【産業上の利用可能性】
【００６６】
本発明は、半導体デバイスのテスト方法としての利用が可能であり、特に、化合物半導体を材料としたパワーデバイス等、高耐圧仕様の半導体トランジスタの信頼性テスト方法として好適に利用可能である。
【符号の説明】
【００６７】
１：  本発明の一実施形態に係るテスト方法（本発明方法）
１０：  被試験トランジスタ
１１：  ゲート端子
１２：  ソース端子
１３：  ドレイン端子
２０：  電圧印加回路
２１：  抵抗
２２：  コンデンサ
２３：  スイッチ
３０ａ〜３０ｃ：  試験装置（電圧供給回路）
３１、３１ｂ：  ゲート電圧選択回路
３２：  比較器
３３：  インバータ
３４：  ダイオード
３５：  抵抗
ＮＡ、ＮＢ、ＮＣ：  ゲート電圧選択回路の端子
ＳＷ１、ＳＷ２：  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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