(57)【要約】【課題】トレンチゲート型半導体装置においてゲート酸化膜に印加される電界を低減する【解決手段】この半導体装置は、第１導電型のドリフト層１５と、その上面に接している第２導電型のボディ層１２と、ボディ層１２の上面に配置されている第１導電型の第１半導体領域と、ボディ層１２を貫通してドリフト層１５内に達するゲートトレンチ２の壁面に形成されているゲート絶縁膜１７と、ゲート絶縁膜１７内に配置され、ボディ層１２にゲート絶縁膜１７を介して対向するトレンチゲート電極１１が備えられている。そして、この半導体装置はボディ層と接続されている主電極２１と、ゲートトレンチ２の底部に設けられ、ドリフト層によって囲まれている第２導電型の第２半導体領域１４と、第２半導体領域１４と主電極２１とを電気的に接続し、半導体装置がオフ状態のときに第２半導体領域１４と主電極２１とを同電位とする導電体領域１３を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
トレンチゲート型の半導体装置であり、
第１導電型のドリフト層と、
ドリフト層の上面に接している第２導電型のボディ層と、
ボディ層の上面の一部に配置され、ボディ層によってドリフト層と分離されている第１導電型の第１半導体領域と、
ボディ層を貫通してドリフト層内に達するゲートトレンチの壁面に形成されているゲート絶縁膜と、
ゲート絶縁膜内に配置され、ドリフト層と第１半導体領域とを分離する範囲のボディ層にゲート絶縁膜を介して対向するトレンチゲート電極と、
ボディ層及び第１半導体領域と電気的に接続されている第１主電極と、
ゲートトレンチ２の底部に設けられ、ドリフト層によって囲まれている第２導電型の第２半導体領域と、
第２半導体領域とボディ層、又は、第２半導体領域と第１主電極とを電気的に接続し、半導体装置がオフ状態のときに第２半導体領域とボディ層又は第１主電極とを同電位とする導電体領域と、を備えている半導体装置。
【請求項２】
第２半導体領域は、ゲートトレンチの底部の全体に設けられており、
導電体領域は、ゲートトレンチの側壁面の一部に沿って設けられ、又は、ゲートトレンチ内の一部に配置されている、請求項１に記載の半導体装置。
【請求項３】
導電体領域は、ゲートトレンチの側壁面の一部に沿って形成されており、その一端が第２半導体領域に接続される一方で他端がボディ層に接続されており、ゲート絶縁膜に接すると共にドリフト層と接している第２導電型の半導体領域であり、
導電体領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度よりも濃い、請求項１又は２に記載の半導体装置。
【請求項４】
導電体領域は、ゲートトレンチ内の一部に配置されており、その一端が第２半導体領域に接続される一方で他端が第１主電極に接続されており、絶縁体によってドリフト層、ボディ層及びトレンチゲート電極から絶縁されている、請求項１又は２に記載の半導体装置。
【請求項５】
ゲート絶縁膜は、ゲートトレンチの側面を被覆する第１部分と、ゲートトレンチの底面を被覆する第２部分を有しており、
第２部分の厚みが第１部分の厚みより厚い、請求項１から４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、トレンチゲート型の半導体装置に関する。詳細には、トレンチゲート電極を被覆するゲート酸化膜に印加される電界を緩和する技術に関する。
【背景技術】
【０００２】
特許文献１は、ゲート電極への電圧印加によりドレインとソース間の導通をコントロールするトレンチゲート型の半導体装置（パワーＭＯＳ）を開示する。この半導体装置は、半導体基板の上面からボディ層を貫通してドリフト層内にまで伸びるゲートトレンチを備えている。ゲートトレンチの底部にはフローティング領域が形成され、フローティング領域はドリフト層によってボディ層から分離されている。この半導体装置は、ドレインとソースの間にドレイン側がソース側に対して高電圧となる電圧が印加している状態（すなわち、半導体装置に順バイアスの電圧が印加されている状態）で、ゲート電極に所定の閾値以上の電圧を印加するとドレインとソースの間に電流が流れる（いわゆる、オン状態）。その一方で、半導体装置に順バイアスの電圧が印加されている状態でゲート電極の電圧を所定の閾値未満にすると、ドレインとソース間に流れる電流が遮断される（いわゆる、オフ状態）。オフ状態となると、ドリフト層とボディ層のｐｎ接合箇所と、フローティング領域とドリフト層のｐｎ接合箇所において空乏層が拡がり、この２箇所のｐｎ接合箇所が電界強度のピークとなる。これによって、電界強度のピーク値が分散され、耐圧の向上が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１６８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、エネルギ効率の向上等の観点から、半導体装置の高耐圧化が進んでおり、半導体装置に印加される電圧も高電圧となっている。トレンチゲート型の半導体装置において、半導体装置に印加される電圧が高電圧となると、ゲート酸化膜に印加される電界も高くなる。特に、トレンチゲート電極の下端の角部には電界集中が生じ易く、この部分のゲート酸化膜に印加される電界が高くなる。特許文献１の半導体装置においても、この課題が依然と存在しており、その改善が求められている。
【０００５】
本明細書では、ゲート酸化膜に印加される電界を低減することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書で開示されるトレンチゲート型の半導体装置は、第１導電型のドリフト層と、ドリフト層の上面に接している第２導電型のボディ層と、ボディ層の上面の一部に配置され、ボディ層によってドリフト層と分離されている第１導電型の第１半導体領域と、ボディ層を貫通してドリフト層内に達するゲートトレンチの壁面に形成されているゲート絶縁膜と、ゲート絶縁膜内に配置され、ドリフト層と第１半導体領域とを分離する範囲のボディ層にゲート絶縁膜を介して対向するトレンチゲート電極が備えられている。さらに、ボディ層及び第１半導体領域と電気的に接続されている第１主電極と、ゲートトレンチの底部に設けられ、ドリフト層によって囲まれている第２導電型の第２半導体領域と、第２半導体領域とボディ層、又は、第２半導体領域と第１主電極とを電気的に接続し、半導体装置がオフ状態のときに第２半導体領域とボディ層又は第１主電極とを同電位とする導電体領域が備えられている。ここでオフ状態とは、第１主電極とドリフト層の間に順方向の電圧が印加されている状態で、トレンチゲート電極に印加される電圧が所定の閾値未満の状態を意味する。一方、第１主電極とドリフト層の間に順方向の電圧が印加されている状態で、トレンチゲート電極に印加される電圧が所定の閾値未満以上の状態をオン状態という。上記の閾値は半導体装置の特性で決まり、オフ状態になると第１主電極とドリフト層の間の電流が遮断され、オン状態になると第１主電極とドリフト層の間に電流が流れる。
【０００７】
この半導体装置では、オフ状態になると、第２半導体領域とドリフト層のｐｎ接合箇所から空乏層が拡がる。ここで、第２半導体領域は第１主電極又はボディ層と導通し、第１主電極又はボディ層と同電位となる。このため、第２半導体領域がフローティング領域である場合に比べて、このｐｎ接合箇所からの空乏層をより拡げることができ、ゲート酸化膜に印加される電界をより低減することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施例の半導体装置１の平面図。
【図２】図１のII−II線断面図。
【図３】図１のIII−III線断面図。
【図４】第２実施例の半導体装置１ａの断面図（図２のII−II線断面に相当する図）。
【図５】第２実施例の半導体装置１ａのトレンチゲートを平面視した図。
【図６】第３実施例の半導体装置１ｂの断面図（図２のII−II線断面に相当する図）。
【図７】第３実施例の半導体装置１ｂのトレンチゲートを平面視した図。
【図８】半導体装置１ａの製造方法を説明するための図（その１）。
【図９】半導体装置１ａの製造方法を説明するための図（その２）。
【図１０】半導体装置１ａの製造方法を説明するための図（その３）。
【図１１】半導体装置１ａの製造方法を説明するための図（その４）。
【図１２】半導体装置１ａの他の製造方法を説明するための図（その１）。
【図１３】半導体装置１ａの他の製造方法を説明するための図（その２）。
【図１４】半導体装置１ａの他の製造方法を説明するための図（その３）。
【図１５】半導体装置１ａの他の製造方法を説明するための図（その４）。
【発明を実施するための形態】
【０００９】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１０】
（特徴１）  本明細書で開示する半導体装置では、第２半導体領域は、ゲートトレンチの底部の全体に設けられていてもよい。導電体領域は、ゲートトレンチの側壁面の一部に沿って設けられていてもよい。導電体領域がゲートトレンチの側壁面の全体に設けられていないため、導電体領域によって電流の流れが過度に妨げられることを抑制することができる。あるいは、導電体領域はゲートトレンチ内に配置されてもよい。ゲートトレンチ内に配置することで、所望の位置に導電体領域を配置することができる。
【００１１】
（特徴２）  本明細書で開示する半導体装置では、導電体領域が、ゲートトレンチの側壁面の一部に沿って形成され、その一端が第２半導体領域に接続される一方で他端がボディ領域に接続されており、ゲート絶縁膜に接すると共にドリフト層と接している第２導電型の半導体領域であってもよい。さらに、導電体領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度より濃くてもよい。このような構成によると、トレンチ側壁面に注入する第２導電型の不純物の量を制御することにより、オフ状態のときに完全に空乏化することを防止し、トレンチの側壁面に沿って容易に導電体領域を形成することができる。
【００１２】
（特徴３）  本明細書に開示する半導体装置では、導電体領域が、ゲートトレンチ内の一部に配置され、その一端が第２半導体領域に接続される一方で他方が第１主電極に接続されるように形成されてもよい。導電体領域は、絶縁体によってドリフト層、ボディ層及びトレンチゲート電極から絶縁されている。このような構成によると、導電体領域をゲートトレンチ内の所望の位置に配置することができる。
【００１３】
（特徴４）  本明細書で開示する半導体装置では、ゲート絶縁膜はゲートトレンチの側面を被覆する部分の厚みより、ゲートトレンチの底面を被覆する部分の厚みの方が厚く形成されてもよい。このような構成によると、ゲートトレンチ底部に設けられた第２半導体領域が、ボディ層とドリフト層の境界から離れた位置に配置されるため、耐圧を高めながらオン抵抗を低減することができる。
【実施例】
【００１４】
（第１実施例）
以下、本実施例の半導体装置について図面を参照して説明する。図１に示すように、本実施例の半導体装置１は、半導体基板６０と、半導体基板６０の上面及び下面に形成された図示しない電極及び絶縁膜等を備えている。半導体基板６０は、ＳｉＣ基板であり、電流が流れるセルエリア４０と、セルエリア４０を取囲む終端エリア５０を備えている。セルエリア４０内には、複数のゲートトレンチ２が設けられている。複数のゲートトレンチ２は、ｘ方向に直線状に伸びており、ｙ方向に間隔を空けて配置されている。終端エリア５０内には、複数の終端トレンチ３が設けられている。終端トレンチ３は、セルエリア４０を囲むように環状に形成されている。終端トレンチ３の角部は、円弧状に形成されている。なお、本実施例では、半導体基板６０にＳｉＣ基板を用いたが、このような例に限られず、Ｓｉ基板を用いてもよい。
【００１５】
図２，３に示すように、セルエリア４０には、ソース領域１９、ボディコンタクト領域２０、ボディ層１２、ドリフト層１５、ドレイン層１６が形成されている。ソース領域１９は、半導体基板６０の上面に露出している。ソース領域１９は、ｎ型の半導体領域であり、ソース電極２１にオーミック接続されている。ソース領域１９は、ゲートトレンチ２の長手方向（ｘ方向）に沿って島状に形成されている。ボディコンタクト領域２０は、ソース領域１９に隣接して配置されており、半導体基板６０の上面に露出している。ボディコンタクト領域２０は、ｐ型の半導体領域であり、ソース電極２１にオーミック接続されている。
【００１６】
ボディ層１２は、ｐ型の半導体層であり、ソース領域１９及びボディコンタクト領域２０の下面に接している。ドリフト層１５は、ｎ型の半導体層であり、ボディ層１２の下面に接している。ドリフト層１５は、ボディ層１２によってソース領域１９から分離されている。ドレイン層１６は、ｎ型の半導体層であり、ドリフト層１５の下面に接している。ドレイン層１６は、ドリフト層１５によってボディ層１２から分離されている。ドレイン層１６のｎ型不純物濃度は、ドリフト層１５のｎ型不純物濃度より濃くされている。ドレイン層１６は、半導体基板６０の下面に露出している。ドレイン層１６は、ドレイン電極２２にオーミック接続されている。
【００１７】
ゲートトレンチ２は、半導体基板６０の上面からソース領域１９及びボディ層１２を貫通し、ドリフト層１５にまで伸びている。ゲートトレンチ２内には、ゲート絶縁膜１７と絶縁体１８とゲート電極１１が形成されている。絶縁体１８は、ゲートトレンチ２の底部に充填されている。絶縁体１８の上面は、ドリフト層１５の上面（すなわち、ボディ層１２の下面）の下方に位置している。ゲート絶縁膜１７は、ゲートトレンチ２の側壁面に形成されている。ゲート絶縁膜１７は、ソース領域１９及びボディ層１２に接している。ゲート絶縁膜１７の下端は、絶縁体１８の上面に接続している。ゲート絶縁膜１７の厚み（ｙ方向及びｘ方向の厚み）は、絶縁体１８の厚み（ｚ方向の厚み）よりも薄くされている。ゲート電極１１は、絶縁体１８及びゲート絶縁膜１７によって、その底面及び側面が覆われた状態でゲートトレンチ２内に配置されている。ゲート電極１１の下面（すなわち、絶縁体１８の上面）は、ボディ層１２の下面よりわずかに下方に位置している。したがって、ゲート電極１１は、ゲート絶縁膜１７を介して、ソース領域１９とドリフト層１５とを分離しているボディ層１２と対向している。ゲート電極１１の上面は、絶縁膜２３に覆われ、ソース電極２１と絶縁されている。
【００１８】
また、半導体基板６０には、拡散領域１４、トレンチ側面領域１３が形成されている。拡散領域１４は、ｐ型の半導体領域であり、ゲートトレンチ２の底面を覆うように形成されている。拡散領域１４は、ドリフト層１５内に位置している。拡散領域１４の周囲はドリフト層１５によって囲まれている。拡散領域１４は、ドリフト層１５によってボディ層１２から分離されている。拡散領域１４は、複数のゲートトレンチ２のそれぞれの底部の全域に形成されている。すなわち、ゲートトレンチ２の底部の全体に拡散領域１４が形成されている。トレンチ側面領域１３は、ｐ型の半導体領域であり、トレンチゲート２の長手方向（ｘ方向）の両端に位置する側面４に沿って形成されている。トレンチ側面領域１３の上端はボディ層１２と接続しており、トレンチ側面領域１３の下端は拡散領域１４と接続している。
【００１９】
トレンチ側面領域１３のｐ型不純物濃度は、拡散領域１４のｐ型不純物濃度より濃くされている。具体的には、トレンチ側面領域１３のｐ型不純物濃度及び厚みは、半導体装置１のドレイン電極２２とソース電極２１の間に設計上許容される最大電圧が印加されている状態でゲート電極１１に後述するオフ電圧が印加されたときに、トレンチ側面領域１３が完全には空乏化しないように形成されている。すなわち、本実施例の半導体装置１では、ソース電極２１とドレイン電極２２の間に定格電圧（ドレイン電極がソース電極に対して高電位となる定格電圧）が印加している状態において、トレンチ側面領域１３は完全に空乏化することがない。
【００２０】
一方、終端エリア５０には、半導体基板６０の下面側から順に、ドレイン層１５とドリフト層１５とボディ層１２が積層されている。終端トレンチ３は、半導体基板６０の上面からボディ層１２を貫通し、ドリフト層１５にまで伸びている。終端トレンチ３の下端の位置は、ゲートトレンチ２の下端の位置と同一とされている。終端トレンチ３内には絶縁体が充填されている。
【００２１】
なお、上述した半導体装置１は、従来の半導体装置と略同一の製造方法で製造することができる。すなわち、ゲートトレンチ２の底部に拡散領域１４を形成するための不純物イオンを注入する際に、ゲートトレンチ２の長手方向の両端面に斜めにイオン注入することによって、トレンチ側面領域１３を形成することができる。したがって、製造工程を新たに追加することなく、半導体装置１を製造することができる。
【００２２】
次に、半導体装置１の動作を説明する。半導体装置１は、ソース電極２１（すなわち、ソース領域１９及びボディコンタクト領域２０）を接地電位に接続し、ドレイン電極２２（すなわち、ドレイン層１６）を電源電位（接地電位より高い電位）に接続して用いられる。半導体装置１が電源電位及び接地電位に接続されている状態で、ゲート電極１１に閾値電圧（ボディ層１２にチャネルが形成される電圧）より高い電圧（以下、オン電圧）を印加すると、半導体装置１がオンとなり（以下、オン状態）、ソース電極２１とドレイン電極２２間に電流が流れる。一方、ゲート電極１１に閾値電位より低い電圧（以下、オフ電圧）を印加すると、半導体装置１がオフとなり（以下、オフ状態）、ソース電極２１とドレイン電極２２間に流れる電流が遮断される。
【００２３】
半導体装置１がオフ状態（半導体装置１に流れる電流が遮断された状態）では、ボディ層１２とドリフト層１５のｐｎ接合箇所、トレンチ側面領域１３とドリフト層１５のｐｎ接合箇所、拡散領域１４とドリフト層１５のｐｎ接合箇所から空乏層が広がる。このとき、トレンチ側面領域１３は完全空乏化しないため、拡散領域１４とボディ層１２はトレンチ側面領域１３を介して導通し、ともに同電位となっている。すなわち、拡散領域１４とボディ層１２は、ボディコンタクト領域２０及びソース電極２１を介して接地される。このため、拡散領域１４とドリフト層１５のｐｎ接合箇所からの空乏層の広がりが促進され、絶縁体１８及びゲート絶縁膜１７に印加される電界がより緩和される。このため、拡散領域１４がフローティング状態とされる従来技術と比較して、半導体装置１の電界緩和性能を向上することができる。
【００２４】
一方、ゲート電極にオン電位を印加して半導体装置１がオン状態となると、ボディ層１２のうち、ゲート酸化膜１７を介してゲート電極１１と対向する領域がｎ型に反転し、チャネル領域が形成される。ボディ層１２にチャネル領域が形成され、ソース領域１９とドリフト層１５がチャネル領域で接続されると、電子がソース領域１９からチャネル領域を介してドリフト層１５に移動することで、ソース電極２１とドレイン電極２２の間に電流が流れる。
【００２５】
また、トレンチ側面領域１３はゲートトレンチ２の長手方向（ｘ方向）の両側面４に沿って設けられている。そのため、ゲートトレンチ２の長手方向と直交する方向（ｙ方向）の両側面に沿って形成されるチャネル領域がトレンチ側面領域１３と干渉することは無い。よって、半導体装置１にトレンチ側面領域１３が形成されても、チャネル領域を縮小することなく、半導体装置１の性能を維持することができる。
【００２６】
なお、半導体基板にＳｉＣ基板を用いた場合、ＳｉＣはチャネル抵抗が大きいことから、低オン抵抗化をするためにはボディ層の厚みを小さくする必要がある。ボディ層の厚みを小さくすると、半導体装置に高電圧が印加されたときにパンチスルーが生じる虞がある。しかしながら、本実施例の半導体装置１では、ボディ層１２と拡散領域１４がトレンチ側面領域１３によって導通しているため、拡散領域１４とドリフト層１５のｐｎ接合箇所からの空乏層の広がりが促進され、パンチスルーが発生することを抑えることができる。そのため、ボディ層１２の厚みを小さくすることができ、低いオン抵抗を実現することができる。
【００２７】
ここで、上述した実施例と特許請求の範囲の記載の対応関係を説明する。トレンチ側面領域１３が「導電体領域」の一例であり、ソース領域１９が「第１半導体領域」の一例であり、拡散領域１４が「第２半導体領域」の一例である。
【００２８】
（第２実施例）
次に、第２実施例に係る半導体装置１ａを図４、５を参照して説明する。第２実施例の半導体装置１ａでは、第１実施例の半導体装置１と比較して、ゲートトレンチの底部の拡散領域がソース電極に接続されている点で相違し、その他の点については第１実施例の半導体装置１と同一の構成を備えている。以下、第１実施例と相違している点について詳細に説明する。なお、第１実施例の半導体装置１と同一構成の部分には、第１実施例と同一の参照番号を付している。
【００２９】
図４、５に示すように、半導体装置１ａは、ｐ型のボディ層１２、ｎ型のドリフト層１５、ｎ型のドレイン層１６が形成された半導体基板６０を備えている。半導体基板６０にはゲートトレンチ２ａが形成され、ゲートトレンチ２ａの底部にはｐ型の拡散領域１４が形成されている。
【００３０】
ゲートトレンチ２ａ内には、ゲート電極１１ａと、絶縁体（１７ａ、１７ｂ、１８ａ、１８ｂ）と、導電体領域３０が形成されている。ゲートトレンチ２ａの底部には、絶縁体１８ａが充填されている。絶縁体１８ａの上面には、ゲート電極１１ａが配置されている。ゲート電極１１ａは、ゲートトレンチ２ａを平面視したときに、ゲートトレンチ２ａの略中心に位置している。ゲート電極１１ａの側方は、絶縁材（１７ａ，１７ｂ）によって囲まれている。具体的には、ゲート電極１１ａの一方の側面（その長手方向に平行となる側面）は、ゲート絶縁膜１７ａに覆われており、ゲート絶縁膜１７ａを介してソース領域１９及びボディ層１２と対向している。ゲート電極の１１ａの他方の側面（その長手方向に直交する側面）は、絶縁体１７ｂに覆われている。
【００３１】
導電体領域３０は、導電性材料（例えば、ポリシリコン、金属（例えば、アルミニウム）等）によって形成され、ゲート電極１１ａの長手方向の両側にそれぞれ配置されている。導電体領域３０とゲート電極１１ａとの間には間隔が設けられ、両者の間には絶縁体１７ｂが配置されている。導電体領域３０は、絶縁体（１７ｂ，１８ｂ）によって、ゲート電極１１ａ、ソース領域１９、ボディ層１２及びドリフト層１５から絶縁されている。すなわち、絶縁体（１７ａ、１７ｂ、１８ａ、１８ｂ）には、半導体基板６０の上面からゲートトレンチ２ａの底面にまで達する貫通孔が形成され、その貫通孔内に導電体領域３０が形成されている。導電体領域３０の下端は拡散領域１４に接続され、導電体領域３０の上端は図示しないソース電極に接続されている。したがって、拡散領域１４は、導電体領域３０を介してソース電極に導通している。
【００３２】
上記の半導体装置１ａにおいても、拡散領域１４が導電体領域３０を介してソース電極（すなわち、接地電位）に接続されている。このため、半導体装置１ａがオフ状態のときに、拡散領域１４とドリフト層１５のｐｎ接合箇所から空乏層が広がり易くなり、半導体装置１ａの電界緩和性能を向上することができる。また、導電体領域３０は周囲を絶縁体（１７ｂ，１８ｂ）で囲まれ、ゲート電極１１ａ及びボディ層１２、ソース領域１９から絶縁されている。つまり、ゲート電極１１ａ、ボディ層１２、及びソース領域１９は、導電体領域３０からの影響を受けることがより抑制されている。したがって、導電体領域３０が半導体装置１ａの特性に影響を与えることをより抑制することができる。さらに、導電体領域３０はゲートトレンチ２ａの長手方向（ｘ方向）の両端に設けられている。そのため、ゲートトレンチ２ａに沿って形成されるチャネル領域を十分に確保しつつ導電体領域３０を設けることができる。
【００３３】
ここで、上記の半導体装置１ａの製造方法を、図８〜１１を参照して説明する。なお、ゲートトレンチ２ａ内に導電体領域３０を形成する工程以外については、従来の半導体装置の製造方法と同一であるため、導電体領域３０を形成する工程について主に説明する。
【００３４】
半導体装置１ａを製造するために、先ず、従来公知の方法で半導体基板６０を加工して、図８に示す状態とする。図８に示す状態では、半導体基板６０にドリフト層１５及びボディ層１２が形成され、半導体基板６０の上面にはゲートトレンチ２ａが形成されている。ゲートトレンチ２ａの下部には拡散領域１４が形成され、ゲートトレンチ２ａ内には絶縁体１８ｃ及び導電体（ポリシリコン）４０が充填されている。
【００３５】
次に、図９に示すように、半導体基板６０上にレジストリパターン４４を形成する。レジストパターン４４は、導電体領域３０を形成する領域に開口部４４ａを有する。次いで、レジストリパターン４４をマスクとして、絶縁体１８ｃ及び導電体４０をエッチングする。これによって、絶縁体１８ｃ及び導電体４０に導電体領域３０を形成するためのトレンチ４６が形成される。トレンチ４６が形成されると、レジストパターン４４は除去される。ここで、トレンチ４６が形成された後の残された導電体４０がゲート電極１１ａとなる。
【００３６】
次に、図１０に示すように、トレンチ４６の側面と底面を熱酸化することにより、この部分に酸化膜４２，４３を形成する。次に、図１１に示すように、マスクを用いたドライエッチングによりトレンチ４６の底面の酸化膜４３を除去する。これによって、トレンチ４６が拡散領域１４まで達する。その後、トレンチ４６内に導電体領域３０となる材料（例えば、ポリシリコン、金属等）を堆積させ、トレンチ４６内に導電体領域３０を形成する。その後は、従来の半導体装置と同様に製造することができる。
【００３７】
なお、図１０において、トレンチ４６の側面及び底面を熱酸化すると、側面に形成される酸化膜４２と、底面に形成される酸化膜４３の厚みが異なる。すなわち、ポリシリコンの酸化レートは、ＳｉＣの酸化レートと比較して１００倍程度高いことから、トレンチ４６の側面の酸化膜４２は厚く、トレンチ４６の底面の酸化膜４３は薄く形成される。このため、ゲート電極１１ａと導電体領域３０とが完全に分離され、互いに絶縁することができる。
【００３８】
第２実施例の半導体装置１ａは、図８〜１１に示す製造方法で製造できるが、これ以外にも、図１２〜１５に示す方法によっても製造できる。すなわち、図１２に示すように、まず、半導体基板６０にゲートトレンチ２ａを形成し、ゲートトレンチ２ａの底部に拡散領域１４を形成する。ゲートトレンチ２ａ及び拡散領域１４の形成は、従来と同様に行うことができる。
【００３９】
次に、図１３に示すように、ゲートトレンチ２ａ内に、ＣＶＤ法によって酸化シリコン４８を充填する。次に、図１４に示すように、ゲートトレンチ２ａ内に充填された酸化シリコン４８の一部をエッチングにより除去し、ゲート電極１１ａを形成するためのトレンチ５２を形成する。次に、図１５に示すように、酸化シリコン４８の一部をさらにエッチングによって除去し、導電体領域３０を形成するためのトレンチ５４を形成する。トレンチ５２，５４を形成すると、ＣＶＤ法によりトレンチ５２，５４内にポリシリコンを充填する。これによって、ゲート電極１１ａおよび導電体領域３０が同時に形成される。このような方法によっても、第２実施例の半導体装置１ａを製造することができる。この製造法では、ゲート電極１１ａおよび導電体領域３０を同時に形成することで工程数の増加を抑制することができる。また、ゲートトレンチ２ａ内に充填した酸化シリコン４８を加工してトレンチ５４を形成するため、導電体領域３０を被覆する酸化膜の厚みを容易に調整することができる。よって、半導体装置１ａの耐圧性能を容易に調整することができる。
【００４０】
上述した製造方法では、トレンチ５２，５４を形成してから、これらトレンチ５２，５４内にポリシリコンを充填したが、半導体装置１ａの製造方法はこのような方法に限られない。例えば、図１４に示すように、酸化シリコン４８にトレンチ５２を形成した後、まず、トレンチ５２内にポリシリコンを充填して、ゲート電極１１ａを形成する。次いで、トレンチ５４を形成し、トレンチ５４内に導電体領域３０を形成する。このような方法によると、ゲート電極１１ａと導電体領域３０の材料を変えることができ、例えば、導電体領域３０を金属材料で形成することができる。したがって、導電体領域３０を形成する際に、半導体基板６０の上面側に形成される配線層を形成することができる。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４２】
例えば、第２実施例の半導体装置１ａでは、ゲート電極１１ａの長手方向の両側に導電体領域３０が形成されたが、ゲートトレンチ２ａ内に配置されるゲート電極と導電体領域の配置パターンは、このような例に限られない。例えば、図６，７に示す半導体装置１ｂのように、ゲートトレンチ２ｂ内に２つのゲート電極１１ｂを配置し、これら２つのゲート電極１１ｂの間に導電体領域３０ｂを配置してもよい。このような構成によっても、ゲートトレンチ２ｂの底部の拡散領域１４を、導電体領域３０ｂを介してソース電極に接続することができる。このような構成によれば、第２実施例に比べて、導電体領域３０ｂが占める領域を少なくすることができる。したがって、ゲートトレンチ２ｂに沿って形成されるチャネル領域を第２実施例に比べて広くすることができる。
【００４３】
また、上述した実施例では、セルエリアにＭＯＳＦＥＴが形成されていたが、セルエリアに形成される半導体素子としてはＩＧＢＴ等の他の半導体素子であってもよい。
【００４４】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４５】
１：半導体装置
２：ゲートトレンチ
３：終端トレンチ
１１：ゲート電極
１２：ボディ層
１３：トレンチ側面領域
１４：拡散領域
１５：ドリフト層
１６：ドレイン層
１７：ゲート酸化膜
１８：絶縁体
１９：ソース領域
２０：ボディコンタクト領域
３０：導電体領域
３１：絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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