(57)【要約】【課題】半導体パッケージ基板の最外層配線パターンの微細化において、配線パターンの微細化に優れた構造と生産性を有する半導体パッケージ基板の製造方法と、半導体パッケージ基板を提供することを課題とする。【解決手段】ビルドアップ工法を用いて作製された多層配線板からなる半導体パッケージ基板１００において、最外層以外のビアホール３、１０はフィルドめっきされており、最外層のビアホール１４はフィルドめっきされておらず、最外層のビアホールには、はんだが最外層の導体回路１６とその下の層にある導体回路を電気的に接続するように形成されていることを特徴とする半導体パッケージ基板。【選択図】図３
2015177160.tif 000002
【特許請求の範囲】
【請求項１】
ビルドアップ工法を用いて作製された多層配線板からなる半導体パッケージ基板において、
最外層以外のビアホールはフィルドめっきされており、最外層のビアホールはフィルドめっきされておらず、
最外層のビアホールには、はんだが最外層の導体回路とその下の層にある導体回路を電気的に接続するように形成されていることを特徴とする半導体パッケージ基板。
【請求項２】
両面銅貼積層板をコア材として少なくとも片面にビルドアップ工法によって多層配線を形成した半導体パッケージ基板の製造方法であって、
前記コア材にビルドアップ工法を用いて、導体回路が相互に電気的に接続された多層配線基板を形成する工程と、
前記多層配線基板の最外層の層間絶縁樹脂層と最外層の導電層を形成する工程と、
前記最外層の導電層と最外層の層間絶縁樹脂層を部分的に除去することによってビアホールを形成する工程と、
薄膜導電層を形成する工程と、
前記薄膜導電層と前記最外層の導電層をパターニングすることによって最外層の導体回路を形成する工程と、
ソルダーレジスト層を形成し、前記最外層の導体回路の一部の部位と前記ビアホールが形成されている部位にソルダーレジスト開口部を形成する工程と、
前記ソルダーレジスト開口部にはんだを付与することによって、はんだバンプおよび導電ビアを形成する工程と、をこの順に備えていることを特徴とする半導体パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造コスト及び生産性に優れ、配線の微細化に優れた半導体パッケージ基板の製造方法及び半導体パッケージ基板に関するものである。
【背景技術】
【０００２】
近年、携帯電話や通信端末に代表される電気通信機器の高機能化、高性能化はめざましく、これら電気通信機器には、ＩＣチップが基板に実装された半導体パケージが広く使用されている。ＩＣチップを基板に実装する形態として、従来から用いられてきたリードフレームやピン、ワイヤを用いたものから、最近ではＩＣチップを直接、基板に表面実装するフリップチップ方式のパッケージ（Ｆｌｉｐ  Ｃｈｉｐ−Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ、ＦＣ−ＢＧＡ）の採用が進んでいる。
【０００３】
ＩＣチップの微細化が進むにつれて、半導体パッケージ基板における配線の微細化が年々進んでいる。特に、導体配線回路のラインアンドスペース（Ｌｉｎｅ  ａｎｄ  Ｓｐａｃｅ、Ｌ／Ｓ）の微細化は顕著であり、材料やプロセスの最適化により、Ｌ／Ｓの微細化が進められている。
【０００４】
図１は、一般的な半導体パッケージ基板製造に関る一例を示す断面模式図である。半導体パッケージ基板の中間加工体１０１は配線層表裏２層のコア基板の表裏に２回ビルドアップを繰り返し、導体回路１が露出されている状態の中間加工体である（図１（ａ））。
【０００５】
中間加工体１０１に絶縁層２をラミネートした半導体パッケージ基板の中間加工体１０２とし（図１（ｂ））、これにビアホール３を形成し、半導体パッケージ基板の中間加工体１０３が得られる（図１（ｃ））。更に導体回路４をパターニングし、半導体パッケージ基板の中間加工体１０４を得る（図１（ｄ））。次に、ソルダーレジスト層５を形成することで半導体パッケージ基板の中間加工体１０５を得る（図１（ｅ））。
【０００６】
ここで、ＩＣチップ実装面最外層の導体回路４は設計上、他の層よりも微細な配線パターンとなることが多い。一般的に半導体パッケージ基板のビルドアップ配線層は、図１のようなセミアディティブ工法で形成されることが多く、配線パターン形成およびビアホールのフィルド性をいずれも満たす必要がある。そのため、微細な配線パターン形成を行なう場合、ビアホールを小径にする必要が生じて、設計の自由度が損なわれていた。
【０００７】
例えば、特許文献１では、最外層の配線パターンの銅めっきとビアホールのめっきフィリングを同じ銅めっき工程で行っているため、配線パターンのめっき部位とビアホールのめっきフィリング（充填）部位のめっきの付きまわりが異なり、配線パターンのめっき厚のばらつきが生じやすい。また、形成されたビアホール（フィルドビア）の直上にはんだ層を形成する場合、この部位におけるはんだ量のばらつきが生じやすい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３０７０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、このような事情に鑑みてなされたものであって、半導体パッケージ基板の最外層配線パターンの微細化において、配線パターンの微細化に優れた構造と生産性を有す
る半導体パッケージ基板の製造方法と、半導体パッケージ基板を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する手段として、請求項１に記載の発明は、ビルドアップ工法を用いて作製された多層配線板からなる半導体パッケージ基板において、
最外層以外のビアホールはフィルドめっきされており、最外層のビアホールはフィルドめっきされておらず、
最外層のビアホールには、はんだが最外層の導体回路とその下の層にある導体回路を電気的に接続するように形成されていることを特徴とする半導体パッケージ基板である。
【００１１】
また、請求項２の発明は、両面銅貼積層板をコア材として少なくとも片面にビルドアップ工法によって多層配線を形成した半導体パッケージ基板の製造方法であって、
前記コア材にビルドアップ工法を用いて、導体回路が相互に電気的に接続された多層配線基板を形成する工程と、
前記多層配線基板の最外層の層間絶縁樹脂層と最外層の導電層を形成する工程と、
前記最外層の導電層と最外層の層間絶縁樹脂層を部分的に除去することによってビアホールを形成する工程と、
薄膜導電層を形成する工程と、
前記薄膜導電層と前記最外層の導電層をパターニングすることによって最外層の導体回路を形成する工程と、
ソルダーレジスト層を形成し、前記最外層の導体回路の一部の部位と前記ビアホールが形成されている部位にソルダーレジスト開口部を形成する工程と、
前記ソルダーレジスト開口部にはんだを付与することによって、はんだバンプおよび導電ビアを形成する工程と、をこの順に備えていることを特徴とする半導体パッケージ基板の製造方法である。
【発明の効果】
【００１２】
本発明は、最外層の配線パターンを形成するための工程を、ビアホールのめっきを行うフィルドビアめっきとは別工程で行なうため、最外層の導電回路を形成するためのめっき層の膜厚均一性を従来よりも向上させることができる。また、微細な配線パターンを形成する際においても、任意のビアホールの開口径を選択することができるため、半導体パッケージ基板の設計自由度が向上する。
また、ビアホールに長時間の処理時間を必要とするフィルドめっき工程を用いないため、生産性が向上する。
更に、通常のめっき工程によるビアホールのフィルド性では、ばらつきがあり、ビアホールの直上にはんだを形成する場合、特にインナーバンプ形成時においては、めっき工程の影響を受けて、バンプのはんだ量にばらつきが生じて問題となるが、本発明の工法では上記問題が解消される。
半導体パッケージ基板の構成によっては、最外層配線パターンの所望の箇所に金属被覆層を設けることで、接続信頼性を向上させることが可能となる。
また、本発明の工法および半導体パッケージ基板の構造においては、最外層配線パターンの所望の箇所に、ソルダーレジスト層および導電バンプを設けることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】従来例の実施形態に係る半導体パッケージ基板の製造工程における断面図であり、（ａ）は配線層表裏２層のコア基板の表裏に２回ビルドアップを繰り返した状態、（ｂ）は半導体パッケージの中間加工体１０１に絶縁層２をラミネートした状態、（ｃ）は（ｂ）にビアホール３を形成した状態、（ｄ）は導電層をパターニングして導体回路４を形成した状態、（ｅ）はソルダーレジスト層５をパターニングしたことにより半導体パッケージ基板を完成した状態、をそれぞれ示している。
【図２】本発明の実施形態に係る半導体パッケージ基板の製造工程の一例を示す概略断面図であり、図２（ｆ）はコア基板６、図２（ｇ）はコア基板６に導体回路７を形成した状態、図２（ｈ）は導体回路７が形成されたコア基板上に、絶縁樹脂フィルムを１２０℃程度において真空ラミネートを行い、さらに１８０℃程度の温度でポストベークすることで層間絶縁樹脂層９を形成した状態、図２（ｉ）は層間絶縁樹脂層９に導体回路７に達するビアホール１０を形成した状態、図２（ｊ）は薄膜導電層１１を形成した状態、図２（ｋ）はドライフィルムレジスト１２のレジストパターンを形成した状態、図２（ｌ）は形成したレジストパターンの間隙から露出する薄膜導電層１１上に対して給電することで、電解めっき層１３を形成した状態、図２（ｍ）はドライフィルムレジスト１２を剥離した状態、図３（ｎ）は露出している薄膜導電層１１をフラッシュエッチングし、予め設計した所望の導体パターンを形成した状態、をそれぞれ示している。
【図３】本発明の実施形態に係る半導体パッケージ基板の製造工程の一例を示す概略断面図であり、図３（ｏ）はビルドアップ工程（図２（ｈ）〜図３（ｎ））をさらに一回繰り返した状態、図３（ｐ）はその上に層間絶縁樹脂層および薄膜導電層を積層した状態、図３（ｑ）は薄膜導体層と層間絶縁樹脂層の一部を除去することにより、その下の層の導体回路に達するビアホールを形成した状態、図３（ｒ）はビアホール１４の内壁部に露出した層間絶縁樹脂層を覆うように、薄膜導電層１５を形成した状況、図３（ｓ）はエッチング工法により最外層の導電層２２を形成した状態、図３（ｔ）は、ソルダーレジスト層１７を形成し、ＩＣチップ接続部を開口部としたパターンとなるソルダーレジスト開口部１８を設けた状態、をそれぞれ示している。
【図４】図４（ｕ）は、本発明の実施形態に係る半導体パッケージ基板の一例を示す概略断面図。
【発明を実施するための形態】
【００１４】
以下、本発明について図面を用いて具体的に説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図４は、本発明の実施形態に係る半導体パッケージ基板１００の一例を説明するための概略断面図である。
【００１６】
半導体パッケージ基板１００は、配線層が表裏２層の銅貼積層板からなるコア基板６の表裏面にそれぞれ３回ビルドアップ工程を繰り返した３−２−３構造示している。最外層配線パターンの直上には、ソルダーレジスト層１７が表裏面に形成されている。また、表裏面のソルダーレジスト開口部１８およびビアホール内には、端子接続に用いるプリコート用の導電バンプ１９および導電ビア２０が備えられている。
【００１７】
このように、最外層のビアホールがフィルドめっきされていないことを特徴とする半導体パッケージ基板を得ることを目的としている。
【００１８】
半導体パッケージ基板１００は、コア基板を有するものや、コア基板を有しない層間絶縁樹脂層と導電回路で形成されたコアレスパッケージ構造を有する多層配線板である。コア基板を構成する材料（即ち、コア基材）としては、代表的なものとして銅張積層板（Ｃｏｐｐｅｒ  Ｃｌａｄ  Ｌａｍｉｎａｔｅ、ＣＣＬ）がよく用いられ、層間絶縁樹脂層としてはガラスエポキシ材やポリイミドフィルム、ポリアミドフィルム、液晶フィルム、アラミド材等を用いることができる。銅張積層板としては層間絶縁樹脂層に接着剤層を介して銅箔を加熱圧着したものや、層間絶縁樹脂層そのものを銅箔に加熱圧着したもの、銅箔に絶縁素材をキャストして加熱したもの、層間絶縁樹脂層に表面処理を施した後、シード層としてニクロムなどシード層をスパッタ成膜した後、導電層をスパッタ工法や、めっき工法によって銅箔層を形成したものなどが挙げられる。
【００１９】
次に、図２と図３を用いて本発明の半導体パッケージ基板の製造方法について説明する。
まず、コア基板６を用意する（図２（ｆ））。このコア基板６の片面又は両面に、所望のパターンを有する導体回路７を形成する（図２（ｇ））。必要に応じて、コア基板６を貫通するスルーホール８を形成しても良い。導体回路７は金属から成るものであれば使用することが可能であるが、コスト及び導電性から一般的に銅が好ましい。またコア基板６として表裏両面に銅箔層が形成された銅張積層板を使用することもできる。
【００２０】
次に、導体回路７が形成されたコア基板６上に、絶縁性樹脂フィルムを温度１２０℃程度において真空ラミネートを行い、さらに温度１８０℃程度の温度でポストベークすることで層間絶縁樹脂層９を形成する（図２（ｈ））。層間絶縁樹脂層９には、有機材料及び無機材料を使用することができる。具体的には、エポキシ樹脂やポリイミド樹脂等の絶縁性樹脂を使用することができるが、これに限定されるものではない。絶縁性樹脂としては例えば、ＡＢＦ  ＧＸ−１３（商品名、味の素ファインテクノ（株）製）等を使用できる。また、フィルム状の絶縁性材料ではなく、液状の絶縁性材料を塗布し乾燥して形成しても良い。
また、導体回路７は金属から成るものであれば構わないが、コスト及び導電性から一般的に銅が好ましい。
【００２１】
次に、層間絶縁樹脂層９に導体回路７に達する、例えばφ５０μｍ程度のビアホール１０を形成する（図２（ｉ））。ビアホール１０を形成する方法については、レーザ加工が好ましい。レーザについては炭酸ガスレーザ、ＹＡＧレーザ（基本波、第２高調波、第３高調波、又は第４高調波）、或いはエキシマーレーザ等が適用できる。
【００２２】
その後、加工時に発生する、ビアホール１０内の導体回路７が露出した底部に堆積した有機絶縁材料の残渣を除去するため、過マンガン酸カリウムと水酸化ナトリウムの混合液等の処理液を用いたデスミア処理を行う。
【００２３】
デスミア処理としては、公知のデスミア処理を適用することができる。例えば、市販品であるＭＬＢ２１１（ロームアンドハース電子材料株式会社製）を２０容量％、キューポジットＺ１０容量％を含む膨潤浴に、６０〜８５℃で１〜１５分間浸漬した後、ＭＬＢ２１３Ａ（ロームアンドハース電子材料株式会社製）を１０容量％とＭＬＢ２１３Ｂ（ロームアンドハース電子材料株式会社製）を１５容量％含むエッチング浴に５５℃〜８５℃で２〜１５分間浸漬処理し、ＭＬＢ２１６−２（ロームアンドハース電子材料株式会社製）を２０容量％含む中和浴に３５℃〜５５℃で２〜１０分間浸漬する等の公知の方法で適宜実施することができる。
【００２４】
上述のようなデスミア処理を行うことで、ビアホール１０の底部における層間絶縁樹脂層９などの有機物残渣を除去することができる。なお、デスミア処理は基板全面に対して行われるため、ビアホール１０の底部における層間絶縁樹脂層９などの有機物残渣が除去されると共に、層間絶縁樹脂層９の表面、およびビアホール１０の内壁部については粗化される。
【００２５】
次に、約１μｍ厚の薄膜導電層１１を形成する（図２（ｊ））。ここでは、薄膜導電層１１を、層間絶縁樹脂層９の表面と、ビアホール１０の底部に露出している導体回路７の表面とビアホール１０の内壁部とに形成する。この薄膜導電層１１は、セミアディティブ工法におけるシード層と呼ばれる層であり、後の工程において薄膜導電層１１に給電することで、薄膜導電層１１の上に所定のパターンの電解めっきを行うためのものである。一般的に薄膜導電層１１は、無電解銅めっきで形成する。
【００２６】
次に、この薄膜導電層１１の上からドライフィルムレジストをラミネートするが、以下に述べる手順により、最終的な導体パターンとして所望するパターンになるように薄膜導電層１１が露出するような、ドライフィルムレジスト１２のレジストパターンを形成する（図２（ｋ））。ドライフィルムレジスト１２は、例えば、支持体フィルムと保護層で挟まれた厚み２５μｍ程度の感光性樹脂層であり、薄膜導電層１１へドライフィルムレジスト１２の保護層を剥がしながら、ホットロールラミネーターにより、ロール温度１２０℃程度でラミネートする。その後、ドライフィルムレジスト１２の支持体フィルム側から所望のパターンを有するフォトマスクを用いて露光する。次に、支持体フィルムを剥離してＮａ2ＣＯ3水溶液中に浸漬して現像し、所望のレジストパターンを得る。
【００２７】
次に、形成したレジストパターンで被覆されていない薄膜導電層１１に対して給電することで、電解めっき層１３を形成する（図２（ｌ））。電解めっき層１３を形成した後、そのレジストパターンを剥離する（図２（ｍ））。続いて、露出した薄膜導電層１１をフラッシュエッチングし、予め設計した所望の導体パターンを得る（図３（ｎ））。
【００２８】
さらに、多層の基板を作製する場合は、層間絶縁樹脂層９の形成（図２（ｈ））から薄膜導電層１１のフラッシュエッチング(図２（ｎ）)までのビルドアップ工程を繰り返し行うことで、積層部の導体回路を形成することにより多層の基板を作製することができる。本発明のビルドアップ工程をさらに一回繰り返したものが図３（ｏ）である。
【００２９】
次に、層間絶縁樹脂層９および最外層の導電層２２を積層する（図３（ｐ））。この工程は、例えば銅箔と絶縁樹脂層が一体となった銅箔付絶縁樹脂フィルムＡＢＦ  ＧＸ−Ｅシリーズ（商品名、味の素ファインテクノ（株）製）等を使用して、実施することができる。例えば樹脂厚４０μｍ、銅箔厚１０μｍの銅箔付絶縁樹脂フィルムを使用することができる。層間絶縁樹脂層の樹脂や、最外層の導電層２２については、所望の配線パターンに適した厚さを選択することが望ましい。温度１２０℃程度において真空ラミネートを行い、さらに温度１８０℃程度の高温でポストベークすることで実施できる。ここでは銅箔付絶縁樹脂フィルムを積層しているが、樹脂を積層した後、銅からなる導電層を形成する手段として、めっき法、蒸着法、スパッタ法などを用いても実施することは可能であるが、銅厚の均一性確保等や生産性の観点から銅箔付絶縁樹脂フィルムの積層を選択することが好ましい。
【００３０】
次に、最外層の導電層２２と最外層の層間絶縁樹脂層９をビアホール形成部に対応して部分的に除去することにより、最外層の導電層２２より１つ下の層の導体回路に達するビアホール１４を形成する。例えば、導体層２２のビアホールを形成する所望位置に、φ５０μｍ程度のビアホールを形成する（図３（ｑ））。φ５０μｍ程度のビアホールに対応する開口パターンを感光性樹脂で形成後、導電層をエッチング処理し、ビアホール位置の層間絶縁樹脂９を露出させ、ビアホール位置の層間絶縁樹脂９に対してレーザ加工してビアホール１４を形成する。次いで、ビアホール１４の内壁部に露出している層間絶縁樹脂層を覆うように、薄膜導電層１５を形成する（図３（ｒ））。あるいは、ビアホール形成部となる位置に対してレーザ加工を行い、最外層の導電層２２と最外層の層間絶縁樹脂層９に対して直接ビアホール１４を形成する。ここで、レーザ加工においては、炭酸ガスレーザ、ＹＡＧレーザ（基本波、第２高調波、第３高調波、又は第４高調波）、或いはエキシマーレーザ等、材料が吸収する波長のレーザを適用することができる。この時、薄膜導電層１５が所望のパターン以外の箇所に形成された場合であっても、後の工程で除去されるので、前工程で説明した銅箔付絶縁樹脂フィルム上に形成されても何ら問題はない。
【００３１】
次に、所望の配線パターンを形成するため、ここでは塩化第二銅を主成分とするエッチング液を用いたエッチング工法により最外層の導体回路１６を形成する（図３（ｓ））。
この工程ではレジストパターンをエッチングマスクとして用いたサブトラクト法によるエッチング工法により最外層の導体回路１６のパターン形成を行うが、薄膜導電層１５を給電層としたセミアディティブ工法を用いることも可能である。工程の煩雑さを踏まえると、サブトラクト法によるエッチング工法でパターン形成することが望ましい。
【００３２】
次に、ソルダーレジスト層１７を形成し、ＩＣチップ接続部に対応したパターンとなるソルダーレジスト開口部１８を設ける。ここで、ソルダーレジスト開口部１８の底部は、前工程で形成された薄膜層１１が露出した構造となる。このソルダーレジスト底部に層形成ることで、ＩＣチップ実装時の接続信頼性を向上させることができる。（図）
【００３３】
最後に、このソルダーレジスト開口部１８に導電バンプ１９を形成する。必要に応じてアウターバンプ２１を形成することで、半導体パッケージ１００が得られる。
ここで、形成されたはんだバンプは、半導体パッケージ基板の回路によって、導電ビア２０と、ビアが形成されていない導電バンプ１９が混在して形成される。
【符号の説明】
【００３４】
１、４、７  導体回路
２、９  絶縁層
３、１０、１４  ビアホール
５、１７  ソルダーレジスト層
６  コア基板
８  スルーホール
１１、１５  薄膜導電層
１２  ドライフィルムレジスト
１３  電解めっき層
１６  最外層の導体回路
１８  ソルダーレジスト開口部
１９  導電バンプ
２０  導電ビア
２１  アウターバンプ
２２  最外層の導電層
１００  半導体パッケージ基板
１０１〜１０５  半導体パッケージ基板の中間加工体
【図１】
2015177160.tif 000003
【図２】
2015177160.tif 000004
【図３】
2015177160.tif 000005
【図４】
2015177160.tif 000006