(57)【要約】【課題】スイッチング特性が向上する半導体装置を提供する。【解決手段】実施形態の半導体装置は、ｎ型の窒化物半導体層と、窒化物半導体層上に選択的に設けられる絶縁層と、窒化物半導体層上および絶縁層上に設けられるｎ型の第１の窒化物半導体領域と、絶縁層上に設けられるｎ型の第２の窒化物半導体領域と、第１の窒化物半導体領域と第２の窒化物半導体領域との間に設けられるｐ型の第３の窒化物半導体領域と、第３の窒化物半導体領域上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、第２の窒化物半導体領域に電気的に接続される第１の電極と、窒化物半導体層の絶縁層と反対側に設けられ、窒化物半導体層に電気的に接続される第２の電極と、を備える【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型の窒化物半導体層と、
前記窒化物半導体層上に選択的に設けられる絶縁層と、
前記窒化物半導体層上および前記絶縁層上に設けられるｎ型の第１の窒化物半導体領域と、
前記絶縁層上に設けられるｎ型の第２の窒化物半導体領域と、
前記第１の窒化物半導体領域と前記第２の窒化物半導体領域との間に設けられるｐ型の第３の窒化物半導体領域と、
前記第３の窒化物半導体領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記第２の窒化物半導体領域に電気的に接続される第１の電極と、
前記窒化物半導体層の前記絶縁層と反対側に設けられ、前記窒化物半導体層に電気的に接続される第２の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第３の窒化物半導体領域が、前記絶縁層上に設けられることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の窒化物半導体領域の膜厚が、前記窒化物半導体層の膜厚よりも薄いことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第３の窒化物半導体領域がエピタキシャル成長層であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第３の窒化物半導体領域のｐ型不純物濃度が１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記絶縁層がシリコン酸化膜であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第１の窒化物半導体領域のｎ型不純物濃度が、前記窒化物半導体層のｎ型不純物濃度よりも高いことを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記窒化物半導体層と前記第２の電極との間に、前記窒化物半導体層よりもｎ型不純物濃度が高いｎ型の窒化物半導体基板が設けられることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第３の窒化物半導体領域が、前記窒化物半導体層上に設けられることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２の窒化物半導体領域のｎ型不純物濃度が、前記第１の窒化物半導体領域のｎ型不純物濃度よりも高いことを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高い絶縁破壊強度を有する窒化物半導体は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。そして、より高い耐圧、または、より高い集積度を実現するために、縦型のデバイスが提案されている。
【０００３】
ｐ型の窒化物半導体では、イオン注入法を用いた不純物ドーピングでは、不純物の活性化率を高くすることが困難である。したがって、ｐ型窒化物半導体をチャネル層とするスイッチング素子の閾値調整が困難で、スイッチング特性が安定しないという課題がある。また、イオン注入法を用いて製造するスイッチング素子では、ｐｎ接合の容量が寄生容量となり、スイッチング特性が劣化するという課題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１０／１００７０９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング特性が向上する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ｎ型の窒化物半導体層と、前記窒化物半導体層上に選択的に設けられる絶縁層と、前記窒化物半導体層上および前記絶縁層上に設けられるｎ型の第１の窒化物半導体領域と、前記絶縁層上に設けられるｎ型の第２の窒化物半導体領域と、前記第１の窒化物半導体領域と前記第２の窒化物半導体領域との間に設けられるｐ型の第３の窒化物半導体領域と、前記第３の窒化物半導体領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記第２の窒化物半導体領域に電気的に接続される第１の電極と、前記窒化物半導体層の前記絶縁層と反対側に設けられ、前記窒化物半導体層に電気的に接続される第２の電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置を示す模式断面図。
【図２】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図７】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図８】第１の実施形態の変形例の半導体装置を示す模式断面図。
【図９】第２の実施形態の半導体装置を示す模式断面図。
【図１０】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図１１】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図１２】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図１３】第３の実施形態の半導体装置を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
本明細書中、「窒化物半導体」とは、例えば、ＧａＮ系半導体である。ＧａＮ系半導体とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、および、それらの中間組成を備える半導体の総称である。
【００１０】
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、ｎ型の窒化物半導体層と、窒化物半導体層上に選択的に設けられる絶縁層と、窒化物半導体層上および絶縁層上に設けられるｎ型の第１の窒化物半導体領域と、絶縁層上に設けられるｎ型の第２の窒化物半導体領域と、第１の窒化物半導体領域と第２の窒化物半導体領域との間に設けられるｐ型の第３の窒化物半導体領域と、第３の窒化物半導体領域上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、第２の窒化物半導体領域に電気的に接続される第１の電極と、窒化物半導体層の絶縁層と反対側に設けられ、窒化物半導体層に電気的に接続される第２の電極と、を備える。
【００１２】
図１は、本実施形態の半導体装置を示す模式断面図である。本実施形態の半導体装置は、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００は、電子をキャリアとするｎチャネル型トランジスタである。また、ＭＩＳＦＥＴ１００は、キャリアを半導体基板の表面側のソース電極と、裏面側のドレイン電極との間で移動させる縦型トランジスタである。
【００１３】
このＭＩＳＦＥＴ１００は、ｎ型のＧａＮ基板（窒化物半導体基板）１２、ｎ−型のＧａＮ層（窒化物半導体層）１４、絶縁層１６、ｎ−型の第１のＧａＮ領域（第１の窒化物半導体領域）１８、ｎ型の第２のＧａＮ領域（第２の窒化物半導体領域）２０、ｐ型の第３のＧａＮ領域（第３の窒化物半導体領域）２２、ゲート絶縁膜２６、ゲート電極２８、ソース電極（第１の電極）３０、および、ドレイン電極（第２の電極）３２を備える。
【００１４】
ＧａＮ基板１２は、ＭＩＳＦＥＴ１００のドレイン領域として機能する。ＧａＮ基板１２は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ＧａＮ基板１２は、例えば、｛０００１｝基板である。
【００１５】
ＧａＮ基板１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＧａＮ基板１２の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である
【００１６】
ＧａＮ基板１２上に、ｎ−型のＧａＮ層１４を備えている。
【００１７】
ＧａＮ層１４は、ＭＩＳＦＥＴ１００のドリフト層として機能する。ＧａＮ層１４は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ＧａＮ層１４のｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。ＧａＮ層１４のｎ型不純物濃度は、ＧａＮ基板１２のｎ型不純物濃度よりも低い。ＧａＮ層１４の膜厚は、例えば、５μｍ以上２０μｍ以下である。
【００１８】
ＧａＮ層１４の上に、絶縁層１６が設けられる。絶縁層１６は、ＧａＮ層１４上に選択的に設けられる。絶縁層１６は、例えば、シリコン酸化膜である。絶縁層１６の膜厚は、例えば、５０ｎｍ以上５００ｎｍ以下である。
【００１９】
ＧａＮ層１４上および絶縁層１６上に、ｎ−型の第１のＧａＮ領域１８が設けられる。第１のＧａＮ領域１８は、絶縁層１６の開口部でＧａＮ層１４に接する。
【００２０】
第１のＧａＮ領域１８は、ＭＩＳＦＥＴ１００のドリフト層として機能する。第１のＧａＮ領域１８のｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００２１】
ＭＩＳＦＥＴ１００のオン抵抗を低減する観点から、第１のＧａＮ領域１８のｎ型不純物濃度を、ＧａＮ層１４のｎ型不純物濃度よりも高くすることが望ましい。
【００２２】
また、ＭＩＳＦＥＴ１００のオン抵抗を低減する観点から、第１のＧａＮ領域１８の膜厚が、ＧａＮ層１４の膜厚よりも薄いことが望ましい。第１のＧａＮ領域１８の膜厚は、例えば、５０ｎｍ以上５００ｎｍ以下である。
【００２３】
絶縁層１６上に、ｎ−型の第２のＧａＮ領域２０が設けられる。第２のＧａＮ領域２０は、ＧａＮ層１４との間に絶縁層１６を挟み、ＧａＮ層１４とは物理的に接しないよう分離されている。
【００２４】
第２のＧａＮ領域２０は、ＭＩＳＦＥＴ１００のソース領域として機能する。第２のＧａＮ領域２０は、絶縁膜１６上の低不純物濃度領域２０ａと、低不純物濃度領域２０ａ上の高不純物濃度領域２０ｂとを含む。第２のＧａＮ領域２０は、低不純物濃度領域２０ａと高不純物濃度領域２０ｂの積層構造となっている。第２のＧａＮ領域２０は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
【００２５】
低不純物濃度領域２０ａのｎ型不純物濃度は、例えば、第１のＧａＮ領域１８のｎ型不純物濃度と同等である。低不純物濃度領域２０ａのｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００２６】
高不純物濃度領域２０ｂは、ソース電極３０のコンタクト抵抗を低減するために機能する。高不純物濃度領域２０ｂのｎ型不純物濃度は、第１のＧａＮ領域１８のｎ型不純物濃度よりも高い。高不純物濃度領域２０ｂのｎ型不純物濃度は、例えば、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２７】
第１のＧａＮ領域１８と第２のＧａＮ領域２０との間の絶縁層１６上に、絶縁層１６に接してｐ型の第３のＧａＮ領域２２が設けられる。第３のＧａＮ領域２２は、ＭＩＳＦＥＴ１００のチャネル領域として機能する。第３のＧａＮ領域２２は、単結晶のエピタキシャル成長層である。
【００２８】
第３のＧａＮ領域２２のｐ型不純物濃度により、ＭＩＳＦＥＴ１００の閾値が制御される。第３のＧａＮ領域２２のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。第３のＧａＮ領域２２のｐ型のキャリア濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００２９】
第３のＧａＮ領域２２上および第１のＧａＮ領域１８上にゲート絶縁膜２６が設けられる。ゲート絶縁膜２６は、例えば、シリコン酸化膜である。ゲート絶縁膜２８の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００３０】
ゲート絶縁膜２６上には、ゲート電極２８が設けられる。ゲート電極２８は、例えば、Ｂ（ボロン）がドーピングされたｐ型ポリシリコン、または、Ｐ（リン）がドーピングされたｎ型ポリシリコンである。ゲート電極２８には、ポリシリコン以外にも、金属シリサイド、金属等も適用可能である。
【００３１】
ゲート電極２８上には、例えば、図示しない層間絶縁膜が設けられる。層間絶縁膜は、例えば、シリコン酸化膜である。
【００３２】
そして、第２のＧａＮ層２０に電気的に導通するソース電極３０が設けられる。ソース電極３０は、高不純物濃度領域２０ｂ上に設けられる。
【００３３】
ソース電極３０と、高不純物濃度領域２０ｂとの間はオーミックコンタクトであることが望ましい。ソース電極３０は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。
【００３４】
また、ｎ型のＧａＮ基板１２のＧａＮ層１４と反対側に、ｎ型のＧａＮ層１４に電気的に接続されるドレイン電極３２が設けられる。ドレイン電極３２は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。
【００３５】
なお、第３のＧａＮ領域２２に電気的に接続される図示しないウェル電極（第３の電極）が設けられる。ウェル電極は、例えば、ソース電極３０と共通の電位が与えられる。
【００３６】
次に、本実施形態の半導体装置の製造方法について説明する。
【００３７】
図２〜図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
【００３８】
まず、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む、ｎ型のＧａＮ基板１２を準備する。
【００３９】
次に、ｎ型のＧａＮ基板１２上にエピタキシャル成長法により、ｎ型不純物として、例えばＳｉを５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下含み、膜厚が例えば、５μｍ以上２０μｍ以下のｎ型のＧａＮ層１４を形成する。エピタキシャル成長は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により行う。
【００４０】
次に、ＧａＮ層１４の上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜の絶縁層１６を形成する。その後、絶縁層１６を、フォトリソグラフィーとエッチングによるパターニングにより開口部を設け、ＧａＮ層１４を露出させる（図２）。
【００４１】
次に、ＧａＮ層１４上および絶縁層１６上に、ｎ型不純物として、例えばＳｉを５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下含み、膜厚が例えば、５０ｎｍ以上５００ｎｍ以下のｎ型のＧａＮ層７８を形成する。ｎ型のＧａＮ層７８は、開口部に露出するＧａＮ層１４を種結晶として絶縁層１６上に形成される。ｎ型のＧａＮ層７８は、いわゆる、ＥＬＯＧ（Ｅｐｉｔａｘｉａｌ  Ｌａｔｔｅｒａｌ  Ｏｖｅｒ  Ｇｒｏｗｔｈ）法により形成される（図３）。
【００４２】
次に、フォトリソグラフィーとエッチングによるパターニングにより、ＧａＮ層７８にトレンチ８０を形成する（図４）。トレンチ８０は、底部に絶縁層１６が露出するよう形成される。
【００４３】
次に、トレンチ８０を埋め込むように、ｐ型のＧａＮ層８２を、エピタキシャル成長法（ＭＯＣＶＤ法）により形成する（図５）。ｐ型のＧａＮ層８２は、トレンチ８０側面のＧａＮ層７８および表面のＧａＮ層７８を種結晶として成長し、単結晶層となる。
【００４４】
ｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。また、ソースガスは、例えば、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）であり、ソースガス中のｐ型ドーパントは、例えば、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）である。
【００４５】
次に、ｐ型のＧａＮ層８２をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨する（図６）。
【００４６】
次に、フォトリソグラフィーとイオン注入法により、ｎ型のＧａＮ層７８の一部表面に、高不純物濃度領域２０ｂを形成する（図７）。高不純物濃度領域２０ｂは、例えば、ｎ型不純物としてＳｉをイオン注入することにより形成される。
【００４７】
以上の工程により、第１のＧａＮ領域１８、第２のＧａＮ領域２０、第３のＧａＮ領域２２が形成される。
【００４８】
その後、公知の製造方法によりゲート絶縁膜２６、ゲート電極２８、ソース電極（第１の電極）３０、および、ドレイン電極（第２の電極）３２を形成する。以上の製造方法により、図１に示すＭＩＳＦＥＴ１００が形成される。
【００４９】
以下、本実施形態の作用および効果について説明する。
【００５０】
ｐ型の窒化物半導体を形成する場合、ｐ型不純物のドーピングをイオン注入法により行うと、十分なｐ型不純物の活性化率を安定して得ることが困難である。一方、ｐ型不純物のドーピングをエピタキシャル成長法により行うと、比較的高いｐ型不純物の活性化率を安定して得ることができる。
【００５１】
本実施形態のＭＩＳＦＥＴ１００のソース領域となる第２のＧａＮ領域（第２の窒化物半導体領域）２０の底部が、絶縁層１６に接している。したがって、ソース領域の底部に、ｐｎ接合が存在する場合と比較し、ソース領域の寄生容量が低減する。よって、ＭＩＳＦＥＴ１００のスイッチング特性が向上し、消費電力が低減する。
【００５２】
また、本実施形態のＭＩＳＦＥＴ１００によれば、ｐ型半導体で形成され、チャネル領域となる第３のＧａＮ領域（第３の窒化物半導体領域）２２を、エピタキシャル成長法により形成することが可能となる。よって、チャネル領域で高いキャリア濃度が安定して得られる。したがって、ＭＩＳＦＥＴ１００の、閾値調整が容易となり、スイッチング特性が安定する。
【００５３】
また、チャネル領域となる第３のＧａＮ領域（第３の窒化物半導体領域）２２の底部が、絶縁層１６に接している。したがって、寄生ダイオード（ボディダイオード）が存在しない。したがって、寄生ダイオードに起因する特性劣化を回避することが可能となる。
【００５４】
（変形例）
図８は、本実施形態の変形例の半導体装置を示す模式断面図である。図８に示すように、本変形例のＭＩＳＦＥＴ２００は、第２のＧａＮ領域２０を、低不純物濃度領域と高不純物濃度領域の積層構造とせず、高不純物濃度領域のみとする。本変形例によっても実施形態と同様の効果を得ることが可能である。
【００５５】
（第２の実施形態）
本実施形態の半導体装置は、第３の窒化物半導体領域が、窒化物半導体層上に設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００５６】
図９は、本実施形態の半導体装置を示す模式断面図である。  
【００５７】
図９に示すように、本実施形態のＭＩＳＦＥＴ３００は、ｐ型の第３のＧａＮ領域（第３の窒化物半導体領域）２２が、ｎ−型のＧａＮ層（窒化物半導体層）１４上に、ＧａＮ層１４に接して設けられる。
【００５８】
次に、本実施形態の半導体装置の製造方法について説明する。
【００５９】
図１０〜図１２は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
【００６０】
まず、ｎ型のＧａＮ層７８の形成までは、第１の実施形態と同様である。
【００６１】
次に、フォトリソグラフィーとエッチングによるパターニングにより、ＧａＮ層７８にトレンチ８０を形成する（図１０）。トレンチ８０を形成する際、絶縁層１６もエッチングし、底部にｎ型のＧａＮ層１４が露出するようにする。
【００６２】
次に、トレンチ８０を埋め込むように、ｐ型のＧａＮ層８２を、エピタキシャル成長法により形成する（図１１）。ｐ型のＧａＮ層８２は、トレンチ８０底部のＧａＮ層１４、トレンチ８０側面のＧａＮ層７８、および、表面のＧａＮ層７８を種結晶として成長し、単結晶層となる。
【００６３】
次に、ｐ型のＧａＮ層８２をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨する（図１２）。
【００６４】
その後、第１の実施形態と同様の製造方法で、第１のＧａＮ領域１８、第２のＧａＮ領域２０、第３のＧａＮ領域２２、ゲート絶縁膜２６、ゲート電極２８、ソース電極３０、および、ドレイン電極３２を形成する。以上の製造方法により、図９に示すＭＩＳＦＥＴ３００が形成される。
【００６５】
本実施形態によれば、ｐ型のＧａＮ層８２を形成する際に、トレンチ８０底部のＧａＮ層１４も種結晶とすることが可能となる。したがって、さらに、高品質なｐ型のＧａＮ層８２を容易に製造することが可能となる。
【００６６】
（第３の実施形態）
本実施形態の半導体装置は、ｎ型の窒化物半導体基板にかえて、ｐ型の窒化物半導体基板を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６７】
図１３は、本実施形態の半導体装置を示す模式断面図である。本実施形態の半導体装置はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。  
【００６８】
このＩＧＢＴ４００は、ｐ型のＧａＮ基板（窒化物半導体基板）５２、ｎ−型のＧａＮ層（窒化物半導体層）１４、絶縁層１６、ｎ−型の第１のＧａＮ領域（第１の窒化物半導体領域）１８、ｎ型の第２のＧａＮ領域（第２の窒化物半導体領域）２０、ｐ型の第３のＧａＮ領域（第３の窒化物半導体領域）２２、ゲート絶縁膜２６、ゲート電極２８、エミッタ電極（第１の電極）６０、および、コレクタ電極（第２の電極）６２を備える。
【００６９】
ＧａＮ基板１２は、ＩＧＢＴ４００のドレイン領域として機能する。ＧａＮ基板５２は、例えば、Ｍｇ（マグネシウム）をｐ型不純物として含有する。
【００７０】
ＧａＮ基板１２のｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＧａＮ基板１２の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である
【００７１】
第２のＧａＮ領域２０は、ＩＧＢＴ４００のエミッタ領域として機能する。絶縁膜１６上の低不純物濃度領域２０ａと、低不純物濃度領域２０ａ上の高不純物濃度領域２０ｂとを含む。第２のＧａＮ領域２０は、低不純物濃度領域２０ａと高不純物濃度領域２０ｂの積層構造となっている。第２のＧａＮ領域２０は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
【００７２】
そして、第２のＧａＮ層２０に電気的に導通するエミッタ電極６０が設けられる。エミッタ電極６０は、高不純物濃度領域２０ｂ上に設けられる。
【００７３】
エミッタ電極６０と、高不純物濃度領域２０ｂとの間はオーミックコンタクトであることが望ましい。エミッタ電極６０は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。
【００７４】
また、ｐ型のＧａＮ基板５２のＧａＮ層１４と反対側に、コレクタ電極６２が設けられる。コレクタ電極６２は、例えば、Ｎｉ（ニッケル）／Ａｇ（銀）／Ｔｉ（チタン）の積層構造を備える。
【００７５】
本実施形態によれば、閾値調整が容易なＩＧＢＴ４００が実現される。
【００７６】
上記実施形態では、窒化物半導体の材料としてＧａＮを例に説明したが、その他のＧａＮ系半導体等、他の窒化物半導体を適用することも可能である。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１２      ｎ型のＧａＮ基板（窒化物半導体基板）
１４      ｎ−型のＧａＮ層（窒化物半導体層）
１６      絶縁層
１８      ｎ−型の第１のＧａＮ領域（第１の窒化物半導体領域）
２０      ｎ型の第２のＧａＮ領域（第２の窒化物半導体領域）
２０ａ    低不純物濃度領域
２０ｂ    高不純物濃度領域
２２      ｐ型の第３のＧａＮ領域（第３の窒化物半導体領域）
２６      ゲート絶縁膜
２８      ゲート電極
３０      ソース電極（第１の電極）
３２      ドレイン電極（第２の電極）
６０      エミッタ電極（第１の電極）
６２      コレクタ電極（第２の電極）
１００    ＭＩＳＦＥＴ
２００    ＭＩＳＦＥＴ
３００    ＭＩＳＦＥＴ
４００    ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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