(57)【要約】【課題】電源オフの状態でもＣＭＯＳスイッチを過電圧から保護することができる過電圧保護装置を提供する。【解決手段】ＶＤＤが印加されている状態で、入力電圧Ｖ１の正側の過電圧が検出されない場合にＶＤＤをＰＭＯＳのバルクに出力し、入力電圧Ｖ１の正側の過電圧を検出した場合にＶ１をＰＭＯＳのバルクに出力し、ＶＤＤが印加されていない状態で、Ｖ１が所定の電圧値を超えると、Ｖ１をＰＭＯＳのバルクに出力する正側過電圧検出部と、ＶＳＳが印加されている状態で、Ｖ１の負側の過電圧が検出されない場合にＶＳＳをＮＭＯＳのバルクに出力し、Ｖ１の負側の過電圧を検出した場合にＶ１をＮＭＯＳのバルクに出力し、ＶＳＳが印加されていない状態で、Ｖ１が所定の電圧値を下回ると、Ｖ１をＮＭＯＳのバルクに出力する負側過電圧検出部とを備える。【選択図】図１
2015170335.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳとＰＭＯＳとを並列に接続し、それぞれのゲートに入力する信号の論理レベルを逆にしたＣＭＯＳスイッチを保護する過電圧保護装置であって、
正側の電源電圧ＶＤＤが印加されている状態で、前記ＣＭＯＳスイッチの入力電圧Ｖ１の正側の過電圧が検出されない場合に前記電源電圧ＶＤＤを前記ＰＭＯＳのバルクに出力し、前記入力電圧Ｖ１の正側の過電圧を検出した場合に前記入力電圧Ｖ１を前記ＰＭＯＳのバルクに出力し、
前記電源電圧ＶＤＤが印加されていない状態で、前記入力電圧Ｖ１が所定の電圧値を超えると、前記入力電圧Ｖ１を前記ＰＭＯＳのバルクに出力する正側過電圧検出部と、
負側の電源電圧ＶＳＳが印加されている状態で、前記入力電圧Ｖ１の負側の過電圧が検出されない場合に前記電源電圧ＶＳＳを前記ＮＭＯＳのバルクに出力し、前記入力電圧Ｖ１の負側の過電圧を検出した場合に前記入力電圧Ｖ１を前記ＮＭＯＳのバルクに出力し、
前記電源電圧ＶＳＳが印加されていない状態で、前記入力電圧Ｖ１が所定の電圧値を下回ると、前記入力電圧Ｖ１を前記ＮＭＯＳのバルクに出力する負側過電圧検出部と、
を備えることを特徴とする過電圧保護装置。
【請求項２】
前記正側過電圧検出部は、前記電源電圧ＶＤＤが印加されている状態で正側の過電圧を検出したこと、あるいは前記電源電圧ＶＤＤが印加されていない状態で前記入力電圧Ｖ１が所定の電圧値を超えたことを示すＵＬ信号を出力し、
前記負側過電圧検出部は、前記電源電圧ＶＳＳが印加されている状態で負側の過電圧を検出したこと、あるいは前記電源電圧ＶＳＳが印加されていない状態で前記入力電圧Ｖ１が所定の電圧値を下回ったことを示すＬＬ信号を出力するものであり、
前記ＵＬ信号および前記ＬＬ信号のいずれかが出力された場合に、前記ＰＭＯＳをオフ状態に制御する正側制御回路と、
前記ＵＬ信号および前記ＬＬ信号のいずれかが出力された場合に、前記ＮＭＯＳをオフ状態に制御する負側制御回路と、
をさらに備えることを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記正側過電圧検出部は、
前記電源電圧ＶＤＤと前記電圧Ｖ１とを比較するコンパレータと、
前記コンパレータの出力を反転するインバータと、
前記コンパレータの出力で制御され、前記電圧Ｖ１を前記ＮＭＯＳのバルクに導くスイッチと、
前記インバータの出力で制御され、前記電源電圧ＶＤＤを前記ＮＭＯＳのバルクに導くスイッチと、を備え、
前記負側過電圧検出部は、
前記電源電圧ＶＳＳと前記電圧Ｖ１とを比較するコンパレータと、
前記コンパレータの出力を反転するインバータと、
前記コンパレータの出力で制御され、前記電圧Ｖ１を前記ＰＭＯＳのバルクに導くスイッチと、
前記インバータの出力で制御され、前記電源電圧ＶＳＳを前記ＰＭＯＳのバルクに導くスイッチと、を備えることを特徴とする請求項１または２に記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳスイッチ等のＣＭＯＳ回路を過電圧から保護する過電圧保護装置に係り、特に、電源オフの状態でもＣＭＯＳスイッチ等のＣＭＯＳ回路を過電圧から保護することができる過電圧保護装置に関する。
【背景技術】
【０００２】
過大な入力電圧を制限し、入力側の装置を保護するために過電圧保護回路が用いられている。図１４は、従来の過電圧保護回路の構成を示す図である。本図の例では、電圧ＶＩＮを入力する比較器３１０の過電圧保護を図るために、正極用過電圧保護回路３０１と、負極用過電圧保護回路３０２とが設けられている。
【０００３】
正極用過電圧保護回路３０１は、正極用第１ダイオードＤｐ１と正極用第２ダイオードＤｐ２と電流設定用抵抗器Ｒｐｃとを備えており、負極用過電圧保護回路３０２は、負極用第１ダイオードＤｎ１と負極用第２ダイオードＤｎ２と電流設定用抵抗器Ｒｎｃとを備えている。
【０００４】
入力電圧ＶＩＮが正極性の過電圧となると、正極用第１ダイオードＤｐ１が導通することで、比較器３１０の反転入力端子の電圧Ｖ１は、電源電圧ＶＤＤにクランプされる。また、入力電圧ＶＩＮが負極性の過電圧となると、負極用第１ダイオードＤｎ１が導通することで、比較器３１０の反転入力端子の電圧Ｖ１は、電源電圧ＶＳＳにクランプされる。これにより、入力電圧ＶＩＮが過電圧となっても、比較器３１０の反転入力端子の電圧Ｖ１は過電圧にならず、比較器３１０が保護されることになる。
【０００５】
なお、過電圧保護回路は、図１５に示すように、動作電源ＶＤＤと別の電圧源Ｖｔを用いることで、比較器３１０の動作電圧範囲内で任意の電圧でクランプさせることが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２２０３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＮＭＯＳとＰＭＯＳとを並列に接続し、それぞれのゲートに入力する信号の論理レベルを逆にしたＣＭＯＳスイッチ（トランスミッションゲート）が知られている。
【０００８】
図１６は、従来の過電圧保護回路をＣＭＯＳスイッチに適用した場合の回路図である。本図において、ＣＭＯＳスイッチ３２０は、ＰＭＯＳのＭＰ１とＮＭＯＳのＭＮ１とが並列に接続されており、入力端子に電圧Ｖ１が入力され、出力端子から電圧ＶＯＵＴを出力する。
【０００９】
ＭＮ１は、スイッチ信号ＳＷＯＮによりオンオフが制御され、ＭＰ１は、スイッチ信号ＳＷＯＮを反転したＸＳＷＯＮ（Ｘは、論理否定のバーを示すものとする）によりオンオフが制御される。したがって、ＣＭＯＳスイッチ３２０は、スイッチ信号ＳＷＯＮがＨレベルのときに、入力端子と出力端子との間が導通状態となり、スイッチ信号ＳＷＯＮがＬレベルのときに、入力端子と出力端子との間が非道通状態となる。
【００１０】
正極用過電圧保護回路３０１と、負極用過電圧保護回路３０２は、ＣＭＯＳスイッチ３２０の入力電圧Ｖ１が、ＶｔｈＮ≦Ｖ１≦ＶｔｈＰとなるように動作する。この結果、出力電圧ＶＯＵＴも、ほぼＶｔｈＮ≦ＶＯＵＴ≦ＶｔｈＰとなる。
【００１１】
ＭＰ１のバルクは正側電源電圧ＶＤＤに接続され、ＭＮ１のバルクは負側電源電圧ＶＳＳに接続されているが、図１７に示すように、ＭＰ１とＭＮ１には、ドレインとバルク間およびソースとバルク間に寄生ダイオードＤＰ１１、ＤＰ１２、ＤＮ１１、ＤＮ１２が存在する。
【００１２】
このため、入力電圧Ｖ１が正側電源電圧ＶＤＤを超え、さらに、寄生ダイオードの閾値を超えると、あるいは負側電源電圧ＶＳＳを下回り、さらに、寄生ダイオードの閾値を下回ると、寄生ダイオードに大きな電流が流れ、ＣＭＯＳスイッチ３２０が誤動作を起こしたり、損傷するおそれがある。
【００１３】
そこで、ＣＭＯＳスイッチ３２０を保護するために、正極用過電圧保護回路３０１と負極用過電圧保護回路３０２は、クランプ後の電圧が、寄生ダイオードを導通させる値とならないように、電圧ＶｔｈＰと電圧ＶｔｈＮとを設定するようにする。
【００１４】
ところが、電圧ＶｔｈＰと電圧ＶｔｈＮとを適切な値に設定したとしても、電源がオフの状態、すなわち、ＶＤＤ＝０Ｖ、ＶＳＳ＝０Ｖ、ＶｔｈＰ＝０Ｖ、ＶｔｈＮ＝０Ｖのときに問題が生じる。
【００１５】
すなわち、電源がオフの状態では、入力電圧Ｖ１のクランプ電圧は、ダイオードＤｐ１の順方向電圧と抵抗Ｒｐｃによる電圧降下との和、あるいは、ダイオードＤｎ１の順方向電圧と抵抗Ｒｎｃによる電圧降下との和となる。
【００１６】
一般に、抵抗Ｒｐｃと抵抗Ｒｎｃは、電源投入時の消費電力を少なくするために大きな値が用いられるため、電源オフ時の入力電圧Ｖ１のクランプ電圧は、寄生ダイオードの順方向電圧を超えることになり、寄生ダイオードに大きな電流が流れてしまう。
【００１７】
このように、従来の過電圧保護回路をそのままＣＭＯＳスイッチ３２０に適用しただけでは、電源オフの状態でＣＭＯＳスイッチ３２０を過電圧から保護することができない。
【００１８】
そこで、本発明は、電源オフの状態でもＣＭＯＳスイッチ等のＣＭＯＳ回路を過電圧から保護することができる過電圧保護装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明の過電圧保護回路は、ＮＭＯＳとＰＭＯＳとを並列に接続し、それぞれのゲートに入力する信号の論理レベルを逆にしたＣＭＯＳスイッチを保護する過電圧保護装置であって、正側の電源電圧ＶＤＤが印加されている状態で、前記ＣＭＯＳスイッチの入力電圧Ｖ１の正側の過電圧が検出されない場合に前記電源電圧ＶＤＤを前記ＰＭＯＳのバルクに出力し、前記入力電圧Ｖ１の正側の過電圧を検出した場合に前記入力電圧Ｖ１を前記ＰＭＯＳのバルクに出力し、前記電源電圧ＶＤＤが印加されていない状態で、前記入力電圧Ｖ１が所定の電圧値を超えると、前記入力電圧Ｖ１を前記ＰＭＯＳのバルクに出力する正側過電圧検出部と、負側の電源電圧ＶＳＳが印加されている状態で、前記入力電圧Ｖ１の負側の過電圧が検出されない場合に前記電源電圧ＶＳＳを前記ＮＭＯＳのバルクに出力し、前記入力電圧Ｖ１の負側の過電圧を検出した場合に前記入力電圧Ｖ１を前記ＮＭＯＳのバルクに出力し、前記電源電圧ＶＳＳが印加されていない状態で、前記入力電圧Ｖ１が所定の電圧値を下回ると、前記入力電圧Ｖ１を前記ＮＭＯＳのバルクに出力する負側過電圧検出部と、を備えることを特徴とする。
ここで、前記正側過電圧検出部は、前記電源電圧ＶＤＤが印加されている状態で正側の過電圧を検出したこと、あるいは前記電源電圧ＶＤＤが印加されていない状態で前記入力電圧Ｖ１が所定の電圧値を超えたことを示すＵＬ信号を出力し、前記負側過電圧検出部は、前記電源電圧ＶＳＳが印加されている状態で負側の過電圧を検出したこと、あるいは前記電源電圧ＶＳＳが印加されていない状態で前記入力電圧Ｖ１が所定の電圧値を下回ったことを示すＬＬ信号を出力するものであり、前記ＵＬ信号および前記ＬＬ信号のいずれかが出力された場合に、前記ＰＭＯＳをオフ状態に制御する正側制御回路と、前記ＵＬ信号および前記ＬＬ信号のいずれかが出力された場合に、前記ＮＭＯＳをオフ状態に制御する負側制御回路と、をさらに備えるようにしてもよい。
また、前記正側過電圧検出部は、前記電源電圧ＶＤＤと前記電圧Ｖ１とを比較するコンパレータと、前記コンパレータの出力を反転するインバータと、前記コンパレータの出力で制御され、前記電圧Ｖ１を前記ＮＭＯＳのバルクに導くスイッチと、前記インバータの出力で制御され、前記電源電圧ＶＤＤを前記ＮＭＯＳのバルクに導くスイッチと、を備え、前記負側過電圧検出部は、前記電源電圧ＶＳＳと前記電圧Ｖ１とを比較するコンパレータと、前記コンパレータの出力を反転するインバータと、前記コンパレータの出力で制御され、前記電圧Ｖ１を前記ＰＭＯＳのバルクに導くスイッチと、前記インバータの出力で制御され、前記電源電圧ＶＳＳを前記ＰＭＯＳのバルクに導くスイッチと、を備えるものとすることができる。
【発明の効果】
【００２０】
本発明によれば、電源オフの状態でもＣＭＯＳスイッチ等のＣＭＯＳ回路を過電圧から保護することができる過電圧保護装置が提供される。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施例に係る過電圧保護装置１００の構成を示すブロック図である。
【図２】正側過電圧検出部のＰＢＧ端子が出力する電圧と負側過電圧検出部のＮＢＧ端子が出力する電圧を示す図である。
【図３】正側過電圧検出部、負側過電圧検出部の構成例を示すブロック図である。
【図４】正側過電圧検出部の具体的な構成例を示す回路図である。
【図５】負側過電圧検出部の具体的な構成例を示す回路図である。
【図６】本発明の第２実施例に係る過電圧保護装置１００の構成を示すブロック図である。
【図７】正側過電圧検出部の各出力端子が出力する信号と負側過電圧検出部の各出力端子が出力する信号と正側制御回路が出力するＸＳＷＯＮＯ信号と負側制御回路が出力するＳＷＯＮＯ信号とを示す図である。
【図８】第２実施例の正側過電圧検出部、負側過電圧検出部の構成例を示すブロック図である。
【図９】第２実施例の正側過電圧検出部の具体的な構成例を示す回路図である。
【図１０】第２実施例の負側過電圧検出部の具体的な構成例を示す回路図である。
【図１１】正側制御回路の具体的な構成例を示す回路図である。
【図１２】負側制御回路の具体的な構成例を示す回路図である。
【図１３】本発明の他の適用例を示す回路図である。
【図１４】従来の過電圧保護回路の構成を示す図である。
【図１５】任意の電圧でクランプさせるために動作電源と別の電源を用いた過電圧保護回路の構成を示す図である。
【図１６】従来の過電圧保護回路をＣＭＯＳスイッチに適用した場合の回路図である。
【図１７】ドレインとバルク間およびソースとバルク間に寄生ダイオードを説明する図である。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１実施例に係る過電圧保護装置１００の構成を示すブロック図である。本図に示すように、過電圧保護装置１００は、ＣＭＯＳスイッチ２００を保護する装置であり、正側過電圧検出部１１０と負側過電圧検出部１２０とを備えている。
【００２３】
ＣＭＯＳスイッチ２００は、ＰＭＯＳのＭＰ１とＮＭＯＳのＭＮ１とが並列に接続されており、入力端子に電圧Ｖ１が入力され、出力端子から電圧ＶＯＵＴが出力される。
【００２４】
ＭＮ１は、スイッチ信号ＳＷＯＮによりオンオフが制御され、ＭＰ１は、スイッチ信号ＳＷＯＮを反転したＸＳＷＯＮによりオンオフが制御される。したがって、ＣＭＯＳスイッチ２００は、通常動作時において、スイッチ信号ＳＷＯＮがＨレベルのときに、入力端子と出力端子との間が導通状態となり、スイッチ信号ＳＷＯＮがＬレベルのときに、入力端子と出力端子との間が非道通状態となる。
【００２５】
正側過電圧検出部１１０は、電圧Ｖ１を入力するＩＮ端子、正側電源電圧ＶＤＤを入力するＶＤＤ端子、負側電源電圧ＶＳＳを入力するＶＳＳ端子、ＭＰ１のバルクに印加する電圧を出力するＰＢＧ端子を備えている。
【００２６】
負側過電圧検出部１２０は、電圧Ｖ１を入力するＩＮ端子、正側電源電圧ＶＤＤを入力するＶＤＤ端子、負側電源電圧ＶＳＳを入力するＶＳＳ端子、ＭＮ１のバルクに印加する電圧を出力するＮＢＧ端子を備えている。
【００２７】
図２は、正側過電圧検出部１１０のＰＢＧ端子が出力する電圧と負側過電圧検出部１２０のＮＢＧ端子が出力する電圧を示す図であり、図２（ａ）は、電源オン時の値を示し、図２（ｂ）は、電源オフ時の値を示している。
【００２８】
電源オン時は、図２（ａ）に示すように、入力電圧Ｖ１がＶＳＳ＜Ｖ１＜ＶＤＤ、すなわち、過電圧が発生していない状態（図中の網掛け欄）では、ＰＢＧ端子は正側電源電圧ＶＤＤを出力し、ＮＢＧ端子は負側電源電圧ＶＳＳを出力する。
【００２９】
この結果、ＭＰ１のバルクには電圧ＶＤＤが印加され、ＭＮ１のバルクには電圧ＶＳＳが印加される。入力電圧Ｖ１は、ＶＳＳ≦Ｖ１≦ＶＤＤであるため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。ＣＭＯＳスイッチ２００は、通常の動作を行ない、スイッチ信号ＳＷＯＮによりオンオフが制御される。
【００３０】
入力電圧Ｖ１がＶ１≧ＶＤＤとなって正側の過電圧状態が発生した状態では、ＰＢＧ端子は入力電圧Ｖ１を出力し、ＮＢＧ端子は負側電源電圧ＶＳＳを出力する。
【００３１】
この結果、ＭＰ１のバルクには電圧Ｖ１が印加され、ＭＮ１のバルクには電圧ＶＳＳが印加される。入力電圧Ｖ１が正側の過電圧となっても、ＭＰ１のバルクには同じ電圧Ｖ１が印加されるため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。
【００３２】
入力電圧Ｖ１がＶ１≦ＶＳＳとなって負側の過電圧状態が発生した状態では、ＰＢＧ端子は正側電源電圧ＶＤＤを出力し、ＮＢＧ端子は入力電圧Ｖ１を出力する。
【００３３】
この結果、ＭＰ１のバルクには電圧ＶＤＤが印加され、ＭＮ１のバルクには電圧Ｖ１が印加される。入力電圧Ｖ１が負側の過電圧となっても、ＭＮ１のバルクには同じ電圧Ｖ１が印加されるため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。
【００３４】
このように、過電圧保護装置１００により、電源オン時においてＣＭＯＳスイッチ２００が過電圧から保護されることになる。
【００３５】
ＶＤＤ＝ＶＳＳ＝０Ｖの電源オフ時は、図２（ｂ）に示すように、ダイオードの閾値をＶｔｈとすると、入力電圧Ｖ１が−Ｖｔｈ＜Ｖ１＜Ｖｔｈのとき、ＰＢＧは正側電源電圧ＶＤＤを出力し、ＮＢＧは負側電源電圧ＶＳＳを出力する。すなわち、ＰＢＧ端子、ＮＢＧ端子とも０Ｖを出力する。
【００３６】
この結果、ＭＰ１のバルク、ＭＮ１のバルクとも０Ｖになるが、入力電圧Ｖ１は、ダイオードの閾値を超えていないため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。
【００３７】
入力電圧Ｖ１がＶ１≧Ｖｔｈの場合、ＰＢＧ端子は入力電圧Ｖ１を出力し、ＮＢＧ端子は負側電源電圧ＶＳＳ（＝０Ｖ）を出力する。
【００３８】
この結果、ＭＰ１のバルクには電圧Ｖ１が印加され、ＭＮ１のバルクには０Ｖが印加される。入力電圧Ｖ１がダイオード閾値Ｖｔｈ以上となっても、ＭＰ１のバルクには同じ電圧Ｖ１が印加されるため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。
【００３９】
入力電圧Ｖ１がＶ１≦Ｖｔｈの場合、ＰＢＧ端子は入力電圧ＶＤＤ（＝０Ｖ）を出力し、ＮＢＧ端子は電圧Ｖ１を出力する。
【００４０】
この結果、ＭＰ１のバルクには０Ｖが印加され、ＭＮ１のバルクには電圧Ｖ１が印加される。入力電圧Ｖ１が−Ｖｔｈ以下となっても、ＭＮ１のバルクには同じ電圧Ｖ１が印加されるため、寄生ダイオードは導通せず、寄生ダイオードに大きな電流が流れることはない。
【００４１】
このように、過電圧保護装置１００により、電源オフ時においてもＣＭＯＳスイッチ２００が過電圧から保護されることになる。
【００４２】
正側過電圧検出部１１０は、例えば、図３（ａ）に示すようなブロックで構成することができ、負側過電圧検出部１２０は、例えば、図３（ｂ）に示すようなブロックで構成することができる。
【００４３】
図３（ａ）に示すように、正側過電圧検出部１１０は、ＩＮ端子に入力される電圧Ｖ１とＶＤＤ端子に入力される電圧ＶＤＤとを比較するコンパレータＣｍｐ１１と、コンパレータＣｍｐ１１の出力でオンオフが制御され、ＩＮ端子とＰＢＧ端子との間に設けられたスイッチＳ１１と、インバータＩｎｖ１１と、インバータＩｎｖ１１で反転したコンパレータＣｍｐ１１の出力でオンオフが制御され、ＶＤＤ端子とＰＢＧ端子との間に設けられたスイッチＳ１２とで構成することができる。
【００４４】
図３（ｂ）に示すように、負側過電圧検出部１２０は、ＩＮ端子に入力される電圧Ｖ１とＶＳＳ端子に入力される電圧ＶＳＳとを比較するコンパレータＣｍｐ２１と、コンパレータＣｍｐ２１の出力でオンオフが制御され、ＩＮ端子とＮＢＧ端子との間に設けられたスイッチＳ２１と、インバータＩｎｖ２１と、インバータＩｎｖ２１で反転したコンパレータＣｍｐ２１の出力でオンオフが制御され、ＶＳＳ端子とＮＢＧ端子との間に設けられたスイッチＳ２２とで構成することができる。
【００４５】
図４は、正側過電圧検出部１１０の具体的な回路構成例を示す回路図である。本図の例では、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、抵抗Ｒ１１、抵抗Ｒ１２を用いてＩＮ端子に入力される電圧Ｖ１とＶＤＤ端子に入力される電圧ＶＤＤとを比較するコンパレータＣｍｐ１１を構成している。
【００４６】
そして、Ｍ１５とＭ１６によるＣＭＯＳインバータでインバータＩｎｖ１１を構成し、Ｍ１７でスイッチＳ１１を構成し、Ｍ１８でスイッチＳ１２を構成している。
【００４７】
電源オン時では、通常状態で、コンパレータＣｍｐ１の出力がＬとなって、スイッチＳ１２がオンとなり、電圧ＶＤＤがＰＢＧ端子から出力されるが、過電圧状態には、コンパレータＣｍｐ１の出力がＨとなって、スイッチＳ１１がオンとなり、電圧Ｖ１がＰＢＧ端子から出力されることになる。
【００４８】
電源オフ時では、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４は動作せず、Ｍ１５のゲート電圧は電圧ＶＳＳ（＝０Ｖ）となるが、電圧Ｖ１がＭ１５、Ｍ１７の閾値あるいはソースバルク間の寄生ダイオード閾値のいずれかを超えると、ＰＢＧ端子から電圧Ｖ１が出力される。
【００４９】
図５は、負側過電圧検出部１２０の具体的な回路構成例を示す回路図である。本図の例では、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、抵抗Ｒ２１、抵抗Ｒ２２を用いてＩＮ端子に入力される電圧Ｖ１とＶＳＳ端子に入力される電圧ＶＳＳとを比較するコンパレータＣｍｐ２１を構成している。
【００５０】
そして、Ｍ２５とＭ２６によるＣＭＯＳインバータでインバータＩｎｖ２１を構成し、Ｍ２７でスイッチＳ２１を構成し、Ｍ２８でスイッチＳ２２を構成している。
【００５１】
電源オン時では、通常状態で、コンパレータＣｍｐ２の出力がＬとなって、スイッチＳ２２がオンとなり、電圧ＶＳＳがＮＢＧ端子から出力されるが、過電圧状態には、コンパレータＣｍｐ２の出力がＨとなって、スイッチＳ２１がオンとなり、電圧Ｖ１がＮＢＧ端子から出力されることになる。
【００５２】
電源オフ時では、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４は動作せず、Ｍ２５のゲート電圧は電圧ＶＳＳ（＝０Ｖ）となるが、電圧Ｖ１がＭ１５、Ｍ１７の閾値あるいはソースバルク間の寄生ダイオード閾値のいずれかを超えると、ＮＢＧ端子から電圧Ｖ１が出力される。
【００５３】
次に、本発明の第２実施例について説明する。第２実施例の過電圧保護装置１０１では、第１実施例の過電圧保護装置１００の動作に加え、過電圧状態が発生すると、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１のいずれも強制的にオフ状態とし、出力端子から過電圧のＶＯＵＴが出力されないようにする。これにより、ＣＭＯＳスイッチ２００のみならず、後段の装置を過電圧から保護することができるようになる。
【００５４】
図６は、本発明の第２実施例に係る過電圧保護装置１０１の構成を示すブロック図である。本図に示すように、過電圧保護装置１０１は、ＣＭＯＳスイッチ２００を保護する装置であり、正側過電圧検出部１１１と負側過電圧検出部１２１と正側制御回路１３１と負側制御回路１４１とを備えている。
【００５５】
ＣＭＯＳスイッチ２００は、ＰＭＯＳのＭＰ１とＮＭＯＳのＭＮ１とが並列に接続されており、入力端子に電圧Ｖ１が入力され、出力端子から電圧ＶＯＵＴを出力する。
【００５６】
ＭＮ１は、負側制御回路１４１が出力するスイッチ信号ＳＷＯＮＯによりオンオフが制御され、ＭＰ１は、正側制御回路１３１が出力するスイッチ信号ＳＷＯＮを反転したＸＳＷＯＮによりオンオフが制御される。
【００５７】
正側過電圧検出部１１１は、電圧Ｖ１を入力するＩＮ端子、正側電源電圧ＶＤＤを入力するＶＤＤ端子、負側電源電圧ＶＳＳを入力するＶＳＳ端子、ＭＰ１のバルクに印加する電圧を出力するＰＢＧ端子、正側過電圧を検出したときにＨとなるＵＬ信号を出力するＵＬ端子、ＵＬ信号を反転したＸＵＬ信号を出力するＸＵＬ端子を備えている。
【００５８】
負側過電圧検出部１２１は、電圧Ｖ１を入力するＩＮ端子、正側電源電圧ＶＤＤを入力するＶＤＤ端子、負側電源電圧ＶＳＳを入力するＶＳＳ端子、ＭＮ１のバルクに印加する電圧を出力するＮＢＧ端子、負側過電圧を検出したときにＨとなるＬＬ信号を出力するＬＬ端子、ＬＬ信号を反転したＸＬＬ信号を出力するＸＵＬ端子を備えている。
【００５９】
正側制御回路１３１は、入力端子としてＸＳＷＯＮＩ端子、ＶＤＤ端子、ＶＳＳ端子、ＰＢＧ端子、ＵＬ端子、ＸＵＬ端子、ＮＢＧ端子、ＬＬ端子、ＸＬＬ端子を備え、出力端子としてＸＳＷＯＮＯ端子を備えている。
【００６０】
負側制御回路１４１は、入力端子としてＳＷＯＮＩ端子、ＶＤＤ端子、ＶＳＳ端子、ＰＢＧ端子、ＵＬ端子、ＸＵＬ端子、ＮＢＧ端子、ＬＬ端子、ＸＬＬ端子を備え、出力端子としてＳＷＯＮＯ端子を備えている。
【００６１】
図７は、正側過電圧検出部１１１の各出力端子が出力する信号と負側過電圧検出部１２１の各出力端子が出力する信号と、正側制御回路１３１が出力するＸＳＷＯＮＯ信号と、負側制御回路１４１が出力するＳＷＯＮＯ信号を示す図であり、図７（ａ）は、電源オン時の値を示し、図７（ｂ）は、電源オフ時の値を示している。なお、ＰＢＧ端子、ＮＢＧ端子の出力内容は図２と同様のため説明を省略する。
【００６２】
電源オン時は、図７（ａ）に示すように、入力電圧Ｖ１がＶＳＳ＜Ｖ１＜ＶＤＤ、すなわち、過電圧が発生していない状態では、ＵＬ信号、ＬＬ信号ともＬとなる。一方、ＸＵＬ信号は、ＸＬＬ信号は、いずれもＨとなる。また、ＳＷＯＮＯ信号は、ＳＷＯＮ信号と同じ論理レベルとなり、ＸＳＷＯＮＯ信号は、ＸＳＷＯＮ信号と同じ論理レベルとなる。
【００６３】
入力電圧Ｖ１がＶ１≧ＶＤＤとなって正側の過電圧状態が発生した状態では、ＵＬ信号がＨとなり、ＬＬ信号はＬのままである。このため、ＸＵＬ信号がＬとなりＸＬＬ信号はＨである。このとき、ＳＷＯＮＯ信号はＳＷＯＮ信号にかかわらずＬとなり、ＸＳＷＯＮＯ信号はＸＳＷＯＮ信号にかかわらずＨとなる。したがって、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１はいずれもオフ状態となり、出力端子から正側過電圧のＶＯＵＴは出力されない。
【００６４】
入力電圧Ｖ１がＶ１≦ＶＳＳとなって負側の過電圧状態が発生した状態では、ＵＬ信号はＬとなり、ＬＬ信号はＨとなる。このため、ＸＵＬ信号がＨとなりＸＬＬ信号はＬとなる。このとき、ＳＷＯＮＯ信号はＳＷＯＮ信号にかかわらずＬとなり、ＸＳＷＯＮＯ信号はＸＳＷＯＮ信号にかかわらずＨとなる。したがって、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１はいずれもオフ状態となり、出力端子から負側過電圧のＶＯＵＴは出力されない。
【００６５】
ＶＤＤ＝ＶＳＳ＝０Ｖの電源オフ時は、図７（ｂ）に示すように、入力電圧Ｖ１が−Ｖｔｈ＜Ｖ１＜Ｖｔｈのとき、ＵＬ信号、ＬＬ信号、ＸＵＬ信号、ＸＬＬ信号、ＳＷＯＮＯ信号、ＸＳＷＯＮＯ信号ともＬ（＝０Ｖ）となる。
【００６６】
入力電圧Ｖ１がＶ１≧Ｖｔｈの場合、ＵＬ信号がＨとなり、ＬＬ信号、ＸＵＬ信号、ＸＬＬ信号はＬとなる。このとき、このとき、ＳＷＯＮＯ信号はＳＷＯＮ信号にかかわらずＬとなり、ＸＳＷＯＮＯ信号はＸＳＷＯＮ信号にかかわらずＨとなる。したがって、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１はいずれもオフ状態となり、出力端子から正側過電圧のＶＯＵＴが出力されることはない。
【００６７】
入力電圧Ｖ１がＶ１≦−Ｖｔｈの場合、ＬＬ信号がＨとなり、ＵＬ信号、ＸＵＬ信号、ＸＬＬ信号はＬとなる。このとき、このとき、ＳＷＯＮＯ信号はＳＷＯＮ信号にかかわらずＬとなり、ＸＳＷＯＮＯ信号はＸＳＷＯＮ信号にかかわらずＨとなる。したがって、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１はいずれもオフ状態となり、出力端子から負側過電圧のＶＯＵＴが出力されることはない。
【００６８】
正側過電圧検出部１１１は、例えば、図８（ａ）に示すようなブロックで構成することができ、負側過電圧検出部１２１は、例えば、図８（ｂ）に示すようなブロックで構成することができる。
【００６９】
図８（ａ）に示すように、正側過電圧検出部１１１において、ＵＬ信号は、図３（ａ）に示した正側過電圧検出部１１０のインバータＩｎｖ１１の出力信号から生成し、ＸＵＬ信号は、コンパレータＣｍｐ１１の出力信号から生成することができる。
【００７０】
図８（ｂ）に示すように、負側過電圧検出部１２１において、ＬＬ信号は、図３（ｂ）に示した負側過電圧検出部１２０のインバータＩｎｖ２１の出力信号から生成し、ＸＬＬ信号は、コンパレータＣｍｐ２１の出力信号から生成することができる。
【００７１】
図９は、正側過電圧検出部１１１の具体的な回路構成例を示す回路図である。本図に示すように、正側過電圧検出部１１１において、ＵＬ信号は、図４に示した正側過電圧検出部１１０のＭ１８のゲート信号を用い、ＸＵＬ信号は、Ｍ１５、Ｍ１６のゲート信号を用いることができる。
【００７２】
図１０は、負側過電圧検出部１２１の具体的な回路構成例を示す回路図である。本図に示すように、負側過電圧検出部１２１において、ＬＬ信号は、図５に示した負側過電圧検出部１２０の、Ｍ２５、Ｍ２６のゲート信号を用い、ＸＬＬ信号は、Ｍ２８のゲート信号を用いることができる。
【００７３】
図１１は、正側制御回路１３１の具体的な回路構成例を示す回路図である。本図に示すように、正側制御回路１３１は、Ｍ３１とＭ３２とを並列に接続し、ＬＬ信号とＸＬＬ信号とで動作するＣＭＯＳスイッチと、Ｍ３３とＭ３４とを並列に接続し、ＵＬ信号とＸＵＬ信号とで動作するＣＭＯＳスイッチとを接続し、信号ＸＳＷＯＮＩを入力し、信号ＸＳＷＯＮＯを出力するようにしている。ただし、出力端子は、ＸＵＬ信号で動作するＭ３５、ＸＬＬ信号で動作するＭ３６を介してＰＢＧ端子に接続されている。
【００７４】
ＶＳＳ＜Ｖ１＜ＶＤＤのとき、すなわち、過電圧が検出されていないとき、
ＰＢＧ＝ＶＤＤ、ＵＬ＝Ｌ（＝ＶＳＳ）、ＸＵＬ＝Ｈ（＝ＶＤＤ）
ＮＢＧ＝ＶＳＳ、ＬＬ＝Ｌ（＝ＶＳＳ）、ＸＬＬ＝Ｈ（＝ＶＤＤ）
となる。これにより、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４がオンとなり、Ｍ３５、Ｍ３６はオフとなる。この結果、入力信号ＸＳＷＯＮＩがそのままＸＳＷＯＮＯとして出力される。
【００７５】
Ｖ１≧ＶＤＤのとき、すなわち、正側の過電圧が検出されると、
ＰＢＧ＝Ｖ１、ＵＬ＝Ｈ（＝Ｖ１）、ＸＵＬ＝Ｌ（＝ＶＳＳ）
ＮＢＧ＝ＶＳＳ、ＬＬ＝Ｌ（＝ＶＳＳ）、ＸＬＬ＝Ｈ（＝ＶＤＤ）
となる。これにより、Ｍ３１、Ｍ３２、Ｍ３５がオンとなり、Ｍ３３、Ｍ３４、Ｍ３６はオフとなる。この結果、ＸＳＷＯＮＯには、ＰＢＧの電圧であるＶ１（Ｈ）が出力される。
【００７６】
Ｖ１≦ＶＳＳのとき、すなわち、負側の過電圧が検出されると、
ＰＢＧ＝ＶＤＤ、ＵＬ＝Ｌ（＝ＶＳＳ）、ＸＵＬ＝Ｈ（＝ＶＤＤ）
ＮＢＧ＝Ｖ１、ＬＬ＝Ｈ（＝ＶＤＤ）、ＸＬＬ＝Ｌ（＝Ｖ１）
となる。これにより、Ｍ３３、Ｍ３４、Ｍ３６がオンとなり、Ｍ３１、Ｍ３２、Ｍ３５はオフとなる。この結果、ＸＳＷＯＮＯには、ＰＢＧの電圧であるＶＤＤ（Ｈ）が出力される。
【００７７】
このように、過電圧が検出されると、ＸＳＷＯＮの値にかかわらず、ＸＳＷＯＮＯがＨとなり、ＭＰ１はオフとなる。
【００７８】
図１２は、負側制御回路１４１の具体的な回路構成例を示す回路図である。本図に示すように、正側制御回路１３１は、Ｍ４１とＭ４２とを並列に接続し、ＬＬ信号とＸＬＬ信号とで動作するＣＭＯＳスイッチと、Ｍ４３とＭ４４とを並列に接続し、ＵＬ信号とＸＵＬ信号とで動作するＣＭＯＳスイッチとを接続し、信号ＳＷＯＮＩを入力し、信号ＳＷＯＮＯを出力するようにしている。ただし、出力端子は、ＵＬ信号で動作するＭ４５、ＬＬ信号で動作するＭ４６を介してＮＢＧ端子に接続されている。
【００７９】
ＶＳＳ＜Ｖ１＜ＶＤＤのとき、すなわち、過電圧が検出されていないとき、
ＰＢＧ＝ＶＤＤ、ＵＬ＝Ｌ（＝ＶＳＳ）、ＸＵＬ＝Ｈ（＝ＶＤＤ）
ＮＢＧ＝ＶＳＳ、ＬＬ＝Ｌ（＝ＶＳＳ）、ＸＬＬ＝Ｈ（＝ＶＤＤ）
となる。これにより、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４がオンとなり、Ｍ４５、Ｍ４６はオフとなる。この結果、入力信号ＳＷＯＮＩがそのままＳＷＯＮＯとして出力される。
【００８０】
Ｖ１≧ＶＤＤのとき、すなわち、正側の過電圧が検出されると、
ＰＢＧ＝Ｖ１、ＵＬ＝Ｈ（＝Ｖ１）、ＸＵＬ＝Ｌ（＝ＶＳＳ）
ＮＢＧ＝ＶＳＳ、ＬＬ＝Ｌ（＝ＶＳＳ）、ＸＬＬ＝Ｈ（＝ＶＤＤ）
となる。これにより、Ｍ４１、Ｍ４２、Ｍ４５がオンとなり、Ｍ４３、Ｍ４４、Ｍ４６はオフとなる。この結果、ＳＷＯＮＯには、ＮＢＧの電圧であるＶＳＳ（Ｌ）が出力される。
【００８１】
Ｖ１≦ＶＳＳのとき、すなわち、負側の過電圧が検出されると、
ＰＢＧ＝ＶＤＤ、ＵＬ＝Ｌ（＝ＶＳＳ）、ＸＵＬ＝Ｈ（＝ＶＤＤ）
ＮＢＧ＝Ｖ１、ＬＬ＝Ｈ（＝ＶＤＤ）、ＸＬＬ＝Ｌ（＝Ｖ１）
となる。これにより、Ｍ４３、Ｍ４４、Ｍ４６がオンとなり、Ｍ４１、Ｍ４２、Ｍ４５はオフとなる。この結果、ＳＷＯＮＯには、ＮＢＧの電圧であるＶＳＳ（Ｌ）が出力される。
【００８２】
このように、過電圧が検出されると、ＳＷＯＮの値にかかわらず、ＳＷＯＮＯがＬとなり、ＭＮ１はオフとなる。
【００８３】
図１１、図１２で示ししたように、第２実施例の過電圧保護装置１０１では、第１実施例の過電圧保護装置１００の動作に加え、過電圧状態が発生すると、ＣＭＯＳスイッチ２００を構成するＭＰ１、ＭＮ１のいずれも強制的にオフ状態とし、出力端子から過電圧のＶＯＵＴが出力されないようにする。これにより、ＣＭＯＳスイッチ２００のみならず、後段の装置を過電圧から保護することができるようになる。
【００８４】
なお、本発明の過電圧検出部は、他のＣＭＯＳ回路、例えば、ＰＭＯＳあるいはＮＭＯＳのソースまたはドレイン電流が端子に出る電流源回路の保護にも適用することができる。例えば、図１３に示す定電流源ＩＳとＭ５１、Ｍ５２により、定電流を端子Ｖ１から出力するカレントミラー回路を含んだ電流源回路において、正側過電圧検出部１１１が、Ｖ１＞ＶＤＤの過電圧を検出していないときは、
ＰＢＧ＝ＶＤＤ、ＵＬ＝Ｌ（＝ＶＳＳ）、ＸＵＬ＝Ｈ（＝ＶＤＤ）
となって、Ｍ５３がオフ、Ｍ５４がオンとなり、Ｍ５１に流れる基準電流をＭ５２で折り返してＶ１に出力する。
【００８５】
一方、正側過電圧検出部１１１が、Ｖ１＞ＶＤＤの過電圧を検出したときは、
ＰＢＧ＝Ｖ１、ＵＬ＝Ｈ（＝Ｖ１）、ＸＵＬ＝Ｌ（＝ＶＳＳ）
となって、Ｍ５３がオン、Ｍ５４がオフとなり、Ｍ５２がオフとなる。これにより、Ｖ１への電流出力が停止するとともに、ＰＢＧが最高電圧であるＶ１に設定されるので、Ｍ５２のソース−バルク間、ドレイン−バルク間の寄生ダイオードは導通しない。このため、電流源回路を誤動作や故障から保護することができる。
【符号の説明】
【００８６】
１００…過電圧保護装置、１０１…過電圧保護装置、１１０…正側過電圧検出部、１１１…正側過電圧検出部、１２０…負側過電圧検出部、１２１…負側過電圧検出部、１３１…正側制御回路、１４１…負側制御回路、２００…ＣＭＯＳスイッチ
【図１】
2015170335.tif 000003
【図２】
2015170335.tif 000004
【図３】
2015170335.tif 000005
【図４】
2015170335.tif 000006
【図５】
2015170335.tif 000007
【図６】
2015170335.tif 000008
【図７】
2015170335.tif 000009
【図８】
2015170335.tif 000010
【図９】
2015170335.tif 000011
【図１０】
2015170335.tif 000012
【図１１】
2015170335.tif 000013
【図１２】
2015170335.tif 000014
【図１３】
2015170335.tif 000015
【図１４】
2015170335.tif 000016
【図１５】
2015170335.tif 000017
【図１６】
2015170335.tif 000018
【図１７】
2015170335.tif 000019