(57)【要約】【課題】共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を提供する。【解決手段】スイッチング回路５０４は、２以上の整数Ｎに対して、第１ないし第Ｎ＋１の入出力端子Ｔ１〜Ｔ（Ｎ＋１）と、第１ないし第ＮのＦＥＴ１０1〜１０Nとを備え、ソース端およびドレイン端のうちいずれか一方を第１端、他方を第２端と呼ぶこととしたとき、第１の入出力端子Ｔ１は、第１ないし第ＮのＦＥＴ１０1〜１０Nの全ての第１端と電気的に接続されている。１ないしＮの整数ｉの各々について、第ｉのＦＥＴの第２端は第ｉ＋１の入出力端子と電気的に接続されている。１ないしＮの少なくともいずれかの整数ｊについて、インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｊのＦＥＴの第１端と第２端との間に、第ｊのＦＥＴとは並列になるように電気的に接続されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
２以上の整数Ｎに対して、
第１ないし第Ｎ＋１の入出力端子と、
各々がゲート端、ソース端およびドレイン端を有する、第１ないし第Ｎの電界効果トランジスタとを備え、
前記ソース端および前記ドレイン端のうちいずれか一方を第１端、他方を第２端と呼ぶこととしたとき、
前記第１の入出力端子は、前記第１ないし第Ｎの電界効果トランジスタの全ての前記第１端と電気的に接続されており、
１ないしＮの整数ｉの各々について、第ｉの電界効果トランジスタの前記第２端は第ｉ＋１の入出力端子と電気的に接続されており、
１ないしＮの少なくともいずれかの整数ｊについて、
インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｊの電界効果トランジスタの前記第１端と前記第２端との間に、第ｊの電界効果トランジスタとは並列になるように電気的に接続されている、スイッチング回路。
【請求項２】
１ないしＮの整数ｋの各々について、
インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｋの電界効果トランジスタの前記第１端と前記第２端との間に、第ｋの電界効果トランジスタとは並列になるように電気的に接続されている、請求項１に記載のスイッチング回路。
【請求項３】
１ないしＮの少なくともいずれかの整数ｍについて、
第ｍの電界効果トランジスタは、前記第１端と前記第２端との間に、各々が個別ゲート端を有し、電気的に直列に接続された複数の電界効果トランジスタ素子を含み、
前記複数の電界効果トランジスタ素子の各々の前記個別ゲート端には、前記第ｍの電界効果トランジスタの前記ゲート端から共通のバイアス電圧が供給される、請求項１または２に記載のスイッチング回路。
【請求項４】
請求項１から３のいずれかに記載のスイッチング回路の全ての構成要素が１つの半導体基板上に形成されている、半導体モジュール。
【請求項５】
前記インダクタ成分は、前記半導体基板上に形成されたスパイラルインダクタである、請求項４に記載の半導体モジュール。
【請求項６】
前記インダクタ成分は、前記半導体基板上に形成されたスパイラルインダクタによってもたらされるインダクタ成分であり、前記抵抗成分は、前記スパイラルインダクタの線路抵抗によってもたらされる抵抗成分である、請求項４に記載の半導体モジュール。
【請求項７】
前記スパイラルインダクタの線路幅が５μｍ以下である、請求項５または６に記載の半導体モジュール。
【請求項８】
前記スパイラルインダクタの線路厚みが２μｍ以下である、請求項５から７のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路および半導体モジュールに関するものである。
【背景技術】
【０００２】
高周波スイッチは、高周波信号の伝送経路を切り替えるためのスイッチである。たとえば、携帯電話あるいは無線ＬＡＮ（Local Area Network）などといった無線通信機器において、高周波スイッチは、各周波数帯（Band）を切り替えるため、あるいは送信信号の伝送経路と受信信号の伝送経路とを相互に切り替えるために使用される。
【０００３】
たとえば特開平９−１０７２０３号公報（特許文献１）には、ＳＰＤＴ（Single Pole Double Throw）スイッチング回路が開示されている。このスイッチング回路は、所望の周波数での高いアイソレーションを得ることを目的とするものである。このスイッチング回路は、入出力端子から受信端子に信号を伝送する第１伝送経路と、送信端子から入出力端子に信号を伝送する第２伝送経路とを切り替える。このスイッチング回路は、送信端子と受信端子との間に設けられたインダクタを備える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１０７２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、ＦＥＴ（電界効果トランジスタ）が有する寄生容量と、インダクタとによって共振回路が構成される。共振回路の共振周波数が使用周波数に設定される。これにより、その使用周波数において、高いアイソレーションが達成されることを期待できる。
【０００６】
しかしながら、スイッチング回路のアイソレーションが高くなるほど、その使用周波数を含む所定の周波数帯において、アイソレーションの偏差が大きくなる。インダクタンス値のばらつき、あるいはＦＥＴの寄生容量のばらつきといった要因によって共振周波数は変動する。したがって、アイソレーションの偏差が大きいと、共振周波数の変動のために、同一の構成を有する複数のスイッチング回路の間でアイソレーション特性が大きくばらつくといった問題が発生する可能性がある。
【０００７】
そこで、本発明は、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路およびそのスイッチング回路を備える半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に基づくスイッチング回路は、２以上の整数Ｎに対して、第１ないし第Ｎ＋１の入出力端子と、各々がゲート端、ソース端およびドレイン端を有する、第１ないし第Ｎの電界効果トランジスタとを備え、上記ソース端および上記ドレイン端のうちいずれか一方を第１端、他方を第２端と呼ぶこととしたとき、上記第１の入出力端子は、上記第１ないし第Ｎの電界効果トランジスタの全ての上記第１端と電気的に接続されており、１ないしＮの整数ｉの各々について、第ｉの電界効果トランジスタの上記第２端は第ｉ＋１の入出力端子と電気的に接続されており、１ないしＮの少なくともいずれかの整数ｊについて、インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｊの電界効果トランジスタの上記第１端と上記第２端との間に、第ｊの電界効果トランジスタとは並列になるように電気的に接続されている。
【発明の効果】
【０００９】
本発明によれば、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に基づく実施の形態１におけるスイッチング回路の基本的構成を示した回路図である。
【図２】本発明に基づく実施の形態１におけるスイッチング回路で第２の伝送経路が形成された状態の等価回路図である。
【図３】本発明に基づく実施の形態１におけるスイッチング回路のアイソレーション特性と、チップインダクタを用いた従来技術のスイッチング回路のアイソレーション特性とを対比して示したグラフである。
【図４】本発明に基づく実施の形態２におけるスイッチング回路の基本的構成を示した回路図である。
【図５】本発明に基づく実施の形態３におけるスイッチング回路の基本的構成を示した回路図である。
【図６】本発明に基づく実施の形態３におけるスイッチング回路で第１の伝送経路が形成された状態の等価回路図である。
【図７】本発明に基づく実施の形態３におけるスイッチング回路で第２の伝送経路が形成された状態の等価回路図である。
【図８】本発明に基づく実施の形態４におけるスイッチング回路の基本的構成を示した回路図である。
【図９】本発明に基づく実施の形態５におけるスイッチング回路の基本的構成を示した回路図である。
【図１０】本発明に基づく実施の形態６におけるスイッチング回路の基本的構成を示した回路図である。
【図１１】本発明に基づく実施の形態７におけるスイッチング回路の基本的構成を示した回路図である。
【図１２】本発明に基づく実施の形態８における半導体モジュールの模式的な平面図である。
【図１３】図１２に示したインダクタの線路の寸法の説明図である。
【図１４】スパイラルインダクタであるところのインダクタおよびその周辺の第１の例の模式的な平面図である。
【図１５】スパイラルインダクタであるところのインダクタおよびその周辺の第２の例の模式的な平面図である。
【図１６】本発明に基づく実施の形態９における高周波モジュールの一構成例を示した図である。
【図１７】図１６に示した高周波モジュールから信号を送信する際の動作の説明図である。
【図１８】図１６に示した高周波モジュールが信号を受信する際の動作の説明図である。
【図１９】図１６に示した高周波モジュールを含む高周波回路の模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
【００１２】
本明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合、および、２つの要素が別の要素を介して接続される場合の両方を含む。「要素」とは、受動素子、能動素子、端子、および線路等を含むがこれらに限定されるものではない。
【００１３】
本明細書では、「入出力端子」とは、入力端子および出力端子のどちらにも利用可能な端子を意味する。ただし、利用可能であることは、実際に利用されていることと同義ではない。したがって、本明細書でいうところの「入出力端子」は、その端子から信号の入力および信号の出力の両方が行なわれるものには限定されない。
【００１４】
（実施の形態１）
（構成）
図１を参照して、本発明に基づく実施の形態１におけるスイッチング回路について説明する。
【００１５】
本実施の形態におけるスイッチング回路は、２以上の整数Ｎに対して、第１ないし第Ｎ＋１の入出力端子と、各々がゲート端、ソース端およびドレイン端を有する、第１ないし第Ｎの電界効果トランジスタ（以下「ＦＥＴ」という。）とを備える。前記ソース端および前記ドレイン端のうちいずれか一方を第１端、他方を第２端と呼ぶこととしたとき、前記第１の入出力端子は、前記第１ないし第ＮのＦＥＴの全ての前記第１端と電気的に接続されている。１ないしＮの整数ｉの各々について、第ｉのＦＥＴの前記第２端は第ｉ＋１の入出力端子と電気的に接続されている。１ないしＮの少なくともいずれかの整数ｊについて、インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｊのＦＥＴの前記第１端と前記第２端との間に、第ｊのＦＥＴとは並列になるように電気的に接続されている。
【００１６】
一例としてＮ＝２である場合を想定して、本実施の形態におけるスイッチング回路５０１について説明する。図１に示すように、スイッチング回路５０１は、第１ないし第３の入出力端子Ｔ１〜Ｔ３を備える。スイッチング回路５０１は、各々がゲート端、ソース端およびドレイン端を有する、第１のＦＥＴ１１および第２のＦＥＴ１２とを備える。スイッチング回路５０１においては、第１のＦＥＴ１１は、第１端１ａおよび第２端１ｂを有し、第２のＦＥＴ１２は、第１端２ａおよび第２端２ｂを有する。ここでは、ソース端およびドレイン端のうちいずれか一方を第１端、他方を第２端と呼んでいる。ソース端およびドレイン端のうちいずれを第１端と呼んでもよい。第１の入出力端子Ｔ１は、第１のＦＥＴ１１および第２のＦＥＴ１２の両方の第１端１ａ，２ａと電気的に接続されている。
【００１７】
さらに、整数ｉ＝１，２の各々について、第ｉのＦＥＴの前記第２端は第ｉ＋１の入出力端子と電気的に接続されている。すなわち、第１のＦＥＴ１１の第２端１ｂは第２の入出力端子Ｔ２と電気的に接続されており、第２のＦＥＴ１２の第２端２ｂは第３の入出力端子Ｔ３と電気的に接続されている。
【００１８】
さらに、１ないし２の少なくともいずれかの整数ｊについて、インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｊのＦＥＴの前記第１端と前記第２端との間に、第ｊのＦＥＴとは並列になるように電気的に接続されている。すなわち、スイッチング回路５０１においては、「１ないし２の少なくともいずれかの整数ｊ」として適合する整数ｊは１であり、図１に示すように、インダクタ成分としてのインダクタ１４と抵抗成分としての抵抗１６とが電気的に直列に接続されたものが、第１のＦＥＴ１１の第１端１ａと第２端１ｂとの間に、第１のＦＥＴ１１とは並列になるように電気的に接続されている。
【００１９】
第１のＦＥＴ１１は、第１端１ａおよび第２端１ｂの他にゲート端１ｃを備える。第１のＦＥＴ１１における第１端１ａと第２端１ｂとの間がオン状態となるかオフ状態となるかは、ゲート端１ｃに印加される制御電圧Ｖ１によって制御される。第２のＦＥＴ１２は、第１端２ａおよび第２端２ｂの他にゲート端２ｃを備える。第２のＦＥＴ１２における第１端２ａと第２端２ｂとの間がオン状態となるかオフ状態となるかは、ゲート端２ｃに印加される制御電圧Ｖ２によって制御される。
【００２０】
インダクタ１４と抵抗１６とが電気的に直列に接続されたものは、第１のＦＥＴ１１の第１端１ａと第２端１ｂとの間に、第１のＦＥＴ１１とは並列になるように電気的に接続されている。図１に示した例では、第１のＦＥＴ１１の第１端１ａは、第１の入出力端子Ｔ１と電気的に接続されているので、インダクタ１４の一方端は、第１の入出力端子Ｔ１に電気的に接続されているということもできる。インダクタ１４の他方端は、抵抗１６の一方端に接続されている。図１に示した例では、第１のＦＥＴ１１の第２端１ｂは、第２の入出力端子Ｔ２と電気的に接続されているので、抵抗１６の他方端は、第２の入出力端子Ｔ２に電気的に接続されているということもできる。
【００２１】
（作用・効果）
図１に示されるスイッチング回路５０１は、ＳＰＤＴスイッチとして機能することができる。この場合、第１のＦＥＴ１１と第２のＦＥＴ１２とは相補的にオンオフされる。
【００２２】
より具体的には、第１のＦＥＴ１１をオン状態にし、第２のＦＥＴ１２をオフ状態にした場合、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に第１の伝送経路が形成される。一方、第１のＦＥＴ１１をオフ状態にし、第２のＦＥＴ１２をオン状態にした場合、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間に第２の伝送経路が形成される。
【００２３】
第２の伝送経路が形成されるときのスイッチング回路５０１を示した等価回路図を図２に示す。図２では、第２の伝送経路は、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３とを繋ぐ線路として等価的に示されている。一方、第１の伝送経路は第１のＦＥＴ１１によって遮断されており、このようなオフ状態のＦＥＴはキャパシタとみなすことができる。したがって、第１のＦＥＴ１１は、容量Ｃｏｆｆとして等価的に表現されている。
【００２４】
インダクタ１４と、容量Ｃｏｆｆとは並列共振回路を構成する。なお、抵抗１６の役割については後で説明する。並列共振回路の共振周波数において、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間のアイソレーションを高くすることができる。
【００２５】
この並列共振回路の共振周波数は、インダクタ１４のインダクタンス値と、容量Ｃｏｆｆの容量値とによって決定される。具体的には、共振周波数は、スイッチング回路５０１の動作周波数帯域内の所望の周波数（たとえば中心周波数）に設定される。したがってスイッチング回路５０１は、動作周波数帯域において高いアイソレーションを達成することができる。
【００２６】
インダクタ１４および容量Ｃｏｆｆから構成される並列共振回路のＱ値は、ω0／（ω2−ω1）と表わすことができる。ω0は並列共振回路の共振周波数である。ω1は、共振周波数ω0よりも低周波数側において、振動エネルギーがピーク値の半分となる周波数である。また、ω２は、共振周波数よりも高周波数側において、振動エネルギーがピーク値の半分となる周波数である。（ω2−ω1）は、「半値幅」と呼ばれる。
【００２７】
比較対象として、図２に示される並列共振回路から抵抗１６をなくした構成を想定する。チップインダクタを用いた従来技術のスイッチング回路はこれに相当する。この場合、インダクタのインダクタンス値を高くするほど並列共振回路のＱ値を高くすることができる。Ｑ値が高いほど、共振周波数において高いアイソレーションを達成することができる。
【００２８】
しかしながら、並列共振回路のＱ値を高くすると、半値幅が小さくなる。したがって、その共振周波数を含む所定の周波数帯域内でのアイソレーションの偏差が大きくなる。ここで「アイソレーションの偏差」とは、ある周波数帯における、アイソレーションの最大値と最小値との間の差と定義することができる。
【００２９】
インダクタのインダクタンス値のばらつき、あるいは容量Ｃｏｆｆの容量値のばらつきといった要因によって並列共振回路の共振周波数ω0は変動する。したがって、アイソレーションの偏差が大きい場合、共振周波数ω0の変動のために、同一の構成を有する複数のスイッチング回路の間でアイソレーション特性が大きくばらつく。
【００３０】
本実施の形態では、スイッチング回路５０１は、インダクタ１４に直列に接続された抵抗１６を備える。抵抗１６によって、並列共振回路のＱ値は低下する一方で、半値幅を広げることができる。これにより、広い周波数帯域にわたり、アイソレーションの偏差を小さくすることができる。この結果、インダクタ１４のインダクタンス値のばらつき、あるいは容量Ｃｏｆｆの容量値のばらつきに対して、アイソレーション偏差のばらつきの小さいスイッチング回路を実現することができる。
【００３１】
以上のように、本実施の形態では、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができる。
【００３２】
（アイソレーション特性の対比）
図３は、本実施の形態におけるスイッチング回路５０１のアイソレーション特性と、チップインダクタを用いた従来技術のスイッチング回路のアイソレーション特性とを対比して示したグラフである。アイソレーション特性の対比には、第１のＦＥＴ１１がオフ状態とされ、第２のＦＥＴ１２がオン状態とされた状態が前提となっている。すなわち、これは第１の伝送経路が遮断され、第２の伝送経路が形成された状態を意味する。図３において曲線Ａ１は、本実施の形態におけるスイッチング回路５０１により得られる、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間のアイソレーションの周波数特性を示す。曲線Ａ２は、チップインダクタを用いた従来技術のスイッチング回路により得られる、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間のアイソレーションの周波数特性を示す。曲線Ａ３は、第２の伝送経路を第１の入出力端子Ｔ１から第３の入出力端子Ｔ３へと信号が伝送される場合における、挿入損失の周波数特性を示す。図３において「Ｓ（２，１）」および「Ｓ（３，１）」と表示されている括弧内の１，２，３は、番号「１」が第１の入出力端子Ｔ１、番号「２」が第３の入出力端子Ｔ３、番号「３」が第２の入出力端子Ｔ２を意味する。
【００３３】
なお、インダクタ１４のインダクタンス値は１１ｎＨであり、抵抗１６の抵抗値は１００Ωである。また、容量Ｃｏｆｆの容量値は、たとえば約０．０８３５ｐＦである。ただし、これらの数値は、一例として示すものであり、これらに限定されない。図３に示される周波数も、説明のためにあくまで一例として抽出したものである。
【００３４】
図３において「ｍ１」と示されたマーカは、周波数５ＧＨｚにおける、第２の伝送経路の挿入損失を示す。「ｍ２」と示されたマーカは、周波数６ＧＨｚにおける、第２の伝送経路の挿入損失を示す。「ｍ３」と示されたマーカは、周波数５ＧＨｚにおける、第１の伝送経路のアイソレーションを示す。「ｍ４」と示されたマーカは、共振周波数の近傍における第１の伝送経路のアイソレーションを示す。「ｍ５」と示されたマーカは、周波数６ＧＨｚにおける第１の伝送経路のアイソレーションを示す。
【００３５】
グラフの横軸は周波数を示し、グラフの縦軸は、アイソレーションおよび挿入損失を示す。縦軸の数値（負の値）は、その絶対値が大きいほど、アイソレーションが高いことを表している。
【００３６】
抵抗１６が並列共振回路に含まれていない場合、すなわち、チップインダクタを用いた従来技術のスイッチング回路の場合は、曲線Ａ２に示されるように、共振周波数の近傍（５．６ＧＨｚ付近）においてアイソレーションが高くなる。しかしながら、５ＧＨｚ〜６ＧＨｚの周波数の範囲内において、アイソレーションの偏差が大きい。これに対して、本実施の形態では、曲線Ａ１に示されるように、５ＧＨｚ〜６ＧＨｚの周波数の範囲内においてアイソレーションの偏差は小さく、２ｄＢ程度である。すなわち、本実施の形態によれば、広い周波数帯域にわたるアイソレーション偏差を小さくすることができる。また、本実施の形態による場合であっても、曲線Ａ３からわかるように、５ＧＨｚ〜６ＧＨｚの周波数の範囲内において、第２の伝送経路の挿入損失はほとんど変化しない。
【００３７】
以上のように、本実施の形態では、たとえばインダクタのインダクタンス値が変動するなどして共振周波数が変動した場合であっても、その影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができることが確認できた。
【００３８】
（実施の形態２）
（構成）
図４を参照して、本発明に基づく実施の形態２におけるスイッチング回路について説明する。実施の形態１では、Ｎ＝２である場合の例について説明したが、本実施の形態では、図４に示すように、一般化した構成について説明する。説明の便宜のため、図４ではＮがあたかも大きな整数であるかのように表示しているが、本発明の考え方としては、Ｎは２以上のいずれの整数であってもよい。
【００３９】
本実施の形態におけるスイッチング回路５０２は、２以上の整数Ｎに対して、第１ないし第Ｎ＋１の入出力端子Ｔ１，Ｔ２，Ｔ３，…，ＴＮ，Ｔ（Ｎ＋１）と、各々がゲート端、ソース端およびドレイン端を有する、第１ないし第ＮのＦＥＴ１０1，１０2，…，１０N-1，１０Nとを備える。前記ソース端および前記ドレイン端のうちいずれか一方を第１端、他方を第２端と呼ぶこととしたとき、第１の入出力端子Ｔ１は、前記第１ないし第ＮのＦＥＴ１０1，１０2，…，１０N-1，１０Nの全ての前記第１端と電気的に接続されている。１ないしＮの整数ｉの各々について、第ｉのＦＥＴ１０iの前記第２端は第ｉ＋１の入出力端子Ｔ（ｉ＋１）と電気的に接続されている。１ないしＮの少なくともいずれかの整数ｊについて、インダクタ成分としてのインダクタ１４と抵抗成分としての抵抗１６とが電気的に直列に接続されたものが、第ｊのＦＥＴ１０jの前記第１端と前記第２端との間に、第ｊのＦＥＴ１０jとは並列になるように電気的に接続されている。
【００４０】
（作用・効果）
図４に示されるスイッチング回路５０２は、ＳＰＮＴ（Single Pole N Throw）スイッチとして機能することができる。第１のＦＥＴ１０1から第ＮのＦＥＴ１０Nのうちのいずれかをオンにし、他を全てオフにすることによって、第１の入出力端子Ｔ１と、第２の入出力端子Ｔ２から第Ｎ＋１の入出力端子Ｔ（Ｎ＋１）のうちから選択されたいずれか１つとの間で伝送経路を形成することができる。その際にオフとなっているＦＥＴは、容量Ｃｏｆｆとみなすことができる。したがって、第ｊのＦＥＴ１０jがオフ状態にある場合、インダクタ１４と抵抗１６とオフ状態の第ｊのＦＥＴ１０jがもたらす容量Ｃｏｆｆとで並列共振回路が構成される。
【００４１】
ただし、本実施の形態では、並列共振回路が構成されうるのは、全てのＦＥＴとは限らない。図４に示した例では、並列共振回路が構成されうるのは、多数あるＦＥＴのうちの１つのＦＥＴのみである。したがって、効果の程度は限られたものとなる。図４の構成は、原理の説明のためにあえて単純な例を挙げたものである。より多くの効果を求めるならば、Ｎ個のＦＥＴのうちなるべく多くのＦＥＴに、インダクタ１４と抵抗１６とを電気的に直列に接続したものをそれぞれ並列に接続することが考えられる。
【００４２】
以上のように、本実施の形態では、インダクタ１４と抵抗１６とを電気的に直列に接続したものが電気的に並列に接続されている第ｊのＦＥＴ１０jにおいて並列共振回路が構成されるので、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができる。
【００４３】
（実施の形態３）
（構成）
図５を参照して、本発明に基づく実施の形態３におけるスイッチング回路について説明する。本実施の形態におけるスイッチング回路５０３は、実施の形態１において、Ｎ＝２として説明したものと基本的な構成が共通するが、実施の形態１では、インダクタ成分としてのインダクタ１４と抵抗成分としての抵抗１６とが電気的に直列に接続されたものが、第１のＦＥＴ１１に対してのみ電気的に並列に接続されていたのに対して、本実施の形態では、図５に示すように、第２のＦＥＴ１２に対しても同様に電気的に並列に接続されている。
【００４４】
（作用・効果）
図５に示されるスイッチング回路５０３は、実施の形態１に示したスイッチング回路５０１と同様に、ＳＰＤＴスイッチとして機能することができる。この場合、第１のＦＥＴ１１と第２のＦＥＴ１２とは相補的にオンオフされる。
【００４５】
第１のＦＥＴ１１をオン状態にし、第２のＦＥＴ１２をオフ状態にした場合、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に第１の伝送経路が形成される。一方、第１のＦＥＴ１１をオフ状態にし、第２のＦＥＴ１２をオン状態にした場合、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間に第２の伝送経路が形成される。
【００４６】
第１の伝送経路が形成されるときのスイッチング回路５０３を示した等価回路図を図６に示す。第２の伝送経路は第２のＦＥＴ１２によって遮断されており、第２のＦＥＴ１２を容量Ｃｏｆｆとみなすことができる。したがって、第２のＦＥＴ１２の側にあるインダクタ１４と抵抗１６と容量Ｃｏｆｆとは並列共振回路を構成する。一方、第１の伝送経路が形成されていることにより、第１のＦＥＴ１１の側にあるインダクタ１４および抵抗１６には電流が流れないので、第１のＦＥＴ１１の側にあるインダクタ１４および抵抗１６の存在は無視することができる。この場合、並列共振回路の共振周波数において、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間のアイソレーションを高くすることができる。
【００４７】
逆に、第２の伝送経路が形成されるときのスイッチング回路５０３を示した等価回路図を図７に示す。第１の伝送経路は第１のＦＥＴ１１によって遮断されており、第１のＦＥＴ１１を容量Ｃｏｆｆとみなすことができる。したがって、第１のＦＥＴ１１の側にあるインダクタ１４と抵抗１６と容量Ｃｏｆｆとは並列共振回路を構成する。一方、第２の伝送経路が形成されていることにより、第２のＦＥＴ１２の側にあるインダクタ１４および抵抗１６には電流が流れないので、第２のＦＥＴ１２の側にあるインダクタ１４および抵抗１６の存在は無視することができる。この場合、並列共振回路の共振周波数において、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間のアイソレーションを高くすることができる。
【００４８】
第１の伝送経路および第２の伝送経路のいずれにおいても、並列共振回路の内部に電気的に直列に接続された抵抗１６を含んでいることによって、並列共振回路のＱ値は低下する一方で、半値幅を広げることができる。その結果、広い周波数帯域にわたり、アイソレーションの偏差を小さくすることができるという点は、実施の形態１で説明したとおりである。
【００４９】
したがって、本実施の形態においても、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができる。
【００５０】
（実施の形態４）
（構成）
図８を参照して、本発明に基づく実施の形態４におけるスイッチング回路について説明する。実施の形態３では、Ｎ＝２である場合の例について説明したが、本実施の形態では、図８に示すように、一般化した構成について説明する。説明の便宜のため、図８ではＮがあたかも大きな整数であるかのように表示しているが、本発明の考え方としては、Ｎは２以上のいずれの整数であってもよい。基本的な構成は、実施の形態２と共通するが、本実施の形態では、実施の形態２と比べて以下の点で異なる。
【００５１】
本実施の形態では、図８に示すように、１ないしＮの整数ｋの各々について、インダクタ成分と抵抗成分とが電気的に直列に接続されたものが、第ｋのＦＥＴの前記第１端と前記第２端との間に、第ｋのＦＥＴとは並列になるように電気的に接続されている。言い換えれば、第１のＦＥＴ１０1から第ＮのＦＥＴ１０Nまでの全てのＦＥＴに対して、インダクタ成分と抵抗成分とが電気的に直列に接続されたものがそれぞれ並列に接続されている。
【００５２】
なお、各ＦＥＴに対して並列になるように接続されている回路に含まれるインダクタ成分のインダクタンス値および抵抗成分の抵抗値は、第１のＦＥＴ１０1から第ＮのＦＥＴ１０Nまでの全てにわたって等しいとは限らない。
【００５３】
（作用・効果）
本実施の形態におけるスイッチング回路５０４は、ＳＰＮＴ（Single Pole N Throw）スイッチとして機能することができる。特に、本実施の形態では、入出力端子の数は多くてもよいので、たとえば複数ある周波数帯から１つを選択するようにして、信号を伝送する周波数帯を切り替えることに用いれば好適である。
【００５４】
本実施の形態では、Ｎ個のＦＥＴの中から選択された１つのＦＥＴのみをオンにし、他をオフにすることによって、Ｎ通りの伝送経路の中から選択された１つの伝送経路が形成される。このとき、他の全ての伝送経路のＦＥＴは、遮断されていることによって容量とみなすことができる。遮断状態にあるＦＥＴおよびこのＦＥＴと並列に接続されたインダクタおよび抵抗は、それぞれ並列共振回路を構成する。したがって、形成されている１つの伝送経路以外のアイソレーションを高くすることができる。
【００５５】
したがって、本実施の形態においても、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路を実現することができる。
【００５６】
（実施の形態５）
（構成）
実施の形態１で説明したスイッチング回路５０１（図１を参照）においては、第１のＦＥＴ１１および第２のＦＥＴ１２は、それぞれ単一のＦＥＴにより構成されていた。しかしながら、本発明に基づくスイッチング回路の構成はこのように限定されるものではない。たとえば以下に説明されるように、第１のＦＥＴ１１および第２のＦＥＴ１２のうちの少なくとも一方が、多段接続された複数のＦＥＴ素子を含むものであってもよい。複数のＦＥＴ素子はそれぞれ個別ゲート端、ソース端およびドレイン端を有する。
【００５７】
「多段接続された複数のＦＥＴ素子」とは、複数のＦＥＴ素子が電気的に直列に接続されたものを意味する。スイッチング回路においては、複数のＦＥＴ素子を電気的に直列に接続したものが、単一のＦＥＴの代わりに配置される。さらに、ＦＥＴ素子の各々は、共通の制御電圧をゲート端に受けるように構成される。単一のＦＥＴの代わりに多段接続された複数のＦＥＴ素子を用いることによって、スイッチング回路の耐電力性を向上させることができる。なお、「多段接続される複数のＦＥＴ素子」に含まれるＦＥＴ素子の個数は２以上であれば特に限定されない。
【００５８】
図９を参照して、本発明に基づく実施の形態５におけるスイッチング回路について説明する。
【００５９】
本実施の形態におけるスイッチング回路５０５は、実施の形態１で説明したスイッチング回路５０１と基本的な構成は共通するが、以下の点で異なる。スイッチング回路５０５においては、１ないしＮの少なくともいずれかの整数ｍについて、第ｍのＦＥＴは、前記第１端と前記第２端との間に、各々が個別ゲート端を有し、電気的に直列に接続された複数のＦＥＴ素子を含み、前記複数のＦＥＴ素子の各々の前記個別ゲート端には、前記第ｍのＦＥＴの前記ゲート端から共通のバイアス電圧が供給される。図９に示した例では、Ｎ＝２であり、「１ないしＮの少なくともいずれかの整数ｍ」は１である。すなわち、第１のＦＥＴ１１は、第１端１ａと第２端１ｂとの間に、各々が個別ゲート端を有し、電気的に直列に接続された複数のＦＥＴ素子１１ａ，１１ｂを含み、複数のＦＥＴ素子１１ａ，１１ｂの各々の前記個別ゲート端には、第１のＦＥＴ１１のゲート端１ｃから共通のバイアス電圧Ｖ１が供給される。
【００６０】
（作用・効果）
本実施の形態によれば、第１のＦＥＴが、多段接続された複数のＦＥＴ素子となっているので、スイッチング回路の耐電力性を向上させることができる。
【００６１】
（実施の形態６）
（構成）
図１０を参照して、本発明に基づく実施の形態６におけるスイッチング回路について説明する。
【００６２】
本実施の形態におけるスイッチング回路５０６は、実施の形態５で説明したスイッチング回路５０５と基本的な構成は共通するが、以下の点で異なる。図１０に示した例では、Ｎ＝２であり、「１ないしＮの少なくともいずれかの整数ｍ」は１ではなく２である。すなわち、第１のＦＥＴ１１は単一のＦＥＴであり、その代わりに、第２のＦＥＴ１２は、第１端１ａと第２端１ｂとの間に、各々が個別ゲート端を有し、電気的に直列に接続された複数のＦＥＴ素子１２ａ，１２ｂを含む。複数のＦＥＴ素子１２ａ，１２ｂの各々の前記個別ゲート端には、第２のＦＥＴ１２のゲート端２ｃから共通のバイアス電圧Ｖ２が供給される。
【００６３】
（作用・効果）
本実施の形態によれば、第２のＦＥＴが、多段接続された複数のＦＥＴ素子となっているので、スイッチング回路の耐電力性を向上させることができる。
【００６４】
（実施の形態７）
（構成）
図１１を参照して、本発明に基づく実施の形態７におけるスイッチング回路について説明する。
【００６５】
本実施の形態におけるスイッチング回路５０７は、実施の形態１で説明したスイッチング回路５０１と基本的な構成は共通するが、以下の点で異なる。図１１に示した例では、Ｎ＝２であり、「１ないしＮの少なくともいずれかの整数ｍ」は１および２である。すなわち、第１のＦＥＴ１１は、第１端１ａと第２端１ｂとの間に、各々が個別ゲート端を有し、電気的に直列に接続された複数のＦＥＴ素子１１ａ，１１ｂを含み、複数のＦＥＴ素子１１ａ，１１ｂの各々の前記個別ゲート端には、第１のＦＥＴ１１のゲート端１ｃから共通のバイアス電圧Ｖ１が供給される。なおかつ、第２のＦＥＴ１２は、第１端１ａと第２端１ｂとの間に、各々が個別ゲート端を有し、電気的に直列に接続された複数のＦＥＴ素子１２ａ，１２ｂを含み、複数のＦＥＴ素子１２ａ，１２ｂの各々の前記個別ゲート端には、第２のＦＥＴ１２のゲート端２ｃから共通のバイアス電圧Ｖ２が供給される。
【００６６】
（作用・効果）
本実施の形態によれば、第１のＦＥＴと第２のＦＥＴとの両方がそれぞれ、多段接続された複数のＦＥＴ素子となっているので、スイッチング回路の耐電力性を向上させることができる。
【００６７】
なお、実施の形態５〜７では、インダクタ成分と抵抗成分とが電気的に直列に接続されたものは、多段接続された複数のＦＥＴ素子の全てを一括してまたぐ形で、並列に電気的に接続されている例を示したが、接続方法はこれに限らない。インダクタ成分と抵抗成分とが電気的に直列に接続されたものは、多段接続された複数のＦＥＴ素子のうちの一部のみをまたぐ形で、並列に電気的に接続されていてもよい。インダクタ成分と抵抗成分とが電気的に直列に接続されたものは、多段接続された複数のＦＥＴ素子の各々に対して１個ずつ個別にまたぐ形で、並列に電気的に接続されていてもよい。ただし、インダクタ成分と抵抗成分とが電気的に直列に接続されたものは、実施の形態５〜７で図示したように、多段接続された複数のＦＥＴ素子の全てを一括してまたぐ形で、並列に電気的に接続されていることが好ましい。
【００６８】
（実施の形態８）
（構成）
図１２を参照して、本発明に基づく実施の形態８における半導体モジュールについて説明する。本実施の形態における半導体モジュールでは、これまでのいずれかの実施の形態で述べたスイッチング回路の全ての構成要素が１つの半導体基板上に形成されている。図１２に例示した半導体モジュール６０１では、スイッチング回路５０１の全ての構成要素が１つの半導体基板８上に形成されている。半導体基板８の表面に設けられたトランジスタ領域５に第１のＦＥＴ１１および第２のＦＥＴ１２が形成されている。半導体基板８の表面の他の領域にインダクタ１４が形成されている。半導体基板８の表面のさらに他の領域に第１の入出力端子Ｔ１、第２の入出力端子Ｔ２および第３の入出力端子Ｔ３がパッドにより形成されている。
【００６９】
ここでは、Ｎ＝２のスイッチング回路５０１の例を示したが、Ｎが３以上の場合にも同様に、全ての構成要素を１つの半導体基板上に形成すればよい。
【００７０】
（作用・効果）
本実施の形態における半導体モジュールによれば、スイッチング回路の全ての構成要素が１つの半導体基板上に形成されているので、構成要素同士を個別の配線で接続した場合に生じる不要な寄生成分を回避することが可能である。
【００７１】
スイッチング回路に含まれる前記インダクタ成分は、前記半導体基板上に形成されたスパイラルインダクタであることが好ましい。図１２ではそのような構成の例を示している。すなわち、インダクタ１４は、半導体基板８の表面に導線（線路）を渦巻状に配置することで形成されたスパイラルインダクタである。一般的に、スパイラルインダクタは、チップインダクタのヘリカル構造と比較して寄生容量が小さい傾向がある。したがって、上述のインダクタ成分として、半導体基板上に形成されたスパイラルインダクタを採用することは、寄生成分を小さくする上で有利である。また、第１から第ＮのＦＥＴおよびこれらに伴うインダクタを半導体基板８上に集積化することによって、スイッチング回路を小型化することができる。
【００７２】
なお、半導体基板８は、たとえば化合物半導体基板である。ここでいう化合物半導体基板とは、たとえばガリウム砒素（ＧａＡｓ）基板やシリコンゲルマニウム（ＳｉＧｅ）基板である。あるいは、半導体基板８は、シリコン（Ｓｉ）基板であってもよい。
【００７３】
なお、図１２は、説明の便宜のため、スイッチング回路の構成要素を模式的に示した図である。したがってスイッチング回路の構成要素の実際の配置は、図１２に示されるものに限定されない。
【００７４】
前記インダクタ成分は、前記半導体基板上に形成されたスパイラルインダクタによってもたらされるインダクタ成分であり、前記抵抗成分は、前記スパイラルインダクタの線路抵抗によってもたらされる抵抗成分である構成とすることが好ましい。このようにすることで、インダクタと別に抵抗を配置する必要がなくなり、レイアウトをコンパクトにすることができる。その結果、スイッチング回路を小型化することができる。
【００７５】
図１３は、図１２に示したインダクタ１４の線路の寸法を説明するための図である。インダクタ１４は、既に述べたようにスパイラルインダクタであり、導電性材料（たとえば金（Ａｕ））からなる線路１４ａによって形成される。線路１４ａの１本分の断面形状に注目すると、線路１４ａは線路幅Ｗと線路厚みＴｈとを有する。スパイラルインダクタの線路幅Ｗは、５μｍ以下であることが好ましい。線路幅Ｗを５μｍ以下とすることにより、インダクタ１４の小型化を実現することができる。一方、スパイラルインダクタの線路１４ａの線路厚みＴｈは、２μｍ以下であることが好ましい。これらの構成を採用することにより、スパイラルインダクタに、抵抗成分としての役割を果たせる程度の十分な線路抵抗をもたせることができる。また、高周波数帯域側の減衰特性が優れた帯域通過フィルタを実現することができる。
【００７６】
さらに、線路厚みＴｈを２μｍ以下とすることにより、インダクタ１４としてのスパイラルインダクタ内で隣接する線路１４ａ同士が対向することによって生じる寄生容量を低減することができる。なぜなら線路厚みＴｈが小さくなればなるほど、隣接する線路１４ａ同士が対向する部分の面積を小さくすることができるからである。したがって、線路厚みＴｈを小さくすることによって、スパイラルインダクタの巻線において生じる容量性結合を小さくすることができる
スパイラルインダクタであるところのインダクタ１４の第１の例を図１４に示す。この例では、インダクタ１４の内周側の端部をたとえば第１のＦＥＴの第１端に接続するために、ジャンパ１９が配置されている。インダクタ１４の外周側の端部は、たとえば第１のＦＥＴの第２端に接続されると同時に第２の入出力端子Ｔ２に接続されている。この構成によれば、インダクタ１４の抵抗成分によって、抵抗１６を実現することができる。したがって平面レイアウトをコンパクトにすることができるので、スイッチング回路のサイズを小さくすることができる。
【００７７】
スパイラルインダクタであるところのインダクタ１４の第２の例を図１５に示す。この例では、所望の抵抗値を得るために、インダクタ１４が本来有する抵抗成分だけでなく、インダクタ１４に電気的に接続されるように形成された抵抗１６を加えることによって必要な抵抗成分が実現されている。抵抗１６は、たとえば半導体基板８の内部に形成されてもよく、半導体基板８の表面に形成されてもよい。
【００７８】
（実施の形態９）
（高周波モジュール）
図１６を参照して、本発明に基づく実施の形態９における高周波モジュールについて説明する。高周波モジュール８０１は、無線通信のためのフロントエンド回路として実現されている。図１６に例示するように、高周波モジュール８０１は、デジタルプリディストーション（Digital Pre-Distortion：以下「ＤＰＤ」ともいう。）と呼ばれる技術に適合した構成を備える。高周波モジュール８０１は、実施の形態１で説明したスイッチング回路５０１を備える。
【００７９】
具体的には、高周波モジュール８０１は、図１６に示すように、スイッチング回路５０１と、低ノイズアンプ（Low Noise Amplifier：以下「ＬＮＡ」という。）２０と、スイッチ素子３０と、パワーアンプ（Power Amplifier：以下「ＰＡ」という。）４０とを備える。スイッチング回路５０１の第１の入出力端子Ｔ１は、アンテナ９０に接続されている。スイッチング回路５０１の第２の入出力端子Ｔ２は、ＬＮＡ２０の入力端に接続されている。スイッチング回路５０１の第３の入出力端子Ｔ３は、ＰＡ４０の出力端に接続されている。
【００８０】
スイッチ素子３０は、ＬＮＡ２０の入力端をＬＮＡ２０の出力端と短絡するか否かを切り替える。言い換えると、スイッチ素子３０は、第２の入出力端子Ｔ２からの信号がＬＮＡ２０をバイパスするための経路を形成する。
【００８１】
スイッチング回路５０１に加えて、ＬＮＡ２０と、スイッチ素子３０と、ＰＡ４０とが同一の半導体基板に集積化されてもよい。あるいは複数の半導体チップによって、高周波モジュール８０１が実現されてもよい。スイッチング回路５０１とＬＮＡ２０とが一体的に形成されていてもよい。これにより、スイッチング回路５０１とＬＮＡ２０との接続部分により生じる寄生成分（容量成分あるいは抵抗成分）を低減することができる。したがって、損失を低減することが可能になる。
【００８２】
スイッチング回路５０１とＰＡ４０とが一体的に形成されていてもよい。これにより、スイッチング回路５０１とＰＡ４０との接続部分により生じる寄生成分（容量成分あるいは抵抗成分）を低減することができる。したがって、損失を低減することが可能になる。
【００８３】
ＬＮＡ２０の出力端は逆歪み推定回路２０１に接続されている。ＰＡ４０の入力端は、プリディストータ２０２に接続されている。
【００８４】
図１７を参照して、図１６に示した高周波モジュール８０１から信号を送信する際の動作について説明する。信号を送信するためには、図１７に示すように、スイッチング回路５０１は、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間の伝送経路が形成されるように動作する。この伝送経路は、実施の形態１でいうところの第２の伝送経路である。なお、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間の伝送経路が第１の伝送経路である。
【００８５】
ＰＡ４０は、入力信号を増幅して、その増幅された信号を出力する。ＰＡ４０から出力された信号は、スイッチング回路５０１の第３の入出力端子Ｔ３から第２の伝送経路を経由して、スイッチング回路５０１の第１の入出力端子Ｔ１に伝達される。アンテナ９０は、スイッチング回路５０１の第１の入出力端子Ｔ１に伝達された信号を電波の形態で出力する。
【００８６】
一般的に、パワーアンプには高い電力効率と高い線形性とが求められる。一方で、電力効率とパワーアンプの線形性との間にはトレードオフの関係がある。したがって、省電力化のために線形性の低いパワーアンプを使用して信号を増幅した場合、パワーアンプの非線形歪みによって、通信品質の低下、あるいは他の通信システムへの妨害が生じるおそれがある。
【００８７】
このような問題を解決する高効率化技術の１つが、上述のＤＰＤである。スイッチング回路５０１のアイソレーションには限界があるため、図１７に示すように、ＰＡ４０からスイッチング回路５０１に送られた信号の一部は、第１の伝送経路に漏洩する。すなわち、信号の一部が第２の入出力端子Ｔ２の側へと漏洩する。この漏洩信号が、逆歪みを推定するためのフィードバック信号として用いられる。
【００８８】
スイッチ素子３０がオンとなっていることにより、第１の伝送経路に漏洩した信号は、ＬＮＡ２０を迂回する。さらに、バイパススイッチ２０３がオフしているので、ＬＮＡ２０を迂回した信号は、逆歪み推定回路２０１に入力される。逆歪み推定回路２０１は、入力された信号に生じた歪みと逆方向に歪ませた信号を生成する。プリディストータ２０２は、本来の入力信号と、逆歪み推定回路２０１により生成された信号とを合成して、合成された信号をＰＡ４０へと出力する。ＤＰＤを用いることで消費電力の増加を抑えつつ、歪みが低減された送信信号を得ることができる。
【００８９】
ＤＰＤを実現するためには、スイッチング回路５０１において、適切な大きさの信号が第１の伝送経路に漏洩する必要がある。言い換えれば、スイッチング回路５０１は適切なアイソレーション特性を有する必要がある。たとえばスイッチング回路が図３の曲線Ａ２に示されるアイソレーション特性を有している場合、周波数帯域（たとえば５ＧＨｚ〜６ＧＨｚ）内でのアイソレーション偏差が大きい。したがって、パワーアンプから出力される信号の周波数が変化すると、第１の伝送経路に漏洩する信号の大きさが大きく変化する可能性がある。
【００９０】
これに対して本発明の実施の形態１におけるスイッチング回路５０１では、図３の曲線Ａ１に示したように広い周波数帯域にわたり、アイソレーション偏差を小さくすることができる。これにより、逆歪み推定回路２０１に入力される漏洩信号の強度を、その広い周波数帯域にわたって安定させることができる。逆歪み推定回路２０１に入力される信号の強度が広い周波数帯域にわたって安定していることは、逆歪みの推定にとって有利である。
【００９１】
本実施の形態における高周波モジュールは、実施の形態１におけるスイッチング回路５０１を備えているので、この高周波モジュールを用いれば、ＤＰＤによって好適な高周波回路を提供することができる。
【００９２】
図１８を参照して、高周波モジュール１００の受信動作について説明する。信号を受信するためには、図１８に示すように、スイッチング回路５０１は、第１の入出力端子Ｔ１が第２の入出力端子Ｔ２との間に第１の伝送経路が形成されるように切り替えられる。アンテナ９０が信号を受信すると、その信号が第１の入出力端子Ｔ１から、第１の伝送経路を経由して第２の入出力端子Ｔ２に送られる。
【００９３】
アンテナ９０で受信された信号の強度が小さい場合、図１８に示すようにＬＮＡ２０によって受信信号が増幅される。この際、スイッチ素子３０はオフとなっている。一方、アンテナ９０で受信された信号の強度が高い場合、ＬＮＡ２０がオフされるとともに、スイッチ素子３０がオンされる。したがって、信号はＬＮＡ２０を迂回する。なお、高周波モジュール８０１が信号を受信する際には、バイパススイッチ２０３がオンされる。これにより、高周波モジュール８０１で受信された信号は、逆歪み推定回路２０１を迂回するので、逆歪み推定回路２０１を通らない。
【００９４】
図１９は、図１６に示した高周波モジュール８０１を含む高周波回路９０１の構成を示した模式図である。図１９に示すように、高周波回路９０１は、高周波モジュール８０１と、ＲＦＩＣ（Radio Frequency Integrated Circuit）１５０と、基板１６０とを備える。高周波モジュール８０１と、ＲＦＩＣ１５０とは、基板１６０に実装されている。
【００９５】
高周波モジュール８０１は、スイッチング回路（ＳＷ）５０１と、ＬＮＡ２０と、スイッチ素子３０（図１９では図示省略）と、ＰＡ４０とを含む。ＲＦＩＣ１５０は、高周波モジュール８０１を制御する。ＲＦＩＣ１５０は、逆歪み推定回路２０１およびプリディストータ２０２を含んでもよい。この構成によれば、ＤＰＤに好適な高周波回路を提供することができる。
【００９６】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【符号の説明】
【００９７】
１ａ，２ａ  第１端、１ｂ，２ｂ  第２端、１ｃ，２ｃ  ゲート端、５  トランジスタ領域、８  半導体基板、１０1，１０2，…，１０N-1，１０N  第１ないし第ＮのＦＥＴ、１１  第１のＦＥＴ、１２  第２のＦＥＴ、１１ａ，１１ｂ，１２ａ，１２ｂ  ＦＥＴ素子、１４  インダクタ、１４ａ  線路、１６  抵抗、１９  ジャンパ、２０  低ノイズアンプ（ＬＮＡ）、３０  スイッチ素子、４０  パワーアンプ（ＰＡ）、９０  アンテナ、１５０  ＲＦＩＣ、１６０  基板、２０１  逆歪み推定回路、２０２  プリディストータ、２０３  バイパススイッチ、５０１，５０２，５０３，５０４，５０５，５０６，５０７  スイッチング回路、６０１  半導体モジュール、８０１  高周波特性モジュール、９０１  高周波回路、Ａ１，Ａ２，Ａ３  曲線、Ｔ１  第１の入出力端子、Ｔ２  第２の入出力端子、Ｔ３  第３の入出力端子、Ｔｈ  線路厚み、Ｗ  線路幅、Ｖ１，Ｖ２  制御電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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