(57)【要約】【課題】ＨＶＩＣの耐圧とｐｃｈＭＯＳＦＥＴの電流容量とをともに最適な状態で確保可能な半導体装置を提供すること。【解決手段】ｎ-型拡散領域１は、ハイサイドウェル領域１１２の周囲を囲み、かつローサイド領域と電気的に分離されている。ｎ-型拡散領域１には、互いに離れて第１，２ｐ型拡散領域２ａ，２ｂが設けられる。第１ｐ型拡散領域２ａは、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５、および高耐圧接合終端構造部１１１のダブルリサーフ構造を構成する。第２ｐ型拡散領域２ｂは、レベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ１０８、のダブルリサーフ構造を構成する。ｎ-型拡散領域１の不純物濃度は１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下である。第１，２ｐ型拡散領域２ａ，２ｂの不純物濃度は１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下である。【選択図】図１
2015170733.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、を備えた第１の第１導電型電界効果トランジスタと、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域および前記第３半導体領域と離れて設けられた第１導電型の第５半導体領域を備え、前記第１半導体領域の、前記第２半導体領域と前記第５半導体領域とに挟まれた部分によって前記第１の第１導電型電界効果トランジスタと分離された素子と、
を具備し、
前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部位の不純物濃度は、１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下であり、
前記第２半導体領域の不純物濃度は、１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下であることを特徴とする半導体装置。
【請求項２】
前記半導体基板の比抵抗は、１００Ωｃｍ以上４００Ωｃｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板の上に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、を備えた第１の第１導電型電界効果トランジスタと、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域および前記第３半導体領域と離れて設けられた第１導電型の第５半導体領域を備え、前記第１半導体領域の、前記第２半導体領域と前記第５半導体領域とに挟まれた部分によって前記第１の第１導電型電界効果トランジスタと分離された素子と、
を具備し、
前記第３半導体領域と前記第４半導体領域との間に所望の耐圧以下の電圧がかけられたときに、前記第１半導体領域と前記第２半導体領域との間のｐｎ接合において、前記第２半導体領域から前記半導体基板へ向かう方向に電界が生じないように、前記第１半導体領域の不純物濃度が設定されていることを特徴とする半導体装置。
【請求項４】
前記第１半導体領域の、前記第２半導体領域と前記半導体基板に挟まれた部位の不純物濃度は、１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２半導体領域の不純物濃度は、１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下であることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられた第２導電型の第６半導体領域と、
前記第６半導体領域の内部に選択的に設けられ、かつ前記第２電極に接続された第１導電型の第７半導体領域と、
前記第７半導体領域の内部に選択的に設けられた、前記半導体基板の電位を有する第２導電型の第８半導体領域と、
前記第６半導体領域に接する第３電極と、
前記第８半導体領域に接する第４電極と、を備えたバイポーラトランジスタと、
前記半導体基板の電位よりも高電位の電源電位電極と、
前記第３電極と前記電源電位電極との間に電気的に接続された抵抗器と、
を具備することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第２半導体領域と前記第５半導体領域との間隔は５μｍ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記素子は、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて選択的に設けられた第１導電型の第９半導体領域と、
前記第９半導体領域の内部に選択的に設けられた第２導電型の第１０半導体領域と、
前記第９半導体領域の、前記第１半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて、かつ前記第５半導体領域を挟んで前記第９半導体領域と反対側に選択的に設けられた第２導電型の第１１半導体領域と、
前記第１０半導体領域に接する第５電極と、
前記第１１半導体領域に接する第６電極と、を備えた第２導電型電界効果トランジスタであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項９】
前記素子は、
前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて選択的に設けられた第１導電型の第９半導体領域と、
前記第１半導体領域の、前記第５半導体領域と前記第９半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記第５半導体領域の内部に選択的に設けられた第１導電型の第１０半導体領域と、
前記第９半導体領域に接する第５電極と、
前記第１０半導体領域に接する第６電極と、を備えた第２の第１導電型電界効果トランジスタであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２半導体領域と前記第５半導体領域との間隔は３μｍ以上１０μｍ以下であることを特徴とする請求項１〜５、８、９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第２半導体領域および前記第５半導体領域は同一の不純物濃度を有することを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、産業用インバータでは、電力変換用ブリッジ回路を構成するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のスイッチング素子のゲート駆動において、電気的に絶縁された信号伝達を行うためにトランスやフォトカプラが用いられてきた。しかし、近年では、主に低容量の用途において、低コスト化のために、トランスやフォトカプラに代えて、電気的な絶縁を行わない高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が用いられている（例えば、下記特許文献１および下記非特許文献１，２参照。）。以下に、従来のＨＶＩＣの構成について説明する。
【０００３】
図１５は、従来のＨＶＩＣの全体のＩＣパターンを示す平面図である。図１６は、図１５のＨＶＩＣの回路構成を示す回路図である。例えば、電力変換用ブリッジ回路１２０に接続され、電力変換用ブリッジ回路１２０の一相分を構成する第１，２ＩＧＢＴ１２１，１２２のハイサイド側の第１ＩＧＢＴ１２１を駆動するＨＶＩＣ１００を例に説明する。図１５，１６に示す従来のＨＶＩＣ１００は、同一の半導体チップ上に、ハイサイドゲート駆動回路１０１、異常検知回路１０２、入力・制御回路１０３、レベルアップ用レベルシフト回路１０４、レベルダウン用レベルシフト回路１０７、および高耐圧接合終端構造（ＨＶＪＴ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）部１１１を備える。
【０００４】
ハイサイドゲート駆動回路１０１および異常検知回路１０２は、ハイサイドウェル領域１１２に配置され、電力変換用ブリッジ回路１２０のハイサイド側の第１ＩＧＢＴ１２１のエミッタ電位ＶＳを基準電位、ＶＢを電源電位、ＶＣＣ’を電源電圧として動作する。ハイサイドウェル領域１１２は、高耐圧接合終端構造１１１によってローサイド領域１１３と電気的に分離された、浮遊電位を持つ高電位領域である。異常検知回路１０２は、異常検出信号を入力・制御回路１０３に伝達する。ＶＢ電位は、電力変換用ブリッジ回路１２０のハイサイド側の第１ＩＧＢＴ１２１のエミッタ電位ＶＳと、電源電圧ＶＣＣ’との総和である（ＶＢ＝ＶＳ＋ＶＣＣ’）。
【０００５】
入力・制御回路１０３は、ローサイド領域１１３に配置され、ＧＮＤ電位を基準に動作する。入力・制御回路１０３は、ＶＣＣ端子から供給される電源電位ＶＣＣで動作し、外部（マイコン等）からの制御信号ＨＩＮや、異常検知回路１０２からの異常検知信号に基づいて、ハイサイドゲート駆動回路１０１の出力ＨＯを制御する。レベルアップ用レベルシフト回路１０４は、セット信号用およびリセット信号用の２つのレベルシフト回路から構成されている。２つのレベルシフト回路は、それぞれ、１つの高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ：以下、ｎｃｈＭＯＳＦＥＴとする）１０５と、１つのレベルシフト抵抗１０６からなる。
【０００６】
レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５は高耐圧接合終端構造部１１１に配置され、レベルシフト抵抗１０６はハイサイドウェル領域１１２に配置されている。レベルアップ用レベルシフト回路１０４は、入力・制御回路１０３から入力された接地電位基準のセット信号およびリセット信号を、ＶＢ電位基準の信号に変換し、後段のラッチ回路１１０に入力する。セット信号とは、ハイサイドゲート駆動回路１０１をターンオンして、ハイサイドゲート駆動回路１０１の出力ＨＯを電力変換用ブリッジ回路１２０のハイサイド側の第１ＩＧＢＴ１２１のゲート信号として出力するための信号である。リセット信号とは、ハイサイドゲート駆動回路１０１をターンオフするための信号である。
【０００７】
ラッチ回路１１０の出力端子Ｑは、電力変換用ブリッジ回路１２０のハイサイド側の第１ＩＧＢＴ１２１のゲート充電用のｐチャネル型ＭＯＳＦＥＴ（以下、ｐｃｈＭＯＳＦＥＴとする）およびゲート放電用のｎｃｈＭＯＳＦＥＴのゲートに接続されている。レベルダウン用レベルシフト回路１０７は、高耐圧のｐｃｈＭＯＳＦＥＴ１０８およびレベルシフト抵抗１０９からなる。レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８は高耐圧接合終端構造部１１１に配置され、レベルシフト抵抗１０９はローサイド領域１１３に配置されている。レベルダウン用レベルシフト回路１０７は、異常検知回路１０２から出力されたＶＢ電位基準の異常検出信号を接地電位基準の信号に変換して入力・制御回路１０３に伝達する。符号１２４，１２５はそれぞれブートストラップダイオードおよびブートストラップコンデンサである。
【０００８】
次に、従来のＨＶＩＣ１００のハイサイドウェル領域１１２の周辺の平面構造について説明する。図１７は、図１５のＨＶＩＣのハイサイドウェル領域周辺の平面構造を詳細に示す平面図である。図１７では、従来のＨＶＩＣ１００の平面構造を明確にするために、レベルアップ用レベルシフト回路１０４の１つのｎｃｈＭＯＳＦＥＴ１０５のみを図示している。図１７に示すように、ハイサイドウェル領域１１２は、ｎ型拡散領域１４と、ｎ型拡散領域１４の周囲を囲む低濃度のｎ-型拡散領域１３と、で構成されている。ｎ-型拡散領域１３およびｎ型拡散領域１４はＶＢ電位に接続されている。ｎ-型拡散領域１３の周囲は、ｎ-型拡散領域１に囲まれている。
【０００９】
ｎ-型拡散領域１３とｎ-型拡散領域１との間には、ｐ-型拡散領域（分離領域）１２が配置されている。ｎ-型拡散領域１の周囲は、ＧＮＤ電位のｐ+型拡散領域（ｐ+型ＧＮＤ領域）１１に囲まれている。ｎ型拡散領域１４には、ハイサイドゲート駆動回路１０１、異常検知回路１０２、およびレベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５を除く構成部（例えばレベルシフト抵抗１０６）が配置されている。ｎ-型拡散領域１には、高耐圧接合終端構造部１１１、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５、およびレベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８が配置されている。
【００１０】
次に、従来のＨＶＩＣ１００のｎｃｈＭＯＳＦＥＴ１０５、ｐｃｈＭＯＳＦＥＴ１０８および高耐圧接合終端構造部１１１の断面構造について説明する。図１８は、図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１９は、図１７の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。図２０は、図１７の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。図１８には、ｎｃｈＭＯＳＦＥＴ１０５の断面構造を示す。図１９には、ｐｃｈＭＯＳＦＥＴ１０８の断面構造を示す。図２０には、高耐圧接合終端構造部１１１の断面構造を示す。
【００１１】
図１８〜２０の各切断線における断面に共通して、ｐ型半導体基板１０のおもて面の表面層には、ｎ-型拡散領域１と、ハイサイドウェル領域１１２を構成するｎ-型拡散領域１３およびｎ型拡散領域１４とがそれぞれ選択的に設けられている。ｎ-型拡散領域１３はｎ型拡散領域１４よりも基板外周部側に配置され、ｎ-型拡散領域１はハイサイドウェル領域１１２よりも基板外周部側に配置されている。ｎ-型拡散領域１の、基板おもて面側の表面層には、基板外周部側にｐ-型拡散領域１５が設けられている。ｐ-型拡散領域１５は、深さ方向にｎ-型拡散領域１を貫通して基板裏面側のｐ型領域に達する。ｐ-型拡散領域１５の内部には、ｐ+型ＧＮＤ領域１１が選択的に設けられている。
【００１２】
図１８に示すように、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５は、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるリサーフ構造（以下、シングルリサーフ構造とする）を備える。ｎ-型拡散領域１は、ドリフト領域も兼ねている。ｎ-型拡散領域１の不純物濃度は、１．０×１０12／ｃｍ2程度である。ｎ-型拡散領域１の、ｎｃｈＭＯＳＦＥＴ１０５が配置されている部分において、ｎ-型拡散領域１とｎ-型拡散領域１３との間には、基板おもて面からｎ-型拡散領域１よりも深い深さで分離領域１２が設けられている。この分離領域１２によって、ｎ-型拡散領域１はｎ-型拡散領域１３と分離されている。
【００１３】
なお、シングルリサーフ構造の場合、所望の耐圧を得るためのｎ-型拡散領域１の最適な不純物濃度は１．４×１０12／ｃｍ2以下であることが知られている（例えば、下記非特許文献３参照。）。
【００１４】
図１９に示すように、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８は、ｐ型拡散領域２と、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるダブルリサーフ構造を備える。ｎ-型拡散領域１の、ｐｃｈＭＯＳＦＥＴ１０８が配置されている部分において、ｎ-型拡散領域１とｎ-型拡散領域１３との間に分離領域１２は設けられておらず、ｎ-型拡散領域１とｎ-型拡散領域１３とが接している。ｐ型拡散領域２は、ｎ-型拡散領域１の、基板おもて面側の表面層に、ｎ-型拡散領域１よりも浅い深さで設けられている。ｐ型拡散領域２は、ダブルリサーフ構造を構成するだけでなく、ｐ型ドリフト領域も兼ねている。ｐ型拡散領域２の不純物濃度は、５．０×１０11／ｃｍ2以上１．０×１０12／ｃｍ2以下程度である。
【００１５】
図２０に示すように、高耐圧接合終端構造部１１１は、ｎｃｈＭＯＳＦＥＴ１０５と同様に、ｎ-型拡散領域１とｐ型半導体基板１０とによるシングルリサーフ構造を備える。また、高耐圧接合終端構造部１１１が配置されている部分において、ｎ-型拡散領域１とｎ-型拡散領域１３との間には分離領域１２が設けられており、ｎ-型拡散領域１は分離領域１２によってｎ-型拡散領域１３と分離されている。
【００１６】
図１８〜２０において、符号３，４，５，７，８，９は、ｎｃｈＭＯＳＦＥＴ１０５のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を構成する各構成部である。符号１６はＶＢ電極３９とｎ型拡散領域１４とのコンタクト（電気的接触部）である。符号２４，２５，２７，２８，２９は、ｐｃｈＭＯＳＦＥＴ１０８のＭＯＳゲート構造を構成する各構成部である。符号３１，３２，３３は、それぞれＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：シリコン局所酸化）膜、層間絶縁膜、およびフィールドプレートとして機能する抵抗体（以下、抵抗性フィールドプレートとする）である。符号３４，３５は、それぞれｎｃｈＭＯＳＦＥＴ１０５のソース電極およびドレイン電極である。符号３６，３７は、それぞれｐｃｈＭＯＳＦＥＴ１０８のソース電極およびドレイン電極である。符号３８，４０はそれぞれＧＮＤ電極およびフィールドプレートである。
【００１７】
次に、従来のＨＶＩＣ１００の動作について説明する。入力・制御回路１０３に入力されたマイコン等からの制御信号は、ハイサイドゲート駆動回路１０１に伝達され、従来のＨＶＩＣ１００に接続された電力変換用ブリッジ回路１２０の一相分を構成する第１，２ＩＧＢＴ１２１，１２２等の例えばハイサイド側の第１ＩＧＢＴ１２１が駆動される。異常検知回路１０２により過電流、過熱等の異常が検知された場合、異常検知回路１０２からの異常検知信号が入力・制御回路１０３に伝達され、ハイサイド側の第１ＩＧＢＴ１２１のターンオフおよびマイコンへの異常通知が行われる。
【００１８】
上述したように、ハイサイドゲート駆動回路１０１は、ブリッジ接続されたハイサイド側の第１ＩＧＢＴ１２１のエミッタ電位ＶＳ、すなわち第１ＩＧＢＴ１２１とローサイド側の第２ＩＧＢＴ１２２との接続点１２３の電位を基準電位として動作する。そのため、ハイサイドゲート駆動回路１０１の基準電位は、入力・制御回路１０３の基準電位である接地電位よりも最大で数百Ｖ上昇するが、高耐圧接合終端構造部１１１によりハイサイドゲート駆動回路１０１と入力・制御回路１０３との間の耐圧が保たれる。
【００１９】
このようなＨＶＩＣとして、第一導電型の第一領域と、第一領域の第一主面の表面層に選択的に形成された第二導電型の第二領域と、第二領域の表面層に選択的に形成された第一導電型の第三領域とで構成される三層構造を有し、第一領域と第二領域との間の第一のｐｎ接合と、第二領域と第三領域との間の第二のｐｎ接合とがともに逆バイアスされたときに、第一のｐｎ接合の両側に拡がる空乏層と、第二のｐｎ接合の両側に拡がる空乏層とが第二領域内で結合するように第二領域の部分の正味のドーピング量が１×１０11／ｃｍ2以上４×１０12／ｃｍ2以下で形成され、かつ第二のｐｎ接合の両側に拡がる空乏層が第三領域の表面まで達するように第三領域の正味のドーピング量が１×１０11／ｃｍ2以上２×１０12／ｃｍ2以下で形成され、前記第三領域に囲まれた内側に、第二領域と電気的に接続された第二導電型の領域と、該第二導電型の領域の表面層に選択的に形成された第一導電型の領域と、第二導電型の領域の表面層に形成された第一導電型チャネルのＭＩＳトランジスタと、第一導電型の領域の表面層に形成された第二導電型チャネルのＭＩＳトランジスタとを有する装置が提案されている（例えば、下記特許文献２参照。）。
【００２０】
また、別のＨＶＩＣとして、半導体基板上に配置され、ドープ処理された上部表面を有する第１の導電型の半導体材料層と、半導体材料層の上面部内に所定の深さまで形成され、実質半円形状を有する第２の導電型のベース領域と、ベース領域内に形成された第１の導電型のソース領域であって、該ソース領域と半導体材料層との間のサーフェスチャンネル領域を形成するソース領域と、ソース領域と接触し、低電圧参照制御回路と電気的に接続されたソース電極と、ソース領域及びサーフェスチャンネル領域の上部表面の一部と接触するように配置されたゲート絶縁層と、ゲート絶縁層内に配置された導電性ゲート層と、半導体材料層の上面部内においてベース領域から横方向に離間した位置に形成されたドレイン領域と、ドレイン領域上に形成され、半導体材料層の上部表面の一部と接触したドレイン電極と、半導体材料層の他の上部表面の一部と接触し、浮遊高電圧回路に電気的に接続された接触電極であって、該接触電極とドレイン電極との間に位置する半導体材料層の部分が導電性領域を形成する接触電極と、ドレイン電極と接触電極との間に配置され、半導体材料層の導電性領域と電気的に並列に配置された抵抗素子、とを有し、実質半円形状のベース領域は浮遊高電圧回路の周縁リング部を形成し、レベルシフト回路が該周縁リング部の内部に設けられている装置が提案されている（例えば、下記特許文献３参照。）。
【００２１】
また、別のＨＶＩＣとして、ｐ型半導体基板からなる第一領域と、その表面層に選択的にｎ型の第二領域と、第二領域の表面層に選択的にｐ型の第三領域と、第二領域の表面層に選択的に形成したｎ型の第五領域と、第三領域の表面層に選択的に形成したｐ型の第六領域と、第二領域の表面層に形成されたｐｃｈＭＯＳＦＥＴと、第三領域の表面層に形成されたｎｃｈＭＯＳＦＥＴと、第一領域を囲んで設けられた高耐圧接合終端構造とで構成される装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許出願公開第２００６／０２２０１６８号明細書
【特許文献２】特許第３９５２９６７号公報
【特許文献３】特許第３２１４８１８号公報
【特許文献４】特開平９−５５４９８号公報
【非特許文献】
【００２３】
【非特許文献１】エム・ヨシノ（Ｍ．Ｙｏｓｈｉｎｏ）、外２名、ア  ニュー  １２００Ｖ  ＨＶＩＣ  ウィズ  ア  ノベル  ハイ  ボルテージ  Ｐｃｈ−ＭＯＳ（Ａ  ｎｅｗ  １２００Ｖ  ＨＶＩＣ  ｗｉｔｈ  ａ  ｎｏｖｅｌ  ｈｉｇｈ  ｖｏｌｔａｇｅ  Ｐｃｈ−ＭＯＳ）、プロシーディングス  オブ  ザ  ２２ｎｄ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  アンド  ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ）、２０１０年、ｐ．９３−９６
【非特許文献２】エム・ヨシノ（Ｍ．Ｙｏｓｈｉｎｏ）、外１名、ア  ノベル  ハイ  ボルテージ  Ｐｃｈ−ＭＯＳ  ウィズ  ア  ニュー  ドレイン  ドリフト  ストラクチャー  フォア  １２００Ｖ  ＨＶＩＣｓ（Ａ  ｎｏｖｅｌ  ｈｉｇｈ  ｖｏｌｔａｇｅ  Ｐｃｈ−ＭＯＳ  ｗｉｔｈ  ａ  ｎｅｗ  ｄｒａｉｎ  ｄｒｉｆｔ  ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  １２００Ｖ  ＨＶＩＣｓ）、プロシーディングス  オブ  ザ  ２５ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  アンド  ＩＣｓ：ＩＳＰＳＤ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２５ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ：ＩＳＰＳＤ）、２０１３年、ｐ．７７−８０
【非特許文献３】エム・イマーム（Ｍ．Ｉｍａｍ）、外６名、デザイン  アンド  オプティマイゼーション  オブ  ダブル−リサーフ  ハイ−ボルテージ  ラテラル  デバイシズ  フォア  ア  マニュファクチュアブル  プロセス（Ｄｅｓｉｇｎ  ａｎｄ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  Ｄｏｕｂｌｅ−ＲＥＳＵＲＦ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｌａｔｅｒａｌ  Ｄｅｖｉｃｅｓ  ｆｏｒ  ａ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｐｒｏｃｅｓｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、（米国）、アイ・トリプル・イー（ＩＥＥＥ）、２００３年７月、第５０巻、第７号、ＰＰ．１６９７−１７０１
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、上述した図１５，１６に示す従来のＨＶＩＣ１００では、次の問題が生じる。上述したように従来のＨＶＩＣ１００では、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１に、ｎ-型拡散領域１とｐ型半導体基板１０とによるシングルリサーフ構造を採用している。それに対して、ｐｃｈＭＯＳＦＥＴ１０８には、ｐ型拡散領域２と、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるダブルリサーフ構造を採用している。このため、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１と、ｐｃｈＭＯＳＦＥＴ１０８とで、ｎ-型拡散領域１の最適な条件が異なる。
【００２５】
具体的には、上記非特許文献３に記載されている通り、シングルリサーフ構造の場合、所望の耐圧を得るためのｎ-型拡散領域１の最適な不純物濃度は１．４×１０12／ｃｍ2以下であり、これより高不純物濃度である場合には十分な耐圧を確保することができない。一方、ダブルリサーフ構造の場合、ｐ型拡散領域２とｎ-型拡散領域１との間の耐圧を確保する上で最適なｎ-型拡散領域１の不純物濃度は２．８×１０12／ｃｍ2以下である。所望の耐圧を得るためにはｐ型拡散領域２の不純物濃度は、１．４×１０12／ｃｍ2以下で、かつ、ｎ-型拡散領域１の不純物濃度との濃度差が１．４×１０12／ｃｍ2以下である必要がある。ｐ型拡散領域２の不純物濃度に対するこれらの条件は飽くまで所望の耐圧を得るための必要条件であり、十分条件ではない。所望の耐圧を得るためには、上記必要条件を満たしつつ、ｐ型拡散領域２の不純物濃度を最適化する必要がある。最適なｐ型拡散領域２の不純物濃度は、ｎ-型拡散領域１の不純物濃度に依存し、ｎ-型拡散領域１の不純物濃度が低いほどｐ型拡散領域２の最適な不純物濃度は低い。
【００２６】
ｎ-型拡散領域１の不純物濃度が低いほどｐ型拡散領域２の最適な不純物濃度が低い理由は、空乏層の正の空間電荷量と負の空間電荷量とを同じにする必要があるからである。したがって、ｎ-型拡散領域１の不純物濃度が低いほど、ｎ-型拡散領域１の正の空間電荷量（ドナー）が減少し、ｐ型拡散領域２の空乏層に許容される負の空間電荷量（アクセプタ）が減少するからである。すなわち、ｐ型拡散領域２の不純物濃度がｎ-型拡散領域１の不純物濃度よりも高い場合、正の空間電荷量の不足によりｐ型拡散領域２が完全空乏化しないため、十分な耐圧を確保することができない。
【００２７】
空乏層中の負の空間電荷量は、ｐ型拡散領域２とｎ-型拡散領域１との間のｐｎ接合からｐ型拡散領域２に伸びる空乏層中だけでなく、それと同程度の量がｐ型半導体基板とｎ-型拡散領域１との間のｐｎ接合からｐ型半導体基板に伸びる空乏層中にも存在する。このため、ｐ型拡散領域２を完全空乏化するためには、ｎ-型拡散領域１における正の空間電荷量は、ｐ型拡散領域２における負の空間電荷量の約２倍にしなければならない。したがって、十分な耐圧を確保する上でのｐ型拡散領域２の最適な不純物濃度は、ｎ-型拡散領域１の不純物濃度の約半分である。
【００２８】
以上のことから、シングルリサーフ構造のｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１において十分な耐圧を確保するための設計条件（以下、シングルリサーフ条件とする）は、ｎ-型拡散領域１の単位面積あたりの不純物濃度（以下、単にｎ-型拡散領域１の不純物濃度とする）Ｎdを１．４×１０12／ｃｍ2以下とすることである（Ｎd≦１．４×１０12／ｃｍ2）。また、ダブルリサーフ構造のｐｃｈＭＯＳＦＥＴ１０８において十分な耐圧を確保するためのダブルリサーフ条件は、次の４つの条件を満たすことである。
【００２９】
１つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdを、ｐ型拡散領域２の単位面積あたりの不純物濃度（以下、単にｐ型拡散領域２の不純物濃度とする）Ｎaよりも大きく、かつｐ型拡散領域２の不純物濃度Ｎaの２倍程度とすることである（Ｎd＞ＮaかつＮd≒２×Ｎa）。２つ目の条件は、ｐ型拡散領域２の不純物濃度Ｎaを１．４×１０12／ｃｍ2以下とすることである（Ｎa≦１．４×１０12／ｃｍ2）。３つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdを２．８×１０12／ｃｍ2以下とすることである（Ｎd≦２．８×１０12／ｃｍ2）。４つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdとｐ型拡散領域２の不純物濃度Ｎaとの差分を１．４×１０12／ｃｍ2以下とすることである（Ｎd−Ｎa≦１．４×１０12／ｃｍ2）。
【００３０】
したがって、従来のＨＶＩＣ１００では、上記シングルリサーフ条件およびダブルリサーフ条件をともに満たす条件が十分な耐圧を確保するための条件となる。具体的には、シングルリサーフ条件およびダブルリサーフ条件をともに満たす条件は、次の２つの条件を満たす場合である。シングルリサーフ条件およびダブルリサーフ条件をともに満たすための１つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdを１．４×１０12／ｃｍ2以下とすることである（Ｎd≦１．４×１０12／ｃｍ2）。シングルリサーフ条件およびダブルリサーフ条件をともに満たすための２つ目の条件は、ｐ型拡散領域２の不純物濃度Ｎaを７．０×１０11／ｃｍ2以下とすることである（Ｎa≦７．０×１０11／ｃｍ2）。
【００３１】
すなわち、シングルリサーフ構造のｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１に十分な耐圧を持たせるためには、ｎ-型拡散領域１の不純物濃度Ｎdは１．４×１０12／ｃｍ2以下に設定する必要がある。また、ｐ型拡散領域２の不純物濃度Ｎaは７×１０11／ｃｍ2程度以下にする必要がある。しかしながら、ｐ型拡散領域２の不純物濃度Ｎaが７×１０11／ｃｍ2程度である場合、ドリフト抵抗（ｐ型拡散領域２の抵抗）が高くなることや、ｐ型拡散領域２がピンチオフするという問題があるため、ｐｃｈＭＯＳＦＥＴ１０８に十分な電流容量を持たせることができない。
【００３２】
一方、ダブルリサーフ構造のｐｃｈＭＯＳＦＥＴ１０８において電流容量（電流能力）を十分に確保するために、ｐ型拡散領域２の不純物濃度Ｎaを高濃度化した場合、ｐｃｈＭＯＳＦＥＴ１０８に十分な耐圧を持たせることができない。すなわち、従来のＨＶＩＣ１００では、ｐｃｈＭＯＳＦＥＴ１０８の電流容量と耐圧とをともに最適な状態にすることが難しい。また、ｎ-型拡散領域１の不純物濃度Ｎdが１．０×１０12／ｃｍ2程度と低い場合、ｎ-型拡散領域１とｐ型拡散領域２との間のｐｎ接合においてｐ型拡散領域２からｐ型半導体基板１０に向かう方向に生じる電界によってｐ型半導体基板１０へのリーク電流が発生するため、ｐ型拡散領域２とｐ型半導体基板１０との間の耐圧を十分に確保することができない。
【００３３】
後述するようにｐ型拡散領域２とｐ型半導体基板１０との間の耐圧を十分に確保するためには、ｐｃｈＭＯＳＦＥＴ１０８部のｎ-型拡散領域１の不純物濃度Ｎdは１．３×１０12／ｃｍ2以上が必要である。しかし、ｐｃｈＭＯＳＦＥＴ１０８部のｎ-型拡散領域１の表面にはｐ型拡散領域２が形成されているため、ｎ-型拡散領域１を通常行われるように面内で一様なイオン注入で形成する場合、ｐｃｈＭＯＳＦＥＴ１０８部のｎ-型拡散領域１の不純物濃度は、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１のｎ-型拡散領域１の不純物濃度よりも低濃度となる。例えば、ｐ型拡散領域２の拡散深さは１μｍ〜２μｍ、ｎ-型拡散領域１の拡散深さは１０μｍ〜３０μｍが一般的であるが、この場合、ｐｃｈＭＯＳＦＥＴ１０８部のｎ-型拡散領域１の不純物濃度は、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１のｎ-型拡散領域１の不純物濃度よりも１０％以上低い濃度となる。
【００３４】
このため、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１のｎ-型拡散領域１の不純物濃度を上限の１．４×１０12／ｃｍ2に設定した場合でも、ｐｃｈＭＯＳＦＥＴ１０８部のｎ-型拡散領域１の不純物濃度は１．３×１０12／ｃｍ2よりも低い濃度となる。したがって、ｐｃｈＭＯＳＦＥＴ１０８、ｎｃｈＭＯＳＦＥＴ１０５、および高耐圧接合終端構造部１１１のｎ-型拡散領域１の不純物濃度を１．３×１０12／ｃｍ2以上、かつダブルリサーフ条件を満たす１．４×１０12／ｃｍ2以下にする場合、ｐｃｈＭＯＳＦＥＴ１０８とｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１とでｎ-型拡散領域１のイオン注入工程を分ける必要があり、プロセスコストが増大するという問題がある。
【００３５】
上記非特許文献１には、耐圧を維持し、かつｐｃｈＭＯＳＦＥＴ１０８の電流容量を確保するために、ｐ型拡散領域２をストライプ状に形成して空乏化しやすくすることにより、耐圧を維持したままｐ型拡散領域２を高濃度化する方法が開示されている。しかしながら、上記非特許文献１では、ｐ型拡散領域２からなるドリフト領域の面積が減少するため、必要な電流容量を確保するためにはｐｃｈＭＯＳＦＥＴ１０８のチャネル幅（オン状態のときに、ｎ-型拡散領域１の、ソース領域（ｐ型拡散領域２４）とドリフト領域（ｐ型拡散領域２）とに挟まれた部分に生じるｐ型の反転層（チャネル）のｐ+型ドレイン領域２７からソース領域に向かう方向に直交する方向の幅）を大きくしなければいけないという問題がある。ｐｃｈＭＯＳＦＥＴ１０８のチャネル幅を大きくした場合、ｐｃｈＭＯＳＦＥＴ１０８の寄生容量が大きくなるため、ｄＶ／ｄｔサージ発生時に流れる変位電流が大きく、ＨＶＩＣが誤動作しやすくなるという問題がある。
【００３６】
また、上記非特許文献２には、ｐ型拡散領域２をストライプ状にした構造について、ｐ型拡散領域２とｐ型半導体基板１０との間の耐圧を十分に確保するための方法が開示されている。しかしながら、ｐ型拡散領域２をストライプ状にしない従来構造の場合に、ｐ型拡散領域２とｐ型半導体基板１０との間の耐圧を十分に確保する方法については記載されていない。
【００３７】
この発明は、上述した従来技術による問題点を解消するため、同一基板に高耐圧接合終端構造部および高耐圧のｐチャネル型絶縁ゲート型電界効果トランジスタを備える半導体装置において、半導体装置の耐圧とｐチャネル型絶縁ゲート型電界効果トランジスタの電流容量とをともに最適な状態で確保することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１の第１導電型電界効果トランジスタは、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第１導電型の第３半導体領域、第１導電型の第４半導体領域、第１ゲート電極、および第１，２電極を備える。前記第１半導体領域は、第１導電型の半導体基板の上に設けられている。前記第２半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられている。前記第３半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられている。前記第１ゲート電極は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に、第１ゲート絶縁膜を介して設けられている。前記第４半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記第１電極は、前記第３半導体領域に接する。前記第２電極は、前記第４半導体領域に接する。前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域および前記第３半導体領域と離れて第１導電型の第５半導体領域を備えた素子が設けられている。当該素子は、前記第１半導体領域の、前記第２半導体領域と前記第５半導体領域とに挟まれた部分によって前記第１の第１導電型電界効果トランジスタと分離されている。そして、前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部位の不純物濃度は、１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下である。前記第２半導体領域の不純物濃度は、１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下である。
【００３９】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の比抵抗は、１００Ωｃｍ以上４００Ωｃｍ以下であることを特徴とする。
【００４０】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１の第１導電型電界効果トランジスタは、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第１導電型の第３半導体領域、第１導電型の第４半導体領域、第１ゲート電極、および第１，２電極を備える。前記第１半導体領域は、第１導電型の半導体基板の上に設けられている。前記第２半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられている。前記第３半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられている。前記第１ゲート電極は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に、第１ゲート絶縁膜を介して設けられている。前記第４半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記第１電極は、前記第３半導体領域に接する。前記第２電極は、前記第４半導体領域に接する。前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域および前記第３半導体領域と離れて第１導電型の第５半導体領域を備えた素子が設けられている。当該素子は、前記第１半導体領域の、前記第２半導体領域と前記第５半導体領域とに挟まれた部分によって前記第１の第１導電型電界効果トランジスタと分離されている。そして、前記第３半導体領域と前記第４半導体領域との間に所望の耐圧以下の電圧がかけられたときに、前記第１半導体領域と前記第２半導体領域との間のｐｎ接合において、前記第２半導体領域から前記半導体基板へ向かう方向に電界が生じないように、前記第１半導体領域の不純物濃度が設定されている。
【００４１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部位の不純物濃度は、１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下であることを特徴とする。
【００４２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下であることを特徴とする。
【００４３】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。バイポーラトランジスタは、第２導電型の第６半導体領域、第１導電型の第７半導体領域、第２導電型の第８半導体領域、および第３，４電極を備える。前記第６半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域と離れて選択的に設けられている。前記第７半導体領域は、前記第６半導体領域の内部に選択的に設けられている。前記第７半導体領域は、前記第２電極に接続されている。前記第８半導体領域は、前記第７半導体領域の内部に選択的に設けられている。前記第８半導体領域は、前記半導体基板の電位を有する。前記第３電極は、前記第６半導体領域に接する。前記第４電極は、前記第８半導体領域に接する。前記半導体基板の電位よりも高電位の電源電位電極が設けられている。前記第３電極と前記電源電位電極との間に電気的に接続された抵抗器が設けられている。
【００４４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域と前記第５半導体領域との間隔は５μｍ以下であることを特徴とする。
【００４５】
また、この発明にかかる半導体装置は、上述した発明において、前記素子は、第１導電型の第９半導体領域、第２導電型の第１０半導体領域、第２導電型の第１１半導体領域、第２ゲート電極、および第５，６電極を備えた第２導電型電界効果トランジスタである。前記第９半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて選択的に設けられている。前記第１０半導体領域は、前記第９半導体領域の内部に選択的に設けられている。前記第２ゲート電極は、前記第９半導体領域の、前記第１半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられている。前記第１１半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて、かつ前記第５半導体領域を挟んで前記第９半導体領域と反対側に選択的に設けられている。前記第５電極は、前記第１０半導体領域に接する。前記第６電極は、前記第１１半導体領域に接することを特徴とする。
【００４６】
また、この発明にかかる半導体装置は、上述した発明において、前記素子は、第１導電型の第９半導体領域、第１導電型の第１０半導体領域、第２ゲート電極、および第５，６電極を備えた第２の第１導電型電界効果トランジスタである。前記第９半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、前記第５半導体領域と離れて選択的に設けられている。前記第２ゲート電極は、前記第１半導体領域の、前記第５半導体領域と前記第９半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられている。前記第１０半導体領域は、前記第５半導体領域の内部に選択的に設けられている。前記第５電極は、前記第９半導体領域に接する。前記第６電極は、前記第１０半導体領域に接することを特徴とする。
【００４７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域と前記第５半導体領域との間隔は３μｍ以上１０μｍ以下であることを特徴とする。
【００４８】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域および前記第５半導体領域は同一の不純物濃度を有することを特徴とする。
【発明の効果】
【００４９】
本発明にかかる半導体装置によれば、同一基板に高耐圧接合終端構造部および高耐圧のｐチャネル型絶縁ゲート型電界効果トランジスタを備える半導体装置において、半導体装置の耐圧とｐチャネル型絶縁ゲート型電界効果トランジスタの電流容量とをともに最適な状態で確保することができるという効果を奏する。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１にかかるＨＶＩＣの平面構造を示す平面図である。
【図２】図１の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図３】図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図４】図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図５】図１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図６】従来のＨＶＩＣのｐｃｈＭＯＳＦＥＴにおいてリーク電流が生じている状態を示す断面図である。
【図７】図６のＨＶＩＣの電圧−電流特性を示す特性図である。
【図８】図６のＨＶＩＣのドリフト領域のピンチオフによる出力特性異常が発生した状態を示す特性図である。
【図９】実施の形態１にかかるＨＶＩＣの出力特性を示す特性図である。
【図１０】実施の形態２にかかるＨＶＩＣの平面構造を示す平面図である。
【図１１】実施の形態３にかかるＨＶＩＣの回路構成を示す回路図である。
【図１２】実施の形態３にかかるＨＶＩＣの平面構造を示す平面図である。
【図１３】図１２の切断線Ｅ−Ｅ’における断面構造を示す断面図である。
【図１４】実施の形態４にかかるＨＶＩＣの構造を示す断面図である。
【図１５】従来のＨＶＩＣの全体のＩＣパターンを示す平面図である。
【図１６】図１５のＨＶＩＣの回路構成を示す回路図である。
【図１７】図１５のＨＶＩＣのハイサイドウェル領域周辺の平面構造を詳細に示す平面図である。
【図１８】図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。
【図１９】図１７の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。
【図２０】図１７の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。
【発明を実施するための形態】
【００５１】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５２】
（実施の形態１）
実施の形態１にかかる高耐圧集積回路装置（ＨＶＩＣ）の構成について説明する。実施の形態１にかかるＨＶＩＣの全体のＩＣパターンおよび回路構成は、図１５，１６に示す従来のＨＶＩＣ１００と同様である。すなわち、実施の形態１にかかるＨＶＩＣは、同一の半導体チップ上に、ハイサイドゲート駆動回路１０１、異常検知回路１０２、入力・制御回路１０３、レベルアップ用レベルシフト回路１０４、レベルダウン用レベルシフト回路１０７、および高耐圧接合終端構造（ＨＶＪＴ）部１１１を備え、例えば電力変換用ブリッジ回路１２０の一相分を構成する第１，２ＩＧＢＴ１２１，１２２のハイサイド側の第１ＩＧＢＴ１２１を駆動する（図１５，１６参照）。
【００５３】
この実施の形態１にかかるＨＶＩＣが従来のＨＶＩＣ１００と異なる点は、高耐圧接合終端構造部１１１およびレベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ（第２導電型電界効果トランジスタ）１０５に、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ（第１の第１導電型電界効果トランジスタ）１０８と同様に、ｎ-型拡散領域（第１半導体領域）１に設けられた第１ｐ型拡散領域（第５半導体領域）２ａによってダブルリサーフ構造が構成されている点である。まず、実施の形態１にかかるＨＶＩＣのハイサイドゲート駆動回路１０１などが配置されたハイサイドウェル領域１１２の周辺の平面構造について説明する。図１は、実施の形態１にかかるＨＶＩＣの平面構造を示す平面図である。図１には、ハイサイドウェル領域１１２の周辺の平面構造を詳細に示す（図１０，１２においても同様）。
【００５４】
図１に示すように、半導体チップ上には、高耐圧接合終端構造部１１１を構成するｎ-型拡散領域１と、ハイサイドウェル領域１１２を構成するｎ-型拡散領域１３およびｎ型拡散領域１４と、図示省略するローサイド領域と、が設けられている。ハイサイドゲート駆動回路１０１、異常検知回路１０２、およびレベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５を除く構成部（例えばレベルシフト抵抗１０６）は、ｎ型拡散領域１４に配置することができる。ｎ-型拡散領域１３は、ｎ型拡散領域１４の周囲を囲む。ｎ-型拡散領域１３およびｎ型拡散領域１４は、ハイサイドウェル領域１１２における最高電位であるＶＢ電位に接続されている。
【００５５】
ｎ-型拡散領域１は、後述するｐ+型ＧＮＤ領域１１によってローサイド領域と電気的に分離された高耐圧領域であり、ｎ-型拡散領域１３の周囲を囲むように配置されている。ｎ-型拡散領域１３とｎ-型拡散領域１とは、例えば略Ｃ字状をなす環状の平面形状を有するｐ-型拡散領域（分離領域）１２によって選択的に分離されている。ハイサイドウェル領域１１２（ｎ-型拡散領域１３およびｎ型拡散領域１４）とｎ-型拡散領域１とは、分離領域１２が設けられた部分において電気的に分離されている。分離領域１２によってハイサイドウェル領域１１２とｎ-型拡散領域１とを分離することにより、ｎｃｈＭＯＳＦＥＴ１０５がターンオンした際に発生する、ｎ型拡散領域１４からｎ-型拡散領域１への漏れ電流を低減することができる。
【００５６】
ｎ-型拡散領域１の、分離領域１２によってハイサイドウェル領域１１２と分離された部分には、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１が設けられている。一方、ｎ-型拡散領域１の、ｎ-型拡散領域１３と接している部分には、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８が配置されている。ｎｃｈＭＯＳＦＥＴ１０５およびｐｃｈＭＯＳＦＥＴ１０８は、伝達信号の干渉を防止するために、可能な限りローサイド領域に配置された回路から離して配置するのが好ましい。
【００５７】
図１では、レベルアップ用レベルシフト回路１０４の１つのｎｃｈＭＯＳＦＥＴ１０５のみを図示しているが、もう１つのｎｃｈＭＯＳＦＥＴ１０５も同様に、ｎ-型拡散領域１の、分離領域１２によってハイサイドウェル領域１１２と分離された部分に配置される。また、ｎｃｈＭＯＳＦＥＴ１０５とｐｃｈＭＯＳＦＥＴ１０８との間の一部を高耐圧接合終端構造部１１１として図示しているが、ｎ-型拡散領域１の、ｎｃｈＭＯＳＦＥＴ１０５およびｐｃｈＭＯＳＦＥＴ１０８が設けられた部分以外の部分が高耐圧接合終端構造部１１１である。このように、ｎｃｈＭＯＳＦＥＴ１０５およびｐｃｈＭＯＳＦＥＴ１０８は、高耐圧接合終端構造部１１１と一体的に形成されている。
【００５８】
ｎ-型拡散領域１の内部には、ｎ-型拡散領域１のほぼ全域にわたってダブルリサーフ構造をなす第１，２ｐ型拡散領域２ａ，２ｂが設けられている。具体的には、ｎ-型拡散領域１の、ｎｃｈＭＯＳＦＥＴ１０５および高耐圧接合終端構造部１１１が配置された部分に、ｎｃｈＭＯＳＦＥＴ１０５から高耐圧接合終端構造部１１１にわたって第１ｐ型拡散領域２ａが配置されている。ｎ-型拡散領域１の、ｐｃｈＭＯＳＦＥＴ１０８が配置された部分に、第１ｐ型拡散領域２ａと離れて第２ｐ型拡散領域（第２半導体領域）２ｂが配置されている。第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとは、所定の間隔ｗを空けて離れて配置されており、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間において基板おもて面に露出するｎ-型拡散領域１によって分離されている。第１，２ｐ型拡散領域２ａ，２ｂは、拡散深さおよび不純物濃度等を同じ条件とするのが好ましい。その理由は、ｎｃｈＭＯＳＦＥＴ１０５、ｐｃｈＭＯＳＦＥＴ１０８および高耐圧接合終端構造部１１１の同じダブルリサーフ条件とすることができるからである。
【００５９】
第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗは、例えば３μｍ以上１０μｍ以下であるのが好ましい。その理由は、次の通りである。ｐｃｈＭＯＳＦＥＴ１０８のｐ+型ソース領域（第３半導体領域）２５は、第２ｐ型拡散領域２ｂよりも基板中央部側（ハイサイドウェル領域１１２側）に配置され、ｎ-型拡散領域１を挟んで第２ｐ型拡散領域２ｂに対向する。ｐ+型ソース領域２５は、例えばｎ-型拡散領域１とｎ-型拡散領域１３との接合面（略Ｃ字状の分離領域１２が途切れている部分）付近に配置されていてもよい。ｐｃｈＭＯＳＦＥＴ１０８のｐ+型ドレイン領域（第４半導体領域）２７は、第２ｐ型拡散領域２ｂの内部の、基板外周側（ローサイド領域側）に配置されている。オン状態のとき、ｐｃｈＭＯＳＦＥＴ１０８のドレイン電流は、ｐ+型ソース領域２５から第２ｐ型拡散領域２ｂを経由してｐ+型ドレイン領域２７へ向かって流れる。
【００６０】
このとき、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗが３μｍ未満である場合、ｐ+型ソース領域２５から第２ｐ型拡散領域２ｂを経由してｐ+型ドレイン領域２７へ流れるドレイン電流が、第２ｐ型拡散領域２ｂまたはｐ+型ドレイン領域２７からｎ-型拡散領域１を経由して第１ｐ型拡散領域２ａへと流れ込み、第１ｐ型拡散領域２ａの下方（基板裏面側）において基板裏面側のｐ型領域にパンチスルーし、漏れ電流が生じる虞がある。基板裏面側のｐ型領域とは、ｐ型半導体基板１０の、ｎ-型拡散領域１よりも基板おもて面から深い部分に、ｎ-型拡散領域１が形成されないことでｐ型領域として残っている部分である。一方、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗが１０μｍを超える場合、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分を完全に空乏化させることができず、所定の耐圧を確保しにくいからである。
【００６１】
ｎ-型拡散領域１３およびｎ型拡散領域１４（ハイサイドウェル領域１１２）と、ｎ-型拡散領域１（高耐圧領域）とは、ｐ-型拡散領域１５およびｐ-型拡散領域１５の内部に設けられたＧＮＤ電位のｐ+型拡散領域（ｐ+型ＧＮＤ領域）１１によって周囲を囲まれ、ハイサイドウェル領域１１２よりも電位の低いローサイド領域（不図示）と電気的に分離されている。ｐ-型拡散領域１５は、第１ｐ型拡散領域２ａに接しており、第２ｐ型拡散領域２ｂには接していない。すなわち、ｐ-型拡散領域１５と第２ｐ型拡散領域２ｂとは、ｐ-型拡散領域１５と第２ｐ型拡散領域２ｂとの間で基板おもて面に露出するｎ-型拡散領域１によって分離されている。ｐ-型拡散領域１５の内部には、ｎｃｈＭＯＳＦＥＴ１０５のｎ+型ソース領域５およびｐ+型コンタクト領域６がそれぞれ複数設けられている。
【００６２】
ｎ+型ソース領域５とｐ+型コンタクト領域６とは、第１ｐ型拡散領域２ａとｐ-型拡散領域１５との接合面に沿って交互に繰り返し配置されている。第１ｐ型拡散領域２ａの、ｎ+型ソース領域５に対向する部分は、ｐ-型拡散領域１５との間において基板おもて面にｎ-型拡散領域１が露出されている。すなわち、第１ｐ型拡散領域２ａの、ｎ+型ソース領域５およびｐ+型コンタクト領域６に対向する部分における平面パターンは、ｎ-型拡散領域１と第１ｐ型拡散領域２ａとが交互に繰り返し配置されたパターンとなっている。ｎｃｈＭＯＳＦＥＴ１０５のｎ+型ドレイン領域７は、第１ｐ型拡散領域２ａよりも基板中央部側に配置され、第１ｐ型拡散領域２ａを挟んでｎ+型ソース領域５およびｐ+型コンタクト領域６に対向する。
【００６３】
次に、実施の形態１にかかるＨＶＩＣの断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図５は、図１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図２には、ｎｃｈＭＯＳＦＥＴ１０５の断面構造を示す。図３には、ｐｃｈＭＯＳＦＥＴ１０８の断面構造を示す。図４には、高耐圧接合終端構造部１１１の断面構造を示す。図５には、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分の断面構造を示す。
【００６４】
図２〜５の各切断線における断面に共通して、ｐ型半導体基板１０のおもて面の表面層には、ｎ-型拡散領域１と、ハイサイドウェル領域１１２を構成するｎ-型拡散領域１３およびｎ型拡散領域１４とがそれぞれ選択的に設けられている。ｎ-型拡散領域１３は、ｎ型拡散領域１４よりも基板外周部側に配置されている。ｎ-型拡散領域１は、ｎ-型拡散領域１３（すなわちハイサイドウェル領域１１２）よりも基板外周部側に配置されている。ｎ-型拡散領域１の、基板おもて面側の表面層には、基板外周部側にｐ-型拡散領域１５が設けられている。ｐ-型拡散領域１５は、深さ方向にｎ-型拡散領域１を貫通して基板裏面側のｐ型領域に達する。また、ｐ-型拡散領域１５は、ｎ-型拡散領域１よりも浅い深さで基板中央部側に延在している。ｐ-型拡散領域１５の基板中央部側の深さの浅い部分の内部には、ｐ+型ＧＮＤ領域１１が選択的に設けられている。
【００６５】
まず、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５の断面構造について説明する。図２に示すように、レベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５は、第１ｐ型拡散領域２ａと、ｎ-型拡散領域１と、ｐ型半導体基板（半導体チップ）１０とによるダブルリサーフ構造を備える。ｎ-型拡散領域１は、ｎ-型ドリフト領域も兼ねている。ｎ-型拡散領域１とｎ-型拡散領域１３との間には、基板おもて面からｎ-型拡散領域１よりも深い深さで分離領域１２が設けられている。この分離領域１２によって、ｎ-型拡散領域１とｎ-型拡散領域１３とが分離されている。このようにｎｃｈＭＯＳＦＥＴ１０５においてｎ-型拡散領域１とｎ-型拡散領域１３とを分離する理由は、レベルアップ用レベルシフト回路１０４のレベルシフト抵抗１０６に電流を流すために、ｎｃｈＭＯＳＦＥＴ１０５のドレイン電位と、ハイサイドウェル領域１１２の最高電位であるＶＢ電位とを分離する必要があるからである。
【００６６】
ｎ-型拡散領域１の、基板おもて面側の表面層には、ｐ-型拡散領域１５よりも基板中央部側にｐ型ベース領域（第９半導体領域）３が設けられている。ｐ型ベース領域３は、ｐ-型拡散領域１５に接する。ｐ型ベース領域３の内部には、ｎ+型ソース領域（第１０半導体領域）５およびｐ+型コンタクト領域（不図示）が設けられている。ｐ型ベース領域３とｎ+型ソース領域５との間には、ｎ型拡散領域４が設けられている。また、ｎ-型拡散領域１の、基板おもて面側の表面層には、ｐ型ベース領域３よりも基板中央部側に、ｐ型ベース領域３と離れてｎ+型ドレイン領域（第１１半導体領域）７が設けられている。第１ｐ型拡散領域２ａは、ｎ-型拡散領域１の、基板おもて面側の表面層に、ｎ-型拡散領域１よりも浅い深さで設けられている。第１ｐ型拡散領域２ａは、ｐ型ベース領域３とｎ+型ドレイン領域７との間に、ｐ型ベース領域３およびｎ+型ドレイン領域７と離れて配置されている。
【００６７】
第１ｐ型拡散領域２ａの表面には、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａとｎ+型ドレイン領域７とに挟まれた部分の表面にわたって、ＬＯＣＯＳ（シリコン局所酸化）膜３１が設けられている。また、ＬＯＣＯＳ膜３１は、ｎ-型拡散領域１の、ｎ+型ドレイン領域７よりも基板中央部側の部分からハイサイドウェル領域１１２側の基板表面にも設けられている。ｐ型ベース領域３の、ｎ型拡散領域４とｎ-型拡散領域１とに挟まれた部分の表面上には、例えば酸化膜（ＳｉＯ2）からなるゲート絶縁膜（第２ゲート絶縁膜）８を介して例えばポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極（第２ゲート電極）９が設けられている。ゲート電極９は、第１ｐ型拡散領域２ａを覆うＬＯＣＯＳ膜３１上に延在している。
【００６８】
基板おもて面に設けられた層間絶縁膜３２の内部には、深さ方向に第１ｐ型拡散領域２ａと対向する位置に、フィールドプレートとして機能する抵抗体（抵抗性フィールドプレート）３３が設けられている。抵抗性フィールドプレート３３は、例えば、ハイサイドウェル領域１１２を囲む渦巻き状の平面パターンで配置されている。ソース電極（第５電極）３４は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｎ+型ソース領域５、ｐ+型コンタクト領域およびｐ+型ＧＮＤ領域１１に接する。ドレイン電極（第６電極）３５は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｎ+型ドレイン領域７に接する。
【００６９】
次に、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８の断面構造について説明する。図３に示すように、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８は、第２ｐ型拡散領域２ｂと、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるダブルリサーフ構造を備える。ハイサイドウェル領域１１２の最高電位であるＶＢ電位にソース電極３６が接続されるため、ｐｃｈＭＯＳＦＥＴ１０８においては、ｎ-型拡散領域１とｎ-型拡散領域１３とが接する構成となっている。すなわち、ｎ-型拡散領域１とｎ-型拡散領域１３との間に、分離領域１２は設けられていない。ｎ-型拡散領域１の、基板おもて面側の表面層には、ｐ-型拡散領域１５よりも基板中央部側にｐ型拡散領域２４が設けられている。ｐ型拡散領域２４の内部には、ｐ+型ソース領域２５が設けられている。
【００７０】
第２ｐ型拡散領域２ｂは、ｎ-型拡散領域１の、基板おもて面側の表面層に、ｎ-型拡散領域１よりも浅い深さで設けられている。第２ｐ型拡散領域２ｂは、ｐ型拡散領域２４（ｐ+型ソース領域２５）とｐ-型拡散領域１５との間に、ｐ型拡散領域２４およびｐ-型拡散領域１５と離れて配置されている。第２ｐ型拡散領域２ｂは、ダブルリサーフ構造を構成するだけでなく、ｐ型ドリフト領域も兼ねている。第２ｐ型拡散領域２ｂの内部には、ｐ-型拡散領域１５側にｐ+型ドレイン領域２７が設けられている。ｐ+型ドレイン領域２７は、ｎ-型拡散領域１によってｐ-型拡散領域１５と分離されている。ｐ+型ドレイン領域２７とｐ-型拡散領域１５とを分離する理由は、レベルダウン用レベルシフト回路１０７のレベルシフト抵抗１０９に電流を流すために、ｐｃｈＭＯＳＦＥＴ１０８のドレイン電位と接地電位とを分離する必要があるからである。
【００７１】
第２ｐ型拡散領域２ｂの表面には、表面にｐ+型ドレイン領域２７が露出する部分を除いて、ＬＯＣＯＳ膜３１が設けられている。また、ＬＯＣＯＳ膜３１は、ｐ+型ソース領域２５からｎ型拡散領域１４側の基板表面にも設けられている。ｎ-型拡散領域１の、ｐ+型ソース領域２５と第２ｐ型拡散領域２ｂとに挟まれた部分の表面上には、例えば酸化膜（ＳｉＯ2）からなるゲート絶縁膜（第１ゲート絶縁膜）２８を介して例えばポリシリコンからなるゲート電極（第１ゲート電極）２９が設けられている。ゲート電極２９は、第２ｐ型拡散領域２ｂを覆うＬＯＣＯＳ膜３１上に延在している。基板おもて面に設けられた層間絶縁膜３２の内部には、深さ方向に第２ｐ型拡散領域２ｂと対向する位置に、抵抗性フィールドプレート３３が設けられている。ソース電極（第１電極）３６は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｐ+型ソース領域２５に接する。ドレイン電極（第２電極）３７は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｐ+型ドレイン領域２７に接する。ＧＮＤ電極３８は、ｐ+型ＧＮＤ領域１１に接する。
【００７２】
次に、高耐圧接合終端構造部１１１の断面構造について説明する。図４に示すように、高耐圧接合終端構造部１１１は、ｎｃｈＭＯＳＦＥＴ１０５と同様に、第１ｐ型拡散領域２ａと、ｎ-型拡散領域１と、ｐ型半導体基板（半導体チップ）１０とによるダブルリサーフ構造を備える。ｎ-型拡散領域１とｎ-型拡散領域１３との間には分離領域１２が設けられており、分離領域１２によってｎ-型拡散領域１とｎ-型拡散領域１３とが分離されている。このように高耐圧接合終端構造部１１１においてｎ-型拡散領域１とｎ-型拡散領域１３とを分離する理由は、次の通りである。上述したようにｎ-型拡散領域１の、高耐圧接合終端構造部１１１を構成する部分と、ｎ-型拡散領域１の、ｎｃｈＭＯＳＦＥＴ１０５のｎ-型ドリフト領域を構成する部分とが繋がっている。このため、高耐圧接合終端構造部１１１においてｎ-型拡散領域１とｎ-型拡散領域１３とが接している場合、ｎ-型拡散領域１を介して、ＶＢ電極３９からｎｃｈＭＯＳＦＥＴ１０５のドレイン電極３５へのリーク電流が発生するからである。第１ｐ型拡散領域２ａは、ｐ-型拡散領域１５に接している。
【００７３】
次に、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分の断面構造について説明する。図５に示すように、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分は、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるリサーフ構造となっている。ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分において、ｎ-型拡散領域１とｎ-型拡散領域１３との間には分離領域１２は設けられておらず、ｎ-型拡散領域１とｎ-型拡散領域１３とが接している。また、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分において、ｎ-型拡散領域１の表面は、ＬＯＣＯＳ膜３１で覆われている。
【００７４】
実施の形態１にかかるＨＶＩＣの各部の寸法および不純物濃度は、例えば、次の値をとる。第２ｐ型拡散領域２ｂを覆うＬＯＣＯＳ膜３１の、ｐｃｈＭＯＳＦＥＴ１０８のｐ+型ソース領域２５からｐ+型ドレイン領域２７へ向かう方向の長さ（幅）Ｌは、例えば１００μｍ以上２００μｍ以下程度である。ｐ型半導体基板１０の比抵抗は、例えば１００Ωｃｍ以上４００Ωｃｍ以下程度である。ｎｃｈＭＯＳＦＥＴ１０５、ｐｃｈＭＯＳＦＥＴ１０８、および高耐圧接合終端構造部１１１を構成するｎ-型拡散領域１の単位面積あたりの不純物濃度（以下、単にｎ-型拡散領域１の不純物濃度とする）Ｎdは、デバイスに依らず等しく、十分な耐圧を確保可能であり、かつｐｃｈＭＯＳＦＥＴ１０８の電流容量を十分に確保可能な値とする。また、ｎｃｈＭＯＳＦＥＴ１０５と高耐圧接合終端構造部１１１とを構成する第１ｐ型拡散領域２ａ、およびｐｃｈＭＯＳＦＥＴ１０８を構成する第２ｐ型拡散領域２ｂの単位面積あたりの不純物濃度（以下、単に第１，２ｐ型拡散領域２ａ，２ｂの不純物濃度とする）Ｎaにおいても、デバイスに依らず等しく、十分な耐圧を確保可能であり、かつｐｃｈＭＯＳＦＥＴ１０８の電流容量を十分に確保可能な値とする。具体的には、ｎ-型拡散領域１の不純物濃度Ｎdは、例えば１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下程度とするのが好ましい。第１，２ｐ型拡散領域２ａ，２ｂの不純物濃度Ｎaは、例えば１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下程度とするのが好ましい。
【００７５】
上述したｎ-型拡散領域１の不純物濃度Ｎdおよび第２ｐ型拡散領域２ｂの不純物濃度Ｎaの上限値は、ｎ-型拡散領域１とｐ型拡散領域２とが完全に空乏化されるように設計したときのダブルリサーフ構造の設計条件（ダブルリサーフ条件）に基づいて決定される。上述したように、ダブルリサーフ条件とは、次の４つの条件である。１つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdを、ｐ型拡散領域２の単位面積あたりの不純物濃度（以下、単にｐ型拡散領域２の不純物濃度とする）Ｎaよりも大きく、かつｐ型拡散領域２の不純物濃度Ｎaの２倍程度とすることである（Ｎd＞ＮaかつＮd≒２×Ｎa）。２つ目の条件は、ｐ型拡散領域２の不純物濃度Ｎaを１．４×１０12／ｃｍ2以下とすることである（Ｎa≦１．４×１０12／ｃｍ2）。３つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdを２．８×１０12／ｃｍ2以下とすることである（Ｎd≦２．８×１０12／ｃｍ2）。４つ目の条件は、ｎ-型拡散領域１の不純物濃度Ｎdとｐ型拡散領域２の不純物濃度Ｎaとの差分を１．４×１０12／ｃｍ2以下とすることである（Ｎd−Ｎa≦１．４×１０12／ｃｍ2）。
【００７６】
一方、上述したｎ-型拡散領域１の不純物濃度Ｎdの下限値は、ｐ型拡散領域２とｐ型半導体基板１０との間に必要な深さ方向（縦方向）の耐圧（以下、縦方向耐圧とする）に基づいて決定される。以下に、ｎ-型拡散領域１の不純物濃度Ｎdの下限値の算出方法について詳細に説明する。図６は、従来のＨＶＩＣのｐｃｈＭＯＳＦＥＴにおいてリーク電流が生じている状態を示す断面図である。図７は、図６のＨＶＩＣの電圧−電流特性を示す特性図である。図８は、図６のＨＶＩＣのドリフト領域（第２ｐ型拡散領域２ｂ）のピンチオフによる出力特性異常が発生した状態を示す特性図である。
【００７７】
図６に示すように、ｐｃｈＭＯＳＦＥＴ１０８では、ソース・ドレイン間に電圧を印加したときに、ｎ-型拡散領域１とｐ型拡散領域２との間のｐｎ接合においてｐ型半導体基板１０からｐ型拡散領域２に向かう方向に電界４１ａが生じる（ｙ軸の負方向（上向き）の矢印）。ｎ-型拡散領域１の不純物濃度Ｎdが低い場合には、ｎ-型拡散領域１とｐ型拡散領域２との間のｐｎ接合の少なくとも一部で、ｐ型拡散領域２からｐ型半導体基板１０に向かう方向の電界４１ｂが生じる（ｙ軸の正方向（下向き）の矢印）。
【００７８】
このｐ型拡散領域２からｐ型半導体基板１０に向かう方向の電界４１ｂの悪影響により、ｐ+型ソース領域２５からｐ型拡散領域２を経由してｐ+型ドレイン領域２７へ向かって流れるソース・ドレイン電流４２は、ｎ-型拡散領域１およびｐ型半導体基板１０に漏洩する。すなわち、ｐ型拡散領域２からｐ型半導体基板１０へ向かうリーク電流（パンチスルー）４３が発生する。その結果、図７に示すように、ｐｃｈＭＯＳＦＥＴ１０８のターンオン時、ｐ+型ドレイン領域２７に流れる電流（ホールキャリア）Ｉｄがｐ+型ソース領域２５に流れる電流Ｉｓよりも小さくなり、ｐ+型ドレイン領域２７に流れる電流Ｉｄの低下分に比例してｐ型半導体基板１０に流れる電流Ｉｓｕｂが大きくなる。このとき、電流Ｉｓｕｂは電流Ｉｄの低下分の電流量に等しい。
【００７９】
また、ｎ-型拡散領域１の不純物濃度Ｎdが低い場合には、図８に示すように、ｐｃｈＭＯＳＦＥＴ１０８のターンオン時、ドリフト領域として機能するｐ型拡散領域２がピンチオフし、ソース・ドレイン間電圧Ｖdsを増加させたとしても、ソース・ドレイン電流Ｉdsが増えない状態となる。図８には、ｐｃｈＭＯＳＦＥＴ１０８にゲート電圧Ｖｇを０Ｖから１５Ｖまで１Ｖ刻み（１Ｖｓｔｅｐ）で印加したときの、ゲート電圧Ｖｇごとのソース・ドレイン間電圧Ｖdsとソース・ドレイン電流Ｉdsとの関係をそれぞれ示している。
【００８０】
したがって、ｎ-型拡散領域１の不純物濃度Ｎdが低い場合、十分なオン耐圧と電流容量を確保することができない。上述したようにリーク電流４３が発生するときのソース・ドレイン間電圧Ｖdsは、基板深さ方向において許容される電圧の最大値（すなわち縦方向耐圧）ＢＶptとして近似的に下記（１）式であらわされる。下記（１）式は、ｎ-型拡散領域１とｐ型拡散領域２との間のｐｎ接合において、ｐ型拡散領域２からｐ型半導体基板１０に向かう方向の電界４１ｂが発生するときのソース・ドレイン間電圧Ｖdsを、ポアソン方程式を用いて導出したものである。
【００８１】
【数１】
2015170733.tif 000003
【００８２】
ｑは電気素量である。ε0は真空の誘電率である。εsiはシリコン（Ｓｉ）の比誘電率である。ｎsubはｐ型半導体基板１０の単位体積あたりの不純物濃度（以下、単にｐ型半導体基板１０の不純物濃度とする）である。また、ＸEmaxは、ｐ+型ドレイン領域２７からｐ+型ソース領域２５の方向をｘ軸の正とし、ｐ型半導体基板１０のおもて面から裏面に向かう深さ方向をｙ軸の正としたときに、ｎ-型拡散領域１とｐ型拡散領域２との間のｐｎ接合におけるｙ軸方向の電界４１ｂが最大となるｘ座標であり（図６参照）、近似的に下記（２）式であらわされる。下記（２）式において、ｐ+型ドレイン領域２７の、ｐ+型ソース領域２５側の端部をｘ軸の原点（ｘ＝０）とし、ｐ型拡散領域２とＬＯＣＯＳ膜３１との界面をｙ軸の原点（ｙ＝０）としている。
【００８３】
【数２】
2015170733.tif 000004
【００８４】
また、ｇ（ＸEmax）は、ＸEmaxの関数であり、下記（３）式であらわされる。下記（３）式において、ｔ’は下記（４）式であらわされる。ｔtopはｐ型拡散領域２の拡散深さである。ｔtubはｎ-型拡散領域１の拡散深さ、ｔoxはｐ型拡散領域２と抵抗性フィールドプレート３３との間に挟まれた酸化膜の厚さ（ＬＯＣＯＳ膜３１の厚さと、層間絶縁膜３２の、ＬＯＣＯＳ膜３１と抵抗性フィールドプレート３３とに挟まれた部分の厚さとの合計）である。εoxは酸化膜（ＬＯＣＯＳ膜３１および層間絶縁膜３２）の比誘電率である。ＬはＬＯＣＯＳ膜３１の長さである。ｇ（ＸEmax）は、近似的には、ＸEmaxの座標を、ｐ+型ドレイン領域２７の、ｐ+型ソース領域２５側の端部の位置を０とし、ｐ+型ソース領域２５のｐ+型ドレイン領域２７側の端部の位置を１として、０〜１の無次元数であらわす関数である。
【００８５】
【数３】
2015170733.tif 000005
【００８６】
【数４】
2015170733.tif 000006
【００８７】
上記（１）式より、ｐ型拡散領域２とｐ型半導体基板１０との間の縦方向耐圧ＢＶptを確保するために必要なｎ-型拡散領域１の不純物濃度Ｎdは、下記（５）式であらわされる。
【００８８】
【数５】
2015170733.tif 000007
【００８９】
例えば１２００Ｖ耐圧クラスのＨＶＩＣである場合、各部の寸法および不純物濃度は一般的に次の値をとる。ｐ型拡散領域２の拡散深さｔtopは２μｍ以下である。ｎ-型拡散領域１の拡散深さｔtubは１２μｍ以下である。ｐ型拡散領域２と抵抗性フィールドプレート３３との間に挟まれた酸化膜の厚さｔoxは０．６μｍ以下である。ＬＯＣＯＳ膜３１の長さＬは２００μｍ以下である。ｐ型半導体基板１０の比抵抗は２００Ωｃｍ以上４００Ωｃｍ以下である。このため、上記（５）式より、１２００Ｖ以上のオン耐圧を確保するためには、ｎ-型拡散領域１の不純物濃度Ｎdは１．３×１０12／ｃｍ2以上１．８×１０12／ｃｍ2以下となる。ｎ-型拡散領域１の不純物濃度Ｎdが上記範囲の幅をもつ理由は、ｎ-型拡散領域１の不純物濃度Ｎdがｐ型半導体基板１０の単位体積あたりの不純物濃度ｎsubに大きく依存するからである。
【００９０】
また、例えば６００Ｖ耐圧クラスのＨＶＩＣである場合、各部の寸法および不純物濃度は一般的に次の値をとる。ｐ型拡散領域２の拡散深さｔtopは２μｍ以下である。ｎ-型拡散領域１の拡散深さｔtubは１０μｍ以下である。ｐ型拡散領域２と抵抗性フィールドプレート３３との間に挟まれた酸化膜の厚さｔoxは０．６μｍ以下である。ＬＯＣＯＳ膜３１の長さＬは１００μｍ以下である。ｐ型半導体基板１０の比抵抗は１００Ωｃｍ以上１５０Ωｃｍ以下である。このため、上記（５）式より、６００Ｖ以上のオン耐圧を確保するためには、ｎ-型拡散領域１の不純物濃度Ｎdは１．３×１０12／ｃｍ2以上１．６×１０12／ｃｍ2以下となる。
【００９１】
以上の結果から、ｎ-型拡散領域１の不純物濃度Ｎdを１．３×１０12／ｃｍ2以上にすることにより、ｐｃｈＭＯＳＦＥＴ１０８のオン耐圧を６００Ｖ以上に保つことができることがわかる。また、上述したように、ダブルリサーフ条件からｎ-型拡散領域１の不純物濃度Ｎdの上限値は２．８×１０12／ｃｍ2であるため、ｎ-型拡散領域１の不純物濃度Ｎdは１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下であることが好ましい。
【００９２】
次に、第１，２ｐ型拡散領域２ａ，２ｂの不純物濃度Ｎaの下限値の算出方法について詳細に説明する。第１，２ｐ型拡散領域２ａ，２ｂの不純物濃度Ｎaの下限値は、正常に信号伝達を行うために必要なｐｃｈＭＯＳＦＥＴ１０８の電流容量に基づいて決定される。まず、正常に信号伝達を行うために必要なｐｃｈＭＯＳＦＥＴ１０８の電流容量について説明する。一般的に、ＨＶＩＣには５０ｋＶ／μｓ以上のｄＶ／ｄｔサージ（サージ電圧が印加されたことによるソース・ドレイン間電圧Ｖdsの変化率）に対して誤動作しないことが求められる。このため、５０ｋＶ／μｓ以上のｄＶ／ｄｔサージが発生した場合においても、ｐｃｈＭＯＳＦＥＴ１０８を用いて構成されるレベルダウン用レベルシフト回路１０７が正常に信号伝達可能なように、ｐｃｈＭＯＳＦＥＴ１０８の電流容量Ｉminを設定する必要がある。
【００９３】
ｐｃｈＭＯＳＦＥＴ１０８のドレイン・ソース間の寄生容量Ｃpは、ｐｃｈＭＯＳＦＥＴ１０８のチャネル幅１００μｍあたり、０Ｖ以上１２００Ｖ以下程度の耐圧クラスで平均０．１ｐＦオーダーである。そのため、５０ｋＶ／μｓのｄＶ／ｄｔサージが発生した場合、ｐｃｈＭＯＳＦＥＴ１０８のドレイン・ソース間には、５ｍＡ程度（＝Ｃp×ｄＶ／ｄｔ）の変位電流が流れる。この変位電流によってレベルダウン用レベルシフト回路１０７が誤動作しないためには、ｐｃｈＭＯＳＦＥＴ１０８の電流容量Ｉminはチャネル幅１００μｍあたり５ｍＡ以上必要である。このｐｃｈＭＯＳＦＥＴ１０８に必要な電流容量Ｉminが得られるように、ｐｃｈＭＯＳＦＥＴ１０８のドリフト領域を構成する第２ｐ型拡散領域２ｂの不純物濃度Ｎaを設定する。
【００９４】
具体的には、第２ｐ型拡散領域２ｂの不純物濃度Ｎaは、次のように算出される。ｐｃｈＭＯＳＦＥＴ１０８のオン抵抗は、ドリフト抵抗、すなわちドリフト領域を構成する第２ｐ型拡散領域２ｂの不純物濃度Ｎaに依存する。第２ｐ型拡散領域２ｂは、ソース・ドレイン間電圧Ｖdsが低い場合には通常の拡散抵抗として機能する。しかし、ソース・ドレイン間電圧Ｖdsの増加にともなってｎ-型拡散領域１と第２ｐ型拡散領域２ｂとの間のｐｎ接合から空乏層が伸びるため、第２ｐ型拡散領域２ｂの抵抗は増大する。そして、第２ｐ型拡散領域２ｂが完全に空乏化したときに、ｐｃｈＭＯＳＦＥＴ１０８は接合型電界効果トランジスタと同様のピンチオフ状態となり、ソース・ドレイン電流Ｉdsが飽和する。すなわち、第２ｐ型拡散領域２ｂの不純物濃度Ｎaが低い場合、チャネルがピンチオフする前にドリフト領域を構成する第２ｐ型拡散領域２ｂがピンチオフするため、十分なソース・ドレイン電流Ｉdsを流すことができない。
【００９５】
したがって、図８に示すように、ソース・ドレイン間電圧Ｖdsを増加させたとしても、ソース・ドレイン電流Ｉdsが増えない状態となり、ｐｃｈＭＯＳＦＥＴ１０８の出力特性は異常なものとなる。ｐｃｈＭＯＳＦＥＴ１０８に必要な電流容量Ｉminを得るためには、ｐｃｈＭＯＳＦＥＴ１０８のドリフト領域を構成する第２ｐ型拡散領域２ｂがピンチオフするソース・ドレイン間電圧Ｖds、すなわちピンチオフ電圧Ｖpinchが印加されたときに、少なくともｐｃｈＭＯＳＦＥＴ１０８に必要な電流容量Ｉminと等しい大きさのソース・ドレイン電流Ｉdsが流れている必要がある。ｐｃｈＭＯＳＦＥＴ１０８のドリフト領域のピンチオフ電圧Ｖpinchは、第２ｐ型拡散領域２ｂが完全に空乏化するときのソース・ドレイン間電圧Ｖdsである。
【００９６】
ｎ-型拡散領域１と第２ｐ型拡散領域２ｂとの間のｐｎ接合から第２ｐ型拡散領域２ｂ側に伸びる空乏層幅ｔdpは下記（６）式を満たす。また、第２ｐ型拡散領域２ｂの接合深さをｔpとした場合、ｎ-型拡散領域１と第２ｐ型拡散領域２ｂとの間のｐｎ接合から第２ｐ型拡散領域２ｂ側に伸びる空乏層幅ｔdpは、第２ｐ型拡散領域２ｂの接合深さをｔpと等しい（ｔdp＝ｔp）。このため、下記（６）式をソース・ドレイン間電圧Ｖdsについて解くことにより、ｐｃｈＭＯＳＦＥＴ１０８のドリフト領域（第２ｐ型拡散領域２ｂ）がピンチオフするソース・ドレイン間電圧Ｖds（＝ピンチオフ電圧Ｖpinch）は下記（７）式のように求まる。ｎaはｐ型拡散領域２の単位体積当たりの不純物濃度である。ｎdはｎ-型拡散領域１の単位体積あたりの不純物濃度である。
【００９７】
【数６】
2015170733.tif 000008
【００９８】
【数７】
2015170733.tif 000009
【００９９】
一般的に、ｐ型拡散領域２の単位体積当たりの不純物濃度ｎaはｎ-型拡散領域１の単位体積あたりの不純物濃度ｎdよりも非常に高い（ｎa＞＞ｎd）。このため、上記（７）式を導き出すにあたって、（ｎa＋ｎd）≒ｎaと近似している。また、ピンチオフする前のドリフト領域の抵抗値Ｒdは、近似的に下記（８）式であらわされる。μhはホールの移動度である。
【０１００】
【数８】
2015170733.tif 000010
【０１０１】
そして、ピンチオフ電圧Ｖpinchにおけるソース・ドレイン電流Ｉdsの最大値Ｉmax（十分なゲート電圧を印加したときのソース・ドレイン電流Ｉdsの電流値）は、上記（７）式および上記（８）式を用いて、下記（９）式であらわされる。下記（９）式におけるソース・ドレイン電流Ｉdsの最大値Ｉmaxが、ｐｃｈＭＯＳＦＥＴ１０８に必要な電流容量Ｉminを上回るためには、第２ｐ型拡散領域２ｂの不純物濃度Ｎaは下記（１０）式を満たさなければならない。
【０１０２】
【数９】
2015170733.tif 000011
【０１０３】
【数１０】
2015170733.tif 000012
【０１０４】
したがって、上記（１０）式より、５０ｋＶ／μｓのｄＶ／ｄｔサージが発生したときに、ｐｃｈＭＯＳＦＥＴ１０８に必要なチャネル幅１００μｍあたりの電流容量Ｉmin（＝５ｍＡ）を確保するためには、第２ｐ型拡散領域２ｂの不純物濃度Ｎaは、上述したように１．１×１０12／ｃｍ2以上でなければならないことがわかる。また、上述したように、ダブルリサーフ条件から第２ｐ型拡散領域２ｂの不純物濃度Ｎaの上限値は１．４×１０12／ｃｍ2であるため、第２ｐ型拡散領域２ｂの不純物濃度Ｎaの最適値は１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下であることが好ましい。第１ｐ型拡散領域２ａの不純物濃度Ｎaの好適な範囲も第２ｐ型拡散領域２ｂの不純物濃度Ｎaと同様である。
【０１０５】
なお、第２ｐ型拡散領域２ｂの不純物濃度Ｎaの下限値を算出するにあたって、上記（１０）式の各パラメータは、６００Ｖ以上〜１２００Ｖ以下の耐圧クラスのＨＶＩＣにおける一般的な値を用いている。具体的には、ＬＯＣＯＳ膜３１の長さＬは１００μｍ以上２００μｍ以下とした。ホールの移動度μhは４５０ｃｍ2／Ｖ・ｓとした。ｎ-型拡散領域１の単位体積あたりの不純物濃度ｎdは１．６×１０15／ｃｍ3とした。ｎ-型拡散領域１の単位体積あたりの不純物濃度ｎdとは、ｎ-型拡散領域１の不純物濃度（単位面積あたりの不純物濃度）Ｎdを１．３×１０12／ｃｍ2とし、ｎ-型拡散領域１の拡散深さｔtubを１２μｍとしたときの、ｎ-型拡散領域１の単位体積あたりの不純物濃度の深さ方向における平均値である。
【０１０６】
次に、実施の形態１にかかるＨＶＩＣの動作について説明する。図９は、実施の形態１にかかるＨＶＩＣの出力特性を示す特性図である。上述したように実施の形態１にかかるＨＶＩＣを構成するｎｃｈＭＯＳＦＥＴ１０５、ｐｃｈＭＯＳＦＥＴ１０８、および高耐圧接合終端構造部１１１の各素子はいずれもダブルリサーフ構造となっている。このため、ハイサイドウェル領域１１２（ｎ型拡散領域１４）の電位が上昇したときには、ｎ-型拡散領域１と第１，２ｐ型拡散領域２ａ，２ｂとの間、およびｎ-型拡散領域１とｐ型半導体基板１０との間の２つのｐｎ接合から空乏層が伸び、ｎ-型拡散領域１および第１，２ｐ型拡散領域２ａ，２ｂが完全空乏化する。これにより、例えば６００Ｖ以上１２００Ｖ以下程度の高耐圧が確保される。
【０１０７】
また、ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１との間において基板おもて面には、ｎ-型拡散領域１が露出しシングルリサーフ構造になっている。この基板おもて面に露出したｎ-型拡散領域１は、ｐｃｈＭＯＳＦＥＴ１０８の第２ｐ型拡散領域２ｂと高耐圧接合終端構造部１１１の第１ｐ型拡散領域２ａとに挟まれており、第１，２ｐ型拡散領域２ａ，２ｂとの間にそれぞれｐｎ接合が形成されている。このため、ハイサイドウェル領域１１２の電位が上昇したときに、これらのｐｎ接合からｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分（ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１との間において基板おもて面に露出したｎ-型拡散領域１）に空乏層が伸びる。第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとは上記所定の間隔ｗを空けて配置されているため、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分も完全に空乏化し、高耐圧が確保される。
【０１０８】
また、ｐｃｈＭＯＳＦＥＴ１０８のドレイン電極３７と電気的に接続された第２ｐ型拡散領域２ｂと、高耐圧接合終端構造部１１１のＧＮＤ電極３８と電気的に接続された第１ｐ型拡散領域２ａとは、ｎ-型拡散領域１により分離されている。このため、ｐｃｈＭＯＳＦＥＴ１０８がターンオンし、ドレイン電極３７の電位が接地（ＧＮＤ）電位より上昇した場合であっても、リーク電流は発生しない。また、上述したように、ｐｃｈＭＯＳＦＥＴ１０８のドリフト領域を構成する第２ｐ型拡散領域２ｂの不純物濃度Ｎaを１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下に設定することで、図９に示すように、第２ｐ型拡散領域２ｂでピンチオフしないため、十分な電流能力（チャネル幅１００μｍあたり５ｍＡ以上）を得ることができ、ｐｃｈＭＯＳＦＥＴ１０８による正常な信号伝達が可能である。
【０１０９】
以上、説明したように、実施の形態１によれば、同一基板に設けられたｎｃｈＭＯＳＦＥＴ、ｐｃｈＭＯＳＦＥＴ、および高耐圧接合終端構造部の各素子をいずれもダブルリサーフ構造とし、ダブルリサーフ構造を構成するｎ-型拡散領域およびｐ型拡散領域の不純物濃度を最適化することで、ＨＶＩＣの耐圧とｐｃｈＭＯＳＦＥＴの電流容量とをともに最適な状態で確保することができる。具体的には、ダブルリサーフ構造を構成するｎ-型拡散領域の不純物濃度を１．３×１０12／ｃｍ2以上２．８×１０12／ｃｍ2以下程度とすることにより、ｐｃｈＭＯＳＦＥＴがパンチスルーすることを防止することができるため、ＨＶＩＣの耐圧を維持することができる。また、ダブルリサーフ構造を構成するｐ型拡散領域の不純物濃度を１．１×１０12／ｃｍ2以上１．４×１０12／ｃｍ2以下程度とすることにより、ＨＶＩＣの耐圧を維持しつつ、ｐｃｈＭＯＳＦＥＴの最適な電流容量を確保することができる。
【０１１０】
（実施の形態２）
次に、実施の形態２にかかるＨＶＩＣの構成について説明する。図１０は、実施の形態２にかかるＨＶＩＣの平面構造を示す平面図である。図１０の切断線Ｂ−Ｂ’における断面構造は、図３と同じである。図１０の切断線Ｃ−Ｃ’における断面構造は、図３のｐ型拡散領域２４、ｐ+型ソース領域２５、ｐ+型ドレイン領域２７および第２ｐ型拡散領域２ｂをそれぞれｐ型拡散領域２４ａ、ｐ+型ソース領域（第９半導体領域）２５ａ、ｐ+型ドレイン領域（第１０半導体領域）２７ａおよび第１ｐ型拡散領域（第５半導体領域）２ａとしたものと同じである。図１０の切断線Ｄ−Ｄ’の断面構造は、図５と同じである。
【０１１１】
実施の形態２にかかるＨＶＩＣが実施の形態１にかかるＨＶＩＣと異なる点は、高耐圧接合終端構造部およびレベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴに代えて、第１ｐ型拡散領域２ａと、ｎ-型拡散領域１と、ｐ型半導体基板１０とによるダブルリサーフ構造を備えたｐｃｈＭＯＳＦＥＴ（第２の第１導電型電界効果トランジスタ）１０８ａを設けている点である。すなわち、高耐圧領域（ｎ-型拡散領域１）のほぼ全面に、同一構成のｐｃｈＭＯＳＦＥＴ１０８およびｐｃｈＭＯＳＦＥＴ１０８ａが設けられている。ｐｃｈＭＯＳＦＥＴ１０８ａは、チップ上においてｐｃｈＭＯＳＦＥＴ１０８よりも占有面積が大きく、ハイサイドウェル領域１１２を囲む例えば略Ｃ字状をなす環状に配置されている。ｐｃｈＭＯＳＦＥＴ１０８の第２ｐ型拡散領域２ｂと、ｐｃｈＭＯＳＦＥＴ１０８ａの第１ｐ型拡散領域２ａとは、ｎ-型拡散領域１により分離されている。第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗは、実施の形態１と同様である。
【０１１２】
このように、実施の形態２においても、高耐圧領域においてシングルリサーフ構造となっている部分は、実施の形態と同様に、ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分のみである。したがって、実施の形態１と同様に、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間において基板おもて面に露出するｎ-型拡散領域１は、第１，２ｐ型拡散領域２ａ，２ｂとの間のｐｎ接合からそれぞれ伸びる空乏層により完全に空乏化される。このため、ｎ-型拡散領域１をダブルリサーフ構造に最適化した不純物濃度Ｎdとした場合においても、十分な耐圧を確保することができる。すなわち、ｎ-型拡散領域１およびｐ型拡散領域２の不純物濃度Ｎd，Ｎaを実施の形態１と同様に最適化することにより、ＨＶＩＣの耐圧とｐｃｈＭＯＳＦＥＴ１０８、１０８ａの電流容量とをともに最適な状態で確保することができる。
【０１１３】
実施の形態２にかかるＨＶＩＣは、例えばレベルダウン用レベルシフト回路１０７のみを備えた産業機械等に搭載されるＨＶＩＣとして適用可能である。この場合、同一構成のｐｃｈＭＯＳＦＥＴ１０８およびｐｃｈＭＯＳＦＥＴ１０８ａはそれぞれ異なるレベルダウン用レベルシフト回路１０７を構成し、これらのレベルダウン用レベルシフト回路１０７をセット信号用およびリセット信号用として用いてもよい。
【０１１４】
以上、説明したように、実施の形態２によれば、高耐圧領域にｎｃｈＭＯＳＦＥＴを設けないことで、ＨＶＩＣの最適な耐圧を得ることと、ｐｃｈＭＯＳＦＥＴの最適な電流容量を得ることとがトレードオフとなることを回避することができるため、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、高耐圧領域に同一構造の複数の素子を配置する場合においても、各素子をそれぞれｎ-型拡散領域１によって分離された各ｐ型拡散領域に配置してダブルリサーフ構造とすることで、高耐圧領域に異なる構造の複数の素子を配置した場合と同様の効果を得ることができる。
【０１１５】
（実施の形態３）
次に、実施の形態３にかかるＨＶＩＣの構成について説明する。図１１は、実施の形態３にかかるＨＶＩＣの回路構成を示す回路図である。図１２は、実施の形態３にかかるＨＶＩＣの平面構造を示す平面図である。図１３は、図１２の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１２の切断線Ｅ−Ｅ’における断面構造のうち、ｐｃｈＭＯＳＦＥＴ１０８の断面構造は実施の形態１（すなわち図３）と同様である。図１３の切断線Ａ−Ａ’、切断線Ｃ−Ｃ’および切断線Ｄ−Ｄ’の断面構造はそれぞれ図２，４，５と同じである。
【０１１６】
実施の形態３にかかるＨＶＩＣが実施の形態１にかかるＨＶＩＣと異なる点は、ｐｃｈＭＯＳＦＥＴ１０８、レベルシフト抵抗１０９およびｎｐｎバイポーラトランジスタ１３０で構成されたレベルダウン用レベルシフト回路１０７を備える点である。具体的には、図１１に示すように、ｎｐｎバイポーラトランジスタ１３０のベースはｐｃｈＭＯＳＦＥＴ１０８のドレインに接続されている。ｎｐｎバイポーラトランジスタ１３０のコレクタは入力・制御回路１０３に接続され、エミッタは接地されている。レベルシフト抵抗（抵抗器）１０９の一端はブートストラップダイオードのアノードとＶＣＣ端子（電源電位ＶＣＣが供給される電源端子）との間に接続され、他端はｎｐｎバイポーラトランジスタ１３０のコレクタに接続されている。すなわち、レベルシフト抵抗１０９は、ｎｐｎバイポーラトランジスタ１３０のコレクタとＶＣＣ端子との間に接続されている。
【０１１７】
また、図１２に示すように、ｎｐｎバイポーラトランジスタ１３０は、例えばｐ+型ＧＮＤ領域１１によってハイサイドウェル領域１１２および高耐圧領域（ｎ-型拡散領域１）と電気的に分離されたローサイド領域に配置されている。このｎｐｎバイポーラトランジスタ１３０は、ｎ型拡散領域（コレクタ：第６半導体領域）１３１、ｐ型拡散領域（ベース：第７半導体領域）１３２およびｎ+型拡散領域（エミッタ：第８半導体領域）１３３からなる。ｎｐｎバイポーラトランジスタ１３０は、ｐ-型拡散領域１５の内部に設けられ、ｐ+型ＧＮＤ領域１１を挟んで、レベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８を構成する第２ｐ型拡散領域２ｂと対向する。実施の形態３においては、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗは、例えば５μｍ以下であるのがよい。ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１との間の分離耐圧は例えば１Ｖである。
【０１１８】
ｎｐｎバイポーラトランジスタ１３０の断面構造は、次のとおりである。図１３に示すように、ｐ-型拡散領域１５の、基板おもて面側の表面層には、ｐ+型ＧＮＤ領域１１よりも基板外周部側に、コレクタ領域として機能するｎ型拡散領域１３１が選択的に設けられている。ｎ型拡散領域１３１の内部には、ベース領域として機能するｐ型拡散領域１３２が選択的に設けられている。ｐ型拡散領域１３２の内部には、エミッタ領域として機能するｎ+型拡散領域１３３が設けられている。基板おもて面上には、ｎｐｎバイポーラトランジスタ１３０よりも基板外周部側に、絶縁膜を介してレベルシフト抵抗１０９が設けられている。ｐ型拡散領域１３２の内部には、ｎ+型拡散領域１３３と離れて、ｐ+型拡散領域１３４が選択的に設けられている。ｐｃｈＭＯＳＦＥＴ１０８のドレイン電極３７は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｐ+型拡散領域１３４に接し、ｐ型拡散領域１３２に電気的に接続されている。
【０１１９】
ｎ型拡散領域１３１の内部には、ｐ型拡散領域１３２と離れて、ｎ+型拡散領域１３５が選択的に設けられている。コレクタ電極（第３電極）１３６は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してｎ+型拡散領域１３５と接し、ｎ型拡散領域１３１と電気的に接続されている。また、コレクタ電極１３６は、層間絶縁膜３２を深さ方向に貫通するコンタクトホールを介してレベルシフト抵抗１０９に接する。さらに、コレクタ電極１３６は、入力・制御回路１０３に接続されている。ＶＣＣ電極１３８は、レベルシフト抵抗１０９に接する。また、ＶＣＣ電極（電源電位電極）１３８は、ローサイド領域に配置された回路の電源電位ＶＣＣを供給する電源１３９の正極に接続されている。エミッタ電極（第４電極）１３７は、ｎ+型拡散領域１３３に接する。また、エミッタ電極１３７は、電源１３９の負極（接地電位）に接続されている。
【０１２０】
次に、実施の形態３にかかるＨＶＩＣの動作について説明する。ｐｃｈＭＯＳＦＥＴ１０８のソース・ドレイン電流Ｉdsは、ｎｐｎバイポーラトランジスタ１３０のベース電流Ｉｂとなる（Ｉｂ＝Ｉds）。ｎｐｎバイポーラトランジスタ１３０のコレクタ電流Ｉｃはレベルシフト抵抗１０９を流れる。これにより、レベルシフト抵抗１０９の両端には、レベルシフト抵抗１０９の抵抗値Ｒとコレクタ電流Ｉｃとの積（＝Ｉｃ×Ｒ＝Ｉds×ｈＦＥ×Ｒ）で算出される大きさの電位が生じる。ここで、ｈＦＥはｎｐｎバイポーラトランジスタ１３０の増幅率である。したがって、レベルシフト抵抗１０９の両端に生じる電位（＝Ｉds×ｈＦＥ×Ｒ）が電源電位ＶＣＣよりも大きくなるようにｐｃｈＭＯＳＦＥＴ１０８のソース・ドレイン電流Ｉds、ｎｐｎバイポーラトランジスタ１３０の増幅率ｈＦＥ、およびレベルシフト抵抗１０９の抵抗値Ｒを設定することにより、ｐｃｈＭＯＳＦＥＴ１０８のオン・オフに応じて、ｎ型拡散領域（コレクタ）１３１の電位を電源電位ＶＣＣとＧＮＤ電位との間で変化させることができる。特に限定しないが、例えばｐｃｈＭＯＳＦＥＴ１０８のソース・ドレイン電流Ｉdsを１ｍＡとし、ｎｐｎバイポーラトランジスタ１３０の増幅率ｈＦＥを５０とし、レベルシフト抵抗１０９の抵抗値Ｒを１ｋΩとしてもよい。このようにｎｐｎバイポーラトランジスタ１３０を動作させることにより、ｐｃｈＭＯＳＦＥＴ１０８のソース電位基準の信号を接地電位基準の信号へレベルダウンすることができる。
【０１２１】
また、実施の形態３においては、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗが５μｍ以下と狭いため、ｎ-型拡散領域１での電界集中が起きにくい。これによって、ＨＶＩＣの耐圧を高く保つことができるため、ＨＶＩＣの耐圧とｐｃｈＭＯＳＦＥＴ１０８の電流容量とをともに最適な状態で確保することができる。また、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとの間隔ｗを５μｍ以下とすることで、ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１とを分離する部分（ｎ-型拡散領域１の、第１ｐ型拡散領域２ａと第２ｐ型拡散領域２ｂとに挟まれた部分）の耐圧が例えば１Ｖ程度まで低下し、耐圧を５Ｖ以上に保つことが難しいが、実施の形態３においては、次の理由により、ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１とを分離する部分の耐圧が５Ｖ未満であっても正常にｐｃｈＭＯＳＦＥＴ１０８による信号伝達を行うことができる。
【０１２２】
ｐｃｈＭＯＳＦＥＴ１０８と高耐圧接合終端構造部１１１とを分離する部分の耐圧が例えば１Ｖ程度まで低下するということは、ｐｃｈＭＯＳＦＥＴ１０８のドレイン電位Ｖｄの最大値が１Ｖであることを意味する。従来技術では、ｐｃｈＭＯＳＦＥＴ１０８のドレインはインバータ回路を構成するＭＯＳＦＥＴのゲートに接続されるため、このＭＯＳＦＥＴのゲート閾値電圧が１Ｖ以上である場合、ドレイン電位Ｖｄの最大値が１ＶであるｐｃｈＭＯＳＦＥＴ１０８では信号伝達を行うことができない。それに対して、実施の形態３においては、ｐｃｈＭＯＳＦＥＴ１０８のドレインに、ＭＯＳＦＥＴに代えて、ｎｐｎバイポーラトランジスタ１３０のベースを接続する。ｎｐｎバイポーラトランジスタ１３０は、ベース・エミッタ間電圧をｐ型拡散領域１３２とｎ+型拡散領域１３３との間のｐｎ接合によるビルトイン電圧（例えばシリコンで０．６Ｖ程度）以上とすることで動作する。このため、ｐｃｈＭＯＳＦＥＴ１０８のドレイン電位Ｖｄが最大１ＶであってもｐｃｈＭＯＳＦＥＴ１０８による信号伝達を行うことができる。
【０１２３】
なお、ｎｐｎバイポーラトランジスタ１３０に代えて、ゲート閾値電圧を０．６Ｖ程度としたＭＯＳＦＥＴを設けてもよい。この場合、ｐｃｈＭＯＳＦＥＴ１０８のドレインにＭＯＳＦＥＴのゲートが接続される。ＭＯＳＦＥＴのドレインは入力・制御回路１０３に接続され、ソースは接地される。レベルシフト抵抗１０９の一端はブートストラップダイオードのアノードに接続され、他端はＭＯＳＦＥＴのドレインに接続されている。
【０１２４】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【０１２５】
（実施の形態４）
次に、実施の形態４にかかるＨＶＩＣの構成について説明する。図１４は、実施の形態４にかかるＨＶＩＣの構造を示す断面図である。図１４には、図１の切断線Ｂ−Ｂ’における断面構造、すなわちレベルダウン用レベルシフト回路１０７のｐｃｈＭＯＳＦＥＴ１０８の断面構造を示す。実施の形態４にかかるＨＶＩＣが実施の形態１にかかるＨＶＩＣと異なる点は、ｐ型半導体基板５０の上にｎ-型エピタキシャル層５１を設け、第２ｐ型拡散領域２ｂと、ｎ-型エピタキシャル層５１と、ｐ型半導体基板５０とによるダブルリサーフ構造を備える点である。
【０１２６】
具体的には、図１４に示すように、ｐ型半導体基板５０のおもて面上に、ｎ-型エピタキシャル層５１が設けられている。ｎ-型エピタキシャル層５１の、ｐ型半導体基板５０側に対して反対側の表面層には、ハイサイドウェル領域１１２のｎ型拡散領域１４を囲むように、第２ｐ型拡散領域２ｂが選択的に設けられている。実施の形態１においてハイサイドウェル領域１１２を構成しているｎ-型拡散領域（図１の符号１３で示す領域）は、実施の形態４においてはｎ-型エピタキシャル層５１で構成されている。
【０１２７】
ハイサイドウェル領域１１２において、ｐ型半導体基板５０とｎ-型エピタキシャル層５１との界面には、ｎ+型埋め込み層５２が設けられている。ｎ型拡散領域１４は、ｎ-型エピタキシャル層５１の、ｐ型半導体基板５０側に対して反対側の表面から深さ方向にｎ-型エピタキシャル層５１を貫通してｎ+型埋め込み層５２に達する。ＧＮＤ電極３８に電気的に接続されたｐ-型拡散領域１５は、ｎ-型エピタキシャル層５１の、ｐ型半導体基板５０側に対して反対側の表面から深さ方向にｎ-型エピタキシャル層５１を貫通してｐ型半導体基板５０に達する。
【０１２８】
ｎ+型埋め込み層５２は設けられていなくてもよい。この場合、ｎ型拡散領域１４は、ｐ型半導体基板５０に達するように形成することが望ましい。また、図示省略するが、高耐圧接合終端構造部１１１およびレベルアップ用レベルシフト回路１０４のｎｃｈＭＯＳＦＥＴ１０５においても、ｐｃｈＭＯＳＦＥＴ１０８と同様に、第１ｐ型拡散領域２ａと、ｎ-型エピタキシャル層５１と、ｐ型半導体基板５０とによるダブルリサーフ構造を備える。
【０１２９】
以上、説明したように、実施の形態４によれば、エピタキシャル層を用いてダブルリサーフ構造を構成した場合においても、実施の形態１と同様の効果を得ることができる。
【０１３０】
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【０１３１】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用される高耐圧集積回路装置に有用である。
【符号の説明】
【０１３２】
１  ｎ-型拡散領域（高耐圧領域）
２ａ  第１ｐ型拡散領域
２ｂ  第２ｐ型拡散領域
３  ｎｃｈＭＯＳＦＥＴのｐ型ベース領域
４  ｎｃｈＭＯＳＦＥＴのｎ型拡散領域
５  ｎｃｈＭＯＳＦＥＴのｎ+型ソース領域
６  ｎｃｈＭＯＳＦＥＴのｐ+型コンタクト領域
７  ｎｃｈＭＯＳＦＥＴのｎ+型ドレイン領域
８  ｎｃｈＭＯＳＦＥＴのゲート絶縁膜
９  ｎｃｈＭＯＳＦＥＴのゲート電極
１０，５０  ｐ型半導体基板
１１  ｐ+型ＧＮＤ領域
１２  分離領域（ｐ-型拡散領域）
１３  ｎ-型拡散領域
１４  ｎ型拡散領域
１５  ｐ-型拡散領域
２４，２４ａ  ｐｃｈＭＯＳＦＥＴのｐ型拡散領域
２５，２５ａ  ｐｃｈＭＯＳＦＥＴのｐ+型ソース領域
２７，２７ａ  ｐｃｈＭＯＳＦＥＴのｐ+型ドレイン領域
２８  ｐｃｈＭＯＳＦＥＴのゲート絶縁膜
２９  ｐｃｈＭＯＳＦＥＴのゲート電極
３１  ＬＯＣＯＳ膜
３２  層間絶縁膜
３３  抵抗性フィールドプレート
３４  ｎｃｈＭＯＳＦＥＴのソース電極
３５  ｎｃｈＭＯＳＦＥＴのドレイン電極
３６  ｐｃｈＭＯＳＦＥＴソース電極
３７  ｐｃｈＭＯＳＦＥＴドレイン電極
３８  ＧＮＤ電極
３９  ＶＢ電極
５１  ｎ-型エピタキシャル層
５２  ｎ+型埋め込み層
１０１  ハイサイドゲート駆動回路
１０２  異常検知回路
１０３  入力・制御回路
１０４  レベルアップ用レベルシフト回路
１０５  レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ
１０６  レベルアップ用レベルシフト回路のレベルシフト抵抗
１０７  レベルダウン用レベルシフト回路
１０８，１０８ａ  レベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ
１０９  レベルダウン用レベルシフト回路のレベルシフト抵抗
１１０  ラッチ回路
１１１  高耐圧接合終端構造部
１１２  ハイサイドウェル領域
１２０  電力変換用ブリッジ回路
１２１  第１ＩＧＢＴ
１２４  ブートストラップダイオード
１２５  ブートストラップコンデンサ
１３０  ｎｐｎバイポーラトランジスタ
１３１  ｎ型拡散領域（ｎｐｎバイポーラトランジスタのコレクタ）
１３２  ｐ型拡散領域（ｎｐｎバイポーラトランジスタのベース）
１３３  ｎ+型拡散領域（ｎｐｎバイポーラトランジスタのエミッタ）
１３６  コレクタ電極
１３７  エミッタ電極
１３８  ＶＣＣ電極
１３９  電源
ＶＢ  ハイサイドウェル領域の最高電位
ＶＣＣ  電源電位
ＶＳ  第１ＩＧＢＴのエミッタ電位
ｗ  第１ｐ型拡散領域と第２ｐ型拡散領域との間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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