(57)【要約】【課題】面積を大きく増やすことなく、利得がフラットな帯域を広げ、調整精度を高くすること。【解決手段】ＮＭＯＳトランジスタ１１１のソース端子は、ＰＭＯＳトランジスタ１２１のゲート端子に接続する。ＰＭＯＳトランジスタ１２１のドレイン端子がＮＭＯＳトランジスタ１１１のゲート端子およびアクティブインダクタ１２２（ＰＭＯＳトランジスタ１２３のドレイン端子）に接続する。アクティブインダクタ１２２において、ＰＭＯＳトランジスタ１２３のゲート端子とドレイン端子は抵抗１２４を介して接続し、ＰＭＯＳトランジスタ１２２のゲート端子とソース端子はキャパシタ１２５を介して接続する。ソース接地増幅回路１２０のピーク周波数は、アクティブインダクタ１２２の調整によりゲート接地増幅回路１１０の使用帯域の最高周波数よりも高く設定される。【選択図】図１
2015170892.tif 000002
【特許請求の範囲】
【請求項１】
ゲート接地増幅回路およびソース接地増幅回路を備え、
前記ゲート接地増幅回路は、
ソース端子が入力端子に接続され、ドレイン端子が出力端子に接続される第１のトランジスタと、
前記第１のトランジスタのソース端子に接続され、一定の電流を流す電流源と、
前記第１のトランジスタのドレイン端子に接続される負荷と、
を有し、
前記ソース接地増幅回路は、
ゲート端子が前記第１のトランジスタのソース端子に接続され、ソース端子がグランドに接続され、ドレイン端子が前記第１のトランジスタのゲート端子に接続される第２のトランジスタと、
前記第２のトランジスタのドレイン端子に接続されるアクティブインダクタと、
を有し、
前記ソース接地増幅回路のピーク周波数は、前記アクティブインダクタの調整により前記ゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、
低雑音増幅回路。
【請求項２】
前記アクティブインダクタは、インダクタ値を可変調整される、
請求項１に記載の低雑音増幅回路。
【請求項３】
前記ゲート接地増幅回路の負荷は、アクティブインダクタであって、
前記ソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
請求項１または請求項２に記載の低雑音増幅回路。
【請求項４】
前記ゲート接地増幅回路のアクティブインダクタのインダクタ値は可変調整され得る、
請求項３に記載の低雑音増幅回路。
【請求項５】
前記ゲート接地増幅回路は、可変利得機能を有する、
請求項１から４のいずれか一項に記載の低雑音増幅回路。
【請求項６】
第１のゲート接地増幅回路、第２のゲート接地増幅回路、第１のソース接地増幅回路および第２のソース接地増幅回路を備え、
前記第１のゲート接地増幅回路は、
ソース端子がＮ側入力端子に接続され、ドレイン端子がＮ側出力端子に接続される第１のトランジスタと、
前記第１のトランジスタのドレイン端子に接続される第１の負荷と、
を有し、
前記第１のソース接地増幅回路は、
ゲート端子がキャパシタを介して前記第１のトランジスタのソース端子に接続され、ソース端子がＰ側入力端子に接続され、ドレイン端子が前記第１のトランジスタのゲート端子に接続される第２のトランジスタと、
前記第２のトランジスタのソース端子に接続され、一定の電流を流す第１の電流源と、
前記第２のトランジスタのドレイン端子に接続される第１のアクティブインダクタと、
を有し、
前記第２のゲート接地増幅回路は、
ソース端子が前記Ｐ側入力端子に接続され、ドレイン端子がＰ側出力端子に接続される第３のトランジスタと、
前記第３のトランジスタのドレイン端子に接続される第２の負荷と、
を有し、
前記第２のソース接地増幅回路は、
ゲート端子がキャパシタを介して前記第３のトランジスタのソース端子に接続され、ソース端子が前記Ｎ側入力端子に接続され、ドレイン端子が前記第３のトランジスタのゲート端子に接続される第４のトランジスタと、
前記第４のトランジスタのソース端子に接続され、一定の電流を流す第２の電流源と、
前記第４のトランジスタのドレイン端子に接続される第２のアクティブインダクタと、
を有し、
前記第１のソース接地増幅回路のピーク周波数は、前記第１のアクティブインダクタの調整により前記第１のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定され、
前記第２のソース接地増幅回路のピーク周波数は、前記第２のアクティブインダクタの調整により前記第２のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、
低雑音増幅回路。
【請求項７】
前記第１のアクティブインダクタ及び前記第２のアクティブインダクタは、いずれも、インダクタ値を可変調整される、
請求項６に記載の低雑音増幅回路。
【請求項８】
前記ゲート接地増幅回路の負荷は、アクティブインダクタであって、
前記ソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
前記第１のゲート接地増幅回路及び前記第２のゲート接地増幅回路の負荷はアクティブインダクタであって、
前記第１のソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数、及び、前記第２のソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
請求項６または請求項７に記載の低雑音増幅回路。
【請求項９】
前記第１のゲート接地増幅回路のアクティブインダクタのインダクタ値、及び、前記第２のゲート接地増幅回路のアクティブインダクタのインダクタ値は、いずれも、可変調整され得る、
請求項８に記載の低雑音増幅回路。
【請求項１０】
前記第１のゲート接地増幅回路及び前記第２のゲート接地増幅回路は、いずれも、可変利得機能を有する、
請求項６から９のいずれか一項に記載の低雑音増幅回路。
【請求項１１】
請求項１から１０のいずれか一項に記載の低雑音増幅回路を具備する、
集積回路。
【請求項１２】
請求項１から１０のいずれか一項に記載の低雑音増幅回路を具備する、
無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音増幅回路に関する。
【背景技術】
【０００２】
従来から、低雑音増幅回路（Low Noise Amplifier：LNA）として、ゲート接地増幅回路が用いられている（例えば、非特許文献１参照）。
【０００３】
図１０に示す従来のGm-Boost型ゲート接地増幅回路１０は、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタ１１、ＮＭＯＳトランジスタ１１のソース端子に接続された電流源１２、ＮＭＯＳトランジスタ１１のドレイン端子に接続された負荷１３およびＮＭＯＳトランジスタ１１のゲート-ソース間に接続された利得Ａ倍の反転増幅回路１４を備える。ＮＭＯＳトランジスタ１１、電流源１２、及び、負荷１３により、ゲート接地増幅回路１５が構成される。
【０００４】
入力端子ＶＩＮはＮＭＯＳトランジスタ１１のソース端子に接続され、出力端子ＶＯＵＴはＮＭＯＳトランジスタ１１のドレイン端子に接続される。
【０００５】
ＮＭＯＳトランジスタ１１のゲート-ソース間に接続された反転増幅回路１４により、ＮＭＯＳトランジスタ１１のトランスコンダクタタンス（「ｇｍ」と表されることもある）が（１＋Ａ）倍される。ここで、負荷１３のインピーダンスをＺと表すと、図１０に示すGm-Boost型ゲート接地増幅回路１０の利得は「gm(1+A)Z」と表される。すなわち、Gm-Boost型ゲート接地増幅回路１０は、ＮＭＯＳトランジスタ１１のトランスコンダクタンスを増大させることで、利得を大きくする。
【０００６】
Gm-Boost型ゲート接地増幅回路１０の周波数特性は、反転増幅回路１４とゲート接地増幅回路１５の各帯域を合成したものになる。周波数特性を改善するためには、反転増幅回路１４及びゲート接地増幅回路１５の電流を増加させる必要がある。
【０００７】
この点を改良すべく、非特許文献１では、Gm-Boost部の出力とゲート接地増幅回路の出力との間を、容量を介して接続し、Gm-Boost部の周波数特性にピークを持たせる、差動構成のGm-Boost型ゲート接地増幅回路が提案されている（非特許文献１の図１参照）。Gm-Boost型ゲート接地増幅回路によれば、電流を増加させることなく、利得がフラットな帯域を拡大することができる。なお、利得がフラットな帯域とは、その帯域内において、周波数の利得がほぼ一定であり、増幅器をその帯域内で使用すれば、利得をほぼ線形増幅できる帯域である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】F.Belmas, F.Hameau, J. Fournier, "A Low Power Inductorless LNA With Double Gm Enhancement in 130 nm CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO. 5, MAY 2012, pp.1094-1103
【発明の概要】
【発明が解決しようとする課題】
【０００９】
Gm-Boost型ゲート接地増幅回路では、容量値が大きいとピークが大きくなってしまい、容量値が小さいと利得がフラットな帯域が狭くなり低い周波数で利得が落ちてしまう。このため、個体毎に、容量値が適正な範囲に収まるように容量をｆＦオーダーで細かく調整する必要がある。
【００１０】
しかしながら、Gm-Boost型ゲート接地増幅回路に、容量を調整するための容量切替え機能を追加すると、Gm-Boost型ゲート接地増幅回路の面積が大きく増えてしまう。また、容量切替え機能を追加しても、切替スイッチ用トランジスタの寄生容量が付加されてしまうため、調整精度を高くすることができない。
【００１１】
本発明の目的は、面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる低雑音増幅回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る低雑音増幅回路は、ゲート接地増幅回路およびソース接地増幅回路を備え、前記ゲート接地増幅回路は、ソース端子が入力端子に接続され、ドレイン端子が出力端子に接続される第１のトランジスタと、前記第１のトランジスタのソース端子に接続され、一定の電流を流す電流源と、前記第１のトランジスタのドレイン端子に接続される負荷と、を有し、前記ソース接地増幅回路は、ゲート端子が前記第１のトランジスタのソース端子に接続され、ソース端子がグランドに接続され、ドレイン端子が前記第１のトランジスタのゲート端子に接続される第２のトランジスタと、前記第２のトランジスタのドレイン端子に接続されるアクティブインダクタと、を有し、前記ソース接地増幅回路のピーク周波数は、前記アクティブインダクタの調整により前記ゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、構成を採る。
【００１３】
本発明の一態様に係る低雑音増幅回路は、第１のゲート接地増幅回路、第２のゲート接地増幅回路、第１のソース接地増幅回路および第２のソース接地増幅回路を備え、前記第１のゲート接地増幅回路は、ソース端子がＮ側入力端子に接続され、ドレイン端子がＮ側出力端子に接続される第１のトランジスタと、前記第１のトランジスタのドレイン端子に接続される第１の負荷と、を有し、前記第１のソース接地増幅回路は、ゲート端子がキャパシタを介して前記第１のトランジスタのソース端子に接続され、ソース端子がＰ側入力端子に接続され、ドレイン端子が前記第１のトランジスタのゲート端子に接続される第２のトランジスタと、前記第２のトランジスタのソース端子に接続され、一定の電流を流す第１の電流源と、前記第２のトランジスタのドレイン端子に接続される第１のアクティブインダクタと、を有し、前記第２のゲート接地増幅回路は、ソース端子が前記Ｐ側入力端子に接続され、ドレイン端子がＰ側出力端子に接続される第３のトランジスタと、前記第３のトランジスタのドレイン端子に接続される第２の負荷と、を有し、前記第２のソース接地増幅回路は、ゲート端子がキャパシタを介して前記第３のトランジスタのソース端子に接続され、ソース端子が前記Ｎ側入力端子に接続され、ドレイン端子が前記第３のトランジスタのゲート端子に接続される第４のトランジスタと、前記第４のトランジスタのソース端子に接続され、一定の電流を流す第２の電流源と、前記第４のトランジスタのドレイン端子に接続される第２のアクティブインダクタと、を有し、前記第１のソース接地増幅回路のピーク周波数は、前記第１のアクティブインダクタの調整により前記第１のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定され、前記第２のソース接地増幅回路のピーク周波数は、前記第２のアクティブインダクタの調整により前記第２のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、構成を採る。
【発明の効果】
【００１４】
本発明によれば、面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る低雑音増幅回路の構成を示す図
【図２】本発明の実施の形態１に係る低雑音増幅回路の周波数特性を示す図
【図３】本発明の実施の形態２に係る低雑音増幅回路の構成を示す図
【図４】本発明の実施の形態３に係る低雑音増幅回路の構成を示す図
【図５】本発明の実施の形態４に係る低雑音増幅回路の構成を示す図
【図６】本発明の実施の形態５に係る低雑音増幅回路の構成を示す図
【図７】本発明の実施の形態６に係る低雑音増幅回路の構成を示す図
【図８】本発明の実施の形態７に係る低雑音増幅回路の構成を示す図
【図９】本発明の実施の形態８に係る無線通信装置の構成を示す図
【図１０】従来の低雑音増幅回路の構成を示す図
【発明を実施するための形態】
【００１６】
以下、本発明の各実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態に係る低雑音増幅回路は、無線通信装置等に搭載可能なものである。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に係る低雑音増幅回路の構成を示す図である。図１に示す低雑音増幅回路１００は、ゲート接地増幅回路１１０およびソース接地増幅回路１２０を備える。ゲート接地増幅回路１１０は、ＮＭＯＳトランジスタ１１１、電流源１１２および負荷１１３を備える。ソース接地増幅回路１２０は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ１２１およびアクティブインダクタ１２２を備える。アクティブインダクタ１２２は、ＰＭＯＳトランジスタ１２３、抵抗１２４およびキャパシタ１２５を備える。
【００１８】
図１に示すように、ＮＭＯＳトランジスタ１１１のソース端子は、入力端子ＶＩＮ、電流源１１２およびＰＭＯＳトランジスタ１２１のゲート端子に接続されている。つまり、入力信号はトランジスタのソース端子に入力される。電流源１１２は、ＮＭＯＳトランジスタ１１１のソース端子とグランド（ＧＮＤ）の間に配置され、一定の電流を流す。
【００１９】
ＮＭＯＳトランジスタ１１１のドレイン端子は、出力端子ＶＯＵＴおよび負荷１１３に接続されている。
【００２０】
また、ソース接地増幅回路１２０のＰＭＯＳトランジスタ１２１の、ソース端子がグランドに接続され、ドレイン端子がＮＭＯＳトランジスタ１１１のゲート端子およびアクティブインダクタ１２２（ＰＭＯＳトランジスタ１２３のドレイン端子）に接続されている。
【００２１】
また、アクティブインダクタ１２２において、ＰＭＯＳトランジスタ１２３のゲート端子とドレイン端子は抵抗１２４を介して接続し、ＰＭＯＳトランジスタ１２３のゲート端子とソース端子はキャパシタ１２５を介して接続する。
【００２２】
この構成によるアクティブインダクタ１２２のインピーダンスＺＡＩは、次の式（１）で表される。
【数１】
2015170892.tif 000003
【００２３】
なお、式（１）において、ｇｍ３はＰＭＯＳトランジスタ１２３のトランスコンダクタタンス、Ｒａは抵抗１２４の抵抗値、Ｃａはキャパシタ１２５の容量値を表す。また、式（１）の、右辺第１項が抵抗成分、右辺第２項がインダクタ成分となる。
【００２４】
図２は、低雑音増幅回路１００の周波数特性を示す図である。図２において、横軸は周波数、縦軸は利得である。また、図２の、破線のグラフはゲート接地増幅回路１１０の周波数特性を示し、点線のグラフはソース接地増幅回路１２０の周波数特性を示し、実線のグラフはこれらを合成した低雑音増幅回路１００全体の周波数特性を示す。
【００２５】
本実施の形態では、ＰＭＯＳトランジスタ１２３のドレイン-ソース間の寄生容量により共振特性を持ち、所望のピーク周波数になるように、アクティブインダクタ１２２における、インダクタ値（抵抗１２４の抵抗値Ｒａ、キャパシタ１２５の容量値ＣａおよびＰＭＳトランジスタ１２３のトランスコンダクタンスｇｍ３）が可変調整される。
【００２６】
この調整により、図２に示すように、ソース接地増幅回路１２０のピーク周波数ｆｓｐは、ゲート接地増幅回路１１０の使用帯域の最高周波数（フラットな帯域の終端の周波数）ｆｇｅよりも高く設定される。
【００２７】
そして、ゲート接地増幅回路１１０とソース接地増幅回路１２０の周波数特性を合成することにより、利得がフラットな帯域が、ほぼピーク周波数ｆｓｐまで拡大される。
【００２８】
このように、本実施の形態の低雑音増幅回路１００は、ソース接地増幅回路１２０のピーク周波数を、アクティブインダクタ１２２の調整によりゲート接地増幅回路１１０の使用帯域の最高周波数よりも高く設定することにより、利得がフラットな帯域を広げることができる。
【００２９】
また、アクティブインダクタ１２２は、各１個のＰＭＯＳトランジスタ１２３、抵抗１２４およびキャパシタ１２５で構成されているため、アクティブインダクタ１２２を追加することにより増える低雑音増幅回路１００の面積は微量である。
【００３０】
また、アクティブインダクタ１２２は、ＰＭＯＳトランジスタ１２３のトランスコンダクタタンス、抵抗１２４の抵抗値およびキャパシタ１２５の容量値の３つの調整パラメータを有するので、低雑音増幅回路１００全体の容量値が適正な範囲に収まるように容量を調整することが容易にできる。特に、抵抗１２４の抵抗値を調整することにより、容量の調整において、寄生容量が付加されることがない。
【００３１】
また、本実施の形態では、インダクタの共振周波数を使用してインピーダンスを高くしているので、抵抗負荷に比べて消費電流を抑えることができる。
【００３２】
以上のように、本実施の形態によれば、消費電流および面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる。
【００３３】
特に、近年、特定小電力無線システムなどでは、装置の小型化かつ電池駆動が想定されるため、当該装置での消費電流及び面積の増加を回避することが要求される。本実施の形態の低雑音増幅回路１００を用いることにより、消費電流が制限された状態であっても、利得を増加させることができる。また、近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の微細化が進み、トランジスタの寄生容量がより小さくなっている。本実施の形態の低雑音増幅回路１００によれば、消費電力を低く抑えた場合でも、寄生容量による影響を受けることなく回路を駆動させることができる。
【００３４】
（実施の形態２）
図３は、本発明の実施の形態２に係る低雑音増幅回路の構成を示す図である。なお、図３において、実施の形態１（図１）と同一構成要素については同一符号を用い、その説明を省略する。
【００３５】
図３の低雑音増幅回路２００は、図１に示した低雑音増幅回路１００と比較して、負荷１１３の代わりにアクティブインダクタ２０１を用いている。アクティブインダクタ２０１は、ＰＭＯＳトランジスタ２０２、抵抗２０３およびキャパシタ２０４を備える。
【００３６】
ゲート接地増幅回路１１０のＮＭＯＳトランジスタ１１１のドレイン端子がＶＯＵＴおよびアクティブインダクタ２０１（ＰＭＯＳトランジスタ２０２のドレイン端子）に接続されている。
【００３７】
アクティブインダクタ２０１において、ＰＭＯＳトランジスタ２０２のゲート端子とドレイン端子は抵抗２０３を介して接続し、ＰＭＯＳトランジスタ２０２のゲート端子とソース端子はキャパシタ２０４を介して接続する。
【００３８】
この場合、ソース接地増幅回路１２０とゲート接地増幅回路１１０の利得が同一であるとすると、それら２つの増幅回路のピーク周波数の間の帯域において利得がフラットになる。受信周波数が所定の周波数（例えば８００ＭＨｚ）より高い場合、ソース接地増幅回路１２０のピーク周波数を受信周波数に設定し、ゲート接地増幅回路１１０のピーク周波数を受信周波数より低く設定する。また、受信周波数が所定の周波数より低い場合、ソース接地増幅回路１２０のピーク周波数を受信周波数に設定し、ゲート接地増幅回路１１０のピーク周波数を受信周波数より高く設定する。
【００３９】
図３のゲート接地増幅回路１１０の利得Ｇは、アクティブインダクタ２０１の抵抗値をＲＬとすると、次の式（２）で表される。また、図３の入力インピーダンスＺｉｎは、次の式（３）で表される。
【数２】
2015170892.tif 000004
【数３】
2015170892.tif 000005
【００４０】
なお、式（２）、（３）において、ｇｍ１はＮＭＯＳトランジスタ１１１のトランスコンダクタタンス、ｇｍ２はＰＭＯＳトランジスタ１２１のトランスコンダクタタンス、ＺＡＩはアクティブインダクタ１２２のインピーダンスを表す。
【００４１】
入力インピーダンスＺｉｎとアンテナとの整合を取ることにより、ソース接地増幅回路１２０の負荷がアクティブインダクタ１２２であるため、整合から外れる周波数の妨害波を抑圧することができ、歪みを抑えることができる。
【００４２】
（実施の形態３）
図４は、本発明の実施の形態３に係る低雑音増幅回路の構成を示す図である。なお、図４において、実施の形態１（図１）と同一構成要素については同一符号を用い、その説明を省略する。
【００４３】
図４の低雑音増幅回路３００は、図１に示した低雑音増幅回路１００の負荷１１３を、複数（図４では３個）の抵抗およびスイッチにより構成したものである。図４において、抵抗３０１、３０２、３０３は並列に配置される。また、抵抗３０２とスイッチ３０４、および、抵抗３０３とスイッチ３０５は、それぞれ、直列に配置される。
【００４４】
上記式（３）から明らかなように、トランスコンダクタンスｇｍ１、ｇｍ２およびインピーダンスＺＡＩが変わると、入力インピーダンスＺｉｎが変わってしまう。
【００４５】
したがって、入力インピーダンスＺｉｎを変えずに、利得Ｇを調整するには、式（２）より、抵抗値ＲＬを変えるしかない。
【００４６】
ゲート接地増幅回路１１０の負荷１１３を図４のように構成することにより、スイッチ３０４、３０５のＯＮ／ＯＦＦを制御することで、負荷１１３の抵抗値ＲＬを容易に切替えることができるので、入力インピーダンスＺｉｎを変えずに、利得Ｇを可変に調整することができる。
【００４７】
（実施の形態４）
図５は、本発明の実施の形態４に係る低雑音増幅回路の構成を示す図である。なお、図５において、実施の形態３（図４）と同一構成要素については同一符号を用い、その説明を省略する。
【００４８】
図５の低雑音増幅回路４００は、図４に示した低雑音増幅回路３００と比較して、ゲート接地増幅回路１１０に、ＰＭＯＳトランジスタ４０１、抵抗４０２、４０３、キャパシタ４０４、４０５を追加した構成を採る。
【００４９】
ＮＭＯＳトランジスタ１１１のドレイン端子は、ＰＭＯＳトランジスタ４０１のドレイン端子に接続されている。また、キャパシタ４０４、４０５が並列に配置され、ＰＭＯＳトランジスタ１２１のドレイン端子が、キャパシタ４０５を介してＮＭＯＳトランジスタ１１１のゲート端子に接続され、キャパシタ４０４を介してＰＭＯＳトランジスタ４０１のゲート端子に接続されている。
【００５０】
抵抗４０２の一端が、キャパシタ４０４とＰＭＯＳトランジスタ４０１のゲート端子の間に接続されている。抵抗４０３の一端が、キャパシタ４０５とＮＭＯＳトランジスタ１１１のゲート端子の間に接続されている。なお、ＶｂｐおよびＶｂｎは、所定のバイアス電圧（直流電圧）を与えるための端子である。
【００５１】
上記の構成により、本実施の形態（図５）では、ゲート接地増幅回路１１０を、ＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ４０１を用いたプッシュプル構成とし、出力端子ＶＯＵＴとグランドとの間に負荷１１３を接続する構成としている。
【００５２】
この構成においても、負荷１１３の抵抗値を切替えることにより、入力インピーダンスＺｉｎを変えずに、利得Ｇを可変に調整することができる。
【００５３】
（実施の形態５）
図６は、本発明の実施の形態５に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図６の低雑音増幅回路５００におけるゲート接地増幅回路１１０ａ（ＮＭＯＳトランジスタ１１１ａ、電流源１１２ａ、負荷１１３ａ）およびソース接地増幅回路１２０ａ（ＰＭＯＳトランジスタ１２１ａ、アクティブインダクタ１２２ａ、ＰＭＯＳトランジスタ１２３ａ、抵抗１２４ａ、キャパシタ１２５ａ）は、それぞれ、図１の低雑音増幅回路１００における、ゲート接地増幅回路１１０（ＮＭＯＳトランジスタ１１１、電流源１１２、負荷１１３）およびソース接地増幅回路１２０（ＰＭＯＳトランジスタ１２１、アクティブインダクタ１２２、ＰＭＯＳトランジスタ１２３、抵抗１２４、キャパシタ１２５）と同一の構成、機能、接続状態である。また、図６の低雑音増幅回路５００におけるゲート接地増幅回路１１０ｂ（ＮＭＯＳトランジスタ１１１ｂ、電流源１１２ｂ、負荷１１３ｂ）およびソース接地増幅回路１２０ｂ（ＰＭＯＳトランジスタ１２１ｂ、アクティブインダクタ１２２ｂ、ＰＭＯＳトランジスタ１２３ｂ、抵抗１２４ｂ、キャパシタ１２５ｂ）は、それぞれ、図１の低雑音増幅回路１００における、ゲート接地増幅回路１１０（ＮＭＯＳトランジスタ１１１、電流源１１２、負荷１１３）およびソース接地増幅回路１２０（ＰＭＯＳトランジスタ１２１、アクティブインダクタ１２２、ＰＭＯＳトランジスタ１２３、抵抗１２４、キャパシタ１２５）と同一の構成、機能、接続状態である。
【００５４】
また、ＮＭＯＳトランジスタ１１１ａとＮＭＯＳトランジスタ１１１ｂとは同一サイズであり、ＰＭＯＳトランジスタ１２１ａとＰＭＯＳトランジスタ１２１ｂとは同一サイズであり、ＰＭＯＳトランジスタ１２３ａとＰＭＯＳトランジスタ１２３ｂとは同一サイズである。
【００５５】
ただし、Ｐ側入力端子ＶＩＮＰに入力される信号と、Ｎ側入力端子ＶＩＮＮに入力される信号とは極性が異なる。つまり、低雑音増幅回路５００では、Ｐ側入力端子ＶＩＮＰに入力される信号、及び、Ｎ側入力端子ＶＩＮＮに入力される信号を差動入力信号とする。また、Ｐ側出力端子ＶＯＵＴＰに出力される信号と、Ｎ側出力端子ＶＯＵＴＮに出力される信号とは極性が異なる。
【００５６】
なお、図６の低雑音増幅回路５００において、実施の形態２（図３）と同様に、負荷１１３ａ、１１３ｂに代えてアクティブインダクタにしてもよい。また、図６の低雑音増幅回路５００において、実施の形態３（図４）と同様に、負荷１１３ａ、１１３ｂの内部構成を抵抗とスイッチで構成してもよい。また、図６の低雑音増幅回路５００において、実施の形態４（図５）と同様に、ゲート接地増幅回路１１０ａ（１１０ｂ）をプッシュプル構成とし、Ｐ側出力端子ＶＯＵＴＰとグランドとの間に負荷１１３ａを接続し、Ｎ側出力端子ＶＯＵＴＮとグランドとの間に負荷１１３ｂを接続する構成としても良い。
【００５７】
以上のように、本実施の形態によれば、低雑音増幅回路を差動構成にしているため、他の実施の形態の効果に加えて、出力信号の振幅が２倍となり、ノイズに強い回路を実現することができる。
【００５８】
（実施の形態６）
図７は、本発明の実施の形態６に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図７において、実施の形態５（図６）と同一構成要素については同一符号を用い、その説明を省略する。
【００５９】
図７の低雑音増幅回路６００は、図６に示した低雑音増幅回路５００と比較して、抵抗６０１ａ、６０１ｂ、キャパシタ６０２ａ、６０２ｂを追加した構成を採る。
【００６０】
図７に示すように、ＮＭＯＳトランジスタ１１１ａのソース端子は、Ｎ側入力端子ＶＩＮＮ、電流源１１２ｂ、ＰＭＯＳトランジスタ１２１ｂのソース端子に接続され、さらに、キャパシタ６０２ａを介してＰＭＯＳトランジスタ１２１ａのゲート端子に接続されている。同様に、ＮＭＯＳトランジスタ１１１ｂのソース端子は、Ｐ側入力端子ＶＩＮＰ、電流源１１２ａ、ＰＭＯＳトランジスタ１２１ａのソース端子に接続され、さらに、キャパシタ６０２ｂを介してＰＭＯＳトランジスタ１２１ｂのゲート端子に接続されている。
【００６１】
抵抗６０１ａの一端が、キャパシタ６０２ａとＰＭＯＳトランジスタ１２１ａのゲート端子の間に接続されている。抵抗６０１ｂの一端が、キャパシタ６０２ｂとＮＭＯＳトランジスタ１２１ｂのゲート端子の間に接続されている。なお、ＶａおよびＶｂは、所定のバイアス電圧（直流電圧）を与えるための端子である。
【００６２】
上記の構成により、本実施の形態（図７）では、低雑音増幅回路６００を、キャパシタ６０２ａ、６０２ｂにより、キャパシティブクロスカップリング構成としている。また、低雑音増幅回路６００は、差動構成となるため、実施の形態５（図６）と同様に、他の実施の形態の効果に加えて、出力信号の振幅が２倍となり、ノイズに強い回路を実現することができる。
【００６３】
なお、図７の低雑音増幅回路６００において、実施の形態２（図３）と同様に、負荷１１３ａ、１１３ｂに代えてアクティブインダクタにしてもよい。また、図７の低雑音増幅回路６００において、実施の形態３（図４）と同様に、負荷１１３ａ、１１３ｂの内部構成を抵抗とスイッチで構成してもよい。また、図７の低雑音増幅回路６００において、実施の形態４（図５）と同様に、ゲート接地増幅回路１１０ａ（１１０ｂ）をプッシュプル構成とし、Ｐ側出力端子ＶＯＵＴＰとグランドとの間に負荷１１３ａを接続し、Ｎ側出力端子ＶＯＵＴＮとグランドとの間に負荷１１３ｂを接続する構成としても良い。
【００６４】
（実施の形態７）
図８は、本発明の実施の形態７に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図８において、実施の形態６（図７）と同一構成要素については同一符号を用い、その説明を省略する。
【００６５】
図８の差動構成の低雑音増幅回路７００は、図７に示した差動構成の低雑音増幅回路６００と比較して、ＰＭＯＳトランジスタ７０１ａ、７０１ｂ、負荷７０２、抵抗７０３ａ、７０３ｂ、７０４ａ、７０４ｂ、キャパシタ７０５ａ、７０５ｂ、７０６ａ、７０６ｂ、を追加した構成を採る。
【００６６】
負荷７０２は、複数（図８では６個）の抵抗およびスイッチにより構成されている。図８において、抵抗７０７ａ、７０８ａ、７０９ａは並列に配置され、抵抗７０７ｂ、７０８ｂ、７０９ｂは並列に配置される。また、抵抗７０７ａと抵抗７０７ｂ、抵抗７０８ａとスイッチ７１０と抵抗７０８ｂ、および、抵抗７０９ａとスイッチ７１１と抵抗７０９ｂは、それぞれ、直列に配置される。
【００６７】
ＮＭＯＳトランジスタ１１１ａのドレイン端子は、ＰＭＯＳトランジスタ７０１ａのドレイン端子および負荷７０２（抵抗７０７ａ、７０８ａ、７０９ａおよびＶＯＵＴＮ）に接続されている。また、キャパシタ７０５ａ、７０６ａが並列に配置され、ＰＭＯＳトランジスタ１２１ａのドレイン端子が、キャパシタ７０５ａを介してＮＭＯＳトランジスタ１１１ａのゲート端子に接続され、キャパシタ７０６ａを介してＰＭＯＳトランジスタ７０１ａのゲート端子に接続されている。
【００６８】
抵抗７０３ａの一端が、キャパシタ７０５ａとＰＭＯＳトランジスタ７０１ａのゲート端子の間に接続されている。抵抗７０４ａの一端が、キャパシタ７０６ａとＮＭＯＳトランジスタ１１１ａのゲート端子の間に接続されている。
【００６９】
ＮＭＯＳトランジスタ１１１ａのドレイン端子は、ＰＭＯＳトランジスタ７０１ｂのドレイン端子および負荷７０２（抵抗７０７ｂ、７０８ｂ、７０９ｂおよびＶＯＵＴＰ）に接続されている。また、キャパシタ７０５ｂ、７０６ｂが並列に配置され、ＰＭＯＳトランジスタ１２１ｂのドレイン端子が、キャパシタ７０５ｂを介してＮＭＯＳトランジスタ１１１ｂのゲート端子に接続され、キャパシタ７０６ｂを介してＰＭＯＳトランジスタ７０１ｂのゲート端子に接続されている。
【００７０】
抵抗７０３ｂの一端が、キャパシタ７０５ｂとＰＭＯＳトランジスタ７０１ｂのゲート端子の間に接続されている。抵抗７０４ｂの一端が、キャパシタ７０６ｂとＮＭＯＳトランジスタ１１１ｂのゲート端子の間に接続されている。
【００７１】
上記構成により、図８の差動構成の低雑音増幅回路７００は、実施の形態６（図７）の差動構成の低雑音増幅回路６００を、ゲート接地増幅回路１１０ａ、１１０ｂを、ＮＭＯＳトランジスタ１１１ａ、１１１ｂとＰＭＯＳトランジスタ７０１ａ、７０１ｂを用いたプッシュプル構成とし、出力端子ＶＯＵＴＰ、ＶＯＵＴＮ間に負荷７０２を接続する構成としている。
【００７２】
この構成においても、負荷７０２の抵抗値を切替えることにより、入力インピーダンスＺｉｎを変えずに、利得Ｇを可変に調整することができる。
【００７３】
（実施の形態８）
本発明の実施の形態８では、上記実施の形態１から７に示した低雑音増幅回路を無線通信装置の受信機に設ける場合について説明する。図９は、本実施の形態に係る無線通信装置の構成を示す図である。
【００７４】
図９に示すように、無線通信装置（受信機）８００は、アンテナ８０１と、整合回路８０２と、低雑音増幅回路８０３と、ミキサ回路８０４と、可変利得増幅回路８０５と、フィルタ回路８０６と、Ａ／Ｄ変換回路８０７と、復調器８０８と、を具備する。無線通信装置８００は、主に、アンテナ８０１で受信された高周波信号を、低雑音増幅回路８０３において増幅し、ミキサ回路８０４において中間周波数に変換し、Ａ／Ｄ変換回路８０７においてデジタル信号に変換し、復調器８０８においてデータを取り出す。
【００７５】
図９の低雑音増幅回路８０３を、上記実施の形態１から７に示したゲート接地型の低雑音増幅回路とすることにより、広帯域に５０Ωのインピーダンス整合が可能となる。
【００７６】
以上、本発明の各実施の形態について説明した。
【００７７】
なお、上記各実施の形態では、ゲート接地増幅回路１１０において、ＮＭＯＳトランジスタ１１１を使用する場合について説明したが、本発明はこれに限られず、ゲート接地増幅回路１１０において、ＰＭＯＳトランジスタあるいはバイポーラトランジスタを使用してもよい。また、本発明において、アクティブインダクタの内部構成については特に限定は無く、各実施の形態に記載されたものに限られない。
【００７８】
また、上記各実施の形態において使用されるゲート接地増幅回路１１０は可変利得機能を有してもよい。可変利得機能を有することにより、トランジスタによる入力信号の増幅動作を適切に制御することができる。
【００７９】
また、上記実施の形態８では、実施の形態１から７に係る低雑音増幅回路を無線通信装置（受信機）に設ける場合について説明したが、本発明はこれに限られず、あらゆる電子機器に適用することができる。
【産業上の利用可能性】
【００８０】
本発明は、低消費電力で高利得を実現することができるので、低ノイズを要する集積回路、無線通信装置等に用いるに好適である。
【符号の説明】
【００８１】
１００、２００、３００、４００、５００、６００、７００、８０３  低雑音増幅回路
１１０  ゲート接地増幅回路
１１１  ＮＭＯＳトランジスタ
１１２  電流源
１１３、７０２  負荷
１２０  ソース接地増幅回路
１２１、１２３、２０２、４０１、７０１  ＰＭＯＳトランジスタ
１２２、２０１  アクティブインダクタ
１２４、２０３、３０１、３０２、３０３、４０２、４０３、６０１、７０３、７０４、７０７、７０８、７０９  抵抗
１２５、２０４、４０４、４０５、６０２、７０５、７０６  キャパシタ
３０４、３０５、７１０、７１１  スイッチ
８００  無線通信装置（受信機）
８０１  アンテナ
８０２  整合回路
８０４  ミキサ回路
８０５  可変利得増幅回路
８０６  フィルタ回路
８０７  Ａ／Ｄ変換回路
８０８  復調器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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