(57)【要約】      （修正有）【課題】アンチヒューズ素子に保持された情報を高感度に読み出す。【解決手段】センスノードＡＦＢＬの電位に基づいて判定信号ＡＦＢＬＢを生成する第１のインバータ回路１３３と、ＶＰＥＲＩ配線とセンスノードＡＦＢＬとの間に接続され、バイアス電位ＢＩＡＳに応じたバイアス電流ＩＢＩＡＳをセンスノードＡＦＢＬに流すバイアストランジスタ１３４と、電源配線ＶＢＢＳＶとセンスノードＡＦＢＬとの間に接続されたアンチヒューズ素子ＡＦ１と、バイアス電位ＢＩＡＳを生成するバイアス発生回路とを備える。バイアス発生回路は、アンチヒューズ素子（ＡＦ１のレプリカ）に流れるリファレンス電流に応じてバイアス電位ＢＩＡＳのレベルを制御する。本発明によれば、アンチヒューズ素子の抵抗ばらつきに応じてバイアス電流が変化することから、読み出し感度を高めることが可能となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
それぞれ第１及び第２の電位が供給される第１及び第２の電源配線と、
センスノードの電位に基づいて判定信号を生成する判定回路と、
前記第１の電源配線と前記センスノードとの間に接続され、バイアス電位に応じたバイアス電流を前記センスノードに流すバイアス回路と、
前記第２の電源配線と前記センスノードとの間に接続された第１のアンチヒューズ素子と、
前記バイアス電位を生成するバイアス発生回路と、を備え、
前記バイアス発生回路は、前記第１及び第２の電源配線間に接続された第２のアンチヒューズ素子と、前記第２のアンチヒューズ素子に流れるリファレンス電流に応じて前記バイアス電位のレベルを制御するアンプ回路とを含むことを特徴とする半導体装置。
【請求項２】
前記アンプ回路は、前記リファレンス電流が小さいほど前記バイアス電流が小さくなるよう前記バイアス電位のレベルを制御し、前記リファレンス電流が大きいほど前記バイアス電流が大きくなるよう前記バイアス電位のレベルを制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アンプ回路は、前記第１の電源配線と前記第２のアンチヒューズ素子の接続点であるモニタノードの電位とリファレンス電位の電位差に応じて前記バイアス電位を出力する差動回路を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アンプ回路は、前記第１の電源配線と前記モニタノードとの間に接続され、制御電極に前記バイアス電位が供給される第１のトランジスタをさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記アンプ回路は、前記第２の電源配線と前記モニタノードとの間に接続され、制御電極に前記リファレンス電位が供給される第２のトランジスタをさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記判定回路は、入力ノードが前記センスノードに接続された第１のインバータ回路を含むことを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
入力ノードと出力ノードが短絡され、前記出力ノードから前記リファレンス電位を出力する第２のインバータ回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記バイアス回路は、制御電極に前記バイアス電位が供給されるバイアストランジスタを含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記バイアス回路は、前記バイアストランジスタに直列に接続され、前記判定信号に基づいて導通状態が制御される第１導電型の第３のトランジスタをさらに含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第３の電源配線と前記センスノードとの間に接続され、前記判定信号に基づいて導通状態が制御される第２導電型の第４のトランジスタをさらに含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の電源配線に供給される前記第２の電位は、前記第１のアンチヒューズ素子をプログラミングする際には前記第３の電源配線に供給される電位とは異なる電位となり、前記判定回路によるセンス動作時においては前記第３の電源配線に供給される電位と同電位となることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第４のトランジスタに直列に接続され、前記判定回路によるセンス動作時において導通状態となるイネーブルトランジスタをさらに含むことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記センスノードを前記第１の電位にプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記判定回路及びバイアス回路を含むセンス回路に対して、前記第１のアンチヒューズ素子が複数個割り当てられていることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２のアンチヒューズ素子は、並列接続された複数のアンチヒューズ素子からなることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
それぞれ第１及び第２の電位が供給される第１及び第２の電源配線と、
入力ノードがセンスノードに接続された第１のインバータ回路と、
前記第１の電源配線と前記センスノードとの間に接続され、バイアス電位に応じたバイアス電流を前記センスノードに流すバイアス回路と、
前記第２の電源配線と前記センスノードとの間に接続された第１のアンチヒューズ素子と、
入力ノードと出力ノードが短絡され、前記出力ノードからリファレンス電位を出力する第２のインバータ回路と、
前記リファレンス電位に応じて前記バイアス電位を出力するバイアス発生回路と、を備えることを特徴とする半導体装置。
【請求項１７】
制御信号が第１の論理レベルである場合には前記第２のインバータ回路に動作電圧が供給され、前記制御信号が第２の論理レベルである場合には前記動作電圧が遮断されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記バイアス発生回路は、前記第２の電源配線とモニタノードとの間に接続された第２のアンチヒューズ素子と、前記モニタノードの電位と前記リファレンス電位の電位差に応じて前記バイアス電位を出力する差動回路を含むことを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記バイアス発生回路は、前記第１の電源配線と前記モニタノードとの間に接続され、制御電極に前記バイアス電位が供給される第１のトランジスタをさらに含むことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記バイアス発生回路は、前記第２の電源配線と前記モニタノードとの間に接続され、制御電極に前記リファレンス電位が供給される第２のトランジスタをさらに含むことを特徴とする請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、アンチヒューズ素子を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、不良のあるメモリセルは、冗長メモリセルに置換され、これによって当該不良のあるメモリセルが救済される。不良のあるメモリセルのアドレスは、製造段階においてアンチヒューズ素子などの不揮発性記憶素子にプログラミングされる（特許文献1参照）。
【０００３】
この不揮発性記憶素子としては、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子がある。特に、アンチヒューズ素子は、初期状態において両端間が絶縁されており、両端間に高電圧を印加することによって絶縁破壊すれば導通状態に遷移する。そして、絶縁破壊した後は、導通状態から絶縁状態に戻すことはできないため、不可逆的かつ不揮発的な情報の記憶が可能となる。
【０００４】
ここで、絶縁破壊した後におけるアンチヒューズ素子の抵抗値は必ずしも一定ではなく、大きなばらつきを有していることが知られている。つまり、絶縁破壊によって抵抗値が十分に低くなる場合もあれば、絶縁破壊されても抵抗値が比較的高いままとなる場合もある。このため、アンチヒューズ素子に記憶された情報を読み出すセンス回路は、このような抵抗値のばらつきが存在する場合であっても、絶縁破壊されているか否かを正しく判定できるよう、高感度な回路構成を採る必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８０３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アンチヒューズ素子に記憶された情報を高感度に読み出すためには、センス回路に流すバイアス電流を最適値に制御することが有効である。しかしながら、バイアス電流の最適値は、アンチヒューズ素子の抵抗ばらつきや、センス回路の論理しきい値などによって変化するため、バイアス電流を固定値とした場合には、必ずしも読み出し感度を十分に高めることはできなかった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、それぞれ第１及び第２の電位が供給される第１及び第２の電源配線と、センスノードの電位に基づいて判定信号を生成する判定回路と、前記第１の電源配線と前記センスノードとの間に接続され、バイアス電位に応じたバイアス電流を前記センスノードに流すバイアス回路と、前記第２の電源配線と前記センスノードとの間に接続された第１のアンチヒューズ素子と、前記バイアス電位を生成するバイアス発生回路と、を備え、前記バイアス発生回路は、前記第１及び第２の電源配線間に接続された第２のアンチヒューズ素子と、前記第２のアンチヒューズ素子に流れるリファレンス電流に応じて前記バイアス電位のレベルを制御するアンプ回路とを含むことを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、それぞれ第１及び第２の電位が供給される第１及び第２の電源配線と、入力ノードがセンスノードに接続された第１のインバータ回路と、前記第１の電源配線と前記センスノードとの間に接続され、バイアス電位に応じたバイアス電流を前記センスノードに流すバイアス回路と、前記第２の電源配線と前記センスノードとの間に接続された第１のアンチヒューズ素子と、入力ノードと出力ノードが短絡され、前記出力ノードからリファレンス電位を出力する第２のインバータ回路と、前記リファレンス電位に応じて前記バイアス電位を出力するバイアス発生回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、アンチヒューズ素子の抵抗ばらつきや、センス回路の実際の論理しきい値に応じてバイアス電流が変化することから、読み出し感度を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】第１の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図３】第１の実施形態によるロード回路１１０、コネクト回路１２０及びセンス回路１３０の回路図である。
【図４】論理しきい値モニタ１４０の回路図である。
【図５】バイアス発生回路１５０の回路図である。
【図６】差動回路１５２の回路図である。
【図７】第１の実施形態の動作を説明するためのタイミング図である。
【図８】第１の実施形態の変形例によるロード回路１１０、コネクト回路１２０及びセンス回路１３０の回路図である。
【図９】論理しきい値モニタ１４０の代わりに使用することができる基準電位発生回路１４０Ｘの回路図である。
【図１０】バイアス発生回路１５０の代わりに使用することができるバイアス発生回路１５０Ｘの回路図である。
【図１１】第２の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図１２】第２の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０及びベリファイビット選択回路１６０の回路図である。
【図１３】第２の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０及びベリファイビット選択回路１６０の回路図である。
【図１４】第２の実施形態によるバイアス発生回路１５０の回路図である。
【図１５】第２の実施形態の動作を説明するためのタイミング図である。
【図１６】第３の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【図１７】アンチヒューズアレイ１７０の回路図である。
【図１８】ドライバ回路１９１の回路図である。
【図１９】第３の実施形態におけるロード回路１１０の回路図である。
【図２０】第３の実施形態におけるコネクト回路１２０の回路図である。
【図２１】第３の実施形態におけるセンス回路１３０の回路図である。
【図２２】ラッチブロック１８０の回路図である。
【図２３】ラッチ回路２００の回路図である。
【図２４】第３の実施形態によるバイアス発生回路１５０の回路図である。
【図２５】第３の実施形態の動作を説明するためのタイミング図である。
【図２６】第１の実施形態の第４の変形例によるバイアス発生回路１５０の回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１乃至第３の各実施形態による半導体装置１０の構成を示すブロック図である。
【００１３】
半導体装置１０は、ＤＤＲ４（Double Data Rate 4）型のシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４及び電源端子１５ｖ，１５ｓを少なくとも備える。
【００１４】
クロック端子１１ａ，１１ｂは、相補の外部クロック信号ＣＫ，ＣＫＢがそれぞれ供給される。外部クロック信号ＣＫ，ＣＫＢは、内部クロック生成回路２１に供給される。内部クロック生成回路２１は内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路２２や各種内部回路に供給する役割を果たす。ＤＬＬ回路２２は、内部クロック信号ＩＣＬＫを受けて出力用の内部クロック信号ＬＣＬＫを生成し、これをデータ入出力回路８０に供給する。
【００１５】
コマンド端子１２ａ〜１２ｄは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳなどからなるコマンド信号ＣＭＤが供給される。これらのコマンド信号ＣＭＤは、コマンドデコーダ３１に供給される。コマンドデコーダ３１は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。
【００１６】
アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤはアドレスラッチ回路４１に供給され、内部クロック信号ＩＣＬＫに同期してラッチされる。アドレスラッチ回路４１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウデコーダ５１に供給され、カラムアドレスＹＡについてはカラムデコーダ５２に供給される。また、後述するアンチヒューズ素子へのプログラミング時には、冗長アドレスＲＡが冗長アドレスデコーダ５５に供給される。
【００１７】
ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する。
【００１８】
ロウデコーダ５１は、アンチヒューズ回路５１ａ及びアドレス比較回路５１ｂを含む。但し、アンチヒューズ回路５１ａは、ロウデコード内に構成されることに限定されず、チップ内の別異の領域に構成されても良い。
【００１９】
アンチヒューズ回路５１ａは、情報を不揮発性的に記憶する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子で良い。特に、アンチヒューズ回路５１ａは、不良アドレス等の情報を記憶する。不良のあるワード線ＷＬに対応するロウアドレスＸＡが入力されると、当該ワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。
【００２０】
不良のあるワード線ＷＬのロウアドレスＸＡは、アンチヒューズ回路５１ａに記憶され、アクセスが要求されたロウアドレスＸＡとアンチヒューズ回路５１ａに記憶されたロウアドレスＸＡは、アドレス比較回路５１ｂによって比較される。アンチヒューズ回路５１ａの動作は、アンチヒューズ制御回路５４及び冗長アドレスデコーダ５５によって制御される。
【００２１】
メモリセルアレイ６０は、交差するワード線ＷＬとビット線ＢＬを備え、メモリセルＭＣは、その交点に配置される。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。
【００２２】
カラムデコーダ５２は、カラムアドレスＹＡに基づき、ビット線ＢＬを選択する。
【００２３】
カラムデコーダ５２は、アンチヒューズ回路５２ａ及びアドレス比較回路５２ｂを含む。アンチヒューズ回路５２ａは、カラムデコード内に構成されることに限定されず、チップ内の別異の領域に構成されても良い。さらに、アンチヒューズ回路５１ａ及び５２ａは、アレイ状に配置される複数のアンチヒューズで構成されてもよい。
【００２４】
アンチヒューズ回路５２ａは、情報を不揮発性的に記憶する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子で良い。特に、アンチヒューズ回路５２ａは、不良アドレス情報等を記憶する。不良のあるビット線ＢＬに対応するカラムアドレスＹＡが入力されると、当該ビット線ＢＬの代わりに冗長ビット線ＲＢＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。
【００２５】
不良のあるビット線ＢＬのカラムアドレスＹＡは、アンチヒューズ回路５２ａに記憶され、アクセスが要求されたカラムアドレスＹＡとアンチヒューズ回路５２ａに記憶されたカラムアドレスＹＡは、アドレス比較回路５２ｂによって比較される。アンチヒューズ回路５２ａの動作は、アンチヒューズ制御回路５４及び冗長アドレスデコーダ５５によって制御される。
【００２６】
カラムデコーダ５２によって選択されたビット線ＢＬ又は冗長ビット線ＲＢＬは、センスアンプＳＡ及びメインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。メインアンプ７０は、リード動作時においてはメインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給し、ライト動作時においてはリードライトバスＲＷＢＳを介して供給されたライトデータをメインＩ／Ｏ配線ＭＩＯに供給する。
【００２７】
リードライトバスＲＷＢＳはデータ入出力回路８０に接続されている。データ入出力回路８０は、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＱをデータ入出力端子１４からシリアルに出力するとともに、データ入出力端子１４を介してシリアルに入力されたライトデータＤＱをリードライトバスＲＷＢＳにパラレルに供給する。
【００２８】
電源端子１５ｖ，１５ｓは、それぞれ電源電位ＶＤＤ及び接地電位ＶＳＳが供給される。これら電源端子１５ｖ，１５ｓは電源回路９０に接続されている。電源回路９０は、電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、各種の内部電位を生成する。
【００２９】
電源回路９０が生成する内部電位は、内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを含む。内部電位ＶＰＰは、電源電位ＶＤＤを昇圧することによって生成される電位であり、主にロウデコーダ５１において用いられる。内部電位ＶＡＲＹは、電源電位ＶＤＤを降圧することによって生成される電位であり、主にセンスアンプ列５３において用いられる。内部電位ＶＰＥＲＩは、電源電位ＶＤＤを降圧することによって生成される電位であり、大部分の回路ブロックにおいて電源電位として用いられる。
【００３０】
内部電位ＶＰＰは、ポンプ回路１００にも供給される。ポンプ回路１００は、アンチヒューズ回路５１ａ，５２ａに対するコネクト動作時及びロード動作時に用いる各種電位を生成する回路である。ここで、「コネクト動作」とは、アンチヒューズ素子の両端間に高電圧を印加することによって絶縁破壊するプログラミング動作である。そして、アンチヒューズ素子が絶縁破壊されているか否かは、「ロード動作」によって判定される。
【００３１】
＜第１の実施形態＞
図２は、第１の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
アンチヒューズ回路５１ａ，５２ａは、図２に示すように、ロード回路１１０、コネクト回路１２０及びセンス回路１３０を備える。
ロード回路１１０は、アンチヒューズ素子を含む回路ブロックであり、コネクト動作時及びロード動作時に使用される。コネクト回路１２０及びセンス回路１３０は、それぞれコネクト動作時及びロード動作時に使用される。
【００３２】
ロード動作は、アンチヒューズ制御回路５４から供給されるプリチャージ信号ＰＲＥＢ及びロード信号ＬＯＡＤＴによって制御される。アンチヒューズ制御回路５４は、半導体装置１０の初期化時に活性化されるリセット信号ＲＳＴＢと、コネクト動作のベリファイ動作時に活性化されるベリファイ信号ＶＲＦＹによって制御される。
【００３３】
コネクト動作は、冗長アドレスデコーダ５５から供給されるセレクト信号ＲＳＥＴ及び冗長アドレスＲＡによって制御される。冗長アドレスデコーダ５５には、コネクト動作時に冗長アドレスＲＡ（不良のあるワード線ＷＬ又は不良のあるビット線ＢＬのアドレス）が供給され、これをデコードすることによって、コネクト対象となるアンチヒューズ回路５１ａ，５２ａに冗長アドレスＲＡを供給する。
【００３４】
センス回路１３０は、ロード動作時においてアンチヒューズ素子から読み出された情報をセンスするとともに、センスされた情報をラッチすることにより、判定信号である不良アドレス情報ＡＦＢＬＢを生成する。不良アドレス情報ＡＦＢＬＢは、アドレス比較回路５１ｂ，５２ｂに供給される。アドレス比較回路５１ｂ，５２ｂは、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡ又はカラムアドレスＹＡを比較し、両者が不一致（ミスヒット）であればロウアドレスＸＡ又はカラムアドレスＹＡに基づいてワード線ＷＬ又はビット線ＢＬを選択する。一方、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡ又はカラムアドレスＹＡが一致（ヒット）すれば、冗長ワード線ＲＷＬ又は冗長ビット線ＲＢＬを選択する。
【００３５】
ポンプ回路１００は、ポジティブポンプ１０１、ネガティブポンプ１０２及び電源スイッチ１０４，１０５を備える。
【００３６】
ポジティブポンプ１０１は、内部電位ＶＰＰを用いたポンピング動作によって高電位ＶＰＰＣを生成する回路である。高電位ＶＰＰＣは例えば５．０Ｖである。ポジティブポンプ１０１によって生成された高電位ＶＰＰＣは電源スイッチ１０４に供給される。電源スイッチ１０４は、プログラム信号ＰＧＰＴに基づき、高電位ＶＰＰＣ及び電源電位ＶＤＤのいずれか一方を電源配線ＶＰＰＳＶに供給する。電源配線ＶＰＰＳＶは、コネクト回路１２０に接続されている。
【００３７】
ネガティブポンプ１０２は、内部電位ＶＰＰを用いたポンピング動作によって負電位ＶＢＢＣをそれぞれ生成する回路である。負電位ＶＢＢＣは例えば−１．０Ｖである。ネガティブポンプ１０２によって生成された負電位ＶＢＢＣは電源スイッチ１０５に供給される。電源スイッチ１０５は、プログラム信号ＰＧＮＴに基づき、負電位ＶＢＢＣ及び接地電位ＶＳＳのいずれか一方を電源配線ＶＢＢＳＶに供給する。電源配線ＶＢＢＳＶは、ロード回路１１０に接続されている。１つの例として、電源配線ＶＢＢＳＶは、１アンチヒューズ素子ＡＦが１ビットを記憶する構成において、複数のアンチヒューズ素子ＡＦに共通に接続される構成で良い。
【００３８】
ここで、本実施形態による半導体装置１０は、論理しきい値モニタ１４０およびバイアス発生回路１５０をさらに備える。論理しきい値モニタ１４０が、リファレンス電位ＶＲＥＦを生成する。
【００３９】
バイアス発生回路１５０は、バイアス電位ＢＩＡＳを生成し、生成したバイアス電位ＢＩＡＳをアンチヒューズ回路５１ａ，５２ａに供給する。
【００４０】
論理しきい値モニタ１４０によって生成されるリファレンス電位ＶＲＥＦは、バイアス発生回路１５０に供給される。バイアス発生回路１５０は、アンプ回路１５１、ロード回路２１０及びコネクト回路２２０を含み、バイアス電位ＢＩＡＳを生成する。バイアス電位ＢＩＡＳはセンス回路１３０に供給され、ロード動作時に使用される。論理しきい値モニタ１４０及びバイアス発生回路１５０の詳細については後述する。
【００４１】
図３は、第１の実施形態によるロード回路１１０、コネクト回路１２０及びセンス回路１３０の回路図である。
【００４２】
ロード回路１１０は、図３に示すように、接続ノードＡＦＮ１と電源配線ＶＢＢＳＶとの間に接続された第１のアンチヒューズ素子ＡＦ１と、接続ノードＡＦＮ１とセンスノードＡＦＢＬとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ１１１とを備える。センス回路１３０は、センスノードＡＦＢＬを含む。
【００４３】
アンチヒューズ素子ＡＦ１は、初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。図３に示す回路は、１個のアンチヒューズ素子ＡＦ１に対応する回路部分であり、したがって、アンチヒューズ素子ＡＦ１の数だけ、図３に示す回路が半導体装置１０内に設けられる。アンチヒューズ素子ＡＦ１の必要数は、記憶可能な冗長アドレス数×冗長アドレスのビット数である。その他、イネーブルビット用にもアンチヒューズ素子ＡＦ１が必要となる場合がある。
【００４４】
トランジスタ１１１は、アンチヒューズ素子ＡＦ１とセンスノードＡＦＢＬとの接続を制御するためのスイッチであり、そのゲート電極にはロード信号ＬＯＡＤＴが供給される。また、トランジスタ１１１の基板は電源配線ＶＢＢＳＶに接続されている。
【００４５】
ロード信号ＬＯＡＤＴは、ロード動作時においてハイレベルに活性化する信号である。ロード動作時には、アンチヒューズ素子ＡＦ１を介してセンスノードＡＦＢＬが電源配線ＶＢＢＳＶに接続される。
【００４６】
コネクト回路１２０は、電源配線ＶＰＰＳＶと接続ノードＡＦＮ１との間に接続されたＰチャンネル型ＭＯＳトランジスタ１２１を備える。トランジスタ１２１のゲート電極は、セレクト信号ＲＳＥＴ及び冗長アドレスＲＡの対応するビットを受けるＮＡＮＤゲート回路１２２の出力信号を受ける。セレクト信号ＲＳＥＴは、冗長アドレスごとに割り当てられる信号であり、記憶可能な冗長アドレス数がＭ＋１個存在する場合には、Ｍ＋１ビットのセレクト信号ＲＳＥＴが用いられる。所定のセレクト信号ＲＳＥＴに対応したコネクト動作時において、冗長アドレスＲＡの対応するビットの論理レベルがハイレベルであれば、アンチヒューズ素子ＡＦ１が電源配線ＶＰＰＳＶに接続される。
【００４７】
センス回路１３０は、Ｐチャンネル型ＭＯＳトランジスタ１３１及びＮチャンネル型ＭＯＳトランジスタ１３２からなるインバータ回路と、判定回路である第１のインバータ回路１３３が循環接続されたラッチ回路を備える。インバータ回路１３３の入力ノードは、センスノードＡＦＢＬに接続される。トランジスタ１３１のソースは、内部電位ＶＰＥＲＩが供給され、トランジスタ１３２のソースには接地電位ＶＳＳが供給される。内部電位ＶＰＥＲＩは、例えば１．０Ｖである。インバータ回路１３３の動作電源についても、内部電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧（１．０Ｖ）が用いられる。
【００４８】
ここで、Ｐチャンネル型のバイアストランジスタ１３４は、トランジスタ１３１とセンスノードＡＦＢＬとの間に接続される。バイアストランジスタ１３４のゲート電極は、バイアス電位ＢＩＡＳを受ける。バイアス電位ＢＩＡＳは、図２に示されるバイアス発生回路１５０からバイアストランジスタ１３４のゲート電極に供給される。
【００４９】
トランジスタ１３１，１３４からなる電流制御回路は、バイアス電位ＢＩＡＳに応じてセンスノードＡＦＢＬに流れるセンス電流の電流量を制御する。
【００５０】
Ｐチャンネル型のプリチャージトランジスタ１３５は、内部電位ＶＰＥＲＩが供給される電源配線とセンスノードＡＦＢＬとの間に接続される。プリチャージトランジスタ１３５のゲート電極は、プリチャージ信号ＰＲＥＢを受ける。プリチャージ信号ＰＲＥＢがローレベルに活性化すると、センスノードＡＦＢＬは、ＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００５１】
図４は、論理しきい値モニタ１４０の回路図である。
【００５２】
論理しきい値モニタ１４０は、図４に示すように、入力ノードと出力ノードが短絡された第２のインバータ回路１４１と、インバータ回路１４１に動作電圧を供給する電圧供給回路１４２とを備える。電圧供給回路１４２は、バイアス制御信号ＢＩＡＳＣＯＮＴが活性化すると、インバータ回路１４１に動作電圧としてＶＰＥＲＩを供給する。バイアス制御信号ＢＩＡＳＣＯＮＴが非活性化すると、インバータ回路１４１に供給される動作電圧が遮断されるため、論理しきい値モニタ１４０による消費電流がカットされる。
【００５３】
インバータ回路１４１は、図３に示したインバータ回路１３３のレプリカである。したがって、バイアス制御信号ＢＩＡＳＣＯＮＴが活性化すると、インバータ回路１４１の出力ノードから出力されるリファレンス電位ＶＲＥＦのレベルは、インバータ回路１３３の論理しきい値と正確に一致する。このようにして生成されるリファレンス電位ＶＲＥＦは、バイアス発生回路１５０に供給される。
【００５４】
図５は、バイアス発生回路１５０の回路図である。
【００５５】
バイアス発生回路１５０は、図５に示すように、アンプ回路１５１、ロード回路２１０、及びコネクト回路２２０を含む。ロード回路２１０及びコネクト回路２２０は、図３に示したロード回路１１０及びコネクト回路１２０と類似した回路構成を有している。
【００５６】
具体的に説明すると、ロード回路２１０は、接続ノードＡＦＮ２と電源配線ＶＢＢＳＶとの間に接続された第２のアンチヒューズ素子ＡＦ２と、接続ノードＡＦＮ２とモニタノードＭＮとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ２１１とを備える。ロード回路２１０のアンチヒューズ素子ＡＦ２は、図５では１つの素子で示されるが、これに限らず、図２６で開示及び詳述されるような、複数のアンチヒューズ素子でも良い。
【００５７】
アンチヒューズ素子ＡＦ２は、ロード回路１１０に含まれるアンチヒューズ素子ＡＦ１のレプリカであり、製造段階においてコネクト動作が実行され、導通状態とされる。したがって、アンチヒューズ素子ＡＦ２の抵抗値は、コネクト後におけるアンチヒューズ素子ＡＦ１の抵抗値を再現したものとなる。
【００５８】
トランジスタ２１１は、アンチヒューズ素子ＡＦ２とモニタノードＭＮとの接続を制御するためのスイッチであり、そのゲート電極にはバイアス制御信号ＢＩＡＳＣＯＮＴが供給される。バイアス制御信号ＢＩＡＳＣＯＮＴは、論理しきい値モニタ１４０及びバイアス発生回路１５０を活性化するための信号であり、ロード動作時にハイレベルとなる。したがって、ロード動作時においては、アンチヒューズ素子ＡＦ２を介してモニタノードＭＮが電源配線ＶＢＢＳＶに接続される。
【００５９】
コネクト回路２２０は、電源配線ＶＰＰＳＶと接続ノードＡＦＮ２との間に接続されたＰチャンネル型ＭＯＳトランジスタ２２１を備える。トランジスタ２２１のゲート電極には、反転されたバイアスプログラム信号ＢＩＡＳＰＧＴが供給される。バイアスプログラム信号ＢＩＡＳＰＧＴは、アンチヒューズ素子ＡＦ２を絶縁破壊するための信号であり、これがハイレベルに活性化すると、アンチヒューズ素子ＡＦ２が電源配線ＶＰＰＳＶに接続される。
【００６０】
アンプ回路１５１は、差動回路１５２を備える。差動回路１５２の一方の入力ノードはモニタノードＭＮに接続され、他方の入力ノードにはリファレンス電位ＶＲＥＦが供給される。これにより、差動回路１５２は、モニタノードＭＮの電位とリファレンス電位ＶＲＥＦとを比較し、その結果に基づいてバイアス電位ＢＩＡＳを生成する。
【００６１】
アンプ回路１５１は、さらに、内部電位ＶＰＥＲＩが供給される配線と接地電位ＶＳＳが供給される配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタ１５３及びＮチャンネル型ＭＯＳトランジスタ１５４と、差動回路１５２の出力ノードと接地電位ＶＳＳが供給される配線との間に接続されたＮチャンネル型ＭＯＳトランジスタ１５５とを備える。
【００６２】
トランジスタ１５３は、バイアス電位ＢＩＡＳが供給されるゲート電極を有し、トランジスタ１５４は、リファレンス電位ＶＲＥＦが供給されるゲート電極を有する。また、トランジスタ１５５は、反転されたバイアス制御信号ＢＩＡＳＣＯＮＴが供給されるゲート電極を有する。モニタノードＭＮは、トランジスタ１５３，１５４の接続点である。
【００６３】
リファレンス電流ＩＲＥＦは、トランジスタ１５５がオフすると、ＶＰＥＲＩ端子からＶＢＢＳＶ端子へ、トランジスタ１５３、モニタノードＭＮ、トランジスタ２１１、接続ノードＡＦＮ２及びアンチヒューズ素子ＡＦ２を介して流れる。リファレンス電流ＩＲＥＦは、センス回路１３０に流れるバイアス電流ＩＢＩＡＳに相当する。
【００６４】
ここで、トランジスタ１５４は、アンチヒューズ素子ＡＦ２がプログラミングされる前であっても、リファレンス電流ＩＲＥＦがゼロにならないためのカレントシンクとして機能する。これは、アンチヒューズ素子ＡＦ２をプログラミングする前に、内部電圧調整用のアンチヒューズ素子に対してロード動作を実行する必要があるため、その際に、バイアス電位ＢＩＡＳがＶＰＥＲＩレベルまで飽和することを防止するためである。
【００６５】
図６は、図５に示される差動回路１５２の回路図である。
【００６６】
差動回路１５２は、図６に示すように、コモンソースが定電流源１５６に接続された一対の入力トランジスタ１５７，１５８と、トランジスタ１５７に流れる電流Ｉ１が入力されるカレントミラー回路ＣＭ１と、トランジスタ１５８に流れる電流Ｉ２が入力されるカレントミラー回路ＣＭ２と、カレントミラー回路ＣＭ１から出力される電流Ｉ１が入力されるカレントミラー回路ＣＭ３とを備える。
【００６７】
入力トランジスタ１５７のゲート電極にはリファレンス電位ＶＲＥＦが供給され、入力トランジスタ１５８のゲート電極はモニタノードＭＮに接続されている。そして、カレントミラー回路ＣＭ２，ＣＭ３の出力電流パスが短絡され、当該接続点の電位がバイアス電位ＢＩＡＳとして出力される。
【００６８】
かかる構成により、バイアス電位ＢＩＡＳ（トランジスタ１５３のゲート電極のレベル）は、電流Ｉ１と電流Ｉ２との電流差△Ｉ（＝Ｉ２−Ｉ１）によって決まる。したがって、リファレンス電位ＶＲＥＦに対してモニタノードＭＮのレベルが低い場合、つまり、アンチヒューズ素子ＡＦ２の抵抗値が比較的低い場合には、電流差△Ｉがプラス方向に変化することから、バイアス電位ＢＩＡＳは低下する。これにより、センス回路１３０に流れるバイアス電流ＩＢＩＡＳが増加する。逆に、リファレンス電位ＶＲＥＦに対してモニタノードＭＮのレベルが高い場合、つまり、アンチヒューズ素子ＡＦ２の抵抗値が比較的高い場合には、電流差△Ｉがマイナス方向に変化することから、バイアス電位ＢＩＡＳは上昇する。これにより、センス回路１３０に流れるバイアス電流ＩＢＩＡＳが減少する。
【００６９】
このようなメカニズムにより、バイアス発生回路１５０に含まれるアンチヒューズ素子ＡＦ２の抵抗値に応じて、センス回路１３０に流れるバイアス電流ＩＢＩＡＳ、つまりアンチヒューズ素子ＡＦ１に流れる電流量が制御される。
【００７０】
図７は、第１の実施形態の動作を説明するためのタイミング図である。
【００７１】
待機期間Ｔ１０では、プログラム信号ＰＧＰＴ，ＰＧＮＴがいずれもローレベルであり、したがって、電源配線ＶＰＰＳＶには電源電位ＶＤＤが供給され、電源配線ＶＢＢＳＶには接地電位ＶＳＳ（０Ｖ）が供給される。
【００７２】
コネクト期間Ｔ１１では、プログラム信号ＰＧＰＴ，ＰＧＮＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（５．０Ｖ）が供給され、電源配線ＶＢＢＳＶには負電位ＶＢＢＣ（−１．０Ｖ）が供給される。この状態で、セレクト信号ＲＳＥＴが順次ハイレベルに変化するとともに、これに対応する冗長アドレスＲＡの各ビットがコネクト回路１２０に入力される。図７に示す例では、セレクト信号ＲＳＥＴがＭ＋１ビット（ＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞）であり、冗長アドレスＲＡがｎ＋１ビット（ＲＡ＜０＞〜ＲＡ＜Ｎ＞）である場合が示される。
【００７３】
これにより、冗長アドレスＲＡの当該ビットがハイレベルであれば、図３に示したアンチヒューズ素子ＡＦ１の両端には約６Ｖのコネクト電圧が印加され、これによってアンチヒューズ素子ＡＦ１に含まれる絶縁膜が絶縁破壊される。かかる動作は、活性化するセレクト信号ＲＳＥＴを順次切り替えることにより、全ての冗長アドレスＲＡがプログラムされるまで繰り返し実行する。
【００７４】
待機期間Ｔ１２では、プログラム信号ＰＧＮＴがローレベルに戻り、さらにプリチャージ期間Ｔ１３になると、ベリファイ信号ＶＲＦＹがハイレベル、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００７５】
ベリファイ期間Ｔ１４では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、アンチヒューズ素子ＡＦ１を介して電源配線ＶＢＢＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦ１には、バイアス電位ＢＩＡＳによって決まるバイアス電流ＩＢＩＡＳが流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。
【００７６】
ここで、アンチヒューズ素子ＡＦ１がコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳがほとんど流れないため、符号Ａで示すようにセンスノードＡＦＢＬの電位はプリチャージ状態を維持する。
【００７７】
これに対し、アンチヒューズ素子ＡＦ１がコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳが流れるため、符号Ｂで示すようにセンスノードＡＦＢＬの電位が大きく低下する。
【００７８】
さらに、アンチヒューズ素子ＡＦがコネクトされている場合（導通状態である場合）において、抵抗値が比較的に高い場合と、抵抗値が十分に低い場合と、がある。
【００７９】
アンチヒューズ素子ＡＦ１がコネクトされている（導通状態である）にもかかわらずその抵抗値が比較的高い場合、つまり半コネクト状態である場合には、アンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳが小さいために、符号Ｃで示すようにセンスノードＡＦＢＬの電位の低下は緩やかとなる。そして、センスノードＡＦＢＬの電位がセンス回路１３０の論理しきい値未満に低下すると、インバータ回路１３３が反転し、トランジスタ１３２を介してセンスノードＡＦＢＬのレベルが急速に低下する。これにより、アンチヒューズ素子ＡＦ１から読み出された情報がラッチされる。
【００８０】
本実施形態においては、アンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳがバイアス発生回路１５０にてリファレンス電流ＩＲＥＦとして再現され、これに応じてバイアス電位ＢＩＡＳのレベルが変化する。
【００８１】
再コネクト期間Ｔ１６では、ベリファイ動作の結果、正しくコネクトされていないアンチヒューズ素子ＡＦ１が存在する場合には、待機期間Ｔ１５が経過した後、当該アンチヒューズ素子ＡＦ１に対して再コネクト動作が実行される。
【００８２】
待機期間Ｔ１７では、一連のプログラミングが完了する。
【００８３】
次に、プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦ１からの情報の読み出しが行われる。
【００８４】
リセット期間Ｔ１８では、リセット信号ＲＳＴＢがローレベルに活性化する。
【００８５】
プリチャージ期間Ｔ１９では、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【００８６】
ロード期間Ｔ２０では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、アンチヒューズ素子ＡＦ１を介して電源配線ＶＢＢＳＶに接続された状態となる。
【００８７】
ロード期間Ｔ２０における動作は、上述したベリファイ期間Ｔ１４における動作と同じであり、アンチヒューズ素子ＡＦ１がコネクトされているか否かに応じて、センスノードＡＦＢＬの電位に差が生じる。
【００８８】
本実施形態では、ロード期間Ｔ２０においてアンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳは、アンチヒューズ素子ＡＦ１の抵抗値に応じて最適化されることから、半コネクト状態であってもセンスノードＡＦＢＬの電位を十分に低下させることが可能となる。
【００８９】
しかも、本実施形態では、バイアス発生回路１５０にて使用するリファレンス電位ＶＲＥＦを論理しきい値モニタ１４０によって生成していることから、センス回路１３０の実際の論理しきい値に応じたリファレンス電位ＶＲＥＦを使用することができる。以上により、より高い感度でアンチヒューズ素子ＡＦ１のロード動作を実行することが可能となる。
【００９０】
＜第１の実施形態の第１の変形例＞
図８は、第１の実施形態の変形例によるロード回路１１０、コネクト回路１２０及びセンス回路１３０の回路図である。
【００９１】
図８に示す変形例は、図３に示した回路に対して極性が全て逆となっている他は、図３に示した回路と同一である。つまり、Ｎチャンネル型ＭＯＳトランジスタ１１１，１３２の代わりにＰチャンネル型ＭＯＳトランジスタ１１２，１３７が用いられ、Ｐチャンネル型ＭＯＳトランジスタ１２１，１３１，１３４，１３５の代わりに、Ｎチャンネル型ＭＯＳトランジスタ１２３，１３６，１３８，１３９が用いられる。
【００９２】
この場合、図示しないが、バイアス発生回路１５０についても、図５に示した構成とは極性を逆にすればよい。このように、極性を逆にした場合であっても、同じ効果を得ることが可能となる。
【００９３】
以上説明した第１の実施形態では、図４に示す論理しきい値モニタ１４０を用いてリファレンス電位ＶＲＥＦを生成し、図５に示すバイアス発生回路１５０を用いてバイアス電位ＢＩＡＳを生成しているが、論理しきい値モニタ１４０及びバイアス発生回路１５０の一方を簡素化しても構わない。
【００９４】
＜第１の実施形態の第２の変形例＞
図９は、論理しきい値モニタ１４０の代わりに使用することができる基準電位発生回路１４０Ｘの回路図である。
【００９５】
図９に示す基準電位発生回路１４０Ｘは、バンドギャップリファレンス電位ＶＢＧＲに基づいてリファレンス電位ＶＲＥＦを生成する。バンドギャップリファレンス電位ＶＢＧＲは、プロセスばらつき、温度変化、電圧変化などに依存しない一定電位である。バンドギャップリファレンス電位ＶＢＧＲは、オペアンプ１４１Ｘの非反転入力ノード（＋）に供給される。オペアンプ１４１Ｘの出力ノードはＰチャンネル型ＭＯＳトランジスタ１４２Ｘのゲート電極に接続され、反転入力ノード（−）はトランジスタ１４２Ｘのドレインに接続されている。トランジスタ１４２Ｘ及び抵抗１４３Ｘには外部電圧が印加されており、抵抗１４３Ｘの所定のタップからリファレンス電位ＶＲＥＦが取り出される。
【００９６】
このような構成を有する基準電位発生回路１４０Ｘを用いた場合、論理しきい値モニタ１４０を用いた場合のように、センス回路１３０の実際の論理しきい値に応じたリファレンス電位ＶＲＥＦを得ることはできないが、図５に示したバイアス発生回路１５０を使用することにより、アンチヒューズ素子ＡＦ１の抵抗値に応じてバイアス電位ＢＩＡＳのレベルを調整することが可能となる。
【００９７】
＜第１の実施形態の第３の変形例＞
図１０は、バイアス発生回路１５０の代わりに使用することができるバイアス発生回路１５０Ｘの回路図である。
【００９８】
図１０に示すバイアス発生回路１５０Ｘは、オペアンプ１５１Ｘと、内部電位ＶＰＥＲＩが供給される配線と接地電位ＶＳＳが供給される配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタ１５２Ｘ，１５３Ｘ，１５４Ｘ及び可変抵抗１５５Ｘと、バイアス電位ＢＩＡＳが出力されるノードをリセットするＮチャンネル型ＭＯＳトランジスタ１５６Ｘとを備えている。
【００９９】
トランジスタ１５２Ｘ、１５６Ｘのゲート電極には、バイアス制御信号ＢＩＡＳＣＯＮＴの反転信号が供給される。また、トランジスタ１５３Ｘはゲート電極とドレインが短絡されている。さらに、トランジスタ１５４Ｘのゲート電極はオペアンプ１５１Ｘの出力ノードに接続され、トランジスタ１５４Ｘのドレインはオペアンプ１５１Ｘの反転入力ノード（−）に接続されている。オペアンプ１５１Ｘの非反転入力ノード（＋）には、リファレンス電位ＶＲＥＦが供給される。
【０１００】
かかる構成により、トランジスタ１５３Ｘを入力トランジスタとし、図３に示すトランジスタ１３４を出力トランジスタとするカレントミラー回路が形成されるため、可変抵抗１５５Ｘに流れるリファレンス電流ＩＲＥＦと同じ電流量のバイアス電流ＩＢＩＡＳがアンチヒューズ素子ＡＦ１に流れることになる。
【０１０１】
このような構成を有するバイアス発生回路１５０Ｘを用いた場合、アンチヒューズ素子ＡＦ１の抵抗値に応じてバイアス電位ＢＩＡＳのレベルを調整することはできないが、図４に示した論理しきい値モニタ１４０を使用することにより、センス回路１３０の実際の論理しきい値に応じたリファレンス電位ＶＲＥＦを用いることができるため、センス回路１３０の実際の論理しきい値に応じてバイアス電位ＢＩＡＳのレベルを調整することが可能となる。
【０１０２】
＜第１の実施形態の第４の変形例＞
図２６は、第４の変形例によるバイアス発生回路１５０の回路図である。
【０１０３】
図２６に示すバイアス発生回路１５０は、並列接続されたＭ＋１個のアンチヒューズ素子ＡＦ２−０〜ＡＦ２−Ｍを備える。これに伴い、トランジスタ２１１についてもＭ＋１個のトランジスタ２１１−０〜２１１−Ｍからなり、トランジスタ２２１についてもＭ＋１個のトランジスタ２２１−０〜２２１−Ｍからなる。図２６に示す例では、バイアスプログラム信号ＢＩＡＳＰＧＴがＭ＋１ビット構成であり、これによりトランジスタ２２１−０〜２２１−Ｍを個別にオンオフ制御可能に構成されているが、これらトランジスタ２２１−０〜２２１−Ｍを１ビットのバイアスプログラム信号ＢＩＡＳＰＧＴによって一括制御しても構わない。
【０１０４】
トランジスタ１５３は、Ｍ＋１個のトランジスタ１５３−０〜１５３−Ｍからなり、トランジスタ１５４は、Ｍ＋１個のトランジスタ１５４−０〜１５４−Ｍからなる。
【０１０５】
第４の変形例によれば、バイアス電位ＢＩＡＳのレベルは、コネクトされたＭ＋１個のアンチヒューズ素子ＡＦ２−０〜ＡＦ２−Ｍの平均値を反映したものとなり、コネクト後における第２のアンチヒューズ素子ＡＦ２の抵抗値のばらつきを１／√Ｍ＋１に低減することができる。このため、第１のアンチヒューズ素子ＡＦ１に対する読み出し可能なマージンをほぼ一定とすることができる。
【０１０６】
さらに、第４の変形例において、各トランジスタのサイズを変更にすることにより、次のような効果が得られる。
【０１０７】
各トランジスタ１５３−０〜１５３−Ｍ，１５４−０〜１５４−Ｍのサイズは、図５に示したトランジスタ１５３，１５４のサイズより大きく（ｎ倍に）設計され、一例として、１０倍に設計される。
【０１０８】
これにより、第１のアンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳと、第２のアンチヒューズ素子ＡＦ２に流れるリファレンス電流ＩＲＥＦとの比は、１：ｎ（＞１）となり、該一例では、１：１０となる。コネクト状態である第１のアンチヒューズ素子ＡＦ１の抵抗値が、コネクト状態である場合の複数のアンチヒューズ素子ＡＦ２の平均的な抵抗値よりもｎ倍高い場合であっても（該一例では１０倍高い場合であっても）、正しくセンス動作を行うことができる。
【０１０９】
つまり、コネクト状態であるアンチヒューズ素子ＡＦ２の平均的な抵抗値が１ＭΩであれば、抵抗値が１０ＭΩであるアンチヒューズ素子ＡＦ１をコネクト状態であると判定することができる。また、コネクト状態であるアンチヒューズ素子ＡＦ２の平均的な抵抗値が１０ＫΩであれば、抵抗値が１００ＫΩであるアンチヒューズ素子ＡＦ１をコネクト状態であると判定することができる。これにより、コネクト状態であるアンチヒューズ素子ＡＦ１の抵抗値がプロセス・温度・電圧により変動しても、正しくセンス動作を行うことができ、第１のアンチヒューズ素子ＡＦ１に対する読み出し可能なマージンを例えば一桁拡大することができる。
【０１１０】
＜第２の実施形態＞
図１１は、第２の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【０１１１】
図１１に示すように、本実施形態においては、ポンプ回路１００からネガティブポンプ１０２が削除され、電源スイッチ１０４，１０５の代わりに電源スイッチ１０７，１０８が用いられている。さらに、アンチヒューズ回路５１ａ，５２ａには、ベリファイビット選択回路１６０が追加されている。
【０１１２】
電源スイッチ１０７は、プログラム信号ＰＧＴに応答して高電位ＶＰＰＣ（６．０Ｖ）、或いは、接地電位ＶＳＳ（０Ｖ）を選択し、これを電源配線ＶＰＰＳＶに出力する。電源スイッチ１０８は、プログラム信号ＰＧＴに応答して内部電位ＶＰＰ（３．０Ｖ）又は接地電位（０Ｖ）を選択し、これをコネクト信号ＡＦＲＥＦとして出力する。その他の構成は、基本的に図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１１３】
図１２は、第２の実施形態によるロード回路１１０、コネクト回路１２０、センス回路１３０及びベリファイビット選択回路１６０の回路図である。
【０１１４】
第２の実施形態によるロード回路１１０は、図１２に示すように、電源配線ＶＰＰＳＶと接続ノードＡＦＮ１との間に接続されたアンチヒューズ素子ＡＦ１と、接続ノードＡＦＮ１とセンスノードＡＦＢＬとの間に挿入されたＮチャンネル型ＭＯＳトランジスタ１１３，１１１とを備えている。トランジスタ１１３のゲート電極は内部電位ＶＰＰに固定されている。
【０１１５】
第２の実施形態によるコネクト回路１２０は、接続ノードＡＦＮ１と接地電位ＶＳＳが供給される配線との間に接続されたＮチャンネル型ＭＯＳトランジスタ１２４，１２５を備えている。トランジスタ１２４のゲート電極には、コネクト動作時に活性化されるコネクト信号ＡＦＲＥＦが供給される。また、トランジスタ１２５のゲート電極には、セレクト信号ＲＳＥＴ及び冗長アドレスＲＡの対応するビットを受けるＮＡＮＤゲート回路１２６の出力信号が供給される。
【０１１６】
第２の実施形態によるセンス回路１３０は、図１２に示すように、バイアス電位ＢＩＡＳが供給されるゲート電極を有するトランジスタ１３４を含む。
【０１１７】
第２の実施形態によるセンス回路１３０は、Ｎチャンネル型のイネーブルトランジスタ２３１が追加されている。イネーブルトランジスタ２３１のゲート電極には、プリチャージ信号ＰＲＥＢが供給される。かかる構成により、トランジスタ１３２，２３１からなる電流制御回路は、プリチャージ信号ＰＲＥＢがハイレベルである期間に活性化される。
【０１１８】
ベリファイビット選択回路１６０は、内部電位ＶＰＥＲＩが供給される配線とセンス回路１３０との間に接続されたＰチャンネル型ＭＯＳトランジスタ１６１と、同じくこれらの間に直列に接続されたＰチャンネル型ＭＯＳトランジスタ１６２，１６３からなる。トランジスタ１６２のゲート電極には冗長アドレスＲＡの対応するビットが供給され、トランジスタ１６１，１６３のゲート電極にはイネーブル信号ＥＮＢ及びその反転信号がそれぞれ供給される。かかる構成により、イネーブル信号ＥＮＢがローレベルに活性化している場合、或いは、イネーブル信号ＥＮＢがハイレベルに非活性化しており、且つ、冗長アドレスＲＡの対応するビットがローレベルである場合に、ベリファイビット選択回路１６０は内部電位ＶＰＥＲＩをセンス回路１３０に供給する。
【０１１９】
図１３は、第２の実施形態の変形例によるロード回路１１０、コネクト回路１２０、センス回路１３０及びベリファイビット選択回路１６０の回路図である。
【０１２０】
図１３に示す変形例は、コネクト回路１２０にＮチャンネル型ＭＯＳトランジスタ１２７が追加されるとともに、センス回路１３０に含まれるトランジスタ１３２，２３１の接続順序が逆転している点において、図１２に示した回路と相違している。その他の構成については図１２に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１２１】
トランジスタ１２７は、ソースがトランジスタ１２４のソースに接続されており、ドレイン及びゲート電極にコネクト信号ＡＦＲＥＦ及びその反転信号がそれぞれ供給される。かかる構成により、コネクト信号ＡＦＲＥＦがローレベルに非活性化している期間においては、トランジスタ１２４のソースがローレベル（接地電位ＶＳＳ）に固定される。センス回路１３０の動作については、図１３に示す回路と同じである。
【０１２２】
図１４は、第２の実施形態によるバイアス発生回路１５０の回路図である。
【０１２３】
第２の実施形態によるバイアス発生回路１５０は、図１４に示すように、ロード回路２１０及びコネクト回路２２０の構成が図５に示したバイアス発生回路１５０と相違している。具体的には、ロード回路２１０に含まれるアンチヒューズ素子ＡＦ２が電源配線ＶＰＰＳＶと接続ノードＡＦＮ２との間に接続され、接続ノードＡＦＮ２とモニタノードＭＮとの間にＮチャンネル型ＭＯＳトランジスタ２１２が追加された構成を有している。トランジスタ２１２のゲート電極には内部電位ＶＰＰが供給されている。
【０１２４】
図１４に示すコネクト回路２２０は、接続ノードＡＦＮ２と接地電位ＶＳＳが供給される配線との間に直列に接続されたＮチャンネル型ＭＯＳトランジスタ２２２，２２３を備えている。トランジスタ２２２のゲート電極にはコネクト信号ＡＦＲＥＦが供給され、トランジスタ２２３のゲート電極にはバイアスプログラム信号ＢＩＡＳＰＧＴが供給される。
【０１２５】
このように、第２の実施形態においては、ロード回路２１０及びコネクト回路２２０が図１２又は図１３に示したロード回路１１０及びコネクト回路１２０に対応する回路構成を有している。その動作については、図５を用いて説明した通りである。
【０１２６】
図１５は、第２の実施形態の動作を説明するためのタイミング図である。
【０１２７】
待機期間Ｔ２１では、プログラム信号ＰＧＴがローレベルであり、したがって、電源配線ＶＰＰＳＶには接地電位ＶＳＳ（０Ｖ）が供給される。
【０１２８】
コネクト期間Ｔ２２では、プログラム信号ＰＧＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（６．０Ｖ）が供給される。また、コネクト信号ＡＦＲＥＦのレベルは内部電位ＶＰＰ（３．０Ｖ）となる。この状態で、セレクト信号ＲＳＥＴが順次ハイレベルに変化するとともに、これに対応する冗長アドレスＲＡの各ビットがコネクト回路１２０に入力される。図１５に示す例においても、セレクト信号ＲＳＥＴがＭ＋１ビット（ＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞）であり、冗長アドレスＲＡがｎ＋１ビット（ＲＡ＜０＞〜ＲＡ＜Ｎ＞）である場合を示している。
【０１２９】
これにより、冗長アドレスＲＡの当該ビットがハイレベルであれば、図１２又は図１３に示したアンチヒューズ素子ＡＦ１の両端には約６Ｖのコネクト電圧が印加され、これによってアンチヒューズ素子ＡＦ１に含まれる絶縁膜が絶縁破壊される。かかる動作は、活性化するセレクト信号ＲＳＥＴを順次切り替えることにより、全ての冗長アドレスＲＡがプログラムされるまで繰り返し実行する。
【０１３０】
上記の動作は、ベリファイ動作を行った後、正しくコネクトされていないアンチヒューズ素子ＡＦ１に対して繰り返し実行しても構わない。ベリファイ動作は、イネーブル信号ＥＮＢをローレベルとすることによって、センス回路１３０を活性化させることにより行う。
【０１３１】
待機期間Ｔ２３では、一連のプログラミングが完了する。
【０１３２】
プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦ１からの情報の読み出しが行われる。
【０１３３】
リセット期間Ｔ２４では、リセット信号ＲＳＴＢがローレベルに活性化すると、続くプリチャージ期間Ｔ２５において、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、センス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【０１３４】
ロード期間Ｔ２６では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、アンチヒューズ素子ＡＦ１を介して電源配線ＶＰＰＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦ１にはバイアス電流ＩＢＩＡＳが流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。
【０１３５】
そして、アンチヒューズ素子ＡＦ１がコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳがほとんど流れないため、符号Ａで示すようにセンスノードＡＦＢＬの電位はプリチャージ状態を維持する。これに対し、アンチヒューズ素子ＡＦ１がコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳが流れるため、符号Ｂで示すようにセンスノードＡＦＢＬの電位が大きく低下する。
【０１３６】
また、アンチヒューズ素子ＡＦ１が半コネクト状態である場合には、アンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳが小さいために、符号Ｃで示すようにセンスノードＡＦＢＬの電位の低下は緩やかとなるが、本実施形態においてもアンチヒューズ素子ＡＦ１の抵抗値に応じてバイアス電位ＢＩＡＳが変化することから、より高い感度でセンス動作を行うことが可能となる。
【０１３７】
また、アンチヒューズ素子ＡＦ１のロード動作は、ビット単位で行うことも可能である。この場合、プリチャージ期間Ｔ２７において、センスノードＡＦＢＬをＶＰＥＲＩレベル（１．０Ｖ）にプリチャージした後、ロード期間Ｔ２８において、目的とするビットに対応する冗長アドレスＲＡをローレベルとする。このとき、イネーブル信号ＥＮＢをハイレベルとすれば、図１２又は図１３に示したトランジスタ１６２，１６３がオンすることから、目的とするビットに対応するアンチヒューズ素子ＡＦ１に対して選択的にロード動作を実行することが可能となる。
【０１３８】
＜第３の実施形態＞
図１６は、第３の実施形態によるアンチヒューズ回路５１ａ，５２ａ及びポンプ回路１００の構成を説明するためのブロック図である。
【０１３９】
図１６に示すように、本実施形態においては、アンチヒューズ回路５１ａ，５２ａがアンチヒューズアレイ１７０及びラッチブロック１８０によって構成されている。また、バイアス発生回路１５０にドライバ回路２４０が追加されている。その他の構成は、基本的に図１１に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１４０】
図１７は、アンチヒューズアレイ１７０の回路図である。
【０１４１】
アンチヒューズアレイ１７０は、図１７に示すように、アレイ状に配置された複数のロード回路１１０を備えている。図１７に示す例では、複数のロード回路１１０がＮ＋１行×Ｍ＋１列のアレイを構成している。各行は冗長アドレスＲＡの各ビットに対応し、各列はそれぞれ１つの冗長アドレスＲＡに対応する。
【０１４２】
アンチヒューズアレイ１７０は、行方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられた複数のコネクト回路１２０及びセンス回路１３０と、列方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられたドライバ回路１９１を備える。
【０１４３】
複数のロード回路１１０のうち、行方向に配列された複数のロード回路１１０は、それぞれ対応するセンスノードＡＦＢＬに共通接続されている。これにより、行方向に配列された複数のロード回路１１０は、対応するセンス回路１３０に共通に接続されることになる。図１７においては、Ｎ＋１個のセンスノードＡＦＢＬをＡＦＢＬ＜０＞〜ＡＦＢＬ＜Ｎ＞と表記している。
【０１４４】
複数のロード回路１１０のうち、列方向に配列された複数のロード回路１１０の選択は、ドライバ回路１９１によって行われる。ドライバ回路１９１は、対応するセレクト信号ＲＳＥＴ及びメインワード信号ＭＷＬＲに基づいてプログラム信号ＷＬＰ及びリード信号ＷＬＲを生成し、これらの信号を列方向に配列された複数のロード回路１１０に共通に供給する。図１７においては、Ｍ＋１個のセレクト信号ＲＳＥＴをＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞と表記し、Ｍ＋１個のメインワード信号ＭＷＬＲをＭＷＬＲ＜０＞〜ＭＷＬＲ＜Ｍ＞と表記している。
【０１４５】
メインワード信号ＭＷＬＲは、ロード信号ＬＯＡＤＴ及び対応するレジスタ回路１９２の出力信号を受けるＡＮＤゲート回路１９３によって生成される。レジスタ回路１９２は各列に対応して設けられており、図１７に示すように縦続接続されることによってシフトレジスタを構成している。レジスタ回路１９２のクロックノードにはロードクロック信号ＬＯＡＤＣＬＫが供給されており、これによりロードクロック信号ＬＯＡＤＣＬＫのクロッキングに同期してラッチデータが順次シフトすることになる。また、これらレジスタ回路１９２は、ロード信号ＬＯＡＤＴがローレベルに非活性化されるとリセットされる。
【０１４６】
図１８は、ドライバ回路１９１の回路図である。
【０１４７】
図１８に示すように、ドライバ回路１９１は、メインワード信号ＭＷＬＲ及びセレクト信号ＲＳＥＴを受けるＯＲゲート回路１９４と、セレクト信号ＲＳＥＴ及びプログラム信号ＰＧＴを受けるＡＮＤゲート回路１９５とを備えている。
【０１４８】
ＯＲゲート回路１９４の出力信号は、バッファ回路１９６を介し、リード信号ＷＬＲとして出力される。バッファ回路１９６には、動作電源として内部電位ＶＰＰ（３．０Ｖ）及び接地電位ＶＳＳ（０Ｖ）が供給されているため、リード信号ＷＬＲの活性レベルは内部電位ＶＰＰ（３．０Ｖ）となる。
【０１４９】
一方、ＡＮＤゲート回路１９５の出力信号は、バッファ回路１９７を介し、プログラム信号ＷＬＰとして出力される。バッファ回路１９７は電源配線ＶＰＰＳＶに接続されているため、コネクト動作時におけるプログラム信号ＷＬＰのレベルは、電源配線ＶＰＰＳＶ上の高電位ＶＰＰＣ（６．０Ｖ）となり、ロード動作時におけるプログラム信号ＷＬＰのレベルは、接地電位ＶＳＳ（０Ｖ）となる。
【０１５０】
図１９は、第３の実施形態におけるロード回路１１０の回路図である。
【０１５１】
図１９に示すように、第３の実施形態におけるロード回路１１０は、直列接続されたアンチヒューズ素子ＡＦ１及びトランジスタ１１１によって構成されている。そして、アンチヒューズ素子ＡＦ１の一端にはプログラム信号ＷＬＰが供給され、トランジスタ１１１のゲート電極にはリード信号ＷＬＲが供給される。トランジスタ１１１の基板には、接地電位ＶＳＳが供給されている。
【０１５２】
トランジスタ１１１のドレインは、対応するセンスノードＡＦＢＬに接続されている。図１７に示したように、センスノードＡＦＢＬは、行方向に配列された複数のロード回路１１０において共通接続される。
【０１５３】
図２０は、第３の実施形態におけるコネクト回路１２０の回路図である。
【０１５４】
図２０に示すように、第３の実施形態におけるコネクト回路１２０は、センスノードＡＦＢＬと接地電位ＶＳＳが供給される配線との間に直列に接続されたトランジスタ１２４，１２５からなる。トランジスタ１２４のゲート電極にはコネクト信号ＡＦＲＥＦが供給され、トランジスタ１２５のゲート電極には冗長アドレスＲＡの対応するビットが供給される。また、トランジスタ１２４の基板には接地電位ＶＳＳが供給されている。
【０１５５】
図２１は、第３の実施形態におけるセンス回路１３０の回路図である。
【０１５６】
図２１に示すように、第３の実施形態におけるセンス回路１３０は、Ｎチャンネル型ＭＯＳトランジスタ２３２が追加されている点において、図３に示したセンス回路１３０と相違している。その他の点については、図３に示したセンス回路１３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１５７】
トランジスタ２３２は、センスノードＡＦＢＬとインバータ回路１３３の入力ノードとの間に挿入されており、そのゲート電極にはロード信号ＬＯＡＤＴが供給される。このため、ロード信号ＬＯＡＤＴがハイレベルに活性化すると、センスノードＡＦＢＬとインバータ回路１３３の入力ノードとが短絡される。
【０１５８】
以上がアンチヒューズアレイ１７０の回路構成である。このような構成を有するアンチヒューズアレイ１７０に対してプログラミングを行う場合、ドライバ回路１９１を用いていずれかの列を選択した状態で、複数のコネクト回路１２０を用いて１又は２以上のアンチヒューズ素子ＡＦ１の両端に高電圧を印加する。これにより、列単位でのプログラミングが行われる。また、アンチヒューズアレイ１７０から情報を読み出す場合、ドライバ回路１９１を用いていずれかの列を選択した状態でロード信号ＬＯＡＤＴを活性化させることにより、複数のアンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳを流す。これにより、列単位でのロード動作が行われる。
【０１５９】
ロード動作によって読み出された不良アドレス情報ＡＦＢＬＢは、図１６に示したラッチブロック１８０に供給される。
【０１６０】
図２２は、ラッチブロック１８０の回路図である。
【０１６１】
図２２に示すように、ラッチブロック１８０は、アレイ状に配置された複数のラッチ回路２００を備えている。図２２に示す例では、複数のラッチ回路２００がＮ＋１行×Ｍ＋１列のアレイを構成している。各行は冗長アドレスＲＡの各ビットに対応し、各列はそれぞれ１つの冗長アドレスＲＡに対応する。
【０１６２】
複数のラッチ回路２００のうち、行方向に配列された複数のラッチ回路２００には、不良アドレス情報ＡＦＢＬＢの対応するビットが共通に供給される。図２２においては、Ｎ＋１ビットの不良アドレス情報ＡＦＢＬＢをＡＦＢＬＢ＜０＞〜ＡＦＢＬＢ＜Ｎ＞と表記している。
【０１６３】
複数のラッチ回路２００のうち、列方向に配列された複数のラッチ回路２００の選択は、メインワード信号ＭＷＬＲによって行われる。メインワード信号ＭＷＬＲを生成する回路についてはすでに説明したとおりである。
【０１６４】
図２３は、ラッチ回路２００の回路図である。
【０１６５】
図２３に示すように、ラッチ回路２００は、循環接続された２つのインバータ回路２０１，２０２と、不良アドレス情報ＡＦＢＬＢの対応するビットを入力するためのトランジスタ２０３と、ラッチされた情報を出力するトランジスタ２０４とを備えている。
【０１６６】
トランジスタ２０３のゲート電極には、対応するメインワード信号ＭＷＬＲが供給される。これにより、アンチヒューズアレイ１７０から読み出された不良アドレス情報ＡＦＢＬＢの各ビットは、対応するラッチ回路２００に転送されることになる。
【０１６７】
また、トランジスタ２０４のゲート電極には、出力信号ＲＥＤＸが供給される。トランジスタ２０４は、インバータ回路２０１，２０２と出力ラインＲＸとの間に接続されており、これにより、出力信号ＲＥＤＸが活性化すると、ラッチ回路２００に保持されている情報が出力ラインＲＸに出力される。図２２に示すように、行方向に配列された複数のラッチ回路２００は、出力ラインＲＸを共有している。図２２においては、Ｎ＋１本の出力ラインＲＸをＲＸ＜０＞〜ＲＸ＜Ｎ＞と表記している。また、Ｍ＋１ビットの出力信号ＲＥＤＸをＲＥＤＸ＜０＞〜ＲＥＤＸ＜Ｍ＞と表記している。
【０１６８】
かかる構成により、アンチヒューズアレイ１７０に対してロード動作を行うと、アレイ状のロード回路１１０から読み出された不良アドレス情報ＡＦＢＬＢは、アレイ状のラッチ回路２００に次々と転送されることになる。ラッチ回路２００に転送された不良アドレス情報ＡＦＢＬＢは、出力ラインＲＸを介してアドレス比較回路５１ｂ，５２ｂに供給される。
【０１６９】
図２４は、第３の実施形態によるバイアス発生回路１５０の回路図である。
【０１７０】
図２４に示すように、第３の実施形態によるバイアス発生回路１５０は、アンプ回路１５１からトランジスタ１５５が削除されるとともに、ロード回路２１０の構成が図１４に示したバイアス発生回路１５０と相違している。また、ロード回路２１０を駆動するドライバ回路２４０も追加されている。
【０１７１】
具体的には、ロード回路２１０に含まれるアンチヒューズ素子ＡＦ２がドライバ回路２４０と接続ノードＡＦＮ２との間に接続され、接続ノードＡＦＮ２とモニタノードＭＮとの間にＮチャンネル型ＭＯＳトランジスタ２１３が接続された構成を有している。トランジスタ２１３のゲート電極もドライバ回路２４０に接続されている。
【０１７２】
ドライバ回路２４０は、図１８に示したドライバ回路１９１と類似した構成を有している。つまり、ドライバ回路２４０は、バイアス制御信号ＢＩＡＳＣＯＮＴ及びバイアスプログラム信号ＢＩＡＳＰＧＴを受けるＯＲゲート回路２４４を備え、その出力信号は、バッファ回路２４６を介し、トランジスタ２１３のゲート電極に供給される。バッファ回路２４６には、動作電源として内部電位ＶＰＰ（３．０Ｖ）及び接地電位ＶＳＳ（０Ｖ）が供給されているため、バイアス制御信号ＢＩＡＳＣＯＮＴ及びバイアスプログラム信号ＢＩＡＳＰＧＴの一方が活性化すると、トランジスタ２１３のゲート電極には内部電位ＶＰＰ（３．０Ｖ）が印加される。
【０１７３】
さらに、バイアスプログラム信号ＢＩＡＳＰＧＴは、バッファ回路２４７を介してアンチヒューズ素子ＡＦ２に供給される。バッファ回路２４７は電源配線ＶＰＰＳＶに接続されているため、コネクト動作時においてはアンチヒューズ素子ＡＦ２の両端に６．０Ｖの電圧が印加される。
【０１７４】
図２５は、第３の実施形態の動作を説明するためのタイミング図である。
【０１７５】
待機期間Ｔ３１では、プログラム信号ＰＧＴがローレベルであり、したがって、電源配線ＶＰＰＳＶには接地電位ＶＳＳ（０Ｖ）が供給される。
【０１７６】
コネクト期間Ｔ３２では、プログラム信号ＰＧＴがハイレベルに変化する。これにより、電源配線ＶＰＰＳＶには高電位ＶＰＰＣ（６．０Ｖ）が供給される。また、コネクト信号ＡＦＲＥＦのレベルは内部電位ＶＰＰ（３．０Ｖ）となる。そして、所定のメインワード信号ＭＷＬＲが活性化している状態で、セレクト信号ＲＳＥＴが順次ハイレベルになるとともに、これに対応する冗長アドレスＲＡの各ビットが複数のコネクト回路１２０に入力される。これにより、選択された列を構成する複数のロード回路１１０には、当該冗長アドレスＲＡがプログラミングされることになる。
【０１７７】
かかる動作は、メインワード信号ＭＷＬＲの選択を切り替えることによって全ての列に対して行われる。これにより、アンチヒューズアレイ１７０の各列には、それぞれ対応する冗長アドレスＲＡがプログラミングされる。上記の動作は、ベリファイ動作を行った後、正しくコネクトされていないアンチヒューズ素子ＡＦ１に対して繰り返し実行しても構わない。
【０１７８】
プログラミングが完了した後は、半導体装置１０がリセットされる度に、アンチヒューズ素子ＡＦ１からの情報の読み出しが行われる。
【０１７９】
待機期間Ｔ３３の後のリセット期間Ｔ３４では、リセット信号ＲＳＴＢがローレベルに活性化する。
【０１８０】
プリチャージ期間Ｔ３５では、プリチャージ信号ＰＲＥＢがローレベルに活性化する。これにより、全てのセンス回路１３０内のセンスノードＡＦＢＬはＶＰＥＲＩレベル（１．０Ｖ）にプリチャージされる。
【０１８１】
ロード期間Ｔ３６では、プリチャージが解除されるとともに、ロード信号ＬＯＡＤＴがハイレベルに活性化する。これにより、センスノードＡＦＢＬは、アンチヒューズ素子ＡＦ１を介して電源配線ＶＰＰＳＶに接続された状態となる。このため、アンチヒューズ素子ＡＦ１にはバイアス電流ＩＢＩＡＳが流れ、その電流量に応じてセンスノードＡＦＢＬの電位が変化する。
【０１８２】
そして、アンチヒューズ素子ＡＦ１がコネクトされていない場合（絶縁状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳがほとんど流れないため、符号Ａで示すようにセンスノードＡＦＢＬの電位はプリチャージ状態を維持する。これに対し、アンチヒューズ素子ＡＦ１がコネクトされている場合（導通状態である場合）には、アンチヒューズ素子ＡＦ１にバイアス電流ＩＢＩＡＳが流れるため、符号Ｂで示すようにセンスノードＡＦＢＬの電位が大きく低下する。
【０１８３】
また、アンチヒューズ素子ＡＦ１が半コネクト状態である場合には、アンチヒューズ素子ＡＦ１に流れるバイアス電流ＩＢＩＡＳが小さいために、符号Ｃで示すようにセンスノードＡＦＢＬの電位の低下は緩やかとなる。しかしながら、本実施形態においてもアンチヒューズ素子ＡＦ１の抵抗値に応じてバイアス電位ＢＩＡＳが変化することから、より高い感度でセンス動作を行うことが可能となる。
【０１８４】
このようにして読み出された不良アドレス情報ＡＦＢＬＢは、ラッチブロック１８０に含まれる所定のラッチ回路２００に書き込まれる。したがって、上記の動作を各列に対して順次実行すれば、各列に書き込まれた不良アドレス情報ＡＦＢＬＢが次々とラッチブロック１８０に転送される。図２５に示す例では、Ｍ＋１回のロード動作を繰り返すことにより、プリチャージ期間Ｔ３７及びロード期間Ｔ３８にて、全ての転送動作が完了している。
【０１８５】
以上説明した第３の実施形態のように、アンチヒューズ素子ＡＦ１を含むロード回路１１０をアレイ状に配置する場合であっても、第１及び第２の実施形態と同じ効果を得ることが可能となる。
【０１８６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１８７】
例えば、上記実施形態では、本発明をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＰＣＭ（Ｐｈａｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍｅｍｒｏｙ）、及びフラッシュメモリなど他の種類の半導体メモリデバイスに適用することも可能であるし、ＣＰＵやＤＳＰなどロジック系の半導体デバイスに適用することも可能である。
【符号の説明】
【０１８８】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｄ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ｖ，１５ｓ    電源端子
２１      内部クロック生成回路
２２      ＤＬＬ回路
３１      コマンドデコーダ
４１      アドレスラッチ回路
５１      ロウデコーダ
５１ａ，５２ａ    アンチヒューズ回路
５１ｂ，５２ｂ    アドレス比較回路
５２      カラムデコーダ
５３      センスアンプ列
５４      アンチヒューズ制御回路
５５      冗長アドレスデコーダ
６０      メモリセルアレイ
７０      メインアンプ
８０      データ入出力回路
９０      電源回路
１００    ポンプ回路
１０１    ポジティブポンプ
１０２    ネガティブポンプ
１０４，１０５，１０７，１０８    電源スイッチ
１１０    ロード回路
１１１，１１３，１２３〜１２５，１２７，１３２，１３６，１４２，１５４，１５５，１５６Ｘ，２０３，２０４，２１１〜２１３，２２２，２２３，２３２    Ｎチャンネル型ＭＯＳトランジスタ
１１２，１２１，１３１，１３４，１３７，１４１，１４２Ｘ，１５２Ｘ〜１５４Ｘ，１５３，１６１〜１６３，２２１    Ｐチャンネル型ＭＯＳトランジスタ
１２０    コネクト回路
１２２    ＮＡＮＤゲート回路
１２６    ＡＮＤゲート回路
１３０    センス回路
１３３    第１のインバータ回路
１３４，１３８    バイアストランジスタ
１３５，１３９    プリチャージトランジスタ
１４０    しきい値モニタ
１４０Ｘ  基準電位発生回路
１４１    第２のインバータ回路
１４１Ｘ  オペアンプ
１４２    電圧供給回路
１４３Ｘ  抵抗
１５０，１５０Ｘ    バイアス発生回路
１５１    アンプ回路
１５１Ｘ  オペアンプ
１５２    差動回路
１５５Ｘ  可変抵抗
１５６    定電流源
１５７，１５８    入力トランジスタ
１６０    ベリファイビット選択回路
１７０    アンチヒューズアレイ
１８０    ラッチブロック
１９１    ドライバ回路
１９２    レジスタ回路
１９３，１９５    ＡＮＤゲート回路
１９４    ＯＲゲート回路
１９６，１９７    バッファ回路
２００    ラッチ回路
２０１，２０２    インバータ回路
２１０    ロード回路
２２０    コネクト回路
２３１    イネーブルトランジスタ
２４０    ドライバ回路
２４４    ＯＲゲート回路
２４６，２４７    バッファ回路
ＡＦ１    第１のアンチヒューズ素子
ＡＦ２    第２のアンチヒューズ素子
ＡＦＢＬ  センスノード
ＡＦＢＬＢ  不良アドレス情報
ＡＦＮ１，ＡＦＮ２    接続ノード
ＢＬ      ビット線
ＣＭ１〜ＣＭ３    カレントミラー回路
ＭＣ      メモリセル
ＭＮ      モニタノード
ＲＢＬ    冗長ビット線
ＲＭＣ    冗長メモリセル
ＲＷＢＳ  リードライトバス
ＲＷＬ    冗長ワード線
ＲＸ      出力ライン
ＳＡ      センスアンプ
ＶＰＰＳＶ，ＶＢＢＳＶ    電源配線
ＷＬ      ワード線
【図１】
2015191677.tif 000003
【図２】
2015191677.tif 000004
【図３】
2015191677.tif 000005
【図４】
2015191677.tif 000006
【図５】
2015191677.tif 000007
【図６】
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【図７】
2015191677.tif 000009
【図８】
2015191677.tif 000010
【図９】
2015191677.tif 000011
【図１０】
2015191677.tif 000012
【図１１】
2015191677.tif 000013
【図１２】
2015191677.tif 000014
【図１３】
2015191677.tif 000015
【図１４】
2015191677.tif 000016
【図１５】
2015191677.tif 000017
【図１６】
2015191677.tif 000018
【図１７】
2015191677.tif 000019
【図１８】
2015191677.tif 000020
【図１９】
2015191677.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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