(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】フォトレジスト膜ＰＲをマスクとして、素子分離領域ＳＴＩをエッチングすることにより、素子分離領域ＳＴＩの下層部であるｐ型ウエルＰＷを露出させた後、フォトレジスト膜ＰＲの表面の堆積物ＰＯをエッチングする。そして、このフォトレジスト膜ＰＲをマスクとして、露出したｐ型ウエルＰＷに、不純物イオンを注入することによりソース領域ＭＳを形成した後、フォトレジスト膜ＰＲを除去する。これにより、フォトレジスト膜ＰＲの表面の堆積物ＰＯに不純物イオンが打ち込まれることにより硬化層が形成されることを防止することができる。その結果、フォトレジスト膜ＰＲの除去の際のポッピング現象を抑制することができ、ゲートＧなどのパターンが破壊することを防止することができる。【選択図】図１
2015170763.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された絶縁膜の上方に、フォトレジスト膜を形成する工程、
（ｂ）前記フォトレジスト膜を露光し、現像する工程、
（ｃ）前記（ｂ）工程の後、前記フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記絶縁膜の下の前記半導体基板を露出する工程、
（ｄ）前記（ｃ）工程の後、前記フォトレジスト膜の表面をエッチングする工程、
（ｅ）前記（ｄ）工程の後、前記フォトレジスト膜をマスクとして、前記半導体基板に、不純物イオンを注入する工程、
（ｆ）前記（ｅ）工程の後、前記フォトレジスト膜を除去する工程、
を有する半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記フォトレジスト膜上に堆積物を形成しつつ、前記絶縁膜をエッチングする工程であり、
前記（ｄ）工程は、前記フォトレジスト膜上の前記堆積物をエッチングする工程である、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程は、エッチングガスとして、フルオロカーボン系ガスを用いる工程である、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記（ｄ）工程は、エッチングガスとして、酸素またはオゾンを用いる工程である、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記エッチングガスは、酸素原子より質量数の大きい元素を含有する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記元素は、アルゴン（Ａｒ）である、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ）工程のエッチング量は５０ｎｍ以上３００ｎｍ以下の範囲である、半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法において、
前記（ｃ）工程のエッチングガスの流量のばらつきは、±１．５％の範囲で調整される、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、１１０℃以上１２０℃以下で行われる、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、ゲート電極間に位置する前記絶縁膜をエッチングする工程であって、
前記フォトレジスト膜は、前記ゲート電極間上に開口部を有する、半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板上に形成された導電性膜の上方に、フォトレジスト膜を形成する工程、
（ｂ）前記フォトレジスト膜を露光し、現像する工程、
（ｃ）前記（ｂ）工程の後、前記フォトレジスト膜をマスクとして、前記導電性膜をエッチングする工程、
（ｄ）前記（ｃ）工程の後、前記フォトレジスト膜の表面をエッチングする工程、
（ｅ）前記（ｄ）工程の後、前記フォトレジスト膜をマスクとして、前記半導体基板に、不純物イオンを注入する工程、
（ｆ）前記（ｅ）工程の後、前記フォトレジスト膜を除去する工程、
を有する半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記フォトレジスト膜上に堆積物を形成しつつ、前記導電性膜をエッチングする工程であり、
前記（ｄ）工程は、前記フォトレジスト膜上の前記堆積物をエッチングする工程である、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｃ）工程は、エッチングガスとして、フルオロカーボン系ガスを用いる工程である、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ）工程は、エッチングガスとして、酸素またはオゾンを用いる工程である、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記エッチングガスは、酸素原子より質量数の大きい元素を含有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記元素は、アルゴン（Ａｒ）である、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｄ）工程のエッチング量は５０ｎｍ以上３００ｎｍ以下の範囲である、半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程のエッチングガスの流量のばらつきは、±１．５％の範囲で調整される、半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程は、１１０℃以上１２０℃以下で行われる、半導体装置の製造方法。
【請求項２０】
（ａ）半導体基板の上方に、第１フォトレジスト膜を形成する工程、
（ｂ）前記第１フォトレジスト膜を第１温度で除去する工程、
（ｃ）前記半導体基板上に形成された絶縁膜の上方に、第２フォトレジスト膜を形成する工程、
（ｄ）前記第２フォトレジスト膜を露光し、現像する工程、
（ｅ）前記（ｄ）工程の後、前記第２フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記絶縁膜の下の前記半導体基板を露出する工程、
（ｆ）前記（ｅ）工程の後、前記第２フォトレジスト膜をマスクとして、前記絶縁膜の下の前記半導体基板に、不純物イオンを注入する工程、
（ｇ）前記（ｆ）工程の後、前記第２フォトレジスト膜を前記第１温度より低い第２温度で除去する工程、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、エッチング技術およびイオン注入技術を用いた半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の製造工程においては、エッチング技術やイオン注入技術が用いられる。例えば、特許文献１（特開平１１−９７４２１号公報）には、下地層およびレジストに元素をイオン注入する工程の後、酸素ラジカルを含むラジカル雰囲気でレジストの表面に形成された上記元素を含む上部層をアッシングする技術が開示されている。
【０００３】
また、特許文献２（特開２００８−２３５６６０号公報）には、レジスト膜をマスクとして用いて低誘電率膜の一部をプラズマエッチングした後に、レジスト膜を除去する際、アッシングに先立って、前処理アッシングを行う技術が開示されている。前処理アッシングでは、被処理基板を８０℃から２００℃までの温度範囲内で保持し、所定時間アッシングを行う。
【０００４】
また、特許文献３（特開平１１−１６２９３６号公報）には、レジストの除去方法において、前アッシャ室におけるライトアッシングと、後アッシャ室におけるメインアッシングと、更に前アッシャ室におけるアフタライトアッシングとをそれぞれ行い、３回のアッシングにより、レジストの高剥離性、高処理能力を持たせる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−９７４２１号公報
【特許文献２】特開２００８−２３５６６０号公報
【特許文献３】特開平１１−１６２９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
種々の半導体装置の製造工程においては、エッチング工程やイオン注入工程が含まれる。また、製造工程によっては、エッチング工程とイオン注入工程が、連続して行われることがある。
【０００７】
このような工程を有する半導体装置の製造に際しては、製造工程の簡略化を図りつつ、高精度のエッチングおよびイオン注入が行われることが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置の製造方法は、フォトレジスト膜をマスクとして、第１膜をエッチングすることにより、第１膜の下層部を露出させた後、フォトレジスト膜の表面をエッチングする。そして、このフォトレジスト膜をマスクとして、第１膜の下層部に、不純物イオンを注入した後、フォトレジスト膜を除去する。
【発明の効果】
【００１１】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）〜（ｄ）は、実施の形態１の半導体装置の製造工程を模式的に示す断面図である。
【図２】（ａ１）〜（ｃ１）および（ａ２）〜（ｃ２）は、実施の形態１の比較例の半導体装置の製造工程を模式的に示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す平面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２８に続く断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３０に続く断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図であって、図３１に続く断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図であって、図３４に続く断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図であって、図３５に続く断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図であって、図３６に続く断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す断面図であって、図３７に続く断面図である。
【図４０】実施の形態１の半導体装置の製造工程を示す断面図であって、図３８に続く断面図である。
【図４１】実施の形態１の半導体装置の製造工程を示す断面図であって、図３９に続く断面図である。
【図４２】実施の形態１の半導体装置の製造工程を示す断面図であって、図４０に続く断面図である。
【図４３】実施の形態１の半導体装置の製造工程を示す断面図であって、図４１に続く断面図である。
【図４４】実施の形態１の半導体装置の製造工程を示す断面図であって、図４２に続く断面図である。
【図４５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４３に続く断面図である。
【図４６】実施の形態１の半導体装置の製造工程を示す断面図であって、図４４に続く断面図である。
【図４７】実施の形態１の半導体装置の製造工程を示す断面図であって、図４５に続く断面図である。
【図４８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図４９】実施の形態１の半導体装置の特徴的な製造工程を示す断面図である。
【図５０】実施の形態１の半導体装置の特徴的な製造工程を示す断面図である。
【図５１】実施の形態１の半導体装置の特徴的な製造工程を示す断面図である。
【図５２】実施の形態１の半導体装置の特徴的な製造工程を示す断面図である。
【図５３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５４】実施の形態２の半導体装置の製造工程を示す断面図であって、図５３に続く断面図である。
【図５５】実施の形態２の半導体装置の製造工程を示す断面図であって、図５４に続く断面図である。
【図５６】実施の形態２の半導体装置の製造工程を示す断面図であって、図５５に続く断面図である。
【図５７】比較例の半導体装置の製造工程を模式的に示す断面図である。
【図５８】比較例の半導体装置の製造工程を模式的に示す断面図である。
【図５９】実施の形態４の半導体装置の製造工程を示す断面図である。
【図６０】実施の形態４の半導体装置の製造工程を示す断面図であって、図５９に続く断面図である。
【図６１】実施の形態４の半導体装置の製造工程を示す断面図であって、図６０に続く断面図である。
【図６２】実施の形態４の半導体装置の製造工程を示す断面図であって、図６１に続く断面図である。
【図６３】実施の形態４の半導体装置の製造工程を示す断面図であって、図６２に続く断面図である。
【図６４】実施の形態４の半導体装置の製造工程を示す断面図であって、図６３に続く断面図である。
【図６５】実施の形態４の半導体装置の製造工程を示す断面図であって、図６４に続く断面図である。
【図６６】実施の形態４の半導体装置の製造工程を示す断面図であって、図６５に続く断面図である。
【図６７】実施の形態４の半導体装置の製造工程を示す断面図であって、図６６に続く断面図である。
【図６８】実施の形態４の半導体装置の製造工程を示す断面図であって、図６７に続く断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の製造工程について説明する。
【００１９】
図１（ａ）〜（ｄ）は、本実施の形態の半導体装置の製造工程を模式的に示す断面図である。
【００２０】
図１は、素子分離領域ＳＴＩ上に位置している２つのゲートＧ間の素子分離領域ＳＴＩをエッチングにより除去し、さらに、ゲートＧ間に不純物をイオン注入することにより、ソース領域（ソースライン）ＭＳを形成する工程を示すものである。
【００２１】
図１（ａ）に示すゲートＧは、半導体基板（ｐ型ウエルＰＷ）上の素子分離領域ＳＴＩ上に形成されている。ゲートＧおよび素子分離領域ＳＴＩ上にフォトレジスト膜ＰＲを形成し、フォトリソグラフィ技術（露光・現像処理）により、ソース領域ＭＳの形成領域上のフォトレジスト膜ＰＲを除去する。この際、ゲートＧの端部とフォトレジスト膜ＰＲの端部が一致するように開口部（コンタクトホール）ＯＡを設けることは困難であるため、ゲートＧ間（幅Ｗ１）より大きな幅（Ｗ２）の開口部を設ける。このため、図示するように、フォトレジスト膜ＰＲの端部は、ゲートＧ上に位置することとなる。
【００２２】
次いで、図１（ｂ）に示すように、フォトレジスト膜ＰＲおよびゲートＧをマスクとして、ゲートＧ間の素子分離領域ＳＴＩをドライエッチングすることにより、半導体基板（ｐ型ウエルＰＷ）を露出させる。このドライエッチングは、堆積性を有するエッチングである。このため、フォトレジスト膜ＰＲ上および側面には、堆積物（ポリマー）ＰＯが形成される。一般的に、エッチングにおいては、フォトレジスト膜をマスクとして下層の膜をエッチングするが、このエッチングの際には、フォトレジスト膜も膜減りする。このため、エッチングをしつつ、堆積物（成膜成分、副生成物）を堆積させることで、フォトレジスト膜を保護し、また、フォトレジスト膜の膜減りを補完することで、エッチング精度を向上させることができる。このようなエッチングを“堆積性を有するエッチング”や“ポリマーエッチング”と言うことがある。
【００２３】
素子分離領域ＳＴＩとして酸化シリコン膜を用いた場合、エッチングガスとしては、例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８などのフルオロカーボン系ガスを用いることができる。このようなガスを用いた場合、ＣＦ系ラジカル（ＣＦ＊、ＣＦ２＊、ＣＦ３ ＊）により、被エッチング膜をエッチングしつつ、フォトレジスト膜上や側壁にエッチング副生物としてフルオロカーボン系ポリマー（ＣＦ系ポリマー）からなる堆積物ＰＯが堆積する。フルオロカーボンとは、炭素−フッ素結合を有する化合物である。例えば、エッチングガスとして、ＣＨＦ３とＣＦ４の混合ガスを用い、素子分離領域（酸化シリコン膜）をエッチングすることができる。
【００２４】
次いで、図１（ｃ）に示すように、フォトレジスト膜ＰＲ上および側面の堆積物ＰＯをスライトアッシングにより除去する。フルオロカーボン系ポリマー（ＣＦ系ポリマー）からなる堆積物ＰＯを除去するには、エッチングガスとして、酸素を用いエッチングを行う。エッチング雰囲気中にＡｒ（アルゴン）を導入してもよい。また、エッチングガスとして、オゾン（Ｏ３）を用いてもよい。エッチングガス中のＡｒの添加（含有）および基板バイアス（高周波電位）の印加は、必ずしも必須のものではないが、エッチングガス中に、酸素（Ｏ）より質量数の大きい元素を添加し、基板バイアスを印加することにより、エッチング速度が向上する。特に、堆積物（ポリマー）ＰＯは、フォトレジスト膜より硬質であるため、Ａｒの添加や基板バイアスの印加を行うことで、エッチング速度を大きくでき、また、堆積物（ポリマー）ＰＯの除去性を向上させることができる。
【００２５】
このようなフォトレジスト膜（堆積物を含む）の表面の僅かなエッチング（以降“スライトアッシング”という）によれば、フォトレジスト膜ＰＲで覆うべき領域に与える影響は小さく、以降のイオン注入工程のマスク膜としての役割を十分に果たすものである。スライトアッシング量（エッチング量）としては、５０〜３００ｎｍの範囲で行うことが好ましい。特に、図１（ｃ）および図１（ｄ）に示す場合においては、ゲートＧもマスクとしての役割を果たすため、ゲート長以下のフォトレジスト膜ＰＲの後退は問題とならない。
【００２６】
次いで、図１（ｄ）に示すように、フォトレジスト膜ＰＲおよびゲートＧをマスクとして、露出したｐ型ウエルＰＷの表面に、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ソース領域（ｎ＋型半導体領域）ＭＳを形成する。
【００２７】
次いで、フォトレジスト膜ＰＲをアッシング（灰化処理）により除去する。アッシング条件としては、例えば、アッシング用のガスとして酸素またはオゾンを用い処理を行う。なお、このアッシングにおいては、Ａｒの添加や基板バイアスの印加を行わなくても、上記堆積物（ポリマー）ＰＯよりも速やかに処理が行われる。もちろん、ガスにＡｒを添加してもよいし、また、基板にバイアス電位を印加してもよい。
【００２８】
通常、Ｏ２ガスでフォトレジスト膜をアッシングするには、フォトレジスト膜の成分との反応物であるＣＯ２、ＣＯおよびＨ２Ｏ（水蒸気）を気化させるため、高温での処理が好ましい。これに対し、エッチング装置においては、基板（ウエハ）にイオンを引き込むための高周波電位印加機構が基板搭載台の下部に備えてあり、イオン化したガスを基板に衝突させ被エッチング膜（ここでは、フォトレジスト膜）を弾き飛ばす（スパッタ）。このようにして、Ｏ２ガスでアッシング（ポリマー除去）を行うことが可能となる。
【００２９】
さらに、Ａｒのような質量の大きな原子（元素）をイオン化させてウエハにスパッタ効果を与えることで、ポリマーの除去効果（アッシングレート）を増大させることができる。この原理を用いることで、Ａｒ＋Ｏ２ガスでのガス流量やイオンエネルギーを調整することが可能となるので、ポリマーの除去量を最適に調整することが可能となる。
【００３０】
実際の調整では、Ｏ２ガス流量を増加するとポリマーの除去効果（アッシングレート）を増加させることができる。また、イオンエネルギーを増加させることでもポリマーの除去効果（アッシングレート）も増加させることができる。
【００３１】
しかしながら、イオンエネルギーの増加により、フォトレジスト膜以外の部分(エッチングした部分）に対して、Ｏ２ガスの打ち込み等による物理的なスパッタリング効果が働いてしまうため、イオンエネルギーはできるだけ低い方が望ましい。
【００３２】
一方、ポリマー除去は一般的なアッシング装置でも可能である。しかしながら、ポリマーの除去を目的とし、且つ、イオン注入の為のフォトレジスト膜の膜厚を確保することを目的として考えると、低温で、且つ、アッシングレートが非常に低いものでないと制御性よくポリマー除去することができない。また、エッチング後に、ウエハを一度装置外に出してからアッシング装置で処理を行うこととなるため、ウエハが大気に曝され、ポリマーの変質等が生じ得る。そのため、ポリマーの除去制御が困難となり得る。
【００３３】
また、一般的なアッシング装置にはイオン引き込み機構である高周波電位印加機構が無いものが多く、ポリマー除去の制御性という観点からは、装置外へ出すこと無く、図１（ｂ）の工程と同じエッチング室で連続してポリマーを除去する方法が有効である。
【００３４】
このように、本実施の形態によれば、堆積性を有するエッチング処理の後、スライトアッシングを行い、フォトレジスト膜ＰＲの表面に堆積した堆積物ＰＯを除去した後、不純物イオンのイオン注入を行ったので、フォトレジスト膜ＰＲのアッシングを精度良く行うことができる。
【００３５】
これに対し、図２に示すように、フォトレジスト膜ＰＲの表面に堆積物ＰＯが形成された状態でイオン注入を行った場合には、その後のアッシング工程においてフォトレジスト膜ＰＲの爆発（ポッピング現象）が生じ得る。図２の（ａ１）〜（ｃ１）および（ａ２）〜（ｃ２）は、本実施の形態の比較例の半導体装置の製造工程を模式的に示す断面図である。
【００３６】
図２（ａ１）〜（ｃ１）はフォトレジスト膜ＰＲを用いてコンタクトホールを形成する領域を示しており、後述のメモリセル領域ＭＡに対応している。また、図２（ａ２）〜（ｃ２）はフォトレジスト膜ＰＲに覆われた領域を示しており、例えば、後述の周辺回路領域ＰＡに対応している。
【００３７】
図２（ａ１）および（ａ２）は、フォトレジスト膜ＰＲの表面に堆積物ＰＯが形成された状態を示す。また、図２（ｂ１）および（ｂ２）は、イオン注入工程による硬化層（変質層）ＨＤの形成を示す。また、図２（ｃ１）および（ｃ２）は、アッシングによるポッピング現象を示す。
【００３８】
図２（ａ２）〜（ｃ２）に示すように、ポッピング現象は主にゲートＧに大きな悪影響を及ぼす。これは、ゲートＧ上は他の領域に比べてフォトレジスト膜ＰＲに覆われた面積が大きいからである。
【００３９】
具体的には、図２（ｂ２）に示すように、フォトレジスト膜ＰＲの表面に堆積物ＰＯが形成された状態で、イオン注入を行うと、堆積物ＰＯにも不純物イオンが注入され、硬化層（変質層）ＨＤが形成される。
【００４０】
この後、図２（ｃ２）に示すように、フォトレジスト膜ＰＲの表面が硬い硬化層（変質層）ＨＤで覆われた状態でアッシングを行うと、フォトレジスト膜の気化ガス（反応ガス）が排出されず、フォトレジスト膜ＰＲの内部で内圧が高まる。即ち、アッシングにおいては、フォトレジスト膜の主成分である炭素（Ｃ）および水素（Ｈ）が酸素（Ｏ２）と反応し、ＣＯ２、ＣＯおよびＨ２Ｏ（水蒸気）となり気化する。例えば、処理温度は、１５０℃〜３５０℃である。この内圧が限界に達すると、フォトレジスト膜が爆発（破裂）する。
【００４１】
このような現象を、“ポッピング現象”という。このようなポッピング現象が起こると、硬化層ＨＤや堆積物（ポリマー）ＰＯが予期せぬ箇所に飛散し、除去し難いパーティクルとなり得る。また、爆発時のエネルギーにより、ゲートＧなどの下層のパターンが破壊する。このような不良素子を含むチップ領域は、その後の検査工程（外観検査、回路動作検査）などにより除去されるが、歩留まりが低下する。また、回路動作の基準をクリアしていても、その特性が相対的に劣化している恐れがある。このように、硬化層ＨＤの飛散や、ゲートＧなどのパターンが破壊することで、半導体装置の特性劣化や歩留まりの低下が生じ得る。特に、高濃度の不純物イオンを注入する場合には、堆積物ＰＯにも不純物イオンが高濃度に注入されることになり、硬化層ＨＤが形成されやすく、また、より硬質化、厚膜化するため、ポッピング現象が起こりやすい。
【００４２】
また、図２（ａ１）〜（ｃ１）に示す領域でも同様にポッピング現象が発生する場合がある。コンタクトホール内壁においては、イオン注入は垂直成分が大部分であるため、図２（ａ２）〜（ｃ２）に示す領域よりも硬化層ＨＤの厚さは薄くなる。したがって、ポッピング現象が発生する可能性は、図２（ａ２）〜（ｃ２）に示す領域よりも低い。しかしながら上記と同様にポッピング現象が起きる場合もある。その場合、最悪の事態は、図２（ｃ１）の左ゲートＧのように、破壊にまで至る可能性がある。この図では、右ゲートＧは破壊には至らないものの、飛散した堆積物ＰＯがパーティクルとなり得ることを示している。これらのように、結果として、歩留まりの低下が生じ得ることが懸念される。
【００４３】
これに対し、本実施の形態においては、堆積性を有するエッチング処理の後、スライトアッシングを行い、フォトレジスト膜ＰＲの表面に堆積した堆積物を除去した後、不純物イオンのイオン注入を行ったので、フォトレジスト膜ＰＲの表面の堆積物ＰＯに不純物イオンが打ち込まれることにより硬化層が形成されることを防止することができる。その結果、フォトレジスト膜の爆発（ポッピング現象）を抑制することができ、硬化層の飛散や、ゲートなどのパターンが破壊することを防止することができる。これにより、半導体装置の特性を向上することができる。また、歩留まりを向上させることができる。特に、高濃度の不純物イオン（例えば、ｎ型不純物が１×１０Ｅ１５／ｃｍ２以上、ｐ型不純物が１×１０Ｅ１５／ｃｍ２以上）が注入される場合でも、フォトレジスト膜のポッピング現象を抑制することができる。１０Ｅ１５は１０１５を示す。
【００４４】
なお、図１（ｃ）に示すスライトアッシングにおいて、堆積物ＰＯを完全に除去することが好ましいが、堆積物ＰＯの部分的除去や薄膜化であってもポッピング現象の抑制効果を奏する。即ち、堆積物ＰＯが部分的に除去されていれば、フォトレジスト膜の内部で内圧が高まることを抑制することができ、また、堆積物ＰＯが薄ければ形成される硬化層ＨＤも薄く、もしくは部分的になるため、ポッピング現象を抑制することができる。
【００４５】
以下に、より具体的な半導体装置を例示し、その製造工程にしたがって本実施の形態をより詳細に説明する。図３〜図４８は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００４６】
［構造説明］
まず、図３〜図４８に示す図のうちの、最終工程断面図である図４６、図４７および最終工程平面図である図４８を参照しながら、本実施の形態の半導体装置の構成について説明する。
【００４７】
図４６〜図４８に示すように、本実施の形態の半導体装置は、図４６に示すメモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ）と、図４７に示す周辺回路領域ＰＡに形成された周辺トランジスタとを有する。本実施の形態の半導体装置は、例えば、フラッシュ内蔵マイコンである。
【００４８】
周辺回路領域ＰＡは、コア領域１ＡとＩ／Ｏ領域（入出力領域）２Ａを有する。コア領域１Ａには、低耐圧のトランジスタが形成される。図４７においては、低耐圧のトランジスタとして、領域１ＡＮのｎチャネル型トランジスタと、領域１ＡＰのｐチャネル型トランジスタとが例示されている。また、Ｉ／Ｏ領域２Ａには、コア領域１Ａに形成されるトランジスタより耐圧が大きい高耐圧トランジスタが形成され、高耐圧のトランジスタとして、ｎチャネル型トランジスタが例示されている。周辺回路領域ＰＡに形成されるトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼ばれる。
【００４９】
（メモリセルの構造説明）
図４６は、メモリセル領域ＭＡの断面図であり、図４８は、メモリアレイを示す平面図である。例えば、図４６の右図は、図４８のＡ−Ａ部に対応し、図４６の左図は、図４８のＢ−Ｂ部に対応する。
【００５０】
図４６および図４８に示すように、メモリセルは、半導体基板Ｓ（ｐ型ウエルＰＷ）上に絶縁膜ＩＦを介して配置された第１ゲート１Ｇと、この第１ゲート１Ｇ上に絶縁膜ＯＮＯを介して配置された第２ゲート２Ｇと、を有する。絶縁膜ＩＦは、例えば、酸化シリコン膜よりなる。また、絶縁膜ＯＮＯは、例えば、酸化シリコン膜と、その上の窒化シリコン膜と、その上の酸化シリコン膜よりなる。窒化シリコン膜は、電荷蓄積部となる。第１ゲート１Ｇと第２ゲート２Ｇは、それぞれ、シリコン膜よりなる。また、第２ゲート２Ｇの上部には、金属シリサイド膜ＳＩＬが形成されている。
【００５１】
上記第１ゲート１Ｇと第２ゲート２Ｇよりなる積層ゲートの一方の側の半導体基板Ｓ（ｐ型ウエルＰＷ）中には、ソース領域ＭＳが配置されている。また、積層ゲートの他方の側の半導体基板Ｓ（ｐ型ウエルＰＷ）中には、ドレイン領域ＭＤが配置されている。そして、積層ゲートを有するメモリセルは、ソース領域ＭＳを共通として繰り返し配置されている。言い換えれば、ソース領域ＭＳの両側に積層ゲートが配置され、積層ゲートの外側にドレイン領域ＭＤが配置されている。そして、ソース領域ＭＳの両側の２つの積層ゲートと対称に、ドレイン領域ＭＤを挟んで、他の２つ積層ゲートが配置されている（図４６の右図参照）。
【００５２】
ソース領域ＭＳは、ｎ＋型半導体領域よりなる。このｎ＋型半導体領域は、積層ゲート間に形成されている。ドレイン領域ＭＤは、ｎ＋型半導体領域ＮＰとｎ−型半導体領域ＮＭよりなる。ｎ−型半導体領域ＮＭは、積層ゲートの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、積層ゲートの側壁に形成された側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも接合深さが深くかつ不純物濃度が高い。このような、低濃度半導体領域および高濃度半導体領域よりなるドレイン電極は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００５３】
なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを動作時を基準に定義している。読み出し動作時に高電圧を印加し、それぞれを独立に電圧印加する半導体領域をドレイン領域ＭＤと、読み出し動作時に低電圧を印加し、それぞれが共通の電位とされる半導体領域をソース領域ＭＳと、統一して呼ぶことにする。
【００５４】
また、ソース領域ＭＳおよびドレイン領域ＭＤの上部には、金属シリサイド膜ＳＩＬが形成されている。
【００５５】
ここで、図４６の左図に示すように、活性領域である半導体基板Ｓ（ｐ型ウエルＰＷ）の露出部と、絶縁膜よりなる素子分離領域ＳＴＩとは交互に配置され、活性領域上に、積層ゲートが配置されている。
【００５６】
また、メモリセル（積層ゲート）の上方には、層間絶縁膜ＩＬ１が配置され、さらに、層間絶縁膜ＩＬ１上には、配線Ｍ１が配置される。配線Ｍ１は、層間絶縁膜ＩＬ１中のプラグＰ１を介して、ドレイン領域ＭＤと接続されている。
【００５７】
図４８に示すように、ソース領域ＭＳと、ドレイン領域（ＭＤ）上のプラグＰ１とは、Ｘ方向に交互に配置される。そして、ソース領域ＭＳとプラグＰ１（ドレイン領域ＭＤ）との間には、積層ゲート（１Ｇ、２Ｇ）が配置されている。なお、積層ゲートを構成する第２ゲート２Ｇは、Ｙ方向にライン状に配置されている。ソース領域ＭＳ、積層ゲート（１Ｇ、２Ｇ）およびドレイン領域（ＭＤ）が配置される活性領域（ｐ型ウエルＰＷの露出領域）は、Ｘ方向にライン状に配置され、活性領域間には、素子分離領域ＳＴＩがライン状に配置されることとなる（図１３参照）。但し、ソース領域ＭＳが、Ｙ方向に配置されるため、ソース領域ＭＳの形成領域に位置していた素子分離領域ＳＴＩは除去され、ｎ＋型半導体領域が配置されている。
【００５８】
（周辺トランジスタの構造説明）
図４７に示すように、コア領域１Ａの低耐圧のトランジスタのうち、領域１ＡＮのｎチャネル型トランジスタは、半導体基板Ｓ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、ゲート電極ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤＮとを有する。ゲート電極ＧＥは、シリコン膜よりなり、例えば、第２ゲート２Ｇと同じ材料よりなる。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤＮは、ｎ＋型半導体領域ＮＰとｎ−型半導体領域ＮＭよりなる。ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＭよりも接合深さが深くかつ不純物濃度が高い。ゲート電極ＧＥおよびソース、ドレイン領域ＳＤＮ（ｎ＋型半導体領域ＮＰ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００５９】
コア領域１Ａの低耐圧のトランジスタのうち、領域１ＡＰのｐチャネル型トランジスタは、半導体基板Ｓ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、ゲート電極ＧＥの両側のｎ型ウエルＮＷ中に設けられたソース、ドレイン領域ＳＤＰとを有する。ゲート電極ＧＥは、シリコン膜よりなり、例えば、第２ゲート２Ｇと同じ材料よりなる。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤＰは、ｐ＋型半導体領域ＰＰとｐ−型半導体領域ＰＭよりなる。ｐ−型半導体領域ＰＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｐ＋型半導体領域ＰＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｐ−型半導体領域ＰＭよりも接合深さが深くかつ不純物濃度が高い。ゲート電極ＧＥおよびソース、ドレイン領域ＳＤＰ（ｐ＋型半導体領域ＰＰ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００６０】
Ｉ／Ｏ領域２Ａの高耐圧のトランジスタであるｎチャネル型トランジスタは、半導体基板Ｓ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、ゲート電極ＧＥの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤＮとを有する。ゲート電極ＧＥは、シリコン膜よりなり、例えば、第２ゲート２Ｇと同じ材料よりなる。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤＮは、ｎ＋型半導体領域ＮＰとｎ−型半導体領域ＮＭよりなる。ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＭよりも接合深さが深くかつ不純物濃度が高い。Ｉ／Ｏ領域２Ａに形成されるトランジスタは、コア領域１Ａに形成されるトランジスタより耐圧が大きく、例えば、ゲート絶縁膜ＧＩの膜厚がコア領域１Ａに形成されるトランジスタより大きい、また、ゲート長がコア領域１Ａに形成されるトランジスタより大きいなどの特徴を有する。なお、ここでは、高耐圧のトランジスタとして、ｎチャネル型トランジスタのみ例示してあるが、ｐチャネル型トランジスタを形成しても良い。
【００６１】
また、周辺トランジスタのゲート電極ＧＥの上方には、層間絶縁膜ＩＬ１が配置され、さらに、層間絶縁膜ＩＬ１上には、配線Ｍ１が配置される。配線Ｍ１は、層間絶縁膜ＩＬ１中のプラグＰ１を介して、ソース、ドレイン領域（ＳＤＮ、ＳＤＰ）などと接続されている。
【００６２】
［製法説明］
次いで、図３〜図４８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。
【００６３】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【００６４】
まず、図３および図４に示すように、半導体基板Ｓとして、単結晶シリコンからなる半導体基板を準備する。そして、半導体基板Ｓ中に、ｎ型ウエルＮＷ、ＤＮＷを形成する。例えば、酸化シリコン膜（図示せず）をスルー膜として、メモリセル領域ＭＡに、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、深いｎ型ウエルＤＮＷを形成する。また、領域１ＡＰに、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ型ウエルＮＷを形成する。なお、イオン注入を行わない領域は、フォトレジスト膜（図示せず）で覆っておく。
【００６５】
次いで、図５および図６に示すように、半導体基板Ｓ中に、ｐ型ウエルＰＷを形成する。例えば、酸化シリコン膜（図示せず）をスルー膜として、メモリセル領域ＭＡ（ｎ型ウエルＤＮＷ中）に、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型ウエルＰＷを形成する。また、領域１ＡＮおよびＩ／Ｏ領域２Ａに、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型ウエルＰＷを形成する。なお、イオン注入を行わない領域は、フォトレジスト膜（図示せず）で覆っておく。また、各ウエル（ＮＷ、ＤＮＷ、ＰＷ）は、領域毎に個別にイオン注入することにより形成してもよいし、ウエルを構成する不純物の導電型、不純物濃度や深さが同程度であれば、同時に形成してもよい。
【００６６】
次いで、図７および図８に示すように、絶縁膜ＩＦ、シリコン膜Ｌ１ａおよび窒化シリコン膜ＳＮなどの絶縁膜（ハードマスク）を順次形成した後、溝（トレンチ）Ｔを形成する。まず、半導体基板Ｓ（ウエル）上に、絶縁膜ＩＦとして、酸化シリコン膜を熱酸化により形成する。次いで、絶縁膜ＩＦ上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて、不純物をドープしながら、もしくは不純物をドープしないで多結晶もしくはアモルファスのシリコン膜Ｌ１ａを堆積する。不純物をドープしない場合は、このあと上部に堆積されるシリコン膜Ｌ１ｂからの不純物の熱拡散によりドープすることが可能である。このシリコン膜Ｌ１ａは、第１ゲート１Ｇおよびゲート電極ＧＥの一部となる。なお、第１ゲート１Ｇおよびゲート電極ＧＥの材料としては他の導電材料を用いてもよい。次いで、シリコン膜Ｌ１ａ上に、ＣＶＤ法などを用いて窒化シリコン膜ＳＮを堆積する。
【００６７】
次いで、窒化シリコン膜ＳＮ上に、フォトレジスト膜（図示せず）を形成し、露光、現像処理により、素子分離領域のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、窒化シリコン膜ＳＮをドライエッチングする。次いで、フォトレジスト膜をアッシング（灰化処理）により除去する。次いで、窒化シリコン膜ＳＮをマスクとして、シリコン膜Ｌ１ａ、絶縁膜ＩＦおよび半導体基板Ｓをドライエッチングすることにより、素子分離用の溝Ｔを形成する。この溝Ｔの深さは、この時点では、第１深さである。また、この溝Ｔは、例えば、各領域（メモリセル領域ＭＡ、領域１ＡＮ、領域１ＡＰ、Ｉ／Ｏ領域２Ａ）を囲むように形成される。
【００６８】
次いで、図９および図１０に示すように、周辺回路領域ＰＡの溝Ｔの深さを大きくする。これは周辺回路領域ＰＡにおいては、素子分離能力を向上しつつ、メモリセル領域ＭＡにおいては、上記第１深さを維持することで結晶欠陥に低減を図るために実施する。まず、溝Ｔおよび窒化シリコン膜ＳＮ上に、フォトレジスト膜ＰＲ１を形成し、露光、現像処理により、周辺回路領域ＰＡのフォトレジスト膜ＰＲ１を除去する。次いで、このフォトレジスト膜ＰＲ１および窒化シリコン膜ＳＮをマスクとして、溝Ｔの底部をドライエッチングする。これにより、周辺回路領域ＰＡの溝Ｔの深さが上記第１深さより深い第２深さとなる。次いで、フォトレジスト膜ＰＲ１をアッシングにより除去する。
【００６９】
次いで、図１１および図１２に示すように、素子分離領域ＳＴＩを形成する。まず、溝Ｔおよび窒化シリコン膜ＳＮ上に、ＣＶＤ法などを用いて溝Ｔの内部を埋め込む程度の膜厚の酸化シリコン膜を堆積する。次いで、溝Ｔ以外の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去する。これにより、溝Ｔの内部に埋め込まれた絶縁膜よりなる素子分離領域ＳＴＩを形成することができる。このような素子分離法は、“Shallow Trench Isolation法”と呼ばれる。なお、図１３に示すように、メモリセル領域ＭＡにおいて、素子分離領域ＳＴＩは、例えば、Ｘ方向に長辺を有する矩形状（ライン状）に形成される。さらに、矩形状の素子分離領域ＳＴＩは、Ｙ方向に所定の間隔を置いて複数設けられる。矩形状の素子分離領域ＳＴＩ間が、メモリセルが配置される活性領域となる。次いで、窒化シリコン膜ＳＮをウェットエッチングにより除去する。なお、ウェットエッチングの溶液としては、例えば熱リン酸を用いる。
【００７０】
次いで、図１４および図１５に示すように、素子分離領域ＳＴＩおよびシリコン膜Ｌ１ａ上に、ＣＶＤ法などを用いて、多結晶もしくはアモルファスのシリコン膜Ｌ１ｂを堆積する。これにより、多結晶のシリコン膜Ｌ１ａと、多結晶もしくはアモルファスのシリコン膜Ｌ１ｂとの積層膜よりなるシリコン膜Ｌ１が形成される。このシリコン膜Ｌ１は、第１ゲート１Ｇとなる。
【００７１】
次いで、シリコン膜Ｌ１上に、フォトレジスト膜ＰＲ２を形成し、露光、現像処理により、メモリセル領域ＭＡの素子分離領域ＳＴＩ上のフォトレジスト膜ＰＲ２を除去する。次いで、このフォトレジスト膜ＰＲ２をマスクとして、シリコン膜Ｌ１をドライエッチングする。これにより、メモリセル領域ＭＡにおいては、Ｘ方向に延在する素子分離領域ＳＴＩ間（活性領域）に、シリコン膜Ｌ１を残存させることができる（図１６）。このシリコン膜Ｌ１は、図１８に示すように、Ｘ方向にライン状に複数配置される。なお、周辺回路領域ＰＡ上のシリコン膜Ｌ１はそのまま残存している（図１７）。次いで、フォトレジスト膜ＰＲ２をアッシングにより除去する。
【００７２】
次いで、シリコン膜Ｌ１および素子分離領域ＳＴＩ上に、絶縁膜ＯＮＯを形成する（図１６）。例えば、シリコン膜Ｌ１の上部および側壁に、熱酸化法により、酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、窒化シリコン膜を、例えば、ＣＶＤ法などにより堆積する。この窒化シリコン膜が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。次いで、窒化シリコン膜上に、酸化シリコン膜をＣＶＤ法もしくは熱酸化法により堆積する。これにより、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる絶縁膜ＯＮＯを形成することができる。なお、周辺回路領域ＰＡのシリコン膜Ｌ１上にも絶縁膜ＯＮＯが形成される（図示せず）。
【００７３】
次いで、周辺回路領域ＰＡ上の絶縁膜ＯＮＯおよびシリコン膜Ｌ１をドライエッチングにより除去し、半導体基板Ｓ（ウエル）の表面を露出させる。次いで、図１７に示すように、周辺回路領域ＰＡの各領域（領域１ＡＮ、領域１ＡＰ、Ｉ／Ｏ領域２Ａ）に、ゲート絶縁膜ＧＩを形成する。例えば、半導体基板Ｓ（ウエル）の各領域に、熱酸化法により酸化シリコン膜をそれぞれ形成する。なお、領域毎に、酸化シリコン膜の膜厚を代えても良い。また、領域毎に、用いる絶縁膜の種類を代えても良い。
【００７４】
次いで、図１９および図２０に示すように、絶縁膜ＯＮＯ、ゲート絶縁膜ＧＩおよび素子分離領域ＳＴＩ上に、ＣＶＤ法などを用いて、多結晶のシリコン膜Ｌ２を堆積する。このシリコン膜Ｌ２は、メモリセル領域ＭＡにおいて、第２ゲート２Ｇとなり、周辺回路領域ＰＡにおいて、ゲート電極ＧＥとなる。
【００７５】
次いで、図２１および図２２に示すように、シリコン膜Ｌ２上に、ＣＶＤ法などを用いて、キャップ絶縁膜ＣＰとして酸化シリコン膜を堆積する。次いで、キャップ絶縁膜ＣＰ上に、フォトレジスト膜（図示せず）を形成し、露光、現像処理により、メモリセル領域ＭＡにおいて、Ｙ方向に延在する複数のライン状にフォトレレジスト膜（図示せず）を残存させ、また、周辺回路領域ＰＡにおいて、ゲート電極ＧＥの形成予定領域にフォトレジスト膜（図示せず）を残存させる。次いで、このフォトレジスト膜をマスクとして、キャップ絶縁膜ＣＰをドライエッチングする。次いで、フォトレジスト膜をアッシングにより除去する。次いで、キャップ絶縁膜ＣＰをマスクとして、シリコン膜Ｌ２をドライエッチングする。これにより、メモリセル領域ＭＡにおいて、Ｙ方向に延在する複数のライン状のシリコン膜（第２ゲート２Ｇ）Ｌ２が形成される（図２９参照）。
【００７６】
次いで、図２３および図２４に示すように、領域１ＡＮのゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ｎ−型半導体領域ＮＭを形成する。まず、メモリセル領域ＭＡ、領域１ＡＰおよびＩ／Ｏ領域２Ａを覆うフォトレジスト膜ＰＲ３を形成する。次いで、フォトレジスト膜ＰＲ３をマスクとして、領域１ＡＮに、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ−型半導体領域ＮＭを形成する。ｎ−型半導体領域ＮＭの不純物イオンは、例えば、１×１０Ｅ１４／ｃｍ２程度である。次いで、フォトレジスト膜ＰＲ３をアッシングにより除去する。
【００７７】
次いで、メモリセル領域ＭＡおよびコア領域１Ａを覆うフォトレジスト膜（図示せず）を形成し、これをマスクとして、Ｉ／Ｏ領域２Ａに、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ−型半導体領域ＮＭを形成する（図２６参照）。領域１ＡＮのｎ−型半導体領域ＮＭと、Ｉ／Ｏ領域２Ａのｎ−型半導体領域ＮＭは、異なる濃度、異なる深さとすることができる。
【００７８】
次いで、図２５および図２６に示すように、周辺回路領域ＰＡを覆うフォトレジスト膜ＰＲ４を形成し、メモリセル領域ＭＡにおいて、キャップ絶縁膜ＣＰおよびシリコン膜Ｌ２をマスクとして、絶縁膜ＯＮＯおよびシリコン膜Ｌ１をドライエッチングする（図２７参照）。これにより、シリコン膜Ｌ１がメモリセル毎に分割され、第１ゲート１Ｇが形成される（図２９参照）。これにより、Ｙ方向に並ぶ複数の第１ゲート１Ｇ上を繋ぐように、複数の第１ゲート１Ｇ上に第２ゲート２Ｇが配置されることとなる。そして、第１ゲート１Ｇと第２ゲート２Ｇの積層部が積層ゲートとなる。
【００７９】
次いで、図２７に示すように、積層ゲート（１Ｇ、２Ｇ）間に、ｎ−型半導体領域ＮＭ（ＭＳ）を形成する。フォトレジスト膜ＰＲ４、キャップ絶縁膜ＣＰおよび積層ゲート（１Ｇ、２Ｇ）をマスクとして、メモリセル領域ＭＡに、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ−型半導体領域ＮＭを形成する（図２７、図２８）。但し、ここでは、ソース領域ＭＳの形成領域にも、ｎ−型半導体領域が形成される。ここでは、このｎ−型半導体領域を便宜上“ＭＳ（ＮＭ）”と示す。ところが、図２７の右図に示すソース領域（ｎ−型半導体領域）ＭＳ（ＮＭ）の奥側には、素子分離領域ＳＴＩが露出しており、この素子分離領域ＳＴＩには、ｎ型不純物はイオン注入されない。このため、この時点においては、ソース領域（ｎ−型半導体領域）ＭＳ（ＮＭ）は、図４８に示すようなＹ方向に延在するライン状には形成されず、図２９に示すように、Ｙ方向に点在するように形成される。
【００８０】
そこで、図３０〜図３３に示すように、ソース領域（ｎ−型半導体領域）ＭＳ（ＮＭ）間の素子分離領域ＳＴＩを除去し、Ｙ方向に延在するライン状のソース領域ＭＳを形成する。まず、フォトレジスト膜ＰＲ４を除去し、ソース領域ＭＳの形成領域の上部をライン状に開口するフォトレジスト膜ＰＲ５を形成する。この際、フォトレジスト膜ＰＲ５の開口部は、図２９に示す第２ゲート２Ｇ間に対応する幅で設ければ良いが、第２ゲート２Ｇの端部とフォトレジスト膜ＰＲ５の開口部の端部を位置合わせすることは困難であるため、フォトレジスト膜ＰＲ５の開口部の端部を第２ゲート２Ｇ（キャップ絶縁膜ＣＰ）の上方に位置させる。よって、フォトレジスト膜ＰＲ５の開口部は、第２ゲート２Ｇ間より大きな幅を有する（図３０）。ここでは、例えば、第２ゲート２Ｇのゲート長（例えば、０．１μｍ〜０．２μｍ程度）の約半分が、フォトレジスト膜ＰＲ５で覆われている。
【００８１】
次いで、フォトレジスト膜ＰＲ５および積層ゲート（１Ｇ、２Ｇ）をマスクとして、図３０の右図に示すソース領域（ｎ−型半導体領域）ＭＳ（ＮＭ）の奥側の素子分離領域ＳＴＩをドライエッチングする（図３０、図３１）。このドライエッチングは、図１を参照しながら説明したように、堆積性を有するエッチングである。このようなエッチングによれば、フォトレジスト膜の膜減りを緩和し、エッチング精度を向上させることができる。このようなエッチングに用いるガスとしては、例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８などのフルオロカーボン系ガスを用いることができる。このようなガスを用いた場合、ＣＦ系ラジカル（ＣＦ＊、ＣＦ２＊、ＣＦ３ ＊）により、被エッチング膜をエッチングしつつ、フォトレジスト膜上や側壁にエッチング副生物としてフルオロカーボン系ポリマー（ＣＦ系ポリマー）からなる堆積物が堆積することで、フォトレジスト膜を保護することができる。なお、上記堆積物には、エッチング時に飛散した被エッチング膜（ここでは、Ｓｉ系の化合物）なども含まれ得る。
【００８２】
上記エッチングにより、溝ＧＶが形成され、その底面および側面には、半導体基板Ｓ（ｐ型ウエルＰＷ）が露出する（図３２、図３３）。この際、図３２の左図に示すように、第２ゲート２Ｇ間に位置する半導体基板Ｓ（ｐ型ウエルＰＷ）は、凹凸状となる。
【００８３】
次いで、フォトレジスト膜ＰＲ５の表面をエッチング（スライトアッシング）する。例えば、エッチングガスとして酸素またはオゾンを用い、エッチングを行う。エッチング雰囲気中にＡｒを導入してもよい。エッチングガス中のＡｒおよび基板バイアスの印加は、必ずしも必須のものではないが、エッチングガス中に、酸素より質量数の大きい元素を添加し、基板バイアスを印加することにより、スパッタ効果が向上し、エッチング速度が向上する。このように、フォトレジスト膜ＰＲ５に対してスライトアッシングを行うことで、素子分離領域ＳＴＩのドライエッチング時にフォトレジスト膜ＰＲ５の表面に堆積した堆積物を除去することができる(図１参照)。
【００８４】
次いで、フォトレジスト膜ＰＲ５および積層ゲート（１Ｇ、２Ｇ）をマスクとして、凹凸状に露出した半導体基板Ｓ（ｐ型ウエルＰＷ）の表面に、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ＋型半導体領域（ソース領域ＭＳ）を形成する（図３２参照）。この際、溝ＧＶの底面のみならず側壁にもｎ＋型半導体領域を形成するため、注入方向を変えて複数回のイオン注入を行う。ｎ＋型半導体領域の不純物イオンは、例えば、１×１０Ｅ１５程度である。これにより、積層ゲート（１Ｇ、２Ｇ）間に、Ｙ方向に延在するソース領域ＭＳが形成される（図３３、図３２の左図参照）。
【００８５】
次いで、フォトレジスト膜ＰＲ５をアッシングにより除去する。このアッシングでは、前述したとおり、フォトレジスト膜の主成分である炭素（Ｃ）および水素（Ｈ）が酸素（Ｏ２）と反応し、ＣＯ２、ＣＯおよびＨ２Ｏ（水蒸気）となり気化する。このアッシング条件は、これまでに形成したフォトレジスト膜（例えば、ＰＲ１〜ＰＲ４）のアッシング条件と同様なものであり、また、これ以降に形成するフォトレジスト膜（例えば、ＰＲ６〜ＰＲ８）のアッシング条件と同様なものである。なお、ここでは、基板にはバイアス電位を印加しなくても、アッシング処理が迅速に進む。但し、アッシング条件として、ガスにＡｒを添加してもよいし、また、基板にバイアス電位を印加してもよい。
【００８６】
このように、本実施の形態によれば、堆積性を有するエッチング処理の後、スライトアッシングを行い、フォトレジスト膜ＰＲ５の表面に堆積した堆積物を除去した後、不純物イオンのイオン注入を行ったので、フォトレジスト膜ＰＲ５のアッシングを精度良く行うことができる。例えば、図２を参照しながら説明したように、フォトレジスト膜ＰＲ５の表面の堆積物に不純物イオンが打ち込まれることにより硬化層が形成されることを防止することができる。その結果、硬化層下のフォトレジスト膜の爆発（ポッピング現象）を抑制することができ、硬化層やフォトレジスト膜の飛散や、積層ゲートやゲート電極などのパターンが破壊することを防止することができる。
【００８７】
次いで、図３４および図３５に示すように、領域１ＡＰのゲート電極ＧＥの両側のｎ型ウエルＮＷ中に、ｐ−型半導体領域ＰＭを形成する。まず、メモリセル領域ＭＡ、領域１ＡＮおよびＩ／Ｏ領域２Ａを覆うフォトレジスト膜ＰＲ６を形成する。次いで、フォトレジスト膜ＰＲ６をマスクとして、領域１ＡＰに、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ−型半導体領域ＰＭを形成する。次いで、フォトレジスト膜ＰＲ６をアッシングにより除去する。例えば、フォトレジスト膜ＰＲ５のアッシングと同様の条件で処理を行う。
【００８８】
次いで、図３６および図３７に示すように、メモリセル領域ＭＡのドレイン領域ＭＤを構成するｎ＋型半導体領域ＮＰと、領域１ＡＮおよびＩ／Ｏ領域２Ａのソース、ドレイン領域ＳＤＮを構成するｎ＋型半導体領域ＮＰとを形成する。まず、積層ゲート（１Ｇ、２Ｇ）やゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板Ｓ上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、積層ゲート（１Ｇ、２Ｇ）およびゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。次いで、領域１ＡＰを覆うフォトレジスト膜ＰＲ７を形成する。次いで、フォトレジスト膜ＰＲ７、積層ゲート（１Ｇ、２Ｇ）およびゲート電極ＧＥ、側壁絶縁膜ＳＷをマスクとして、ｎ型不純物（例えばリン（Ｐ）など）を注入することで、ｎ＋型半導体領域ＮＰを形成する。この際、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷに自己整合して形成される。このｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰからなるドレイン領域ＭＤが形成され、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰからなるソース、ドレイン領域ＳＤＮが形成される。次いで、フォトレジスト膜ＰＲ７をアッシングにより除去する。
【００８９】
次いで、図３８および図３９に示すように、メモリセル領域ＭＡ、領域１ＡＮおよびＩ／Ｏ領域２Ａを覆うフォトレジスト膜ＰＲ８を形成する。次いで、フォトレジスト膜ＰＲ８、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、領域１ＡＰに、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ＋型半導体領域ＰＰを形成する。この際、ｐ＋型半導体領域ＰＰは、側壁絶縁膜ＳＷに自己整合して形成される。このｐ＋型半導体領域ＰＰは、ｐ−型半導体領域ＰＭよりも不純物濃度が高く、接合の深さが深い。この工程により、ｐ−型半導体領域ＰＭとｐ＋型半導体領域ＰＰからなるソース、ドレイン領域ＳＤＰが形成される。次いで、フォトレジスト膜ＰＲ８をアッシングにより除去する。
【００９０】
次いで、図４０および図４１に示すように、積層ゲート（１Ｇ、２Ｇ）、ソース領域ＭＳ、ドレイン領域ＭＤ、ゲート電極ＧＥ、ソース、ドレイン領域ＳＤＮおよびＳＤＰ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。例えば、半導体基板Ｓ上に、金属膜（図示せず）を形成し、半導体基板Ｓに対して熱処理を施すことによって、積層ゲート（１Ｇ、２Ｇ）、ソース領域ＭＳ、ドレイン領域ＭＤ、ゲート電極ＧＥ、ソース、ドレイン領域ＳＤＮおよびＳＤＰと上記金属膜とを反応させる。これにより、積層ゲート（１Ｇ、２Ｇ）、ソース領域ＭＳ、ドレイン領域ＭＤ、ゲート電極ＧＥ、ソース、ドレイン領域ＳＤＮおよびＳＤＰの上部に、それぞれ金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００９１】
次いで、図４２および図４３に示すように、積層ゲート（１Ｇ、２Ｇ）およびゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。例えば、積層ゲート（１Ｇ、２Ｇ）およびゲート電極ＧＥ上に、薄い酸化膜ＩＬ１ａとして、ＮＳＧ膜（リンやボロン等の不純物を含まない酸化シリコン膜）をＣＶＤ法などにより形成し、ＮＳＧ膜上に窒化シリコン膜ＩＬ１ｂをＣＶＤ法などにより形成する。なお、薄い酸化膜ＩＬ１ａを形成する工程を省略して、直接窒化シリコン膜ＩＬ１ｂを形成してもよい。次いで、窒化シリコン膜ＩＬ１ｂ上に、厚い酸化シリコン膜ＩＬ１ｃをＣＶＤ法などにより形成する。これにより、積層ゲート（１Ｇ、２Ｇ）およびゲート電極ＧＥ上に、酸化膜ＩＬ１ａ、窒化シリコン膜ＩＬ１ｂおよび酸化シリコン膜ＩＬ１ｃよりなる層間絶縁膜ＩＬ１を形成することができる。
【００９２】
次いで、図４４および図４５に示すように、層間絶縁膜ＩＬ１を選択的に除去することにより、コンタクトホールＣ１を形成する。例えば、層間絶縁膜ＩＬ１上に、フォトレジスト膜（図示せず）を形成し、例えば、ドレイン領域ＭＤ、ソース、ドレイン領域ＳＤＮおよびＳＤＰの上方のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をドライエッチングする。次いで、フォトレジスト膜をアッシングにより除去する。
【００９３】
次いで、図４６〜図４８に示すように、層間絶縁膜ＩＬ１中にプラグＰ１を形成し、さらに、層間絶縁膜ＩＬ１およびプラグＰ１上に配線Ｍ１を形成する。例えば、層間絶縁膜中のコンタクトホール（Ｃ１）内に導電性膜を埋め込むことによりプラグＰ１を形成する。次いで、層間絶縁膜ＩＬ１上に、導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【００９４】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、上記工程によれば、同じフォトレジスト膜ＰＲ５を用いて、素子分離領域ＳＴＩの除去工程と、ソース領域ＭＳの形成のためのイオン注入工程を行ったので、各工程においてフォトレジスト膜を形成する場合と比較し、短工程で半導体装置を形成することができる。また、イオン注入工程においてフォトレジスト膜を形成し直す場合には、マスクずれが生じる恐れがあり、例えば、不純物イオンが注入されるべき領域に、十分な不純物イオンが注入されないなどの不具合が生じ得る。これに対し、本実施の形態のように、同じフォトレジスト膜ＰＲ５を用いて、素子分離領域ＳＴＩの除去工程と、ソース領域ＭＳの形成のためのイオン注入工程とを行うことにより、上記のようなマスクずれを回避し、特性の良好な半導体装置を形成することができる。
【００９５】
さらに、前述したように、本実施の形態によれば、フォトレジスト膜ＰＲ５のポッピング現象を抑制し、特性の良好な半導体装置を形成することができる。また、半導体装置の歩留りを向上することができる。図４９〜図５２に、本実施の形態の特徴的な製造工程を抜粋して示す。即ち、フォトレジスト膜ＰＲ５をマスクとして、素子分離領域ＳＴＩのエッチングを行う際に（図４９）、フォトレジスト膜ＰＲ５の表面に形成された堆積物ＰＯ（図５０）を、スライトアッシングにより除去した後（図５１）、イオン注入によりソース領域（ｎ＋型半導体領域）ＭＳを形成したので（図５２）、フォトレジスト膜ＰＲ５のアッシングの際のポッピング現象を抑制することができる。なお、前述したように、スライトアッシング量（エッチング量）は、５０ｎｍ以上３００ｎｍ以下の範囲で行うことが好ましい。
【００９６】
［検討例］
以下、本発明者らが検討した実験結果について説明する。
【００９７】
（検討例１）
例えば、ＴＥＧ（test element group）領域において、チップ領域と同様にフォトレジスト膜を形成し、ＴＥＧ領域においては開口部を形成しない状態で、チップ領域においてポリマーエッチングを行い、全面にイオン注入を行った。この場合、ＴＥＧ領域においては全面にフォトレジスト膜（硬化層、堆積層を含む）が形成されることとなり、ポッピング現象が生じやすい構造となる。このような半導体基板に対して、フォトレジスト膜をアッシングしたところ、ＴＥＧ領域のゲートの破壊が確認された。このように、アッシングとゲート破壊との関連性が確認された。
【００９８】
（検討例２）
スライトアッシング量（例えば、０ｎｍ；（ＲＥＦ）、１１７ｎｍ（ＡＰ２）、２１９ｎｍ（ＡＰ４））を変えて実験を行った。スライトアッシング時間を延長するにしたがって、スライトアッシングを行わない場合と比較し、ゲートの破壊数を低減できることが確認された。例えば、スライトアッシングを行わない場合と比較し、ゲートの破壊数を約１／２０に抑えることができた。
【００９９】
（検討例３）
スライトアッシング量（例えば、０ｎｍ（ＲＥＦ）、１１７ｎｍ（ＡＰ２）、２１９ｎｍ（ＡＰ４））を変えて処理した場合のフォトレジスト膜の残存膜厚について検討した。断面を観察したところ、イオン注入のマスクとして機能する十分な膜厚が残存していることが確認された。
【０１００】
（検討例４）
スライトアッシング量（例えば、０ｎｍ（ＲＥＦ）、１１７ｎｍ（ＡＰ２）、２１９ｎｍ（ＡＰ４））を変えて製造した半導体装置の各種特性について検討した。スライトアッシングを行わなかった（０秒（ＲＥＦ））場合と同様の電気的特性を有することが確認できた。即ち、フォトレジスト膜の残膜不足により、不所望な箇所に不純物イオンが注入され（イオン注入漏れ）、電気的特性が劣化するような副作用は確認できなかった。
【０１０１】
（検討例５）
スライトアッシング量（例えば、０ｎｍ（ＲＥＦ）、１１７ｎｍ（ＡＰ２）、２１９ｎｍ（ＡＰ４））を変えて実験を行った。スライトアッシング時間を延長するにしたがって、製品の製造歩留まりが向上していることが確認された。
【０１０２】
（検討例６）
スライトアッシング量が３３４ｎｍのときに、フォトレジストの残膜が薄くなり、副作用としてイオン注入漏れがあることが確認された。
【０１０３】
このように、スライトアッシングにより、フォトレジスト膜の表面に堆積した堆積物を除去した後、不純物イオンのイオン注入を行うことの効果を確認することができた。また、レジスト残膜の限界を確認することによりプロセスマージンを確保した最適な条件を見つけることができた。なお、本実施の形態は、上記検討例に基づく各種条件に限定されるものではない。さらにこの場合のアッシング量は初期のレジスト膜厚によってその効果や限界に対して値が変わる場合があり、値としては定量的に限定されるものではない。
【０１０４】
（実施の形態２）
本実施の形態においては、実施の形態１で説明したフォトレジスト膜のスライトアッシングを行わず、フォトレジスト膜のアッシング条件を工夫することにより、フォトレジスト膜ＰＲ５のポッピング現象を抑制する。なお、本実施の形態の半導体装置の構成は、実施の形態１の場合と同様である。また、本実施の形態の半導体装置の製造工程については、実施の形態１と異なる工程について詳細に説明する。
【０１０５】
［構造説明］
本実施の形態の半導体装置の構成は、実施の形態１の場合と同様であるためその説明を省略する（図４６〜図４８参照）。
【０１０６】
［製法説明］
実施の形態１において図３〜図２９を参照しながら説明した積層ゲート（１Ｇ、２Ｇ）間に、ｎ−型半導体領域ＮＭを形成する工程までは、実施の形態１と同様であるためその説明を省略する。図５３〜図５６は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１０７】
上記工程の後、ソース領域（ｎ−型半導体領域）ＭＳ（ＮＭ）間の素子分離領域ＳＴＩを除去し、Ｙ方向に延在するライン状のソース領域ＭＳを形成するのであるが（図３０〜図３３参照）、本実施の形態では、実施の形態１で説明したフォトレジスト膜ＰＲ５のスライトアッシングを行わず、フォトレジスト膜ＰＲ５のアッシング条件を工夫することにより、ポッピング現象を抑制する。
【０１０８】
即ち、図５３に示すように、ソース領域ＭＳの形成領域の上部をライン状に開口するフォトレジスト膜ＰＲ５を形成する。この際、フォトレジスト膜ＰＲ５の開口部の端部を第２ゲート２Ｇの上方に位置させる。よって、フォトレジスト膜ＰＲ５の開口部は、第２ゲート２Ｇ間より大きな幅を有する（図５３）。ここでは、例えば、第２ゲート２Ｇのゲート長の約半分が、フォトレジスト膜ＰＲ５で覆われている。
【０１０９】
次いで、フォトレジスト膜ＰＲ５および積層ゲート（１Ｇ、２Ｇ）をマスクとして、素子分離領域ＳＴＩをドライエッチングする。このドライエッチングは、実施の形態１で詳細に説明したように、堆積性を有するエッチングである。この際、図５４に示すように、フォトレジスト膜ＰＲ５の表面には堆積物ＰＯが形成される。
【０１１０】
次いで、図５５に示すように、表面に堆積物ＰＯが形成されたフォトレジスト膜ＰＲ５および積層ゲート（１Ｇ、２Ｇ）をマスクとして、半導体基板Ｓ（ｐ型ウエルＰＷ）の表面に、ｎ型不純物（例えばリン（Ｐ）など）をイオン注入することによって、ｎ＋型半導体領域（ソース領域ＭＳ）を形成する。この際、実施の形態１と同様に、注入方向を変えて複数回のイオン注入を行う。ｎ＋型半導体領域の不純物イオンは、例えば、１×１０Ｅ１５程度のドーズ量である。これにより、積層ゲート（１Ｇ、２Ｇ）間に、Ｙ方向に延在するソース領域ＭＳが形成される（図３３、図３２の左図参照）。このように、フォトレジスト膜ＰＲ５の表面に堆積物ＰＯが形成された状態で、イオン注入を行った場合には、堆積物ＰＯにも不純物イオンが注入され、硬化層（変質層）ＨＤが形成される（図５５参照）。
【０１１１】
次いで、図５６に示すように、フォトレジスト膜ＰＲ５を低温アッシングにより除去する。具体的には、フォトレジスト膜ＰＲ５のアッシングを、これまでに形成したフォトレジスト膜（例えば、ＰＲ１〜ＰＲ４）のアッシング温度、または、これ以降に形成するフォトレジスト膜（例えば、ＰＲ６〜ＰＲ８）のアッシング温度より低温で行う。例えば、アッシング温度を１１０℃〜１２０℃（１１０℃以上１２０℃以下）とする。また、アッシング用のガスとしては、酸素またはオゾンを用い処理を行う。なお、アッシング条件として、ガスにＡｒを添加してもよいし、また、基板にバイアス電位を印加してもよい。このように、アッシング用のガス中に、酸素より質量数の大きい元素を添加し、基板バイアスを印加することにより、スパッタ効果が向上し、アッシング速度が向上する。
【０１１２】
このように、本実施の形態によれば、フォトレジスト膜ＰＲ５のアッシング温度を比較的低温、例えば、これまでに形成したフォトレジスト膜（例えば、ＰＲ１〜ＰＲ４）のアッシング温度、または、これ以降に形成するフォトレジスト膜（例えば、ＰＲ６〜ＰＲ８）のアッシング温度より低く設定したので、フォトレジスト膜のポッピング現象を抑制することができる。なお、本実施の形態のフォトレジスト膜ＰＲ５のアッシング速度は、例えば、これまでに形成したフォトレジスト膜（例えば、ＰＲ１〜ＰＲ４）のアッシング速度、または、これ以降に形成するフォトレジスト膜（例えば、ＰＲ６〜ＰＲ８）のアッシング速度より遅くなる。
【０１１３】
このように、フォトレジスト膜ＰＲ５の表面が硬い硬化層ＨＤで覆われた状態でアッシングを行っても、比較的低温で処理することにより、フォトレジスト膜の気化ガスの膨張率を小さくでき、フォトレジスト膜の内部の内圧を抑えることができる。よって、ポッピング現象を抑制することができる。
【０１１４】
この後、実施の形態１と同様の工程を経て、本実施の形態の半導体装置を形成することができる（図３４〜図４９参照）。
【０１１５】
［検討例］
以下、本発明者らが検討した実験結果について説明する。例えば、ＴＥＧ領域において、開口部を形成しない状態であって、硬化層が形成されたフォトレジスト膜ＰＲ５を１１０℃〜１２０℃程度の温度でアッシング（除去）したところ、ゲートの破壊は確認されなかった。また、アッシング残渣の低減を確認することができた。また、歩留まりが向上した。
【０１１６】
（実施の形態３）
本実施の形態においては、実施の形態１で説明した素子分離領域のエッチング→フォトレジスト膜のスライトアッシング→イオン注入→フォトレジスト膜のアッシングの工程に適用し得る応用例について説明する。
【０１１７】
（応用例１）
実施の形態２で説明した低温アッシングを実施の形態１で説明したフォトレジスト膜ＰＲ５のアッシングに適用してもよい。実施の形態１においては、スライトアッシングにより、フォトレジスト膜ＰＲ５の表面の堆積物ＰＯの少なくとも一部が除去されているが、堆積物ＰＯが部分的にまたは薄膜化した状態で残る場合が考え得る。特に、後述する応用例２で説明するように、エッチングガスの流量（導入量）のばらつきにより、堆積物ＰＯの膜厚が、半導体基板Ｓの面内または複数の半導体基板Ｓ中でばらつくことにより、堆積物ＰＯの膜厚もばらつく恐れがある。このような場合、堆積物ＰＯの表面から所定の膜厚分のスライトアッシングを行っても、堆積物ＰＯが部分的にまたは薄膜化した状態で残り得る。
【０１１８】
このような堆積物ＰＯに不純物イオンが注入され硬化層（ＨＤ）が形成されることによりフォトレジスト膜の内部で内圧が部分的に高まることも考え得る。そこで、実施の形態１で説明したフォトレジスト膜ＰＲ５のアッシングを比較的低温、例えば、これまでに形成したフォトレジスト膜（例えば、ＰＲ１〜ＰＲ４）のアッシング温度、または、これ以降に形成するフォトレジスト膜（例えば、ＰＲ６〜ＰＲ８）のアッシング温度より低く設定する。より具体的には、アッシング温度を１１０℃〜１２０℃程度とする。これにより、フォトレジスト膜ＰＲ５のポッピング現象をさらに抑制することができる。
【０１１９】
（応用例２）
実施の形態１で説明した素子分離領域のエッチングにおいて、エッチングガスの流量調整を高精度に行ってもよい。具体的には、エッチングガスの流量精度、即ち、流量のばらつきを±１．５％の範囲で調整してもよい。
【０１２０】
図５７および図５８は、比較例の半導体装置の製造工程を模式的に示す断面図である。例えば、流量調整の精度が悪く、切り替え目盛が１００ｓｃｃｍ（１００ｓｃｃｍ毎に段階的に流量の調整ができる）調節器を用いた場合、流量のばらつきは±５％程度の範囲で生じ得る。このような精度でエッチングガスを導入した場合、堆積物ＰＯの堆積量（膜厚）が、半導体基板Ｓの面内においてばらつく場合がある（図５７）。また、複数の半導体基板Ｓを順次処理する場合、半導体基板Ｓ毎に堆積物ＰＯの堆積量（膜厚）が、ばらつく場合がある（図５８（ａ）（ｂ））。このような場合、堆積物ＰＯの表面から所定の膜厚分のスライトアッシングを行っても、堆積物ＰＯが部分的にまたは薄膜化した状態で残り得る。
【０１２１】
これに対し、本応用例のように、流量調整の精度を向上させ、例えば、切り替え目盛が３０ｓｃｃｍ（３０ｓｃｃｍ毎に段階的に流量の調整ができる）調節器を用いた場合、流量のばらつきを±１．５％の範囲に抑えることができる。このように高精度にエッチングガスを調整しながらエッチングを行うことにより、堆積物ＰＯの膜厚のばらつきが小さくなるため、堆積物ＰＯのスライトアッシング後の堆積物ＰＯの残存量を低減することができる。よって、残存する堆積物ＰＯに不純物イオンが注入されることにより形成される硬化層（ＨＤ）を低減することができ、この硬化層ＨＤに起因するポッピング現象を低減することができる。
【０１２２】
なお、上記エッチングガスの流量調整（流量ばらつき±１．５％）は、実施の形態２の素子分離領域のエッチング工程に適用してもよい。
【０１２３】
（実施の形態４）
実施の形態１では、素子分離領域のエッチング工程後にイオン注入工程を有する半導体装置の製造工程において、フォトレジスト膜のスライトアッシングを適用したが、このフォトレジスト膜のスライトアッシングは、広く適用可能である。即ち、このフォトレジスト膜のスライトアッシングは、フォトレジスト膜を用いたエッチング工程後に、同じフォトレジスト膜をマスクとするイオン注入工程を有する半導体装置の製造工程に広く適用可能である。ここでは、実施の形態１で示した適用例以外の例について説明する。
【０１２４】
図５９〜図６８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１２５】
［構造説明］
まず、図５９〜図６８に示す図のうちの、最終工程断面図である図６８を参照しながら、本実施の形態の半導体装置の構成について説明する。
【０１２６】
図６８に示すように、本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。本実施の形態の半導体装置は、例えば、フラッシュ内蔵ＩＣカードである。
【０１２７】
周辺回路領域ＰＡは、コア領域１ＡとＩ／Ｏ領域（入出力領域）２Ａを有する。コア領域１Ａには、低耐圧のトランジスタが形成される。ここでは、低耐圧のトランジスタとして、ｎチャネル型トランジスタが例示されている。また、Ｉ／Ｏ領域２Ａには、コア領域１Ａに形成されるトランジスタより耐圧が大きい高耐圧トランジスタが形成され、高耐圧のトランジスタとして、ｎチャネル型トランジスタが例示されている。周辺回路領域ＰＡに形成されるトランジスタは、ＭＩＳＦＥＴとも呼ばれる。なお、ここでは、高耐圧および低耐圧のトランジスタとして、ｎチャネル型トランジスタのみ例示してあるが、ｐチャネル型トランジスタを形成しても良い。
【０１２８】
（メモリセルの構造説明）
図６８の左図は、メモリセル領域ＭＡの断面図である。図６８に示すように、メモリセルは、半導体基板Ｓ（ｐ型ウエルＰＷ）上に絶縁膜ＯＮＯを介して配置されたメモリゲートＭＧと、メモリゲートＭＧの両側のｐ型ウエルＰＷ中に設けられたソース、ドレイン領域ＳＤＮとを有する。メモリゲートＭＧは、シリコン膜よりなり、その側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤＮは、ｎ＋型半導体領域ＮＰとｎ−型半導体領域ＮＭよりなる。ｎ−型半導体領域ＮＭは、メモリゲートＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＭよりも接合深さが深くかつ不純物濃度が高い。なお、メモリゲートＭＧおよびソース、ドレイン領域ＳＤＮ（ｎ＋型半導体領域ＮＰ）の上部に、金属シリサイド膜を形成してもよい。
【０１２９】
（周辺トランジスタの構造説明）
コア領域１Ａの低耐圧のトランジスタ（ｎチャネル型トランジスタ）およびＩ／Ｏ領域２Ａの高耐圧のトランジスタ（ｎチャネル型トランジスタ）は、実施の形態１の場合と同様の構成であるためその詳細な説明を省略する。
【０１３０】
［製法説明］
次いで、図５９〜図６８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。
【０１３１】
以下、図面を参照しながら、メモリセル領域ＭＡにメモリセルを形成し、周辺回路領域ＰＡに、周辺トランジスタを形成する工程について説明する。
【０１３２】
まず、図５９に示すように、半導体基板Ｓとして、単結晶シリコンからなる半導体基板を準備する。次いで、素子分離領域ＳＴＩを形成する。まず、半導体基板Ｓ中に溝Ｔを形成し、ＣＶＤ法などを用いて溝Ｔの内部を埋め込む程度の膜厚の酸化シリコン膜を堆積する。次いで、溝Ｔ以外の酸化シリコン膜を、ＣＭＰ法などを用いて除去する。これにより、溝Ｔの内部に埋め込まれた絶縁膜よりなる素子分離領域ＳＴＩを形成することができる。各領域は、素子分離領域ＳＴＩで区画される。
【０１３３】
次いで、半導体基板Ｓの表面に、ゲート絶縁膜ＧＩを形成する。例えば、半導体基板Ｓの各領域に、熱酸化法により酸化シリコン膜をそれぞれ形成する。なお、領域毎に、酸化シリコン膜の膜厚を代えても良い。また、領域毎に、用いる絶縁膜の種類を代えても良い。
【０１３４】
次いで、ゲート絶縁膜ＧＩおよび素子分離領域ＳＴＩ上に、ＣＶＤ法などを用いて、多結晶のシリコン膜ＰＳ１を堆積する。このシリコン膜ＰＳ１は、周辺回路領域ＰＡにおいて、ゲート電極ＧＥとなる。
【０１３５】
次いで、図６０に示すように、半導体基板Ｓの周辺回路領域ＰＡに、ｐ型ウエルＰＷを形成する。例えば、シリコン膜ＰＳ１を介して、周辺回路領域ＰＡに、ｐ型不純物をイオン注入することによって、ｐ型ウエルＰＷを形成する。なお、イオン注入を行わない領域は、フォトレジスト膜（図示せず）で覆っておく。
【０１３６】
次いで、図６１に示すように、周辺回路領域ＰＡのシリコン膜ＰＳ１を覆うフォトレジスト膜ＰＲ２１を形成する。次いで、このフォトレジスト膜ＰＲ２１をマスクとして、メモリセル領域ＭＡのシリコン膜ＰＳ１をエッチングにより除去する。
【０１３７】
具体的には、フォトレジスト膜ＰＲ２１をマスクとして、シリコン膜ＰＳ１をドライエッチングする。このドライエッチングは、実施の形態１で詳細に説明したように、堆積性を有するエッチング処理を行う。このようなエッチングによれば、フォトレジスト膜の膜減りを緩和し、エッチング精度を向上させることができる。このようなエッチングに用いるガスとしては、例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８などのフルオロカーボン系ガスを用いることができる。このようなガスを用いた場合、ＣＦ系ラジカル（ＣＦ＊、ＣＦ２＊、ＣＦ３ ＊）により、被エッチング膜をエッチングしつつ、フォトレジスト膜上や側壁にエッチング副生物としてフルオロカーボン系ポリマー（ＣＦ系ポリマー）からなる堆積物が堆積することで、フォトレジスト膜を保護することができる。上記エッチングにより、メモリセル領域ＭＡの半導体基板Ｓが露出する（図６１参照）。
【０１３８】
次いで、フォトレジスト膜ＰＲ２１の表面をエッチング（スライトアッシング）する。例えば、エッチングガスとして酸素またはオゾンを用い、エッチングを行う。エッチング雰囲気中にＡｒを導入してもよい。エッチングガス中のＡｒおよび基板バイアスの印加は、必ずしも必須のものではないが、エッチングガス中に、酸素より質量数の大きい元素を添加し、基板バイアスを印加することにより、スパッタ効果が向上し、エッチング速度が向上する。このように、フォトレジスト膜ＰＲ２１に対してスライトアッシングを行うことで、素子分離領域ＳＴＩのドライエッチング時にフォトレジスト膜ＰＲ２１の表面に堆積した堆積物を除去することができる（図１参照）。
【０１３９】
なお、このスライトアッシングは、シリコン膜ＰＳ１のドライエッチングと同じエッチング装置で行った方がよい。このように、同じ装置で行うことにより、短時間で一連の処理を行うことができる。また、同じ装置で行うことにより、堆積物ＰＯが大気に触れ、変質することを防止することができ、堆積物ＰＯを効果的に除去することができる。
【０１４０】
次いで、フォトレジスト膜ＰＲ２１をマスクとして、メモリセル領域ＭＡの半導体基板Ｓに、ｐ型不純物をイオン注入することによって、ｐ型ウエルＰＷを形成する（図６２参照）。
【０１４１】
次いで、フォトレジスト膜ＰＲ２１をアッシングにより除去する。アッシング条件としては、このアッシングでは、前述したとおり、フォトレジスト膜の主成分である炭素（Ｃ）および水素（Ｈ）が酸素（Ｏ２）と反応し、ＣＯ２、ＣＯおよびＨ２Ｏ（水蒸気）となり気化する。このアッシング条件は、これまでのフォトレジスト膜のアッシング条件と同様なものである。なお、ここでは、基板にはバイアス電位を印加しなくても、アッシング処理が迅速に進む。但し、アッシング条件として、ガスにＡｒを添加してもよいし、また、基板にバイアス電位を印加してもよい。
【０１４２】
次いで、図６３に示すように、メモリセル領域ＭＡおよび周辺回路領域ＰＡに絶縁膜ＯＮＯを介して多結晶のシリコン膜ＰＳ２を形成する。例えば、メモリセル領域ＭＡのｐ型ウエルＰＷおよび周辺回路領域ＰＡのシリコン膜ＰＳ１上に、熱酸化法により、酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、窒化シリコン膜を、例えば、ＣＶＤ法などにより堆積する。この窒化シリコン膜が、メモリセルの電荷蓄積部となり、絶縁膜ＯＮＯを構成する中間層となる。次いで、窒化シリコン膜上に、酸化シリコン膜をＣＶＤ法により堆積する。これにより、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる絶縁膜ＯＮＯを形成することができる。
【０１４３】
次いで、絶縁膜ＯＮＯ上に、ＣＶＤ法などを用いて、多結晶のシリコン膜ＰＳ２を堆積する。このシリコン膜ＰＳ２は、メモリセル領域ＭＡにおいて、メモリゲートＭＧとなる。
【０１４４】
次いで、図６４に示すように、メモリゲートＭＧを形成する。例えば、メモリゲートＭＧの形成予定領域にフォトレジスト膜（図示せず）を残存させ、このフォトレジスト膜をマスクとして、シリコン膜ＰＳ２をドライエッチングすることより、メモリセル領域ＭＡにメモリゲートＭＧが形成される。なお、この工程において、周辺回路領域ＰＡの絶縁膜ＯＮＯおよびシリコン膜ＰＳ２は除去され、シリコン膜ＰＳ１が露出する。
【０１４５】
次いで、図６５に示すように、周辺回路領域ＰＡのシリコン膜ＰＳ１中に、不純物イオンを注入する。例えば、メモリセル領域ＭＡを覆うフォトレジスト膜ＰＲ２２を形成し、このフォトレジスト膜をマスクとして、周辺回路領域ＰＡのシリコン膜ＰＳ１中に、不純物イオンを注入する。次いで、フォトレジスト膜ＰＲ２２をアッシングにより除去する。
【０１４６】
次いで、図６６に示すように、周辺回路領域ＰＡのゲート電極ＧＥを形成する。例えば、ゲート電極ＧＥの形成予定領域にフォトレジスト膜（図示せず）を残存させ、このフォトレジスト膜をマスクとして、シリコン膜ＰＳ１をドライエッチングする。
【０１４７】
次いで、図６７に示すように、メモリゲートＭＧおよびゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ｎ−型半導体領域ＮＭを形成する。例えば、メモリゲートＭＧおよびゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ｎ型不純物をイオン注入することによって、ｎ−型半導体領域ＮＭを形成する。なお、イオン注入が不要な領域（例えば、ｐチャネル型トランジスタの形成領域など）は、フォトレジスト膜で覆っておく。次いで、フォトレジスト膜をアッシングにより除去する。
【０１４８】
次いで、図６８に示すように、メモリゲートＭＧおよびゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ｎ＋型半導体領域ＮＰを形成する。まず、メモリゲートＭＧおよびゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板Ｓ上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、メモリゲートＭＧおよびゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。次いで、メモリゲートＭＧ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｎ型不純物（例えばリン（Ｐ）など）を注入することで、ｎ＋型半導体領域ＮＰを形成する。この際、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷに自己整合して形成される。このｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰからなるソース、ドレイン領域ＳＤＮが形成される。なお、イオン注入が不要な領域（例えば、ｐチャネル型トランジスタの形成領域など）は、フォトレジスト膜で覆っておく。次いで、フォトレジスト膜をアッシングにより除去する。
【０１４９】
この後、実施の形態１と同様に、メモリゲートＭＧ、ゲート電極ＧＥおよびソース、ドレイン領域ＳＤＮ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。さらに、メモリゲートＭＧおよびゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１中にプラグＰ１を形成し、さらに、層間絶縁膜ＩＬ１およびプラグＰ１上に配線Ｍ１を形成する。なお、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０１５０】
以上の工程により、本実施の形態の半導体装置を形成することができる。このように、本実施の形態によれば、フォトレジスト膜のポッピング現象を抑制し、特性の良好な半導体装置を形成することができる。また、半導体装置の歩留りを向上することができる。即ち、フォトレジスト膜ＰＲ２１をマスクとして、シリコン膜ＰＳ１のエッチングを行う際に（図６１）、フォトレジスト膜ＰＲ２１の表面に形成された堆積物（ＰＯ）を、スライトアッシングにより除去した後、イオン注入を行うことによりメモリセル領域ＭＡにｐ型ウエルＰＷを形成したので（図６２）、フォトレジスト膜ＰＲ２１のアッシングの際のポッピング現象を抑制することができる。
【０１５１】
なお、本実施の形態の半導体装置の製造工程においても、実施の形態３の応用例１で説明したフォトレジスト膜ＰＲ２１の低温アッシングを適用することができる。また、シリコン膜ＰＳ１のエッチングに際し、実施の形態３の応用例２で説明した流量について、そのばらつきを±１．５％の範囲で調整してもよい。
【０１５２】
また、本実施の形態の半導体装置の製造工程においても、実施の形態２で説明したフォトレジスト膜ＰＲ２１のスライトアッシングの省略と低温アッシングを適用することができる。
【０１５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５４】
［付記１］
（ａ）半導体基板の上方に、第１フォトレジスト膜を形成する工程、
（ｂ）前記第１フォトレジスト膜を第１温度で除去する工程、
（ｃ）前記半導体基板上に形成された絶縁膜の上方に、第２フォトレジスト膜を形成する工程、
（ｄ）前記第２フォトレジスト膜を露光し、現像する工程、
（ｅ）前記（ｄ）工程の後、前記第２フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記絶縁膜の下の前記半導体基板を露出する工程、
（ｆ）前記（ｅ）工程の後、前記第２フォトレジスト膜をマスクとして、前記絶縁膜の下の前記半導体基板に、不純物イオンを注入する工程、
（ｇ）前記（ｆ）工程の後、前記第２フォトレジスト膜を前記第１温度より低い第２温度で除去する工程、
を有する半導体装置の製造方法。
【０１５５】
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記第２フォトレジスト膜上に堆積物を形成しつつ、前記絶縁膜をエッチングする工程である、半導体装置の製造方法。
【０１５６】
［付記３］
付記２記載の半導体装置の製造方法において、
前記第２温度は、１１０℃以上１２０℃以下である、半導体装置の製造方法。
【０１５７】
［付記４］
（ａ）半導体基板の上方に、第１フォトレジスト膜を形成する工程、
（ｂ）前記第１フォトレジスト膜を第１温度で除去する工程、
（ｃ）前記半導体基板上に形成された導電性膜上に、第２フォトレジスト膜を形成する工程、
（ｄ）前記第２フォトレジスト膜を露光し、現像する工程、
（ｅ）前記（ｄ）工程の後、前記第２フォトレジスト膜をマスクとして、前記導電性膜をエッチングする工程、
（ｆ）前記（ｅ）工程の後、前記第２フォトレジスト膜をマスクとして、前記半導体基板に、不純物イオンを注入する工程、
（ｇ）前記（ｆ）工程の後、前記第２フォトレジスト膜を前記第１温度より低い第２温度で除去する工程、
を有する半導体装置の製造方法。
【０１５８】
［付記５］
付記４記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記第２フォトレジスト膜上に堆積物を形成しつつ、前記導電性膜をエッチングする工程である、半導体装置の製造方法。
【０１５９】
［付記６］
付記５記載の半導体装置の製造方法において、
前記第２温度は、１１０℃以上１２０℃以下である、半導体装置の製造方法。
【符号の説明】
【０１６０】
１Ａ  コア領域
１ＡＮ  領域
１ＡＰ  領域
１Ｇ  第１ゲート
２Ａ  Ｉ／Ｏ領域
２Ｇ  第２ゲート
Ｃ１  コンタクトホール
ＣＰ  キャップ絶縁膜
ＤＮＷ  ｎ型ウエル
Ｇ  ゲート
Ｇ２  第２ゲート
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＶ  溝
ＨＤ  硬化層
ＩＦ  絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ１ａ  酸化膜
ＩＬ１ｂ  窒化シリコン膜
ＩＬ１ｃ  酸化シリコン膜
Ｌ１  シリコン膜
Ｌ１ａ  シリコン膜
Ｌ１ｂ  シリコン膜
Ｌ２  シリコン膜
Ｍ１  配線
ＭＡ  メモリセル領域
ＭＤ  ドレイン領域
ＭＧ  メモリゲート
ＭＳ  ソース領域
ＮＭ  ｎ−型半導体領域
ＮＰ  ｎ＋型半導体領域
ＮＷ  ｎ型ウエル
ＯＡ  開口部
ＯＮＯ  絶縁膜
Ｐ１  プラグ
ＰＡ  周辺回路領域
ＰＭ  ｐ−型半導体領域
ＰＯ  堆積物
ＰＰ  ｐ＋型半導体領域
ＰＲ  フォトレジスト膜
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ２１  フォトレジスト膜
ＰＲ２２  フォトレジスト膜
ＰＲ３  フォトレジスト膜
ＰＲ４  フォトレジスト膜
ＰＲ５  フォトレジスト膜
ＰＲ６  フォトレジスト膜
ＰＲ７  フォトレジスト膜
ＰＲ８  フォトレジスト膜
ＰＳ１  シリコン膜
ＰＳ２  シリコン膜
ＰＷ  ｐ型ウエル
Ｓ  半導体基板
ＳＤＮ  ソース、ドレイン領域
ＳＤＰ  ソース、ドレイン領域
ＳＩＬ  金属シリサイド膜
ＳＮ  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  側壁絶縁膜
Ｔ  溝
Ｗ１  幅
Ｗ２  幅
【図１】
2015170763.tif 000003
【図２】
2015170763.tif 000004
【図３】
2015170763.tif 000005
【図４】
2015170763.tif 000006
【図５】
2015170763.tif 000007
【図６】
2015170763.tif 000008
【図７】
2015170763.tif 000009
【図８】
2015170763.tif 000010
【図９】
2015170763.tif 000011
【図１０】
2015170763.tif 000012
【図１１】
2015170763.tif 000013
【図１２】
2015170763.tif 000014
【図１３】
2015170763.tif 000015
【図１４】
2015170763.tif 000016
【図１５】
2015170763.tif 000017
【図１６】
2015170763.tif 000018
【図１７】
2015170763.tif 000019
【図１８】
2015170763.tif 000020
【図１９】
2015170763.tif 000021
【図２０】
2015170763.tif 000022
【図２１】
2015170763.tif 000023
【図２２】
2015170763.tif 000024
【図２３】
2015170763.tif 000025
【図２４】
2015170763.tif 000026
【図２５】
2015170763.tif 000027
【図２６】
2015170763.tif 000028
【図２７】
2015170763.tif 000029
【図２８】
2015170763.tif 000030
【図２９】
2015170763.tif 000031
【図３０】
2015170763.tif 000032
【図３１】
2015170763.tif 000033
【図３２】
2015170763.tif 000034
【図３３】
2015170763.tif 000035
【図３４】
2015170763.tif 000036
【図３５】
2015170763.tif 000037
【図３６】
2015170763.tif 000038
【図３７】
2015170763.tif 000039
【図３８】
2015170763.tif 000040
【図３９】
2015170763.tif 000041
【図４０】
2015170763.tif 000042
【図４１】
2015170763.tif 000043
【図４２】
2015170763.tif 000044
【図４３】
2015170763.tif 000045
【図４４】
2015170763.tif 000046
【図４５】
2015170763.tif 000047
【図４６】
2015170763.tif 000048
【図４７】
2015170763.tif 000049
【図４８】
2015170763.tif 000050
【図４９】
2015170763.tif 000051
【図５０】
2015170763.tif 000052
【図５１】
2015170763.tif 000053
【図５２】
2015170763.tif 000054
【図５３】
2015170763.tif 000055
【図５４】
2015170763.tif 000056
【図５５】
2015170763.tif 000057
【図５６】
2015170763.tif 000058
【図５７】
2015170763.tif 000059
【図５８】
2015170763.tif 000060
【図５９】
2015170763.tif 000061
【図６０】
2015170763.tif 000062
【図６１】
2015170763.tif 000063
【図６２】
2015170763.tif 000064
【図６３】
2015170763.tif 000065
【図６４】
2015170763.tif 000066
【図６５】
2015170763.tif 000067
【図６６】
2015170763.tif 000068
【図６７】
2015170763.tif 000069
【図６８】
2015170763.tif 000070