(57)【要約】【課題】回路動作中に分周比を変更することができ、分周比が奇数値であっても分周比に関係なく常にデューティ比５０％の安定した出力信号が得られる簡単な回路構成の可変分周器を提供する。【解決手段】可変分周器１７０は、分周比１で動作可能なデューティ比５０％の可変分周器であり、アップカウンタ２１の計数値Ｍと入力Ｎを入力し、計数値Ｍと入力Ｎを比較して、偶数分周動作時にデューティ比５０％となり、かつ奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭い出力Ｃを出力する比較器１３と、クロックＣＫの第１のエッジで比較器１３の出力Ｃを取り込み、出力Ｑ１として出力するＤＦＦ１４と、クロックＣＫの第２のエッジでＤＦＦ１４の出力Ｑ１を取り込み、ＤＦＦ１４の出力Ｑ１に比べてクロックＣＫの半周期遅れた出力Ｑ２として出力するＤＦＦ１５と、を備える。【選択図】図４６
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【特許請求の範囲】
【請求項１】
クロックＣＫを計数し、計数値結果Ｍ（Ｍは任意の自然数）を得るプログラマブルカウンタと、
前記プログラマブルカウンタの計数値Ｍと入力Ｎ（Ｎは１又は２以上の任意の自然数）を入力し、前記計数値Ｍと前記入力Ｎを比較して、偶数分周動作時にデューティ比５０％となり、かつ奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭い出力Ｃを出力する比較器と、
前記クロックＣＫの第１のエッジで前記比較器の前記出力Ｃを取り込み、出力Ｑ１として出力する第１のＤ型フリップフロップ（ＤＦＦ）と、
前記クロックＣＫの第２のエッジで前記第１のＤＦＦの出力Ｑ１を取り込み、前記第１のＤＦＦの前記出力Ｑ１に比べて前記クロックＣＫの半周期遅れた出力Ｑ２として出力する第２のＤＦＦと、
入力Ｎの最下位ビットにより偶数分周動作か奇数分周動作かを判断し、偶数分周動作時に、前記第１のＤＦＦの出力Ｑ１をそのまま出力させ、奇数分周動作時に前記第１のＤＦＦの出力Ｑ１と前記第２のＤＦＦの出力Ｑ２の論理演算を行ってデューティ比５０％の出力信号ＯＵＴを出力する組合せ回路と、
を備えることを特徴とする可変分周器。
【請求項２】
前記組合せ回路は、
前記入力Ｎの最下位ビットにより、奇数分周動作であるか偶数分周動作であるかを示す信号を論理演算に加える
ことを特徴とする請求項１に記載の可変分周器。
【請求項３】
前記入力Ｎに分周動作の下限となる値より小さい値である０又は１を印加し、分周出力を禁止するストップ回路として機能させる
ことを特徴とする請求項１又は請求項２に記載の可変分周器。
【請求項４】
前記入力Ｎと前記クロックＣＫを入力とし、分周比が１であることを、当該入力Ｎの値により判断し、この場合に、前記クロックＣＫを前記出力信号ＯＵＴからそのまま出力する付加回路をさらに備える
ことを特徴とする請求項１乃至３のいずれか一項に記載の可変分周器。
【請求項５】
前記付加回路は、前記入力Ｎが１であることを検出する一致回路、又は論理和ゲートを備える
ことを特徴とする請求項４に記載の可変分周器。
【請求項６】
前記組合せ回路は、前記第１のＤＦＦの出力Ｑ１及び前記出力Ｑ２の出力側に接続され、論理演算により出力信号ＯＵＴを出力するゲート回路である
ことを特徴とする請求項１乃至５のいずれか一項に記載の可変分周器。
【請求項７】
前記組合せ回路の出力信号ＯＵＴを２重否定してド・モルガン則を適用する
ことを特徴とする請求項１乃至６のいずれか一項に記載の可変分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティ比５０％の可変分周器に関する。
【背景技術】
【０００２】
近年、高周波のクロックを任意の分周比で分周する可変分周器のニーズが高まっている。分周の目的は、基板上や同一集積回路内の各動作クロックの異なるデバイスへの動作クロック供給である。しかし、多くの可変分周器では、奇数分周の場合にデューティ比が５０％にならない（特許文献１及び特許文献２参照）。
また、常にデューティ比５０％の安定した分周出力を得ようとすると回路が複雑になる（特許文献３及び特許文献４参照）。また、回路構成が簡単な可変分周器では、ハザードのため動作が不安定である（特許文献５参照）。特許文献５に記載の可変分周回路は、この可変分周回路をＦＰＧＡ（Field Programmable Gate Array）上に実装しようとすると、ハザードのために動作しない。
特許文献６には、デューティ比５０％の分周出力を得る分周器が記載されている。
【０００３】
図５１は、特許文献６に記載の分周器の回路構成図である。
図５１に示すように、デューティ比５０％可変分周器１０２０は、入力ｎから分周のための各設定値を生成するビットシフタ１０２４と、基準周波数発振器１０２２と、比較器１０２６，１０２８と、カウンタ１０３０と、ＪＫ−ＦＦ１０３２と、ＡＮＤゲート１０３４と、インバータ１０３８と、ＤＦＦ１０３６と、ＯＲゲート１０４０と、を備える。ビットシフタ１０２４は、分周比Ｎを設定する設定部Ｄｉｖ１と、カウンタ値を１ビット右にシフトする設定部Ｄｉｖ２と、最下位ビットを出力する設定部Ｃｐ２と、を有する。
比較器１０２６は、カウンタ１０３０のカウント値がビットシフタ１０２４の出力Ｄｉｖ１の値（分周比Ｎと同じ）と一致した時、ＪＫ−ＦＦ１０３２のＪ端子に１を出力するとともに、カウンタ１０３０をリセットする。比較器１０２８は、カウンタ１０３０のカウント値がビットシフタ１０２４の出力Ｄｉｖ２の値と出力とが一致した時、ＪＫ−ＦＦ１０３２のＫ端子に１を出力する。ＪＫ−ＦＦ１０３２は、比較器１０２６と比較器１０２８からのＪＫ入力条件で値が設定され、偶数分周時にデューティ比５０％、奇数分周時にデューティ比５０％の波形に比べて半周期だけパルス幅の狭い波形を出力している。そこで、奇数分周時には、Ｄ−ＦＦ１０３６により半周期遅れた信号を発生させ、ＪＫ−ＦＦの出力と論理和を取ることでデューティ比５０％の出力を得ている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２８３０１号公報
【特許文献２】特開平８−８４０６９号公報
【特許文献３】特開２０１０−１１４８８８号公報
【特許文献４】特開２００８−３０１４８８号公報
【特許文献５】特開平６−２２４７４８号公報
【特許文献６】米国特許６９９８８８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献６に記載のデューティ比５０％分周器では、下記の問題点があった。
（１）ＪＫ−ＦＦのＪＫ入力条件が比較器の出力（一致結果）で決定されるので、比較動作が完了するまで分周比を変更することができない。すなわち、回路動作中に分周比を変更することができない。
（２）ＪＫ−ＦＦを使用しているので、回路構成が複雑であり、かつ汎用性に欠ける。現在では、高速デジタル回路において、ＪＫ−ＦＦは、殆どあるいは全く使用されない。特に、ハードウェア記述言語でデジタル回路を設計する場合、ＤＦＦのみで回路を設計することが一般的である。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、回路動作中に分周比を変更することができ、分周比が奇数値であっても分周比に関係なく常にデューティ比５０％の安定した出力信号が得られる簡単な回路構成の可変分周器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、クロックＣＫを計数し、計数値結果Ｍ（Ｍは任意の自然数）を得るプログラマブルカウンタと、前記プログラマブルカウンタの計数値Ｍと入力Ｎ（Ｎは１又は２以上の任意の自然数）を入力し、前記計数値Ｍと前記入力Ｎを比較して、偶数分周動作時にデューティ比５０％となり、かつ奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭い出力Ｃを出力する比較器と、前記クロックＣＫの第１のエッジで前記比較器の前記出力Ｃを取り込み、出力Ｑ１として出力する第１のＤ型フリップフロップ（ＤＦＦ）と、前記クロックＣＫの第２のエッジで前記第１のＤＦＦの出力Ｑ１を取り込み、前記第１のＤＦＦの前記出力Ｑ１に比べて前記クロックＣＫの半周期遅れた出力Ｑ２として出力する第２のＤＦＦと、入力Ｎの最下位ビットにより偶数分周動作か奇数分周動作かを判断し、偶数分周動作時に、前記第１のＤＦＦの出力Ｑ１をそのまま出力させ、奇数分周動作時に前記第１のＤＦＦの出力Ｑ１と前記第２のＤＦＦの出力Ｑ２の論理演算を行ってデューティ比５０％の出力信号ＯＵＴを出力する組合せ回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、奇数分周時にデューティ５０％よりクロックＣＫの半周期広い又は狭い波形を比較器で出力させ、デューティ５０％より広ければ狭め狭ければ広めることで、回路動作中に分周比を変更することができ、分周比が奇数値であっても分周比に関係なく常にデューティ比５０％の安定した出力信号を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る可変分周器の構成を示す回路図である。
【図２】第１の実施形態に係る可変分周器のアップカウンタが比較器の出力（リセット信号）ＲＥＳのハザードの影響を受けないことを説明する波形図である。
【図３】第１の実施形態に係る可変分周器の第１のＤＦＦの出力Ｑ１が比較器の出力Ｃのハザードの影響を受けないことを説明する波形図である。
【図４】第１の実施形態に係る可変分周器において、４分周時（入力Ｎが４の時）の動−作シミュレーション結果を示す波形図である。
【図５】第１の実施形態に係る可変分周器において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図６】本発明の第２の実施形態に係る可変分周器の構成を示す回路図である。
【図７】第２の実施形態に係る可変分周器において、４分周時（入力Ｎが３の時）の動作シミュレーション結果を示す波形図である。
【図８】第２の実施形態に係る可変分周器において、５分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図９】本発明の第３の実施形態に係る可変分周器の構成を示す回路図である。
【図１０】第３の実施形態に係る可変分周器の第１のＤＦＦの出力Ｑ１が比較器の出力Ｃのハザードの影響を受けないことを説明する波形図である。
【図１１】第３の実施形態に係る可変分周器において、４分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図１２】第３の実施形態に係る可変分周器において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図１３】本発明の第４の実施形態に係る可変分周器の構成を示す回路図である。
【図１４】第４の実施形態に係る可変分周器において、４分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図１５】第４の実施形態に係る可変分周器において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図１６】本発明の第５の実施形態に係る可変分周器の構成を示す回路図である。
【図１７】第５の実施形態に係る可変分周器において、４分周時（入力Ｎが３の時）の動作シミュレーション結果を示す波形図である。
【図１８】第５の実施形態に係る可変分周器において、５分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図１９】本発明の第６の実施形態に係る可変分周器の構成を示す回路図である。
【図２０】第６の実施形態に係る可変分周器において、４分周時（入力Ｎが３の時）の動作シミュレーション結果を示す波形図である。
【図２１】第６の実施形態に係る可変分周器において、５分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図２２】本発明の第７の実施形態に係る可変分周器の構成を示す回路図である。
【図２３】第７の実施形態に係る可変分周器において、４分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図２４】第７の実施形態に係る可変分周器において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図２５】第７の実施形態に係る可変分周器の比較例１の構成を示す回路図である。
【図２６】第７の実施形態に係る可変分周器の比較例１において、４分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図２７】第７の実施形態に係る可変分周器の比較例１において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図２８】第７の実施形態に係る可変分周器の比較例２の構成を示す回路図である。
【図２９】第７の実施形態に係る可変分周器の比較例２において、４分周時（入力Ｎが４の時）の動作シミュレーション結果を示す波形図である。
【図３０】第７の実施形態に係る可変分周器の比較例２において、５分周時（入力Ｎが５の時）の動作シミュレーション結果を示す波形図である。
【図３１】図９のＮ進アップカウンタの内部回路を示す図である。
【図３２】図１３のＮ進ダウンカウンタの内部回路を示す図である。
【図３３】図１６のＮ＋１進アップカウンタの内部回路を示す図である。
【図３４】図１９のＮ＋１進ダウンカウンタの内部回路を示す図である。
【図３５】本発明の第８の実施形態に係る可変分周器の構成を示す回路図である。
【図３６】本発明の第９の実施形態に係る可変分周器の構成を示す回路図である。
【図３７】本発明の第１０の実施形態に係る可変分周器の構成を示す回路図である。
【図３８】本発明の第１１の実施形態に係る可変分周器の構成を示す回路図である。
【図３９】本発明の第１２の実施形態に係る分周比１で動作可能な可変分周器の構成を示す回路図である。
【図４０】第１２の実施形態に係る可変分周器において、１分周時（入力Ｎが１の時）の動作シミュレーション結果を示す波形図である。
【図４１】本発明の第１３の実施形態に係る分周比１で動作可能な可変分周器の構成を示す回路図である。
【図４２】第１３の実施形態に係る可変分周器において、１分周時（入力Ｎが０の時）の動作シミュレーション結果を示す波形図である。
【図４３】図１の可変分周器の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。
【図４４】図６の可変分周器の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。
【図４５】図３９の分周比１で動作可能な可変分周器の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。
【図４６】。図４１の分周比１で動作可能な可変分周器の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。
【図４７】図１の可変分周器において、３分周の途中で２分周に変化させた場合（入力Ｎを３から２に変化させた場合）の動作シミュレーション結果を示す波形図である。
【図４８】図１の可変分周器において、３分周の途中で４分周に変化させた場合（入力Ｎを３から４に変化させた場合）の動作シミュレーション結果を示す波形図である。
【図４９】図１の可変分周器において、入力Ｎに０を加えた場合の動作シミュレーション結果を示す波形図である。
【図５０】図１の可変分周器において、入力Ｎに１を加えた場合の動作シミュレーション結果を示す波形図である。
【図５１】特許文献６に記載の分周器の回路構成図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図１の太実線は多ビット配線、細実線は１ビット配線を表す。
【００１１】
図１に示す可変分周器１０は、外部から入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印可するとクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する可変分周器である。
図１に示すように、可変分周器１０は、アップカウンタ１１（リセット時に値が１になるカウンタ）、比較器１２（比較器<１>）（リセット用比較器）、比較器１３（比較器<２>）（請求項１記載の比較器）、ＤＦＦ１４（ＤＦＦ<１>）（第１のＤＦＦ）、ＤＦＦ１５（ＤＦＦ<２>）（第２のＤＦＦ）、ＡＮＤゲート１６（組合せ回路，ゲート回路）、及びＯＲゲート１７（組合せ回路，ゲート回路）を備える。
アップカウンタ１１は、リセット時に、最下位ビットを１に設定する同期リセット型のアップカウンタである。
【００１２】
比較器１２（比較器<１>）は、アップカウンタ１１の出力Ｍと入力Ｎを比較し、Ｍ≧Ｎのとき１を、それ以外は０を出力する。比較器１２の出力ＲＥＳは、アップカウンタ１１のリセット端子に入力されており、ＲＥＳが１の時（Ｍ≧Ｎのとき）にアップカウンタ１１をリセットする。アップカウンタ１１と比較器１２は、Ｎ進アップカウンタを構成している。アップカウンタ１１と比較器１２をＮ進アップカウンタで構成した構成例については、図９により後記する。
【００１３】
比較器１３（比較器<２>）は、アップカウンタ１１の出力Ｍ（計数値Ｍ）と入力Ｎ（Ｎは２以上の任意の自然数）を入力し、Ｍ≦（Ｎを右に１ビットシフト）のとき１、そうでないとき０を出力する。なお、図１中、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００１４】
ＤＦＦ１４（ＤＦＦ<１>）は、クロックＣＫの立ち上がり（第１のエッジ）で比較器１３の出力Ｃを取り込み、出力Ｑ１としてＤＦＦ１５及びＯＲゲート１７に出力する。
【００１５】
ＤＦＦ１５（ＤＦＦ<２>）は、クロックＣＫの立ち下がり（第２のエッジ）でＤＦＦ１４の出力Ｑ１を取り込み、出力Ｑ２としてＡＮＤゲート１６に出力する。
【００１６】
比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４の入力になっており、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。これにより、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００１７】
ＡＮＤゲート１６は、ＤＦＦ１５の出力Ｑ２と入力Ｎの最下位ビットの論理積演算（なお、簡便のため、適宜「ＡＮＤを取る」と表現する場合がある）を行う。ＡＮＤゲート１６は、分周比が奇数のときにＡＮＤゲートからＱ２の値を出力し、偶数のときは０を出力する。
【００１８】
ＯＲゲート１７は、ＤＦＦ１４の出力Ｑ１とＡＮＤゲート１６の出力の論理和演算を行う。ＯＲゲート１７は、分周比が偶数のとき、ＡＮＤゲート１６の出力が０なので、Ｑ１の値を、分周比が奇数のとき、ＡＮＤゲート１６からＱ２の値が出力されるので、Ｑ１とＱ２の論理和演算（なお、簡便のため、適宜「ＯＲを取る」と表現する場合がある）を取った値を出力する。
【００１９】
分周比が奇数の場合、比較器１３の出力Ｃ及びこれをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分狭い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理和演算を取ることで、１を出力している部分をクロックＣＫの半周期分増加させ、分周比が奇数の場合にも出力ＯＵＴのデューティ比を５０％にしている。
【００２０】
以下、上述のように構成されたデューティ比５０％の可変分周器１０の動作について説明する。
まず、基本的な考え方について説明する。
一般的に分周回路は、クロックの片側エッジに同期して動作させる。つまり、出力が変化するのは、クロックの立ち上がりの時のみ、又は立ち下がりの時のみである。そのため奇数分周動作の場合には、分周器の出力はデューティ比５０％にならず、デューティ比５０％の出力と比べてクロック半周期分の差が生じることになる。
【００２１】
本発明者は、奇数分周動作の場合に、クロックＣＫの半周期遅れた信号であるＤＦＦ１５の出力とＯＲ演算させてパルス幅をクロック半周期分増加させ、奇数分周動作の場合においてもデューティ比５０％の出力信号を得るという着想を基に、本可変分周器１０を完成させた。
【００２２】
本実施形態の可変分周器１０は、奇数分周動作の場合、ＤＦＦ１４の出力Ｑ１がデューティ比５０％の出力と比べてクロックＣＫの半周期分狭くなる。例えば、３分周の場合には、１を出力している部分がクロックＣＫの１周期分、０を出力している部分がクロックＣＫの２周期になる。そこで、可変分周器１０は、奇数分周動作の場合に、Ｑ１より半周期遅れた信号であるＤＦＦ１５の出力Ｑ２とＯＲを取ることにより、１を出力している部分をクロックＣＫの半周期分増加させ、クロック１．５周期分にして出力ＯＵＴから出力している。
上記動作の特徴点を一般化して述べると、下記の通りである。
【００２３】
本発明は、偶数分周時にデューティ５０％であり、奇数分周時にデューティ５０％の場合よりクロックＣＫの半周期広い又は狭い波形を比較器で出力させ、デューティ比５０％となるように広ければ狭め狭ければ広めるものである。
上記奇数分周時に広ければ狭め狭ければ広める方法として、Ｎ進カウンタ又はＮ＋１進カウンタを用いる場合、ゲート回路の組合せは下記（１）（２）がある。なお、Ｎ進カウンタ及びＮ＋１進カウンタは、アップカウンタとダウンカウンタのどちらを使用することもできる。さらに、比較器１３の不等号の向きを変更することでゲート回路の組合せとして下記（３）（４）を得る。さらに、ゲート回路の組合せは一例であり、例えば実装容易性の観点からド・モルガン則を適用してＮＡＮＤゲート，ＮＯＲゲートを使用するものでもよい（後記する第１４の実施形態参照）。
【００２４】
（１）Ｎ進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式
（２）Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式
（３）Ｎ進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式
（４）Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式
【００２５】
次に、可変分周器１０の動作について説明する。
本実施形態の可変分周器１０は、上記（１）Ｎ進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式の適用例である
可変分周器１０は、奇数分周の場合に、比較器１３の出力Ｃ及びＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い信号になる。そこで、奇数分周の場合には、半周期遅れた信号Ｑ２とＯＲを取り半周期分広げて、デューティ比５０％にする。
【００２６】
図１に示すように、可変分周器１０には、外部より入力ＮとクロックＣＫが印加される。第１の実施形態では、クロックＣＫをＮ分周したデューティ比５０％のパルスを出力ＯＵＴから出力する。アップカウンタ１１は、リセット時に、最下位ビットを１に設定する。比較器１２は、アップカウンタ１１の出力Ｍと入力Ｎを比較し、Ｍ≧Ｎのとき１を、それ以外は０を出力する。比較器１２の出力ＲＥＳは、アップカウンタ１１のリセット端子に入力されており、ＲＥＳが１の時（Ｍ≧Ｎのとき）にアップカウンタ１１をリセットする。
【００２７】
比較器１３は、アップカウンタ１１の出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎを右に１ビットシフト）のとき１、そうでないとき０を出力する。比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４の入力になっており、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。これにより、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００２８】
ＡＮＤゲート１６では、ＤＦＦ１５の出力Ｑ２と入力Ｎの最下位ビットの論理積演算を行っている。これにより、ＡＮＤゲート１６は、分周比が奇数のときにＱ２の値を出力し、偶数のときは０を出力する。
【００２９】
ＯＲゲート１７は、ＤＦＦ１４の出力Ｑ１とＡＮＤゲート１６の出力の論理和演算を行っている。ＯＲゲート１７は、分周比が偶数のとき、ＡＮＤゲート１６の出力が０なので、Ｑ１の値を、分周比が奇数のとき、ＡＮＤゲート１６からＱ２の値が出力されるので、Ｑ１とＱ２の論理和演算を取った値を出力する。
【００３０】
分周比が奇数の場合、比較器１３の出力Ｃ及びこれをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１のパルス幅は、デューティ比５０％の出力と比べてクロックＣＫの半周期分狭い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理和演算をとることで、１を出力している部分をクロックＣＫの半周期分増加させ、分周比が奇数の場合にも出力ＯＵＴのデューティ比を５０％にしている。
【００３１】
<回路の安定性>
次に、可変分周器１０が、安定した分周動作を行うことができることについて説明する。特許文献５の可変分周器では、組合せ回路において発生したハザードのため、分周動作が不安定になるか又はハザードのため動作しない欠点があった。
これに対して、本実施形態の可変分周器１０は、ハザードの影響を受けない。比較器１２と比較器１３は、組合せ回路であるため、その出力ＲＥＳ及びＣにはハザードを含む可能性がある。しかし、アップカウンタ１１は、同期リセット型であるため、比較器１２のハザード影響を受けることがない。また、比較器１３の出力Ｃは、クロックＣＫの立ち上がりに同期して値を取り込むＤＦＦ１４の入力になっているため、ハザードの影響を受けることがない。以下、詳細に説明する。
【００３２】
図２は、アップカウンタが、比較器１２の出力（リセット信号）ＲＥＳのハザードの影響を受けないことを説明する波形図である。
図２に示すように、クロックＣＫが立ち上がると、アップカウンタ１１のカウント値Ｍは一定の遅延時間の後に変化する。この際、比較器１２の出力（リセット信号）ＲＥＳにハザードが発生することがある（図２の符号ａ参照）。さらに一定遅延時間後、アップカウンタ１１のカウント値Ｍは安定し、ハザードは消失する。つまり、クロックＣＫが立ち上がって一定時間経過後に比較器１２の出力ＲＥＳにハザードが発生する可能性がある。しかし、クロックＣＫの立ち上がった瞬間にＲＥＳにハザードが発生することはない。可変分周器１０では、同期リセット型のアップカウンタ１１を使うことで、ＲＥＳのハザードの影響を排除している。
【００３３】
図３は、ＤＦＦ１４の出力Ｑ１が、比較器１３の出力Ｃのハザードの影響を受けないことを説明する波形図である。
図３に示すように、クロックＣＫが立ち上がると、アップカウンタ１１のカウント値Ｍは一定の遅延時間の後に変化する。この際、比較器１３の出力Ｃにハザードが発生することがあるが、さらに一定遅延時間後、アップカウンタ１１のカウント値Ｍは安定し、ハザードは消失する。つまり、クロックＣＫが立ち上がって一定時間経過後に比較器１３の出力Ｃにハザードが発生する可能性はあるものの、ＤＦＦ１４はクロックＣＫの立ち上がった瞬間の比較器１３の出力Ｃを取り込んでいる（図２の符号ｂ参照）。このため、ＤＦＦ１４が、ハザードの影響を受けることはない。
【００３４】
可変分周器１０は、アップカウンタ１１、比較器１２、及び比較器１３のビット幅がｍの時、２〜（２ｍ−１）までの分周動作が可能である。例えば、アップカウンタ１１、比較器１２、及び比較器１３のビット幅が３ビットの場合、２〜７分周までの安定した分周動作を得ることができる。
【００３５】
図４及び図５は、可変分周器１０において、３ビット構成時の動作シミュレーション結果を示す波形図である。図４は、４分周時の動作シミュレーション結果、図５は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図４及び図５に示すように、可変分周器１０は、分周比が偶数の場合（図４参照）にも奇数の場合（図５参照）にもデューティ比５０％の出力が得られていることが分かる。
【００３６】
このように、本実施形態の可変分周器１０は、分周比が奇数の時、ＤＦＦ１４の出力Ｑ１のパルス幅が、デューティ比５０％の出力と比べてクロックＣＫの半周期分短いのでＤＦＦ１５でクロック半周期遅らせて、ＯＲゲート１７によりＯＲを取りパルス幅をクロック半周期分広くすることで、簡単な回路構成により、分周比に関係なく常にデューティ比５０％の安定した出力信号（分周出力）を得ることができる。特に、簡単な構成でありながら、奇数分周の場合にも常にデューティ比５０％の安定した動作を得ることができる。
【００３７】
また、本実施形態の可変分周器１０は、アップカウンタ１１、比較器１２、及び比較器１３のビット幅がｍの時、２〜（２ｍ−１）までの分周動作が可能である。
【００３８】
特に、本実施形態の可変分周器１０は、外部信号により分周比を設定することができ、回路動作中に分周比を変更することができる。回路動作中に分周比を変更した場合であっても、常にデューティ比５０％の安定した出力信号を得ることができる。
また、本実施形態の可変分周器１０は、ハードウェア記述言語を用いて簡単に記述でき、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）の機能部品として容易に実装可能である。
【００３９】
（第２の実施形態）
第１の実施形態の可変分周器１０は、Ｎ進カウンタを用いた場合で、奇数分周動作時、ＯＲを取ってパルス幅をクロック半周期分広くする方式である。
第２の実施形態は、Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式の適用例である。
【００４０】
図６は、本発明の第２の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図６の太実線は多ビット配線、細実線は１ビット配線を表す。図１と同一構成部分には同一符号を付している。
図６に示す可変分周器２０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
【００４１】
図６に示すように、可変分周器２０は、アップカウンタ２１（リセット時に値が０）、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＯＲゲート２６（組合せ回路，ゲート回路）、及びＡＮＤゲート２７（組合せ回路，ゲート回路）を備える。
【００４２】
アップカウンタ２１は、リセット時に値が０になる一般的なアップカウンタである。本実施形態の可変分周器２０は、一般的なアップカウンタ２１を用いているのに対し、図１の可変分周器１０のアップカウンタ１１は、リセット時に値が１の特殊なアップカウンタを用いている。
【００４３】
比較器１２（比較器<１>）は、アップカウンタ２１の出力Ｍと入力Ｎを比較し、Ｍ≧Ｎのとき１を、それ以外は０を出力する。比較器１２の出力ＲＥＳは、アップカウンタ２１のリセット端子に入力されており、ＲＥＳが１の時（Ｍ≧Ｎのとき）にアップカウンタ２１をリセットする。アップカウンタ２１と比較器１２は、Ｎ＋１進アップカウンタを構成している。アップカウンタ２１と比較器１２をＮ＋１進アップカウンタで構成した構成例については、図１６により後記する。
【００４４】
比較器１３（比較器<２>）は、アップカウンタ２１の出力Ｍと入力Ｎを入力し、Ｍ≦（Ｎを右に１ビットシフト）のとき１、そうでないとき０を出力する。なお、図６中、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００４５】
ＤＦＦ１４（ＤＦＦ<１>）は、クロックＣＫの立ち上がり（第１のエッジ）で比較器１３の出力Ｃを取り込み、出力Ｑ１としてＤＦＦ１５及びＡＮＤゲート２７に出力する
【００４６】
ＤＦＦ１５（ＤＦＦ<２>）は、クロックＣＫの立ち下がり（第２のエッジ）でＤＦＦ１４の出力Ｑ１を取り込み、ＤＦＦ１４の出力Ｑ１に比べてクロックＣＫの半周期遅れた出力Ｑ２としてＯＲゲート２６に出力する。
【００４７】
比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４の入力になっており、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。これにより、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
ＯＲゲート２６は、ＤＦＦ１５の出力Ｑ２と入力Ｎの最下位ビットの論理和演算を行う。
ＡＮＤゲート２７は、ＤＦＦ１４の出力Ｑ１とＯＲゲート２６の出力の論理積演算を行う。
【００４８】
以下、上述のように構成されたデューティ比５０％の可変分周器２０の動作について説明する。
本実施形態の可変分周器２０は、Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式の適用例である。
【００４９】
可変分周器２０は、奇数分周動作の場合は、ＤＦＦ１４の出力Ｑ１が、デューティ比５０％の出力と比べてクロックＣＫの半周期分広くなる。例えば、３分周の場合には、１を出力している部分がクロックの２周期分、０を出力している部分がクロックの１周期になる。そこで、可変分周器２０は、奇数分周動作の場合に、Ｑ１より半周期遅れた信号であるＤＦＦ１５の出力Ｑ２とＡＮＤ演算させて１を出力している部分をクロック半周期分減少させ、奇数分周動作の場合においてもデューティ比５０％の出力信号を得る。例えば、３分周の場合には、半周期遅れた信号とＡＮＤをとることにより、１を出力している部分が半周期減少して、クロック１．５周期分になり、０を出力している部分がクロックの半周期減り１．５周期分になる。
【００５０】
このように、分周比Ｎ＋１が偶数の時、ＤＦＦ１４の出力Ｑ１のデューティ比が５０％であるのでＱ１をそのまま出力させればよく、分周比Ｎ＋１が奇数の時には、デューティ比を５０％にするためにＤＦＦ１４の出力Ｑ１にＤＦＦ１５の出力Ｑ２のＡＮＤ演算を取って出力する。
【００５１】
ここで、分周比Ｎ＋１が偶数か奇数かはＮの最下位ビットが０か１かを見ればわかる。可変分周器２０は、入力Ｎの時に分周比Ｎ＋１の分周回器として動作する。よって、入力Ｎの最下位ビットが１の時が偶数分周となる。このとき、ＯＲゲート２６の出力は１になり、ＡＮＤゲート２７の出力は、Ｑ１になる。入力Ｎの最下位ビットが０の時が奇数分周である。このとき、ＯＲゲート２６の出力はＱ２となり、ＡＮＤゲート２７ではＱ２とＱ１がＡＮＤされたものが出力される。
【００５２】
以上説明したように、本実施形態の可変分周器２０は、奇数分周の場合に、比較器１３の出力Ｃ及びＤＦＦ１の出力Ｑ１は、デューティ５０％の場合よりクロックＣＫの半周期広い信号になる。そこで、奇数分周の場合には、半周期遅れた信号Ｑ２とＡＮＤを取り半周期狭めて、デューティ比５０％にしている。
【００５３】
本実施形態の可変分周器２０は、アップカウンタ２１、比較器１２、及び比較器１３のビット幅がｍの時、２〜（２ｍ）までの分周動作が可能である。例えば、アップカウンタ２１、比較器１２、及び比較器１３のビット幅が３ビットの場合、２〜８分周までの安定した分周動作を得ることができる。
【００５４】
ここで、図１の可変分周器１０は、ｍビット構成の場合、分周比の上限が２ｍ−１であるのに対し、本実施形態の可変分周器２０は、リセット時に値が０の普通のアップカウンタ２１を用いているので、分周比の上限が２ｍである。すなわち、可変分周器２０は、同じビット構成の場合、可変分周器１０に比べて、分周比の上限が１だけ大きい。但し、可変分周器２０は、入力Ｎの場合に、Ｎ＋１分周を行うため、設定したい分周比−１をＮに印加する必要がある。
【００５５】
図７及び図８は、可変分周器２０において、３ビット構成時の動作シミュレーション結果を示す波形図である。図７は、４分周時の動作シミュレーション結果、図８は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果、８分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図７及び図８に示すように、可変分周器２０は、分周比が偶数の場合（図７参照）にも奇数の場合（図８参照）にもデューティ比５０％の出力が得られていることが分かる。
【００５６】
このように、本実施形態の可変分周器２０は、分周比が奇数の時、ＤＦＦ１４の出力Ｑ１のパルス幅が、デューティ比５０％の場合と比べてクロックＣＫの半周期分広いのでＤＦＦ１５でクロックＣＫの半周期遅らせて、ＡＮＤゲート２７によりＡＮＤを取りパルス幅をクロック半周期分狭くすることで、簡単な回路構成により、分周比に関係なく常にデューティ比５０％の安定した出力信号（分周出力）を得ることができる。特に、簡単な構成でありながら、奇数分周の場合にも常にデューティ比５０％の安定した動作を得ることができる。
【００５７】
（第３の実施形態）
図９は、本発明の第３の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図９の太実線は多ビット配線、細実線は１ビット配線を表す。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図９に示す可変分周器３０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【００５８】
可変分周器３０は、Ｎ進アップカウンタ３１（プログラマブルカウンタ）、比較器１３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＡＮＤゲート１６、及びＯＲゲート１７を備える。
可変分周器３０は、図１の可変分周器１０のアップカウンタ１１と比較器１２（比較器<１>）をＮ進アップカウンタ３１で置き換えたものである。
Ｎ進アップカウンタ３１は、１からＮまでのアップカウントを繰り返すアップカウンタである。
【００５９】
以下、上述のように構成されたデューティ比５０％の可変分周器３０の動作について説明する。
本実施形態の可変分周器３０は、図１の可変分周器１０と同様に、Ｎ進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器３０の基本動作は、図１の可変分周器１０の動作と略同様である。
【００６０】
図９に示すように、可変分周器３０には、外部より入力ＮとクロックＣＫが印加される。Ｎ進アップカウンタ３１は、クロックＣＫの立ち上がりで動作するＮ進アップカウンタであり、１からＮまでカウントアップし、Ｎに達すると再び１に戻りアップカウント動作を繰り返す。比較器１３には、Ｎ進アップカウンタ３１の出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００６１】
比較器１３の出力Ｃは、分周比が偶数の場合デューティ比５０％である。但し、分周比が奇数の場合、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。また、図１０で後記するように、クロックＣＫが立ち上がってから一定時間経過後に、ハザードが発生することがある。このハザードの影響を排除するために、比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４に入力されている。また、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。このため、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００６２】
ＡＮＤゲート１６は、ＤＦＦ１５の出力Ｑ２とＮの最下位ビットの論理積演算を行っている。分周比が偶数の時、Ｎの最下位ビットが０であるので、ＡＮＤゲート１６は０を出力する。分周比が奇数の時、Ｎの最下位ビットが１であるので、ＡＮＤゲート１６はＤＦＦ１５の出力Ｑ２の値を出力する。
【００６３】
ＯＲゲート１７は、ＤＦＦ１４の出力Ｑ１とＡＮＤゲート１６の出力の論理和演算を行っており、分周比が偶数の時、ＡＮＤゲート１６の出力が０なので、Ｑ１の値を、分周比が奇数の時、ＡＮＤゲート１６からＱ２の値が出力されるので、Ｑ１とＱ２の論理和演算を取った値を出力することとなる。分周比が偶数の場合、比較器１３の出力ＣをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１のデューティ比は５０％であり、これがそのまま出力ＯＵＴから出力される。分周比が奇数の場合、ＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理和演算をとることで、１を出力している部分をクロックＣＫの半周期分増加させてデューティ比５０％として出力ＯＵＴから出力している。
【００６４】
<回路の安定性>
可変分周器３０が、安定した分周動作を行うことができることについて説明する。また、比較器の出力Ｃに比べてＤＦＦ１の出力Ｑ１がクロックＣＫの１周器期遅れる理由について説明する。
【００６５】
図１０は、ＤＦＦ１４の出力Ｑ１が、比較器１３の出力Ｃのハザードの影響を受けないことを説明する波形図である。
図１０に示すように、クロックＣＫが立ち上がると、Ｎ進アップカウンタ３１の出力Ｍは、一定の遅延時間の後に変化する。この際、比較器１３の出力Ｃにハザードが発生することがあるが、さらに一定遅延時間後、Ｎ進アップカウンタ３１のカウント値Ｍは安定し、ハザードは消失する。つまり、クロックＣＫが立ち上がって一定時間経過後に比較器１３の出力Ｃにハザードが発生する可能性がある。しかし、ＤＦＦ１４はクロックＣＫの立ち上がった瞬間の比較器の出力Ｃを取り込んでいるので、このハザードの影響を受けることはない。
【００６６】
次に、比較器１３の出力Ｃに比べて、ＤＦＦ１４の出力Ｑ１がクロックＣＫの約１周期分遅れる理由について説明する。これは、比較器１３の出力Ｃは、クロックＣＫが立ち上がってから、Ｎ進アップカウンタ３１と比較器１４の遅延時間を合計した遅延時間の後に変化するが、このとき既に、ＤＦＦ１４はクロックＣＫが立ち上がった瞬間の比較器１４の出力Ｃを読み込んでいるためである（図１０の符号ｃ参照）。図１０では、２個目のクロックＣＫの立ち上がりで、Ｎ進アップカウンタ３１の値がｍ＋２になり、比較器１３の出力Ｃが１から０に変化する。このとき、２番目のクロックＣＫが立ち上がった瞬間の比較器１３の出力Ｃが０であるので、ＤＦＦ１４は、これを取り込み出力する。このため、ＤＦＦ１４の出力Ｑ１は０のままである。３番目のクロックＣＫが立ち上がった時に比較器１３の出力Ｃが１になっているので、ＤＦＦ１４は、これを取り込み出力する。このため、その出力Ｑ１は１から０に変化する。このように、比較器１３の出力Ｃが変化してからクロックＣＫの約１周期分遅れて、ＤＦＦ１４の出力Ｑ１が１から０に変化する。また、０から１に変化する場合も同様である。
【００６７】
図１１及び図１２は、可変分周器３０において、３ビット構成時の動作シミュレーション結果を示す波形図である。図１１は、４分周時の動作シミュレーション結果、図１２は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図１１及び図１２に示すように、可変分周器３０は、分周比が偶数の場合（図１１参照）にも奇数の場合（図１２参照）にもデューティ比５０％の出力が得られていることが分かる。
【００６８】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図１３の太実線は多ビット配線、細実線は１ビット配線を表す。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１３に示す可変分周器４０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【００６９】
可変分周器４０は、Ｎ進ダウンカウンタ４１（プログラマブルカウンタ）、比較器１３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＡＮＤゲート１６、及びＯＲゲート１７を備える。
可変分周器４０は、図１の可変分周器１０のアップカウンタ１１と比較器１２（比較器<１>）をＮ進ダウンカウンタ４１で置き換えたものである。
Ｎ進ダウンカウンタ４１は、Ｎから１までのダウンカウントを繰り返すダウンカウンタである。
【００７０】
以下、上述のように構成されたデューティ比５０％の可変分周器４０の動作について説明する。
本実施形態の可変分周器４０は、図１の可変分周器１０と同様に、Ｎ進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器４０の基本動作は、図１の可変分周器１０の動作と略同様である。
図１３に示すように、可変分周器４０には、外部より分周比を決定する入力ＮとクロックＣＫが印加される。Ｎ進ダウンカウンタ４１は、クロックＣＫの立ち上がりで動作するＮ進ダウンカウンタであり、Ｎから１までダウンカウントし、１に達すると再びＮに戻りダウンカウント動作を繰り返す。比較器１３には、Ｎ進ダウンカウンタ４１の出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００７１】
比較器１３の出力Ｃは、分周比が偶数の場合デューティ比５０％である。但し、分周比が奇数の場合、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。また、図１０で説明したように、クロックＣＫが立ち上がってから一定時間経過後に、ハザードが発生することがある。このハザードの影響を排除するために、比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４に入力されている。また、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。このため、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００７２】
ＡＮＤゲート１６は、ＤＦＦ１５の出力Ｑ２とＮの最下位ビットの論理積演算を行っている。分周比が偶数の時、Ｎの最下位ビットが０であるので、ＡＮＤゲート１６は０を出力する。分周比が奇数の時、Ｎの最下位ビットが１であるので、ＡＮＤゲート１６はＤＦＦ１５の出力Ｑ２の値を出力する。
【００７３】
ＯＲゲート１７は、ＤＦＦ１４の出力Ｑ１とＡＮＤゲート１６の出力の論理和演算を行っており、分周比が偶数の時、ＡＮＤゲート１６の出力が０なので、Ｑ１の値を、分周比が奇数の時、ＡＮＤゲート１６からＱ２の値が出力されるので、Ｑ１とＱ２の論理和演算を取った値を出力することとなる。分周比が偶数の場合、比較器１３の出力ＣをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１のデューティ比は５０％であり、これがそのまま出力ＯＵＴから出力される。分周比が奇数の場合、ＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理和演算をとることで、１を出力している部分をクロックＣＫの半周期分増加させてデューティ比５０％として出力ＯＵＴから出力している。
【００７４】
図１４及び図１５は、可変分周器４０において、３ビット構成時の動作シミュレーション結果を示す波形図である。図１４は、４分周時の動作シミュレーション結果、図１５は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図１４及び図１５に示すように、可変分周器４０は、分周比が偶数の場合（図１４参照）にも奇数の場合（図１５参照）にもデューティ比５０％の出力が得られていることが分かる。
【００７５】
（第５の実施形態）
図１６は、本発明の第５の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図１６の太実線は多ビット配線、細実線は１ビット配線を表す。図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１６に示す可変分周器５０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
【００７６】
可変分周器５０は、Ｎ＋１進アップカウンタ５１（プログラマブルカウンタ）、比較器１３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＯＲゲート２６（組合せ回路，ゲート回路）、及びＡＮＤゲート２７（組合せ回路，ゲート回路）を備える。
可変分周器５０は、図６の可変分周器２０のアップカウンタ２１と比較器１２（比較器<１>）をＮ＋１進アップカウンタ５１で置き換えたものである。
Ｎ＋１進アップカウンタ５１は、クロックＣＫの立ち上がりで動作するＮ＋１進アップカウンタであり、０からＮまでカウントアップし、Ｎに達すると再び０に戻りアップカウント動作を繰り返す。
【００７７】
以下、上述のように構成されたデューティ比５０％の可変分周器５０の動作について説明する。
本実施形態の可変分周器５０は、図６の可変分周器２０と同様に、Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式の適用例である。したがって、可変分周器５０の基本動作は、図６の可変分周器２０の動作と略同様である。
【００７８】
図１６に示すように、可変分周器５０には、外部より入力ＮとクロックＣＫが印加される。Ｎ＋１進アップカウンタ５１は、クロックＣＫの立ち上がりで動作するＮ＋１進アップカウンタであり、０からＮまでカウントアップし、Ｎに達すると再び０に戻りアップカウント動作を繰り返す。比較器１３には、Ｎ＋１進アップカウンタ５１の出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１はＮを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００７９】
比較器１３の出力Ｃは、分周比が偶数の場合デューティ比５０％である。但し、分周比が奇数の場合デューティ比５０％の出力と比べてクロックＣＫの半周期分長い。また、図１０で述べたように、クロックが立ち上がってから一定時間経過後に、ハザードが発生することがある。このハザードの影響を排除するために、比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４に入力されている。また、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。このため、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００８０】
ＯＲゲート２６は、ＤＦＦ１５の出力Ｑ２とＮの最下位ビットの論理和演算を行っている。分周比が偶数の時、Ｎの最下位ビットが１なので、ＯＲゲート２６は１を出力する。分周比が奇数の時、Ｎの最下位ビットが０であるので、ＯＲゲート２６はＱ２の値を出力する。
【００８１】
ＡＮＤゲート２７は、ＤＦＦ１４の出力Ｑ１とＯＲゲート２６の出力の論理積演算を行っており、分周比が偶数の時、ＯＲゲート２６の出力が１なので、Ｑ１の値を、分周比が奇数の時、ＯＲゲート２６からＱ２の値が出力されるので、Ｑ１とＱ２の論理積演算を取った値を出力することとなる。分周比が偶数の場合、比較器１３の出力ＣをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１のデューティ比は５０％であり、これがそのまま出力ＯＵＴから出力される。分周比が奇数の場合、ＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分長い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理積演算をとることで、１を出力している部分をクロックＣＫの半周期分減少させてデューティ比５０％として出力ＯＵＴから出力している。
【００８２】
図１７及び図１８は、可変分周器５０において、３ビット構成時の動作シミュレーション結果を示す波形図である。但し、本実施形態の可変分周器５０は、Ｎ＋１進アップカウンタ５１を用いているので、設定したい分周比より１小さな値をＮに印加する必要がある。図１７は、４分周時の動作シミュレーション結果、図１８は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果、８分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図１７及び図１８に示すように、可変分周器５０は、分周比が偶数の場合（図１７参照）にも奇数の場合（図１８参照）にもデューティ比５０％の出力が得られていることが分かる。
【００８３】
（第６の実施形態）
図１９は、本発明の第６の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図１６の太実線は多ビット配線、細実線は１ビット配線を表す。図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１９に示す可変分周器６０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
【００８４】
図１９に示すように、可変分周器６０は、Ｎ＋１進ダウンカウンタ６１（プログラマブルカウンタ）、比較器１３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＯＲゲート２６、及びＡＮＤゲート２７を備える。
可変分周器６０は、図６の可変分周器２０のアップカウンタ２１と比較器１２（比較器<１>）をＮ＋１進ダウンカウンタ６１で置き換えたものである。
Ｎ＋１進ダウンカウンタ６１は、クロックＣＫの立ち上がりで動作するＮ＋１進ダウンカウンタであり、Ｎから０までダウンカウントし、０に達すると再びＮに戻りダウンカウント動作を繰り返す。
【００８５】
以下、上述のように構成されたデューティ比５０％の可変分周器５０の動作について説明する。
本実施形態の可変分周器６０は、図６の可変分周器２０と同様に、Ｎ＋１進カウンタを用いた場合で奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式の適用例である。したがって、可変分周器６０の基本動作は、図６の可変分周器２０の動作と略同様である。
【００８６】
図１９に示すように、可変分周器６０には、入力ＮとクロックＣＫが印加される。Ｎ＋１進ダウンカウンタ６１は、クロックＣＫの立ち上がりで動作するＮ＋１進ダウンカウンタであり、Ｎから０までダウンカウントし、０に達すると再びＮに戻りダウンカウント動作を繰り返す。比較器１３には、Ｎ＋１進ダウンカウンタの出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１はＮを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００８７】
比較器１３の出力Ｃは、分周比が偶数の場合デューティ比５０％である。但し、分周比が奇数の場合デューティ比５０％の出力と比べてクロックＣＫの半周期分長い。また、図１０で述べたように、クロックＣＫが立ち上がってから一定時間経過後に、ハザードが発生することがある。このハザードの影響を排除するために、比較器１３の出力Ｃは、クロックＣＫの立ち上がりで動作するＤＦＦ１４に入力されている。また、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち下がりで動作するＤＦＦ１５の入力になっている。このため、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００８８】
ＯＲゲート２６は、ＤＦＦ１５の出力Ｑ２とＮの最下位ビットの論理和演算を行っている。分周比が偶数の時、Ｎの最下位ビットが１であるので、ＯＲゲート２６は１を出力する。分周比が奇数の時、Ｎの最下位ビットが０であるので、ＯＲゲート２６はＱ２の値を出力する。
【００８９】
ＡＮＤゲート２７は、ＤＦＦ１４の出力Ｑ１とＯＲゲート２６の出力の論理積演算を行っており、分周比が偶数の時、ＯＲゲート２６の出力が１なので、Ｑ１の値を、分周比が奇数の時、ＯＲゲート２６からＱ２の値が出力されるので、Ｑ１とＱ２の論理積演算を取った値を出力することとなる。分周比が偶数の場合、比較器１３の出力ＣをクロックＣＫの立ち上がりで取り込んだＤＦＦ１４の出力Ｑ１のデューティ比は５０％であり、これがそのまま出力ＯＵＴから出力される。分周比が奇数の場合、ＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分長い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ２６の出力Ｑ２の論理積演算をとることで、１を出力している部分をクロックＣＫの半周期分減少させてデューティ比５０％として出力ＯＵＴから出力している。
【００９０】
図２０及び図２１は、可変分周器６０において、３ビット構成時の動作シミュレーション結果を示す波形図である。但し、本実施形態の可変分周器６０は、Ｎ＋１進ダウンカウンタ６１を用いているので、設定したい分周比より１小さな値をＮに印加する必要がある。図２０は、４分周時の動作シミュレーション結果、図２１は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果、８分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図２０及び図２１に示すように、可変分周器６０は、分周比が偶数の場合（図２０参照）にも奇数の場合（図２１参照）にもデューティ比５０％の出力が得られていることが分かる。
【００９１】
（第７の実施形態）
図２２は、本発明の第７の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図２２の太実線は多ビット配線、細実線は１ビット配線を表す。図９と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図２２に示す可変分周器７０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【００９２】
図２２に示すように、可変分周器７０は、Ｎ進アップカウンタ３１、比較器１３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＡＮＤゲート１６、及びＯＲゲート１７を備える。
可変分周器７０は、図９の可変分周器３０と基本的に同じ回路構成である。下記の３点が変更されている。
【００９３】
（１）ＤＦＦ１４を立ち上がりエッジ動作から立ち下りエッジ動作に変更
（２）ＤＦＦ１５を立ち下りエッジ動作から立ち上がりエッジ動作に変更
（３）Ｎ進アップカウンタ３１を立ち上がりエッジ動作から立ち下りエッジ動作に変更
このように、図２２の可変分周器７０は、図９の可変分周器３０と基本的回路は同じで全てのエッジ動作の部品の動作エッジを変更しているため、性能は図９の可変分周器３０と同等である。
【００９４】
以下、上述のように構成されたデューティ比５０％の可変分周器７０の動作について説明する。
本実施形態の可変分周器７０は、図９の可変分周器３０と同様に、Ｎ進カウンタを用いた場合で奇数分周動作時にＯＲを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器７０の基本動作は、図９の可変分周器３０の動作と略同様である。
【００９５】
図２２に示すように、可変分周器７０には、入力ＮとクロックＣＫが印加される。Ｎ進アップカウンタ３１は、クロックＣＫの立ち下がりで動作するＮ進アップカウンタであり、１からＮまでカウントアップし、Ｎに達すると再び１に戻りアップカウント動作を繰り返す。比較器１３には、Ｎ進アップカウンタ３１の出力Ｍと入力Ｎが入力されており、Ｍ≦（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１はＮを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【００９６】
比較器１３の出力Ｃは、分周比が偶数の場合デューティ比５０％である。但し、分周比が奇数の場合デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。また、クロックＣＫが立ち下がってから一定時間経過後に、ハザードが発生することがある。このハザードの影響を排除するために、比較器１３の出力Ｃは、クロックＣＫの立ち下がりで動作するＤＦＦ１４に入力されている。また、ＤＦＦ１４の出力Ｑ１は、クロックＣＫの立ち上がりで動作するＤＦＦ１５の入力になっている。このため、ＤＦＦ１５の出力Ｑ２は、ＤＦＦ１４の出力Ｑ１に比べて半周期遅れた信号となる。
【００９７】
ＡＮＤゲート１６は、ＤＦＦ１５の出力Ｑ２とＮの最下位ビットの論理積演算を行っている。分周比が偶数のときＮの最下位ビットが０であるので、ＡＮＤゲート１６は０を出力する。分周比が奇数のとき、Ｎの最下位ビットが１であるので、ＡＮＤゲート１６はＱ２の値を出力する。
【００９８】
ＯＲゲート１７は、ＤＦＦ１４の出力Ｑ１とＡＮＤゲート１６の出力の論理和演算を行っており、分周比が偶数の時、ＡＮＤゲート１６の出力が０なので、Ｑ１の値を、分周比が奇数の時、ＡＮＤゲート１６からＱ２の値が出力されるので、Ｑ１とＱ２の論理和演算を取った値を出力することとなる。分周比が偶数の場合、比較器の出力ＣをクロックＣＫの立ち下がりで取り込んだＤＦＦ１４の出力Ｑ１のデューティ比は５０％であり、これがそのまま出力ＯＵＴから出力される。分周比が奇数の場合、ＤＦＦ１４の出力Ｑ１は、デューティ比５０％の出力と比べてクロックＣＫの半周期分短い。そこで、ＤＦＦ１４の出力Ｑ１と、この信号を半周期遅延させたＤＦＦ１５の出力Ｑ２の論理和演算をとることで、１を出力している部分をクロックＣＫの半周期分増加させてデューティ比５０％として出力ＯＵＴから出力している。
【００９９】
図２３及び図２４は、可変分周器７０において、３ビット構成時の動作シミュレーション結果を示す波形図である。図２３は、４分周時の動作シミュレーション結果、図２４は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図２３及び図２４に示すように、可変分周器６０は、分周比が偶数の場合（図２３参照）にも奇数の場合（図２４参照）にもデューティ比５０％の出力が得られていることが分かる。
【０１００】
次に、本実施形態の可変分周器７０の回路構成の一部を変更した比較例について説明する。
[比較例１]
図２５は、本実施形態に係る可変分周器の比較例１の構成を示す回路図である。図２２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図２５に示すように、比較例１の可変分周器７０Ａは、図９の可変分周器３０の構成に対し、ＤＦＦ１４を立ち上がり動作から立ち下り動作に変更すること、及びＤＦＦ１５を立ち下り動作から立ち上がり動作に変更ことのみを行っている。すなわち、比較例１の可変分周器７０Ａは、図２２の可変分周器７０のように、Ｎ進アップカウンタ３１を立ち上がり動作から立ち下り動作に変更することは行っていない 。
【０１０１】
図２６及び図２７は、可変分周器７０Ａにおいて、３ビット構成時の動作シミュレーション結果を示す波形図である。図２６は、４分周時の動作シミュレーション結果、図２７は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図２６及び図２７に示すように、可変分周器７０Ａは、分周比が偶数の場合（図２６参照）にも奇数の場合（図２７参照）にもデューティ比５０％の出力が得られていることが分かる。
しかしながら、比較例１の可変分周器７０Ａのように、Ｎ進アップカウンタ３１とＤＦＦ１４を異なるタイミングで動作させると、クロックＣＫが低い場合は問題がないものの、図２２の可変分周器７０に比べて、クロックＣＫに印加できる周波数の上限が約半分になってしまう。その理由について説明する。
【０１０２】
Ｎ進アップカウンタ３１とＤＦＦ１４が同一タイミングで動作する場合、Ｎ進アップカウンタ３１の出力Ｍが変化し、それが、比較器１３を通り、ＤＦＦ１４に到達するまでの時間がクロックＣＫの１周期以内であればよいが、Ｎ進アップカウンタ３１とＤＦＦ１４が別のエッジで動作する場合、この時間がクロックＣＫの半周期以内になるためである。すなわち、図２５の場合、クロックＣＫが立ち上がり、Ｎ進アップカウンタ３１の出力Ｍが変化し、比較器１３を通り、ＣＫの立ち下りまでにＤＦＦ１４に到達しなければならない。
【０１０３】
[比較例２]
図２８は、本実施形態に係る可変分周器の比較例２の構成を示す回路図である。図２２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図２８に示すように、比較例２の可変分周器７０Ｂは、図９の可変分周器３０の構成に対し、Ｎ進アップカウンタ３１を立ち上がり動作から立ち下り動作に変更することのみを行っている。すなわち、比較例２の可変分周器７０Ｂは、図２２の可変分周器７０のように、ＤＦＦ１４を立ち上がり動作から立ち下り動作に変更すること、及びＤＦＦ１５を立ち下り動作から立ち上がり動作に変更することは行っていない。
【０１０４】
図２９及び図３０は、可変分周器７０Ｂにおいて、３ビット構成時の動作シミュレーション結果を示す波形図である。図２９は、４分周時の動作シミュレーション結果、図３０は、５分周時の動作シミュレーション結果、をそれぞれ示している。なお、２分周時の動作シミュレーション結果、３分周時の動作シミュレーション結果、６分周時の動作シミュレーション結果、７分周時の動作シミュレーション結果については、図示を省略しているが、３ビット構成で可能な全シミュレーション結果は得られている。
図２９及び図３０に示すように、可変分周器７０Ｂは、分周比が偶数の場合（図２９参照）にも奇数の場合（図３０参照）にもデューティ比５０％の出力が得られていることが分かる。
【０１０５】
しかしながら、比較例２の可変分周器７０Ｂのように、Ｎ進アップカウンタ３１とＤＦＦ１４を異なるタイミングで動作させると、クロックＣＫが低い場合は問題がないものの、図２２の可変分周器７０に比べて、クロックＣＫに印加できる周波数の上限が約半分になってしまう。
Ｎ進アップカウンタ３１とＤＦＦ１４が同一タイミングで動作する場合、Ｎ進アップカウンタ３１の出力Ｍが変化し、それが、比較器１３を通り、ＤＦＦ１４に到達するまでの時間がクロックＣＫの１周期以内であればよいが、Ｎ進アップカウンタ３１とＤＦＦ１４が別のエッジで動作する場合、この時間がクロックＣＫの半周期以内になるためである。図２８の場合、クロックＣＫが立ち下がり、Ｎ進アップカウンタ３１の出力Ｍが変化し、比較器１３を通り、ＣＫの立ち上がりまでにＤＦＦ１４に到達しなければならない。
【０１０６】
<動作速度>
本実施形態の可変分周器７０と比較例１の可変分周器７０Ａと比較例２の可変分周器７０ＢにおいてクロックＣＫに印加できる最大周波数をシミュレーションにより比較した。その結果、Ｎ進アップカウンタ３１とＤＦＦ１４を異なるエッジで動作させた場合のクロックＣＫに印加できる最大周波数は、Ｎ進アップカウンタ３１とＤＦＦ１４を同一エッジで動作させた場合の約半分になることが判明した。
【０１０７】
次に、デューティ比５０％の可変分周器３０〜７０で用いるカウンタの回路構成について説明する。
【０１０８】
図３１は、図９のＮ進アップカウンタ３１の内部回路を示す図である。
図３１に示すように、Ｎ進アップカウンタ３１は、同期リセット型のアップカウンタ３０１と、比較器３０２とから構成されている。アップカウンタ３０１は、リセットすると値が１になるアップカウンタである。
アップカウンタ３０１の出力Ｍが入力Ｎ以上になると、比較器３０２はＲＥＳ信号を出力し、次のクロックの立ち上がりで、アップカウンタ３０１の値は１になる。
【０１０９】
図３２は、図１３のＮ進ダウンカウンタ４１の内部回路を示す図である。
図３２に示すように、Ｎ進ダウンカウンタ４１は、同期ロード型のダウンカウンタ３１１と、比較器３１２とから構成されている。ダウンカウンタ３１１は、Ｌｏａｄ信号が入ると、値がＮになるダウンカウンタである。
ダウンカウンタ３１１の出力Ｍが１になると比較器３１２はＬｏａｄ信号を出力し、次のクロックの立ち上がりで、入力Ｎを読み込み、ダウンカウンタ３１１の値はＮになる。
【０１１０】
図３３は、図１６のＮ＋１進アップカウンタ５１の内部回路を示す図である。
図３３に示すように、Ｎ＋１進アップカウンタ５１は、同期リセット型のアップカウンタ３２１と、比較器３０２とから構成されている。アップカウンタ３２１は、リセットすると値が０になるアップカウンタである。
アップカウンタ３２１の出力Ｍが入力Ｎ以上になると、比較器３０２はＲＥＳ信号を出力し、次のクロックの立ち上がりで、アップカウンタの値は０になる。
【０１１１】
図３４は、図１９のＮ＋１進ダウンカウンタ６１の内部回路を示す図である。
図３４に示すように、Ｎ＋１進ダウンカウンタ６１は、同期ロード型のダウンカウンタ３１１と、比較器３３２とから構成されている。ダウンカウンタ３１１は、Ｌｏａｄ信号が入ると、値がＮになるダウンカウンタである。ダウンカウンタ３１１の出力Ｍが０になると、比較器３３２はＬｏａｄ信号を出力し、次のクロックの立ち上がりで、入力Ｎを読み込み、ダウンカウンタ３１１の値はＮになる。
【０１１２】
（第８の実施形態）
第８の実施形態は、Ｎ進カウンタを用いた場合で、奇数分周時にＡＮＤを取ってパルス幅を狭める方式の適用例である。
図３５は、本発明の第８の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図３５の太実線は多ビット配線、細実線は１ビット配線を表す。図９と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３５に示す可変分周器８０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【０１１３】
可変分周器８０は、Ｎ進アップカウンタ３１、比較器８３（請求項１記載の比較器）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、インバータ８６（組合せ回路，ゲート回路）、ＯＲゲート８７（組合せ回路，ゲート回路）、及びＡＮＤゲート８８（組合せ回路，ゲート回路）を備える。
可変分周器８０は、図９の可変分周器３０の比較器１３を、比較器８３に変えることで出力部分を奇数分周動作時にＡＮＤを取ってパルス幅を狭める方式に変更するものである。
比較器８３は、Ｎ進アップカウンタ３１の出力Ｍと入力Ｎを入力し、Ｍ＞（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【０１１４】
本実施形態の可変分周器８０において、３ビット構成時の全分周比でデューティ比５０％の出力が得られることをシミュレーションにより確認している。
【０１１５】
（第９の実施形態）
第９の実施形態は、第８の実施形態と同様に、Ｎ進カウンタを用いた場合で奇数分周時にＡＮＤを取ってパルス幅を狭める方式の適用例である。第８の実施形態では、Ｎ進カウンタとしてＮ進アップカウンタを用いているが、第９の実施形態では、Ｎ進ダウンカウンタを用いている。
【０１１６】
図３６は、本発明の第９の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図３６の太実線は多ビット配線、細実線は１ビット配線を表す。図１３及び図３５と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３６に示す可変分周器９０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【０１１７】
可変分周器９０は、Ｎ進ダウンカウンタ４１（プログラマブルカウンタ）、比較器８３（請求項１記載の比較器）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、インバータ８６、ＯＲゲート８７、及びＡＮＤゲート８８を備える。
比較器８３は、Ｎ進ダウンカウンタ９１の出力Ｍと入力Ｎを入力し、Ｍ＞（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
可変分周器９０は、図３５の可変分周器８０のＮ進アップカウンタ３１を、Ｎ進ダウンカウンタ４１に変更したものである。
【０１１８】
本実施形態の可変分周器９０において、３ビット構成時の全分周比でデューティ比５０％の出力が得られることをシミュレーションにより確認している。
【０１１９】
（第１０の実施形態）
第１０の実施形態は、Ｎ＋１進カウンタを用いた場合で、奇数分周時にＯＲを取ってパルス幅を広げる方式の適用例である。
【０１２０】
図３７は、本発明の第１０の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図３７の太実線は多ビット配線、細実線は１ビット配線を表す。図１６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３７に示す可変分周器１００は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１００は、Ｎ＋１進アップカウンタ５１（プログラマブルカウンタ）、比較器８３（請求項１記載の比較器）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、インバータ１０６（組合せ回路，ゲート回路）、ＡＮＤゲート１０７（組合せ回路，ゲート回路）、及びＯＲゲート１０８（組合せ回路，ゲート回路）を備える。
【０１２１】
比較器８３は、Ｎ＋１進アップカウンタ５１の出力Ｍと入力Ｎを入力し、Ｍ＞（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
【０１２２】
本実施形態の可変分周器１００において、３ビット構成時の全分周比でデューティ比５０％の出力が得られることをシミュレーションにより確認している。
【０１２３】
（第１１の実施形態）
第１１の実施形態は、第１０の実施形態と同様に、Ｎ＋１進カウンタを用いた場合で奇数分周時にＯＲを取ってパルス幅を広げる方式の適用例である。第１０の実施形態では、Ｎ＋１進カウンタとしてＮ＋１進アップカウンタを用いているが、実施形態１１では、Ｎ＋１進ダウンカウンタを用いている。
【０１２４】
図３８は、本発明の第１１の実施形態に係るデューティ比５０％の可変分周器の構成を示す回路図である。図３８の太実線は多ビット配線、細実線は１ビット配線を表す。図１９及び図３７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３８に示す可変分周器１１０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印加すると、出力ＯＵＴからクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１１０は、Ｎ＋１進ダウンカウンタ６１（プログラマブルカウンタ）、比較器８３、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、インバータ１０６、ＡＮＤゲート１０７、及びＯＲゲート１０８を備える。
【０１２５】
比較器８３は、Ｎ＋１進ダウンカウンタ６１の出力Ｍと入力Ｎを入力し、Ｍ＞（Ｎ>>１）のとき１、そうでないとき０を出力する。なお、Ｎ>>１は、Ｎを右に１ビットシフトすることを表しており、Ｎの最下位ビットを取り除き、最上位ビットに０を付加することにより得ることができる。
可変分周器１１０は、図３７可変分取器１００のＮ＋１進アップカウンタ５１を、Ｎ＋１進ダウンカウンタ６１に変更したものである。
【０１２６】
本実施形態の可変分周器１１０において、３ビット構成時の全分周比でデューティ比５０％の出力が得られることをシミュレーションにより確認している。
【０１２７】
（第１２の実施形態）
第１〜第１１の実施形態の可変分周器は、回路動作中に分周比を変更することができ、分周比が奇数値であっても分周比に関係なく常にデューティ比５０％の安定した出力信号を得ることができる。しかし、第１〜第１１の実施形態の可変分周器は、分周比が１の場合には動作しない。
第１２の実施形態は、分周比が１の場合にも動作可能にしたデューティ比５０％可変分周器の構成例である。
【０１２８】
図３９は、本発明の第１２の実施形態に係る分周比１で動作可能なデューティ比５０％の可変分周器の構成を示す回路図である。図３９の太実線は多ビット配線、細実線は１ビット配線を表す。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３９に示す可変分周器１２０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印可すると、クロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１２０は、アップカウンタ１１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、比較器１２１（比較器<３>）（一致回路）、ＡＮＤゲート１２２（組合せ回路，ゲート回路）、ＡＮＤゲート１６、及びＯＲゲート１７を備える。
【０１２９】
可変分周器１２０は、図１の可変分周器１０に、さらに比較器１２１及びＡＮＤゲート１２２を追加し、ＯＲゲート１７でＡＮＤゲート１２２の出力のＯＲをとる構成である。すなわち、上記比較器１２１及びＡＮＤゲート１２２は、１分周が可能となるように、図１の可変分周器１０に付加される付加回路である。
比較器１２１は、分周比が１、すなわちＮが1であることを検出する一致回路である。
可変分周器１２０は、比較器１２１により入力Ｎが１であることを検出すると、ＡＮＤゲート１２２及びＯＲゲート１７を介してクロックＣＫを出力する。なお、図３９の可変分周器１２０は、アップカウンタ１１、比較器１２、比較器１３、比較器１２１のビット幅がｍの時、１〜（２ｍ−１）までの分周動作が可能である。
【０１３０】
図４０は、可変分周器１２０において、１分周時（入力Ｎが１の時）の動作シミュレーション結果を示す波形図である。
図４０に示すように、可変分周器１２０は、入力Ｎが１の時、１分周動作となり、クロックＣＫをそのまま出力することが分かる。
このように、本実施形態の可変分周器１２０は、比較器１２１及びＡＮＤゲート１２２からなる付加回路をさらに備えることで、図１の可変分周器１０の効果に加え、簡素な付加回路でありながら１分周が可能となる。
【０１３１】
（第１３の実施形態）
第１３の実施形態は、第１２の実施形態と同様に、分周比が１の場合にも動作可能にしたデューティ比５０％可変分周器の構成例である。第１２の実施形態はＮ分周回路を用いており入力Ｎが1のときに1分周動作となるが、第１３の実施形態はＮ＋１分周回路を用いており入力Ｎが０のときに１分周動作となる。
【０１３２】
図４１は、本発明の第１３の実施形態に係る分周比１で動作可能なデューティ比５０％の可変分周器の構成を示す回路図である。図４１の太実線は多ビット配線、細実線は１ビット配線を表す。図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図４１に示す可変分周器１３０は、外部より入力Ｎ（Ｎは０以上の自然数）とクロックＣＫを印可するとクロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１３０は、アップカウンタ２１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、ＯＲゲート１３１、ＯＲゲート２６、及びＡＮＤゲート２７を備える。
【０１３３】
可変分周器１３０は、図６の可変分周器２０に、さらにＯＲゲート１３１を追加し、ＡＮＤゲート２７で、ＯＲゲート１３１の出力のＡＮＤをとる構成である。すなわち、ＯＲゲート１３１は、１分周が可能なように付加した回路である。ＯＲゲート１３１は、分周比が１、すなわちＮが０であることを検出する機能を持っている。
可変分周回路１３０は、入力Ｎが０のとき、ＯＲゲート、ＡＮＤゲート２７を介してクロックＣＫを出力する。
なお、図４１の可変分周器１３０は、アップカウンタ２１、比較器１２、比較器１３比較器１２１のビット幅がｍの時、１〜２ｍまでの分周動作が可能である。
【０１３４】
図４２は、可変分周器１３０において、１分周時（入力Ｎが０の時）の動作シミュレーション結果を示す波形図である。
図４２に示すように、可変分周器１３０は、入力Ｎが０の時、１分周動作となり、クロックＣＫをそのまま出力することが分かる。
このように、本実施形態の可変分周器１３０は、ＯＲゲート１３１を付加することで、図６の可変分周器２０の効果に加え、簡素な付加回路でありながら１分周が可能となる。
また、可変分周器１３０は、多入力のＯＲゲート１３１が一致回路としての機能を持つため、図３９の可変分周器１２０に比べて回路がより簡素になる。
【０１３５】
さらに、可変分周器１３０は、同ビット構成の場合、図３９の可変分周器１２０より分周比の上限が１だけ大きい。但し、可変分周器１３０は、入力Ｎの場合に、Ｎ＋１分周を行うため、設定したい分周比−１をＮに印加する必要がある。
【０１３６】
（第１４の実施形態）
第１４の実施形態は、各可変分周器１０，２０，１２０，１３０の出力部分を２重否定してド・モルガン則を適用した例である。
【０１３７】
図４３は、図１の可変分周器１０の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。図４３の太実線は多ビット配線、細実線は１ビット配線を表す。
図４３に示す可変分周器１４０は、外部より入力Ｎ（Ｎは２以上の自然数）とクロックＣＫを印可するとクロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
【０１３８】
可変分周器１４０は、アップカウンタ１１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、及びＮＡＮＤゲート１４１，１４２（組合せ回路，ゲート回路）を備える。
可変分周器１４０は、図１の可変分周器１０のＡＮＤゲート１６及びＯＲゲート１７に代えてＮＡＮＤゲート１４１，１４２を用いる。ＤＦＦ１４のＱ１の反転出力（以下、図中、Ｑの上端にバーを付したものをＱの反転出力と呼ぶ）がＮＡＮＤゲート１４２の入力となっている。この回路は、図１の分周回路１０の出力ＯＵＴを２重否定し、ド・モルガン則を適用することにより得ることができる。
【０１３９】
可変分周器１４０は、出力部分をＮＡＮＤゲート１４１，１４２で構成することができる。一般に、ＮＡＮＤゲートは、ＡＮＤゲートやＯＲゲートより、集積回路化した場合のレイアウト面積が小さいことから、図１の分周回路１０よりも図４３の分周回路１４０の方が、集積回路化に適した回路であるといえる。
【０１４０】
図４４は、図６の可変分周器２０の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。図４４の太実線は多ビット配線、細実線は１ビット配線を表す。
図４４に示す可変分周器１５０は、外部より入力Ｎ（Ｎは１以上の自然数）と入力クロックＣＫを印可すると、クロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
【０１４１】
可変分周器１５０は、アップカウンタ２１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、及びＮＯＲゲート１５１，１５２（組合せ回路，ゲート回路）を備える。
可変分周器１５０は、図６の可変分周器２０のＯＲゲート２６及びＡＮＤゲート２７に代えてＮＯＲゲート１５１，１５２を用いる。ＤＦＦ１４のＱ１の反転出力がＮＯＲ１５２の入力となっている。この回路は、図６の分周回路２０の出力ＯＵＴを２重否定し、ド・モルガン則を適用することにより得ることができる。
可変分周器１５０は、出力部分をＮＯＲゲート１５１，１５２で構成することができる。
【０１４２】
ＮＯＲゲートは、ＡＮＤゲートやＯＲゲートより、集積回路化した場合のレイアウト面積が小さいことから、図６の分周回路２０よりも図４４の分周回路１５０の方が、集積回路化に適した回路であるといえる。
【０１４３】
図４５は、図３９の分周比１で動作可能な可変分周器１２０の出力部分を２重否定しド・モルガン則を適用した可変分周器の構成を示す回路図である。図４５の太実線は多ビット配線、細実線は１ビット配線を表す。
図４５に示す可変分周器１６０は、外部より入力Ｎ（Ｎは１以上の自然数）とクロックＣＫを印可すると、クロックＣＫをＮ分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１６０は、アップカウンタ１１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、比較器１２１（比較器<３>）（一致回路）、及びＮＡＮＤゲート１６１，１６２，１６３（組合せ回路，ゲート回路）を備える。
【０１４４】
可変分周器１６０は、図３９の可変分周器１２０のＡＮＤゲート１２２，１６及びＯＲゲート１７に代えてＮＡＮＤゲート１６１，１６２，１６３を用いる。ＤＦＦ１４のＱ１の反転出力がＮＡＮＤゲート１６３の入力となっている。この回路は、図３９の可変分周器１２０の出力ＯＵＴを２重否定し、ド・モルガン則を適用することにより得ることができる。
可変分周器１６０は、出力部分をＮＡＮＤゲート１６１，１６２，１６３で構成することができる。上述したように、ＮＡＮＤゲートは、ＡＮＤゲートやＯＲゲートより、集積回路化した場合のレイアウト面積が小さいことから、図３９の分周回路１２０より図４５の分周回路１６０の方が、集積回路化に適した回路であるといえる。
【０１４５】
図４６は、図４１の分周比１で動作可能な図４１の可変分周器１３０の出力部を２重否定しド・モルガン則を適用した可変分周器を示す回路図である。図４６の太実線は多ビット配線、細実線は１ビット配線を表す。
図４６に示す可変分周器１７０は、外部より入力Ｎ（Ｎは０以上の自然数）とクロックＣＫを印可すると、クロックＣＫをＮ＋１分周したデューティ比５０％のパルスを出力する回路である。
可変分周器１７０は、アップカウンタ２１、比較器１２（比較器<１>）、比較器１３（比較器<２>）、ＤＦＦ１４（ＤＦＦ<１>）、ＤＦＦ１５（ＤＦＦ<２>）、及びＮＯＲゲート１７１，１７２，１７３（組合せ回路，ゲート回路）を備える。
【０１４６】
可変分周器１７０は、図４１の可変分周器１３０のＯＲゲート１３１，２６及びＡＮＤゲート２７に代えてＮＯＲゲート１７１，１７２，１７３を用いる。ＤＦＦ１４のＱ１の反転出力がＮＯＲゲート１７３の入力となっている。この回路は、図４１の分周回路１３０の出力ＯＵＴを２重否定しド・モルガン則を適用することにより得ることができる。
可変分周器１７０は、出力部分をＮＯＲゲート１７１，１７２，１７３で構成することができる。
上述したように、ＮＯＲゲートは、ＡＮＤゲートやＯＲゲートより、集積回路化した場合のレイアウト面積が小さいことから、図４１の分周回路１３０よりも図４６の分周回路１７０の方が、集積回路化に適した回路であるといえる。
【０１４７】
このように、第１４の実施形態の可変分周器１４０，１５０，１６０，１７０では、出力部分がＮＡＮＤゲート又はＮＯＲゲートで構成できる。ＮＡＮＤゲート及びＮＯＲゲートは、ＡＮＤゲート及びＯＲゲートよりも集積回路化した場合のレイアウト面積が小さいため、集積回路化に有効な回路であるといえる。また、ＮＡＮＤゲートのみ、またＮＯＲゲートのみを使用して回路を構成できるので回路を簡素化する点からも有効である。
【０１４８】
なお、本実施形態では、第１の実施形態の可変分周器１０（図１参照），第２の実施形態の分周回路２０（図６参照），第１２の実施形態の可変分周回路１２０（図３９参照），第１３の実施形態の可変分周回路１３０（図４１参照）の出力部分を２重否定してド・モルガン則を適用して、ＮＡＮＤゲートのみ又はＮＯＲゲートのみで出力部分を構成した例について説明したが、第３の実施形態の可変分周器３０（図９参照）、第４の実施形態の可変分周器４０（図１３参照）、第５の実施形態の可変分周器５０（図１６参照）、第６の実施形態の可変分周器６０（図１９参照）、第７の実施形態の可変分周器７０（図２２参照）、第８の実施形態の可変分周器８０（図３５参照）、第９の実施形態の可変分周器９０（図３６参照）、第１０の実施形態の可変分周器１００（図３７参照）、第１１の実施形態の可変分周器１１０（図３８参照）の出力部分を２重否定してド・モルガン則を適用してもよく、同様の効果を得ることができる。
【０１４９】
以上述べたように、本発明では、クロックＣＫを計数し、計数値結果Ｍ（Ｍは任意の自然数）を得るプログラマブルカウンタと、前記プログラマブルカウンタの計数値Ｍと入力Ｎ（Ｎは任意の自然数）を入力し、前記計数値Ｍと前記入力Ｎを比較して、偶数分周動作時にデューティ比５０％となり、かつ奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭い出力Ｃを出力する比較器と、前記クロックＣＫの第１のエッジで前記比較器の前記出力Ｃを取り込み、出力Ｑ１として出力する第１のＤ型フリップフロップ（ＤＦＦ）と、前記クロックＣＫの第２のエッジで前記第１のＤＦＦの出力Ｑ１を取り込み、前記第１のＤＦＦの前記出力Ｑ１に比べて前記クロックＣＫの半周期遅れた出力Ｑ２として出力する第２のＤＦＦと、偶数分周動作時に、前記第１のＤＦＦの出力Ｑ１をそのまま出力させ、奇数分周動作時に前記第１のＤＦＦの出力Ｑ１と前記第２のＤＦＦの出力Ｑ２の論理演算を行ってデューティ比５０％の出力信号ＯＵＴを出力する可変分周器である。
【０１５０】
基本的な実施形態として、第１の実施形態の可変分周器１０（図１参照）、第２の実施形態の可変分周器２０（図６参照）、第３の実施形態の可変分周器３０（図９参照）、第４の実施形態の可変分周器４０（図１３参照）、第５の実施形態の可変分周器５０（図１６参照）、第６の実施形態の可変分周器６０（図１９参照）、第７の実施形態の可変分周器７０（図２２参照）、第８の実施形態の可変分周器８０（図３５参照）、第９の実施形態の可変分周器９０（図３６参照）、第１０の実施形態の可変分周器１００（図３７参照）、第１１の実施形態の可変分周器１１０（図３８参照）を示した。また、これらの実施形態の可変分周器に簡単な回路付加し１分周動作を可能にした第１２の実施形態の可変分周器１２０（図３９参照）、第１３の実施形態の可変分周器１３０（図４１参照）、さらに、第１〜第１３までの実施形態の可変分周器の出力部分をＮＡＮＤゲート又はＮＯＲゲートのみで構成できる第１３の実施形態を示した。
【０１５１】
上記各実施形態では、プログラマブルカウンタは、アップカウンタ又はダウンカウンタ、立ち上がり動作又は立ち下り動作、さらにＮ進カウンタ又はＮ＋１進カウンタである。
【０１５２】
また、上記各実施形態の可変分周器１０〜１１０では、比較器１３（例えば図９参照）は、偶数分周動作時にデューティ比５０％となり、かつ奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭いパルスを出力する。
また、比較器１３の出力Ｃを入力とするＤＦＦ１４（例えば図９参照）は、偶数分周動作時にデューティ比５０％、奇数分周動作時にデューティ比５０％の出力に比べてクロックＣＫの半周期分広い又は狭い、ハザードのない出力Ｑ１を出力し、ＤＦＦ１５（例えば図９参照）は、ＤＦＦ１４と異なるエッジで駆動しており、比較器１３の出力Ｃを入力とするＤＦＦ１５は、ＤＦＦ１４の出力Ｑ１に比べてクロックＣＫの半周期遅れた出力Ｑ２を出力し、組合せ回路は、偶数分周動作時に、ＤＦＦ１４の出力Ｑ１をそのまま出力させ、奇数分周動作時に広ければ狭め狭ければ広める論理演算を行って、出力ＯＵＴからデューティ比５０％のパルスを出力する。
【０１５３】
<ハザードの影響>
この構成により、上記各実施形態の可変分周器１０〜１１０は、前記図３で述べたように、比較器１３の出力Ｃにハザードが発生したとしても、ＤＦＦ１４はクロックＣＫの立ち上がった（又は立ち下がった）瞬間の比較器１３の出力Ｃを取り込んでいるので、ハザードの影響を受けることはない。
【０１５４】
<回路動作中の分周比変更>
また、第１４の実施形態の可変分周器１７０を含むすべての実施形態の可変分周器１０〜１７０は、デューティ比５０％の可変分周器であり、外部より入力ＮとクロックＣＫを印加すると、Ｎ進カウンタを使用している場合は、クロックＣＫをＮ分周したパルスを、また、Ｎ＋１進カウンタを使用している場合にはクロックＣＫをＮ＋１分周したパルスを出力する。この際、入力Ｎに変更があっても変更された入力Ｎと計数値Ｍとを用いて分周動作を継続するため、クロックの供給を停止することなく分周比を変更できる。回路動作中に任意のタイミングで、いつでも分周比を変更できる利点は大きい。例えば、基板上の各動作クロックの異なるデバイスへの動作クロックを供給する場合、各デバイスへのクロック供給を止めることなく特定デバイスへ供給する周波数を変更することができる。
【０１５５】
図４７及び図４８は、図９の可変分周器１０において、動作途中に分周比を変化させた場合の動作シミュレーション結果を示す波形図である。図４７は、３分周の途中で２分周に変化させた場合の動作シミュレーション結果、図４８は、３分周の途中で４分周に変化させた場合の動作シミュレーション結果、をそれぞれ示している。
図４７及び図４８に示すように、可変分周器１０は、回路動作中に分周比を変更することができ、常にデューティ比５０％の安定した出力信号が得られていることが分かる。
【０１５６】
上記、可変分周器１０（図１参照）を例に取り回路動作中の分周比変更を説明したが、他の各実施形態の可変分周器２０〜１７０についても同様に、回路動作中に分周比を変更することができ、常にデューティ比５０％の安定した出力信号が得られることが確かめられた。
【０１５７】
<常にデューティ比５０％の安定した出力信号>
また、第１４の実施形態の可変分周器１７０を含むすべての実施形態の可変分周器１０〜１７０は、分周比が奇数値であっても分周比に関係なく常にデューティ比５０％の安定した出力信号を得ることができる。
例えば、第１の実施形態の可変分周器１０（図１参照）において、前記図４及び図５に示すように、入力Ｎが偶数の場合（図４参照）にも奇数の場合（図５参照）にもデューティ比５０％の出力が得られていることが分かる。
【０１５８】
異なるエッジで動作するＤＦＦの間に組合せ回路が挿入されておらず直接接続されているため、この部分が周波数の上限を決める原因（クリティカルパス）とならず、高い周波数のクロックＣＫを印加できる。
【０１５９】
<分周比１で動作可能な可変分周器>
第１２の実施形態の可変分周器１２０、及び第１３の実施形態の可変分周器１３０は、各実施形態の可変分周器１０〜１１０に、付加回路を備えることで、分周比１で動作可能なデューティ比５０％の可変分周器を実現できる。付加回路は、例えば比較器１２１及びＡＮＤゲート１２２（図３９参照）、又はＯＲゲート１３１（図４１参照）で構成することができる。
このように、第１２の実施形態の可変分周器１２０、及び第１３の実施形態の可変分周器１３０は、上記付加回路をさらに備えることで、簡素な付加回路でありながら１分周が可能となる。
【０１６０】
<分周動作の停止>
各実施形態の可変分周器１０〜１７０は、分周動作を行う入力Ｎの下限が示されている。例えば、第１の実施形態では、Ｎは２以上となっている。この下限より小さな値をＮに入力すると、可変分周回路は、出力を停止する。
図４９は、第１の実施形態に係る可変分周器１０において、入力Ｎに０を加えた場合の動作シミュレーション結果を示す波形図である。また、図５０は、第１の実施形態に係る可変分周器１０において、入力Ｎに１を加えた場合の動作シミュレーション結果を示す波形図である。
図４９及び図５０に示すように、図１の可変分周器１０において、入力Ｎに分周動作を行う入力Ｎの下限より小さな値を入力することで、出力を停止することができる。これにより、入力Ｎに出力を停止するストップ回路としての機能を持たせることができる。
【０１６１】
<ド・モルガン則の適用>
第１４の実施形態で述べたように、各実施形態の可変分周器出力部分を２重否定してド・モルガン則を適用することにより、集積回路化した場合のレイアウト面積を小さくすることができる。また、第１４の実施形態では、ＮＯＲゲートあるいはＮＡＮＤゲートのうち一種類のみを使用すればよいため回路構成をより簡素化することができる。
【０１６２】
<ハードウェア記述言語を用いた構成>
上記各実施形態の可変分周器１０〜１７０は、ハードウェア記述言語を用いて簡単に記述することができるので、ＦＰＧＡ上に実装可能である。また、自動論理合成ツールを利用して、簡単に集積回路化のためのレイアウトを生成可能である。
また、ハードウェア記述言語を用いると、パラメータでビット幅を記述することができ、パラメータによってビット幅を変化させて分周比の最大値を簡単に設定することができる。
【０１６３】
<適用>
回路動作中に分周比変更可能で、かつ分周比が奇数値の場合にも出力信号のデューティ比が常に５０％になる簡単な回路構成の可変分周器である。しかもハードウェア記述言語を用いて簡単に記述することができる。以上の特徴を有する可変分周器であるので、様々な用途の可変分周器に適用して好適である。
【０１６４】
例えば、本可変分周器を集積回路化してもよく、ＩＣチップに組み込まれる機能要素の一つとして利用してもよい。本可変分周器は、集積回路におけるクロック生成部に使用して好適である。周波数を下げる場合にはそのまま使われ、周波数を高くする場合に、例えばＡＤＰＬＬ（All Digital Phase Locked Loop：全デジタル位相同期ループ）の一部品として使うことができる。現在、位相同期ループ（ＰＬＬ）は、アナログ回路で作られている。多くの研究者がＡＤＰＬＬの研究を行っているが、決め手となる回路は未だにない。本可変分周器は、全てデジタル部品で作成するＡＤＰＬＬへの適用の突破口となることが期待される。
【０１６５】
本発明は上記の実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態例の構成の一部を他の実施形態例の構成に置き換えることが可能であり、また、ある実施形態例の構成に他の実施形態例の構成を加えることも可能である。また、各実施形態例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【０１６６】
また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、又は、ＩＣ（Integrated Circuit）カード、ＳＤ（Secure Digital）カード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【０１６７】
１０，２０，３０，４０，５０，６０，７０，８０，９０，１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０  可変分周器
１１  アップカウンタ（リセット時に値が１）
２１  アップカウンタ（リセット時に値が０）
１２  比較器（比較器<１>）（リセット用比較器）
１３，８３，１０３  比較器（比較器<２>）（請求項１記載の比較器）
１４  ＤＦＦ（ＤＦＦ<１>）（第１のＤＦＦ）
１５  ＤＦＦ（ＤＦＦ<２>）（第２のＤＦＦ）
１６，２７，８８，１０７，１２２  ＡＮＤゲート（組合せ回路，ゲート回路）
１７，２６，８７，１０８  ＯＲゲート（組合せ回路，ゲート回路）
３１  Ｎ進アップカウンタ（プログラマブルカウンタ）
４１  Ｎ進ダウンカウンタ（プログラマブルカウンタ）
５１  Ｎ＋１進アップカウンタ（プログラマブルカウンタ）
６１  Ｎ＋１進ダウンカウンタ（プログラマブルカウンタ）
８６，１０６  インバータ（組合せ回路，ゲート回路）
１２１  比較器（比較器<３>）（一致回路）
１３１  ＯＲゲート（一致検出用）
１４１，１４２，１６１，１６２，１６３  ＮＡＮＤゲート（組合せ回路，ゲート回路）
１５１，１５２，１７１，１７２，１７３  ＮＯＲゲート（組合せ回路，ゲート回路）
３０１, ３２１  アップカウンタ
３０２，３１２，３３２  比較器
３１１，  ダウンカウンタ
【図１】
2015139103.tif 000003
【図２】
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【図３】
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【図６】
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【図９】
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【図１０】
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【図１３】
2015139103.tif 000009
【図１６】
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【図１９】
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【図２２】
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【図２５】
2015139103.tif 000013
【図２８】
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【図３１】
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【図３２】
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【図３３】
2015139103.tif 000017
【図３４】
2015139103.tif 000018
【図３５】
2015139103.tif 000019
【図３６】
2015139103.tif 000020
【図３７】
2015139103.tif 000021
【図３８】
2015139103.tif 000022
【図３９】
2015139103.tif 000023
【図４１】
2015139103.tif 000024
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図５１】
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【図４】
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【図５】
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【図７】
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【図８】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２９】
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【図３０】
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【図４０】
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【図４２】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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