(57)【要約】【課題】消費電力が小さく、消去及び書き込み可能回数を多くすることができる不揮発性半導体メモリを提供することを課題とする。【解決手段】不揮発性半導体メモリは、シリコン基板（１０１）と、前記シリコン基板に形成されるソース領域（１０２）と、前記シリコン基板に形成されるドレイン領域（１０３）と、前記シリコン基板の上であって、前記ソース領域及び前記ドレイン領域の間のチャネル領域の上に形成され、リチウムがドープされたシリコン酸化膜（１０４）と、前記シリコン酸化膜の上に形成されるシリコン膜（１０５）と、前記シリコン膜の上に形成されるゲート電極（１０６）とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に形成されるソース領域と、
前記シリコン基板に形成されるドレイン領域と、
前記シリコン基板の上であって、前記ソース領域及び前記ドレイン領域の間のチャネル領域の上に形成され、リチウムがドープされたシリコン酸化膜と、
前記シリコン酸化膜の上に形成されるシリコン膜と、
前記シリコン膜の上に形成されるゲート電極と
を有することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記シリコン基板の電位に対する正の書き込み電圧を前記ゲート電極に印加することにより、前記シリコン酸化膜内のリチウムイオンは、前記シリコン酸化膜内において前記シリコン基板及び前記シリコン酸化膜の界面領域にトラップされることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記シリコン基板の電位に対する負の消去電圧を前記ゲート電極に印加することにより、前記シリコン酸化膜内のリチウムイオンは、前記シリコン酸化膜内を拡散、又は前記シリコン酸化膜内において前記シリコン膜及び前記シリコン酸化膜の界面領域にトラップされることを特徴とする請求項１又は２記載の不揮発性半導体メモリ。
【請求項４】
前記ゲート電極に読み出し電圧を印加し、前記ソース領域にソース電圧を印加し、前記ドレイン領域にドレイン電圧を印加した場合、前記シリコン酸化膜内のリチウムイオンが前記シリコン酸化膜内において前記シリコン基板及び前記シリコン酸化膜の界面領域にトラップされている場合には前記ソース領域及び前記ドレイン領域間に電流が流れず、前記シリコン酸化膜内のリチウムイオンが前記シリコン酸化膜内において前記シリコン基板及び前記シリコン酸化膜の界面領域にトラップされていない場合には前記ソース領域及び前記ドレイン領域間に電流が流れることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体メモリ。
【請求項５】
前記シリコン膜は、ノンドープのシリコン膜であることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項６】
前記ソース領域及び前記ドレイン領域は、ｐ型シリコン領域であることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性メモリは、電源を切ったあとでもデータが保持されるので、待機時の消費電力を０にできる。しかし、現在使われている不揮発性メモリは、動作スピード、信頼性、価格などの面で揮発性のランダムアクセスメモリ（ＲＡＭ）に比べて劣る点がある。例えば、不揮発性メモリの一つであるフラッシュメモリは、絶縁体である酸化膜を通して電子を注入したり取り出したりするため、酸化膜部分の劣化が徐々に進行し、消去・書き込み回数が最大で数万回に限られている。
【０００３】
同様に、不揮発性メモリである抵抗変化型メモリ（ＲｅＲＡＭ）は、抵抗変化材料である金属酸化物を電極で挟んだキャパシタ構造を有する。金属酸化物としては、ＣＭＯＳプロセスとの親和性が高いＮｉＯ、ＴｉＯ2、Ｃｕ2Ｏ、Ｔａ2Ｏ5、ＣｏＯなどを用いることが多い。しかし、これら遷移金属酸化物の抵抗変化型メモリは、４個の課題がある。第１に、例えば５〜６Ｖの高電圧を印加することにより電気伝導経路を形成するためのフォーミング処理が必要である。第２に、遷移金属がシリコン半導体製造ラインの汚染源になる。第３に、動作原理が明らかでないために抵抗変化を定量的に制御するための指針が得られていない。第４に、酸化物を用いたメモリには酸化に対する耐性の強い貴金属電極を用いることが多く、低コスト化、省資源化が必要である。
【０００４】
この他の不揮発性メモリでも、例えば、相変化メモリ（ＰＲＡＭ）は、膜の相変化を起こすため、書き換え回数に限界がある。また、強誘電体メモリ（ＦｅＲＡＭ）及び磁気抵抗メモリ（ＭＲＡＭ）は、遷移金属を利用することが多いため、製造ラインの汚染に注意を払う必要が生じる。
【０００５】
また、半導体基板に形成されたチャネル領域と、チャネル領域を挟むように形成された一対の拡散層領域と、チャネル領域上に第一の絶縁膜を介して形成された電荷保持部と、電荷保持部上に第二の絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置が知られている（例えば、特許文献１参照）。電荷保持部は、内部に荷電粒子を保持し、その保持している荷電粒子の異なる分布状態により情報を記憶することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、これまでの不揮発性メモリは、消去及び書き込み可能回数が少ない課題が存在する。また、不揮発性メモリの書き込み電圧、消去電圧及び読み出し電圧が高いため、消費電力が大きい課題が存在する。
【０００８】
本発明の目的は、消費電力が小さく、消去及び書き込み可能回数を多くすることができる不揮発性半導体メモリを提供することである。
【課題を解決するための手段】
【０００９】
不揮発性半導体メモリは、シリコン基板と、前記シリコン基板に形成されるソース領域と、前記シリコン基板に形成されるドレイン領域と、前記シリコン基板の上であって、前記ソース領域及び前記ドレイン領域の間のチャネル領域の上に形成され、リチウムがドープされたシリコン酸化膜と、前記シリコン酸化膜の上に形成されるシリコン膜と、前記シリコン膜の上に形成されるゲート電極とを有する。
【発明の効果】
【００１０】
リチウムイオンはシリコン酸化膜内で移動するため、劣化しにくく、消去及び書き込み可能回数を多くすることができる。また、書き込み電圧、消去電圧及び読み出し電圧を低くすることができるため、消費電力を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】図１（Ａ）及び（Ｂ）は、本実施形態による不揮発性半導体メモリの構成例を示す図である。
【図２】図２は、不揮発性半導体メモリの書き込み処理の例を示す図である。
【図３】図３（Ａ）及び（Ｂ）は、不揮発性半導体メモリの読み出し処理の例を示す図である。
【図４】図４は、不揮発性半導体メモリの消去処理の例を示す図である。
【発明を実施するための形態】
【００１２】
図１（Ａ）は、本実施形態による不揮発性半導体メモリの構成例を示す断面図である。不揮発性半導体メモリは、シリコン（Ｓｉ）基板１０１と、ソース領域１０２と、ドレイン領域１０３と、シリコン酸化膜１０４と、シリコン膜１０５と、ゲート電極１０６とを有する。シリコン基板１０１は、低濃度のｎ型不純物（ドーパント）がドープ（添加）されたｎ型シリコン基板、又は不純物がドープされていないノンドープのシリコン基板である。シリコン基板１０１は、グランド電位ノードに接続されている。ソース領域１０２は、シリコン基板１０１の表面に形成され、高濃度のｐ型不純物がドープされたｐ+型シリコン領域である。ドレイン領域１０３は、シリコン基板１０１の表面に形成され、高濃度のｐ型不純物がドープされたｐ+型シリコン領域である。シリコン酸化膜１０４は、シリコン基板１０１の上であって、ソース領域１０２及びドレイン領域１０３の間のチャネル領域の上に形成され、リチウム（Ｌｉ）がドープされたＳｉＯ2膜である。シリコン膜１０５は、シリコン酸化膜１０４の上に形成され、不純物がドープされていないノンドープのシリコン膜である。ゲート電極１０６は、シリコン膜１０５の上に形成される。
【００１３】
図１（Ｂ）は、リチウムがドープされたシリコン酸化膜１０４の組成を示す図である。シリコン酸化膜（ＳｉＯ2）１０４内のリチウムは、イオン化して一価の正イオンＬｉ+となり、図１（Ｂ）のような安定配置をとる。シリコン酸化膜１０４は、シリコン基板１０１及びシリコン膜１０５の間に挟まれている。正のリチウムイオンＬｉ+は、ＳｉＯ2の酸素（Ｏ）と結合する性質があるため、シリコン基板１０１又はシリコン膜１０５へは移動できず、リチウムがドープされたシリコン酸化膜１０４内部に閉じ込められる。シリコン（Ｓｉ）及びシリコン酸化膜（ＳｉＯ2）の界面がある場合には、その界面から１層目の酸素（Ｏ）原子の層がより安定な位置となり、その酸素（Ｏ）原子の層に正のリチウムイオンＬｉ+が偏析する。すなわち、シリコン酸化膜１０４内の正のリチウムイオンＬｉ+は、シリコン酸化膜１０４内において、シリコン基板１０１との界面近傍又はシリコン膜１０５との界面近傍に偏析しやすい。その界面近傍の酸素原子とリチウム原子との結合エネルギーは約２ｅＶであり、その構造は４００℃程度まで安定である。また、これ以上の温度では、正のリチウムイオンＬｉ+は、シリコン酸化膜１０４中を拡散する。
【００１４】
次に、不揮発性半導体メモリの製造方法の例を説明する。まず、シリコン基板１０１として、１０15／ｃｍ3（１０18／ｃｍ3程度以下）のＰ、Ａｓ又はＳｂ原子をドープした低濃度ドープｎ型シリコン基板を用いる。
【００１５】
次に、シリコン基板１０１のソース領域１０２及びドレイン領域１０３に対して、イオン打ち込みにより、Ｂ、Ａｌ又はＧａを１０20／ｃｍ3程度の濃度で局所的にドープし、高濃度ドープｐ型シリコンのソース領域１０２及びドレイン領域１０３を形成する。
【００１６】
次に、シリコン基板１０１上に、厚さ５〜１００ｎｍのシリコン酸化膜（ＳｉＯ2）１０４をドライ酸化により形成する。
【００１７】
次に、シリコン基板１０１の裏面に金属リチウムを蒸着し、熱処理により、シリコン基板１０１の裏面からシリコン酸化膜１０４に金属リチウムを拡散させる。例えば、厚さ２５０μｍのシリコン基板１０１の場合、３８０〜４００℃の温度で、３〜１５分、熱処理することにより、リチウムを拡散させることができる。シリコン基板１０１内には酸素原子がないので、リチウムは、シリコン基板１０１内をスムーズに通過し、シリコン酸化膜１０４内で図１（Ｂ）のように安定的に結合する。これにより、１０13／ｃｍ2以上の正のリチウムイオンＬｉ+は、シリコン基板１０１及びシリコン酸化膜１０４の界面のシリコン酸化膜１０４側に導入される。
【００１８】
次に、シリコン酸化膜１０４上に、不純物がドープされていないノンドープのシリコン膜１０５を化学気相蒸着（ＣＶＤ）法により形成する。
【００１９】
次に、シリコン膜１０５上に、Ａｕのゲート電極１０６を形成する。ゲート電極材料は、Ａｌなど他の金属でもよい。
【００２０】
その後、不揮発性半導体メモリを書き込まれていない「０」の記憶状態にリセットするために、図４に示す消去処理を行う。
【００２１】
図４は、不揮発性半導体メモリの消去処理の例を示す図である。消去処理では、ソース領域１０２に０Ｖのソース電圧Ｖｓを印加し、ドレイン領域１０３に０Ｖのドレイン電圧Ｖｄを印加し、ゲート電極１０６に負の消去電圧−Ｖｗをゲート電圧Ｖｇとして印加する。消去電圧−Ｖｗの絶対値Ｖｗは、例えば、２．４ｅＶ＞Ｖｗ＞１．８ｅＶである。これにより、正のリチウムイオンＬｉ+は、シリコン酸化膜１０４内において、シリコン酸化膜１０４とシリコン基板１０１との界面領域からシリコン膜１０５の方向に移動する。すなわち、シリコン基板１０１の電位に対する負の消去電圧−Ｖｗをゲート電極１０６に印加することにより、シリコン酸化膜１０４内のリチウムイオンＬｉ+は、シリコン酸化膜１０４内を拡散、又はシリコン酸化膜１０４内においてシリコン膜１０５及びシリコン酸化膜１０４の界面領域にトラップされる。この状態が不揮発性半導体メモリの「０」の記憶状態である。
【００２２】
シリコン基板１０１及びシリコン酸化膜１０４の界面領域の酸素原子及びリチウム原子の結合エネルギーは約２ｅＶなので、消去電圧−Ｖｗの絶対値Ｖｗは、Ｖｗ＞１．８ ｅＶとする。また、絶対値Ｖｗが２．４ｅＶを超えると、シリコン酸化膜１０４内、又はシリコン及びシリコン酸化膜１０４の界面領域にトラップされた水素（Ｈ）が動き出して、シリコン及びシリコン酸化膜１０４の界面領域に余分な水素イオンＨ+やダングリングボンドが発生し、記憶状態を変化させてしまう懸念がある。そこで、絶対値Ｖｗは、２．４ｅＶ＞Ｖｗとする。したがって、絶対値Ｖｗは、２．４ｅＶ＞Ｖｗ＞１．８ｅＶとするのが望ましい。
【００２３】
図２は、不揮発性半導体メモリの書き込み処理の例を示す図である。書き込み処理では、ソース領域１０２に０Ｖのソース電圧Ｖｓを印加し、ドレイン領域１０３に０Ｖのドレイン電圧Ｖｄを印加し、ゲート電極１０６に正の書き込み電圧Ｖｗをゲート電圧Ｖｇとして印加する。書き込み電圧Ｖｗの絶対値は、消去電圧−Ｖｗの絶対値と同じである。書き込み電圧Ｖｗは、例えば、２．４ｅＶ＞Ｖｗ＞１．８ｅＶである。ゲート電極１０６に書き込み電圧Ｖｗを印加することにより、シリコン酸化膜１０４内に分布していたリチウムイオンＬｉ+は、シリコン酸化膜１０４内を拡散し、シリコン基板１０１側に移動する。すなわち、シリコン基板１０１の電位に対する正の書き込み電圧Ｖｗをゲート電極１０６に印加することにより、シリコン酸化膜１０４内のリチウムイオンＬｉ+は、シリコン酸化膜１０４内においてシリコン基板１０１及びシリコン酸化膜１０４の界面領域にトラップされる。この状態が不揮発性半導体メモリの「１」の記憶状態である。
【００２４】
なお、図２の書き込み処理の後、図４の消去処理を行えば、不揮発性半導体メモリを「１」の記憶状態から「０」の記憶状態に変化させることができる。
【００２５】
図３（Ａ）は図２の「１」の記憶状態の不揮発性半導体メモリの読み出し処理の例を示す図であり、図３（Ｂ）は図４の「０」の記憶状態の不揮発性半導体メモリの読み出し処理の例を示す図である。読み出し処理では、ソース領域１０２にソース電圧Ｖｓを印加し、ドレイン領域１０３にドレイン電圧Ｖｄを印加し、ゲート電極１０６に読み出し電圧をゲート電圧Ｖｇとして印加する。
【００２６】
図３（Ｂ）の「０」の記憶状態では、リチウムイオンＬｉ+は、図４に示したように、シリコン酸化膜１０４内を拡散、又はシリコン酸化膜１０４内においてシリコン膜１０５及びシリコン酸化膜１０４の界面領域にトラップされている。すなわち、リチウムイオンＬｉ+は、シリコン酸化膜１０４内においてシリコン基板１０１及びシリコン酸化膜１０４の界面領域にトラップ（偏析）されていない。その結果、ゲート電極１０６に読み出し電圧を印加すると、ソース領域１０２からドレイン領域１０３に向かってホール電流が流れる。ホール電流が流れた場合には、不揮発性半導体メモリは「０」の記憶状態であると判定することができる。
【００２７】
図３（Ａ）の「１」の記憶状態では、リチウムイオンＬｉ+は、図２に示したように、シリコン酸化膜１０４内においてシリコン基板１０１及びシリコン酸化膜１０４の界面領域にトラップ（偏析）されている。その結果、ゲート電極１０６に読み出し電圧を印加しても、シリコン基板１０１及びシリコン酸化膜１０４の界面領域にトラップされたリチウムイオンＬｉ+が持つ正電荷によって、ソース領域１０２からドレイン領域１０３にホール電流は流れない。ホール電流が流れない場合には、不揮発性半導体メモリは「１」の記憶状態であると判定することができる。
【００２８】
以上のように、読み出し時に、ソース領域１０２からドレイン領域１０３へ流れる電流の有無によって、不揮発性半導体メモリの「０」の記憶状態と「１」の記憶状態とを区別することができる。
【００２９】
ゲート電圧（読み出し電圧）Ｖｇは、Ｖｔｈ１＜Ｖｇ＜Ｖｔｈ０＜０である。ここで、閾値電圧Ｖｔｈ０は、図３（Ｂ）の「０」の記憶状態におけるゲート電圧の閾値電圧である。すなわち、閾値電圧Ｖｔｈ０は、図３（Ｂ）の「０」の記憶状態においてソース領域１０２及びドレイン領域１０３間に流れる電流の有無の境界となるゲート電圧である。また、閾値電圧Ｖｔｈ１は、図３（Ａ）の「１」の記憶状態におけるゲート電圧の閾値電圧である。すなわち、閾値電圧Ｖｔｈ１は、図３（Ａ）の「１」の記憶状態においてソース領域１０２及びドレイン領域１０３間に流れる電流の有無の境界となるゲート電圧である。
【００３０】
なお、ゲート電極１０６にゲート電圧（読み出し電圧）Ｖｇを印加すると、ゲート電圧（読み出し電圧）Ｖｇの絶対値に依存したエネルギーを持つホットエレクトロンが発生する。２ｅＶ及び２．４ｅＶ以上のエネルギーをもつホットエレクトロンが発生すると、それぞれリチウム及び水素が、ホットエレクトロンからエネルギーを受け取って結合を切る。リチウムの場合はシリコン酸化膜１０４中を拡散することにより、水素の場合にはシリコン基板１０１及びシリコン酸化膜１０４の界面に余分な水素イオンＨ+やダングリングボンドを発生する。これにより、不揮発性半導体メモリの記憶状態を変化させる可能性があるので、ゲート電圧（読み出し電圧）Ｖｇは、０＞Ｖｔｈ０＞Ｖｇ＞Ｖｔｈ１、かつ、Ｖｇ＞−１．８ｅＶ の条件を満たすものとする。閾値電圧Ｖｔｈ０及びＶｔｈ１は、シリコン基板１０１及びシリコン酸化膜１０４の界面におけるリチウムイオンＬｉ+の面密度に応じて決まる。「０」の記憶状態でのリチウムイオンＬｉ+の面密度はごく小さいので、閾値電圧Ｖｔｈ０は、略０Ｖである。「１」の記憶状態でのリチウムイオンＬｉ+の面密度が１０13／ｃｍ2の場合、閾値電圧Ｖｔｈ１は、約−１．５ｅＶである。
【００３１】
以上のように、閾値電圧Ｖｔｈ１は、シリコン基板１０１及びシリコン酸化膜１０４の界面におけるリチウムイオンＬｉ+の面密度に比例して決まる。リチウムイオンＬｉ+の面密度は、上記の熱処理のリチウム拡散の際の温度と時間によりコントロールすることができる。リチウムイオンＬｉ+の面密度を１０13／ｃｍ2とした場合、閾値電圧Ｖｔｈ１は、約−１．５ｅＶである。閾値電圧Ｖｔｈ１より低い電圧をゲート電極１０６に印加すると、図３（Ａ）の「１」の記憶状態でも電流が流れることになる。したがって、ゲート電圧（読み出し電圧）Ｖｇは、−１．５ｅＶ＜Ｖｇである。図３（Ｂ）の「０」の記憶状態では、シリコン基板１０１及びシリコン酸化膜１０４の界面領域にトラップされたリチウムイオンＬｉ+は、図３（Ａ）の「１」の記憶状態に比べて圧倒的に少ないので、閾値電圧Ｖｔｈ０は略０Ｖである。したがって、ゲート電圧（読み出し電圧）Ｖｇは、実際には０＞Ｖｇ≧−１ｅＶが好ましい。
【００３２】
また、不揮発性半導体メモリは、ｐチャネル型であるので、Ｖｄ≦Ｖｓであり、かつ、特性としてはドレイン及びソース間電圧Ｖｄｓが大きくなっても、ドレイン電流が増加せずほぼ一定になる「飽和領域」を使う。ここで、Ｖｄｓ＝Ｖｄ−Ｖｓである。したがって、ドレイン及びソース間電圧Ｖｄｓは、Ｖｄｓ＜Ｖｇ−Ｖｔｈ０＜０ となる。
【００３３】
したがって、例えば、Ｖｓ＝０Ｖとすると、Ｖｄ＜Ｖｇ＜０の関係が成り立つ。ゲート電圧（読み出し電圧）Ｖｇを約−１ｅＶとすると、ドレイン電圧Ｖｄは絶対値が数ｅＶ程度のマイナスの値とすればよい。
【００３４】
本実施形態では、シリコン酸化膜１０４中のリチウムはイオン化している。ゲート電極１０６及びシリコン基板１０１の間に書き込み電圧を印加すると、リチウムイオンＬｉ+は、シリコン酸化膜１０４中のみを移動し、その後、ゲート電圧Ｖｇの絶対値を小さくしても、シリコン酸化膜１０４内においてシリコン基板１０１及びシリコン酸化膜１０４の界面領域に留まる。ゲート電極１０６に読み出し電圧を印加した場合、リチウムイオンＬｉ+がシリコン基板１０１及びシリコン酸化膜１０４の界面領域に偏析しているか否かによって、シリコン基板１０１のチャネル領域に流れる電流の有無の差異が生じる。この違いを利用して、不揮発性半導体メモリの「１」又は「０」の記憶状態を判定することができる。
【００３５】
図１（Ｂ）に示したように、正のリチウムイオンＬｉ+は、シリコン酸化膜（ＳｉＯ2）１０４の酸素（Ｏ）と結合する性質があるため、シリコン基板１０１やシリコン膜１０５へは移動できず、シリコン酸化膜１０４内部に閉じ込められている。リチウム（Ｌｉ）及び酸素（Ｏ）の結合エネルギーは、シリコン（Ｓｉ）及び酸素（Ｏ）の結合エネルギーに比べると十分小さい。したがって、書き込み処理及び消去処理による結合形成と解離の繰り返しにより、シリコン酸化膜１０４が劣化する確率は既存のフラッシュメモリに比べると圧倒的に小さい。したがって、シリコン酸化膜１０４が劣化しにくい不揮発性半導体メモリを作製することが可能になる。また、書き込み電圧、消去電圧及び読み出し電圧が既存のフラッシュメモリなどに比べて小さくて済むので、低消費電力化が可能である。
【００３６】
以上のように、リチウムイオンＬｉ+はシリコン酸化膜１０４内で移動するため、劣化しにくく、消去及び書き込み可能回数を多くすることができる。また、書き込み電圧、消去電圧及び読み出し電圧を低くすることができるため、消費電力を小さくすることができる。
【００３７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００３８】
１０１  シリコン基板
１０２  ソース領域
１０３  ドレイン領域
１０４  シリコン酸化膜
１０５  シリコン膜
１０６  ゲート電極
【図１】
2015122353.tif 000003
【図２】
2015122353.tif 000004
【図３】
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【図４】
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