(57)【要約】【課題】極性制御が可能なグラフェンのチャネル層を用いて、信頼性の高い高性能のトランジスタを実現する。【解決手段】それぞれ相異なる修飾基で端部が終端された複数のグラフェン１１，１２が接合されてなるチャネル層１４と、チャネル層１４上にゲート絶縁膜１５を解して形成されたゲート電極１６と、チャネル層１４上に形成されたソース電極１７及びドレイン電極１８とを備えてトランジスタが構成される。【選択図】図１２
2015191975.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ相異なる修飾基で端部が終端された複数のグラフェンが接合されてなるチャネル層と、
前記チャネル層の上方に形成された電極と
を含むことを特徴とする電子デバイス。
【請求項２】
前記各グラフェンは、接合される前の状態において、フェルミ準位がそれぞれ相異なるものであることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記修飾基は、Ｈ，Ｆ，Ｃｌ，ＯＨ，ＮＨ2，ＣＨ3から選択された２種又は３種以上のものであることを特徴とする請求項１又は２に記載の電子デバイス。
【請求項４】
接合された２種の前記グラフェンは、一方がｎ型にドープされ、他方がｐ型にドープされていることを特徴とする請求項１〜３のいずれか１項に記載の電子デバイス。
【請求項５】
前記チャネル層は、前記各グラフェンが接合されてｐｎｐ構造又はｎｐｎ構造を形成していることを特徴とする請求項１〜３のいずれか１項に記載の電子デバイス。
【請求項６】
前記チャネル層は、前記各グラフェンが接合されてｐ+ｎ-(若しくはｉ)ｎ+構造又はｎ+ｐ-(若しくはｉ)ｐ+構造を形成していることを特徴とする請求項１〜３のいずれか１項に記載の電子デバイス。
【請求項７】
前記チャネル層は、その短手方向の幅が１０ｎｍ以下であることを特徴とする請求項１〜６のいずれか１項に記載の電子デバイス。
【請求項８】
一の修飾基で端部が終端された一のグラフェンを形成する工程と、
前記一のグラフェンの少なくとも一部を、前記一の修飾基と異なる他の修飾基で端部が終端された他のグラフェンとし、前記一のグラフェンと前記他のグラフェンとが接合してなるチャネル層を形成する工程と、
前記一のグラフェンの上方及び前記他のグラフェンの上方にそれぞれ電極を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。
【請求項９】
前記他のグラフェンは、それぞれ相異なる修飾基で端部が終端された２種又は３種以上のグラフェンであることを特徴とする請求項８に記載の電子デバイスの製造方法。
【請求項１０】
前記一のグラフェン及び前記他のグラフェンは、接合される前の状態において、フェルミ準位がそれぞれ相異なるものであることを特徴とする請求項８又は９に記載の電子デバイスの製造方法。
【請求項１１】
前記修飾基は、Ｈ，Ｆ，Ｃｌ，ＯＨ，ＮＨ2，ＣＨ3から選択された２種又は３種以上のものであることを特徴とする請求項８〜１０のいずれか１項に記載の電子デバイスの製造方法。
【請求項１２】
前記チャネル層は、その短手方向の幅が１０ｎｍ以下であることを特徴とする請求項８〜１１のいずれか１項に記載の電子デバイスの製造方法。
【請求項１３】
接合された前記一のグラフェン及び前記他のグラフェンは、一方がｎ型にドープされ、他方がｐ型にドープされることを特徴とする請求項８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【請求項１４】
前記チャネル層は、前記一のグラフェン及び前記他のグラフェンが接合されてｐｎｐ構造又はｎｐｎ構造を形成することを特徴とする請求項８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【請求項１５】
前記チャネル層は、前記一のグラフェン及び前記他のグラフェンが接合されてｐ+ｎ-(若しくはｉ)ｎ+構造又はｎ+ｐ-(若しくはｉ)ｐ+構造を形成することを特徴とする請求項８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
現在のＬＳＩは、微細化によりその特性の向上が図られてきた。しかしながら、微細化が進みトランジスタのゲート長が３０ｎｍを下回るようになるに至り、微細化の弊害が現れつつある。そこで、従来利用されてきたシリコンに代わり、より移動度が高い別の材料をチャネルに利用し、特性向上を図る試みが進められている。それらの材料として、ゲルマニウムやＩｎＧａＡｓ等の化合物半導体が候補に挙がっているが、２次元材料であり、極めて移動度が高いグラフェンも注目されている。
【０００３】
グラフェンは、室温でも１００，０００ｃｍ2／Ｖｓ程度の高い移動度を持ち、更に電子、ホールの移動度に差が無いことから、将来のチャネル材料として期待されている。しかし、バンドギャップがないため、そのままではオン・オフ比が小さく、スイッチング素子としての利用は難しい。バンドギャップ形成のための様々な手法が提案されており、その１つとして、グラフェンをナノリボン化しバンドギャップを形成する手法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−３６０４０号公報
【非特許文献】
【０００５】
【非特許文献１】J. Cai et al., Nature 466 (2010) 470.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
グラフェンをナノリボン化することによりバンドギャップを形成し、オン・オフ比を向上させることは論文などで報告されている。ところが現状では、未だ研究段階に留まっており、グラフェンナノリボンを利用してどのような構造のデバイスを作製すれば良いか等、未だ判明していないことが多い。また、スイッチング素子として使用するためには、いわゆる極性制御が重要になってくるが、そのような制御に関しても、方法は確立しているとは言い難い。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、極性制御が可能なグラフェンのチャネル層を用いて、信頼性の高い高性能の電子デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電子デバイスは、それぞれ相異なる修飾基で端部が終端された複数のグラフェンが接合されてなるチャネル層と、前記チャネル層上に形成された電極とを含む。
【０００９】
本発明の電子デバイスの製造方法は、一の修飾基で端部が終端された一のグラフェンを形成する工程と、前記一のグラフェンの少なくとも一部を、前記一の修飾基と異なる他の修飾基で端部が終端された他のグラフェンとし、前記一のグラフェンと前記他のグラフェンとが接合してなるチャネル層を形成する工程と、前記一のグラフェン上及び前記他のグラフェン上にそれぞれ電極を形成する工程とを含む。
【発明の効果】
【００１０】
本発明によれば、極性制御が可能なグラフェンのチャネル層を用いて、信頼性の高い高性能の電子デバイスが実現する。
【図面の簡単な説明】
【００１１】
【図１】前駆体であるアントラセンダイマーから形成したＨ終端のボトムアップＧＮＲを示す図である。
【図２】様々に修飾基を変えた場合のＧＮＲのバンド構造を示す図である。
【図３】各ＧＮＲにおける場合の伝導体の底、及び価電子帯の頂上のエネルギーを示す図である。
【図４】各ＧＮＲにおける伝度帯の底、価電子帯の頂上、フェルミ準位、エネルギーギャップをまとめた表を示す図である。
【図５】複合ＧＮＲの構造及び電子状態を示す図である。
【図６】複合ＧＮＲの電子状態を示す図である。
【図７】複合ＧＮＲの電子状態を示す図である。
【図８】ｐ+ｉｎ+構造のトンネルトランジスタの一例を示す概略断面図である。
【図９】複合ＧＮＲのバンドアライメントを示す模式図である。
【図１０】ｎ+ｐ-ｐ+構造のトンネルトランジスタの一例を示す概略断面図である。
【図１１】ｎ+ｐ-ｐ+構造のトンネルトランジスタの構造及びバンドアライメントを示す図である。
【図１２】第１の実施形態によるｐｎｐ構造のトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】第２の実施形態によるｐ+ｉｎ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】第３の実施形態によるｎ+ｐ-ｐ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】第４の実施形態によるｐ+ｎ-ｎ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１２】
（本発明の基本骨子）
先ず、本発明による電子デバイス及びその製造方法の技術的な基本骨子について説明する。
【００１３】
本発明では、グラフェンナノリボン(ＧＮＲ)の端を様々な原子で修飾することにより、仕事関数やバンドギャップが異なるＧＮＲを形成する。図１に、前駆体であるアントラセンダイマーから形成した、端部が修飾基、ここでは水素（Ｈ）で終端されたボトムアップＧＮＲを例示する。
【００１４】
図２に、様々に修飾基を変えた場合のＧＮＲのバンド構造を示す。図３に、それぞれの場合の伝導体の底、及び価電子帯の頂上のエネルギーを示す。それぞれのＧＮＲのフェルミ準位は、伝導帯、価電子帯の中央に位置する。図３では、各ＧＮＲの真空準位（ＧＮＲから最も遠い真空領域のHartree Pot.）を揃えている。図４に、各ＧＮＲにおける伝度帯の底、価電子帯の頂上、フェルミ準位、エネルギーギャップをまとめた表を示す。このとき、ＧＮＲの構造としては図１のようにダイマーラインの数が７個からなるアームチェアＧＮＲを想定した。このようなＧＮＲを例えば２種類組み合わせて接合すると、その複合ＧＮＲのフェルミ準位はほぼそれぞれのＧＮＲのフェルミ準位の平均値となることが第一原理計算により確認された。
【００１５】
図５（ａ）に、水素（Ｈ）終端、フッ素（Ｆ）終端（又は塩素（Ｃｌ）終端）のＧＮＲを組み合わせた複合ＧＮＲを、図５（ｂ）に、この複合ＧＮＲの電子状態を示す。この場合、元々のフェルミ準位が浅い方がｐドープされ、深い方がｎドープされることになる。即ちＨ終端のＧＮＲがｐ型、Ｆ終端のＧＮＲがｎ型となり、ｐｎジャンクションが形成されることになる。ここで、Ｆ終端のＧＮＲの代わりにＣｌ終端のＧＮＲを用いても、両者のフェルミ準位は近いため、略同様のｐｎジャンクションが形成できる。図３に示した異なる修飾基を持ったＧＮＲでは、厳密に言えばすべてフェルミ準位が異なるため、図３に示したいずれのＧＮＲの組み合わせによっても、ｐｎジャンクションが形成されることになる。但し、フェルミ準位の差やバンドギャップの違いにより、ドーピングの度合いは異なり、一般的には元々のフェルミ準位の差が大きいほど、強くｐ、あるいはｎドープされる。図３に示した例では、Ｆ又はＣｌ終端のＧＮＲと、ＮＨ2終端のＧＮＲとの組み合わせにより、最もドーピングの度合いの大きなｐｎジャンクションが形成される。
【００１６】
上記のように相異なる修飾基で終端したＧＮＲの組み合わせにより、単なるｐｎジャンクションだけでなく、ｐｎｐ構造又はｎｐｎ構造を形成することができる。図６は、Ｈ終端、Ｆ（又はＣｌ）終端、及びＨ終端ＧＮＲの連結により、ｐｎｐ構造を形成した例である。逆に、Ｆ、Ｈ、Ｆ終端のＧＮＲの接合により、ｎｐｎ構造を形成することができる。この構造を利用すれば、いわゆる電界効果トランジスタや、それを利用したＣＭＯＳ構造も作製することができる。このようなｐｎｐ又はｎｐｎ構造は、図２に示した修飾基の相異なるＧＮＲのいずれの組み合わせによっても形成可能である。
【００１７】
上記のように相異なる修飾基で終端したＧＮＲの組み合わせとしては、２種類のＧＮＲのみながら、３種類以上のＧＮＲを組み合わせることにより、更に複雑なドーピング構造を形成することも可能である。
【００１８】
図７は、ＮＨ2終端、Ｈ（又はＯＨ若しくはＣＨ3）終端、及びＦ（又はＣｌ）終端の各ＧＮＲを組み合わせて接合した場合におけるバンドアライメントの模式図である。この場合も、フェルミ準位はそれぞれのＧＮＲのフェルミ準位の平均にほぼ一致する。図７から判るように、ｐ+ｉｎ+構造を形成することができる。このような構造を利用すると、トンネルトランジスタを作製することが可能になる。
【００１９】
図８は、ｐ+ｉｎ+構造のトンネルトランジスタの一例を示す概略断面図である。
このトンネルトランジスタでは、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１上にチャネル層２が形成されている。チャネル層２は、短手方向の幅が１０ｎｍ以下であり、Ｈ終端ＧＮＲ２ａの両側にＮＨ2終端ＧＮＲ２ｂ及びＦ終端ＧＮＲ２ｃが接合されてなる。Ｈ終端ＧＮＲ２ａ上には、ゲート絶縁膜３を介して例えばＴｉ／Ａｕのゲート電極４が形成されている。ＮＨ2終端ＧＮＲ２ｂ上には、例えばＴｉ／Ａｕのソース電極５が、Ｆ終端ＧＮＲ２ｃ上には、例えばＴｉ／Ａｕのドレイン電極６がそれぞれ形成されている。
【００２０】
ゲート電極４、ソース電極５、ドレイン電極６には、これらの仕事関数が複合ＧＮＲであるチャネル層２のフェルミ準位に近いものを使うことが望ましい。計算によれば、チャネル層２のフェルミ準位は３．８ｅＶ程度になる。従ってこの場合には、仕事関数が比較的小さな金属を選ぶ必要があるところ、我々の計算によるフェルミ準位（真空準位から測ったもの）の絶対値は小さく出る傾向があるため、この例ではＴｉを電極界面に利用している。なお、図８の例では、ｐ+側をソース電極として用いているが、ｎ+側をソース電極としても良い。
【００２１】
図９は、Ｆ終端、ＣＨ3（又はＯＨ若しくはＨ）終端、及びＮＨ2終端の各ＧＮＲを組み合わせて接合した場合におけるバンドアライメントの模式図である。この場合には、ｎ+ｐ-ｐ+構造が形成され、トンネルトランジスタに適用することができる。
【００２２】
図１０は、ｎ+ｐ-ｐ+構造のトンネルトランジスタの一例を示す概略断面図である。
このトンネルトランジスタでは、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１上にチャネル層７が形成されている。チャネル層７は、短手方向の幅が１０ｎｍ以下であり、ＣＨ3終端ＧＮＲ７ａの両側にＦ終端ＧＮＲ７ｂ及びＮＨ2終端ＧＮＲ７ｃが接合されてなる。ＣＨ3終端ＧＮＲ７ａ上には、ゲート絶縁膜３を介して例えばＴｉ／Ａｕのゲート電極４が形成されている。Ｆ終端ＧＮＲ７ｂ上には、例えばＴｉ／Ａｕのソース電極５が、ＮＨ2終端ＧＮＲ７ｃ上には、例えばＴｉ／Ａｕのドレイン電極６がそれぞれ形成されている。
【００２３】
トンネルトランジスタに適用できる構造としては、上記のような終端修飾基の相異なる３種類の終端ＧＮＲからなる複合ＧＮＲの他、２種類の終端ＧＮＲからなる複合ＧＮＲとドーピング等によっても実現することができる。
【００２４】
図１１（ａ）は、２種類の終端ＧＮＲからなる複合ＧＮＲ及びドーピングによるｎ+ｐ-ｐ+構造のトンネルトランジスタの一例を示す概略断面図である。
このトンネルトランジスタでは、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１上にチャネル層８が形成されている。チャネル層８は、短手方向の幅が１０ｎｍ以下であり、Ｈ終端ＧＮＲ８ａとＦ終端ＧＮＲ８ｂとが接合されてなる。Ｈ終端ＧＮＲ８ａ上には、ゲート絶縁膜３を介した例えばＴｉ／Ａｕのゲート電極４と、例えばＴｉ／Ａｕのドレイン電極６とが離間して形成されている。Ｆ終端ＧＮＲ８ｂ上には、例えばＴｉ／Ａｕのソース電極５が形成されている。Ｆ終端ＧＮＲ８ｂ上のゲート電極４とソース電極５との間の領域には、ｎ型のドーパント分子である例えばＰＥＩ(Polyethylenimine)９ａが形成されている。Ｈ終端ＧＮＲ８ａ上のゲート電極４とドレイン電極６の間の領域には、ｐ型のドーパント分子である例えばＦ4−ＴＣＮＱ（2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane）９ｂが形成されている。
図１１（ｂ）に、図１１（ａ）のトンネルトランジスタにおけるＦ終端及びＨ終端の各ＧＮＲを組み合わせて接合した場合におけるバンドアライメントの模式図を示す。
【００２５】
以上説明したように、終端修飾基が相異なる複数のＧＮＲを適宜組み合わせることにより、様々な極性の組み合わせを持つ電子デバイスを実現することができる。
【００２６】
（第１の実施形態）
以下、第１の実施形態について説明する。本実施形態では、ＧＮＲを用いたｐｎｐ構造を持つトランジスタについて、その製造方法と共に説明する。
図１２は、第１の実施形態によるｐｎｐ構造のトランジスタの製造方法を工程順に示す概略断面図である。
【００２７】
先ず、図１２（ａ）に示すように、Ｈ終端ＧＮＲ１１を形成する。
詳細には、端部がＨで終端された、ＧＮＲの前駆体であるアントラセンダイマーを用い、熱エネルギーによりＡｕ(１１１)基板上又はＡｇ(１１１)基板上に重合する。具体的には、非特許文献１と同様の手法を利用する。先ずアントラセンダイマー前駆体を例えば１８０℃程度〜２５０℃程度に加熱したＡｕ(１１１)基板上又はＡｇ(１１１)基板上に蒸着する。このとき、ラジカル重合によりアントラセンダイマー前駆体が直線上に連結する。
更に、基板温度を例えば３５０℃程度〜４５０℃程度に昇温して１０分間程度〜２０分間程度、温度を保持する。以上により、縮環反応により、０．７ｎｍ程度の均一な幅を有し、長手方向に沿ったエッジ構造が完全なアームチェア型のアントラセンＧＮＲが形成される。
アントラセンダイマーの代わりに、ペンタセンダイマー又はノナセンダイマー等を用いることもできる。以上により、端部がＨ終端されたＨ終端ＧＮＲ１１が形成する。
次に、Ｈ終端ＧＮＲ１１を、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１０上に転写する。
【００２８】
続いて、図１２（ｂ）に示すように、Ｈ終端ＧＮＲ１１の中央部分をＦ終端ＧＮＲ１２に形成する。
詳細には、先ず、シリコン基板１０上にＨ終端ＧＮＲ１１を覆うようにレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ１１の中央部分を露出する開口１３ａが形成されたレジストマスク１３が形成される。
次に、このシリコン基板１０をフッ素雰囲気で加熱し、開口１３ａから露出するＨ終端ＧＮＲ１１の中央部分をフッ化する。これにより、Ｈ終端ＧＮＲ１１の中央部分にＦ終端ＧＮＲ１２が形成される。以上により、Ｈ終端ＧＮＲ１１とＦ終端ＧＮＲ１２とが接合されてなるチャネル層１４が形成される。
【００２９】
続いて、図１２（ｃ）に示すように、ゲート絶縁膜１５及びゲート電極１６を形成する。
詳細には、スパッタ法等により、全面にＡｌを１ｎｍ程度に薄く堆積し、このＡｌをシード層として原子膜堆積（ＡＬＤ）法により絶縁物、例えばＨｆＯ2を堆積する。更にＨｆＯ2の上に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク１３及びその上に堆積したＨｆＯ2及びＴｉ／Ａｕを除去する。以上により、Ｆ終端ＧＮＲ１２上に、ＨｆＯ2からなるゲート絶縁膜１５を介してＴｉ／Ａｕからなるゲート電極１６が形成される。
【００３０】
続いて、図１２（ｄ）に示すように、ソース電極１７及びドレイン電極１８を形成する。
詳細には、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ１１の両側部分を露出する開口が形成されたレジストマスクが形成される。
次に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＴｉ／Ａｕを除去する。以上により、Ｈ終端ＧＮＲ１１の両端部分上に、ソース電極１７及びドレイン電極１８が形成される。
【００３１】
しかる後、ＡＬＤ法により、チャネル層１４の露出部分をＨｆＯ2等で覆って保護膜を形成し、諸々の後工程を経て、トランジスタが形成される。
本実施形態によるトランジスタは、ｐｎｐ構造のトランジスタとして機能する。
【００３２】
本実施形態によれば、極性制御が可能なグラフェンのチャネル層１４を用いて、信頼性の高い高性能のｐｎｐ構造のトランジスタが実現する。
【００３３】
なお、本実施形態と同様にして、ｎｐｎ構造のトランジスタを形成することも可能である。この場合、例えば、ＧＮＲのチャネル層の中央部分をＨ終端ＧＮＲとし、その両端部分をＦ終端ＧＮＲとして接合すれば良い。
【００３４】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、ＧＮＲを用いたｐ+ｉｎ+構造を持つトンネルトランジスタについて、その製造方法と共に説明する。
図１３は、第２の実施形態によるｐ+ｉｎ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【００３５】
先ず、図１３（ａ）に示すように、ＮＨ2終端ＧＮＲ２１を形成する。
詳細には、端部がＮＨ2で終端された、ＧＮＲの前駆体であるアントラセンダイマーを用い、第１の実施形態と同様の方法で熱エネルギーによりＡｕ(１１１)基板上又はＡｇ(１１１)基板上に重合する。アントラセンダイマーの代わりに、ペンタセンダイマー又はノナセンダイマー等を用いることもできる。以上により、端部がＮＨ2で修飾されたＮＨ2終端ＧＮＲ２１が形成する。
次に、ＮＨ2終端ＧＮＲ２１を、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１０上に転写する。
【００３６】
続いて、図１３（ｂ）に示すように、ＮＨ2終端ＧＮＲ２１の一方側部分をＦ終端ＧＮＲ２２に形成する。
詳細には、先ず、シリコン基板１０上にＮＨ2終端ＧＮＲ２１を覆うようにレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、ＮＨ2終端ＧＮＲ２１の一方側（図示の例では右側）部分のみを露出するレジストマスク２０Ａが形成される。
次に、このシリコン基板１０をフッ素雰囲気で加熱し、レジストマスク２０Ａから露出するＮＨ2終端ＧＮＲ２１の右側部分をフッ化する。以上により、ＮＨ2終端ＧＮＲ２１の右側部分にＦ終端ＧＮＲ２２が形成される。
レジストマスク２０Ａは、アッシング処理又はウェット処理により除去される。
【００３７】
続いて、図１３（ｃ）に示すように、図１３（ａ）におけるＮＨ2終端ＧＮＲ２１の中央部分をＨ終端ＧＮＲ２３に形成する。
詳細には、先ず、シリコン基板１０上にＮＨ2終端ＧＮＲ２１及びＦ終端ＧＮＲ２２を覆うようにレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、ＮＨ2終端ＧＮＲ２１の他方側（図示の例では左側）部分のみを覆い、図１３（ａ）におけるＮＨ2終端ＧＮＲ２１の中央部分及びＦ終端ＧＮＲ２２を露出するレジストマスク２０Ｂが形成される。
次に、このシリコン基板１０を水素雰囲気で加熱する。このとき、Ｆ終端ＧＮＲ２２はＮＨ2終端ＧＮＲ２１よりも熱に対して安定であるため、Ｆ終端ＧＮＲ２２の構造は殆ど変化しない。これに対して、ＮＨ2終端ＧＮＲ２１の露出部位は当該加熱によりＨ終端ＧＮＲ２３となる。以上により、Ｈ終端ＧＮＲ２３を中央部分とし、その右側にＦ終端ＧＮＲ２２が、その左側にＮＨ2終端ＧＮＲ２１がそれぞれ接合されてなるチャネル層２４が形成される。
レジストマスク２０Ｂは、アッシング処理又はウェット処理により除去される。
【００３８】
続いて、図１３（ｄ）に示すように、ゲート絶縁膜２５及びゲート電極２６を形成する。
詳細には、先ず、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ２３を露出する開口が形成されたレジストマスクが形成される。
次に、スパッタ法等により、全面にＡｌを１ｎｍ程度に薄く堆積し、このＡｌをシード層として原子膜堆積（ＡＬＤ）法により絶縁物、例えばＨｆＯ2を堆積する。更にＨｆＯ2の上に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＨｆＯ2及びＴｉ／Ａｕを除去する。以上により、Ｈ終端ＧＮＲ２３上に、ＨｆＯ2からなるゲート絶縁膜２５を介してＴｉ／Ａｕからなるゲート電極２６が形成される。
【００３９】
続いて、図１３（ｅ）に示すように、ソース電極２７及びドレイン電極２８を形成する。
詳細には、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、ＮＨ2終端ＧＮＲ２１及びＦ終端ＧＮＲ２２を露出する開口が形成されたレジストマスクが形成される。
次に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＴｉ／Ａｕを除去する。以上により、ＮＨ2終端ＧＮＲ２１上及びＦ終端ＧＮＲ２２上の一方にソース電極２７が、他方にドレイン電極２８が形成される。図示の例では、ＮＨ2終端ＧＮＲ２１上にソース電極２７が、Ｆ終端ＧＮＲ２２上にドレイン電極２８が形成される場合を示すが、Ｆ終端ＧＮＲ２２上にソース電極２７を、ＮＨ2終端ＧＮＲ２１上にドレイン電極２８を形成するようにしても良い。
【００４０】
しかる後、ＡＬＤ法により、チャネル層２４の露出部分をＨｆＯ2等で覆って保護膜を形成し、諸々の後工程を経て、トランジスタが形成される。
本実施形態によるトランジスタは、ｐ+ｉｎ+構造のトンネルトランジスタとして機能する。
【００４１】
本実施形態によれば、極性制御が可能なグラフェンのチャネル層２４を用いて、信頼性の高い高性能のｐ+ｉｎ+構造のトンネルトランジスタが実現する。
【００４２】
なお、本実施形態と同様にして、ｎ+ｉｐ+構造のトンネルトランジスタを形成することも可能である。この場合、例えば、ＧＮＲのチャネル層の中央部分をＨ終端ＧＮＲとし、その右側をＮＨ2終端ＧＮＲ２１とし、その左側をＦ終端ＧＮＲ２２として接合すれば良い。
【００４３】
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、ＧＮＲを用いたｎ+ｐ-ｐ+構造を持つトンネルトランジスタについて、その製造方法と共に説明する。
図１４は、第３の実施形態によるｎ+ｐ-ｐ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【００４４】
先ず、図１４（ａ）に示すように、Ｈ終端ＧＮＲ３１を形成する。
詳細には、端部がＨで終端された、ＧＮＲの前駆体であるアントラセンダイマーを用い、第１，第２の実施形態と同様の手法で、熱エネルギーによりＡｕ(１１１)基板上又はＡｇ(１１１)基板上に重合する。アントラセンダイマーの代わりに、ペンタセンダイマー又はノナセンダイマー等を用いることもできる。以上により、端部がＨ終端されたＨ終端ＧＮＲ３１が形成する。
次に、Ｈ終端ＧＮＲ３１を、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１０上に転写する。
【００４５】
続いて、図１４（ｂ）に示すように、ゲート絶縁膜３５及びゲート電極３６を形成する。
詳細には、先ず、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ３１の中央部分を露出する開口が形成されたレジストマスクが形成される。
次に、スパッタ法等により、全面にＡｌを１ｎｍ程度に薄く堆積し、このＡｌをシード層として原子膜堆積（ＡＬＤ）法により絶縁物、例えばＨｆＯ2を堆積する。更にＨｆＯ2の上に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＨｆＯ2及びＴｉ／Ａｕを除去する。以上により、Ｈ終端ＧＮＲ３１の中央部分上に、ＨｆＯ2からなるゲート絶縁膜３５を介してＴｉ／Ａｕからなるゲート電極３６が形成される。
【００４６】
続いて、図１４（ｃ）に示すように、Ｈ終端ＧＮＲ３１の一方側部分をＦ終端ＧＮＲ３２に形成する。
詳細には、先ず、シリコン基板１０上にＨ終端ＧＮＲ３１を覆うようにレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ３１の一方側（図示の例では左側）部分のみを露出するレジストマスク３０が形成される。
次に、このシリコン基板１０をフッ素雰囲気で加熱し、レジストマスク３０から露出するＨ終端ＧＮＲ３１の左側部分をフッ化する。以上により、Ｈ終端ＧＮＲ３１の左側部分にＦ終端ＧＮＲ３２が形成される。以上により、Ｈ終端ＧＮＲ３１とＦ終端ＧＮＲ３２とが接合されてなるチャネル層３４が形成される。
レジストマスク３０は、アッシング処理又はウェット処理により除去される。
【００４７】
続いて、図１４（ｄ）に示すように、ソース電極３７及びドレイン電極３８を形成する。
詳細には、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｆ終端ＧＮＲ３２及びＨ終端ＧＮＲ３１を露出する開口が形成されたレジストマスクが形成される。
次に、蒸着法又はスパッタ法により金属、ここでは複合ＧＮＲであるチャネル層３４のフェルミ準位(４．３ｅＶ程度)に仕事関数が近いＴｉを界面に用い、Ｔｉ（下層）／Ａｕ（上層）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＴｉ／Ａｕを除去する。以上により、Ｆ終端ＧＮＲ３２上にソース電極３７が、Ｈ終端ＧＮＲ３１上にドレイン電極３８がそれぞれ形成される。
【００４８】
続いて、図１４（ｅ）に示すように、ゲート電極３６とソース電極３７との間にＰＥＩ３９ａを、ゲート電極３６とドレイン電極３８の間にＦ4−ＴＣＮＱ３９ｂをそれぞれ形成する。
詳細には、リソグラフィー、ｎ型のドーパント分子である例えばＰＥＩの堆積、及びリフト・オフにより、ゲート電極３６とソース電極３７との間で露出したＦ終端ＧＮＲ３２上にＰＥＩ３９ａを形成する。また、リソグラフィー、ｐ型のドーパント分子である例えばＦ4−ＴＣＮＱの堆積、及びリフト・オフにより、ゲート電極３６とドレイン電極３８の間で露出したＨ終端ＧＮＲ３１上にＦ4−ＴＣＮＱ３９ｂを形成する。
【００４９】
しかる後、チャネル層３４の露出部分にＰＴＣＤＡ等の保護層を堆積し、ＡＬＤ法によりＨｆＯ2等を堆積して、ゲート電極３６上、ソース電極３７上、及びドレイン電極３８上の絶縁物を除去する。そして、諸々の後工程を経て、トランジスタが形成される。
本実施形態によるトランジスタは、ｎ+ｐ-ｐ+構造のトンネルトランジスタとして機能する。
【００５０】
本実施形態によれば、極性制御が可能なグラフェンのチャネル層３４を用いて、信頼性の高い高性能のｎ+ｐ-ｐ+構造のトンネルトランジスタが実現する。
【００５１】
（第４の実施形態）
次いで、第４の実施形態について説明する。本実施形態では、ＧＮＲを用いたｐ+ｎ-ｎ+構造を持つトンネルトランジスタについて、その製造方法と共に説明する。
図１５は、第４の実施形態によるｐ+ｎ-ｎ+構造のトンネルトランジスタの製造方法を工程順に示す概略断面図である。
【００５２】
先ず、図１５（ａ）に示すように、ＮＨ2終端ＧＮＲ４１を形成する。
詳細には、端部がＮＨ2で終端された、ＧＮＲの前駆体であるアントラセンダイマーを用い、第１〜第３の実施形態と同様の手法で、熱エネルギーによりＡｕ(１１１)基板上又はＡｇ(１１１)基板上に重合する。アントラセンダイマーの代わりに、ペンタセンダイマー又はノナセンダイマー等を用いることもできる。以上により、端部がＮＨ2終端されたＮＨ2終端ＧＮＲ４１が形成する。
次に、ＮＨ2終端ＧＮＲ４１を、表面にシリコン酸化膜等の絶縁膜を有するシリコン基板１０上に転写する。
【００５３】
続いて、図１５（ｂ）に示すように、ＮＨ2終端ＧＮＲ４１の一方側部分を除いてＨ終端ＧＮＲ４２に形成する。
詳細には、先ず、シリコン基板１０上にＮＨ2終端ＧＮＲ４１を覆うようにレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、ＮＨ2終端ＧＮＲ４１の一方側（図示の例では左側）部分のみを覆うレジストマスク４０が形成される。
次に、このシリコン基板１０を水素雰囲気で加熱する。これにより、レジストマスク４０に覆われたＮＨ2終端ＧＮＲ４１の左側部分を除いてＨ終端ＧＮＲ４２が形成される。以上により、ＮＨ2終端ＧＮＲ４１とＨ終端ＧＮＲ４２とが接合されてなるチャネル層４３が形成される。
レジストマスク４０は、アッシング処理又はウェット処理により除去される。
【００５４】
続いて、図１５（ｃ）に示すように、ゲート絶縁膜４４及びゲート電極４５を形成する。
詳細には、先ず、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、Ｈ終端ＧＮＲ４１の表面でチャネル層４３の中央部分に相当する部位を露出する開口が形成されたレジストマスクが形成される。
次に、スパッタ法等により、全面にＡｌを１ｎｍ程度に薄く堆積し、このＡｌをシード層として原子膜堆積（ＡＬＤ）法により絶縁物、例えばＨｆＯ2を堆積する。更にＨｆＯ2の上に、蒸着法又はスパッタ法により金属（例えばＴｉ／Ａｕ）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＨｆＯ2及びＴｉ／Ａｕを除去する。以上により、Ｈ終端ＧＮＲ４１の表面でチャネル層４３の中央部分に相当する部位上に、ＨｆＯ2からなるゲート絶縁膜４４を介してＴｉ／Ａｕからなるゲート電極４５が形成される。
【００５５】
続いて、図１５（ｄ）に示すように、ソース電極４６及びドレイン電極４７を形成する。
詳細には、全面にレジストを塗布し、レジストをリソグラフィーによりパターニングする。以上により、ＮＨ2終端ＧＮＲ４１とＨ終端ＧＮＲ４２を露出する開口が形成されたレジストマスクが形成される。
次に、蒸着法又はスパッタ法により金属、ここでは複合ＧＮＲであるチャネル層４３のフェルミ準位(３．３ｅＶ程度)に仕事関数が近いＳｃを界面に用い、Ｓｃ（下層）／Ａｕ（上層）を堆積する。そして、リフト・オフにより、レジストマスク及びその上に堆積したＳｃ／Ａｕを除去する。以上により、ＮＨ2終端ＧＮＲ４１上にソース電極４６が、Ｈ終端ＧＮＲ４２上にドレイン電極４７がそれぞれ形成される。このとき、ＮＨ2終端ＧＮＲ４１の導電型がｐ+、Ｈ終端ＧＮＲ４２の導電型がｎ-となっている。
【００５６】
続いて、図１５（ｅ）に示すように、ゲート電極４５とドレイン電極４７の間にＰＥＩ４８を形成する。
詳細には、リソグラフィー、ｎ型のドーパント分子である例えばＰＥＩの堆積、及びリフト・オフにより、ゲート電極４５とドレイン電極４７の間で露出したＨ終端ＧＮＲ４２上にＰＥＩ４８を形成する。ＰＥＩ４８を形成することにより、Ｈ終端ＧＮＲ４２の導電型がｎ+となる。
【００５７】
しかる後、チャネル層４３の露出部分にＰＴＣＤＡ等の保護層を堆積し、ＡＬＤ法によりＨｆＯ2等を堆積して、ゲート電極４５上、ソース電極４６上、及びドレイン電極４７上の絶縁物を除去する。そして、諸々の後工程を経て、トランジスタが形成される。
本実施形態によるトランジスタは、ｐ+ｎ-ｎ+構造のトンネルトランジスタとして機能する。
【００５８】
本実施形態によれば、極性制御が可能なグラフェンのチャネル層４３を用いて、信頼性の高い高性能のｐ+ｎ-ｎ+構造のトンネルトランジスタが実現する。
【００５９】
以下、電子デバイス及びその製造方法の諸態様を付記としてまとめて記載する。
【００６０】
（付記１）それぞれ相異なる修飾基で端部が終端された複数のグラフェンが接合されてなるチャネル層と、
前記チャネル層の上方に形成された電極と
を含むことを特徴とする電子デバイス。
【００６１】
（付記２）前記各グラフェンは、接合される前の状態において、フェルミ準位がそれぞれ相異なるものであることを特徴とする付記１に記載の電子デバイス。
【００６２】
（付記３）前記修飾基は、Ｈ，Ｆ，Ｃｌ，ＯＨ，ＮＨ2，ＣＨ3から選択された２種又は３種以上のものであることを特徴とする付記１又は２に記載の電子デバイス。
【００６３】
（付記４）接合された２種の前記グラフェンは、一方がｎ型にドープされ、他方がｐ型にドープされていることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。
【００６４】
（付記５）前記チャネル層は、前記各グラフェンが接合されてｐｎｐ構造又はｎｐｎ構造を形成していることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。
【００６５】
（付記６）前記チャネル層は、前記各グラフェンが接合されてｐ+ｎ-(若しくはｉ)ｎ+構造又はｎ+ｐ-(若しくはｉ)ｐ+構造を形成していることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。
【００６６】
（付記７）前記チャネル層は、その短手方向の幅が１０ｎｍ以下であることを特徴とする付記１〜６のいずれか１項に記載の電子デバイス。
【００６７】
（付記８）一の修飾基で端部が終端された一のグラフェンを形成する工程と、
前記一のグラフェンの少なくとも一部を、前記一の修飾基と異なる他の修飾基で端部が終端された他のグラフェンとし、前記一のグラフェンと前記他のグラフェンとが接合してなるチャネル層を形成する工程と、
前記一のグラフェンの上方及び前記他のグラフェンの上方にそれぞれ電極を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。
【００６８】
（付記９）前記他のグラフェンは、それぞれ相異なる修飾基で端部が終端された２種又は３種以上のグラフェンであることを特徴とする付記８に記載の電子デバイスの製造方法。
【００６９】
（付記１０）前記一のグラフェン及び前記他のグラフェンは、接合される前の状態において、フェルミ準位がそれぞれ相異なるものであることを特徴とする付記８又は９に記載の電子デバイスの製造方法。
【００７０】
（付記１１）前記修飾基は、Ｈ，Ｆ，Ｃｌ，ＯＨ，ＮＨ2，ＣＨ3から選択された２種又は３種以上のものであることを特徴とする付記８〜１０のいずれか１項に記載の電子デバイスの製造方法。
【００７１】
（付記１２）前記チャネル層は、その短手方向の幅が１０ｎｍ以下であることを特徴とする付記８〜１１のいずれか１項に記載の電子デバイスの製造方法。
【００７２】
（付記１３）接合された前記一のグラフェン及び前記他のグラフェンは、一方がｎ型にドープされ、他方がｐ型にドープされることを特徴とする付記８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【００７３】
（付記１４）前記チャネル層は、前記一のグラフェン及び前記他のグラフェンが接合されてｐｎｐ構造又はｎｐｎ構造を形成することを特徴とする付記８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【００７４】
（付記１５）前記チャネル層は、前記一のグラフェン及び前記他のグラフェンが接合されてｐ+ｎ-(若しくはｉ)ｎ+構造又はｎ+ｐ-(若しくはｉ)ｐ+構造を形成することを特徴とする付記８〜１２のいずれか１項に記載の電子デバイスの製造方法。
【符号の説明】
【００７５】
１，１０  シリコン基板
２，７，８，１４，２４，３４，４３  チャネル層
２ａ，８ａ，１１，２３，３１，４２  Ｈ終端ＧＮＲ
２ｂ，７ｃ，２１，４１  ＮＨ2終端ＧＮＲ
２ｃ，７ｂ，８ｂ，１２，２２，３２  Ｆ終端ＧＮＲ
３，１５，２５，３５，４４  ゲート絶縁膜
４，１６，２６，３６，４５  ゲート電極
５，１７，２７，３７，４６  ソース電極
６，１８，２８，３８，４７  ドレイン電極
７ａ  ＣＨ3終端ＧＮＲ
９ａ，３９ａ，４８  ＰＥＩ
９ｂ，３９ｂ  Ｆ4−ＴＣＮＱ
１３，２０Ａ，２０Ｂ，３０  レジストマスク
１３ａ  開口
【図１】
2015191975.tif 000003
【図２】
2015191975.tif 000004
【図３】
2015191975.tif 000005
【図４】
2015191975.tif 000006
【図５】
2015191975.tif 000007
【図６】
2015191975.tif 000008
【図７】
2015191975.tif 000009
【図８】
2015191975.tif 000010
【図９】
2015191975.tif 000011
【図１０】
2015191975.tif 000012
【図１１】
2015191975.tif 000013
【図１２】
2015191975.tif 000014
【図１３】
2015191975.tif 000015
【図１４】
2015191975.tif 000016
【図１５】
2015191975.tif 000017