(57)【要約】【課題】複数の基準セルを利用して選択されたメモリセルに格納されたデータを精密にセンシングする感知増幅器、それを含む不揮発性メモリ装置、及びそのセンシング方法を提供する。【解決手段】本発明による選択されたメモリセルに格納されたデータをセンシングする感知増幅器は、第１基準セルから受信された第１基準信号と前記選択されたメモリセルから受信された感知対象信号とを比較して第１比較信号を生成し、前記第１基準セルと異なる状態に書き込まれた第２基準セルから受信された第２基準信号と前記感知対象信号とを比較して第２比較信号を生成する第１比較部及び前記第１及び第２基準信号を比較して前記選択されたメモリセルに格納されたデータを判別する第２比較部を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
選択されたメモリセルに格納されたデータをセンシングする感知増幅器において、
第１基準セルから受信された第１基準信号と前記選択されたメモリセルから受信された感知対象信号とを比較して第１比較信号を生成し、前記第１基準セルと異なる状態に書き込まれた第２基準セルから受信された第２基準信号と前記感知対象信号とを比較して第２比較信号を生成する第１比較部と、
前記第１及び第２基準信号を比較して前記選択されたメモリセルに格納されたデータを判別する第２比較部と、を含む感知増幅器。
【請求項２】
前記第１基準セルは、データ‘０’を格納する第１状態に書き込まれ、前記第２基準セルは、データ‘１’を格納する第２状態に書き込まれる請求項１に記載の感知増幅器。
【請求項３】
前記選択されたメモリセル及び前記第１及び第２基準セルは、ＳＴＴ−ＭＲＡＭセルであり、前記第１状態は、低い抵抗状態であり、前記第２基準セルは、高い抵抗状態である請求項２に記載の感知増幅器。
【請求項４】
前記感知対象信号と前記第１及び第２基準信号とは、電流形態に受信される請求項１に記載の感知増幅器。
【請求項５】
前記感知対象信号と前記第１及び第２基準信号とは、同一の大きさの基準電圧に応答して前記選択されたメモリセルと前記第１及び第２基準セルとが出力する電流である請求項４に記載の感知増幅器。
【請求項６】
前記感知対象信号と前記第１及び第２基準信号とを各々コピーして前記第１比較部に提供する電流ミラー部をさらに含む請求項４に記載の感知増幅器。
【請求項７】
前記第１比較部は、前記電流ミラー部からコピーされた前記第１基準信号と前記感知対象信号とを比較して前記第１比較信号を生成する第１比較器及び前記電流ミラー部からコピーされた前記第２基準信号と前記感知対象信号とを比較して前記第２比較信号を生成する第２比較器を含む請求項６に記載の感知増幅器。
【請求項８】
前記第１比較器は、前記感知対象信号と前記第１基準信号とを差分して前記第１比較信号を生成する請求項７に記載の感知増幅器。
【請求項９】
前記第２比較器は、前記第２基準信号と前記感知対象信号とを差分して前記第２比較信号を生成する請求項８に記載の感知増幅器。
【請求項１０】
前記第２比較部は、前記第１及び第２比較信号間の差を増幅し、前記増幅された値に基づいて前記選択されたメモリセルに格納されたデータを判別する請求項９に記載の感知増幅器。
【請求項１１】
前記第２比較部は、半導体トランジスタに構成された単一出力差動増幅器を含み、前記単一出力差動増幅器は、前記第１及び第２比較信号を入力として前記第１及び第２比較信号の間の差を増幅する請求項１０に記載の感知増幅器。
【請求項１２】
前記単一出力差動増幅器は、電流ミラー及び差動入力部を含み、
前記差動入力部は、ゲート端子を共有し、ドレイン端子が前記電流ミラーと連結された第１及び第２トランジスタを含み、前記第１及び第２トランジスタのソース端子は、各々前記第２及び第１比較信号を受信する請求項１１に記載の感知増幅器。
【請求項１３】
前記電流ミラーは、ゲート端子を共有し、ソース端子が電源電圧と連結された第３及び第４トランジスタを含み、前記第３及び第４トランジスタのドレイン端子は、各々前記第１及び第２トランジスタのドレイン端子と連結される請求項１２に記載の感知増幅器。
【請求項１４】
前記電流ミラーは、ソース端子が電源電圧と連結される第３乃至第６トランジスタを含み、前記第３トランジスタ及び前記第３トランジスタとゲート端子を共有する前記第５トランジスタのドレイン端子は、前記第１トランジスタのドレイン端子と連結され、前記第２トランジスタ及び前記第２トランジスタとゲート端子を共有する前記第６トランジスタのドレイン端子は、前記第２トランジスタのドレイン端子と連結される請求項１２に記載の感知増幅器。
【請求項１５】
前記増幅された値をバッファリングする出力バッファをさらに含む請求項１０に記載の感知増幅器。
【請求項１６】
前記出力バッファは、電源電圧とソース電圧との間に直列に連結されたプルアップ及びプルダウントランジスタペアを含む請求項１５に記載の感知増幅器。
【請求項１７】
前記感知対象信号と前記第１及び第２基準信号とは、電圧形態で受信される請求項１に記載の感知増幅器。
【請求項１８】
前記感知対象信号と前記第１及び第２基準信号とは、同一の大きさの基準電流に応答して前記選択されたメモリセルと前記第１及び第２基準セルとが生成する電圧である請求項１７に記載の感知増幅器。
【請求項１９】
前記第１比較部は、第１及び第２差動増幅器を含み、
前記第１差動増幅器は、前記第１基準信号と前記感知対象信号との間の差を電流差に変換して前記第２比較部に提供し、前記第２差動増幅器は、前記第２基準信号と前記感知対象信号との間の差を電流差に変換して前記第２比較部に提供する請求項１７に記載の感知増幅器。
【請求項２０】
前記第１差動増幅器は、前記第１基準信号をゲート端子に受信する第１トランジスタ及び前記第１トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第２トランジスタとを含み、前記共有されたドレイン端子は、テール電流と連結される請求項１９に記載の感知増幅器。
【請求項２１】
前記第２差動増幅器は、前記第２基準信号をゲート端子に受信する第３トランジスタ及び前記第３トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第４トランジスタとを含み、前記共有されたドレイン端子は、テール電流と連結され、前記第１及び第３トランジスタのソース端子と前記第２及び第４トランジスタのソース端子とは、互いに連結される請求項２０に記載の感知増幅器。
【請求項２２】
データを格納するメモリセル、第１状態に書き込まれた第１基準セル及び前記第１状態と互に異なる第２状態に書き込まれた第２基準セルを含むメモリセルアレイと、
前記メモリセルに格納されたデータを前記第１及び第２基準セルを利用してセンシングする感知増幅器と、を含み、
前記感知増幅器は、前記第１及び第２基準セルから受信された第１及び第２基準信号と前記メモリセルから受信された感知対象信号とを各々比較して第１及び第２比較信号を生成する第１比較部と、
前記第１及び第２比較信号を比較し、比較結果に基づいて前記メモリセルに格納されたデータをセンシングする第２比較部と、を含む不揮発性メモリ装置。
【請求項２３】
前記不揮発性メモリ装置は、基準電圧供給部をさらに含み、前記感知対象信号と第１及び第２基準信号とは、前記基準電圧供給部から提供された基準電圧に応答して前記メモリセル及び前記第１及び第２基準セルが出力する電流である請求項２２に記載の不揮発性メモリ装置。
【請求項２４】
前記不揮発性メモリ装置は、基準電流供給部をさらに含み、前記感知対象信号と第１及び第２基準信号とは、前記基準電流供給部から提供された基準電流に応答して前記メモリセル及び前記第１及び第２基準セルが生成する電圧であり、前記基準電流供給部は、前記基準電流を前記メモリセル及び前記第１及び第２基準セルに提供する複数の電流ミラーを含む請求項２２に記載の不揮発性メモリ装置。
【請求項２５】
データを格納するメモリセルと同一のセルを利用して第１及び第２状態を格納する段階と、
書込み動作の時、前記第１及び第２状態が格納されたセルから提供される第１及び第２基準信号を利用して、選択されたメモリセルに格納されたデータを複数の比較段階を経てセンシングする段階と、を含む不揮発性メモリ装置のセンシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は感知増幅器、それを含む不揮発性メモリ装置、及びそのセンシング方法に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はメモリセルの  ＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌｉｎｇ  ｊｕｎｃｔｉｏｎ）要素の抵抗変化を利用してデータを格納するメモリ素子である。ＭＴＪ要素の抵抗は自由層（ｆｒｅｅ  ｌａｙｅｒ）の磁化方向に沿って変わる。即ち、自由層の磁化方向が固定層（ｆｉｘｅｄ  ｌａｙｅｒ）の磁化方向と同一である時、ＭＴＪ要素は低い抵抗値を有し、反対である場合に高い抵抗値を有する。ＭＴＪ要素の低い抵抗値はデータ‘０’に対応し、ＭＴＪ要素の高い抵抗値はデータ‘１’に対応する。
【０００３】
ＭＲＡＭのデータ記録方法の中で、デジットライン（ｄｉｇｉｔ  ｌｉｎｅ）を利用してＭＴＪ要素にデータを記録する方法がある。このような記録方式を選択したＭＲＡＭでは、ＭＴＪ要素と離隔して設置されたデジットラインに書込み電流を印加してそれから発生された磁気場を利用して自由層の磁化方向を変化させる。読出し電流はＭＴＪ要素の両端間に印加される。このようなＭＲＡＭでは読出し電流の経路と書込み電流の経路とが異なる。しかし、デジットラインを使わないＳＴＴ−ＭＲＡＭ（ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、読出し電流の経路と書込み電流の経路とが同一である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，３２０，１６６号明細書
【特許文献２】米国特許第８，４１６，６１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は複数の基準セルを利用して選択されたメモリセルに格納されたデータを精密にセンシングする感知増幅器、それを含む不揮発性メモリ装置、及びそのセンシング方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による選択されたメモリセルに格納されたデータをセンシングする感知増幅器は、第１基準セルから受信された第１基準信号と前記選択されたメモリセルから受信された感知対象信号とを比較して第１比較信号を生成し、前記第１基準セルと異なる状態に書き込まれた第２基準セルから受信された第２基準信号と前記感知対象信号とを比較して第２比較信号を生成する第１比較部と、前記第１及び第２基準信号を比較して前記選択されたメモリセルに格納されたデータを判別する第２比較部と、を含む。
【０００７】
実施形態において、前記第１基準セルは、データ‘０’を格納する第１状態に書き込まれ、前記第２基準セルは、データ‘１’を格納する第２状態に書き込まれる。
実施形態において、前記選択されたメモリセル及び前記第１及び第２基準セルは、ＳＴＴ−ＭＲＡＭセルであり、前記第１基準セルは、低い抵抗状態であり、前記第２基準セルは、高い抵抗状態である。
実施形態において、前記感知対象信号と前記第１及び第２基準信号とは、同一の大きさの基準電圧に応答して前記選択されたメモリセルと前記第１及び第２基準セルとが出力する電流である。
【０００８】
実施形態において、前記感知対象信号と前記第１及び第２基準信号とを各々コピーして前記第１比較部に提供する電流ミラー部をさらに含む。
実施形態において、前記第１比較部は、前記電流ミラー部からコピーされた前記第１基準信号と前記感知対象信号とを比較して前記第１比較信号を生成する第１比較器及び前記電流ミラー部からコピーされた前記第２基準信号と前記感知対象信号とを比較して前記第２比較信号を生成する第２比較器を含む。
【０００９】
実施形態において、前記第１比較器は、前記感知対象信号と前記第１基準信号とを差分して前記第１比較信号を生成する。
実施形態において、前記第２比較器は、前記第２基準信号と前記感知対象信号とを差分して前記第２比較信号を生成する。
実施形態において、前記第２比較部は、前記第１及び第２比較信号間の差を増幅し、前記増幅された値に基づいて前記選択されたメモリセルに格納されたデータを判別する。
【００１０】
実施形態において、前記第２比較部は、半導体トランジスタに構成された単一出力差動増幅器を含み、前記単一出力差動増幅器は、前記第１及び第２比較信号を入力として前記第１及び第２比較信号の間の差を増幅する。
実施形態において、前記単一出力差動増幅器は、電流ミラー及び差動入力部を含み、前記差動入力部は、ゲート端子を共有し、ドレイン端子が前記電流ミラーと連結された第１及び第２トランジスタを含み、前記第１及び第２トランジスタのソース端子は、各々前記第２及び第１比較信号を受信する。
【００１１】
実施形態において、前記電流ミラーは、ゲート端子を共有し、ソース端子が電源電圧と連結された第３及び第４トランジスタを含み、前記第３及び第４トランジスタのドレイン端子は、各々前記第１及び第２トランジスタのドレイン端子と連結される。
実施形態において、感知増幅器は、前記増幅された値をバッファリングする出力バッファをさらに含む。
実施形態において、前記出力バッファは、電源電圧とソース電圧との間に直列に連結されたプルアップ及びプルダウントランジスタペアを含む。
【００１２】
実施形態において、前記電流ミラーは、ソース端子が電源電圧と連結される第３乃至第６トランジスタを含み、前記第３トランジスタ及び前記第３トランジスタとゲート端子を共有する前記第５トランジスタのドレイン端子は、前記第１トランジスタのドレイン端子と連結され、前記第２トランジスタ及び前記第２トランジスタとゲート端子を共有する前記第６トランジスタのドレイン端子は、前記第２トランジスタのドレイン端子と連結される。
実施形態において、前記感知対象信号と前記第１及び第２基準信号とは、電圧形態で受信される。
【００１３】
実施形態において、前記感知対象信号と前記第１及び第２基準信号とは、同一の大きさの基準電流に応答して前記選択されたメモリセルと前記第１及び第２基準セルとが生成する電圧である。
実施形態において、前記第１比較部は、第１及び第２差動増幅器を含み、前記第１差動増幅器は、前記第１基準信号と前記感知対象信号との間の差を電流差に変換して前記第２比較部に提供し、前記第２差動増幅器は、前記第２基準信号と前記感知対象信号との間の差を電流差に変換して前記第２比較部に提供する。
【００１４】
実施形態において、前記第１差動増幅器は、前記第１基準信号をゲート端子に受信する第１トランジスタ及び前記第１トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第２トランジスタとで構成され、前記共有されたドレイン端子は、テール電流と連結される。
実施形態において、前記第２差動増幅器は、前記第２基準信号をゲート端子に受信する第３トランジスタ及び前記第３トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第４トランジスタとで構成され、前記共有されたドレイン端子は、テール電流と連結され、前記第１及び第３トランジスタのソース端子と前記第２及び第４トランジスタのソース端子とは、互いに連結される。
【００１５】
本発明による不揮発性メモリ装置は、データを格納するメモリセル、第１状態に書き込まれた第１基準セル及び前記第１状態と互に異なる第２状態に書き込まれた第２基準セルを含むメモリセルアレイと、前記メモリセルに格納されたデータを前記第１及び第２基準セルを利用してセンシングする感知増幅器と、を含み、前記感知増幅器は、前記第１及び第２基準セルから受信された第１及び第２基準信号と前記メモリセルから受信された感知対象信号とを各々比較して第１及び第２比較信号を生成する第１比較部と、前記第１及び第２比較信号を比較し、比較結果に基づいて前記メモリセルに格納されたデータをセンシングする第２比較部と、を含む。
【００１６】
実施形態において、前記不揮発性メモリ装置は、基準電圧供給部をさらに含み、前記感知対象信号と第１及び第２基準信号とは、前記基準電圧供給部から提供された基準電圧に応答して前記メモリセル及び前記第１及び第２基準セルが出力する電流である。
実施形態において、前記基準電圧供給部は複数の半導体トランジスタで構成されるソースフォロワ回路を含む。
実施形態において、前記不揮発性メモリ装置は、基準電流供給部をさらに含み、前記感知対象信号と第１及び第２基準信号とは、前記基準電流供給部から提供された基準電流に応答して前記メモリセル及び前記第１及び第２基準セルが生成する電圧であり、前記基準電流供給部は、前記基準電流を前記メモリセル及び前記第１及び第２基準セルに提供する複数の電流ミラーを含む。
【００１７】
本発明による不揮発性メモリ装置のセンシング方法は、データを格納するメモリセルと同一のセルを利用して第１及び第２状態を格納する段階と、書込み動作の時、前記第１及び第２状態が格納されたセルから提供される第１及び第２基準信号を利用して、選択されたメモリセルに格納されたデータを複数の比較段階を経てセンシングする段階と、を含む。
【００１８】
実施形態において、選択されたメモリセルに格納されたデータを複数の比較段階を経てセンシングする段階は、前記第１基準信号と前記選択されたメモリセルから提供された感知対象信号を比較して第１比較信号を生成し、前記第２基準信号と前記感知対象信号とを比較して第２比較信号を生成する第１比較段階及び前記第１及び第２比較信号を比較して前記選択されたメモリセルに格納されたデータをセンシングする第２比較段階を含む。
実施形態において、前記第１状態を格納するセルはデータ‘０’を格納し、前記第２状態を格納するセルは、データ‘１’を格納する。
【発明の効果】
【００１９】
本発明による感知増幅器、それを含む不揮発性メモリ装置、及びそのセンシング方法によれば、選択されたメモリセルに格納されたデータを複数の基準セルを利用して生成された安定的な（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ）基準信号として精密にセンシングすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態による不揮発性メモリ装置を示すブロック図。
【図２】図１のセルアレイに含まれたメモリセルの一実施形態を示す図。
【図３】図２のメモリセルＭＣに格納されたデータにしたがう可変抵抗素子ＶＲの磁化方向を示す図。
【図４】図２のメモリセルＭＣに格納されたデータにしたがう可変抵抗素子ＶＲの磁化方向を示す図。
【図５】図１の感知増幅部に含まれた感知増幅器の一実施形態を図示するブロック図。
【図６】図５の感知増幅器の１次及び２次比較動作を説明するための図。
【図７】図５の感知増幅器１００のその他の１次及び２次比較動作を説明するための図。
【図８】図５の感知増幅器の一実施形態を図示するブロック図。
【図９】図５の感知増幅器の他の実施形態を図示するブロック図。
【図１０】図５の感知増幅器の一実施形態を図示する回路図。
【図１１】図１０の第２増幅部の変形実施形態を図示する回路図。
【図１２】図５の感知増幅器の一実施形態を図示するブロック図。
【図１３】図１２の感知増幅器の一実施形態を図示する回路図。
【図１４】図１２の感知増幅器の他の実施形態を図示する回路図。
【図１５】本発明による不揮発性メモリ装置のセンシング方法を図示する順序図。
【図１６】本発明の実施形態による不揮発性メモリ装置である相変化メモリ装置を携帯用電子システムに適用したブロック図。
【図１７】本発明の実施形態による不揮発性メモリ装置をメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）に適用したブロック図。
【図１８】図１７のメモリカードが使用される多様なシステムを説明する例示的な図。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付されたの図面を参照して説明する。また、以下で使用される用語はただ本発明を説明するために使用されたものであり本発明の範囲を限定するために使用されたものではない。先の一般的な説明及び次の詳細な説明は全て例示的なものと理解さなければならず、請求された発明の付加的な説明が提供されるものと看做されなければならない。
【００２２】
図１は本発明の実施形態による不揮発性メモリ装置を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１０はメモリセルアレイ１１、アドレスデコーダ１２、列デコーダ１３、感知増幅部１４、及び入出力バッファ１５を含む。
不揮発性メモリ装置１０は互に異なる状態に書き込まれた複数の基準セルを利用して複数の基準信号を生成する。不揮発性メモリ装置１０は複数の基準信号と選択されたメモリセルから提供された感知対象信号とを各々比較する１次比較動作を遂行する。不揮発性メモリ装置１０は１次比較動作の結果に基づいて２次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングする。不揮発性メモリ装置１０は少なくとも２つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングする。
【００２３】
メモリセルアレイ１１はデータを格納するための複数の不揮発性メモリセルを含む。例えば、メモリセルアレイ１１はＰＲＡＭ（登録商標）（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ）セルや、ＮＦＧＭ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等で構成されるメモリセルを含むことができる。
【００２４】
特に、本発明の実施形態でメモリセルアレイ１１はＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含む。ＳＴＴ−ＭＲＡＭセルに関しては図２乃至図４を用いてより詳細に説明する。
メモリセルアレイ１１は基準セル領域１１ａを含む。基準セル領域１１ａは複数の基準セルを含む。基準セルはメモリセルアレイ１１に格納されたデータを読み出すための基準信号、例えば基準電圧或いは基準電流を生成するために使用される。基準セルはメモリセルアレイ１１のメモリセルと同様に構成される。実施形態において、基準セルもやはりＳＴＴ−ＭＲＡＭセルである。
基準セル領域１１ａのメモリセルアレイ１１内での位置は固定される。或いは基準セル領域１１ａの位置は外部制御或いは半導体メモリ装置内部制御によって流動的に設定してもよい。
【００２５】
本実施形態で、基準セル領域１１ａは互に異なるプログラム状態にプログラムされる少なくとも２つの基準セルを含む。互に異なるプログラム状態にプログラムされた少なくとも２つの基準セルは選択されたメモリセルに格納されたデータを読み出すためにペア（ｐａｉｒ）で使用される。
メモリセルアレイ１１に含まれるメモリセルは行アドレスＸｉ及び列アドレスＹｊによって選択される。行アドレスＸｉによって少なくとも１つのワードラインが選択され、列アドレスＹｊによって少なくとも１つのビットラインＢＬが選択される。
【００２６】
アドレスデコーダ１２はアドレスＡＤＤＲを受信して行アドレスＸｉ及び列アドレスＹｊをデコーディングする。アドレスデコーダ１２は行アドレスＸｉにしたがって複数のワードラインの中で１つのサブワードラインを選択する。また、アドレスデコーダ１２は列アドレスＹｊをカラムデコーダ１３に伝達する。カラムデコーダ１３は列アドレスＹｊに応答してデータラインＤＬを選択されたビットラインＢＬに連結する。
【００２７】
感知増幅部１４は複数の感知増幅器を含む。感知増幅部１４の各感知増幅器はメモリセルアレイ１１の選択されたメモリセルに記録されたデータを感知する。感知増幅部１４は感知されたデータを増幅して二進論理値に変換する。感知増幅部１４は変換されたデータを入出力バッファ１５に伝達する。
感知増幅部１４は選択されたメモリセルから提供される感知対象信号を基準信号と比較する。感知増幅部１４は比較結果にしたがってメモリセルに書き込まれたデータが論理‘０’又は論理‘１’であるかを決定する。
【００２８】
一方、感知増幅部１４は複数の基準セルから提供される複数の基準信号と感知対象信号とを比較することができる。より詳細に、感知増幅部１４は複数の基準信号と感知対象信号とを各々比較する１次比較動作を遂行する。感知増幅部１４は１次比較動作の結果に基づいて２次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングする。感知増幅部１４のセンシング動作は図５乃至６を参照してより詳細に説明する。
【００２９】
入出力バッファ１５は外部から提供されたデータを一時的に格納して感知増幅部１４に伝達する。また、入出力バッファ１５は感知増幅部１４から提供される出力データを一時的に格納して外部へ伝達する。
上述された不揮発性メモリ装置１０は少なくとも２つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングすることができる。
【００３０】
図２は図１のセルアレイ１１に含まれたメモリセルの一実施形態を示す図である。図２で、メモリセルＭＣはＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルで構成される。
メモリセルＭＣは可変抵抗素子ＶＲ及びセルトランジスタＣＴを含む。セルトランジスタＣＴのゲートはワードライン（例えば、第１ワードラインＷＬ１）に連結される。セルトランジスタＣＴの一電極は可変抵抗素子ＶＲを介してビットライン（例えば、第１ビットラインＢＬ１）に連結される。また、セルトランジスタＣＴの他の電極はソースライン（例えば、第１ソースラインＳＬ１）に連結される。
【００３１】
可変抵抗素子ＶＲは自由層（Ｆｒｅｅ  Ｌａｙｅｒ、Ｌ１）、固定層（Ｐｉｎｎｅｄ  Ｌａｙｅｒ、Ｌ３）及びこれらの間に位置されるトンネル層Ｌ２を含む。固定層Ｌ３の磁化方向は固定されており、自由層Ｌ１の磁化方向は条件にしたがって固定層Ｌ３の磁化方向と同一であるか、或いは逆方向になってもよい。固定層Ｌ３の磁化方向を固定させるために、可変抵抗素子ＶＲは反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ、図示せず）をさらに含む。
【００３２】
メモリセルＭＣに対する読出し動作の時、ワードラインＷＬ１にロジックハイの電圧が提供される。ワードラインＷＬ１電圧に応答してセルトランジスタＣＴがターンオンされる。また、可変抵抗素子ＶＲの抵抗値を測定するためにビットラインＢＬ１からソースラインＳＬ方向に読出し電流（ｒｅａｄ  ｃｕｒｒｅｎｔ）が提供される。測定される抵抗値によって可変抵抗素子ＶＲに格納されたデータが判別される。以下、図３乃至４を参照してメモリセルＭＣに対する読出し動作に関してより詳細に説明する。
【００３３】
図３及び図４は図２のメモリセルＭＣに格納されたデータにしたがう可変抵抗素子ＶＲの磁化方向を示す図である。
可変抵抗素子ＶＲの抵抗値は自由層Ｌ１の磁化方向に沿って変わる。可変抵抗素子に読出し電流Ｉを提供すれば、可変抵抗素子の抵抗値にしたがうデータ電圧が出力される。読出し電流Ｉの強さは書込み電流の強さに比較して非常に小さいので、一般的に読出し電流Ｉによって自由層Ｌ１の磁化方向は変化しない。
図３を参照すれば、可変抵抗素子ＶＲで自由層Ｌ１の磁化方向と固定層Ｌ３の磁化方向とが平行（ｐａｒａｌｌｅｌ）に配置される。したがって、可変抵抗素子は低い抵抗値を有する。この場合、データは、例えば、‘０’を読み出す。
【００３４】
図４を参照すれば、可変抵抗素子ＶＲの自由層Ｌ１の磁化方向は固定層Ｌ３の磁化方向と反並行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に配置される。したがって、前記可変抵抗素子ＶＲは高い抵抗値を有する。この場合、データは、例えば、‘１’を読み出す。
一方、図３及び図４では、可変抵抗素子ＶＲの自由層Ｌ１と固定層Ｌ３とを水平磁気素子として図示したが、本発明がこれに限定されるものではない。他の実施形態として、自由層Ｌ１と固定層Ｌ３とは垂直磁気素子を利用して提供される。
【００３５】
図５は図１の感知増幅部に含まれた感知増幅器の一実施形態を図示するブロック図である。図５を参照すれば、感知増幅器１００は選択されたメモリセルＳＣ及び複数の基準セルと連結される。
【００３６】
実施形態において、複数の基準セルは第１状態に書き込まれた第１基準セルＲＣ１及び第２状態に書き込まれた第２基準セルＲＣ２を含む。第１状態の基準セルは第１ビット値を格納する。実施形態において、第１ビット値はデータ‘０’である。第２状態の基準セルは第２ビット値を格納する。実施形態において、第２ビット値はデータ‘１’である。
実施形態において、第１状態は高い抵抗状態である。また、第２状態は低い抵抗状態である。しかし、これは例示的なものであって、感知増幅器１００に連結される基準セルの数及びその状態は上述された実施形態に限定されない。
【００３７】
感知増幅器１００は選択されたメモリセルＳＣから感知対象信号ＳＥＬを受信する。また、感知増幅器１００は第１及び第２基準セルＲＣ１、ＲＣ２から第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を受信する。実施形態において、第１及び第２基準信号ＲＥＦ１、ＲＥＦ２は基準電流の形態で提供される。或いは第１及び第２基準信号ＲＥＦ１、ＲＥＦ２は基準電圧の形態で提供される。
【００３８】
感知増幅器１００は１次比較動作の間に第１基準信号ＲＥＦ１と感知対象信号ＳＥＬとを比較して第１比較信号を生成する。また、感知増幅器１００は１次比較動作の間に第２基準信号ＲＥＦ１と感知対象信号ＳＥＬとを比較して第２比較信号を生成する。感知増幅器１００は１次比較動作の結果に基づいて２次比較動作を遂行する。より詳細には、感知増幅器１００は２次比較動作の間に第１及び第２比較信号を再び比較して選択されたメモリセルＳＣに格納されたデータをセンシングする。
【００３９】
図６は図５の感知増幅器１００の１次及び２次比較動作を説明するための図である。図６で横軸は電流の大きさを図示する。
第１状態に書き込まれた第１基準セルＲＣ１（図５参照）は感知増幅器１００に第１基準信号として低い基準電流Ｉｌｏｗを提供する。第２状態に書き込まれた第２基準セルＲＣ２（図５参照）は感知増幅器１００に第２基準信号として高い基準電流Ｉｈｉｇｈを提供する。選択されたメモリセルＳＣ（図５参照）は感知増幅器１００に感知対象信号として感知対象電流Ｉｓｅｌを提供する。
中間基準電流Ｉｒｅｆは低い基準電流Ｉｌｏｗと高い基準電流Ｉｈｉｇｈとの中間値である。感知増幅器１００は中間基準電流Ｉｒｅｆと感知対象電流Ｉｓｅｌとの大きさの差である電流マージンＩｄをセンシングして選択されたメモリセルＳＣに格納されたデータを判別する。
【００４０】
一方、本発明の感知増幅器１００は電流マージンＩｄをより精密にセンシングするために少なくとも２つの段階の比較動作を遂行する。実施形態において、感知増幅器１００は１次比較動作の間に複数の基準電流Ｉｌｏｗ、Ｉｈｉｇｈと感知対象電流Ｉｓｅｌとを各々比較して複数の比較信号を生成する。感知増幅器１００は２次比較動作の間に複数の比較信号を再び比較して電流マージンＩｄをセンシングする。
【００４１】
実施形態において、感知増幅器１００は感知対象電流Ｉｓｅｌと低い基準電流Ｉｌｏｗとを差分して第１比較信号Ｉｓｌを生成する。また、感知増幅器１００は高い基準電流Ｉｈｉｇｈと低い基準電流Ｉｌｏｗとを差分して第２比較信号Ｉｈｓを生成する。感知増幅器は第１及び第２比較信号を差分して結果を出力信号として出力する。第１比較信号Ｉｓｌ、第２比較信号Ｉｈｓ、及び出力信号ＯＵＴは数式１乃至３のように表わされる。
【００４２】
【数１】
2015118727.tif 000003
【００４３】
【数２】
2015118727.tif 000004
【００４４】
【数３】
2015118727.tif 000005
【００４５】
数式１乃至３を参照すれば、感知増幅器１００は２つの段階の比較動作を介して２倍の電流マージンＩｄを出力信号として提供する。
【００４６】
図７は図５の感知増幅器１００のその他の１次及び２次比較動作を説明するための図面である。図７で横軸は電圧の大きさを図示する。
第１状態に書き込まれた第１基準セルＲＣ１（図５参照）は感知増幅器１００に第１基準信号として低い基準電圧Ｖｌｏｗを提供する。第２状態に書き込まれた第２基準セルＲＣ２（図５参照）は感知増幅器１００に第２基準信号として高い基準電圧Ｖｈｉｇｈを提供する。選択されたメモリセルＳＣ（図５参照）は感知増幅器１００に感知対象信号として感知対象電圧Ｖｓｅｌを提供する。
中間基準電圧Ｖｒｅｆは低い基準電圧Ｖｌｏｗと高い基準電圧Ｖｈｉｇｈとの中間値である。感知増幅器１００は中間基準電圧Ｖｒｅｆと感知対象電圧Ｖｓｅｌとの大きさである電圧マージンＶｄをセンシングして選択されたメモリセルＳＣに格納されたデータを判別する。
【００４７】
一方、感知増幅器１００は電圧マージンＶｄをより精密にセンシングするために少なくとも２つの段階の比較動作を遂行する。実施形態において、感知増幅器１００は感知対象電圧Ｖｓｅｌと低い基準電圧Ｖｌｏｗとを差分して第１比較信号Ｖｓｌを生成する。また、感知増幅器１００は高い基準電圧Ｖｈｉｇｈと低い基準電圧Ｖｌｏｗとを差分して第２比較信号Ｖｈｓを生成する。感知増幅器は第１及び第２比較信号を差分して結果を出力信号として出力する。第１比較信号Ｖｓｌ、第２比較信号Ｖｈｓ、及び出力信号ＯＵＴは数式４乃至６のように表わされる。
【００４８】
【数４】
2015118727.tif 000006
【００４９】
【数５】
2015118727.tif 000007
【００５０】
【数６】
2015118727.tif 000008
【００５１】
数式４乃至６を参照すれば、感知増幅器１００は２つの段階の比較動作を介して２倍の電圧マージンＶｄを出力信号として提供する。
【００５２】
図６及び図７を参照して説明した感知増幅器１００は中間基準信号Ｉｒｅｆ、Ｖｒｅｆと感知対象信号Ｉｓｅｌ、Ｖｓｅｌとを単純に比較するものに比べて精密にデータセンシング動作を遂行することができる。
【００５３】
図８は図５の感知増幅器の一実施形態を図示するブロック図である。図８を参照すれば、感知増幅器２００は電流ミラー部２１０、第１比較部２２０、及び第２比較部２３０を含む。
図８の感知増幅器２００は電流モード感知増幅器（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）である。感知増幅器２００は複数の基準信号と感知対象信号とを各々比較する１次比較動作及び１次比較動作の結果に基づいて遂行される２次比較動作を介して選択されたメモリセルに格納されたデータをセンシングする。
【００５４】
感知増幅器２００は選択されたメモリセルＳＣ、第１基準セルＲＣ１、及び第２基準セルＲＣ２と連結される。感知増幅器２００は選択されたメモリセルＳＣから感知対象信号ＳＥＬを受信する。また、感知増幅器２００は第１及び第２基準セルＲＣ１、ＲＣ２から第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を受信する。本実施形態で第１及び第２基準信号ＲＥＦ１、ＲＥＦ２は基準電流の形態で提供される。
【００５５】
電流ミラー部２１０は感知対象信号ＳＥＬ、第１及び第２基準信号ＲＥＦ１、ＲＥＦ２をコピーする。実施形態において、電流ミラー部２１０は複数のトランジスタで構成される。実施形態において、電流ミラー部２１０を構成するトランジスタはＭＯＳトランジスタである。電流ミラー部２１０はミラーリング動作を介して感知対象信号ＳＥＬ、第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を安定的に第１比較部２２０に提供することができる。
【００５６】
第１比較部２２０は電流ミラー部２１０から提供された感知対象信号ＳＥＬ、第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を比較して第１及び第２比較信号を生成する。第１比較部２２０は生成された第１及び第２比較信号を第２比較部２３０に提供する。
第２比較部２３０は第１比較部２２０から提供された第１及び第２比較信号を再び比較して出力信号ＯＵＴを生成する。実施形態において、第２比較部２３０は複数のトランジスタで構成される。実施形態において、第２比較部２３０を構成するトランジスタはＭＯＳトランジスタである。
【００５７】
図６及び図７を参照して説明したように、感知増幅器２００は第１及び第２比較部２２０、２３０を利用する２つの段階の比較動作を介して精密にデータセンシング動作を遂行することができる。
【００５８】
図９は図５の感知増幅器の他の実施形態を図示するブロック図である。図９を参照すれば、感知増幅器２００は電流ミラー部２１０、第１比較部２２０、第２比較部２３０、及び出力バッファ２４０を含む。
図９の感知増幅器２００は電流モード感知増幅器（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）である。感知増幅器２００は複数の基準信号と感知対象信号とを各々比較する１次比較動作及び１次比較動作の結果に基づいて遂行される２次比較動作を介して選択されたメモリセルに格納されたデータをセンシングする。加えて、感知増幅器２００は出力バッファ２４０を利用してセンシング結果を低い出力インピーダンスで出力する。
【００５９】
感知増幅器２００は選択されたメモリセルＳＣ、第１基準セルＲＣ１、及び第２基準セルＲＣ２と連結される。感知増幅器２００は選択されたメモリセルＳＣから感知対象信号ＳＥＬを受信する。また、感知増幅器２００は第１及び第２基準セルＲＣ１、ＲＣ２から第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を受信する。本実施形態で第１及び第２基準信号ＲＥＦ１、ＲＥＦ２は基準電流の形態に提供される。
電流ミラー部２１０は複数の電流ミラーを含む。実施形態において、電流ミラー部２１０は第１乃至第４電流ミラー２１１〜２１４を含む。電流ミラー部２１０が含む電流ミラーの数は感知増幅器２００に連結される基準セルの数に応答して可変される。
【００６０】
第１及び第４電流ミラー２１１、２１４は選択されたメモリセルから感知対象信号ＳＥＬを受信する。第１及び第４電流ミラー２１１、２１４は受信された感知対象信号ＳＥＬをコピーして第１比較部２２０に提供する。
第２及び第３電流ミラー２１２、２１３は第１及び第２基準セルＲＣ１、ＲＣ２から第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を各々受信する。第２及び第３電流ミラー２１２、２１３は受信された第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を各々コピーして第１比較部２２０に提供する。
【００６１】
第１比較部２２０は複数の差分器を含む。実施形態において、第１比較部２２０は第１及び第２差分器２２１、２２２を含む。第１比較部２２０が含む差分器の数は感知増幅器２００に連結される基準セルの数に応答して可変される。
第１差分器２２１は第１電流ミラー２１１からコピーされた感知対象信号ＳＥＬと第２電流ミラー２１２からコピーされた第１基準信号ＲＥＦ１とを差分して第１比較信号ＣＯＭＰ１を生成する。第２差分器２２２は第４電流ミラー２１４からコピーされた感知対象信号ＳＥＬと第３電流ミラー２１３からコピーされた第２基準信号ＲＥＦ２とを差分して第２比較信号ＣＯＭＰ２を生成する。
【００６２】
第２比較部２３０は第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２を比較して比較結果を出力する。実施形態において、第２比較部２３０は第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２の差を増幅してその結果を出力する。実施形態において、第２比較部２３０は単一出力差動増幅器（Ｓｉｎｇｌｅ−ｅｎｄｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｍｐｌｉｆｉｅｒ）を含む。
出力バッファ２４０は第２比較部２３０から提供された信号をバッファリングして出力信号ＯＵＴを出力する。実施形態において、出力バッファ２４０は複数のトランジスタで構成される。実施形態において、出力バッファ２４０を構成するトランジスタはＭＯＳトランジスタである。実施形態において、出力バッファ２４０はＰＭＯＳプルアップトランジスタ及びＮＭＯＳプルダウントランジスタペア（ｐａｉｒ）で構成される。
【００６３】
上述された感知増幅器２００は複数の基準信号と感知対象信号とを各々比較する１次比較動作及び１次比較動作の結果に基づいて遂行される２次比較動作を介して選択されたメモリセルに格納されたデータをセンシングすることができる。加えて、感知増幅器２００は出力バッファ２４０を利用してセンシング結果を低い出力インピーダンスに出力することができる。
【００６４】
図１０は図５の感知増幅器２００の一実施形態を図示する回路図である。図１０を参照すれば、感知増幅器２００は複数のＭＯＳトランジスタで構成される。
第１ＰＭＯＳトランジスタＭＰ１のソース端子は電源電圧ＶＤＤと連結され、ドレイン端子は電流ソースＩｌｏｗと連結される。第１ＰＭＯＳトランジスタＭＰ１と電流ソースＩｌｏｗとは第１基準セルＲＣ１に一定な電流Ｉｌｏｗを提供する電流ソースの役割を遂行する。
第１ＰＭＯＳトランジスタＭＰ１とゲート端子を共有する第２及び第３ＰＭＯＳトランジスタＭＰ２、ＭＰ３とは第１ＰＭＯＳトランジスタＭＰ１と共に電流ミラーを構成する。第２及び第３ＰＭＯＳトランジスタＭＰ２、ＭＰ３のドレイン端子は第１ＰＭＯＳトランジスタＭＰ１のドレイン端子に供給される電流Ｉｌｏｗと同一の電流を提供する。
【００６５】
また、第７ＮＭＯＳトランジスタＭＮ７及びそれとゲート端子を共有する第９ＮＭＯＳトランジスタＭＮ９もやはり電流ミラーを構成する。第２ＰＭＯＳトランジスタＭＮ２を介して第７ＮＭＯＳトランジスタＭＮ７のドレイン端子に流れる電流Ｉｌｏｗは第９ＮＭＯＳトランジスタＭＮ９のドレイン端子にコピーされる。
第３ＰＭＯＳトランジスタＭＰ３によって供給される電流Ｉｌｏｗは第１ＮＭＯＳトランジスタＭＮ１を経て第１基準セルＲＣ１に提供される。電流Ｉｌｏｗの大きさ及び第１基準セルＲＣ１の抵抗値に応答して第１基準ノードＲＮ１の電圧Ｖｒｅａｄが決定される。
【００６６】
第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は各々ソースフォロワ（Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒ）を構成する。第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２によって第２基準ノードＲＮ２の電圧は第１基準ノードＲＮ１の電圧Ｖｒｅａｄと同様に制御される。
第１基準ノードＲＮ１の電圧Ｖｒｅａｄ及び第２基準セルＲＣ２の抵抗値に応答して第２基準セルＲＣ２へ流れる電流Ｉｈｉｇｈが決定される。第１基準ノードＲＮ１の電圧Ｖｒｅａｄと第２基準ノードＲＮ２の電圧Ｖｒｅａｄとが同一であるので、第１基準セルＲＣ１へ流れる電流Ｉｌｏｗと第２基準セルＲＣ２へ流れる電流Ｉｈｉｇｈとの比は第１及び第２基準セルＲＣ１、ＲＣ２の抵抗比に応答して決定される。
第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５は電流ミラーを構成する。第２基準セルを介して流れる電流Ｉｈｉｇｈは第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５を介して第５ＰＭＯＳトランジスタのドレイン端子にコピーされる。
【００６７】
一方、第６ＮＭＯＳトランジスタＭＮ６は第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２と同一の入力バイアスＢＩＡＳ１を有するソースフォロワを構成する。第６ＮＭＯＳトランジスタＭＮ６によって選択ノードＳＮの電圧は第１及び第２基準ノードＲＮ１、ＲＮ２の電圧Ｖｒｅａｄと同様に制御される。
選択ノードＳＮの電圧Ｖｒｅａｄ及び選択されたメモリセルＳＣの抵抗値に応答して選択されたメモリセルＳＣへ流れる電流Ｉｓｅｌが決定される。ゲート端子を共有する第９、第１０、及び第１１ＰＭＯＳトランジスタＭＰ９、ＭＰ１０、ＭＰ１１は電流ミラーを構成するので、第１０ＰＭＯＳトランジスタＭＰ１０のドレイン端子を介して流れる電流Ｉｓｅｌと同一の電流が第９及び第１１ＰＭＯＳトランジスタＭＰ９、ＭＰ１１のドレイン端子にコピーされる。
【００６８】
また、ゲート端子を共有する第８及び第１０ＮＭＯＳトランジスタＭＮ８、ＭＮ１０は電流ミラーを構成するので、第１１ＰＭＯＳトランジスタＭＰ１１を介して第１０ＮＭＯＳトランジスタＭＮ１０に提供される電流Ｉｓｅｌは第８ＮＭＯＳトランジスタＭＮ８のドレイン端子にコピーされる。
即ち、ノードＡで、同一の電圧Ｖｒｅａｄに応答して第２基準セルＲＣ２へ流れる電流Ｉｈｉｇｈと選択されたメモリセルＳＣへ流れる電流Ｉｓｅｌとが差分される。なお、ノードＢで、同一の電圧Ｖｒｅａｄに応答して選択されたメモリセルＳＣへ流れる電流Ｉｓｅｌと第１基準セルＲＣ１へ流れる電流Ｉｌｏｗとが差分される。
【００６９】
第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４と第６及び第７ＰＭＯＳトランジスタＭＰ６、ＭＰ７は第２比較部２３０を構成する。第３及び第４ＮＭＯＳトランジスタＭＮ４、ＭＮ３は差動入力部を構成する。第６及び第７ＰＭＯＳトランジスタＭＰ６、ＭＰ７は電流ミラーを構成する。第２比較部２３０はノードＡ及びノードＢと連結されて、各ノードから提供される電流の差を増幅する。
第８ＰＭＯＳトランジスタＭＰ８と第５ＮＭＯＳトランジスタＭＮ５とは出力バッファ２４０を構成する。第８ＰＭＯＳトランジスタＭＰ８と第５ＮＭＯＳトランジスタＭＮ５とはプルアップ及びプルダウントランジスタペアである。出力バッファ２４０は第２比較部２３０の出力ノードＳＡＢから提供される電圧をバッファリングして出力信号ＯＵＴを提供する。
【００７０】
上述された感知増幅器２００は第１及び第２基準セルＲＣ１、ＲＣ２と選択されたメモリセルＳＣとに同一の電圧Ｖｒｅａｄを提供する。感知増幅器２００は電圧Ｖｒｅａｄに応答して第１及び第２基準セルＲＣ１、ＲＣ２へ流れる電流Ｉｌｏｗ、Ｉｈｉｇｈと選択されたメモリセルＳＣへ流れる電流Ｉｓｅｌとを各々差分して第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２を生成することができる。感知増幅器２００は第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２の間の差を増幅して出力信号ＯＵＴを出力する。出力信号ＯＵＴの大きさに基づいて選択されたメモリセルＳＣに格納されたデータが判別される。
【００７１】
また、上述された感知増幅器２００は第１及び第２基準セルＲＣ１、ＲＣ２と選択されたメモリセルＳＣに同一の電圧Ｖｒｅａｄを提供し、その電圧の大きさを制御できるので、選択されたメモリセルＳＣの状態を変化させない程度の安定された（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ）電圧に選択されたメモリセルＳＣをセンシングすることができる。
一方、図１０に提示された感知増幅器２００は本発明の一実施形態に過ぎず、本発明の技術的思想は上述された回路に限定されないことは当業者に十分に理解できる。
【００７２】
図１１は図１０の第２増幅部２３０の変形実施形態を図示する回路図である。図１１を参照すれば、第２増幅部２３０は第１、第２、第３、及び第４トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４を含む。図１１には図示しないが、第２増幅部２３０の差動入力端ＳＡ、ＳＡＢには差動入力部が連結されてもよい。差動入力部は第３及び第４ＮＭＯＳトランジスタＭＮ４、ＭＮ３（図１０参照）で構成される。
第１及び第３トランジスタＰ１、Ｐ３はゲート端子を共有する電流ミラーを構成する。また、第２及び第４トランジスタはゲート端子を共有する電流ミラーを構成する。第１、第２、第３、及び第４トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のミラーリング動作を介して、第２増幅部２３０はノードＳＡ及びノードＳＡＢから提供される電流の差を増幅して端子ＳＡＢに出力する。
上述したように本発明の第２増幅部２３０を含む各構成要素は多様な構成で提供される。
【００７３】
図１２は図５の感知増幅器の一実施形態を図示するブロック図である。図１２を参照すれば、感知増幅器３００は第１比較部３１０、第２比較部３２０、及び出力バッファ３３０を含む。
図１２の感知増幅器３００は電圧モード感知増幅器（Ｖｏｌｔａｇｅ  Ｍｏｄｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）である。感知増幅器３００は複数の基準信号と感知対象信号とを各々比較する１次比較動作及び１次比較動作の結果に基づいて遂行される２次比較動作を介して選択されたメモリセルに格納されたデータをセンシングすることができる。
【００７４】
感知増幅器３００は選択されたメモリセルＳＣ、第１基準セルＲＣ１、及び第２基準セルＲＣ２と連結される。感知増幅器３００は選択されたメモリセルＳＣから感知対象信号ＳＥＬを受信する。また、感知増幅器３００は第１及び第２基準セルＲＣ１、ＲＣ２から第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を受信する。本実施形態で第１及び第２基準信号ＲＥＦ１、ＲＥＦ２は基準電圧の形態で提供される。
【００７５】
第１比較部３１０は感知対象信号ＳＥＬ、第１及び第２基準信号ＲＥＦ１、ＲＥＦ２を比較して第１及び第２比較信号を生成する。第１比較部３１０は生成された第１及び第２比較信号を第２比較部３２０に提供する。
第２比較部３２０は第１比較部３１０から提供された第１及び第２比較信号を再び比較する。出力バッファ３３０は第２比較部３２０の比較結果をバッファリングして出力信号ＯＵＴを生成する。実施形態において、第２比較部３２０及び出力バッファ３３０はトランジスタで構成される。実施形態において、第２比較部２３０及び出力バッファ３３０を構成するトランジスタはＭＯＳトランジスタである。
【００７６】
図６及び図７を参照して説明したように、感知増幅器３００は第１及び第２比較部３１０、３２０を利用する２つの段階の比較動作を介して精密にデータセンシング動作を遂行することができる。
【００７７】
図１３は図１２の感知増幅器３００の一実施形態を図示する回路図である。図１３を参照すれば、感知増幅器３００は複数のＭＯＳトランジスタで構成される。
第１ＰＭＯＳトランジスタＭＰ１のソース端子は電源電圧ＶＤＤと連結され、ドレイン端子は電流ソースＩｒｅａｄと連結される。第１ＰＭＯＳトランジスタＭＰ１と電流ソースＩｌｏｗとは第１基準セルＲＣ１及び第２基準セルＲＣ２に一定な電流Ｉｒｅａｄを提供する電流ソースの役割を遂行する。
【００７８】
第１ＰＭＯＳトランジスタＭＰ１とゲート端子を共有する第２及び第３ＰＭＯＳトランジスタＭＰ２、ＭＰ３とは第１ＰＭＯＳトランジスタＭＰ１と共に電流ミラーを構成する。第２及び第３ＰＭＯＳトランジスタＭＰ２、ＭＰ３のドレイン端子は第１ＰＭＯＳトランジスタＭＰ１のドレイン端子に供給される電流Ｉｒｅａｄと同一の電流を提供する。第２及び第３ＰＭＯＳトランジスタＭＰ２、ＭＰ３から提供される電流と第１及び第２基準セルＲＣ１、ＲＣ２の抵抗値とに応答して第１及び第２基準ノードＲＮ１、ＲＮ２の電圧ＶＬｏｗ、Ｖｈｉｇｈが決定される。
【００７９】
一方、第１ＰＭＯＳトランジスタＭＰ１と同一のドレイン及びゲート電圧を有する第７ＰＭＯＳトランジスタＭＰ７によって、選択されたメモリセルＳＣには第１及び第２基準セルＲＣ１、ＲＣ２に提供されることと同一の電流Ｉｒｅａｄが提供される。
第７ＰＭＯＳトランジスタＭＰ７から提供される電流と選択されたメモリセルＳＣの抵抗値とに応答して選択ノードＳＮの電圧Ｖｓｅｌが決定される。第２、第３及び第７ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＭＰ７から提供される電流の大きさはミラーリング動作によって同様に制御されるので、第１及び第２基準ノードＲＮ１、ＲＮ２と選択ノードＳＮとの電圧差は第１及び第２基準セルＲＣ１、ＲＣ２と選択されたメモリセルＳＣ抵抗との差に基づいて決定される。
【００８０】
第１、第２、第３、及び第４ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４は第１比較部を構成する。第１比較部は第１基準ノードＲＮ１の電圧Ｖｌｏｗと選択ノードＳＮの電圧Ｖｓｅｌとを差分し、第２基準ノードＲＮ２の電圧Ｖｈｉｇｈと選択ノードＳＮの電圧Ｖｓｅｌとを差分してこれに基づいて第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２を生成する。
【００８１】
第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２はドレイン端子が連結された差動ペア（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐａｉｒ）を構成する。第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン端子はテール電流Ｉｂｉａｓと連結される。第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート端子には第１基準ノードＲＮ１の電圧Ｖｌｏｗと選択ノードＳＮの電圧Ｖｓｅｌとが各々提供される。第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２は第１基準ノードＲＮ１の電圧Ｖｌｏｗと選択ノードＳＮの電圧Ｖｓｅｌとの差を第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース端子に流れる電流差に変換する。
【００８２】
第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４もやはりドレイン端子が連結された差動ペア（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐａｉｒ）を構成する。第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子はテール電流Ｉｂｉａｓと連結される。第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子には第２基準ノードＲＮ２の電圧Ｖｈｉｇｈと選択ノードＳＮの電圧Ｖｓｅｌとが各々提供される。第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４は第２基準ノードＲＮ２の電圧Ｖｈｉｇｈと選択ノードＳＮの電圧Ｖｓｅｌとの差を第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子に流れる電流差に変換する。
【００８３】
第１及び第３ＮＭＯＳトランジスタＭＮ１、ＭＮ３のソース端子はノードＳＡに連結されて第２比較部３２０に第２比較信号ＣＯＭＰ２を提供する。第２及び第４ＮＭＯＳトランジスタＭＮ２、ＭＮ４のソース端子はノードＳＡＢに連結されて第２比較部３２０に第１比較信号ＣＯＭＰ１を提供する。
【００８４】
第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５は第２比較部３２０を構成する。第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５はダイオード形態にバイアスされる。第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５のドレイン端子は各々ノードＳＡとノードＳＡＢとに連結される。第２比較部３２０は第１比較部から提供された比較信号ＣＯＭＰ１、ＣＯＭＰ２間の差を増幅して出力する。
【００８５】
第６ＰＭＯＳトランジスタＭＰ６と第５ＮＭＯＳトランジスタＭＮ５とは出力バッファ３３０を構成する。第６ＰＭＯＳトランジスタＭＰ６と第５ＮＭＯＳトランジスタＭＮ５とはプルアップ及びプルダウントランジスタペアである。出力バッファ３３０は第２比較部３２０の出力ノードＳＡＢから提供される電圧をバッファリングして出力信号ＯＵＴを提供する。
【００８６】
上述された感知増幅器３００は第１及び第２基準セルＲＣ１、ＲＣ２と選択されたメモリセルＳＣに同一の電流Ｉｒｅａｄを提供する。感知増幅器３００は電流Ｉｒｅａｄに応答して第１及び第２基準セルＲＣ１、ＲＣ２に生成される電圧Ｖｌｏｗ、Ｖｈｉｇｈと選択されたメモリセルＳＣに生成される電圧Ｖｓｅｌとを各々比較して第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２を生成する。感知増幅器２００は第１及び第２比較信号ＣＯＭＰ１、ＣＯＭＰ２間の差を増幅して出力信号ＯＵＴを出力する。出力信号ＯＵＴの大きさに基づいて選択されたメモリセルＳＣに格納されたデータが判別される。
【００８７】
また、上述された感知増幅器３００は第１及び第２基準セルＲＣ１、ＲＣ２と選択されたメモリセルＳＣに同一の電流Ｉｒｅａｄを提供し、その電流の大きさを制御できるので、選択されたメモリセルＳＣの状態を変化させない程度の安定された（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ）電流に選択されたメモリセルＳＣをセンシングすることができる。
一方、図１３に提示された感知増幅器３００は本発明の一実施形態に過ぎず、本発明の技術的思想は上述された回路に限定されされないことは当業者に十分に理解できる。
【００８８】
図１４は図１２の感知増幅器の他の実施形態を図示する回路図である。図１４の感知増幅器４００に比べて第８及び第９ＰＭＯＳトランジスタＭＰ８、ＭＰ９をさらに含む。
第８及び第９ＰＭＯＳトランジスタＭＰ８、ＭＰ９のゲート端子には同一のバイアス電圧ＢＩＡＳ２が提供される。第８及び第９ＰＭＯＳトランジスタＭＰ８、ＭＰ９のソース端子は電源電圧ＶＤＤと連結され、ドレイン端子は各々ノードＳＡとノードＳＡＢに連結される。
第８及び第９ＰＭＯＳトランジスタＭＰ８、ＭＰ９は第４及び第５ＰＭＯＳトランジスタＭＰ４、ＭＰ５と共に第２比較部４２０を構成する。第８及び第９ＰＭＯＳトランジスタＭＰ８、ＭＰ９は第２比較部４２０の動作をより安定化する。
上述したように本発明の第２増幅部３３０を含む各構成要素は多様な構成に提供される。
【００８９】
図１５は本発明による不揮発性メモリ装置のセンシング方法を図示する順序図である。
Ｓ１１０段階で、第１及び第２基準セルを第１状態及び第１状態と異なる第２状態に設定する。第１状態の基準セルは第１ビット値を格納する。第２状態の基準セルは第２ビット値を格納する。実施形態において、第１ビット値はデータ‘０’である。実施形態において、第２ビット値はデータ‘１’である。
【００９０】
Ｓ１２０段階で、選択されたメモリセルから感知対象信号を受信し、第１及び第２基準セルから第１及び第２基準信号を受信する。実施形態において、感知対象信号及び第１及び第２基準信号は電流の形態で提供される。この場合、感知対象信号及び第１及び第２基準信号は同一の大きさの基準電圧に応答して選択されたメモリセル及び第１及び第２基準セルが提供する電流である。他の実施形態において、感知対象信号及び第１及び第２基準信号は電圧の形態で提供されてもよい。この場合、感知対象信号及び第１及び第２基準信号は同一の大きさの基準電流に応答して選択されたメモリセル及び第１及び第２基準セルが両端に生成する電圧である。
【００９１】
Ｓ１３０段階で、第１基準信号と感知対象信号とを比較して第１比較信号を生成する。実施形態において、第１比較信号は感知対象信号と第１基準信号とを差分して生成される。
Ｓ１４０段階で、第２基準信号と感知対象信号とを比較して第２比較信号を生成する。実施形態において、第２比較信号は２基準信号と感知対象信号とを差分して生成される。
Ｓ１５０段階で、Ｓ１４０段階で生成された第１及び第２比較信号を再び比較して選択されたメモリセルに格納されたデータを判別する。選択されたメモリセルに格納されたデータは選択されたメモリセルの状態に基づいて判別される。実施形態において、不揮発性メモリ装置は第１及び第２比較信号間の差を増幅し、その増幅された値に基づいて選択されたメモリセルの状態を判別する。
【００９２】
上述された不揮発性メモリ装置のセンシング方法によれば、不揮発性メモリ装置は他の状態に書き込まれた複数の基準セルを利用して複数の基準信号を生成することができる。不揮発性メモリ装置は複数の基準信号と選択されたメモリセルから提供された感知対象信号とを各々比較する１次比較動作を遂行することができる。不揮発性メモリ装置は１次比較動作の結果に基づいて２次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングすることができる。不揮発性メモリ装置は少なくとも２つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングするすることができる。
【００９３】
図１６は本発明の実施形態による不揮発性メモリ装置である相変化メモリ装置を携帯用電子システムに適用したブロック図である。相変化メモリ装置１１００は異なる状態に書き込まれた複数の基準セルを利用して複数の基準信号を生成することができる。相変化メモリ装置１１００は複数の基準信号と選択されたメモリセルから提供された感知対象信号とを各々比較する１次比較動作を遂行することができる。相変化メモリ装置１１００は１次比較動作の結果に基づいて２次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングすることができる。相変化メモリ装置１１００は少なくとも２つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングすることができる。
【００９４】
バスラインＬ３を介してマイクロプロセッサ１３００と連結された相変化メモリ装置１１００は携帯用電子システムのメインメモリとして提供される。電源供給部１２００は電源ラインＬ４を介してマイクロプロセッサ１３００、入出力装置１４００、そして相変化メモリ装置１１００に電源を供給する。ここで、マイクロプロセッサ１３００及び入出力装置１４００は相変化メモリ装置１１００を制御するためのメモリコントローラとして提供される。
【００９５】
受信データがラインＬ１を介して入出力装置１４００に提供される場合にマイクロプロセッサ１３００はラインＬ２を介して受信データを受信して処理した後、バスラインＬ３を介して相変化メモリ装置１１００に受信又は処理されたデータを印加する。相変化メモリ装置１１００はバスラインＬ３を介して印加されるデータをメモリセルに格納する。また、メモリセルに格納されたデータはマイクロプロセッサ１３００によって読出し入出力装置１４００を介して外部へ出力される。
【００９６】
電源供給部１２００の電源が電源ラインＬ４に供給されない場合にも相変化メモリ装置１１００のメモリセルに格納されたデータは相変化物質の特性に起因して消滅しない。これは相変化メモリ装置１１００がＤＲＡＭとは異なりに不揮発性メモリであるためである。その他、相変化メモリ装置１１００は他のメモリ装置に比べて動作速度が速くて、電力消費が少ないという長所がある。
【００９７】
図１７は本発明の実施形態による不揮発性メモリ装置をメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）に適用したブロック図である。メモリカードは、例えばＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等である。
【００９８】
図１７を参照すれば、メモリカード２０００は外部とのインターフェイスを遂行するインターフェイス部２１００、バッファメモリを有し、メモリカード２０００の動作を制御するコントローラ２２００、本発明の実施形態による不揮発性メモリ装置２３００を少なくとも１つを含む。コントローラ２２００はプロセッサとして、不揮発性メモリ装置２３００の書込み動作及び読出し動作を制御する。コントローラ２２００はデータバスＤＡＴＡとアドレスバスＡＤＤＲＥＳＳとを介して不揮発性メモリ装置２３００及びインターフェイス部２１００とカップリングされている。
【００９９】
不揮発性メモリ装置２３００はセルアレイのメモリセルと同一の条件で書き込まれた複数の基準セルを含むことができる。不揮発性メモリ装置２３００は互に異なる状態に書き込まれた複数の基準セルを利用して複数の基準信号を生成する。不揮発性メモリ装置２３００は複数の基準信号と選択されたメモリセルから提供された感知対象信号とを各々比較する１次比較動作を遂行することができる。不揮発性メモリ装置２３００は１次比較動作の結果に基づいて２次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングすることができる。不揮発性メモリ装置２３００は少なくとも２つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングすることができる。
【０１００】
図１８は図１７のメモリカードが使用される多様なシステムを説明する例示的な図である。図１８を参照すれば、メモリカード２０００は（ａ）ビデオカメラ、（ｂ）テレビジョン、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピュータ、（ｈ）ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダ（ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカード等に使用することができる。
【０１０１】
本発明による不揮発性メモリ装置は多様な形態のパッケージを利用して実装されてもよい。 例えば、本発明による不揮発性メモリ装置はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装することができる。
【０１０２】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形され得る。例えば、感知増幅部の細部的構成は使用環境や用途にしたがって多様に変化又は変形することができる。本発明で使用された特定な用語は本発明を説明するための目的で使用されたものであり、その意味を限定するか、或いは特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本発明の範囲は上述した実施形態に制限されてはならず、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等な範囲に対しても適用されなければならない。
【符号の説明】
【０１０３】
１０・・・不揮発性メモリ装置
１１・・・メモリセルアレイ
１１ａ・・・基準セル領域
１２・・・アドレスデコーダ
１３・・・カラムデコーダ
１４・・・感知増幅部
１５・・・入出力バッファ
【図１】
2015118727.tif 000009
【図２】
2015118727.tif 000010
【図３】
2015118727.tif 000011
【図４】
2015118727.tif 000012
【図５】
2015118727.tif 000013
【図６】
2015118727.tif 000014
【図７】
2015118727.tif 000015
【図８】
2015118727.tif 000016
【図９】
2015118727.tif 000017
【図１０】
2015118727.tif 000018
【図１１】
2015118727.tif 000019
【図１２】
2015118727.tif 000020
【図１３】
2015118727.tif 000021
【図１４】
2015118727.tif 000022
【図１５】
2015118727.tif 000023
【図１６】
2015118727.tif 000024
【図１７】
2015118727.tif 000025
【図１８】
2015118727.tif 000026