(57)【要約】【課題】トレラント機能を維持しつつ高速動作させることができる。【解決手段】  実施形態のレベルシフト回路は、第１及び第２の電源ラインに接続されて入力信号を取り込む入力回路と、第１の電源ラインと第３の電源ラインとの間に並列接続される第１及び第２の信号経路と、入力信号に基づいて第１及び第２の信号経路の導通をそれぞれ制御する第１及び第２のスイッチ素子と、第１及び第２の信号経路上に、第３の電源ラインに向かって配置される第１及び第２のダイオード及びクロスカップル回路と、第３及び第４の電源ラインに接続されて、第１のダイオードの一端の第１のノードに現れる信号及び第２のダイオードの一端の第２のノードに現れる信号の少なくとも一方に基づく出力信号を出力する出力回路とを具備する。【選択図】図１
2015177347.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１の電源ラインと、
前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、
前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、
前記第１の電圧よりも高く前記第３の電圧よりも低い第４の電圧が供給される第４の電源ラインと、
前記第１及び第２の電源ラインから電圧が供給されて入力信号を取り込む入力回路と、
前記第１の電源ラインと前記第３の電源ラインとの間に並列接続される第１及び第２の信号経路と、
前記入力回路が取り込んだ前記入力信号に基づいて前記第１及び第２の信号経路の導通をそれぞれ制御する第１及び第２のスイッチ素子と、
前記第１及び第２のスイッチ素子よりも前記第３の電源ライン側の前記第１及び第２の信号経路上にそれぞれ設けられる第１及び第２のダイオードと、
前記第１のダイオードよりも前記第３の電源ライン側の前記第１の経路上の第１のノード及び前記第２のダイオードよりも前記第３の電源ライン側の前記第２の経路上の第２のノードのうちの一方をハイレベル、他方をローレベルにするものであって、前記第１及び第２のノードよりも前記第３の電源ライン側の前記第１及び第２の信号経路上に設けられるクロスカップル回路と、
前記第３及び第４の電源ラインから電圧が供給されて、前記第１のノードに現れる信号及び前記第２のノードに現れる信号の少なくとも一方に基づく出力信号を出力する出力回路と
を具備するレベルシフト回路。
【請求項２】
前記第１のダイオードは、エミッタが前記第１のノードに接続されベースが前記第１のスイッチ素子に接続されコレクタが前記第１の電源ラインに接続される第１のバイポーラトランジスタによって構成され、
前記第２のダイオードは、エミッタが前記第２のノードに接続されベースが前記第２のスイッチ素子に接続されコレクタが前記第１の電源ラインに接続される第２のバイポーラトランジスタによって構成される
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のダイオードは、ゲート、ソース及びドレインが前記第１のノードに接続されバックゲートが前記第１のスイッチ素子に接続される第１のＭＯＳトランジスタによって構成され、
前記第２のダイオードは、ゲート、ソース及びドレインが前記第２のノードに接続されバックゲートが前記第２のスイッチ素子に接続される第２のＭＯＳトランジスタによって構成される
請求項１に記載のレベルシフト回路。
【請求項４】
第１の電圧が供給される第１の電源ラインと、
前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、
前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、
前記第１の電圧よりも高く前記第３の電圧よりも低い第４の電圧が供給される第４の電源ラインと、
前記第１及び第２の電源ラインから電圧が供給されて入力信号を取り込む入力回路と、
前記第１の電源ラインと前記第３の電源ラインとの間に接続される信号経路と、
前記入力回路が取り込んだ前記入力信号に基づいて前記信号経路の導通を制御するスイッチ素子と、
前記信号経路上に直列に設けられる第１及び第２の抵抗素子と、
ドレイン・ソース路が前記第１及び第２の抵抗素子と前記スイッチ素子との間の前記信号経路上に設けられゲートに前記第４の電源ラインから電圧が供給されるＭＯＳトランジスタと、
前記第３及び第４の電源ラインから電圧が供給されて、前記第１の抵抗と前記第２の抵抗との間の前記信号経路上のノードに現れる信号に基づく出力信号を出力する出力回路と
を具備するレベルシフト回路。
【請求項５】
第１の電圧が供給される第１の電源ラインと、
前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、
前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、
前記第１の電圧よりも高く前記第３の電圧よりも低い第４の電圧が供給される第４の電源ラインと、
前記第１及び第２の電源ラインから電圧が供給されて入力信号を取り込む入力回路と、
前記第１の電源ラインと前記第３の電源ラインとの間に並列接続される第１及び第２の信号経路と、
前記入力回路が取り込んだ前記入力信号に基づいて前記第１及び第２の信号経路をそれぞれ導通させる第１及び第２のスイッチ素子と、
前記第１の信号経路上に直列に設けられる第１及び第２の抵抗素子と、
前記第２の信号経路上に直列に設けられる第３及び第４の抵抗素子と、
ドレイン・ソース路が前記第１及び第２の抵抗素子と前記第１のスイッチ素子との間の前記第１の信号経路上に設けられゲートに前記第４の電源ラインから電圧が供給される第１のＭＯＳトランジスタと、
ドレイン・ソース路が前記第３及び第４の抵抗素子と前記第２のスイッチ素子との間の前記第２の信号経路上に設けられゲートに前記第４の電源ラインから電圧が供給される第２のＭＯＳトランジスタと、
前記第３及び第４の電源ラインから電圧が供給されて、前記第１の抵抗と前記第２の抵抗との間の前記第１の信号経路上の第１のノードに現れる信号及び前記第３の抵抗と前記第４の抵抗との間の前記第２の信号経路上の第２のノードに現れる信号のうちの少なくとも一方をラッチするラッチ回路と、
前記第３及び第４の電源ラインから電圧が供給されて、前記ラッチ回路がラッチした信号に基づく出力信号を出力する出力回路と
を具備するレベルシフト回路。
【請求項６】
第１の電圧が供給される第１の電源ラインと、
前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、
前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、
前記第１の電圧よりも高く前記第３の電圧よりも低い第４の電圧が供給される第４の電源ラインと、
前記第１及び第２の電源ラインから電圧が供給されて入力信号を取り込む入力回路と、
前記第３の電源ラインと前記第４の電源ラインとの間に並列接続される第１及び第２の信号経路と、
前記第１の信号経路上に直列に設けられる第１及び第２の抵抗素子と、
前記第２の信号経路上に直列に設けられる第３及び第４の抵抗素子と、
前記入力回路が取り込んだ前記入力信号の変化を前記第１の抵抗と前記第２の抵抗との間の前記第１の信号経路上の第１のノードに伝達する第１のコンデンサと、
前記入力回路が取り込んだ前記入力信号の変化を前記第３の抵抗と前記第４の抵抗との間の前記第２の信号経路上の第２のノードに伝達する第２のコンデンサと、
前記第３及び第４の電源ラインから電圧が供給されて、前記第１のノードに現れる信号及び前記第２のノードに現れる信号のうちの少なくとも一方をラッチするラッチ回路と、
前記第３及び第４の電源ラインから電圧が供給されて、前記ラッチ回路がラッチした信号に基づく出力信号を出力する出力回路と
を具備するレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
従来、異なる電源電圧を用いる電気回路への信号伝送に際して、レベルシフト回路が採用されることがある。この種のレベルシフト回路においては、搭載される素子の耐圧を考慮したトレラント機能を有するものがある。トレラント機能は、回路中の各素子に耐圧を超えた電圧が印加されないようにする機能であり、この機能を実現するために、回路にはトレラント構造が採用される。
【０００３】
例えば、特許文献１においては、トレラント構造のためのバリアＭＯＳトランジスタを採用した構成が開示されている。
【０００４】
しかしながら、このようなバリアＭＯＳトランジスタの状態遷移には比較的長時間が必要であり、バリアＭＯＳトランジスタの駆動のために動作が低速となってしまう。このため、比較的高い周波数で高速動作させた場合には、トレラント構造部分における信号伝送の遅延から、レベルシフト回路の出力波形が歪んでしまうことがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１０２９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、トレラント機能を維持しつつ高速動作させることができるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態のレベルシフト回路は、第１の電圧が供給される第１の電源ラインと、前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、前記第１の電圧よりも高く前記第３の電圧よりも低い第４の電圧が供給される第４の電源ラインと、前記第１及び第２の電源ラインから電圧が供給されて入力信号を取り込む入力回路と、前記第１の電源ラインと前記第３の電源ラインとの間に並列接続される第１及び第２の信号経路と、前記入力回路が取り込んだ前記入力信号に基づいて前記第１及び第２の信号経路の導通をそれぞれ制御する第１及び第２のスイッチ素子と、前記第１及び第２のスイッチ素子よりも前記第３の電源ライン側の前記第１及び第２の信号経路上にそれぞれ設けられる第１及び第２のダイオードと、前記第１のダイオードよりも前記第３の電源ライン側の前記第１の経路上の第１のノード及び前記第２のダイオードよりも前記第３の電源ライン側の前記第２の経路上の第２のノードのうちの一方をハイレベル、他方をローレベルにするものであって、前記第１及び第２のノードよりも前記第３の電源ライン側の前記第１及び第２の信号経路上に設けられるクロスカップル回路と、前記第３及び第４の電源ラインから電圧が供給されて、前記第１のノードに現れる信号及び前記第２のノードに現れる信号の少なくとも一方に基づく出力信号を出力する出力回路とを具備する。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係るレベルシフト回路を示す回路図。
【図２】トレラント構造のオフチップドライバの一例を示す回路図。
【図３】図２中のレベルシフト回路として採用可能なレベルシフト回路であって、本実施の形態におけるレベルシフト回路の関連技術を示す回路図。
【図４】本発明の第２の実施の形態を示す回路図。
【図５】本発明の第３の実施の形態を示す回路図。
【図６】本発明の第４の実施の形態を示す回路図。
【図７】本発明の第４の実施の形態を示す回路図。
【図８】図７の各インバータの出力を示すタイミングチャート。
【図９】本発明の第５の実施の形態を示す回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１０】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るレベルシフト回路を示す回路図である。
【００１１】
先ず、図２及び図３を参照して、トレラント構造によって動作遅延が生じる問題について説明する。図２はトレラント構造のオフチップドライバの一例を示す回路図であり、また、図３は図２中のレベルシフト回路として採用可能なレベルシフト回路であって、本実施の形態におけるレベルシフト回路の関連技術を示す回路図である。
【００１２】
半導体集積回路装置には複数のゲート酸化膜厚のトランジスタが採用されている。トランジスタは、ゲート酸化膜厚に応じた耐圧を有している。一般的には、１つの半導体集積回路装置には、決まった種類、例えばゲート酸化膜厚が異なる２種類のトランジスタしか使用することができない。半導体集積回路装置内には、電源電圧が異なる複数種類の回路が構成されており、例えば、耐圧が１．９８Ｖのトランジスタ（以下、中膜トランジスタという）を電源電圧３．３Ｖまで許容する回路に用いる必要がある場合もある。この場合には、中膜トランジスタの各端子間に１．９８Ｖ以上の電圧が印加されないようにする回路設計（トレラント設計）が必要となる。
【００１３】
図２において、入力端子１４には、前段のロジック回路の出力が入力信号ＩＮとして入力される。この入力信号ＩＮは電圧ＶＳＳＯ（例えば０Ｖ）から電圧ＶＤＤＣ（例えば、１．１Ｖ）で変化する信号である。電源ライン１１には電源電圧ＶＤＤＯ（例えば、２．５〜３．３Ｖ）が供給され、電源ライン１２には電源電圧ＶＳＳＯ（例えば０Ｖ）が供給され、電源ライン１３には電源電圧ＶＤＤＣが供給される。
【００１４】
中間電源電圧生成部１９は、電源ライン１１と電源ライン１２との間に直列に接続された抵抗Ｒ１１，Ｒ１２を有している。トランジスタＴ１９，Ｔ２０は容量として作用し、中間電源電圧生成部１９は、抵抗Ｒ１１，Ｒ１２による抵抗分圧によって、ＶＤＤＯの１／２の電源電圧ＨＡＬＦＶＤＤＯ（例えば１．２５〜１．６５Ｖ）を発生する。このＨＡＬＦＶＤＤＯは電源ライン１０に供給される。
【００１５】
図１のオフチップドライバは、入力信号ＩＮをＶＳＳＯ（０Ｖ）からＶＤＤＯ（例えば、２．５〜３．３Ｖ）の振幅の信号に変換して出力するようになっている。この場合において、図１の電源ライン１０と電源ライン１１との間に配置された回路部によって、ＨＡＬＦＶＤＤＯからＶＤＤＯまでのレベルを扱い、電源ライン１０と電源ライン１２との間に配置された回路部によって、ＶＳＳＯからＨＡＬＦＶＤＤＯまでのレベルを扱うことで、トレラント機能を達成するようになっている。
【００１６】
入力信号ＩＮは、レベルシフト回路１５，１６に供給される。レベルシフト回路１６は、入力信号ＩＮに応じてＶＳＳＯ〜ＨＡＬＦＶＤＤＯのレベルの出力を出力する。同様に、レベルシフト回路１５は、入力信号ＩＮに応じてＨＡＬＦＶＤＤＯ〜ＶＤＤＯのレベルの出力を出力する。
【００１７】
レベルシフト回路１６の出力は２段のインバータによって構成されたバッファ回路１８に入力される。バッファ回路１８はレベルシフト回路１６の出力を波形整形して出力回路２０のトランジスタＴ２４のゲートにｎｇａｔｅとして供給する。バッファ回路１８の４つのトランジスタＴ１５〜Ｔ１８の各端子に印加される電圧はＶＳＳＯからＨＡＬＦＶＤＤＯの範囲であり、耐圧が１．９８Ｖの中膜トランジスタによって構成可能である。
【００１８】
レベルシフト回路１５の出力は２段のインバータによって構成されたバッファ回路１７に入力される。バッファ回路１７はレベルシフト回路１５の出力を波形整形して出力回路２０のトランジスタＴ２１のゲートにｐｇａｔｅとして供給する。バッファ回路１７の４つのトランジスタＴ１１〜Ｔ１４の各端子に印加される電圧はＨＡＬＦＶＤＤＯからＶＤＤＯの範囲であり、耐圧が１．９８Ｖの中膜トランジスタによって構成可能である。
【００１９】
出力回路２０はスタック構成であり、ＶＳＳＯからＶＤＤＯまで変化する出力のうちＶＳＳＯ〜ＨＡＬＦＶＤＤＯまでのレベルを扱うトランジスタＴ２３，Ｔ２４と、ＨＡＬＦＶＤＤＯからＶＤＤＯまでのレベルを扱うトランジスタＴ２１，Ｔ２２を有する。トランジスタＴ２２，Ｔ２３のゲートには常にＨＡＬＦＶＤＤＯが印加される。また、トランジスタＴ２１のゲートに供給されるｐｇａｔｅは、ＨＡＬＦＶＤＤＯからＶＤＤＯのレベルであり、トランジスタＴ２４のゲートに供給されるｎｇａｔｅは、ＶＳＳＯからＨＡＬＦＶＤＤＯレベルである。従って、トランジスタＴ２１〜Ｔ２４についても、各端子間にＨＡＬＦＶＤＤＯを超える電圧は印加されず、中膜トランジスタによって構成可能である。
【００２０】
なお、トランジスタＴ２２，Ｔ２３のバックゲートは、フローティング状態である。以後の図面において、バックゲートがフローティング状態であることを図中四角内にｘ印を配置した記号を用いて示す。
【００２１】
ところで、レベルシフト回路１６については、ＶＳＳＯからＨＡＬＦＶＤＤＯのレベルまでしか扱わないので、特には問題はない。一方、レベルシフト回路１５は、レベルがＶＳＳＯ（０Ｖ）〜ＶＤＤＣ（１．１Ｖ）の入力をレベルがＨＡＬＦＶＤＤＯ（１．２５〜１．６５Ｖ）〜ＶＤＤＯ（２．５〜３．３Ｖ）の出力にレベルシフトして出力する。即ち、レベルシフト回路１５は、ＶＳＳＯからＶＤＤＯまでのレベルを扱うので、トレラント設計が必要となる。
【００２２】
図３はこのレベルシフト回路１５として関連技術を用いた例を示している。
【００２３】
図２の入力信号ＩＮは、図３の入力端子３１に入力される。電源ライン３２にはＶＤＤＯが供給され、電源ライン３３にはＶＳＳＯが供給され、電源ライン３４にはＨＡＬＦＶＤＤＯが供給される。また、電源ライン３５にはＶＤＤＣが供給される。
【００２４】
入力信号ＩＮは入力回路３６に入力される。入力回路３６は、電源ライン３５と電源ライン３３との間に接続された、トランジスタＴ３１，Ｔ３２によるインバータと、トランジスタＴ３３，Ｔ３４によるインバータによって構成される。トランジスタＴ３１，Ｔ３２によるインバータは、入力信号ＩＮを反転させてトランジスタＴ３３，Ｔ３４，Ｔ３６のゲートに与え、トランジスタＴ３３，Ｔ３４によるインバータは、入力信号ＩＮの反転信号を更に反転させてトランジスタＴ３５のゲートに与える。
【００２５】
入力回路３６は、電源電圧ＶＤＤＣ，ＶＳＳＯが供給されて、レベルがＶＳＳＯ〜ＶＤＤＣの範囲の信号を扱うので、入力回路３６の各トランジスタＴ３１〜Ｔ３４は中膜トランジスタによって構成可能である。入力回路３６によって取り込んだレベルがＶＳＳＯ〜ＶＤＤＣの範囲の入力信号ＩＮを、トランジスタＴ４３〜Ｔ４６によって構成される出力回路３８によって、レベルがＨＡＬＦＶＤＤＯ〜ＶＤＤＯの範囲の出力信号ＯＵＴに変換する。
【００２６】
出力回路３８は、電源ライン３２と電源ライン３４との間に接続された、トランジスタＴ４３，Ｔ４４によるインバータと、トランジスタＴ４５，Ｔ４６によるインバータによって構成される。トランジスタＴ４３，Ｔ４４によるインバータは、入力信号ＩＮに基づく正転信号が与えられて反転出力ＯＵＴＢを出力端子３９に出力し、トランジスタＴ４５，Ｔ４６によるインバータは、入力信号ＩＮに基づく反転信号が与えられて正転出力ＯＵＴを出力端子４０に出力する。
【００２７】
出力回路３８には電源電圧ＶＤＤＯ，ＨＡＬＦＶＤＤＯが供給されて、レベルがＨＡＬＦＶＤＤＯ〜ＶＤＤＯの範囲の出力を出力する。従って、出力回路３８の各トランジスタＴ４３〜Ｔ４６は中膜トランジスタによって構成可能である。
【００２８】
図３のトランジスタＴ３５〜Ｔ４２は、入力回路３６で取り込んだ入力信号ＩＮを出力回路３８に正転信号又は反転信号として伝達する回路部分である。電源ライン３２と電源ライン３３との間には、トランジスタＴ３７，Ｔ３８によるクロスカップル回路、トランジスタＴ３９〜Ｔ４２によるバリア回路３７及びトランジスタＴ３５，Ｔ３６が接続される。
【００２９】
トランジスタＴ３５，Ｔ３６は、入力信号ＩＮに応じてオン，オフする。入力信号ＩＮがハイレベル（以下、Ｈレベルという）の場合には、トランジスタＴ３５はオン、トランジスタＴ３６はオフとなる。トランジスタＴ３５がオンになると、カップリングトランジスタＴ３８のゲートがローレベル（以下、Ｌレベルという）となって、トランジスタＴ３８はオンとなり、そのドレインはＨレベルとなる。また、トランジスタＴ３７はオフとなり、トランジスタＴ３６はオフであるので、カップリングトランジスタＴ３８のドレインのＨレベル、トランジスタＴ３７のドレインのＬレベルは維持される。トランジスタＴ３８には、入力信号ＩＮと同一極性の正転信号が現れ、この正転信号は出力回路３８のトランジスタＴ４３，Ｔ４４のゲートに供給される。同様に、トランジスタＴ３７のドレインには、入力信号ＩＮの逆極性の反転信号が現れ、この反転信号は出力回路３８のトランジスタＴ４５，Ｔ４６のゲートに与えられる。
【００３０】
バリア回路３７の各トランジスタＴ３９〜Ｔ４２は、ゲートにＨＡＬＦＶＤＤＯが印加される。従って、バリア回路３７のトランジスタＴ３９，Ｔ４０によって、カップリングトランジスタＴ３７，Ｔ３８のドレインにＶＳＳＯが印加されることが防止され、これらのドレインをＨＡＬＦＶＤＤＯ近傍のレベルに制限することができる。また、バリア回路３７のトランジスタＴ４１，Ｔ４２によって、トランジスタＴ３５，Ｔ３６のドレインにＶＤＤＯが印加されることを防止して、これらのドレインをＨＡＬＦＶＤＤＯ近傍のレベルに制限することができる。
【００３１】
従って、バリア回路３７の各トランジスタＴ３９〜Ｔ４２、カップリングトランジスタＴ３７，Ｔ３８及びトランジスタＴ３５，Ｔ３６のいずれも、ＨＡＬＦＶＤＤＯ以上の電圧が印加されることはない。これにより、トランジスタＴ３５〜Ｔ４２のいずれも中膜トランジスタにより構成することができる。
【００３２】
こうして、図３のレベルシフト回路は、トレラント機能を維持しながら、レベルがＶＳＳＯ〜ＶＤＤＣの範囲の入力信号ＩＮをレベルがＨＡＬＦＶＤＤＯ〜ＶＤＤＯの範囲の出力信号ＯＵＴ（ＯＵＴＢ）にレベルシフトして出力することができる。
【００３３】
しかしながら、入力信号ＩＮに応じてカップリングトランジスタＴ３７，Ｔ３８のドレインに現れる正転信号及び反転信号の極性を変化させるためには、バリア回路３７を構成する２段のトランジスタＴ３９〜Ｔ４２を駆動する必要があり、正転信号及び反転信号の状態遷移に比較的長時間を有する。このため、図３の回路は、トランジスタの性能、電源電圧、温度等の条件によっては、出力波形のレベル変化の速度が遅くなって、出力波形が歪んでしまうことがある。
【００３４】
そこで、本実施の形態においては、高速なバリア回路を構成することで、トレラント機能を有すると共に、歪のない出力波形を確実に得ることを可能にしている。本実施の形態は、レベル範囲がＶＳＳＯ（例えば０Ｖ）からＶＤＤＣ（例えば１．１Ｖ）の範囲で変化する入力信号ＩＮを、レベル範囲がＨＡＬＦＶＤＤＯ（例えば１．２５〜１．６５Ｖ）からＶＤＤＯ（例えば２．５〜３．３Ｖ）の範囲で変化する出力信号ＯＵＴにレベルシフトするレベルシフト回路を例に説明する。なお、図１では、特に、ＨＡＬＦＶＤＤＯが１．２５Ｖ、ＶＤＤＯが２．５Ｖの例を示している。
【００３５】
図１のレベルシフト回路４１において、入力回路３６には入力端子３１を介して入力信号ＩＮが入力される。電源ライン３５には電源電圧ＶＤＤＣが供給され、電源ライン３３には電源電圧ＶＳＳＯが供給される。電源ライン３５と電源ライン３３との間には、ＰＭＯＳトランジスタＴ３１のソース・ドレイン路とＮＭＯＳトランジスタＴ３２のドレイン・ソース路が直列接続される。トランジスタＴ３１，Ｔ３２のゲートに入力端子３１からの入力信号ＩＮが与えられる。トランジスタＴ３１，Ｔ３２はインバータとして機能し、入力信号ＩＮを反転させて出力する。
【００３６】
また、電源ライン３５と電源ライン３３との間には、ＰＭＯＳトランジスタＴ３３のソース・ドレイン路とＮＭＯＳトランジスタＴ３４のドレイン・ソース路が直列接続される。トランジスタＴ３３，Ｔ３４のゲートには、前段のトランジスタＴ３１，Ｔ３２によるインバータの出力が与えられる。トランジスタＴ３３，Ｔ３４はインバータとして機能し、入力された信号の反転信号を出力する。
【００３７】
入力回路３６は、これらのトランジスタＴ３１〜Ｔ３４によって構成され、入力信号ＩＮの反転信号をスイッチ素子であるＮＭＯＳトランジスタＴ３６のゲートに与えると共に、入力信号ＩＮの反転信号を更に反転させてスイッチ素子であるＮＭＯＳトランジスタＴ３５のゲートに与える。
【００３８】
出力回路３８には、後述する正転ノード４３に現れる正転信号及び反転ノード４４に現れる反転信号が与えられる。電源ライン３２にはＶＤＤＯが供給され、電源ライン３４にはＨＡＬＦＶＤＤＯが供給される。電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ４３のソース・ドレイン路及びＮＭＯＳトランジスタＴ４４のドレイン・ソース路が直列接続される。トランジスタＴ４３，Ｔ４４のゲートには正転ノード４３からの正転信号が与えられる。トランジスタＴ４３，Ｔ４４はインバータとして機能し、入力された正転信号の反転信号を出力端子３９に反転出力ＯＵＴＢとして出力する。
【００３９】
電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ４５のソース・ドレイン路及びＮＭＯＳトランジスタＴ４６のドレイン・ソース路が直列接続される。トランジスタＴ４５，Ｔ４６のゲートには反転ノード４４からの反転信号が与えられる。トランジスタＴ４５，Ｔ４６はインバータとして機能し、入力された反転信号の反転信号を出力端子４０に正転出力ＯＵＴとして出力する。
【００４０】
電源ライン３２と反転ノード４４との間には、ＰＭＯＳのカップリングトランジスタＴ３７のソース・ドレイン路が接続され、電源ライン３２と正転ノード４３との間には、ＰＭＯＳのカップリングトランジスタＴ３８のソース・ドレイン路が接続される。トランジスタＴ３７のゲートはトランジスタＴ３８のドレイン（正転ノード４３）に接続され、トランジスタＴ３８のゲートはトランジスタＴ３７のドレイン（反転ノード４４）に接続されており、トランジスタＴ３７，Ｔ３８によってクロスカップル回路が構成される。
【００４１】
本実施の形態においては、反転ノード４４は、ＰＮＰ型バイポーラトランジスタＤ１のエミッタに接続され、トランジスタＤ１のベースは、トランジスタＴ３５のドレイン・ソース路を介して電源ライン３３に接続される。また、正転ノード４３は、ＰＮＰ型バイポーラトランジスタＤ２のエミッタに接続され、トランジスタＤ２のベースは、トランジスタＴ３６のドレイン・ソース路を介して電源ライン３３に接続される。即ち、トランジスタＤ１，Ｄ２はＰＮ接合のダイオードとして使用されるので、以後、トランジスタＤ１，Ｄ２をダイオードＤ１，Ｄ２ということもある。なお、トランジスタＤ１，Ｄ２のコレクタは電源ライン３３に接続される。
【００４２】
このように本実施の形態においては、ダイオードＤ１，Ｄ２によるバリア回路４２が採用される。関連技術の回路である図３のバリア回路３７は、必ず２段のＭＯＳトランジスタで構成する必要があったのに対し、本実施の形態におけるバリア回路４２は、１段のダイオードＤ１，Ｄ２によって構成すればよい。
【００４３】
なお、図１ではバイポーラトランジスタによってダイオードを構成した例を示したが、正転ノード４３とトランジスタＴ３６のドレインとの間をダイオード接続し、反転ノード４４とトランジスタＴ３５のドレインとの間をダイオード接続すればよく、他の種類のダイオードを採用してもよい。
【００４４】
なお、各ＰＭＯＳトランジスタＴ３１，Ｔ３３のバックゲートは電源ライン３５に接続され、各ＰＭＯＳトランジスタＴ３７，Ｔ３８，Ｔ４３，Ｔ４５のバックゲートは電源ライン３２に接続され、各ＮＭＯＳトランジスタＴ３２，Ｔ３４〜Ｔ３６のバックゲートは電源ライン３３に接続され、各ＮＭＯＳトランジスタＴ４４，Ｔ４６のバックゲートは電源ライン３４に接続される。なお、バックゲートの接続位置は理想的な場合を示しており、図１の例に限定されない。
【００４５】
次に、このように構成された実施の形態の動作について説明する。
【００４６】
入力端子３１に、ＬレベルがＶＳＳＯでＨレベルがＶＤＤＣの入力信号ＩＮが入力されるものとする。この入力信号ＩＮは入力回路３６のトランジスタＴ３１，Ｔ３２によるインバータによって反転されてトランジスタＴ３６のゲートに供給される。また、入力回路３６のトランジスタＴ３３，Ｔ３４によるインバータは、反転させた信号を更に反転させて正転信号をトランジスタＴ３５のゲートに供給する。
【００４７】
例えば、入力信号ＩＮがＨレベルの場合には、トランジスタＴ３５はオンとなり、トランジスタＴ３６はオフとなる。トランジスタＴ３５がオンになると、トランジスタＴ３５のドレイン電位の変化がダイオードＤ１によって高速に反転ノード４４に伝達されて、反転ノード４４のレベルがＬレベルに遷移し、クロスカップル回路のトランジスタＴ３８はオンとなる。これにより、正転ノード４３のレベルがＨレベルに遷移する。正転ノード４３がＨレベルであるので、トランジスタＴ３７はオフのままであり、反転ノード４４はＬレベルを維持する。
【００４８】
反転ノード４４の反転信号は出力回路３８のトランジスタＴ４５，Ｔ４６のゲートに供給され、トランジスタＴ４５，Ｔ４６によるインバータは、反転信号を反転させて出力端子４０に正転出力ＯＵＴを出力する。一方、正転ノード４３の正転信号は出力回路３８のトランジスタＴ４３，Ｔ４４のゲートに供給され、トランジスタＴ４３，Ｔ４４によるインバータは、正転信号を反転させて出力端子３９に反転出力ＯＵＴＢを出力する。
【００４９】
反転ノード４４がＬレベルの場合には、出力端子４０からＨレベルの正転出力ＯＵＴが出力される。この場合の正転出力ＯＵＴは、トランジスタＴ４５によってＶＤＤＯのレベルとなる。また、正転ノード４３がＨレベルの場合には、出力端子３９からＬレベルの反転出力ＯＵＴＢが出力される。この場合の反転出力ＯＵＴＢは、トランジスタＴ４４によってＨＡＬＦＶＤＤＯのレベルとなる。
【００５０】
逆に、入力信号ＩＮがＬレベルの場合には、トランジスタＴ３５はオフとなり、トランジスタＴ３６はオンとなる。トランジスタＴ３６がオンになると、トランジスタＴ３６のドレイン電位の変化がダイオードＤ２によって高速に正転ノード４３に伝達されて、正転ノード４３のレベルがＬレベルに遷移し、クロスカップル回路のトランジスタＴ３７はオンとなる。これにより、反転ノード４４のレベルがＨレベルに遷移する。反転ノード４４がＨレベルであるので、トランジスタＴ３８はオフのままであり、正転ノード４３はＬレベルを維持する。
【００５１】
正転ノード４３がＬレベルの場合には、出力端子３９からＨレベルの反転出力ＯＵＴＢが出力される。この場合の反転出力ＯＵＴＢは、トランジスタＴ４３によってＶＤＤＯのレベルとなる。反転ノード４４がＨレベルの場合には、出力端子４０からＬレベルの正転出力ＯＵＴが出力される。この場合の正転出力ＯＵＴは、トランジスタＴ４６によってＨＡＬＦＶＤＤＯのレベルとなる。
【００５２】
こうして、入力信号ＩＮのＬレベル又はＨレベルに応じて、ＨＡＬＦＶＤＤＯからＶＤＤＯの範囲で変化するＬレベル又はＨレベルの出力が得られる。
【００５３】
トランジスタＴ３５，Ｔ３６のドレイン電位の変化は、それぞれダイオードＤ１，Ｄ２によって、極めて高速に反転ノード４４又は正転ノード４３に伝達される。従って、入力信号ＩＮの変化は、十分に短時間で正転信号及び反転信号の変化として現れて、出力回路３８に伝達される。これにより、入力信号ＩＮの変化は確実に出力波形の変化として現れ、出力波形が歪むことはない。
【００５４】
（トレラント設計）
入力回路３６を構成するトランジスタＴ３１〜Ｔ３４には、電源ライン３５，３３を介して電圧ＶＳＳＯ又はＶＤＤＣが供給されており、これらのトランジスタＴ３１〜Ｔ３４は、ＶＤＤＣ以上の耐圧があればよい。また、出力回路３８を構成するトランジスタＴ４３〜Ｔ４６には、電源ライン３２，３４を介して電圧ＶＤＤＯ又はＨＡＬＦＶＤＤＯが供給されており、これらのトランジスタＴ４３〜Ｔ４６は、ＨＡＬＦＶＤＤＯ以上の耐圧があればよい。従って、これらのトランジスタＴ３１〜Ｔ３４，Ｔ４３〜Ｔ４６については、耐圧がＨＡＬＦＶＤＤＯ以上のトランジスタ、例えば耐圧が１．９８Ｖの中膜トランジスタを採用すればよい。
【００５５】
一方、トランジスタＴ３５〜Ｔ３８については、電源ライン３２と電源ライン３３との間に接続されており、中膜トランジスタを用いる場合にはトレラント構造にする必要がある。本実施の形態においては、バリア回路４２によってトレラント構造を得ている。
【００５６】
バリア回路４２を構成するダイオードＤ１，Ｄ２は順方向電圧が例えば約０．７〜１Ｖである。従って、ＶＤＤＯが２．５Ｖの場合には、トランジスタＴ３５，Ｔ３６のドレインは、１．５〜１．８Ｖ程度に制限される。また、カップリングトランジスタＴ３７，Ｔ３８のドレインは、０．７〜１Ｖ程度に制限される。従って、トランジスタＴ３５〜Ｔ３８については、バックゲートを含み各端子に印加される電圧は最大で１．５〜１．８Ｖ程度である。従って、トランジスタＴ３５〜Ｔ３８についても中膜トランジスタによって構成可能である。
【００５７】
なお、図１では、正転ノード４３とトランジスタＴ３６のドレインとの間及び反転ノード４４とトランジスタＴ３５のドレインとの間に１段のダイオードＤ１，Ｄ２を接続した例を示したが、正転ノード４３とトランジスタＴ３６のドレインとの間及び反転ノード４４とトランジスタＴ３５のドレインとの間に、それぞれ２段以上のダイオードを接続するように構成することもできる。ダイオードの順方向電圧は１段につき０．７〜１Ｖであるので、２段のダイオードを接続した場合には、例えば１．４〜２Ｖ程度の電圧降下を得ることができる。従って、この場合には、ＶＤＤＯが３．３Ｖ、ＨＡＬＦＶＤＤＯが１．６５Ｖの場合でも、トレラント機能が得られる。ダイオードを２段で構成した場合でも、トランジスタＴ３５，Ｔ３６のドレイン電位の変化を十分高速に反転ノード４４及び正転ノード４３に伝達することが可能である。
【００５８】
例えば、ＶＤＤＯが２．５〜２．７Ｖの場合には、１段のダイオードによってバリア回路を構成し、ＶＤＤＯが３．０〜３．３Ｖの場合には、２段のダイオードによってバリア回路を構成すれば、トレラント機能を得ることができる。
【００５９】
このように本実施の形態においては、速度が十分に高速なダイオードを用いてバリア回路を構成しており、トレラント機能を維持しながら、入力信号の変化を高速に出力回路に伝達することができ、トランジスタの性能、電源電圧、温度等の条件に拘わらず、出力波形が歪むことを防止して、確実なレベルシフトが可能である。
【００６０】
（第２の実施の形態）
図４は本発明の第２の実施の形態を示す回路図である。図４において図１と同一の構成要素には同一符号を付して説明を省略する。
【００６１】
本実施の形態におけるレベルシフト回路５１は、ダイオードＤ１，Ｄ２を採用したバリア回路４２に代えて、トランジスタＤ３，Ｄ４によるダイオードを採用したバリア回路５２を用いる点が第１の実施の形態と異なる。
【００６２】
ＰＭＯＳトランジスタＤ３はソース、ゲート及びドレインが共通接続されて反転ノード４４に接続され、バックゲートがトランジスタＴ３５のドレインに接続される。また、ＰＭＯＳトランジスタＤ４はソース、ゲート及びドレインが共通接続されて正転ノード４３に接続され、バックゲートがトランジスタＴ３６のドレインに接続される。これらのトランジスタＴ３５，Ｔ３６は、ソース及びドレインを構成するＰ拡散層とバックゲートを構成するＮウェルとの間のＰＮ接合を用いたダイオードとして使用される。トランジスタＤ３，Ｄ４はＰＮ接合のダイオードとして使用されるので、以後、トランジスタＤ３，Ｄ４をダイオードＤ３，Ｄ４ということもある。
【００６３】
なお、図４ではＰＭＯＳトランジスタによってダイオードを構成する例を示したが、Ｎ型基板上にＰ型の埋込層を設け、更に、この埋込層上にＮ型のウェルを形成するトリプルウェル構造を採用すれば、ＮＭＯＳトランジスタによってダイオードを構成することも可能である。
【００６４】
このように構成された実施の形態においては、トランジスタＤ３，Ｄ４がダイオードとして機能するので、動作的には第１の実施の形態と同様となる。即ち、バリア回路５２は入力信号ＩＮの変化を高速に正転ノード４３及び反転ノード４４に伝達することができ、出力波形の歪を防止することができる。
【００６５】
また、トランジスタＤ３，Ｄ４の電圧降下によって、トランジスタＴ３５，Ｔ３６及びトランジスタＴ３７，Ｔ３８の各端子に印加される電圧を抑制することができ、トレランス機能が得られる。なお、トランジスタＤ３，Ｄ４は、ソース、ゲート及びドレインが共通接続されており、耐圧を考慮する必要もない。
【００６６】
このように、本実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００６７】
（第３の実施の形態）
図５は本発明の第３の実施の形態を示す回路図である。図５において図１と同一の構成要素には同一符号を付して説明を省略する。
【００６８】
図５のレベルシフト回路６１において、端子６２にはイネーブル信号ＥＮが入力される。電源ライン３５と電源ライン３３との間にはＰＭＯＳトランジスタＴ５１のソース・ドレイン路及びＮＭＯＳトランジスタＴ５２のドレイン・ソース路が直列接続され、トランジスタＴ５１，Ｔ５２のゲートには端子６２からのイネーブル信号ＥＮが印加される。トランジスタＴ５１，Ｔ５２によってインバータ６３が構成され、インバータ６３はイネーブル信号ＥＮを反転させて入力回路６４に出力する。
【００６９】
入力回路６４には入力端子３１を介して入力信号ＩＮが入力される。電源ライン３５と電源ライン３３との間には、ＰＭＯＳトランジスタＴ５３のソース・ドレイン路とＰＭＯＳトランジスタＴ５４のソース・ドレイン路とＮＭＯＳトランジスタＴ５５のドレイン・ソース路が直列接続される。トランジスタＴ５４，Ｔ５５のゲートに入力端子３１からの入力信号ＩＮが与えられる。トランジスタＴ５４，Ｔ５５のドレインと電源ライン３３との間にはＮＭＯＳトランジスタＴ５６のドレイン・ソース路が接続される。トランジスタＴ５３，Ｔ５６のゲートに、インバータ６３からイネーブル信号ＥＮの反転信号が入力される。
【００７０】
入力回路６４はＮＯＲ回路を構成しており、イネーブル信号ＥＮがＨレベルの場合には、入力信号ＩＮを反転させるインバータとして機能し、イネーブル信号ＥＮがＬレベルの場合には、入力信号ＩＮに拘わらずＬレベルの出力を出力する。トランジスタＴ５４，Ｔ５５のドレイン出力が入力回路６４の出力としてＮＭＯＳトランジスタＴ５７のゲートに供給される。
【００７１】
出力回路６６には、後述する正転ノード６７に現れる正転信号が与えられる。電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ５９のソース・ドレイン路及びＮＭＯＳトランジスタＴ６０のドレイン・ソース路が直列接続される。トランジスタＴ５９，Ｔ６０のゲートには正転ノード６７からの正転信号が与えられる。トランジスタＴ５９，Ｔ６０はインバータとして機能し、入力された正転信号の反転信号を出力端子３９に反転出力ＯＵＴＢとして出力する。
【００７２】
電源ライン３２と電源ライン３３との間には、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＴ５８のドレイン・ソース路及びＮＭＯＳトランジスタＴ５７のドレイン・ソース路が直列接続される。トランジスタＴ５８のゲートは電源ライン３４に接続されており、トランジスタＴ５８によってバリア回路６５が構成される。なお、抵抗Ｒ１が形成されるウェルは電源ライン３２に接続され、抵抗Ｒ２が形成されるウェルは電源ライン３３に接続される。
【００７３】
抵抗Ｒ１，Ｒ２の抵抗比を１対１に設定することにより、抵抗Ｒ１，Ｒ２に電流が流れる場合には、抵抗Ｒ１，Ｒ２の接続点である正転ノード６７の電位はＨＡＬＦＶＤＤＯ近傍の値となる。また、抵抗Ｒ１，Ｒ２に電流が流れない場合には、正転ノード６７の電位はＶＤＤＯである。正転ノード６７がＨＡＬＦＶＤＤＯの場合には、トランジスタＴ５９がオンとなって、出力端子３９にはＨレベルである電圧ＶＤＤＯが反転出力ＯＵＴＢとして得られる。また、正転ノード６７がＶＤＤＯの場合には、トランジスタＴ６０がオンとなって、出力端子３９にはＬレベルである電圧ＨＡＬＦＶＤＤＯが反転出力ＯＵＴＢとして得られる。
【００７４】
抵抗Ｒ１，Ｒ２の電流は、トランジスタＴ５７によって制御される。トランジスタＴ５７は、入力信号ＩＮがＬレベルの場合にオンとなって、抵抗Ｒ１，Ｒ２に電流を流す。また、トランジスタＴ５７は、入力信号ＩＮがＨレベルの場合にオフとなって、抵抗Ｒ１，Ｒ２に電流を流さない。
【００７５】
このように本実施の形態においては、入力信号ＩＮに応じて抵抗Ｒ１，Ｒ２に電流を流すか又は流さないかによって、出力回路６６に信号を伝達する。信号の伝達に抵抗Ｒ１，Ｒ２を採用していることから、バリア回路６５はトランジスタＴ５７の耐圧のみを考慮すればよい。関連技術の回路である図３のバリア回路３７は、電源ライン３２側に接続されたトランジスタと電源ライン３３側に接続されたトランジスタとをそれぞれ保護するために必ず２段のＭＯＳトランジスタで構成する必要があったのに対し、本実施の形態におけるバリア回路６５は、１段のトランジスタＴ５８のみによって構成することができる。従って、正転ノードの遷移に際して、バリア回路６５の１段のトランジスタを駆動すればよく、図３の関連技術よりも高速動作が可能である。
【００７６】
なお、各ＰＭＯＳトランジスタＴ５１，Ｔ５３，Ｔ５４のバックゲートは電源ライン３５に接続され、ＰＭＯＳトランジスタＴ５９のバックゲートは電源ライン３２に接続され、各ＮＭＯＳトランジスタＴ５２，Ｔ５５〜Ｔ５７のバックゲートは電源ライン３３に接続され、ＮＭＯＳトランジスタＴ６０のバックゲートは電源ライン３４に接続される。なお、バックゲートの接続位置は理想的な場合を示しており、図５の例に限定されない。
【００７７】
次に、このように構成された実施の形態の動作について説明する。
【００７８】
レベルシフト回路６１の動作を停止させる場合には、イネーブル信号ＥＮはＬレベルである。この場合には、インバータ６３の出力はＨレベルであり、入力回路６４のトランジスタＴ５３はオフ、トランジスタＴ５６はオンとなって、トランジスタＴ５７のゲートには、入力信号ＩＮに拘わらずＬレベルの信号が印加される。そうすると、トランジスタＴ５７はオフとなり、抵抗Ｒ１，Ｒ２には電流が流れず、正転ノード６７は常にＶＤＤＯ（Ｈレベル）となる。トランジスタＴ６０がオンであり、出力端子３９は、入力信号ＩＮに拘わらず、Ｌレベル（ＨＡＬＦＶＤＤＯ）の反転出力ＯＵＴＢとなる。
【００７９】
イネーブル信号ＥＮがＨレベルの場合には、インバータ６３の出力はＬレベルとなり、入力回路６４のトランジスタＴ５３はオン、トランジスタＴ５６はオフとなる。この場合には、入力回路６４は入力信号ＩＮを反転させるインバータとして機能し、入力信号ＩＮの反転信号がトランジスタＴ５７のゲートに供給される。
【００８０】
例えば、入力信号ＩＮがＨレベルの場合には、トランジスタＴ５７はオフとなる。この場合には、抵抗Ｒ１，Ｒ２には電流が流れず、正転ノード６７はＶＤＤＯ（Ｈレベル）となる。正転ノード６７がＶＤＤＯであるので、トランジスタＴ５９はオフ、トランジスタＴ６０がオンとなり、出力端子３９にはＬレベル（ＨＡＬＦＶＤＤＯ）の反転出力ＯＵＴＢが現れる。
【００８１】
逆に、入力信号ＩＮがＬレベルの場合には、トランジスタＴ５７はオンとなる。これにより、トランジスタＴ５８もオンとなり、電源ライン３２から抵抗Ｒ１，Ｒ２、トランジスタＴ５８，Ｔ５７を介して電源ライン３３に電流が流れる。これにより、抵抗Ｒ１，Ｒ２に電圧降下が生じ、正転ノード６７は、ＨＡＬＦＶＤＤＯに遷移する。
【００８２】
本実施の形態においては、正転ノード６７とトランジスタＴ５７のドレインとの間には、抵抗Ｒ２及びトランジスタＴ５８のドレイン・ソース路のみが接続されており、正転ノード６７の遷移は比較的高速に行われる。従って、入力信号ＩＮの変化は、十分に短時間で正転ノード６７に現れて、出力回路６６に伝達される。
【００８３】
正転ノード６７がＨＡＬＦＶＤＤＯになると、トランジスタＴ５９はオン、トランジスタＴ６０がオフとなり、出力端子３９にはＨレベル（ＶＤＤＯ）の反転出力ＯＵＴＢが現れる。こうして、入力信号ＩＮの変化は確実に出力波形の変化として現れ、出力波形が歪むことはない。
【００８４】
（トレラント設計）
インバータ６３及び入力回路６４を構成するトランジスタＴ５１〜Ｔ５６には、電源ライン３５，３３を介して電圧ＶＳＳＯ又はＶＤＤＣが供給されており、これらのトランジスタＴ５１〜Ｔ５６は、ＶＤＤＣ以上の耐圧があればよい。また、出力回路６６を構成するトランジスタＴ５９，Ｔ６０には、電源ライン３２，３４を介して電圧ＶＤＤＯ又はＨＡＬＦＶＤＤＯが供給されており、これらのトランジスタＴ５９，Ｔ６０は、ＨＡＬＦＶＤＤＯ以上の耐圧があればよい。従って、これらのトランジスタＴ５１〜Ｔ５６，Ｔ５９，Ｔ６０については、耐圧がＨＡＬＦＶＤＤＯ以上のトランジスタ、例えば耐圧が１．９８Ｖの中膜トランジスタを採用すればよい。
【００８５】
一方、トランジスタＴ５７，Ｔ５８については、電源ライン３２と電源ライン３３との間に接続されており、中膜トランジスタを用いる場合にはトレラント構造にする必要がある。本実施の形態においては、バリア回路６５によってトレラント構造を得ている。
【００８６】
バリア回路６５を構成するトランジスタＴ５８は、ゲートにＨＡＬＦＶＤＤＯが印加されている。従って、トランジスタＴ５７のドレインには、最大で（ＨＡＬＦＶＤＤＯ＋トランジスタＴ５８の閾値電圧）が印加されることになり、トランジスタＴ５７を中膜トランジスタで構成することが可能である。
【００８７】
このように本実施の形態においては、速度の低下の原因となるバリア回路を１段のＭＯＳトランジスタによって構成することができ、トレラント機能を維持しながら、入力信号の変化を比較的高速に出力回路に伝達することができる。これにより、トランジスタの性能、電源電圧、温度等の条件に拘わらず、出力波形が歪むことを防止して、確実なレベルシフトが可能である。
【００８８】
（第４の実施の形態）
図６及び図７は本発明の第４の実施の形態を示す回路図である。図６及び図７において図５と同一の構成要素には同一符号を付して説明を省略する。
【００８９】
第３の実施の形態においては、入力信号ＩＮがＬレベルの場合には、定常的に抵抗Ｒ１，Ｒ２に電流が流れるので、消費電力が増大する虞がある。そこで、本実施の形態においては、入力信号ＩＮがＨレベルからＬレベル又はＬレベルからＨレベルに変化した直後の比較的短い期間（以下、遷移期間という）にのみ抵抗に電流を流すようにすることで、消費電力を低減させるようにしたものである。
【００９０】
図７は遷移期間に対応したパルス信号を発生するためのタイミング信号を生成する回路を示している。図７は６段のインバータ回路を用いた例を示しているが、同様のタイミング信号を生成する種々の回路を採用することができる。
【００９１】
図７において電源ライン３５と電源ライン３３との間には、ＰＭＯＳトランジスタＴ７１のソース・ドレイン路及びＮＭＯＳトランジスタＴ７２のドレイン・ソース路が直列に接続されており、トランジスタＴ７１，Ｔ７２のゲートには入力端子３１を介して入力信号ＩＮが供給される。トランジスタＴ７１，Ｔ７２は１段目のインバータを構成し、入力信号ＩＮを反転させて反転信号ＩＮＢを出力する。
【００９２】
電源ライン３５と電源ライン３３との間には、２段目のインバータを構成するＰＭＯＳトランジスタＴ７３のソース・ドレイン路及びＮＭＯＳトランジスタＴ７４のドレイン・ソース路が直列に接続されており、トランジスタＴ７３，Ｔ７４のゲートには反転信号ＩＮＢが供給される。トランジスタＴ７３，Ｔ７４による２段目のインバータは、反転信号ＩＮＢを反転させて正転信号ＩＮＤを出力する。
【００９３】
電源ライン３５と電源ライン３３との間には、３段目のインバータを構成するＰＭＯＳトランジスタＴ７５のソース・ドレイン路、抵抗Ｒ３，Ｒ４及びＮＭＯＳトランジスタＴ７６のドレイン・ソース路が直列に接続されており、トランジスタＴ７５，Ｔ７６のゲートには正転信号ＩＮＤが供給される。トランジスタＴ７５，Ｔ７６による３段目のインバータは、正転信号ＩＮＤを反転させて反転信号ＩＮＢ２を出力する。
【００９４】
抵抗Ｒ３，Ｒ４の接続点はＰＭＯＳトランジスタＴ７７のゲート及びＮＭＯＳトランジスタＴ７８のゲートに接続される。トランジスタＴ７７はドレイン及びソースが電源ライン３５に接続され、トランジスタＴ７８はドレイン及びソースが電源ライン３３に接続される。トランジスタＴ７７，Ｔ７８は、いずれも容量として作用し、抵抗Ｒ３，Ｒ４及びトランジスタＴ７７，Ｔ７８によって構成される時定数回路に応じた遅延時間で、正転信号ＩＮＤから反転信号ＩＮＢ２への反転が行われる。即ち、トランジスタＴ７５〜Ｔ７８及び抵抗Ｒ３，Ｒ４によって遅延インバータが構成される。
【００９５】
トランジスタＴ７９〜Ｔ８２及び抵抗Ｒ５，Ｒ６は、トランジスタＴ７５〜Ｔ７８及び抵抗Ｒ３，Ｒ４と同様に構成されて、４段目の遅延インバータを構成する。４段目の遅延インバータは、入力された反転信号ＩＮＢ２を遅延反転させて正転信号ＩＮＤ２を出力する。
【００９６】
電源ライン３５と電源ライン３３との間には、５段目のインバータを構成するＰＭＯＳトランジスタＴ８３のソース・ドレイン路及びＮＭＯＳトランジスタＴ８４のドレイン・ソース路が直列に接続されており、トランジスタＴ８３，Ｔ８４は、ゲートに入力された正転信号ＩＮＤ２を反転させて反転信号ＩＮＢ３を出力する。
【００９７】
また、電源ライン３５と電源ライン３３との間には、６段目のインバータを構成するＰＭＯＳトランジスタＴ８５のソース・ドレイン路及びＮＭＯＳトランジスタＴ８６のドレイン・ソース路が直列に接続されており、トランジスタＴ８５，Ｔ８６は、ゲートに入力された反転信号ＩＮＢ３を反転させて正転信号ＩＮＤ３を出力する。
【００９８】
なお、各ＰＭＯＳトランジスタＴ７１，Ｔ７３，Ｔ７５，Ｔ７７，Ｔ７９，Ｔ８１，Ｔ８３，Ｔ８５のバックゲートは電源ライン３５に接続され、各ＮＭＯＳトランジスタＴ７２，Ｔ７４，Ｔ７６，Ｔ７８，Ｔ８０，Ｔ８２，Ｔ８４，Ｔ８６のバックゲートは電源ライン３５に接続される。なお、バックゲートの接続位置は理想的な場合を示しており、図７の例に限定されない。
【００９９】
図７の各インバータの遅延時間を適宜設定することによって、例えば図８に示すように、入力信号ＩＮの立ち上がりから殆ど遅延することなく立ち上がる正転信号ＩＮＤ及び正転信号ＩＮＤの立ち上がりから所定期間（以下、立ち上がり遷移期間という）後に立ち下がる反転信号ＩＮＢ２を発生させることができる。また、入力信号ＩＮの立ち下がりから殆ど遅延することなく立ち上がる反転信号ＩＮＢ及び反転信号ＩＮＢの立ち上がりから所定期間（以下、立ち下がり遷移期間という）後に立ち下がる正転信号ＩＮＤ３を発生させることができる。
【０１００】
図５の例では、電源ライン３２と電源ライン３３との間に配置されて、入力信号ＩＮを出力回路に伝達する回路部分は、正転ノード６７を経由する１系統の信号経路のみによって構成された。正転ノード６７は入力信号ＩＮに応じたレベルを維持するようになっているが、本実施の形態においては、信号経路に一時的に電流を流すようにするために、入力信号ＩＮの立ち上がりから所定期間（立ち上がり遷移期間）だけ電流を流す信号経路と、入力信号ＩＮの立ち下がりから所定期間（立ち下がり遷移期間）だけ電流を流す信号経路との２経路を設ける。なお、立ち上がり及び立ち下がり遷移期間は、トランジスタＴ９１〜Ｔ９３をオンにする十分な時間となるように、図７のインバータが設定される。
【０１０１】
図６において、一方の信号経路は、電源ライン３２と電源ライン３３との間に直列接続された抵抗Ｒ１ａ，Ｒ１ｂ、ＮＭＯＳトランジスタＴ９５のドレイン・ソース路、ＮＭＯＳトランジスタＴ９１のドレイン・ソース路及びＮＭＯＳトランジスタＴ９２のドレイン・ソース路によって構成される。他方の信号経路は、電源ライン３２と電源ライン３３との間に直列接続された抵抗Ｒ２ａ，Ｒ２ｂ、ＮＭＯＳトランジスタＴ９６のドレイン・ソース路、ＮＭＯＳトランジスタＴ９３のドレイン・ソース路及びＮＭＯＳトランジスタＴ９４のドレイン・ソース路によって構成される。図６のトランジスタＴ９１〜Ｔ９４の各ゲートには、それぞれ図７の第２，３，１，６段目のインバータの出力である正転信号ＩＮＤ、反転信号ＩＮＢ２、反転信号ＩＮＢ又は正転信号ＩＮＤ３が与えられるようになっている。
【０１０２】
トランジスタＴ９５，Ｔ９６はゲートにＨＡＬＦＶＤＤＯが供給されるようになっており、１段のトランジスタＴ９５，Ｔ９６によってバリア回路７２が構成される。
【０１０３】
トランジスタＴ９１，Ｔ９２は、入力信号ＩＮの立ち上がりから所定期間（立ち上がり遷移期間）だけいずれもオンとなり、他の期間はトランジスタＴ９１，Ｔ９２の少なくとも一方はオフである。トランジスタＴ９１，Ｔ９２の両方がオンとなることによって、抵抗Ｒ１ａ，Ｒ１ｂに電流を流すことができ、立ち上がり遷移期間に、抵抗Ｒ１ａ，Ｒ１ｂの接続点である正転ノード７５をＨＡＬＦＶＤＤＯにすることができる。なお、立ち上がり遷移期間以外の期間には、正転ノード７５はＶＤＤＯである。
【０１０４】
同様に、トランジスタＴ９３，Ｔ９４は、入力信号ＩＮの立ち下がりから所定期間（立ち下がり遷移期間）だけいずれもオンとなり、他の期間はトランジスタＴ９３，Ｔ９４の少なくとも一方はオフである。トランジスタＴ９３，Ｔ９４の両方がオンとなることによって、抵抗Ｒ２ａ，Ｒ２ｂに電流を流すことができ、立ち下がり遷移期間に、抵抗Ｒ２ａ，Ｒ２ｂの接続点である反転ノード７６をＨＡＬＦＶＤＤＯにすることができる。なお、立ち下がり遷移期間以外の期間には、反転ノード７６はＶＤＤＯである。
【０１０５】
正転ノード７５及び反転ノード７６は、それぞれＰＭＯＳトランジスタＴ９９，Ｔ９７のゲートに接続される。電源ライン３２と電源ライン３４との間には、トランジスタＴ９７のソース・ドレイン路及びＮＭＯＳトランジスタＴ９８のドレイン・ソース路が直列接続されており、電源ライン３２と電源ライン３４との間には、トランジスタＴ９９のソース・ドレイン路及びＮＭＯＳトランジスタＴ１００のドレイン・ソース路が直列接続されている。トランジスタＴ９８のゲートはトランジスタＴ９９のドレインに接続され、トランジスタＴ１００のゲートはトランジスタＴ９７のドレインに接続されており、トランジスタＴ９７〜Ｔ１００によってラッチ回路７３が構成される。
【０１０６】
立ち上がり遷移期間には、正転ノード７５はＨＡＬＦＶＤＤＯであり、反転ノード７６はＶＤＤＯである。この場合には、トランジスタＴ９７はオフであり、トランジスタＴ９９がオンとなる。トランジスタＴ９９がオンとなることで、トランジスタＴ９９のドレインはＨレベルとなり、トランジスタＴ９８はオンとなって、トランジスタＴ９７のドレインはＬレベルとなる。これにより、トランジスタＴ１００はオフとなって、トランジスタＴ９９のドレインはＨレベルに維持される。
【０１０７】
立ち下がり遷移期間には、正転ノード７５はＶＤＤＯであり、反転ノード７６はＨＡＬＦＶＤＤＯである。この場合には、トランジスタＴ９９はオフであり、トランジスタＴ９７がオンとなる。トランジスタＴ９７がオンとなることで、トランジスタＴ９７のドレインはＨレベルとなり、トランジスタＴ１００はオンとなって、トランジスタＴ９９のドレインはＬレベルとなる。これにより、トランジスタＴ９８はオフとなって、トランジスタＴ９７のドレインはＨレベルに維持される。
【０１０８】
立ち上がり遷移期間及び立ち下がり遷移期間以外の期間には、正転ノード７５及び反転ノード７６のいずれもＶＤＤＯである。この場合には、トランジスタＴ９７，Ｔ９９のいずれもオフである。トランジスタＴ９８，Ｔ１００は一方がオンであれば、他方はオフであり、トランジスタＴ９７，Ｔ９９のドレインは、直前の立ち上がり遷移期間又は立ち下がり遷移期間の電位に維持される。
【０１０９】
電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ１０１のソース・ドレイン路及びＮＭＯＳトランジスタＴ１０２のドレイン・ソース路が直列接続されており、電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ１０３のソース・ドレイン路及びＮＭＯＳトランジスタＴ１０４のドレイン・ソース路が直列接続されている。トランジスタＴ１０１，Ｔ１０２のゲートには、トランジスタＴ９９のドレインが接続され、トランジスタＴ１０３，Ｔ１０４のゲートには、トランジスタＴ９７のドレインが接続される。トランジスタＴ１０１〜１０４によって出力回路７４が構成される。トランジスタＴ１０１，Ｔ１０２のドレインは、反転出力ＯＵＴＢの出力端子３９に接続され、トランジスタＴ１０３，Ｔ１０４のドレインは、正転出力ＯＵＴの出力端子４０に接続される。
【０１１０】
なお、各ＮＭＯＳトランジスタＴ９１〜Ｔ９４のバックゲートは電源ライン３３に接続され、各ＮＭＯＳトランジスタＴ９５，Ｔ９６，Ｔ９８，Ｔ１００，Ｔ１０２，Ｔ１０４のバックゲートは電源ライン３４に接続され、各ＰＭＯＳトランジスタＴ９７，Ｔ９９，Ｔ１０１，Ｔ１０３のバックゲートは電源ライン３２に接続される。なお、バックゲートの接続位置は理想的な場合を示しており、図６の例に限定されない。
【０１１１】
次に、このように構成された実施の形態の動作について説明する。
【０１１２】
入力信号ＩＮは図７の入力端子３１を介してトランジスタＴ７１，Ｔ７２のゲートに供給される。図７の第１乃至第６段のインバータによって入力信号ＩＮは順次反転されて、入力信号ＩＮの立ち上がりから殆ど遅延することなく立ち上がる正転信号ＩＮＤ及び正転信号ＩＮＤの立ち上がりから立ち上がり遷移期間後に立ち下がる反転信号ＩＮＢ２、並びに、入力信号ＩＮの立ち下がりから殆ど遅延することなく立ち上がる反転信号ＩＮＢ及び反転信号ＩＮＢの立ち上がりから立ち下がり遷移期間後に立ち下がる正転信号ＩＮＤ３が得られる。
【０１１３】
これらの正転信号ＩＮＤ、反転信号ＩＮＢ２、反転信号ＩＮＢ及び正転信号ＩＮＤ３は、それぞれ図６のトランジスタＴ９１〜９４のゲートに供給される。入力信号ＩＮがＬレベルからＨレベルに立ち上がると、トランジスタＴ９１，Ｔ９２が立ち上がり遷移期間だけオンとなって、正転ノード７５をＨＡＬＦＶＤＤＯに変化させる。これにより、ラッチ回路７３のトランジスタＴ９９のドレインはＨレベル、トランジスタＴ９７のドレインはＬレベルとなって、出力回路７４のトランジスタＴ１０２，Ｔ１０３がオンとなる。こうして、出力端子３９にはＬレベルの反転出力ＯＵＴＢが出力され、出力端子４０にはＨレベルの正転出力ＯＵＴが出力される。
【０１１４】
なお、立ち上がり遷移期間が終了すると、トランジスタＴ９１，Ｔ９２の少なくとも一方はオフとなって、抵抗Ｒ１ａ，Ｒ１ｂに電流が流れなくなり、電力消費が低減される。また、正転ノード７５がＬレベルに変化しても、ラッチ回路７３によって、トランジスタＴ９９のドレインのＨレベル及びトランジスタＴ９７のドレインのＬレベルは維持され、反転出力ＯＵＴＢ及び正転出力ＯＵＴは変化しない。
【０１１５】
次に、入力信号ＩＮがＨレベルからＬレベルに立ち下がるものとする。そうすると、トランジスタＴ９３，Ｔ９４が立ち下がり遷移期間だけオンとなって、反転ノード７６をＨＡＬＦＶＤＤＯに変化させる。これにより、ラッチ回路７３のトランジスタＴ９７のドレインはＨレベル、トランジスタＴ９９のドレインはＬレベルとなって、出力回路７４のトランジスタＴ１０１，Ｔ１０４がオンとなる。こうして、出力端子３９にはＨレベルの反転出力ＯＵＴＢが出力され、出力端子４０にはＬレベルの正転出力ＯＵＴが出力される。
【０１１６】
なお、立ち下がり遷移期間が終了すると、トランジスタＴ９３，Ｔ９４の少なくとも一方はオフとなって、抵抗Ｒ２ａ，Ｒ２ｂに電流が流れなくなり、電力消費が低減される。また、反転ノード７６がＬレベルに変化しても、ラッチ回路７３によって、トランジスタＴ９７のドレインのＨレベル及びトランジスタＴ９９のドレインのＬレベルは維持され、反転出力ＯＵＴＢ及び正転出力ＯＵＴは変化しない。
【０１１７】
本実施の形態においても、正転ノード７５とトランジスタＴ９１のドレインとの間には、１段のトランジスタＴ９５のドレイン・ソース路のみが接続され、反転ノード７６とトランジスタＴ９３のドレインとの間には、１段のトランジスタＴ９６のドレイン・ソース路のみが接続されており、正転ノード７５及び反転ノード７６の遷移は比較的高速に行われる。従って、入力信号ＩＮの変化は、十分に短時間で正転ノード７５及び反転ノード７６に現れて、出力回路７４に伝達される。こうして、入力信号ＩＮの変化は確実に出力波形の変化として現れ、出力波形が歪むことはない。
【０１１８】
（トレラント設計）
図７の各トランジスタＴ７１〜Ｔ８６には、電源ライン３５，３３を介して電圧ＶＳＳＯ又はＶＤＤＣが供給されており、これらのトランジスタＴ７１〜Ｔ８６は、ＶＤＤＣ以上の耐圧があればよい。また、図６の各トランジスタＴ９７〜Ｔ１０４には、電源ライン３２，３４を介して電圧ＶＤＤＯ又はＨＡＬＦＶＤＤＯが供給されており、これらのトランジスタＴ９７〜Ｔ１０４は、ＨＡＬＦＶＤＤＯ以上の耐圧があればよい。従って、これらのトランジスタＴ７１〜Ｔ８６，Ｔ９７〜Ｔ１０４については、耐圧がＨＡＬＦＶＤＤＯ以上のトランジスタ、例えば耐圧が１．９８Ｖの中膜トランジスタを採用すればよい。
【０１１９】
一方、トランジスタＴ９１〜Ｔ９４については、電源ライン３２と電源ライン３３との間に接続されており、中膜トランジスタを用いる場合にはトレラント構造にする必要がある。本実施の形態においては、バリア回路７２によってトレラント構造を得ている。
【０１２０】
バリア回路７２を構成するトランジスタＴ９５，Ｔ９６は、ゲートにＨＡＬＦＶＤＤＯが印加されている。従って、トランジスタＴ９１，Ｔ９３のドレインには、最大で（ＨＡＬＦＶＤＤＯ＋トランジスタＴ９５，Ｔ９６の閾値電圧）が印加されることになり、トランジスタＴ９１〜Ｔ９４を中膜トランジスタで構成することが可能である。
【０１２１】
このように本実施の形態においても、速度の低下の原因となるバリア回路を１段のＭＯＳトランジスタによって構成することができ、トレラント機能を維持しながら、入力信号の変化を比較的高速に出力回路に伝達することができる。また、本実施の形態においては、入力信号の変化時の比較的短時間のみに、抵抗に電流が流れるようになっており、消費電力を増大することを防止することができる。
【０１２２】
（第５の実施の形態）
図９は本発明の第５の実施の形態を示す回路図である。図９において図１、図６及び図７と同一の構成要素には同一符号を付して説明を省略する。
【０１２３】
ラッチ回路８３は図６のラッチ回路７３と同様の構成である。電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ１１６のソース・ドレイン路及びＮＭＯＳトランジスタＴ１１４のドレイン・ソース路が直列接続されており、トランジスタＴ１１４のゲートには正転ノード８２が接続される。また、電源ライン３２と電源ライン３４との間には、ＰＭＯＳトランジスタＴ１１７のソース・ドレイン路及びＮＭＯＳトランジスタＴ１１５のドレイン・ソース路が直列接続されており、トランジスタＴ１１５のゲートには反転ノード８１が接続される。トランジスタＴ１１４のドレインはトランジスタＴ１１７のゲートに接続され、トランジスタＴ１１５のドレインはトランジスタＴ１１６のゲートに接続される。
【０１２４】
電源ライン３２と電源ライン３４との間には抵抗Ｒ７ａ，Ｒ７ｂが直列接続される。抵抗Ｒ７ａ，Ｒ７ｂ同士の接続点が反転ノード８１となる。また、電源ライン３２と電源ライン３４との間には抵抗Ｒ８ａ，Ｒ８ｂが直列接続される。抵抗Ｒ８ａ，Ｒ８ｂ同士の接続点が正転ノード８２となる。抵抗Ｒ７ａ，Ｒ７ｂの抵抗値を適宜の値に設定することによって、定常状態では反転ノード８１をＶＤＤＯとＨＡＬＦＶＤＤＯとの中間の電位（以下、定常状態の電位という）にすることができる。また、抵抗Ｒ８ａ，Ｒ８ｂの抵抗値を適宜の値に設定することによって、定常状態では正転ノード８２をＶＤＤＯとＨＡＬＦＶＤＤＯとの中間の定常状態の電位にすることができる。
【０１２５】
本実施の形態においては、反転ノード８１はキャパシタＣ１を介して電源ライン３４に接続されると共に、キャパシタＣ３を介してトランジスタＴ３１，Ｔ３２のドレインに接続される。また、正転ノード８２はキャパシタＣ２を介して電源ライン３４に接続されると共に、キャパシタＣ４を介してトランジスタＴ３３，Ｔ３４のドレインに接続される。
【０１２６】
本実施の形態においては、キャパシタＣ１，Ｃ３の容量及び抵抗Ｒ７ａ，Ｒ７ｂの抵抗値を適宜設定することにより、トランジスタＴ３１，Ｔ３２のドレインに現れる信号（入力信号ＩＮの反転信号）がＬレベルからＨレベルに変化した直後に反転ノード８１をＶＤＤＯ近傍の値に引き上げると共に、トランジスタＴ３１，Ｔ３２のドレインに現れる信号（入力信号ＩＮの反転信号）がＨレベルからＬレベルに変化した直後に反転ノード８１をＨＡＬＦＶＤＤＯ近傍の値に引き下げる。なお、キャパシタＣ１，Ｃ３の容量及び抵抗Ｒ７ａ，Ｒ７ｂの抵抗値を適宜設定することにより、トランジスタＴ３１，Ｔ３２のドレインに現れる入力信号ＩＮの反転信号の立ち上がり又は立ち下がりから所定期間が経過すると、反転ノード８１のレベルは定常状態の電位に復帰する。
【０１２７】
同様に、キャパシタＣ２，Ｃ４の容量及び抵抗Ｒ８ａ，Ｒ８ｂの抵抗値を適宜設定することにより、トランジスタＴ３３，Ｔ３４のドレインに現れる正転信号がＬレベルからＨレベルに変化した直後に正転ノード８２をＶＤＤＯ近傍の値に引き上げると共に、トランジスタＴ３３，Ｔ３４のドレインに現れる正転信号がＨレベルからＬレベルに変化した直後に正転ノード８２をＨＡＬＦＶＤＤＯ近傍の値に引き下げる。なお、キャパシタＣ２，Ｃ４の容量及び抵抗Ｒ８ａ，Ｒ８ｂの抵抗値を適宜設定することにより、トランジスタＴ３３，Ｔ３４のドレインに現れる正転信号の立ち上がり又は立ち下がりから所定期間が経過すると、正転ノード８２のレベルは定常状態の電位に復帰する。
【０１２８】
なお、ＮＭＯＳトランジスタＴ１１４，Ｔ１１５のバックゲートは電源ライン３４に接続され、ＰＭＯＳトランジスタＴ１１６，Ｔ１１７のバックゲートは電源ライン３２に接続される。
【０１２９】
次に、このように構成された実施の形態の動作について説明する。
【０１３０】
入力信号ＩＮは入力端子３１を介してトランジスタＴ３１，Ｔ３２のゲートに供給される。いま、入力信号ＩＮがＬレベルからＨレベルに変化するものとする。そうすると、トランジスタＴ３１，Ｔ３２のドレインはＨレベルからＬレベルに変化する。この変化はコンデンサＣ１，Ｃ３によって反転ノード８１に伝達され、反転ノード８１のレベルは定常状態の電位から所定時間だけＬレベルであるＨＡＬＦＶＤＤＯに変化する。また、この場合には、トランジスタＴ３３，Ｔ３４のドレインはＬレベルからＨレベルに変化し、この変化はコンデンサＣ２，Ｃ４によって正転ノード８２に伝達され、正転ノード８２のレベルは定常状態の電位から所定時間だけＨレベルであるＶＤＤＯに変化する。
【０１３１】
正転ノード８２がＨレベルになると、トランジスタＴ１１４がオンとなり、トランジスタＴ１１４のドレインはＬレベルとなる。そうすると、トランジスタＴ１１７がオンとなって、トランジスタＴ１１７のドレインはＨレベルとなる。これにより、出力回路７４のトランジスタＴ１０２，Ｔ１０３がオンとなる。こうして、出力端子３９にはＬレベルの反転出力ＯＵＴＢが出力され、出力端子４０にはＨレベルの正転出力ＯＵＴが出力される。
【０１３２】
なお、入力信号ＩＮの立ち上がりから所定期間が経過すると、反転ノード８１及び正転ノード８２は定常状態の電位に復帰する。ラッチ回路８３のトランジスタＴ１１７のドレインのＨレベル及びトランジスタＴ１１６のドレインのＬレベルは維持され、反転出力ＯＵＴＢ及び正転出力ＯＵＴは変化しない。
【０１３３】
次に、入力信号ＩＮがＨレベルからＬレベルに立ち下がるものとする。そうすると、トランジスタＴ３１，Ｔ３２のドレインはＬレベルからＨレベルに変化する。この変化はコンデンサＣ１，Ｃ３によって反転ノード８１に伝達され、反転ノード８１のレベルは定常状態の電位から所定時間だけＨレベルであるＶＤＤＯに変化する。また、この場合には、トランジスタＴ３３，Ｔ３４のドレインはＨレベルからＬレベルに変化し、この変化はコンデンサＣ２，Ｃ４によって正転ノード８２に伝達され、正転ノード８２のレベルは定常状態の電位から所定時間だけＬレベルであるＨＡＬＦＶＤＤＯに変化する。
【０１３４】
反転ノード８１がＨレベルになると、トランジスタＴ１１５がオンとなり、トランジスタＴ１１５のドレインはＬレベルとなる。そうすると、トランジスタＴ１１６がオンとなって、トランジスタＴ１１６のドレインはＨレベルとなる。これにより、出力回路７４のトランジスタＴ１０１，Ｔ１０４がオンとなる。こうして、出力端子３９にはＨレベルの反転出力ＯＵＴＢが出力され、出力端子４０にはＬレベルの正転出力ＯＵＴが出力される。
【０１３５】
本実施の形態においては、入力信号ＩＮの変化は、コンデンサＣ１，Ｃ３によって瞬時に反転ノード８１に伝達されると共に、コンデンサＣ２，Ｃ４によって瞬時に正転ノード８２に伝達される。従って、入力信号ＩＮの変化は、十分に短時間出力回路７４に伝達される。こうして、入力信号ＩＮの変化は確実に出力波形の変化として現れ、出力波形が歪むことはない。
【０１３６】
また、本実施の形態においては、全てのトランジスタは、電源ライン３２と電源ライン３４との間、又は、電源ライン３５と電源ライン３３との間に接続されており、電源ライン３２と電源ライン３３との間には接続されていない。従って、全てのトランジスタを、例えば耐圧が１．９８Ｖの中膜トランジスタによって構成することが可能である。
【０１３７】
このように、本実施の形態においても上記各実施の形態と同様の効果を得ることができる。
【０１３８】
なお、図１、図４、図６、図９においては、反転出力及び正転出力の両方を出力する例を示しているが、いずれか一方を出力するようにしてもよい。
【０１３９】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１４０】
３１…入力端子、３２〜３４，３５…電源ライン、３６…入力回路、３８…出力回路、４１…レベルシフト回路、４２…バリア回路、４３…正転ノード、４４…反転ノード。
【図１】
2015177347.tif 000003
【図２】
2015177347.tif 000004
【図３】
2015177347.tif 000005
【図４】
2015177347.tif 000006
【図５】
2015177347.tif 000007
【図６】
2015177347.tif 000008
【図７】
2015177347.tif 000009
【図８】
2015177347.tif 000010
【図９】
2015177347.tif 000011