(57)【要約】      （修正有）【課題】エピタキシャル層の内部に発生する短キャロット欠陥を低減するＳｉＣエピタキシャルウエハの製造方法を提供する。【解決手段】ＳｉＣエピタキシャルウエハの製造において、ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程Ｓ４と、前記ＳｉＣ基板に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、前記ＳｉＣ基板を還元性ガス雰囲気中でアニールする工程Ｓ５と、前記ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、前記ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程Ｓ６と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
（ａ）５度未満のオフ角を有しポリタイプが４ＨであるＳｉＣ基板を準備する工程と、
（ｂ）前記ＳｉＣ基板上に、炭化珪素半導体層をエピタキシャル成長する工程と、を備え、
前記工程（ｂ）は、
（ｂ１）前記ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、前記ＳｉＣ基板上に前記炭化珪素半導体層をエピタキシャル成長する工程と、
（ｂ２）前記工程（ｂ１）の後、前記ＳｉＣ基板に対する前記第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、前記ＳｉＣ基板を還元性ガス雰囲気中でアニールする工程と、
（ｂ３）前記工程（ｂ２）の後、前記ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、前記ＳｉＣ基板上に前記炭化珪素半導体層をエピタキシャル成長する工程と、を備える、
ＳｉＣエピタキシャルウエハの製造方法。
【請求項２】
前記工程（ｂ）は、
（ｂ４）前記工程（ｂ３）の後、前記ＳｉＣ基板に対する前記第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、前記ＳｉＣ基板を還元性ガス雰囲気中でアニールする工程をさらに備え、
前記炭化珪素半導体層の膜厚が予め定めた膜厚になるまで前記工程（ｂ３）と（ｂ４）を交互に１回以上繰り返す工程である、
請求項１に記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項３】
前記工程（ｂ２）における停止時間は１２０秒未満である、
請求項１に記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項４】
前記工程（ｂ２）、（ｂ４）における停止時間は１２０秒未満である、
請求項２に記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項５】
前記工程（ｂ１）、（ｂ３）は、それぞれ１０μｍ以下の膜厚の前記炭化珪素半導体層をエピタキシャル成長する工程である、
請求項１から４のいずれかに記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項６】
前記工程（ｂ１）、（ｂ３）は、それぞれ５μｍ以下の膜厚の前記炭化珪素半導体層をエピタキシャル成長する工程である、
請求項５に記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項７】
前記工程（ｂ３）における前記炭化珪素半導体層の成長膜厚は、前記工程（ｂ１）における前記炭化珪素半導体層の成長膜厚以下である、
請求項１から６のいずれかに記載のＳｉＣエピタキシャルウエハの製造方法。
【請求項８】
前記工程（ｂ３）における前記炭化珪素半導体層の成長膜厚は、前記工程（ｂ１）における前記炭化珪素半導体層の成長膜厚以下であり、
前記工程（ｂ３）を繰り返すにつれて、前記工程（ｂ３）における前記炭化珪素半導体層の成長膜厚を小さくする、
請求項２又は４に記載のＳｉＣエピタキシャルウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣパワーデバイス等に用いられるエピタキシャルウエハの製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）は、Ｓｉ（シリコン）に比べてバンドギャップ、絶縁破壊電界強度、飽和ドリフト速度、熱伝導度がいずれも大きいため、近年、電力制御用パワーデバイス材料として注目されている。ＳｉＣパワーデバイスでは、電力損失の大幅な低減や小型化などが可能で、電源電力変換時の省エネルギー化を実現できる。そのため、ＳｉＣパワーデバイスは、電気自動車の高性能化や太陽電池システムの高性能化等、低炭素社会を実現する上でのキーデバイスになると考えられている。
【０００３】
ＳｉＣパワーデバイスを製造するにあたり、予めＣＶＤ法（Chemical Vapor Deposition：化学気相堆積法）等によりＳｉＣバルク基板上に半導体デバイスの活性領域をエピタキシャル成長する必要がある。ここで活性領域とは、結晶中におけるドーピング密度及び膜厚が精密に制御された上で作り込まれている成長方向軸を含む断面領域のことである。バルク基板に加えてエピタキシャル層が必要とされるのは、デバイスの仕様によりドーピング密度と膜厚がほぼ規定され、また、通常その精度としてバルク基板よりも高いものが求められるためである。
【０００４】
本明細書では、（バルク）基板上にエピタキシャル成長を行ったものをエピタキシャルウエハと呼ぶ。デバイスはエピタキシャルウエハに対して様々な加工を施すことにより作製される。そのため、エピタキシャルウエハ面内の一部の領域が、他の領域に比べて絶縁破壊電界が小さかったり、一定の電界を印加した際に流れる電流が他の領域に比べて大きかったりすると、デバイスの電気的特性に悪影響を及ぼす。すなわち、例えば耐電圧特性が劣ったり、相対的に小さな印加電圧によりリーク電流が流れたりする。従って、一枚のウエハから所望の特性を有するデバイスが作製される個数（デバイス歩留まり）は、第一義的にはエピタキシャル層における電気的特性の均一性により規定されるといえる。
【０００５】
エピタキシャル層における電気的特性の均一性を阻害する原因として、エピタキシャル成長により生じる種々の電流リーク欠陥が知られている。電流リーク欠陥に共通する特徴は、結晶における原子配列の周期性が結晶成長方向に沿って局所的に不完全となっていることである。積層欠陥に起因する電流リーク欠陥の一つとして、ＳｉＣエピタキシャル成長により発生するキャロット欠陥が知られている。キャロット欠陥は、エピタキシャル層の表面形状に特徴を示すものである。
【０００６】
キャロット欠陥の発生を抑制する方法として、例えば特許文献１には、エピタキシャル成長プロセス中に、ソースガスに代えてエッチングガスを導入してエピタキシャル成長を中断し、高ドープ欠陥緩衝層を形成する方法が開示されている。高ドープ欠陥緩衝層によりキャロット欠陥を終止させ、その後再びエピタキシャル成長を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００７−５２５４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、高耐圧なＳｉＣデバイスの開発が盛んに行われており、デバイス活性層となるエピタキシャル層の厚膜化が進んでいる。これまで、キャロット欠陥の発生起点はＳｉＣ基板との界面近傍に多かったが、エピタキシャル層の厚膜化に伴い、ＳｉＣ基板との界面から離れたエピタキシャル層の内部に発生起点をもつキャロット欠陥が増加していることが、発明者の研究により明らかになった。
【０００９】
エピタキシャル層の内部に発生起点を持つキャロット欠陥は、ＳｉＣ基板との界面近傍から発生するキャロット欠陥よりその長さが短いため、本明細書では短キャロット欠陥と呼ぶ。短キャロット欠陥は、エピタキシャル層の厚膜化によってその内部応力が大きくなるために発生する。したがって、今後ＳｉＣデバイスの更なる高耐圧化によりエピタキシャル層の厚膜化が進めば、高品質なエピタキシャルウエハを得るために短キャロット欠陥の低減が重要である。
【００１０】
しかし、特許文献１の方法によれば、ＳｉＣ基板との界面から発生するキャロット欠陥の伝搬を阻止するべく、当該界面近傍に高ドープ欠陥緩衝層を形成するため、エピタキシャル層の内部から発生する短キャロット欠陥の低減は困難であった。また、エピタキシャル成長を行った後、エッチングガスを導入しエピタキシャル層を数μｍエッチングする必要があるため、材料ガスの利用効率、エッチングガスのコスト、プロセス時間の観点から生産性に劣るという問題もあった。
【００１１】
本発明は上述の問題に鑑み、短キャロット欠陥を低減するＳｉＣエピタキシャルウエハの製造方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明のＳｉＣエピタキシャルウエハの製造方法は、（ａ）５度未満のオフ角を有しポリタイプが４ＨであるＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板上に、炭化珪素半導体層をエピタキシャル成長する工程と、を備え、工程（ｂ）は、（ｂ１）ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程と、（ｂ２）工程（ｂ１）の後、ＳｉＣ基板に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、ＳｉＣ基板を還元性ガス雰囲気中でアニールする工程と、（ｂ３）工程（ｂ２）の後、ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程と、を備える。
【発明の効果】
【００１３】
本発明のＳｉＣエピタキシャルウエハの製造方法は、（ａ）５度未満のオフ角を有しポリタイプが４ＨであるＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板上に、炭化珪素半導体層をエピタキシャル成長する工程と、を備え、工程（ｂ）は、（ｂ１）ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程と、（ｂ２）工程（ｂ１）の後、ＳｉＣ基板に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、ＳｉＣ基板を還元性ガス雰囲気中でアニールする工程と、（ｂ３）工程（ｂ２）の後、ＳｉＣ基板にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板上に炭化珪素半導体層をエピタキシャル成長する工程と、を備える。工程（ｂ２）のアニールにより、エピタキシャル層中に生じる内部応力が低減するため、短キャロット欠陥を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るＳｉＣエピタキシャルウエハの構造を示す断面図である。
【図２】実施の形態１に係るＳｉＣエピタキシャルウエハの製造工程を示すフローチャートである。
【図３】実施の形態１に係るＳｉＣエピタキシャルウエハの製造工程における反応炉内の温度プロファイルとガスシーケンスを示す図である。
【図４】エピタキシャル層の連続成長膜厚による短キャロット欠陥低減率の変化を示す図である。
【図５】ソースガスの供給停止時間による短キャロット欠陥低減率の変化を示す図である。
【図６】キャロット欠陥のノマルスキー微分干渉光学顕微鏡像を示す図である。
【図７】短キャロット欠陥のノマルスキー微分干渉光学顕微鏡像を示す図である。
【図８】実施の形態２に係るＳｉＣエピタキシャルウエハの構造を示す断面図である。
【発明を実施するための形態】
【００１５】
＜Ａ．前提技術＞
図６は、明視野条件で観察されるキャロット欠陥のノマルスキー微分干渉光学顕微鏡像を示している。４°オフの４Ｈ−ＳｉＣ基板にエピタキシャル層を３０μｍ成長させた場合に、エピタキシャル層中にキャロット欠陥が生じた。エピタキシャル成長はステップフローモードで進行するため、キャロット欠陥は一般に＜１１−２０＞方向に伸張する。キャロット欠陥の発生要因の一つは、ＳｉＣ基板とエピタキシャル層の不純物濃度差に起因する格子歪である。そのため、キャロット欠陥は、格子歪が最大となるＳｉＣ基板との界面近傍を発生起点とする傾向が見られる。
【００１６】
エピタキシャル層最表面からキャロット欠陥の発生起点までの深さ方向の距離をｄ、＜１１−２０＞方向の長さ（キャロット欠陥長）をＬ、基板オフ角をθとすると、以下の式が成り立つ。
【００１７】
【数１】
2015044727.tif 000003
【００１８】
図６の例では、Ｌ＝４２０μｍであり、（１）式よりｄ≒３０μｍとなる。したがって、図６のキャロット欠陥はＳｉＣ基板との界面近傍から発生しており、格子歪に起因するものであることが分かる。
【００１９】
しかし、エピタキシャル層の膜厚を３０μｍ程と厚くすると、膜厚より明らかに小さなｄを持つキャロット欠陥が生じる。図７は、図６と同一試料の別の領域について、明視野条件で観察されるキャロット欠陥のノマルスキー微分干渉光学顕微鏡像を示している。図７のキャロット欠陥長は約２００μｍであり、図７のキャロット欠陥長に比べて明らかに短い。また、（１）式よりｄ＝１６μｍである。すなわち、このキャロット欠陥の発生起点は、ＳｉＣ基板との界面近傍ではなくエピタキシャル層の内部にあることが分かる。
【００２０】
そこで、本明細書では、図７のキャロット欠陥を図６のキャロット欠陥と区別して短キャロット欠陥と称する。より正確には、エピタキシャル層の膜厚をｔ（μｍ）としたとき、ｔ−ｄ≦５（μｍ）が成り立つものを通常のキャロット欠陥、ｔ−ｄ＞５（μｍ）が成り立つものを短キャロット欠陥と定義する。
【００２１】
発明者が調査したところによると、現時点で短キャロット欠陥に関する学術的な報告は行われていない。なぜなら、従来開発されている耐圧が２ｋＶ以下級のデバイス用エピタキシャルウエハでは、短キャロット欠陥が存在しないためである。近年のＳｉＣデバイスの高耐圧化によりエピタキシャル層が厚膜化した上、欠陥観察能力やコスト低減のための高速成長技術が向上した結果、初めて短キャロット欠陥の存在が見出された。成長膜厚が３０μｍのエピタキシャルウエハを作製した場合、キャロット欠陥と短キャロット欠陥の発生比率は、ほぼ１となる。したがって、高品質なエピタキシャルウエハを作製するためには、短キャロット欠陥の低減が重要である。
【００２２】
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図１は、実施の形態１に係るＳｉＣエピタキシャルウエハ１０の構造を示す断面図である。ＳｉＣエピタキシャルウエハ１０は、オフ角が４度、口径が３インチ、ポリタイプが４ＨのＳｉＣ基板１上と、ＳｉＣ基板１上に形成されたエピタキシャル層Ｅとを備えている。エピタキシャル層Ｅは、エピタキシャル成長とアニール処理を交互に繰り返して形成する後述の多段成長法により形成され、複数回のエピタキシャル成長工程によって順に形成された、第１エピタキシャル層Ｅ１、第２エピタキシャル層Ｅ２、第３エピタキシャル層Ｅ３からなる多層構造である。エピタキシャル層Ｅの厚みは、例えば３０μｍとし、各エピタキシャル層Ｅ１〜Ｅ３の厚みは、それぞれ例えば１０μｍとする。なお、エピタキシャル層Ｅは図１に示す３層に限らない。
【００２３】
＜Ｂ−２．製造工程＞
図２は、ＳｉＣエピタキシャルウエハ１０の製造工程を示すフローチャートである。以下、図２に沿って、ＳｉＣエピタキシャルウエハ１０の製造工程を説明する。
【００２４】
まず、ＳｉＣ基板１に対し、機械研磨及び酸性又はアルカリ性を呈する薬液を用いて、化学機械研磨により平坦化処理を行う。さらに、アセトンを用いて超音波洗浄を施し、ＳｉＣ基板１の表面から有機物を除去する。加えて、硫酸過水による洗浄処理、アンモニア過水による洗浄処理、塩酸過水による洗浄処理をＳｉＣ基板１に行う。以上が、エピタキシャル成長の前工程（ステップＳ１）である。
【００２５】
次に、ＳｉＣ基板１をエピタキシャル成長装置に導入する。例えば、ＳｉＣによってコーティングされたグラファイト製の基板ホルダ上にＳｉＣ基板１を乗せ、ＣＶＤ装置における反応炉中に配置する。そして、反応炉内に残存する意図しない分子や原子状の不純物がエピタキシャル層へ混入することを抑制する為、反応炉内を高真空状態にまで真空引きする。
【００２６】
その後、還元性ガスを反応炉内に導入する。還元性ガスとして、例えばソースガスを運ぶ役割のキャリアガスとしても利用できる水素ガスを用いる。還元性ガスが反応炉内に導入され、ＳｉＣ基板１の表面が還元性ガス種に接する状態で、真空度が例えば５〜２５ｋＰａ程度に保たれるように反応炉の圧力を制御する。なお、本実施の形態では上記圧力下での例を詳述するが、一般的に好適な圧力はＣＶＤ装置によって変化し得るものであり、具体的には１ｋＰａから７０ｋＰａの減圧雰囲気とするのが好適である。
【００２７】
次に、高周波誘導電流により基板ホルダ、ＳｉＣ基板１を加熱する。そして、還元性ガス雰囲気中でエピタキシャル成長温度より高い温度、例えば１５５０℃までＳｉＣ基板１を昇温し、一定時間保持する（ステップＳ２）。この還元性ガス中のアニール処理によって、ＳｉＣ基板１に付着しているＳｉＣ塵を、ＳｉＣ基板１にダメージを与えることなく選択的に除去する。その結果、ＳｉＣ塵が要因となるキャロット欠陥の発生が抑制され、また、エピタキシャルウエハの平坦性を高めることができる。
【００２８】
次に、炉内温度をエピタキシャル成長温度（例えば１５００℃以上１６００℃以下）まで下げる（ステップＳ３）。炉内温度は、高周波誘導電流によって制御されるのが一般的である。
【００２９】
炉内温度が安定した後、反応炉内に原料ガスを供給し１回目のエピタキシャル成長を行う（ステップＳ４）。これにより、ＳｉＣ基板１上に第１エピタキシャル層Ｅ１が形成される。ここで、原料ガス（以下、ソースガス）は、炭素原子を含むガスとシリコン原子を含むガスである。
【００３０】
第１エピタキシャル層Ｅ１を一定以上の膜厚だけ成長させたら、ソースガスの供給を短時間停止しアニールを行う（ステップＳ５）。その後、再びソースガスを供給し２回目のエピタキシャル成長を行う（ステップＳ６）。これにより、第１エピタキシャル層Ｅ１上に第２エピタキシャル層Ｅ２が形成される。
【００３１】
次に、エピタキシャル層Ｅが所定の膜厚に達したか否かを判断する（ステップＳ７）。今、第１エピタキシャル層Ｅ１と第２エピタキシャル層Ｅ２をそれぞれ１０μｍとし、エピタキシャル層Ｅを３０μｍまで成長させるものとすると、再び還元ガス雰囲気中でアニール工程（ステップＳ５）を行い、３回目のエピタキシャル成長を行う（ステップＳ６）。これにより、第２エピタキシャル層Ｅ２上に第３エピタキシャル層Ｅ３が形成される。エピタキシャル層Ｅが所定の膜厚になるまでステップＳ５，６を繰り返す。エピタキシャル層Ｅが所定の膜厚に達したら、還元性ガスを供給しつつ反応炉内を降温する（ステップＳ８）。
【００３２】
以上に説明した実施の形態１に係るＳｉＣエピタキシャルウエハの製造工程によれば、エピタキシャル層の成長工程と還元性ガス雰囲気中でのアニール工程を交互に繰り返し行うことにより、所望の膜厚のエピタキシャル層を得る。このようなエピタキシャル層の成長方法を、多段成長法と呼称する。
【００３３】
図３は、ＳｉＣエピタキシャルウエハ１０の製造工程における反応炉内の温度プロファイルとガスシーケンスを示している。なお、図の上部の矢印に付した符号は、図２の各工程のステップ番号と対応している。以下、図３に沿って図２のステップＳ２〜Ｓ８を詳細に説明する。
【００３４】
まず、還元性ガス雰囲気中において反応炉内を温度Ｔｐまで昇温し、一定時間保持する（ステップＳ２）。
【００３５】
その後、成長温度Ｔｇまで炉内温度を下げて（ステップＳ３）から原料ガスの供給を開始し、第１エピタキシャル層Ｅ１（第１層）を成長させる（ステップＳ４）。なお、原料ガスを供給するのに成長温度Ｔｇまで降温するのを待つ必要はなく、温度Ｔｐから成長温度Ｔｇへの降温途中に原料ガスの供給を開始することで、時間短縮を図ってもよい。
【００３６】
原料ガスの好適な流量は反応炉の構造、炉内の圧力、成長速度によって定まるため、一概に既定する事はできない。本実施の形態のＣＶＤ装置では、シリコン原子を含むソースガスとして水素により２０％希釈されたシランを、炭素原子を含むソースガスとしてプロパンを用い、これらの供給をほぼ同時に開始する事によって第１エピタキシャル層の成長を行った。成長温度Ｔｇは、例えば１４５０℃以上１６００℃以下である。なお、必要に応じてＮ型ドーピング用の窒素ガスをソースガスと同時に供給してもよい。その流量は、Ｎ型ドープ濃度が１×１０１５／ｃｍ３以上１×１０１６／ｃｍ３以下となるように制御する。また、ｐ型ドーピング用にＡｌ、Ｂ、Ｂｅを含む有機金属材料を供給しても良い。さらに、成長の高速化を図るためＨＣｌガスを併用しても良い。また、シリコン原子を含むソースガスとしてジクロロシランを用いても良い。
【００３７】
第１エピタキシャル層Ｅ１が一定の厚みに達した段階で、還元性ガスを除くソースガスの供給を停止し、アニールを行う（ステップＳ５）。このときの第１エピタキシャル層Ｅ１の膜厚は１０μｍ以下であることが好ましい。ソースガスの供給を停止している間、第１エピタキシャル層Ｅ１は還元性ガス雰囲気中で高温保持される。この時間は２０秒より長いことが好ましい。なぜなら、２０秒より短時間ではガス流量の制御が困難であり、さらに、アニールの効果が十分に発現しないためである。一方、１２０秒以上の長時間では、還元性ガスの影響によるエピタキシャル層の表面荒れが顕著となり、デバイスへの悪影響が考えられる。また、還元性ガス雰囲気中で長時間アニールを行うと、エピタキシャル成長工程のスループットが低下し作製コストが増加するため、アニール時間は可能な限り短縮されるべきである。以上の理由から、ソースガスの供給を停止する時間は２０秒以上１２０秒未満とすることが望ましい。
【００３８】
なお、アニール処理においてガス種は還元性を有するものでなければならない。これは、エピタキシャル層が極めて高温であるため、炉内に酸素原子が存在すると、輻射エネルギーと高温性によりエピタキシャル層の表面で酸化反応が急激に進行し、理想的なエピタキシャル層が得られなくなるためである。
【００３９】
アニール工程（ステップＳ５）の後、再びソースガス、さらに必要に応じてドーピングガスを供給し、第１エピタキシャル層Ｅ１上に第２エピタキシャル層Ｅ２（第２層）を１０μｍ以下の一定の厚みだけ形成する（ステップＳ６）。このとき、第２エピタキシャル層Ｅ２の不純物濃度は第１エピタキシャル層Ｅ１の不純物濃度と同一であっても良いし、デバイス特性に応じて変化しても良い。また、第２エピタキシャル層Ｅ２の成長速度は必要に応じて第１エピタキシャル層Ｅ１の成長速度から変更しても良い。第２エピタキシャル層Ｅ２を形成してもなお、エピタキシャル層Ｅが所定の膜厚に達していなければ、上述のアニール工程（ステップＳ５）とエピタキシャル層の成長工程（ステップＳ６）を繰り返す。図３では、ステップＳ４とステップＳ５を交互に（Ｎ−１）回繰り返してエピタキシャル層を多段成長させ、第Ｎエピタキシャル層ＥＮ（第Ｎ層）の成長をもって所定の膜厚のエピタキシャル層Ｅを形成している。
【００４０】
＜Ｂ−３．キャロット欠陥の低減率＞
図４，５は、多段成長法により膜厚３０μｍのエピタキシャル層を形成したときの、短キャロット欠陥の減少率を示すグラフである。図４は、短キャロット欠陥の減少率の多段成長回数依存性を示しており、縦軸は短キャロット欠陥の低減率、横軸（下部）は一度に連続成長したエピタキシャル層の膜厚を示している。また、横軸（上部）にはソースガスの供給停止回数を示している。ソースガスの供給停止時間は全て１２０秒である。グラフより、１回あたりの連続成長膜厚が少なくソースガスの供給停止回数が多いほど、すなわちアニール工程の回数が増加するほど、短キャロット欠陥の低減率が高くなる事がわかる。連続成長膜厚が１０μｍまたは１５μｍの場合、短キャロット欠陥低減率は２０％程度であるが、連続成長膜厚を５μｍ以下とすると、短キャロット欠陥低減率を５０％以上とする事ができる。
【００４１】
図５は、短キャロット欠陥の減少率のソースガス供給停止時間依存性を示し、縦軸は短キャロット欠陥の低減率、横軸はソースガスの供給停止時間を示している。エピタキシャル層の１回あたりの連続成長膜厚は５μｍとした。この図から、ソースガスの供給停止時間が２０秒と極めて短時間であっても、短キャロット欠陥の低減率は３０％となる事がわかる。また、ソースガス供給停止時間が３０秒以上の場合、短キャロット欠陥の低減率はさらに増加し、５０％以上となる。また、アニール工程をさらに長時間化し１２０秒としても、短キャロット欠陥の低減率は６０％であり、低減効果は飽和する。以上のことから、短キャロット欠陥の低減に要するアニール工程の所要時間は２０秒以上である事が明らかとなった。
【００４２】
アニール工程において、還元性ガスによるエピタキシャル層へのエッチング量は数十ｎｍ程度と推定される。エッチングとエピタキシャル層の品質は、微視的にも巨視的にも原理的に無関係である。従って、この様な短キャロット欠陥の低密度化は、還元性ガス雰囲気中でのアニールによると考えるのが合理的である。すなわち、還元性ガス雰囲気中でＳｉＣエピタキシャルウエハを高温状態に保持することにより、エピタキシャル層Ｅにおけるシリコン原子及び炭素原子の配列、及び、種々の転位を含む結晶欠陥の構造は、ギブスの自由エネルギーが最も小さくなる様に再構成されるものと考えられる。短キャロット欠陥は、エピタキシャル成長を長時間連続して行う結果、結晶内部に形成される内部応力を低減するために発生するものと考えられる。上述のアニールにより、ＳｉＣ基板１とエピタキシャル層Ｅとから構成される系の内部応力、格子歪が低減する。従って、エピタキシャル層内部に起点を有する短キャロット欠陥が減少するものと考えられる。
【００４３】
本実施例では、エピタキシャル層Ｅの成長膜厚を３０μｍとしたが、多段成長法の効果は、エピタキシャル層の成長膜厚が大きい場合に特に有効であり、例えば膜厚１６μｍ以上であれば良い。
【００４４】
＜Ｂ−４．効果＞
実施の形態１に係るＳｉＣエピタキシャルウエハ１０の製造方法では、（ｂ１）シリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板１上に炭化珪素半導体層をエピタキシャル成長する工程と、（ｂ２）工程（ｂ１）の後、ＳｉＣ基板１に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、ＳｉＣ基板１を還元性ガス雰囲気中でアニールする工程と、（ｂ３）工程（ｂ２）の後、ＳｉＣ基板１にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板１上に炭化珪素半導体層をエピタキシャル成長する工程と、を備える。アニールを挟んでエピタキシャル成長を繰り返す多段成長法を用いることにより、短キャロット欠陥の発生を抑制することができるので、こうして製造されたＳｉＣエピタキシャルウエハ１０は、歩留まりが高くなる。また、工程（ｂ２）でガスの停止時間を２０秒以上とすることにより、ガス流量の制御を容易に調整でき、アニールの効果を十分に発現させて短キャロット欠陥の発生を抑制することができる。
【００４５】
また、実施の形態１に係るＳｉＣエピタキシャルウエハの製造方法は、（ｂ４）工程（ｂ３）の後、ＳｉＣ基板１に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止してＳｉＣ基板１を還元性ガス雰囲気中でアニールする工程を備え、炭化珪素半導体層の膜厚が予め定めた膜厚になるまで工程（ｂ３）と（ｂ４）を交互に１回以上繰り返す。アニールを挟んでエピタキシャル成長を複数回繰り返す多段成長法を用いることにより、短キャロット欠陥の発生を抑制することができる。
【００４６】
また、工程（ｂ２）、（ｂ４）におけるガスの停止時間を１２０秒未満とすれば、還元性ガスの影響によるエピタキシャル層の表面荒れを防ぐことができる。
【００４７】
また、一度にエピタキシャル成長させる炭化珪素半導体層の膜厚を１０μｍ以下とすることにより、良好な短キャロット欠陥の抑制率を得られる。
【００４８】
また、一度にエピタキシャル成長させる炭化珪素半導体層の膜厚を５μｍ以下とすることにより、さらに良好な短キャロット欠陥の抑制率を得られる。
【００４９】
＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
図８は、実施の形態２に係るＳｉＣエピタキシャルウエハ２０の構造を示す断面図である。ＳｉＣエピタキシャルウエハ２０は、オフ角が４度、口径が３インチ、ポリタイプが４ＨのＳｉＣ基板２上と、ＳｉＣ基板２上に形成されたエピタキシャル層Ｅ＊とを備えている。エピタキシャル層Ｅ＊は、エピタキシャル成長とアニール処理を交互に繰り返して形成する多段成長法により形成され、複数回のエピタキシャル成長工程によって順に形成された、第１エピタキシャル層Ｅ＊１、第２エピタキシャル層Ｅ＊２、第３エピタキシャル層Ｅ＊３、第４エピタキシャル層Ｅ＊４、第５エピタキシャル層Ｅ＊５からなる多層構造である。エピタキシャル層Ｅの厚みは、例えば４０μｍとし、各エピタキシャル層Ｅ＊１〜Ｅ＊３の厚みは、例えば１０μｍ、エピタキシャル層Ｅ＊４、Ｅ＊５の厚みはそれぞれ６μｍ、４μｍとする。なお、エピタキシャル層Ｅ＊は図８に示す５層に限らない。
【００５０】
最終成長膜厚が厚い場合、短キャロット欠陥の中でもエピタキシャル成長膜の表面付近に起点を持つ短キャロット欠陥の割合が、比較的高いことがわかった。この原因として、成長が進むにつれて成長膜の応力が蓄積し、ある一定以上の応力がかかると短キャロット欠陥が発生するためと考えられる。これは、多段成長法を適用したエピタキシャルウエハでも見られており、多段成長法のアニール工程においても緩和し切れなかった応力が膜の成長に伴い蓄積され、成長終盤に短キャロット欠陥として出現しているものと考えられる。今後、高耐圧デバイスの開発が進むにつれて、エピタキシャル膜の厚膜化も一層進むものと予想され、短キャロット欠陥の更なる低減が必要となる。これら、エピタキシャル成長膜の表面付近に起点を持つ短キャロット欠陥を更に効率よく低減する製造工程を説明する。
【００５１】
＜Ｃ−２．製造工程＞
ＳｉＣエピタキシャルウエハ２０の製造工程を、図２のフローチャートに沿って実施の形態１と異なる点について説明する。ステップＳ４でエピタキシャル層Ｅ＊１をある一定の膜厚まで成長した後、ソースガスの供給を短時間停止し、アニール処理を行う（ステップＳ５）。その後、再びソースガスの供給を開始しエピタキシャル層Ｅ＊２の成長を行う（ステップＳ６）。このときの成長膜厚は、１つ前のエピタキシャル成長工程における成長膜厚と同じか、それ未満の厚さとなるようにする。すなわち、ここでは、エピタキシャル層Ｅ＊２の膜厚はエピタキシャル層Ｅ＊１の膜厚以下となる。エピタキシャル層Ｅ＊が所定の膜厚に達するまで（ステップＳ７でＹｅｓ）、ステップＳ５，６を繰り返す。つまり、エピタキシャル成長を繰り返すにつれて、アニール工程の間隔が狭くなる。このように、成長工程の終盤になるほどアニール工程回数を増やし、エピタキシャル成長膜の応力を緩和することによって、短キャロット欠陥をより効率よく低減することが可能となる。１回のアニール工程の時間は、エピタキシャル成長工程を繰り返すにつれて長くしても良いし、一定であっても良い。
【００５２】
＜Ｃ−３．効果＞
実施の形態２に係るＳｉＣエピタキシャルウエハ２０の製造方法は、（ｂ１）シリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板１上に炭化珪素半導体層をエピタキシャル成長する工程と、（ｂ２）工程（ｂ１）の後、ＳｉＣ基板１に対する第１，第２ガスの少なくとも一方の供給を２０秒以上停止し、ＳｉＣ基板１を還元性ガス雰囲気中でアニールする工程と、（ｂ３）工程（ｂ２）の後、ＳｉＣ基板１にシリコン原子を含む第１ガス及び炭素原子を含む第２ガスを供給して、ＳｉＣ基板１上に炭化珪素半導体層をエピタキシャル成長する工程と、を備える。そして、工程（ｂ３）における炭化珪素半導体層の成長膜厚は、工程（ｂ１）における炭化珪素半導体層の成長膜厚以下とする。エピタキシャル成長が進むほど、一度に成長させるエピタキシャル成長膜厚を小さくし、アニール処理を行う間隔を短くすることによって、エピタキシャル成長膜の応力が緩和される。したがって、短キャロット欠陥をより効率よく低減することが可能となる。
【００５３】
また、前記工程（ｂ３）を繰り返すにつれて、前記工程（ｂ３）における前記炭化珪素半導体層の成長膜厚を小さくする。エピタキシャル成長が進むほど、一度に成長させるエピタキシャル成長膜厚を小さくし、アニール処理を行う間隔を短くすることによって、エピタキシャル成長膜の応力が緩和される。したがって、短キャロット欠陥をより効率よく低減することが可能となる。
【００５４】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５５】
１  ＳｉＣ基板、１０，２０  ＳｉＣエピタキシャルウエハ、Ｅ，Ｅ＊  エピタキシャル層、Ｅ１，Ｅ１＊  第１エピタキシャル層、Ｅ２，Ｅ２＊  第２エピタキシャル層、Ｅ３，Ｅ３＊  第３エピタキシャル層、Ｅ４＊  第４エピタキシャル層、Ｅ５＊  第５エピタキシャル層、ＥＮ  第Ｎエピタキシャル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図６】
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【図７】
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