(57)【要約】【課題】  発振起動回路が切れた時に振幅が小さくなっても、発振回路の出力が停止しない発振検出回路及び発振回路を提供する。【解決手段】  発振検出回路は、発振回路１１で生成される発振信号がＤＣカット容量６を介して入力端子７に供給されると共に、前記発振信号の振幅が所定幅に達しているときに検出信号５を出力する振幅検出部１と、前記検出信号に応じて充電または放電が行なわれる容量保持部２と、容量保持部２で保持する電位が所定レベルに達する変化をしたことを検出する容量電位検出部３と、振幅検出部１の入力端子７をＤＣバイアスすると共に、容量電位検出部３での前記検出があるときには前記ＤＣバイアスの大きさを変更することにより前記所定幅を小さくするバイアス変更回路４とを有する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
発振回路で生成される発振信号がＤＣカット容量を介して入力端子に供給されるとともに、前記発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部と、前記検出信号に応じて充電または放電が行なわれる容量保持部と、前記容量保持部で保持する電位が所定レベルに達する変化をしたこと検出する容量電位検出部と、前記振幅検出部の前記入力端子をＤＣバイアスするとともに、前記容量電位検出部での前記検出があるときには前記ＤＣバイアスの大きさを変更することにより前記所定幅を小さくするバイアス変更回路とを備えたことを特徴とする発振検出回路。
【請求項２】
前記バイアス変更回路は、前記容量電位検出部での前記検出が無いときには前記入力端子に第１のＤＣバイアス電圧を設定し、前記容量電位検出部での前記検出があるときには前記入力端子に前記第１のＤＣバイアス電圧とは異なる第２のＤＣバイアス電圧を設定することを特徴とする請求項１に記載の発振検出回路。
【請求項３】
前記発振回路は外部から与えられる制御電圧によって容量値の変更が可能な可変容量素子を有することで前記発振信号の周波数が制御される電圧制御型発振回路であり、前記発振回路における発振起動性を高める発振起動回路を備え、前記発振起動回路は、前記容量電位検出部で前記検出が無いときには動作するとともに、前記容量電位検出部で前記検出があるときには非動作となり、前記検出によって前記発振起動回路が非動作となった後でも、前記所定幅が小さく変更されることで前記検出の状態が継続されることを特徴とする請求項２に記載の発振検出回路を有する発振回路。
【請求項４】
前記第１のＤＣバイアス電圧および前記第２のＤＣバイアス電圧は、前記入力端子における２つの電源間の抵抗分割比の設定により生成された電圧であり、前記抵抗分割比を前記検出あったときに変更することで、前記第１のＤＣバイアス電圧を前記第２のＤＣバイアス電圧に変更することを特徴とする請求項２に記載の発振検出回路。
【請求項５】
前記バイアス変更回路は、前記入力端子に接続された第１の接続点を挟んで直列に接続された第１のＰＭＯＳトランジスタおよび抵抗素子からなり、前記振幅検出部は、前記容量保持部の一端に接続された第２の接続点を挟んで直列に接続された第２のＰＭＯＳトランジスタおよび抵抗素子からなり、前記第１の接続点を、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲートに共通接続することにより、前記第１のＰＭＯＳトランジスタの電流を前記第２のＰＭＯＳトランジスタにミラーする構成を有し、前記バイアス変更回路は、前記検出が無いときには、前記第１のＰＭＯＳトランジスタに流れる電流を第１のバイアス電流に設定し、前記容量電位検出部での前記検出があるときには前記第１のＰＭＯＳトランジスタに流れる電流を前記第１のバイアス電流よりも大きい第２のバイアス電流に設定することを特徴とする請求項１に記載の発振検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振起動回路のブート動作が停止したことによる発振振幅の縮小時にも、出力回路での発振信号の出力が停止しないよう発振検出状態を維持する発振検出回路及び発振検出回路を有する発振回路に関するものである。
【背景技術】
【０００２】
従来、電圧制御型発振器は、発振起動特性を良くする為にブート回路（発振起動回路）を有すると共に、発振回路における発振出力の振幅が所望以上になったことを検出する発振検出回路を有している（特許文献１、２参照）。
ブート回路によるブート動作は、発振起動時に、発振回路の負荷容量（ＣＤ、ＣＧ）を構成する可変容量素子の一端（制御電圧印加端子）にその容量値を最小とする電圧を印加する動作であり、これにより発振回路の発振起動性を高める役割を有する。発振検出回路は、発振起動開始から発振出力の振幅が、発振検出レベルより大きくなったことを検出して、それまで停止させていた出力回路の動作を開始させる。また、発振検出回路による検出は、発振部のブート回路のブート動作を停止させる役割を有する。
電圧制御型発振器では発振起動特性を良くするためにブート回路を内蔵させているが、ブート動作が切れた時に発振振幅が小さくなってしまうことがある。発振回路ＩＣおよび水晶振動子からなる発振器は、通常、発振検出によってブート動作が切れた後でも、一時的な振幅減少を経て時間の経過とともに発振振幅が大きくなり、最終的には発振検出レベルより大きい振幅が維持されるよう設計されている。
【０００３】
図１１は、従来の発振回路において、発振起動回路（ブート回路）を備えた発振回路の発振開始時の動作（図１１（ｂ））と発振起動回路のない発振回路の発振開始時の動作（図１１（ａ））を説明している。発振振幅として示した線は、発振信号の振幅ピークの推移を示している。従来のブート回路の無い発振回路は、発振を開始すると、発振振幅は、徐々に大きくなり、発振振幅が小さくならない。したがって、一旦振幅検出回路が発振検出レベルを検出すると、発振振幅が小さくなって、出力停止になるということは起きない。しかし、ブート回路内臓の発振回路は、発振開始動作は、ブート回路を用いるが、一定時間後にブート回路をＯＦＦにする。ブート回路をＯＦＦにしたときに、発振振幅が小さくなることがある。このように発振振幅が小さくなったときに、図１１（ｂ）に示すように、発振検出レベルより小さくなる可能性があって、出力回路による発振信号の出力がＯＦＦになってしまうことがある。
発振器の組み立て時に使用される水晶振動子が、その製造ばらつきに起因して、等価直列抵抗（Ｒ１）や等価並列容量（Ｃ0）が設計値から外れて大きくなっていた場合には、ブート動作が一旦切れたあと、再びブート回路が動き出さない限り、振幅が再び発振検出レベルより大きい状態になることは無い。図１２は、水晶振動子の等価回路を示している。
【０００４】
図１３は、従来の発振回路ＩＣ及び水晶振動子からなる電圧制御型発振器に用いられる発振検出回路（特許文献２参照）である。
発振回路１０１は、発振部１０２及び発振起動回路１０３から構成されている。発振回路１０１で生成される発振信号は、ＤＣカット容量１６０を介して発振検出回路１００に供給される。発振検出回路１００は、前記発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部１１０と、前記検出信号に応じて充電または放電が行なわれる容量保持部１２０と、容量保持部１２０で保持する電位が所定レベルに達する変化をしたこと検出する容量電位検出部１３０と、振幅検出部１１０を構成するＮＰＮバイポーラトランジスタＢ１のベースを所望の電位にバイアスするための電源電圧Ｖｄｄ−接地ＧＮＤ間に直列に接続された抵抗Ｒ４及びＲ５とを備えている。
【０００５】
ＮＰＮバイポーラトランジスタＢ１のベースにバイアスされる所望の電位は抵抗Ｒ４及びＲ５の分圧比により決まる。
振幅検出部１１０は、一端が電源電圧Ｖｄｄに接続された抵抗Ｒ２とコレクタが抵抗Ｒ２の他端に接続され、エミッタが接地（ＧＮＤ）されたＮＰＮバイポーラトランジスタＢ１から構成され、発振回路１０１で生成された発振信号の振幅が所定幅に達しているときに検出信号を出力する。発振回路１０１から出力された発振信号は、ＤＣカット容量１６０を介して発振検出回路１００の入力端子に入力されて発振検出回路１００内部に供給される。発振回路１０１の出力端子（図示しない）は、発振検出回路１００の入力端子に接続され、入力端子は、ＮＰＮバイポーラトランジスタＢ１のベースに接続されている。発振回路１０１の出力端子と発振検出回路１００の入力端子は、ＤＣカット容量（Ｃ３）１６０を介して接続され、この入力端子は、ＮＰＮバイポーラトランジスタＢ１のベースに接続され、入力端子／ベース間には抵抗Ｒ４及びＲ５の接続点が接続されている。
【０００６】
容量保持部１２０は、一端が電源電圧Ｖｄｄに接続され、他端が、抵抗Ｒ２とＮＰＮバイポーラトランジスタＢ１のコレクタとの間に設けられた振幅検出部１１０の出力端及び容量電位検出部１３０の入力端の間に接続された容量Ｃ２により構成される。
容量電位検出部１３０は、ＣＭＯＳインバータから構成され、ＰＭＯＳトランジスタＰ１のソースは、電源電圧Ｖｄｄに接続され、ドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続され、ゲートは、ＮＭＯＳトランジスタＮ１のゲートに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地（ＧＮＤ）されている。そして、トランジスタＰ１、Ｎ１のドレインに接続された容量電位検出部１３０の出力は、発振起動回路１０３に接続される。
【０００７】
特許文献１には電圧可変容量素子への印加電圧を制御することによって発振起動がし易く、回路面積を増大させずに安定的に動作する電圧制御型発振器が開示されている。この発振器は、発振インバータと、水晶振動子と、１対の容量と、出力端子と、制御電圧印加端子と、１対の電圧可変容量素子と、１対のバイアス抵抗とを有する。電圧印加端子と容量／電圧可変容量素子間との間のバイアス抵抗の中間点にブート信号発生回路を構成するＰＭＯＳトランジスタを接続する。このトランジスタをオンオフ制御して制御電圧（ＶＣ）を印加しその容量値を小さくする。インバータの出力端とトランジスタのゲート間の発振検出回路によってトランジスタを制御できる。
特許文献２には、発振出力の振幅が所望以上の大きさになったことを検出するための発振検出回路において、更なる低電力の要求に答える為にバイポーラトランジスタを用いることを可能とし、リーク電流による誤動作の発生を無くした発振検出回路が開示されている。この発振検出回路は、一端が発振回路の発振信号端に接続された第１の容量素子と、複数のバイポーラトランジスタによって構成され、基準電圧源に接続された第１の入力端子と上記第1の容量素子の他端に接続された第２の入力端子とを有し、両端子間の電位の比較結果に基づく電圧を出力する差動回路と、上記差動回路の出力端に接続され上記出力端の電位に応じて充電または放電を行う第２の容量素子と、上記第２の容量素子の電位に基づいて、上記発振信号端の所望の発振状態を検出する検出回路を備えている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１５００３３号公報
【特許文献２】特開２０１０−２８４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１４は、図１３に記載された発振検出回路１００及び発振回路１０１の内部の電圧の変化を説明している。図１４（ａ）は、発振回路１０１から出力し、発振信号がＤＣカット容量１６０に入力する前の節点ａの電圧の状態を示している。図１４（ｂ）は、発振信号が発振検出回路１００に入力して抵抗Ｒ４及びＲ５を通過した後でありＮＰＮバイポーラトランジスタＢ１のベースに入力する前の節点ｂの電圧の状態を示している。図１４（ｃ）は、容量保持部１２０における節点ｃの電圧の状態を示している。図１４（ｄ）は、容量電位検出部１３０の節点ｃの出力電圧の状態を示している。
【００１０】
従来例として記載した図１３の発振回路は、発振回路ＩＣの仕様より大きめの等価直列抵抗（Ｒ１）を持つ水晶振動子を用いて発振器を構成した場合の各信号を示している。大きめのＲ１の水晶振動子を用いた場合、図１４のように、発振検出回路による検出によってブート回路のブート動作が停止した後、再び発振検出レベルより、小さい振幅になってしまうことがあり、その時に発振検出回路動作により出力回路での発振信号の出力が停止してしまう。そして、発振信号の振幅が小さくなることで発振起動回路であるブート回路が起動し、発振振幅が大きくなるため、間欠発振になってしまう。
ブート動作が切れた後でも、発振出力の振幅を上記発振検出レベルより大きい状態とするためには、発振回路ＩＣに対し、組み立て段階で使われる水晶振動子の特性を厳密に管理して水晶振動子を選定するか、水晶振動子Ｒ１やＣ0等のばらつきを考慮してマージンを持った発振回路ＩＣの仕様とすること等が必要になる。
本発明は、このような事情によりなされたものであり、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、出力回路での発振信号の出力が停止しないよう発振検出状態を維持する発振検出回路及び発振回路を提供する。
【課題を解決するための手段】
【００１１】
本発明の発振起動回路を内蔵した発振回路において、発振検出回路の発振検出によって発振起動回路のブート動作がＯＦＦしたときに、発振検出回路の発振検出レベルを下げることで、ブート動作のＯＦＦに起因した発振振幅の縮小時にも発振検出の状態を維持させ、出力回路からの発振信号の出力が停止しないようにすることを特徴とする。
本発明の発振検出回路は、発振回路で生成される発振信号がＤＣカット容量を介して入力端子に供給されると共に、前記発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部と、前記検出信号に応じて充電又は放電が行なわれる容量保持部と、前記容量保持部で保持する電位が所定レベルに達する変化をしたことを検出する容量電位検出部と、前記振幅検出部の前記入力端子をＤＣバイアスすると共に、前記容量電位検出部での前記検出があるときには前記ＤＣバイアスの大きさを変更することにより前記所定幅を小さくするバイアス変更回路とを備えたことを特徴としている。
前記バイアス変更回路は、前記検出が無いときには前記入力端子に第１のＤＣバイアス電圧を設定し、前記容量電位検出部での前記検出があるときには前記入力端子に前記第１のＤＣバイアス電圧とは異なる第２のＤＣバイアス電圧を設定するようにしても良い。
【００１２】
前記第１のＤＣバイアス電圧及び前記第２のＤＣバイアス電圧は、前記入力端子における２つの電源間の抵抗分割比の設定により生成された電圧であり、前記抵抗分割比を前記検出があったときに変更することにより、前記第１のＤＣバイアス電圧を前記第２のＤＣバイアス電圧に変更するようにしても良い。
前記バイアス変更回路は、前記入力端子に接続された第１の接続点を挟んで直列に接続された第１のＰＭＯＳトランジスタ及び抵抗素子からなり、前記振幅検出部は、前記容量保持部の一端に接続された第２の接続点を挟んで直列に接続された第２のＰＭＯＳトランジスタ及び抵抗素子からなり、前記第１の接続点を、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートに共通接続することにより、前記第１のＰＭＯＳトランジスタの電流を前記第２のＰＭＯＳトランジスタにミラーする構成を有し、前記バイアス変更回路は、前記検出が無いときには、前記第１のＰＭＯＳトランジスタに流れる電流を第１のバイアス電流に設定し、前記容量電位検出部での前記検出があるときには前記第１のＰＭＯＳトランジスタに流れる電流を前記第１のバイアス電流よりも大きい第２のバイアス電流に設定しても良い。
また、本発明の発振回路は、請求項２に記載の発振検出回路を有し、外部から与えられる制御電圧によって容量値の変更が可能な可変容量素子を有することで前記発振信号の周波数が制御される電圧制御型発振回路であり、前記発振回路における発振起動性を高める発振起動回路を備え、前記発振起動回路は、前記容量電位検出部で前記検出が無いときには動作するとともに、前記容量電位検出部で前記検出があるときには非動作となり、前記検出によって前記発振起動回路が非動作となった後でも、前記所定幅が小さく変更されることで前記検出の状態が継続されることを特徴としている。
【発明の効果】
【００１３】
本発明の発振検出回路は、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、発振検出状態を維持させ、出力回路での発振信号の出力が停止しないようにすることが可能になる。これにより、等価直列抵抗（Ｒ１）の高い水晶振動子を用いても発振するようになるなど、組み立て段階で使われる水晶振動子の自由度が向上する。
【図面の簡単な説明】
【００１４】
【図１】実施例１に係る発振回路の発振動作を説明する特性図。
【図２】実施例２に係る発振回路及び発振検出回路の回路・ブロック図
【図３】図２に記載された発振回路及び発振検出回路の各部分における動作を説明する特性図。
【図４】図２に記載された発振検出回路のバイアス変更回路の他の例を説明するブロック図。
【図５】図４に記載された検出ブロックの他の例を説明するブロック図。
【図６】実施例５に係る発振検出回路のバイアス変更回路を説明する回路図。
【図７】図６の発振検出回路の発振検出レベルを説明する特性図。
【図８】実施例６に係る発振検出回路のバイアス変更回路を説明する回路図。
【図９】図８の発振検出回路の発振検出レベルを説明する特性図。
【図１０】実施例７に係る発振検出回路のバイアス変更回路を説明する回路図。
【図１１】従来の発振起動回路（ブート回路）を備えた発振回路の発振動作を説明する特性図。
【図１２】従来の振動子の等価回路図。
【図１３】従来の発振回路及び発振検出回路の回路・ブロック図。
【図１４】図１３に記載された発振回路及び発振検出回路の各部分における動作を説明する特性図。
【発明を実施するための形態】
【００１５】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１６】
この実施例は、発振起動回路（ブート回路）を内蔵した発振回路において、発振起動回路がＯＦＦしたときに、発振検出回路の発振検出レベルを下げることによって、ブート動作が停止したことに起因して発振振幅が小さくなったときでも出力が停止しないようにすることを特徴とする。
図１は、この実施例の発振回路の動作状態を説明する特性図である。
発振振幅として示した線は、発振信号の振幅ピークの推移を示している。発振前はバイアス値で一定で、ブートＯＮ時から該バイアス値を中心とする発振信号となって振幅は徐々に拡大し、ブートＯＦＦをきっかけに振幅の拡大は止まり所定の大きさに収束する。ブートＯＮからブートＯＦＦへの切り替え、及び発振検出レベルの切り替えは、発振検出回路での検出をトリガとして行われるため、厳密には振幅ピークの検出とは異なるが、タイミング的には実質同等であるため、説明の都合上、発振振幅のピークが発振検出レベルを超えたときを発振検出回路で検出した時として説明する。
従来のブート回路の無い発振回路は、発振を開始すると、発振振幅は、徐々におおきくなり、発振振幅が小さくならない。したがって、一旦振幅検出回路が発振検出レベルを検出すると、通常は発振振幅が小さくなって、出力停止になるという事態にはならない。しかし、ブート回路を内蔵する発振回路は、図１に示すように、発振開始時は、ブート回路を用いてこれをＯＮ状態にするが、一定時間後にブート回路をＯＦＦにする。そして、ブート回路をＯＦＦにしたときには、発振振幅が小さくなることがある（図１ではこのような状態を示している）。このように発振振幅が小さくなることを考慮して、ブート回路がＯＦＦしたときに実施例１では、発振検出レベルを下げる。これにより発振振幅が小さくなっても発振検出回路は振幅低下を検知せず、発振検出回路が出力回路における出力動作を停止させることはない。
以上の通り、この実施例の発振検出回路は、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、発振検出状態を維持させ、出力回路での発振信号の出力が停止しないようにすることが可能になる。
【実施例２】
【００１７】
図２及び図３を参照して実施例２を説明する。
この実施例の発振回路１１は、発振検出回路１０を有し、外部から与えられる制御電圧によって容量値の変更が可能な可変容量素子を有することで発振信号の周波数が制御される電圧制御型発振回路であり、発振部１２と発振回路における発振起動性を高めるブート回路などの発振起動回路１３とを備えている。
発振検出回路１０は、発振回路１１で生成される発振信号がＤＣカット容量（Ｃ３）６を介して入力端子７に供給されると共に、前記発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部１と、前記検出信号に応じて充電または放電が行なわれる容量保持部２と、容量保持部２で保持する電位が所定レベルに達する変化をしたことを検出する容量電位検出部３と、振幅検出部１の入力端子７をＤＣバイアスすると共に、容量電位検出部３での前記検出があるときには前記ＤＣバイアスの大きさを変更することにより前記所定幅を小さくするバイアス変更回路４とを備えている。
【００１８】
発振起動回路１３は、容量電位検出部３で前記検出が無いときには動作するとともに、前記検出があるときには非動作となり、前記検出によって発振起動回路１３が非動作となった後でも、前記所定幅が小さく変更されることで前記検出の状態が継続される。
発振検出回路１０を構成する振幅検出部１は、一端が電源電圧Ｖｄｄに接続された抵抗Ｒ２と、コレクタが抵抗Ｒ２の他端に接続され、エミッタが接地（ＧＮＤ）されたＮＰＮバイポーラトランジスタＢ１から構成され、発振回路１１で生成された発振信号の振幅が所定幅に達しているときに検出信号を出力する。発振回路１１から出力された発振信号は、ＤＣカット容量（Ｃ３）６を介して発振検出回路１０内部に供給される。発振回路１１の出力端子（図示しない）は、発振検出回路１０の入力端子（図示しない）に接続され、この入力端子は、振幅検出部１の入力端子７に、バイアス変更回路４を介して、接続され、入力端子７は、ＮＰＮバイポーラトランジスタＢ１のベースに接続されている。発振回路１１の出力端子と発振検出回路１０の入力端子は、ＤＣカット容量（Ｃ３）６を介して接続されている。発振検出回路１０の入力端子と振幅検出部１の入力端子７との間にはバイアス変更回路４を構成する抵抗Ｒ４及びＲ５の接続点が接続されている。
【００１９】
容量保持部２は、一端が電源電圧Ｖｄｄに接続され、他端が、抵抗Ｒ２とＮＰＮバイポーラトランジスタＢ１のコレクタとの接続点と容量電位検出部３の入力端との間に接続された容量Ｃ２により構成される。
容量電位検出部３は、ＣＭＯＳインバータから構成され、ＰＭＯＳトランジスタＰ１のソースは、電源電圧Ｖｄｄに接続され、ドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続され、ゲートは、ＮＭＯＳトランジスタＮ１のゲートに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地（ＧＮＤ）されている。そして、トランジスタＰ１、Ｎ１のドレインに接続された容量電位検出部３の出力端は、発振検出回路１３に接続される。容量電位検出部３から出力される検出信号５は、バイアス変更回路４のＮＭＯＳトランジスタＮ２のゲートに入力する。
バイアス変更回路４は、直列接続された抵抗Ｒ３、Ｒ４、Ｒ５及びスイッチング素子Ｎ２から構成され、抵抗Ｒ３は、一端が電源電圧Ｖｄｄに接続され、他端が抵抗Ｒ４の一端に接続され、抵抗Ｒ４は、他端が抵抗Ｒ５の一端に接続され、他端が接地（ＧＮＤ）されている。また、ＮＭＯＳトランジスタＮ２は抵抗Ｒ３に並列に接続され、ゲートには容量電位検出部３から出力される検出信号５が入力される。
【００２０】
図３は、図２に記載された発振回路及び発振検出回路の各部分における動作を説明する特性図である。
図３（ａ）は、発振回路１１から出力した発振信号がＤＣカット容量６に入力する前の節点ａの電圧の状態を示している。点線で示した直線は、バイアス変更回路４によって設定される発振出力のバイアスである。図３（ｂ）は、発振信号が発振検出回路１０に入力してから抵抗Ｒ４及びＲ５の接続点を通過した後でありＮＰＮバイポーラトランジスタＢ１のベースに入力する前の節点ｂの電圧の状態を示している。実線で示した直線は、発振振幅の検出電圧（ＶBE）を示し、点線は、バイアス変更回路４によって設定される入力端子７のＤＣバイアスである。このＤＣバイアスは、前段が第１のＤＣバイアス電圧を表わし、後段が第１のＤＣバイアス電圧とは値の異なる第２のＤＣバイアス電圧（図３では第２のＤＣバイアス電圧の方が高い）を表わす。図３（ｃ）は、容量保持部２における節点ｃの電圧の状態を示し、点線は、発振検出電圧を示している。図３（ｄ）は、節点ｄである容量電位検出部３の出力状態を示している。
次に、図３（ｂ）乃至（ｄ）を参照し発振検出回路１０の動作を概略説明する。発振回路１１において発振が開始すると、節点ｂの発振波形の振幅（電圧レベル）は徐々に大きくなり、その振幅が検出電圧（ＶBE）を超えたときに、ＮＰＮバイポーラトランジスタＢ１がオンし、節点ｃの電位を下降させる。（図３（ｃ）参照)すなわち、一端が電源に接続されていることで充電状態であった容量Ｃ２の保持電位を、ＮＰＮバイポーラトランジスタＢ１にコレクタ電流を流すことにより放電させる。そして、容量Ｃ２の保持電位が、容量電位検出部３の反転しきい値のレベル（発振検出電圧）に達すると、Ｌレベル（Ｖｓｓ）であった発振検出回路の出力（検出信号５）を、Ｈレベル（Ｖｄｄ）に変化させる。（図３（ｄ）参照)これにより、発振状態の検出となる。
【００２１】
バイアス変更回路４は、容量電位検出部３での検出がないとき（検出信号５がＬレベルのとき）には振幅検出部１の入力端子７に第１のＤＣバイアス電圧を設定し、容量電位検出部３での前記検出があるとき（検出信号５がＨレベルのとき）には入力端子７に前記第１のＤＣバイアス電圧とは異なる第２のＤＣバイアス電圧を設定する。
この実施例では、第１のＤＣバイアス電圧及び第２のＤＣバイアス電圧は、振幅検出部１の入力端子７を、２つの電源（Ｖｄｄ、ＧＮＤ）間の抵抗Ｒ３、Ｒ４、Ｒ５による抵抗分割比の設定により生成された電圧であり、前記抵抗分割比を前記検出があったときに変更することにより、第１のＤＣバイアス電圧を第２のＤＣバイアス電圧に変更する。
【００２２】
図２に示すように、容量電位検出部３の出力である検出信号５がスイッチング素子（ＤＣバイアス切換スイッチ）であるＮＭＯＳトランジスタＮ２に入力してこれをＯＮ−ＯＦＦ制御する。検出信号５がないとき（Ｌレベル）は、抵抗Ｒ３は抵抗分割比の設定に寄与し（スイッチＯＦＦ）、例えば、抵抗値が全て同じとした場合、発振検出回路入力のＤＣバイアス（図３（ｂ））は、Ｖｄｄ／３となり、検出信号５があるとき（Ｈレベル）は、抵抗Ｒ３は抵抗分割比の設定に寄与せず、抵抗Ｒ４及びＲ５によって抵抗分割比が設定され（スイッチＯＮ）、例えば、抵抗値が２つとも同じとした場合、発振検出回路入力のＤＣバイアス（図３（ｂ））は、Ｖｄｄ／２となり、検出が無いときより大きくなる。
【００２３】
以上の通り、発振起動回路は、容量電位検出部での変化の検出が無いときには動作すると共に、容量電位検出部で前記検出があるときには非動作となり、前記検出によって発振起動回路が非動作となった後でも、振幅検出部１によって検出する発振信号の振幅が小さく変更されることで発振検出回路１０での検出の状態が継続される。
このように、この実施例の発振検出回路は、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、発振検出状態を維持させ、出力回路での発振信号の出力が停止しないようにすることが可能になる。これにより、等価直列抵抗（Ｒ１）の高い水晶振動子を用いても発振するようになるなど、組み立て段階で使われる水晶振動子の自由度が向上する。
【実施例３】
【００２４】
図４を参照して、図２において説明した発振検出回路の他の例を説明する。バイアス変更回路は、種々のバイアス変更手段を有することができる。図４は、発振検出回路１０をブロック図で表現している。Ｒ３、Ｒ４、Ｒ５は、図２の抵抗Ｒ３、Ｒ４、Ｒ５を表わし、検出回路ブロックＣは、発振検出回路１０の振幅検出部１、容量保持部２及び容量電位検出部３から構成されている。スイッチＢは、ＤＣバイアス切換スイッチであり、Ａは、ＤＣカット容量を経由して入力される発振回路１１から発振信号を示している。なお、本実施例では、抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６は全て同じ抵抗値を持つものとして、また、オンしているスイッチＢの抵抗成分は無いものとしてＤＣバイアスの大きさを計算した説明である。
図２では、スイッチＢとして、スイッチング素子であるＮＭＯＳトランジスタＮ２を用い、抵抗Ｒ３に並列に接続されている。
一方、図４（ａ）に記載された発振検出回路は、抵抗Ｒ４にスイッチＢが並列接続されている。そして、検出信号が無いとき（発振非検出）にスイッチＢはＯＦＦとなり、ＤＣバイアスは小さくなる。また、検出信号があるとき（発振検出）にスイッチＢはＯＮとなり、ＤＣバイアスは大きくなり、発振起動回路が非動作になった後でも、発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部の前記所定幅を小さく変更することによってこの検出状態を継続させることができる。
【００２５】
図４（ｂ）に記載された発振検出回路は、抵抗Ｒ４に、直列接続された抵抗Ｒ６及びスイッチＢが並列に接続されている。このような構成により、スイッチＢのＯＮ−ＯＦＦ制御によって抵抗分割比に抵抗Ｒ６を加除して、第１のＤＣバイアス電圧及び第２のＤＣバイアス電圧の適宜の値に設定することができる。検出信号が無いとき（発振非検出）にスイッチＢはＯＦＦとなり、ＤＣバイアスは小さくなる。また、検出信号があるとき（発振検出）にスイッチＢはＯＮとなり、ＤＣバイアスは大きくなり、発振起動回路が非動作になった後でも、発振信号の振幅が所定幅に達しているときに検出信号を出力する振幅検出部の前記所定幅を小さく変更することによってこの検出状態を継続させることができる。
【００２６】
図４（ｃ）に記載された発振検出回路は、抵抗Ｒ４にスイッチＢが並列接続されており、さらに、発振回路Ａからの出力は、抵抗Ｒ３及びＲ４の接続点を通って検出ブロックＣに入力している。したがって、図４（ａ）とは抵抗配列は同じであるが抵抗分割比は異なっている。そして、スイッチＢがＯＮのときは、ＤＣバイアスは小さく、スイッチＢがＯＦＦのときは、ＤＣバイアスは大きくなる。
図４（ｄ）に記載された発振検出回路は、抵抗Ｒ４に、直列接続された抵抗Ｒ６及びスイッチＢが並列に接続されている。そして、発振回路Ａからの出力は、抵抗Ｒ３及びＲ４の接続点を通って検出ブロックＣに入力している。したがって、図４（ｂ）とは抵抗配列は同じであるが抵抗分割比は異なっており、スイッチＢがＯＮのときは、ＤＣバイアスは小さく、スイッチＢがＯＦＦのときは、ＤＣバイアスは大きくなる。
なお、図４（ａ）乃至（ｄ）において、スイッチＢがＮＭＯＳトランジスタにより構成される場合には、「検出信号が無いとき」とは「検出回路ブロックよりＬレベルの検出信号が出力されているとき」とすることができ、逆に「検出信号があるとき」とは「検出回路ブロックよりＨレベルの検出信号が出力されているとき」とすることができる。これに対して、スイッチＢがＰＭＯＳトランジスタにより構成される場合には、逆のロジックであり、本回路の機能を逸脱しない範囲においてはどちらでも構わない。
【実施例４】
【００２７】
図５を参照して、図２及び図４において説明した発振検出回路を構成する検出回路ブロックＣの他の例を説明する。図５（ａ）の検出回路ブロックＣは、振幅検出部１、容量保持部２、容量電位検出部３を備えている。ＤＣカット容量を経由して入力される発振回路１１から発振信号は、スイッチ８を介して検出回路ブロックＣ内に入力される。スイッチ８には、ＮＭＯＳトランジスタもしくはＮＰＮバイポーラトランジスタを用いる。ＮＰＮバイポーラトランジスタを用いた構成は、図２の発振検出回路１０と同じである。図５（ｃ）は、容量電位検出部３から出力する検出信号の波形をＮＯＴ回路９により反転させてスイッチＢに供給している。スイッチ８には、図５（ａ）と同様に、ＮＭＯＳトランジスタもしくはＮＰＮバイポーラトランジスタを用いる。
【００２８】
図５（ｂ）の検出回路ブロックにおいて、スイッチ８には、ＰＭＯＳトランジスタもしくはＰＮＰバイポーラトランジスタを用いる。したがって、スイッチ８は、一端が電源電圧Ｖｄｄに接続され、他端は、抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は、接地（ＧＮＤ）されている。また、容量保持部２は、一端が接地（ＧＮＤ）されている。この容量保持部２は、図２で説明した実施例２と逆のロジックで有り、初期状態として一端が接地電位に接続されていることで放電状態であった容量の電位状態を、発振信号によってスイッチ８に電流を流すことにより充電させる。そして、容量の保持電位が、容量電位検出部３の反転しきい値のレベル（発振検出電圧）に達すると、Ｈレベルであった発振検出回路の出力（検出信号５）を、Ｌレベルに変化させる。
図５（ｄ）は、容量電位検出部３から出力する検出信号の波形をＮＯＴ回路９により反転させてスイッチＢに供給している。スイッチ８には、図５（ｃ）と同様に、ＰＭＯＳトランジスタもしくはＰＮＰバイポーラトランジスタを用いる。
【実施例５】
【００２９】
図６及び図７を参照して実施例５を説明する。
図６には発振検出回路を構成するバイアス変更回路４及び検出回路ブロックが記載されている。検出回路ブロックは、振幅検出部１、容量保持部２及び容量電位検出部３から構成されている。
バイアス変更回路４は、振幅検出部１の入力端子７に接続された第１の接続点１４を挟んで直列に接続された第１のＰＭＯＳトランジスタＴＲ１及び抵抗素子からなる。抵抗素子は、並列接続された抵抗Ｒ１、Ｒ２からなり、抵抗Ｒ２は、ＮＭＯＳトランジスタＴＲ３からなるスイッチのＯＮ・ＯＦＦ制御により回路から除かれるように構成されている。振幅検出部１は、容量保持部２の一端に接続された第２の接続点１５を挟んで直列に接続された第２のＰＭＯＳトランジスタＴＲ２及び抵抗素子（抵抗Ｒ３）からなり、第１の接続点１４を第１のＰＭＯＳトランジスタＴＲ１及び第２のＰＭＯＳトランジスタＴＲ２のゲートに共通接続する。
【００３０】
第１のＰＭＯＳトランジスタＴＲ１及び第２のＰＭＯＳトランジスタＴＲ２はカレントミラー回路を構成しており、第１のＰＭＯＳトランジスタＴＲ１の電流を第２のＰＭＯＳトランジスタＴＲ２にミラーする。
バイアス変更回路４は、容量電位検出部３での検出が無いときには前記第１のＰＭＯＳトランジスタＴＲ１に流れる電流を第１のバイアス電流に設定し、容量電位検出部３での検出があるときには第１のＰＭＯＳトランジスタＴＲ１に流れる電流を第１のバイアス電流よりも大きい第２のバイアス電流に設定する。
【００３１】
図７を参照して、容量電位検出部に入力するＤＣバイアス電圧について説明する。
第１のＰＭＯＳトランジスタＴＲ１には、一定の電流（（ａ）電流）が流れている。このとき、容量電位検出部３での検出は無いものとする。つぎに、容量電位検出部３での検出が認められると、スイッチ（トランジスタＴＲ３）はＯＮして抵抗素子は、抵抗Ｒ１、Ｒ２の２つになり、電流パスが２つになって電流（（ａ）電流）は増える（図７（ａ））。前述のように、第１のＰＭＯＳトランジスタＴＲ１の電流は第２のＰＭＯＳトランジスタＴＲ２にミラーされて、（ｂ）電流となる。この電流も図７（ｂ）の右側に示すように増える。（ｂ）電流が増え、電圧は電流に比例するので、容量電位検出部３に入力するＤＣバイアス電圧（（ｃ）電圧））も図７（ｃ）の右側に示すように増加している。
このような回路によっても、容量電位検出部３の検出信号により、振幅検出部１によって検出する発振信号の振幅を小さく変更することができる。これにより、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、発振検出状態を維持させ、出力回路での発振信号の出力が停止しないようにすることが可能になる。
【実施例６】
【００３２】
図８及び図９を参照して実施例６を説明する。
図８には発振検出回路を構成するバイアス変更回路４及び検出回路ブロックが記載されている。検出回路ブロックは、振幅検出部１、容量保持部２及び容量電位検出部３から構成されている。
実施例５では、バイアス変更回路を構成する抵抗値を変更させることでバイアス点を変えたが、この実施例ではトランジスタの数を変えてバイアス点を変えることを特徴としている。
この実施例では、バイアス変更回路４は、２つのＰＭＯＳトランジスタＴＲ１、ＴＲ４、抵抗Ｒ及び図４のスイッチＢに相当するＰＭＯＳトランジスタＴＲ３から構成されている。ＰＭＯＳトランジスタＴＲ１と振幅検出部１のＰＭＯＳトランジスタＴＲ２、ＰＭＯＳトランジスタＴＲ４とＰＭＯＳトランジスタＴＲ２は、夫々第１及び第２のカレントミラー回路を構成している。ＰＭＯＳトランジスタＴＲ４は、ＰＭＯＳトランジスタＴＲ３のＯＮ・ＯＦＦにより制御されて、バイアス変更回路４の回路構成から必要に応じて外されるように構成されている。
【００３３】
まず、バイアス変更回路４において、電流を流すトランジスタをＰＭＯＳトランジスタＴＲ１のみにする。本来２個あるトランジスタを１個に変更することで、ＰＭＯＳトランジスタＴＲ１に流れる電流（（ａ）電流）は増える。ここで、抵抗値は変わらないので、抵抗Ｒに流れる電流は変わらない（図９（ａ））。次に、ＰＭＯＳトランジスタＴＲ１の電流（（ａ）電流）が増えることで、カレントミラーされるＰＭＯＳトランジスタＴＲ２に流れる電流（（ｂ）電流）も増える（図９（ｂ））。ＰＭＯＳトランジスタＴＲ２に流れる電流（（ｂ）電流）が増え、電圧は電流に比例するので、容量電位検出部３に入力するＤＣバイアス電圧（（ｃ）電圧）も図９（ｃ）の右側に示すように増加する。このような回路によっても、容量電位検出部３の検出信号により、振幅検出部１によって検出する発振信号の振幅を小さく変更することができる。これにより、発振起動回路のブート動作が停止したこと等による発振振幅の縮小時にも、発振検出状態を維持させ、出力回路での発振信号の出力が停止しないようにすることが可能になる。
【実施例７】
【００３４】
図１０を参照して実施例６を説明する。
図１０には発振検出回路を構成するバイアス変更回路４及び検出回路ブロックが記載されている。検出回路ブロックは、振幅検出部１、容量保持部２及び容量電位検出部３から構成されている。
バイアス変更回路４は、抵抗Ｒ１と、並列接続された抵抗Ｒ２、Ｒ３とが直列接続されて構成されている。抵抗Ｒ３にはスイッチとしてＮＭＯＳトランジスタＴＲが直列接続されている。ＮＭＯＳトランジスタＴＲには容量電位検出部３の出力が反転されて入力されている。
このＮＭＯＳトランジスタＴＲのＯＮ・ＯＦＦ制御によってバイアス変更回路４の抵抗値を変更する。ＮＭＯＳトランジスタをＯＦＦすると抵抗値は上がり、バイアス点が上がって発振検出レベルが下がる。振幅検出部１のＮＰＮバイポーラトランジスタに変えてＮＭＯＳトランジスタを用いることも可能である。
【符号の説明】
【００３５】
１・・・振幅検出部
２・・・容量保持部
３・・・容量電位検出部
４・・・バイアス変更回路
５・・・検出信号
６・・・ＤＣカット容量
７・・・振幅検出部の入力端子
８・・・スイッチ
９・・・ＮＯＴ回路
１０・・・発振検出回路
１１・・・発振回路
１２・・・発振部
１３・・・発振起動回路
１４、１５・・・接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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