(57)【要約】【課題】対応する端子同士を電気的に接続する際に発生する位置ずれの許容範囲が大きく、若干の位置ずれが生じても端子同士の確実な電気的接続が得られる信頼性の高い半導体装置を提供する。【解決手段】半導体チップ１０と回路基板２０とを表面同士で対向させて、半導体チップ１０のレール溝１１ａの隣り合うストッパー１４間の領域に回路基板２０のストッパー２４の上部を嵌入させ、回路基板２０のレール溝２１ａの隣り合うストッパー２４間の領域に半導体チップ１０のストッパー１４の上部を嵌入させることで、半導体チップ１０の第１の端子１５と回路基板２０の第２の端子２５とが、側面同士で電気的に接続される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置であって、
前記第１の電子部品は表面に第１の端子を、前記第２の電子部品は表面に第２の端子をそれぞれ有しており、
前記第１の電子部品の表面と前記第２の電子部品の表面とが対向し、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とが電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の端子は側面凸状の突起物であり、前記第２の端子は側面凹状の突起物であって、
前記第１の端子の少なくとも側面の一部が前記第２の端子の側面の凹状部分に嵌入することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電子部品の表面に第１の位置決め部材が、前記第２の電子部品の表面に第２の位置決め部材がそれぞれ設けられており、
前記第１の位置決め部材の側面が前記第２の位置決め部材の側面と接触することにより、前記第１の端子と前記第２の端子とが電気的に接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に溝が形成され、前記溝内に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の位置決め部材及び前記第２の位置決め部材の他方が前記溝に嵌入し、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とが接触することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に互いに対向する一対の壁が形成され、前記壁間の領域に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の位置決め部材及び前記第２の位置決め部材の他方が前記壁間の領域に嵌入し、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とが接触することを特徴とする請求項３に記載の半導体装置。
【請求項６】
少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置の製造方法であって、
表面に第１の端子を有する前記第１の電子部品と、表面に第２の端子を有する前記第２の電子部品とを表面同士で対向させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の端子は側面凸状の突起物であり、前記第２の端子は側面凹状の突起物であって、
前記第１の端子の少なくとも側面の一部を前記第２の端子の側面の凹状部分に嵌入させて、前記第１の端子と前記第２の端子とを電気的に接続することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の電子部品の表面に第１の位置決め部材が、前記第２の電子部品の表面に第２の位置決め部材がそれぞれ設けられており、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面を前記第２の位置決め部材の側面と接触させ、前記第１の端子と前記第２の端子とを電気的に接続することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に溝が形成され、前記溝内に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の電子部品と前記第２の電子部品とを対向させて、前記第１の位置決め部材及び前記第２の位置決め部材の他方を前記溝に嵌入させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とを接触させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に互いに対向する一対の壁が形成され、前記壁間の領域に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の電子部品と前記第２の電子部品とを対向させて、前記第１の位置決め部材及び前記第２の位置決め部材の他方を前記壁間の領域に嵌入させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とを接触させることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体素子を回路基板に電気的に接続する際には、半導体素子の外周部及び回路基板の外周部にそれぞれピラー状の端子を配置し、端子同士をワイヤーボンディング法で接続する方法が用いられてきた。近年、半導体素子の接続端子数の増大に伴い、半導体素子と回路基板とを表面同士で対向させて端子接続するフリップチップ接続法が用いられている。
【０００３】
フリップチップ接続法では、端子の先端にハンダが配された半導体素子をヘッドアタッチメントに固定し、半導体素子と対向する回路基板をステージに固定する。そして、フリップチップボンダを用いてヘッドアタッチメントを加熱することでハンダを溶融し、上下の端子を先端同士で電気的に接続する。この端子接続方法によって、従来よりも多数の端子を接続することが可能になり、性能の向上を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１１２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フリップチップ接続法は、多数の端子の接続を可能とする反面、近時における端子の微細化の進行に伴って以下のような課題が生じている。
微細化された端子を接続する場合、フリップチップボンダへの搭載精度が非常に重要となっている。対応する端子の先端同士を接続することから、先端同士の接触時には位置が合っていても、加圧加熱時にその位置がずれてしまうことが懸念される。そのため、フリップチップボンダの位置制御のみならず、加圧制御及び加熱時間等も厳格に設定する必要がある。
【０００６】
搭載する半導体素子は大面積化する傾向にあり、半導体素子の厚みが薄くなる傾向がある。この場合、半導体素子に反りが発生し、回路基板と接合する際に半導体素子の外周部では端子接続が得られる一方で半導体素子の中央部では端子の接続不良となる等の問題が顕著化する。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、対応する端子同士を電気的に接続する際に発生する位置ずれの許容範囲が大きく、若干の位置ずれが生じても端子同士の確実な電気的接続が得られる信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の一態様は、少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置であって、前記第１の電子部品は表面に第１の端子を、前記第２の電子部品は表面に第２の端子をそれぞれ有しており、前記第１の電子部品の表面と前記第２の電子部品の表面とが対向し、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とが電気的に接続されている。
【０００９】
半導体装置の製造方法の一態様は、少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置の製造方法であって、表面に第１の端子を有する前記第１の電子部品と、表面に第２の端子を有する前記第２の電子部品とを表面同士で対向させ、前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とを電気的に接続する。
【発明の効果】
【００１０】
本発明によれば、対応する端子同士を電気的に接続する際に発生する位置ずれの許容範囲が大きく、若干の位置ずれが生じても端子同士の確実な電気的接続が得られる信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図８】第１の実施形態により作製された半導体チップを示す概略斜視図である。
【図９】第１の実施形態により作製された回路基板を示す概略斜視図である。
【図１０】第１の実施形態において、半導体チップと回路基板とを接合する様子を工程順に示す概略断面図である。
【図１１】図１０（ａ）において、各構成部材の様子を拡大して示す模式図である。
【図１２】図１０（ｂ）において、各構成部材の様子を拡大して示す模式図である。
【図１３】図１０（ｃ）において、各構成部材の様子を拡大して示す模式図である。
【図１４】第１の実施形態における第１及び第２の端子の一例を示す模式図である。
【図１５】第１の実施形態における第２の端子の他態様の一例を示す模式図である。
【図１６】第２の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【図１７】第２の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【図１９】第２の実施形態において、半導体チップと回路基板とが接合された様子を示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、半導体装置及びその製造方法の具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、半導体装置として、第１の電子部品である半導体素子（半導体チップ）と第２の電子部品である回路基板とをフリップチップ接続法により接合してなるものを例示する。半導体素子同士を接合してなるチップ・オン・チップ型の半導体装置に適用することもできる。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。
【００１４】
［半導体チップの作製］
本実施形態による半導体装置を作製するに際して、先ず、当該半導体装置の構成要素である半導体チップを形成する。
図１〜図３は、第１の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【００１５】
半導体チップを作製するには、先ず図１（ａ）に示すように、半導体基板１１の表面に電極パッド１２を形成する。
半導体基板１１の表層には、ＭＯＳトランジスタや半導体メモリ等の機能素子等が形成され、これらと電気的に接続された多層配線が形成されている。半導体基板１１の表面には、当該多層配線と電気的に接続された電極パッド１２が形成される。
【００１６】
続いて、図１（ｂ）に示すように、半導体基板１１の表面にレジスト１を塗布形成する。
続いて、図１（ｃ）に示すように、レジスト１に開口１ａを形成する。
詳細には、リソグラフィーによりレジスト１を加工し、半導体基板１１の表面のレール溝の形成予定部位を露出させる一対の開口１ａを形成する。
【００１７】
続いて、図１（ｄ）に示すように、半導体基板１１にレール溝１１ａを形成する。
詳細には、レジスト１をマスクとして、半導体基板１１をドライエッチングする。エッチングガスには、例えばＳＦ6及びＣ4Ｈ8の混合ガスを用いる。これにより、半導体基板１１の表面の両端部位に一対のレール溝１１ａが形成される。
エッチングで形成されたレール溝１１ａ内には、例えば低温ＣＶＤ等によりＳｉＯ2等の絶縁膜を形成することが望ましい。
続いて、図１（ｅ）に示すように、レジスト１を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
【００１８】
続いて、図１（ｆ）に示すように、半導体基板１１の表面にメッキシード層１３を形成する。
詳細には、レール溝１１ａの内壁面を含む半導体基板１１の表面に、例えばスパッタ法により、Ｔｉ／Ｃｕ（Ｔｉが下層、Ｃｕが上層）をそれぞれ薄く堆積する。これにより、Ｃｕメッキのシードとなるメッキシード層１３が形成される。
【００１９】
続いて、図２（ａ）に示すように、半導体基板１１上にレジスト２を形成する。
詳細には、半導体基板１１上のメッキシード層１３の表面を覆うようにレジスト２を塗布形成する。
【００２０】
続いて、図２（ｂ）に示すように、レジスト２に開口２ａを形成する。
詳細には、リソグラフィーによりレジスト２を加工し、レール溝１１ａにおけるストッパーの形成予定部位のメッキシード層１３を露出させる複数の開口２ａを形成する。
【００２１】
続いて、図２（ｃ）に示すように、レール溝１１ａに複数のストッパー１４を形成する。
詳細には、電解メッキ法により、レジスト２の開口２ａから露出するレール溝１１ａのメッキシード層１３上にＣｕを成膜する。このＣｕは、メッキシード層１３を介してレール溝１１ａを局所的に埋め込み、開口２ａから上方へ突出するように成膜される。以上により、レール溝１１ａ内に複数のストッパー１４が形成される。各ストッパー１４は、例えば等間隔に、レール溝１１ａ内に下部が埋め込まれ、上部がレール溝１１ａから突出するブロック状に形成される。
【００２２】
続いて、図２（ｄ）に示すように、レジスト２を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図２（ｅ）に示すように、半導体基板１１上にレジスト３を形成する。
詳細には、半導体基板１１上にストッパー１４を埋め込む厚みにレジスト３を塗布形成する。
【００２３】
続いて、図２（ｆ）に示すように、レジスト３に開口３ａを形成する。
詳細には、リソグラフィーによりレジスト３を加工し、電極パッド１２上における接続端子の形成予定部位のメッキシード層１３を露出させる複数の孔状の開口３ａを形成する。
【００２４】
続いて、図３（ａ）に示すように、電極パッド１２上に第１の端子１５を形成する。
詳細には、電解メッキ法により、レジスト３の開口３ａを一部埋め込むように、開口３ａの底部で露出する、電極パッド１２上に相当するメッキシード層１３上にＣｕを成膜する。以上により、電極パッド１２上にピラー状の第１の端子１５が形成される。
続いて、図３（ｂ）に示すように、レジスト３を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
【００２５】
続いて、図３（ｃ）に示すように、メッキシード層１３の露出部分を除去する。
詳細には、メッキシード層１３の第１の端子１５間で露出する不要な部分を、ウェットエッチングにより除去する。
以上により、半導体チップ１０が形成される。
【００２６】
［回路基板の作製］
半導体装置の構成要素である回路基板を形成する。
図４〜図７は、第１の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【００２７】
回路基板を作製するには、先ず図４（ａ）に示すように、パッケージ基板２１の表面に電極パッド２２を形成する。
パッケージ基板２１には、多層配線等が形成されている。パッケージ基板２１の表面には、当該多層配線と電気的に接続された電極パッド２２が形成される。
【００２８】
続いて、図４（ｂ）に示すように、パッケージ基板２１の表面にレジスト１を塗布形成する。
続いて、図４（ｃ）に示すように、レジスト１に開口１ａを形成する。
詳細には、リソグラフィーによりレジスト１を加工し、パッケージ基板２１の表面のレール溝の形成予定部位を露出させる一対の開口１ａを形成する。
【００２９】
続いて、図４（ｄ）に示すように、パッケージ基板２１にレール溝２１ａを形成する。
詳細には、レジスト１をマスクとして、パッケージ基板２１をエッチングする。これにより、パッケージ基板２１の表面の両端部位に一対のレール溝２１ａが形成される。
エッチングで形成されたレール溝２１ａ内には、例えば低温ＣＶＤ等によりＳｉＯ2等の絶縁膜を形成することが望ましい。
続いて、図４（ｅ）に示すように、レジスト１を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
【００３０】
続いて、図４（ｆ）に示すように、パッケージ基板２１の表面にメッキシード層２３を形成する。
詳細には、レール溝２１ａの内壁面を含むパッケージ基板２１の表面に、例えばスパッタ法により、Ｔｉ／Ｃｕ（Ｔｉが下層、Ｃｕが上層）をそれぞれ薄く堆積する。これにより、Ｃｕメッキのシードとなるメッキシード層２３が形成される。
【００３１】
続いて、図５（ａ）に示すように、パッケージ基板２１上にレジスト２を形成する。
詳細には、パッケージ基板２１上のメッキシード層２３の表面を覆うようにレジスト２を塗布形成する。
【００３２】
続いて、図５（ｂ）に示すように、レジスト２に開口２ａを形成する。
詳細には、リソグラフィーによりレジスト２を加工し、レール溝２１ａにおけるストッパーの形成予定部位のメッキシード層２３を露出させる複数の開口２ａを形成する。
【００３３】
続いて、図５（ｃ）に示すように、レール溝２１ａに複数のストッパー２４を形成する。
詳細には、電解メッキ法により、レジスト２の開口２ａから露出するレール溝２１ａのメッキシード層２３上にＣｕを成膜する。このＣｕは、メッキシード層２３を介してレール溝２１ａを局所的に埋め込み、開口２ａから上方へ突出するように成膜される。以上により、レール溝２１ａ内に複数のストッパー２４が形成される。各ストッパー２４は、例えば等間隔に、レール溝２１ａ内に下部が埋め込まれ、上部がレール溝２１ａから突出するブロック状に形成される。
【００３４】
続いて、図５（ｄ）に示すように、レジスト２を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図５（ｅ）に示すように、パッケージ基板２１上にレジスト３を形成する。
詳細には、パッケージ基板２１上にストッパー２４を埋め込む厚みにレジスト３を塗布形成する。
【００３５】
続いて、図５（ｅ）に示すように、レジスト３に開口３ｂを形成する。
詳細には、リソグラフィーによりレジスト３を加工し、電極パッド２２上における接続端子の形成予定部位のメッキシード層２３を露出させる複数の開口３ｂを形成する。開口３ｂは、半導体チップ１０を形成した際のレジスト３の開口３ａよりも幅広の矩形状に形成される。
【００３６】
続いて、図６（ａ）に示すように、電極パッド２２上に第２の端子２５を形成する。
詳細には、電解メッキ法により、レジスト３の開口３ｂを一部埋め込むように、開口３ｂの底部で露出する、電極パッド２２上に相当するメッキシード層２３上にＣｕを成膜する。以上により、電極パッド２２上にブロック状の第２の端子２５が形成される。
続いて、図６（ｂ）に示すように、レジスト３を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
【００３７】
続いて、図６（ｃ）に示すように、メッキシード層６３の露出部分を除去する。
詳細には、メッキシード層２３の第２の端子２５間で露出する不要な部分を、ウェットエッチングにより除去する。
【００３８】
続いて、図６（ｄ）に示すように、パッケージ基板２１上にレジスト４を形成する。
詳細には、パッケージ基板２１上にストッパー２４及び第２の端子２５を埋め込む厚みにレジスト４を塗布形成する。
【００３９】
続いて、図７（ａ）に示すように、第２の端子２５の一側面に凹部２５ａを形成する。
先ず、リソグラフィーによりレジスト４を加工し、第２の端子２５の上面の一部（上面における一側面の端部を含む一部）を露出させる複数の開口４ａを形成する。
次に、レジスト４をマスクとして、第２の端子２５の開口４ａから露出する部分をドライエッチングする。これにより、第２の端子２５の一側面に凹部２５ａが形成される。凹部２５ａの形成により、第２の端子２５は横断面が略コ字形状となる。凹部２５ａは、半導体チップ１０の第１の端子１５に対応しており、後述するように第１の端子１５が嵌入する部位となる。
【００４０】
続いて、図７（ｂ）に示すように、第２の端子２５の凹部２５ａにハンダ２６を埋め込む。
詳細には、無電解メッキ法により、上記のドライエッチングに形成された、第２の端子２５の凹部２５ａを埋め込むように、レジスト４の開口４ａからハンダ２６を形成する。
【００４１】
続いて、図７（ｃ）に示すように、レジスト４を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
以上により、回路基板２０が形成される。
【００４２】
以上のようにして形成された、半導体チップ１０を図８に、回路基板２０を図９にそれぞれ示す。
半導体チップ１０は、その表面に、複数の第１の端子１５がマトリクス状に並列して形成されており、両端部分には複数の第１の端子１５を挟むように、ストッパー１４が等間隔で配されたレール溝１１ａが形成されている。矩形Ａで囲む１つの第１の端子１５を拡大して示す。
【００４３】
回路基板２０は、その表面に、複数の第２の端子２５がマトリクス状に並列して形成されており、両端部分には複数の第２の端子２５を挟むように、ストッパー２４が等間隔で配されたレール溝２１ａが形成されている。矩形Ｂで囲む１つの第２の端子２５（凹部２５ａを埋め込むハンダ２６を含む）を拡大して示す。
【００４４】
［半導体チップと回路基板との接合］
しかる後、上記のようにして形成された半導体チップ１０と回路基板２０とを接合する。
図１０は、半導体チップと回路基板とを接合する様子を工程順に示す概略断面図である。
【００４５】
先ず、図１０（ａ）に示すように、半導体チップ１０と回路基板２０とを、表面同士で対向するように配置する。
このときの各構成部材の様子を図１１に拡大して示している。（ａ）がレール溝１１ａ，２１ａの近傍の斜視図、（ｂ）が側面図である。（ｃ）が第１及び第２の端子１５，２５の近傍の斜視図、（ｂ）が側面図である。
【００４６】
半導体チップ１０及び回路基板２０をフリップチップボンダに設置する。具体的には、半導体チップ１０をヘッドアタッチメント３０に固定し、回路基板２０を不図示のステージに固定する。半導体チップ１０と回路基板２０とを、表面同士で対向するように、具体的には半導体チップ１０のレール溝１１ａと回路基板２０のレール溝２１ａとが位置整合するようにして配置する。図１１（ａ），（ｂ）のように、レール溝１１ａ，２１ａが位置整合するようにして配置することにより、図１１（ｃ），（ｄ）のように、対応する第１及び第２の端子１５，２５が近付いて配置される。この状態で図１１の矢印Ａ１の方向に、半導体チップ１０の表面と回路基板２０の表面とを近づけてゆく。
【００４７】
続いて、図１０（ｂ）に示すように、半導体チップ１０のレール溝１１ａに回路基板２０のストッパー２４の上部を嵌入させ、回路基板２０のレール溝２１ａに半導体チップ１０のストッパー１４の上部を嵌入させる。
このときの各構成部材の様子を図１２に拡大して示している。（ａ）がレール溝１１ａ，２１ａの近傍の斜視図、（ｂ）が側面図である。（ｃ）が第１及び第２の端子１５，２５の近傍の斜視図、（ｂ）が側面図である。
【００４８】
半導体チップ１０を例えば設定荷重０．５Ｎ程度〜５Ｎ程度で加圧し、図１０（ｂ）の矢印Ａ１の方向に半導体チップ１０の表面を回路基板２０の表面に向けて垂直方向に移動させる。この加圧により、半導体チップ１０のレール溝１１ａの隣り合うストッパー１４間の領域に、回路基板２０のストッパー２４の上部を嵌入させる。それと共に、回路基板２０のレール溝２１ａの隣り合うストッパー２４間の領域に、半導体チップ１０のストッパー１４の上部を嵌入させる。このとき、図１２（ｃ），（ｄ）のように、対応する第１の端子１５と第２の端子２５のハンダ２６とが位置整合して対向する。この状態では、対応する第１及び第２の端子１５，２５は、水平方向に位置ずれしている。この状態で図１２の矢印Ａ２の方向に、半導体チップ１０の表面と回路基板２０の表面とを平行に移動させてゆく。
【００４９】
続いて、図１０（ｃ）に示すように、ストッパー１４，２４を接触させる。
このときの各構成部材の様子を図１３に拡大して示している。（ａ）がレール溝１１ａ，２１ａの近傍の斜視図、（ｂ）が側面図である。（ｃ）が第１及び第２の端子１５，２５の近傍の斜視図、（ｂ）が側面図である。
【００５０】
ヘッドアタッチメント３０をハンダ２６の溶融温度以上の所定温度、例えば３００℃程度に設定する。半導体チップ１０を３００℃程度まで加熱しながら、図１０（ｃ）の矢印Ａ２の方向に半導体チップ１０の表面を回路基板２０の表面に平行に、ストッパー１４，２４が突き当てられて接触するまで移動（スライド）させる。このとき、図１３（ｃ），（ｄ）のように、第１の端子１５が第２の端子２５の凹部２５ａ内に、加熱により溶融したハンダ２６を介して嵌入する。
【００５１】
続いて、図１０（ｄ）に示すように、冷却することでハンダ２６を凝固させる。凝固したハンダ２６により、第１の端子１５が第２の端子２５と電気的に接続され、半導体チップ１０と回路基板２０とが接合される。
しかる後、半導体チップ１０及び回路基板２０をフリップチップボンダから取り外し、封止樹脂を用いた封止等の諸工程を経て、半導体装置が作製される。
【００５２】
図１４に、本実施形態における第１及び第２の端子１５，２５の一例を示す。
図１４（ａ）のように、第１の端子１５は直径１５μｍ程度であり、図１４（ｂ）のように第１の端子１５がハンダ２６により第２の端子２５の凹部２５ａ内に嵌入固定される。第２の端子２５は、図１４（ｃ）のように、コ字形状の先端部位の厚みが７．５μｍ程度で隣り合う第２の端子２５と２．５μｍ程度離間し、５０μｍ程度のピッチで並列する。
【００５３】
図１５に、本実施形態における第２の端子の他態様について示す。
図１５（ａ）では、第２の端子３１は、横断面が略Ｌ字形状となるように、側面に凹部３１ａが形成されており、凹部３１ａを埋め込むようにハンダ２６が付与されている。第１の端子１５は、ハンダ２６により第２の端子３１の凹部３１ａ内に嵌入固定される。
【００５４】
図１５（ｂ）では、第２の端子３２は、横断面が略ヘ字形状となるように、側面に凹部３２ａが形成されており、凹部３２ａを埋め込むようにハンダ２６が付与されている。第１の端子１５は、ハンダ２６により第２の端子３２の凹部３２ａ内に嵌入固定される。
【００５５】
図１５（ｂ）では、第２の端子３３は、横断面が略半円弧形状となるように、側面に凹部３３ａが形成されており、凹部３３ａを埋め込むようにハンダ２６が付与されている。第１の端子１５は、ハンダ２６により第２の端子３３の凹部３３ａ内に嵌入固定される。
【００５６】
本実施形態では、半導体チップ１０と回路基板２０との接合時に、レール溝１１ａ，２１ａのストッパー１４，２４を用いることにより、半導体チップ１０と回路基板２０との位置ずれを抑止することができる。これにより、半導体チップ１０と回路基板２０とを容易且つ確実に所期状態で接合することができる。
【００５７】
半導体チップ１０と回路基板２０との接合時には、第１の端子１５と第２の端子２５とがハンダ２６により各々の側面で電気的に接続される。従って、対応する端子を上面同士で接続する場合に較べて、第１及び第２の端子１５，２５の接触面積が格段に大きく、第１及び第２の端子１５，２５間の電気的接続における位置ずれの許容範囲が大きい。そのため、接合時に第１及び第２の端子１５，２５間に垂直方向及び水平方向で若干の位置ずれが生じても、十分な電気的接続が確保される。また、半導体チップ１０に反りが発生した場合でも、第１及び第２の端子１５，２５の接触面積が大きいことから、半導体チップ１０の外周部のみならず、中央部でも第１及び第２の端子１５，２５間の電気的接続が確保される。
【００５８】
本実施形態では、ストッパー１４，２４は、半導体チップ１０と回路基板２０との接合時における位置ずれを防止する機能を有している。この場合、ストッパー１４，２４に位置ずれ防止機能に加えて接続端子としての機能を持たせるようにしても良い。一例としては、ストッパー１４が第１の端子１５と同様の形状に形成されてその下方の電極パッド１２と接続され、ストッパー２４が第２の端子２５と同様の形状及び構造に形成されてその下方の電極パッド２２と接続される。そして、ストッパー１４，２４が突き当てられて接触することで、第１の及び第２の端子１５，２５の接続と同様にストッパー１４，２４がハンダ２６により電気的に接続される。
【００５９】
以上説明したように、本実施形態によれば、対応する第１及び第２の端子１５，２５同士を電気的に接続する際に発生する位置ずれの許容範囲が大きく、若干の位置ずれが生じても第１及び第２の端子１５，２５同士の確実な電気的接続が得られる信頼性の高い半導体装置が実現する。
【００６０】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に半導体チップと回路基板とが接合してなる半導体装置を開示するが、両者の接合時の位置決め構造が若干異なる点で第１の実施形態と相違する。
【００６１】
［半導体チップの作製］
本実施形態による半導体装置を作製するに際して、先ず、当該半導体装置の構成要素である半導体チップを形成する。
図１６は、第２の実施形態による半導体装置の構成要素である半導体チップの製造方法を工程順に示す概略断面図である。
【００６２】
半導体チップを作製するには、先ず第１の実施形態の図１（ａ）と同様に、半導体基板１１の表面に電極パッド１２を形成する。
続いて、図１６（ａ）に示すように、半導体基板１１の表面にメッキシード層１３を形成する。
詳細には、半導体基板１１の表面に、例えばスパッタ法により、Ｔｉ／Ｃｕ（Ｔｉが下層、Ｃｕが上層）をそれぞれ薄く堆積する。これにより、Ｃｕメッキのシードとなるメッキシード層１３が形成される。
【００６３】
続いて、図１６（ｂ）に示すように、半導体基板１１上にレジスト３を形成する。
詳細には、半導体基板１１上のメッキシード層１３の表面を覆うようにレジスト３を塗布形成する。
【００６４】
続いて、図１６（ｃ）に示すように、レジスト３に開口３ａ，３ｃを形成する。
詳細には、リソグラフィーによりレジスト３を加工し、電極パッド１２上における接続端子の形成予定部位のメッキシード層１３を露出させる複数の孔状の開口３ａと、ストッパーの形成予定部位のメッキシード層１３を露出させる一対の開口３ａとを形成する。
【００６５】
続いて、図１６（ｄ）に示すように、電極パッド１２上に第１の端子１５を、半導体基板１１の表面の両端部位にストッパー４１をそれぞれ形成する。
詳細には、電解メッキ法により、レジスト３の開口３ａ，３ｃを一部埋め込むように、開口３ａ，３ｃの底部で露出する、電極パッド１２上及び半導体基板１１上に相当するメッキシード層１３上にＣｕを成膜する。以上により、電極パッド１２上にピラー状の第１の端子１５が、半導体基板１１の表面の両端部位にストッパー４１がそれぞれ形成される。各ストッパー４１は、半導体基板１１の表面の各端部位において、縦方向に例えば等間隔に並列するブロック状に形成される。
【００６６】
続いて、図１６（ｅ）に示すように、レジスト３を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図１６（ｆ）に示すように、メッキシード層１３の露出部分を除去する。
詳細には、メッキシード層１３の第１の端子１５間及び第１の端子１５とストッパー４１との間で露出する不要な部分を、ウェットエッチングにより除去する。
以上により、半導体チップ４０が形成される。
【００６７】
［回路基板の作製］
半導体装置の構成要素である回路基板を形成する。
図１７〜図１８は、第２の実施形態による半導体装置の構成要素である回路基板の製造方法を工程順に示す概略断面図である。
【００６８】
回路基板を作製するには、先ず第１の実施形態の図４（ａ）と同様に、パッケージ基板２１の表面に電極パッド２２を形成する。
続いて、図１７（ａ）に示すように、パッケージ基板２１の表面にメッキシード層２３を形成する。
詳細には、パッケージ基板２１の表面に、例えばスパッタ法により、Ｔｉ／Ｃｕ（Ｔｉが下層、Ｃｕが上層）をそれぞれ薄く堆積する。これにより、Ｃｕメッキのシードとなるメッキシード層２３が形成される。
【００６９】
続いて、図１７（ｂ）に示すように、パッケージ基板２１上にレジスト５を形成する。
詳細には、パッケージ基板２１上のメッキシード層２３の表面を覆うようにレジスト５を塗布形成する。
【００７０】
続いて、図１７（ｃ）に示すように、レジスト５に開口５ａ，５ｂ及び不図示の開口を形成する。
詳細には、リソグラフィーによりレジスト５を加工する。これにより、レジスト５には、電極パッド２２上における接続端子の形成予定部位のメッキシード層２３を露出させる複数の矩形状の開口５ａと、壁部の形成予定部位のメッキシード層２３を露出させる開口５ｂとが形成される。それと共に、レジスト５には、一対の壁部間の領域におけるストッパーの形成予定部位のメッキシード層２３を露出させる不図示の開口が形成される。開口５ａは、半導体チップ１０を形成した際のレジスト３の開口３ａよりも幅広の矩形状に形成される。開口５ｂ間の距離は、半導体チップ１０のストッパー４１よりも幅広に形成される。不図示の開口は、ストッパー４１と略同じ幅に形成される。
【００７１】
続いて、図１７（ｄ）に示すように、電極パッド２２上に第２の端子２５を、パッケージ基板２１の表面の両端部位に不図示のストッパーをそれぞれ形成する。
詳細には、電解メッキ法により、レジスト５の開口５ａ，５ｂ及び不図示の開口を一部埋め込むように、開口５ａ，５ｂ及び不図示の開口の底部で露出する、電極パッド２２上及びパッケージ基板２１上に相当するメッキシード層２３上にＣｕを成膜する。以上により、電極パッド２２上にブロック状の第２の端子２５が、パッケージ基板２１の両端部位の各辺に沿った一対の壁部４２ａ，４２ｂが、壁部４２ａ，４２ｂ間の領域に不図示のストッパーがそれぞれ形成される。各ストッパーは、パッケージ基板２１の表面の各端における一対の壁部４２ａ，４２ｂ間の領域において、壁部４２ａ，４２ｂの長手方向に沿って例えば等間隔に並列するブロック状に形成される。
【００７２】
続いて、図１７（ｅ）に示すように、レジスト５を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図１７（ｆ）に示すように、メッキシード層２３の露出部分を除去する。
詳細には、メッキシード層２３の第２の端子２５間、壁部４２ａ，４２ｂ間、及び壁部４２ａ，４２ｂと不図示のストッパーとの間で露出する不要な部分を、ウェットエッチングにより除去する。
【００７３】
続いて、図１８（ａ）に示すように、パッケージ基板２１上にレジスト４を形成する。
詳細には、パッケージ基板２１上に、第２の端子２５、壁部４２ａ，４２ｂ、及び不図示のストッパーを埋め込む厚みにレジスト４を塗布形成する。
【００７４】
続いて、図１８（ｂ）に示すように、第２の端子２５の一側面に凹部２５ａを形成する。
先ず、リソグラフィーによりレジスト４を加工し、第２の端子２５の上面の一部（上面における一側面の端部を含む一部）を露出させる複数の開口４ａを形成する。
次に、レジスト４をマスクとして、第２の端子２５の開口４ａから露出する部分をドライエッチングする。これにより、第２の端子２５の一側面に凹部２５ａが形成される。凹部２５ａの形成により、第２の端子２５は横断面が略コ字形状となる。凹部２５ａは、半導体チップ１０の第１の端子１５に対応しており、後述するように第１の端子１５が嵌入する部位となる。
【００７５】
続いて、図１８（ｃ）に示すように、第２の端子２５の凹部２５ａにハンダ２６を埋め込む。
詳細には、無電解メッキ法により、上記のドライエッチングに形成された、第２の端子２５の凹部２５ａを埋め込むように、レジスト４の開口４ａからハンダ２６を形成する。
【００７６】
続いて、図１８（ｄ）に示すように、レジスト４を、酸素プラズマを用いたアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
以上により、回路基板５０が形成される。
【００７７】
［半導体チップと回路基板との接合］
しかる後、上記のようにして形成された半導体チップ４０と回路基板５０とを接合する。
【００７８】
先ず、半導体チップ４０と回路基板５０とを、表面同士で対向するように配置する。
半導体チップ４０をヘッドアタッチメントに固定し、回路基板５０をステージに固定する。半導体チップ４０と回路基板５０とを、表面同士で対向するように、具体的には半導体チップ４０のストッパー４１と回路基板２０の一対の壁部４２ａ，４２ｂ間の領域とが位置整合するようにして配置する。
【００７９】
続いて、半導体チップ４０の表面と回路基板５０の表面とを近づけてゆき、半導体チップ４０のストッパー４１を回路基板５０の一対の壁部４２ａ，４２ｂ間の領域に嵌入させる。このとき、回路基板５０の不図示のストッパーが半導体チップ４０の隣り合うストッパー４１間の領域に入り込む。このとき、対応する第１の端子１５と第２の端子２５のハンダ２６とが位置整合して対向する。この状態では、対応する第１及び第２の端子１５，２５は、水平方向に位置ずれしている。
【００８０】
続いて、ヘッドアタッチメントにより半導体チップ４０を３００℃程度まで加熱しながら、半導体チップ４０の表面を回路基板５０の表面に平行に、ストッパー４１と不図示のストッパーとが突き当てられて接触するまで移動（スライド）させる。このとき、第１の端子１５が第２の端子２５の凹部２５ａ内に、加熱により溶融したハンダ２６を介して嵌入する。
【００８１】
続いて、冷却することでハンダ２６を凝固させる。図１９に示すように、凝固したハンダ２６により、第１の端子１５が第２の端子２５と電気的に接続され、半導体チップ４０と回路基板５０とが接合される。
しかる後、半導体チップ４０及び回路基板５０をフリップチップボンダから取り外し、封止樹脂を用いた封止等の諸工程を経て、半導体装置が作製される。
【００８２】
本実施形態においては、半導体チップ４０については、第１の端子１５及びストッパー４１を同時工程で形成し、回路基板５０については、第２の端子２５、一対の壁部４２ａ，４２ｂ、及び不図示のストッパーを同時工程で形成する。そのため、第１の端子１５及びストッパー４１の形成時の位置ずれが生じる懸念がなく、第２の端子２５、一対の壁部４２ａ，４２ｂ、及び不図示のストッパーの形成時の位置ずれが生じる懸念がない。また、一対の壁部４２ａ，４２をパッケージ基板２１をエッチングすることなく形成するため、その形成が容易である。
【００８３】
本実施形態では、半導体チップ４０と回路基板５０との接合時に、ストッパー４１と一対の壁部４２ａ，４２ｂのストッパーとを用いることにより、半導体チップ４０と回路基板５０との位置ずれを抑止することができる。これにより、半導体チップ４０と回路基板５０とを容易且つ確実に所期の状態で接合することができる。
【００８４】
半導体チップ４０と回路基板５０との接合時には、第１の端子１５と第２の端子２５とがハンダ２６により各々の側面で電気的に接続される。従って、対応する端子を上面同士で接続する場合に較べて、第１及び第２の端子１５，２５の接触面積が格段に大きく、第１及び第２の端子１５，２５間の電気的接続における位置ずれの許容範囲が大きい。そのため、接合時に第１及び第２の端子１５，２５間に垂直方向及び水平方向で若干の位置ずれが生じても、十分な電気的接続が確保される。また、半導体チップ４０に反りが発生した場合でも、第１及び第２の端子１５，２５の接触面積が大きいことから、半導体チップ１０の外周部のみならず、中央部でも第１及び第２の端子１５，２５間の電気的接続が確保される。
【００８５】
以上説明したように、本実施形態によれば、対応する第１及び第２の端子１５，２５同士を電気的に接続する際に発生する位置ずれの許容範囲が大きく、若干の位置ずれが生じても第１及び第２の端子１５，２５同士の確実な電気的接続が得られる信頼性の高い半導体装置が実現する。
【００８６】
以下、半導体装置及びその製造方法の諸態様を、付記としてまとめて記載する。
【００８７】
（付記１）少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置であって、
前記第１の電子部品は表面に第１の端子を、前記第２の電子部品は表面に第２の端子をそれぞれ有しており、
前記第１の電子部品の表面と前記第２の電子部品の表面とが対向し、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とが電気的に接続されていることを特徴とする半導体装置。
【００８８】
（付記２）前記第１の端子は側面凸状の突起物であり、前記第２の端子は側面凹状の突起物であって、
前記第１の端子の少なくとも側面の一部が前記第２の端子の側面の凹状部分に嵌入することを特徴とする付記１に記載の半導体装置。
【００８９】
（付記３）前記第１の電子部品の表面に第１の位置決め部材が、前記第２の電子部品の表面に第２の位置決め部材がそれぞれ設けられており、
前記第１の位置決め部材の側面が前記第２の位置決め部材の側面と接触することにより、前記第１の端子と前記第２の端子とが電気的に接続されることを特徴とする付記１又は２に記載の半導体装置。
【００９０】
（付記４）前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に溝が形成され、前記溝内に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の位置決め部材及び前記第２の位置決め部材の他方が前記溝に嵌入し、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とが接触することを特徴とする付記３に記載の半導体装置。
【００９１】
（付記５）前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に互いに対向する一対の壁が形成され、前記壁間の領域に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の位置決め部材及び前記第２の位置決め部材の他方が前記壁間の領域に嵌入し、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とが接触することを特徴とする付記３に記載の半導体装置。
【００９２】
（付記６）前記第１の位置決め部材及び前記第２の位置決め部材が共に端子であり、両者が電気的に接続されることを特徴とする付記３〜５のいずれか１項に記載の半導体装置。
【００９３】
（付記７）少なくとも一方が半導体素子である第１の電子部品及び第２の電子部品を備えた半導体装置の製造方法であって、
表面に第１の端子を有する前記第１の電子部品と、表面に第２の端子を有する前記第２の電子部品とを表面同士で対向させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の端子の少なくとも側面の一部と、前記第２の端子の少なくとも側面の一部とを電気的に接続することを特徴とする半導体装置の製造方法。
【００９４】
（付記８）前記第１の端子は側面凸状の突起物であり、前記第２の端子は側面凹状の突起物であって、
前記第１の端子の少なくとも側面の一部を前記第２の端子の側面の凹状部分に嵌入させて、前記第１の端子と前記第２の端子とを電気的に接続することを特徴とする付記７に記載の半導体装置の製造方法。
【００９５】
（付記９）前記第１の電子部品の表面に第１の位置決め部材が、前記第２の電子部品の表面に第２の位置決め部材がそれぞれ設けられており、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面を前記第２の位置決め部材の側面と接触させ、前記第１の端子と前記第２の端子とを電気的に接続することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００９６】
（付記１０）前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に溝が形成され、前記溝内に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の電子部品と前記第２の電子部品とを対向させて、前記第１の位置決め部材及び前記第２の位置決め部材の他方を前記溝に嵌入させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とを接触させることを特徴とする付記９に記載の半導体装置の製造方法。
【００９７】
（付記１１）前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に互いに対向する一対の壁が形成され、前記壁間の領域に前記第１の位置決め部材及び前記第２の位置決め部材の一方が設けられており、
前記第１の電子部品と前記第２の電子部品とを対向させて、前記第１の位置決め部材及び前記第２の位置決め部材の他方を前記壁間の領域に嵌入させ、
前記第１の電子部品を前記第２の電子部品の表面に対して平行に相対的に移動させて、前記第１の位置決め部材の側面と前記第２の位置決め部材の側面とを接触させることを特徴とする付記９に記載の半導体装置の製造方法。
【００９８】
（付記１２）前記第１の位置決め部材及び前記第２の位置決め部材が共に端子であり、
両者を電気的に接続することを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記１３）表面に、側面凹状の突起物である端子を有する電子部品を備えており、
前記端子は、その側面の凹状部分に、側面凸状の突起物である外部端子の側面が嵌入して電気的接続が得られるものであることを特徴とする電子装置。
【０１００】
（付記１４）前記電子部品の表面に位置決め部材が設けられており、
前記位置決め部材は、その側面に突起物である他の外部端子の側面が接触することにより、前記端子の前記外部端子との電気的接続が得られるものであることを特徴とする付記１３に記載の電子装置。
【０１０１】
（付記１５）前記電子部品の表面に溝が形成されており、
前記溝内に前記位置決め部材が設けられていることを特徴とする付記１４に記載の電子装置。
【０１０２】
（付記１６）前記第１の電子部品の表面及び前記第２の電子部品の表面の少なくとも一方に互いに対向する一対の壁が形成されており、
前記壁間の領域に前記位置決め部材が設けられていることを特徴とする付記１４に記載の電子装置。
【符号の説明】
【０１０３】
１，２，３，４，５  レジスト
１ａ，２ａ，３ａ，３ｂ，３ｃ，４ａ，５ａ，５ｂ  開口
１０，４０  半導体チップ
１１  半導体基板
１１ａ，２１ａ  レール溝
１２，２２  電極パッド
１３，２３  メッキシード層
１４，２４，４１  ストッパー
１５  第１の端子
２０，５０  回路基板
２１  パッケージ基板
２５，３１，３２，３３  第２の端子
２５ａ，３１ａ，３２ａ，３３ａ  凹部
２６  ハンダ
３０  ヘッドアタッチメント
４２ａ，４２ｂ  壁部
【図１】
2015149314.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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