(57)【要約】      （修正有）【課題】圧接パッケージに封入されるダイオードにおいて，熱抵抗が高い非圧接領域の発熱を低減する。【解決手段】アクティブ領域（ＡＲ）とこれを囲むターミネーション領域（ＴＲ）とを備え，ＡＲはｎ−基板１，一方の主表面上のｐ形拡散層２，反対表面上のｎ形高濃度不純物層３，ｐ形拡散層２に接するアノード電極５（ＡＥ），ｎ−基板１とｎ形高濃度不純物層３に接するカソード電極６（ＣＥ）を備え，ＴＲはｐ形拡散層２を取り囲むガードリング４（ＧＲ），ＧＲおよびｐ形拡散層２を取り囲みチップ端部に形成されたチャネルストッパ層８（ＣＳ），ＧＲとＣＳに接するフィールドプレート電極７を備え，ＡＥおよびＣＥは圧接により導通形成された半導体装置において，ＡＥの層に平行な方向の長さはｎ形高濃度不純物層３より長いため，非圧接領域のＣＥにｎ−基板１が接続され，非圧接領域のｎ−基板１に注入される電子が低減でき発熱が抑制される。【選択図】図１
2015177142.tif 000002
【特許請求の範囲】
【請求項１】
第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層と，前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，前記第1電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いことを特徴とする半導体装置。
【請求項２】
アクティブ領域と前記アクティブ領域を囲むように形成されたターミネーション領域とを備えた半導体装置にあって，
前記アクティブ領域は第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層とを備え，前記ターミネーション領域は前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，
前記第3半導体層の層に平行な方向の長さは前記第1電極層の層に平行な方向の長さと比較して，前記第1半導体層の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出した半導体装置。
【請求項３】
請求項1，2のいずれかに記載の半導体装置において，
前記第2電極層は少なくても前記第1電極層と対向する領域に形成された半導体装置。
【請求項４】
第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第1電極層の主表面に形成され，且つ前記第1電極層の層に平行な方向の長さより短い第3電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層と，前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第3電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，
前記第3電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いことを特徴とする半導体装置。
【請求項５】
請求項4に記載の半導体装置において，
前記第3半導体層の層に平行な方向の長さは前記第3電極層の層に平行な方向の長さと比較して，前記第1半導体層の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出した半導体装置。
【請求項６】
請求項4，5のいずれかに記載の半導体装置において，
前記第2電極層は少なくても前記第3電極層と対向する領域に形成された半導体装置。
【請求項７】
請求項1〜6のいずれかに記載の半導体装置において，
前記第3半導体層は第2導電形の第4半導体層に取り囲まれるように形成された半導体装置。
【請求項８】
請求項7に記載の半導体装置において，
前記第4半導体層は前記第2電極層とは電気的にフローティングとなる半導体装置。
【請求項９】
請求項1〜8のいずれかに記載の半導体装置において，
前記第1半導体層に結晶欠陥が形成された半導体装置。
【請求項１０】
請求項1〜9のいずれかに記載の半導体装置において，
前記第1半導体層と前記第3半導体層との間に第1導電形のバッファ層を形成した半導体装置。
【請求項１１】
第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，前記第1電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いことを特徴とする半導体装置。
【請求項１２】
第1導電形の第1半導体層の主表面に選択的に形成された第2導電形ベース層と，前記第2導電形ベース層の表面に形成された第1導電形ソース層と，前記第2導電形ベース層と前記第1導電形ソース層は電気的に接続され，且つ前記第1導電形ソース層の表面に形成された第1電極層と，前記第１半導体層と前記第１導電形ソース層とに挟まれた前記第2導電形ベース層の表面にゲート酸化膜を介して形成されたゲート電極と，前記第1半導体層を挟んで前記第2導電形ベース層の反対側に形成された第1導電形バッファ層と，前記第1導電形バッファ層の主表面の一部に形成された第2導電形エミッタ層と，前記第1導電形バッファ層と前記第2導電形エミッタ層に接するように形成された第2電極層とを備え，前記第2導電形ベース層と距離を隔て，且つ前記第2導電形ベース層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2導電形ベース層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，前記第1電極層の層に平行な方向の長さは前記第2導電形エミッタ層の層に平行な方向の長さより長いことを特徴とする半導体装置。
【請求項１３】
第1導電形の第1半導体層の主表面に選択的に形成された第2導電形ベース層と，前記第2導電形ベース層の表面に形成された第1導電形ソース層と，前記第2導電形ベース層と前記第1導電形ソース層は電気的に接続され，且つ前記第1導電形ソース層の表面に形成された第1電極層と，前記第１半導体層と前記第１導電形ソース層とに挟まれた前記第2導電形ベース層の表面にゲート酸化膜を介して形成されたゲート電極と，前記第1半導体層を挟んで前記第2導電形ベース層の反対側に形成された第1導電形バッファ層と，前記第1導電形バッファ層の主表面の一部に形成された第2導電形エミッタ層と，前記第1導電形バッファ層と前記第2導電形エミッタ層に接するように形成された第2電極層とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，前記第1電極層の層に平行な方向の長さは前記第2導電形エミッタ層の層に平行な方向の長さより長いことを特徴とする半導体装置。
【請求項１４】
一対の入力端子と，該入力端子間に接続され，複数の半導体スイッチング素子が直列接続される複数の直列接続回路と，該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え，前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置において，
前記複数の半導体スイッチング素子が，請求項1乃至13のいずれかに記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置およびそれを用いた電力変換装置に係り，特にダイオードを備えた電力用の半導体装置およびそれを用いた電力変換装置に関する。 
【背景技術】
【０００２】
大容量の電力用周波数変換装置，大形回転機の回転数制御装置等には主にサイリスタが用いられてきたが，近年，パワー素子として電流遮断能力を有したゲート絶縁型トランジスタ(Insulated Gate Bipolar Transistor : IGBT)への置き換えが検討されている。IGBTは電力変換装置の上アーム素子と下アーム素子として使用され，上アーム素子と下アーム素子の中間電位点に誘導性負荷が接続される。電力変換装置には，誘導性負荷に流れる電流を還流させるためのフリーホイールダイオードとして機能するダイオードが必要で，誘導性負荷と並列に接続される。
【０００３】
このダイオードは，ｎ−基板の一方の主表面に形成されたｐ形拡散層と，他方の主表面に形成されたｎ形高濃度不純物層から構成される。ｐ形拡散層にはアノード電極が接続され，ｎ形高濃度不純物層にはカソード電極が接続される。
【０００４】
ターミネーション領域には，アノード電極とカソード電極との間に印加された逆電圧を保持するため，ｐ形のガードリングを備えた構造が一般的に適用される。ガードリングはｐ形拡散層の端部から距離を隔てて，ｐ形拡散層を取り囲むように形成される。
【０００５】
ダイオードの動作として，オン状態とさせるには，アノード電極とカソード電極との間に外部から電圧を印加することで。ｐ形拡散層から正孔が，ｎ形高濃度不純物層から電子が注入される。よって，ｎ−基板には電子と正孔が蓄積される。一方，オフ状態とするには，逆電圧を印加して電流を遮断状態にする。ｎ−基板に蓄積された正孔をｐ形拡散層へ，電子をｎ形高濃度不純物層へ逆流させ排出させる(リバースリカバリ)。この排出される逆回復電流と逆電圧との積により損失が発生するため，リバースリカバリ時にダイオードは発熱する。特にｐ形拡散層の外周端部は，ターミネーション領域に蓄積されたキャリアが集中して排出されるため，限界試験の際に最も破壊しやすい箇所となる。
【０００６】
この問題に対応するために，例えば特開２００９-２８３７８１号公報に記載のように，ガードリングと対向する領域にｐ形カソード層をｎ−基板を挟んで形成することが知られている。このような構成とすることで，ガードリング直下（ターミネーション領域）に蓄積されるキャリアを低減できるため，リバースリカバリ時にｐ形拡散層の外周端部に流れる逆回復電流を低減し，破壊耐量を向上することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９-２８３７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら，上記従来技術のダイオード構造を大容量の電力変換装置等で使用される圧接パッケージに封入した場合，加圧されない非圧接領域の放熱が十分なされないため，熱暴走し易いという課題がある。以下，この課題について詳細に説明する。
【０００９】
圧接パッケージに封入されたダイオード（以下，圧接ダイオードと呼ぶ）は，アノード電極とカソード電極とを圧接して外部との電気的接続を取る。対向する圧接面の熱抵抗は，アノード電極とカソード電極の両面から冷却されるため，従来のワイヤボンディングを使用した実装方法と比較して小さいという特徴がある。これに対して，加圧されない非圧接領域の熱抵抗は，従来の実装方法と異なり素子のカソード電極とポスト電極とを半田により接合しないため，従来の実装方法と比較して高い。このため，圧接ダイオードは非圧接領域で蓄熱し易く，熱暴走し易い。
【００１０】
従来術のダイオード構造を圧接パッケージに封入した場合，ガードリング直下のｎ−基板に蓄積されるキャリアは低減されるが，アノード電極を通して圧接されないｐ形拡散層直下のｎ−基板１に蓄積されるキャリアは低減できず，発熱する。前述の通り，圧接ダイオードの非圧接領域は熱抵抗が高く，放熱が十分されないため，熱暴走し易い。
【００１１】
本発明は上述の点に鑑みなされたもので，その目的とするところは，熱抵抗が高い非圧接領域の発熱を抑制できる半導体装置を提供することである。また，それを用いた電力変換装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために，本発明では，第1電極層および第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，第1電極層の層に平行な方向の長さは第3半導体層の層に平行な方向の長さより長いように構成した。
【００１３】
また，第3半導体層の層に平行な方向の長さは第1電極層の層に平行な方向の長さと比較して，第1半導体層の層に垂直な方向の長さ分，アクティブ領域からターミネーション領域に向かって張り出すように構成した。
【００１４】
また，第1電極層および第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，第1電極層の層に平行な方向の長さは第2導電形エミッタ層の層に平行な方向の長さより長いように構成した。
【００１５】
より具体的には，アクティブ領域と前記アクティブ領域を囲むように形成されたターミネーション領域とを備えた半導体装置にあって，前記アクティブ領域は第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層とを備え，前記ターミネーション領域は前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，
前記第1電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いように国政した。
【００１６】
また，本発明の電力変換装置は，一対の入力端子と，該入力端子間に接続され，複数の半導体スイッチング素子が直列接続される複数の直列接続回路と，該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え，前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置において，前記複数の半導体スイッチング素子の各々が，上記の半導体装置であるように構成した。
【発明の効果】
【００１７】
本発明の半導体装置およびそれを用いた電力変換装置によれば，圧接パッケージに封入されるダイオードにおいて，熱抵抗が高い非圧接領域の発熱を低減できる効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１のダイオード構造の一例を示す。
【図２】本発明の非圧接領域に蓄積される正孔量を計算する際に使用したダイオードの断面構造を示す。
【図３】本発明の実施の形態１のｎ−基板に蓄積される正孔量をシミュレーションで検討した結果である。
【図４】本発明の実施の形態３のダイオード構造の一例を示す。
【図５】本発明の実施の形態４のダイオード構造の一例を示す。
【図６】本発明の実施の形態４のダイオード構造の一例を示す。
【図７】本発明の実施の形態５のダイオード構造の一例を示す。
【図８】本発明の実施の形態６のダイオード構造の一例を示す。
【図９】本発明の実施の形態７のダイオード構造の一例を示す。
【図１０】本発明の実施の形態８のダイオード構造の一例を示す。
【図１１】本発明の実施の形態９のダイオード構造の一例を示す。
【図１２】本発明の実施の形態１０のダイオード構造の一例を示す。
【図１３】参考比較を示す断面図である。
【発明を実施するための形態】
【００１９】
以下，図示した実施例に基づき本発明の半導体装置を詳細に説明する。なお，実施の形態を説明するための全図において，同一の部材には原則として同一の符号を付し，その繰り返しの説明は省略する。
（実施の形態１）
図１に，本発明の実施の形態１であるダイオードの断面構造を示す。
【００２０】
本実施の形態１のダイオードは，図１に示した通り，アクティブ領域２１とターミネーション領域２２を有している。アクティブ領域２１は，ｎ−基板１と，このｎ−基板１の一方の主表面に形成されたｐ形拡散層２と，ｎ−基板１を挟んでｐ形拡散層２の反対側に形成され，且つｎ−基板１より不純物濃度の高いｎ形高濃度不純物層３と，ｐ形拡散層２に接するように形成されたアノード電極５と，ｎ−基板１とｎ形高濃度不純物層３に接するように形成されたカソード電極６とを備えている。ターミネーション領域２２は，アクティブ領域２１を囲むように形成されており，ｐ形拡散層２と距離を隔て，且つｐ形拡散層２を取り囲むように形成されたガードリング４と，ガードリング４と距離を隔て，且つガードリング４およびｐ形拡散層２を取り囲むようにチップ端部に形成されたチャネルストッパ層８と，ガードリング４およびチャネルストッパ層８に接続されたフィールドプレート電極７とを備えている。このように形成されたアクティブ領域２１及びターミネーション領域２２において，アノード電極５およびカソード電極６は層に垂直な方向から５〜３０ＭＰａの圧力で圧接されることで外部との電気的導通を取るよう構成されており，アノード電極５の層に平行な方向の長さ（ｌ1）はｎ形高濃度不純物層３の層に平行な方向の長さ（ｌ2）より長いように形成される。
【００２１】
アノード電極５とカソード電極６との間に外部から電圧を印加することでオン状態となる。オン状態ではｐ形拡散層２から正孔が，ｎ形高濃度不純物層３から電子が注入されるため，ｎ−基板１には電子と正孔が蓄積される。一方，逆電圧を印加して電流を遮断状態にするためには，ｎ−基板１に蓄積された正孔をｐ形拡散層２へ，電子をｎ形高濃度不純物層３へ逆流させ排出しなければならない(リバースリカバリ)。
【００２２】
この排出される逆回復電流と逆電圧との積により損失が発生するため，リバースリカバリ時に発熱する。特にｐ形拡散層２の外周端部は，ターミネーション領域２１に蓄積されたキャリアが集中して排出される。
【００２３】
ターミネーション領域２１には，ｐ形のガードリング４を配置して，アノード電極５とカソード電極６との間に印加された逆電圧を保持する。ガードリング４はｐ形拡散層２の端部から距離を隔てて，ｐ形拡散層２を取り囲むように形成される。ｐ形拡散層２の外周端部における電界強度を緩和でき，高耐圧を確保できる。
【００２４】
ここで，アノード電極５の層に平行な方向の長さはｎ形高濃度不純物層３の層に平行な方向の長さより長いように形成される。そのため，非圧接領域のカソード電極６にｎ形高濃度不純物層３より電子注入効率が低いｎ−基板１が接続されるため，ｎ−基板１に蓄積されるキャリアが低減される。ｎ−基板１に蓄積されるキャリアが減少すると，リバースリカバリ時に発生する逆回復電流を低減できるため，非圧接領域の発熱が低減できる。
すなわち，図１３（参考比較図）に示したダイオード構造を大容量の電力変換装置等で使用される圧接パッケージに封入した場合，加圧されない非圧接領域の放熱が十分なされないため，熱暴走し易いが，本実施例では，熱暴走を回避できる。
【００２５】
図２は非圧接領域に蓄積される正孔量を計算する際に使用したダイオードの断面構造である。ｎ形高濃度不純物層３はアクティブ領域からターミネーション領域へ向かって張り出しており，ｎ形高濃度不純物層３の端部は非圧接領域に形成される。ｎ形高濃度不純物層３の端部とアノード電極５の端部との間の距離をＬとし，ｎ形高濃度不純物層３の端部がアノード電極５の端部と比較してチップ端に近い時のＬ値を正とした。また，ｎ−基板１の層に垂直な方向の長さはｔＷＦμｍとした。
【００２６】
図３は非圧接領域に蓄積された正孔量とＬとの関係で，シノプシス社のＴＣＡＤで計算した。図３の点線は，カソード全面にｎ形高濃度不純物層３を形成した時の正孔量を示している。Ｌが大きい（アノード電極５に対してアクティブ領域からターミネーション領域へ伸びるｎ形高濃度不純物層３の張り出しが大きい）ほどｎ−基板１に蓄積される正孔量は大きく，Ｌを＋１×ｔＷＦμｍより大きくすると飽和傾向を示す。Ｌを＋１×ｔＷＦμｍより短くした場合，蓄積された正孔量は減少し始め，Ｌを０μｍより小さくするとｎ−基板１に蓄積された正孔量の低減割合は小さくなる。Ｌを−０．３４×ｔＷＦμｍとした時のｎ−基板１に蓄積される正孔量は１．１５×ｔＷＦμｍと比較して４０％低減できる。
【００２７】
以上のように，本発明の実施例１のダイオードでは，アノード電極５の層に平行な方向の長さをｎ形高濃度不純物層３の層に平行な方向の長さより長くすることで非圧接領域のｎ−基板１に蓄積されるキャリアを低減できるため，非圧接領域の発熱を低減することができる。
（実施の形態２）
本発明の実施の形態２のダイオードは，ｎ形高濃度不純物層３の層に平行な方向の長さをアノード電極５の層に平行な方向の長さと比較して，ｎ−基板１の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出していることを特徴とする。つまり，図２に示したダイオード断面図のＬを，最大+ｔＷＦμｍまで張り出させた構造である。図３で示した通り，非圧接領域のｎ−基板１に蓄積された正孔量はＬを＋１×ｔＷＦμｍより小さくすることで低減できる。
（実施の形態３）
図４は，本発明の実施の形態３のダイオードの断面構造を示すものである。実施の形態３に示すダイオードの特徴は，カソード電極６を少なくてもアノード電極５と対向する領域に形成した点である。
【００２８】
このような構造にすることで，カソード電極６に接続されるｎ−基板１の面積が小さくなるため，非圧接領域に注入されるキャリアが低減できる。また，カソード電極６を少なくてもアノード電極５と対向する領域に設けることで，圧接面の熱抵抗増大を抑制している。図４では，カソード電極６の方がｎ形高濃度不純物層３より幅広い構造としているが，ｎ形高濃度不純物層３がカソード電極６よりターミネーション側へ張り出した構造でも問題ない。
（実施の形態４）
図５は，本発明の実施の形態４のダイオードの断面構造を示すものである。実施の形態４に示すダイオードの特徴は，ｐ形カソード層１０をｎ形高濃度半導体層３の周りを囲むように形成した点である。
【００２９】
このような構造にすることで，実施の形態１よりも非圧接領域のｎ−基板１に蓄積されるキャリアを低減できる。実施の形態１では，非圧接領域のカソード電極にｎ形高濃度不純物層３より電子注入効率が低いｎ−基板を接続することでｎ−基板１に蓄積されるキャリアを低減した。実施の形態４では非圧接領域のカソード電極６にｐ形カソード層を接続しているため，カソード電極側から電子が注入されず，ｎ−基板１に蓄積されるキャリアを更に低減できる。図５では非圧接領域のカソード電極６の全面にｐ形カソード層１０を接続しているが，ｎ形高濃度不純物層３とチップ端部に挟まれた一部の領域をｐ形カソード層１０とする構造でもよく，また，ｐ形カソード層１０の深さはｎ形高濃度不純物層３より浅くてもよい。
【００３０】
図６はｐ形カソード層１０をｎ形高濃度不純物層３とチップ端部に挟まれた一部の領域に設けたダイオードの断面構造の一例である。ｐ形カソード層１０をパターンニングすることでｎ−基板１に蓄積されるキャリアを調節できるため，ハードリカバリによるリカバリ耐量の低下を抑制できる。
（実施の形態５）
図７は，本発明の実施の形態５のダイオードの断面構造を示すものである。実施の形態５に示すダイオードの特徴は，ｐ形カソード層１０をカソード電極６と電気的にフローティングとする点である。
【００３１】
このような構造とすることで，実施の形態４と同様に非圧接領域に注入される電子を抑制しつつ，裏面パターンニングの工程コストを削減することができる。実施の形態４ではｐ形カソード層１０とｎ形高濃度不純物層３をパターングする必要があるため，マスクは２枚必要であった。実施の形態５では，ｐ形カソード層１０を裏面パターングで形成した後，全面インプラによりｎ形高濃度不純物層３を形成するため，必要なマスク枚数が１枚へ削減できる。
（実施の形態６）
図８は，本発明の実施の形態６のダイオードの断面構造を示すものである。実施の形態６に示すダイオードの特徴は，アノード電極５の主表面に形成した２層目のアノード電極１１の層に水平な方向の長さをｎ形高濃度不純物層３の層に水平な方向の長さより長くした点である。
【００３２】
このような構造とすることで，熱緩衝部材（図８に記載なし）を介して発生するアノード電極５とフィールドプレート電極７との短絡を抑制しつつ，非圧接領域の発熱を低減できる。図１を用いて，熱緩衝部材によるアノード電極５とフィールドプレート電極７との短絡について説明する。
【００３３】
圧接パッケージは，一般的にポスト電極とアノード電極５との間にＭｏ板等の熱緩衝部材を介在させる。熱緩衝部材を介在させる理由は，半導体素子とポスト電極の熱歪みによる荷重集中や，熱膨張差による接触面，特に半導体素子表面の磨耗などの物理的ダメージを低減させるためである。このため，図１で示したアノード電極５の主表面には熱緩衝部材（図１に記載なし）が接触している。熱緩衝部材はアノード電極５との間に半田等の接合をもたないため，層に水平な方向に位置ずれし易い。アノード電極５とフィールドプレート電極７を同じ高さに形成した場合，位置ずれした熱緩衝部材がフィールドプレート電極７と接触し，アノード電極５とショートする可能性がある。この電極同士の短絡は耐圧劣化の原因となり得る。
【００３４】
実施の形態６では，アノード電極５とフィールドプレート電極７との短絡を防止するため，アノード電極５の主表面に２層目のアノード電極１１を形成している。２層目のアノード電極１１の主表面の高さはフィールドプレート電極７の高さより高いため，熱緩衝部材が層に水平な方向へ位置ずれしたとしても，フィールドプレート電極７と接触し難くなる。加えて，２層目のアノード電極１１の長さをｎ形高濃度不純物層３の層に水平な方向の長さより長くすることで，非圧接領域に蓄積されるキャリアを低減し，非圧接領域の発熱を抑制できる。
（実施の形態７）
図９は，本発明の実施の形態７のダイオードの断面構造を示すものである。実施の形態７に示すダイオードの特徴は，ｎ−基板１とｎ形高濃度不純物層３との間にｎ形バッファ層１２を形成した点である。
【００３５】
このような構造とすることで，圧接ダイオードはノンパンチスルー型となるため，ｎ−基板１の薄膜化とｎ形高濃度不純物層３の不純物濃度コントロールにより，順方向の電圧降下とリカバリ損失のトレードオフを改善できる。
（実施の形態８）
図１０に，本発明の実施の形態８であるダイオードの断面構造を示す。
【００３６】
本実施の形態８のダイオードは，非圧接領域のｎ−基板１にライフタイムを局所的に短くした低ライフタイム領域１９を設けている点である。
【００３７】
このような構造とすることで，非圧接領域に蓄積されるキャリアが再結合して消滅する割合が高くなるため，非圧接領域の発熱を低減することができる。低ライフタイム領域の形成には電子線，プロトン，ヘリウムやAuやPtなどの重金属を使用する。また，図１０ではカソード電極６側のｎ−基板１に低ライフタイム領域１４を形成しているが，アノード電極側５側のｎ−基板１に形成しても非圧接領域のキャリアは低減するため問題ない。
（実施の形態９）
図１１に，本発明の実施の形態９であるＩＧＢＴの断面構造を示す。
【００３８】
本実施の形態９のＩＧＢＴは，アクティブ領域とアクティブ領域を囲むように形成されたターミネーション領域とを備えており，アクティブ領域はｎ−基板１の主表面に選択的に形成されたｐ形ベース層１６と，ｐ形ベース層１６の表面に形成されたｎ形ソース層１８と，ｐ形ベース層１６とｎ形ソース層１８は電気的に接続され，且つｎ形ソース層の表面に形成されたエミッタ電極１３と，ｎ−基板１とｎ形ソース層１８とに挟まれたｐ形ベース層１６の表面にゲート酸化膜を介して形成されたゲート電極１７と，ｎ−基板１を挟んでｐ形ベース層１６の反対側に形成されたｎ形バッファ層１２と，ｎ形バッファ層１２の主表面の一部に形成されたｐエミッタ層１５と，ｎ形バッファ層１２とｐ形エミッタ層１５に接するように形成されたコレクタ電極１４とを備え，ターミネーション領域はｐ形ベース層１６と距離を隔て，且つｐ形ベース層１６を取り囲むように形成されたガードリング４と，ガードリング４と距離を隔て，且つガードリング４およびｐ形ベース層１６を取り囲むようにチップ端部に形成されたチャネルストッパ８と，ガードリング４およびチャネルストッパ８に接続されたフィールドプレート電極７とを備え，エミッタ電極１３およびコレクタ電極１４は層に垂直な方向から圧接されることで外部との電気的導通を取る半導体装置において，エミッタ電極１３の層に平行な方向の長さはｐ形エミッタ層１５の層に平行な方向の長さより長いことを特徴としている。
【００３９】
このような構造とすることで，ＩＧＢＴにおいても，非圧接領域に注入されるキャリアが低減できるため，熱暴走を抑制できる。
（実施の形態１０）
図１２は，上述した各実施の形態で説明したダイオードまたはＩＧＢＴを採用した電力変換装置を示す回路図である。
【００４０】
図１２の実施の形態１０はインバータの回路図を示しており，１０６はゲート駆動回路，１０７はＩＧＢＴ，１０８はダイオード，１０１と１０２は入力端子，１０３から１０５は出力端子であり，インバータ回路に本実施の形態１から９で説明したＩＧＢＴまたはダイオードを適用して電力変換装置を構成している。
【００４１】
上述した各実施の形態で説明したＩＧＢＴまたはダイオードを電力変換装置に適用することで，電力変換装置の高信頼化が実現出来る。
【００４２】
尚，本実施の形態ではインバータ回路について説明したが，コンバータやチョッパ，ＭＭＣ(Modular Multilevel Converter)等のその他の電力変換装置についても同様の効果が得られる。
【００４３】
以上，本発明者によってなされた発明を，発明の実施の形態に基づき具体的に説明したが，本発明は前記実施の形態に限定されるものではなく，その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば，実施の形態８のエミッタ側のゲート形状はプレーナ型ではなくトレンチ型としてもよく，そのゲートはストライプ状やメッシュ状に配置してもよい。
【００４５】
また，例えば，前記実施の形態の半導体材料は，シリコンでもシリコンカーバイドでも良く，他の半導体装置にも広く適用することができる。
【００４６】
本発明は，半導体装置およびそれを用いた電力変換装置に関するもので，特にダイオードとそれを用いた電力変換装置に関するものである。
【符号の説明】
【００４７】
１：ｎ-基板
２：ｐ形拡散層
３：ｎ形高濃度不純物層
４：ガードリング
５：アノード電極
６：カソード電極
７：フィールドプレート電極
８：チャネルストッパ層
９：絶縁膜
１０：ｐ形カソード層
１１：２層目のアノード電極
１２：ｎ形バッファ層
１３：エミッタ電極
１４：コレクタ電極
１５：ｐエミッタ層
１６：ｐ形ベース層
１７：ゲート電極
１８：ｎ形ソース層
１９：低ライフタイム領域
１０１，１０２：入力端子
１０３，１０４，１０５：出力端子
１０６：ゲート駆動回路
１０７：ＩＧＢＴ
１０８：ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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