(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】ダミー配線ＤＭＬは、パッドＰＤ１を構成する複数の辺のうち、角部ＣＮＲに最も近い辺ＳＤ１に対して、離間しながら並行するように設けられたダミー部ＤＭＰ１と、パッドＰＤ１を構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺ＳＤ２に対して、離間しながら並行するように設けられたダミー部ＤＭＰ２とを含んでいる。つまり、ダミー配線ＤＭＬは、パッドＰＤ１の辺ＳＤ１に沿って延在するダミー部ＤＭＰ１と、パッドＰＤ１の辺ＳＤ２に沿って延在するダミー部ＤＭＰ２とから構成されている。【選択図】図９
2015170778.tif 000002
【特許請求の範囲】
【請求項１】
矩形形状をした半導体チップを備え、
前記半導体チップは、
（ａ）前記半導体チップの端辺に沿って配置された複数のパッド、
（ｂ）前記複数のパッドのうち、前記半導体チップの角部に最も近い位置に配置された第１パッドであって、矩形形状をした前記第１パッドの周辺に設けられたダミー配線、
を有し、
前記ダミー配線は、
（ｂ１）前記第１パッドを構成する複数の辺のうち、前記角部に最も近い第１辺に対して、離間しながら並行するように設けられた第１ダミー部、
（ｂ２）前記第１パッドを構成する前記複数の辺のうち、前記半導体チップの前記端辺に最も近い第２辺に対して、離間しながら並行するように設けられた第２ダミー部、
を含む、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体チップには、半導体素子が形成されており、
前記ダミー配線は、前記半導体素子と電気的に接続されておらず、配線として機能しない、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ダミー配線の電位は、フローティングである、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ダミー配線は、前記第１パッドと同層で形成されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ダミー配線の表面の高さは、前記第１パッドの表面の高さと同一である、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２ダミー部と前記半導体チップの前記端辺との間に、前記半導体チップの内部への異物の侵入を抑制するシールリングが形成されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体チップには、半導体素子が形成されており、
前記第１パッドと前記シールリングとの間には、前記半導体素子と電気的に接続される配線は存在しない、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１ダミー部と前記第２ダミー部とは、一体的に形成されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１ダミー部と前記第２ダミー部は、傾斜部によって接続されている、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記第２ダミー部は、前記複数のパッドと前記半導体チップの前記端辺との間に位置しながら、前記半導体チップの前記端辺に沿って延在している、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１ダミー部は、複数のドットパターンから構成され、
前記第２ダミー部は、複数のドットパターンから構成されている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２ダミー部は、前記複数のパッドと前記半導体チップの前記端辺との間に位置しながら、前記半導体チップの前記端辺に沿って延在している、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記複数のパッドおよび前記ダミー配線を覆うように表面保護膜が形成され、
前記表面保護膜には、前記複数のパッドのそれぞれの表面の一部を露出する開口部が形成されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１パッドの表面の高さは、前記ダミー配線の表面の高さと同一である一方、
前記ダミー配線を覆う前記表面保護膜の高さは、前記第１パッドを覆う前記表面保護膜の高さよりも低い、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記半導体チップは、樹脂を含む封止体で封止されている、半導体装置。
【請求項１６】
（ａ）矩形形状のチップ領域と、前記チップ領域を区画するスクライブ領域とを有する半導体基板を用意する工程、
（ｂ）前記チップ領域と前記スクライブ領域との境界線に沿って、前記チップ領域内に矩形形状の複数のパッドを形成し、かつ、前記複数のパッドのうち、前記チップ領域の角部に最も近い第１パッドの周辺にダミー配線を形成する工程、
を備え、
前記（ｂ）工程で形成される前記ダミー配線は、
前記第１パッドを構成する複数の辺のうち、前記チップ領域の角部に最も近い第１辺に対して、離間しながら並行する第１ダミー部と、
前記第１パッドを構成する前記複数の辺のうち、前記境界線に最も近い第２辺に対して、離間しながら並行する第２ダミー部と、
を含む、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
（ｃ）前記複数のパッドおよび前記ダミー配線を覆う表面保護膜を形成する工程、
（ｄ）前記表面保護膜に前記複数のパッドのそれぞれの表面の一部を露出する開口部を形成する工程、
（ｅ）前記（ｄ）工程後、前記スクライブ領域に沿って、前記半導体基板をダイシングすることにより、半導体チップを取得する工程、
（ｆ）前記（ｅ）工程後、前記開口部から露出する前記複数のパッドのそれぞれの表面にワイヤを接続する工程、
（ｇ）前記（ｆ）工程後、前記半導体チップを封止する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記（ｇ）工程後、温度サイクル試験を実施する工程を有する、半導体装置の製造方法。
【請求項１９】
請求項１７に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記複数のパッドおよび前記ダミー配線を覆うように酸化シリコン膜を形成する工程、
（ｃ２）前記酸化シリコン膜上に窒化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記（ｃ１）工程は、高密度プラズマＣＶＤ法により実施する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、パッドを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００３−４５８７６号公報（特許文献１）には、パッドの周囲にダミー配線を形成する技術が記載されている。
【０００３】
特開平５−２３５０８５号公報（特許文献２）には、ボンディングパッドを囲むように、カバー膜から露出するダミーパッドを設ける技術が記載されている。
【０００４】
特開２０１０−１０１９７号公報（特許文献３）には、半導体チップのコーナ部に、プローブ専用の小さなパッドを設ける技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−４５８７６号公報
【特許文献２】特開平５−２３５０８５号公報
【特許文献３】特開２０１０−１０１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、半導体チップに形成されているパッドにおいて、パッドの表面の大部分は、表面保護膜に設けられた開口部から露出している一方、パッドの端部は、表面保護膜で覆われている。すなわち、パッドの端部においては、パッドの厚みに起因する段差を覆うように表面保護膜が形成されている。
【０００７】
ここで、例えば、半導体チップを個片化するダイシング時に加わる応力や、半導体チップを封止する封止体から加わる応力などによって、パッドの端部に形成される段差を覆う表面保護膜にクラックが発生する場合がある。特に、矩形形状をした半導体チップの角部付近に配置されたパッドでは、パッドの端部に形成される段差を覆う表面保護膜にクラックが発生しやすくなる傾向がある。つまり、半導体チップの角部では、応力が加わりやすいことから、パッドの端部に形成される段差を覆う表面保護膜において、クラックの発生が顕在化しやすくなる。このことから、現状の半導体装置では、パッドの端部に形成される段差を覆う表面保護膜におけるクラックの発生を抑制して、半導体装置の信頼性を向上する観点から改善の余地が存在する。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態における半導体装置は、半導体チップの角部に最も近い位置に配置された第１パッドの周辺に設けられたダミー配線を有する。このとき、ダミー配線は、第１パッドを構成する複数の辺のうち、半導体チップの角部に最も近い第１辺に対して、離間しながら並行するように設けられた第１ダミー部と、半導体チップの端辺に最も近い第２辺に対して、離間しながら並行するように設けられた第２ダミー部と、を含む。
【００１０】
また、一実施の形態における半導体装置の製造方法は、チップ領域とスクライブ領域との境界線に沿って、チップ領域内に矩形形状の複数のパッドを形成し、かつ、複数のパッドのうち、チップ領域の角部に最も近い第１パッドの周辺にダミー配線を形成する工程を備える。このとき、ダミー配線は、第１パッドを構成する複数の辺のうち、半導体チップの角部に最も近い第１辺に対して、離間しながら並行するように設けられた第１ダミー部と、半導体チップの端辺に最も近い第２辺に対して、離間しながら並行するように設けられた第２ダミー部と、を含む。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】ＱＦＰパッケージからなる半導体装置を上面から見た平面図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】半導体チップのレイアウト構成を示す図である。
【図４】パッドを含むパッドの近傍領域の構造を示す断面図である。
【図５】「アルミスライド」の発生メカニズムを説明する図である。
【図６】「アルミスライド」の発生メカニズムを説明する図である。
【図７】「アルミスライド」の発生メカニズムを説明する図である。
【図８】実施の形態における半導体チップのレイアウト構成を示す図である。
【図９】図８の一部領域を拡大した拡大図である。
【図１０】図９のＡ−Ａ線で切断した断面図である。
【図１１】図９のＢ−Ｂ線で切断した模式的な断面図である。
【図１２】実施の形態の半導体装置において、半導体チップの角部に最も近い位置に配置されたパッドおよびその周辺近傍の構造を示す断面図である。
【図１３】半導体ウェハのレイアウト構成を示す平面図である。
【図１４】実施の形態における半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】パッドを形成した後のチップ領域とスクライブ領域との境界領域近傍を示す断面模式図である。
【図２１】半導体ウェハに集積回路を形成した後、例えば、ＱＦＰパッケージからなる半導体装置を製造する工程の流れを示すフローチャートである。
【図２２】実施の形態の変形例１を示す模式図であって、図８の一部領域を拡大した拡大図に相当する図である。
【図２３】実施の形態の変形例２を示す模式図であって、図８の一部領域を拡大した拡大図に相当する図である。
【図２４】実施の形態の変形例３を示す模式図であって、図８の一部領域を拡大した拡大図に相当する図である。
【図２５】実施の形態の変形例４を示す模式図であって、図８の一部領域を拡大した拡大図に相当する図である。
【図２６】実施の形態の変形例５を示す模式図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態）
＜半導体装置（ＱＦＰパッケージ）の構成例＞
半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージやＱＦＰ（Quad Flat Package）パッケージなどのように様々な種類がある。本実施の形態における技術的思想は、これらのパッケージに適用可能であり、以下に、一例として、ＱＦＰパッケージからなる半導体装置の構成について説明する。
【００１９】
図１は、ＱＦＰパッケージからなる半導体装置ＳＡ１を上面から見た平面図である。図１に示すように、半導体装置ＳＡ１は矩形形状をしており、半導体装置ＳＡ１の上面は樹脂（封止体）ＭＲで覆われている。そして、樹脂ＭＲの外形を規定する４辺から外側に向ってアウターリードＯＬが突き出ている。
【００２０】
続いて、半導体装置ＳＡ１の内部構造について説明する。図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、チップ搭載部ＴＡＢの裏面は樹脂ＭＲで覆われている。一方、チップ搭載部ＴＡＢの上面には半導体チップＣＨＰが搭載されており、チップ搭載部ＴＡＢはインナーリードＩＬ１（リード端子）と分離されている。半導体チップＣＨＰの主面にはパッドＰＤが形成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤは、インナーリードＩＬ１とワイヤＷで電気的に接続されている。これらの半導体チップＣＨＰ、ワイヤＷおよびインナーリードＩＬ１は樹脂ＭＲで覆われており、インナーリードＩＬ１と一体化しているアウターリードＯＬ（リード端子）が樹脂ＭＲから突き出ている。樹脂ＭＲから突き出ているアウターリードＯＬは、ガルウィング形状に成形されており、その表面にめっき膜ＰＦが形成されている。
【００２１】
チップ搭載部ＴＡＢ、インナーリードＩＬ１、および、アウターリードＯＬは、例えば、銅材や鉄とニッケルとの合金である４２アロイ（４２Alloy）などから形成されており、ワイヤＷは、例えば、金線から形成されている。半導体チップＣＨＰは、例えば、シリコンや化合物半導体（ＧａＡｓなど）から形成されており、この半導体チップＣＨＰには、ＭＯＳＦＥＴなどの複数の半導体素子が形成されている。そして、半導体素子の上方に層間絶縁膜を介して多層配線が形成されており、この多層配線の最上層に多層配線と接続されるパッドＰＤが形成されている。したがって、半導体チップＣＨＰに形成されている半導体素子は、多層配線を介してパッドＰＤと電気的に接続されていることになる。つまり、半導体チップＣＨＰに形成されている半導体素子と多層配線により集積回路が形成され、この集積回路と半導体チップＣＨＰの外部とを接続する端子として機能するものがパッドＰＤである。このパッドＰＤは、ワイヤＷでインナーリードＩＬ１と接続され、インナーリードＩＬ１と一体的に形成されているアウターリードＯＬと接続されている。このことから、半導体チップＣＨＰに形成されている集積回路は、パッドＰＤ→ワイヤＷ→インナーリードＩＬ１→アウターリードＯＬ→外部接続機器の経路によって、半導体装置ＳＡ１の外部と電気的に接続することができることがわかる。つまり、半導体装置ＳＡ１に形成されているアウターリードＯＬから電気信号を入力することにより、半導体チップＣＨＰに形成されている集積回路を制御することができることがわかる。また、集積回路からの出力信号をアウターリードＯＬから外部へ取り出すこともできることがわかる。
【００２２】
次に、図３は、半導体チップＣＨＰのレイアウト構成を示す図である。図３において、半導体チップＣＨＰは、例えば、矩形形状をしており、半導体チップＣＨＰの端辺に沿って、複数のパッドＰＤが配置されている。これらの複数のパッドＰＤのそれぞれにおいて、図３では図示されていないが、パッドＰＤの表面の大部分は、表面保護膜に設けられた開口部から露出している一方、パッドＰＤの端部は、表面保護膜で覆われている。
【００２３】
ここで、例えば、半導体チップＣＨＰを個片化するダイシング時に加わる応力や、半導体チップＣＨＰを封止する樹脂（封止体）から加わる応力などによって、パッドＰＤの端部を覆う表面保護膜にクラックが発生する場合がある。特に、図３のうち、半導体チップＣＨＰの角部近傍領域である領域Ａ１の拡大図に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近く配置されたパッドＰＤ１の周辺領域Ｒ１で表面保護膜にクラックが発生しやすくなる傾向がある。つまり、半導体チップＣＨＰの角部ＣＮＲでは、応力が加わりやすいことから、角部ＣＮＲに最も近く配置されたパッドＰＤ１の端部を覆う表面保護膜において、クラックの発生が顕在化する。したがって、半導体チップＣＨＰを樹脂で封止する半導体装置では、角部ＣＮＲに最も近く配置されたパッドＰＤ１の端部を覆う表面保護膜でのクラックの発生を抑制する観点から、改善の余地が存在する。以下では、この改善の余地の詳細について説明する。
【００２４】
＜改善の余地＞
図４は、パッドＰＤを含むパッドＰＤの近傍領域の構造を示す断面図である。図４に示すように、例えば、アルミニウムを主成分とするパッドＰＤを覆うように、例えば、酸化シリコン膜ＯＸＦと窒化シリコン膜ＳＮＦとの積層膜からなる表面保護膜ＰＡＳが形成されている。そして、この表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤの表面の一部が露出している。一方、パッドＰＤの端部は、表面保護膜ＰＡＳで覆われている。すなわち、パッドＰＤの端部においては、パッドＰＤの厚みに起因する段差を覆うように表面保護膜ＰＡＳが形成されている。さらに、開口部ＯＰから露出するパッドＰＤの表面には、例えば、金線からなるワイヤＷが接続されており、ワイヤＷが接続されたパッドＰＤの表面を含む表面保護膜ＰＡＳ上は、例えば、樹脂ＭＲで覆われている。
【００２５】
ここで、図４に示す領域Ｂ１に着目すると、パッドＰＤの厚みで生じる段差に起因して、表面保護膜ＰＡＳの被覆形状が急峻化するとともに、領域Ｂ１における表面保護膜ＰＡＳの膜厚の薄膜化が生じることがわかる。このことは、表面保護膜ＰＡＳを封止する樹脂ＭＲからの応力が、表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が生じている領域Ｂ１で大きくなることを意味する。つまり、表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が生じている領域Ｂ１では、樹脂ＭＲから大きな応力がかかり、この結果、図５に示すように、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなるのである。特に、図３に示す半導体チップＣＨＰの角部ＣＮＲでは、樹脂から加わる応力が大きくなりやすいことから、角部ＣＮＲに最も近く配置されたパッドＰＤ（ＰＤ１）の端部を覆う表面保護膜の周辺領域Ｒ１において、クラックの発生が顕在化しやすくなるのである。
【００２６】
さらに、近年では、集積回路の集積度を向上する観点から、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）に代表される半導体素子の微細化や半導体素子と接続される配線の微細化が行なわれている。このような半導体素子や配線の微細化が進むにつれて、パッドＰＤの膜厚は厚くなる傾向にある。なぜなら、一見すると、半導体素子や配線の微細化の世代が進むにつれて、パッドＰＤの膜厚も薄くなると考えてしまうが、実際には、微細化の世代が進むということは、半導体チップＣＨＰに形成される集積回路が高集積化されることを意味し、これによって、半導体チップＣＨＰで使用する電流量が増加することを意味するからである。すなわち、半導体チップＣＨＰで使用する電流量が増加するということは、高集積化された集積回路と接続されるパッドＰＤに大きな電流が流れることを意味し、できるだけパッドＰＤの低抵抗化を図る必要があるため、パッドＰＤの膜厚を厚くする必要があるのである。このことから、微細化の世代が進むにつれて、パッドＰＤの膜厚が厚くなる傾向にある。このことは、微細化の世代が進んだ製品において、パッドＰＤの厚みに起因する段差が大きくなることを意味し、これによって、例えば、図４に示す領域Ｂ１において、表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が顕著になると考えられる。
【００２７】
以上のことから、微細化の世代が進んだ製品において、半導体チップＣＨＰの角部ＣＮＲに最も近く配置されたパッドＰＤの端部を覆う表面保護膜ＰＡＳの領域Ｂ１に印加される樹脂ＭＲからの応力が大きくなり、この結果、表面保護膜ＰＡＳでのクラックＣＬＫの発生がより顕在化すると考えられる。すなわち、微細化の世代が進んだ製品で、かつ、半導体チップＣＨＰの角部ＣＮＲに最も近く配置されたパッドＰＤほど、パッドＰＤの厚みで生じる段差に起因して、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなると考えられるため、表面保護膜ＰＡＳにおけるクラックＣＬＫの発生を抑制する必要性が高まることになる。
【００２８】
そして、図５に示すように、表面保護膜ＰＡＳにクラックＣＬＫが発生すると、製品の完成後に行われる温度サイクル試験によって、パッドＰＤの一部の位置がずれる、いわゆる「アルミスライド」と呼ばれる現象が生じる。具体的に、温度サイクル試験では、例えば、−６５℃と１５０℃の間で温度を繰り返し変化させることにより、半導体装置の信頼性を確認することが行なわれる。このとき、図６に示すように、表面保護膜ＰＡＳにクラックＣＬＫが発生した状態で温度変化が繰り返されると、温度変化に基づく樹脂ＭＲの膨張と収縮に起因する応力によって、図７に示すように、パッドＰＤの一部の位置がずれることになり、「アルミスライド」が生じることになる。このような「アルミスライド」が生じると、パッドＰＤの一部の位置が正常な位置からずれることになり、これによって、パッドＰＤの外観不良が引き起こされることになる。したがって、パッドＰＤの外観不良を抑制するためには、パッドＰＤの位置ずれ現象である「アルミスライド」を抑制する必要がある。そして、この「アルミスライド」は、表面保護膜ＰＡＳにクラックＣＬＫが発生することにより生じることから、パッドＰＤの外観不良を抑制するためには、表面保護膜ＰＡＳでのクラックＣＬＫの発生を抑制する必要があることになる。
【００２９】
そこで、本実施の形態では、パッドＰＤの厚みで生じる段差に起因する表面保護膜ＰＡＳでのクラックＣＬＫの発生を抑制する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明する。
【００３０】
＜半導体チップの構成＞
図８は、本実施の形態における半導体チップＣＨＰのレイアウト構成を示す図である。図８において、半導体チップＣＨＰは、例えば、矩形形状をしており、半導体チップＣＨＰの端辺に沿って、アルミニウムを主成分とする複数のパッドＰＤが配置されている。これらの複数のパッドＰＤのそれぞれにおいて、図８では図示されていないが、パッドＰＤの表面の大部分は、表面保護膜に設けられた開口部から露出している一方、パッドＰＤの端部は、表面保護膜で覆われている。
【００３１】
本明細書で、「主成分」とは、部材（層や膜）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「アルミニウムを主成分とするパッドＰＤ」とは、パッドＰＤの材料がアルミニウム（Ａｌ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、パッドＰＤが基本的にアルミニウムから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【００３２】
例えば、半導体装置で一般的に使用されているパッドＰＤに着目すると、このパッドＰＤは、通常、チタン／窒化チタン膜からなるバリア導体膜でアルミニウム膜を挟んだ構成をしている。すなわち、パッドＰＤは、第１バリア導体膜と、この第１バリア導体膜上に形成されたアルミニウム膜と、アルミニウム膜上に形成された第２バリア導体膜からなる。この場合、第１バリア導体膜とアルミニウム膜と第２バリア導体膜からなる積層膜でパッドＰＤが構成されている場合、このパッドＰＤは、アルミニウム膜が大部分を占めることになるため、「アルミニウムを主成分とするパッドＰＤ」となる。
【００３３】
また、本明細書でいうアルミニウム膜には、純粋なアルミニウム膜である場合だけでなく、アルミニウムにシリコンが添加されたアルミニウム合金膜（ＡｌＳｉ膜）や、アルミニウムにシリコンと銅が添加されたアルミニウム合金膜（ＡｌＳｉＣｕ膜）も含む広い概念で使用されており、これらのアルミニウム合金膜を含むパッドＰＤも「アルミニウムを主成分とするパッドＰＤ」に含まれることになる。つまり、本明細書でいう「アルミニウムを主成分とするパッドＰＤ」には、アルミニウム膜とバリア導体膜を含むパッドＰＤにも使用されるとともに、アルミニウム膜自体がアルミニウム合金膜である場合のパッドＰＤにも使用されることになる。
【００３４】
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。図９は、図８の領域Ｃ１を拡大した拡大図である。図９において、半導体チップＣＨＰは、端辺ＥＳを有しており、この端辺ＥＳに沿って、端辺ＥＳの内側領域に、矩形形状をした複数のパッドＰＤが配置されている。詳細には、まず、半導体チップＣＨＰの端辺ＥＳの内側領域に、ダミー領域ＤＭＲが形成されており、このダミー領域ＤＭＲの内側領域に、シールリング領域ＳＲＲが形成されている。ダミー領域ＤＭＲには、ダイシング時に発生するおそれのあるクラックの半導体チップＣＨＰ内（チップ領域内）への進行を抑制するダミーパターンが設けられており、シールリング領域ＳＲＲには、半導体チップＣＨＰの内部への異物の侵入を抑制するシールリングが設けられている。なお、ダミー領域ＤＭＲのダミーパターンは必ずしも必要ではない。しかし、上述のクラック防止や、各配線層の形成時に行われるＣＭＰ工程での平坦性向上のため、ダミーパターンを設ける方が好ましい。
【００３５】
なお、本実施の形態では、説明を簡単にするため、ダミー領域ＤＭＲを半導体チップＣＨＰの一部として記載している。しかし、ダイシング前のウェハ状態ではダミー領域ＤＭＲはスクライブ領域ＳＣＲと一体化している領域である。従って、後述の説明では、ダミー領域ＤＭＲをスクライブ領域ＳＣＲの一部として表わすこともある。
【００３６】
そして、シールリング領域ＳＲＲの内側領域に、複数のパッドＰＤが配置されている。このとき、本明細書では、複数のパッドＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置されたパッドをパッドＰＤ１と呼ぶことにする。
【００３７】
図９に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置されたパッドＰＤ１は、矩形形状をしており、このパッドＰＤ１の周辺にダミー配線ＤＭＬが設けられている。このように、パッドＰＤ１の周辺にダミー配線ＤＭＬを設ける点に本実施の形態における特徴点がある。図９において、具体的に、このダミー配線ＤＭＬは、パッドＰＤ１を構成する複数の辺のうち、角部ＣＮＲに最も近い辺ＳＤ１に対して、離間しながら並行するように設けられたダミー部ＤＭＰ１と、パッドＰＤ１を構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺ＳＤ２に対して、離間しながら並行するように設けられたダミー部ＤＭＰ２とを含んでいる。つまり、ダミー配線ＤＭＬは、パッドＰＤ１の辺ＳＤ１に沿って延在するダミー部ＤＭＰ１と、パッドＰＤ１の辺ＳＤ２に沿って延在するダミー部ＤＭＰ２とから構成されている。このダミー部ＤＭＰ１とダミー部ＤＭＰ２は、一体的に形成されており、例えば、平面視において、Ｌ字形状をしている。
【００３８】
次に、図１０は、図９のＡ−Ａ線で切断した断面図である。図１０に示すように、例えば、シリコンからなる半導体基板１Ｓ上に、半導体素子の一例である電界効果トランジスタＱが形成されており、この電界効果トランジスタＱの上方に、例えば、微細な銅配線からなるファイン層ＦＬが形成されている。そして、このファイン層ＦＬの上方に、ファイン層ＦＬを構成する銅配線よりも幅の大きな銅配線からなるグローバル層ＧＬが形成されている。このグローバル層ＧＬ上には、パッドＰＤ１が形成されており、パッドＰＤ１と同層でダミー配線ＤＭＬが形成されている。このとき、図１０に示すように、ダミー配線ＤＭＬの表面の高さは、パッドＰＤ１の表面の高さと同一となっている。
【００３９】
ここで、図１０に示すように、パッドＰＤ１は、グローバル層ＧＬおよびファイン層ＦＬを介して、半導体基板１Ｓ上に形成された電界効果トランジスタＱと電気的に接続されている。一方、ダミー配線ＤＭＬは、半導体素子である電界効果トランジスタＱと電気的に接続されておらず、電気信号の伝達や電源電圧の供給などに使用される通常の配線（実配線）として機能しない。すなわち、パッドＰＤ１は、集積回路の一部を構成しているのに対し、ダミー配線ＤＭＬは、集積回路の一部を構成していない。このことから、例えば、ダミー配線ＤＭＬの電位は、フローティングとなっている。
【００４０】
続いて、同層に形成されているパッドＰＤ１とダミー配線ＤＭＬとを覆うように、表面保護膜ＰＡＳが形成されている。この表面保護膜ＰＡＳは、例えば、酸化シリコン膜ＯＸＦと窒化シリコン膜ＳＮＦとの積層膜から形成されている。そして、表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤ１の表面の一部が露出している。一方、ダミー配線ＤＭＬ上には、開口部が形成されておらず、ダミー配線ＤＭＬは、表面保護膜ＰＡＳで覆われている。
【００４１】
開口部ＯＰから露出しているパッドＰＤ１の表面には、例えば、金線からなるワイヤＷが接続されており、ワイヤＷが接続されたパッドＰＤ１の表面を含む表面保護膜ＰＡＳ上は、例えば、樹脂ＭＲで覆われている。
【００４２】
次に、図１１は、図９のＢ−Ｂ線で切断した模式的な断面図である。図１１に示すように、半導体チップＣＨＰの端辺ＥＳの内側にダミー領域ＤＭＲが設けられており、このダミー領域ＤＭＲに、ダミーパターンＤＰが形成されている。そして、ダミー領域ＤＭＲの内側に、シールリング領域ＳＲＲが設けられており、シールリング領域ＳＲＲには、シールリングＳＲＧが形成されている。さらに、シールリング領域ＳＲＲの内側領域が集積回路領域ＩＣＲとなっており、この集積回路領域ＩＣＲに、パッドＰＤ１と、このパッドＰＤ１と同層でダミー配線ＤＭＬが形成されている。このとき、本実施の形態では、パッドＰＤ１とシールリングＳＲＧとの間には、ダミー配線ＤＭＬだけが設けられており、半導体素子と電気的に接続される配線は存在しない。すなわち、パッドＰＤ１とシールリングＳＲＧとの間には、集積回路を構成する実配線は形成されていない。
【００４３】
なお、本実施の形態で開示するシールリングＳＲＧは、多層の配線層を接続することで形成されており、半導体基板１Ｓと接続されている。詳細に図示はしないが、半導体基板１Ｓに形成されているウェルと接続しており、接地電位等の固定電位とされている。一方、ダミーパターンＤＰは、シールリングＳＲＧと同じように多層の配線層によって形成されているが、各配線層が接続されている場合もあるし、分離している場合もある。ダミーパターンＤＰはシールリングＳＲＧと異なり、固定電位に接続されておらず、フローティング状態である。
【００４４】
さらに、図１１に示すように、同層に形成されているパッドＰＤ１とダミー配線ＤＭＬとを覆うように、酸化シリコン膜ＯＸＦと窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳが形成されている。そして、表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤ１の表面の一部が露出している一方、ダミー配線ＤＭＬ上は、表面保護膜ＰＡＳで覆われている。さらに、表面保護膜ＰＡＳは、集積回路領域ＩＣＲの外側に形成されているシールリング領域ＳＲＲとダミー領域ＤＭＲとを覆って、半導体チップＣＨＰの端辺ＥＳにまで延在するように形成されている。
【００４５】
なお、図１１において、集積回路領域ＩＣＲに形成されているパッドＰＤ１およびダミー配線ＤＭＬの下層に形成されている配線構造およびデバイス構造は、基本的に図１０と同様であるため、省略している。また、図１１において、パッドＰＤ１と接続されるワイヤ、および、表面保護膜ＰＡＳを覆う樹脂の図示も省略している。
【００４６】
以上のように、本実施の形態における特徴点は、例えば、図９〜図１１に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置されたパッドＰＤ１の周辺にダミー配線ＤＭＬを設ける点にある。さらに言えば、本実施の形態における特徴点は、ダミー配線ＤＭＬが、角部ＣＮＲに最も近い辺ＳＤ１に対して、離間しながら並行するように設けられたダミー部ＤＭＰ１と、半導体チップＣＨＰの端辺ＥＳに最も近い辺ＳＤ２に対して、離間しながら並行するように設けられたダミー部ＤＭＰ２とを含むように構成されている点にある。これにより、本実施の形態によれば、半導体装置の信頼性を向上することができるという顕著な効果を得ることができる。具体的に、本実施の形態における技術的思想によれば、半導体チップＣＨＰを樹脂で封止する半導体装置において、角部ＣＮＲに最も近く配置されたパッドＰＤ１の端部を覆う表面保護膜でのクラックの発生を抑制できるという顕著な効果を得ることができる。以下では、本実施の形態における技術的思想によれば、上述したような顕著な効果が得られる理由について説明する。
【００４７】
図１２は、本実施の形態の半導体装置において、半導体チップの角部に最も近い位置に配置されたパッドＰＤ１およびその周辺近傍の構造を示す断面図である。図１２に示すように、アルミニウムを主成分とするパッドＰＤ１を覆うように、例えば、酸化シリコン膜ＯＸＦと窒化シリコン膜ＳＮＦとの積層膜からなる表面保護膜ＰＡＳが形成されている。そして、この表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤ１の表面の一部が露出している。一方、パッドＰＤ１の端部は、表面保護膜ＰＡＳで覆われている。さらに、開口部ＯＰから露出するパッドＰＤ１の表面には、例えば、金線からなるワイヤＷが接続されており、ワイヤＷが接続されたパッドＰＤ１の表面を含む表面保護膜ＰＡＳ上は、例えば、樹脂ＭＲで覆われている。そして、本実施の形態では、パッドＰＤ１から離間した位置にダミー配線ＤＭＬが形成されており、表面保護膜ＰＡＳは、このダミー配線ＤＭＬも覆うように形成されている。
【００４８】
ここで、まず、ダミー配線ＤＭＬが形成されていないパッド構造を示す図４において、図４の領域Ｂ１に着目すると、パッドＰＤ１の厚みで生じる段差に起因して、表面保護膜ＰＡＳの被覆形状が急峻化するとともに、領域Ｂ１における表面保護膜ＰＡＳの膜厚の薄膜化が生じることがわかる。このことは、表面保護膜ＰＡＳを封止する樹脂ＭＲからの応力が、表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が生じている領域Ｂ１で大きくなることを意味する。つまり、表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が生じている領域Ｂ１では、樹脂ＭＲから大きな応力がかかり、この結果、表面保護膜ＰＡＳにクラックが発生しやすくなるのである。
【００４９】
これに対し、ダミー配線ＤＭＬが形成されているパッド構造を示す図１２において、図１２の領域Ｄ１に着目すると、パッドＰＤ１の厚みに起因する段差が生じていても、パッドＰＤ１の近傍領域にダミー配線ＤＭＬが形成されている結果、図４の領域Ｂ１に比べて、表面保護膜ＰＡＳの被覆形状の急峻化が緩和されているとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚が厚くなっていることがわかる。このことは、表面保護膜ＰＡＳを封止する樹脂ＭＲからの応力が、領域Ｄ１で抑制されることを意味する。つまり、表面保護膜ＰＡＳの被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚が厚くなっている領域Ｄ１では、樹脂ＭＲからの応力が抑制される。この結果、本実施の形態によれば、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生しにくくなることになる。
【００５０】
このように本実施の形態によれば、パッドＰＤ１の端部の近傍領域にダミー配線ＤＭＬを設けることにより、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの領域Ｄ１において、パッドＰＤ１の厚みに起因する段差が存在しても、表面保護膜ＰＡＳの被覆形状の急峻化を緩和することができるとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができるのである。すなわち、本実施の形態によれば、パッドＰＤ１の端部の近傍領域にダミー配線ＤＭＬを設けることにより、表面保護膜ＰＡＳを封止する樹脂ＭＲからの応力が加わりやすい領域Ｄ１において、応力に対する耐性を向上させることができるのである。この結果、本実施の形態によれば、領域Ｄ１において、表面保護膜ＰＡＳにクラックが発生することを抑制することができ、これによって、表面保護膜ＰＡＳにクラックが発生した状態で温度サイクル試験を実施することにより生じやすくなる「アルミスライド」を効果的に抑制することができる。そして、この「アルミスライド」を抑制できるということは、パッドＰＤ１の外観不良を低減できることを意味し、これによって、本実施の形態によれば、半導体装置の信頼性を向上することができるのである。
【００５１】
特に、電界効果トランジスタに代表される半導体素子や配線の微細化の世代が進むにつれて、パッドＰＤ１の膜厚が厚くなる傾向にある。このことは、微細化の世代が進んだ製品においては、パッドＰＤ１の厚みに起因する段差が大きくなることを意味する。したがって、半導体素子や配線の微細化が進むと、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状の急峻化や表面保護膜ＰＡＳの膜厚の薄膜化が問題点として顕在化しやすくなると考えられる。すなわち、微細化の世代が進んだ製品になればなるほど、パッドＰＤ１の厚みで生じる段差に起因して、表面保護膜ＰＡＳにクラックが発生しやすくなると考えられる。このため、特に、微細化の世代が進んだ製品では、表面保護膜ＰＡＳにおけるクラックの発生を抑制する重要性が高まると考えられる。
【００５２】
この点に関し、本実施の形態では、パッドＰＤ１の厚みに起因する段差が生じていても、パッドＰＤ１の近傍領域にダミー配線ＤＭＬが形成されている結果、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状の急峻化が緩和され、かつ、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの膜厚が厚くなる。そして、この現象は、半導体素子や配線の微細化の世代が進んで、パッドＰＤ１の膜厚が厚くなり、パッドＰＤ１の厚みに起因する段差が大きくなる場合にも同様に生じることになる。このことから、パッドＰＤ１の近傍領域にダミー配線ＤＭＬを形成することにより、本実施の形態によれば、たとえ、半導体素子や配線の微細化の世代が進んで、パッドＰＤ１の厚みに起因する段差が大きくなる場合にも、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生することを有効に防止することができるのである。このように、微細化の世代が進んで、パッドＰＤ１の厚みに起因する段差が大きくなる場合、すなわち、クラックの発生が顕在化しやすくなる場合に、本実施の形態における技術的思想を適用する有用性が増大することになる。ただし、本実施の形態における技術的思想は、パッドＰＤ１の厚みに起因する段差の大小に関わらず、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生することを抑制できる顕著な効果を得ることができることは言うまでもない。
【００５３】
本実施の形態では、図９に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１の周辺にダミー配線ＤＭＬが設けられている。具体的には、パッドＰＤ１の辺ＳＤ１に沿って離間しながら延在するダミー部ＤＭＰ１と、パッドＰＤ１の辺ＳＤ２に沿って離間しながら延在するダミー部ＤＭＰ２とが設けられている。このことから、応力が加わりやすい半導体チップＣＨＰの角部ＣＮＲに近いパッドＰＤ１において、パッドＰＤ１の端部を覆う表面保護膜にクラックが発生することを抑制することができるのである。つまり、本実施の形態では、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１に応力が加わりやすいことに着目して、このパッドＰＤ１の端部を覆う表面保護膜にクラックが発生しないように、パッドＰＤ１の周辺にダミー配線ＤＭＬを設けているのである。さらに、図３に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１においても、特に、パッドＰＤ１を構成する複数の辺のうち、角部ＣＮＲに最も近い辺と、半導体チップＣＨＰの端辺に最も近い辺とに近い周辺領域Ｒ１で表面保護膜にクラックが発生しやすいことがわかっている。そこで、このことを考慮して、本実施の形態では、図９に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１を構成する複数の辺のうち、角部ＣＮＲに最も近い辺ＳＤ１に対して、離間しながら並行するようにダミー部ＤＭＰ１を設けるとともに、半導体チップＣＨＰの端辺ＥＳに最も近い辺ＳＤ２に対して、離間しながら並行するようにダミー部ＤＭＰ２を設けている。これにより、本実施の形態によれば、パッドＰＤ１の端部を覆う表面保護膜にクラックが発生することを効果的に抑制することができる。
【００５４】
一方、本実施の形態では、例えば、図９に示すように、複数のパッドＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１以外のパッドＰＤの周辺には、ダミー配線ＤＭＬを設けていない。これは、上述したように、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１において、特に、応力が加わりやすく、パッドＰＤ１の端部を覆う表面保護膜にクラックが発生しやすいことを考慮したものである。言い換えれば、複数のパッドＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１以外のパッドＰＤにおいては、パッドＰＤ１よりも加わる応力が小さく、パッドＰＤの端部を覆う表面保護膜でのクラックの発生が顕在化しないことを考慮したものである。
【００５５】
このように、本実施の形態では、クラックの発生が顕在化するパッドＰＤ１の周辺にだけダミー配線ＤＭＬを設ける一方、パッドＰＤ１以外のパッドＰＤの周辺には、ダミー配線ＤＭＬを設けていない。つまり、本実施の形態では、表面保護膜でのクラックの発生が顕在化する必要最小限のパッドＰＤ１の周辺についてダミー配線ＤＭＬを設ける一方、その他のパッドＰＤの周辺については、表面保護膜でのクラックの発生が顕在化しにくいことから、ダミー配線ＤＭＬを設けていないのである。これにより、本実施の形態によれば、複数のパッドＰＤの大幅な設計変更を伴うことなく、表面保護膜でのクラックの発生を抑制することができる。別の言い方をすれば、複数のパッドＰＤのそれぞれにダミー配線ＤＭＬを設けることを考えると、それぞれのパッドＰＤ間の距離が大きくなることになり、半導体チップＣＨＰのサイズの増大を招くおそれがある。これに対し、本実施の形態では、表面保護膜でのクラックの発生が顕在化する必要最小限のパッドＰＤ１の周辺についてだけダミー配線ＤＭＬを設けているので、半導体チップＣＨＰのサイズの増大を招くことなく、表面保護膜でのクラックの発生を抑制することができる。すなわち、本実施の形態によれば、半導体装置の小型化を維持しながら、半導体装置の信頼性を向上することができるという顕著な効果を得ることができる。
【００５６】
また、図１２に示すように、本実施の形態では、パッドＰＤ１の表面の高さと、ダミー配線ＤＭＬの表面の高さが同一となっている。これにより、図１２に示す領域Ｄ１において、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにすることができるとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができる。つまり、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとが相違する場合よりも、パッドＰＤ１の表面の高さと、ダミー配線ＤＭＬの表面の高さが同一である場合のほうが、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにすることができるとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができるのである。このことから、本実施の形態によれば、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生することを効果的に抑制することができる。
【００５７】
以上のことから、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにするとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くして、表面保護膜ＰＡＳのクラックに対する耐性を向上する観点からは、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとを同一になるように形成することが望ましい。ただし、本実施の形態における技術的思想は、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとを同一にする場合に限らず、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとが相違する場合であっても、ダミー配線ＤＭＬを設けていれば、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生することを抑制することができる。
【００５８】
さらに、表面保護膜ＰＡＳのクラックに対する耐性を向上する観点からは、パッドＰＤ１とダミー配線ＤＭＬとの間の距離をできるだけ狭くすることが望ましい。なぜなら、パッドＰＤ１とダミー配線ＤＭＬとの間の距離が狭くなればなるほど、表面保護膜ＰＡＳの被覆形状がパッドＰＤ１の厚さに起因する段差を反映しにくくなるからである。すなわち、パッドＰＤ１とダミー配線ＤＭＬとの間の距離が狭くなればなるほど、表面保護膜ＰＡＳの被覆形状がパッドＰＤ１の厚さに起因する段差に対して鈍感になる。つまり、パッドＰＤ１とダミー配線ＤＭＬとの間の距離を狭くすることにより、図１２に示す領域Ｄ１において、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにすることができるとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができる。
【００５９】
したがって、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにするとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くして、表面保護膜ＰＡＳのクラックに対する耐性を向上する観点からは、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとを同一にし、かつ、パッドＰＤ１とダミー配線ＤＭＬとの間の距離を狭くすることが望ましいことになる。
【００６０】
なお、図１２に示すように、本実施の形態では、領域Ｄ１における表面保護膜ＰＡＳの被覆形状を緩やかにするとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができるが、ダミー配線ＤＭＬの外側を覆う表面保護膜ＰＡＳの被覆形状は、ダミー配線ＤＭＬの厚さに起因する段差を反映した被覆形状となる。すなわち、図１２の領域Ｅ１における表面保護膜ＰＡＳの被覆形状は、急峻化するとともに薄膜化する。したがって、本実施の形態の場合、図１２に示す領域Ｄ１でのクラックの発生を抑制することができるが、図１２に示す領域Ｅ１でクラックが発生するおそれがある。ただし、図１２に示す領域Ｅ１でクラックが発生し、このクラックに基づいて、「アルミスライド」が発生するとしても、「アルミスライド」はダミー配線ＤＭＬで生じることになる。つまり、図１２に示す領域Ｅ１でクラックが発生しても、パッドＰＤ１自体に「アルミスライド」が生じるわけではないので問題はないのである。言い換えれば、図１２に示す領域Ｄ１でのクラックの発生を抑制することができれば、パッドＰＤ１自体の「アルミスライド」を抑制することができるため、たとえ、図１２に示す領域Ｅ１でクラックが発生するおそれがあっても問題はないのである。本実施の形態で重要な点は、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳでクラックが発生すると、言い換えれば、図１２に示す領域Ｄ１でクラックが発生すると、パッドＰＤ１に「アルミスライド」が生じる原因となるため、図１２に示す領域Ｄ１でのクラックの発生を確実に抑制することである。そして、本実施の形態では、パッドＰＤ１の周辺にダミー配線ＤＭＬを設けることにより、図１２に示す領域Ｄ１でのクラックの発生が充分に抑制できるため、図１２に示す領域Ｅ１でクラックが発生するおそれがあっても問題はないのである。ただし、パッドＰＤ１とダミー配線ＤＭＬとの間の距離が狭い場合には、例えば、ダミー配線ＤＭＬが「アルミスライド」して、パッドＰＤ１に接触し、さらには、ダミー配線ＤＭＬの「アルミスライド」によって、ダミー配線ＤＭＬと接触したパッドＰＤ１が「アルミスライド」することも考えられる。したがって、パッドＰＤ１の「アルミスライド」を確実に防止する観点からは、パッドＰＤ１とダミー配線ＤＭＬとの間の距離は、狭くなり過ぎないことも必要である。
【００６１】
以上のことから、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状を緩やかにするとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くして、表面保護膜ＰＡＳのクラックに対する耐性を向上する観点からは、パッドＰＤ１とダミー配線ＤＭＬとの間の距離を狭くすることが望ましい。一方、パッドＰＤ１とダミー配線ＤＭＬとの間の距離が狭くなり過ぎても、ダミー配線ＤＭＬの「アルミスライド」に起因するパッドＰＤ１の「アルミスライド」が生じる可能性もある。このため、パッドＰＤ１の「アルミスライド」を確実に防止して、パッドＰＤ１の外観不良を回避する観点からは、パッドＰＤ１とダミー配線ＤＭＬとの間の距離を狭くしつつも、ある一定値以上離れた最適な範囲が存在することになる。例えば、「アルミスライド」の移動量に対するデータを収集して、パッドＰＤ１とダミー配線ＤＭＬとの間の距離を設定することもできる。
【００６２】
＜半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６３】
図１３は、半導体ウェハＷＦのレイアウト構成を示す平面図である。図１３に示すように、半導体ウェハＷＦは、略円盤形状をしており、内部領域に複数のチップ領域ＣＲを有している。複数のチップ領域ＣＲのそれぞれには、電界効果トランジスタに代表される半導体素子と多層配線層が形成されており、これらの複数のチップ領域ＣＲは、スクライブ領域ＳＣＲによって区画されている。本実施の形態では、図１３に示すように、矩形形状のチップ領域ＣＲと、チップ領域ＣＲを区画するスクライブ領域ＳＣＲとを有する半導体ウェハ（半導体基板）ＷＦを用意する。この段階で、半導体ウェハＷＦの複数のチップ領域ＣＲのそれぞれには、電界効果トランジスタに代表される半導体素子が形成され、この半導体素子の上方に、例えば、ダマシン法によって、銅配線からなる多層配線層が形成されている。そして、以下の工程では、複数のチップ領域ＣＲのそれぞれにおいて、多層配線層の最上層にパッドを形成する工程から説明することにする。この工程では、図９のＢ−Ｂ線での断面図に対応した図１１のうちの集積回路領域ＩＣＲに着目して説明する。
【００６４】
まず、図１４に示すように、層間絶縁膜ＩＬ上に、バリア導体膜ＢＣＦ１と、バリア導体膜ＢＣＦ１上に形成されたアルミニウム膜ＡＦと、アルミニウム膜ＡＦ上に形成されたバリア導体膜ＢＣＦ２とからなる積層膜を形成する。バリア導体膜ＢＣＦ１は、例えば、チタン膜と窒化チタン膜との積層膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。また、アルミニウム膜ＡＦは、アルミニウムを主成分とする膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。さらに、バリア導体膜ＢＣＦ２は、例えば、窒化チタン膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。
【００６５】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、バリア導体膜ＢＣＦ１とアルミニウム膜ＡＦとバリア導体膜ＢＣＦ２とからなる積層膜をパターニングする。この積層膜のパターニングにより、パッドＰＤ１とダミー配線ＤＭＬを形成することができる。このとき、パッドＰＤ１とダミー配線ＤＭＬとは、一定距離だけ離間しながら形成されるとともに、パッドＰＤ１の表面の高さと、ダミー配線ＤＭＬの表面の高さが同一になるように形成される。
【００６６】
この工程では、図１３に示すチップ領域ＣＲとスクライブ領域ＳＣＲとの境界線に沿って、チップ領域ＣＲ内に矩形形状の複数のパッドＰＤを形成し（図８参照）、かつ、複数のパッドＰＤのうち、チップ領域ＣＲの角部ＣＮＲに最も近いパッドＰＤ１の周辺にダミー配線ＤＭＬが形成される（図９参照）。この工程で形成されるダミー配線ＤＭＬは、例えば、図９を参照するとわかるように、パッドＰＤ１を構成する複数の辺のうち、チップ領域ＣＲの角部ＣＮＲに最も近い辺ＳＤ１に対して、離間しながら並行するダミー部ＤＭＰ１と、パッドＰＤ１を構成する複数の辺のうち、境界線（図９の端辺ＥＳに相当）に最も近い辺ＳＤ２に対して、離間しながら並行するダミー部ＤＭＰ２とを含むように形成されることになる。
【００６７】
次に、図１６に示すように、パッドＰＤ１とダミー配線ＤＭＬとを覆う層間絶縁膜ＩＬ上に酸化シリコン膜ＯＸＦを形成する。この酸化シリコン膜ＯＸＦは、例えば、高密度プラズマＣＶＤ法によって形成することができる。その後、図１７に示すように、酸化シリコン膜ＯＸＦ上に窒化シリコン膜ＳＮＦを形成する。窒化シリコン膜ＳＮＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。このようにして、パッドＰＤ１とダミー配線ＤＭＬとを覆うように、酸化シリコン膜ＯＸＦと窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳを形成することができる。
【００６８】
このとき、本実施の形態では、パッドＰＤ１の厚みに起因する段差が生じていても、パッドＰＤ１の近傍領域にダミー配線ＤＭＬが形成されているため、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状の急峻化が緩和されているとともに、パッドＰＤ１の端部における表面保護膜ＰＡＳの膜厚を厚くすることができる。
【００６９】
続いて、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳにパッドＰＤ１の表面の一部を露出する開口部ＯＰを形成する。一方、ダミー配線ＤＭＬを露出する開口部は形成されず、ダミー配線ＤＭＬの表面は、表面保護膜ＰＡＳで覆われた状態を維持する。その後、図１９に示すように、開口部ＯＰから露出するパッドＰＤ１の表面をエッチングすることにより、開口部ＯＰから露出するパッドＰＤ１の表面に形成されているバリア導体膜（窒化チタン膜）を除去する。これにより、開口部ＯＰからアルミニウム膜が露出することになる。
【００７０】
以上のようにして、多層配線層の最上層にパッドＰＤ１を形成することができる。具体的に、図２０は、パッドＰＤ１を形成した後の図であり、端辺ＥＳの境界領域近傍を示す断面模式図である。図２０において、スクライブ領域ＳＣＲの内側にシールリング領域ＳＲＲおよび集積回路領域ＩＣＲが形成されている。
【００７１】
ここで、ダミー領域ＤＭＲはスクライブ領域ＳＣＲと一体化している領域である。後のダイシング工程等によって半導体ウェハが各半導体チップに個片化されると、半導体チップの端辺ＥＳの内側にスクライブ領域ＳＣＲの一部が残存する。本実施の形態では、この残存する領域をダミー領域ＤＭＲとして記載している。すなわち、本実施の形態では、シールリング領域ＳＲＲよりもチップ端辺ＥＳに近づく領域をスクライブ領域ＳＣＲ（ダミー領域ＤＭＲ）とし、シールリング領域ＳＲＲから遠ざかる領域を集積回路領域ＩＣＲとしている。
【００７２】
ダミー領域ＤＭＲには、ダミーパターンＤＰが形成され、シールリング領域ＳＲＲには、シールリングＳＲＧが形成されている。このダミーパターンＤＰおよびシールリングＳＲＧは、集積回路領域ＩＣＲに形成される多層配線（図２０では図示せず）と同一の工程で形成される。そして、集積回路領域ＩＣＲにおいては、最上層にパッドＰＤ１およびダミー配線ＤＭＬが形成されていることがわかる。
【００７３】
次に、この後の工程について、フローチャートを参照しながら説明する。図２１は、半導体ウェハに集積回路を形成した後、例えば、ＱＦＰパッケージからなる半導体装置を製造する工程の流れを示すフローチャートである。
【００７４】
まず、半導体ウェハの複数のチップ領域のそれぞれに集積回路を形成した後、スクライブ領域に沿って、半導体ウェハをダイシングする（図２１のＳ１０１）。これにより、複数のチップ領域が個片化されて、集積回路が形成された半導体チップを取得することができる。そして、リードフレームに形成されているチップ搭載部に半導体チップを搭載した後（図２１のＳ１０２）、半導体チップに形成されているパッドとインナーリードとをワイヤで接続する（図２１のＳ１０３）。その後、チップ搭載部、半導体チップ、ワイヤ、インナーリードを樹脂で封止する（図２１のＳ１０４）。そして、リードフレームに形成されているダムを切断した後（図２１のＳ１０５）、樹脂から露出しているアウターリードの表面にめっき膜を形成する（図２１のＳ１０６）。続いて、樹脂の表面にマークを形成した後（図２１のＳ１０７）、樹脂から突き出ているアウターリードを成形する（図２１のＳ１０８）。このようにして半導体装置を製造した後、電気的特性検査が実施される（図２１のＳ１０９）。そして、半導体装置に対して、温度サイクル試験が実施され（図２１のＳ１１０）、良品と判断された半導体装置が製品として出荷される。
【００７５】
ここで、本実施の形態では、例えば、図１２に示すように、パッドＰＤ１の端部の近傍領域にダミー配線ＤＭＬを設けることにより、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの領域Ｄ１において、パッドＰＤ１の厚みに起因する段差が存在しても、表面保護膜ＰＡＳの被覆形状の急峻化を緩和することができるとともに、領域Ｄ１における表面保護膜ＰＡＳの膜厚を厚くすることができる。したがって、本実施の形態によれば、表面保護膜ＰＡＳを封止する樹脂ＭＲからの応力が加わりやすい領域Ｄ１において、応力に対する耐性を向上させることができる。この結果、本実施の形態によれば、領域Ｄ１において、表面保護膜ＰＡＳにクラックが発生することを抑制することができ、これによって、表面保護膜ＰＡＳにクラックが発生した状態で温度サイクル試験を実施することにより生じやすくなる「アルミスライド」を効果的に抑制することができる。そして、この「アルミスライド」を抑制できるということは、パッドＰＤ１の外観不良を低減できることを意味し、これによって、本実施の形態によれば、半導体装置の信頼性を向上することができる。
【００７６】
＜実施の形態における効果＞
本実施の形態における技術的思想によって得られる代表的な効果をまとめると以下のようになる。
【００７７】
（１）半導体チップの角部に最も近いパッドにおいて、このパッドの端部を覆う表面保護膜の被覆形状の急峻化が緩和され、かつ、パッドの端部を覆う表面保護膜の膜厚が厚くなる結果、樹脂（封止体）からの応力が抑制される。これにより、本実施の形態によれば、半導体チップの角部に最も近いパッドの端部を覆う表面保護膜にクラックが発生することを抑制することができる。
【００７８】
（２）本実施の形態によれば、半導体チップの角部に最も近いパッドの端部を覆う表面保護膜にクラックが発生することを抑制することができるため、表面保護膜にクラックが発生した状態で温度サイクル試験を実施することにより生じやすくなる「アルミスライド」を効果的に抑制することができる。
【００７９】
（３）本実施の形態によれば、「アルミスライド」を抑制できることから、パッドの外観不良を低減できることになり、これによって、半導体装置の信頼性を向上できる。
【００８０】
（４）本実施の形態では、たとえ、半導体素子や配線の微細化の世代が進んで、パッドの厚みに起因する段差が大きくなる場合にも、パッドの端部を覆う表面保護膜にクラックが発生することを有効に防止することができる。したがって、特に、微細化の世代が進んで、パッドの厚みに起因する段差が大きくなる場合、すなわち、クラックの発生が顕在化しやすくなる場合に、本実施の形態における技術的思想の有用性が高まることになる。
【００８１】
（５）さらに、本実施の形態では、パッドの表面の高さとダミー配線の表面の高さとを同一にし、かつ、パッドとダミー配線との間の距離を一定の範囲内にすることにより、パッドの端部を覆う表面保護膜の被覆形状が緩やかになるとともに、パッドの端部を覆う表面保護膜の膜厚が厚くなり、クラックに対する耐性をさらに向上することができる。
【００８２】
＜変形例１＞
図２２は、実施の形態の変形例１を示す模式図であって、図８の領域Ｃ１を拡大した拡大図に相当する図である。図２２において、本変形例１の特徴は、ダミー配線ＤＭＬが、辺ＳＤ１に沿って離間しながら並行するダミー部ＤＭＰ１と、辺ＳＤ２に沿って離間しながら並行するダミー部ＤＭＰ２と、さらに、ダミー部ＤＭＰ１とダミー部ＤＭＰ２とを接続する傾斜部ＳＬＰから構成されている点にある。本変形例１においては、図２２に示す傾斜部ＳＬＰを設けることにより、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１の角部に加わる応力を緩和することができるため、さらに、半導体装置の信頼性を向上することができる。
【００８３】
＜変形例２＞
図２３は、実施の形態の変形例２を示す模式図であって、図８の領域Ｃ１を拡大した拡大図に相当する図である。図２３において、本変形例２でも、ダミー配線ＤＭＬが、ダミー部ＤＭＰ１とダミー部ＤＭＰ２から構成されている点で、実施の形態と共通するが、本変形例２において、ダミー部ＤＭＰ１およびダミー部ＤＭＰ２は、それぞれ、複数のドットパターンから形成されている。この場合も、実施の形態と同様に、半導体チップの角部に最も近いパッドにおいて、このパッドの端部を覆う表面保護膜の被覆形状の急峻化が緩和され、かつ、パッドの端部を覆う表面保護膜の膜厚が厚くなる。この結果、樹脂からの応力が抑制されることになり、これによって、本変形例２においても、半導体チップの角部に最も近いパッドの端部を覆う表面保護膜にクラックが発生することを抑制することができる。これにより、本変形例２においても、半導体装置の信頼性を向上することができる。
【００８４】
＜変形例３＞
図２４は、実施の形態の変形例３を示す模式図であって、図８の領域Ｃ１を拡大した拡大図に相当する図である。図２４において、本変形例３は、上述した変形例１と変形例２とを組み合わせた構成である。具体的に、ダミー配線ＤＭＬは、ダミー部ＤＭＰ１とダミー部ＤＭＰ２と傾斜部ＳＬＰから構成されており、かつ、ダミー部ＤＭＰ１およびダミー部ＤＭＰ２は、それぞれ、複数のドットパターンから形成されている。この場合も、実施の形態と同様に、半導体チップの角部に最も近いパッドにおいて、このパッドの端部を覆う表面保護膜の被覆形状の急峻化が緩和され、かつ、パッドの端部を覆う表面保護膜の膜厚が厚くなる。この結果、樹脂からの応力が抑制されることになり、これによって、本変形例３においても、半導体チップの角部に最も近いパッドの端部を覆う表面保護膜にクラックが発生することを抑制することができる。これにより、本変形例３においても、半導体装置の信頼性を向上することができる。
【００８５】
＜変形例４＞
図２５は、実施の形態の変形例４を示す模式図であって、図８の領域Ｃ１を拡大した拡大図に相当する図である。図２５において、本変形例４は、基本的にダミー配線ＤＭＬが、ダミー部ＤＭＰ１とダミー部ＤＭＰ２と傾斜部ＳＬＰから構成されている点で、変形例１と共通する。一方、本変形例４では、図２５に示すように、ダミー部ＤＭＰ２が、複数のパッドＰＤと半導体チップＣＨＰの端辺ＥＳとの間に位置しながら、半導体チップＣＨＰの端辺ＥＳに沿って延在している点に特徴点がある。これにより、本変形例４によれば、半導体チップＣＨＰの角部に最も近いパッドＰＤ１だけでなく、その他の複数のパッドＰＤにおいても、パッドＰＤの端部を覆う表面保護膜にクラックが発生することを抑制することができる。このことから、本変形例４によれば、半導体チップＣＨＰに形成されている複数のパッドＰＤ全体にわたって、パッドＰＤの端部を覆う表面保護膜のクラック耐性を高めることができるため、さらなる半導体装置の信頼性を向上することができる。
【００８６】
＜変形例５＞
図２６は、実施の形態の変形例５を示す模式図である。図１２と図２６とを比較するとわかるように、図２６に示す本変形例５におけるダミー配線ＤＭＬの幅は、図１２に示す実施の形態におけるダミー配線ＤＭＬの幅よりも小さくなっている。具体的に、例えば、図１２に示す実施の形態におけるダミー配線ＤＭＬの幅（上底の幅）が２μｍ程度であるのに対し、図２６に示す本変形例５におけるダミー配線ＤＭＬの幅（上底の幅）は、１μｍ程度である。この場合、本変形例５では、パッドＰＤ１の表面の高さとダミー配線ＤＭＬの表面の高さとが同一である一方、ダミー配線ＤＭＬを覆う表面保護膜ＰＡＳの高さＨ２は、パッドＰＤ１を覆う表面保護膜ＰＡＳの高さＨ１よりも低くなる構成が実現される。なぜなら、表面保護膜ＰＡＳの一部を構成する酸化シリコン膜ＯＸＦは、高密度プラズマＣＶＤ法で形成されるからである。すなわち、この高密度プラズマＣＶＤ法は、エッチングしながら膜を堆積するという特性を有していることから、図２６に示すように、幅の大きなパッドＰＤ１上には厚い膜厚の酸化シリコン膜ＯＸＦが堆積する一方、幅の小さなダミー配線ＤＭＬ上では、エッチングの効果が顕著となり、ダミー配線ＤＭＬ上に形成される酸化シリコン膜ＯＸＦの膜厚が、パッドＰＤ１上に形成される酸化シリコン膜ＯＸＦの膜厚よりも小さくなるからである。
【００８７】
この結果、本変形例５においても、図２６に示すように、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの被覆形状の急峻化が緩和され、かつ、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳの膜厚が厚くなる。この結果、樹脂ＭＲからの応力が抑制されることになり、これによって、本変形例５においても、半導体チップの角部に最も近いパッドＰＤ１の端部を覆う表面保護膜ＰＡＳにクラックが発生することを抑制することができる。これにより、本変形例５においても、半導体装置の信頼性を向上することができる。
【００８８】
さらに、本変形例５に特有の利点としては、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにおいて、被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚が厚くなるだけでなく、ダミー配線ＤＭＬの端部を覆う表面保護膜ＰＡＳにおいても、被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚が厚くなる。
【００８９】
以下にこの理由について説明する。例えば、図１２に示す実施の形態においては、パッドＰＤ１上に形成されている表面保護膜ＰＡＳの膜厚と、ダミー配線ＤＭＬ上に形成されている表面保護膜ＰＡＳの膜厚がほぼ同一である。このことから、図１２に示すように、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにおいて、被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚を厚くすることができるものの、ダミー配線ＤＭＬの端部においては、ダミー配線ＤＭＬの厚さに起因する段差を敏感に反映した被覆形状となる。すなわち、図１２に示すように、ダミー配線ＤＭＬの端部における表面保護膜ＰＡＳの被覆形状は、急峻化するとともに薄膜化する。ただし、実施の形態で説明したように、図１２に示すダミー配線ＤＭＬの端部を覆う表面保護膜ＰＡＳにクラックが発生し、このクラックに基づいて、「アルミスライド」が発生するとしても、「アルミスライド」はダミー配線ＤＭＬで生じることになる。つまり、図１２に示すダミー配線ＤＭＬの端部を覆う表面保護膜ＰＡＳにクラックが発生しても、パッドＰＤ１自体に「アルミスライド」が生じるわけではないので問題はない。ただし、パッドＰＤ１自体に「アルミスライド」が生じるわけではないが、表面保護膜ＰＡＳにクラックが発生する状況は望ましいとは言えない。
【００９０】
この点に関し、例えば、図２６に示す本変形例５においては、パッドＰＤ１上に形成されている表面保護膜ＰＡＳの膜厚よりも、ダミー配線ＤＭＬ上に形成されている表面保護膜ＰＡＳの膜厚が小さくなる。このことから、本変形例５によれば、図２６に示すように、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳにおいて、被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚を厚くすることができるとともに、ダミー配線ＤＭＬの端部を覆う表面保護膜ＰＡＳにおいても、被覆形状の急峻化が緩和され、かつ、表面保護膜ＰＡＳの膜厚を厚くすることができるのである。つまり、本変形例５では、パッドＰＤ１の端部を覆う表面保護膜ＰＡＳでのクラックの発生だけでなく、ダミー配線ＤＭＬの端部を覆う表面保護膜ＰＡＳでのクラックの発生も抑制することができるのである。したがって、本変形例５における技術的思想は、場所を問わずに表面保護膜ＰＡＳに発生するクラックを抑制できる点で、半導体装置の信頼性を向上する観点から有用性が高いといえる。
【００９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９２】
１Ｓ  半導体基板
Ａ１  領域
ＡＦ  アルミニウム膜
Ｂ１  領域
ＢＣＦ１  バリア導体膜
ＢＣＦ２  バリア導体膜
Ｃ１  領域
Ｄ１  領域
Ｅ１  領域
ＣＨＰ  半導体チップ
ＣＬＫ  クラック
ＣＮＲ  角部
ＣＲ  チップ領域
ＤＭＬ  ダミー配線
ＤＭＰ１  ダミー部
ＤＭＰ２  ダミー部
ＤＭＲ  ダミー領域
ＤＰ  ダミーパターン
ＥＳ  端辺
ＦＬ  ファイン層
ＧＬ  グローバル層
Ｈ１  高さ
Ｈ２  高さ
ＩＣＲ  集積回路領域
ＩＬ  層間絶縁膜
ＩＬ１  インナーリード
ＭＲ  樹脂
ＯＬ  アウターリード
ＯＰ  開口部
ＯＸＦ  酸化シリコン膜
ＰＡＳ  表面保護膜
ＰＤ  パッド
ＰＤ１  パッド
Ｑ  電界効果トランジスタ
Ｒ１  周辺領域
ＳＡ１  半導体装置
ＳＣＲ  スクライブ領域
ＳＤ１  辺
ＳＤ２  辺
ＳＬＰ  傾斜部
ＳＮＦ  窒化シリコン膜
ＳＲＧ  シールリング
ＳＲＲ  シールリング領域
ＴＡＢ  チップ搭載部
Ｗ  ワイヤ
ＷＦ  半導体ウェハ
【図１】
2015170778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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