(57)【要約】【課題】回路面積の増加を伴うことなく、利得可変幅を確保することができるようにする。【解決手段】第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、第１のトランジスタ群に対応して構成される第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、第１のトランジスタ群を構成するトランジスタと、第２のトランジスタ群を構成するトランジスタの対に対する、制御回路からの排他的な制御に従って入力信号を増幅する増幅器が提供される。【選択図】図５
2015177321.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
【請求項２】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
請求項１に記載の増幅器。
【請求項３】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
請求項１に記載の増幅器。
【請求項４】
前記増幅器は、差動化されている
請求項１に記載の増幅器。
【請求項５】
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
【請求項６】
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
【請求項７】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
請求項６に記載の増幅器。
【請求項８】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
請求項６に記載の増幅器。
【請求項９】
前記増幅器は、差動化されている
請求項６に記載の増幅器。
【請求項１０】
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
【請求項１１】
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備え、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅し、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
【請求項１２】
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
請求項１１に記載の増幅器。
【請求項１３】
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
請求項１１に記載の増幅器。
【請求項１４】
前記増幅器は、差動化されている
請求項１１に記載の増幅器。
【請求項１５】
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備える増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅し、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
【請求項１６】
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御を行う
電子回路システム。
【請求項１７】
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う
電子回路システム。
【請求項１８】
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備え、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御と、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う
電子回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、増幅器、及び、その駆動方法、並びに、電子回路システムに関し、特に、回路面積の増加を伴うことなく、利得可変幅を確保することができるようにした増幅器、及び、その駆動方法、並びに、電子回路システムに関する。
【背景技術】
【０００２】
通信システムなどにおいては、ダイナミックレンジを広くするために、可変利得増幅器(VGA：Variable Gain Amplifier)が用いられる（例えば、特許文献１参照）。この特許文献１では、デジタル制御で利得を切り替えられるようにすることで、必要な利得の可変幅を確保している。
【０００３】
図１は、従来の可変利得増幅器の構成を示す図である。
【０００４】
この可変利得増幅器においては、入力端子(RFIN)からの入力信号電圧を、NMOSトランジスタM1で電流に変換し、この電流を、分流器単位セルとして構成されるNMOSトランジスタM2とNMOSトランジスタM3のサイズ比に応じて分割することで、負荷(Load)側のNMOSトランジスタM2のドレインから、出力端子(RFOUT)に出力される出力信号電圧を可変にしている。
【０００５】
また、図１の可変利得増幅器のゲイン(Gain)は、下記の式（１）により表すことができる。
【０００６】
【数１】
2015177321.tif 000003
【０００７】
すなわち、図１の可変利得増幅器では、NMOSトランジスタM2とNMOSトランジスタM3に流れる電流のうち、負荷に流れる電流はNMOSトランジスタM2とNMOSトランジスタM3のサイズ比から決定され、ゲイン係数αは、Gm(M2)/Gm(M2)+Gm(M3)により表される。ただし、式（１）において、Gm(M2)，Gm(M3)は、NMOSトランジスタM2，M3のトランスコンダクタンスを示し、gmは、NMOSトランジスタM1のトランスコンダクタンスを示している。
【０００８】
また、従来の可変利得増幅器において、必要な利得の可変幅を得るためには、図２に示すような構成を採用することになる。すなわち、図２の可変利得増幅器では、必要な利得の可変幅を得るために、トータルサイズが同じサイズの分流器単位セルを複数並べている。
【０００９】
具体的には、図２の可変利得増幅器において、NMOSトランジスタM2，M3は対になって構成されており、そのゲートには、制御電圧V1が入力され、NMOSトランジスタM2の電流のみが利用されるため、そのゲイン係数をα１とする。また、NMOSトランジスタM4，M5と、M6，M7はそれぞれ対になって構成されており、それらのゲートには、制御電圧V2，V3がそれぞれ入力され、ゲイン係数がそれぞれα２，α３となるものとする。
【００１０】
ここで、閾値電圧をVthとした場合において、各NMOSトランジスタのゲートに印加される制御電圧の関係が、V1−V2＞Vth、かつ、V1−V3＞Vthを満たす場合、下記の式（２）で示すゲイン(Gain1)が得られる。
【００１１】
【数２】
2015177321.tif 000004
【００１２】
同様に、制御電圧が、V2−V1＞Vth、かつ、V2−V3＞Vthの関係を満たす場合、下記の式（３）で示すゲイン(Gain2)が得られる。また、制御電圧が、V3−V1＞Vth、かつ、V3−V2＞Vthの関係を満たす場合、下記の式（４）で示すゲイン(Gain3)が得られる。
【００１３】
【数３】
2015177321.tif 000005
【数４】
2015177321.tif 000006
【００１４】
このように、図２の可変利得増幅器においては、例えば3dB，-6dB，-9dBなど、所望のゲインが決定した場合に、そのゲインに応じた制御電圧V1，V2，V3が、各NMOSトランジスタの対のゲートに印加されるようにすることで、複数並べられた分流器単位セルを切り替えて、必要な利得の可変幅が得られるようにしている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−７７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の技術であると、必要な利得可変幅を得るためには、トータルサイズが同じサイズの分流器単位セルを複数並べる必要があり、それに伴い、回路面積の増加を招いてしまう。そのため、利得可変幅と回路面積（コスト）のトレードオフを解消して、回路面積の増加を伴うことなく、利得可変幅を確保したいという要求があった。
【００１７】
本技術はこのような状況に鑑みてなされたものであり、回路面積の増加を伴うことなく、利得可変幅を確保することができるようにするものである。
【課題を解決するための手段】
【００１８】
本技術の第１の側面の増幅器は、第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成される第２のトランジスタ群とからなる可変分流回路を有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する増幅器である。
【００１９】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなるようにすることができる。
【００２０】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなるようにすることができる。
【００２１】
前記増幅器は、差動化されているようにすることができる。
【００２２】
本技術の第１の側面の駆動方法は、上述した第１の側面の増幅器に対応する駆動方法である。
【００２３】
本技術の第１の側面の増幅器及び駆動方法においては、第１のトランジスタ群を構成する１又は複数のトランジスタと、第１のトランジスタ群に対応して構成される第２のトランジスタ群を構成する１又は複数のトランジスタの対に対する、制御回路からの排他的な制御に従って入力信号が増幅される。
【００２４】
本技術の第２の側面の増幅器は、電圧電流変換を行う第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群とからなる可変電圧電流変換回路を有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する増幅器である。
【００２５】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなるようにすることができる。
【００２６】
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなるようにすることができる。
【００２７】
前記増幅器は、差動化されているようにすることができる。
【００２８】
本技術の第２の側面の駆動方法は、上述した第２の側面の増幅器に対応する駆動方法である。
【００２９】
本技術の第２の側面の増幅器及び駆動方法においては、電圧電流変換を行う第１のトランジスタ群を構成する１又は複数のトランジスタに接続された第１のスイッチング素子と、第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群を構成する１又は複数のトランジスタに接続された第２のスイッチング素子の対に対する、制御回路からの排他的な制御に従って入力信号が増幅される。
【００３０】
本技術の第３の側面の増幅器は、第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成される第２のトランジスタ群とを有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続されるカスコード回路と、電圧電流変換を行う第３のトランジスタ群と、前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群とを有し、前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される可変電圧電流変換回路とを備え、前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅し、前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する増幅器である。
【００３１】
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなるようにすることができる。
【００３２】
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなるようにすることができる。
【００３３】
前記増幅器は、差動化されているようにすることができる。
【００３４】
本技術の第３の側面の駆動方法は、上述した第３の側面の増幅器に対応する駆動方法である。
【００３５】
本技術の第３の側面の増幅器及び駆動方法においては、第１のトランジスタ群を構成する１又は複数のトランジスタと、第１のトランジスタ群に対応して構成される第２のトランジスタ群を構成する１又は複数のトランジスタの対に対する、制御回路からの排他的な制御に従って入力信号が増幅され、電圧電流変換を行う第３のトランジスタ群を構成する１又は複数のトランジスタに接続された第１のスイッチング素子と、第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群を構成する１又は複数のトランジスタに接続された第２のスイッチング素子の対に対する、制御回路からの排他的な制御に従って入力信号が増幅される。
【００３６】
本技術の第４の側面の電子回路システムは、増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、前記増幅器は、第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成される第２のトランジスタ群とからなる可変分流回路を有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、前記制御回路は、前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御を行う電子回路システムである。
【００３７】
本技術の第４の側面の電子回路システムにおいては、制御回路によって、第１のトランジスタ群を構成する１又は複数のトランジスタと、第１のトランジスタ群に対応して構成される第２のトランジスタ群を構成する１又は複数のトランジスタの対に対する、排他的な制御が行われる。
【００３８】
本技術の第５の側面の電子回路システムは、増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、前記増幅器は、電圧電流変換を行う第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群とからなる可変電圧電流変換回路を有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、前記制御回路は、前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う電子回路システムである。
【００３９】
本技術の第５の側面の電子回路システムにおいては、制御回路によって、電圧電流変換を行う第１のトランジスタ群を構成する１又は複数のトランジスタに接続された第１のスイッチング素子と、第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群を構成する１又は複数のトランジスタに接続された第２のスイッチング素子の対に対する、排他的な制御が行われる。
【００４０】
本技術の第６の側面の電子回路システムは、増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、前記増幅器は、第１のトランジスタ群と、前記第１のトランジスタ群に対応して構成される第２のトランジスタ群とを有し、前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続されるカスコード回路と、電圧電流変換を行う第３のトランジスタ群と、前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群とを有し、前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される可変電圧電流変換回路とを備え、前記制御回路は、記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御と、前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う電子回路システムである。
【００４１】
本技術の第６の側面の電子回路システムにおいては、制御回路によって、第１のトランジスタ群を構成する１又は複数のトランジスタと、第１のトランジスタ群に対応して構成される第２のトランジスタ群を構成する１又は複数のトランジスタの対に対する、排他的な制御と、電圧電流変換を行う第３のトランジスタ群を構成する１又は複数のトランジスタに接続された第１のスイッチング素子と、第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群を構成する１又は複数のトランジスタに接続された第２のスイッチング素子の対に対する、排他的な制御が行われる。
【発明の効果】
【００４２】
本技術の第１の側面乃至第６の側面によれば、回路面積の増加を伴うことなく、利得可変幅を確保することができる。
【００４３】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００４４】
【図１】従来の可変利得増幅器の構成を示す回路図である。
【図２】従来の可変利得増幅器の構成を示す回路図である。
【図３】受信機の構成例を示すブロック図である。
【図４】本技術を適用した電子回路システムの一実施の形態の構成を示すブロック図である。
【図５】本技術を適用した可変利得増幅器の第１の実施の形態の構成を示す回路図である。
【図６】第１の実施の形態の構成におけるシミュレーション結果を示す図である。
【図７】本技術を適用した可変利得増幅器の第２の実施の形態の構成を示す回路図である。
【図８】第２の実施の形態の構成におけるシミュレーション結果を示す図である。
【図９】本技術を適用した可変利得増幅器の第３の実施の形態の構成を示す回路図である。
【図１０】差動回路の構成例を示す回路図である。
【発明を実施するための形態】
【００４５】
以下、図面を参照しながら本技術の実施の形態について説明する。ただし、説明は以下の順序で行うものとする。
【００４６】
１．システム構成
２．第１の実施の形態（可変分流回路の構成）
３．第２の実施の形態（可変電圧電流変換回路の構成）
４．第３の実施の形態（可変分流回路＋可変電圧電流変換回路の構成）
５．変形例
【００４７】
＜１．システム構成＞
【００４８】
図３は、通信システムを構成する受信機の構成例を示すブロック図である。
【００４９】
受信機１においては、ミキサ３によって、アンテナから入力されるRF(Radio Frequency)信号が、IF(Intermediate Frequency)信号に変換される。また、受信機１には、RF可変利得増幅器２とIF可変利得増幅器４が設けられている。RF可変利得増幅器２は、復調器(DEMODULATOR)５からのゲイン制御に従い、RF信号の利得を増幅する。また、IF可変利得増幅器４は、復調器(DEMODULATOR)５からのゲイン制御に従い、IF信号の利得を増幅する。これにより、RF信号とIF信号について、必要な利得幅が得られることになる。
【００５０】
図４は、本技術を適用した電子回路システムの構成を示すブロック図である。
【００５１】
図４に示すように、電子回路システム１０は、制御回路１００と可変利得増幅器２００が制御線L1乃至Ln（n=1,2,・・・,N）を介して接続されて構成される。なお、図４の電子回路システム１０は、図３の受信機１の一部を構成するものである。例えば、図４の電子回路システム１０において、制御回路１００は、図３の復調器５に相当し、可変利得増幅器２００は、図３のRF可変利得増幅器２又はIF可変利得増幅器４に相当するものである。
【００５２】
制御回路１００は、制御線L1乃至Lnを介して、可変利得増幅器２００における利得の可変幅をデジタル制御する。例えば、制御回路１００は、可変利得増幅器２００における利得の可変幅を制御するためのバイナリの信号（制御電圧）を生成し、可変利得増幅器２００に出力する。なお、バイナリの信号は、いわゆるサーモコードに変換することで、当該サーモコードにより可変利得増幅器２００を制御することができる。
【００５３】
可変利得増幅器２００は、制御回路１００からのデジタル制御に従い、入力端子(RFIN)からの入力と、出力端子(RFOUT)からの出力との利得を切り替えて、必要な利得の可変幅を確保する。
【００５４】
なお、上述したように、可変利得増幅器２００は、RF信号やIF信号などの各種の信号の利得を増幅することができるが、以下の説明では、入力端子(RFIN)にRF信号が入力され、その利得を増幅して、出力端子(RFOUT)から出力される場合を一例に説明する。また、以下の説明では、この可変利得増幅器２００の構成として、第１の実施の形態乃至第３の実施の形態の３構成について説明する。
【００５５】
＜２．第１の実施の形態＞
【００５６】
図５は、本技術を適用した可変利得増幅器の第１の実施の形態の構成を示す回路図である。
【００５７】
図５の可変利得増幅器２００Ａは、制御回路１００（図４）からのデジタル制御に従い、入力端子(RFIN)からの入力と、出力端子(RFOUT)からの出力との利得を切り替えて、必要な利得の可変幅を確保可能な増幅器である。
【００５８】
図５に示すように、可変利得増幅器２００Ａは、NMOSトランジスタM10、NMOSトランジスタM20乃至M24から構成される第１のトランジスタ群２１１、及び、NMOSトランジスタM31乃至M34から構成される第２のトランジスタ群２１２を有している。
【００５９】
NMOSトランジスタM10において、ソースはRFグランド(RFGND)に接続され、ドレインはNMOSトランジスタM20のソースに接続され、ゲートは入力端子(RFIN)に接続される。NMOSトランジスタM10は、入力端子(RFIN)からの入力信号電圧を電流に変換する。NMOSトランジスタM10による電圧電流変換で得られた電流は、第１のトランジスタ群２１１と第２のトランジスタ群２１２に入力される。
【００６０】
第１のトランジスタ群２１１と、第２のトランジスタ群２１２は、対になって構成されており、同一の数のNMOSトランジスタが接続されて同一のサイズを有している。
【００６１】
第１のトランジスタ群２１１において、NMOSトランジスタM20は、ソースがNMOSトランジスタM10のドレインに接続され、ドレインが負荷２１３に接続され、ゲートは、電源線LPに接続される。NMOSトランジスタM21乃至M24は、ソースが、NMOSトランジスタM10のドレインとNMOSトランジスタM20のソースとの間に接続され、ドレインがNMOSトランジスタM20のドレインと負荷２１３との間に接続される。また、NMOSトランジスタM21乃至M24のゲートは、インバータINV11乃至INV14に接続され、制御線L1乃至L4を介して制御回路１００に接続されている。
【００６２】
第２のトランジスタ群２１２において、NMOSトランジスタM31は、ソースがNMOSトランジスタM10のドレインとNMOSトランジスタM20のソースとの間に接続され、ドレインが電源線LPに接続され、ゲートが制御線L1を介して制御回路１００に接続される。また、NMOSトランジスタM32乃至M34は、ソースが、NMOSトランジスタM10のドレインとNMOSトランジスタM20のソースとの間に接続され、ドレインがNMOSトランジスタM31のドレインと電源線LPとの間に接続される。NMOSトランジスタM32乃至M34のゲートは、制御線L2乃至L4を介して制御回路１００に接続されている。
【００６３】
このように、可変利得増幅器２００Ａにおいて、負荷２１３側の第１のトランジスタ群２１１を構成するNMOSトランジスタM20乃至M24は、各ソースが、NMOSトランジスタM10を介して入力端子(RFIN)にそれぞれ接続され、各ドレインが、出力端子(RFOUT)にそれぞれ接続されている。一方、第２のトランジスタ群２１２を構成するNMOSトランジスタM31乃至M34は、各ソースが、NMOSトランジスタM10を介して入力端子(RFIN)にそれぞれ接続され、各ドレインが電源線LPに接続されている。
【００６４】
そして、可変利得増幅器２００Ａにおいては、入力端子(RFIN)からの入力信号電圧を、NMOSトランジスタM10で電流に変換し、可変分流回路として構成される、第１のトランジスタ群２１１と第２のトランジスタ群２１２に、制御線L1乃至L4を介して、制御回路１００からの制御電圧を入力してデジタル制御を行うことで、負荷２１３側の第１のトランジスタ群２１１から、出力端子(RFOUT)に出力される出力信号電圧を可変にしている。
【００６５】
具体的には、制御回路１００からの制御電圧は、制御線L1乃至L4を介して、第１のトランジスタ群２１１を構成するNMOSトランジスタM21乃至M24の各ゲートと、第２のトランジスタ群２１２を構成するNMOSトランジスタM31乃至M34の各ゲートにそれぞれ入力される。
【００６６】
ただし、第１のトランジスタ群２１１のNMOSトランジスタM21乃至M24の各ゲートは、インバータINV11乃至INV14にそれぞれ接続されており、制御回路１００からの制御電圧のレベルは、インバータINV11乃至INV14により反転されてから、NMOSトランジスタM21乃至M24の各ゲートに入力される。
【００６７】
すなわち、制御回路１００から制御線L1を介して入力されるHレベル又はLレベルの制御電圧は、第２のトランジスタ群２１２のNMOSトランジスタM31のゲートに入力されるとともに、インバータINV11によりLレベル又はHレベルに反転されてから、第１のトランジスタ群２１１のNMOSトランジスタM21のゲートに入力される。
【００６８】
同様に、制御回路１００から制御線L2乃至L4を介して入力されるHレベル又はLレベルの制御電圧は、第２のトランジスタ群２１２のNMOSトランジスタM32乃至M34のゲートにそれぞれ入力されるとともに、インバータINV12乃至INV14によりLレベル又はHレベルに反転されてから、第１のトランジスタ群２１１のNMOSトランジスタM22乃至M24のゲートにそれぞれ入力される。
【００６９】
このようなデジタル制御を行うことで、対になって構成される第１のトランジスタ群２１１と第２のトランジスタ群２１２において、NMOSトランジスタM21とM31、NMOSトランジスタM22とM32、NMOSトランジスタM23とM33、NMOSトランジスタM24とM34がそれぞれ対になって、排他的に制御されることになる。換言すれば、第１のトランジスタ群２１１を構成するNMOSトランジスタM21乃至M24と、第２のトランジスタ群２１２を構成するNMOSトランジスタM31乃至M34の対は、制御回路１００によるデジタル制御によって排他的に制御されると言える。
【００７０】
例えば、NMOSトランジスタM21乃至M24の各ゲートにHレベルの制御電圧が入力されるようにする一方、NMOSトランジスタM31乃至M34の各ゲートにLレベルの制御電圧が入力されるようにデジタル制御を行うことで、負荷２１３側の第１のトランジスタ群２１１において、NMOSトランジスタM21乃至M24に電流が流れることになるため、より大きなゲイン（以下、「高ゲイン」という）を得ることができる。
【００７１】
次に、この高ゲインから、ゲイン（例えば6dBなど）を下げたい場合、制御回路１００から制御線L1に入力される制御電圧のレベルを、LレベルからHレベルに変化させることで、NMOSトランジスタM21のゲートにLレベルの制御電圧が入力される一方、NMOSトランジスタM31のゲートにはHレベルの制御電圧が入力されるようにデジタル制御を行う。
【００７２】
このデジタル制御によって、第１のトランジスタ群２１１において、NMOSトランジスタM22乃至M24のゲートには、Hレベルの制御電圧が入力されるが、NMOSトランジスタM21のゲートには、Lレベルの制御電圧が入力されることになる。一方、第２のトランジスタ群２１２においては、NMOSトランジスタM32乃至M34のゲートには、Lレベルの制御電圧が入力されるが、NMOSトランジスタM31のゲートには、Hレベルの制御電圧が入力される。その結果、高ゲインが得られていたときには、負荷２１３側のNMOSトランジスタM21に流れていた電流が、NMOSトランジスタM31を介して電源線LP側に流れ込むため、その電流の流れの変化に応じて、例えば6dBなどのゲインを下げることができる。
【００７３】
次に、さらにゲイン（例えば6dBなど）を下げたい場合には、制御線L2に入力される制御電圧のレベルを、LレベルからHレベルに変化させることで、NMOSトランジスタM22のゲートにLレベルの制御電圧が入力される一方、NMOSトランジスタM32のゲートにHレベルの制御電圧が入力されるようにデジタル制御を行う。このデジタル制御により、負荷２１３側のNMOSトランジスタM22に流れていた電流が、NMOSトランジスタM32を介して電源線LP側に流れ込むため、その電流の流れの変化に応じて、例えば、6dBなどのゲインをさらに下げることができる。
【００７４】
同様にして、さらにゲインを下げたい場合には、制御線L3，L4に入力されている制御電圧のレベルを、LレベルからHレベルに変化させればよい。このようにして、制御電圧のレベルを変化させることで、負荷２１３側のNMOSトランジスタM23，M24に流れていた電流が、NMOSトランジスタM33，M34を介して電源線LP側に流れ込むため、その電流の流れの変化に応じて、さらにゲインが下げられることになる。
【００７５】
すなわち、負荷２１３側のNMOSトランジスタM21乃至M24の各ゲートにLレベルの制御電圧が入力されるようにするとともに、電源線LP側のNMOSトランジスタM31乃至M34の各ゲートにHレベルの制御電圧が入力されるようにデジタル制御を行うことで、第２のトランジスタ群２１２において、NMOSトランジスタM31乃至M34に電流が流れることになるため、より小さなゲイン（以下、「低ゲイン」という）が得られることになる。
【００７６】
なお、図５の可変利得増幅器２００Ａにおいては、第１のトランジスタ群２１１と第２のトランジスタ群２１２において、４対のNMOSトランジスタをデジタル制御する構成を説明したが、これらの高ゲインと低ゲインとの範囲を拡げたいのであれば、第１のトランジスタ群２１１と第２のトランジスタ群２１２におけるNMOSトランジスタの組数を増加させればよい。すなわち、NMOSトランジスタの組数は、１又は複数の任意の組数とすることができる。
【００７７】
以上のように、図５の可変利得増幅器２００Ａにおいては、第１のトランジスタ群２１１と、第２のトランジスタ群２１２とは、同一のサイズを有しており、第１のトランジスタ群２１１のみで構成した場合と比べて、回路面積（コスト）は略２倍になるが、これらのトランジスタ群を構成するNMOSトランジスタの対を排他的に制御することで、任意の利得を得ることが可能となる。
【００７８】
すなわち、上述した従来の可変利得増幅器においては、任意の利得を得るためには、トータルサイズが同じサイズの分流器単位セルを複数並べる必要があり、利得可変幅と回路面積はトレードオフの関係となっていたが、図５の可変利得増幅器２００Ａでは、第１のトランジスタ群２１１と対になる第２のトランジスタ群２１２を設けることで、回路面積は略２倍になるものの、利得可変幅と回路面積（コスト）のトレードオフを解消して、任意の利得を得ることができる。
【００７９】
具体的には、図５において、NMOSトランジスタM20のソースとドレイン間で生じる寄生容量Ccを考慮したとき、NMOSトランジスタM20のドレイン側を流れる電流idは、下記の式（５）により表される。
【００８０】
【数５】
2015177321.tif 000007
【００８１】
ただし、式（５）において、Gm(1)とGm(2)は、第１のトランジスタ群２１１と第２のトランジスタ群２１２のトランスコンダクタンスを表している。また、gmは、NMOSトランジスタM10のトランスコンダクタンスを表している。さらに、ωは角周波数を表している。
【００８２】
また、Voutは、式（５）を用いて、下記の式（６）により表すことができるので、図５の可変利得増幅器２００Ａにおけるゲイン(Gain)は、下記の式（７）により表すことができる。
【００８３】
【数６】
2015177321.tif 000008
【００８４】
【数７】
2015177321.tif 000009
【００８５】
ここで、角周波数ωは、2πfにより求められるので、周波数f(Hz)の値が大きければ、ωCcの影響は大きくなるが、周波数f(Hz)の値が小さければ、ωCcを無視することができる。したがって、式（７）において、Gm(1)≫ωCcの関係を満たす場合には、ゲインは、下記の式（８）により求められる。
【００８６】
【数８】
2015177321.tif 000010
【００８７】
ただし、式（８）において、αはゲイン係数を表している。
【００８８】
また、式（７）において、Gm(1)≪ωCcの関係を満たす場合には、ゲインは、下記の式（９）により求められる。
【００８９】
【数９】
2015177321.tif 000011
【００９０】
このように、Gm(1)とωCcの関係に応じて、式（８）又は式（９）を演算することで、任意の利得を求めることができる。
【００９１】
以上のように、第１の実施の形態においては、可変分流回路としての第１のトランジスタ群２１１と対になる第２のトランジスタ群２１２を設けて、それらのトランジスタ群を構成するNMOSトランジスタの対を排他的にデジタル制御することで、第１のトランジスタ群２１１のみで構成した場合と比べて、回路面積は略２倍になるものの、利得可変幅と回路面積（コスト）とのトレードオフを解消して、任意の利得を得ることができるようになる。
【００９２】
＜３．第２の実施の形態＞
【００９３】
ところで、図５の可変利得増幅器２００Ａにおいては利得可変幅を広くとると、利得が寄生容量Ccと交流グランドに接続されている第２のトランジスタ群２１２のトランスコンダクタンスの比で決まるようになり、可変利得線形性が劣化することになる。すなわち、図６のシミュレーション結果（DNL(Differential Nonlinearity)で表している）に示すように、理想的には可変利得線形性が保たれて、3dBで一定になるところ、図中のＣ１で囲まれる領域の近傍では、寄生容量Ccの影響で、可変利得線形性が劣化している。
【００９４】
そこで、第２の実施の形態では、第１の実施の形態における可変分流回路の構成を、可変電圧電流変換回路の構成に変更することで、図６のシミュレーション結果に示すような、可変利得線形性の劣化を抑制するようにする。
【００９５】
図７は、本技術を適用した可変利得増幅器の第２の実施の形態の構成を示す回路図である。
【００９６】
図７の可変利得増幅器２００Ｂは、制御回路１００（図４）からのデジタル制御に従い、入力端子(RFIN)からの入力と、出力端子(RFOUT)からの出力との利得を切り替えて、必要な利得の可変幅を確保可能な増幅器である。
【００９７】
図７に示すように、可変利得増幅器２００Ｂは、NMOSトランジスタM40、NMOSトランジスタM50乃至M54から構成される第１のトランジスタ群２２１、及び、NMOSトランジスタM60乃至M64から構成される第２のトランジスタ群２２２を有している。なお、詳細は後述するが、第２のトランジスタ群２２２は、上述した可変利得線形性を改善するために設けられたダミー可変利得増幅回路(Dummy VGA)である。
【００９８】
NMOSトランジスタM40において、ソースは第１のトランジスタ群２２１に接続され、ドレインは負荷２１３に接続され、ゲートは電源線LPに接続される。また、NMOSトランジスタM40のドレインと負荷２１３との間には、出力端子(RFOUT)が接続される。
【００９９】
第１のトランジスタ群２２１において、NMOSトランジスタM50は、ソースがRFグランド(RFGND)に接続され、ドレインがNMOSトランジスタM40のソースに接続される。NMOSトランジスタM51乃至M54は、ソースがスイッチSW11乃至SW14の一方の端に接続され、ドレインがNMOSトランジスタ40のソースとNMOSトランジスタM50のドレインの間に接続される。また、NMOSトランジスタM50乃至M54のゲートは、入力端子(RFIN)に接続される。
【０１００】
スイッチSW11乃至SW14は、その一方の端がNMOSトランジスタM51乃至M54のソースが接続され、その他方の端がNMOSトランジスタM50のソースとRFグランド(RFGND)との間に接続される。また、スイッチSW11乃至SW14は、制御線L1乃至L4を介して制御回路１００に接続されており、インバータINV21乃至INV24を介して入力される制御電圧に応じて、スイッチング動作を行う。
【０１０１】
第２のトランジスタ群２２２において、NMOSトランジスタM60は、ソースがNMOSトランジスタM61のドレインに接続され、ドレイン及びゲートは、電源線LPに接続される。NMOSトランジスタM61乃至M64は、ソースがスイッチSW21乃至SW24の一方の端に接続され、ドレインがNMOSトランジスタM60のソースに接続される。また、NMOSトランジスタM61乃至M64のゲートは、入力端子(RFIN)に接続される。
【０１０２】
スイッチSW21乃至SW24は、その一方の端がNMOSトランジスタM61乃至M64のソースに接続され、その他方の端がRFグランド(RFGND)に接続される。スイッチSW21乃至SW24は、制御線L1乃至L4を介して制御回路１００に接続されており、インバータINV21乃至INV24及びINV31乃至INV34を介して入力される制御電圧に応じて、スイッチング動作を行う。
【０１０３】
このように、可変利得増幅器２００Ｂにおいて、負荷２１３側の第１のトランジスタ群２２１を構成するNMOSトランジスタM50乃至M54は、各ゲートが入力端子(RFIN)にそれぞれ接続され、各ドレインがNMOSトランジスタM40を介して出力端子(RFOUT)にそれぞれ接続されている。一方、第２のトランジスタ群２２２を構成するNMOSトランジスタM61乃至M64は、各ゲートが入力端子(RFIN)にそれぞれ接続され、各ドレインがNMOSトランジスタM60を介して電源線LPにそれぞれ接続されている。
【０１０４】
そして、可変利得増幅器２００Ｂにおいては、可変電圧電流変換回路としての第１のトランジスタ群２２１に、制御線L1乃至L4を介して、制御回路１００からの制御電圧を入力してデジタル制御を行うことで、入力端子(RFIN)からの入力信号電圧を電流に変換するとともに、出力端子(RFOUT)に出力される出力信号電圧を可変にしている。また、ダミー可変利得増幅回路(Dummy VGA)としての第２のトランジスタ群２２２に、制御線L1乃至L4を介して、制御回路１００からの制御電圧を入力して、可変電圧電流変換回路と排他的な制御を行うことで、第１のトランジスタ群２２１による電圧電流変換で利得を可変にする際に生じる、回路の総電流の変化を抑えることができる。
【０１０５】
具体的には、制御回路１００からの制御電圧は、制御線L1乃至L4を介して、第１のトランジスタ群２２１を構成するスイッチSW11乃至SW14と、第２のトランジスタ群２２２を構成するスイッチSW21乃至SW24にそれぞれ入力される。
【０１０６】
ただし、制御線L1乃至L4には、インバータINV21乃至INV24及びINV31乃至INV34がそれぞれ接続されており、制御回路１００からの制御電圧のレベルは、インバータINV21乃至INV24により反転されてから、スイッチSW11乃至SW14に入力される。また、インバータINV21乃至INV24により反転された制御電圧は、さらにインバータINV31乃至INV34により反転されてから、スイッチSW21乃至SW24に入力される。
【０１０７】
すなわち、制御回路１００から制御線L1を介して入力されるHレベル又はLレベルの制御電圧は、インバータINV21により反転された後、スイッチSW11に入力されるとともに、インバータINV31によりさらに反転されてから、スイッチSW21に入力される。
【０１０８】
同様に、制御回路１００から制御線L2乃至L4を介して入力されるHレベル又はLレベルの制御電圧は、インバータINV22乃至INV24により反転された後、スイッチSW12乃至SW14にそれぞれ入力されるとともに、インバータINV32乃至INV34によりさらに反転されてから、スイッチSW22乃至SW24にそれぞれ入力される。
【０１０９】
このようなデジタル制御を行うことで、第１のトランジスタ群２２１と第２のトランジスタ群２２２において、スイッチSW11とSW21、スイッチSW12とSW22、スイッチSW13とSW23、スイッチSW14とSW24がそれぞれ対となって、排他的に制御されることになる。換言すれば、第１のトランジスタ群２２１と、第２のトランジスタ群２２２は、制御回路１００によるデジタル制御によって排他的に制御されると言える。
【０１１０】
例えば、スイッチSW11乃至SW14に、Hレベルの制御電圧を入力して、スイッチSW11乃至SW14をオン状態にすることで、負荷２１３側の第１のトランジスタ群２２１において、NMOSトランジスタM51乃至M54で、入力端子(RFIN)からの入力信号電圧が電流に変換されるので、より大きなゲイン（高ゲイン）を得ることができる。
【０１１１】
次に、この高ゲインから、ゲイン（例えば6dBなど）を下げたい場合、制御回路１００から制御線L1に入力される制御電圧のレベルを、LレベルからHレベルに変化させることで、スイッチSW11にLレベルの制御電圧が入力されるようにデジタル制御を行う。
【０１１２】
このデジタル制御によって、第１のトランジスタ群２２１において、スイッチSW12乃至SW14には、Hレベルの制御電圧が入力されるが、スイッチSW11には、Lレベルの制御電圧が入力されることになる。その結果、高ゲインが得られていたときに行われていたNMOSトランジスタM51による電圧電流変換が行われなくなるので、負荷２１３側に流れ込む電流の流れの変化に応じて、例えば6dBなどのゲインを下げることができる。
【０１１３】
また、このとき、スイッチSW21がオン状態となることで、NMOSトランジスタM61には、NMOSトランジスタM51における電圧電流変換時と同じ電流が流れることになるので、回路の総電流の変化は抑えられることになる。
【０１１４】
次に、さらにゲイン（例えば6dBなど）を下げたい場合には、制御線L2に入力される制御電圧のレベルを、LレベルからHレベルに変化させることで、スイッチSW12にLレベルの制御電圧が入力されるようにデジタル制御を行う。このデジタル制御により、NMOSトランジスタM51に加えて、NMOSトランジスタM52による電圧電流変換が行われなくなるので、負荷２１３側に流れ込む電流の流れの変化に応じて、例えば、6dBなどのゲインをさらに下げることができる。また、このとき、スイッチSW22がオン状態となることで、NMOSトランジスタM62には、NMOSトランジスタM52における電圧電流変換時と同じ電流が流れることになるので、回路の総電流の変化は抑えられることになる。
【０１１５】
同様にして、さらにゲインを下げたい場合には、制御線L3，L4に入力されている制御電圧のレベルを、LレベルからHレベルに変化させればよい。このようにして、制御電圧のレベルを変化させることで、負荷２１３側のNMOSトランジスタM53，M54による電圧電流変換が行われなくなるので、負荷２１３側に流れ込む電流の流れの変化に応じて、さらにゲインが下げられることになる。
【０１１６】
すなわち、負荷２１３側のスイッチSW11乃至SW14にLレベルの制御電圧が入力されると、NMOSトランジスタM51乃至M54による電圧電流変換が行われなくなるので、負荷２１３側に流れ込む電流の流れの変化に応じて、より小さな低ゲインが得られることになる。また、このとき、NMOSトランジスタM61乃至M64によって、負荷２１３側に流れ込む電流の流れの変化に応じた電流が電源線LP側に流れ込むようになるため、回路の総電流の変化を抑えることができる。
【０１１７】
なお、図７の可変利得増幅器２００Ｂにおいては、第１のトランジスタ群２２１と第２のトランジスタ群２２２において、４対のNMOSトランジスタをデジタル制御する構成を説明したが、これらの高ゲインと低ゲインとの範囲を拡げたいのであれば、第１のトランジスタ群２２１と第２のトランジスタ群２２２におけるNMOSトランジスタの組数を増加させればよい。
【０１１８】
以上のように、図７の可変利得増幅器２００Ｂにおいては、可変電圧電流変換回路としての第１のトランジスタ群２２１と、ダミー可変利得増幅回路（可変電圧電流変換回路）としての第２のトランジスタ群２２２とは、同一のサイズを有しており、第１のトランジスタ群２２１のみで構成した場合と比べて、回路面積（コスト）は略２倍になるが、これらのトランジスタ群を構成するNMOSトランジスタの対を排他的に制御することで、任意の利得を得ることが可能となる。
【０１１９】
すなわち、上述した従来の可変利得増幅器においては、任意の利得を得るためには、トータルサイズが同じサイズの分流器単位セルを複数並べる必要があり、利得可変幅と回路面積はトレードオフの関係となっていたが、図７の可変利得増幅器２００Ｂでは、第１のトランジスタ群２２１と、第２のトランジスタ群２２２を設けることで、回路面積は略２倍になるものの、利得可変幅と回路面積（コスト）のトレードオフを解消して、任意の利得を得ることができる。
【０１２０】
また、可変利得増幅器２００Ｂでは、第１のトランジスタ群２２１による電圧電流変換により利得を可変させると、回路の総電流も同時に変化してしまうため、利得変化の時間的な過渡応答が遅くなり、時間方向の可変利得線形性が劣化するという現象が発生する。このため、可変利得増幅器２００Ｂでは、ダミー可変利得増幅回路(Dummy VGA)として、第２のトランジスタ群２２２を設けて、第１のトランジスタ群２２１と第２のトランジスタ群２２２を排他的に制御することで、総電流の変化を抑制し、時間方向の可変利得線形性を改善するようにしている。
【０１２１】
すなわち、上述した第１の実施の形態で、可変利得線形性が劣化する原因は、寄生容量Ccの影響が利得にしたがって変化していることである。一方、第２の実施の形態では、利得係数αが寄生容量Ccにかかるようになるため、寄生容量Ccの影響が利得に合わせて変化することになり、可変利得線形性が改善されることになる。
【０１２２】
具体的には、図７において、NMOSトランジスタM40のソースとNMOSトランジスタM50のドレインの間と、入力端子(RFIN)とNMOSトランジスタM54のゲートの間との間で生じる寄生容量Ccを考慮したとき、NMOSトランジスタM50のドレイン側を流れる電流idは、下記の式（１０）により表される。
【０１２３】
【数１０】
2015177321.tif 000012
【０１２４】
ただし、式（１０）において、Gmは、第１のトランジスタ群２２１のトランスコンダクタンスを表し、gmは、NMOSトランジスタM40のトランスコンダクタンスを表している。また、αはゲイン係数を表し、ωは角周波数を表している。
【０１２５】
また、Voutは、式（１０）を用いて、下記の式（１１）により表すことができるので、図７の可変利得増幅器２００Ｂにおけるゲイン(Gain)は、下記の式（１２）により表すことができる。
【０１２６】
【数１１】
2015177321.tif 000013
【０１２７】
【数１２】
2015177321.tif 000014
【０１２８】
この式（１２）からも明らかなように、ゲイン係数αと寄生容量Ccを乗算することになるため、寄生容量Ccの影響が利得に合わせて変化することになる。これにより、可変利得線形性の劣化を改善することができる。すなわち、図８のシミュレーション結果に示すように、上述した図６のシミュレーション結果と比べて、図中のＣ２で囲まれる領域の近傍での可変利得線形性の劣化が改善しているのは明らかである。
【０１２９】
以上のように、第２の実施の形態においては、可変電圧電流変換回路としての第１のトランジスタ群２２１のほかに、ダミー可変利得増幅回路としての第２のトランジスタ群２２２を設けて、それらのトランジスタ群を構成するNMOSトランジスタの対を排他的に制御することで、第１のトランジスタ群２２１のみで構成した場合と比べて、回路面積は略２倍になるものの、利得可変幅と回路面積（コスト）のトレードオフを解消して、任意の利得を得ることができるようになる。
【０１３０】
また、第２の実施の形態においては、第１のトランジスタ群２２１による電圧電流変換により利得を可変させると、回路の総電流も同時に変化してしまうため、利得変化の時間的な過渡応答が遅くなり、時間方向の可変利得線形性が劣化するという現象が発生するが、ダミー可変利得増幅回路としての第２のトランジスタ群２２２を設けて、第１のトランジスタ群２２１と第２のトランジスタ群２２２を排他的に制御することで、総電流の変化が抑制されて、時間方向の可変利得線形性が改善されることになる。
【０１３１】
＜４．第３の実施の形態＞
【０１３２】
ところで、広い利得可変幅を実現するためには、トランジスタの分割数を増加させていくことになるが、例えば、45dBの利得可変幅を実現するために必要なトランジスタのサイズ比は1対178となる。トータルサイズは、ゲインや雑音指数(NF：Noise Figure)などの交流的な特性から決まるため、NMOSトランジスタの最小単位は非常に小さくならざるを得ない。NMOSトランジスタのばらつきは、面積の平方根（ルート）に反比例して大きくなることが知られているが、このことによって、可変利得線形性のばらつき精度を律速してしまう。
【０１３３】
そこで、第３の実施の形態では、広い利得可変幅とその精度を両立させるため、第１の実施の形態に対応する構成と、第２の実施の形態に対応する構成を組み合わせた可変利得増幅器において、減衰率の低い領域では、第１の実施の形態に対応する構成（カスコード回路）を動作させるが、減衰率の高い領域では、第２の実施の形態に対応する構成（可変電圧電流変換回路）を動作させる制御を行うことで、任意の利得が得られるようにする。
【０１３４】
図９は、本技術を適用した可変利得増幅器の第３の実施の形態の構成を示す回路図である。
【０１３５】
図９の可変利得増幅器２００Ｃは、制御回路１００（図４）からのデジタル制御に従い、入力端子(RFIN)からの入力と、出力端子(RFOUT)からの出力との利得を切り替えて、必要な利得の可変幅を確保可能な増幅器である。
【０１３６】
図９に示すように、可変利得増幅器２００Ｃは、第１の実施の形態に対応した第１のトランジスタ群２１１及び第２のトランジスタ群２１２と、第２の実施の形態に対応した第３のトランジスタ群２２１及び第４のトランジスタ群２２２から構成される。なお、第３の実施の形態の説明では、第２の実施の形態における第１のトランジスタ群２２１、第２のトランジスタ群２２２を、第３のトランジスタ群２２１、第４のトランジスタ群２２２と称して、第１の実施の形態における第１のトランジスタ群２１１、第２のトランジスタ群２１２と区別する。
【０１３７】
第１のトランジスタ群２１１は、NMOSトランジスタM20乃至M211から構成され、第２のトランジスタ群２１２は、NMOSトランジスタM31乃至311から構成される。すなわち、第１のトランジスタ群２１１と第２のトランジスタ群２１２は、対になって構成されており、同一の数のNMOSトランジスタが接続されて同一のサイズを有している。なお、第１のトランジスタ群２１１と第２のトランジスタ群２１２は、カスコード回路として構成されている。
【０１３８】
具体的には、負荷２１３側の第１のトランジスタ群２１１を構成するNMOSトランジスタM20乃至M211は、各ソースが、第３のトランジスタ群２２１を介して入力端子(RFIN)にそれぞれ接続され、各ドレインが、出力端子(RFOUT)にそれぞれ接続されている。一方、第２のトランジスタ群２１２を構成するNMOSトランジスタM31乃至M311は、各ソースが、第３のトランジスタ群２２１を介して入力端子(RFIN)にそれぞれ接続され、各ドレインが電源線LPに接続されている。
【０１３９】
そして、第１のトランジスタ群２１１と第２のトランジスタ群２１２に、制御線L1乃至L11を介して、制御回路１００からの制御電圧を入力して、排他的な制御を行うことで、負荷２１３側の第１のトランジスタ群２１１から、出力端子(RFOUT)に出力される出力信号電圧を可変にしている。
【０１４０】
第３のトランジスタ群２２１は、NMOSトランジスタM50乃至M54から構成され、第４のトランジスタ群２２２は、NMOSトランジスタM60乃至M64から構成される。すなわち、可変電圧電流変換回路としての第３のトランジスタ群２２１と、ダミー可変利得増幅回路（可変電圧電流変換回路）としての第４のトランジスタ群２２２とは、同一のサイズを有している。
【０１４１】
具体的には、負荷２１３側の第３のトランジスタ群２２１を構成するNMOSトランジスタM50乃至M54は、各ゲートが入力端子(RFIN)にそれぞれ接続され、各ドレインが第１のトランジスタ群２１１を介して出力端子(RFOUT)にそれぞれ接続されている。一方、第４のトランジスタ群２２２を構成するNMOSトランジスタM61乃至M64は、各ゲートが入力端子(RFIN)にそれぞれ接続され、各ドレインがNMOSトランジスタM60を介して電源線LPにそれぞれ接続されている。
【０１４２】
そして、第３のトランジスタ群２２１に、制御線L12乃至L15を介して、制御回路１００からの制御電圧を入力してデジタル制御を行うことで、入力端子(RFIN)からの入力信号電圧を電流に変換するとともに、出力端子(RFOUT)に出力される出力信号電圧を可変にしている。また、第４のトランジスタ群２２２に、制御線L12乃至L15を介して、制御回路１００からの制御電圧を入力して、第３のトランジスタ群２２１と排他的な制御を行うことで、電圧電流変換で利得を可変にする際に生じる、回路の総電流の変化を抑えることができる。
【０１４３】
すなわち、図９の可変利得増幅器２００Ｃにおいては、例えば減衰率の低い領域では、第１のトランジスタ群２１１と第２のトランジスタ群２１２に、制御回路１００からの制御電圧が制御線L1乃至L11を介して入力されるようにして、排他的な制御を行うことで、任意の利得が得られるようにする。また、例えば減衰率が高い領域では、第３のトランジスタ群２２１と第４のトランジスタ群２２２に、制御回路１００からの制御電圧が制御線L12乃至L15を介して入力されるようにして、排他的な制御を行うことで、任意の利得が得られるようにする。例えば、3dB〜45dBの利得を3bB単位で可変にする場合に、3dB〜33dBについては、制御線L1乃至L11を介して入力される制御電圧に従い、第１のトランジスタ群２１１と第２のトランジスタ群２１２が動作し、33dB〜45dBについては、制御線L12乃至L15を介して入力される制御電圧に従い、第３のトランジスタ群２２１と第４のトランジスタ群２２２が動作することになる。
【０１４４】
以上のように、第３の実施の形態においては、第１の実施の形態に対応する構成（カスコード回路）と、第２の実施の形態に対応する構成（可変電圧電流変換回路）を組み合わせて、対応するトランジスタ群を構成するNMOSトランジスタやスイッチの対を排他的に制御することで、第１のトランジスタ群２１１や第３のトランジスタ群２２１を単独で構成した場合と比べて、回路面積は大きくなるものの、利得可変幅と回路面積（コスト）とのトレードオフを解消して、任意の利得を得ることができるようになる。
【０１４５】
また、第３の実施の形態においては、第１の実施の形態に対応する構成では、減衰率が高くなると、可変利得線形性が劣化するため、はじめは、第１の実施の形態に対応する構成（カスコード回路）から利得制御を行い、減衰率が高い領域では、第２の実施の形態に対応する構成（可変電圧電流変換回路）が動作するように利得制御を行っている。これにより、NMOSトランジスタの分割数を半分に抑えることができるため、原理的に可変利得線形性のばらつきの精度が向上して、広い利得可変幅とその精度を両立させることができるようになる。
【０１４６】
＜５．変形例＞
【０１４７】
上述した説明では、可変利得増幅器２００Ａ，２００Ｂ，２００Ｃを構成するトランジスタとして、NMOSトランジスタを用いた構成を示したが、NMOSトランジスタの代わりに、PMOSトランジスタを用いた構成とするようにしてもよい。かかる構成を採用した場合、電源（電源線LP）に接続されていたトランジスタの端子は、グランド(GND)に接続されることになる。例えば、図５のNMOSトランジスタM31乃至M34のドレインは電源線LPに接続されていたが、NMOSトランジスタM31乃至M34の代わりに、PMOSトランジスタM31乃至M34を用いた場合、PMOSトランジスタM31乃至M34のドレインは、グランドに接続されることになる。さらに、これらのN型やP型のMOSトランジスタの代わりに、NPN型又はPNP型のバイポーラトランジスタを用いた構成とするようにしてもよい。
【０１４８】
また、可変利得増幅器２００Ａ，２００Ｂ，２００Ｃは、図１０に示すような差動回路として構成されるようにしてもよい。差動回路で構成することで、電源側のノイズに強くなるというメリットがある。さらに、可変利得増幅器２００Ａ，２００Ｂ，２００Ｃは、独立した回路であってもよいし、１つの電子回路を構成する回路のうち、一部の回路であってもよい。また、上述した各トランジスタ群は、１以上設けることができる。
【０１４９】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１５０】
また、本技術は、以下のような構成をとることができる。
【０１５１】
（１）
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
（２）
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
（１）に記載の増幅器。
（３）
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
（１）に記載の増幅器。
（４）
前記増幅器は、差動化されている
（１）乃至（３）のいずれか一項に記載の増幅器。
（５）
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
（６）
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
（７）
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
（６）に記載の増幅器。
（８）
前記第１のトランジスタ群、及び、前記第２のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
（６）に記載の増幅器。
（９）
前記増幅器は、差動化されている
（６）乃至（８）のいずれか一項に記載の増幅器。
（１０）
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
（１１）
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備え、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅し、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
増幅器。
（１２）
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、N型又はP型のMOSトランジスタで構成され、
前記第１の端子はソース、前記第２の端子はドレイン、前記第３の端子はゲートとなる
（１１）に記載の増幅器。
（１３）
前記第１のトランジスタ群乃至前記第４のトランジスタ群を構成するトランジスタは、NPN型又はPNP型のバイポーラトランジスタで構成され、
前記第１の端子はエミッタ、前記第２の端子はコレクタ、前記第３の端子はベースとなる
（１１）に記載の増幅器。
（１４）
前記増幅器は、差動化されている
（１１）乃至（１３）のいずれか一項に記載の増幅器。
（１５）
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備える増幅器の駆動方法において、
前記増幅器が、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅し、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、前記制御回路からの排他的な制御に従って入力信号を増幅する
ステップを含む駆動方法。
（１６）
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
からなる可変分流回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御を行う
電子回路システム。
（１７）
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
電圧電流変換を行う第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成され、電圧電流変換を行う第２のトランジスタ群と
からなる可変電圧電流変換回路を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続され、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第２のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う
電子回路システム。
（１８）
増幅器と、前記増幅器の動作を制御する制御回路とから構成される電子回路システムにおいて、
前記増幅器は、
第１のトランジスタ群と、
前記第１のトランジスタ群に対応して構成される第２のトランジスタ群と
を有し、
前記第１のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は入力信号を電圧電流変換する電圧電流変換回路に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続され、
前記第２のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記電圧電流変換回路に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記制御回路に直接又は間接に接続される
カスコード回路と、
電圧電流変換を行う第３のトランジスタ群と、
前記第３のトランジスタ群に対応して構成され、電圧電流変換を行う第４のトランジスタ群と
を有し、
前記第３のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第１のスイッチング素子に直接又は間接に接続され、第２の端子は負荷に直接又は間接に接続され、第３の端子は入力信号が入力される入力端子に直接又は間接に接続され、
前記第４のトランジスタ群を構成する１又は複数のトランジスタにおいて、第１の端子は前記制御回路により制御される第２のスイッチング素子に直接又は間接に接続され、第２の端子は電源又はグランドに直接又は間接に接続され、第３の端子は前記入力端子に直接又は間接に接続される
可変電圧電流変換回路と
を備え、
前記制御回路は、
前記第１のトランジスタ群を構成するトランジスタと、前記第２のトランジスタ群を構成するトランジスタの対に対する、排他的な制御と、
前記第３のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第１のスイッチング素子と、前記第４のトランジスタ群を構成するトランジスタに直接又は間接に接続された前記第２のスイッチング素子の対に対する、排他的な制御を行う
電子回路システム。
【符号の説明】
【０１５２】
１０  電子回路システム，  １００  制御回路，  ２００，２００Ａ，２００Ｂ，２００Ｃ  可変利得増幅器，  ２１１  第１のトランジスタ群，  ２１２  第２のトランジスタ群，  ２２１  第１のトランジスタ群（第３のトランジスタ群），  ２２２  第２のトランジスタ群（第４のトランジスタ群），  ２１３  負荷，  INV11乃至INV111，INV21乃至INV24，INV31乃至INV34  インバータ，  L1乃至L15  制御線，  LP  電源線，  M10，M20乃至M211，M31乃至M311，M40，M50乃至M54，M60乃至M64  NMOSトランジスタ，  SW11乃至SW14，SW21乃至SW24  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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