(57)【要約】【課題】整合回路の数を削減して部品コストや実装工数を抑えることができる増幅装置を提供する。【解決手段】増幅装置１Ａは、一対の縁部１０ａ，１０ｂを有するパッケージ１０と、縁部１０ａに設けられた入力端子１２と、縁部１０ｂに設けられた出力端子１５，１６と、ボンディングワイヤ１７ａによって入力端子１２と直接的に接続された入力端を有する第一段ＦＥＴチップ２０と、縁部１０ａに設けられ、ボンディングワイヤ１７ｂによって第一段ＦＥＴチップ２０の出力端と直接的に接続された第一段間端子１３と、縁部１０ａに設けられた第二段間端子１４と、ボンディングワイヤ１７ｃによって出力端子１５，１６と直接的に接続された出力端を有する第二段ＦＥＴチップ３０と、一方の電極が第二段間端子１４及び第二段ＦＥＴチップ３０の入力端と接続されたインピーダンス整合用のキャパシタ素子４０とを備える。【選択図】図１
2015139207.tif 000002
【特許請求の範囲】
【請求項１】
第一方向に並ぶ一対の縁部を有するパッケージと、
一方の前記縁部に設けられた入力端子と、
他方の前記縁部に設けられた出力端子と、
前記パッケージに内蔵され、第一ボンディングワイヤによって前記入力端子と直接的に接続された入力端を有する第一段ＦＥＴチップと、
前記一方の縁部に設けられ、第二ボンディングワイヤによって前記第一段ＦＥＴチップの出力端と直接的に接続された第一段間端子と、
前記一方の縁部に設けられた第二段間端子と、
前記パッケージに内蔵され、第三ボンディングワイヤによって前記出力端子と直接的に接続された出力端を有し、前記第一段ＦＥＴチップよりも出力が大きい第二段ＦＥＴチップと、
前記パッケージに内蔵され、一方の電極が、第四ボンディングワイヤを介して前記第二段間端子と接続され、第五ボンディングワイヤを介して前記第二段ＦＥＴチップの入力端と接続されたインピーダンス整合用のキャパシタ素子と、
を備え、
前記一方の縁部と前記第一段ＦＥＴチップとの距離が、前記他方の縁部と前記第一段ＦＥＴチップとの距離よりも短く、
前記他方の縁部と前記第二段ＦＥＴチップとの距離が、前記一方の縁部と前記第二段ＦＥＴチップとの距離よりも短い、増幅装置。
【請求項２】
前記第四ボンディングワイヤの一つの長さと前記第五ボンディングワイヤの一つの長さとの合計は、前記第三ボンディングワイヤの一つの長さよりも長い、請求項１に記載の増幅装置。
【請求項３】
前記第一段ＦＥＴチップの前記入力端のインピーダンスは、前記第二段ＦＥＴチップの前記入力端のインピーダンスよりも高く、前記第一段ＦＥＴチップの前記出力端のインピーダンスは、前記第二段ＦＥＴチップの前記出力端のインピーダンスよりも高い、請求項１又は２に記載の増幅装置。
【請求項４】
前記一対の縁部に沿った方向における前記出力端子の幅が、該方向における前記入力端子、前記第一段間端子、及び前記第二段間端子の幅よりも大きい、請求項１〜３のいずれか一項に記載の増幅装置。
【請求項５】
前記一方の縁部に設けられ、前記入力端子と前記第一段間端子との間に配置された第三端子を更に備え、
前記第三端子は、グランド電位を有する端子である、請求項１〜４のいずれか一項に記載の増幅装置。
【請求項６】
前記第一段間端子と前記第二段間端子とが前記パッケージの外部において互いに接続される、請求項１〜５のいずれか一項に記載の増幅装置。
【請求項７】
前記第二段ＦＥＴチップのチップサイズが前記第一段ＦＥＴチップのチップサイズよりも大きい、請求項１〜６のいずれか一項に記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅装置に関するものである。
【背景技術】
【０００２】
高利得の高出力電力増幅を行うため、直列に接続された複数の増幅用アンプデバイスを備える増幅装置が知られている。特許文献１には、そのような増幅装置が開示されている。この増幅装置では、直列に接続される複数の増幅用アンプデバイスが１つの半導体チップに集積されている。また、この増幅装置は、３つの整合回路を更に備える。第１の整合回路は、入力端子と初段の増幅用アンプデバイスの入力端との間に接続されている。第２の整合回路は、初段の増幅用アンプデバイスの出力端と第２段の増幅用アンプデバイスの入力端との間に接続されている。第３の整合回路は、出力端子と第２段の増幅用アンプデバイスの出力端との間に接続されている。これら３つの整合回路と１つの半導体チップとは、共通の誘電体基板上に実装されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−７７９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された増幅装置では、上述のように３つの整合回路が設けられている。しかしながら、このように多数の整合回路を設けることは、部品コストや実装工数が増加する原因となる。本発明は、このような問題点に鑑みてなされたものであり、整合回路の数を削減して部品コストや実装工数を抑えることができる増幅装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本願発明による増幅装置は、第一方向に並ぶ一対の縁部を有するパッケージと、一方の縁部に設けられた入力端子と、他方の縁部に設けられた出力端子と、パッケージに内蔵され、第一ボンディングワイヤによって入力端子と直接的に接続された入力端を有する第一段ＦＥＴチップと、一方の縁部に設けられ、第二ボンディングワイヤによって第一段ＦＥＴチップの出力端と直接的に接続された第一段間端子と、一方の縁部に設けられた第二段間端子と、パッケージに内蔵され、第三ボンディングワイヤによって出力端子と直接的に接続された出力端を有し、第一段ＦＥＴチップよりも出力が大きい第二段ＦＥＴチップと、パッケージに内蔵され、一方の電極が、第四ボンディングワイヤを介して第二段間端子と接続され、第五ボンディングワイヤを介して第二段ＦＥＴチップの入力端と接続されたインピーダンス整合用のキャパシタ素子と、を備え、一方の縁部と第一段ＦＥＴチップとの距離が、他方の縁部と第一段ＦＥＴチップとの距離よりも短く、他方の縁部と第二段ＦＥＴチップとの距離が、一方の縁部と第二段ＦＥＴチップとの距離よりも短い。
【発明の効果】
【０００６】
本発明に係る増幅装置によれば、整合回路の数を削減して部品コストや実装工数を抑えることができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、一実施形態に係る増幅装置の構成を示す平面図である。
【図２】図２は、配線基板上に増幅装置が実装された様子を示す側断面図である。
【図３】図３は、配線基板の配線パターンを示す平面図である。
【図４】図４（ａ）は、第一段ＦＥＴチップの拡大断面図である。図４（ｂ）は、第二段ＦＥＴチップの拡大断面図である。
【図５】図５は、増幅装置の使用例を示す回路図である。
【図６】図６は、第１変形例に係る増幅装置の構成を示す平面図である。
【図７】図７は、第２変形例に係る増幅装置の構成を示す平面図である。
【発明を実施するための形態】
【０００８】
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。（１）本願発明による増幅装置は、第一方向に並ぶ一対の縁部を有するパッケージと、一方の縁部に設けられた入力端子と、他方の縁部に設けられた出力端子と、パッケージに内蔵され、第一ボンディングワイヤによって入力端子と直接的に接続された入力端を有する第一段ＦＥＴチップと、一方の縁部に設けられ、第二ボンディングワイヤによって第一段ＦＥＴチップの出力端と直接的に接続された第一段間端子と、一方の縁部に設けられた第二段間端子と、パッケージに内蔵され、第三ボンディングワイヤによって出力端子と直接的に接続された出力端を有し、第一段ＦＥＴチップよりも出力が大きい第二段ＦＥＴチップと、パッケージに内蔵され、一方の電極が、第四ボンディングワイヤを介して第二段間端子と接続され、第五ボンディングワイヤを介して第二段ＦＥＴチップの入力端と接続されたインピーダンス整合用のキャパシタ素子と、を備え、一方の縁部と第一段ＦＥＴチップとの距離が、他方の縁部と第一段ＦＥＴチップとの距離よりも短く、他方の縁部と第二段ＦＥＴチップとの距離が、一方の縁部と第二段ＦＥＴチップとの距離よりも短い。
【０００９】
この増幅装置では、第一段ＦＥＴチップが一方の縁部寄りに配置されており、第二段ＦＥＴチップが他方の縁部寄りに配置されている。これにより、入力端子と第一段ＦＥＴチップとを接続する第一ボンディングワイヤ、及び出力端子と第二段ＦＥＴチップとを接続する第三ボンディングワイヤを従来よりも短くすることができるので、第一ボンディングワイヤ及び第三ボンディングワイヤのインダクタンスを低くすることができる。また、通常、第一段ＦＥＴチップの入力端子及び出力端子の各インピーダンスは、外部インピーダンスに近く十分な大きさを有する。また、第二段ＦＥＴチップの出力端子のインピーダンスは、入力端子のインピーダンスと比較して十分に高い。従って、上記の増幅装置によれば、入力端子と第一段ＦＥＴチップとの間の整合回路、及び出力端子と第二段ＦＥＴチップとの間の整合回路を削減することができ、部品コストや実装工数を抑えることができる。
【００１０】
（２）また、上記増幅装置において、第四ボンディングワイヤの一つの長さと第五ボンディングワイヤの一つの長さの合計は、第三ボンディングワイヤの一つの長さよりも長くてもよい。
【００１１】
（３）また、上記増幅装置において、第一段ＦＥＴチップの入力端子のインピーダンスは、第二段ＦＥＴチップの入力端子のインピーダンスよりも高く、第一段ＦＥＴチップの出力端子のインピーダンスは、第二段ＦＥＴチップの出力端子のインピーダンスよりも高くてもよい。
【００１２】
（４）また、上記増幅装置において、一対の縁部に沿った方向における出力端子の幅は、該方向における入力端子、第一段間端子、及び第二段間端子の幅よりも大きくてもよい。通常、第二段ＦＥＴチップからの出力電力は、第一段ＦＥＴチップの入力電力及び出力電力よりも格段に大きい。従って、出力端子の幅が他の端子の幅よりも大きいことにより、出力端子の抵抗値を低減して大きな電力を効率良く出力することができる。
【００１３】
（５）また、上記増幅装置は、一方の縁部に設けられ、第一段間端子と第二段間端子との間に配置された第三端子を更に備え、第三端子はグランド電位を有する端子であってもよい。これにより、一方の縁部の端子間のアイソレーションを高めることができる。
【００１４】
（６）また、上記増幅装置において、第一段間端子と第二段間端子とはパッケージの外部において互いに接続されてもよい。
【００１５】
（７）また、上記増幅装置において、第二段ＦＥＴチップのチップサイズは第一段ＦＥＴチップのチップサイズよりも大きくてもよい。これにより、第一段ＦＥＴチップからの出力電力よりも大きい出力電力を第二段ＦＥＴチップが好適に生成することができる。
【００１６】
［本願発明の実施形態の詳細］
本発明の実施形態にかかる増幅装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１７】
（第１の実施の形態）
図１は、本実施形態に係る増幅装置１Ａの構成を模式的に示す平面図である。図１に示されるように、増幅装置１Ａは、パッケージ１０と、リードフレームのダイスステージ１１と、入力端子１２と、第一段間端子１３と、第二段間端子１４と、出力端子１５，１６と、第一段ＦＥＴチップ２０と、第二段ＦＥＴチップ３０と、キャパシタ素子４０とを備えている。
【００１８】
パッケージ１０は、例えばモールド成形されたエポキシ樹脂等の樹脂材料によって構成され、第一段ＦＥＴチップ２０、第二段ＦＥＴチップ３０、及びキャパシタ素子４０を内蔵する。パッケージ１０は、例えば長方形状といった平面形状を有しており、第一方向Ａ１に並んだ一対の縁部１０ａ，１０ｂを有する。縁部１０ａ，１０ｂは、第一方向Ａ１と交差する第二方向Ａ２に沿って延びている。ダイスステージ１１は、金属製の板状部材である。ダイスステージ１１は、パッケージ１０の下面（配線基板に実装される際に該配線基板と対向する側の面）に設けられており、パッケージ１０から露出している。ダイスステージ１１上には、第一段ＦＥＴチップ２０、第二段ＦＥＴチップ３０、及びキャパシタ素子４０が実装されている。
【００１９】
入力端子１２、第一段間端子１３、第二段間端子１４、及び出力端子１５，１６は、金属製の端子であって、パッケージ１０の下面に設けられており、パッケージ１０から露出している。これらのうち、入力端子１２、第一段間端子１３、及び第二段間端子１４は、パッケージの一方の縁部１０ａにおいてこの順に並んで設けられている。また、出力端子１５，１６は、パッケージの他方の縁部１０ｂにおいて並んで設けられている。入力端子１２には、パッケージ１０の外部から電気的な入力信号が与えられる。第一段間端子１３は、後述する第一段ＦＥＴチップ２０からの電気的な出力信号をパッケージ１０の外部へ出力する。第二段間端子１４は、例えばパッケージ１０の外部において第一段間端子１３と電気的に接続され、第一段間端子１３から出力された電気信号を入力する。出力端子１５，１６は、後述する第二段ＦＥＴチップ３０からの電気的な出力信号をパッケージ１０の外部へ出力する。なお、他方の縁部１０ｂには更に一つの端子９１が設けられているが、この端子９１は未使用端子である。未使用端子とは、パッケージ１０内において、他の端子とボンディングワイヤで接続されていない端子である。
【００２０】
第一段ＦＥＴチップ２０は、例えば高移動度トランジスタ（ＨＥＭＴ）といったＦＥＴを内蔵するチップであって、入力端２０ａ及び出力端２０ｂを有する。第一段ＦＥＴチップ２０は、入力端２０ａに入力された電気信号を増幅し、増幅後の電気信号を出力端２０ｂから出力する。入力端２０ａは例えばゲートであり、出力端２０ｂは例えばドレインである。その場合、ソースはダイスステージ１１に接続される。ダイスステージ１１は、例えば基準電位（接地電位）とされる。
【００２１】
第一段ＦＥＴチップ２０は、パッケージ１０の内部において、一方の縁部１０ａ寄りの領域に配置されている。すなわち、一方の縁部１０ａと第一段ＦＥＴチップ２０との距離Ｄ１は、他方の縁部１０ｂと第一段ＦＥＴチップ２０との距離Ｄ２よりも短い。より好ましくは、第一段ＦＥＴチップ２０は、パッケージ１０の中心線Ｃ１に対して縁部１０ａ側の領域内に配置される。入力端２０ａは、ボンディングワイヤ１７ａ（第一ボンディングワイヤ）によって入力端子１２と直接的に接続されている。また、出力端２０ｂは、ボンディングワイヤ１７ｂ（第二ボンディングワイヤ）によって第一段間端子１３と直接的に接続されている。ここで、直接的とは、能動的又は受動的な回路要素を含む他のチップを一切介しておらず互いに短絡されているという意味である。なお、入力端２０ａのインピーダンスは、入力端子１２のインピーダンスと等しいことが好ましい。
【００２２】
第二段ＦＥＴチップ３０は、例えばＨＥＭＴといったＦＥＴを内蔵するチップであって、入力端３０ａ及び出力端３０ｂを有する。第二段ＦＥＴチップ３０は、入力端３０ａに入力された電気信号を増幅し、増幅後の電気信号を出力端３０ｂから出力する。入力端３０ａは例えばＦＥＴのゲートであり、出力端３０ｂは例えばＦＥＴのドレインである。その場合、ＦＥＴのソースはダイスステージ１１に接続される。
【００２３】
第二段ＦＥＴチップ３０は、パッケージ１０の内部において、他方の縁部１０ｂ寄りの領域に配置されている。すなわち、他方の縁部１０ｂと第二段ＦＥＴチップ３０との距離Ｄ３は、一方の縁部１０ａと第二段ＦＥＴチップ３０との距離Ｄ４よりも短い。より好ましくは、第二段ＦＥＴチップ３０は、パッケージ１０の中心線Ｃ１に対して縁部１０ｂ側の領域内に配置される。出力端３０ｂは、ボンディングワイヤ１７ｃ（第三ボンディングワイヤ）によって出力端子１５，１６と直接的に接続されている。この第二段ＦＥＴチップ３０は、第一段ＦＥＴチップ２０によって増幅された電気信号を更に増幅する。そのため、第二段ＦＥＴチップ３０のチップサイズＬ２は、第一段ＦＥＴチップ２０のチップサイズＬ１よりも大きい。なお、第一段ＦＥＴチップ２０の入力端２０ａのインピーダンスは、第二段ＦＥＴチップ３０の入力端３０ａのインピーダンスよりも高いことが好ましい。また、第一段ＦＥＴチップ２０の出力端２０ｂのインピーダンスは、第二段ＦＥＴチップ３０の出力端３０ｂのインピーダンスよりも高いことが好ましい。
【００２４】
キャパシタ素子４０は、インピーダンス整合用のキャパシタを内蔵する素子であって、一対の電極を有する。キャパシタ素子４０の一方の電極４０ａは、ボンディングワイヤ１７ｄ（第四ボンディングワイヤ）を介して第二段間端子１４と直接的に接続されている。また、この一方の電極４０ａは、ボンディングワイヤ１７ｅ（第五ボンディングワイヤ）を介して第二段ＦＥＴチップ３０の入力端３０ａと直接的に接続されている。キャパシタ素子４０の他方の電極は、ダイスステージ１１に接続されている。ボンディングワイヤ１７ｄの一つの長さとボンディングワイヤ１７ｅの一つの長さとの合計は、ボンディングワイヤ１７ｃの一つの長さよりも長い。
【００２５】
図２は、配線基板５０上に増幅装置１Ａが実装された様子を示す側断面図である。また、図３は、配線基板５０の配線パターンを示す平面図である。図２及び図３に示されるように、配線基板５０は、誘電体基板５８と、配線パターン５１〜５５と、基準電位用の配線パターン５６とを備える。誘電体基板５８は、主面５８ａ及び裏面５８ｂを有する。配線パターン５１〜５５は主面５８ａ上に設けられ、基準電位用の配線パターン５６は裏面５８ｂ上の全面に設けられる。配線パターン５１の一端部５１ａには、入力端子１２が導電性接着剤（例えば銀ペースト）を介して接合される。配線パターン５２の一端部５２ａ及び他端部５２ｂそれぞれには、第一段間端子１３及び第二段間端子１４それぞれが導電性接着剤５９ａを介して接合される。これにより、第一段間端子１３と第二段間端子１４とは、パッケージ１０の外部において互いに接続される。配線パターン５３の一端部５３ａには、出力端子１５，１６が導電性接着剤５９ｂを介して接合される。配線パターン５４は、ダイスステージ１１と対向する位置に設けられており、導電性接着剤５９ｃを介してダイスステージ１１と接合される。この配線パターン５４は、主面５８ａと裏面５８ｂとの間を貫通する複数のスルービア５７を介して、基準電位用の配線パターン５６と電気的に接続されている。なお、配線パターン５５には未使用端子９１が接合される。
【００２６】
図４（ａ）及び図４（ｂ）は、第一段ＦＥＴチップ２０及び第二段ＦＥＴチップ３０の拡大断面図である。図４（ａ）に示されるように、第一段ＦＥＴチップ２０は、半導体基板（例えばＧａＮ基板若しくはＧａＡｓ基板）２１と、半導体基板２１の主面２１ａ上に設けられた、入力端２０ａとしてのゲートパッド２２、ソースパッド２３、及び出力端２０ｂとしてのドレインパッド２４とを有する。半導体基板２１の裏面２１ｂは、導電性接着剤（例えば銀ペースト）１８を介してダイスステージ１１に接合されている。ゲートパッド２２及びドレインパッド２４には、ボンディングワイヤ１７ａ及び１７ｂの各一端がそれぞれ接合されている。ソースパッド２３は、半導体基板２１を主面２１ａから裏面２１ｂに貫通するソースビア２５を介して導電性接着剤１８と電気的に接続されている。また、図４（ｂ）に示されるように、第二段ＦＥＴチップ３０は、半導体基板（例えばＧａＮ基板若しくはＧａＡｓ基板）３１と、半導体基板３１の主面３１ａ上に設けられた、入力端３０ａとしてのゲートパッド３２、ソースパッド３３、及び出力端３０ｂとしてのドレインパッド３４とを有する。半導体基板３１の裏面３１ｂは、導電性接着剤（例えば銀ペースト）１９を介してダイスステージ１１に接合されている。ゲートパッド３２及びドレインパッド３４には、ボンディングワイヤ１７ｅ及び１７ｃの各一端がそれぞれ接合されている。ソースパッド３３は、半導体基板３１を主面３１ａから裏面３１ｂに貫通するソースビア３５を介して導電性接着剤１９と電気的に接続されている。
【００２７】
図５は、本実施形態の増幅装置１Ａの使用例を示す回路図である。図５に示されるように、入力端子１２には入力側整合回路６１が接続され、入力信号は入力側整合回路６１を介して入力端子１２に入力される。また、第一段間端子１３と第二段間端子１４との間には段間整合回路６２が接続され、第一段間端子１３から出力された信号は段間整合回路６２を介して第二段間端子１４に入力される。また、出力端子１５，１６には出力側整合回路６３が接続され、出力信号は出力側整合回路６３を介してパッケージ１０の外部へ出力される。
【００２８】
図５に示されるように、入力端子１２にはゲートバイアス回路６４が接続されてもよい。ゲートバイアス回路６４は、例えば入力端子１２と接地電位線との間に直列に接続された抵抗６４ａ及びキャパシタ６４ｂを有し、抵抗６４ａとキャパシタ６４ｂとの間のノードにゲートバイアス電圧ＶＧ１が入力される。同様に、第二段間端子１４にはゲートバイアス回路６５が接続されてもよい。ゲートバイアス回路６５は、例えば第二段間端子１４と接地電位線との間に直列に接続された抵抗６５ａ及びキャパシタ６５ｂを有し、抵抗６５ａとキャパシタ６５ｂとの間のノードにゲートバイアス電圧ＶＧ２が入力される。
【００２９】
図５に示されるように、第一段間端子１３にはドレインバイアス回路６６が接続されてもよい。ドレインバイアス回路６６は、例えば第一段間端子１３と接地電位線との間に直列に接続されたインダクタ６６ａ及びキャパシタ６６ｂを有し、インダクタ６６ａとキャパシタ６６ｂとの間のノードにドレインバイアス電圧ＶＤ１が入力される。同様に、出力端子１５，１６にはドレインバイアス回路６７が接続されてもよい。ドレインバイアス回路６７は、例えば出力端子１５，１６と接地電位線との間に直列に接続されたインダクタ６７ａ及びキャパシタ６７ｂを有し、インダクタ６７ａとキャパシタ６７ｂとの間のノードにドレインバイアス電圧ＶＤ２が入力される。
【００３０】
以上の構成を備える増幅装置１Ａによって得られる作用効果について説明する。この増幅装置１Ａでは、前段の増幅回路である第一段ＦＥＴチップ２０と、後段の増幅回路である第二段ＦＥＴチップ３０とが別のチップで構成されている。また、第一段ＦＥＴチップ２０の入力端２０ａに接続される入力端子１２と、第一段ＦＥＴチップ２０の出力端２０ｂに接続される第一段間端子１３とが、パッケージ１０の同じ側（縁部１０ａ）に配置されている。そして、第一段ＦＥＴチップ２０がパッケージ１０の一方の縁部１０ａ寄りに配置されている。このような構成により、入力端子１２と第一段ＦＥＴチップ２０とを接続するボンディングワイヤ１７ａ、及び第一段間端子１３と第一段ＦＥＴチップ２０とを接続するボンディングワイヤ１７ｂを従来よりも短くし、これらのインダクタンスを小さくすることができる。ここで、第一段ＦＥＴチップ２０に求められる最大出力は第二段ＦＥＴチップ３０よりも小さい（第一段ＦＥＴチップ２０のフィンガの数は、少なくて良い）ので、第一段ＦＥＴチップ２０のゲート電極（すなわち入力端２０ａ）及びドレイン電極（すなわち出力端２０ｂ）のサイズを小さくすることができる。従って、第一段ＦＥＴチップ２０の入力端２０ａ及び出力端２０ｂのインピーダンスを比較的高くすることが可能である。すなわち、ボンディングワイヤ１７ａ，１７ｂのインダクタンスが小さいこと、並びに、入力端２０ａ及び出力端２０ｂのインピーダンスを比較的高くすることが可能であることに鑑みれば、第一段ＦＥＴチップ２０に関して整合回路を不要とすることができる。
【００３１】
また、第二段ＦＥＴチップ３０に関しては、第一段ＦＥＴチップ２０よりも大きな最大出力が要求される。従って、ゲート電極（すなわち入力端３０ａ）のサイズは、第一段ＦＥＴチップ２０の当該サイズよりも大きくなる。ゆえに、入力端３０ａのインピーダンスは極めて低くなる（典型的には１Ω以下）。このため、第二段間端子１４に第二段ＦＥＴチップ３０を近づけたとしても、ボンディングワイヤのインダクタンスの影響は大きくなる。このことから、入力端３０ａと第二段間端子１４との間には、インピーダンス整合のためのキャパシタ素子４０が配置されることが望ましい。
【００３２】
一方、第二段ＦＥＴチップ３０のドレイン電極（すなわち出力端３０ｂ）のインピーダンスは、ゲート電極（入力端３０ａ）と比較して十分に高い。その理由は次の通りである。通常、ゲート電極のインピーダンス（入力インピーダンス）の主な要因は、ゲート−ソース間のショットキー接合容量である。従って、入力信号の周波数が例えばマイクロ波帯といった高い周波数になると、入力インピーダンスは例えば１Ω以下といった低い値となる。しかし、ドレイン電極のインピーダンス（出力インピーダンス）の主な要因はチャネルの抵抗成分であるので、その出力インピーダンスは例えば数Ω程度となり、入力インピーダンスよりも高くなる。このことから、本実施形態では、第二段ＦＥＴチップ３０を他方の縁部１０ｂ寄りに配置している。これにより、出力端子１５，１６と第二段ＦＥＴチップ３０とを接続するボンディングワイヤ１７ｃを従来よりも短くし、ボンディングワイヤ１７ｃのインダクタンスを小さくできる。ボンディングワイヤ１７ｃの長さは、ボンディングワイヤ１７ｅの長さよりも短い。なお、ボンディングワイヤ１７ｃおよびボンディングワイヤ１７ｅのそれぞれの長さは、キャパシタ素子４０の容量により適宜選択されるため、必ずしも、ボンディングワイヤ１７ｃの長さがボンディングワイヤ１７ｅの長さよりも短い関係にはならない。すなわち、ボンディングワイヤ１７ｃのインダクタンスが小さいこと、並びに、出力端３０ｂのインピーダンスを比較的高くすることが可能であることに鑑みれば、第二段ＦＥＴチップ３０の出力端３０ｂに関して整合回路を不要とすることができる。
【００３３】
上述したように、本実施形態の増幅装置１Ａによれば、入力端子１２と第一段ＦＥＴチップ２０との間の整合回路、及び出力端子１５，１６と第二段ＦＥＴチップ３０との間の整合回路を不要とすることができる。従って、整合回路の数を削減して部品コストや実装工数を抑えることができる。
【００３４】
また、本実施形態のように、入力端子１２のインピーダンスと、第一段ＦＥＴチップ２０の入力端２０ａのインピーダンスとは互いに等しくてもよい。これにより、入力端子１２と入力端２０ａとの間の整合回路を更に不要とすることができる。
【００３５】
また、本実施形態のように、第一段ＦＥＴチップの出力端はドレインであり、第二段ＦＥＴチップの入力端はゲートであってもよい。これにより、上記の効果を奏する増幅装置１Ａを好適に構成することができる。
【００３６】
また、本実施形態のように、第二段ＦＥＴチップ３０のチップサイズＬ２は、第一段ＦＥＴチップ２０のチップサイズＬ１よりも大きくてもよい。これにより、第一段ＦＥＴチップ２０からの出力電力よりも大きい出力電力を第二段ＦＥＴチップ３０が好適に生成することができる。
【００３７】
また、本実施形態のように、複数の出力端子１５，１６が第二段ＦＥＴチップ３０の出力端３０ｂに接続されてもよい。これにより、第二段ＦＥＴチップ３０のチップサイズＬ２が大きく出力端３０ｂが多数配列されている場合であっても、これらの出力端３０ｂにそれぞれ接続される多数のボンディングワイヤ１７ｃの長さのばらつきを抑えることができる。
【００３８】
なお、本実施形態において、第一ＦＥＴチップ２０の出力端２０ｂとキャパシタ素子４０の電極４０ａとを、第一段間端子１３及び第二段間端子１４を介さずに、パッケージ１０内部において接続することも考えられる。しかし、そのような態様では、段間整合回路６２（図５を参照）、第一段ＦＥＴチップ２０のドレインバイアス回路６６、第二段ＦＥＴチップ３０のゲートバイアス回路６５、及びＤＣブロック等がパッケージ１０の内部に集積される必要が生じる。また、第一段ＦＥＴチップ２０のドレインバイアス回路６６及び第二段ＦＥＴチップ３０のゲートバイアス回路６５のために少なくとも２つの電圧入力端子が追加される必要が生じる。従って、そのような態様では、上記実施形態と比較して部品コストや実装工数が増加してしまう。具体的には、パッケージ１０の内部の実装には微細実装技術が必要となるが、これは製造コストの増加要因となる。高周波の信号を扱う際に大きな影響がなければ、増幅装置１Ａを使用する者が、段間整合回路６２、ドレインバイアス回路６６、ゲートバイアス回路６５、及びＤＣブロック等を外付けした方が、製造コストを低減できる場合が多い。増幅装置１Ａを使用する際には配線基板５０上に他の部品を必ず実装するので、これらの外付け部品が追加されても実装工数はあまり変わらないからである。また、段間整合回路６２、ドレインバイアス回路６６、ゲートバイアス回路６５、及びＤＣブロック等を外付けすることにより、部品交換による特性調整なども容易に行うことができる。本実施形態によれば、第一ＦＥＴチップ２０の出力端２０ｂとキャパシタ素子４０の電極４０ａとを、第一段間端子１３及び第二段間端子１４を介してパッケージ１０の外部で接続することによって、部品コストや実装工数をより効果的に抑えることができる。
【００３９】
（第１の変形例）
図６は、上記実施形態の第１変形例に係る増幅装置１Ｂの構成を示す平面図である。本変形例の増幅装置１Ｂと上記実施形態の増幅装置１Ａとの相違点は、端子の数及び配置である。すなわち、本変形例では、８つの端子を有するパッケージが用いられており、上記実施形態の構成に加えて、２つの端子９２，９３が更に設けられている。端子９２，９３は、共に未使用端子である。端子９２（第三端子）は、一方の縁部１０ａに設けられており、端子９３は、他方の縁部１０ｂに設けられている。端子９２は、入力端子１２と第一段間端子１３との間に配置されている。端子９３は、端子９１と出力端子１５，１６との間に配置されている。
【００４０】
上記実施形態では、第一段ＦＥＴチップ２０の入力端２０ａに接続された入力端子１２と、第一段ＦＥＴチップ２０の出力端２０ａに接続された第一段間端子１３とが共に縁部１０ａに隣接されて配置されている。従って、第一段ＦＥＴチップ２０の入力と出力とのアイソレーションが低下する場合がある。これに対し、本変形例のように、未使用端子である端子９２が入力端子１２と第一段間端子１３との間に配置され、且つグランドに接地されることにより、アイソレーションを高めることができる。なお、未使用端子は、グランドに接地されていなくても良い。
【００４１】
なお、図６に示されるように、入力端子１２と第一段間端子１３とは、直列に接続されたキャパシタ８１及び抵抗８２を介して相互に接続されてもよい。
【００４２】
（第２の変形例）
図７は、上記実施形態の第２変形例に係る増幅装置１Ｃの構成を示す平面図である。本変形例の増幅装置１Ｃと上記実施形態の増幅装置１Ａとの相違点は、端子の数及び形状である。すなわち、本変形例では、上記実施形態の出力端子１５，１６に代えて、一つの出力端子７１が設けられている。また、未使用端子であった端子９１（図１を参照）が省かれている。
【００４３】
本変形例では、一対の縁部１０ａ，１０ｂに沿った方向（第二方向Ａ２）における出力端子７１の幅Ｗ１が、同方向における他の端子（入力端子１２、第一段間端子１３、及び第二段間端子１４）の各幅Ｗ２よりも大きい。汎用パッケージではなく専用パッケージを設計することにより、このような端子の態様が可能となる。
【００４４】
通常、第二段ＦＥＴチップ３０からの出力電力は、第一段ＦＥＴチップ２０の入力電力及び出力電力よりも格段に大きい。従って、本変形例のように、出力端子７１の幅が他の端子１２〜１４の幅よりも大きいことにより、出力端子７１の抵抗値を低減して大きな電力を効率良く出力することができる。
【００４５】
本発明による増幅装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態では、樹脂材料がモールド成形されてなるパッケージが例示されているが、パッケージの種類はこれに限られず、例えばハーメチックシールタイプでもよい。また、上述した実施形態では、第一段ＦＥＴチップ及び第二段ＦＥＴチップの半導体材料としてＧａＮ及びＧａＡｓが例示されているが、本発明はこれらの半導体材料に限られない。
【符号の説明】
【００４６】
１Ａ，１Ｂ，１Ｃ…増幅装置、１０…パッケージ、１０ａ，１０ｂ…縁部、１１…ダイスステージ、１２…入力端子、１３…第一段間端子、１４…第二段間端子、１５，１６…出力端子、１７ａ〜１７ｅ…ボンディングワイヤ、１８，１９…導電性接着剤、２０…第一段ＦＥＴチップ、２１，３１…半導体基板、２２，３２…ゲートパッド、２３，３３…ソースパッド、２４，３４…ドレインパッド、２５，３５…ソースビア、３０…第二段ＦＥＴチップ、４０…キャパシタ素子、５０…配線基板、５１〜５６…配線パターン、５７…スルービア、５８…誘電体基板、６１…入力側整合回路、６２…段間整合回路、６３…出力側整合回路、７１…出力端子、Ａ１…第一方向、Ａ２…第二方向、Ｃ１…中心線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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