(57)【要約】      （修正有）【課題】吸湿によるキャパシタ及び半導体装置の容量変動を抑制する。【解決手段】半導体装置に備えられるキャパシタ30を、下部電極層31を形成する下部電極層形成工程と、下部電極層上に容量絶縁膜32を形成する容量絶縁膜形成工程と、容量絶縁膜を吸湿させる吸湿工程と、吸湿させた容量絶縁膜上に上部電極層33を形成する上部電極層形成工程と、少なくとも容量絶縁膜の側面を覆うように耐水性保護膜34を形成する耐水性保護膜形成工程とにより形成する。これにより、キャパシタの容量絶縁膜中に一定濃度以上のＯＨ基が含まれ、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量変動率が小さくなる。【選択図】図１
2015191948.tif 000002
【特許請求の範囲】
【請求項１】
下部電極層を形成する下部電極層形成工程と、
前記下部電極層上に、容量絶縁膜を形成する容量絶縁膜形成工程と、
前記容量絶縁膜を吸湿させる吸湿工程と、
吸湿させた前記容量絶縁膜上に、上部電極層を形成する上部電極層形成工程と、
少なくとも前記容量絶縁膜の側面を覆うように、耐水性保護膜を形成する耐水性保護膜形成工程と、
を備えるキャパシタの製造方法。
【請求項２】
前記容量絶縁膜形成工程において、前記下部電極層の一部領域が露出するように前記容量絶縁膜を形成し、
前記耐水性保護膜形成工程において、露出した前記下部電極層を覆うように前記耐水性保護膜を形成し、該耐水性保護膜と該下部電極層と前記上部電極層とで形成される空間領域内に前記容量絶縁膜を密閉する
請求項１に記載のキャパシタの製造方法。
【請求項３】
前記吸湿工程において、前記容量絶縁膜を温度８０℃以上かつ湿度８０％以上の環境下に放置して、該容量絶縁膜を吸湿させる
請求項１又は２に記載のキャパシタの製造方法。
【請求項４】
請求項１〜３のいずれかに記載のキャパシタの製造方法を含む半導体装置の製造方法。
【請求項５】
下部電極層と、
前記下部電極層上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極層と、
少なくとも前記容量絶縁膜の側面を被覆する耐水性保護膜と、
を備え、
前記容量絶縁膜が、シリコン酸化膜であり、
前記シリコン酸化膜中のＯＨ基の含有量が、該シリコン酸化膜の比誘電率が４．８以上となる範囲である
キャパシタ。
【請求項６】
前記容量絶縁膜が、ＰＴＥＯＳ膜からなる
請求項５に記載のキャパシタ。
【請求項７】
請求項５又は６に記載のキャパシタを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタの製造方法及び半導体装置の製造方法、並びにキャパシタ及び半導体装置に関する。
【背景技術】
【０００２】
近年、アナログ−ディジタルＬＳＩ(Large Scale Integrated circuit)に内蔵される種々のフィルタ回路やアナログ−ディジタルコンバータ回路、ＲＦ（Radio Frequency）送受信ＬＳＩに内蔵される送受信回路などにおいて、高容量・高精度で、かつリーク電流の少ない静電容量素子（以下、キャパシタと記載する）が要求されている。また、ＬＳＩのコスト低減のために、キャパシタの高集積化も要求されている。
【０００３】
この種のキャパシタとして、半導体基板上に形成した金属膜からなる一対の電極（下部電極および上部電極）間に容量絶縁膜を配置する、いわゆるＭＩＭ(Metal Insulator Metal)構造のキャパシタが知られている（例えば、以下の特許文献１）。
そして、以下の特許文献２では、ＭＩＭ構造のキャパシタの容量を増大させるために、上部電極及び下部電極に挟まれる誘電体膜の形状を、下部電極と誘電体膜との間に微細な隙間が設けられた形状としている。
【０００４】
図６は、例えば特許文献１に記載の従来のＭＩＭ構造のキャパシタ１３０を備える半導体装置２００の構成を模式的に示す断面図である。ＭＩＭ構造のキャパシタ１３０は、下部電極層１３１と、容量絶縁膜１３２と、上部電極層１３３と、を備えている。図６に記載のキャパシタ１３０では、下部電極層１３１上に容量絶縁膜１３２を介して上部電極層１３３が設けられている。
【０００５】
このようなキャパシタ１３０を備える半導体装置２００は、例えば、シリコン基板１１１の一部に設けられた不純物拡散層１１２及び素子分離層１１３を備える半導体基板１１０と、半導体基板１１０上に形成された第１層間絶縁膜１２０と、第１層間絶縁膜１２０上に形成されたキャパシタ１３０と、キャパシタ１３０を覆う第２層間絶縁膜１４０と、上部電極層３３と電気的に接続されたプラグ電極１５０ａと、キャパシタ１３０の下部電極層１３１と電気的に接続されたプラグ電極５０ｂと、キャパシタ１３０のプラグ電極１５０ａ上に設けられた第３配線層１６０ａと、プラグ電極１５０ｂ上に設けられた第４配線層１６０ｂと、第２層間絶縁膜１４０、第３配線層１６０ａ及び第４配線層１６０ｂを覆う、酸化膜１７１と窒化膜１７２とを備える保護層１７０と、を備える。
【０００６】
半導体装置２００では、周辺環境の大気中の水分が、例えば図示しない金属パッド電極を露出させる開口部の近傍、損傷によるクラック、及び第２層間絶縁膜１４０を経由して半導体装置２００内に浸入する可能性がある。
半導体装置２００は、半導体ウエハの分割によって切り出された半導体チップであり、例えば半導体チップの断面部（半導体装置２００の外周側面）に露出する第２層間絶縁膜１４０から水分が浸入する可能性が特に高い。
【０００７】
第２層間絶縁膜１４０は、例えば、ＰＴＥＯＳ層、ＳＯＧ（Spin On Glass）層及びＰＴＥＯＳ層の連続層からなる。なお、ＰＴＥＯＳ層は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ソースを用いてＰ−ＣＶＤ法により成膜したＴＥＯＳ層である。特に、ＳＯＧ層は、ＰＴＥＯＳ層に比して水分が浸入しやすい。これは、ＳＯＧ層を構成するＳｉＯ２の化学構造に起因する。このため、最初に水分が第２層間絶縁膜１４０のＳＯＧ層に浸入し、続いて水分がＳＯＧ層からＰＴＥＯＳ層に拡散する。
【０００８】
そして、キャパシタ１３０が半導体装置２００内に浸入した水分を吸湿することにより、キャパシタ１３０の容量（以下、ＭＩＭ容量と記載する場合がある）の変動が生じるという問題がある。キャパシタ１３０では、水分の吸湿量が多い程、キャパシタ１３０のＭＩＭ容量が大きくなる。すなわち、キャパシタ１３０の使用に伴って、キャパシタ１３０の吸湿量が増加し、ＭＩＭ容量が経時変化してしまう。
【０００９】
特に、高温環境下に載置された半導体装置２００は、常温環境下に載置された半導体装置２００に比して水分の吸湿によるＭＩＭ容量の変動が大きくなり、高温・高湿環境下に載置された半導体装置２００はさらにＭＩＭ容量の変動が大きくなる。
キャパシタ１３０のＭＩＭ容量が変動すると、所望の回路特性を得ることが困難となってしまう。
【００１０】
このため、以下の特許文献３では、電極層への水分の浸入を防止するための、耐水性を有する保護膜を設けた薄膜キャパシタが提案されている。
特許文献３には、誘電体膜を下部電極及び上部電極で挟んで構成されたキャパシタ構造体が、熱硬化樹脂、光硬化樹脂及び熱可塑性樹脂等の樹脂前駆体から形成される硬化樹脂からなる絶縁保護膜で被覆されていることが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２０３０５７号公報
【特許文献２】特開２０１０−２０５７６３号公報
【特許文献３】特開２００７−１９４４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１又は２に記載のキャパシタは、水分浸入に対する吸湿対策が十分とは言えない。
また、特許文献３に記載の薄膜キャパシタでは、電極部を覆うように耐水性を有する保護膜が設けられており、水分浸入に対する吸湿対策がなされてはいるものの当該保護膜破損時にキャパシタが水分を吸湿し、ＭＩＭ容量の変動が生じるおそれがある。
【００１３】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、容量変動の少ないキャパシタの製造方法及び半導体装置の製造方法、並びにキャパシタ及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、このような目的を達成するためになされたもので、本発明の一態様に係るキャパシタの製造方法は、下部電極層を形成する下部電極層形成工程と、前記下部電極層上に、容量絶縁膜を形成する容量絶縁膜形成工程と、前記容量絶縁膜を吸湿させる吸湿工程と、吸湿させた前記容量絶縁膜上に、上部電極層を形成する上部電極層形成工程と、少なくとも前記容量絶縁膜の側面を覆うように、耐水性保護膜を形成する耐水性保護膜形成工程を備える。
【００１５】
また、上述のキャパシタの製造方法の前記容量絶縁膜形成工程において、前記下部電極層の一部領域が露出するように前記容量絶縁膜を形成し、前記耐水性保護膜形成工程において、露出した前記下部電極層を覆うように前記耐水性保護膜を形成し、該耐水性保護膜と該下部電極層と前記上部電極層とで形成される空間領域内に前記容量絶縁膜を密閉することが好ましい。
【００１６】
また、上述のキャパシタの製造方法の前記吸湿工程において、前記容量絶縁膜を温度８０℃以上かつ湿度８０％以上の環境下に放置して、該容量絶縁膜を吸湿させることが好ましい。
本発明の一態様に係る半導体装置の製造方法は、上述のキャパシタの製造方法を含む。
本発明の一態様に係るキャパシタは、下部電極層と、前記下部電極層上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極層と、少なくとも前記容量絶縁膜の側面を被覆する耐水性保護膜と、を備え、前記容量絶縁膜が、シリコン酸化膜であり、前記シリコン酸化膜中のＯＨ基の含有量が、該シリコン酸化膜の比誘電率が４．８以上となる範囲である。
【００１７】
ここで、容量絶縁膜（シリコン酸化膜）の比誘電率は、容量絶縁膜（シリコン酸化膜）中のＯＨ基の含有量と相関し、比誘電率が大きい場合には、容量絶縁膜（シリコン酸化膜）中のＯＨ基の含有量が多くなる。
また、上述のキャパシタでは、前記容量絶縁膜がＰＴＥＯＳ膜からなることが好ましい。
本発明の一態様に係る半導体装置は、上述のキャパシタを備える。
【発明の効果】
【００１８】
本発明の一態様によれば、キャパシタの容量変動を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る半導体装置の一構成例を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態に係る半導体装置が備えるキャパシタの吸湿時間とＭＩＭ容量の変動との関係を示すグラフである。
【図６】従来のキャパシタの一構成例を示す断面図である。
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。
＜１．半導体装置＞
［半導体装置の構成］
図１は、本発明の実施の形態に係る半導体装置１００の一構成例を示す断面図である。半導体装置１００は、水分を吸湿させた容量絶縁膜３２が、水分を透過させない耐水性保護膜３４で覆われているＭＩＭキャパシタ３０を備えている。
【００２１】
図１に示すように、この半導体装置１００は、例えば半導体基板１０と、半導体基板１０上に形成された第１層間絶縁膜２０と、第１層間絶縁膜２０上に形成されたＭＩＭ構造のキャパシタ（以下、ＭＩＭキャパシタと記載する場合がある）３０と、ＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、ＭＩＭキャパシタ３０の上部電極層３３と電気的に接続された第１プラグ電極５０ａと、ＭＩＭキャパシタ３０の下部電極層３１と電気的に接続された第２プラグ電極５０ｂと、第１プラグ電極５０ａ上に設けられた第３配線層６０ａと、第２プラグ電極５０ｂ上に設けられた第４配線層６０ｂと、第２層間絶縁膜４０、第３配線層６０ａ及び第４配線層６０ｂを覆う保護層７０と、を備える。
【００２２】
半導体基板１０は、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１１と、シリコン基板１１の一部に設けられた不純物拡散層１２及び素子分離層１３と、を備える。
不純物拡散層１２は、シリコン基板１１に不純物が拡散された層であり、例えばウエル拡散層であってもよく、ＭＯＳトランジスタのソース又はドレインであってもよい。
素子分離層１３は、不純物拡散層１２を半導体基板１０の他の領域や他の素子と分離するために、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法で形成された絶縁層であり、シリコン酸化膜（ＳｉＯ２）からなる。或いは、素子分離層１３は、ＳＴＩ（Shallow Trench Isolation）法で形成された絶縁層であってもよい。
【００２３】
第１層間絶縁膜２０は、例えばシリコン酸化膜又はシリコン窒化膜（Ｓｉ３Ｎ４）、或いは、これらを積層した絶縁膜からなる。第１層間絶縁膜２０は、例えば、プラズマ化学気相成長（Ｐ−ＣＶＤ（Chemical Vapor Deposition））法により形成される。また、図示しないが、第１層間絶縁膜２０には、第１層間絶縁膜２０を貫いて不純物拡散層１２に電気的に接続するプラグ電極を形成するためのビアホールが形成されている。
【００２４】
ＭＩＭキャパシタ３０は、金属層、容量絶縁膜、金属層（ＭＩＭ；Metal-Insulator-Metal）が厚さ方向に連続した連続層によって形成されたキャパシタである。具体的には、下部電極層３１と、容量絶縁膜３２と、上部電極層３３とが厚さ方向に連続した電極層を備える。また、本発明のＭＩＭキャパシタ３０は、下部電極層３１、容量絶縁膜３２及び上部電極層３３を覆う耐水性保護膜３４を備える。ＭＩＭキャパシタ３０の構成については後述する。
【００２５】
第２層間絶縁膜４０は、例えば、ＰＴＥＯＳ層と、ＳＯＧ層と、ＰＴＥＯＳ層と、を備える（図示せず）。第２層間絶縁膜４０には、ＭＩＭキャパシタ３０の下部電極層３１と接続される第１プラグ電極５０ａを形成するための第１ビアホール４０ａ及び上部電極層３３と接続される第２プラグ電極５０ｂを形成するための第２ビアホール４０ｂが形成されている。
【００２６】
第１プラグ電極５０ａ及び第２プラグ電極５０ｂは、アルミニウム（Ａｌ）若しくはＡｌを含む合金、又はタングステン（Ｗ）等の金属からなる。第３配線層６０ａ及び第４配線層６０ｂは、例えば、Ａｌ又はＡｌを含む合金からなる。保護層７０は、例えば酸化膜７１と、窒化膜７２とを備える。酸化膜７１は、例えばＳｉＯからなる。窒化膜７２は、例えばＳｉＮからなる。
上述した半導体装置１００は、集積回路が形成された半導体ウエハを複数に分割して各半導体装置を切り出す方法（ダイシング）により得ることができる。
【００２７】
＜２．キャパシタの構成＞
以下、本発明の実施の形態に係るＭＩＭキャパシタ３０について詳細に説明する。
図１に示すように、ＭＩＭキャパシタ３０は、ＭＩＭの連続層によって形成されたキャパシタである。ＭＩＭキャパシタ３０は、例えば、下部電極層３１と、下部電極層３１上に形成された容量絶縁膜３２と、容量絶縁膜３２上に形成された上部電極層３３と、容量絶縁膜３２を介して対向する下部電極層３１及び上部電極層３３を被覆する耐水性保護膜３４と、を備える。容量絶縁膜３２は、予め水分を吸湿させることにより、水分を吸湿させない場合よりも多くのＯＨ基を含有している。このような耐水性保護膜３４は、例えば、少なくとも容量絶縁膜３２の側面を被覆する。これにより、容量絶縁膜３２が、耐水性保護膜３４と、下部電極層３１と、上部電極層３３とで形成される空間領域内に密閉される。
【００２８】
下部電極層３１は、例えば、アルミニウム（Ａｌ）又はＡｌを含む合金等からなる。また、下部電極層３１は、例えば、Ａｌ又はＡｌを含む合金等の表面に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又はこれらの積層体等からなる金属保護層が形成された構成であってもよい。上部電極層３３は、例えば、窒化チタン（ＴｉＮ）等からなる。
容量絶縁膜３２は、例えば、水分を吸湿させたシリコン化合物膜等からなる。シリコン化合物膜としては、例えば、シリコン酸化膜（ＳｉＯ，ＳｉＯ２等）又はシリコン窒化膜（ＳｉＮ，Ｓｉ３Ｎ４等）が挙げられる。特に、シリコン酸化膜が、ＰＴＥＯＳ膜の場合は、吸湿しやすく、容量変動が発生しやすいため、本実施形態に好適である。水分を吸湿させた容量絶縁膜３２は、容量絶縁膜３２を構成するシリコン化合物のダングリングボンドがＯＨ基で終端されている。
【００２９】
本発明のＭＩＭキャパシタ３０における容量絶縁膜３２には、ＯＨ基が一定濃度以上含まれていることが好ましい。具体的には、ＭＩＭキャパシタ３０の容量絶縁膜３２中のＯＨ基の含有量が、容量絶縁膜がシリコン酸化膜の場合において、比誘電率が４．８以上となる範囲であることが好ましい。ここで、容量絶縁膜３２の比誘電率は、容量絶縁膜３２中のＯＨ基の含有量と相関し、比誘電率が大きい場合には、容量絶縁膜３２中のＯＨ基の含有量が多くなる。なお、ＯＨ基の含有量は、半導体装置１００完成時の含有量を示す。
【００３０】
ＯＨ基が容量絶縁膜３２を構成するＰＴＥＯＳ中に含まれている場合、半導体装置１００の使用時に、ＭＩＭキャパシタ３０がさらに水分を取り込んでも、ダングリングボンドのＯＨ基での終端を抑制することができる。このため、半導体装置１００のＭＩＭキャパシタ３０は、半導体装置の使用に伴って容量絶縁膜が吸湿する従来のＭＩＭキャパシタと比較して、ＭＩＭ容量変動率が小さくなる。
【００３１】
また、ＯＨ基の含有量の上限値は、ＰＴＥＯＳのダングリングボンドすべてがＯＨ基で終端される場合（即ち飽和となる場合）のＯＨ基の含有量である。
なお、従来の半導体装置のＭＩＭキャパシタの容量絶縁膜中のＯＨ基含有量は、一般的に容量絶縁膜がシリコン酸化膜の場合において、比誘電率が４．５程度である。
また、容量絶縁膜３２は、予め水分を吸湿させているが、この構成は一例であり、水分に限定されない。本実施の形態において、ＭＩＭキャパシタ３０の容量変動を抑制するためには、容量絶縁膜３２を構成するシリコン化合物のダングリングボンドが原子又は官能基によって終端されていればよい。また、容量絶縁膜３２を構成するシリコン化合物のダングリングボンドが、分極の大きい官能基で終端されることにより、ＭＩＭキャパシタ３０の容量変動の抑制効果に加えて、ＭＩＭキャパシタ３０の容量が増大するという効果が得られる。したがって、水以外にも、アルコール、フェノール類等のＯＨ基を有する他の材料を用いて、容量絶縁膜３２を構成するシリコン化合物のダングリングボンドを終端させてもよい。
【００３２】
このような、一定濃度以上のＯＨ基が含まれる容量絶縁膜３２は、容量絶縁膜３２形成時に、高湿度環境下に放置することにより得られる。例えば、温度８０℃以上かつ湿度８０％以上の環境下に放置することが好ましい。また、放置時間は、温度及び湿度が高い程短く、温度及び湿度が低い程長く設定されるが、温度８０℃かつ湿度８０％の環境下では１００時間以上５００時間以下であることが好ましい。
【００３３】
容量絶縁膜３２は、下部電極層３１上の一部領域が露出するように形成されることが好ましい。これにより、容量絶縁膜３２は、下部電極層３１と耐水性保護膜３４とで形成される空間領域内に密閉される。
耐水性保護膜３４は、耐水性が高い絶縁性材料からなる。このような耐水性保護膜３４は、例えば窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）等からなり、耐水性の観点から、窒化シリコン膜からなることが好ましいである。ここで、「耐水性が高い」という性質は、高撥水性若しくは低水分透過性、又は高水分吸着性等を有する等、下部電極層３１と耐水性保護膜３４とで形成される空間領域内から耐水性保護膜３４の外側（第２層間絶縁膜４０側）に水分を透過しにくい性質である。
【００３４】
図１に示すように、耐水性保護膜３４は、例えば容量絶縁膜３２が形成されていない下部電極層３１の露出部分を覆うように形成される。これにより、容量絶縁膜３２が吸湿した水分が容量絶縁膜３２から脱水しにくくなる。
また、耐水性保護膜３４には、ＭＩＭキャパシタ３０の外部との電気的接続のために、例えば下部電極層３１及び上部電極層３３の上面の一部を露出させる開口部が設けられている（参照符号は付していない）。
【００３５】
耐水性保護膜３４の厚さは、容量絶縁膜３２からの水分の脱水を抑制できる厚さであればよく、例えば１００Å以上２００Å以下である。
なお、耐水性保護膜３４上に、さらに図示しない反射防止膜を設けてもよい。反射防止膜は、露光時において照射光の反射を防止、すなわち照射光の屈折率をコントロール可能な材料からなり、例えばＳｉＯＮからなる。
反射防止膜の厚さは、露光時において照射光の反射を防止できる厚さであればよく、例えば１５０Å以上２５０Å以下である。
【００３６】
＜３．キャパシタの製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）から図２（ｆ）、図３（ａ）から図３（ｄ）、及び図４（ａ）から図４（ｃ）は、本発明の実施の形態に係る、ＭＩＭキャパシタ３０を備える半導体装置１００の製造方法を工程順に示す工程断面図である。
図２（ａ）に示すように、まず始めに、例えばシリコン基板１１の表面に、ＬＯＣＯＳ法等を用いて不純物拡散層１２及び素子分離層１３を形成し、半導体基板１０とする。不純物拡散層１２及び素子分離層１３は、周知の方法を用いて形成することができる。
図２（ｂ）に示すように、半導体基板１０の不純物拡散層１２及び素子分離層１３形成側表面に、第１層間絶縁膜２０を形成する。第１層間絶縁膜２０は、例えばシリコン酸化膜又はシリコン窒化膜等であり、Ｐ−ＣＶＤ法により形成する。また、図示しないが、図２（ｂ）において第１層間絶縁膜２０を形成後、第１層間絶縁膜２０を貫いて、不純物拡散層１２に電気的に接続するプラグ電極を形成する。
【００３７】
図２（ｃ）に示すように、第１層間絶縁膜２０上に、ＭＩＭキャパシタ３０の下部電極層３１となる第１配線層３１ａを形成する。第１配線層３１ａは、例えばＡｌ膜であり、スパッタ法により形成される。
図２（ｄ）に示すように、第１配線層３１ａ上に、後にＭＩＭキャパシタ３０の容量絶縁膜３２となる容量絶縁膜用化合物膜３２ａを形成する。容量絶縁膜用化合物膜３２ａは、例えばＰＴＥＯＳ膜からなり、Ｐ−ＣＶＤ法により形成される。このとき、Ｐ−ＣＶＤ法による成膜時の条件は、通常の流量や温度等の成膜条件でもよい。特に、流量を低くするなど緻密な膜を形成する成膜の場合、膜が吸湿しやすくなるため本実施形態の製造方法が好適である。
【００３８】
図２（ｅ）に示すように、容量絶縁膜用化合物膜３２ａを堆積させた後、シリコン基板１１、第１層間絶縁膜２０、第１配線層３１ａ及び容量絶縁膜用化合物膜３２ａからなる積層体を、恒温恒湿の炉体内に一定時間放置する。この時、炉体内の環境条件は、例えば温度８５℃、湿度８５％、かつ放置時間２００時間以上４００時間以下とする。これにより、容量絶縁膜用化合物膜３２ａに炉体内の水分を十分に吸湿させて、吸湿化合物膜３２ｂを形成する。なお、炉体内の環境条件は、上述の条件に限られない。ＭＩＭキャパシタ３０完成時における容量絶縁膜３２中のＯＨ基濃度が、一定の濃度以上であれば、いずれの条件としてもよい。
【００３９】
図２（ｆ）に示すように、容量絶縁膜用化合物膜３２ａに炉体内の水分を吸湿させた吸湿化合物膜３２ｂ上に、ＭＩＭキャパシタ３０の上部電極層３３となる第２配線層３３ａを形成する。このとき、吸湿化合物膜３２ｂが吸湿した水分が吸湿化合物膜３２ｂから脱水しないように、吸湿化合物膜３２ｂ形成後所定時間内に第２配線層３３ａを形成する。例えば、室温環境下においては、吸湿化合物膜３２ｂの形成後２４時間以内に第２配線層３３ａを形成することが好ましい。第２配線層３３ａ形成の制限時間は、吸湿化合物膜３２ｂの周囲の環境条件（温度、湿度）によって変化する。
【００４０】
図３（ａ）に示すように、フォトリソグラフィ技術を用いて、第２配線層３３ａ上にフォトレジストのパターンからなるエッチング用マスク（図示せず）を形成し、エッチング技術を用いて、吸湿化合物膜３２ｂ及び第２配線層３３ａの一部を除去する。すなわち、容量絶縁膜３２を、下部電極層３１の一部領域が露出するように形成する。
また、図示しない領域において、第１配線層３１ａの一部を除去する。これにより、容量絶縁膜３２、上部電極層３３及び下部電極層３１を形成する。また、下部電極層３１の形成と同時に、第２配線層３３ａを用いて、下部電極層３１と同一層（レイヤー）に配置された中継配線部（図示せず）を形成してもよい。
【００４１】
図３（ｂ）に示すように、第１配線層３１ａ、吸湿化合物膜３２ｂ及び第２配線層３３ａの一部を除去することにより露出した下部電極層３１を覆うように、耐水性保護膜３４を形成する。これにより、少なくとも容量絶縁膜３２の側面が耐水性保護膜３４で被覆される。そして、耐水性保護膜３４と、下部電極層３１と、上限電極層３３とで形成される空間領域内に容量絶縁膜３２が密閉される。
耐水性保護膜３４は窒化膜、例えばＳｉＮからなり、Ｐ−ＣＶＤ法により形成する。これにより、容量絶縁膜３２を介して対向する下部電極層３１及び上部電極層３３が耐水性保護膜３４で被覆されたＭＩＭキャパシタ３０が形成される。
【００４２】
このとき、吸湿化合物膜３２ｂが吸湿した水分が吸湿化合物膜３２ｂから脱水しないように、吸湿化合物膜３２ｂ形成後所定時間内に耐水性保護膜３４を形成する。例えば、室温環境下においては、吸湿化合物膜３２ｂの形成後２４時間以内に耐水性保護膜３４を形成することが好ましい。耐水性保護膜３４形成の制限時間は、吸湿化合物膜３２ｂの周囲の環境条件（温度、湿度）によって変化する。
【００４３】
なお、第１配線層３１ａの一部を除去することにより、第１層間絶縁膜２０が露出する。また、吸湿化合物膜３２ｂ及び第２配線層３３ａの一部を除去することにより、下部電極層３１が露出する。さらに、下部電極層３１と同一層（レイヤー）に配置された中継配線部（図示せず）が設けられる場合がある。したがって、本発明に係る半導体装置１００では、例えば、第１層間絶縁膜２０、下部電極層３１、容量絶縁膜３２及び上部電極層３３、並びに下部電極層３１と同一層（レイヤー）に配置された中継配線部が耐水性保護膜３４によって被覆される。
【００４４】
図３（ｃ）に示すように、耐水性保護膜３４上に、第２層間絶縁膜４０を形成する。第２層間絶縁膜４０は、例えば、耐水性保護膜３４側から順に積層されたＰＴＥＯＳ層、ＳＯＧ層及びＰＴＥＯＳ層（図示せず）を備える。
図３（ｄ）に示すように、第２層間絶縁膜４０を形成後、上部電極層３３上に第２層間絶縁膜４０及び耐水性保護膜３４を貫通する第１ビアホール４０ａを、下部電極層３１上に第２層間絶縁膜４０及び耐水性保護膜３４を貫通する第２ビアホール４０ｂを形成する。
【００４５】
図４（ａ）に示すように、第１ビアホール４０ａ内に第１プラグ電極５０ａを、第２ビアホール４０ｂ内に第２プラグ電極５０ｂをそれぞれ形成する。第１プラグ電極５０ａ及び第２プラグ電極５０ｂは、例えば、以下のようにして作製する。まず、第１ビアホール４０ａ及び第２ビアホール４０ｂを設けた第２層間絶縁膜４０上に金属膜をスパッタ法で形成する。続いて、形成した金属膜を化学機械研磨（ＣＭＰ；Chemical Mechanical Polish）することにより、第１ビアホール４０ａ及び第２ビアホール４０ｂ内に金属膜を残し、それ以外の領域上から金属膜を除去する。これにより、第１ビアホール４０ａ及び第２ビアホール４０ｂ内に残存する金属膜がそれぞれ第１プラグ電極５０ａ及び第２プラグ電極５０ｂとなる。
【００４６】
図４（ｂ）に示すように、上部電極層３３と電気的に接続された第１プラグ電極５０ａ上に第３配線層６０ａを形成する。また、下部電極層３１と電気的に接続された第２プラグ電極５０ｂ上に第４配線層６０ｂを形成する。第３配線層６０ａ及び第４配線層６０ｂは、第２層間絶縁膜４０上にスパッタ法により導電膜を形成し、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜をパターニングすることにより形成する。第３配線層６０ａ及び第４配線層６０ｂは、例えばＡｌ、又はＡｌを含む合金からなる。
【００４７】
図４（ｃ）に示すように、第２層間絶縁膜４０と、第３配線層６０ａ及び第４配線層６０ｂとを覆うように、保護層７０を形成する。保護層７０は、第２層間絶縁膜４０と、第３配線層６０ａ及び第４配線層６０ｂとを覆う酸化膜７１と、酸化膜７１上に設けられた窒化膜７２とを備える。
以上により、本発明の実施の形態に係るＭＩＭキャパシタ３０を備える半導体装置１００を得ることができる。
【００４８】
＜４．本実施の形態の効果＞
本発明の実施の形態は、以下の効果を奏する。
（１）予め水分を吸湿させた容量絶縁膜３２を備えるＭＩＭキャパシタ３０は、その後半導体装置１００内に水分が浸入したとしても、吸湿しにくくなる。このため、半導体装置１００の使用を開始し、その後の使用を継続しても、半導体装置のＭＩＭ容量が変動しにくくなる。なお、本発明のＭＩＭキャパシタ３０では、容量絶縁膜３２が下部電極層３１と耐水性保護膜３４とで形成される空間領域内に密閉されている。このため、半導体装置１００の使用に伴う水分浸入があった場合でも、容量絶縁膜３２がさらに水分を吸湿することを抑制することができる。
【００４９】
（２）予め水分を吸湿させた容量絶縁膜３２を備えるＭＩＭキャパシタ３０は、水分を吸湿させない容量絶縁膜を備えるＭＩＭキャパシタと比べて、ＭＩＭ容量が大きくなる。また、本発明のＭＩＭキャパシタ３０では、容量絶縁膜３２が下部電極層３１と耐水性保護膜３４とで形成される空間領域内に密閉されている。このため、容量絶縁膜３２中の水分が第２層間絶縁膜４０等のＭＩＭキャパシタ３０外の領域に拡散されず、容量絶縁膜３２に保持され続ける。したがって、ＭＩＭキャパシタ３０の高いＭＩＭ容量が維持される。
【００５０】
＜５．その他＞
本実施形態に係るキャパシタ及び半導体装置は、本実施の形態で説明した図１に示すＭＩＭキャパシタ３０及び半導体装置１００の構成に限られない。本実施形態に係るキャパシタ及び半導体装置は、容量絶縁膜に吸湿させた水分が、ＭＩＭキャパシタ外の領域に拡散して、容量絶縁膜中に吸湿させた水分の量が減少しないように構成されているいずれかの構成であればよい。
【００５１】
したがって、容量絶縁膜が水分を保持できる構成であれば、容量絶縁膜３２の形状、材料及び成膜方法は特に限定されない。また、図１のＭＩＭキャパシタ３０を構成する下部電極層３１、容量絶縁膜３２、上部電極層３３及び耐水性保護膜３４以外の部材がさらに設けられたキャパシタであってもよい。
【実施例１】
【００５２】
［高温高湿試験］
以下の実施例及び比較例では、半導体装置を高温・高湿の環境下に放置し、高温・高湿の環境下放置前後でのＭＩＭ容量の変動率を確認した。
＜実施例＞
本実施の形態に係る半導体装置のＭＩＭキャパシタ（図２〜４に示す方法により作製した、図１に示す半導体装置１００のＭＩＭキャパシタ３０）のＭＩＭ容量（初期容量）を測定した。なお、本実施の形態に係るＭＩＭキャパシタの初期容量は、４６．５ｐＦであった。
【００５３】
続いて、本実施の形態に係る半導体装置を、温度８５℃、湿度８５％の恒温恒湿の炉体内に放置し、一定時間経過後に当該半導体装置を炉体から取り出して、ＭＩＭ容量（炉体内放置後容量）を測定した。その後、初期容量を１００％とした場合の炉体内放置後容量を算出し、ＭＩＭ容量変動率［％］とした。
ここで、本実施の形態に係る半導体装置の炉体内での放置時間は、１９２時間又は５６８時間とし、各放置時間で半導体装置を炉体内に放置した後のＭＩＭ容量（炉体内放置後容量）をそれぞれ測定した。また、放置時間毎に５サンプル（サンプル１〜５）の半導体装置を準備し、各サンプルのＭＩＭ容量変動率［％］を得た。
【００５４】
＜比較例＞
予め容量絶縁膜に吸湿させていない従来の半導体装置のＭＩＭキャパシタのＭＩＭ容量（初期容量）を測定した。なお、従来の構成に係るＭＩＭキャパシタの初期容量は、４２．９ｐＦであった。
続いて、従来の構成に係る半導体装置を、実施例と同様に温度８５℃、湿度８５％の恒温恒湿の炉体内に放置し、一定時間経過後に当該半導体装置を炉体から取り出して、ＭＩＭ容量（炉体内放置後容量）を測定した。その後、初期容量を１００％とした場合の炉体内放置後容量を算出し、ＭＩＭ容量変動率［％］とした。
【００５５】
ここで、半導体装置の炉体内での放置時間は、２４時間、１２０時間、１４４時間、１６８時間、１９２時間、２８８時間、４３２時間又は６２４時間とし、各放置時間で半導体装置を炉体内に放置した後のＭＩＭ容量（炉体内放置後容量）をそれぞれ測定した。また、放置時間毎に５サンプル（サンプル６〜１０）の半導体装置を準備し、各サンプルのＭＩＭ容量変動率［％］を得た。
【００５６】
図５は、実施例及び比較例の各サンプルのＭＩＭ容量変動率を示すグラフである。図５に示すように、実施例のＭＩＭキャパシタは、炉体内での放置時間が５６８時間となっても、全てのサンプルのＭＩＭ容量変動率が３％以内であり、ＭＩＭ容量の変動が小さいことが分かった。
一方、比較例のＭＩＭキャパシタは、炉体内での放置時間が長くなるにつれてＭＩＭ容量変動率が大きく増加し、放置時間が６２４時間の場合には、全てのサンプルのＭＩＭ容量変動率が９％を超えることが分かった。
【００５７】
また、実施例のＭＩＭキャパシタは、初期容量が大きく、かつ高温高湿環境での保存後においてＭＩＭ容量が初期容量から大きく変動することがなかった。すなわち、実施例のＭＩＭキャパシタのＭＩＭ容量は、高容量のまま維持されることが分かった。
一方、比較例のＭＩＭキャパシタは、実施例のＭＩＭキャパシタと比較して初期容量が小さかった。また、比較例のＭＩＭキャパシタは、高温高湿環境での保存後においてＭＩＭ容量変動率の値が大きく、ＭＩＭ容量が初期容量から大きく変動する。しかしながら、ＭＩＭ容量の変動により、所望の回路特性を得ることが困難となってしまうという問題が生じる。
以上から、本実施形態に係るキャパシタ及び本実施形態に係るキャパシタを備える半導体装置は、ＭＩＭ容量の変動が少ないため好ましく、また、高いＭＩＭ容量を維持可能な点でも好ましいことが分かった。
【符号の説明】
【００５８】
１０・・・半導体基板
１１・・・シリコン基板
１２・・・不純物拡散層
１３・・・素子分離層
２０・・・第１層間絶縁膜
３０・・・ＭＩＭキャパシタ
３１・・・下部電極層
３２・・・誘電体層
３３・・・上部電極層
３４・・・耐水性保護膜
４０・・・第２層間絶縁膜
４０ａ・・・第１ビアホール
４０ｂ・・・第２ビアホール
５０ａ・・・第１プラグ電極
５０ｂ・・・第２プラグ電極
６０ａ・・・第３配線層
６０ｂ・・・第４配線層
７０・・・保護層
７１・・・酸化膜
７２・・・窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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