(57)【要約】      （修正有）【課題】データ保持特性に優れた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板Ｓと、互いに交差する第１及び第２の配線、ビット線ＢＬ、ワード線ＷＬと、配線間の交点に配置された記憶素子ＳＣと、を持つ。記憶素子ＳＣは、第１の材料を有する上部電極ＵＥと、第１の誘電率を有する抵抗変化膜１０４と、第２の材料を有する下部電極ＬＥと、第１の誘電率よりも低い第２の誘電率を有する低誘電率１０２とを有する。上部電極ＵＥはビット線ＢＬに電気的に接続される。抵抗変化膜１０４は、上部電極上に成膜される。下部電極ＬＥは、抵抗変化膜１０４の上に形成され、ワード線ＷＬに電気的に接続される。低誘電率膜１０２は、下部電極ＬＥと抵抗変化膜１０４との間に配置される。真空準位から第２の材料のフェルミ準位までのエネルギー差は、真空準位から第１の材料のフェルミ準位までのエネルギー差以上である。【選択図】図３
2015170853.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
互いに交差するように前記基板上に配置される第１および第２の配線と、
前記第１および第２の配線間で前記第１および第２の配線の交点に配置された記憶素子と、
を備える半導体記憶装置であって、
前記記憶素子は、
前記第１の配線に電気的に接続される、第１の材料を有する第１の電極と、
前記第１の電極上に成膜された第１の誘電率を有する第１膜と、
前記第１膜の上に形成され、前記第２の配線に電気的に接続される、第２の材料を有する第２の電極と、
前記第２の電極と前記第１膜との間に配置され、前記第１の誘電率よりも低い第２の誘電率を有する第２膜とを含み、
真空準位から前記第２の材料のフェルミ準位までのエネルギー差は、真空準位から前記第１の材料のフェルミ準位までのエネルギー差以上である、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２の膜は、共有結合性の絶縁体を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記共有結合性の絶縁体はＳｉＯＸであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
１≦ｘ≦２であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
リセット動作において前記第１膜から前記第２膜へ電流が流れるように第１の配線および第２の配線に与える電圧を制御することが可能な制御回路をさらに備えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２の材料は窒化タンタル（ＴａＮ）であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、単に「ＲｅＲＡＭ」という）のメモリセルに対して書き込み動作を繰り返すと、メモリセルの特性が劣化する場合がある。この要因の一つとして、スイッチ動作時にＲＷ膜である抵抗変化膜に高電圧の負荷がかかり、このために抵抗変化膜が劣化することが挙げられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１３／０１４８４０４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、データ保持特性に優れた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
一実施形態によれば、半導体記憶装置は、基板と、第１および第２の配線と、記憶素子と、を持つ。前記第１および第２の配線は、互いに交差するように前記基板上に配置される。前記記憶素子は、前記第１および第２の配線間で前記第１および第２の配線の交点に配置される。前記記憶素子は、第１の材料を有する第１の電極と、第１の誘電率を有する第１膜と、第２の材料を有する第２の電極と、前記第１の誘電率よりも低い第２の誘電率を有する第２膜とを有する。前記第１の電極は前記第１の配線に電気的に接続される。前記第１膜は、前記第１の電極上に成膜される。前記第２の電極は、前記第１膜の上に形成され、前記第２の配線に電気的に接続される。前記第２膜は、前記第２の電極と前記第１膜との間に配置される。真空準位から前記第２の材料のフェルミ準位までのエネルギー差は、真空準位から前記第１の材料のフェルミ準位までのエネルギー差以上である。
【図面の簡単な説明】
【０００６】
【図１】実施の一形態による半導体記憶装置の概略構成の一例を示すブロック図。
【図２】図１に示す半導体記憶装置が含むメモリセルアレイの一例の部分斜視図の一例。
【図３】図２におけるＩＩ−ＩＩ線で切断して矢印方向に見たメモリセル１つ分の斜視図の一例。
【図４】図３に示す記憶素子の一実施例を示す正面図の一例。
【図５】図３の記憶素子が含むＳｉＯＸ膜の酸素プロファイルの一例を示す図。
【図６】１に示すパルスジェネレータによる電極電位の制御の一例を説明する図。
【図７】図３に示す記憶素子のエネルギーバンドの一例を示す図。
【図８】図３に示す記憶素子の他の実施例を示す図の例。
【図９】図３に示す記憶素子の他の実施例を示す図の例。
【図１０】図３に示す記憶素子の他の実施例を示す図の例。
【図１１】図３に示す記憶素子の他の実施例を示す図の例。
【図１２】図３に示す記憶素子の他の実施例を示す図の例。
【図１３】図３に示す記憶素子の他の実施例を示す図の例。
【図１４】図３に示す記憶素子の他の実施例を示す図の例。
【図１５】図３に示す記憶素子の他の実施例を示す図の例。
【図１６】図３に示す記憶素子の他の実施例を示す図の例。
【図１７】図３に示す記憶素子の他の実施例を示す図の例。
【図１８】図３に示す記憶素子の他の実施例を示す図の例。
【図１９】図３に示す記憶素子の他の実施例を示す図の例。
【図２０】図３に示す記憶素子の他の実施例を示す図の例。
【図２１】図３に示す記憶素子の他の実施例を示す図の例。
【図２２】図３に示す記憶素子の他の実施例を示す図の例。
【図２３】図１に示す半導体記憶装置が含むメモリセルアレイの他の例の積層構造を示す斜視図の一例。
【図２４】図２３の断面図の一例。
【図２５】図２４の部分拡大図の一例。
【発明を実施するための形態】
【０００７】
以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
以下の説明において、「セット動作」とは、高抵抗状態の抵抗変化材が低抵抗状態に遷移することをいい、「リセット動作」とは、低抵抗状態の抵抗変化材が高抵抗状態に遷移することをいう。また、以下の説明において、「書き込み動作」とは、抵抗変化材にセット動作またはリセット動作をさせること、すなわち、メモリセルにデータを書き込むことをいい、「読み出し動作」とは、抵抗変化材の抵抗状態を検知すること、すなわち、メモリセルのデータを読み出すことをいう。なお、セット動作とリセット動作とをメモリセルに対する異なる極性の電圧印加で行うことを「バイポーラ動作」と呼ぶこともある。
【０００８】
図１は、実施の一形態による半導体記憶装置の概略構成を示すブロック図である。
【０００９】
本実施形態の半導体記憶装置３００は、複数のビット線ＢＬと、このビット線ＢＬと交差する複数のワード線ＷＬと、これらビット線ＢＬおよびワード線ＷＬの各交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を含む。メモリセルＭＣは、本実施形態においてＲｅＲＡＭにより構成される。
【００１０】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣに対する書き込み動作および読み出し動作を行うカラム制御回路２が設けられている。
【００１１】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣに対する書き込み動作および読み出し動作に必要な電圧を印加するロウ制御回路３が設けられている。
【００１２】
データ入出力バッファ４は、外部のホストまたはメモリコントローラにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２およびロウ制御回路３に送られる。また、ホストなどからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。
【００１３】
コマンド・インタフェース６は、ホストなどからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、例えばコマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１４】
ステートマシン７は、半導体記憶装置３００全体の管理を行うもので、ホストなどからのコマンドを受け付け、書き込み動作、読み出し動作、データの入出力管理等を行う。
【００１５】
また、ホストなどからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２およびロウ制御回路３で選択された任意の配線へ転送される。
【００１６】
本実施形態においてパルスジェネレータ９は例えば制御回路に対応する。
【００１７】
図２は、メモリセルアレイ１の一例の部分斜視図の一例であり、図３は、図２におけるＩＩ−ＩＩ線で切断して矢印方向に見たメモリセル１つ分の斜視図の一例である。
【００１８】
図２に示すように、基板Ｓの主面上に複数本のビット線ＢＬ０〜ＢＬ２が平行に配設され、これと交差して複数本のワード線ＷＬ０〜ＷＬ２が平行に配設される。図２および図３に示すように、これらのビット線ＢＬ０〜ＢＬ２およびワード線ＷＬ０〜ＷＬ２の各交差部において両配線に挟まれるように、メモリセルＭＣとして電流制御素子１０と抵抗変化型記憶素子ＳＣとの積層体が配置される。
【００１９】
ワード線ＷＬ０〜ＷＬ２およびビット線ＢＬ０〜ＢＬ２は、熱に強く、且つ抵抗値の低い材料で形成されることが望ましく、このような材料としてタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。本実施形態において、ワード線ＷＬ０〜ＷＬ２は例えば第１の配線に対応し、ビット線ＢＬ０〜ＢＬ２は例えば第２の配線に対応する。
【００２０】
図３に示すように、本実施形態のメモリセルＭＣは、電流制御素子１０と、抵抗変化型記憶素子ＳＣと、を含む。電流制御素子１０と抵抗変化型記憶素子ＳＣは直列に接続されている。ワード線ＷＬ（またはビット線ＢＬ）、電流制御素子１０、抵抗変化型記憶素子ＳＣ、およびビット線ＢＬ（またはワード線ＷＬ）は、下層から上層にかけて柱状に基板Ｓの主面１に垂直な方向、すなわち図３のＺ方向に積層されて形成されている。
【００２１】
基板Ｓは、本実施形態においては、シリコンウェーハが用いられるが、このような半導体基板に限るものではなく、例えばガラス基板やセラミック基板などの絶縁基板も使用可能である。
【００２２】
電流制御素子１０は、例えばＰＩＮダイオードで構成されている。
本実施形態において、抵抗変化型記憶素子ＳＣは、下部電極ＬＥ、低誘電率膜１０２、抵抗変化材１０４で構成される抵抗変化膜ＲＷ、および上部電極ＵＥで構成される。
【００２３】
下部電極ＬＥは電流制御素子１０を介してワード線ＷＬ（またはビット線ＢＬ）と電気的に接続され、上部電極ＵＥはビット線ＢＬ（またはワード線ＷＬ）と電気的に接続される。本実施形態において、上部電極ＵＥは例えば第１の電極に対応し、下部電極ＬＥは例えば第２の電極に対応する。また、本実施形態において、抵抗変化膜１０４（ＲＷ）は例えば第１膜に対応し、低誘電率膜１０２は第２膜に対応する。
【００２４】
上部電極ＵＥおよび下部電極ＬＥは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの金属窒化膜やタングステン（Ｗ）膜の他、不純物がドープされたポリシリコン膜で構成することが可能である。
【００２５】
抵抗変化型記憶素子ＳＣのより具体的な構成について図４を参照して説明する。図４に示す一実施例の抗変化型記憶素子ＳＣ１においては、上部電極ＵＥは窒化チタン（ＴｉＮ）膜で構成され、下部電極ＬＥは窒化タンタル（ＴａＮ）膜で構成される。これらの金属窒化膜は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜可能である。
【００２６】
また、抵抗変化材１０４（ＲＷ）は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する素材である。高抵抗状態の抵抗変化材１０４（ＲＷ）は、ある一定以上の電圧が印加されると、低抵抗状態に遷移する（セット動作）。一方、低抵抗状態の抵抗変化材１０４（ＲＷ）は、ある一定以上の電流が流れると、高抵抗状態に遷移する（セット動作）。抵抗変化材１０４（ＲＷ）は、酸化ハフニウム（ＨｆＯＸ）の他、酸化チタン（ＴｉＯ２）、スピンネル亜鉛酸化マンガン（ＺｎＭｎ２Ｏ４）、酸化ニッケル（ＮｉＯ）、ジルコン酸塩ストロンチウム（ＳｒＺｒＯ３）、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、炭素等の材料の１つからなる薄膜で構成できる。本実施形態では、酸化ハフニウム（ＨｆＯＸ）を例に挙げて説明する。
【００２７】
低誘電率材料層１０２は、抵抗変化材１０４（ＲＷ）よりも誘電率が低い材料で構成される膜であり、本実施形態においては、酸化ハフニウム（ＨｆＯＸ）の誘電率ε（＞２０）よりも低い誘電率の酸化シリコン（ＳｉＯＸ（ε＝３．９））で構成される。ここで、下部電極ＬＥから有る程度離れた位置における酸化シリコン（ＳｉＯＸ）の酸素とシリコンとの構成比（Ｏ／Ｓｉ）は、図５に示すように、１．０〜２．０の範囲内にある（１≦ｘ≦２）。
【００２８】
以上の構成は、基板Ｓの主面１の法線方向、すなわちＺ方向に複数段反復して形成されている。これにより、図２に示す半導体記憶装置は、いわゆる平面クロスポイント型の３次元構造の記憶装置をなす。
【００２９】
本実施形態の半導体記憶装置によれば、低誘電率材料層１０２が下部電極ＬＥと抵抗変化膜１０４（ＲＷ）との間に配置される。そのため、セット動作において上部電極ＵＥよりも下部電極ＬＥを高くするようにパルスジェネレータ９が電圧を印加する時に、低誘電率材料層１０２が強い電界を受ける一方、抵抗変化膜１０４（ＲＷ）では比較的弱い電界を受ける。これにより、高い電界が抵抗変化膜１０４（ＲＷ）に集中することを緩和することができる。
【００３０】
また、リセット動作時においてパルスジェネレータ９は、図６に示すように、低誘電率材料層１０２の側から抵抗変化膜１０４（ＲＷ）へ電子が流れ込むように、すなわち上部電極ＵＥの電圧よりも下部電極ＬＥの電圧を低くするように電圧を制御する。その結果、低抵抗状態の抵抗変化材１０４（ＲＷ）が高抵抗状態に遷移する。このような電極電位の制御により低誘電率材料層１０２と抵抗変化膜１０４（ＲＷ）が接する界面で効率の良いスイッチングが可能になる。
【００３１】
また、互いに異なる仕事関数を有する材料を用いて上部電極ＵＥおよび下部電極ＬＥを構成すると、より効率的なセット／リセット動作を実現することができる。
【００３２】
例えば図４に示す抵抗変化型記憶素子ＳＣ１の構造を取り挙げると、上部電極ＵＥは窒化チタン（ＴｉＮ）で構成され、この一方、下部電極ＬＥは窒化タンタル（ＴａＮ）で構成されるので、金属材料の仕事関数は互いに異なる。
【００３３】
図７は、抵抗変化型記憶素子ＳＣ１のエネルギーバンドの一例を示す。
【００３４】
図７中の左図は接合前（各層が接することなく独立して存在している場合）におけるエネルギーバンド図である。この場合、真空準位から下部電極ＬＥ（ＴａＮ）のフェルミ準位までのエネルギー差ａと、真空準位から上部電極ＵＥ（ＴｉＮ）のフェルミ準位までのエネルギー差ｂとの間には、ａ＞ｂの関係がある。
【００３５】
図７中の右図はこのような関係を有する材料を接合した時における熱平衡状態でのエネルギーバンドの一例である。接合後における熱平衡状態のエネルギーバンド図では、エネルギー差ａと、エネルギー差ｂとの間の関係が、ａ≧ｂとなる。また、このような関係を有するように上部電極ＵＥおよび下部電極ＬＥの構成材料を選択することにより、下部電極ＬＥと抵抗変化膜１０４（ＲＷ）との間に介挿される低誘電率材料層１０２に集中する電界強度を所望の値に制御することが可能になる。
【００３６】
エネルギー差ａ≧エネルギー差ｂの関係を有する電極材料の組み合わせの例としては、図４の窒化チタン（ＴｉＮ）の上部電極ＵＥと、窒化タンタル（ＴａＮ）の下部電極ＬＥとの組み合わせ以外に、例えば図８乃至図１４の組み合わせが適合する。
【００３７】
図８および図９に示す抵抗変化型記憶素子ＳＣ１１，１３は、図４の上部電極ＵＥを、不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）およびタングステン（Ｗ）でそれぞれ構成した例である。また、図１０および図１１に示す抵抗変化型記憶素子ＳＣ２１，２３は、図８および図９にそれぞれ示す構成のうち、下部電極ＬＥを窒化チタン（ＴｉＮ）で構成した例である。
【００３８】
図１２に示す抵抗変化型記憶素子ＳＣ３０は、図１０の構成に対して上下の電極材料を逆転させ、上部電極ＵＥを窒化チタン（ＴｉＮ）で構成し、下部電極ＬＥを不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）で構成した例である。
【００３９】
図１３に示す抵抗変化型記憶素子ＳＣ３３は、図１２に示す構成のうち、上部電極ＵＥをタングステン（Ｗ）で構成した例である。
【００４０】
さらに、図１４に示す抵抗変化型記憶素子ＳＣ４１は、図１３の構成に対して上下の電極材料を逆転させ、上部電極ＵＥを不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）で構成し、下部電極ＬＥをタングステン（Ｗ）で構成した例である。
【００４１】
このように、本実施形態によれば、上部電極ＵＥおよび下部電極ＬＥの材料の組み合わせを選択することにより、より効率的なスイッチング動作を実現することが可能になる。これにより、より低電流化・低電圧化が進んだ半導体記憶装置が提供される。
【００４２】
抵抗変化型記憶素子ＳＣの構成については、図４、図８乃至図１４に示す例に限ることなく、様々な実施例が可能である。
【００４３】
例えば、図１５乃至図１８に示すように上部電極ＵＥと下部電極ＬＥを同じ材料にすることができる。
【００４４】
また、電極材料として、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、不純物がドープされたポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）を用いることができる。これらの材料の組み合わせで、上述した組み合わせ以外には、図１９乃至図２２がある。
【００４５】
さらに、上述した材料に限ることなく他の金属も使用可能であることは勿論である。
【００４６】
また、上述した抵抗変化型記憶素子ＳＣの各構成例は、Ｚ方向において適宜上下反転して使用することが可能である。
【００４７】
上述した実施形態１の半導体記憶装置によれば、抵抗変化膜１０４（ＲＷ）への電界集中を緩和する低誘電率材料層１０２を含み、さらに、抵抗変化膜１０４（ＲＷ）の側から低誘電率材料層１０２の側へ電流が流れるようにワード線ＷＬおよびビット線ＢＬの電位を制御するパルスジェネレータ９を含むので、抵抗変化型記憶素子ＳＣのセット動作およびリセット動作の繰り返しに対する劣化耐性を向上させることができる。これにより、データ保持特性に優れた半導体記憶装置が提供される。
【００４８】
本実施形態の抵抗変化型記憶素子ＳＣは、図２の平面クロス型のメモリセルアレイ１に限るものではなく、例えば図２３乃至図２５のメモリセルアレイにも適用できる。図２３は、本例のメモリセルアレイ１１の斜視図の一例であり、図２４は図２３のＩＩＩ−ＩＩＩ線に沿った断面図の一例であり、図２５は、図２４において符号ＭＣで示す部分の拡大図の一例である。図２３において、層間絶縁層は省略している。
【００４９】
メモリセルアレイ１１は、図２３および図２４に示すように、基板５０上に積層された選択トランジスタ層６０およびメモリ層７０を有する。選択トランジスタ層６０には複数の選択トランジスタＳＴｒが配置され、メモリ層７０には複数のメモリセルＭＣが配置されている。
【００５０】
選択トランジスタ層６０は、図２３および図２４に示すように、基板５０の主平面に対して垂直なＺ方向に積層された導電層６１、層間絶縁層６２、導電層６３、層間絶縁層６４を有する。導電層６１はグローバルビット線ＧＢＬとして機能し、導電層６３は選択ゲート線ＳＧおよび選択トランジスタＳＴｒのゲートとして機能する。
【００５１】
導電層６１は、基板５０の主平面に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる。層間絶縁層６２は、図２４に示すように、導電層６１の上面を覆う。導電層６３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。層間絶縁層６４は、図２４に示すように、導電層６３の側面および上面を覆う。導電層６１、６３は、例えば、ポリシリコンにより構成される。層間絶縁層６２、６４は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
【００５２】
また、選択トランジスタ層６０は、図２３および図２４に示すように、柱状半導体層６５、およびゲート絶縁層６６を有する。柱状半導体層６５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層６６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
【００５３】
柱状半導体層６５は、ＸおよびＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層６５は、導電層６１の上面に接し、ゲート絶縁層６６を介して導電層６３のＹ方向端部の側面に接する。そして、柱状半導体層６５は、例えば、積層されたＮ＋型半導体層６５ａ、Ｐ＋型半導体層６５ｂ、およびＮ＋型半導体層６５ｃを有する。
【００５４】
Ｎ＋型半導体層６５ａは、図２３および図２４に示すように、そのＹ方向端部の側面にてゲート絶縁層６６を介して層間絶縁層６２に接する。Ｐ＋型半導体層６５ｂは、そのＹ方向端部の側面にてゲート絶縁層６６を介して導電層６３の側面に接する。Ｎ＋型半導体層６５ｃは、そのＹ方向端部の側面にてゲート絶縁層６６を介して層間絶縁層６４に接する。Ｎ＋型半導体層６５ａ、６５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層６５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層６６は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
【００５５】
メモリ層７０は、図２３および図２４に示すように、Ｚ方向に交互に積層された層間絶縁層７１ａ〜７１ｄ、および導電層７２ａ〜７２ｄを有する。導電層７２ａ〜７２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
【００５６】
層間絶縁層７１ａ〜７１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層７２ａ〜７２ｄは例えばポリシリコンにて構成される。
【００５７】
また、メモリ層７０は、図２３および図２４に示すように、柱状の導電層７３、および側壁層７４を有する。
【００５８】
導電層７３は、ＸおよびＹ方向にマトリクス状に配置され、柱状半導体層６５の上面に接すると共にＺ方向に柱状に延びる。導電層７３はビット線ＢＬとして機能する。導電層７３は例えばポリシリコンにより構成される。
【００５９】
側壁層７４は、導電層７３のＹ方向端部の側面に設けられる。側壁層７４は、図２４に示すように、可変抵抗層７５および絶縁層７６を有する。可変抵抗層７５は可変抵抗素子ＶＲとして機能する。
【００６０】
可変抵抗層７５（ＶＲ）は、導電層７３と導電層７２ａ〜７２ｄのＹ方向端部の側面との間に設けられる。可変抵抗層７５（ＶＲ）は、図２５に示すように、例えば、図４と同じ抵抗変化型記憶素子ＳＣの構成を有している。可変抵抗層７５（ＶＲ）はまた、図２５に示すように、ビット線ＢＬ側に下部電極ＬＥが配置され、ワード線ＷＬ側に上部電極ＵＥが配置される。
【００６１】
本例の可変抵抗層７５（ＶＲ）も、抵抗変化膜１０４（ＲＷ）への電界集中を緩和する低誘電率材料層１０２を含む。また、本例の可変抵抗層７５（ＶＲ）についても、パルスジェネレータ９（図１参照）により抵抗変化膜１０４（ＲＷ）の側から低誘電率材料層１０２の側へ電流が流れるようにワード線ＷＬおよびビット線ＢＬの電位が制御される。このため、可変抵抗層７５（ＶＲ）のセット動作およびリセット動作の繰り返しに対する劣化耐性が向上する。これにより、データ保持特性に優れた半導体記憶装置が提供される。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
【００６３】
例えば、上述の実施形態では、下部電極ＬＥと抵抗変化材１０４（ＲＷ）との間に低誘電率材料層１０２を介挿した例を取り上げて説明したが、これに限ることはなく、低誘電率材料層１０２は、上部電極ＵＥと抵抗変化材１０４（ＲＷ）との間に配置してもよいし、各電極と抵抗変化材１０４（ＲＷ）との間にそれぞれ配置してもよい。
【００６４】
これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６５】
１…メモリセルアレイ、９…パルスジェネレータ、１０２…低誘電率膜、１０４…抵抗変化膜ＲＷ、３００…半導体記憶装置、ＢＬ…ビット線、ＭＣ…メモリセル、ＬＥ…下部電極、ＳＣ…抵抗変化型記憶素子、ＵＥ…上部電極、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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