(57)【要約】【課題】センスアンプの動作のばらつきを低減することができるメモリ装置を提供することを課題とする。【解決手段】メモリ装置は、第１又は第２のメモリセルにデータを入出力するための第１のビット線（ｂｌ）及び第２のビット線（ｂｌｘ）と、第１の電源電圧を基に、第２のビット線のデータを反転増幅して第１のビット線に出力する第１のセンスアンプ（２３６）と、第２の電源電圧を基に、第１のビット線のデータを反転増幅して第２のビット線に出力する第２のセンスアンプ（２３７）とを有し、第２のメモリセルには、第１及び第２のビット線をハイレベルにプリチャージした状態で、第１及び第２のセンスアンプにより反転増幅された第１及び第２のビット線のデータが格納され、第１及び第２の電源電圧制御回路は、第２のメモリセルに格納されるデータに応じて、第１の電源電圧及び第２の電源電圧を制御する。【選択図】図２
2015118718.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する第１のメモリセルと、
データを記憶する第２のメモリセルと、
前記第１又は第２のメモリセルにデータを入出力するための第１のビット線と、
前記第１のビット線に供給されるデータに対して相補のデータを前記第１又は第２のメモリセルに入出力するための第２のビット線と、
第１の電源電圧を基に、前記第２のビット線のデータを反転増幅して前記第１のビット線に出力する第１のセンスアンプと、
第２の電源電圧を基に、前記第１のビット線のデータを反転増幅して前記第２のビット線に出力する第２のセンスアンプと、
前記第１の電源電圧を制御する第１の電源電圧制御回路と、
前記第２の電源電圧を制御する第２の電源電圧制御回路とを有し、
前記第２のメモリセルには、前記第１及び第２のビット線をハイレベルにプリチャージした状態で、前記第１及び第２のセンスアンプにより反転増幅された前記第１及び第２のビット線のデータが格納され、
前記第１及び第２の電源電圧制御回路は、前記第２のメモリセルに格納されるデータに応じて、前記第１の電源電圧及び前記第２の電源電圧を制御することを特徴とするメモリ装置。
【請求項２】
前記第１のメモリセル、前記第２のメモリセル、前記第１のビット線及び前記第２のビット線の組みが複数設けられ、
前記第１及び第２のセンスアンプは、前記複数の第１及び第２のビット線の組みに対して選択的に接続され、
前記複数の第２のメモリセルは、相互に前記第１及び第２の電源電圧が異なる状態における前記データを格納し、
前記第１及び第２の電源電圧制御回路は、前記複数の第２のメモリセルに格納されるデータに応じて、前記第１の電源電圧及び前記第２の電源電圧を制御することを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記第１の電源電圧制御回路は、前記第１のセンスアンプの電源端子及び電源電位ノード間に接続される第１の電界効果トランジスタを有し、
前記第２の電源電圧制御回路は、前記第２のセンスアンプの電源端子及び電源電位ノード間に接続される第２の電界効果トランジスタを有し、
前記第１及び第２の電界効果トランジスタは、前記第２のメモリセルが格納するデータに応じてオン／オフすることを特徴とする請求項１又は２記載のメモリ装置。
【請求項４】
前記第１及び第２のセンスアンプは、テストモードでは、前記第１及び第２のビット線をハイレベルにプリチャージした状態で反転増幅を行い、ノーマルモードでは、前記第１のメモリセルが前記第１及び第２のビット線に出力したデータを反転増幅することを特徴とする請求項１〜３のいずれか１項に記載のメモリ装置。
【請求項５】
データを記憶する第１のメモリセルと、
データを記憶する第２のメモリセルと、
前記第１又は第２のメモリセルにデータを入出力するための第１のビット線と、
前記第１のビット線に供給されるデータに対して相補のデータを前記第１又は第２のメモリセルに入出力するための第２のビット線と、
第１の電源電圧を基に、前記第２のビット線のデータを反転増幅して前記第１のビット線に出力する第１のセンスアンプと、
第２の電源電圧を基に、前記第１のビット線のデータを反転増幅して前記第２のビット線に出力する第２のセンスアンプと、
前記第１の電源電圧を制御する第１の電源電圧制御回路と、
前記第２の電源電圧を制御する第２の電源電圧制御回路とを有するメモリ装置の制御方法であって、
前記第１及び第２のビット線をハイレベルにプリチャージした状態で、前記第１及び第２のセンスアンプにより反転増幅された前記第１及び第２のビット線のデータを前記第２のメモリセルに格納し、
前記第１及び第２の電源電圧制御回路により、前記第２のメモリセルに格納されるデータに応じて、前記第１の電源電圧及び前記第２の電源電圧を制御することを特徴とするメモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びメモリ装置の制御方法に関する。
【背景技術】
【０００２】
行列状に配置された複数のメモリセルと、メモリセルの行毎に対応して配線された複数のワード線と、メモリセルの列毎に対応して配線された複数のビット線対とを有する半導体記憶装置が知られている（例えば、特許文献１参照）。カラムセレクタは、複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続する。プリチャージ回路は、データ線対をプリチャージする。センスアンプは、データ線対の電位差を増幅する。制御回路は、プリチャージ後のデータ線対の電位差がセンスアンプによって増幅され始めてから所定期間経過後のデータ線対の電位に基づいて、センスアンプを駆動する電流を制御する。
【０００３】
また、ワード線に接続され、データの読出しを行う複数のメモリセルと、複数のメモリセルのそれぞれに接続された複数のビット線対とを有する半導体記憶装置が知られている（例えば、特許文献２参照）。プリチャージ回路は、プリチャージ信号に応じて、複数のビット線対をプリチャージする。カラムセレクタは、カラム選択信号に応じて、複数のビット線対の１つを選択する。センスアンプ回路は、入力端子対がカラムセレクタに接続され、センスアンプ活性化信号に応じて活性化する。重み付け制御回路は、センスアンプ回路の出力端子対に接続され、活性化したセンスアンプ回路の出力に応じた値の重み付け制御信号を出力する。オフセット電圧調整回路は、センスアンプ回路に接続され、重み付け制御信号に応じて、センスアンプ回路のオフセット電圧を調整する。
【０００４】
また、外部から入力される情報を記憶するための多数のメモリセル（主メモリセルと称す）を具備し、主メモリセルから出力される電気信号を検出するためのセンス増幅回路を具備するメモリ回路が知られている（例えば、特許文献３参照）。補正用メモリは、センス増幅回路を補正するための情報を記憶する。メモリ回路は、補正用メモリセルに記憶された情報に基づいてセンス増幅回路のオフセット電圧の絶対値を小さくするように補正する。また、メモリ回路は、外部から入力される情報を主メモリセルに入力する時に２つの論理値に対応して主メモリセルの記憶節点に与えられる２種の電圧の一方より低く他方より高い電圧を主メモリセルの記憶節点に生じさせて、主メモリセルからセンス増幅回路へ電気信号を出力することにより、補正用メモリセルに記憶される情報を得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−４１１６号公報
【特許文献２】特開２０１１−１３４４２７号公報
【特許文献３】特公昭６１−２９０７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリ装置は、センスアンプを有する。センスアンプは、製造ばらつき等により、動作がばらつく。センスアンプの動作がばらつくと、メモリ装置の動作マージンが減少したり、メモリ装置の動作速度が低下する。
【０００７】
本発明の目的は、センスアンプの動作のばらつきを低減することができるメモリ装置及びメモリ装置の制御方法を提供することである。
【課題を解決するための手段】
【０００８】
メモリ装置は、データを記憶する第１のメモリセルと、データを記憶する第２のメモリセルと、前記第１又は第２のメモリセルにデータを入出力するための第１のビット線と、前記第１のビット線に供給されるデータに対して相補のデータを前記第１又は第２のメモリセルに入出力するための第２のビット線と、第１の電源電圧を基に、前記第２のビット線のデータを反転増幅して前記第１のビット線に出力する第１のセンスアンプと、第２の電源電圧を基に、前記第１のビット線のデータを反転増幅して前記第２のビット線に出力する第２のセンスアンプと、前記第１の電源電圧を制御する第１の電源電圧制御回路と、前記第２の電源電圧を制御する第２の電源電圧制御回路とを有し、前記第２のメモリセルには、前記第１及び第２のビット線をハイレベルにプリチャージした状態で、前記第１及び第２のセンスアンプにより反転増幅された前記第１及び第２のビット線のデータが格納され、前記第１及び第２の電源電圧制御回路は、前記第２のメモリセルに格納されるデータに応じて、前記第１の電源電圧及び前記第２の電源電圧を制御する。
【発明の効果】
【０００９】
第１及び第２の電源電圧を制御することにより、センスアンプの動作のばらつきを低減させることができるので、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態によるメモリ装置の構成例を示す図である。
【図２】図２は、メモリセル、補正データ用メモリセル及びセンスアンプ回路の構成例を示す図である。
【図３】図３は、スイッチ制御信号の生成回路の構成例を示す図である。
【図４】図４は、メモリ装置の制御方法を示すタイミングチャートである。
【図５】図５は、メモリ装置の制御方法を示すフローチャートである。
【図６】図６（Ａ）及び（Ｂ）は、センスアンプのオフセット電圧のばらつきを示す図である。
【発明を実施するための形態】
【００１１】
図１は、本実施形態によるメモリ装置の構成例を示す図である。メモリ装置は、メインデコーダ１０１、コントロールパルスジェネレータ１０２、ローカルコントロールパルスジェネレータ１０３、メモリセル１０４、補正データ用メモリセル１０５、センスアンプ回路１０６、及び入出力回路１０７を有する。メモリセル１０４は、データを記憶する。メインデコーダ１０１は、アドレスに応じたメモリセル１０４を選択する。センスアンプ回路１０６は、選択されたメモリセルＭＣに記憶されているデータを増幅する。入出力回路１０７は、メモリセル１０４に対してデータを入出力する。コントロールパルスジェネレータ１０２及びローカルコントロールパルスジェネレータ１０３は、メモリ装置を制御するためのコントロールパルスを生成する。補正データ用メモリセル１０５は、センスアンプ回路１０６の電源電圧を補正するための補正データを記憶する。センスアンプ回路１０６は、補正データ用メモリセル１０５に記憶された補正データに応じて、電源電圧が補正される。この補正により、センスアンプ回路１０６の動作のばらつきを低減し、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。
【００１２】
図２は、図１のメモリセル１０４、補正データ用メモリセル１０５及びセンスアンプ回路１０６の構成例を示す図である。４個のメモリセル１０４ａ，１０４ｂ，１０４ｃ，１０４ｄは、第１のメモリセルであり、図１のメモリセル１０４に対応する。４個の補正データ用メモリセル１０５ａ，１０５ｂ，１０５ｃ，１０５ｄは、第２のメモリセルであり、図１の補正データ用メモリセル１０５に対応する。メモリ装置は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。
【００１３】
メモリセル１０４ａは、データを記憶する第１のカラムのメモリセルであり、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有する。第１のビット線ｂｌは、メモリセル１０４ａ又は１０５ａにデータを入出力するためのビット線である。第２のビット線ｂｌｘは、第１のビット線ｂｌに供給されるデータに対して相補のデータをメモリセル１０４ａ又は１０５ａに入出力するためのビット線である。ｎチャネル電界効果トランジスタ２０３は、ゲートがワード線ＷＬに接続され、ドレインが第１のビット線ｂｌに接続され、ソースがノードＮ１に接続される。ｐチャネル電界効果トランジスタ２０１は、ゲートがノードＮ２に接続され、ソースが電源電位ノードに接続され、ドレインがノードＮ１に接続される。ｎチャネル電界効果トランジスタ２０４は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースがグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ２０２は、ゲートがノードＮ１に接続され、ソースが電源電位ノードに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ２０５は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ２０６は、ゲートがワード線ＷＬに接続され、ドレインが第２のビット線ｂｌｘに接続され、ソースがノードＮ２に接続される。トランジスタ２１１ａ及び２１２ａは、第１のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ａは、ゲートが第１のカラム選択信号ｃｏｌ０の線に接続され、ドレインがメモリセル１０４ａの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ａは、ゲートが第１のカラム選択信号ｃｏｌ０の線に接続され、ドレインがメモリセル１０４ａの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。
【００１４】
メモリセル１０４ｂは、データを記憶する第２のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｂ及び２１２ｂは、第２のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｂは、ゲートが第２のカラム選択信号ｃｏｌ１の線に接続され、ドレインがメモリセル１０４ｂの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｂは、ゲートが第２のカラム選択信号ｃｏｌ１の線に接続され、ドレインがメモリセル１０４ｂの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。
【００１５】
メモリセル１０４ｃは、データを記憶する第３のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｃ及び２１２ｃは、第３のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｃは、ゲートが第３のカラム選択信号ｃｏｌ２の線に接続され、ドレインがメモリセル１０４ｃの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｃは、ゲートが第３のカラム選択信号ｃｏｌ２の線に接続され、ドレインがメモリセル１０４ｃの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。
【００１６】
メモリセル１０４ｄは、データを記憶する第４のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｄ及び２１２ｄは、第４のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｄは、ゲートが第４のカラム選択信号ｃｏｌ３の線に接続され、ドレインがメモリセル１０４ｄの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｄは、ゲートが第４のカラム選択信号ｃｏｌ３の線に接続され、ドレインがメモリセル１０４ｄの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。
【００１７】
メモリセル１０４ａへの書き込み動作を説明する。メモリセル１０４ａにハイレベルを書き込む場合、第１のビット線ｂｌをハイレベルにし、第２のビット線ｂｌｘをローレベルにし、ワード線ＷＬをハイレベルにする。すると、トランジスタ２０３及び２０６がオンし、ノードＮ１がハイレベルになり、ノードＮ２がローレベルになる。トランジスタ２０１及び２０４は、インバータを構成し、ノードＮ２のデータを反転増幅してノードＮ１に出力する。トランジスタ２０２及び２０５は、インバータを構成し、ノードＮ１のデータを反転増幅してノードＮ２に出力する。その後、ワード線ＷＬをローレベルにすると、ノードＮ１にハイレベルが記憶され、ノードＮ２にローレベルが記憶され、書き込みが終了する。
【００１８】
次に、センスアンプ回路１０６について説明する。センスアンプ回路１０６は、プリチャージ用トランジスタ２２９，２３０、電源供給用トランジスタ２２１，２２２、第１のセンスアンプ２３６、第２のセンスアンプ２３７、トランジスタ２３５、第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９を有する。第１のセンスアンプ２３６は、トランジスタ２３１及び２３３を有する。第２のセンスアンプ２３７は、トランジスタ２３２及び２３４を有する。第１の電源電圧制御回路２３８は、トランジスタ２２３，２２４，２２７を有する。第２の電源電圧制御回路２３９は、トランジスタ２２５，２２６，２２８を有する。
【００１９】
ｐチャネル電界効果トランジスタ２２９は、ゲートがプリチャージ信号ＥＱＤ＿ｓａの線に接続され、ソースが電源電位ノードに接続され、ドレインが第１のビット線ＤＢに接続される。ｐチャネル電界効果トランジスタ２３０は、ゲートがプリチャージ信号ＥＱＤ＿ｓａの線に接続され、ソースが電源電位ノードに接続され、ドレインが第２のビット線ＤＢＸに接続される。
【００２０】
ｐチャネル電界効果トランジスタ２２１は、トランジスタ２２３及び２２４に比べて大きなサイズのトランジスタであり、ゲートがセンスアンプ用ワード線信号ＷＬ＿ＳＡの線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードは、第１のセンスアンプ２３６の電源端子である。ｐチャネル電界効果トランジスタ２２３は、ゲートが信号ｓｗ１の線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。ｐチャネル電界効果トランジスタ２２４は、ゲートが信号ｓｗ２の線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。ｐチャネル電界効果トランジスタ２２７は、ゲートがグランド電位ノードに接続され、ソースが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続され、ドレインがグランド電位ノードに接続される。第１の電源電圧制御回路２３８は、信号ｓｗ１及びｓｗ２を制御することにより第１の電源電圧ｖｄｄ＿ｌｅｆｔを制御することができる。
【００２１】
ｐチャネル電界効果トランジスタ２２２は、トランジスタ２２５及び２２６に比べて大きなサイズのトランジスタであり、ゲートがセンスアンプ用ワード線信号ＷＬ＿ＳＡの線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードは、第２のセンスアンプ２３７の電源端子である。ｐチャネル電界効果トランジスタ２２５は、ゲートが信号ｓｗ３の線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。ｐチャネル電界効果トランジスタ２２６は、ゲートが信号ｓｗ４の線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。ｐチャネル電界効果トランジスタ２２８は、ゲートがグランド電位ノードに接続され、ソースが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続され、ドレインがグランド電位ノードに接続される。第２の電源電圧制御回路２３９は、信号ｓｗ３及びｓｗ４を制御することにより第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御することができる。
【００２２】
ｐチャネル電界効果トランジスタ２３１は、ゲートが第２のビット線ＤＢＸに接続され、ソースが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続され、ドレインが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２３３は、ゲートが第２のビット線ＤＢＸに接続され、ドレインが第１のビット線ＤＢに接続され、ソースがトランジスタ２３５のドレインに接続される。第１のセンスアンプ２３６は、インバータであり、第１の電源電圧ｖｄｄ＿ｌｅｆｔを基に、第２のビット線ＤＢＸのデータを反転増幅して第１のビット線ＤＢに出力する。
【００２３】
ｐチャネル電界効果トランジスタ２３２は、ゲートが第１のビット線ＤＢに接続され、ソースが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続され、ドレインが第２のビット線ＤＢＸに接続される。ｎチャネル電界効果トランジスタ２３４は、ゲートが第１のビット線ＤＢに接続され、ドレインが第２のビット線ＤＢＸに接続され、ソースがトランジスタ２３５のドレインに接続される。第２のセンスアンプ２３７は、インバータであり、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを基に、第１のビット線ＤＢのデータを反転増幅して第２のビット線ＤＢＸに出力する。
【００２４】
ｎチャネル電界効果トランジスタ２３５は、ゲートが起動信号ＳＡＥの線に接続され、ソースがグランド電位ノードに接続される。起動信号ＳＡＥをハイレベルにすると、センスアンプ２３６及び２３７は、活性化状態になり、増幅を行う。
【００２５】
次に、メモリセル１０４ａの読み出し動作を説明する。プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、トランジスタ２２９及び２３０をオンさせる。すると、第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされる。次に、メモリセル１０４ａを選択するため、ワード線ＷＬ及び第１のカラム選択信号ｃｏｌ０がハイレベルになる。すると、トランジスタ２０３，２０６及びトランジスタ２１１ａ，２１２ａがオンする。例えば、メモリセル１０４ａが、ノードＮ１にハイレベルを記憶し、ノードＮ２にローレベルを記憶している場合、第１のビット線ｂｌはハイレベルを維持し、第２のビット線ｂｌｘはハイレベルからローレベルに向けて電位が下がる。起動信号ＳＡＥがハイレベルになり、センスアンプ２３６及び２３７は、第１のビット線ＤＢをハイレベルに増幅し、第２のビット線ＤＢＸをローレベルに増幅する。
【００２６】
ここで、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さが同じであることが望ましい。しかし、製造ばらつき等により、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さが同じでない場合が多い。両者の強さが同じでない場合、センスアンプ２３６及び２３７が増幅を開始する第１のビット線ＤＢ及び第２のビット線ＤＢＸの電位差にずれが生じる。そのずれが生じると、メモリ装置の動作マージンが減少し、メモリ装置の動作速度が低下してしまう。
【００２７】
そこで、本実施形態では、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さを補正するための補正データを補正データ用メモリセル１０５ａ〜１０５ｄに格納する。
【００２８】
補正データ用メモリセル１０５ａは、補正データを記憶する第１のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第１のカラムのメモリセル１０４ａの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ａは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ａは、ノードＮ２のデータを補正データｃｎｔ０として出力する。
【００２９】
補正データ用メモリセル１０５ｂは、補正データを記憶する第２のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第２のカラムのメモリセル１０４ｂの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｂは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｂは、ノードＮ２のデータを補正データｃｎｔ１として出力する。
【００３０】
補正データ用メモリセル１０５ｃは、補正データを記憶する第３のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第３のカラムのメモリセル１０４ｃの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｃは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｃは、ノードＮ１のデータを補正データｃｎｔ２として出力する。
【００３１】
補正データ用メモリセル１０５ｄは、補正データを記憶する第４のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第４のカラムのメモリセル１０４ｄの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｄは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｄは、ノードＮ１のデータを補正データｃｎｔ３として出力する。
【００３２】
信号ｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４は、図３に示すように、補正データｃｎｔ０，ｃｎｔ１，ｃｎｔ２，ｃｎｔ３等に応じて、生成される。第１の電源電圧制御回路２３８は、信号ｓｗ１及びｓｗ２に応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔを制御する。第１の電源電圧ｖｄｄ＿ｌｅｆｔを低くすると、第１のセンスアンプ２３６の増幅力（駆動力）を弱くすることができる。
【００３３】
第２の電源電圧制御回路２３９は、信号ｓｗ３及びｓｗ４に応じて、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを低くすると、第２のセンスアンプ２３７の増幅力を弱くすることができる。
【００３４】
第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さがほぼ同じになるように、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御することにより、センスアンプ２３６，２３７の動作ばらつきを低減させることができる。これにより、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。
【００３５】
図３は、図１のスイッチ制御信号ｓｗ１〜ｓｗ４の生成回路３００の構成例を示す図である。生成回路３００は、例えば、センスアンプ回路１０６内に設けられる。まず、信号ｓｗ１を生成するための回路を説明する。論理和（ＯＲ）回路３０１は、第１のカラム選択信号ｃｏｌ０及び第２のカラム選択信号ｃｏｌ１の論理和信号を出力する。論理積（ＡＮＤ）回路３０２は、論理和回路３０１の出力信号及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３０３は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３０４は、インバータ３０３の出力信号及び補正データｃｎｔ０の論理積信号を出力する。論理和回路３０５は、論理積回路３０２の出力信号及び論理積回路３０４の出力信号の論理和信号を信号ｓｗ１として出力する。
【００３６】
次に、信号ｓｗ２を生成するための回路を説明する。論理積回路３１１は、第２のカラム選択信号ｃｏｌ１及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３１２は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３１３は、インバータ３１２の出力信号及び補正データｃｎｔ１の論理積信号を出力する。論理和回路３１４は、論理積回路３１１の出力信号及び論理積回路３１３の出力信号の論理和信号を信号ｓｗ２として出力する。
【００３７】
次に、信号ｓｗ３を生成するための回路を説明する。論理和回路３２１は、第３のカラム選択信号ｃｏｌ２及び第４のカラム選択信号ｃｏｌ３の論理和信号を出力する。論理積回路３２２は、論理和回路３２１の出力信号及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３２３は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３２４は、インバータ３２３の出力信号及び補正データｃｎｔ２の論理積信号を出力する。論理和回路３２５は、論理積回路３２２の出力信号及び論理積回路３２４の出力信号の論理和信号を信号ｓｗ３として出力する。
【００３８】
次に、信号ｓｗ４を生成するための回路を説明する。論理積回路３３１は、第４のカラム選択信号ｃｏｌ３及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３３２は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３３３は、インバータ３３２の出力信号及び補正データｃｎｔ３の論理積信号を出力する。論理和回路３３４は、論理積回路３３１の出力信号及び論理積回路３３３の出力信号の論理和信号を信号ｓｗ４として出力する。
【００３９】
図４は図１のメモリ装置の制御方法を示すタイミングチャートであり、図５は図１のメモリ装置の制御方法を示すフローチャートである。メモリ装置の電源が投入されると、ステップＳ５００では、メモリ装置は、第１のセンスアンプ２３６及び第２のセンスアンプ２３７のバランス補正処理を含む初期化処理を行う。ステップＳ５００は、ステップＳ５０１〜Ｓ５１３を含む。ステップＳ５０１では、メモリ装置（ＲＡＭ）は、初期化処理を行う。時刻ｔ１では、メモリ装置は、テスト信号ｓａ＿ｔｅｓｔをハイレベル（テストモード）にする。
【００４０】
次に、時刻ｔ２では、メモリ装置は、ステップＳ５０２〜Ｓ５０４の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０２）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第１のカラム選択信号線ｃｏｌ０をハイレベルにする（ステップＳ５０３）。すると、第１のカラムのトランジスタ２１１ａ及び２１２ａがオンし、第１のカラムの補正データ用メモリセル１０５ａの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第１のカラム選択信号ｃｏｌ０がハイレベルであるので、信号ｓｗ１をハイレベルにし、信号ｓｗ２，ｓｗ３，ｓｗ４をローレベルにする。すると、トランジスタ２２３がオフし、トランジスタ２２４〜２２６がオンする。トランジスタ２２５及び２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは通常レベルになる。これに対し、トランジスタ２２３がオフし、トランジスタ２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔより少し低くなる。これにより、第１のセンスアンプ２３６を第２のセンスアンプ２３７に対して少し弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５０４）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。
【００４１】
この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第１のカラムの補正データ用メモリセル１０５ａは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ２の補正データｃｎｔ０は、ハイレベルになる。
【００４２】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第１のカラムの補正データ用メモリセル１０５ａは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ２の補正データｃｎｔ０は、ローレベルになる。
【００４３】
次に、時刻ｔ３では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第１のカラム選択信号ｃｏｌ０をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ１は、ローレベルになる。
【００４４】
次に、時刻ｔ４では、メモリ装置は、ステップＳ５０５〜Ｓ５０７の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０５）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第２のカラム選択信号線ｃｏｌ１をハイレベルにする（ステップＳ５０６）。すると、第２のカラムのトランジスタ２１１ｂ及び２１２ｂがオンし、第２のカラムの補正データ用メモリセル１０５ｂの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第２のカラム選択信号ｃｏｌ１がハイレベルであるので、信号ｓｗ１及びｓｗ２をハイレベルにし、信号ｓｗ３及びｓｗ４をローレベルにする。すると、トランジスタ２２３及び２２４がオフし、トランジスタ２２５及び２２６がオンする。トランジスタ２２５及び２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは通常レベルになる。これに対し、トランジスタ２２３及び２２４がオフしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔよりかなり低くなる。時刻ｔ４の第１の電源電圧ｖｄｄ＿ｌｅｆｔは、時刻ｔ２の第１の電源電圧ｖｄｄ＿ｌｅｆｔより低い。これにより、第１のセンスアンプ２３６を第２のセンスアンプ２３７に対してかなり弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５０７）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。
【００４５】
この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第２のカラムの補正データ用メモリセル１０５ｂは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ２の補正データｃｎｔ１は、ハイレベルになる。
【００４６】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第２のカラムの補正データ用メモリセル１０５ｂは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ２の補正データｃｎｔ１は、ローレベルになる。
【００４７】
次に、時刻ｔ５では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第２のカラム選択信号ｃｏｌ１をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ１及びｓｗ２は、ローレベルになる。
【００４８】
次に、時刻ｔ６では、メモリ装置は、ステップＳ５０８〜Ｓ５１０の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０８）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第３のカラム選択信号線ｃｏｌ２をハイレベルにする（ステップＳ５０９）。すると、第３のカラムのトランジスタ２１１ｃ及び２１２ｃがオンし、第３のカラムの補正データ用メモリセル１０５ｃの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第３のカラム選択信号ｃｏｌ２がハイレベルであるので、信号ｓｗ３をハイレベルにし、信号ｓｗ１，ｓｗ２，ｓｗ４をローレベルにする。すると、トランジスタ２２５がオフし、トランジスタ２２３，２２４，２２６がオンする。トランジスタ２２３及び２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは通常レベルになる。これに対し、トランジスタ２２５がオフし、トランジスタ２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔより少し低くなる。これにより、第２のセンスアンプ２３７を第１のセンスアンプ２３６に対して少し弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５１０）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。
【００４９】
この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第３のカラムの補正データ用メモリセル１０５ｃは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ１の補正データｃｎｔ２は、ローレベルになる。
【００５０】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第３のカラムの補正データ用メモリセル１０５ｃは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ１の補正データｃｎｔ２は、ハイレベルになる。
【００５１】
次に、時刻ｔ７では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第３のカラム選択信号ｃｏｌ２をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ３は、ローレベルになる。
【００５２】
次に、時刻ｔ８では、メモリ装置は、ステップＳ５１１〜Ｓ５１３の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５１１）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第４のカラム選択信号線ｃｏｌ３をハイレベルにする（ステップＳ５１２）。すると、第４のカラムのトランジスタ２１１ｄ及び２１２ｄがオンし、第４のカラムの補正データ用メモリセル１０５ｄの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第４のカラム選択信号ｃｏｌ３がハイレベルであるので、信号ｓｗ１及びｓｗ２をローレベルにし、信号ｓｗ３及びｓｗ４をハイレベルにする。すると、トランジスタ２２５及び２２６がオフし、トランジスタ２２３及び２２４がオンする。トランジスタ２２３及び２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは通常レベルになる。これに対し、トランジスタ２２５及び２２６がオフしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔよりかなり低くなる。時刻ｔ８の第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、時刻ｔ６の第２の電源電圧ｖｄｄ＿ｒｉｇｈｔより低い。これにより、第２のセンスアンプ２３７を第１のセンスアンプ２３６に対してかなり弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５１３）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。
【００５３】
この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第４のカラムの補正データ用メモリセル１０５ｄは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ１の補正データｃｎｔ３は、ローレベルになる。
【００５４】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第４のカラムの補正データ用メモリセル１０５ｄは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ１の補正データｃｎｔ３は、ハイレベルになる。
【００５５】
次に、時刻ｔ９では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第４のカラム選択信号ｃｏｌ３をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ３及びｓｗ４は、ローレベルになる。
【００５６】
次に、時刻ｔ１０では、メモリ装置は、テスト信号ｓａ＿ｔｅｓｔをローレベル（ノーマルモード）にし、ステップＳ５００の初期化処理（テストモード）を終了させる。
【００５７】
以上のように、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対してかなり強い場合には、補正データｃｎｔ０及びｃｎｔ１がハイレベルになり、補正データｃｎｔ２及びｃｎｔ３がローレベルになる。
【００５８】
また、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対して少し強い場合には、補正データｃｎｔ０がハイレベルになり、補正データｃｎｔ１、ｃｎｔ２及びｃｎｔ３がローレベルになる。
【００５９】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対してかなり強い場合には、補正データｃｎｔ２及びｃｎｔ３がハイレベルになり、補正データｃｎｔ０及びｃｎｔ１がローレベルになる。
【００６０】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対して少し強い場合には、補正データｃｎｔ２がハイレベルになり、補正データｃｎｔ０、ｃｎｔ１及びｃｎｔ３がローレベルになる。図４のビット線ＤＢ及びＤＢＸは、この場合を示す。
【００６１】
次に、ステップＳ５１４では、メモリ装置は、通常のメモリ装置（ＲＡＭ）の動作を行う。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがローレベル（ノーマルモード）であるので、補正データｃｎｔ０〜ｃｎｔ３に応じて、信号ｓｗ１〜ｓｗ４を生成する。
【００６２】
上記のように、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対してかなり強い場合には、補正データｃｎｔ０及びｃｎｔ１がハイレベルになり、補正データｃｎｔ２及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ１及びｓｗ２をハイレベルにし、信号ｓｗ３及びｓｗ４をローレベルにする。これにより、トランジスタ２２３及び２２４がオフし、トランジスタ２２５及び２２６がオンする。第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに対してかなり低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。
【００６３】
また、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対して少し強い場合には、補正データｃｎｔ０がハイレベルになり、補正データｃｎｔ１、ｃｎｔ２及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ１をハイレベルにし、信号ｓｗ２、ｓｗ３及びｓｗ４をローレベルにする。これにより、トランジスタ２２３がオフし、トランジスタ２２４、２２５及び２２６がオンする。第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに対して少し低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。
【００６４】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対してかなり強い場合には、補正データｃｎｔ２及びｃｎｔ３がハイレベルになり、補正データｃｎｔ０及びｃｎｔ１がローレベルになる。この場合、生成回路３００は、信号ｓｗ３及びｓｗ４をハイレベルにし、信号ｓｗ１及びｓｗ２をローレベルにする。これにより、トランジスタ２２５及び２２６がオフし、トランジスタ２２３及び２２４がオンする。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔに対してかなり低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。
【００６５】
また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対して少し強い場合には、補正データｃｎｔ２がハイレベルになり、補正データｃｎｔ０、ｃｎｔ１及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ３をハイレベルにし、信号ｓｗ１、ｓｗ２及びｓｗ４をローレベルにする。これにより、トランジスタ２２５がオフし、トランジスタ２２３、２２４及び２２６がオンする。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔに対して少し低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。
【００６６】
補正後、メモリ装置は、例えば、メモリセル１０４ａの読み出し動作を行う。プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、トランジスタ２２９及び２３０をオンさせる。すると、第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされる。次に、メモリセル１０４ａを選択するため、ワード線ＷＬ及び第１のカラム選択信号ｃｏｌ０がハイレベルになる。すると、トランジスタ２０３，２０６及びトランジスタ２１１ａ，２１２ａがオンする。なお、メモリセル１０４ｂ〜１０４ｄの読み出しを行う場合には、カラム選択信号ｃｏｌ１〜ｃｏｌ３をそれぞれハイレベルにすればよい。例えば、メモリセル１０４ａが、ノードＮ１にハイレベルを記憶し、ノードＮ２にローレベルを記憶している場合、第１のビット線ｂｌはハイレベルを維持し、第２のビット線ｂｌｘはハイレベルからローレベルに向けて電位が下がる。起動信号ＳＡＥがハイレベルになり、センスアンプ２３６及び２３７は、第１のビット線ＤＢをハイレベルに増幅し、第２のビット線ＤＢＸをローレベルに増幅する。
【００６７】
以上のように、補正データ用メモリセル１０５ａ〜１０５ｄは、第１のビット線ＤＢ及び第２のビット線ＤＢＸをハイレベルにプリチャージした状態で、第１のセンスアンプ２３６及び第２のセンスアンプ２３７により反転増幅された第１のビット線ＤＢ及び第２のビット線ＤＢＸのデータを格納する。第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９は、補正データ用メモリセル１０５ａ〜１０５ｄが格納するデータに応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。
【００６８】
なお、補正データ用メモリセル１０５ａ〜１０５ｄの数は、限定されない。補正データ用メモリセル１０５ａ〜１０５ｄの数及びトランジスタ２２３〜２２６の数が多いほど、高精度の補正を行うことができる。
【００６９】
メモリセル１０４ａ〜１０４ｄ、補正データ用メモリセル１０５ａ〜１０５ｄ、第１のビット線ｂｌ及び第２のビット線ｂｌｘの組みが複数設けられる。第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、複数の第１のビット線ｂｌ及び第２のビット線ｂｌｘの組みに対して選択的に接続される。複数の補正データ用メモリセル１０５ａ〜１０５ｄは、相互に第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔが異なる状態における補正データｃｎｔ０〜ｃｎｔ３を格納する。第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９は、複数の補正データ用メモリセル１０５ａ〜１０５ｄが格納する補正データｃｎｔ０〜ｃｎｔ３に応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。
【００７０】
第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであるテストモードでは、第１のビット線ＤＢ及び第２のビット線ＤＢＸをハイレベルにプリチャージした状態で反転増幅を行い、テスト信号ｓａ＿ｔｅｓｔがローレベルであるノーマルモードでは、メモリセル１０４ａ〜１０４ｄのいずれかが第１のビット線ＤＢ及び第２のビット線ＤＢＸに出力したデータを反転増幅する。
【００７１】
図６（Ａ）は補正データ用メモリセル１０５ａ〜１０５ｄ及び電源電圧制御回路２３８，２３９がない場合のメモリ装置のセンスアンプのオフセット電圧のばらつきを示す図であり、図６（Ｂ）は図２のメモリ装置のセンスアンプのオフセット電圧のばらつきを示す図である。横軸は、センスアンプ２３６及び２３７が増幅可能なビット線ＤＢ及びＤＢＸの最低電位差のオフセット電圧を示し、その最低電位差の平均値を０Ｖのオフセット電圧として示す。縦軸は、度数を示す。図６（Ａ）の場合、補正を行わないので、オフセット電圧のばらつきの幅が１９０ｍＶと比較的大きい。これに対し、図６（Ｂ）の場合、補正を行うので、オフセット電圧のばらつきの幅が１００ｍＶと比較的小さい。オフセット電圧のばらつきの幅は、５０〜１００ｍＶ程度低減させることができる。本実施形態によれば、オフセット電圧のばらつきを約半分にすることができるので、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。
【００７２】
なお、トランジスタ２２３〜２２６のばらつきは、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに反映されるので、第１のセンスアンプ２３６及び第２のセンスアンプ２３７のバランス補正に悪影響を与えない。
【００７３】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００７４】
１０１  メインデコーダ
１０２  コントロールパルスジェネレータ
１０３  ローカルコントロールパルスジェネレータ
１０４  メモリセル
１０５  補正データ用メモリセル
１０６  センスアンプ回路
１０７  入出力回路
２３６  第１のセンスアンプ
２３７  第２のセンスアンプ
２３８  第１の電源電圧制御回路
２３９  第２の電源電圧制御回路
【図１】
2015118718.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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