(57)【要約】【課題】導通損失が少なく、素子特性が劣化しにくい半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、第１電極と第２電極との間に設けられた第１導電形の第１半導体領域と、第１半導体領域と前記第１電極との間に設けられ、第１半導体領域よりも不純物濃度が高い第１導電形の第２半導体領域と、第１半導体領域と第２電極との間に設けられた第２導電形の第３半導体領域と、第１半導体領域と第２電極との間に設けられた第２導電形の第５半導体領域と、第３半導体領域と第２電極との間、および第５半導体領域と第２電極との間に設けられ、第１半導体領域よりも不純物濃度が高い第１導電形の第４半導体領域と、第１半導体領域、第３半導体領域、および第４半導体領域に第１絶縁膜を介して接する第３電極と、第１半導体領域、第５半導体領域、および第４半導体領域に接する第２絶縁膜と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第１電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第２半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第３半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第５半導体領域と、
前記第３半導体領域と前記第２電極との間、および前記第５半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第４半導体領域と、
前記第１半導体領域、前記第３半導体領域、および前記第４半導体領域に第１絶縁膜を介して接する第３電極と、
前記第１半導体領域、前記第５半導体領域、および前記第４半導体領域に接する第２絶縁膜と、
を備えた半導体装置。
【請求項２】
前記第３半導体領域と前記第５半導体領域とは同一の領域として形成されている請求項１に記載の半導体装置。
【請求項３】
前記第５半導体領域と前記第２絶縁膜の界面は、固定電荷を有する請求項１または２に記載の半導体装置。
【請求項４】
前記第５半導体領域が前記第２絶縁膜に接する部分の不純物濃度は、前記第５半導体領域が前記第１半導体領域に接する部分の不純物濃度よりも低い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
熱平衡状態において、前記第５半導体領域が前記第２絶縁膜に接する前記部分と前記第１半導体領域との間のエネルギー障壁は、前記第５半導体領域が前記第１半導体領域に接する部分と前記第１半導体領域との間のエネルギー障壁よりも低い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
熱平衡状態において、前記第５半導体領域が前記第２絶縁膜に接する前記部分と前記第１半導体領域との間のエネルギー障壁と、前記第５半導体領域が前記第１半導体領域に接する部分と前記第１半導体領域と、の差は、０．４Ｖ以上である請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、および前記第５半導体領域は、炭化ケイ素を含む請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）に替わり、禁止帯幅の大きい４Ｈ型の炭化ケイ素（ＳｉＣ）が半導体素子の材料として注目されている。また、４Ｈ型の炭化ケイ素は、その絶縁耐圧がシリコンに比べて大きい。このため、４Ｈ型の炭化ケイ素を用いれば高耐圧な素子を形成できる。
【０００３】
しかし、半導体材としてシリコンを用いた場合には、ｐｎ接合の内蔵電位は、１Ｖ程度であるのに対し、半導体材として４Ｈ型の炭化ケイ素を用いた場合には、ｐｎ接合の内蔵電位は３Ｖ程度になってしまう。このため、４Ｈ型の炭化ケイ素を用いたＭＯＳＦＥＴでは内蔵ダイオードのオン電圧が３Ｖ程度になってしまう。これにより、内蔵ダイオードの導通損失が大きくなってしまう。さらに、４Ｈ型の炭化ケイ素を用いたｐｎダイオードではキャリアの再結合で放出されるエネルギーがＳｉＣ結晶内に存在する転位を部分転位に分解して積層欠陥を発生させる性質がある。このため、半導体材として４Ｈ型の炭化ケイ素を用いると、素子特性が劣化する場合がある。  
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４８１５８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、導通損失が少なく、素子特性が劣化しにくい半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第１電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第２半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第３半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第５半導体領域と、前記第３半導体領域と前記第２電極との間、および前記第５半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第４半導体領域と、前記第１半導体領域、前記第３半導体領域、および前記第４半導体領域に第１絶縁膜を介して接する第３電極と、前記第１半導体領域、前記第５半導体領域、および前記第４半導体領域に接する第２絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る半導体装置を表す模式的断面図である。
【図２】図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図３】図３は、参考例に係る半導体装置を表す模式的断面図である。
【図４】図４（ａ）および図４（ｂ）は、参考例に係る電子回路を表す回路図である。
【図５】図５（ａ）は、参考例に係る半導体装置を表す模式的断面図であり、図５（ｂ）は、参考例に係る半導体装置の電流電圧曲線である。
【図６】図６は、参考例に係る半導体装置を表す模式的断面図である。
【図７】図７（ａ）および図７（ｂ）は、参考例に係る電子回路の時間とゲート・ソース間電圧との関係を表す図である。
【図８】図８（ａ）および図８（ｂ）は、第１実施形態に係る半導体装置のエネルギーバンドを表す図である。
【図９】図９は、第１実施形態に係る半導体装置の電流電圧曲線である。
【図１０】図１０は、第２実施形態に係る半導体装置を表す模式的断面図である。
【図１１】図１１は、第３実施形態に係る半導体装置を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置を表す模式的断面図である。
【００１０】
図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００１１】
ここで、図１には、図２のＡ−Ａ’線に沿った位置での断面が表されている。図２には、図１のＢ−Ｂ’線に沿った位置での切断面を上面視した状態が表されている。
【００１２】
図１に表すように、半導体装置１は、上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える。ここで、ＭＯＳＦＥＴのゲート電極は、半導体装置１の横方向に延びたプレーナ型ゲートである。また、半導体装置１には、ダイオードが内蔵されている。半導体装置１は、例えば、電力回路のスイッチング素子として用いられる。
【００１３】
半導体装置１は、ドレイン電極１０（第１電極）と、ソース電極１１（第２電極）と、を備える。ドレイン電極１０とソース電極１１との間には、ｎ形のドリフト領域２０（第１半導体領域）が設けられている。  
ドリフト領域２０とドレイン電極１０との間には、ｎ＋形のドレイン領域２１（第２半導体領域）が設けられている。ドレイン領域２１の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。
【００１４】
ドリフト領域２０とソース電極１１との間には、ｐ形のベース領域３０が設けられている。半導体装置１においては、ベース領域３０−１（第３半導体領域）とベース領域３０−２（第５半導体領域）とが同一の領域となってベース領域３０として形成されている。ベース領域３０とソース電極１１との間には、ｎ＋形のソース領域４０（第４半導体領域）が設けられている。ソース領域４０の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。ベース領域３０とソース電極１１との間には、ｐ＋形のコンタクト領域３５が設けられている。コンタクト領域３５の不純物濃度は、ベース領域３０の不純物濃度よりも高い。
【００１５】
コンタクト領域３５は、ベース領域３０の電位を固定するための領域として機能する。コンタクト領域３５はソース電極１１に接続されているため、ソース電極１１の電位が基準電位になった場合、ベース領域３０も基準電位になる。
【００１６】
ドリフト領域２０、ベース領域３０−１およびソース領域４０には、ゲート絶縁膜５１（第１絶縁膜）を介してゲート電極５０（第３電極）が接している。また、ドリフト領域２０、ベース領域３０−２およびソース領域４０には、絶縁膜５２（第２絶縁膜）が接している。ベース領域３０−２が絶縁膜５２に接する部分３０ａの不純物濃度は、ベース領域３０がドリフト領域２０に接する部分３０ｂの不純物濃度よりも低くなっている。ゲート電極５０の電位を制御することによって、ベース領域３０−１の表面電位を変調することできる。一方、ベース領域３０−２の表面電位は変調されない。
【００１７】
ゲート電極５０とソース電極１１との間には、絶縁膜５７が設けられている。絶縁膜５２とソース電極１１との間には、絶縁膜５８が設けられている。
【００１８】
熱平衡状態において、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は、ベース領域３０がドリフト領域２０に接する部分３０ｂとドリフト領域２０との間のエネルギー障壁よりも低い。例えば、ベース領域３０−２の表面の不純物濃度は、ドレイン電極１０側のベース領域３０の不純物濃度よりも低く設定されている。絶縁膜５２とベース領域３０−２との界面近傍（以下、ＭＯＳ界面近傍）におけるベース領域３０−２には、およそ１×１０１２ｃｍ−２ｅＶ−１程度の高密度の界面準位が存在し正に帯電している。なお、ゲート絶縁膜５１に接するベース領域３０−１の構成（不純物濃度、界面準位）は、絶縁膜５２に接するベース領域３０−２の構成と同じであってもよい（以下に同じ）。
【００１９】
また、熱平衡状態において、ベース領域３０が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁と、ベース領域３０がドリフト領域２０に接する部分３０ｂとドリフト領域２０との間のエネルギー障壁と、の差は、０．４ｅＶ以上である。
【００２０】
例えば、ベース領域３０がドリフト領域２０に接する部分３０ｂとドリフト領域２０との間のエネルギー障壁が仮に３ｅＶであった場合、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は、２．６ｅＶ以下である。例えば、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は、１ｅＶである。ここで、半導体装置１においてベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は任意に調整される。キャリアの再結合で放出されるエネルギーがＳｉＣ結晶内に存在する転位を部分転位に分解して積層欠陥を発生させないようにするためにはキャリアに与えるエネルギーを抑える必要がある。Ｓｉ−Ｃ結合の結合エネルギーは２．８ｅＶ程度あるのでキャリアに与えるエネルギーをこの値以下に抑えれば転位の分解を回避できる。従って熱エネルギーによるエネルギー分布の広がりを０．２ｅＶ程度とし、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁として２．６ｅＶ以下に設定することが好ましい。
【００２１】
一方、ソース領域４０に存在する電子の内、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁を越えるエネルギーを有する電子は、この障壁を乗り越えてドリフト領域２０に到達してトランジスタがオフ状態にある時のリーク電流成分となってしまう。この観点からは、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は大きい方が好ましい。ソース領域４０中の電子濃度は典型的には１×１０２０ｃｍ−３程度である。素子温度が２５０℃においてリーク電流が十分小さくなるようにベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁部位の電子濃度を１×１０１２ｃｍ−３以下に抑えることにすれば、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は０．８３ｅＶ以上必要である。すなわち、ベース領域３０−２が絶縁膜５２に接する部分３０ａとドリフト領域２０との間のエネルギー障壁は０．８３ｅＶ以上２．６ｅＶ以下に設定されるべきである。逆導通時のエネルギー消費を抑えるためには、この障壁エネルギーが小さいことが好ましく、製造揺らぎを考慮してこの障壁エネルギーの設定値の一例として１ｅＶとするのが良い。
【００２２】
このように、半導体装置１においては、領域１ｍにおいて、ソース、ドレイン、ゲートを備えたＭＯＳＦＥＴが配置されている。また、領域１ｄにおいて、ｐ形の部分３０ａとドリフト領域２０とを有するダイオードが配置されている。さらに、ベース領域３０とドリフト領域２０とによってもダイオードが構成されている。そして、前者のダイオードのエネルギー障壁は、後者のダイオードのエネルギー障壁よりも低くなっている。
【００２３】
また、図２に表すように、ベース領域３０、ソース領域４０、およびコンタクト領域３５の組は、ドリフト領域２０上に島状に配置されている。この組は、Ｘ方向に列になって並び、さらにこの列がＹ方向に配列されている。それぞれの列における、該組の周期は、一致させてもよく、図２に表すようにずれてもよい。
【００２４】
実施形態において、ｎ＋形およびｎ形については、第１導電形、ｐ＋形およびｐ形については、第２導電形と、称してもよい。ここで、ｎ＋形、ｎ形の順またはｐ＋形、ｐ形の順に、不純物濃度が低くなることを意味している。
上述した「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
【００２５】
ドリフト領域２０、ドレイン領域２１、ベース領域３０、およびソース領域４０は、４Ｈ型の炭化ケイ素を含む。第１導電形の不純物元素としては、例えば、窒素（Ｎ）等が適用される。第２導電形の不純物元素としては、例えば、アルミニウム（Ａｌ）等が適用される。
【００２６】
電極の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属である。絶縁膜の材料は、シリコン酸化物等である。
【００２７】
半導体装置１の作用効果を説明する前に、参考例に係る半導体装置、電子回路等を説明する。
【００２８】
図３（ａ）は、参考例に係る半導体装置を表す模式的断面図であり、図３（ｂ）は、図３（ａ）に表す半導体装置の等価回路図である。
【００２９】
図３（ａ）に表す半導体装置１００は、一般的な上下電極構造のＭＯＳＦＥＴである。ドレイン領域２１の上には、所定の不純物濃度を有するドリフト領域２０が設けられている。ドリフト領域２０の上には、ベース領域３０が設けられている。ベース領域３０の上には、ソース領域４０とコンタクト領域３５が設けられている。ベース領域３０は、ソース領域４０とドリフト領域２０との間に設けられている。ベース領域３０は、ソース領域４０とドリフト領域２０との間の電子伝導を妨げるポテンシャル障壁として機能する。
【００３０】
ソース領域４０、ベース領域３０、およびドリフト領域２０の上には、ゲート絶縁膜５１を介してゲート電極５０が設けられている。ソース領域４０およびコンタクト領域３５には、ソース電極１１が接続されている。ドレイン領域２１には、ドレイン電極１０が接続されている。
【００３１】
通常、ドレイン電極１０がソース電極１１に対して正にバイアスされ、ゲート電極５０がソース電極１１に対して正にバイアスされると、ベース領域３０とゲート絶縁膜５１との界面に沿ってベース領域３０に電子チャネルが形成され、ソース領域４０とドリフト領域２０との間に電流が流れる（オン状態）。
【００３２】
一方、ソース電極１１に対するゲート電極５０の電位を下げていくと、ベース領域３０に誘起された電子濃度が減じて、ソース・ドレイン間の導通は遮断される（オフ状態）。そして、電流が遮断されると空乏層がベース領域３０からドリフト領域２０へ延びドレイン・ソース間に電圧差が生じる。ドリフト領域２０の不純物濃度と厚みは、所望の絶縁耐圧を保てるように設定されている。
【００３３】
半導体装置１００の逆導通状態を説明する。  
ドレイン側がソース側に対して負にバイアスされると、ベース領域３０がドリフト領域２０に対して正にバイアスされたことになる。そして、ベース領域３０とドリフト領域２０との間のｐｎダイオードの立ち上がり電圧を超えると、ソース側からドレイン側に向かって電流が流れる（逆導通状態）。ベース領域３０とドリフト領域２０との間で形成されるダイオードを内蔵ダイオードと称する。
【００３４】
半導体装置１００を回路で表現すれば、図３（ｂ）のようになる。半導体装置１００は、ＭＯＳＦＥＴ１００ｍと、内蔵ダイオード１００ｄを備えている。また、半導体装置１００は、誘導性負荷を駆動する回路に適用される。
【００３５】
図４（ａ）および図４（ｂ）は、参考例に係る電子回路を表す回路図である。  
図４（ａ）には、Ｈブリッジによる直流交流変換回路（インバータ回路）が示されている。このインバータ回路では、誘導性負荷１３０の負荷端子１４０がＭＯＳＦＥＴを介して直流電源１５０の正極１６０と負極１７０とに接続されている。負荷電流の増減を調節するために直流電源１５０の正極１６０と負荷端子１４０との間にＭＯＳＦＥＴ１８０が設けられ、直流電源１５０の負極１７０と負荷端子１４０との間には、ＭＯＳＦＥＴ１９０が設けられている。
【００３６】
負荷が誘導性となっているため、負荷電流を急遮断すると大きなサージ電圧が発生し、回路内の素子が破壊する可能性がある。このため、ＭＯＳＦＥＴのそれぞれには、還流ダイオード２００、２１０が並列に接続されている。各還流ダイオードは、ＭＯＳＦＥＴの内蔵ダイオードと同じ接続状況となるため、内蔵ダイオードを還流ダイオードとして使用できれば、電子回路内の素子が削減され、回路の小型化、コスト低減を図ることができる。しかし、ＭＯＳＦＥＴの内蔵ダイオードを還流ダイオードとして用いるには、難しい側面もある。
【００３７】
例えば、ＭＯＳＦＥＴではオン抵抗を削減するためにドリフト領域２０の結晶性を向上させている。従って、ＭＯＳＦＥＴのドリフト領域２０のキャリア寿命は長くなっており、内蔵ダイオードの逆回復時間も長くなる。
【００３８】
例えば、負荷電流が還流ダイオード２１０を通じて流れている還流モード（符号２２０）からＭＯＳＦＥＴ１８０が導通し、電流が直流電源１５０から供給されるように切り替えられたときを想定する（符号２３０）。このとき、還流ダイオード２１０が逆回復をしている間は、直流電源１５０がＭＯＳＦＥＴ１８０と還流ダイオード２１０を通じて短絡する貫通電流２４０が流れる。これにより、回路損失が大きくなる。従って、従前では、インバータ回路などの変換効率の高効率化が要求される回路に対し、ＭＯＳＦＥＴの内蔵ダイオードをそのまま還流ダイオードに使用することには行われていなかった。
【００３９】
変換効率を重視する用途では、例えば、図４（ｂ）に表す電子回路のように、ＭＯＳＦＥＴ１１０のソース側にダイオード２５０を直列に接続して、ＭＯＳＦＥＴ１１０の内蔵ダイオード１２０が順バイアスされることを防ぎ、さらに、外付けダイオード２６０を接続して逆導通性を保持する方法がある。
【００４０】
ここで、外付けダイオード２６０は、逆回復時間を削減した高速ダイオードであり、貫通電流による損失が削減される。ダイオード２５０は、ショットキーダイオードなどの順方向電位降下の小さい素子である。これにより、順方向損失が削減される。しかし、外付け素子が多く必要になり、回路の巨大化、コスト増を招いてしまう。
【００４１】
これらを解決するには、内蔵ダイオードのスイッチング性能を改善し、内蔵ダイオードを還流ダイオードとして用いる必要がある。ここで、内蔵ダイオードのスイッチング特性を改善する方法に、ドリフト領域に結晶欠陥を導入してキャリア寿命を短くする方法がある。しかし、この方法はドリフト領域の抵抗増加、すなわちオン抵抗増加につながり、導通損失の低減と、スイッチング損失の低減と、を両立させることができない。
【００４２】
また、これらの課題と平行して、素子材料として、シリコンに比べて耐圧が高い４Ｈ型の炭化ケイ素を使用する方法もあるが、この場合には、上述した信頼性の課題がある。
【００４３】
このような状況の中、ＭＯＳＦＥＴの内蔵ダイオードの表面障壁をＭＯＳゲートで変調したＭＯＳ変調型ダイオード（ＭＯＳ controlled diode、以下、ＭＣＤと略称）を備えたＭＯＳＦＥＴをインバータ回路等に適用する方法がある。
【００４４】
図５（ａ）は、参考例に係る半導体装置を表す模式的断面図であり、図５（ｂ）は、参考例に係る半導体装置の電流電圧曲線である。
【００４５】
図５（ａ）に表す半導体装置１００において、ＭＣＤは、ＭＯＳ界面近傍におけるベース領域３０の電子障壁がベース領域３０とドリフト領域２０とで構成される通常のｐｎダイオードの電位障壁よりも小さくなっている。
【００４６】
例えば、ゲート電極５０にバイアスを加える方法で、ＭＯＳ界面近傍におけるベース領域３０の電子障壁を通常のｐｎダイオードの電位障壁よりも低く設定できる。これを第１のＭＣＤと呼ぶ。
【００４７】
また、ベース領域３０の不純物濃度をＭＯＳ界面の近傍で減じたりＭＯＳ界面に固定電荷を導入するなどの方法で、ＭＯＳ界面近傍におけるベース領域３０の電子障壁を通常のｐｎダイオードの電位障壁よりも低く設定することもできる。これを第２のＭＣＤと呼ぶ。
【００４８】
これらのＭＣＤでは、ドレイン側が負にバイアスされ、ソース側が正にバイアスされ、ＭＯＳ界面近傍におけるベース領域３０の電位障壁よりもドレイン・ソース間電圧が大きくなると、電子電流２７０がＭＯＳ界面近傍におけるベース領域３０の電位障壁を乗り越えて、電子電流２７０がドレイン側からソース側へ流れるようになる。このとき、ベース領域３０中の正孔にとっては、ドリフト領域２０の電位障壁が通常のｐｎ接合の電位障壁となっているので、ベース領域３０から正孔がドリフト領域２０に注入されることはない。
【００４９】
すなわち、ＭＣＤを用いれば、ドリフト領域２０中に少数キャリアの蓄積は生じず、ダイオードの逆回復時間が短くなる。さらに、４Ｈ型ＳｉＣを用いたＭＯＳＦＥＴにおいては、少数キャリアの再結合過程に伴う欠陥増殖も回避できる。
【００５０】
しかし、ＭＣＤを用いても、次に説明する新たな現象が起きる。  
先ず、第１のＭＣＤを使用した場合を説明する。第１のＭＣＤでは、ゲート・ソース間の電位がゼロとなっている状態で、ＭＯＳ界面近傍におけるベース領域３０の電子障壁がｐｎ接合の電位障壁とほぼ同じであるとする。そして、ゲート・ソース間に正の電位を印加すると、ドレイン・ソース間の障壁が下がり、電子電流がドレイン側からソース側に流れるようになる。
【００５１】
第１のＭＣＤを含むＭＯＳＦＥＴを上述したインバータ回路に適用する場合、負荷端子１４０と直流電源１５０との接続の極性切り替えの瞬間は、上下二つのＭＯＳＦＥＴ１８０、１９０を必ずオフにしなければならない。もし、上下のＭＯＳＦＥＴ１８０、１９０が同時にオンになると直流電源１５０が短絡するためである。これは、大きな電力損失になる。
【００５２】
しかし、上下のＭＯＳＦＥＴ１８０、１９０のゲート電位をオフ状態にバイアスするとＭＣＤもオフになってしまう。従って、両方のＭＯＳＦＥＴ１８０、１９０をオフにしているデッドタイム期間は、負荷電流の方向に応じて上下のいずれかのＭＯＳＦＥＴ１８０、１９０の内蔵ダイオード（通常のｐｎダイオード）が動作することになる。
【００５３】
デッドタイム後、負荷電流の方向に応じて所望のＭＯＳＦＥＴのゲート・ソース間電圧を正に切り替えればＭＣＤを動作させることもできる（同期整流モード）。しかし、デッドタイムは、短時間であってもＭＯＳＦＥＴのボディダイオードが動作してしまうため、ドリフト領域２０に正孔が注入されてしまう。つまり、ＭＯＳＦＥＴの信頼性が低下する。
【００５４】
これに対し、第２のＭＣＤを使用した場合を説明する。第２のＭＣＤでは、ゲート・ソース間電圧がゼロからＭＯＳＦＥＴの閾値電圧の間で、ＭＯＳ界面近傍におけるベース領域３０の電子障壁が通常のｐｎダイオードの電位障壁よりも小さくなるように設定されている。
【００５５】
このようなＭＯＳＦＥＴでは、デッドタイムでゲート・ソース間電圧をゼロから閾値電圧の範囲に設定し、ＭＯＳＦＥＴがオフになっても負荷電流の方向に応じてＭＣＤが動作する。従って、第２のＭＣＤでは、ボディダイオード（通常のｐｎダイオード）のベース領域３０からドリフト領域２０への正孔注入が起こり難くなる。
【００５６】
しかし、第２のＭＣＤが適切に動作できるゲート電圧の範囲は、極めて狭い。従って、実際には、第２のＭＣＤを用いてインバータ回路を動作させることは困難になる。以下に、この現象を説明する。
【００５７】
図５（ｂ）に第２のＭＣＤを有するＭＯＳＦＥＴのドレイン・ソース間における電流電圧特性を示す。横軸は、ドレイン・ソース間電圧（ＶＤＳ）であり、縦軸は、ドレイン・ソース間電流（ＩＤＳ）である。
【００５８】
このＭＯＳＦＥＴでは、順方向動作時のゲート閾値が２．５Ｖである。また、このＭＯＳＦＥＴでは、ゲート・ソース間電圧（ＶＧＳ）が２．５Ｖ以上になると順方向にドレイン電流が流れる。
【００５９】
一方、逆方向には、ゲート・ソース間電圧が０Ｖのとき、ドレイン・ソース間電圧が−１Ｖ程度から逆方向のドレイン電流が流れる。つまり、図５（ｂ）の結果は、ＭＯＳＦＥＴ中のＭＣＤが正常に動作していることを示したものである。
【００６０】
ここで、ゲート・ソース間電圧がマイナス側に増えていくと、ＭＯＳ界面近傍におけるベース領域３０の電子障壁が増加する。このため、ＭＣＤの立ち上がり電圧はマイナス側に増加し、ゲート・ソース間電圧が−２Ｖのとき、立ち上がり電圧は−２Ｖ近傍になる。さらに、ゲート・ソース間電圧が−４Ｖ以下になると、立ち上がり電圧は−３Ｖ近傍で飽和する。
【００６１】
ゲート・ソース間電圧が−４Ｖ以下になると、ＭＯＳ界面近傍におけるベース領域３０に正孔の蓄積が生じる。このとき、ベース領域３０の電子障壁は、通常のｐｎ接合の電子障壁とほぼ同じか、より大きくなるので、ベース領域３０からドリフト領域２０に正孔が注入する可能性がある。
【００６２】
従って、ベース領域３０からドリフト領域２０に正孔を注入させないためには、ゲート・ソース間電圧を−２Ｖ〜＋２Ｖの範囲に正確に制御しなければならない。この範囲であれば、ボディダイオードは動作せず、ＭＣＤのみが動作するからである。しかし、このような制御をすると、実際にはインバータ回路が誤動作する場合がある。
【００６３】
図６は、参考例に係る電子回路を表す回路図である。  
図７（ａ）および図７（ｂ）は、参考例に係る電子回路の時間とゲート・ソース間電圧との関係を表す図である。
【００６４】
ＭＯＳＦＥＴ２８０は、インバータ回路の下アームのスイッチ素子に対応している。容量２９０は、ドレイン・ゲート間容量ＣＤＧで、例えば、２０ｐＦである。容量３００は、ゲート・ソース間容量ＣＧＳで、例えば、２０００ｐＦである。容量３１０は、ドレイン・ソース間容量ＣＤＳで、例えば、１５０ｐＦである。上アームのスイッチング素子は、スイッチング素子３２０で簡略化して表示されている。
【００６５】
今、上アームがオフで、下アームもオフになっており、下アームのＭＣＤ３３０を通じて主電源３５０の負極から負荷３４０に電流が供給されている状態を想定する。下アームのＭＯＳＦＥＴ２８０のゲート・ソース間電圧は、ゲート抵抗３６０（ＲＧＧ）を通じて電源３７０（ＶＧＧ）から供給されている。ここで、ＶＧＧは、ＭＣＤを動作させるために、０Ｖに設定されている。なお、ゲート抵抗（ＲＧＧ）は４Ωである。主電源３５０の電圧ＶＣＣは６００Ｖである。
【００６６】
この状態から、上アームのスイッチング素子３２０をオンにして、負荷電流の供給を主電源３５０の正極へ切り替えることを想定する。切り替え時にドレイン・ゲート間容量ＣＤＧとゲート・ソース間容量ＣＧＳを流れる変位電流によって、下アームのＭＯＳＦＥＴ２８０のゲート・ソース間電圧ＶＧＳは、    
ＶＧＳ＝ＶＧＧ＋（ＣＤＧ／（ＣＤＧ＋ＣＧＳ））・ＶＣＣ・ｅｘｐ（−ｔ／（（ＣＤＧ＋ＣＧＳ）・ＲＧＧ））・・・（１）式  
のように変動する。
【００６７】
図７（ａ）に示す時刻ｔは、切替直後からの時間である。（１）式でＶＧＧ＝０Ｖとすると、ＶＧＳは、図７（ａ）に示したように変化する。しかし、時刻ｔが０〜７（ｎｓ）の間は閾値２．５Ｖを越えており、下アームのＭＯＳＦＥＴ２８０が導通状態になっている。
【００６８】
すなわち、上アームと下アームが同時にオン状態となるため、主電源３５０が短絡されて、大きな損失が発生する。
【００６９】
このような切替時の変位電流によるゲート電極の誤オン現象を防止するには、（１）式において、ゲート・ソース間の印加電圧ＶＧＧを負にバイアスするのが最も簡便な手段となる。
【００７０】
例えば、ＶＧＧを−１５Ｖ程度に設定したときのゲート・ソース間電圧ＶＧＳの変動の様子を、図７（ｂ）に示す。図７（ｂ）によれば、ＶＧＳは最大値でも−９Ｖとなり、閾値電圧（＋２．５Ｖ）に対して低くなっている。つまり、下アームの誤オンを確実に防止できる。
【００７１】
しかし、このような大きな負バイアスをゲート・ソース間に供給すると、ＭＣＤの動作を逸脱してしまう。つまり、逆導通モードでは、ベース領域３０からドリフト領域２０に正孔が注入される。結局、ドリフト領域２０には少数キャリアが蓄積し、逆回復損失が増大する。さらに、４Ｈ型ＳｉＣ結晶には、積層欠陥が発生し、半導体装置の信頼性が低下する。
【００７２】
これに対して、第１実施形態に係る半導体装置１を用いれば、ドリフト領域２０への正孔注入が抑えられ、逆回復損失の増大、欠陥拡張が防止できる。さらに、半導体装置１を用いれば、スイッチング時の誤オンを防止するために、ゲート・ソース間に大きな負バイアスを印加できる。以下に、第１実施形態に係る半導体装置１の効果の詳細を説明する。
【００７３】
図８（ａ）および図８（ｂ）は、第１実施形態に係る半導体装置のエネルギーバンドを表す図である。
【００７４】
図８（ａ）に表す状態では、ゲート絶縁膜５１（または、絶縁膜５２）に接するベース領域３０の界面準位は、電子を捕獲すると中性で、電子を放出すると正に帯電するドナー型の準位であるとする。また、界面準位は、禁止帯中のエネルギー範囲に均一に分布しているとする。
【００７５】
ここで、ベース領域３０のアクセプタ濃度を５×１０１６（atoms／cm３）とすれば、ゲート絶縁膜５１（または、絶縁膜５２）にかかる電界がゼロとなる状態で、熱平衡状態のフェルミレベルからのベース領域３０の電子障壁の高さは、１ｅＶ程度となる。
【００７６】
続いて、図８（ｂ）には、さらにゲート電極５０を付加させた状態を表している。ゲート絶縁膜５１の厚さは、５０ｎｍとする。ゲート電極５０は、ｎ形のポリシリコンを含む。
【００７７】
電子の疑フェルミレベルがＳｉＣの伝導帯に達するときに電子チャネルが形成されるとすれば、ＭＯＳ界面近傍におけるベース領域３０の電界強度はおよそ２００ｋＶ／ｃｍとなる。
【００７８】
ここで、フェルミレベルより下側の界面準位は中性であるとし、ＭＯＳ界面に誘起される電子密度も小さい状態であると仮定している。ベース領域３０内とゲート絶縁膜５１内の電束密度は等しく、ゲート絶縁膜５１内の電界強度はおよそ４６０ｋＶ／ｃｍとなる。よって、ゲート・ソース間電圧は、およそ２．７Ｖという閾値が概算である。
【００７９】
このように、ゲート絶縁膜５１中の電界強度が非常に小さくゼロ近傍にあるとき、ドリフト領域２０からみたＭＯＳ界面近傍におけるベース領域３０の電子障壁を１ｅＶに設定でき、さらにＭＯＳＦＥＴのゲート閾値を２Ｖ〜３Ｖに設定することができる。
【００８０】
図１に表す半導体装置１において、ベース領域３０上にゲート電極５０を設けた領域１ｍでは、ＭＯＳＦＥＴが動作する。一方、ゲート電極５０がない領域１ｄでは、ＭＣＤが動作する。すなわち、ドレイン側の電位がソース側の電位より低くなると、電子がドリフト領域２０からＭＯＳ界面近傍のベース領域３０に流れ、ソース領域４０に流れていく。ここで、ゲート電極５０の電位にかかわらず、絶縁膜５２中の電界強度は低いままに保たれる。従って、ドリフト領域２０からみたＭＯＳ界面近傍のベース領域３０の電子障壁は、１ｅＶに保たれる。なお、半導体装置１のゲート絶縁膜５１の厚さおよび絶縁膜５２の厚さは、５０ｎｍである。ゲート電極５０の材料は、ｎ形のポリシリコンを含む。
【００８１】
図９は、第１実施形態に係る半導体装置の電流電圧曲線である。  
横軸は、ドレイン・ソース間電圧（ＶＤＳ）であり、縦軸は、ドレイン・ソース間電流（ＩＤＳ）である。半導体装置１では、ゲート・ソース間電圧（ＶＧＳ）をマイナス側に増やし、ＭＯＳ界面近傍におけるベース領域３０に正孔を蓄積させても、ＭＣＤがゲート電圧に依存せずに動作する。このため、ゲート・ソース間電圧（ＶＧＳ）をマイナス側に増やしても、逆導通ダイオードのオン電圧（ＶＤＳ）は−１Ｖ程度に固定されている。また、ゲート・ソース間電圧（ＶＧＳ）を、−１５Ｖにしても、ＭＣＤが動作する。
【００８２】
つまり、半導体装置１を用いれば、上述した誤オンを確実に防止することができる。また、半導体装置１では、内蔵ダイオードのオン電圧が小さいので逆方向の導通損失が低減され、かつドリフト領域２０への正孔注入が抑制される。つまり、逆回復損失の低減と欠陥拡張の抑制による信頼性の改善と、が両立する。
【００８３】
このように、ソース電位よりもドレイン電位が低くなる逆導通状態において、ゲート電位をソース電位よりも負になるように設定する。そして、ゲート電極５０下のベース領域３０をｐ形蓄積状態にした状態では、ＭＯＳ界面近傍のベース領域３０とドリフト領域２０の障壁電位が０．８ｅＶ〜２．６ｅＶの範囲にある。
【００８４】
これにより、ドレイン電位がソース電位に対して０．８Ｖ〜２．６Ｖの範囲にあると、ドレイン側からソース側に電子電流が流れるようになる。すなわち、ドレイン電位がソース電位に対して０．８Ｖ〜２．６Ｖの範囲にあると、ソース側からドレイン側に電流が流れる。つまり、逆導通ダイオードのオン電圧が４Ｈ型炭化ケイ素のｐｎ接合のオン電圧よりも低くなるので、ベース領域３０からドリフト領域２０への正孔注入は生じない。このため、半導体装置１では、逆導通状態でドリフト領域２０中に過剰キャリアの蓄積が生じることはなく、逆導通ダイオードのスイッチング損失を低減できる。また電子−正孔再結合による結晶欠陥の拡張も生じず、信頼性の高い半導体装置が実現できる。
【００８５】
また、半導体装置１をインバータ回路などに適用すれば、逆導通機能を付加するための外付けの素子が不要になる。これにより、電子回路の小型化および低コスト化が図れる。また、逆導通ダイオードのオン電圧は従来のｐｎ接合で構成される内蔵ダイオードよりも小さいので逆導通状態にあるとき、導通損失が小さくなる。
【００８６】
さらに、半導体装置１をオフ状態にするときに、十分大きな負のゲート電圧（例えば、−１５Ｖ）を供給することができる。このため、スイッチング時の誤動作を防ぐことができる。
【００８７】
（第２実施形態）  
図１０は、第２実施形態に係る半導体装置を表す模式的断面図である。
【００８８】
図１では、同じベース領域３０に、ゲート絶縁膜５１と絶縁膜５２とが接した例を示したが、この例に限ることはない。つまり、図１０に表す半導体装置２のように、ゲート絶縁膜５１が接するベース領域３０と、絶縁膜５２が接するベース領域３０とは、それぞれ離れて配置されてもよい。
【００８９】
この場合、ゲート電極５０は、ドリフト領域２０、複数のベース領域３０のいずれかのベース領域３０−１、およびソース領域４０にゲート絶縁膜５１を介して接している。また、絶縁膜５２は、ドリフト領域２０、上記いずれかのベース領域３０−１以外のベース領域３０−２、およびソース領域４０に接している。また、ゲート電極５０の数と絶縁膜５２の数は、１対１にする必要なく、それぞれの数を適宜変更してもよい。
【００９０】
（第３実施形態）  
図１１は、第３実施形態に係る半導体装置を表す模式的断面図である。
【００９１】
図１１に表す半導体装置３は、トレンチゲート型のＭＯＳＦＥＴを備える。半導体装置３の半導体材は、炭化ケイ素を含む。
【００９２】
半導体装置３は、ドレイン電極１０と、ソース電極１１と、を備える。ドレイン電極１０とソース電極１１との間には、ｎ形のドリフト領域２０が設けられている。ドリフト領域２０とドレイン電極１０との間には、ｎ＋形のドレイン領域２１が設けられている。
【００９３】
ドリフト領域２０とソース電極１１との間には、ｐ形のベース領域３０が設けられている。ベース領域３０とソース電極１１との間には、ｎ＋形のソース領域４０が設けられている。コンタクト領域３５は、ソース領域４０およびソース電極１１に接続されている。さらに、コンタクト領域３５とドリフト領域２０との間には、ｐ＋形のコンタクト領域３６が設けられている。
【００９４】
ドリフト領域２０、ベース領域３０およびソース領域４０には、ゲート絶縁膜５４ａを介してゲート電極５３ａが接している。また、ゲート電極５３ａに隣り合うように、電極５３ｂが設けられている。電極５３ｂは、ドリフト領域２０、ベース領域３０およびソース領域４０に、絶縁膜５４ｂを介して接している。ここで、電極５３ｂは、ソース電極１１に電気的に接続され、固定電位になっている。
【００９５】
ベース領域３０が絶縁膜５４に接する部分３０ａの不純物濃度は、ベース領域３０がドリフト領域２０に接する部分３０ｂの不純物濃度よりも低くなっている。ゲート電極５３ａとソース電極１１との間、電極５３ｂとソース電極１１との間には、絶縁膜７０が設けられている。
【００９６】
例えば、ベース領域３０がドリフト領域２０に接する部分３０ｂとドリフト領域２０との間のエネルギー障壁が仮に３ｅＶであった場合、ベース領域３０が絶縁膜５４ｂに接する部分３０ａとドリフト領域２０との間のエネルギー障壁は、１ｅＶである。また、ゲート電極５３ａの閾値は、３Ｖ程度に設定される。また、ゲート絶縁膜５４ａに接するベース領域３０の構成（不純物濃度、界面準位）は、絶縁膜５４ｂに接するベース領域３０の構成と同じであってもよい。
【００９７】
また、ドレイン側の電位が上昇したときに、高電界がゲート電極５３ａに及ばないように、コンタクト領域３５の下には、ゲート電極５３ａよりもさらに深いコンタクト領域３６が設けられている。
【００９８】
ここで、ゲート電極５３ａにゲート絶縁膜５４ａを介して接するベース領域３０は、ゲート電圧に応じて電子チャネルと正孔の蓄積層が生じ、ＭＯＳＦＥＴの一部になっている。一方、電極５３ｂに絶縁膜５４ｂを介して接するベース領域３０は、ゲート電圧に依らずＭＣＤの一部になっている。
【００９９】
つまり、第３実施形態においても、第１実施形態と同様の効果を奏する。なお、ゲート電極５３ａと電極５３ｂとを交互に配列させたが、この例は一例である。
【０１００】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１０１】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１、２、３、１００  半導体装置  １ｄ  領域  １ｍ  領域  １０  ドレイン電極  １１  ソース電極  ２０  ドリフト領域  ２１  ドレイン領域  ３０、３０−１、３０−２  ベース領域  ３０ａ  部分  ３０ｂ  部分  ３５  コンタクト領域  ４０  ソース領域  ５０  ゲート電極  ５１  ゲート絶縁膜  ５２  絶縁膜  ５３ａ  ゲート電極  ５３ｂ  電極  ５４ａ  ゲート絶縁膜  ５４ｂ  絶縁膜  ５７  絶縁膜  ５８  絶縁膜  １００ｄ  内蔵ダイオード  １００ｍ  ＭＯＳＦＥＴ  １２０  内蔵ダイオード  １３０  誘導性負荷  １４０  負荷端子  １５０  直流電源  １６０  正極  １７０  負極  ２００  還流ダイオード  ２１０  還流ダイオード  ２４０  貫通電流  ２５０  ダイオード  ２６０  ダイオード  ２７０  電子電流  ２９０  容量  ３００  容量  ３１０  容量  ３２０  スイッチング素子  ３４０  負荷  ３５０  主電源  ３６０  ゲート抵抗  ３７０  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015177094.tif 000011
【図１０】
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【図１１】
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