(57)【要約】      （修正有）【課題】ＧａＮ系半導体を用いた共振子を備える半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＧａＮ系半導体層１２と、ＧａＮ系半導体層１２の一部を圧電層として共振する共振子１４と、ＧａＮ系半導体層１２の一部をチャネル層とするトランジスタ２２と、を備え、共振子１４が、ＧａＮ系半導体層１２上に設けられる櫛型電極２０を有する。また、トランジスタ２２がゲート電極を有し、ゲート電極と櫛型電極２０とが同一材料で形成される。【選択図】図１
2015177067.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層の一部を圧電層として共振する共振子と、
前記ＧａＮ系半導体層の一部をチャネル層とするトランジスタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記共振子が、前記ＧａＮ系半導体層上に設けられる櫛型電極を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トランジスタがゲート電極を有し、前記ゲート電極と前記櫛型電極とが同一材料で形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ＧａＮ系半導体層の表面が、ｃ面に対し０度以上１度以下の角度を備えることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記トランジスタがＨＥＭＴであることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記トランジスタがＭＩＳＦＥＴであることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項７】
前記ＧａＮ系半導体層がＧａＮ層とＡｌＧａＮ層の積層構造を有し、前記ＧａＮ系半導体層の表面が前記ＡｌＧａＮ層の表面であり、前記圧電層が前記ＡｌＧａＮ層であり、前記チャネル層が前記ＧａＮ層であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項８】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層の一部を圧電層として共振する共振子と、
前記ＧａＮ系半導体層の一部をチャネル層とするトランジスタを有し、前記共振子と並列に接続されるインバータと、
前記インバータと並列に接続される抵抗と、
を備えることを特徴とする半導体装置。
【請求項９】
前記共振子が、前記ＧａＮ系半導体層上に設けられる櫛型電極を有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記トランジスタがゲート電極を有し、前記ゲート電極と前記櫛型電極とが同一材料で形成されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ＧａＮ系半導体層の表面が、ｃ面に対し０度以上１度以下の角度を備えることを特徴とする請求項８ないし請求項１０いずれか一項記載の半導体装置。
【請求項１２】
前記ＧａＮ系半導体層がＧａＮ層とＡｌＧａＮ層の積層構造を有し、前記ＧａＮ系半導体層の表面が前記ＡｌＧａＮ層の表面であり、前記圧電層が前記ＡｌＧａＮ層であり、前記チャネル層が前記ＧａＮ層であることを特徴とする請求項８ないし請求項１１いずれか一項記載の半導体装置。
【請求項１３】
前記インバータがＣＭＯＳインバータであることを特徴とする請求項８ないし請求項１１いずれか一項記載の半導体装置。
【請求項１４】
前記抵抗が前記ＧａＮ系半導体層上に設けられる多結晶シリコン層を備えることを特徴とする請求項８ないし請求項１３いずれか一項記載の半導体装置。
置。
【請求項１５】
前記トランジスタがＨＥＭＴであることを特徴とする請求項８ないし請求項１２いずれか一項記載の半導体装置。
【請求項１６】
前記トランジスタがＭＩＳＦＥＴであることを特徴とする請求項８ないし請求項１１いずれか一項記載の半導体装置。
【請求項１７】
ＧａＮ系半導体層と、
前記ＧａＮ系半導体層の一部をチャネル層とする第１のトランジスタを有する高耐圧回路と、
前記ＧａＮ系半導体層の一部をチャネル層とし、第１のトランジスタよりもソース―ドレイン間耐圧の低い第２のトランジスタを有し、前記高耐圧回路を制御する制御回路と、
前記ＧａＮ系半導体層の一部を圧電層として共振する共振子と、前記ＧａＮ系半導体層の一部をチャネル層とする第３のトランジスタを有し前記共振子と並列に接続されるインバータと、前記インバータと並列に接続される抵抗とを有する発振回路と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記第１のトランジスタがＨＥＭＴであることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記共振子が、前記ＧａＮ系半導体層上に設けられる櫛型電極を有することを特徴とする請求項１７または請求項１８記載の半導体装置。
【請求項２０】
前記第３のトランジスタがゲート電極を有し、前記ゲート電極と前記櫛型電極とが同一材料で形成されることを特徴とする請求項１７ないし請求項１９いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高い絶縁破壊強度を備え、電力損失を低減できるＧａＮ系半導体装置は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。ＧａＮ系半導体装置を用いるシステムの小型化のため、ＧａＮ系半導体装置自体も小型化することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許２６０７１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＧａＮ系半導体を用いた共振子を備える半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層の一部を圧電層として共振する共振子と、ＧａＮ系半導体層の一部をチャネル層とするトランジスタと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の半導体装置の回路図である。
【図３】第１の実施形態の共振子の構造を示す模式平面図である。
【図４】第２の実施形態の半導体装置の模式断面図である。
【図５】第３の実施形態の半導体装置の模式平面図である。
【図６】第３の実施形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。また、本明細書中、ＡｌＧａＮとは、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の組成式で表される半導体を意味する。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層の一部を圧電層として共振する共振子と、ＧａＮ系半導体層の一部をチャネル層とするトランジスタと、を備える。より具体的には、ＧａＮ系半導体層と、ＧａＮ系半導体層の一部を圧電層として共振する共振子と、ＧａＮ系半導体層の一部をチャネル層とするトランジスタを有し、共振子と並列に接続されるインバータと、インバータと並列に接続される抵抗と、を備える
【００１０】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた発振回路である。
【００１１】
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、共振子１４、インバータ１６、抵抗１８を備える。基板１０は、例えば、ＧａＮである。基板１０は、ＧａＮの他にも、酸化ガリウム、ＳｉＣ、Ｓｉ、サファイア等の基板を用いることが可能である。
【００１２】
基板１０上にＧａＮ系半導体層１２が設けられる。ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃで構成される。このように、ＧａＮ系半導体層１２は、ＧａＮ層１２ｂとＡｌＧａＮ層１２ｃの積層構造を備える。
【００１３】
ＧａＮ系半導体層１２の表面は、例えば、ｃ面に対し０度以上１度以下の角度を備える。ＧａＮ系半導体の結晶構造は、六方晶系で近似することが可能である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）がｃ面、すなわち（０００１）面である。
【００１４】
共振子１４が良好な共振特性を得る観点から、ＧａＮ系半導体層１２の表面は、ｃ面に対し０度以上１度以下の角度を備えることが望ましく、０度以上０．３度以下の角度を備えることがより望ましい。
【００１５】
バッファ層１２ａは、基板１０とＧａＮ系半導体層１２との格子不整合を緩和する機能を備える。バッファ層１２ａは、例えば、ＡｌＧａＮとＧａＮの多層構造で形成される。ＡｌＧａＮ層１２ｃには、例えば、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．３）の組成式で表される半導体が用いられる。
【００１６】
共振子１４は、ＡｌＧａＮ層１２ｃ上に設けられる櫛型電極（ＩＤＴ：Ｉｎｔｅｒ  Ｄｉｇｉｔａｌ  Ｔｒａｎｓｄｕｃｅｒ）２０を備える。櫛型電極２０は、例えば、金属等の導電体である。櫛型電極２０は、例えば、アルミニウム（Ａｌ）を主成分とする金属である。共振子１４は、ＡｌＧａＮ層１２ｃを圧電層とする。
【００１７】
インバータ１６は、インバータ１６を構成するトランジスタ２２を備える。トランジスタ２２は、例えば、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１８】
トランジスタ２２は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とするＨＥＭＴである。また、トランジスタ２２は、ソース電極２４、ドレイン電極２６、ゲート電極２８を備える。
【００１９】
ソース電極２４、ドレイン電極２６、ゲート電極２８は、例えば、金属等の導電体である。ソース電極２４、ドレイン電極２６、ゲート電極２８は、例えば、アルミニウム（Ａｌ）を主成分とする金属である。ソース電極２４およびドレイン電極２６と、ＧａＮ系半導体層１２との接触は、オーミック接触（オーミックコンタクト）であることが望ましい。
【００２０】
製造を容易にする観点から、櫛型電極２０とゲート電極２８が同一材料で形成されることが望ましい。
【００２１】
抵抗１８は、ＡｌＧａＮ層１２ｃ上に抵抗体として抵抗層３０を備える。抵抗層３０は、例えば、金属や半導体等の導電体である。抵抗層３０は、例えば、多結晶シリコン層である。抵抗１８が、ＧａＮ系半導体層１２内に設けられる不純物層を抵抗体とすることも可能である。
【００２２】
共振子１４、インバータ１６、または、抵抗１８の間に図示しない素子分離領域を設けることも可能である。素子分離領域は、例えば、シリコン酸化膜等の絶縁体である。素子分離領域は、例えば、ＧａＮ系半導体層１２に不純物を導入することによって形成してもかまわない。あるいは、メサ構造であってもかまわない。あるいは、ＧａＮ系半導体層の表面に絶縁体をパターニングすることによって形成してもかまわない。
【００２３】
図２は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、発振回路である。
【００２４】
共振子１４、インバータ１６および抵抗１８が、並列に接続される。共振子１４の両端には、第１のキャパシタ３２と第２のキャパシタ３４がそれぞれ接続される。第１のキャパシタ３２と第２のキャパシタ３４は共振子１４と反対側で接地される。
【００２５】
図３は、本実施形態の共振子の構造を示す模式平面図である。共振子１４は、ＧａＮ系半導体層１２上の、櫛型電極２０、第１の反射器（Ｇｒａｔｉｎｇ）３６、および第２の反射器（Ｇｒａｔｉｎｇ）３８で構成される。櫛型電極２０は、第１の反射器３６と第２の反射器３８との間に挟まれて設けられる。
【００２６】
共振子１４は、弾性表面波（ＳＡＷ：Ｓｕｒｆａｃｅ  Ａｃｏｒｓｔｉｃ  Ｗａｖｅ）を利用する。ＧａＮ系半導体層１２は圧電性材料である。圧電性材料は外部から電界を加えると歪が生ずる。このため、櫛型電極２０のＩＮ端子とＯＵＴ端子の間に交番電圧を印加することで、ＧａＮ系半導体層１２の表面に弾性表面波が発生する。
【００２７】
櫛型電極２０により発生した弾性表面波は、第１反射器３６と第２の反射器３８によって反射される。これにより、共振を起こすことが可能となる。図３は、櫛型電極２０が１個の、いわゆる１ポート共振子であるが、櫛型電極２０が２個の、いわゆる２ポート共振子を適用することも可能である。
【００２８】
インバータ１６は増幅回路として機能する。本実施形態において、インバータ１６は、トランジスタとしてＨＥＭＴを用いて構成される。インバータ１６は、例えば、ＨＥＭＴと図示しない抵抗素子を用いて構成される。
【００２９】
抵抗１８は帰還抵抗として機能する。また、第１のキャパシタ３２と第２のキャパシタ３４は負荷容量である。図２に示す発振回路により、所望の周波数の信号を出力端子７０からクロック出力として出力することができる。
【００３０】
本実施形態の発振回路では、同一のＧａＮ系半導体層１２を用いて共振子１４、インバータ１６が形成される。したがって、例えば、インバータ等が形成される半導体チップと別個に水晶等の共振子を外付けで設ける必要がない。よって、簡易な製造方法で小型化が可能な１チップの発振回路が実現できる。また、水晶等共振子にくらべて耐振動性の高い共振子構造となるため、高い耐環境性を備える発振回路が実現できる。
【００３１】
（第２の実施形態）
本実施形態の半導体装置は、インバータを構成するトランジスタがＨＥＭＴではなく、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００３２】
図４は、本実施形態の半導体装置の模式断面図である。本実施形態において、ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂで構成される。
【００３３】
ＧａＮ系半導体層１２の表面は、ＧａＮ層１２ｂである。ＧａＮ系半導体層１２の表面は、例えば、ｃ面に対し０度以上１度以下の角度を備える。
【００３４】
インバータ１６は、インバータ１６を構成するトランジスタ４２を備える。トランジスタ４２は、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
【００３５】
トランジスタ４２は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）とする。また、トランジスタ４２は、ソース電極２４、ドレイン電極２６、ゲート電極２８を備える。ゲート電極２８とＧａＮ層１２ｂの間には、ゲート絶縁膜４０が設けられる。ゲート絶縁膜４０は、例えば、シリコン酸化膜である。
【００３６】
また、ＧａＮ層１２ｂ中に、ｎ型のソース領域４４およびｎ型のドレイン領域４６を備える。ｎ型のソース領域４４およびｎ型のドレイン領域４６は、ｎ型不純物として、例えば、シリコン（Ｓｉ）を含有する。
【００３７】
本実施形態のインバータ１６は、例えば、ｎ型のＭＩＳＦＥＴと図示しない抵抗素子を用いて構成される。インバータ１６は、例えば、ｎ型のＭＩＳＦＥＴとｐ型のＭＯＳＦＥＴを用いたＣＭＯＳインバータとすることも可能である。ＣＭＯＳインバータを用いることで、消費電力の低減が実現される。
【００３８】
本実施形態の発振回路によれば、第１の実施形態同様、簡易な製造方法で小型化が可能な１チップの発振回路が実現できる。また、高い耐環境性を備える発振回路が実現できる。
【００３９】
（第３の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層の一部をチャネル層とする第１のトランジスタを有する高耐圧回路と、ＧａＮ系半導体層の一部をチャネル層とし、第１のトランジスタよりもソース―ドレイン間耐圧の低い第２のトランジスタを有し、高耐圧回路を制御する制御回路と、ＧａＮ系半導体層の一部を圧電層として共振する共振子と、ＧａＮ系半導体層の一部をチャネル層とし第１のトランジスタよりもソース―ドレイン間耐圧の低い第３のトランジスタを有し、共振子と並列に接続されるインバータと、インバータと並列に接続される抵抗とを有する発振回路と、を備える。
【００４０】
本実施形態の半導体装置は、ＧａＮ系半導体層に、パワーデバイスを有する高耐圧回路、パワーデバイスの制御回路、制御回路用のクロック信号を発生する発振回路を備える。本実施形態の半導体装置は、発振回路は、第１の実施形態の発振回路と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４１】
図５は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、同一のＧａＮ系半導体層１２に、高耐圧回路１００、制御回路２００、発振回路３００を備える、いわゆる、インテリジェントパワーデバイスである。
【００４２】
図６は、本実施形態の半導体装置の模式断面図である。なお、図６は概念図であり、図５の特定の断面を図示するものではない。
【００４３】
高耐圧回路１００は、パワートランジスタ（第１のトランジスタ）５２を備える。パワートランジスタ５２は、例えば、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とするＨＥＭＴである。また、パワートランジスタ５２は、ソース電極５４、ドレイン電極５６、ゲート電極５８を備える。
【００４４】
制御回路２００は、トランジスタ（第２のトランジスタ）６２を備える。トランジスタ６２は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とするＨＥＭＴである。トランジスタ６２のソース―ドレイン間耐圧は、パワートランジスタ５２のソース−ドレイン間耐圧よりも低い。また、トランジスタ６２のゲート電極―ドレイン電極間距離は、パワートランジスタ５２のゲート電極―ドレイン電極間距離よりも短い。
【００４５】
制御回路２００は、高耐圧回路１００を制御する機能を備える。制御回路２００は、高耐圧回路１００を保護する機能を備えることも可能である。
【００４６】
発振回路３００は、共振子１４、インバータ１６、抵抗１８を備える。共振子１４は、ＡｌＧａＮ層１２ｃを圧電層とする。また、インバータ１６は、トランジスタ（第３のトランジスタ）２２を備える。発振回路３００は、制御回路２００を駆動するためのクロック信号を発生する。
【００４７】
トランジスタ２２は、ＧａＮ層１２ｂを、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃを、いわゆる障壁層（電子供給層）とする。また、トランジスタ２２は、ソース電極２４、ドレイン電極２６、ゲート電極２８を備える。トランジスタ２２のソース―ドレイン間耐圧は、パワートランジスタ５２のソース−ドレイン間耐圧よりも低い。また、トランジスタ２２のゲート電極―ドレイン電極間距離は、パワートランジスタ５２のゲート電極―ドレイン電極間距離よりも短い。
【００４８】
本実施形態によれば、同一のＧａＮ系半導体層１２を用いて、高耐圧回路１００、制御回路２００、共振子を内蔵する発振回路３００が設けられる。したがって、半導体チップと別個に、制御回路にクロック信号を供給するための水晶共振子や発振回路等を外付けで設ける必要がない。よって、簡易な製造方法で小型化が可能なインテリジェントパワーデバイスが実現できる。また、耐環境性能の高いＧａＮ系半導体を共振子に用いるため、高い耐環境性を備えるインテリジェントパワーデバイスが実現できる。
【００４９】
上記実施形態では、ＧａＮ系半導体層が、ＧａＮ層またはＧａＮ層とＡｌＧａＮ層の積層構造を備える場合を主に説明した。しかしながら、ＧａＮ系半導体層として、その他の組成のＧａＮ系半導体や、異なる積層構造を適用することも可能である。
【００５０】
また、上記実施形態では、パワーデバイスと発振回路を同一のＧａＮ系半導体層を用いて形成する場合を、例に、説明した。しかしながら、例えば、発振回路と、通信用の高周波デバイス、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等、その他のデバイスを同一のＧａＮ系半導体層を用いて形成することも可能である。
【００５１】
また、上記実施形態では、共振子を発振回路に用いる場合を例に説明したが、共振子をフィルタとして用いることも可能である。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０      基板
１２      ＧａＮ系半導体層
１２ａ    バッファ層
１２ｂ    ＧａＮ層
１２ｃ    ＡｌＧａＮ層
１４      共振子
１６      インバータ
１８      抵抗
２０      櫛型電極
２２      トランジスタ（第３のトランジスタ）
４２      トランジスタ（ＭＩＳＦＥＴ）
５２      パワートランジスタ（第１のトランジスタ）
６２      トランジスタ（第２のトランジスタ）
１００    高耐圧回路
２００    制御回路
３００    保護回路
【図１】
2015177067.tif 000003
【図２】
2015177067.tif 000004
【図３】
2015177067.tif 000005
【図４】
2015177067.tif 000006
【図５】
2015177067.tif 000007
【図６】
2015177067.tif 000008