(57)【要約】【課題】特別な回路を設けることなく、撮像素子の高速読み出し動作を実現できるようにする。【解決手段】行列状に配列された複数の画素と、画素の信号を列毎に出力する垂直信号線と、画素行を選択する垂直走査部と、垂直信号線に接続し画素の信号を処理する複数の列信号処理部と、列信号処理部からの信号を出力する複数の出力部とを有する撮像素子と、先に読み出した画素の信号の出力部からの出力が終了する前に、その出力部に対応する列信号処理部とは異なる列信号処理部への次の行の画素の信号の読み出しを開始するように撮像素子を制御する同期制御部とを備え、同期制御部が、同期信号に続けて列信号処理手段からの信号を出力するよう出力部を制御する。【選択図】図４
2015076712.tif 000002
【特許請求の範囲】
【請求項１】
光電変換手段をそれぞれ有する行列状に配列された複数の画素と、前記複数の画素からの信号を列毎に出力する垂直信号線と、前記複数の画素を１行ずつ選択する垂直走査手段と、前記垂直信号線に接続し画素から読み出した信号をそれぞれ処理する複数の列信号処理手段と、前記複数の列信号処理手段にそれぞれ対応し前記列信号処理手段からの信号を出力する複数の出力手段とを有する撮像素子と、
先に読み出した画素の信号の前記出力手段からの出力が終了する前に、当該出力手段に対応する前記列信号処理手段とは異なる前記列信号処理手段への次の行の画素の信号の読み出しを開始するように前記撮像素子を制御する制御手段とを備え、
前記出力手段は、同期信号を付加する同期信号付加手段をそれぞれ有し、
前記制御手段は、同期信号付加手段による前記同期信号に続けて前記列信号処理手段からの信号を出力するよう前記出力手段を制御することを特徴とする撮像装置。
【請求項２】
前記制御手段は、前記複数の出力手段が、前記同期信号を同時に出力するとともに、前記列信号処理手段からの信号を同時に出力するように制御することを特徴とする請求項１記載の撮像装置。
【請求項３】
前記制御手段は、前記列信号処理手段に画素の信号を読み出している間に、当該列信号処理手段に対応する前記出力手段が前記同期信号を出力するように制御することを特徴とする請求項１記載の撮像装置。
【請求項４】
前記同期信号付加手段が付加する同期信号は、前記出力手段に応じて異なることを特徴とする請求項１〜３の何れか１項に記載の撮像装置。
【請求項５】
前記同期信号付加手段は、前記出力手段が出力する前記列信号処理手段からの信号が、前記複数の列信号処理手段の内の何れの前記列信号処理手段からの信号であるかを示す同期信号を付加することを特徴とする請求項１〜４の何れか１項に記載の撮像装置。
【請求項６】
光電変換手段をそれぞれ有する行列状に配列された複数の画素と、前記複数の画素からの信号を列毎に出力する垂直信号線と、前記複数の画素を１行ずつ選択する垂直走査手段と、前記垂直信号線に接続し画素から読み出した信号をそれぞれ処理する複数の列信号処理手段と、前記複数の列信号処理手段にそれぞれ対応し前記列信号処理手段からの信号を出力する複数の出力手段とを有する撮像素子を備える撮像装置の制御方法であって、
先に読み出した画素の信号の前記出力手段からの出力が終了する前に、当該出力手段に対応する前記列信号処理手段とは異なる前記列信号処理手段への次の行の画素の信号の読み出しを開始するように前記撮像素子を制御する第１の制御工程と、
前記第１の制御工程により読み出された信号を処理した前記列信号処理手段からの信号を出力するとき、同期信号に続けて前記列信号処理手段からの信号を出力するよう前記出力手段を制御する第２の制御工程とを有することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及びその制御方法に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルビデオカメラなど、撮像素子を用いて撮像し、撮像画像をデジタルデータとして保存する撮像装置が普及している。このような撮像装置に用いる撮像素子は、ＣＣＤ（Charge Coupled Device）型イメージセンサ（以下、ＣＣＤセンサ）が一般的であった。近年では、撮像素子の多画素化が進むにつれ、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサ（以下、ＣＭＯＳセンサ）が注目されている。
【０００３】
ＣＭＯＳセンサは、画素信号のランダムアクセスが可能である点や、ＣＣＤセンサと比較して読み出しが高速で、高感度、低消費電力といった特徴がある。ＣＭＯＳセンサを高速に動作させて高いフレームレートを実現する方法として、画素信号の読み出しから外部へ出力するまでの手段を複数持つ方法が提案されている（例えば、特許文献１の図５参照）。この方法によれば、例えば１行目の画素の信号と２行目の画素の信号を異なる読み出し手段及び異なる出力手段を用いて、２行の信号を同時に出力することが可能となり、２倍のフレームレートを実現することが可能となる。
【０００４】
ＣＭＯＳセンサの高画素化・高精細化に伴い、画素サイズの縮小が強く求められており、特に画素において飽和・感度といった特性を維持したまま複数の読み出し手段を持つことは非常に困難になっている。これに対して、画素の信号を列方向に読み出す信号線は共通にして、それ以降の出力手段は複数持つ方法が提案されている（例えば、特許文献１の図１参照）。
【０００５】
この方法では、まず、１行目の画素の信号を列方向に共通の信号線を通して、画素領域外にある第１の回路部に読み出す。読み出された１行目の画素の信号は、第１の回路部で所定の処理を施された後に、第１の出力手段からデジタル信号として出力される。また、１行目の画素の信号を第１の回路部に読み出した後に、２行目の画素の信号を列方向に共通の信号線を通して、画素領域外にある第２の回路部に読み出す。読み出された２行目の画素の信号は、第２の回路部で所定の処理を施された後に、第２の出力手段からデジタル信号として出力される。この方法によれば、１行目の画素の信号と２行目の画素の信号を共通の読み出し手段と異なる出力手段を用いて、２行の信号を別々に出力することが可能となり、２倍のフレームレートを実現することが可能となる。
【０００６】
しかしながら、この方法は、２行の信号を並列的に出力することはできるが同時に出力することはできない。すなわち、１行目の画素の信号を第１の回路部に読み出した後に、２行目の画素の信号を第２の回路部に読み出す。そのため、第１の出力手段から出力される１行目の画素の信号と第２の出力手段から出力される２行目の画素の信号の間には、１行目の画素の信号を第１の回路部に読み出す時間分の遅延が生じることになる。
【０００７】
ＤＳＰ（Digital Signal Processor）等の信号処理回路が撮像素子から出力される信号を受ける場合、２行同時であれば、１行目の第１画素の信号と２行目の第１画素の信号とが同期している方が処理しやすい構成となっていることが多い。この遅延を解消する方法として、複数の出力手段の後段にＦＩＦＯ（First In First Out）メモリを設けることで信号間の時間差をなくす方法（例えば、特許文献２の図１２）が考えられる。また、先に出力する出力手段の後段にディレイラインを設けることで信号間の時間差をなくす方法が考えられる。しかし、これらの方法では、遅延を解消するための回路が特別に必要になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３４７９３２号公報
【特許文献２】特開２００１−４５３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＣＭＯＳセンサにおいて、画素サイズの縮小と高速読み出し動作を両立させるために、２行の画素の信号を共通の読み出し手段と異なる出力手段を用いて２行の信号を並列的に出力する方法を用いた場合には、２行の信号間に時間差が発生するという問題がある。また、この時間差を解消するために、複数の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける場合には、そのための回路が特別に必要になってしまうという問題がある。本発明の目的は、特別な回路を設けることなく、撮像素子の高速読み出し動作を可能にする撮像装置及びその制御方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る撮像装置は、光電変換手段をそれぞれ有する行列状に配列された複数の画素と、前記複数の画素からの信号を列毎に出力する垂直信号線と、前記複数の画素を１行ずつ選択する垂直走査手段と、前記垂直信号線に接続し画素から読み出した信号をそれぞれ処理する複数の列信号処理手段と、前記複数の列信号処理手段にそれぞれ対応し前記列信号処理手段からの信号を出力する複数の出力手段とを有する撮像素子と、先に読み出した画素の信号の前記出力手段からの出力が終了する前に、当該出力手段に対応する前記列信号処理手段とは異なる前記列信号処理手段への次の行の画素の信号の読み出しを開始するように前記撮像素子を制御する制御手段とを備え、前記出力手段は、同期信号を付加する同期信号付加手段をそれぞれ有し、前記制御手段は、同期信号付加手段による前記同期信号に続けて前記列信号処理手段からの信号を出力するよう前記出力手段を制御することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、出力手段より同期信号に続けて画素の信号を出力することで、撮像素子において複数行の画素の信号を並列的に出力した場合に、特別な回路を設けなくとも、行毎に異なるタイミングで出力される複数の出力信号の同期制御が可能になる。これにより、特別な回路を設けることなく、撮像装置における高速読み出し動作を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る撮像装置の構成例を示す図である。
【図２】第１の実施形態に係る撮像素子の構成例を示す図である。
【図３】第１の実施形態に係る出力部の構成例を示す図である。
【図４】第１の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【図５】第１の実施形態に係る信号処理部の入力部分の構成例を示す図である。
【図６】第２の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【図７】第３の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【図８】第４の実施形態に係る撮像素子の構成例を示す図である。
【図９】第４の実施形態に係る出力部の構成例を示す図である。
【図１０】第４の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【図１１】第４の実施形態に係る信号処理部の入力部分の構成例を示す図である。
【図１２】第５の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【図１３】第６の実施形態に係る撮像素子の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下に説明する実施形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施形態に限定されるものではない。
【００１４】
（第１の実施形態）
図１から図７を参照して、本発明の第１の実施形態について説明する。図１は、本実施形態に係る撮像装置の構成例を示すブロック図である。本実施形態の撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに応用可能である。本実施形態の撮像装置は、図１に示すように、光学系１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部１５、操作部１６、画像表示部１７、及び画像記録部１８を有する。
【００１５】
光学系１１は、被写体からの光を撮像素子１２に集光するためのレンズ、レンズを移動させてズームや合焦を行うための駆動機構、メカニカルシャッタ機構、絞り機構などを備えている。これらのうちの可動部は、同期制御部１５からの制御信号に基づいて駆動される。
【００１６】
撮像素子１２は、ＣＭＯＳ型イメージセンサ（ＣＭＯＳセンサ）、ＣＤＳ（Correlated Double Sampling）回路、ＡＧＣ（Auto Gain Control）回路、ＡＤ（Analog Digital）変換器などからなる。撮像素子１２は、同期制御部１５からの制御信号により制御される。ここで、ＣＭＯＳセンサは、ＸＹアドレス方式で画像信号を読み出す。また、ＣＭＯＳセンサは、同期制御部１５からの制御信号に応じて、露光や信号読み出し、リセットなどの動作タイミングが制御されて撮像動作を実施する。そして、ＣＤＳ回路によるノイズ除去、ＡＧＣ回路による利得制御、及び、ＡＤ変換器によるアナログデジタル変換を経て、デジタル化された画像信号が出力される。
【００１７】
信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタル化された画像信号に対して、ホワイトバランス調整処理や色補正処理、ＡＦ（Auto Focus）処理、ＡＥ（Auto Exposure）処理などの信号処理を施す。圧縮伸張部１４は、同期制御部１５の制御の下で動作し、信号処理部１３からの画像信号に対して、所定の静止画像データフォーマットで圧縮符号化処理を行う。所定の静止画像データフォーマットは、例えばＪＰＥＧ（Joint Photographic Coding Experts Group）方式などである。また、圧縮伸張部１４は、同期制御部１５から供給された静止画像の符号化データを伸張復号化処理する。さらに、ＭＰＥＧ（Moving Picture Experts Group）方式などにより動画像の圧縮符号化処理や伸張復号化処理を実行可能なようにしても良い。
【００１８】
同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成されるマイクロコントローラである。同期制御部１５は、ＲＯＭなどに記憶されたプログラムをＣＰＵが実行することにより、撮像装置の各部を統括的に制御する。操作部１６は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。
【００１９】
画像表示部１７は、ＬＣＤ（Liquid Crystal Display）などの表示デバイスや、これに対するインタフェース回路などからなる。画像表示部１７は、同期制御部１５から供給された画像信号から表示デバイスに表示させるための画像信号を生成し、この信号を表示デバイスに供給して画像を表示させる。画像記録部１８は、例えば、可搬型の半導体メモリや、光ディスク、ＨＤＤ（Hard Disk Drive）、磁気テープなどとして実現され、圧縮伸張部１４により符号化された画像データファイルを同期制御部１５から受け取って記憶する。また、画像記録部１８は、同期制御部１５からの制御信号により指定されたデータを読み出し、同期制御部１５に出力する。
【００２０】
ここで、本実施形態の撮像装置における基本的な動作について説明する。
静止画像の撮像前には、撮像素子１２から出力された画像信号が信号処理部１３に順次供給される。信号処理部１３は、撮像素子１２からのデジタル画像信号に対して画質補正処理を施し、カメラスルー画像の信号として、同期制御部１５を通じて画像表示部１７に供給する。これにより、カメラスルー画像が表示され、ユーザは表示画像を見て画角合わせを行うことが可能となる。
【００２１】
この状態で、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２からの１フレーム分の画像信号が信号処理部１３に取り込まれる。信号処理部１３は、取り込んだ１フレーム分の画像信号に画質補正処理を施し、処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化し、生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。これにより、撮像された静止画像のデータファイルが画像記録部１８に記録される。
【００２２】
画像記録部１８に記録された静止画像のデータファイルを再生する場合には、同期制御部１５は、操作部１６からの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み込み、圧縮伸張部１４に供給して伸張復号化処理を実行させる。復号化された画像信号は、同期制御部１５を介して画像表示部１７に供給され、これにより静止画像が再生表示される。
【００２３】
また、動画像を記録する場合には、信号処理部１３で順次処理された画像信号に圧縮伸張部１４で圧縮符号化処理を施し、生成された動画像の符号化データを順次画像記録部１８に転送して記録する。画像記録部１８から動画像のデータファイルを読み出して圧縮伸張部１４に供給し、伸張復号化処理させて、画像表示部１７に供給することで、動画像が表示される。
【００２４】
図２は、本実施形態に係る撮像素子（ＣＭＯＳセンサ）１２の概略構成を示す図である。撮像素子１２は、複数の画素１００が配された画素領域１０１、垂直走査部１０２、第１信号選択部１０５ａ及び第２信号選択部１０５ｂ、第１列信号処理部１０６ａ及び第２列信号処理部１０６ｂ、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂを有する。また、撮像素子１２は、第１水平メモリ部１０８ａ及び第２水平メモリ部１０８ｂ、第１水平走査部１０９ａ及び第２水平走査部１０９ｂ、第１出力部１１０ａ及び第２出力部１１０ｂ、信号生成部（ＴＧ：Timing Generator）１１２を有する。
【００２５】
画素領域１０１は、図２にＰ１１〜Ｐ４４で示すように複数の画素１００が行方向（水平方向）・列方向（垂直方向）に行列状（マトリクス状）に配列されている。各画素１００は、不図示の光電変換部とトランジスタとを有する。本実施形態においては、４×４配列（４列４行）の画素領域１０１を例として説明するが、画像領域１０１における画素配列は、この数に限定されるものではない。
【００２６】
垂直走査部１０２は、画素領域１０１に配列されている画素を１行ずつ選択し、選択した画素行のリセット動作や読み出し動作を駆動制御する。画素制御線１０３は、画素行毎に配置されて同一行の画素に共通して接続され、垂直走査部１０２による行単位の駆動制御信号を伝達する。
【００２７】
垂直信号線１０４は、画素列毎に配置されて同一列の画素に共通して接続され、画素制御線１０３により選択された行の画素の信号がそれぞれ対応する垂直信号線１０４に読み出される。垂直信号線１０４は、第１信号選択部１０５ａを介して第１列信号処理部１０６ａに接続可能であるとともに、第２信号選択部１０５ｂを介して第２列信号処理部１０６ｂに接続可能である。すなわち、信号選択部１０５ａ、１０５ｂは、垂直信号線１０４を第１列信号処理部１０６ａ或いは第２列信号処理部１０６ｂのどちらか一方に選択的に接続するスイッチとして機能する。
【００２８】
列信号処理部１０６ａ、１０６ｂは、それぞれ垂直信号線１０４毎に設けられる不図示のＣＤＳ回路やＡＧＣ回路を有する。列信号処理部１０６ａ、１０６ｂは、垂直信号線１０４を通して送られてくる行単位の各列の画素の信号に対して、ＣＤＳ処理により固定パターンノイズを除去して、Ｓ／Ｎ（Signal／Noise）比を良好に保つようにサンプルホールドを行う。固定パターンノイズは、画素回路内のトランジスタのしきい値のばらつきに起因するノイズである。また、列信号処理部１０６ａ、１０６ｂは、必要であれば、ＡＧＣ回路による利得制御を実施する。
【００２９】
列ＡＤ部１０７ａ、１０７ｂは、垂直信号線１０４毎に設けられるＡＤ変換器を有する。列ＡＤ部１０７ａ、１０７ｂは、それぞれ対応する列信号処理部１０６ａ、１０６ｂから送られてくる行単位の各列の画素の信号のそれぞれをアナログデジタル変換する。ここで、本実施形態の列ＡＤ部１０７ａ、１０７ｂは、すべて８ビット（ｂｉｔ）精度のＡＤ変換器を有するものとするが、ビット精度においては、１０ビット、１２ビット、１４ビット等のさらに高精度なＡＤ変換器を用いても良い。
【００３０】
水平メモリ部１０８ａ、１０８ｂは、それぞれ対応する列ＡＤ部１０７ａ、１０７ｂにおいてデジタル化された行単位の各列の画素信号を記憶する。ここで、本実施形態の水平メモリ部１０８ａ、１０８ｂは、対応する列ＡＤ部１０７ａ、１０７ｂにあわせて各列毎に８ビットのデジタル信号を記憶できるものとするが、ＡＤ変換器のビット精度に応じたビット数のデジタル信号が記憶できれば良い。
【００３１】
水平走査部１０９ａ、１０９ｂは、それぞれ対応する水平メモリ部１０８ａ、１０８ｂに記憶しているデジタル化された画素信号を、それぞれ対応する出力部１１０ａ、１１０ｂに列毎に選択して転送するように、水平メモリ部１０８ａ、１０８ｂを制御する。
【００３２】
出力部１１０ａ、１１０ｂは、デジタル化された行単位の画素信号の前或いは前後に同期信号を付加する。また、出力部１１０ａ、１１０ｂは、同期信号付きのデジタル画素信号を、それぞれ対応する出力端子１１１ａ、１１１ｂから信号処理部１３へ出力する。信号生成部（ＴＧ）１１２は、制御端子１１３を介した同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。
【００３３】
本実施形態に係る出力部１１０ａ、１１０ｂについて説明する。以下では、第１出力部１１０ａについて説明するが、第２出力部１１０ｂについても同様である。図３は、本実施形態に係る出力部１１０ａの構成を示す図である。第１出力部１１０ａは、第１信号変換部２０１ａ、第１同期信号付加部２０２ａ、及び第１差動送信バッファ２０３ａを有する。
【００３４】
第１信号変換部２０１ａには、８ビットに対応する８本の水平信号線を介して、第１水平メモリ部１０８ａから送られてくる画素信号Ｄ０ａ、Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａ、Ｄ６ａ及びＤ７ａが入力される。また、第１信号変換部２０１ａには、ＴＧ１１２からクロック信号として送られてくる画素クロック信号Ｓｃｋａが入力される。画素クロック信号Ｓｃｋａは、第１水平走査部１０９ａの転送と同じ周期の信号である。第１信号変換部２０１ａは、画素クロック信号Ｓｃｋａの位相と同期するように、８ビットの画素信号Ｄ０ａ〜Ｄ７ａの位相を調整する。
【００３５】
第１信号変換部２０１ａは、さらに、例えば黒レベル調整、列ばらつき補正、信号増幅、色関係処理等を実施しても良い。黒レベル調整は、画素領域１０１の周辺に配置された不図示の遮光された画素の信号レベルが、予め同期制御部１５によって設定されたレベルになるように、すべての画素信号のレベルを同じだけシフトする機能である。列ばらつき補正は、画素領域１０１の上部或いは下部に配置された不図示の遮光された画素の信号から列方向のばらつき補正データを作成し、列信号処理部１０６及び列ＡＤ部１０７で発生する画素信号における列方向のばらつきを補正する機能である。信号増幅は、画像処理において適正な信号レベルとなるように、画素信号にゲインをかける機能である。例えば、信号処理部１３が事前に撮像された画像から適切なゲイン量を算出して、同期制御部１５がゲインを設定するような制御が可能である。色関係処理は、例えばホワイトバランス（ＷＢ）処理である。画素領域１０１の各画素１００に対して、不図示のＲＧＢの色フィルタが、例えばベイヤ配列等の配列に従って設けられている。例えば、信号処理部１３が事前に撮像された画像から適切なＷＢ処理を施す色毎のゲイン量を算出して、同期制御部１５が色毎のゲインを設定するような制御が可能である。
【００３６】
第１同期信号付加部２０２ａは、画素クロック信号Ｓｃｋａの位相と同期した状態で、画素信号Ｄ０ａ〜Ｄ７ａのそれぞれに対して、スタート同期信号及び、必要に応じてエンド同期信号を付加する。ここで、同期信号を付加するタイミングは、同期制御部１５からの制御信号に基づいて、ＴＧ１１２から出力される制御信号により制御される。
【００３７】
第１差動送信バッファ２０３ａは、同期信号を付加した画素信号Ｄ０ａ〜Ｄ７ａ及び画素クロック信号Ｓｃｋａのそれぞれに対して設けられ、それぞれのパルス信号と同極性の正転信号と逆極性の反転信号とを同時に出力する。本実施形態においては、正転画素信号がＤ０Ｐａ〜Ｄ７Ｐａ、反転画素信号がＤ０Ｎａ〜Ｄ７Ｎａとなり、正転画素クロック信号がＳｃｋＰａ、反転画素クロック信号がＳｃｋＮａとなっている。
【００３８】
ここで、出力部１１０ａ、１１０ｂに入力される画素クロック信号は、同じ信号がＴＧ１１２から送られてくるものとするが、ＴＧ１１２から出力部１１０ａ、１１０ｂのそれぞれまでの距離に応じた遅延が発生する。そのため、出力部１１０ａ、１１０ｂにそれぞれ入力される画素クロック信号Ｓｃｋａ、Ｓｃｋｂは区別して用いるものとする。
【００３９】
また、図３に示す第１出力部１１０ａの第１差動送信バッファ２０３ａは、電流モードで差動動作をさせるＬＶＤＳ（Low Voltage Differential Signaling）を利用することができる。こうすることで、耐ノイズ性や不要輻射の問題に対して有利になる。
【００４０】
すなわち、正転信号に相当するパルス信号のみの単相（シングル）出力では、高速になるほどパルス波形に鈍りやリンギングなどの成分が発生し易くなり、その影響を直接に被る。これに対して、差動動作をさせるＬＶＤＳにおいては、差動出力の両方を使って波形再生することが可能となるので、耐ノイズ性が改善する。この点は、画素信号に限らず、画素クロック信号についても同様の効果が得られる。
【００４１】
さらに、正転信号に相当するパルス信号のみの単相出力では、パルスの変化に対応して送信側である出力回路と受信側である入力回路の間で電流が行き来するので、そのたびに不要輻射の原因となる電磁界が発生し、周辺回路や固体撮像装置の外部に影響を与える。これに対して、電流モードで差動動作をさせるＬＶＤＳにおいては、送信側出力回路と受信側入力回路の間で電流が行き来するものの、常に正転信号と反転信号における切り換わりのタイミングが同時であり、発生する電磁界の向きが互いに逆方向となる。よって、双方が発生した電磁界を打ち消し合うようになり、不要輻射の原因となる電磁界の発生が大幅に低減されることになる。なお、この効果をより高めるには、差動信号における正転信号と反転信号の２つの出力線を近接して配置するとともに、差動送信バッファと差動受信バッファの間の接続距離が極力同じになるように回路設計をする必要がある。
【００４２】
次に、図４を用いて、第１の実施形態での動作を説明する。図４は、第１の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図４において、Ｏｐｒ１は、第１信号選択部１０５ａが選択されたときの第１の読み出し動作を示し、Ｏｐｒ２は、第２信号選択部１０５ｂが選択されたときの第２の読み出し動作を示す。画素領域１０１に配列されている画素のうち、奇数行目の画素の信号を第１の読み出し動作Ｏｐｒ１を用いて読み出し、偶数行目の画素の信号を第２の読み出し動作Ｏｐｒ２を用いて読み出すことにする。
【００４３】
第１の読み出し動作Ｏｐｒ１では、まず、期間Ｒｅａｄ１ｒにおいて、第１信号選択部１０５ａが選択された状態で、垂直走査部１０２からの駆動制御信号により、１行目の画素の信号がそれぞれ対応する垂直信号線１０４に読み出される（時刻ｔ００〜ｔ０１）。このとき、最初に画素をリセットした状態のＮ信号が、第１列信号処理部１０６ａでサンプルホールドされ、続いて光電変換部の信号を読み出した状態のＳ信号が、第１列信号処理部１０６ａでサンプルホールドされる。
【００４４】
次に、期間ＣＤＳ１ｒにおいて、第１列信号処理部１０６ａが、ＣＤＳ回路でＳ信号からＮ信号を減算することによってＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（時刻ｔ０１以降）。そして、期間ＡＤ１ｒにおいて、第１列ＡＤ部１０７ａが、ノイズ除去された１行目の画素の信号をアナログデジタル変換して、第１水平メモリ部１０８ａへ記憶させる（時刻ｔ０３まで）。ここまでの時刻ｔ００〜ｔ０３での処理が、１行目の各画素の信号に対する列毎の並列処理になる。
【００４５】
続いて、期間ＳＤ１ｒにおいて、第１出力部１１０ａ内の第１同期信号付加部２０２ａが画素クロック信号Ｓｃｋａの位相と同期した状態で、８ビットの画素信号が送られてくる前にスタート同期信号を付加する（時刻ｔ０３以降）。このとき、スタート同期信号は、８ビットの画素信号が取り得ない値の組み合わせに設定しておく必要がある。黒レベル調整後の黒レベルが０より高い値に設定されている場合には、画素信号を構成する８ビットのそれぞれの信号に対して、例えば、スタート同期信号として“１１１１００００”を付加することで実現できる。
【００４６】
具体的には、期間ＳＤ１ｒとして画素クロック信号Ｓｃｋａの８クロックを割り当てる。そして、期間ＳＤ１ｒの間に、８ビットの正転画素信号であるＤ０Ｐａ〜Ｄ７Ｐａのそれぞれが、Ｄ０Ｐａ＝１１１１００００からＤ７Ｐａ＝１１１１００００を出力する。同様に、期間ＳＤ１ｒの間に、８ビットの反転画素信号であるＤ０Ｎａ〜Ｄ７Ｎａのそれぞれが、Ｄ０Ｎａ＝００００１１１１からＤ７Ｎａ＝００００１１１１を出力する。このとき、正転画素クロック信号ＳｃｋＰａ及び反転画素クロック信号ＳｃｋＮａには、スタート同期信号を付加しない。
【００４７】
次に、期間ＳｉｇＯｕｔ１ｒにおいて、第１水平走査部１０９ａが第１水平メモリ部１０８ａを列毎に選択し、第１水平メモリ部１０８ａに記憶しているデジタル化された８ビットの画素信号Ｄ０ａ〜Ｄ７ａを第１出力部１１０ａに転送する。そして、第１信号変換部２０１ａが、ＴＧ１１２から送られてくる画素クロック信号Ｓｃｋａの位相と同期するように、８ビットの画素信号Ｄ０ａ〜Ｄ７ａの位相を調整する。その後、第１差動送信バッファ２０３ａが、８ビットそれぞれの信号に対応する正転信号と反転信号に変換して、第１出力端子１１１ａから出力する。
【００４８】
さらに、続けて、期間ＥＤ１ｒにおいて、第１出力部１１０ａ内の第１同期信号付加部２０２ａが画素クロック信号Ｓｃｋａの位相と同期した状態で、８ビットの画素信号が送り出された後にエンド同期信号を付加する（時刻ｔ０５まで）。このとき、エンド同期信号は、８ビットの画素信号が取り得ない値の組み合わせに設定しておく必要がある。また、スタート同期信号と区別するために、画素信号を構成する８ビットのそれぞれの信号に対して、例えば、エンド同期信号として“１１００１１００”を付加することで実現できる。
【００４９】
具体的には、期間ＥＤ１ｒとして画素クロック信号Ｓｃｋａの８クロックを割り当てる。そして、期間ＥＤ１ｒの間に、８ビットの正転画素信号であるＤ０Ｐａ〜Ｄ７Ｐａのそれぞれが、Ｄ０Ｐａ＝１１００１１００からＤ７Ｐａ＝１１００１１００を出力する。同様に、期間ＥＤ１ｒの間に、８ビットの反転画素信号であるＤ０Ｎａ〜Ｄ７Ｎａのそれぞれが、Ｄ０Ｎａ＝００１１００１１からＤ７Ｎａ＝００１１００１１を出力する。このとき、正転画素クロック信号ＳｃｋＰａ及び反転画素クロック信号ＳｃｋＮａには、エンド同期信号を付加しない。ここまでの時刻ｔ０３〜ｔ０５の期間が、スタート同期信号及びエンド同期信号を付加した１行目の各画素の信号の出力期間になる。
【００５０】
第１の読み出し動作Ｏｐｒ１においては、１行目の画素の信号の出力後、続けて３行目の画素の信号を出力する。時刻ｔ０５〜ｔ０７の期間が、３行目の各画素の信号について、列毎の読み出し、ＣＤＳ処理、アナログデジタル変換、水平メモリ部への記憶といった列毎の並列処理を実施する期間になる。そして、時刻ｔ０７〜ｔ０９の期間が、スタート同期信号及びエンド同期信号を付加した３行目の各画素の信号の出力期間になる。さらに、第１の実施形態においては、画素領域１０１に配列されている画素１００は４行であるため、時刻ｔ０９以降に、再び１行目の画素の信号の読み出し動作が開始される。
【００５１】
次に、第２の読み出し動作Ｏｐｒ２においては、垂直信号線１０４が垂直画素列共通に配線されているため、１行目の画素の信号を読み出す期間Ｒｅａｄ１ｒ終了後から動作を開始する（時刻ｔ０１以降）。まず、期間Ｒｅａｄ２ｒにおいて、第２信号選択部１０５ｂが選択された状態で、垂直走査部１０２からの駆動制御信号により、２行目の画素の信号がそれぞれ対応する垂直信号線１０４に読み出される。すなわち、２行目の画素の信号のＮ信号とＳ信号をそれぞれ対応する垂直信号線１０４を介して第２列信号処理部１０６ｂに読み出す（時刻ｔ０１〜ｔ０２）。
【００５２】
次に、期間ＣＤＳ２ｒにおいて、第２列信号処理部１０６ｂが、ＣＤＳ回路でＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（時刻ｔ０２以降）。そして、期間ＡＤ２ｒにおいて、第２列ＡＤ部１０７ｂが、２行目の画素の信号をアナログデジタル変換して、第２水平メモリ部１０８ｂへ記憶させる（時刻ｔ０４まで）。ここまでの時刻ｔ０１〜ｔ０４での処理が、２行目の各画素の信号に対する列毎の並列処理になる。
【００５３】
続いて、期間ＳＤ２ｒにおいて、第２出力部１１０ｂ内の不図示の第２同期信号付加部が画素クロック信号Ｓｃｋｂの位相と同期した状態で、８ビットの画素信号が送られてくる前にスタート同期信号を付加する（時刻ｔ０４以降）。このとき、スタート同期信号は、８ビットの画素信号が取り得ない値の組み合わせに設定しておく必要があり、画素信号を構成する８ビットのそれぞれの信号に対して、例えば、スタート同期信号として“１１１１００００”を付加することで実現できる。具体的な８ビットのそれぞれの信号に対するスタート同期信号は、第１の読み出し動作Ｏｐｒ１におけるスタート同期信号と同様であるので、説明は省略する。
【００５４】
ここで、第２の読み出し動作Ｏｐｒ２においては、期間Ｒｅａｄ１ｒの終了後から２行目の画素の信号の読み出し動作を開始したため、スタート同期信号を付加する期間ＳＤ２ｒも期間Ｒｅａｄ１ｒに相当する時間遅れて開始する必要がある。
【００５５】
次に、期間ＳｉｇＯｕｔ２ｒにおいて、第２水平走査部１０９ｂが第２水平メモリ部１０８ｂを列毎に選択し、第２水平メモリ部１０８ｂに記憶しているデジタル化された８ビットの画素信号Ｄ０ｂ〜Ｄ７ｂを第２出力部１１０ｂに転送する。そして、第２出力部１１０ｂの不図示の第２信号変換部が、ＴＧ１１２から送られてくる画素クロック信号Ｓｃｋｂの位相と同期するように、８ビットの画素信号Ｄ０ｂ〜Ｄ７ｂの位相を調整する。その後、第２出力部１１０ｂの不図示の第２差動送信バッファが、８ビットそれぞれの信号に対応する正転信号と反転信号に変換して、第２出力端子１１１ｂから出力する。
【００５６】
さらに、続けて、期間ＥＤ２ｒにおいて、第２出力部１１０ｂ内の第２同期信号付加部が画素クロック信号Ｓｃｋｂの位相と同期した状態で、８ビットの画素信号が送り出された後にエンド同期信号を付加する（時刻ｔ０６まで）。このとき、エンド同期信号は、８ビットの画素信号が取り得ない値の組み合わせに設定しておく必要がある。また、スタート同期信号と区別するために、画素信号を構成する８ビットのそれぞれの信号に対して、例えば、エンド同期信号として“１１００１１００”を付加することで実現できる。具体的な８ビットのそれぞれの信号に対するエンド同期信号は、第１の読み出し動作Ｏｐｒ１におけるエンド同期信号と同様であるので、説明は省略する。ここまでの時刻ｔ０４〜ｔ０６の期間が、スタート同期信号及びエンド同期信号を付加した２行目の各画素の信号の出力期間になる。
【００５７】
第２の読み出し動作Ｏｐｒ２においては、２行目の画素の信号の出力後、続けて４行目の画素の信号を出力する。時刻ｔ０６〜ｔ０８の期間が、４行目の各画素の信号について、列毎の読み出し、ＣＤＳ処理、アナログデジタル変換、水平メモリ部への記憶といった列毎の並列処理を実施する期間になる。そして、時刻ｔ０８〜ｔ１０の期間が、スタート同期信号及びエンド同期信号を付加した４行目の各画素の信号の出力期間になる。さらに、第１の実施形態においては、画素領域１０１に配列されている画素１００は４行であるため、時刻ｔ１０以降に、再び２行目の画素の信号の読み出し動作が開始される。
【００５８】
このように、第１の実施形態においては、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２を、期間Ｒｅａｄ１ｒ分だけずらせて動作させる必要がある。このため、ＴＧ１１２は、期間Ｒｅａｄ１ｒ、期間ＣＤＳ１ｒ、期間ＡＤ１ｒの間に実施する１行目の画素の信号の読み出しから第１水平メモリ部１０８ａへの記憶までの列毎の並列処理動作を制御することが可能となっている。また、ＴＧ１１２は、期間Ｒｅａｄ１ｒ分だけずらせて、期間Ｒｅａｄ２ｒ、期間ＣＤＳ２ｒ、期間ＡＤ２ｒの間に実施する２行目の画素の信号の読み出しから第２水平メモリ部１０８ｂへの記憶までの列毎の並列処理動作を制御することが可能となっている。
【００５９】
ここで、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２の開始時刻の差は、垂直信号線１０４が垂直画素列に共通に配線されているために１行目の画素の信号の読み出しが終了するまで、２行目の画素の信号の読み出しを開始できないことによる。したがって、第２の読み出し動作Ｏｐｒ２の開始時刻は、期間Ｒｅａｄ１ｒ終了後、所定の時間が経過した後でも構わない。
【００６０】
さらに、ＴＧ１１２は、前述した列毎の並列処理動作とは別に、スタート同期信号及びエンド同期信号を付加した１行目の画素の信号及び２行目の画素の信号の出力動作をそれぞれ制御することが可能となっている。ここで、１行目の画素の信号に付加したスタート同期信号の出力動作の開始タイミングは、１行目の画素の信号の並列処理動作の終了後、所定の時間が経過した後でも構わない。また、２行目の画素の信号に付加したスタート同期信号の出力動作の開始タイミングも、２行目の画素の信号の並列処理動作の終了後、所定の時間が経過した後でも構わない。さらに、１行目の画素の信号に付加したスタート同期信号と２行目の画素の信号に付加したスタート同期信号の出力開始タイミングの差も、期間Ｒｅａｄ１ｒ以上で構わない。
【００６１】
これら期間Ｒｅａｄ１ｒの開始タイミング、期間Ｒｅａｄ２ｒの開始タイミング、期間ＳＤ１ｒの開始タイミング及び期間ＳＤ２ｒの開始タイミングは、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が個別にかつ適宜設定できる。
【００６２】
以上の説明は、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２の関係について述べたものである。読み出し動作が繰り返される場合には、２行目の画素の信号を読み出す第２の読み出し動作Ｏｐｒ２と３行目の画素の信号を読み出す第１の読み出し動作Ｏｐｒ１の関係についても同様である。
【００６３】
また、本実施形態において、スタート同期信号及びエンド同期信号は、それぞれ“１１１１００００”及び“１１００１１００”に設定したが、これに限定されるものではない。スタート同期信号及びエンド同期信号が区別でき、かつ、８ビットの画素信号が取り得ない値の組み合わせであれば良いので、例えば、スタート同期信号を“１１００１１００”及びエンド同期信号を“１１１１００００”のように逆にしても良い。また、例えば、スタート同期信号を“１１１１１１１１００００００００”及びエンド同期信号を“１１１１００００１１１１００００”のように長さを長くしても良い。
【００６４】
さらに、１行目のスタート同期信号を“１１００１１００”、２行目のスタート同期信号を“１１００００１１”、３行目のスタート同期信号を“１１００００００”及び４行目のスタート同期信号を“１１００００１１”と設定したとする。この場合には、１行目のスタート同期信号のみ５クロック目、６クロック目をともに１に設定することで、画素の信号の１行目であることを示すことができる。また、７クロック目、８クロック目をともに０に設定したときは、第１出力部１１０ａから出力される奇数行の画素の信号であることを示すようにすることもできる。また、７クロック目、８クロック目をともに１に設定したときは、第２出力部１１０ｂから出力される偶数行の画素の信号であることを示すようにすることもできる。このとき、エンド同期信号については、すべて“１１００１１１１”と設定すれば、どのスタート同期信号とも区別することができる。
【００６５】
あるいは、１行目のスタート同期信号を“１１０００００１”、２行目のスタート同期信号を“１１００００１０”、３行目のスタート同期信号を“１１００００１１”及び４行目のスタート同期信号を“１１０００１００”と設定したとする。このようにして、６クロック目から８クロック目が行番号の２進数を表すことにしても良い。このとき、エンド同期信号については、すべて“１１００００００”と設定すれば、どのスタート同期信号とも区別することができる。
【００６６】
そして、画素領域の行数が増えた場合には、スタート同期信号の信号数を予め必要な信号数に設定しておけば良い。
ここで、撮像素子１２の出力信号の画素数は、予め決まっているので、同期制御部１５が信号処理部１３に対して、１行分の画素に相当する処理の制御を実施可能であれば、エンド同期信号は省略可能である。
【００６７】
図５は、本実施形態に係る信号処理部１３の入力部分の構成を示す図であり、信号処理部１３での信号処理が可能となるように、撮像素子１２から出力される行単位でタイミングがずれたデジタル画素信号を受け取ることが可能な構成になっている。信号処理部１３は、第１入力部４０１ａ、第２入力部４０１ｂ、同期信号解読部４０３、及び内部メモリ４０４を有する。
【００６８】
第１入力部４０１ａ及び第２入力部４０１ｂには、第１出力部１１０ａ及び第２出力部１１０ｂからの画素の信号が、それぞれ第１入力端子４０２ａ及び第２入力端子４０２ｂを介して入力される。信号処理部１３に入力される信号は、図３を用いて説明した、１つの信号が正転画素信号及び反転画素信号からなる差動信号であるので、不図示の差動受信バッファにより受信して、通常のパルス信号に変換する。このとき、同時に入力される画素クロック信号と信号処理部１３の信号処理クロック信号の位相を比較して、デジタル画素信号の位相を信号処理部１３の信号処理クロック信号の位相に同期させる処理も行う。
【００６９】
同期信号解読部４０３は、同期信号付きの行単位の画素信号の同期信号を解読して、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号を内部メモリ４０４に記憶させる。内部メモリ４０４は、行単位の画素信号を記憶する。１行目から８行目までの画素信号を記憶する領域を、便宜的にそれぞれｍＰ１ｒ〜ｍＰ８ｒとして示している。
【００７０】
第１入力部４０１ａから同期信号解読部４０３に１行目の画素の信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号を内部メモリ４０４の領域ｍＰ１ｒに記憶する。次に、第２入力部４０１ｂから同期信号解読部４０３に２行目の画素の信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号を内部メモリ４０４の領域ｍＰ２ｒに記憶する。
【００７１】
このとき、内部メモリ４０４に対しては、１行目の画素の信号の記憶動作と２行目の画素の信号の記憶動作を同時に行うことになるが、内部メモリ４０４の異なる領域に対する記憶動作なので、制御可能となっている。１行目及び２行目の画素の信号の記憶動作の終了後、３行目及び４行目の画素の信号の記憶動作も同様に行う。
【００７２】
そして、内部メモリ４０４の領域ｍＰ１ｒ〜ｍＰ４ｒに記憶された１行目〜４行目の画素の信号は、同期制御部１５からの制御信号に基づいて、内部メモリ端子４０５から１行毎に信号処理されていくことになる。その後、続けて１行目の画素の信号が入力された場合には、また最初から領域ｍＰ１ｒに記憶すればよい。あるいは、奇数回目の撮像では、１行目〜４行目の画素の信号を、それぞれ領域ｍＰ１ｒ〜ｍＰ４ｒに記憶し、偶数回目の撮像では、１行目〜４行目の画素の信号を、それぞれ領域ｍＰ５ｒ〜ｍＰ８ｒに記憶するようにしてもよい。このようにした場合には、後段の信号処理にかかる時間を確保することが可能になる。
【００７３】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、読み出し時間差に応じて個別にスタート同期信号を設定することで、出力信号の同期制御の手段を提供することができる。そして、信号処理部の入力部分において、解読した同期信号に応じた画素の信号を記憶するメモリ領域を割り当てることで、読み出し時間差に対応した同期制御が実現可能である。これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要がなくなり、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。
【００７４】
さらに、スタート同期信号として読み出される信号が１行目の画素の信号であることを認識できる信号を付加した場合には、同期制御手段を介することなく、信号処理部が信号処理動作を開始することができる。また、スタート同期信号としてどの出力手段の信号から出力されたかを認識できる信号を付加した場合には、同期制御手段を介することなく、信号処理部が特定の行に応じた補正などの信号処理動作を実施することができる。また、スタート同期信号として読み出される行の順番が認識できる信号を付加した場合には、同期制御手段を介することなく、同期信号解読手段が画素の信号を記憶するメモリ領域を割り当てることができる。
【００７５】
（第２の実施形態）
次に、図１〜図３及び図５に加えて、図６を参照して、本発明の第２の実施形態について説明する。なお、第２の実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第１の実施形態と同様であるので、図及び符号を流用して説明する。第１の実施形態における信号処理部１３は、撮像素子１２から出力される行単位でタイミングがずれたデジタル画素信号を受け取ることが可能な構成になっている。一般に、ＤＳＰ等の信号処理回路が撮像素子から出力される信号を受ける場合、２行同時であれば、１行目の第１画素の信号と２行目の第１画素の信号が同期している方が処理しやすい構成となっていることがある。そこで、第２の実施形態においては、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設けることなく、１行目の第１画素の信号と２行目の第１画素の信号の同期出力を可能にする方法について説明する。
【００７６】
図６は、第２の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図６において、Ｏｐｒ１は、第１信号選択部１０５ａが選択されたときの第１の読み出し動作を示し、Ｏｐｒ２は、第２信号選択部１０５ｂが選択されたときの第２の読み出し動作を示す。
【００７７】
第２の実施形態においては、第１の読み出し動作Ｏｐｒ１における１行目の期間ＳＤ１ｒの開始が、期間ＡＤ１ｒの終了である時刻ｔ２３ではなく、２行目の期間ＳＤ２ｒの開始である時刻ｔ２４になっていることが、第１の実施形態と異なる。また、３行目の期間ＳＤ３ｒの開始が、期間ＡＤ３ｒの終了である時刻ｔ２８ではなく、４行目の期間ＳＤ４ｒの開始である時刻ｔ２９になっていることが、第１の実施形態と異なる。つまり、第２の実施形態においては、１行目の期間ＳＤ１ｒと２行目の期間ＳＤ２ｒが同時に開始し、３行目の期間ＳＤ３ｒと４行目の期間ＳＤ４ｒが同時に開始する。
【００７８】
第１の読み出し動作Ｏｐｒ１における期間ＡＤ１ｒの終了である時刻ｔ２３において、１行目の画素信号は、デジタル化された行単位の画素信号として、第１水平メモリ部１０８ａに記憶されている。第１水平メモリ部１０８ａに記憶された画素信号は、デジタルデータであるため、アナログ信号とは異なり劣化せずに保持しておくことができる。そこで、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が第１水平走査部１０９ａの動作開始を遅らせる。次に、２行目の期間ＳＤ２ｒの開始である時刻ｔ２４において、１行目の期間ＳＤ１ｒを開始することで、期間ＳＤ１ｒと期間ＳＤ２ｒを同期させる。
【００７９】
続いて、２行目の期間ＳｉｇＯｕｔ２ｒの開始と同時に、１行目の期間ＳｉｇＯｕｔ１ｒを開始する。すなわち、２行目の期間ＳｉｇＯｕｔ２ｒの開始と同時に、第１水平走査部１０９ａが第１水平メモリ部１０８ａを列毎に選択し、第１水平メモリ部１０８ａに記憶しているデジタル化された８ビットの画素信号Ｄ０ａ〜Ｄ７ａを第１出力部１１０ａに転送する。これにより、１行目の第１画素の信号と２行目の第１画素の信号を同期させることができる。さらに、続けて、２行目の期間ＥＤ２ｒに同期させて１行目の期間ＥＤ１ｒを開始する。
【００８０】
以上のように、スタート同期信号及びエンド同期信号を付加した１行目の画素の信号の出力期間全体が、期間Ｒｅａｄ２ｒ（時刻ｔ２３〜ｔ２４）に相当する時間だけ遅延するように、同期制御部１５が撮像素子１２を制御する。これにより、１行目の画素の信号と２行目の画素の信号を同期させて出力させることができる。そして、３行目の画素の信号及び４行目の画素の信号についても同様の動作を実行させる。
【００８１】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、個別にスタート同期信号を設定することで、出力信号を同期させることができる。ただし、スタート同期信号及びエンド同期信号を付加した１行目の画素の信号の出力期間を期間Ｒｅａｄ２ｒに相当する時間だけ遅延させることとなる。そのため、第１の読み出し動作Ｏｐｒ１における行毎の読み出し時間が期間Ｒｅａｄ２ｒに相当する時間だけ長くなることになる。しかし、これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要なく、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。
【００８２】
（第３の実施形態）
次に、図１〜図３及び図５に加えて、図７を参照して、本発明の第３の実施形態について説明する。なお、第３の実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第１の実施形態と同様であるので、図及び符号を流用して説明する。第１の実施形態においては、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することにより、撮像装置における高速読み出し動作を実現している。第３の実施形態においては、列毎の並列処理と画素信号の出力期間の一部を同時に動作させることで、さらなる高速読み出し動作を実現する方法について説明する。
【００８３】
図７は、第３の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図７において、Ｏｐｒ１は、第１信号選択部１０５ａが選択されたときの第１の読み出し動作を示し、Ｏｐｒ２は、第２信号選択部１０５ｂが選択されたときの第２の読み出し動作を示す。
【００８４】
第３の実施形態においては、次の点が第１の実施形態と異なる。第１の読み出し動作Ｏｐｒ１における１行目の期間ＳＤ１ｒの終了が、時刻ｔ４３の１行目の期間ＡＤ１ｒの終了と同時になっている。また、１行目の期間ＥＤ１ｒの開始が、時刻ｔ４５の３行目の期間Ｒｅａｄ３ｒの開始と同時になっている。さらに、第２の読み出し動作Ｏｐｒ２における２行目の期間ＳＤ２ｒの終了が、時刻ｔ４４の２行目の期間ＡＤ２ｒの終了と同時になっている。また、２行目の期間ＥＤ２ｒの開始が、時刻ｔ４６の４行目の期間Ｒｅａｄ４ｒの開始と同時になっている。
【００８５】
第１の読み出し動作Ｏｐｒ１における期間ＡＤ１ｒの終了である時刻ｔ４３において、１行目の画素の信号は、デジタル化された行単位の画素信号として、第１水平メモリ部１０８ａに記憶されている。したがって、時刻ｔ４３後であれば、１行目の期間ＳｉｇＯｕｔ１ｒを開始することは可能である。そこで、期間ＡＤ１ｒの終了と期間ＳＤ１ｒの終了が同時になるように、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が第１同期信号付加部２０２ａからスタート同期信号を出力させる。そして、期間ＳＤ１ｒの終了後、続けて１行目の期間ＳｉｇＯｕｔ１ｒを開始する。
【００８６】
また、期間ＳｉｇＯｕｔ１ｒの終了である時刻ｔ４５に続けて、エンド同期信号を出力させる。そして、同時に、３行目の画素の信号を読み出す期間Ｒｅａｄ３ｒを開始し、これ以降、１行目の画素の信号と同様な動作が実施される。
【００８７】
次に、第２の読み出し動作Ｏｐｒ２においても、期間ＡＤ２ｒの終了である時刻ｔ４４において、２行目の画素の信号は、デジタル化された行単位の画素信号として、第２水平メモリ部１０８ｂに記憶されている。したがって、時刻ｔ４４後であれば、２行目の期間ＳｉｇＯｕｔ２ｒを開始することは可能である。そこで、期間ＡＤ２ｒの終了と期間ＳＤ２ｒの終了が同時になるように、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が第２同期信号付加部２０２ｂからスタート同期信号を出力させる。そして、期間ＳＤ２ｒの終了後、続けて２行目の期間ＳｉｇＯｕｔ２ｒを開始する。
【００８８】
また、期間ＳｉｇＯｕｔ２ｒの終了である時刻ｔ４６に続けて、エンド同期信号を出力させる。そして、同時に、４行目の画素の信号を読み出す期間Ｒｅａｄ４ｒを開始し、これ以降、２行目の画素の信号と同様な動作が実施される。
【００８９】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、読み出し時間差に応じて個別にスタート同期信号を設定することで、出力信号の同期制御の手段を提供することができる。そして、信号処理部の入力部分において、解読した同期信号に応じた画素の信号を記憶するメモリ領域を割り当てることで、読み出し時間差に対応した同期制御が実現可能である。これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要がなくなり、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。
【００９０】
さらに、本実施形態においては、１行目の期間ＡＤ１ｒと１行目の期間ＳＤ１ｒを重ねること、及び１行目の期間ＥＤ１ｒと３行目の期間ＳＤ３ｒを重ねることにより、さらに高速な読み出し動作を実現することができる。同様に、２行目の期間ＡＤ２ｒと２行目の期間ＳＤ２ｒを重ねること、及び、２行目の期間ＥＤ２ｒと４行目の期間ＳＤ４ｒを重ねることにより、さらに高速な読み出し動作を実現することができる。
【００９１】
（第４の実施形態）
次に、図１及び図８〜図１１を参照して、本発明の第４の実施形態について説明する。なお、第４の実施形態では、撮像装置の基本的な構成と動作は、第１の実施形態と同様であるので、図及び符号を流用して説明する。第１の実施形態における撮像素子１２は、水平メモリ部及び出力部をそれぞれ２組ずつ備えることで、２行同時出力による高速読み出し動作を実現している。以下に説明する第４の実施形態においては、水平メモリ部及び出力部をそれぞれ４組ずつ備えることで、さらなる高速読み出し動作を実現する。
【００９２】
図８は、本実施形態に係る撮像素子１２の概略構成を示す図である。撮像素子１２は、複数の画素１００が配された画素領域１０１、垂直走査部１０２、第１信号選択部１０５ａ及び第２信号選択部１０５ｂ、第１列信号処理部１０６ａ及び第２列信号処理部１０６ｂ、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂを有する。また、撮像素子１２は、第１メモリ選択部１１４ａ及び第２メモリ選択部１１４ｂ、第１水平メモリ部１０８ａ、第２水平メモリ部１０８ｂ、第３水平メモリ部１０８ｃ及び第４水平メモリ部１０８ｄを有する。また、撮像素子１２は、第１水平走査部１０９ａ及び第２水平走査部１０９ｂ、第１出力部１１０ａ、第２出力部１１０ｂ、第３出力部１１０ｃ及び第４出力部１１０ｄ、及びＴＧ（Timing Generator）１１２を有する。
【００９３】
画素領域１０１は、図８にＰ１１〜Ｐ８４で示すように複数の画素１００が行方向（水平方向）・列方向（垂直方向）に行列状（マトリクス状）に配列されている。各画素１００は、不図示の光電変換部とトランジスタとを有する。ここで、例えば、Ｐ１１〜Ｐ１４は１行目となる４画素を示し、Ｐ８１〜Ｐ８４は８行目となる４画素を示す。本実施形態においては、４×８配列（４列８行）の画素領域１０１を例として説明するが、画像領域１０１における画素配列は、この数に限定されるものではない。
【００９４】
垂直走査部１０２、画素制御線１０３、垂直信号線１０４、信号選択部１０５ａ、１０５ｂ、列信号処理部１０６ａ、１０６ｂ、及び列ＡＤ部１０７ａ、１０７ｂは、図２に示した第１の実施形態における撮像素子と同じ動作を行うため、説明は省略する。
【００９５】
第１メモリ選択部１１４ａは、第１列ＡＤ部１０７ａにおいてアナログデジタル変換された行単位の画素の信号を、第１水平メモリ部１０８ａ或いは第３水平メモリ部１０８ｃのどちらか一方に選択的に接続するスイッチとなっている。第２メモリ選択部１１４ｂは、第２列ＡＤ部１０７ｂにおいてアナログデジタル変換された行単位の画素の信号を、第２水平メモリ部１０８ｂ或いは第４水平メモリ部１０８ｄのどちらか一方に選択的に接続するスイッチとなっている。
【００９６】
第１水平メモリ部１０８ａ及び第３水平メモリ部１０８ｃは、第１列ＡＤ部１０７ａにおいてデジタル化された行単位の各列の画素信号を記憶する。第２水平メモリ部１０８ｂ及び第４水平メモリ部１０８ｄは、第２列ＡＤ部１０７ｂにおいてデジタル化された行単位の各列の画素信号を記憶する。ここで、水平メモリ部１０８ａ、１０８ｂ、１０８ｃ、１０８ｄは、対応する列ＡＤ部１０７ａ、１０７ｂにあわせて各列毎に８ビットのデジタル信号を記憶できるものとするが、ＡＤ変換器のビット精度に応じたビット数のデジタル信号が記憶できれば良い。
【００９７】
第１水平走査部１０９ａは、水平メモリ部１０８ａ、１０８ｃに記憶しているデジタル化された画素信号を、それぞれ対応する出力部１１０ａ、１１０ｃに列毎に選択して転送するように、水平メモリ部１０８ａ、１０８ｂを制御する。第２水平走査部１０９ｂは、水平メモリ部１０８ｂ、１０８ｄに記憶しているデジタル化された画素信号を、それぞれ対応する出力部１１０ｂ、１１０ｄに列毎に選択して転送するように、水平メモリ部１０８ｂ、１０８ｄを制御する。
【００９８】
出力部１１０ａ、１１０ｂ、１１０ｃ及び１１０ｄは、デジタル化された行単位の画素信号の前或いは前後に同期信号を付加する。また、出力部１１０ａ、１１０ｂ、１１０ｃ及び１１０ｄは、同期信号付きのデジタル画素信号を、それぞれ対応する出力端子１１１ａ、１１１ｂ、１１１ｃ及び１１１ｄから信号処理部１３へ出力する。ＴＧ１１２は、制御端子１１３を介した同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。
【００９９】
本実施形態に係る出力部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄについて説明する。以下では、第１出力部１１０ａについて説明するが、第２出力部１１０ｂ、第３出力部１１０ｃ、第４出力部１１０ｄについても同様である。図９は、本実施形態に係る出力部１１０ａの構成を示す図である。第１出力部１１０ａは、第１信号変換部２０１ａ、第１パラシリ変換部２０４ａ、第１同期信号付加部２０２ａ、及び第１差動送信バッファ２０３ａを有する。
【０１００】
第１信号変換部２０１ａには、８ビットに対応する８本の水平信号線を介して、第１水平メモリ部１０８ａから送られてくる画素信号Ｄ０ａ、Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａ、Ｄ６ａ及びＤ７ａが入力される。また、第１信号変換部２０１ａには、ＴＧ１１２からクロック信号として送られてくる画素クロック信号Ｓｃｋａが入力される。画素クロック信号Ｓｃｋａは、第１水平走査部１０９ａの転送と同じ周期の信号である。第１信号変換部２０１ａは、画素クロック信号Ｓｃｋａの位相と同期するように、８ビットの画素信号Ｄ０ａ〜Ｄ７ａの位相を調整する。第１信号変換部２０１ａは、さらに、図３に示した第１の実施形態における第１信号変換部において説明した黒レベル調整、列ばらつき補正、信号増幅、色関係処理等を実施しても良い。
【０１０１】
第１パラシリ変換部２０４ａには、画素クロック信号Ｓｃｋａの位相と同期した８ビットの画素信号Ｄ０ａ〜Ｄ７ａ、及びＴＧ１１２からクロック信号として送られてくる画素クロック信号Ｓｃｋａの２倍の周波数をもつ逓倍クロック信号Ｈ２ｃｋａが入力される。第１パラシリ変換部２０４ａは、逓倍クロック信号Ｈ２ｃｋａを用いて、８ビットがそれぞれ８本並列に入力される画素信号Ｄ０ａ〜Ｄ７ａをパラレル・シリアル変換する。例えば、画素信号Ｄ０ａ〜Ｄ７ａを、画素信号Ｄ０ａ・Ｄ１ａ、画素信号Ｄ２ａ・Ｄ３ａ、画素信号Ｄ４ａ・Ｄ５ａ及び画素信号Ｄ６ａ・Ｄ７ａのように、逓倍クロック信号Ｈ２ｃｋａに同期した２ビット直列の４本並列した画素信号に変換して出力する。ここで、逓倍クロック信号Ｈ２ｃｋａは、画素クロック信号Ｓｃｋａの２倍の周波数をもつので、画素クロック信号Ｓｃｋａ当たりのデータ転送量は変化しない。
【０１０２】
第１同期信号付加部２０２ａは、逓倍クロック信号Ｈ２ｃｋａの位相と同期した状態で、画素信号Ｄ０ａ・Ｄ１ａ、Ｄ２ａ・Ｄ３ａ、Ｄ４ａ・Ｄ５ａ及びＤ６ａ・Ｄ７ａのそれぞれに対して、スタート同期信号及び、必要に応じてエンド同期信号を付加する。ここで、同期信号を付加するタイミングは、同期制御部１５からの制御信号に基づいて、ＴＧ１１２から出力される制御信号により制御される。
【０１０３】
第１差動送信バッファ２０３ａは、同期信号を付加した画素信号Ｄ０ａ・Ｄ１ａ、Ｄ２ａ・Ｄ３ａ、Ｄ４ａ・Ｄ５ａ及びＤ６ａ・Ｄ７ａ、及び逓倍クロック信号Ｈ２ｃｋａのそれぞれに対して設けられる。第１差動送信バッファ２０３ａは、それぞれのパルス信号と同極性の正転信号と逆極性の反転信号とを同時に出力する。本実施形態においては、正転画素信号がＤ０Ｐａ〜Ｄ７Ｐａ、反転画素信号がＤ０Ｎａ〜Ｄ７Ｎａとなり、正転逓倍クロック信号がＨ２ｃｋＰａ、反転逓倍クロック信号がＨ２ｃｋＮａとなっている。
【０１０４】
ここで、出力部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに入力される画素クロック信号及び逓倍クロック信号は、同じ信号がＴＧ１１２から送られてくるものとする。しかし、ＴＧ１１２から出力部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄのそれぞれまでの距離に応じた遅延が発生する。そのため、出力部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄにそれぞれ入力される画素クロック信号Ｓｃｋａ、Ｓｃｋｂ、Ｓｃｋｃ、Ｓｃｋｄ、及び逓倍クロック信号Ｈ２ｃｋａ、Ｈ２ｃｋｂ、Ｈ２ｃｋｃ、Ｈ２ｃｋｄは区別して用いるものとする。
【０１０５】
次に、図１０を用いて、第４の実施形態での動作を説明する。図１０は、第４の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図１０において、Ｏｐｒ１は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第１水平メモリ部１０８ａに接続したときの第１の読み出し動作を示す。Ｏｐｒ２は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第２水平メモリ部１０８ｂに接続したときの第２の読み出し動作を示す。Ｏｐｒ３は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第３水平メモリ部１０８ｃに接続したときの第３の読み出し動作を示す。Ｏｐｒ４は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第４水平メモリ部１０８ｄに接続したときの第４の読み出し動作を示す。
【０１０６】
画素領域１０１に配列されている画素のうち、１行目及び５行目の画素の信号を第１の読み出し動作Ｏｐｒ１を用いて読み出し、２行目及び６行目の画素の信号を第２の読み出し動作Ｏｐｒ２を用いて読み出すことにする。また、３行目及び７行目の画素の信号を第３の読み出し動作Ｏｐｒ３を用いて読み出し、４行目及び８行目の画素の信号を第４の読み出し動作Ｏｐｒ４を用いて読み出すことにする。
【０１０７】
第１の読み出し動作Ｏｐｒ１では、まず、期間Ｒｅａｄ１ｒにおいて、第１信号選択部１０５ａが選択された状態で、垂直走査部１０２からの駆動制御信号により、１行目の画素の信号がそれぞれ対応する垂直信号線１０４に読み出される（時刻ｔ６０〜ｔ６１）。このとき、最初に画素をリセットした状態のＮ信号が、第１列信号処理部１０６ａでサンプルホールドされ、続いて光電変換部の信号を読み出した状態のＳ信号が、第１列信号処理部１０６ａでサンプルホールドされる。
【０１０８】
次に、期間ＣＤＳ１ｒにおいて、第１列信号処理部１０６ａが、ＣＤＳ回路でＳ信号からＮ信号を減算することによってＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（時刻ｔ６１以降）。そして、期間ＡＤ１ｒにおいて、第１列ＡＤ部１０７ａが、ノイズ除去された１行目の画素の信号をアナログデジタル変換する。第１の読み出し動作Ｏｐｒ１においては、第１メモリ選択部１１４ａにより第１水平メモリ部１０８ａに接続しているので、デジタル信号に変換された１行目の画素の信号は、第１水平メモリ部１０８ａに記憶される（時刻ｔ６３まで）。ここまでの時刻ｔ６０〜ｔ６３での処理が、１行目の各画素の信号に対する列毎の並列処理になる。
【０１０９】
続いて、期間ＳＤ１ｒにおいて、第１出力部１１０ａ内の第１同期信号付加部２０２ａが逓倍クロック信号Ｈ２ｃｋａの位相と同期した状態で、２ビット直列４本並列した画素信号が送られてくる前にスタート同期信号を付加する（時刻ｔ６３以降）。ここで付加されるスタート同期信号は、２ビット直列４本並列した画素信号それぞれに対して、第１の実施形態におけるスタート同期信号と同じものを用いることができるので、説明は省略する。このとき、正転逓倍クロック信号Ｈ２ｃｋＰａ及び反転逓倍クロック信号Ｈ２ｃｋＮａには、スタート同期信号を付加しない。
【０１１０】
次に、期間ＳｉｇＯｕｔ１ｒにおいて、第１水平走査部１０９ａが第１水平メモリ部１０８ａを列毎に選択し、第１水平メモリ部１０８ａに記憶しているデジタル化された８ビットの画素信号Ｄ０ａ〜Ｄ７ａを第１出力部１１０ａに転送する。そして、第１信号変換部２０１ａが、ＴＧ１１２から送られてくる画素クロック信号Ｓｃｋａの位相と同期するように、８ビットの画素信号Ｄ０ａ〜Ｄ７ａの位相を調整する。また、第１パラシリ変換部２０４ａが、位相が調整された８ビット並列に入力される画素信号Ｄ０ａ〜Ｄ７ａを逓倍クロック信号Ｈ２ｃｋａに同期した２ビット直列の４本並列した画素信号に変換する。その後、第１差動送信バッファ２０３ａが、２ビット直列の４本並列したそれぞれの信号に対応する正転信号と反転信号に変換して、第１出力端子１１１ａから出力する。
【０１１１】
さらに、続けて、期間ＥＤ１ｒにおいて、第１出力部１１０ａ内の第１同期信号付加部２０２ａが逓倍クロック信号Ｈ２ｃｋａの位相と同期した状態で、２ビット直列の４本並列した画素信号が送り出された後にエンド同期信号を付加する（時刻ｔ６７まで）。ここで付加されるエンド同期信号は、２ビット直列の４本並列した画素信号それぞれに対して、第１の実施形態におけるエンド同期信号と同じものを用いることができるので、説明は省略する。このとき、正転逓倍クロック信号Ｈ２ｃｋＰａ及び反転逓倍クロック信号Ｈ２ｃｋＮａには、エンド同期信号ＥＤ１ｒを付加しない。ここまでの時刻ｔ６３〜ｔ６７の期間が、スタート同期信号及びエンド同期信号を付加した１行目の各画素の信号の出力期間になる。
【０１１２】
第１の読み出し動作Ｏｐｒ１においては、１行目の画素の信号の出力後、続けて５行目の画素の信号を出力する。時刻ｔ６７〜ｔ７０の期間が、５行目の各画素の信号について、列毎の読み出し、ＣＤＳ処理、アナログデジタル変換、水平メモリ部への記憶といった列毎の並列処理を実施する期間になる。そして、時刻ｔ７０〜ｔ７１の期間が、スタート同期信号及びエンド同期信号を付加した５行目の各画素の信号の出力期間になる。さらに、第２の実施形態においては、画素領域１０１に配列されている画素１００は８行であるため、時刻ｔ７１以降に、再び１行目の画素の信号の読み出し動作が開始される。
【０１１３】
次に、第２の読み出し動作Ｏｐｒ２においては、垂直信号線１０４が垂直画素列に共通に配線されているため、１行目の画素の信号を読み出す期間Ｒｅａｄ１ｒの終了後から動作を開始する（時刻ｔ６１以降）。まず、期間Ｒｅａｄ２ｒにおいて、第２信号選択部１０５ａが選択された状態で、垂直走査部１０２からの駆動制御信号により、２行目の画素の信号がそれぞれ対応する垂直信号線１０４に読み出される。すなわち、２行目の画素の信号のＮ信号とＳ信号をそれぞれ対応する垂直信号線１０４を介して第２列信号処理部１０６ｂに読み出す（時刻ｔ６１〜ｔ６２）。
【０１１４】
次に、期間ＣＤＳ２ｒにおいて、第２列信号処理部１０６ｂが、ＣＤＳ回路でＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（時刻ｔ６２以降）。そして、期間ＡＤ２ｒにおいて、第２列ＡＤ部１０７ｂが、２行目の画素の信号をアナログデジタル変換する。第２の読み出し動作Ｏｐｒ２においては、第２メモリ選択部１１４ｂにより第２水平メモリ部１０８ｂに接続しているので、デジタル信号に変換された２行目の画素の信号は、第２水平メモリ部１０８ｂに記憶される（時刻ｔ６４まで）。ここまでの時刻ｔ６１〜ｔ６４での処理が、２行目の各画素の信号に対する列毎の並列処理になる。
【０１１５】
続いて、期間ＳＤ２ｒにおいて、第２出力部１１０ｂ内の不図示の第２同期信号付加部が逓倍クロック信号Ｈ２ｃｋｂの位相と同期した状態で、２ビット直列の４本並列した画素信号が送られてくる前にスタート同期信号を付加する（時刻ｔ６４以降）。ここで付加されるスタート同期信号は、第１の読み出し動作Ｏｐｒ１におけるスタート同期信号と同様であるので、説明は省略する。
【０１１６】
ここで、第２の読み出し動作Ｏｐｒ２においては、期間Ｒｅａｄ１ｒの終了後から２行目の画素の信号読み出し動作を開始したため、スタート同期信号を付加する期間ＳＤ２ｒも期間Ｒｅａｄ１ｒに相当する時間遅れて開始する必要がある。
【０１１７】
次に、期間ＳｉｇＯｕｔ２ｒにおいて、第２水平走査部１０９ｂが第２水平メモリ部１０８ｂを列毎に選択し、第２水平メモリ部１０８ｂに記憶しているデジタル化された８ビットの画素信号Ｄ０ｂ〜Ｄ７ｂを第２出力部１１０ｂに転送する。そして、第２出力部１１０ｂの不図示の第２信号変換部が、ＴＧ１１２から送られてくる画素クロック信号Ｓｃｋｂの位相と同期するように、８ビットの画素信号Ｄ０ｂ〜Ｄ７ｂの位相を調整する。また、第２出力部１１０ｂの不図示の第２パラシリ変換部が、位相が調整された８ビット並列に入力される画素信号Ｄ０ｂ〜Ｄ７ｂを逓倍クロック信号Ｈ２ｃｋｂに同期した２ビット直列の４本並列した画素信号に変換する。その後、第２出力部１１０ｂの不図示の第２差動送信バッファが、２ビット直列の４本並列したそれぞれの信号に対応する正転信号と反転信号に変換して、第２出力端子１１１ｂから出力する。
【０１１８】
さらに、続けて、期間ＥＤ２ｒにおいて、第２出力部１１０ｂ内の第２同期信号付加部が逓倍クロック信号Ｈ２ｃｋｂの位相と同期した状態で、２ビット直列の４本並列した画素信号が送り出された後にエンド同期信号を付加する（時刻ｔ６８まで）。ここで付加されるエンド同期信号は、第１の読み出し動作Ｏｐｒ１におけるエンド同期信号と同様であるので、説明は省略する。ここまでの時刻ｔ６４〜ｔ６８の期間が、スタート同期信号及びエンド同期信号を付加した２行目の各画素の信号の出力期間になる。
【０１１９】
第２の読み出し動作Ｏｐｒ２においては、２行目の画素の信号の出力後、続けて６行目の画素の信号を出力する。時刻ｔ６８以降の６行目の画素の信号の出力の説明は、２行目の画素の信号の出力と同様に行えば良いので省略する。そして、第２の実施形態においては、画素領域１０１に配列されている画素１００は８行であるため、６行目の画素の信号の出力以降に、再び２行目の画素の信号の読み出し動作が開始される。
【０１２０】
次に、第３の読み出し動作Ｏｐｒ３においては、垂直信号線１０４が垂直画素列に共通に配線されているため、２行目の画素の信号を読み出す期間Ｒｅａｄ２ｒの終了後から動作を開始する（時刻ｔ６２以降）。
【０１２１】
時刻ｔ６２〜ｔ６５の期間が、３行目の各画素の信号について、列毎の読み出し、ＣＤＳ処理、アナログデジタル変換、水平メモリ部への記憶といった列毎の並列処理を実施する期間になる。そして、時刻ｔ６５〜ｔ６９の期間が、スタート同期信号及びエンド同期信号を付加した３行目の各画素の信号の出力期間になる。時刻ｔ６９以降の７行目の画素の信号の出力の説明は、３行目の画素の信号の出力と同様に行えば良いので省略する。そして、第４の実施形態においては、画素領域１０１に配列されている画素１００は８行であるため、７行目の画素の信号の出力以降に、再び３行目の画素の信号の読み出し動作が開始される。
【０１２２】
次に、第４の読み出し動作Ｏｐｒ４においては、垂直信号線１０４が垂直画素列に共通に配線されているため、３行目の画素の信号を読み出す期間Ｒｅａｄ３ｒの終了後から動作を開始する（時刻ｔ６３以降）。
【０１２３】
時刻ｔ６３〜ｔ６６の期間が、４行目の各画素の信号について、列毎の読み出し、ＣＤＳ処理、アナログデジタル変換、水平メモリ部への記憶といった列毎の並列処理を実施する期間になる。そして、時刻ｔ６６〜ｔ７０の期間が、スタート同期信号及びエンド同期信号を付加した４行目の各画素の信号の出力期間になる。時刻ｔ７０以降の８行目の画素の信号の出力の説明は、４行目の画素の信号の出力と同様に行えば良いので省略する。また、第２の実施形態においては、画素領域１０１に配列されている画素１００は８行であるため、８行目の画素の信号の出力以降に、再び４行目の画素の信号の読み出し動作が開始される。
【０１２４】
このように、第４の実施形態においては、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２を、期間Ｒｅａｄ１ｒ分だけずらせて動作させる必要がある。このため、ＴＧ１１２は、期間Ｒｅａｄ１ｒ、期間ＣＤＳ１ｒ、期間ＡＤ１ｒの間に実施する１行目の画素の信号の読み出しから第１水平メモリ部１０８ａへの記憶までの列毎の並列処理動作を制御することが可能となっている。また、ＴＧ１１２は、期間Ｒｅａｄ１ｒ分だけずらせて、期間Ｒｅａｄ２ｒ、期間ＣＤＳ２ｒ、期間ＡＤ２ｒ期間の間に実施する２行目の画素の信号の読み出しから第２水平メモリ部１０８ｂへの記憶までの列毎の並列処理動作を制御することが可能となっている。
【０１２５】
ここで、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２の開始時刻の差は、垂直信号線１０４が垂直画素列共通に配線されているために１行目の画素の信号の読み出しが終了するまで、２行目の画素の信号の読み出しを開始できないことによる。したがって、第２の読み出し動作Ｏｐｒ２の開始時刻は、期間Ｒｅａｄ１ｒの終了後、所定の時間が経過した後でも構わない。
【０１２６】
さらに、ＴＧ１１２は、前述した列毎の並列処理動作とは別に、スタート同期信号及びエンド同期信号を付加した各行の画素の信号の出力動作をそれぞれ制御することが可能となっている。ここで、１行目の画素の信号に付加したスタート同期信号の出力動作開始タイミングは、１行目の画素の信号の並列処理動作の終了後、所定の時間が経過した後でも構わない。また、例えば２行目の画素の信号に付加したスタート同期信号の出力動作の開始タイミングも、２行目の画素の信号の並列処理動作の終了後、所定の時間が経過した後でも構わない。さらに、１行目の画素信号に付加したスタート同期信号と２行目の画素の信号に付加したスタート同期信号の出力開始タイミングの差も、期間Ｒｅａｄ１ｒ以上で構わない。
【０１２７】
これら期間Ｒｅａｄ１ｒの開始タイミング、期間Ｒｅａｄ２ｒの開始タイミング、期間ＳＤ１ｒの開始タイミング及び期間ＳＤ２ｒの開始タイミングは、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が個別にかつ適宜設定できる。
【０１２８】
以上の説明は、第１の読み出し動作Ｏｐｒ１と第２の読み出し動作Ｏｐｒ２の関係についてのみ述べたものである。第２の読み出し動作Ｏｐｒ２と第３の読み出し動作Ｏｐｒ３の関係、第３の読み出し動作Ｏｐｒ３と第４の読み出し動作Ｏｐｒ４の関係についても同様である。さらには、読み出し動作が繰り返される場合には、４行目の画素信号を読み出す第４の読み出し動作Ｏｐｒ４と５行目の画素信号を読み出す第１の読み出し動作Ｏｐｒ１の関係についても同様である。８行目の画素信号を読み出す第４の読み出し動作Ｏｐｒ４と１行目の画素信号を読み出す第１の読み出し動作Ｏｐｒ１の関係についても同様である。
【０１２９】
ここで、撮像素子１２の出力信号の画素数は、予め決まっているので、同期制御部１５が信号処理部１３に対して、１行分の画素に相当する処理の制御を実施可能であれば、エンド同期信号は省略可能である。
【０１３０】
図１１は、本実施形態に係る信号処理部１３の入力部分の構成を示す図であり、信号処理部１３での信号処理が可能となるように、撮像素子１２から出力される行単位でタイミングがずれたデジタル画素信号を受け取ることが可能な構成になっている。信号処理部１３は、第１入力部４０１ａ、第２入力部４０１ｂ、第３入力部４０１ｃ、第４入力部４０１ｄ、同期信号解読部４０３、シリパラ変換部４０６、及び内部メモリ４０４を有する。
【０１３１】
第１入力部４０１ａ及び第２入力部４０１ｂには、第１出力部１１０ａ及び第２出力部１１０ｂからの画素の信号が、それぞれ第１入力端子４０２ａ及び第２入力端子４０２ｂを介して入力される。また、第３入力部４０１ｃ及び第４入力部４０１ｄには、第３出力部１１０ｃ及び第４出力部１１０ｄからの画素の信号が、それぞれ第３入力端子４０２ｃ及び第４入力端子４０２ｄを介して入力される。
【０１３２】
信号処理部１３に入力される信号は、図９を用いて説明した、１つの信号が正転画素信号及び反転画素信号からなる差動信号であるので、不図示の差動受信バッファにより受信して、通常のパルス信号に変換する。このとき、同時に入力される逓倍クロック信号と信号処理部１３の信号処理クロック信号の位相を比較して、デジタル画素信号の位相を信号処理部１３の信号処理クロック信号の位相に同期させる処理も行う。
【０１３３】
同期信号解読部４０３は、同期信号付きの行単位の画素信号の同期信号を解読して、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号を出力する。シリパラ変換部４０６は、第１出力部１１０ａ、第２出力部１１０ｂ、第３出力部１１０ｃ及び第４出力部１１０ｄから送られてくる２ビット直列の４本並列した画素信号を８ビット並列した画素信号にシリアルパラレル変換し、内部メモリ４０４に記憶させる。例えば、第１出力部１１０ａから送られてくる２ビット直列の４本並列した画素信号Ｄ０ａ・Ｄ１ａ、Ｄ２ａ・Ｄ３ａ、Ｄ４ａ・Ｄ５ａ及びＤ６ａ・Ｄ７ａは、８ビット並列した画素信号Ｄ０ａ〜Ｄ７ａに変換される。内部メモリ４０４は、行単位の画素信号を記憶する。図１１には、１行目から８行目までの画素信号を記憶する領域を、便宜的にそれぞれｍＰ１ｒ〜ｍＰ８ｒとして示している。
【０１３４】
ここで、図１０に示した動作が実施された場合について説明する。第１入力部４０１ａから同期信号解読部４０３に１行目の画素の信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号が、シリパラ変換部４０６に送られる。１行目の画素の信号は、シリパラ変換部４０６で８ビット並列した画素信号に変換されて内部メモリ４０４の領域ｍＰ１ｒに記憶される。次に、第２入力部４０１ｂから同期信号解読部４０３に２行目の画素の信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号とエンド同期信号に挟まれた行単位の画素信号が、シリパラ変換部４０６に送られる。２行目の画素の信号は、シリパラ変換部４０６で８ビット並列した画素信号に変換されて内部メモリ４０４の領域ｍＰ２ｒに記憶される。
【０１３５】
続いて、第３入力部４０１ｃから３行目の画素の信号が入力され、８ビット並列した画素信号に変換されて内部メモリ４０４の領域ｍＰ３ｒに記憶される。さらに続けて、第４入力部４０１ｄから４行目の画素の信号が入力され、８ビット並列した画素信号に変換されて内部メモリ４０４の領域ｍＰ４ｒに記憶される。
【０１３６】
このとき、内部メモリ４０４に対しては、１行目の画素の信号の記憶動作、２行目の画素の信号の記憶動作、３行目の画素の信号の記憶動作及び４行目の画素の信号の記憶動作の一部が重なるタイミングが発生する。しかし、内部メモリ４０４の異なる領域に対する記憶動作なので、制御可能となっている。１行目、２行目、３行目及び４行目の画素の信号の記憶動作の終了後、５行目以降の画素の信号の記憶動作も同様に行う。
【０１３７】
そして、内部メモリ４０４の領域ｍＰ１ｒ〜ｍＰ８ｒに記憶された１行目〜８行目の画素の信号は、同期制御部１５からの制御信号に基づいて、内部メモリ端子４０５から１行毎に信号処理されていくことになる。その後、続けて１行目の画素の信号が入力された場合には、また最初から領域ｍＰ１ｒに記憶すればよい。
【０１３８】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、読み出し時間差に応じて個別にスタート同期信号を設定することで、出力信号の同期制御の手段を提供することができる。そして、信号処理部の入力部分において、解読した同期信号に応じて画素の信号を記憶するメモリ領域を割り当てることで、読み出し時間差に対応した同期制御が実現可能である。これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要がなくなり、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。本実施形態においては、４行同時に出力することが可能となるので、４倍のフレームレートを実現できることになる。
【０１３９】
また、出力部１１０内のパラシリ変換部２０４において、８ビットがそれぞれ８本並列に入力される画素信号を２ビット直列の４本並列した画素信号に変換して出力しているので、４つの出力部１１０すべての差動送信バッファ２０３の数を半減させている。これにより、回路規模縮小と消費電力削減の効果が期待できるとともに、撮像素子からの出力端子数も削減されるので、撮像素子のパケージの小型化も可能になる。
【０１４０】
（第５の実施形態）
次に、図１、図８、図９、図１１及び図１２を参照して、本発明の第５の実施形態について説明する。なお、第５の実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第４の実施形態と同様であるので、図及び符号を流用して説明する。第４の実施形態における信号処理部１３は、撮像素子１２から出力される行単位でタイミングがずれたデジタル画素信号を受け取ることが可能な構成になっている。第５の実施形態においては、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設けることなく、１行目から４行目までの第１画素の信号の同期出力を可能にする方法について説明する。
【０１４１】
図１２は、第５の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図１２において、Ｏｐｒ１は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第１水平メモリ部１０８ａに接続したときの第１の読み出し動作を示す。Ｏｐｒ２は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第２水平メモリ部１０８ｂに接続したときの第２の読み出し動作を示す。Ｏｐｒ３は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第３水平メモリ部１０８ｃに接続したときの第３の読み出し動作を示す。Ｏｐｒ４は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第４水平メモリ部１０８ｄに接続したときの第４の読み出し動作を示す。
【０１４２】
第５の実施形態においては、第１の読み出し動作Ｏｐｒ１における１行目の期間ＳＤ１ｒの開始が、第４の読み出し動作Ｏｐｒ４における４行目の期間ＳＤ４ｒの開始である時刻ｔ８６になっていることが、第４の実施形態と異なる。同様に、第２の読み出し動作Ｏｐｒ２における２行目の期間ＳＤ２ｒの開始、及び第３の読み出し動作Ｏｐｒ３における３行目の期間ＳＤ３ｒの開始が、４行目の期間ＳＤ４ｒの開始である時刻ｔ８６になっていることが、第４の実施形態と異なる。
【０１４３】
第１の読み出し動作Ｏｐｒ１における期間ＡＤ１ｒの終了である時刻ｔ８３において、１行目の画素信号は、デジタル化された行単位の画素信号として、第１水平メモリ部１０８ａに記憶されている。同様に、第２の読み出し動作Ｏｐｒ２における２行目の画素信号及び第３の読み出し動作Ｏｐｒ３における３行目の画素信号も、デジタル化された行単位の画素信号として、それぞれ、第２水平メモリ部１０８ｂ及び第３水平メモリ部１０８ｃに記憶される。記憶された画素信号は、デジタルデータであるため、アナログ信号とは異なり劣化せずに保持しておくことができる。そこで、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が第１水平走査部１０９ａ及び第２水平走査部１０９ｂの動作開始を遅らせる。次に、４行目の期間ＳＤ４ｒの開始である時刻ｔ８６において、１行目の期間ＳＤ１ｒ、２行目の期間ＳＤ２ｒ及び３行目の期間ＳＤ３ｒを開始することで、期間ＳＤ１ｒ、期間ＳＤ２ｒ、期間ＳＤ３ｒ、及び期間ＳＤ４ｒを同期させる。
【０１４４】
続いて、４行目の期間ＳｉｇＯｕｔ４ｒの開始と同時に、１行目の期間ＳｉｇＯｕｔ１ｒ、２行目の期間ＳｉｇＯｕｔ２ｒ及び３行目の期間ＳｉｇＯｕｔ３ｒを開始する。すなわち、４行目の期間ＳｉｇＯｕｔ４ｒの開始と同時に、第１水平走査部１０９ａが第１水平メモリ部１０８ａ及び第３水平メモリ部１０８ｃを列毎に選択し、記憶している８ビットの画素信号を第１出力部１１０ａ及び第３出力部１１０ｃに転送する。同様に、４行目の期間ＳｉｇＯｕｔ４ｒの開始と同時に、第２水平走査部１０９ｂが第２水平メモリ部１０８ｂ及び第４水平メモリ部１０８ｄを列毎に選択し、記憶している８ビットの画素信号を第２出力部１１０ｂ及び第４出力部１１０ｄに転送する。これにより、１行目の第１画素の信号、２行目の第１画素の信号、３行目の第１画素の信号及び４行目の第１画素の信号を同期させることができる。さらに、続けて、４行目の期間ＥＤ４ｒに同期させて、１行目の期間ＥＤ１ｒ、２行目の期間ＥＤ２ｒ及び３行目の期間ＥＤ３ｒを開始する。
【０１４５】
スタート同期信号及びエンド同期信号を付加した１行目の画素の信号の出力期間全体が、期間Ｒｅａｄ２ｒ、期間Ｒｅａｄ３ｒ、及び期間Ｒｅａｄ４ｒ（時刻ｔ８３〜ｔ８６）に相当する時間だけ遅延するように、同期制御部１５が撮像素子１２を制御する。これにより、１行目の画素の信号と４行目の画素の信号を同期させて出力させることができる。同様に、スタート同期信号及びエンド同期信号を付加した２行目の画素の信号の出力期間全体を、期間Ｒｅａｄ３ｒ及び期間Ｒｅａｄ４ｒ（時刻ｔ８４〜ｔ８６）に相当する時間だけ遅延させるように、同期制御部１５が撮像素子１２を制御する。これにより、２行目の画素の信号と４行目の画素の信号を同期させて出力させることができる。
【０１４６】
また、同様に、スタート同期信号及びエンド同期信号を付加した３行目の画素の信号の出力期間全体を、期間Ｒｅａｄ４ｒ（時刻ｔ８５〜ｔ８６）に相当する時間だけ遅延させるように、同期制御部１５が撮像素子１２を制御する。これにより、３行目の画素の信号と４行目の画素の信号を同期させて出力させることができる。したがって、４行目の画素の信号に１行目の画素の信号、２行目の画素の信号及び３行目の画素の信号を同期させて出力させることができる。そして、５行目の画素の信号から８行目の画素の信号についても同様の動作を実行させる。
【０１４７】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、個別にスタート同期信号を設定することで、出力信号を同期させることができる。ただし、スタート同期信号及びエンド同期信号を付加した１行目の画素の信号の出力期間を期間Ｒｅａｄ２ｒ、期間Ｒｅａｄ３ｒ及び期間Ｒｅａｄ４ｒの合計に相当する時間だけ遅延させることとなる。そのため、第１の読み出し動作Ｏｐｒ１における行毎の読み出し時間が期間Ｒｅａｄ２ｒ、期間Ｒｅａｄ３ｒ、及び期間Ｒｅａｄ４ｒの合計に相当する時間だけ長くなることになる。しかし、これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要なく、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。本実施形態においては、４行同時に出力することが可能となるので、４倍近いフレームレートを実現できることになる。
【０１４８】
（第６の実施形態）
次に、図１、図８、図９、図１１及び図１３を参照して、本発明の第６の実施形態について説明する。なお、第６の実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第４の実施形態と同様であるので、図及び符号を流用して説明する。第４の実施形態においては、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することにより、撮像装置における高速読み出し動作を実現している。第６の実施形態においては、列毎の並列処理と画素信号の出力期間の一部を同時に動作させることで、さらなる高速読み出し動作を実現する方法について説明する。
【０１４９】
図１３は、第６の実施形態に係る撮像素子１２の動作例を示すタイミングチャートである。図１３において、Ｏｐｒ１は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第１水平メモリ部１０８ａに接続したときの第１の読み出し動作を示す。Ｏｐｒ２は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第２水平メモリ部１０８ｂに接続したときの第２の読み出し動作を示す。Ｏｐｒ３は、第１信号選択部１０５ａが選択され、かつ、第１メモリ選択部１１４ａにより第３水平メモリ部１０８ｃに接続したときの第３の読み出し動作を示す。Ｏｐｒ４は、第２信号選択部１０５ｂが選択され、かつ、第２メモリ選択部１１４ｂにより第４水平メモリ部１０８ｄに接続したときの第４の読み出し動作を示す。
【０１５０】
第６の実施形態においては、次の点が第４の実施形態と異なる。各読み出し動作Ｏｐｒにおけるスタート同期信号を付加する期間ＳＤの終了が、アナログデジタル変換する期間ＡＤの終了と同時になっている。また、各読み出し動作Ｏｐｒにおけるエンド同期信号を付加する期間ＥＤの開始が、それぞれ次の読み出し行の期間Ｒｅａｄの開始と同時になっている。
【０１５１】
第１の読み出し動作Ｏｐｒ１における期間ＡＤ１ｒの終了である時刻ｔ１０３において、１行目の画素の信号は、デジタル化された行単位の画素信号として、第１水平メモリ部１０８ａに記憶されている。したがって、時刻ｔ１０３後であれば、１行目の期間ＳｉｇＯｕｔ１ｒを開始することは可能である。そこで、期間ＡＤ１ｒの終了と期間ＳＤ１ｒの終了が同時になるように、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が第１同期信号付加部２０２ａからスタート同期信号を出力させる。そして、期間ＳＤ１ｒの終了後、続けて１行目の期間ＳｉｇＯｕｔ１ｒを開始する。
【０１５２】
また、期間ＳｉｇＯｕｔ１ｒの終了である時刻ｔ１０５に続けて、エンド同期信号を出力させる。そして、同時に、５行目の画素の信号を読み出す期間Ｒｅａｄ５ｒを開始し、これ以降、１行目の画素の信号と同様な動作が実施される。
【０１５３】
同様に、第２〜第４の読み出し動作Ｏｐｒにおいても、期間ＡＤの終了と期間ＳＤの終了が同時になるように、同期制御部１５からの制御信号に基づいて、ＴＧ１１２が同期信号付加部からスタート同期信号を出力させる。そして、期間ＳＤの終了後、続けて対応する行の期間ＳｉｇＯｕｔを開始する。次に、期間ＳｉｇＯｕｔの終了後、続けて対応する行のエンド同期信号を出力させる。そして、同時に、それぞれ次の読み出し行の期間Ｒｅａｄを開始し、これ以降、同様な動作が実施される。
【０１５４】
以上のように、本実施形態においては、複数の出力手段の信号それぞれに対して、読み出し時間差に応じて個別にスタート同期信号を設定することで、出力信号の同期制御の手段を提供することができる。そして、信号処理部の入力部分において、解読した同期信号に応じた画素の信号を記憶するメモリ領域を割り当てることで、読み出し時間差に対応した同期制御が実現可能である。これにより、撮像素子の出力手段の後段にＦＩＦＯメモリやディレイラインを設ける必要がなくなり、複数の画素の信号を共通の読み出し手段と異なる出力手段を用いて別々に出力することが可能となるので、撮像装置における高速読み出し動作が実現できる。本実施形態においては、４行同時に出力することが可能となるので、４倍のフレームレートを実現できることになる。さらに、本実施形態においては、期間ＡＤと期間ＳＤを重ねること、及び期間ＥＤと期間Ｒｅａｄを重ねることにより、さらに高速な読み出し動作を実現することができる。
【０１５５】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１５６】
１１：光学系  １２：撮像素子  １３：信号処理部  １５：同期制御部  １００：画素  １０１：画素領域  １０２：垂直走査部  １０３：画素制御線  １０４：垂直信号線  １０５：信号選択部  １０６：列信号処理部  １０７：列ＡＤ部  １０８：水平メモリ部  １０９：水平走査部  １１０：出力部  １１２：信号生成部（ＴＧ）  １１４：メモリ選択部  ２０１：第１信号変換部  ２０２：第１同期信号付加部  ４０３：同期信号解読部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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