(57)【要約】【課題】回路規模や消費電力の増加を抑えつつ、冗長性を持たせて誤判定があってもそのデータを補償した出力データを得ることができるＡ／Ｄ変換器およびＡ／Ｄ変換方法の提供を図る。【解決手段】アナログ入力電圧Ｖｉを受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換器であって、前記アナログ入力電圧を判定する複数の比較器CMP1，CMP2，CMP3と、前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出し、前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器CMP1を特定して冗長制御を行う冗長制御部４，５と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アナログ入力電圧を受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換器であって、
前記アナログ入力電圧を判定する複数の比較器と、
前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出し、前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器を特定して冗長制御を行う冗長制御部と、を有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第１判定は、最上位ビットを含む上位ビット側のＡ／Ｄ変換を行う１回目判定であり、
前記第２判定は、前記１回目判定の次に行う２回目判定である、
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
さらに、前記アナログ入力電圧を受け取って電荷再分配を行う、複数のキャパシタおよび複数のスイッチを有する容量ＤＡＣと、
前記複数の比較器の出力に基づいて、前記容量ＤＡＣにおける電荷再分配を制御するＳＡＲ制御ロジックと、を有する、
ことを特徴とする請求項１または請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記冗長制御部による冗長制御は、
第１比較器の冗長範囲を設定するために、前記アナログ入力電圧と、前記複数の比較器に与える参照電圧とを相対的にシフトさせて行う、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項５】
前記冗長制御部は、
前記複数の比較器による前記アナログ入力電圧の判定時間を検出する判定時間検出回路と、
前記判定時間検出回路の出力に基づいて、前記複数の比較器に与える参照電圧を制御する参照電圧制御回路と、を含み、
前記参照電圧制御回路は、
前記複数の比較器のうち、前記第１判定における判定時間が最も長い前記第１比較器に対して冗長性を持たせるように、前記複数の比較器に与える参照電圧を制御する、
ことを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項６】
前記参照電圧制御回路は、
前記複数の比較器に与える参照電圧を、所定の電圧レベルだけシフトする、
ことを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項７】
前記複数の比較器に与える参照電圧をシフトする前記所定の電圧レベルは、前記第２判定における最下位ビットの１ビット分の電圧レベルである、
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記冗長制御部は、
前記複数の比較器による前記アナログ入力電圧の判定完了タイミングを検出する判定完了タイミング検出回路と、
前記判定完了タイミング検出回路の出力に基づいて、前記容量ＤＡＣを介して冗長範囲を制御する冗長範囲制御回路と、を含み、
前記冗長範囲制御回路は、
前記複数の比較器のうち、前記第１判定における判定完了タイミングが最も早い前記第１比較器に対して冗長性を持たせるように、前記容量ＤＡＣの出力電圧を制御する、
ことを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項９】
前記冗長範囲制御回路は、
前記容量ＤＡＣの出力電圧を、所定の電圧レベルだけシフトする、
ことを特徴とする請求項８に記載のＡ／Ｄ変換器。
【請求項１０】
前記容量ＤＡＣの出力電圧をシフトする前記所定の電圧レベルは、前記第２判定における最下位ビットの１ビット分の電圧レベルである、
ことを特徴とする請求項９に記載のＡ／Ｄ変換器。
【請求項１１】
アナログ入力電圧を受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換方法であって、
複数の比較器により、前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出し、
前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器を特定し、
前記第１比較器の冗長範囲を設定するために、前記アナログ入力電圧と、前記複数の比較器に与える参照電圧とを相対的にシフトさせる、
ことを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、Ａ／Ｄ変換器(アナログ／デジタル変換器：Analog-to-Digital Converter)およびＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
近年、様々な分野でＡ／Ｄ変換器が幅広く利用されているが、Ａ／Ｄ変換方式としては、例えば、フラッシュ型(並列比較型)のように１回でＡ／Ｄ変換を完了させる方式の他に、小ビットのＡ／Ｄ変換を繰り返して徐々に範囲を特定する方式がある。
【０００３】
このような少ビットのＡ／Ｄ変換を繰り返して徐々に範囲を特定するＡ／Ｄ変換器として、サブレンジング(sub-ranging)型Ａ／Ｄ変換器が知られている。このサブレンジング型Ａ／Ｄ変換器は、例えば、４ビットのＡ／Ｄ変換を、まず、上位２ビットを粗判定として行い、その後、下位２ビットを密判定として段階的に行うものである。
【０００４】
また、１ビット或いは小ビットのＡ／Ｄ変換を、最上位ビット側から最下位ビット側に向けて繰り返し行い、徐々に範囲を特定する逐次比較(ＳＡＲ：Successive Approximation Register)型Ａ／Ｄ変換器も提案されている。
【０００５】
このＳＡＲ型Ａ／Ｄ変換器は、比較的簡単な回路構成で実現することができ、また、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造可能である。
【０００６】
ところで、従来、Ａ／Ｄ変換器としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２０９８７０号公報
【特許文献２】特開２００９−３０２７１６号公報
【特許文献３】特開平０６−０８５６７７号公報
【特許文献４】特開２０１０−０４５５７９号公報
【特許文献５】特開２００５−１３６５４０号公報
【非特許文献】
【０００８】
【非特許文献１】Hyeok-Ki Hong et al., "A 7b 1GS/s 7.2mW Nonbinary 2b/cycle SAR ADC with Register-to-DAC Direct Control," 978-1-4673-1556-2/12, IEEE, September 2012 (Custom Integrated Circuits Conference (CICC), 2012 IEEE)
【非特許文献２】Kentaro Yoshioka et al., "An 8bit 0.35-0.8V 0.5-30MS/s 2bit/step SAR ADC with Wide Range Threshold Configuring Comparator," ESSCIRC, pp.381-384, IEEE, September 2012
【非特許文献３】Joshua J. Kang et al., "A 12b 11MS/s Successive Approximation ADC with two comparators in 0.13μm CMOS," Symposium on VLSI Circuits Digest of Technical Papers, pp.240-241, June 2009
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、サブレンジング型Ａ／Ｄ変換器では、例えば、上位２ビットの粗判定において、アナログ入力電圧と参照電圧を比較する比較器に判定誤差(オフセット)が存在すると、誤った判定を行う虞がある。
【００１０】
具体的に、例えば、入力電圧をＡ／Ｄ変換した粗判定による上位２ビットのデジタルデータが、正しくは『０１』なのが、比較器のオフセット等により『００』と判定されてしまうと、密判定における下位２ビットのデジタルデータでは修正することが困難になる。すなわち、密判定による下位２ビットのデジタルデータが『１１』となっても、粗判定による上位２ビットのデジタルデータを『０１』に修正することにはならない。
【００１１】
そのため、比較器のオフセット等を考慮して冗長範囲を設定することも考えられるが、その冗長範囲に対する比較器を追加して設けることになるため、Ａ／Ｄ変換器の回路規模や消費電力が増加するため、好ましくない。
【課題を解決するための手段】
【００１２】
一実施形態によれば、アナログ入力電圧を受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換器であって、複数の比較器と、冗長制御部と、を有するＡ／Ｄ変換器が提供される。
【００１３】
前記複数の比較器は、前記アナログ入力電圧を判定する。前記冗長制御部は、前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出する。さらに、前記冗長制御部は、前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器を特定して冗長制御を行う。
【発明の効果】
【００１４】
開示のＡ／Ｄ変換器およびＡ／Ｄ変換方法は、回路規模や消費電力の増加を抑えつつ、冗長性を持たせて誤判定があってもそのデータを補償した出力データを得ることができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、Ａ／Ｄ変換器の例を説明するための図である。
【図２】図２は、Ａ／Ｄ変換器の第１実施例を示すブロック図である。
【図３】図３は、図２に示すＡ／Ｄ変換器の動作を説明するための図である。
【図４】図４は、図２に示すＡ／Ｄ変換器における比較器の一例を示す図である。
【図５】図５は、図４に示す比較器の判定動作を説明するための図である。
【図６】図６は、比較器がオフセットを持つ場合のＡ／Ｄ変換器の動作を説明するための図(その１)である。
【図７】図７は、比較器がオフセットを持つ場合のＡ／Ｄ変換器の動作を説明するための図(その２)である。
【図８】図８は、Ａ／Ｄ変換器の第２実施例を示すブロック図である。
【図９】図９は、図８に示すＡ／Ｄ変換器における比較器の一例を示す図である。
【図１０】図１０は、図８に示すＡ／Ｄ変換器におけるＣＤＡＣの動作を説明するための図(その１)である。
【図１１】図１１は、図８に示すＡ／Ｄ変換器におけるＣＤＡＣの動作を説明するための図(その２)である。
【発明を実施するための形態】
【００１６】
まず、Ａ／Ｄ変換器およびＡ／Ｄ変換方法の実施例を詳述する前に、Ａ／Ｄ変換器の例、並びに、Ａ／Ｄ変換器における課題を、図１を参照して説明する。
【００１７】
図１は、Ａ／Ｄ変換器の例を説明するための図である。ここで、図１(a)は、一般的なサブレンジング(sub-ranging)型Ａ／Ｄ変換器の動作を説明するためのものであり、アナログ入力電圧Ｖｉを４ビットのデジタルデータに変換する場合を示す。また、図１(b)は、冗長範囲を設けた(冗長性を持たせた)Ａ／Ｄ変換器の動作を説明するためのものである。
【００１８】
図１(a)に示されるように、アナログ入力電圧Ｖｉを４ビットデジタルデータに変換する場合、まず、入力電圧Ｖｉをサンプリングする。さらに、異なる参照電圧(例えば、フルスケールＶREF0からＶREF4を四等分した電圧)ＶREF1，ＶREF2，ＶREF3を受け取る３つの比較器CMP1，CMP2，CMP3を使用して粗判定を行う。
【００１９】
この粗判定により、アナログ入力電圧ＶｉをＡ／Ｄ変換した上位２ビットのデジタルデータが求められ、図１(a)の例において、上位２ビットのデジタルデータは、『０１』として求められる。
【００２０】
すなわち、図１(a)では、入力電圧Ｖｉが参照電圧ＶREF1とＶREF2の間にあるため、比較器CMP2およびCMP3は『０』(入力電圧Ｖｉが参照電圧ＶREF2，ＶREF3よりも低い)を出力し、比較器CMP1は『１』(入力電圧Ｖｉが参照電圧ＶREF1よりも高い)を出力する。
【００２１】
次に、参照電圧の選択を行って、より細かい(解像度の高い)密判定を行う。例えば、参照電圧ＶREF1からＶREF2までの電圧範囲を四等分した参照電圧ＶREF11，ＶREF12，ＶREF13を選択し、その参照電圧ＶREF11，ＶREF12，ＶREF13を受け取る３つの比較器CMP1，CMP2，CMP3を使用して、より細かいＡ／Ｄ変換(密判定)を行う。
【００２２】
図１(a)では、入力電圧Ｖｉが参照電圧ＶREF12とＶREF13の間にあるため、密判定において、比較器CMP3は『０』を出力し、比較器CMP2，CMP1は『１』を出力する。従って、下位２ビットは『１０』になり、アナログ入力電圧Ｖｉは、４ビットのデジタルデータ『０１１０』に変換されることにある。なお、密判定を行った後は、次のサンプリングが行われる。
【００２３】
このように、サブレンジング型Ａ／Ｄ変換器では、例えば、上位判定(粗判定)により判定結果が０／１で入れ替わる範囲(Ｖｉを含む２つの比較器の参照電圧の範囲)を絞り込み、その絞り込んだ範囲内で下位判定(密判定)を行ってより細かいデジタルデータを得る。すなわち、上位２ビットのＡ／Ｄ変換を粗判定として第１ステップで行い、その後、下位２ビットのＡ／Ｄ変換を密判定として第２ステップで行う。
【００２４】
しかしながら、図１(a)を参照して説明したＡ／Ｄ変換器では、例えば、入力電圧Ｖｉと比較器の判定電圧の電位差が小さい場合、その比較器にオフセットが存在すると、誤判定を招くことになる。
【００２５】
具体的に、入力電圧Ｖｉが粗判定における比較器CMP1の参照電圧ＶREF1よりも高い場合(判定『１』のとき)、例えば、比較器CMP1のオフセットにより誤って参照電圧ＶREF1よりも低いと判定(判定『０』)すると、密判定による判定では正すことが困難になる。特に、比較器のオフセット等により上位ビットの判定を誤り、下位のＡ／Ｄ変換範囲を間違えてしまうと、その入力電圧Ｖｉ付近のＡ／Ｄ変換結果の直線性が劣化することになる。
【００２６】
図１(b)は、このような問題に対して、冗長範囲を設けるようにしたものである。すなわち、図１(b)では、密判定において、例えば、参照電圧ＶREF1(低電位側)およびＶREF2(高電位側)に対して、それぞれ冗長範囲を設ける(冗長性を持たせる)ために、比較器CMP0，CMP4が追加されている。
【００２７】
すなわち、例えば、下位ビットの判定(密判定)において、２つの比較器CMP0，CMP4の参照電圧を外側にオーバラップするような電圧レベルＶREF1，ＶREF2として判定を行うことにより、オフセットを冗長範囲の大きさだけ許容することが可能になる。
【００２８】
しかしながら、図１(b)に示すＡ／Ｄ変換器では、例えば、常に、２つの比較器CMP1，CMP3の外側にオーバラップする冗長範囲を設定し、入力電圧Ｖｉが、その冗長範囲にあるかどうかの判定を行うための比較器CMP0，CMP4を追加することになる。これは、回路および消費電力の増加を招くことになる。
【００２９】
さらに、例えば、入力電圧Ｖｉと参照電圧ＶREF1が、Ｖｉ≒ＶREF1のとき、参照電圧ＶREF1側の冗長性は、比較器CMP1のオフセットの影響を緩和するために非常に意味がある。しかしながら、参照電圧ＶREF2側の冗長性に関しては、十分にＶｉ＜ＶREF2であり、比較器CMP2のオフセットの影響はないため無駄になってしまう。
【００３０】
以下、Ａ／Ｄ変換器およびＡ／Ｄ変換方法の実施例を、添付図面を参照して詳述する。なお、本明細書では、説明を簡略化するために、２ビット／ステップ・逐次比較(ＳＡＲ)型のＡ／Ｄ変換器を例として説明するが、本実施例は、３ビット／ステップ以上のＳＡＲ型Ａ／Ｄ変換器に対しても適用することができる。
【００３１】
図２は、Ａ／Ｄ変換器の第１実施例を示すブロック図であり、２ビット／ステップ・ＳＡＲ型Ａ／Ｄ変換器を示すものである。図２において、参照符号１はスイッチ、２は容量Ｄ／Ａ変換器(ＣＤＡＣ)、３はＳＡＲ制御ロジック、４は判定時間検出回路、そして、５は参照電圧制御回路を示す。ここで、判定時間検出回路４および参照電圧制御回路５は、冗長制御部を形成する。
【００３２】
スイッチ１は、アナログ入力電圧ＶｉをＣＤＡＣ２に入力させるかどうかを制御し、ＣＤＡＣ２は、複数のキャパシタおよびスイッチにより入力電圧Ｖｉに対するサンプル・アンド・ホールド機能を有し、電荷を再分配して電圧Ｖａを出力する。
【００３３】
すなわち、ＳＡＲ制御ロジック３は、比較器CMP1，CMP2，CMP3の出力を受け取り、その判定結果(デジタルデータ)に基づいた制御信号をＣＤＡＣ２に出力する。ＣＤＡＣ２は、ＳＡＲ制御ロジック３からの制御信号に基づいて、次のステップ(Ａ／Ｄ変換処理)に適した電圧Ｖａを出力するようになっている。
【００３４】
ここで、ＣＤＡＣ２およびＳＡＲ制御ロジック３は、知られている様々な構成のものを適用することができ、後に、図１０および図１１を参照して詳述するように、シングルエンド構成であってもよいが、差動構成のものも適用することができる。
【００３５】
また、図２に示すＡ／Ｄ変換器は、１回のＡ／Ｄ変換処理(１ステップ)で同時に２ビットのＡ／Ｄ変換を行うため、ＣＤＡＣ２およびＳＡＲ制御ロジック３は、２ビット／ステップのＡ／Ｄ変換に適した電圧Ｖａを出力するようになっている。
【００３６】
ここで、前述したように、第１実施例のＡ／Ｄ変換器は、２ビット／ステップのものに限定されず、３ビット／ステップ以上のＡ／Ｄ変換器に適用することができる。なお、例えば、３ビット／ステップのＡ／Ｄ変換器に適用する場合、図２に示す３つの比較器CMP1〜CMP3はさらに多く(例えば、７個)設けられることになる。
【００３７】
ＣＤＡＣ２の出力電圧Ｖａ(Ｖｉ)は、３つの比較器CMP1〜CMP3の一方の入力に与えられ、各比較器CMP1〜CMP3の他方の入力には、それぞれ参照電圧制御回路５からの参照電圧が与えられる。
【００３８】
ここで、参照電圧制御回路５は、判定時間検出回路４により判定された各比較器CMP1，〜CMP3の判定時間に基づいた参照電圧を生成し、それぞれの比較器CMP1〜CMP3の他方の入力に与える。
【００３９】
図３は、図２に示すＡ／Ｄ変換器の動作を説明するための図であり、第１実施例の２ビット／ステップ・ＳＡＲ型Ａ／Ｄ変換器の動作を、アナログ入力電圧Ｖｉと参照電圧ＶREF1，ＶREF2の関係に基づいて説明するためのものである。
【００４０】
ここで、図３(a)〜図３(c)は、１回目の判定動作(１回目判定：図１(a)および図１(b)における粗判定に相当)における入力電圧Ｖｉと参照電圧ＶREF1，ＶREF2の関係に基づいて、２回目の判定動作(２回目判定：密判定に相当)を説明するものである。すなわち、図３(a)は、Ｖｉ≒ＶREF1の場合を示し、図３(b)は、ＶｉがＶREF1とＶREF2の中間付近の場合を示し、そして、図３(c)は、Ｖｉ≒ＶREF2の場合を示す。
【００４１】
まず、アナログ入力電圧ＶｉをＡ／Ｄ変換して上位２ビットのデジタルデータを求める１回目判定(第１判定)において、ＶｉがＶREF1とＶREF2の中間付近の場合は、図３(b)に示されるように、図１(a)と同様の参照電圧ＶREF11〜ＶREF13を使用する。
【００４２】
すなわち、１回目判定(第２判定)により、ＶｉがＶREF1とＶREF2の中間付近であることが検出(認識)された場合は、例えば、比較器CMP1，CMP2の判定誤差(オフセット)により誤判定を招く虞がなく、冗長性を持たせなくてもよいと判断する。
【００４３】
ここで、入力電圧Ｖｉ(ＣＤＡＣ２の出力電圧Ｖａ)と参照電圧ＶREF1，ＶREF2の電圧レベルの関係は、例えば、判定時間検出回路４により検出される比較器CMP1，CMP2の判定時間から認識することができる。なお、Ｖｉ(Ｖａ)とＶREF1，ＶREF2の電圧レベルの関係は、後に、図４および図５を参照して詳述する。
【００４４】
そのため、図３(b)に示されるように、２回目判定では、例えば、参照電圧ＶREF1からＶREF2までの電圧範囲を四等分した参照電圧ＶREF11，ＶREF12，ＶREF13を生成し、それぞれ比較器CMP1，CMP2，CMP3の他方の入力に与えて比較(判定)処理を行う。
【００４５】
次に、図３(a)に示されるように、判定時間検出回路４が、１回目判定により、Ｖｉ≒ＶREF1であると認識した場合は、参照電圧ＶREF1により判定を行う比較器CMP1に対して冗長範囲を設定する。
【００４６】
すなわち、１回目判定により、Ｖｉ≒ＶREF1とされた場合は、図３(b)における参照電圧ＶREF11，ＶREF12，ＶREF13を低電位側へＶｒ／ｋだけシフトさせ、参照電圧ＶREF11a，ＶREF12a，ＶREF13aを比較器CMP1，CMP2，CMP3の他方の入力に与えて判定処理を行う。ここで、Ｖｒは、ＶREF1とＶREF2の差分の絶対値を表している。なお、Ｖｉ≒ＶREF1のとき、参照電圧ＶREF2により判定を行う比較器CMP2に対しては、冗長範囲を設定しなくてもよい。
【００４７】
従って、図３(a)のように、Ｖｉ≒ＶREF1のときに比較器CMP1〜CMP3の他方の入力に与える参照電圧ＶREF11a〜ＶREF13aは、次のように表すことができる。ここで、ｋは、判定動作の回数に従って、すなわち、Ａ／Ｄ変換の細かさ(解像度)に従って、例えば、２ビット／ステップの場合は、４，１６，６４，…と変化する。
ＶREF11a＝ＶREF11−Ｖｒ／ｋ
ＶREF12a＝ＶREF12−Ｖｒ／ｋ
ＶREF13a＝ＶREF13−Ｖｒ／ｋ
【００４８】
このように、Ｖｉ≒ＶREF1の場合は、通常の２回目判定で使用する参照電圧ＶREF11，ＶREF12，ＶREF13を低電位側へＶｒ／ｋだけシフトさせることにより、比較器CMP1によるＶREF1付近の冗長性を持たせることが可能になる。
【００４９】
逆に、図３(c)に示されるように、判定時間検出回路４が、１回目判定により、Ｖｉ≒ＶREF2であると認識した場合は、参照電圧ＶREF2により判定を行う比較器CMP2に対して冗長範囲を設定する。なお、Ｖｉ≒ＶREF2のとき、参照電圧ＶREF1により判定を行う比較器CMP1に対しては、冗長範囲を設定しなくてもよい。
【００５０】
すなわち、１回目判定により、Ｖｉ≒ＶREF2とされた場合は、図３(b)における参照電圧ＶREF11，ＶREF12，ＶREF13を高電位側へＶｒ／ｋだけシフトさせ、参照電圧ＶREF11c，ＶREF12c，ＶREF13cを比較器CMP1，CMP2，CMP3の他方の入力に与えて判定処理を行う。
【００５１】
従って、図３(c)のように、Ｖｉ≒ＶREF2のときに比較器CMP1〜CMP3の他方の入力に与える参照電圧ＶREF11c〜ＶREF13cは、次のように表すことができる。
ＶREF11c＝ＶREF11＋Ｖｒ／ｋ
ＶREF12c＝ＶREF12＋Ｖｒ／ｋ
ＶREF13c＝ＶREF13＋Ｖｒ／ｋ
【００５２】
このように、Ｖｉ≒ＶREF2の場合は、通常の２回目判定で使用する参照電圧ＶREF11，ＶREF12，ＶREF13を高電位側へＶｒ／ｋだけシフトさせることにより、比較器CMP2によるＶREF2付近の冗長性を持たせることが可能になる。
【００５３】
以上において、アナログ入力電圧Ｖｉが、図３(a)のＶｉ≒ＶREF1の場合、或いは、図３(c)のＶｉ≒ＶREF2の場合に、図３(b)の参照電圧ＶREF11〜ＶREF13をシフトさせる電圧レベル(幅)は、Ｖｒ／ｋに限定されない。
【００５４】
すなわち、参照電圧ＶREF11〜ＶREF13をシフトさせる電圧レベルは、その判定処理(各Ａ／Ｄ変換ステップ)でＡ／Ｄ変換を行う最下位ビット(ＬＳＢ)の１ビット分の幅(Ｖｒ／ｋ)に限定されず、最適な大きさに設定することができる。
【００５５】
このように、第１実施例のＡ／Ｄ変換器によれば、例えば、図１(b)を参照して説明したような冗長性を持たせるための比較器を追加することなく、例えば、比較器のオフセットにより誤判定が生じる虞がある比較器に対して冗長性を持たせることができる。
【００５６】
すなわち、第１実施例のＡ／Ｄ変換器によれば、追加の比較器を設けることなく、回路規模や消費電力の増加を抑えつつ、冗長性を持たせて誤判定があってもそのデータを補償した出力データを得ることが可能になる。
【００５７】
図４は、図２に示すＡ／Ｄ変換器における比較器の一例を示す図である。図４に示されるように、図２のＡ／Ｄ変換器における比較器CMP1，CMP2，CMP3は、同様の回路構成を有し、それぞれｐＭＯＳトランジスタＴＰ１，ＴＰ２，ｎＭＯＳトランジスタＴＮ１〜ＴＮ４およびスイッチＳＷ１〜ＳＷ３を含む。ここで、参照符号Ｖddは、高電位電源線を示し、Ｖssは、低電位電源線(接地)を示す。
【００５８】
ここで、トランジスタＴＰ１，ＴＮ１およびＴＰ２，ＴＮ２は、２つのインバータの入出力を交差接続したラッチとされ、ゲートに入力電圧Ｖｉと参照電圧ＶREFxが入力された差動対トランジスタＴＮ３，ＴＮ４と共に、ラッチ機能を有する差動増幅器を形成する。
【００５９】
スイッチＳＷ１，ＳＷ２は、それぞれトランジスタＴＰ１，ＴＰ２のソース−ドレイン間に並列接続され、入力電圧Ｖｉと参照電圧ＶREFxの判定(比較)時にオフする。一方、スイッチＳＷ３は、差動対トランジスタＴＮ３，ＴＮ４の共通接続されたソースと低電位電源線Ｖssの間に設けられ、入力電圧Ｖｉと参照電圧ＶREFxの判定時にオンする。
【００６０】
なお、参照符号ＶREFxは、例えば、比較器CMP1において、１回目判定時には参照電圧ＶREF1を示し、２回目判定時には参照電圧ＶREF11(ＶREF11a，ＶREF11c)を示し、さらに、第３判定時以降における参照電圧も示している。
【００６１】
ＳＷ１，ＳＷ２がオフしてＳＷ３がオンする判定動作時において、ＶｉがＶREFxよりも電圧レベルが高いと、ＴＮ３を流れる電流がＴＮ４を流れる電流よりも大きくなり、その結果、ＶＱＭが『０』になりＶＱＰが『１』になって、その状態を保持する。
【００６２】
また、判定動作時において、ＶREFxがＶｉよりも電圧レベルが高いと、ＴＮ４を流れる電流がＴＮ３を流れる電流よりも大きくなり、その結果、ＶＱＰが『０』になりＶＱＭが『１』になって、その状態を保持する。
【００６３】
図５は、図４に示す比較器の判定動作を説明するための図であり、図５(a)は、判定時間検出回路４(判定完了タイミング検出回路４０)の一例を示す。また、図５(b)は、図５(a)の回路による｜Ｖｉ−ＶREFx｜＞０の場合の動作を示し、図５(c)は、図５(a)の回路による｜Ｖｉ−ＶREFx｜≒０の場合の動作を示す。
【００６４】
図５(a)に示されるように、判定時間検出回路４は、例えば、排他的論理和(ＥＸＯＲ)回路４００を有し、比較器CMP1，CMP2，CMP3の各差動出力ＶＱＰ，ＶＱＭが異なるレベル(『１』，『０』)の時に判定完了信号Ｓｃを出力する。
【００６５】
なお、図５(a)に示す回路は、比較器CMP1，CMP2，CMP3において判定が完了したタイミングに高レベル『１』の判定完了信号Ｓｃを出力するものである。そのため、例えば、図２における判定時間検出回路４として判定時間そのものを出力するには、例えば、スイッチＳＷ３をオンするタイミングから判定完了信号Ｓｃが出力されるタイミングまでカウントを継続するタイマ(カウンタ)も設けることになる。
【００６６】
ここで、図５(b)と図５(c)の比較から明らかなように、｜Ｖｉ−ＶREFx｜＞０の場合の判定時間Δｔ1は、｜Ｖｉ−ＶREFx｜≒０の場合の判定時間Δｔ2よりも短くなるのが分かる。
【００６７】
すなわち、｜Ｖｉ−ＶREFx｜≒０のとき、例えば、図３(a)に示すＶｉ≒ＶREF1、並びに、図３(c)に示すＶｉ≒ＶREF2のとき、差動対トランジスタＴＮ３，ＴＮ４を流れる電流の差は、｜Ｖｉ−ＶREFx｜＞０のときよりも小さくなる。なお、｜Ｖｉ−ＶREFx｜＞０のときは、例えば、図３(b)に示すＶｉがＶREF1とＶREF2の中間付近のときに対応する。
【００６８】
そのため、比較器の差動出力ＶＱＰ，ＶＱＭ(ＶＱＭ，ＶＱＰ)が異なるレベル(『１』，『０』)に確定するまでの時間(判定時間)に関して、｜Ｖｉ−ＶREFx｜≒０のときの判定時間Δｔ2は、｜Ｖｉ−ＶREFx｜＞０の判定時間Δｔ1よりも長くなる。すなわち、｜Ｖｉ−ＶREFx｜＞０の場合の判定時間Δｔ1は、｜Ｖｉ−ＶREFx｜≒０の場合の判定時間Δｔ2よりも短くなる。
【００６９】
このように、図２に示す第１実施例のＡ／Ｄ変換器では、１回目判定において判定時間検出回路４により求めた判定時間(Δｔ1，Δｔ2)から各比較器のアナログ入力電圧Ｖｉと参照電圧ＶREFxの電圧レベル差(｜Ｖｉ−ＶREFx｜)を認識する。
【００７０】
そして、参照電圧制御回路５は、判定時間検出回路４の出力に基づいて、２回目判定における参照電圧の制御、すなわち、図３(a)〜図３(c)を参照して説明した２回目判定における参照電圧の生成(シフト)を行う。
【００７１】
上述した第１実施例のＡ／Ｄ変換器では、各比較器に与える参照電圧を参照電圧制御回路５により生成していたが、この参照電圧は、入力電圧との相対的な電圧レベルをシフトさせて生成することもできる。
【００７２】
図６および図７は、比較器がオフセットを持つ場合のＡ／Ｄ変換器の動作を説明するための図であり、分解能を６ビットとしてＡ／Ｄ変換した場合の例を示す。ここで、図６は、図２に示すＡ／Ｄ変換器において、判定時間検出回路４および参照電圧制御回路５を停止させたときの動作を示し、図６における１回目判定および２回目判定は、図１(a)を参照して説明した粗判定および密判定の動作に対応する。
【００７３】
また、図７は、図２に示すＡ／Ｄ変換器(判定時間検出回路４および参照電圧制御回路５を機能させたとき)の動作を示し、図７における１回目判定および２回目判定は、図１(b)を参照して説明した粗判定および密判定の動作に対応する。
【００７４】
なお、図６(a)および図７(a)は、１〜３回目判定(Ａ／Ｄ変換処理)における各比較器CMP1〜CMP3の出力とバイナリ結果を示し、図６(b)および図７(b)は、１〜３回目判定における各比較器CMP1〜CMP3の参照電圧を示す。
【００７５】
図６(a)および図６(b)に示されるように、例えば、１回目判定において、アナログ入力電圧Ｖｉが比較器CMP1の参照電圧-Vr/2(ＶREF1)と近く、比較器CMP1のオフセット等により誤判定すると、２回目判定以降では正すことが困難になる。
【００７６】
すなわち、上位２ビットのＡ／Ｄ変換を行う１回目判定において、正しくは『０１』と判定されるデジタルデータ(バイナリ結果)を『００』と判定した場合、２回目判定および３回目判定でそれぞれ『１１』と判定し、『００１１１１』のデータを出力する。
【００７７】
これは、図１(a)を参照して説明したのと同様に、２回目判定(密判定)において、比較器CMP1，CMP2，CMP3の参照電圧は、-Vrと１回目判定の比較器CMP1の参照電圧-Vr/2を四等分した電圧-7Vr/8，-6Vr/8，-5Vr/8となり、『１１』と判定してしまう。
【００７８】
さらに、３回目判定においても、比較器CMP1，CMP2，CMP3の参照電圧は、１回目判定の比較器CMP1の参照電圧-Vr/2と２回目判定の比較器CMP3の参照電圧-5Vr/8を四等分した電圧-19Vr/32，-18Vr/32，-17Vr/32となり、『１１』と判定してしまう。すなわち、正しくＡ／Ｄ変換したときのデジタルデータが『０１００００１』であっても、１回目判定で『００』と誤判定すると、『００１１１１』のデータを出力することになる。
【００７９】
これに対して、第１実施例のＡ／Ｄ変換器によれば、図７(a)および図７(b)に示されるように、例えば、１回目判定において、比較器CMP1のオフセット等により、正しくは『０１』を『００』と判定しても、冗長性を持たせた２回目判定により正すことができる。
【００８０】
すなわち、２回目判定では、比較器CMP1，CMP2，CMP3の参照電圧は、-Vrと１回目判定の比較器CMP1の参照電圧-Vr/2を四等分した電圧-7Vr/8，-6Vr/8，-5Vr/8に対して冗長性を持たせるために、Vr/8だけシフトさせる。
【００８１】
すなわち、１回目判定において、比較器CMP1で入力電圧Ｖiと参照電圧-Vr/2のレベルが近く(Ｖi≒-Vr/2)、例えば、比較器CMP1の判定時間が他の比較器CMP2，CMP3の判定時間よりも長い場合には、１回目判定の比較器CMP1の参照電圧側に冗長範囲を設ける。
【００８２】
具体的に、例えば、２回目判定のＬＳＢに相当する電圧レベルVr/8だけシフトさせ、比較器CMP1，CMP2，CMP3の参照電圧を、-6Vr/8，-5Vr/8，-4Vr/8として２回目判定を行う。この２回目判定により、『１００』という出力(バイナリ結果)が得られた場合、下位ビット側の判定(この場合は、２回目判定)の結果に従って、１回目判定の『００』を『０１』と訂正して３回目判定を行う。
【００８３】
すなわち、２回目判定により『０１００』というデジタル出力が得られることになる。なお、３回目判定における比較器CMP1〜CMP3の参照電圧に関して、例えば、２回目判定において、各比較器の判定時間が短時間の場合、すなわち、入力電圧Ｖｉが２回目判定における各比較器の参照電圧の間の電圧レベルの場合、参照電圧のシフトは行わない。
【００８４】
従って、３回目判定における比較器CMP1，CMP2，CMP3の参照電圧は、シフトせずに、-15Vr/32，-14Vr/32，-13Vr/32をそのまま使用して３回目判定を行うことになる。
【００８５】
このように、第１実施例のＡ／Ｄ変換器によれば、たとえ１回目判定で『０１』を『００』と誤判定した場合でも、冗長性を持たせた２回目判定により訂正することができ、『０１００００１』と正しくＡ／Ｄ変換を行うことが可能になる。なお、この第１実施例のＡ／Ｄ変換器による効果は、以下に述べる第２実施例のＡ／Ｄ変換器においても、同様に発揮される。
【００８６】
図８は、Ａ／Ｄ変換器の第２実施例を示すブロック図であり、前述した第１実施例のＡ／Ｄ変換器における参照電圧の制御をＣＤＡＣ２におけるアナログ入力電圧Ｖｉの処理として行うものを示している。なお、第２実施例のＡ／Ｄ変換器において、比較器CMP1，CMP2，CMP3の参照電圧は、低電位電源線Ｖssの電位(接地電位：０Ｖ)に固定されている。
【００８７】
図８に示されるように、第２実施例のＡ／Ｄ変換器は、スイッチ１，ＣＤＡＣ２，ＳＡＲ制御ロジック３，判定完了タイミング検出回路４０および冗長範囲制御回路６を含む。ここで、判定完了タイミング検出回路４０，冗長範囲制御回路６，およびＣＤＡＣ２は、冗長制御部を形成する。
【００８８】
判定完了タイミング検出回路４０は、各比較器CMP1，CMP2，CMP3の出力から判定完了タイミングを検出して判定完了信号Ｓｃを冗長範囲制御回路６に出力する。例えば、冗長範囲制御回路６は、比較器CMP1，CMP2の判定完了信号Ｓｃのどちらが先に『０』から『１』に変化するかによりＶｉ≒ＶREF1(図３(a))，Ｖｉ≒ＶREF2(図３(c))或いはＶｉがＶREF1とＶREF2の中間付近(図３(b))を認識して、冗長範囲を選択する。
【００８９】
すなわち、Ｖｉ≒ＶREF1ならば、入力電圧Ｖｉ(参照電圧ＶREFxを考慮した入力電圧Ｖａ)をＶｒ／ｋだけシフトさせ、Ｖｉ≒ＶREF2ならば、入力電圧Ｖｉを−Ｖｒ／ｋだけシフトさせる。なお、前述した第１実施例と同様に、第２実施例のＡ／Ｄ変換器においても、ＣＤＡＣ２およびＳＡＲ制御ロジック３は、様々な構成のものを適用することが可能である。
【００９０】
このように、第２実施例のＡ／Ｄ変換器によれば、前述した第１実施例のＡ／Ｄ変換器と同様に、追加の比較器を設けることなく、回路規模や消費電力の増加を抑えつつ、冗長性を持たせて誤判定を補償した出力データを得ることができる。
【００９１】
図９は、図８に示すＡ／Ｄ変換器における比較器の一例を示す図である。図９と前述した図４の比較から明らかなように、図８に示すＡ／Ｄ変換器における比較器CMP1，CMP3(CMP2)は、図４に示す比較器に対して、ＳＡＲ制御ロジック３から出力される制御コードＣＣ１，ＣＣ３を受け取るＡ／Ｄ変換器(ＡＤＣ)１０が追加されている。
【００９２】
ここで、３つの比較器CMP1，CMP2，CMP3において、例えば、基準となる参照電圧(０Ｖ)をそのまま使用する比較器CMP2として図４の回路を適用し、参照電圧として所定の電圧レベル(幅)を持たせる比較器CMP1，CMP3として図９の回路を適用することができる。もちろん、３つ全ての比較器CMP1，CMP2，CMP3に対して、図９の回路を適用してもよい。
【００９３】
図９に示す比較器は、制御コードＣＣ１，ＣＣ３を受け取るＤＡＣ１０により、差動対トランジスタＴＮ３，ＴＮ４のバックゲートの電圧を調整して、これらのトランジスタＴＮ３，ＴＮ４の閾値電圧を制御するようになっている。
【００９４】
すなわち、図３を参照して説明したように、例えば、２回目判定において、比較器CMP1に与える参照電圧ＶREF11(ＶREF11a，ＶREF11b)は、比較器CMP2に与える参照電圧ＶREF12(ＶREF12a，ＶREF12b)よりもＶｒ／ｋだけ低い電圧とされている。
【００９５】
そこで、比較器CMP1では、ＳＡＲ制御ロジック３からの制御コードＣＣ１に基づいてＤＡＣ１０から出力されるトランジスタＴＮ３のバックゲート電圧ＶＢＰを高電位側へ調整することで、トランジスタＴＮ３の閾値電圧を低く設定することができる。また、トランジスタＴＮ４のバックゲート電圧ＶＢＭに関しては、低電位側へ調整することで、トランジスＴＮ４の閾値電圧を高く設定することができる。
【００９６】
これにより、比較器CMP1は、トランジスタＴＮ３のゲートに比較器CMP2と同じ電圧レベルの入力電圧Ｖａ(Ｖｉ)が印加されている状態で、比較器CMP2よりも低い電圧レベルの参照電圧が印加されているのと同様の判定(比較)動作を行うことになる。
【００９７】
さらに、比較器CMP3では、ＳＡＲ制御ロジック３からの制御コードＣＣ３に基づいてＤＡＣ１０から出力されるトランジスタＴＮ３のバックゲート電圧ＶＢＰを低電位側へ調整することで、トランジスタＴＮ３の閾値電圧を高く設定することができる。また、トランジスタＴＮ４のバックゲート電圧ＶＢＭに関しては、高電位側へ調整することで、トランジスＴＮ４の閾値電圧を低く設定することができる。
【００９８】
これにより、比較器CMP1は、トランジスタＴＮ３のゲートに比較器CMP2と同じ電圧レベルの入力電圧Ｖａ(Ｖｉ)が印加されている状態で、比較器CMP2よりも高い電圧レベルの参照電圧が印加されているのと同様の判定(比較)動作を行うことになる。
【００９９】
なお、比較器CMP1〜CMP3におけるトランジスタＴＮ４のゲートには、接地電位(Ｖss)に固定された参照電圧ＶREFxが印加されている。また、例えば、図３(a)および図３(c)を参照して説明した参照電圧ＶREF11a〜ＶREF13aおよびＶREF11c〜ＶREF13cのシフト(Ｖｒ／ｋ，−Ｖｒ／ｋ)に関しては、ＣＤＡＣ２の出力電圧Ｖａ(Ｖｉ)を逆向きにシフトさせることで実現する。以下、図１０および図１１を参照して、ＣＤＡＣ２の動作を詳述する。
【０１００】
図１０および図１１は、図８に示すＡ／Ｄ変換器におけるＣＤＡＣの動作を説明するための図である。ここで、図１０(a)は、図８に示すＡ／Ｄ変換器において、スイッチ１をオンしてアナログ入力電圧Ｖｉをサンプリングしている状態を示し、図１０(b)は、１回目判定(第１判定)を行っている状態を示す。また、図１１(a)は、図８に示すＡ／Ｄ変換器において、２回目判定(第２判定)を行っている状態を示し、図１１(b)は、３回目判定を行っている状態を示す。
【０１０１】
まず、図１０(a)および図１０(b)、並びに、図１１(a)および図１１(b)に示されるように、図８に示すＡ／Ｄ変換器におけるＣＤＡＣ２は、例えば、容量の重みが１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃおよび３２Ｃとなるキャパシタ群およびスイッチ群を含む。すなわち、キャパシタ群は、キャパシタ２０〜３０により６４Ｃ(３２Ｃ×２)の容量を有する。
【０１０２】
ここで、各キャパシタの容量の重み、並びに、複数のスイッチによる各キャパシタと入力電圧Ｖｉおよびフルスケールレンジをカバーするための固定電圧＋Ｖｒ，−Ｖｒの接続制御は、一般的なものであり、他の様々な構成のＣＤＡＣも適用可能である。
【０１０３】
ただし、第２実施例のＡ／Ｄ変換器に適用するＣＤＡＣ２では、後段の比較器CMP1〜CMP3の参照電圧が接地電位(０Ｖ)に固定されていて、比較器CMP1〜CMP3の入力電圧Ｖａ(Ｖｉ)側で前述した参照電圧のシフトを行うことになる。
【０１０４】
そのため、例えば、重み１Ｃのキャパシタ２２および２３により重み２Ｃのキャパシタを形成し、重み１Ｃのキャパシタ２４および重み３Ｃのキャパシタ２５により重み４Ｃのキャパシタを形成している。
【０１０５】
さらに、例えば、重み４Ｃのキャパシタ２６および２７により重み８Ｃのキャパシタを形成し、重み４Ｃのキャパシタ２８および重み１２Ｃのキャパシタ２９により重み１６Ｃのキャパシタを形成している。
【０１０６】
これにより、例えば、２ビット／ステップのＡ／Ｄ変換を行う場合、比較器CMP1，CMP2，CMP3に与える参照電圧ＶREFxを各ステップに応じて＋Ｖｒ／ｋ，−Ｖｒ／ｋだけシフトさせたのと同様の機能を持たせることができる。
【０１０７】
すなわち、２ビット／ステップのＡ／Ｄ変換の場合、ｋは、２，８，３２，１２８，…と変化するが、それに対応したシフト電圧を生成して入力電圧Ｖａ(Ｖｉ)をシフトできるように、複数のキャパシタに分けて制御を行うようになっている。
【０１０８】
なお、シフト電圧は、＋Ｖｒ／ｋ，−Ｖｒ／ｋに限定されるものではなく、そのため、各キャパシタの構成は、様々な変更が可能である。さらに、ＣＤＡＣ２は、シングルエンド構成であってもよいが、差動構成とすることもできるのは、前述した通りである。
【０１０９】
まず、アナログ入力電圧Ｖｉをサンプリングするサンプルモードでは、例えば、図８のスイッチ１をオンする。さらに、図１０(a)に示されるように、ＣＤＡＣ２の出力ノードＮ0を接地(Ｖss)し、全てのスイッチSW20〜SW30を入力電圧Ｖｉ側に接続し、これによりキャパシタ２０〜３０には、入力電圧Ｖｉによる電荷が格納される。
【０１１０】
そして、最上位ビット(ＭＳＢ)を含む上位２ビットの１回目判定では、図１０(b)に示されるように、出力ノードＮ0を接地から外し、スイッチSW20〜SW29を正の固定電圧＋Ｖｒ側に接続し、スイッチSW30を負の固定電圧−Ｖｒ側に接続する。これにより、出力ノードＮ0から各比較器CMP1〜CMP3に入力されるＣＤＡＣ２の出力電圧Ｖａは、Ｖａ＝−Ｖｉとなる。
【０１１１】
すなわち、１回目判定において、例えば、比較器CMP2(CMP1，CMP3)の反転入力(例えば、図９のトランジスタＴＮ３のゲート入力)には、−Ｖｉが入力される。このとき、比較器CMP2(CMP1，CMP3)の非反転入力(例えば、図９のトランジスタＴＮ４のゲート入力)は、接地(Ｖss：０Ｖ)に固定されている。
【０１１２】
ただし、比較器CMP1では、例えば、図９を参照して説明した制御コードＣＣ１によるＤＡＣ１０の出力電圧ＶＢＰ，ＶＢＭ(トランジスタＴＮ３，ＴＮ４のバックゲート電圧)により、例えば、参照電圧が−Ｖｒ／２のときと同等の判定(比較)動作が行われる。また、比較器CMP3では、例えば、制御コードＣＣ３によるＤＡＣ１０の出力電圧ＶＢＰ，ＶＢＭにより、例えば、参照電圧が＋Ｖｒ／２のときと同等の判定動作が行われる。
【０１１３】
ここで、１回目判定は、一般的に行われるのと同様のものであり、この１回目判定において、例えば、比較器のオフセット等により、前述したのと同様に、正しくは『０１』と判定されるデジタルデータを『００』と判定した場合を説明する。
【０１１４】
これは、入力電圧Ｖｉが比較器CMP1の参照電圧ＶREF1に近い(｜Ｖｉ−ＶREF1｜≒０の)場合、すなわち、比較器CMP1の参照電圧側の入力が接地されている本実施例では、Ｖｉ≒−Ｖｒ／２の場合に対応する。
【０１１５】
このとき、図８に示すＡ／Ｄ変換器において、例えば、冗長範囲制御回路６は、判定完了タイミング検出回路４０からの判定完了信号Ｓｃにより冗長範囲を設定する比較器がCMP1であることを認識し、ＣＤＡＣ２に対してシフト電圧の制御を行わせる。
【０１１６】
すなわち、図１１(a)に示されるように、２回目判定では、最上位ビットを含む上位２ビット分の判定結果を反映したスイッチSW20〜SW30の制御を行う。このとき、誤判定を行った可能性がある比較器CMP1に対して冗長性を持たせるための処理も行う。
【０１１７】
具体的に、上位２ビットをＡ／Ｄ変換した結果が『００』の場合には、重み３２Ｃのキャパシタ３０のスイッチSW30を−Ｖｒ側から＋Ｖｒ側に切り替え、重み８Ｃのキャパシタ２６，２７のスイッチSW26，SW27を＋Ｖｒ側から−Ｖｒ側に切り替える。これにより、ノードＮ0のＣＤＡＣの出力電圧Ｖａは、Ｖａ＝−(Ｖｉ−６Ｖｒ／８)となる。
【０１１８】
さらに、比較器CMP1に対して冗長性を持たせるために、重み１６Ｃにおける重み４Ｃのキャパシタ２８のスイッチSW28を＋Ｖｒ側から−Ｖｒ側に切り替える。これにより、出力電圧Ｖａは、＋Ｖｒ／８だけシフトされ、Ｖａ＝−(Ｖｉ−５Ｖｒ／８)となり、この電圧が、２回目判定における比較器CMP2に与えられ、接地電位(０Ｖ)との比較が行われる。
【０１１９】
なお、２回目判定において、比較器CMP1では、制御コードＣＣ１によるＤＡＣ１０の出力電圧ＶＢＰ，ＶＢＭにより、例えば、参照電圧が−６Ｖｒ／８のときと同等の判定動作が行われる。また、比較器CMP3では、例えば、制御コードＣＣ３によるＤＡＣ１０の出力電圧ＶＢＰ，ＶＢＭにより、例えば、参照電圧が−４Ｖｒ／８のときと同等の判定動作が行われる。
【０１２０】
そして、２回目判定により、例えば、『１００』のデジタルデータ(バイナリ結果)が得られると、１回目判定による『００』を『０１』と訂正し、２回目判定までのデジタルデータとして、『０１００』が得られることになる。
【０１２１】
なお、図１１(b)に示す３回目判定は、例えば、２回目判定において、比較器CMP1〜CMP3の判定完了信号Ｓｃにより、判定時間がほぼ等しく短時間の場合、すなわち、誤判定をした比較器がない場合を示す。
【０１２２】
すなわち、重み４Ｃにおけるキャパシタ２４，２５のスイッチSW24，SW25、並びに、重み２Ｃにおけるキャパシタ２２，２３のスイッチSW22，SW23を、＋Ｖｒ側から−Ｖｒ側に切り替える。これにより、ノードＮ0のＣＤＡＣの出力電圧Ｖａは、Ｖａ＝−(Ｖｉ−１４Ｖｒ／３２)となる。
【０１２３】
なお、２回目判定において、−Ｖｒ側に接続した重み１６Ｃにおけるキャパシタ２８のスイッチSW28の接続は、そのまま−Ｖｒ側を保持する。また、３回目判定において、比較器CMP1，CMP3では、前述した制御コードＣＣ１，ＣＣ３およびＤＡＣ１０によるバックゲート電圧の制御を行って所定の電圧幅異なる参照電圧との判定と同等の判定を行う。
【０１２４】
以上の説明において、各実施例のＡ／Ｄ変換器は、様々な変更が可能であり、例えば、ＣＤＡＣは、シングルエンド構成でも差動構成でも適用することができ、また、冗長性の持たせ方も様々に変更することができる。
【０１２５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１２６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
アナログ入力電圧を受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換器であって、
前記アナログ入力電圧を判定する複数の比較器と、
前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出し、前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器を特定して冗長制御を行う冗長制御部と、を有する、
ことを特徴とするＡ／Ｄ変換器。
【０１２７】
（付記２）
前記第２判定は、前記第１判定により規定されたＡ／Ｄ変換範囲に対する下位ビット側のＡ／Ｄ変換を行う判定である、
ことを特徴とする付記１に記載のＡ／Ｄ変換器。
【０１２８】
（付記３）
前記第１判定は、最上位ビットを含む上位ビット側のＡ／Ｄ変換を行う１回目判定であり、
前記第２判定は、前記１回目判定の次に行う２回目判定である、
ことを特徴とする付記１または付記２に記載のＡ／Ｄ変換器。
【０１２９】
（付記４）
前記第１判定および前記第２判定は、前記アナログ入力電圧を２ビット同時にＡ／Ｄ変換する２ビット／ステップの判定である、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のＡ／Ｄ変換器。
【０１３０】
（付記５）
さらに、前記アナログ入力電圧を受け取って電荷再分配を行う、複数のキャパシタおよび複数のスイッチを有する容量ＤＡＣと、
前記複数の比較器の出力に基づいて、前記容量ＤＡＣにおける電荷再分配を制御するＳＡＲ制御ロジックと、を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のＡ／Ｄ変換器。
【０１３１】
（付記６）
前記冗長制御部による冗長制御は、
第１比較器の冗長範囲を設定するために、前記アナログ入力電圧と、前記複数の比較器に与える参照電圧とを相対的にシフトさせて行う、
ことを特徴とする付記１乃至付記５のいずれか１項に記載のＡ／Ｄ変換器。
【０１３２】
（付記７）
前記冗長制御部は、
前記複数の比較器による前記アナログ入力電圧の判定時間を検出する判定時間検出回路と、
前記判定時間検出回路の出力に基づいて、前記複数の比較器に与える参照電圧を制御する参照電圧制御回路と、を含み、
前記参照電圧制御回路は、
前記複数の比較器のうち、前記第１判定における判定時間が最も長い前記第１比較器に対して冗長性を持たせるように、前記複数の比較器に与える参照電圧を制御する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１３３】
（付記８）
前記参照電圧制御回路は、
前記複数の比較器に与える参照電圧を、所定の電圧レベルだけシフトする、
ことを特徴とする付記７に記載のＡ／Ｄ変換器。
【０１３４】
（付記９）
前記複数の比較器に与える参照電圧をシフトする前記所定の電圧レベルは、前記第２判定における最下位ビットの１ビット分の電圧レベルである、
ことを特徴とする付記８に記載のＡ／Ｄ変換器。
【０１３５】
（付記１０）
前記冗長制御部は、
前記複数の比較器による前記アナログ入力電圧の判定完了タイミングを検出する判定完了タイミング検出回路と、
前記判定完了タイミング検出回路の出力に基づいて、前記容量ＤＡＣを介して冗長範囲を制御する冗長範囲制御回路と、を含み、
前記冗長範囲制御回路は、
前記複数の比較器のうち、前記第１判定における判定完了タイミングが最も早い前記第１比較器に対して冗長性を持たせるように、前記容量ＤＡＣの出力電圧を制御する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１３６】
（付記１１）
前記冗長範囲制御回路は、
前記容量ＤＡＣの出力電圧を、所定の電圧レベルだけシフトする、
ことを特徴とする付記１０に記載のＡ／Ｄ変換器。
【０１３７】
（付記１２）
前記容量ＤＡＣの出力電圧をシフトする前記所定の電圧レベルは、前記第２判定における最下位ビットの１ビット分の電圧レベルである、
ことを特徴とする付記１１に記載のＡ／Ｄ変換器。
【０１３８】
（付記１３）
アナログ入力電圧を受け取って、少なくとも２ビットのＡ／Ｄ変換を複数回繰り返し、徐々に細かくＡ／Ｄ変換を行ってデジタルデータを出力するＡ／Ｄ変換方法であって、
複数の比較器により、前記アナログ入力電圧の上位ビット側のＡ／Ｄ変換を行う第１判定において、前記複数の比較器による前記アナログ入力電圧の判定完了を検出し、
前記第１判定の次に行う第２判定において、冗長性を持たせる第１比較器を特定し、
前記第１比較器の冗長範囲を設定するために、前記アナログ入力電圧と、前記複数の比較器に与える参照電圧とを相対的にシフトさせる、
ことを特徴とするＡ／Ｄ変換方法。
【０１３９】
（付記１４）
前記第２判定において冗長性を持たせる前記第１比較器を、
前記複数の比較器のうち、前記第１判定における判定時間が最も長い比較器により特定する、
ことを特徴とする付記１３に記載のＡ／Ｄ変換方法。
【０１４０】
（付記１５）
前記第２判定において冗長性を持たせる前記第１比較器を、
前記複数の比較器のうち、前記第１判定における判定完了タイミングが最も早い比較器により特定する、
ことを特徴とする付記１３に記載のＡ／Ｄ変換方法。
【符号の説明】
【０１４１】
１    スイッチ
２    容量ＤＡＣ(ＣＤＡＣ)
３    ＳＡＲ制御ロジック
４    判定時間検出回路
５    参照電圧制御回路
６    冗長範囲制御回路
１０    ＤＡＣ
４０    判定完了タイミング検出回路
CMP1，CMP2，CMP3    比較器
【図１】
2015130587.tif 000003
【図２】
2015130587.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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