(57)【要約】【課題】窒化物半導体を用いた半導体装置の耐圧を高くする。【解決手段】基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、前記開口部の側面及び底面の上に形成された絶縁層と、前記絶縁層を介して開口部に形成されたゲート電極と、前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第２の半導体層は、第１の導電型の半導体層により形成されており、前記第３の半導体層は、第２の導電型の半導体層により形成されていることを特徴とする半導体装置により上記課題を解決する。【選択図】  図２
2015130436.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、第１の導電型の半導体層により形成されており、
前記第３の半導体層は、第２の導電型の半導体層により形成されていることを特徴とする半導体装置。
【請求項２】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、第２の導電型の半導体層により形成されており、
前記第２の半導体層は、前記第１の半導体層及び前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
【請求項３】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第３の半導体層の上に窒化物半導体により形成された第４の半導体層と、
前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第４の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、第１の導電型の半導体層により形成されており、
前記第４の半導体層は、前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
【請求項４】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第３の半導体層の上に窒化物半導体により形成された第４の半導体層と、
前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第４の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、前記第１の半導体層及び前記第３の半導体層よりもバンドギャップの広い材料により形成されており、
前記第４の半導体層は、前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
【請求項５】
前記ゲート電極は、前記開口部に形成されている前記ソース電極側の絶縁層に接して形成される第１のゲート電極部と、前記ドレイン電極側の絶縁層に接して形成される第２のゲート電極部とを有し、
前記第１のゲート電極部と前記第２のゲート電極部とは、異なる材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１のゲート電極部は、前記第２のゲート電極部よりも仕事関数の高い材料により形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のゲート電極部は、仕事関数が、４．５ｅＶ以上の材料により形成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第２のゲート電極部は、仕事関数が、４．５ｅＶ未満の材料により形成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項９】
前記開口部において、前記第２の半導体層の前記ソース電極側の側面は、前記ドレイン電極側の側面に対し傾斜している傾斜面により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項１０】
前記開口部において、前記ソース電極側の側面では、前記第２の半導体層が前記第３の半導体層よりも張出している張出部が形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
【０００３】
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いることができる。例えば、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このような構造のＨＥＭＴ、即ち、電子走行層として形成されるＧａＮの上に、ＡｌＧａＮにより電子供給層を形成した構造のＨＥＭＴにおいては、通常ノーマリーオンとなる。しかしながら、上述した高出力電子デバイスにおいては、コストやフェールセーフの観点から、ノーマリーオフが求められるアプリケーションがある。
【０００４】
一方、ＨＥＭＴ以外の構造の半導体装置においても、ＧａＮ等の窒化物半導体を用いて高出力電子デバイスを作製することが可能であり、このような半導体装置においては、ノーマリーオフにすることのできる構造の半導体装置も開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００８−２０５４１４号公報
【特許文献３】特開２０１３−５５１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、開示されているＧａＮ等を用いた半導体装置においては、ノーマリーオフにすることができるものの、耐圧が十分ではない場合があり、大電力スイッチングデバイス等としては適さないものがある。
【０００７】
よって、窒化物半導体を用いた半導体装置において、耐圧の高い半導体装置が求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、前記開口部の側面及び底面の上に形成された絶縁層と、前記絶縁層を介して開口部に形成されたゲート電極と、前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第２の半導体層は、第１の導電型の半導体層により形成されており、前記第３の半導体層は、第２の導電型の半導体層により形成されていることを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、耐圧を高くすることができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置の構造図
【図２】第１の実施の形態における半導体装置の構造図
【図３】第１の半導体装置におけるＩｄｓ−Ｖｄｓ特性の説明図
【図４】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図６】第２の実施の形態における半導体装置の構造図
【図７】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第３の実施の形態における半導体装置の構造図
【図１０】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１１】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１２】第４の実施の形態における半導体装置の構造図
【図１３】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１４】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１５】第５の実施の形態における半導体装置の構造図
【図１６】第５の実施の形態における半導体装置の製造方法の工程図（１）
【図１７】第５の実施の形態における半導体装置の製造方法の工程図（２）
【図１８】第６の実施の形態における半導体装置の構造図
【図１９】第６の実施の形態における半導体装置の製造方法の工程図（１）
【図２０】第６の実施の形態における半導体装置の製造方法の工程図（２）
【図２１】第７の実施の形態における半導体装置の構造図
【図２２】電極材料の仕事関数の値を示す図
【図２３】第７の実施の形態における半導体装置のＩｄｓ−Ｖｇの関係の説明図
【図２４】第７の半導体装置におけるＩｄｓ−Ｖｄｓ特性の説明図
【図２５】第７の実施の形態における半導体装置の製造方法の工程図（１）
【図２６】第７の実施の形態における半導体装置の製造方法の工程図（２）
【図２７】第７の実施の形態における半導体装置の製造方法の工程図（３）
【図２８】第８の実施の形態における半導体装置の構造図
【図２９】第８の実施の形態における半導体装置の製造方法の工程図（１）
【図３０】第８の実施の形態における半導体装置の製造方法の工程図（２）
【図３１】第８の実施の形態における半導体装置の製造方法の工程図（３）
【図３２】第９の実施の形態における半導体装置の構造図
【図３３】第９の実施の形態における半導体装置の製造方法の工程図（１）
【図３４】第９の実施の形態における半導体装置の製造方法の工程図（２）
【図３５】第９の実施の形態における半導体装置の製造方法の工程図（３）
【図３６】第１０の実施の形態における半導体装置の構造図
【図３７】第１０の実施の形態における半導体装置の製造方法の工程図（１）
【図３８】第１０の実施の形態における半導体装置の製造方法の工程図（２）
【図３９】第１０の実施の形態における半導体装置の製造方法の工程図（３）
【図４０】第１１の実施の形態における半導体装置の構造図
【図４１】第１１の実施の形態における半導体装置の製造方法の工程図（１）
【図４２】第１１の実施の形態における半導体装置の製造方法の工程図（２）
【図４３】第１１の実施の形態における半導体装置の製造方法の工程図（３）
【図４４】第１２の実施の形態における半導体装置の構造図
【図４５】第１２の実施の形態における半導体装置の製造方法の工程図（１）
【図４６】第１２の実施の形態における半導体装置の製造方法の工程図（２）
【図４７】第１２の実施の形態における半導体装置の製造方法の工程図（３）
【図４８】第４の実施の形態における他の半導体装置の構造図
【図４９】ｐ−ＧａＮ層の厚さを変えた場合のＩｄｓ−Ｖｇ特性の説明図
【図５０】第１３の実施の形態における半導体装置の構造図
【図５１】第１３の半導体装置におけるＩｄｓ−Ｖｇ特性の説明図
【図５２】第１３の実施の形態における半導体装置の製造方法の工程図（１）
【図５３】第１３の実施の形態における半導体装置の製造方法の工程図（２）
【図５４】第１３の実施の形態における半導体装置の製造方法の工程図（３）
【図５５】第１３の実施の形態における半導体装置の製造方法の工程図（４）
【図５６】第１３の実施の形態における半導体装置の製造方法の工程図（５）
【図５７】第１４の実施の形態における半導体装置の構造図
【図５８】第１４の実施の形態における半導体装置の製造方法の工程図（１）
【図５９】第１４の実施の形態における半導体装置の製造方法の工程図（２）
【図６０】第１４の実施の形態における半導体装置の製造方法の工程図（３）
【図６１】第１４の実施の形態における半導体装置の製造方法の工程図（４）
【図６２】第１４の実施の形態における半導体装置の製造方法の工程図（５）
【図６３】第１５の実施の形態における半導体装置の構造図
【図６４】第１５の実施の形態における半導体装置の製造方法の工程図（１）
【図６５】第１５の実施の形態における半導体装置の製造方法の工程図（２）
【図６６】第１５の実施の形態における半導体装置の製造方法の工程図（３）
【図６７】第１５の実施の形態における半導体装置の製造方法の工程図（４）
【図６８】第１６の実施の形態における半導体装置の構造図
【図６９】第１６の実施の形態における半導体装置の製造方法の工程図（１）
【図７０】第１６の実施の形態における半導体装置の製造方法の工程図（２）
【図７１】第１６の実施の形態における半導体装置の製造方法の工程図（３）
【図７２】第１６の実施の形態における半導体装置の製造方法の工程図（４）
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
最初に、図１に基づき窒化物半導体により形成されているノーマリーオフにすることのできる半導体装置について説明する。この半導体装置は、半導体材料等により形成された基板９１０の上に、ｎ−ＧａＮ層９２１が形成されており、ｎ−ＧａＮ層９２１の上のゲート電極９４１よりもソース電極９４２側には、ｐ−ＧａＮ層９２２、ｎ−ＧａＮ層９２３が積層して形成されている。ソース電極９４２は、ｎ−ＧａＮ層９２３の上に形成されており、ドレイン電極９４３はｎ−ＧａＮ層９２１の上に形成されている。
【００１３】
ソース電極９４２からドレイン電極９４３までの間におけるｎ−ＧａＮ層９２３の表面及び側面、ｐ−ＧａＮ層９２２の側面、ｎ−ＧａＮ層９２１の表面等の上には、Ａｌ２Ｏ３等により絶縁層９３０が形成されている。ゲート電極９４１は、底面が絶縁層９３０を介してｎ−ＧａＮ層９２１の上になるように形成されており、ソース電極９４２側の側面の一部が、ｎ−ＧａＮ層９２３の及びｐ−ＧａＮ層９２２の側面に形成されている絶縁層９３０に接するように形成されている。従って、電子に対する障壁層となるｐ−ＧａＮ層９２２の上下において、導電層であるｎ−ＧａＮ層９２１及びｎ−ＧａＮ層９２３が形成されている。
【００１４】
この構造の半導体装置では、ｐ−ＧａＮ層９２２の側面において、ｐ−ＧａＮ層９２２、絶縁層９３０、ゲート電極９４１によりＭＯＳ（metal oxide semiconductor）構造が形成される。従って、ゲート電極９４１に印加される電圧により、オンオフの制御をすることができ、ノーマリーオフにすることができる。
【００１５】
この構造の半導体装置においては、ゲート電極９４１におけるソース電極９４２側の側面には、絶縁層９３０を介し、ｐ−ＧａＮ層９２２及びｎ−ＧａＮ層９２３が形成されている。また、ゲート電極９４１のドレイン電極９４３側では、ｎ−ＧａＮ層９２１を介し低抵抗でドレイン電極９４３に電流を流すため、ドレイン電極９４３は、ｎ−ＧａＮ層９２１の上に形成されている。よって、ゲート電極９４１のドレイン電極９４３側においてはｐ−ＧａＮ層９２２及びｎ−ＧａＮ層９２３は形成されてはいない。尚、図１における破線矢印１Ａは、この半導体装置がオンとなったときに流れる電流経路を示す。
【００１６】
従って、ドレイン電極９４３に印加されたドレイン電圧が、ｐ−ＧａＮ層９２２が印加されるため、この構造の半導体装置の耐圧は、ｐ−ＧａＮ層９２２の破壊耐圧に依存することとなる。よって、オン抵抗を低くするため、ｐ−ＧａＮ層９２２を比較的薄く形成した場合には、耐圧が低くなり、耐圧を高めるため、ｐ−ＧａＮ層９２２を比較的厚く形成した場合には、オン抵抗が高くなる。即ち、図１に示される構造の半導体装置においては、耐圧とオン抵抗はトレードオフの関係にある。
【００１７】
（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【００１８】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【００１９】
ｎ−ＧａＮ層２３の表面及び側面、ｐ−ＧａＮ層２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【００２０】
本実施の形態における半導体装置においては、第１の半導体層となるｉ−ＧａＮ層２１は、不純物が含まれていないか僅かであるため、抵抗が高く、耐圧を向上させることができる。尚、ゲート電極４１に電圧を印加した際には、絶縁層３０を介したｐ−ＧａＮ層２２に反転のチャネルが形成されるとともに、絶縁層３０を介したｉ−ＧａＮ層２１となるｉ−ＧａＮ層において、チャネルが形成される。これにより、図２における破線矢印２Ａに示される電流経路で電流が流れる。
【００２１】
尚、本実施の形態においては、第１の半導体層となるｉ−ＧａＮ層２１は、ノンドープであることが好ましく、また、不純物元素がドープされていた場合においては、不純物の濃度は、１×１０１６ｃｍ−３以下であることが好ましい。また、第２の半導体層となるｐ−ＧａＮ層２２は、膜厚が５０ｎｍ以上、１０００ｎｍ以下が好ましく、ｐ型となる不純物元素として、Ｍｇ等が１×１０１８ｃｍ−３以上の濃度でドープされていることが好ましい。また、第３の半導体層となるｎ−ＧａＮ層２３は、ｎ型となる不純物元素として、Ｓｉ等が１×１０１８ｃｍ−３以上の濃度でドープされていることが好ましい。絶縁層３０は、Ａｌ（アルミニウム）、Ｓｉ（シリコン）、Ｔａ（タンタル）、Ｈｆ（ハフニウム）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）のうちから選ばれる１または２以上のものの酸化物、窒化物、酸窒化物を含む材料により形成されている。
【００２２】
次に、本実施の形態における半導体装置の耐圧について説明する。図３は、図１に示す構造の半導体装置と、図２に示す本実施の形態における半導体装置において、ピンチオフ条件におけるドレイン電圧（ドレイン−ソース電圧）Ｖｄｓとドレイン電流（ドレイン−ソース電流）Ｉｄｓとの関係を示す。尚、図３において、３Ａは、図１に示す構造の半導体装置における特性を示し、３Ｂは、図２に示す本実施の形態における半導体装置の特性を示す。図３において３Ａに示されるように、図１に示される構造の半導体装置においては、約１００Ｖ程度のドレイン電圧でｐ−ＧａＮ層９２２における電界集中により破壊が生じている。これに対し、３Ｂに示されるように、図２に示す本実施の形態における半導体装置においては、ドレイン電圧を印加した際に破壊される電圧が、約６００Ｖとなる。従って、本実施の形態における半導体装置においては、耐圧を向上させることができる。
【００２３】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００２４】
最初に、図４（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されている。また、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３は、有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成されている。
【００２５】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【００２６】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【００２７】
次に、図４（ｂ）に示すように、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【００２８】
次に、図４（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ（Atomic Layer Deposition）、スパッタリング、プラズマＣＶＤ（Chemical Vapor Deposition）等が挙げられる。尚、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【００２９】
次に、図５（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００３０】
次に、図５（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉ（チタン）と、膜厚が２００ｎｍのＡｌ（アルミニウム）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００３１】
次に、図５（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【００３２】
これにより、本実施の形態における半導体装置を製造することができる。
【００３３】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図６に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【００３４】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【００３５】
ｎ−ＧａＮ層２３の表面及び側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ＡｌＧａＮ層１２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【００３６】
尚、本実施の形態においては、第２の半導体層であるＡｌＧａＮ層１２２は、膜厚が５０ｎｍ以上、１０００ｎｍ以下が好ましい。また、第２の半導体層であるＡｌＧａＮ層１２２は、第１の半導体層であるｉ−ＧａＮ層２１及び第３の半導体層であるｎ−ＧａＮ層２３よりもバンドギャップの広い材料により形成されている。
【００３７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００３８】
最初に、図７（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【００３９】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍであり、ＡｌＧａＮ層１２２は厚さが３０ｎｍである。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【００４０】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【００４１】
次に、図７（ｂ）に示すように、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【００４２】
次に、図７（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【００４３】
次に、図８（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００４４】
次に、図８（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００４５】
次に、図８（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【００４６】
これにより、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００４７】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図９に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｉ−ＧａＮ層２２５を第５の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【００４８】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【００４９】
ｎ−ＧａＮ層２３の表面及び側面、ｉ−ＧａＮ層２２５の側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【００５０】
尚、本実施の形態においては、第５の半導体層であるｉ−ＧａＮ層２２５は、第２の半導体層であるＡｌＧａＮ層１２２よりもバンドギャップの狭い材料により形成されている。
【００５１】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００５２】
最初に、図１０（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第５の半導体層であるｉ−ＧａＮ層２２５、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【００５３】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍであり、ＡｌＧａＮ層１２２は厚さが３０ｎｍであり、ｉ−ＧａＮ層２２５は厚さが５０ｎｍである。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【００５４】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【００５５】
次に、図１０（ｂ）に示すように、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【００５６】
次に、図１０（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【００５７】
次に、図１１（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００５８】
次に、図１１（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００５９】
次に、図１１（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【００６０】
これにより、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第２の実施の形態と同様である。
【００６１】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について、図１２に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｉ−ＧａＮ層３２３を第３の半導体層、ＡｌＧａＮ層３２４を第４の半導体層と記載する場合がある。
【００６２】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層３２４の上に形成されており、ゲート電極４１が形成される領域においては、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【００６３】
ＡｌＧａＮ層３２４の表面及び側面、ｉ−ＧａＮ層３２３の側面、ｐ−ＧａＮ層２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。
【００６４】
本実施の形態においては、第４の半導体層であるＡｌＧａＮ層３２４は、第３の半導体層であるｉ−ＧａＮ層３２３よりもバンドギャップの広い材料により形成されている。更には、第４の半導体層であるＡｌＧａＮ層３２４は、第２の半導体層であるｐ−ＧａＮ層２２、第１の半導体層であるｉ−ＧａＮ層２１よりもバンドギャップの広い材料により形成されている。
【００６５】
このように、本実施の形態においては、第３の半導体層はｉ−ＧａＮ層３２３により形成されており、第４の半導体層はＡｌＧａＮ層３２４により形成されている。よって、第３の半導体層において、第３の半導体層と第４の半導体層との界面近傍には、不図示の２ＤＥＧが生成されるため、この領域の抵抗を低くすることができ、オン抵抗を低くすることができる。
【００６６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００６７】
最初に、図１３（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｉ−ＧａＮ層３２３、第４の半導体層であるＡｌＧａＮ層３２４をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【００６８】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｉ−ＧａＮ層３２３は厚さが３００ｎｍであり、ＡｌＧａＮ層３２４は厚さが３０ｎｍである。
【００６９】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ＡｌＧａＮ層３２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【００７０】
次に、図１３（ｂ）に示すように、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ＡｌＧａＮ層３２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【００７１】
次に、図１３（ｃ）に示すように、開口部５０の底面及び側面、ＡｌＧａＮ層３２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面、ＡｌＧａＮ層３２４の上には、絶縁層３０が形成される。
【００７２】
次に、図１４（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００７３】
次に、図１４（ｂ）に示すように、ＡｌＧａＮ層３２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ＡｌＧａＮ層３２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００７４】
次に、図１４（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【００７５】
これにより、本実施の形態における半導体装置を製造することができる。
【００７６】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００７７】
〔第５の実施の形態〕
（半導体装置）
次に、第５の実施の形態における半導体装置について、図１５に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｉ−ＧａＮ層３２３を第３の半導体層、ＡｌＧａＮ層３２４を第４の半導体層と記載する場合がある。
【００７８】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層３２４の上に形成されており、ゲート電極４１が形成される領域においては、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【００７９】
ＡｌＧａＮ層３２４の表面及び側面、ｉ−ＧａＮ層３２３の側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。
【００８０】
本実施の形態においては、第４の半導体層であるＡｌＧａＮ層３２４は、第３の半導体層であるｉ−ＧａＮ層３２３よりもバンドギャップの広い材料により形成されている。更には、第４の半導体層であるＡｌＧａＮ層３２４は、第１の半導体層であるｉ−ＧａＮ層２１よりもバンドギャップの広い材料により形成されている。また、第２の半導体層であるＡｌＧａＮ層１２２は、第３の半導体層であるｉ−ＧａＮ層３２３及び第１の半導体層であるｉ−ＧａＮ層２１よりもバンドギャップの広い材料により形成されている。
【００８１】
このように、本実施の形態においては、第３の半導体層はｉ−ＧａＮ層３２３により形成されており、第４の半導体層はＡｌＧａＮ層３２４により形成されている。よって、第３の半導体層において、第３の半導体層と第４の半導体層との界面近傍には、不図示の２ＤＥＧが生成されるため、この領域の抵抗を低くすることができ、オン抵抗を低くすることができる。
【００８２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００８３】
最初に、図１６（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第３の半導体層であるｉ−ＧａＮ層３２３、第４の半導体層であるＡｌＧａＮ層３２４をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【００８４】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ＡｌＧａＮ層１２２は厚さが３０ｎｍであり、ｉ−ＧａＮ層３２３は厚さが３００ｎｍであり、ＡｌＧａＮ層３２４は厚さが３０ｎｍである。
【００８５】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ＡｌＧａＮ層３２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【００８６】
次に、図１６（ｂ）に示すように、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ＡｌＧａＮ層３２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【００８７】
次に、図１６（ｃ）に示すように、開口部５０の底面及び側面、ＡｌＧａＮ層３２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面、ＡｌＧａＮ層３２４の上には、絶縁層３０が形成される。
【００８８】
次に、図１７（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００８９】
次に、図１７（ｂ）に示すように、ＡｌＧａＮ層３２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ＡｌＧａＮ層３２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００９０】
次に、図１７（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【００９１】
これにより、本実施の形態における半導体装置を製造することができる。
【００９２】
尚、上記以外の内容については、第２の実施の形態と同様である。
【００９３】
〔第６の実施の形態〕
（半導体装置）
次に、第６の実施の形態における半導体装置について、図１８に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｎ−ＧａＮ層４２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｎ−ＧａＮ層４２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【００９４】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層４２１が一部除去されていてもよい。
【００９５】
ｎ−ＧａＮ層２３の表面及び側面、ｐ−ＧａＮ層２２の側面、ｎ−ＧａＮ層４２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【００９６】
本実施の形態においては、第１の半導体層となるｎ−ＧａＮ層４２１は、ｎ型となる不純物元素として、Ｓｉ等が１×１０１８ｃｍ−３以上の濃度でドープされていることが好ましい。
【００９７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【００９８】
最初に、図１９（ａ）に示すように、基板１０の上に、第１の半導体層であるｎ−ＧａＮ層４２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｎ−ＧａＮ層４２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【００９９】
基板１０はシリコン等の半導体基板により形成されており、ｎ−ＧａＮ層４２１は厚さが３μｍであり、ｎ型となる不純物元素としてＳｉが１×１０１７ｃｍ−３の濃度でドープされている。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０１００】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１０１】
次に、図１９（ｂ）に示すように、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層４２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２を除去し、ｎ−ＧａＮ層４２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｎ−ＧａＮ層４２１の一部を除去してもよい。
【０１０２】
次に、図１９（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｎ−ＧａＮ層４２１の上、開口部５０の側面となるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【０１０３】
次に、図２０（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１０４】
次に、図２０（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１０５】
次に、図２０（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において残存する金属積層膜によりゲート電極４１を形成する。
【０１０６】
これにより、本実施の形態における半導体装置を製造することができる。
【０１０７】
尚、上記以外の内容については、第１の実施の形態と同様である。
【０１０８】
〔第７の実施の形態〕
図２に示される第１の実施の形態における半導体装置では、ゲート電極４１は、ソース電極４２側及びドレイン電極４３側の双方において、ｐ−ＧａＮ層２２の側面、ｎ−ＧａＮ層２３の側面に形成されている絶縁層３０と接するように形成されている。このため、ゲート電極４１に電圧を印加することにより行なわれるオンオフの制御が、ソース電極４２側とドレイン電極４３側との双方において行なわれる。ところで、ドレイン電極４３側におけるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３は、ドレイン電極４３に印加されているドレイン電圧の影響を受ける。このため、印加されるバイアス等の条件によっては、オンになりにくくなるため、オン抵抗が高く、オン電流が低くなる場合がある。このため、オンオフの制御は、ソース電極４２側におけるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３において、行なわれることが好ましい。尚、このことは、第２から第６の実施の形態における半導体装置についても同様である。
【０１０９】
（半導体装置）
次に、第７の実施の形態における半導体装置について、図２１に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【０１１０】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極５４０が形成される領域においては、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０１１１】
ｎ−ＧａＮ層２３の表面及び側面、ｐ−ＧａＮ層２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【０１１２】
尚、本実施の形態における半導体装置においては、第１の半導体層となるｉ−ＧａＮ層２１は、不純物が含まれていないか僅かであるため、抵抗が高く、耐圧を向上させることができる。また、ゲート電極５４０に電圧を印加した際には、絶縁層３０を介したｐ−ＧａＮ層２２に反転のチャネルが形成されるとともに、絶縁層３０を介したｉ−ＧａＮ層２１となるｉ−ＧａＮ層において、チャネルが形成される。これにより、図２１における破線矢印２１Ａに示される電流経路で電流が流れる。
【０１１３】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましい。更には、第１のゲート電極部５４１は、仕事関数が５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０１１４】
従って、図２２に基づくならば、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上となるＰｔ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｕのうちのいずれかを含む材料により形成されていることが好ましい。更には、第１のゲート電極部５４１は、仕事関数が５．０ｅＶ以上となるＰｔ、Ｎｉ、Ａｕのうちのいずれかを含む材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満となるＭｏ、Ａｌ、Ｔａ、Ｔｉのうちのいずれかを含む材料により形成されていることが好ましい。
【０１１５】
本実施の形態においては、第１のゲート電極部５４１を第２のゲート電極部５４２よりも、仕事関数の高い材料により形成することにより、ゲートしきい値電圧を第２のゲート電極部５４２の側よりも第１のゲート電極部５４１の側を高くすることができる。図２３には、第１のゲート電極部５４１の側と第２のゲート電極部５４２の側におけるゲート電圧Ｖｇとドレイン電流Ｉｄｓとの関係を示す。尚、図２３において、２３Ａは、仕事関数の高い材料により形成されている第１のゲート電極部５４１の側における特性であり、２３Ｂは仕事関数の低い材料により形成されている第２のゲート電極部５４２の側における特性である。図２３において、２３Ａに示される第１のゲート電極部５４１の側におけるゲートしきい値電圧は、２３Ｂに示される第２のゲート電極部５４２の側におけるゲートしきい値電圧よりも高くなっている。よって、第１のゲート電極部５４１の側においてオフからオンになる際には、第２のゲート電極部５４２の側においては、既にオン状態となっているため、オン抵抗を低くすることができ、オン電流を多く流すことができる。
【０１１６】
次に、本実施の形態における半導体装置に流れるオン電流について説明する。図２４は、図２に示される半導体装置と図２１に示される本実施の形態における半導体装置において、ゲートソース間に１０Ｖのゲート電圧Ｖｇｓを印加した場合におけるドレイン電圧とドレイン電流との関係を示すものである。尚、図２４において、２４Ａは、図２に示される半導体装置における特性を示し、２４Ｂは、図２１に示される本実施の形態における半導体装置の特性を示す。図２４に示されるように、同じドレイン電圧においては、２４Ｂは２４Ａよりも２．５倍以上のドレイン電流を流すことができる。即ち、２４Ｂに示されるように、本実施の形態における半導体装置に流れるドレイン電流は、２４Ａに示されるように、図２に示される半導体装置に流れるドレイン電流よりも、同じドレイン電圧においては、２．５倍以上となる。よって、本実施の形態における半導体装置においては、オン電流を高くすることができ、オン抵抗も低くすることができる。
【０１１７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０１１８】
最初に、図２５（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０１１９】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０１２０】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１２１】
次に、図２５（ｂ）に示すように、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【０１２２】
次に、図２５（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【０１２３】
次に、図２６（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１２４】
次に、図２６（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１２５】
次に、図２６（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０１２６】
次に、図２７に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第２のゲート電極部５４２を形成する。
【０１２７】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、開口部５０においてゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０１２８】
尚、上記以外の内容については、第１の実施の形態と同様である。
【０１２９】
〔第８の実施の形態〕
（半導体装置）
次に、第８の実施の形態における半導体装置について、図２８に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【０１３０】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極５４０が形成される領域においては、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０１３１】
ｎ−ＧａＮ層２３の表面及び側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のＡｌＧａＮ層１２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のＡｌＧａＮ層１２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【０１３２】
尚、本実施の形態においては、第２の半導体層であるＡｌＧａＮ層１２２は、膜厚が５０ｎｍ以上、１０００ｎｍ以下が好ましい。また、第２の半導体層であるＡｌＧａＮ層１２２は、第１の半導体層であるｉ−ＧａＮ層２１及び第３の半導体層であるｎ−ＧａＮ層２３よりもバンドギャップの広い材料により形成されている。
【０１３３】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましく、更には、５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０１３４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０１３５】
最初に、図２９（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０１３６】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍであり、ＡｌＧａＮ層１２２は厚さが３０ｎｍである。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０１３７】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１３８】
次に、図２９（ｂ）に示すように、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【０１３９】
次に、図２９（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【０１４０】
次に、図３０（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１４１】
次に、図３０（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１４２】
次に、図３０（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０１４３】
次に、図３１に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第２のゲート電極部５４２を形成する。
【０１４４】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、開口部５０においてゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０１４５】
尚、上記以外の内容については、第７の実施の形態と同様である。
【０１４６】
〔第９の実施の形態〕
（半導体装置）
次に、第９の実施の形態における半導体装置について、図３２に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｉ−ＧａＮ層２２５を第５の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【０１４７】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極５４０が形成される領域においては、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０１４８】
ｎ−ＧａＮ層２３の表面及び側面、ｉ−ＧａＮ層２２５の側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。
従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【０１４９】
尚、本実施の形態においては、第５の半導体層であるｉ−ＧａＮ層２２５は、第２の半導体層であるＡｌＧａＮ層１２２よりもバンドギャップの狭い材料により形成されている。
【０１５０】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましく、更には、５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０１５１】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０１５２】
最初に、図３３（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第５の半導体層であるｉ−ＧａＮ層２２５、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０１５３】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍであり、ＡｌＧａＮ層１２２は厚さが３０ｎｍであり、ｉ−ＧａＮ層２２５は厚さが５０ｎｍである。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０１５４】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１５５】
次に、図３３（ｂ）に示すように、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ｉ−ＧａＮ層２２５、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【０１５６】
次に、図３３（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２、ｉ−ＧａＮ層２２５及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【０１５７】
次に、図３４（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１５８】
次に、図３４（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１５９】
次に、図３４（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０１６０】
次に、図３５に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第２のゲート電極部５４２を形成する。
【０１６１】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、開口部５０においてゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０１６２】
尚、上記以外の内容については、第８の実施の形態と同様である。
【０１６３】
〔第１０の実施の形態〕
（半導体装置）
次に、第１０の実施の形態における半導体装置について、図３６に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｉ−ＧａＮ層３２３を第３の半導体層、ＡｌＧａＮ層３２４を第４の半導体層と記載する場合がある。
【０１６４】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層３２４の上に形成されており、ゲート電極５４０が形成される領域においては、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０１６５】
ＡｌＧａＮ層３２４の表面及び側面、ｉ−ＧａＮ層３２３の側面、ｐ−ＧａＮ層２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。
【０１６６】
本実施の形態においては、第３の半導体層はｉ−ＧａＮ層３２３により形成されており、第４の半導体層はＡｌＧａＮ層３２４により形成されている。これにより、第３の半導体層において、第３の半導体層と第４の半導体層との界面近傍には、不図示の２ＤＥＧが生成されるため、この領域の抵抗を低くすることができ、オン抵抗を低くすることができる。
【０１６７】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましく、更には、５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０１６８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０１６９】
最初に、図３７（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｉ−ＧａＮ層３２３、第４の半導体層であるＡｌＧａＮ層３２４をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０１７０】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｉ−ＧａＮ層３２３は厚さが３００ｎｍであり、ＡｌＧａＮ層３２４は厚さが３０ｎｍである。
【０１７１】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ＡｌＧａＮ層３２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１７２】
次に、図３７（ｂ）に示すように、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ＡｌＧａＮ層３２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ｐ−ＧａＮ層２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【０１７３】
次に、図３７（ｃ）に示すように、開口部５０の底面及び側面、ＡｌＧａＮ層３２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるｐ−ＧａＮ層２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面、ＡｌＧａＮ層３２４の上には、絶縁層３０が形成される。
【０１７４】
次に、図３８（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１７５】
次に、図３８（ｂ）に示すように、ＡｌＧａＮ層３２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ＡｌＧａＮ層３２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１７６】
次に、図３８（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０１７７】
次に、図３９に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第２のゲート電極部５４２を形成する。
【０１７８】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、開口部５０においてゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０１７９】
尚、上記以外の内容については、第７の実施の形態と同様である。
【０１８０】
〔第１１の実施の形態〕
（半導体装置）
次に、第１１の実施の形態における半導体装置について、図４０に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層１２２を第２の半導体層、ｉ−ＧａＮ層３２３を第３の半導体層、ＡｌＧａＮ層３２４を第４の半導体層と記載する場合がある。
【０１８１】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層３２４の上に形成されており、ゲート電極５４０が形成される領域においては、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０１８２】
ＡｌＧａＮ層３２４の表面及び側面、ｉ−ＧａＮ層３２３の側面、ＡｌＧａＮ層１２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面となるように、絶縁層３０に接して形成される。
【０１８３】
本実施の形態においては、第３の半導体層はｉ−ＧａＮ層３２３により形成されており、第４の半導体層はＡｌＧａＮ層３２４により形成されている。これにより、第３の半導体層において、第３の半導体層と第４の半導体層との界面近傍には、不図示の２ＤＥＧが生成されるため、この領域の抵抗を低くすることができ、オン抵抗を低くすることができる。
【０１８４】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましく、更には、５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０１８５】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０１８６】
最初に、図４１（ａ）に示すように、基板１０の上に、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるＡｌＧａＮ層１２２、第３の半導体層であるｉ−ＧａＮ層３２３、第４の半導体層であるＡｌＧａＮ層３２４をエピタキシャル成長により形成する。本実施の形態においては、ｉ−ＧａＮ層２１、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層３２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０１８７】
基板１０はシリコン等の半導体基板により形成されており、ｉ−ＧａＮ層２１は厚さが３μｍである。ＡｌＧａＮ層１２２は厚さが３０ｎｍであり、ｉ−ＧａＮ層３２３は厚さが３００ｎｍであり、ＡｌＧａＮ層３２４は厚さが３０ｎｍである。
【０１８８】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ＡｌＧａＮ層３２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０１８９】
次に、図４１（ｂ）に示すように、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２、ｉ−ＧａＮ層２１の一部を除去し開口部５０を形成する。具体的には、ＡｌＧａＮ層３２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ＡｌＧａＮ層３２４、ｉ−ＧａＮ層３２３、ＡｌＧａＮ層１２２を除去し、ｉ−ＧａＮ層２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｉ−ＧａＮ層２１の一部を除去してもよい。
【０１９０】
次に、図４１（ｃ）に示すように、開口部５０の底面及び側面、ＡｌＧａＮ層３２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｉ−ＧａＮ層２１の上、開口部５０の側面となるＡｌＧａＮ層１２２、ｉ−ＧａＮ層３２３及びＡｌＧａＮ層３２４の側面、ＡｌＧａＮ層３２４の上には、絶縁層３０が形成される。
【０１９１】
次に、図４２（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ＡｌＧａＮ層３２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０１９２】
次に、図４２（ｂ）に示すように、ＡｌＧａＮ層３２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ＡｌＧａＮ層３２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０１９３】
次に、図４２（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０１９４】
次に、図４３に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において金属積層膜により第２のゲート電極部５４２を形成する。
【０１９５】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、ゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０１９６】
尚、上記以外の内容については、第８の実施の形態と同様である。
【０１９７】
〔第１２の実施の形態〕
（半導体装置）
次に、第１２の実施の形態における半導体装置について、図４４に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ｎ−ＧａＮ層４２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３が形成されている。尚、本実施の形態においては、ｎ−ＧａＮ層４２１を第１の半導体層、ｐ−ＧａＮ層２２を第２の半導体層、ｎ−ＧａＮ層２３を第３の半導体層と記載する場合がある。
【０１９８】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層２３の上に形成されており、ゲート電極５４０が形成される領域においては、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極５４０が形成される領域においては、ｎ−ＧａＮ層４２１が一部除去されていてもよい。
【０１９９】
ｎ−ＧａＮ層２３の表面及び側面、ｐ−ＧａＮ層２２の側面、ｎ−ＧａＮ層４２１の表面等の上には、絶縁層３０が形成されており、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２が除去された領域の絶縁層３０の上には、ゲート電極５４０が形成されている。本実施の形態においては、ゲート電極５４０は、ソース電極４２側の第１のゲート電極部５４１とドレイン電極４３側の第２のゲート電極部５４２により形成されており、第１のゲート電極部５４１と第２のゲート電極部５４２とは異なる材料により形成されている。従って、ゲート電極５４０におけるソース電極４２側の側面は、絶縁層３０を介して、ソース電極４２側のｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。また、ゲート電極５４０におけるドレイン電極４３側の側面は、絶縁層３０を介して、ドレイン電極４３側のｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面となるように、絶縁層３０に接して形成される。
【０２００】
本実施の形態においては、第１の半導体層となるｎ−ＧａＮ層４２１は、ｎ型となる不純物元素として、Ｓｉ等が１×１０１８ｃｍ−３以上の濃度でドープされていることが好ましい。
【０２０１】
本実施の形態においては、第１のゲート電極部５４１を形成している材料は、第２のゲート電極部５４２を形成している材料よりも、仕事関数の高い材料により形成されていることが好ましい。また、第１のゲート電極部５４１は、仕事関数が４．５ｅＶ以上の材料により形成されていることが好ましく、更には、５．０ｅＶ以上の材料により形成されていることがより好ましい。また、第２のゲート電極部５４２は、仕事関数が４．５ｅＶ未満の材料により形成されていることが好ましい。
【０２０２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０２０３】
最初に、図４５（ａ）に示すように、基板１０の上に、第１の半導体層であるｎ−ＧａＮ層４２１、第２の半導体層であるｐ−ＧａＮ層２２、第３の半導体層であるｎ−ＧａＮ層２３をエピタキシャル成長により形成する。本実施の形態においては、ｎ−ＧａＮ層４２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層２３は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０２０４】
基板１０はシリコン等の半導体基板により形成されており、ｎ−ＧａＮ層４２１は厚さが３μｍであり、ｎ型となる不純物元素としてＳｉが１×１０１７ｃｍ−３の濃度でドープされている。ｐ−ＧａＮ層２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層２３は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０２０５】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０２０６】
次に、図４５（ｂ）に示すように、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層４２１の一部を除去し開口部５０を形成する。具体的には、ｎ−ＧａＮ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部５０が形成される領域に、開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、ｎ−ＧａＮ層２３、ｐ−ＧａＮ層２２を除去し、ｎ−ＧａＮ層４２１を露出させることにより、開口部５０を形成する。尚、本実施の形態においては、開口部５０を形成する際には、ｎ−ＧａＮ層４２１の一部を除去してもよい。
【０２０７】
次に、図４５（ｃ）に示すように、開口部５０の底面及び側面、ｎ−ＧａＮ層２３の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部５０の底面となるｎ−ＧａＮ層４２１の上、開口部５０の側面となるｐ−ＧａＮ層２２及びｎ−ＧａＮ層２３の側面、ｎ−ＧａＮ層２３の上には、絶縁層３０が形成される。
【０２０８】
次に、図４６（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層２３の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０２０９】
次に、図４６（ｂ）に示すように、ｎ−ＧａＮ層２３が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層２３及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０２１０】
次に、図４６（ｃ）に示すように、開口部５０が形成されている領域の絶縁層３０の上のソース電極４２側に、第１のゲート電極部５４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１のゲート電極部５４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜により第１のゲート電極部５４１を形成する。
【０２１１】
次に、図４７に示すように、開口部５０が形成されている領域の絶縁層３０の上のドレイン電極４３側に、第２のゲート電極部５４２を形成する。具体的には、第１のゲート電極部５４１及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２のゲート電極部５４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部５０において金属積層膜により第２のゲート電極部５４２を形成する。
【０２１２】
これにより、ソース電極４２側に形成される第１のゲート電極部５４１とドレイン電極４３側に形成される第２のゲート電極部５４２により、ゲート電極５４０が形成される。以上の工程により、本実施の形態における半導体装置を製造することができる。
【０２１３】
尚、上記以外の内容については、第７の実施の形態と同様である。
【０２１４】
〔第１３の実施の形態〕
図４８は、第４の実施の形態における半導体装置の一種であって、第４の実施の形態において説明した半導体装置に類似した半導体装置の構造を示すものである。この半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２６が形成されている。
【０２１５】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層６２４の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３、ｐ−ＧａＮ層２２が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０２１６】
また、ｎ−ＧａＮ層６２６の表面及び側面、ＡｌＧａＮ層６２４の側面、ｎ−ＧａＮ層６２３の側面、ｐ−ＧａＮ層２２の側面、ｉ−ＧａＮ層２１の表面等の上には、絶縁層３０が形成されている。また、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３、ｐ−ＧａＮ層２２等が除去された領域の絶縁層３０の上には、ゲート電極４１が形成されている。従って、ゲート電極４１におけるソース電極４２側の側面及びドレイン電極４３側の側面は、ともに絶縁層３０を介して、ｐ−ＧａＮ層２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４及びｎ−ＧａＮ層６２６の側面となるように、絶縁層３０に接して形成される。
【０２１７】
この構造の半導体装置において、ｐ−ＧａＮ層２２の厚さの異なる半導体装置を作製し、ゲート電圧Ｖｇとドレイン電流Ｉｄｓとの関係について調べた結果を図４９に示す。図４９において、４９Ａはｐ−ＧａＮ層２２の厚さが１４２ｎｍの半導体装置の特性であり、４９Ｂはｐ−ＧａＮ層２２の厚さが２００ｎｍの半導体装置の特性であり、４９Ｃはｐ−ＧａＮ層２２の厚さが２８５ｎｍの半導体装置の特性である。尚、ｐ−ＧａＮ層２２には不純物元素として、Ｍｇが２×１０１７ｃｍ−３の濃度でドープされている。図４９に示されるように、特性４９Ａ、４９Ｂ、４９Ｃの順に、ゲートしきい値電圧が高くなり、オン電流が低くなっている。即ち、ｐ−ＧａＮ層２２の厚さを厚くすると、ゲートしきい値電圧が高くなり、オン電流が低くなる。
【０２１８】
このような半導体装置においては、ゲートしきい値電圧が高く、かつ、オン電流が高いものが好ましい。尚、このことは、第１から第６の実施の形態における半導体装置についても同様である。
【０２１９】
（半導体装置）
次に、第１３の実施の形態における半導体装置について、図５０に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層６２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２６が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層６２２を第２の半導体層、ｎ−ＧａＮ層６２３を第３の半導体層、ＡｌＧａＮ層６２４を第４の半導体層、ｎ−ＧａＮ層６２６を第６の半導体層と記載する場合がある。
【０２２０】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層６２４の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３、ｐ−ＧａＮ層６２２が除去されている。
【０２２１】
本実施の形態においては、このように除去された領域において、ｐ−ＧａＮ層６２２のソース電極４２側の側面は傾斜している。即ち、このように除去された領域において、ｐ−ＧａＮ層６２２のドレイン電極４３側においては、ｐ−ＧａＮ層６２２の側面が、ｐ−ＧａＮ層６２２の膜面に対し垂直に形成されている。これに対し、ソース電極４２側においては、ｐ−ＧａＮ層６２２の側面が、ｉ−ＧａＮ層２１の表面に対し６０°以下の傾斜面６２２ａにより形成されている。
【０２２２】
これにより、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層６２２の深さ方向における長さをドレイン電極４３側よりもソース電極４２側を長くすることができ、ゲートしきい値電圧を高くし、オン電流を高くすることができる。即ち、ソース電極４２側では、ｐ−ＧａＮ層６２２の側面が傾斜面６２２ａであるため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層６２２の深さ方向における長さが長くなる。これにより、ｐ−ＧａＮ層６２２の膜厚を厚くした場合と同様の効果を得ることができ、ゲートしきい値電圧を高くすることができる。一方、ドレイン電極４３側では、ｐ−ＧａＮ層６２２の側面が垂直であるため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層６２２の深さ方向における長さが短くなり、オン電流を高くすることができる。尚、本実施の形態においては、第２の半導体層は、ｐ−ＧａＮの他、ｐ−ＡｌＧａＮにより形成してもよい。
【０２２３】
次に、本実施の形態における半導体装置におけるゲート電圧Ｖｇとドレイン電流Ｉｄｓとの関係についてシミュレーションをした結果について説明する。図５１は、半導体装置におけるゲート電圧Ｖｇとドレイン電流Ｉｄｓとの関係を示す。５１Ａは、図４８に示される半導体装置において、ｐ−ＧａＮ層２２の厚さが２００ｎｍの場合における特性である。また、５１Ｂは、図５０に示される本実施の形態における半導体装置において、ｐ−ＧａＮ層６２２の厚さが１４１ｎｍであり、ソース電極４２側の傾斜面６２２ａにおける傾斜が約４５°の場合における特性である。この場合においては、ｐ−ＧａＮ層６２２の傾斜面６２２ａにおける深さ方向の長さが２００ｎｍとなる。尚、ｎ−ＧａＮ層６２３の厚さは３００ｎｍ、ＡｌＧａＮ層６２４は厚さが２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ、ｎ−ＧａＮ層６２６の厚さは４ｎｍ、ゲート長は１．５μｍ、ゲート−ドレイン間の距離は１０μｍ、ゲート−ソース間の距離は５μｍで計算している。また、ｐ−ＧａＮ層２２及びｐ−ＧａＮ層６２２におけるアクセプター濃度は、２×１０１７ｃｍ−３であり、ｎ−ＧａＮ層６２３におけるドナー濃度は、１×１０１８ｃｍ−３であり、ｎ−ＧａＮ層６２６におけるドナー濃度は、１．５×１０１８ｃｍ−３である。
【０２２４】
図５１に示されるように、ゲートしきい値電圧は、５１Ａと５１Ｂと略同じであるが、オン電流となるドレイン電流Ｉｄｓは、５１Ａよりも５１Ｂの方が２．２倍程度高くなっている。従って、図５０に示される本実施の形態における半導体装置は、図４８に示される半導体装置よりも、オン電流が高くすることができる。よって、本実施の形態における半導体装置は、ｐ−ＧａＮ層２２の膜厚を厚くすることなく、オン電流を高くすることができる。尚、本実施の形態における半導体装置は、ＡｌＧａＮ／ＧａＮにより生じた２ＤＥＧにより電流が流れる。よって、本実施の形態における説明では、ｎ−ＧａＮ層６２３を用いた場合について説明したが、本実施の形態における半導体装置は、ｎ−ＧａＮ層６２３に代えて、ｉ−ＧａＮ層を用いてもよい。
【０２２５】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０２２６】
最初に、図５２（ａ）に示すように、基板１０となるシリコン等の半導体基板を準備する。
【０２２７】
次に、図５２（ｂ）に示すように、基板１０の上に、バッファ層であるＡｌＮ層１１及び第１の半導体層であるｉ−ＧａＮ層２１をエピタキシャル成長により形成する。本実施の形態においては、形成されるｉ−ＧａＮ層２１の厚さは３μｍであり、ＡｌＮ層１１及びｉ−ＧａＮ層２１は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成する。
【０２２８】
次に、図５２（ｃ）に示すように、ｉ−ＧａＮ層２１の上に、第２の半導体層であるｐ−ＧａＮ層６２２、第３の半導体層であるｎ−ＧａＮ層６２３、第４の半導体層であるＡｌＧａＮ層６２４、第６の半導体層であるｎ−ＧａＮ層６２６を形成する。本実施の形態においては、ｐ−ＧａＮ層６２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２６は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０２２９】
本実施の形態においては、ｐ−ＧａＮ層６２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが２×１０１７ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層６２３は厚さが３００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。ＡｌＧａＮ層６２４は厚さが２０ｎｍである。ｎ−ＧａＮ層６２６は厚さが４ｎｍであり、ｎ型となる不純物元素としてＳｉが１．５×１０１８ｃｍ−３の濃度でドープされている。
【０２３０】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層６２６の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０２３１】
次に、図５３（ａ）に示すように、ｎ−ＧａＮ層６２６の上に、開口部６７１ａを有するハードマスク６７１をＳｉＮ等により形成する。尚、ハードマスク６７１における開口部６７１ａの形状は、ゲート電極４１が形成される領域となる後述する第１の開口部６５１の形状に対応している。具体的には、ｎ−ＧａＮ層６２６の上に、ＡＬＤ等によりＳｉＮ膜を成膜する。この後、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１の開口部６５１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域におけるＳｉＮ膜を除去し、残存するＳｉＮ膜によりハードマスク６７１を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【０２３２】
次に、図５３（ｂ）に示すように、ハードマスク６７１の開口部６７１ａにおけるｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３を除去し、ｐ−ＧａＮ層６２２の表面を露出させることにより、第１の開口部６５１を形成する。本実施の形態においては、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３の除去は、塩素系ガスを用いたＲＩＥ等のドライエッチングにより行なわれる。これにより、第１の開口部６５１の側面を形成しているｎ−ＧａＮ層６２３の側面は、ａ面（１１−２０）となり、第１の開口部６５１はｍ軸＜１−１００＞方向に沿うように形成されている。
【０２３３】
次に、図５３（ｃ）に示すように、第１の開口部６５１の底面に第２の開口部６５２を形成するためのレジストパターン６７２を形成する。具体的には、ハードマスク６７１及び第１の開口部６５１の底面におけるｐ−ＧａＮ層６２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン６７２を形成する。形成されたレジストパターン６７２は、後述する第２の開口部６５２の形状に対応した形状の開口部６７２ａを有している。よって、この開口部６７２ａは、ハードマスク６７１の開口部６７１ａ内に形成され、第１の開口部６５１の底面となるｐ−ＧａＮ層６２２上において、ソース電極４２側を覆うように形成される。従って、レジストパターン６７２の開口部６７２ａは、ハードマスク６７１の開口部６７１ａよりも小さい。
【０２３４】
次に、図５４（ａ）に示すように、レジストパターン６７２の開口部６７２ａにおけるｐ−ＧａＮ層６２２を除去し、ｉ−ＧａＮ層２１の表面を露出させることにより、第２の開口部６５２を形成する。本実施の形態においては、ｐ−ＧａＮ層６２２の除去は、塩素系ガスを用いたＲＩＥ等のドライエッチングにより行なわれる。これにより、第２の開口部６５２の側面を形成しているｐ−ＧａＮ層６２２の側面はａ面（１１−２０）となり、底面を形成しているｉ−ＧａＮ層２１の表面はｃ面となり、第２の開口部６５２はｍ軸＜１−１００＞方向に沿うように形成されている。この後、レジストパターン６７２を有機溶剤等により除去する。
【０２３５】
次に、図５４（ｂ）に示すように、ハードマスク６７１をマスクとして、ウェットエッチングを行なうことにより、第２の開口部６５２におけるソース電極４２側のｐ−ＧａＮ層６２２を角部より除去し、ｐ−ＧａＮ層６２２の側面に傾斜面６２２ａを形成する。この際行なわれるウェットエッチングは、ＴＭＡＨ（Tetramethylammonium hydroxide）またはＫＯＨを用いて行なう。これにより、第２の開口部６５２において、ソース電極４２側におけるｐ−ＧａＮ層６２２の側面に傾斜面６２２ａを形成する。これにより、ソース電極４２側のｐ−ＧａＮ層６２２の側面に傾斜面６２２ａが形成された第２の開口部６５２と第１の開口部６５１により、ゲート電極４１が形成される開口部６５０が形成される。
【０２３６】
次に、図５４（ｃ）に示すように、ハードマスク６７１をウェットエッチング等により除去し、ｎ−ＧａＮ層６２６の表面を露出させる。
【０２３７】
次に、図５５（ａ）に示すように、開口部６５０の底面及び側面、ｎ−ＧａＮ層６２６の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部６５０の底面となるｉ−ＧａＮ層２１の上、開口部６５０の側面となるｐ−ＧａＮ層６２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４及びｎ−ＧａＮ層６２６の側面、ｎ−ＧａＮ層６２６の上には、絶縁層３０が形成される。
【０２３８】
次に、図５５（ｂ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０及びｎ−ＧａＮ層６２６を除去し、ＡｌＧａＮ層６２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域における絶縁層３０及びｎ−ＧａＮ層６２６を除去し、ＡｌＧａＮ層６２４の表面を露出させる。これにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０２３９】
次に、図５５（ｃ）に示すように、ＡｌＧａＮ層６２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層６２６及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０２４０】
次に、図５６に示すように、開口部６５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部６５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部６５０において残存する金属積層膜によりゲート電極４１を形成する。
【０２４１】
以上の工程により、本実施の形態における半導体装置を製造することができる。
【０２４２】
尚、上記以外の内容については、第１の実施の形態と同様である。
【０２４３】
〔第１４の実施の形態〕
（半導体装置）
次に、第１４の実施の形態における半導体装置について、図５７に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ＡｌＧａＮ層７２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２６が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ＡｌＧａＮ層７２２を第２の半導体層、ｎ−ＧａＮ層６２３を第３の半導体層、ＡｌＧａＮ層６２４を第４の半導体層、ｎ−ＧａＮ層６２６を第６の半導体層と記載する場合がある。
【０２４４】
ソース電極４２及びドレイン電極４３は、ＡｌＧａＮ層６２４の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層７２２が除去されている。
【０２４５】
本実施の形態においては、このように除去された領域において、ＡｌＧａＮ層７２２のソース電極４２側の側面は傾斜している。即ち、このように除去された領域において、ＡｌＧａＮ層７２２のドレイン電極４３側においては、ＡｌＧａＮ層７２２の側面が、ＡｌＧａＮ層７２２の膜面に対し垂直に形成されている。これに対し、ソース電極４２側においては、ＡｌＧａＮ層７２２の側面が、ｉ−ＧａＮ層２１の表面に対し６０°以下の傾斜面７２２ａにより形成されている。
【０２４６】
これにより、絶縁層３０を介しゲート電極４１の影響を受けるＡｌＧａＮ層７２２の深さ方向における長さをドレイン電極４３側よりもソース電極４２側を長くすることができ、ゲートしきい値電圧を高くし、オン電流を高くすることができる。即ち、ソース電極４２側では、ＡｌＧａＮ層７２２の側面が傾斜面７２２ａであるため、絶縁層３０を介しゲート電極４１の影響を受けるＡｌＧａＮ層７２２の深さ方向における長さが長くなる。これにより、ＡｌＧａＮ層７２２の膜厚を厚くした場合と同様の効果を得ることができ、ゲートしきい値電圧を高くすることができる。一方、ドレイン電極４３側では、ＡｌＧａＮ層７２２の側面が垂直であるため、絶縁層３０を介しゲート電極４１の影響を受けるＡｌＧａＮ層７２２の深さ方向における長さが短くなり、オン電流を高くすることができる。
【０２４７】
尚、本実施の形態においては、第２の半導体層は、ＡｌＧａＮの他、ＩｎＡｌＮ、ＧａＮ／ＡｌＧａＮ積層膜により形成してもよい。また、本実施の形態における半導体装置は、ＡｌＧａＮ／ＧａＮにより生じた２ＤＥＧにより電流が流れる。よって、本実施の形態における説明では、ｎ−ＧａＮ層６２３を用いた場合について説明したが、本実施の形態における半導体装置は、ｎ−ＧａＮ層６２３に代えて、ｉ−ＧａＮ層を用いてもよい。
【０２４８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０２４９】
最初に、図５８（ａ）に示すように、基板１０となるシリコン等の半導体基板を準備する。
【０２５０】
次に、図５８（ｂ）に示すように、基板１０の上に、バッファ層であるＡｌＮ層１１及び第１の半導体層であるｉ−ＧａＮ層２１をエピタキシャル成長により形成する。本実施の形態においては、形成されるｉ−ＧａＮ層２１の厚さは３μｍであり、ＡｌＮ層１１及びｉ−ＧａＮ層２１は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成する。
【０２５１】
次に、図５８（ｃ）に示すように、ｉ−ＧａＮ層２１の上に、第２の半導体層であるＡｌＧａＮ層７２２、第３の半導体層であるｎ−ＧａＮ層６２３、第４の半導体層であるＡｌＧａＮ層６２４、第６の半導体層であるｎ−ＧａＮ層６２６を形成する。本実施の形態においては、ＡｌＧａＮ層７２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２６は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０２５２】
本実施の形態においては、ＡｌＧａＮ層７２２は厚さが５００ｎｍであり、ｐ型となる不純物元素としてＭｇが２×１０１７ｃｍ−３の濃度でドープされている。ｎ−ＧａＮ層６２３は厚さが３００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。ＡｌＧａＮ層６２４は厚さが２０ｎｍである。ｎ−ＧａＮ層６２６は厚さが４ｎｍであり、ｎ型となる不純物元素としてＳｉが１．５×１０１８ｃｍ−３の濃度でドープされている。
【０２５３】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層６２６の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０２５４】
次に、図５９（ａ）に示すように、ｎ−ＧａＮ層６２６の上に、開口部６７１ａを有するハードマスク６７１をＳｉＮ等により形成する。尚、ハードマスク６７１における開口部６７１ａの形状は、ゲート電極４１が形成される領域となる後述する第１の開口部６５１の形状に対応している。具体的には、ｎ−ＧａＮ層６２６の上に、ＡＬＤ等によりＳｉＮ膜を成膜する。この後、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第１の開口部６５１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域におけるＳｉＮ膜を除去し、残存するＳｉＮ膜によりハードマスク６７１を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【０２５５】
次に、図５９（ｂ）に示すように、ハードマスク６７１の開口部６７１ａにおけるｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３を除去し、ＡｌＧａＮ層７２２の表面を露出させることにより、第１の開口部６５１を形成する。本実施の形態においては、ｎ−ＧａＮ層６２６、ＡｌＧａＮ層６２４、ｎ−ＧａＮ層６２３の除去は、塩素系ガスを用いたＲＩＥ等のドライエッチングにより行なわれる。これにより、第１の開口部６５１の側面を形成しているｎ−ＧａＮ層６２３の側面は、ａ面（１１−２０）となり、第１の開口部６５１はｍ軸＜１−１００＞方向に沿うように形成されている。
【０２５６】
次に、図５９（ｃ）に示すように、第１の開口部６５１の底面に第２の開口部６５２を形成するためのレジストパターン６７２を形成する。具体的には、ハードマスク６７１及び第１の開口部６５１の底面におけるＡｌＧａＮ層７２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン６７２を形成する。形成されたレジストパターン６７２は、後述する第２の開口部６５２の形状に対応した形状の開口部６７２ａを有している。よって、この開口部６７２ａは、ハードマスク６７１の開口部６７１ａ内に形成され、第１の開口部６５１の底面となるＡｌＧａＮ層７２２の上において、ソース電極４２側を覆うように形成される。従って、レジストパターン６７２の開口部６７２ａは、ハードマスク６７１の開口部６７１ａよりも小さい。
【０２５７】
次に、図６０（ａ）に示すように、レジストパターン６７２の開口部６７２ａにおけるＡｌＧａＮ層７２２を除去し、ｉ−ＧａＮ層２１の表面を露出させることにより、第２の開口部６５２を形成する。本実施の形態においては、ＡｌＧａＮ層７２２の除去は、塩素系ガスを用いたＲＩＥ等のドライエッチングにより行なわれる。これにより、第２の開口部６５２の側面を形成しているＡｌＧａＮ層７２２の側面はａ面（１１−２０）となり、底面を形成しているｉ−ＧａＮ層２１の表面はｃ面となり、第２の開口部６５２はｍ軸＜１−１００＞方向に沿うように形成されている。この後、レジストパターン６７２を有機溶剤等により除去する。
【０２５８】
次に、図６０（ｂ）に示すように、ハードマスク６７１をマスクとして、ウェットエッチングを行なうことにより、第２の開口部６５２におけるソース電極４２側のＡｌＧａＮ層７２２を角部より除去し、ＡｌＧａＮ層７２２の側面に傾斜面７２２ａを形成する。この際行なわれるウェットエッチングは、ＴＭＡＨ（Tetramethylammonium hydroxide）またはＫＯＨを用いて行なう。これにより、第２の開口部６５２において、ソース電極４２側におけるＡｌＧａＮ層７２２の側面に傾斜面７２２ａを形成する。これにより、ソース電極４２側のＡｌＧａＮ層７２２の側面に傾斜面７２２ａが形成された第２の開口部６５２と第１の開口部６５１により、ゲート電極４１が形成される開口部６５０が形成される。
【０２５９】
次に、図６０（ｃ）に示すように、ハードマスク６７１をウェットエッチング等により除去し、ｎ−ＧａＮ層６２６の表面を露出させる。
【０２６０】
次に、図６１（ａ）に示すように、開口部６５０の底面及び側面、ｎ−ＧａＮ層６２６の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部６５０の底面となるｉ−ＧａＮ層２１の上、開口部６５０の側面となるＡｌＧａＮ層７２２、ｎ−ＧａＮ層６２３、ＡｌＧａＮ層６２４及びｎ−ＧａＮ層６２６の側面、ｎ−ＧａＮ層６２６の上には、絶縁層３０が形成される。
【０２６１】
次に、図６１（ｂ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０及びｎ−ＧａＮ層６２６を除去し、ＡｌＧａＮ層６２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域における絶縁層３０及びｎ−ＧａＮ層６２６を除去し、ＡｌＧａＮ層６２４の表面を露出させる。これにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０２６２】
次に、図６１（ｃ）に示すように、ＡｌＧａＮ層６２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層６２６及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０２６３】
次に、図６２に示すように、開口部６５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部６５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部６５０において残存する金属積層膜によりゲート電極４１を形成する。
【０２６４】
以上の工程により、本実施の形態における半導体装置を製造することができる。
【０２６５】
尚、上記以外の内容については、第１３の実施の形態と同様である。
【０２６６】
〔第１５の実施の形態〕
（半導体装置）
次に、第１５の実施の形態における半導体装置について、図６３に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層８２２、ｉ−ＧａＮ層８２３、ｎ−ＡｌＧａＮ層８２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層８２２を第２の半導体層、ｉ−ＧａＮ層８２３を第３の半導体層、ｎ−ＡｌＧａＮ層８２４を第４の半導体層と記載する場合がある。
【０２６７】
ソース電極４２及びドレイン電極４３は、ｎ−ＡｌＧａＮ層８２４の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＡｌＧａＮ層８２４、ｉ−ＧａＮ層８２３、ｐ−ＧａＮ層８２２、が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０２６８】
本実施の形態においては、このように除去された領域において、ソース電極４２側の角においては、ｐ−ＧａＮ層８２２の上面の一部及び側面が露出している張出部８２２ａが形成されている。これにより、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さをドレイン電極４３側よりもソース電極４２側を長くすることができ、ゲートしきい値電圧を高くし、オン電流を高くすることができる。尚、本実施の形態においては、張出部８２２ａは、ｐ−ＧａＮ層８２２の上面におけるソース電極４２とドレイン電極４３とを結ぶ方向における長さが約０．１μｍとなるように形成する。
【０２６９】
即ち、ソース電極４２側では、ｐ−ＧａＮ層８２２の張出部８２２ａにおいて、ｐ−ＧａＮ層８２２の上面の一部及び側面が張出しているため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さが長くなる。これにより、ｐ−ＧａＮ層８２２の膜厚を厚くした場合と同様の効果を得ることができるため、ゲートしきい値電圧を高くすることができる。一方、ドレイン電極４３側では、ｐ−ＧａＮ層８２２の側面には張出部が形成されていないため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さが短くなり、オン電流を高くすることができる。
【０２７０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０２７１】
最初に、図６４（ａ）に示すように、基板１０の上に、ＡｌＮ層１１、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層８２２、第３の半導体層であるｉ−ＧａＮ層８２３、第４の半導体層であるｎ−ＡｌＧａＮ層８２４を形成する。本実施の形態においては、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層８２２、ｉ−ＧａＮ層８２３、ｎ−ＡｌＧａＮ層８２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０２７２】
基板１０はシリコン等の半導体基板により形成されており、ＡｌＮ層１１はバッファ層である。ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層８２２は厚さが１００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｉ−ＧａＮ層８２３は厚さが５００ｎｍである。ｎ−ＡｌＧａＮ層８２４は厚さが３０ｎｍであり、ｎ型となる不純物元素としてＳｉが５×１０１８ｃｍ−３の濃度でドープされている。
【０２７３】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＡｌＧａＮ層８２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０２７４】
次に、図６４（ｂ）に示すように、ｎ−ＡｌＧａＮ層８２４の上において、後述する第１の開口部８５１が形成される領域に開口部８７１ａを有するレジストパターン８７１を形成する。具体的には、ｎ−ＡｌＧａＮ層８２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部８７１ａを有するレジストパターン８７１を形成する。
【０２７５】
次に、図６４（ｃ）に示すように、レジストパターン８７１の開口部８７１ａにおけるｎ−ＡｌＧａＮ層８２４、ｉ−ＧａＮ層８２３を塩素系ガスを用いたＲＩＥ等のドライエッチングにより除去し、ｐ−ＧａＮ層８２２の表面を露出させる。これにより、第１の開口部８５１を形成する。
【０２７６】
次に、図６５（ａ）に示すように、レジストパターン８７１を有機溶剤等により除去する。
【０２７７】
次に、図６５（ｂ）に示すように、第１の開口部８５１の底面に、後述する第２の開口部８５２を形成するためのレジストパターン８７２を形成する。具体的には、ｎ−ＡｌＧａＮ層８２４及び第１の開口部８５１の底面におけるｐ−ＧａＮ層８２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン８７２を形成する。形成されたレジストパターン８７２は、後述する第２の開口部８５２の形状に対応した形状の開口部８７２ａを有している。よって、この開口部８７２ａは、第１の開口部８５１内に形成され、第１の開口部８５１の底面となるｐ−ＧａＮ層８２２の上において、ソース電極４２側を覆うように形成される。従って、レジストパターン８７２の開口部８７２ａは、第１の開口部８５１よりも小さい。
【０２７８】
次に、図６５（ｃ）に示すように、レジストパターン８７２の開口部８７２ａにおけるｐ−ＧａＮ層８２２、ｉ−ＧａＮ層２１の一部を塩素系ガスを用いたＲＩＥ等のドライエッチングにより除去し、第２の開口部８５２を形成する。これにより、ｐ−ＧａＮ層８２２のソース電極４２側の側面には、第１の開口部８５１よりも第２の開口部８５２において張り出している張出部８２２ａが形成される。本実施の形態においては、張出部８２２ａが形成されている第１の開口部８５１と第２の開口部８５２により開口部８５０が形成される。
【０２７９】
次に、図６６（ａ）に示すように、レジストパターン８７２を有機溶剤等により除去する。
【０２８０】
次に、図６６（ｂ）に示すように、開口部８５０の底面及び側面、ｎ−ＡｌＧａＮ層８２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部８５０の底面となるｉ−ＧａＮ層２１の上、ｐ−ＧａＮ層８２２の側面及び上、ｉ−ＧａＮ層８２３及びｎ−ＡｌＧａＮ層８２４の側面、ｎ−ＡｌＧａＮ層８２４の上には、絶縁層３０が形成される。
【０２８１】
次に、図６６（ｃ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＡｌＧａＮ層８２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＡｌＧａＮ層８２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０２８２】
次に、図６７（ａ）に示すように、ｎ−ＡｌＧａＮ層８２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＡｌＧａＮ層８２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０２８３】
次に、図６７（ｂ）に示すように、開口部８５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部８５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部８５０において残存する金属積層膜によりゲート電極４１を形成する。
【０２８４】
これにより、本実施の形態における半導体装置を製造することができる。
【０２８５】
尚、上記以外の内容については、第１の実施の形態と同様である。
【０２８６】
〔第１６の実施の形態〕
（半導体装置）
次に、第１６の実施の形態における半導体装置について、図６８に基づき説明する。本実施の形態における半導体装置は、半導体材料等により形成された基板１０の上に、窒化物半導体層として、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層８２２、ｉ−ＧａＮ層８２３、ｎ−ＧａＮ層９２４が形成されている。尚、本実施の形態においては、ｉ−ＧａＮ層２１を第１の半導体層、ｐ−ＧａＮ層８２２を第２の半導体層、ｉ−ＧａＮ層８２３を第３の半導体層、ｎ−ＧａＮ層９２４を第４の半導体層と記載する場合がある。
【０２８７】
ソース電極４２及びドレイン電極４３は、ｎ−ＧａＮ層９２４の上に形成されており、ゲート電極４１が形成される領域においては、ｎ−ＧａＮ層９２４、ｉ−ＧａＮ層８２３、ｐ−ＧａＮ層８２２、が除去されている。尚、ゲート電極４１が形成される領域においては、ｉ−ＧａＮ層２１が一部除去されていてもよい。
【０２８８】
本実施の形態においては、このように除去された領域において、ソース電極４２側の角においては、ｐ−ＧａＮ層８２２の上面の一部及び側面が露出している張出部８２２ａが形成されている。これにより、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さをドレイン電極４３側よりもソース電極４２側を長くすることができ、ゲートしきい値電圧を高くし、オン電流を高くすることができる。
【０２８９】
即ち、ソース電極４２側では、ｐ−ＧａＮ層８２２の張出部８２２ａにおいて、ｐ−ＧａＮ層８２２の上面の一部及び側面が張出しているため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さが長くなる。これにより、ｐ−ＧａＮ層８２２の膜厚を厚くした場合と同様の効果を得ることができるため、ゲートしきい値電圧を高くすることができる。一方、ドレイン電極４３側では、ｐ−ＧａＮ層８２２の側面には張出部が形成されていないため、絶縁層３０を介しゲート電極４１の影響を受けるｐ−ＧａＮ層８２２の長さが短くなり、オン電流を高くすることができる。
【０２９０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
【０２９１】
最初に、図６９（ａ）に示すように、基板１０の上に、ＡｌＮ層１１、第１の半導体層であるｉ−ＧａＮ層２１、第２の半導体層であるｐ−ＧａＮ層８２２、第３の半導体層であるｉ−ＧａＮ層８２３、第４の半導体層であるｎ−ＧａＮ層９２４を形成する。本実施の形態においては、ＡｌＮ層１１、ｉ−ＧａＮ層２１、ｐ−ＧａＮ層８２２、ｉ−ＧａＮ層８２３、ｎ−ＧａＮ層９２４は、窒化物半導体により形成されており、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。
【０２９２】
基板１０はシリコン等の半導体基板により形成されており、ＡｌＮ層１１はバッファ層である。ｉ−ＧａＮ層２１は厚さが３μｍである。ｐ−ＧａＮ層８２２は厚さが１００ｎｍであり、ｐ型となる不純物元素としてＭｇが１×１０１９ｃｍ−３の濃度でドープされている。ｉ−ＧａＮ層８２３は厚さが５００ｎｍである。ｎ−ＧａＮ層９２４は厚さが５００ｎｍであり、ｎ型となる不純物元素としてＳｉが１×１０１８ｃｍ−３の濃度でドープされている。
【０２９３】
この後、図示はしないが、素子分離領域を形成してもよい。具体的には、ｎ−ＧａＮ層９２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。
【０２９４】
次に、図６９（ｂ）に示すように、ｎ−ＧａＮ層９２４の上において、後述する第１の開口部８５１が形成される領域に開口部８７１ａを有するレジストパターン８７１を形成する。具体的には、ｎ−ＧａＮ層９２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部８７１ａを有するレジストパターン８７１を形成する。
【０２９５】
次に、図６９（ｃ）に示すように、レジストパターン８７１の開口部８７１ａにおけるｎ−ＧａＮ層９２４、ｉ−ＧａＮ層８２３を塩素系ガスを用いたＲＩＥ等のドライエッチングにより除去し、ｐ−ＧａＮ層８２２の表面を露出させる。これにより、第１の開口部８５１を形成する。
【０２９６】
次に、図７０（ａ）に示すように、レジストパターン８７１を有機溶剤等により除去する。
【０２９７】
次に、図７０（ｂ）に示すように、第１の開口部８５１の底面に、後述する第２の開口部８５２を形成するためのレジストパターン８７２を形成する。具体的には、ｎ−ＧａＮ層９２４及び第１の開口部８５１の底面におけるｐ−ＧａＮ層８２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン８７２を形成する。形成されたレジストパターン８７２は、後述する第２の開口部８５２の形状に対応した形状の開口部８７２ａを有している。よって、この開口部８７２ａは、第１の開口部８５１内に形成され、第１の開口部８５１の底面となるｐ−ＧａＮ層８２２の上において、ソース電極４２側を覆うように形成される。従って、レジストパターン８７２の開口部８７２ａは、第１の開口部８５１よりも小さい。
【０２９８】
次に、図７０（ｃ）に示すように、レジストパターン８７２の開口部８７２ａにおけるｐ−ＧａＮ層８２２、ｉ−ＧａＮ層２１の一部を塩素系ガスを用いたＲＩＥ等のドライエッチングにより除去し、第２の開口部８５２を形成する。これにより、ｐ−ＧａＮ層８２２のソース電極４２側の側面には、第１の開口部８５１よりも第２の開口部８５２において張り出している張出部８２２ａが形成される。本実施の形態においては、張出部８２２ａが形成されている第１の開口部８５１と第２の開口部８５２により開口部８５０が形成される。
【０２９９】
次に、図７１（ａ）に示すように、レジストパターン８７２を有機溶剤等により除去する。
【０３００】
次に、図７１（ｂ）に示すように、開口部８５０の底面及び側面、ｎ−ＧａＮ層９２４の上に、絶縁層３０を形成する。絶縁層３０は、膜厚が２ｎｍ以上、２００ｎｍ以下、例えば、２０ｎｍのＡｌ２Ｏ３等により形成する。絶縁層３０の成膜方法としては、ＡＬＤ、スパッタリング、プラズマＣＶＤ等が挙げられるが、本実施の形態においては、絶縁層３０はＡＬＤにより形成されている。これにより、開口部８５０の底面となるｉ−ＧａＮ層２１の上、ｐ−ＧａＮ層８２２の側面及び上、ｉ−ＧａＮ層８２３及びｎ−ＧａＮ層９２４の側面、ｎ−ＧａＮ層９２４の上には、絶縁層３０が形成される。
【０３０１】
次に、図７１（ｃ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域の絶縁層３０を除去し、ｎ−ＧａＮ層９２４を露出させることにより、開口部３０ａ、３０ｂを形成する。具体的には、絶縁層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス或は塩素系ガスを用いたドライエッチングまたはウェットエッチングにより、レジストパターンの形成されていない領域の絶縁層３０を除去し、ｎ−ＧａＮ層９２４の表面を露出させることにより、開口部３０ａ、３０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【０３０２】
次に、図７２（ａ）に示すように、ｎ−ＧａＮ層９２４が露出している絶縁層３０の開口部３０ａ、３０ｂに、ソース電極４２及びドレイン電極４３を形成する。具体的には、ｎ−ＧａＮ層９２４及び絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉと、膜厚が２００ｎｍのＡｌを真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【０３０３】
次に、図７２（ｂ）に示すように、開口部８５０が形成されている領域の絶縁層３０の上に、ゲート電極４１を形成する。具体的には、絶縁層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層３０を介した開口部８５０、即ち、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉと、膜厚が４００ｎｍのＡｕを真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、開口部８５０において残存する金属積層膜によりゲート電極４１を形成する。
【０３０４】
これにより、本実施の形態における半導体装置を製造することができる。
【０３０５】
尚、上記以外の内容については、第１５の実施の形態と同様である。
【０３０６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【０３０７】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、第１の導電型の半導体層により形成されており、
前記第３の半導体層は、第２の導電型の半導体層により形成されていることを特徴とする半導体装置。
（付記２）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第３の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、第２の導電型の半導体層により形成されており、
前記第２の半導体層は、前記第１の半導体層及び前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
（付記３）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第３の半導体層の上に窒化物半導体により形成された第４の半導体層と、
前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第４の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、第１の導電型の半導体層により形成されており、
前記第４の半導体層は、前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
（付記４）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第３の半導体層の上に窒化物半導体により形成された第４の半導体層と、
前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層を除去することにより形成された開口部と、
前記開口部の側面及び底面の上に形成された絶縁層と、
前記絶縁層を介して開口部に形成されたゲート電極と、
前記第４の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第２の半導体層は、前記第１の半導体層及び前記第３の半導体層よりもバンドギャップの広い材料により形成されており、
前記第４の半導体層は、前記第３の半導体層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
（付記５）
前記第２の半導体層は、ドープされている第１の導電型となる不純物元素の濃度が、１×１０１８ｃｍ−３以上であることを特徴とする付記１または３に記載の半導体装置。
（付記６）
前記第２の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１、３、５のいずれかに記載の半導体装置。
（付記７）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記２または４に記載の半導体装置。
（付記８）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記９）
前記第３の半導体層は、ＧａＮを含む材料により形成されており、
前記第４の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記３または４に記載の半導体装置。
（付記１０）
前記第１の半導体層は、ドープされている不純物元素の濃度が、１×１０１６ｃｍ−３以下であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層と前記第３の半導体層との間には、ＧａＮを含む材料により第５の半導体層が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記１２）
前記第１の導電型は、ｐ型であることを特徴とする１、３、５、６のいずれかに記載の半導体装置。
（付記１３）
前記第２の導電型は、ｎ型であることを特徴とする１または２に記載の半導体装置。
（付記１４）
前記ゲート電極は、前記開口部に形成されている前記ソース電極側の絶縁層に接して形成される第１のゲート電極部と、前記ドレイン電極側の絶縁層に接して形成される第２のゲート電極部とを有し、
前記第１のゲート電極部と前記第２のゲート電極部とは、異なる材料により形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記第１のゲート電極部は、前記第２のゲート電極部よりも仕事関数の高い材料により形成されていることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記第１のゲート電極部は、仕事関数が、４．５ｅＶ以上の材料により形成されていることを特徴とする付記１４または１５に記載の半導体装置。
（付記１７）
前記第１のゲート電極部は、仕事関数が、５．０ｅＶ以上の材料により形成されていることを特徴とする付記１４または１５に記載の半導体装置。
（付記１８）
前記第１のゲート電極部は、Ｐｔ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｕのうちのいずれかを含む材料により形成されていることを特徴とする付記１４または１５に記載の半導体装置。
（付記１９）
前記第１のゲート電極部は、Ｐｔ、Ｎｉ、Ａｕのうちのいずれかを含む材料により形成されていることを特徴とする付記１４または１５に記載の半導体装置。
（付記２０）
前記第２のゲート電極部は、仕事関数が、４．５ｅＶ未満の材料により形成されていることを特徴とする付記１４から１９のいずれかに記載の半導体装置。
（付記２１）
前記第２のゲート電極部は、Ｍｏ、Ａｌ、Ｔａ、Ｔｉのうちのいずれかを含む材料により形成されていることを特徴とする付記１４から１９のいずれかに記載の半導体装置。
（付記２２）
前記開口部において、前記第２の半導体層の前記ソース電極側の側面は、前記ドレイン電極側の側面に対し傾斜している傾斜面により形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記２３）
前記傾斜面は、前記第１の半導体層の表面に対する傾斜が６０°以下であることを特徴とする付記２２に記載の半導体装置。
（付記２４）
前記開口部において、前記ソース電極側の側面では、前記第２の半導体層が前記第３の半導体層よりも張出している張出部が形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記２５）
前記絶縁層は、Ａｌ、Ｓｉ、Ｔａ、Ｈｆ、Ｔｉ、Ｚｒのうちから選ばれる１または２以上のものの酸化物、窒化物、酸窒化物を含む材料により形成されていることを特徴とする付記１から２４のいずれかに記載の半導体装置。
【符号の説明】
【０３０８】
１０        基板
２１        ｉ−ＧａＮ層（第１の半導体層）
２２        ｐ−ＧａＮ層（第２の半導体層）
２３        ｎ−ＧａＮ層（第３の半導体層）
３０        絶縁層
３０ａ、３０ｂ      開口部
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
５０        開口部
【図１】
2015130436.tif 000003
【図２】
2015130436.tif 000004
【図３】
2015130436.tif 000005
【図４】
2015130436.tif 000006
【図５】
2015130436.tif 000007
【図６】
2015130436.tif 000008
【図７】
2015130436.tif 000009
【図８】
2015130436.tif 000010
【図９】
2015130436.tif 000011
【図１０】
2015130436.tif 000012
【図１１】
2015130436.tif 000013
【図１２】
2015130436.tif 000014
【図１３】
2015130436.tif 000015
【図１４】
2015130436.tif 000016
【図１５】
2015130436.tif 000017
【図１６】
2015130436.tif 000018
【図１７】
2015130436.tif 000019
【図１８】
2015130436.tif 000020
【図１９】
2015130436.tif 000021
【図２０】
2015130436.tif 000022
【図２１】
2015130436.tif 000023
【図２２】
2015130436.tif 000024
【図２３】
2015130436.tif 000025
【図２４】
2015130436.tif 000026
【図２５】
2015130436.tif 000027
【図２６】
2015130436.tif 000028
【図２７】
2015130436.tif 000029
【図２８】
2015130436.tif 000030
【図２９】
2015130436.tif 000031
【図３０】
2015130436.tif 000032
【図３１】
2015130436.tif 000033
【図３２】
2015130436.tif 000034
【図３３】
2015130436.tif 000035
【図３４】
2015130436.tif 000036
【図３５】
2015130436.tif 000037
【図３６】
2015130436.tif 000038
【図３７】
2015130436.tif 000039
【図３８】
2015130436.tif 000040
【図３９】
2015130436.tif 000041
【図４０】
2015130436.tif 000042
【図４１】
2015130436.tif 000043
【図４２】
2015130436.tif 000044
【図４３】
2015130436.tif 000045
【図４４】
2015130436.tif 000046
【図４５】
2015130436.tif 000047
【図４６】
2015130436.tif 000048
【図４７】
2015130436.tif 000049
【図４８】
2015130436.tif 000050
【図４９】
2015130436.tif 000051
【図５０】
2015130436.tif 000052
【図５１】
2015130436.tif 000053
【図５２】
2015130436.tif 000054
【図５３】
2015130436.tif 000055
【図５４】
2015130436.tif 000056
【図５５】
2015130436.tif 000057
【図５６】
2015130436.tif 000058
【図５７】
2015130436.tif 000059
【図５８】
2015130436.tif 000060
【図５９】
2015130436.tif 000061
【図６０】
2015130436.tif 000062
【図６１】
2015130436.tif 000063
【図６２】
2015130436.tif 000064
【図６３】
2015130436.tif 000065
【図６４】
2015130436.tif 000066
【図６５】
2015130436.tif 000067
【図６６】
2015130436.tif 000068
【図６７】
2015130436.tif 000069
【図６８】
2015130436.tif 000070
【図６９】
2015130436.tif 000071
【図７０】
2015130436.tif 000072
【図７１】
2015130436.tif 000073
【図７２】
2015130436.tif 000074