(57)【要約】【課題】トランジスタの動作特性を制御することが可能な構造を有する半導体装置を実現する。【解決手段】半導体基板ＳＢ１と、半導体基板ＳＢ１上に設けられたゲート絶縁膜ＧＩ１１と、ゲート絶縁膜ＧＩ１１に隣接するように半導体基板ＳＢ１上に設けられ、かつゲート絶縁膜ＧＩ１１と異なる膜厚を有するゲート絶縁膜ＧＩ１２と、ゲート絶縁膜ＧＩ１１上に設けられたゲート電極ＧＥ１１と、ゲート絶縁膜ＧＩ１２上に設けられたゲート電極ＧＥ１２と、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面に設けられ、かつ絶縁材料により構成されるサイドウォールＳＷ１と、平面視においてサイドウォールＳＷ１に接するよう半導体基板ＳＢ１に設けられた第１導電型のソース領域ＳＲ１およびドレイン領域ＤＲ１と、を備える。【選択図】図１
2015050203.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜に隣接するように前記半導体基板上に設けられ、かつ前記第１ゲート絶縁膜と異なる膜厚を有する第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極により構成される構造体の側面に設けられ、かつ絶縁材料により構成されるサイドウォールと、
平面視において前記サイドウォールに接するよう前記半導体基板に設けられた第１導電型のソース領域およびドレイン領域と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極上に形成され、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する第１シリサイド層を備える半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ソース領域と前記ドレイン領域の間に設けられたチャネル領域を備え、
前記第２ゲート電極のうち少なくとも一部は、平面視において前記チャネル領域と重なっている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ソース領域および前記ドレイン領域のそれぞれに、平面視において前記サイドウォールと隣接するように設けられた第２シリサイド層を備える半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ソース領域および前記ドレイン領域は、前記半導体基板に設けられた第２導電型のウェル内に形成されている半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ソース領域または前記ドレイン領域と隣接するよう前記ソース領域と前記ドレイン領域の間に設けられ、かつ前記ソース領域および前記ドレイン領域よりも不純物濃度が低い前記第１導電型のエクステンション領域またはＬＤＤ領域を備える半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極の間、および前記第２ゲート電極下において連続して設けられた第１絶縁膜を備えており、
前記第２ゲート絶縁膜は、前記第１絶縁膜のうちの前記第２ゲート電極下に位置する部分である半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１絶縁膜は、前記第１ゲート電極と前記第２ゲート電極の間、前記第２ゲート電極下、および前記サイドウォール下において連続して設けられている半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第１絶縁膜と前記第２ゲート電極の間であって、少なくとも前記第２ゲート電極下に設けられた高誘電率材料により構成される第２絶縁膜を備える半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記構造体と前記サイドウォールとの間、および前記サイドウォール下において連続して設けられた第３絶縁膜を備える半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１ゲート絶縁膜は、高誘電率材料により構成されており、
前記第１ゲート電極のうち少なくとも下端部は金属膜により構成される半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極は、互いに接触している半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜は、互いに一体である半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜のゲート長方向における一端側および他端側のそれぞれに設けられている半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極のうちのゲート長方向を法線方向とする二つの側面それぞれに設けられている半導体装置。
【請求項１６】
半導体基板上に第１導電膜を形成する工程と、
前記第１導電膜をエッチングして第１ゲート電極を形成する工程と、
前記第１ゲート電極を覆うように第２導電膜を形成する工程と、
前記第２導電膜に対して前記第１ゲート電極の側面に位置する部分が残存するようにエッチバックを行い、前記第１ゲート電極の側面に第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極により構成される構造体の側面に、絶縁材料により構成されるサイドウォールを形成する工程と、
前記構造体と前記サイドウォールをマスクとして前記半導体基板に対してイオン注入を行い、前記半導体基板にソース領域およびドレイン領域を形成する工程と、
前記第１ゲート電極の上面、前記第２ゲート電極の上面、前記ソース領域の上面、および前記ドレイン領域の上面にシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえばトランジスタを備える半導体装置およびその製造方法に適用可能な技術である。
【背景技術】
【０００２】
トランジスタについては、その性能を向上させるために様々な検討がなされている。たとえば、特許文献１〜４には、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関する技術が記載されている。
【０００３】
特許文献１には、Ｇａｔｅ−ＯｖｅｒＬａｐｐｅｄ−Ｄｒａｉｎ構造を有するＭＯＳトランジスタが記載されている。具体的には、導電性のサイドスペーサと、当該サイドスペーサとゲート電極を電気的に接続する導電性薄膜と、を形成することが記載されている。特許文献２に記載の技術は、ゲートオーバーラップＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）トランジスタに関するものである。具体的には、ゲート電極の側面に具備されるサイドウォールを、その下に形成される低濃度層と同一の導電型を有する多結晶シリコンにより形成することが記載されている。
特許文献３に記載の技術は、ドレイン領域をゲート電極から離間させ、その間にドリフト領域を形成したＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関するものである。特許文献４には、ゲート電極を、絶縁物を介して複数のゲート電極に分割することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２２２９４６号公報
【特許文献２】特開平５−２１８０６６号公報
【特許文献３】特開２０１２−１４２４４１号公報
【特許文献４】特開平５−３２６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタを備える半導体装置については、その品質を向上させる観点から、トランジスタの動作特性を制御することが可能な構造とすることが求められる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１ゲート電極の側面とサイドウォールとの間には、第２ゲート電極が設けられる。また、第２ゲート電極下に設けられた第２ゲート絶縁膜は、第１ゲート電極下に設けられた第１ゲート絶縁膜と異なる膜厚を有している。
【発明の効果】
【０００７】
前記一実施の形態によれば、トランジスタの動作特性を制御することが可能な構造を有する半導体装置を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置を示す断面図である。
【図９】図８に示す半導体装置の変形例を示す断面図である。
【図１０】第３の実施形態に係る半導体装置を示す断面図である。
【図１１】第４の実施形態に係る半導体装置を示す断面図である。
【図１２】第５の実施形態に係る半導体装置を示す断面図である。
【図１３】第６の実施形態に係る半導体装置を示す断面図である。
【図１４】第７の実施形態に係る半導体装置を示す断面図である。
【図１５】図１４に示す半導体装置の製造方法を示す断面図である。
【図１６】図１４に示す半導体装置の製造方法を示す断面図である。
【図１７】図１４に示す半導体装置の変形例を示す断面図である。
【図１８】第７の実施形態に係る半導体装置を示す断面図である。
【図１９】図１８に示す半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。図２〜７は、図１に示す半導体装置ＳＤ１の製造方法を示す断面図である。
【００１１】
本実施形態に係る半導体装置ＳＤ１は、半導体基板ＳＢ１と、ゲート絶縁膜ＧＩ１１と、ゲート絶縁膜ＧＩ１２と、ゲート電極ＧＥ１１と、ゲート電極ＧＥ１２と、サイドウォールＳＷ１と、ソース領域ＳＲ１およびドレイン領域ＤＲ１と、を備えている。
ゲート絶縁膜ＧＩ１１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１２は、ゲート絶縁膜ＧＩ１１に隣接するように半導体基板ＳＢ１上に設けられ、かつゲート絶縁膜ＧＩ１１と異なる膜厚を有している。ゲート電極ＧＥ１１は、ゲート絶縁膜ＧＩ１１上に設けられている。ゲート電極ＧＥ１２は、ゲート絶縁膜ＧＩ１２上に設けられている。サイドウォールＳＷ１は、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面に設けられ、かつ絶縁材料により構成されている。ソース領域ＳＲ１およびドレイン領域ＤＲ１は、平面視においてサイドウォールＳＷ１と接するように半導体基板ＳＢ１に設けられており、第１導電型を有する。
【００１２】
本実施形態に係る半導体装置ＳＤ１において、ゲート電極ＧＥ１１の側面と、絶縁材料により構成されるサイドウォールＳＷ１との間には、ゲート電極ＧＥ１２が設けられる。また、ゲート電極ＧＥ１２下に設けられたゲート絶縁膜ＧＩ１２は、ゲート電極ＧＥ１１下に設けられたゲート絶縁膜ＧＩ１１と異なる膜厚を有している。この場合、ゲート電極ＧＥ１２を構成する材料や膜厚、不純物濃度等、またはゲート絶縁膜ＧＩ１２を構成する材料や膜厚等をそれぞれ調整することにより、しきい値電圧やオン電流、リーク電流特性等のトランジスタＴＲ１の動作特性を制御することができる。このため、トランジスタの動作特性を制御することが可能な半導体装置を実現することができる。
【００１３】
以下、本実施形態に係る半導体装置ＳＤ１の構成、および半導体装置ＳＤ１の製造方法について詳細に説明する。
【００１４】
まず、半導体装置ＳＤ１の構成について説明する。
半導体装置ＳＤ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１に設けられたトランジスタＴＲ１と、を備えている。本実施形態において、トランジスタＴＲ１は、たとえばメモリセルトランジスタまたはＬｏｇｉｃトランジスタである。また、本実施形態に係る半導体装置ＳＤ１は、トランジスタＴＲ１以外のトランジスタを含むこともできる。半導体基板ＳＢ１としては、たとえばシリコン基板や化合物半導体基板を用いることができる。
本実施形態に係るトランジスタＴＲ１は、ゲート絶縁膜ＧＩ１１と、ゲート絶縁膜ＧＩ１２と、ゲート電極ＧＥ１１と、ゲート電極ＧＥ１２と、サイドウォールＳＷ１と、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、を含んでいる。
【００１５】
ゲート絶縁膜ＧＩ１１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１１は、たとえばシリコン酸化膜、シリコン酸窒化膜、Ｈｆ、ＨｆＳｉＯもしくはＨｆＳｉＯＮ等の高誘電率材料により構成される絶縁膜、またはこれらの２層以上を積層した積層膜により構成される。ゲート絶縁膜ＧＩ１１の物理的膜厚は、たとえば１．０ｎｍ以上２１ｎｍ以下である。また、ゲート絶縁膜ＧＩ１１のＳｉＯ２膜換算膜厚は、たとえば０．５ｎｍ以上２０ｎｍ以下である。これにより、リーク電流の増大を抑えつつ、オン抵抗の低減や半導体装置の微細化を図ることができる。
【００１６】
ゲート絶縁膜ＧＩ１２は、ゲート絶縁膜ＧＩ１１に隣接するように半導体基板ＳＢ１上に設けられている。本実施形態においては、たとえばゲート絶縁膜ＧＩ１１からみて少なくともドレイン領域ＤＲ１側に、ゲート絶縁膜ＧＩ１２が設けられる。図１においては、ゲート絶縁膜ＧＩ１２が、ゲート絶縁膜ＧＩ１１からみてドレイン領域ＤＲ１側に設けられており、ソース領域ＳＲ１側には設けられていない場合が例示されている。
【００１７】
ゲート絶縁膜ＧＩ１２は、たとえばシリコン酸化膜、シリコン酸窒化膜、Ｈｆ、ＨｆＳｉＯもしくはＨｆＳｉＯＮ等の高誘電率材料により構成される絶縁膜、またはこれらの２層以上を積層した積層膜により構成される。ゲート絶縁膜ＧＩ１２を構成する材料は、ゲート絶縁膜ＧＩ１１を構成する材料と同じであっても異なっていてもよい。
本実施形態においては、ゲート絶縁膜ＧＩ１２を、たとえばゲート絶縁膜ＧＩ１１を構成する材料とは異なる誘電率を有する材料により構成することができる。この場合、ゲート絶縁膜ＧＩ１２の誘電率を調整して、しきい値電圧やオン電流等のトランジスタＴＲ１の動作特性を制御することが可能となる。一方で、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２は、互いに等しい誘電率を持つ材料によりそれぞれ構成されていてもよい。
【００１８】
ゲート絶縁膜ＧＩ１２は、ゲート絶縁膜ＧＩ１１と異なる膜厚を有する。この場合、ゲート絶縁膜ＧＩ１２の膜厚を、ゲート絶縁膜ＧＩ１１の膜厚とは別個に設定することが可能となる。このため、ゲート絶縁膜ＧＩ１２の膜厚を調整し、トランジスタＴＲ１の動作特性を制御することができる。ここで、トランジスタＴＲ１の動作特性とは、たとえばオン電流やしきい値電圧、リーク電流特性等が挙げられる。
【００１９】
本実施形態においては、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２が、互いに異なる物理的膜厚を有する場合が例示される。ここでは、ゲート絶縁膜ＧＩ１２の物理的膜厚を、たとえばゲート絶縁膜ＧＩ１１の物理的膜厚よりも厚くすることができる。これにより、ゲート電極ＧＥ１２下における電界を緩和することができる。このため、トランジスタＴＲ１がオンの状態においては、トランジスタＴＲ１のドレイン領域ＤＲ１近傍における電界強度を緩和して、ホットキャリアに起因した特性劣化を抑制することが可能となる。また、トランジスタＴＲ１がオフの状態においては、トランジスタＴＲ１のドレイン領域ＤＲ１近傍における電界強度を緩和して、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）によるリーク電流を低減することが可能となる。
一方、ゲート絶縁膜ＧＩ１２の物理的膜厚を、ゲート絶縁膜ＧＩ１１の物理的膜厚よりも薄くしてもよい。この場合、トランジスタＴＲ１のオン電流を向上させることができる。
なお、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２の物理的膜厚が互いに異なることは、たとえば透過型電子顕微鏡等により得られる断面写真から観察することができる。
【００２０】
ゲート絶縁膜ＧＩ１１の物理的膜厚ｄ１に対するゲート絶縁膜ＧＩ１２の物理的膜厚ｄ２の比ｄ２／ｄ１は、とくに限定されないが、たとえば１．１以上３０以下とすることができる。この場合、ＧＩＤＬ等のリーク電流やホットキャリアによる特性劣化を効果的に抑制しつつ、半導体装置の微細化を促進することができる。このとき、ゲート絶縁膜ＧＩ１２の物理的膜厚は、たとえば１．１ｎｍ以上３０ｎｍ以下とすることが好ましい。
また、ｄ２／ｄ１は、０．０５以上０．９以下としてもよい。この場合、リーク電流の増大を抑えつつ、トランジスタＴＲ１のオン電流を効果的に向上させることができる。このとき、ゲート絶縁膜ＧＩ１２の物理的膜厚は、たとえば０．９ｎｍ以上２０ｎｍ以下とすることが好ましい。
【００２１】
本実施形態においては、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２が、互いに異なるＳｉＯ２膜換算膜厚を有していてもよい。この場合、求められるトランジスタ特性に応じて、ゲート絶縁膜ＧＩ１２のＳｉＯ２膜換算膜厚を、ゲート絶縁膜ＧＩ１１のＳｉＯ２膜換算膜厚より厚く、または薄くすることができる。
ゲート絶縁膜ＧＩ１１のＳｉＯ２膜換算膜厚ＥＯＴ１に対するゲート絶縁膜ＧＩ１２のＳｉＯ２膜換算膜厚ＥＯＴ２の比ＥＯＴ２／ＥＯＴ１は、とくに限定されないが、たとえば１．２以上６２以下とすることができる。この場合、ＧＩＤＬ等のリーク電流やホットキャリアによる特性劣化をより効果的に抑制しつつ、半導体装置の微細化を促進することができる。このとき、ゲート絶縁膜ＧＩ１２のＳｉＯ２膜換算膜厚は、たとえば０．６ｎｍ以上３１ｎｍ以下とすることが好ましい。
また、ＥＯＴ２／ＥＯＴ１は、０．０５以上０．８以下としてもよい。この場合、リーク電流の増大を抑えつつ、トランジスタＴＲ１のオン電流をより効果的に向上させることができる。このとき、ゲート絶縁膜ＧＩ１２のＳｉＯ２膜換算膜厚は、たとえば０．４ｎｍ以上１９ｎｍ以下とすることが好ましい。
なお、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２は、互いに等しいＳｉＯ２膜換算膜厚を有していてもよい。この場合、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２は、たとえば互いに異なる物理的膜厚を有しつつ、互いに等しいＳｉＯ２膜換算膜厚を有することができる。
【００２２】
ゲート電極ＧＥ１１は、ゲート絶縁膜ＧＩ１１上に設けられている。ゲート電極ＧＥ１１は、たとえば多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜、またはこれらの２層以上を積層した積層膜により構成される。ゲート電極ＧＥ１１が多結晶シリコン膜またはアモルファスシリコン膜により構成される場合には、ゲート電極ＧＥ１１に対して不純物イオンが注入されていてもよい。
【００２３】
ゲート電極ＧＥ１２は、ゲート絶縁膜ＧＩ１２上に設けられている。本実施形態においては、ゲート電極ＧＥ１１からみて少なくともドレイン領域ＤＲ１側に、ゲート電極ＧＥ１２が設けられる。図１においては、ゲート電極ＧＥ１２が、ゲート電極ＧＥ１１からみてドレイン領域ＤＲ１側に設けられており、ソース領域ＳＲ１側には設けられない場合が例示されている。
本実施形態においては、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２の膜厚が互いに異なる。このため、ゲート絶縁膜ＧＩ１１上に設けられるゲート電極ＧＥ１１の下端と、ゲート絶縁膜ＧＩ１２上に設けられるゲート電極ＧＥ１２の下端は、半導体基板ＳＢ１表面からの高さが互いに異なることとなる。
【００２４】
ゲート電極ＧＥ１２は、たとえば多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜、またはこれらの２層以上を積層した積層膜により構成される。本実施形態においては、ゲート電極ＧＥ１２を、たとえばゲート電極ＧＥ１１と異なる材料により構成することができる。この場合、ゲート電極ＧＥ１２の仕事関数を、ゲート電極ＧＥ１１とは別個に調整することができる。これにより、しきい値電圧やオン電流等のトランジスタＴＲ１の動作特性を制御することが可能となる。なお、ゲート電極ＧＥ１１とゲート電極ＧＥ１２は、互いに同一の材料により構成されていてもよい。
【００２５】
ゲート電極ＧＥ１２が多結晶シリコン膜またはアモルファスシリコン膜により構成される場合には、ゲート電極ＧＥ１２に対して不純物イオンが注入されていてもよい。本実施形態においては、ゲート電極ＧＥ１２中の不純物濃度を、たとえばゲート電極ＧＥ１１中の不純物濃度と異ならせることができる。この場合においても、ゲート電極ＧＥ１２のＳｉＯ２換算膜厚を、ゲート電極ＧＥ１１とは別個に調整することができる。このため、しきい値電圧やオン電流等のトランジスタＴＲ１の動作特性を制御することが可能となる。なお、ゲート電極ＧＥ１１とゲート電極ＧＥ１２は、互いに不純物濃度が同じであってもよい。
本実施形態では、たとえば不純物イオン注入が行われたゲート電極ＧＥ１１の側面にゲート電極ＧＥ１２を形成した後、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２に対して不純物イオン注入を行うことにより、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の不純物濃度を互いに異なるものとすることができる。
【００２６】
ゲート電極ＧＥ１２は、たとえばゲート電極ＧＥ１１とは異なる膜厚を有する。この場合、ゲート電極ＧＥ１２の膜厚を、ゲート電極ＧＥ１１の膜厚とは別個に調整することができる。このため、ゲート電極ＧＥ１２の膜厚を調整することにより、しきい値電圧等のトランジスタＴＲ１の動作特性を制御することが可能となる。なお、ゲート電極ＧＥ１２とゲート電極ＧＥ１１は、互いに同じ膜厚を有していてもよい。ここで、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２の膜厚とは、半導体基板ＳＢ１平面に対する法線方向における物理的膜厚を指す。
【００２７】
ゲート電極ＧＥ１１のゲート長方向における長さｌ１に対するゲート電極ＧＥ１２のゲート長方向における長さｌ２の比ｌ２／ｌ１は、たとえば０．００１以上０．９９０以下とすることができる。
【００２８】
図１においては、トランジスタＴＲ１が、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間、およびゲート電極ＧＥ１２下において連続して設けられた絶縁膜ＩＦ１を有する場合が例示されている。このとき、ゲート絶縁膜ＧＩ１２は、絶縁膜ＩＦ１のうちのゲート電極ＧＥ１２下に位置する部分となる。このような構造は、後述する半導体装置ＳＤ１の製造方法により得られる。この場合、リソグラフィ工程を行うことなく、ゲート電極ＧＥ１２をマスクとして絶縁膜ＩＦ１をパターニングすることによりゲート絶縁膜ＧＩ１２を形成することができる。したがって、ゲート絶縁膜ＧＩ１２を容易に形成することができる。
絶縁膜ＩＦ１を構成する材料としては、たとえばゲート絶縁膜ＧＩ１２を構成する材料として上記に例示したものを用いることができる。
【００２９】
サイドウォールＳＷ１は、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面に設けられている。図１に示す例においては、ゲート絶縁膜ＧＩ１１および絶縁膜ＩＦ１も、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２とともに構造体ＳＴ１の一部を構成することとなる。また、図１に示す例において、ゲート電極ＧＥ１２は、ゲート電極ＧＥ１１からみてソース領域ＳＲ１側には設けられない。この場合、構造体ＳＴ１からみてソース領域ＳＲ１側ではゲート電極ＧＥ１１の側面にサイドウォールＳＷ１が、ドレイン領域ＤＲ１側ではゲート電極ＧＥ１２の側面にサイドウォールＳＷ１が、それぞれ設けられることとなる。
サイドウォールＳＷ１は、絶縁材料により構成される。サイドウォールＳＷ１を構成する絶縁材料としては、たとえばシリコン窒化膜またはシリコン酸化膜が挙げられる。
【００３０】
図１においては、サイドウォールＳＷ１と構造体ＳＴ１との間に、絶縁膜ＩＦ３が形成される場合が例示されている。絶縁膜ＩＦ３は、たとえばスペーサ膜として機能する。このため、絶縁膜ＩＦ３を形成することにより、後述するエクステンション領域ＥＲ１やＬＤＤ領域ＬＲ１の長さ、ソース領域ＳＲ１およびドレイン領域ＤＲ１の位置を制御することができる。図１に示す例において、構造体ＳＴ１からみてソース領域ＳＲ１側ではサイドウォールＳＷ１とゲート電極ＧＥ１１との間に絶縁膜ＩＦ３が、構造体ＳＴ１からみてドレイン領域ＤＲ１側ではサイドウォールＳＷ１とゲート電極ＧＥ１２との間に絶縁膜ＩＦ３が、それぞれ設けられている。
絶縁膜ＩＦ３は、たとえばシリコン酸化膜またはシリコン窒化膜により構成される。
【００３１】
ソース領域ＳＲ１およびドレイン領域ＤＲ１は、平面視においてサイドウォールＳＷ１に接するように半導体基板ＳＢ１に設けられている。ここで、サイドウォールＳＷ１に接するとは、平面視においてサイドウォールＳＷ１と隣接する場合や、サイドウォールＳＷ１と重なっている場合を含む。このような構成は、サイドウォールＳＷ１をマスクとしたイオン注入によりソース領域ＳＲ１およびドレイン領域ＤＲ１を形成することで得られる。
【００３２】
ソース領域ＳＲ１およびドレイン領域ＤＲ１は、第１導電型を有している。
また、ソース領域ＳＲ１およびドレイン領域ＤＲ１は、たとえば半導体基板ＳＢ１に設けられた第２導電型のウェルＷＬ１内に形成されている。すなわち、ソース領域ＳＲ１およびドレイン領域ＤＲ１は、互いに同じ導電型のウェル内に形成されることとなる。第２導電型は、第１導電型とは反対の導電型である。すなわち、第１導電型とはｐ型またはｎ型のいずれか一方であり、第２導電型とはｐ型またはｎ型のいずれか他方である。
【００３３】
半導体装置ＳＤ１は、たとえばソース領域ＳＲ１またはドレイン領域ＤＲ１と隣接するようソース領域ＳＲ１とドレイン領域ＤＲ１の間に設けられたエクステンション領域ＥＲ１またはＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域ＬＲ１を備えている。図１においては、ソース領域ＳＲ１に隣接する位置およびドレイン領域ＤＲ１に隣接する位置のそれぞれに、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１が形成される場合が例示されている。
エクステンション領域ＥＲ１およびＬＤＤ領域ＬＲ１は、第１導電型を有しており、かつソース領域ＳＲ１およびドレイン領域ＤＲ１よりも不純物濃度が低い。このため、トランジスタＴＲ１における短チャネル効果の抑制を図ることができる。本実施形態においては、エクステンション領域ＥＲ１は、ＬＤＤ領域ＬＲ１よりも不純物濃度が高い不純物拡散層である。オン抵抗の低減や短チャネル効果の抑制、あるいは電界緩和等の因子に基づいて、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１のいずれを形成するか選択することができる。
【００３４】
ゲート電極ＧＥ１２のうちの少なくとも一部がエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１と重なる場合、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１のうちの、ゲート電極ＧＥ１２と重なる部分と、他の部分は、たとえば互いに異なる不純物濃度を有することができる。この場合、ゲート電極ＧＥ１２と重なる部分における不純物濃度を調整し、オン電流等のトランジスタＴＲ１の動作特性を制御することが可能となる。なお、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１のうちの、ゲート電極ＧＥ１２と重なる部分と、他の部分は、互いに等しい不純物濃度を有していてもよい。
本実施形態では、たとえば次のようにしてエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１のうちの、ゲート電極ＧＥ１２と重なる部分と、他の部分と、の不純物濃度を互いに異なるものとすることができる。まず、ゲート電極ＧＥ１１をマスクとした不純物イオン注入により、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１を形成する。次いで、ゲート電極ＧＥ１１の側面にゲート電極ＧＥ１２を形成する。次いで、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２をマスクとした不純物イオン注入を行い、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１のうちの露出した領域の不純物濃度を上昇させる。
【００３５】
半導体装置ＳＤ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１の間に設けられたチャネル領域ＣＲ１を備えている。本実施形態において、チャネル領域ＣＲ１は、ウェルＷＬ１のうち半導体基板ＳＢ１表面に位置する領域であって、かつソース領域ＳＲ１とドレイン領域ＤＲ１により挟まれる領域である。図１示す例において、チャネル領域ＣＲ１は、ソース領域ＳＲ１に隣接して設けられたエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１と、ドレイン領域ＤＲ１に隣接して設けられたエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１と、によって挟まれる領域に一致する。
【００３６】
本実施形態において、ゲート電極ＧＥ１２は、たとえばゲート電極ＧＥ１２のうちの少なくとも一部が平面視においてチャネル領域ＣＲ１と重なるように設けられている。この場合、ゲート電極ＧＥ１２の仕事関数や、ゲート絶縁膜ＧＩ１２の膜厚および誘電率等をそれぞれ調整することにより、チャネル領域ＣＲ１におけるチャネル抵抗を低減してトランジスタＴＲ１のオン電流を向上させることができる。
一方で、ゲート電極ＧＥ１２は、平面視においてチャネル領域ＣＲ１と重なっていなくともよい。この場合、ゲート電極ＧＥ１２によりエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１における抵抗を低減し、オン電流の向上を図ることが可能となる。
【００３７】
ゲート電極ＧＥ１２の少なくとも一部がチャネル領域ＣＲ１と重なる場合、チャネル領域ＣＲ１のうちゲート電極ＧＥ１１と重なる部分と、チャネル領域ＣＲ１のうちゲート電極ＧＥ１２と重なる部分は、たとえば互いに異なる不純物濃度を有することができる。この場合、チャネル領域ＣＲ１のうちゲート電極ＧＥ１２と重なる部分における不純物濃度を、他の部分とは別個に調整することができる。これにより、しきい値電圧等のトランジスタＴＲ１の動作特性を制御することが可能となる。なお、チャネル領域ＣＲ１のうちゲート電極ＧＥ１１と重なる部分と、チャネル領域ＣＲ１のうちゲート電極ＧＥ１２と重なる部分は、互いに等しい不純物濃度を有していてもよい。
本実施形態では、ゲート電極ＧＥ１１形成後からサイドウォールＳＷ１形成前までの間の各工程での不純物イオン注入によりゲート長方向および深さ方向におけるチャネル領域ＣＲ１内のチャネル不純物濃度を制御する。これにより、チャネル領域ＣＲ１のうちの、ゲート電極ＧＥ１１と重なる部分と、ゲート電極ＧＥ１２と重なる部分と、の不純物濃度を互いに異なるものとすることができる。チャネル領域ＣＲ１における不純物濃度を制御する方法の一例としては、次のようなものが挙げられる。まず、ウェルＷＬ１が形成された半導体基板ＳＢ１上に、ゲート電極ＧＥ１１を形成する。次いで、ウェルＷＬ１に対してゲート電極ＧＥ１１をマスクとした不純物イオン注入を行い、ウェルＷＬ１のうちの露出した領域の不純物濃度を上昇させる。次いで、ゲート電極ＧＥ１１の側面にゲート電極ＧＥ１２を形成する。
【００３８】
半導体装置ＳＤ１は、たとえばゲート電極ＧＥ１１およびゲート電極ＧＥ１２上に形成されたシリサイド層ＳＬ１を備えている。シリサイド層ＳＬ１は、ゲート電極ＧＥ１１とゲート電極ＧＥ１２を電気的に接続している。これにより、ゲート電極ＧＥ１１に電圧を印加するとともに、シリサイド層ＳＬ１を介してゲート電極ＧＥ１２に電圧を印加することが可能となる。この場合、ゲート電極ＧＥ１２上にコンタクトビアを形成する必要がないことから、ゲート電極ＧＥ１２のゲート長方向における長さを微細化することができる。シリサイド層ＳＬ１を構成する金属材料としては、たとえばＴｉ、Ｃｏ、Ｎｉ、Ｐｔが挙げられる。
なお、ゲート電極ＧＥ１１とゲート電極ＧＥ１２は、たとえばそれぞれの上に設けられたコンタクトプラグと、当該コンタクトプラグ上に設けられる配線と、により互いに電気的に接続していてもよい。この場合、シリサイド層ＳＬ１は形成されなくともよい。
【００３９】
半導体装置ＳＤ１は、たとえばソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれに設けられたシリサイド層ＳＬ２を備えている。シリサイド層ＳＬ２は、たとえば平面視においてサイドウォールＳＷ１に隣接するように設けられている。これにより、ソース領域ＳＲ１およびドレイン領域ＤＲ１におけるコンタクト抵抗を低減することができる。シリサイド層ＳＬ２を構成する金属材料としては、たとえばＴｉ、Ｃｏ、Ｎｉ、Ｐｔが挙げられる。
【００４０】
本実施形態に係るトランジスタＴＲ１は、ゲート絶縁膜ＧＩ１１およびゲート電極ＧＥ１１を含む第１トランジスタと、ゲート絶縁膜ＧＩ１２およびゲート電極ＧＥ１１を含む第２トランジスタと、により構成されるものと見なされ得る。第２トランジスタのしきい値電圧は、たとえば上述のようにゲート電極ＧＥ１２を構成する材料や膜厚、不純物濃度等、ゲート絶縁膜ＧＩ１２を構成する材料や膜厚等、チャネル領域ＣＲ１やエクステンション領域ＥＲ１、ＬＤＤ領域ＬＲ１における不純物濃度分布等をそれぞれ調整することにより制御することが可能である。このように、第２トランジスタのしきい値電圧を制御することにより、第１トランジスタと第２トランジスタの単位ゲート長当たりにおけるしきい値電圧を異ならせ、トランジスタＴＲ１の動作特性を制御することができる。
【００４１】
次に、半導体装置ＳＤ１の製造方法について説明する。
本実施形態に係る半導体装置ＳＤ１の製造方法は、たとえば以下のように行われる。
まず、半導体基板ＳＢ１上に導電膜を形成する。次いで、当該導電膜をエッチングして、ゲート電極ＧＥ１１を形成する。次いで、ゲート電極ＧＥ１１を覆うように導電膜ＣＦ１を形成する。次いで、導電膜ＣＦ１に対してゲート電極ＧＥ１１の側面に位置する部分が残存するようにエッチバックを行い、ゲート電極ＧＥ１１の側面にゲート電極ＧＥ１２を形成する。次いで、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面に絶縁材料により構成されるサイドウォールＳＷ１を形成する。次いで、構造体ＳＴ１とサイドウォールＳＷ１をマスクとして半導体基板ＳＢ１に対してイオン注入を行い、半導体基板ＳＢ１にソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。次いで、ゲート電極ＧＥ１１の上面、ゲート電極ＧＥ１２の上面、ソース領域ＳＲ１の上面、およびドレイン領域ＤＲ１の上面に、シリサイド層を形成する。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法につき詳細に説明する。
【００４２】
まず、半導体基板ＳＢ１上に絶縁膜および導電膜を順に形成する。上記絶縁膜を構成する材料としては、ゲート絶縁膜ＧＩ１１を構成する絶縁材料として上記に例示したものを用いることができる。また、上記導電膜としては、ゲート電極ＧＥ１１を構成する導電材料として上記に例示したものを用いることができる。次いで、上記絶縁膜および上記導電膜をドライエッチングによりパターニングする。これにより、半導体基板ＳＢ１上に、ゲート絶縁膜ＧＩ１１およびゲート電極ＧＥ１１が形成される。
次いで、ゲート電極ＧＥ１１を覆うように、半導体基板ＳＢ１上に絶縁膜ＩＦ１を形成する。これにより、図２（ａ）に示す構造が得られる。
【００４３】
次に、図２（ｂ）に示すように、絶縁膜ＩＦ１上に導電膜ＣＦ１を形成する。導電膜ＣＦ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜される。導電膜ＣＦ１を構成する材料としては、ゲート電極ＧＥ１２を構成する導電材料として上記に例示したものを用いることができる。
【００４４】
次に、図３（ａ）に示すように、導電膜ＣＦ１に対して、ゲート電極ＧＥ１１の側面に位置する部分が残存するようにエッチバックを行う。これにより、ゲート電極ＧＥ１１の側面には、絶縁膜ＩＦ１を介してゲート電極ＧＥ１２が形成されることとなる。
導電膜ＣＦ１に対してエッチバックを行う上記工程においては、絶縁膜ＩＦ１をエッチングストッパ膜として機能させることができる。このため、当該工程の後においても、ゲート電極ＧＥ１１および半導体基板ＳＢ１は、絶縁膜ＩＦ１により覆われることとなる。
【００４５】
次に、絶縁膜ＩＦ１上に、ゲート電極ＧＥ１２の一部を覆うレジスト膜ＲＦ１を形成する。本実施形態においては、たとえばゲート電極ＧＥ１２のうち平面視でドレイン領域ＤＲ１が形成される領域に隣接する部分を覆うように、レジスト膜ＲＦ１が形成される。このとき、ゲート電極ＧＥ１２のうち平面視でソース領域ＳＲ１が形成される領域に隣接する部分は、レジスト膜ＲＦ１により覆われずに露出することとなる。
次いで、ゲート電極ＧＥ１２のうちレジスト膜ＲＦ１により覆われていない部分を、エッチングにより選択的に除去する。ここでは、たとえばラジカルプラズマエッチングが行われる。本実施形態においては、たとえばゲート電極ＧＥ１２のうちの平面視でソース領域ＳＲ１が形成される領域に隣接する部分が、選択的に除去される。
これにより、図３（ｂ）に示す構造が得られる。
【００４６】
次に、図４（ａ）に示すように、レジスト膜ＲＦ１をアッシング処理等により除去する。
次に、図４（ｂ）に示すように、絶縁膜ＩＦ１を、ゲート電極ＧＥ１２をマスクとしたエッチングにより除去する。ここでは、たとえばウェットエッチングが行われる。これにより、絶縁膜ＩＦ１のうち、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間、およびゲート電極ＧＥ１２下に位置する部分が残存することとなる。このように、本実施形態においては、絶縁膜ＩＦ１をパターニングするためのリソグラフィ工程を追加する必要がない。
【００４７】
次に、図５（ａ）に示すように、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１をマスクとして、半導体基板ＳＢ１に対しイオン注入を行う。これにより、半導体基板ＳＢ１表面にエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１が形成される。なお、エクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１を形成する当該工程は、ゲート電極ＧＥ１１を形成する上記工程の後であって、ゲート電極ＧＥ１２を形成する上記工程の前に行われてもよい。
次に、図５（ｂ）に示すように、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２を覆うように、半導体基板ＳＢ１上に絶縁膜ＩＦ３を形成する。なお、横方向の不純物拡散を考慮して、ゲート下へのエクステンション領域ＥＲ１あるいはＬＤＤ領域ＬＲ１のオーバラップ長をコントロールするために、イオン注入によるエクステンション領域ＥＲ１あるいはＬＤＤ領域ＬＲ１の形成はここで行ってもよい。
【００４８】
次に、図６（ａ）に示すように、絶縁膜ＩＦ３に対してエッチバックを行う。これにより、絶縁膜ＩＦ３のうち、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面に位置する部分が残存することとなる。このため、ゲート電極ＧＥ１１の上面およびゲート電極ＧＥ１２の上面、ならびに半導体基板ＳＢ１表面は、絶縁膜ＩＦ３により覆われず露出することとなる。なお、イオン注入によるエクステンション領域ＥＲ１あるいはＬＤＤ領域ＬＲ１の形成はここで行ってもよい。
次に、図６（ｂ）に示すように、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１の側面にサイドウォールＳＷ１を形成する。サイドウォールＳＷ１は、たとえばゲート電極ＧＥ１１およびゲート電極ＧＥ１２を覆うように半導体基板ＳＢ１上に設けられた絶縁膜をエッチバックすることにより形成される。
【００４９】
次に、図７（ａ）に示すように、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２により構成される構造体ＳＴ１とサイドウォールＳＷ１をマスクとして半導体基板ＳＢ１に対してイオン注入を行い、半導体基板ＳＢ１にソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。ここでは、たとえばエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１を形成する上記工程において行われるイオン注入よりも、ドーズ量および注入エネルギーを高くした条件によってイオン注入が行われる。
【００５０】
次に、図７（ｂ）に示すように、ゲート電極ＧＥ１１の上面およびゲート電極ＧＥ１２の上面にシリサイド層ＳＬ１を、ソース領域ＳＲ１の上面およびドレイン領域ＤＲ１の上面にシリサイド層ＳＬ２を、それぞれ形成する。これにより、ゲート電極ＧＥ１１とゲート電極ＧＥ１２は、シリサイド層ＳＬ１により互いに電気的に接続することとなる。
シリサイド層ＳＬ１およびシリサイド層ＳＬ２の形成は、たとえば次のように行われる。まず、半導体基板ＳＢ１上、ゲート電極ＧＥ１１上、およびゲート電極ＧＥ１２上の自然酸化膜等の酸化膜を除去した後に、半導体基板ＳＢ１上、ゲート電極ＧＥ１１上、およびゲート電極ＧＥ１２上に、金属膜を形成する。金属膜を構成する金属材料としては、たとえばＴｉ、Ｃｏ、Ｎｉ、Ｐｔが挙げられる。次いで、上記金属膜と、半導体基板ＳＢ１、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２と、を熱処理により反応させて、シリサイド層ＳＬ１およびシリサイド層ＳＬ２を形成する。その後、未反応の上記金属膜を除去する。
【００５１】
その後、半導体基板ＳＢ１上にトランジスタＴＲ１を覆うよう多層配線層を形成する。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成される。
【００５２】
次に、本実施形態の効果を説明する。
本実施形態によれば、ゲート電極ＧＥ１１の側面と、絶縁材料により構成されるサイドウォールＳＷ１との間には、ゲート電極ＧＥ１２が設けられる。また、ゲート電極ＧＥ１２下に設けられたゲート絶縁膜ＧＩ１２は、ゲート電極ＧＥ１１下に設けられたゲート絶縁膜ＧＩ１１と異なる膜厚を有している。この場合、ゲート電極ＧＥ１２を構成する材料や膜厚、不純物濃度等、またはゲート絶縁膜ＧＩ１２を構成する材料や膜厚等をそれぞれ調整することにより、しきい値電圧やオン電流、リーク電流特性等のトランジスタＴＲ１の動作特性を制御することができる。したがって、トランジスタの動作特性を制御することが可能な半導体装置を実現することができる。
【００５３】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ２は、絶縁膜ＩＦ１の構成を除いて第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００５４】
絶縁膜ＩＦ１は、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間、ゲート電極ＧＥ１２下、およびサイドウォールＳＷ１下において連続して設けられている。この場合、絶縁膜ＩＦ１は、サイドウォールＳＷ１を形成するためのエッチバック工程において、サイドウォールＳＷ１とともにパターニングされることとなる。すなわち、半導体基板ＳＢ１表面のうちのエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１が形成される領域において、絶縁膜ＩＦ１や絶縁膜ＩＦ３のエッチング加工に起因したダメージが生じることや、当該エッチング加工時に不要な不純物が注入されてしまうこと等を抑制することができる。このため、トランジスタＴＲ１におけるオン電流をさらに向上させることや、リーク電流をさらに低減することが可能となる。
【００５５】
本実施形態に係る半導体装置ＳＤ２の製造方法では、絶縁膜ＩＦ１によりゲート電極ＧＥ１１および半導体基板ＳＢ１表面が覆われた状態において、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２をマスクとした不純物イオン注入を行うことによりエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１が形成される。また、絶縁膜ＩＦ１は、サイドウォールＳＷ１を形成するためのエッチバック工程においてサイドウォールＳＷ１とともにパターニングされる。本実施形態に係る半導体装置ＳＤ２の製造方法は、これらの点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００５６】
図９は、図８に示す半導体装置ＳＤ２の変形例を示す断面図である。図９においては、絶縁膜ＩＦ３が形成されない場合が例示されている。この場合、絶縁膜ＩＦ３を形成する工程を省略することができ、製造工程数の削減を図ることができる。
【００５７】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００５８】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ３は、絶縁膜ＩＦ３の構成を除いて第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００５９】
絶縁膜ＩＦ３は、ゲート電極ＧＥ１１とゲート電極ＧＥ１２により構成される構造体ＳＴ１とサイドウォールＳＷ１との間、およびサイドウォールＳＷ１下において連続して設けられている。この場合、絶縁膜ＩＦ３は、サイドウォールＳＷ１を形成するためのエッチバック工程において、サイドウォールＳＷ１とともにパターニングされることとなる。すなわち、半導体基板ＳＢ１表面のうちのエクステンション領域ＥＲ１またはＬＤＤ領域ＬＲ１が形成される領域において、絶縁膜ＩＦ３のエッチング加工に起因したダメージが生じることや、当該エッチング加工時に不要な不純物が注入されてしまうこと等を抑制することができる。このため、トランジスタＴＲ１におけるオン電流をさらに向上させることや、リーク電流をさらに低減することが可能となる。
【００６０】
本実施形態に係る半導体装置ＳＤ３の製造方法では、絶縁膜ＩＦ３は、サイドウォールＳＷ１を形成するためのエッチバック工程においてサイドウォールＳＷ１とともにパターニングされる。本実施形態に係る半導体装置ＳＤ３の製造方法は、この点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００６１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６２】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置ＳＤ４を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ４は、絶縁膜ＩＦ２を備える点を除いて第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００６３】
半導体装置ＳＤ４は、絶縁膜ＩＦ１とゲート電極ＧＥ１２の間であって、少なくともゲート電極ＧＥ１２下に設けられた高誘電率材料により構成される絶縁膜ＩＦ２を備えている。この場合、高誘電率膜である絶縁膜ＩＦ２の膜厚や材料等を調整することにより、トランジスタＴＲ１の動作特性を制御することができる。絶縁膜ＩＦ２を構成する高誘電率材料としては、たとえばＨｆ、ＨｆＳｉＯまたはＨｆＳｉＯＮが挙げられる。
本実施形態においては、絶縁膜ＩＦ２を形成することによって、たとえばトランジスタＴＲ１のしきい値電圧を高く設定することができる。このため、トランジスタＴＲ１におけるロールオフ特性の改善を図ることができる。また、ゲート電極ＧＥ１２下におけるチャネルドーズ量を低減できることから、チャネル移動度を向上させることも可能となる。このため、トランジスタＴＲ１のオン電流の向上を図ることができる。
図１１においては、絶縁膜ＩＦ１とゲート電極ＧＥ１２の間における全域に絶縁膜ＩＦ２が形成される場合が例示されている。この場合、絶縁膜ＩＦ２を、ゲート電極ＧＥ１２をマスクとして絶縁膜ＩＦ１とともにエッチングすることが可能となる。
【００６４】
本実施形態に係る半導体装置ＳＤ４の製造方法では、ゲート電極ＧＥ１１を覆うよう半導体基板ＳＢ１上に絶縁膜ＩＦ１を形成する工程の後において、絶縁膜ＩＦ１上に絶縁膜ＩＦ２が形成される。また、絶縁膜ＩＦ２は、たとえばゲート電極ＧＥ１２をマスクとして絶縁膜ＩＦ１と同時にウェットエッチングによりパターニングされる。本実施形態に係る半導体装置ＳＤ４の製造方法は、この点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００６５】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６６】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＤ５を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ５は、絶縁膜ＩＦ１の構成や、絶縁膜ＩＦ３を備えていない点を除いて第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００６７】
図１２に示すように、絶縁膜ＩＦ１は、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間およびゲート電極ＧＥ１２下において連続して設けられるとともに、ゲート電極ＧＥ１１のうちゲート電極ＧＥ１２により覆われていない側面に設けられている。すなわち、ゲート電極ＧＥ１１は、ソース領域ＳＲ１側の側面とドレイン領域ＤＲ１側の側面が絶縁膜ＩＦ１により覆われることとなる。
【００６８】
本実施形態に係る半導体装置ＳＤ５の製造方法では、絶縁膜ＩＦ１を、たとえばエッチバックによりパターニングする。また、絶縁膜ＩＦ３を形成する工程が行われない。本実施形態に係る半導体装置ＳＤ５の製造方法は、これらの点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００６９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００７０】
（第６の実施形態）
図１３は、第６の実施形態に係る半導体装置ＳＤ６を示す断面図であり、第５の実施形態における図１２に対応している。本実施形態に係る半導体装置ＳＤ６は、ゲート絶縁膜ＧＩ１１およびゲート電極ＧＥ１１の構成を除いて第５の実施形態に係る半導体装置ＳＤ５と同様の構成を有することができる。
【００７１】
本実施形態において、ゲート絶縁膜ＧＩ１１は、高誘電率材料により構成されている。また、ゲート電極ＧＥ１１のうち少なくとも下端部は金属膜ＭＦ１により構成されている。これにより、トランジスタＴＲ１における絶縁膜容量Ｃｏｘを向上させ、オン電流の向上を図ることが可能となる。ゲート絶縁膜ＧＩ１１を構成する高誘電率材料としては、たとえばＨｆ、ＨｆＳｉＯまたはＨｆＳｉＯＮが挙げられる。また、金属膜ＭＦ１を構成する金属材料としては、たとえばＴｉ、ＴｉＮ、Ｌａ、Ａｌが挙げられる。図１３においては、ゲート電極ＧＥ１１のうちの下端部が金属膜ＭＦ１により構成され、他の部分が多結晶シリコン膜またはアモルファスシリコン膜により構成される場合が例示されている。
【００７２】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００７３】
（第７の実施形態）
図１４は、第７の実施形態に係る半導体装置ＳＤ７を示す断面図であり、第１の実施形態における図１に対応している。図１５および図１６は、図１４に示す半導体装置ＳＤ７の製造方法を示す断面図である。本実施形態に係る半導体装置ＳＤ７は、絶縁膜ＩＦ１を備えていない点やゲート絶縁膜ＧＩ１２の構成を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００７４】
本実施形態において、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２は、互いに一体である。すなわち、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２下に位置する絶縁膜ＩＦ４のうち、ゲート電極ＧＥ１１下に位置する部分がゲート絶縁膜ＧＩ１１となり、ゲート電極ＧＥ１２下に位置する部分がゲート絶縁膜ＧＩ１２となる。これにより、ゲート絶縁膜ＧＩ１１の形成工程とは別個にゲート絶縁膜ＧＩ１２を成膜するプロセスが不要となり、製造工程数の削減を図ることが可能となる。本実施形態においては、第１の実施形態において示される絶縁膜ＩＦ１は形成されないこととなる。
絶縁膜ＩＦ４のうちゲート電極ＧＥ１２と重なる部分は、ゲート電極ＧＥ１１と重なる部分と異なる膜厚を有する。これにより、ゲート絶縁膜ＧＩ１１とゲート絶縁膜ＧＩ１２を、互いに異なる膜厚を有するものとすることができる。図１４においては、絶縁膜ＩＦ４のゲート長方向における端部のうちドレイン領域ＤＲ１側の一端部が、他の部分と異なる膜厚を有する場合が例示されている。
【００７５】
ゲート電極ＧＥ１１とゲート電極ＧＥ１２は、互いに接触している。これにより、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間における電気的接続をより良好なものとすることができる。ここで、ゲート電極ＧＥ１１とゲート電極ＧＥ１２が互いに接触するとは、たとえばゲート電極ＧＥ１１表面またはゲート電極ＧＥ１２表面に形成される自然酸化膜を介して接触する場合を含む。図１４においては、ゲート電極ＧＥ１１のドレイン領域ＤＲ１側における側面と、ゲート電極ＧＥ１２のソース領域ＳＲ１側における側面と、が互いに接触する場合が例示される。
【００７６】
本実施形態に係る半導体装置ＳＤ７の製造方法は、たとえば以下のように行われる。
まず、半導体基板ＳＢ１上に、絶縁膜ＩＦ４および導電膜を順に形成する。上記導電膜としては、ゲート電極ＧＥ１１を構成する導電材料として上記に例示したものを用いることができる。次いで、上記導電膜をドライエッチングによりパターニングし、半導体基板ＳＢ１上にゲート電極ＧＥ１１を形成する。このとき、絶縁膜ＩＦ４に対してオーバーエッチングを行うことにより、絶縁膜ＩＦ４のゲート電極ＧＥ１１と重ならない部分における膜厚を、ゲート電極ＧＥ１１と重なる部分における膜厚よりも薄くすることができる。これにより図１５（ａ）に示す構造が得られる。
【００７７】
次に、図１５（ｂ）に示すように、ゲート電極ＧＥ１１を覆うよう、絶縁膜ＩＦ４上に導電膜ＣＦ１を形成する。このとき、導電膜ＣＦ１は、ゲート電極ＧＥ１１の上面および側面と接触するように設けられることとなる。導電膜ＣＦ１は、たとえば第１の実施形態において例示した方法および材料を用いて形成することができる。
次に、図１６（ａ）に示すように、導電膜ＣＦ１に対して、ゲート電極ＧＥ１１の側面に位置する部分が残存するようにエッチバックを行う。これにより、ゲート電極ＧＥ１１の側面には、当該側面に接触するようゲート電極ＧＥ１２が形成されることとなる。
導電膜ＣＦ１に対してエッチバックを行う上記工程においては、絶縁膜ＩＦ４をエッチングストッパ膜として機能させることができる。このため、当該工程の後においても、ゲート電極ＧＥ１１および半導体基板ＳＢ１は、絶縁膜ＩＦ４により覆われることとなる。
【００７８】
次に、絶縁膜ＩＦ１上に、ゲート電極ＧＥ１２の一部を覆うレジスト膜ＲＦ１を形成する。本実施形態においては、たとえばゲート電極ＧＥ１２のうち平面視でドレイン領域ＤＲ１が形成される領域に隣接する部分を覆うように、レジスト膜ＲＦ１が形成される。次いで、ゲート電極ＧＥ１２のうちレジスト膜ＲＦ１により覆われていない部分を、エッチングにより選択的に除去する。
これにより、図１６（ｂ）に示す構造が得られる。
【００７９】
その後、図４〜７において例示した第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様のプロセスを行い、半導体装置ＳＤ７を形成することができる。
【００８０】
図１７は、図１４に示す半導体装置ＳＤ７の変形例を示す断面図である。図１７に示すように、半導体装置ＳＤ７は、絶縁膜ＩＦ３を備えていなくともよい。この場合、絶縁膜ＩＦ３を製造するプロセスが不要となり、製造工程数の削減を図ることができる。
【００８１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００８２】
（第８の実施形態）
図１８は、第８の実施形態に係る半導体装置ＳＤ８を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ８は、ゲート電極ＧＥ１１およびゲート電極ＧＥ１２の構成を除いて第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
【００８３】
本実施形態において、ゲート電極ＧＥ１２は、ゲート電極ＧＥ１１のうちのゲート長方向を法線方向とする二つの側面それぞれに設けられる。図１８に示す例では、ゲート電極ＧＥ１１のうちドレイン領域ＤＲ１側の側面とソース領域ＳＲ１側の側面に、ゲート電極ＧＥ１２が形成されている。この場合、ゲート電極ＧＥ１２の材料等を調整することによって、トランジスタＴＲ１の動作特性の制御をより効果的に行うことができる。
本実施形態において、シリサイド層ＳＬ１は、ゲート電極ＧＥ１１の上面と、ゲート電極ＧＥ１１のドレイン領域ＤＲ１側およびソース領域ＳＲ１側に設けられたゲート電極ＧＥ１２の上面と、に形成される。また、構造体ＳＴ１は、ゲート電極ＧＥ１１と、ゲート電極ＧＥ１１のドレイン領域ＤＲ１側およびソース領域ＳＲ１側に設けられたゲート電極ＧＥ１２と、を含むこととなる。この場合、構造体ＳＴ１からみてソース領域ＳＲ１側およびドレイン領域ＤＲ１側のいずれにおいても、ゲート電極ＧＥ１２の側面にサイドウォールＳＷ１が設けられることとなる。図１８に示す例では、構造体ＳＴ１からみてソース領域ＳＲ１側およびドレイン領域ＤＲ１側のいずれにおいても、サイドウォールＳＷ１とゲート電極ＧＥ１２の間に絶縁膜ＩＦ３が、それぞれ設けられる。
【００８４】
ゲート絶縁膜ＧＩ１２は、ゲート絶縁膜ＧＩ１１のゲート長方向における一端側および他端側のそれぞれに設けられている。すなわち、ゲート絶縁膜ＧＩ１１からみてドレイン領域ＤＲ１側およびソース領域ＳＲ１側の双方にゲート絶縁膜ＧＩ１２が設けられる。この場合、ゲート絶縁膜ＧＩ１２の膜厚や材料等をそれぞれ調整することによって、トランジスタＴＲ１の動作特性の制御をより効果的に行うことが可能となる。
図１８においては、ゲート絶縁膜ＧＩ１１からみてドレイン領域ＤＲ１側およびソース領域ＳＲ１側の双方に、ゲート電極ＧＥ１１とゲート電極ＧＥ１２の間およびゲート電極ＧＥ１２下において連続して設けられる絶縁膜ＩＦ１が形成される。このとき、ドレイン領域ＤＲ１側およびソース領域ＳＲ１側のいずれにおいても、絶縁膜ＩＦ１のうちのゲート電極ＧＥ１２下に位置する部分が、ゲート絶縁膜ＧＩ１２となる。
【００８５】
本実施形態に係る半導体装置ＳＤ８の製造方法では、レジスト膜ＲＦ１をマスクとしてゲート電極ＧＥ１２の一部をエッチングにより選択的に除去する工程が行われない。このため、製造工程数の削減を図ることができる。本実施形態に係る半導体装置ＳＤ８の製造方法は、この点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００８６】
図１９は、図１８に示す半導体装置ＳＤ８の変形例を示す断面図である。図１９に示すように、半導体装置ＳＤ８は、絶縁膜ＩＦ３を備えていなくともよい。この場合、絶縁膜ＩＦ３を製造するプロセスが不要となり、製造工程数の削減を図ることができる。
【００８７】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８９】
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、ＳＤ６、ＳＤ７、ＳＤ８  半導体装置
ＳＢ１  半導体基板
ＴＲ１  トランジスタ
ＧＥ１１、ＧＥ１２  ゲート電極
ＳＴ１  構造体
ＧＩ１１、ＧＩ１２  ゲート絶縁膜
ＳＷ１  サイドウォール
ＳＬ１、ＳＬ２  シリサイド層
ＳＲ１  ソース領域
ＤＲ１  ドレイン領域
ＥＲ１  エクステンション領域
ＬＲ１  ＬＤＤ領域
ＣＲ１  チャネル領域
ＷＬ１  ウェル
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４  絶縁膜
ＣＦ１  導電膜
ＲＦ１  レジスト膜
ＭＦ１  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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