(57)【要約】【課題】電源電圧が変動し、或いは、ＰＬＬ回路の周波数を切り替えた場合でも、電圧制御発振器の周波数電圧変換利得の非線形性に伴うキャリアノイズの悪化を改善することができるＰＬＬ回路および無線送受信回路の提供を図る。【解決手段】駆動電圧Ｖoに基づいた発振信号ｆvcoを生成する電圧制御発振器４と、前記電圧制御発振器４の発振信号に基づく第１信号ｆvco／Ｎと基準信号ｆrefの位相を比較する位相検出器１と、前記位相検出器１の出力に基づいて制御電圧Ｖc生成する制御電圧生成回路２，３と、第１電源電圧Ｖddおよび前記制御電圧Ｖcに基づいて前記位相検出器１を制御する信号Ｓvco1，Ｓvco2，Ｓvmを生成するモニタ制御部７と、を有する。【選択図】図５
2015076743.tif 000002
【特許請求の範囲】
【請求項１】
駆動電圧に基づいた発振信号を生成する電圧制御発振器と、
前記電圧制御発振器の発振信号に基づく第１信号と基準信号の位相を比較する位相検出器と、
前記位相検出器の出力に基づいて制御電圧を生成する制御電圧生成回路と、
第１電源電圧および前記制御電圧に基づいて前記位相検出器を制御する信号を生成するモニタ制御部と、を有する、
ことを特徴とするＰＬＬ回路。
【請求項２】
前記モニタ制御部は、
前記第１電源電圧の電圧値に基づいた電源電圧値信号、および、前記電源電圧値信号を補正する変換利得制御信号を生成して、前記位相検出器に出力する、
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記モニタ制御部は、
比較電圧を生成する電源電圧監視部と、
前記制御電圧を前記比較電圧と比較して前記変換利得制御信号を生成する制御電圧モニタ部と、を含む、
ことを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記制御電圧モニタ部は、
前記制御電圧と、前記電源電圧監視部で生成された第１比較電圧および前記第１比較電圧よりも高い第２比較電圧との比較結果に基づいて第１変換利得制御信号および第２変換利得制御信号を制御する、
ことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記モニタ制御部は、さらに、
前記制御電圧のレベルを監視して、前記位相検出器に対する前記変換利得制御信号を制御する制御回路を含む、
ことを特徴とする請求項３または請求項４に記載のＰＬＬ回路。
【請求項６】
前記制御回路は、
前記制御電圧の電圧値が、第３比較電圧と、前記第３比較電圧よりも高い第４比較電圧との間の電圧値の場合にイネーブル信号を出力する制御電圧監視部と、
前記イネーブル信号の出力に基づいて、前記変換利得制御信号を出力する出力部と、を含む、
ことを特徴とする請求項５に記載のＰＬＬ回路。
【請求項７】
前記位相検出器は、
前記第１信号を遅延する第１遅延回路と、
前記基準信号を遅延する第２遅延回路と、
前記基準信号が入力されるクロック端子と、前記第１遅延回路の出力が入力されるリセット端子を有する第１フリップフロップと、
前記第１信号が入力されるクロック端子と、前記第２遅延回路の出力が入力されるリセット端子を有する第２フリップフロップと、
前記モニタ制御部からの前記電源電圧値信号および前記変換利得制御信号に基づいて、前記第１および第２遅延回路における遅延量を制御する遅延制御部と、を含む、
ことを特徴とする請求項３乃至請求項６のいずれか１項に記載のＰＬＬ回路。
【請求項８】
さらに、
前記電圧制御発振器の発振信号を分周して前記第１信号を生成する分周器と、
前記分周器の分周比を制御する制御部と、を有する、
ことを特徴とする請求項３乃至請求項７のいずれか１項に記載のＰＬＬ回路。
【請求項９】
さらに、
前記モニタ制御部からの前記制御電圧および前記比較電圧のうち、前記制御部からの選択制御信号に基づいて選択された電圧を、前記電圧制御発振器の駆動電圧として出力するセレクタ部を有する、
ことを特徴とする請求項８に記載のＰＬＬ回路。
【請求項１０】
請求項１乃至請求項９のいずれか１項に記載のＰＬＬ回路を有する、
ことを特徴とする無線送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、ＰＬＬ回路および無線送受信回路に関する。
【背景技術】
【０００２】
近年、ＰＬＬ回路(位相同期回路：Phase Locked Loop Circuit)は、通信や携帯機器を始めとして様々な回路に幅広く利用されている。ＰＬＬ回路は、基準信号(基準周波数)の位相または周波数を追従して、所定の位相または周波数を有する発振信号(発振周波数)を生成する。
【０００３】
例えば、ＰＬＬ回路は、基準信号と発振信号 (或いは、発振信号を分周器で分周した信号)の位相を位相検出器(ＰＤ：Phase Detector)で比較し、その比較結果に基づいてチャージポンプ部(ＣＰ：Charge Pump)の出力電流(チャージポンプ電流)を制御する。
【０００４】
チャージポンプ電流は、ローパスフィルタ部(ＬＰＦ：Low Pass Filter)を介して制御電圧とされ、その制御電圧により電圧制御発振器(ＶＣＯ：Voltage-Controlled Oscillator)を制御して発振信号(所定の発振周波数を有する信号)を出力する。
【０００５】
ところで、従来、安定した発振信号を出力するＰＬＬ回路としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２５１９０２号公報
【特許文献２】特開平１０−１０７６２８号公報
【特許文献３】特開平０８−２６５１４６号公報
【特許文献４】特表２００７−５３３２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したようなＰＬＬ回路において、例えば、電源電圧が変動すると、電圧制御発振器の出力信号(発振信号)の周波数と制御電圧の関係(ＦＶ特性)も変化するため、電源電圧の変動に関わらず、発振信号の周波数精度を一定に保持することは難しい。
【０００８】
また、ＰＬＬ回路の発振信号の周波数を切り替えた場合、電圧制御発振器が安定した発振信号を出力するまでに或る程度の長時間を要することになり、動作時間の増加および消費電力の増大を招くことになる。
【０００９】
すなわち、電源電圧が変動した場合やＰＬＬ回路の発振信号の周波数を切り替えた場合、電圧制御発振器の周波数電圧変換利得の非線形性に伴うキャリアノイズ(位相雑音)が悪化することになる。
【課題を解決するための手段】
【００１０】
一実施形態によれば、駆動電圧に基づいた発振信号を生成する電圧制御発振器と、位相検出器と、制御電圧生成回路と、モニタ制御部と、を有するＰＬＬ回路が提供される。
【００１１】
前記位相検出器は、前記電圧制御発振器の発振信号に基づく第１信号と基準信号の位相を比較し、前記制御電圧生成回路は、前記位相検出器の出力に基づいて制御電圧を生成する。前記モニタ制御部は、第１電源電圧および前記制御電圧に基づいて前記位相検出器を制御する信号を生成する。
【発明の効果】
【００１２】
開示のＰＬＬ回路および無線送受信回路は、電源電圧が変動し、或いは、ＰＬＬ回路の周波数を切り替えた場合でも、電圧制御発振器の周波数電圧変換利得の非線形性に伴うキャリアノイズの悪化を改善することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、ＰＬＬ回路の一例を示すブロック図である。
【図２】図２は、図１に示すＰＬＬ回路における電圧制御発振器の発振周波数と制御電圧の関係を示す図である。
【図３】図３は、図１に示すＰＬＬ回路における電圧制御発振器の制御電圧の時間変化を示す図である。
【図４】図４は、図１に示すＰＬＬ回路における電圧制御発振器の位相雑音特性を説明するための図である。
【図５】図５は、ＰＬＬ回路の第１実施例を示すブロック図である。
【図６】図６は、図５に示すＰＬＬ回路におけるモニタ制御部の一例を示すブロック図である。
【図７】図７は、図６に示すモニタ制御部における制御電圧監視部の一例を示すブロック図である。
【図８】図８は、図７に示す制御電圧監視部の動作を説明するための図である。
【図９】図９は、図６に示すモニタ制御部における電源電圧監視部の一例を示すブロック図である。
【図１０】図１０は、図５に示すＰＬＬ回路における電圧制御発振器の発振周波数と制御電圧の関係を示す図である。
【図１１】図１１は、図６に示すモニタ制御部における制御電圧モニタ部および出力部の一例を示すブロック図である。
【図１２】図１２は、図５に示すＰＬＬ回路における位相検出器の一例を示すブロック図である。
【図１３】図１３は、図１２に示す位相検出器における遅延制御部の動作を説明するための図である。
【図１４】図１４は、図１３に示す遅延制御部により制御された位相検出器の動作の一例を説明するためのタイミング図である。
【図１５】図１５は、図１３に示す遅延制御部により制御された位相検出器の動作の他の例を説明するためのタイミング図である。
【図１６】図１６は、図１２に示す位相検出器における変換利得を、図１に示すＰＬＬ回路の位相検出器における変換利得と比較して説明するための図である。
【図１７】図１７は、図５に示すＰＬＬ回路における効果を説明するための図である。
【図１８】図１８は、ＰＬＬ回路の第２実施例を示すブロック図である。
【図１９】図１９は、図１８に示すＰＬＬ回路におけるモニタ制御部の一例を示すブロック図である。
【図２０】図２０は、図１９に示すモニタ制御部における電源電圧監視部の一例を示すブロック図である。
【図２１】図２１は、図１８に示すＰＬＬ回路における電圧制御発振器の発振周波数と制御電圧の関係を示す図である。
【図２２】図２２は、本実施例のＰＬＬ回路が適用される無線送受信回路の一例を示すブロック図である。
【発明を実施するための形態】
【００１４】
まず、ＰＬＬ回路(位相同期回路)および無線送受信回路の実施例を詳述する前に、図１〜図４を参照して、ＰＬＬ回路の一例およびその問題点を説明する。
【００１５】
図１は、ＰＬＬ回路の一例を示すブロック図である。図１に示されるように、ＰＬＬ回路は、位相検出器(ＰＤ)１０１、チャージポンプ部(ＣＰ)１０２、ローパスフィルタ部(ＬＰＦ)１０３、電圧制御発振器(ＶＣＯ)１０４、分周器１０５、および、制御部１０６を有する。
【００１６】
位相検出器１０１は、基準信号(基準周波数)ｆrefと、分周器１０５からのフィードバック信号ｆvco／Ｎの位相を比較し、比較結果に応じた位相差信号Φ+，Φ-をチャージポンプ部１０２に出力する。
【００１７】
ここで、分周器１０５は、電圧制御発振器１０４の発振信号(ｆvco)の周波数をＮ分周して位相検出器１０１に出力する。なお、分周器１０５の分周比Ｎは、制御部１０６により制御され、分周比Ｎを変化させることにより、電圧制御発振器１０４の発振信号(ｆvco)の周波数を変化させるようになっている。
【００１８】
位相検出器１０１は、例えば、基準信号ｆrefの遷移がフィードバック信号ｆvco／Ｎの遷移よりも早い場合には位相差信号Φ+を出力し、基準信号ｆrefの遷移がフィードバック信号ｆvco／Ｎの遷移よりも遅い場合には位相差信号Φ-を出力する。
【００１９】
チャージポンプ部１０２は、位相検出器１０１からの位相差信号Φ+，Φ-を受け取り、その位相差信号Φ+，Φ-に従ってチャージポンプ電流Ｉcpを生成する。ローパスフィルタ部１０３は、チャージポンプ部１０２からのチャージポンプ電流Ｉcpを受け取り、低周波成分を通過させて電圧制御発振器１０４を駆動する制御電圧Ｖcを生成する。
【００２０】
すなわち、チャージポンプ部１０２およびローパスフィルタ部１０３は、位相検出器１０１の出力信号(Φ+，Φ-)に基づいて制御電圧Ｖcを生成する制御電圧生成回路として機能する。
【００２１】
電圧制御発振器１０４は、ローパスフィルタ部１０３からの制御電圧Ｖcに従った発振信号ｆvcoを出力する。電圧制御発振器１０４の発振信号ｆvcoは、分周器１０５によりＮ分周されて位相検出器１０１にフィードバックされ、基準信号ｆrefとの同期が取られることになる。なお、上述したように、発振信号ｆvcoの周波数は、制御部１０６により分周器１０５の分周比Ｎを制御することができるようになっている。
【００２２】
図２は、図１に示すＰＬＬ回路における電圧制御発振器の発振周波数と制御電圧の関係(周波数−電圧特性：ＦＶ特性)を示す図であり、横軸は、制御電圧Ｖc［Ｖ］を示し、縦軸は、電圧制御発振器１０４の発振信号ｆvcoの周波数［Ｈz］を示す。
【００２３】
図２に示されるように、ＰＬＬ回路の電源電圧Ｖddが変動すると、例えば、電圧制御発振器１０４のＦＶ特性(発振信号ｆvcoの周波数と制御電圧Ｖcの関係)は、参照符号Ｃfv1〜Ｃfv3のように変化する。
【００２４】
これは、例えば、電圧制御発振器１０４におけるバリキャップダイオード等の非線形特性に起因するもので、この非線形特性がキャリアノイズ(キャリアノイズ比：Ｃ／Ｎ比)を悪化させる一要因になっている。
【００２５】
すなわち、図２に示されるように、例えば、制御電圧Ｖcを固定の比較電圧(Ｖref01，Ｖref02)により判定しても、電圧制御発振器１０４のＦＶ特性Ｃfv1〜Ｃfv3を電源電圧Ｖddの変動に対応させて制御することは困難である。
【００２６】
図３は、図１に示すＰＬＬ回路における電圧制御発振器の制御電圧の時間変化示す図であり、横軸は、時間［ｓ］を示し、縦軸は、電圧制御発振器１０４の制御電圧Ｖc［Ｖ］を示す。
【００２７】
図３に示されるように、例えば、制御部１０６により分周器１０５の分周比Ｎを制御して発振信号ｆvcoの周波数を切り替えた場合、電圧制御発振器１０４の制御電圧Ｖcは、大きく変動し、或る程度の時間Ｔ0の後、安定する。
【００２８】
すなわち、ＰＬＬ回路の周波数を切り替えると、電圧制御発振器１０４が安定した発振信号ｆvcoを出力するまでの時間(ロックアップ時間)Ｔ0だけ待つことになり、或いは、待ち時間を不要とするために、周波数の切り替えを前倒しで行うことになる。これは、周波数を切り替えるための動作時間の増加、並びに、それに伴う消費電力の増大を招くことになる。
【００２９】
図４は、図１に示すＰＬＬ回路における電圧制御発振器の位相雑音特性を説明するための図であり、図４(a)は、理想特性Ｃfpiを示し、図４(b)は、チャージポンプ電流Ｉcpの切り替え時の特性Ｃfpsを理想特性Ｃfpiと共に示すものである。
【００３０】
図４(a)および図４(b)において、横軸は、電圧制御発振器１０４の発振信号ｆvcoの周波数［Ｈz］を示し、縦軸は、位相雑音［ｄＢ／Ｈz］を示す。図４(b)に示されるように、チャージポンプ電流Ｉcpを切り替えると、ＰＬＬ回路のループゲインが変化するためロックアップ時間も変化する。
【００３１】
ここで、ロックアップ時間を調整するには、例えば、ローパスフィルタ部１０３の定数を切り替えてループフィルタ特性を調整することが考えられる。しかしながら、ローパスフィルタ部１０３の定数を切り替えるには、様々な定数を有する部品を設けることになり、回路の占有面積が増大し、また、コストの上昇を招くことになってしまう。
【００３２】
以下、本実施例のＰＬＬ回路および無線送受信回路を、添付図面を参照して詳述する。図５は、ＰＬＬ回路の第１実施例を示すブロック図である。
【００３３】
図５と前述した図１の比較から明らかなように、第１実施例のＰＬＬ回路は、図１に示すＰＬＬ回路に対してモニタ制御部７が追加され、モニタ制御部７は、位相検出器１の動作を制御する信号Ｓvco1，Ｓvco2，Ｓvmを出力する。
【００３４】
すなわち、図５に示されるように、第１実施例のＰＬＬ回路は、位相検出器(ＰＤ)１、チャージポンプ部(ＣＰ)２、ローパスフィルタ部(ＬＰＦ)３、電圧制御発振器(ＶＣＯ)４、分周器５、制御部６、および、モニタ制御部７を有する。
【００３５】
位相検出器１は、モニタ制御部７からの信号Ｓvco1，Ｓvco2，Ｓvmを受け取り、基準信号(基準周波数)ｆrefと、分周器５からのフィードバック信号(第１信号)ｆvco／Ｎの位相を比較して、比較結果に応じた位相差信号Φ+，Φ-をチャージポンプ部２に出力する。
【００３６】
ここで、分周器５は、電圧制御発振器４の発振信号(ｆvco)の周波数をＮ分周して位相検出器１に出力する。なお、分周器５の分周比Ｎは、制御部６により制御され、分周比Ｎを変化させることにより、電圧制御発振器４の発振信号(ｆvco)の周波数を変化させるようになっている。
【００３７】
位相検出器１は、例えば、基準信号ｆrefの遷移がフィードバック信号ｆvco／Ｎの遷移よりも早い場合には位相差信号Φ+を出力し、基準信号ｆrefの遷移がフィードバック信号ｆvco／Ｎの遷移よりも遅い場合には位相差信号Φ-を出力する。
【００３８】
チャージポンプ部２は、位相検出器１からの位相差信号Φ+，Φ-を受け取り、その位相差信号Φ+，Φ-に従ってチャージポンプ電流Ｉcpを生成する。ローパスフィルタ部３は、チャージポンプ部２からのチャージポンプ電流Ｉcpを受け取り、低周波成分を通過させて制御電圧Ｖcを生成する。
【００３９】
すなわち、チャージポンプ部２およびローパスフィルタ部３は、位相検出器１の位相差信号(Φ+，Φ-)に基づいて制御電圧Ｖcを生成する制御電圧生成回路として機能する。
【００４０】
ローパスフィルタ部３からの制御電圧Ｖcは、モニタ制御部７に入力され、モニタ制御部７から電圧制御発振器４を駆動する電圧(駆動電圧)Ｖoを生成する。すなわち、電圧制御発振器４は、モニタ制御部７からの駆動電圧Ｖoに従った発振信号(ｆvco)の信号を出力する。なお、モニタ制御部７には、電源電圧Ｖddも入力されている。
【００４１】
電圧制御発振器４の発振信号ｆvcoは、分周器５によりＮ分周されて位相検出器１にフィードバックされ、基準信号ｆrefとの同期が取られることになる。なお、上述したように、発振信号ｆvcoの周波数は、制御部６により分周器５の分周比Ｎを制御することで変化させることがきるようになっている。
【００４２】
図６は、図５に示すＰＬＬ回路におけるモニタ制御部の一例を示すブロック図である。図６に示されるように、モニタ制御部７は、制御電圧(Ｖc)監視部７１、電源電圧(Ｖdd)監視部７２、制御電圧(Ｖc)モニタ部７３、および、出力部７４を含む。
【００４３】
制御電圧モニタ部７３は、ローパスフィルタ部３の制御電圧Ｖcをモニタし、第１および第２比較電圧Ｖref1，Ｖref2と電圧比較を行い、出力部７４に対して第１および第２変換利得制御信号Ｓvco1，Ｓvco2を出力する。
【００４４】
制御電圧監視部７１は、ローパスフィルタ部３からの制御電圧Ｖcを監視し、出力部７４に対して活性化を制御するイネーブル信号ＥＮを出力する。電源電圧監視部７２は、電源電圧(第１電源電圧)Ｖddを監視し、第１および第２比較電圧Ｖref1，Ｖref2を生成して制御電圧モニタ部７３に出力すると共に、電源電圧値信号Ｓvmを生成して位相検出器１に出力する。
【００４５】
出力部７４は、制御電圧監視部７１からのイネーブル信号ＥＮに従って、位相検出器１に対する第１および第２変換利得制御信号Ｓvco1，Ｓvco2の出力を制御すると共に、電圧制御発振器４の駆動電圧Ｖo(制御電圧Ｖc)を制御する。
【００４６】
ここで、制御電圧監視部７１および出力部７４は、制御電圧Ｖcのレベルを監視して位相検出器１に対する第１および第２変換利得制御信号Ｓvco1，Ｓvco2の出力を制御する制御回路(変換利得制御信号制御回路)として機能する。
【００４７】
図７は、図６に示すモニタ制御部における制御電圧監視部の一例を示すブロック図であり、図８は、図７に示す制御電圧監視部の動作を説明するための図である。図７に示されるように、制御電圧監視部７１は、第１および第２演算増幅器(オペアンプ)７１１，７１５、ダイオード７１２、容量(Ｃ)７１３、および、抵抗(Ｒ)７１４を含む。
【００４８】
第１演算増幅器７１１の反転入力(−)には、第３比較電圧Ｖref3が入力され、第１演算増幅器７１１の非反転入力(＋)には、ローパスフィルタ部３の制御電圧Ｖcが入力されている。
【００４９】
第１演算増幅器７１１の出力は、ダイオード７１２を介して第２演算増幅器７１５の反転入力に入力され、第２演算増幅器７１５の非反転入力には、第４比較電圧Ｖref4が入力され、第２演算増幅器７１５の出力がイネーブル信号ＥＮとされている。
【００５０】
ここで、第２演算増幅器７１５の非反転入力と接地電圧(第２電源電圧)Ｖssの間には、容量７１３および抵抗７１４が並列に接続されている。なお、第３比較電圧Ｖref3のレベルは、例えば、第４比較電圧Ｖref4のレベルよりも低く設定されている。
【００５１】
図８に示されるように、制御電圧監視部７１は、制御電圧Ｖcの振幅が第３比較電圧Ｖref3よりも大きいとピークホールド動作し、制御電圧Ｖcの振幅が第４比較電圧Ｖref4よりも低く収束するとイネーブル信号ＥＮを出力する。
【００５２】
図７および図８に示されるように、制御電圧監視部７１は、制御電圧Ｖcが第３および第４比較電圧の電圧(ロック)範囲内(Ｖref3＜Ｖc＜Ｖref4)になると、イネーブル信号ＥＮを出力するようになっている。これにより、例えば、制御電圧Ｖcが安定するまでに要する時間Ｔ０を、ロック範囲内(Ｖref3＜Ｖc＜Ｖref4)になるまでの時間Ｔ１へ短縮することが可能になる。
【００５３】
すなわち、制御電圧Ｖcのレベルが第３比較電圧Ｖref3と第４比較電圧Ｖref4の間に入ったらイネーブル信号ＥＮを、低レベル『０』から高レベル『１』に立ち上げることにより、動作開始時間をＴ０からＴ１へ短縮することができる。なお、第３および第４比較電圧Ｖref3，Ｖref4は、例えば、制御電圧Ｖc(駆動電圧Ｖo)が安定して電圧制御発振器４を駆動すると考えられる電圧に基づいて設定される。
【００５４】
図９は、図６に示すモニタ制御部における電源電圧監視部の一例を示すブロック図である。図９に示されるように、電源電圧監視部７２は、抵抗(Ｒ)７２１およびＡ／Ｄコンバータ部(３ビットアナログ／デジタル変換器)７２２を含む。
【００５５】
抵抗７２１は、例えば、電源電圧(第１電源電圧)Ｖddと接地電圧(第２電源電圧)Ｖssの間に接続され、電源電圧Ｖddの電圧レベルに応じた比較電圧Ｖref1，Ｖref2を生成すると共に、中間電圧Ｖｍを生成する。
【００５６】
ここで、第１比較電圧Ｖref1と第２比較電圧Ｖref2の関係は、Ｖref1＜Ｖref2となっており、これら第１および第２比較電圧Ｖref1，Ｖref2は、制御電圧モニタ部７３に入力される。
【００５７】
また、中間電圧Ｖｍは、Ａ／Ｄコンバータ部７２２に入力され、例えば、中間電圧Ｖｍのアナログ電圧レベルに応じた３ビット(可変値：０〜７)のデジタル信号(電源電圧値信号Ｓvm)に変換されて、位相検出器１に供給される。なお、３ビットのＡ／Ｄコンバータ部７２２は、単なる例であり、３ビットに限定されるものではない。
【００５８】
図１０は、図５に示すＰＬＬ回路における電圧制御発振器４の発振周波数と制御電圧の関係を示す図である。
【００５９】
図１０に示されるように、電源電圧監視部７２は、例えば、第１比較電圧Ｖref1を、レベルの異なるＶref11，Ｖref12，Ｖref13と変化させることができ、第２比較電圧Ｖref2を、レベルの異なるＶref21，Ｖref22，Ｖref23と変化させることができる。
【００６０】
ここで、第１および第２比較電圧は、Ｖref11，Ｖref21、Ｖref12，Ｖref22、および、Ｖref13，Ｖref23のペアとなっている。なお、第１および第２比較電圧に関して、例えば、電源電圧Ｖddが低い場合はＶref11，Ｖref21を使用し、電源電圧Ｖddが高い場合はＶref13，Ｖref23を使用し、そして、電源電圧Ｖddが中間の場合はＶref12，Ｖref22を使用する。これらは、単なる例であり、３通りの比較電圧のペアに限定されるものではない。
【００６１】
すなわち、電源電圧Ｖddの変動により電圧制御発振器４の発振信号ｆvcoの周波数と制御電圧Ｖc(駆動電圧Ｖo)の関係が大きく変化する場合でも、第１および第２比較電圧Ｖref11，Ｖref21，…を制御することにより、ｆvcoとＶcの関係を最適化することができるのが分かる。
【００６２】
図１１は、図６に示すモニタ制御部における制御電圧モニタ部および出力部の一例を示すブロック図である。図１１に示されるように、制御電圧モニタ部７３は、２つの演算増幅器７３１，７３２を含み、出力部７４は、２つのアンド回路７４１，７４２を含む。
【００６３】
一方の演算増幅器７３１の反転入力には、制御電圧Ｖcが入力され、その演算増幅器７３１の非反転入力には、第１比較電圧Ｖref1が入力されている。ここで、演算増幅器７３１の出力は、アンド回路７４１の一方の入力に入力されている。
【００６４】
また、他方の演算増幅器７３２の反転入力には、第２比較電圧Ｖref2が入力され、その演算増幅器７３２の非反転入力には、制御電圧Ｖcが入力されている。ここで、演算増幅器７３２の出力は、アンド回路７４２の一方の入力に入力されている。なお、２つのアンド回路７４１，７４２の各他方の入力には、制御電圧監視部７１からのイネーブル信号ＥＮが入力されている。
【００６５】
従って、イネーブル信号ＥＮが高レベル『１』のとき、演算増幅器７３１，７３２の出力論理をアンド回路７４１，７４２の出力(第１および第２変換利得制御信号Ｓvco1，Ｓvco2)として出力される。また、制御電圧Ｖc(ローパスフィルタ部３の出力電圧)は、常に、電圧制御発振器４の駆動電圧Ｖoとしてそのまま出力されるようになっている。
【００６６】
図１２は、図５に示すＰＬＬ回路における位相検出器の一例を示すブロック図である。図１２に示されるように、位相検出器１は、２つの遅延回路(遅延線：ＤＬ：Delay Line)１１，１２、２つのフリップフロップ１３，１４、および、遅延制御部１５を含む。
【００６７】
一方のフリップフロップ１３のクロック端子ＣＫには、基準信号ｆrefが入力され、そのフリップフロップ１３のリセット端子ＲＳＴには、一方の遅延回路１１を介して遅延されたフィードバック信号ｆvco／Ｎが入力されている。
【００６８】
他方のフリップフロップ１４のクロック端子ＣＫには、フィードバック信号ｆvco／Ｎが入力され、そのフリップフロップ１４のリセット端子ＲＳＴには、他方の遅延回路１２を介して遅延された基準信号ｆrefが入力されている。
【００６９】
ここで、２つの遅延回路１１，１２は、遅延制御部１５からの遅延制御信号(遅延線ＤＬのタップ切り替え信号)Ｓtapにより遅延量が制御されるようになっている。また、一方のフリップフロップ１３のＱ出力が一方の位相差信号Φ+となり、他方のフリップフロップ１４のＱ出力が他方の位相差信号Φ-となる。なお、遅延制御部１５には、出力部７４からの第１および第２変換利得制御信号Ｓvco1，Ｓvco2、並びに、電源電圧監視部７２からの電源電圧値信号Ｓvmが入力されている。
【００７０】
図１３は、図１２に示す位相検出器における遅延制御部の動作を説明するための図である。図１３に示されるように、制御電圧Ｖcと第１および第２比較電圧Ｖref1，Ｖref2の関係として、Ｖref1＜Ｖc＜Ｖref2の場合(状態Ｓ１)、Ｖref2＜Ｖcの場合(状態Ｓ２)、および、Ｖc＜Ｖref1の場合(状態Ｓ３)を設定する。
【００７１】
すなわち、図６〜図１１を参照して説明したモニタ制御部７は、状態Ｓ１のとき、位相検出器１(遅延制御部１５)に対する第１および第２変換利得制御信号Ｓvco1，Ｓvco2を、両方とも低レベル『０』とする。
【００７２】
また、モニタ制御部７は、状態Ｓ２のとき、第１変換利得制御信号Ｓvco1を『０』とし、第２変換利得制御信号Ｓvco2を『１』とし、さらに、状態Ｓ３のとき、第１変換利得制御信号Ｓvco1を『１』とし、第２変換利得制御信号Ｓvco2を『０』とする。
【００７３】
遅延制御部１５は、モニタ制御部７からの第１および第２変換利得制御信号Ｓvco1，Ｓvco2および電源電圧値信号Ｓvm、すなわち、出力部７４からの第１および第２変換利得制御信号Ｓvco1，Ｓvco2、並びに、電源電圧監視部７２からの電源電圧値信号Ｓvmを受け取る。
【００７４】
そして、図１３に示されるように、第１および第２変換利得制御信号Ｓvco1，Ｓvco2のレベルにより状態Ｓ１〜Ｓ３を確認し、その状態Ｓ１〜Ｓ３に適した補正値の加算処理を行う。
【００７５】
本実施例において、電源電圧値信号Ｓvmは、３ビットによる８値(可変値：０〜７)を表すことができ、状態Ｓ１における第１補正値を「８」とし、状態Ｓ２における第２補正値を「１６」とする。
【００７６】
従って、遅延制御部１５の出力信号(遅延制御信号)Ｓtapは、２４値(可変値：０〜２３)を取ることになる。すなわち、遅延回路１１，１２の遅延量を制御する延制御信号Ｓtapは、状態Ｓ１のとき、Ｓtap＝Ｓvm＋８として求められる。また、遅延制御信号Ｓtapは、状態Ｓ２のとき、Ｓtap＝Ｓvm＋１６として求められ、さらに、状態Ｓ３のとき、Ｓtap＝Ｓvmとして求められる。
【００７７】
図１４は、図１３に示す遅延制御部により制御された位相検出器の動作の一例を説明するためのタイミング図であり、状態Ｓ３(Ｖc＜Ｖref1)から状態Ｓ１(Ｖref1＜Ｖc＜Ｖref2)へ変化したときの各信号を示すものである。
【００７８】
図１２〜図１４に示されるように、制御電圧Ｖcと第１および第２比較電圧Ｖref1，Ｖref2の関係が、状態Ｓ３からＳ１へ変化すると、遅延制御部１５は、第１および第２変換利得制御信号Ｓvco1，Ｓvco2のレベルにより状態Ｓ３からＳ１への変化を認識する。
【００７９】
すなわち、遅延制御部１５は、第２変換利得制御信号Ｓvco2が『０』のままで、第１変換利得制御信号Ｓvco1が『１』から『０』へ立ち下がることにより、状態Ｓ３(Ｖc＜Ｖref1)から状態Ｓ１(Ｖref1＜Ｖc＜Ｖref2)への変化を認識する。
【００８０】
そして、状態Ｓ１になると、状態Ｓ３におけるＳtap＝Ｓvmを、Ｓtap＝Ｓvm＋８として、遅延回路１１，１３の遅延量を大きくする。これにより、位相検出器１の位相差信号Φ+，Φ-の遅延量が大きくなる。
【００８１】
すなわち、位相検出器１における遅延制御部１５により、Ｖc(＝Ｖo)＜Ｖref1の状態Ｓ３のＳtap＝Ｓvmは、Ｖref1＜Ｖc＜Ｖref2の状態Ｓ１になると、Ｓtap＝Ｓvm＋８となり、位相差信号Φ+，Φ-の制御が行われ、位相検出器の変換利得Ｋｐが制御される。
【００８２】
図１５は、図１３に示す遅延制御部により制御された位相検出器の動作の他の例を説明するためのタイミング図であり、状態Ｓ２(Ｖref2＜Ｖc)から状態Ｓ１(Ｖref1＜Ｖc＜Ｖref2)へ変化したときの各信号を示すものである。
【００８３】
図１２，図１３および図１５に示されるように、ＶcとＶref1，Ｖref2の関係が、状態Ｓ２からＳ１へ変化すると、遅延制御部１５は、第１および第２変換利得制御信号Ｓvco1，Ｓvco2のレベルにより状態Ｓ２からＳ１への変化を認識する。
【００８４】
すなわち、遅延制御部１５は、第１変換利得制御信号Ｓvco1が『０』のままで、第２変換利得制御信号Ｓvco2が『１』から『０』へ立ち下がることにより、状態Ｓ２(Ｖref2＜Ｖc)から状態Ｓ１(Ｖref1＜Ｖc＜Ｖref2)への変化を認識する。
【００８５】
そして、状態Ｓ１になると、状態Ｓ２におけるＳtap＝Ｓvm＋１６を、Ｓtap＝Ｓvm＋８として、遅延回路１１，１３の遅延量を小さくする。これにより、位相検出器１の位相差信号Φ+，Φ-の遅延量が小さくなる。
【００８６】
すなわち、位相検出器１における遅延制御部１５により、Ｖc(＝Ｖo)＞Ｖref2の状態Ｓ２のＳtap＝Ｓvm＋１６は、Ｖref1＜Ｖc＜Ｖref2の状態Ｓ１になると、Ｓtap＝Ｓvm＋８となり、位相差信号Φ+，Φ-の制御が行われ、位相検出器の変換利得Ｋｐが制御される。
【００８７】
なお、位相検出器の変換利得Ｋｐは、図１６を参照して説明するように、Ｋｐ＝１／２×(ＶＨ−ＶＬ)／２πとして表すことができる。ここで、ＶＨは高出力電圧を示し、ＶＬは低出力電圧を示す。
【００８８】
以上において、制御電圧Ｖcとの比較を行う比較電圧は、Ｖref1およびＶref2の２つに限定されるものではなく、例えば、１つであってもよく、また、３つ以上であってもよい。
【００８９】
具体的に、比較電圧を、Ｖref0，Ｖref1，Ｖref2の３つ設定した場合(ただし、Ｖref0＜Ｖref1＜Ｖref2)、制御電圧Ｖcと比較電圧の関係は、Ｖc＜Ｖref0，Ｖref0＜Ｖc＜Ｖref1，Ｖref1＜Ｖc＜Ｖref2，Ｖref2＜Ｖcの４つの状態が考えられる。
【００９０】
このとき、各状態に対して補正値を設定し、例えば、Ｖc＜Ｖref0のときはＳtap＝Ｓvm，Ｖref0＜Ｖc＜Ｖref1のときはＳtap＝Ｓvm＋８，Ｖref1＜Ｖc＜Ｖref2のときはＳtap＝Ｓvm＋１６，そして、Ｖref2＜ＶcのときはＳtap＝Ｓvm＋２４とすることができる。
【００９１】
また、電源電圧値信号Ｓvmは、３ビットによる８値に限定されるものではなく、さらに、各状態における補正値も「８」，「１６」，「２４」といった８の倍数に限定されない。すなわち、これらの値は、ＰＬＬ回路の様々な仕様に従って最適なものを設定することができる。
【００９２】
図１６は、図１２に示す位相検出器における変換利得を、図１に示すＰＬＬ回路の位相検出器における変換利得と比較して説明するための図である。
【００９３】
図１６において、参照符号ＣＲ１は、第１変換利得制御信号Ｓvco1が『０』で第２変換利得制御信号Ｓvco2が『０』の状態Ｓ１(Ｖref1＜Ｖc＜Ｖref2)における出力電圧と位相の関係を示す。
【００９４】
すなわち、ＣＲ１に示されるように、状態Ｓ１において、位相検出器１の変換利得Ｋpは、位相が−２π［ラジアン：rad］のとき、出力電圧は低出力電圧ＶＬとなり、位相が２π［rad］のとき、出力電圧は高出力電圧ＶＨとなる特性を有する。
【００９５】
また、参照符号ＣＲ２は、第１変換利得制御信号Ｓvco1が『０』で第２変換利得制御信号Ｓvco2が『１』の状態Ｓ２(Ｖref2＜Ｖc)における出力電圧と位相の関係を示す。すなわち、ＣＲ２とＣＲ１の比較から明らかなように、状態Ｓ２において、位相検出器１の変換利得Ｋpは、ＣＲ１を急峻にした特性ＣＲ２となっている。
【００９６】
さらに、参照符号ＣＲ３は、第１変換利得制御信号Ｓvco1が『１』で第２変換利得制御信号Ｓvco2が『０』の状態Ｓ３(Ｖc＜Ｖref1)における出力電圧と位相の関係を示す。すなわち、ＣＲ３とＣＲ１の比較から明らかなように、状態Ｓ３において、位相検出器１の変換利得Ｋpは、ＣＲ１を緩やかにした特性ＣＲ３となっている。
【００９７】
ここで、電圧制御発振器４の周波数電圧変換利得Ｋvcoが緩やかな場合、すなわち、Ｖref2＜Ｖcとなる状態Ｓ２の場合には、急峻に立ち上がる特性ＣＲ２の変換利得Ｋpを適用することにより最適化を図る。
【００９８】
また、電圧制御発振器４の周波数電圧変換利得Ｋvcoが急峻な場合、すなわち、Ｖc＜Ｖref1となる状態Ｓ３の場合には、緩やかに立ち上がる特性ＣＲ３の変換利得Ｋpを適用することにより最適化を図る。
【００９９】
ところで、ＰＬＬ回路の閉ループ伝達関数は、以下の式１により表すことができる。
【数１】
2015076743.tif 000003
ここで、Ｋ＝Ｋp×Ｋvco、Ｋpは位相比較器１の変換利得、Ｋvcoは電圧制御発振器４の周波数電圧変換利得、Ｆ(s)はローパスフィルタ部３の伝達関数、そして、Ｎは帰還分周数(分周器５の分周比)を示す。
【０１００】
図１７は、図５に示すＰＬＬ回路における効果を説明するための図であり、参照符号Ｃfpiは、電圧制御発振器４の理想的な位相雑音特性を示し、Ｃfpbは、周波数電圧変換利得Ｋvcoを位相比較器１の変換利得Ｋpにより補正する前の位相雑音特性を示す。
【０１０１】
従って、電圧制御発振器(ＶＣＯ)４の周波数電圧変換利得Ｋvco(＝ＦＶ特性：発振信号ｆvcoの周波数と駆動電圧Ｖo(制御電圧Ｖc)の関係)の非線形性が変換利得Ｋpにより補正され、これらの積であるループゲインＫ(＝Ｋp×Ｋvco)を一定に制御することができる。
【０１０２】
これにより、例えば、電源電圧Ｖddの変動による周波数電圧変換利得Ｋvcoの非線形性に伴って生じるキャリアノイズ(キャリアノイズ比：Ｃ／Ｎ比)の悪化を改善することが可能になる。これは、例えば、ＰＬＬ回路の周波数を切り替えた場合でも、同様に、キャリアノイズの悪化を改善することができることになる。
【０１０３】
すなわち、図１７に示されるように、電圧制御発振器４の周波数電圧変換利得Ｋvcoの非線形性に伴う特性変化を有する補正前のキャリアノイズ(位相雑音)特性Ｃfpbは、変換利得Ｋp制御することによって、理想的な位相雑音特性Ｃfpiに近似させることができる。
【０１０４】
図１８は、ＰＬＬ回路の第２実施例を示すブロック図である。図１８と前述した図５の比較から明らかなように、第２実施例のＰＬＬ回路は、第１実施例のＰＬＬ回路に対してセレクタ部８および周波数検出部９がさらに設けられている。
【０１０５】
第２実施例のＰＬＬ回路において、制御部６ａは、周波数検出部９により検出された電圧制御発振器４の発振信号ｆvcoの信号を受け取り、モニタ制御部７ａに対して電圧制御信号Ｓcntを出力する。
【０１０６】
モニタ制御部７ａは、電圧制御信号Ｓcntに従って制御電圧Ｖo1(Ｖc)、並びに、第１および第２比較電圧Ｖref1，Ｖref2を生成してセレクタ部８に出力する。セレクタ部８は、制御部６ａからの選択制御信号Ｓelに従って、モニタ制御部７ａからの電圧Ｖo1，Ｖref1，Ｖref2のいずれかを選択し、電圧制御発振器４に対する駆動電圧Ｖoとして出力する。
【０１０７】
図１９は、図１８に示すＰＬＬ回路におけるモニタ制御部７ａの一例を示すブロック図である。図１９に示されるように、第２実施例のＰＬＬ回路におけるモニタ制御部７ａは、電源電圧監視部７２ａが電源電圧Ｖddおよび電圧制御信号Ｓcntを受け取って、第１および第２比較電圧Ｖref1，Ｖref2および電源電圧値信号Ｓvmを生成する。
【０１０８】
ここで、モニタ制御部７ａで生成された第１および第２比較電圧Ｖref1，Ｖref2は、制御電圧モニタ部７３に入力されると共に、セレクタ部８に入力される。また、モニタ制御部７ａで生成された電源電圧値信号Ｓvmは、位相検出器１に出力される。なお、他の構成は、実質的に、図６を参照して説明した第１実施例のＰＬＬ回路におけるモニタ制御部７と同様であり、その説明は省略する。
【０１０９】
図２０は、図１９に示すモニタ制御部における電源電圧監視部の一例を示すブロック図である。図２０と図９の比較から明らかなように、第２実施例における電源電圧監視部７２ａは、第１実施例における電源電圧監視部７２に相当する構成を有しているが、抵抗(Ｒ)７２１ａに電圧制御信号Ｓcntが入力されている点が異なる。
【０１１０】
すなわち、第２実施例における電源電圧監視部７２ａは、制御部６ａからの電圧制御信号Ｓcntを受け取って、第１および第２比較電圧Ｖref1，Ｖref2、並びに、中間電圧Ｖｍのレベルを制御するようになっている。
【０１１１】
ここで、第１比較電圧Ｖref1と第２比較電圧Ｖref2の関係は、Ｖref1＜Ｖref2となっている。また、中間電圧Ｖｍは、Ａ／Ｄコンバータ部７２２に入力され、例えば、中間電圧Ｖｍのアナログ電圧レベルに応じた３ビット(可変値：０〜７)のデジタル信号(電源電圧値信号Ｓvm)に変換される。
【０１１２】
なお、電源電圧値信号Ｓvmは、第１および第２変換利得制御信号Ｓvco1，Ｓvco2と共に、位相検出器１に供給される。なお、３ビットのＡ／Ｄコンバータ部７２２は、単なる例であり、３ビットに限定されないのは前述した通りである。
【０１１３】
図２１は、図１８に示すＰＬＬ回路における電圧制御発振器４の発振周波数と制御電圧の関係を示す図であり、電圧制御発振器４の周波数電圧変換利得Ｋvcoが特性Ｃk0とＣk1のように変動する場合を説明するためのものである。
【０１１４】
ところで、図１０を参照して説明したように、電源電圧Ｖddが変動しても、電圧制御発振器４の発振信号ｆvcoの周波数と制御電圧Ｖc(Ｖo)の関係(ＦＶ特性)は、図９に示す電源電圧監視部７２からの第１および第２比較電圧Ｖref1，Ｖref2により補正することができる。
【０１１５】
すなわち、図１０の電圧制御発振器４のＦＶ特性のように、電源電圧Ｖddが変動しても、図９に示す電源電圧監視部７２により第１および第２比較電圧Ｖref1，Ｖref2を最適化することができる。
【０１１６】
しかしながら、図２１に示されるように、電圧制御発振器４の周波数電圧変換利得Ｋvcoが変動した場合には、図９に示す電源電圧監視部７２では最適化することは難しい。そのため、図２０に示す第２実施例のＰＬＬ回路における電源電圧監視部７２ａは、制御部６ａからの電圧制御信号Ｓcntを受け取って第１および第２比較電圧Ｖref1，Ｖref2のレベルを制御する。
【０１１７】
例えば、図２１において、周波数電圧変換利得Ｋvcoが特性ＣＫ0となる場合には、第１および第２比較電圧としてＶref14，Ｖref24を適用して、電圧制御発振器４の発振信号ｆvcoがｆref1，ｆref2となるように最適化する。
【０１１８】
また、例えば、周波数電圧変換利得Ｋvcoが特性ＣＫ1となる場合には、第１および第２比較電圧としてＶref15，Ｖref25を適用して、電圧制御発振器４の発振信号ｆvcoがｆref1，ｆref2となるように最適化する。
【０１１９】
そのために、電源電圧監視部７２ａは、制御部６ａからの電圧制御信号Ｓcntを受け取って第１および第２比較電圧Ｖref1，Ｖref2のレベルを、例えば、Ｖref14，Ｖref24、或いは、Ｖref15，Ｖref25となるように制御する。
【０１２０】
これにより、周波数電圧変換利得Ｋvcoが変動した場合でも、電圧制御発振器４のＦＶ特性を最適化することが可能になる。
【０１２１】
図２２は、本実施例のＰＬＬ回路が適用される無線送受信回路の一例を示すブロック図である。なお、本実施例の無線送受信回路２００は、例えば、回路基板上に部品で組み込まれた回路として形成してもよいが、１つの無線送受信用の半導体集積回路として形成することもできるのはいうまでもない。
【０１２２】
図２２に示されるように、無線送受信回路２００は、アンテナスイッチ部２０１，ローノイズアンプ部２０２，復調器(ミキサ)２０３，アナログベースバンド回路２０４およびデジタルベースバンド回路２０５を含む。
【０１２３】
さらに、無線送受信回路２００は、ＰＬＬ回路２０６，変調器２０７およびパワーアンプ部２０８を含む。ここで、上述した各実施例のＰＬＬ回路は、例えば、無線送受信回路２００におけるＰＬＬ回路２０６として適用される。
【０１２４】
ローノイズアンプ部２０２は、アンテナスイッチ部２０１を介してアンテナ３００に接続され、入力された高周波の受信信号を増幅して復調器２０３に出力する。復調器２０３は、ローノイズアンプ部２０２からの高周波受信信号およびＰＬＬ回路２０６の発振信号ｆvcoを受けとってベースバンド周波数までダウンコンバートし、ベースバンド受信信号をアナログベースバンド回路２０４に出力する。
【０１２５】
アナログベースバンド回路２０４は、復調器２０３からのベースバンド受信信号をアナログ−デジタル変換してデジタルベースバンド回路２０５に出力し、デジタルベースバンド回路２０５は受信信号を出力する。
【０１２６】
変調器２０７は、送信信号と共に、ＰＬＬ回路２０６の発振信号ｆvcoを受けとって高周波の送信信号を生成し、パワーアンプ部２０８で増幅した後、アンテナスイッチ部２０１を介してアンテナ３００から送信する。
【０１２７】
ここで、ＰＬＬ回路２０６として、図５を参照して説明した第１実施例のＰＬＬ回路を適用し、例えば、図２２に示す周波数設定信号を制御部６に入力して分周器５の分周比Ｎを制御することができる。
【０１２８】
これにより、ＰＬＬ回路２０６の発振信号ｆvcoにより、復調器２０３および変調器２０７の局部発振信号の周波数(局部発振周波数)を変化させて、送受信を行うことができるようになっている。
【０１２９】
なお、本実施例のＰＬＬ回路は、無線送受信回路への適用に限定されるものではなく、様々な用途の回路に対して幅広く適用することができるのはもちろんである。
【０１３０】
また、ＰＬＬ回路の発振信号ｆvcoは、ＰＬＬ回路が設けられた無線送受信回路で使用されるものに限定されず、例えば、ＰＬＬ回路が設けられた無線送受信回路の外部に設けられた他の無線送受信回路に供給することができるのはいうまでもない。
【０１３１】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１３２】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
駆動電圧に基づいた発振信号を生成する電圧制御発振器と、
前記電圧制御発振器の発振信号に基づく第１信号と基準信号の位相を比較する位相検出器と、
前記位相検出器の出力に基づいて制御電圧生成する制御電圧生成回路と、
第１電源電圧および前記制御電圧に基づいて前記位相検出器を制御する信号を生成するモニタ制御部と、を有する、
ことを特徴とするＰＬＬ回路。
【０１３３】
（付記２）
前記モニタ制御部は、
前記第１電源電圧の電圧値に基づいた電源電圧値信号、および、前記電源電圧値信号を補正する変換利得制御信号を生成して、前記位相検出器に出力する、
ことを特徴とする付記１に記載のＰＬＬ回路。
【０１３４】
（付記３）
前記モニタ制御部は、
比較電圧を生成する電源電圧監視部と、
前記制御電圧を前記比較電圧と比較して前記変換利得制御信号を生成する制御電圧モニタ部と、を含む、
ことを特徴とする付記２に記載のＰＬＬ回路。
【０１３５】
（付記４）
前記制御電圧モニタ部は、
前記制御電圧と、前記電源電圧監視部で生成された第１比較電圧および前記第１比較電圧よりも高い第２比較電圧との比較結果に基づいて第１変換利得制御信号および第２変換利得制御信号を制御する、
ことを特徴とする付記３に記載のＰＬＬ回路。
【０１３６】
（付記５）
前記モニタ制御部は、さらに、
前記制御電圧のレベルを監視して、前記位相検出器に対する前記変換利得制御信号を制御する制御回路を含む、
ことを特徴とする付記３または付記４に記載のＰＬＬ回路。
【０１３７】
（付記６）
前記制御回路は、
前記制御電圧の電圧値が、第３比較電圧と、前記第３比較電圧よりも高い第４比較電圧との間の電圧値の場合にイネーブル信号を出力する制御電圧監視部と、
前記イネーブル信号の出力に基づいて、前記変換利得制御信号を出力する出力部と、を含む、
ことを特徴とする付記５に記載のＰＬＬ回路。
【０１３８】
（付記７）
前記位相検出器は、
前記第１信号を遅延する第１遅延回路と、
前記基準信号を遅延する第２遅延回路と、
前記基準信号が入力されるクロック端子と、前記第１遅延回路の出力が入力されるリセット端子を有する第１フリップフロップと、
前記第１信号が入力されるクロック端子と、前記第２遅延回路の出力が入力されるリセット端子を有する第２フリップフロップと、
前記モニタ制御部からの前記電源電圧値信号および前記変換利得制御信号に基づいて、前記第１および第２遅延回路における遅延量を制御する遅延制御部と、を含む、
ことを特徴とする付記３乃至付記６のいずれか１項に記載のＰＬＬ回路。
【０１３９】
（付記８）
前記遅延制御部は、
前記変換利得制御信号を受け取り、前記制御電圧のレベルと前記比較電圧との関係に基づいて、前記電源電圧値信号に加算する補正値を制御する、
ことを特徴とする付記７に記載のＰＬＬ回路。
【０１４０】
（付記９）
さらに、
前記電圧制御発振器の発振信号を分周して前記第１信号を生成する分周器と、
前記分周器の分周比を制御する制御部と、を有する、
ことを特徴とする付記３乃至付記８のいずれか１項に記載のＰＬＬ回路。
【０１４１】
（付記１０）
さらに、
前記モニタ制御部からの前記制御電圧および前記比較電圧のうち、前記制御部からの選択制御信号に基づいて選択された電圧を、前記電圧制御発振器の駆動電圧として出力するセレクタ部を有する、
ことを特徴とする付記９に記載のＰＬＬ回路。
【０１４２】
（付記１１）
前記電源電圧監視部は、
前記制御部からの電圧制御信号に基づいて前記比較電圧のレベルを制御する、
ことを特徴とする付記１０に記載のＰＬＬ回路。
【０１４３】
（付記１２）
前記制御電圧生成回路は、
前記位相検出器から出力される、前記第１信号と前記基準信号の位相比較結果に基づいた位相差信号を受け取るチャージポンプ部と、
前記チャージポンプ部の出力を受け取り、低周波成分を通過させて制御電圧を生成するローパスフィルタ部と、を含む、
ことを特徴とする付記１乃至付記１１のいずれか１項に記載のＰＬＬ回路。
【０１４４】
（付記１３）
付記１乃至付記１２のいずれか１項に記載のＰＬＬ回路を有する、
ことを特徴とする無線送受信回路。
【０１４５】
（付記１４）
前記ＰＬＬ回路は、少なくとも２種類の異なる発振信号を生成する、
ことを特徴とする付記１３に記載の無線送受信回路。
【０１４６】
（付記１５）
前記ＰＬＬ回路の発振信号は、復調器および変調器の局部発振信号として使用される、
ことを特徴とする付記１３または付記１４に記載の無線送受信回路。
【符号の説明】
【０１４７】
１，１０１    位相検出器(ＰＤ)
２，１０２    チャージポンプ部(ＣＰ)
３，１０３    ローパスフィルタ部(ＬＰＦ)
４，１０４    電圧制御発振器(ＶＣＯ)
５，１０５    分周器
６，６ａ，１０６    制御部
７，７ａ    モニタ制御部
８    セレクタ部
７１，７１ａ    制御電圧(Ｖc)監視部
７２，７２ａ    電源電圧(Ｖdd)監視部
７３    制御電圧(Ｖc)モニタ部
７４    出力部
２００    無線送受信回路(ＬＳＩ)
２０１    アンテナスイッチ部
２０２    ローノイズアンプ部
２０３    復調器(ミキサ)
２０４    アナログベースバンド回路
２０５    デジタルベースバンド回路
２０６    ＰＬＬ回路
２０７    変調器
２０８    パワーアンプ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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