(57)【要約】【課題】ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳＦＥＴにおけるトランジスタ特性の劣化が抑制できるようにする。【解決手段】絶縁層１０２ａを選択成長マスクとした選択横方向成長（Epitaxially Lateral Overgrowth；ＥＬＯ）により、一部の第１半導体層１０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層１０２ａの上にチャネルとなる第２半導体層１０３を形成する。例えば、有機金属気相成長（ＭＯＣＶＤ）法により、ｐ型の不純物を導入したＧａＮ（ｐ型の窒化物半導体）をＥＬＯにより成長させ、絶縁層１０２ａを覆う状態に第２半導体層１０３を形成する。【選択図】  図１Ｃ
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【特許請求の範囲】
【請求項１】
窒化物半導体からなる第１半導体層の上に、一部の前記第１半導体層表面が露出した状態で絶縁層を形成する絶縁層形成工程と、
前記絶縁層を選択成長マスクとした選択横方向成長により、一部の前記第１半導体層表面が露出した領域より窒化物半導体をエピタキシャル成長して前記絶縁層の上にチャネルとなる第２半導体層を形成するチャネル形成工程と、
前記絶縁層の下に配置されるゲート電極を形成するゲート電極形成工程と、
前記第２半導体層の上にソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１半導体層は、ｎ型の窒化物半導体から構成し、
前記第２半導体層は、ｐ型の窒化物半導体から構成し、
前記第２半導体層の前記チャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成し、前記チャネルとなる領域以外の前記第２半導体層を除去し、
前記ソース・ドレイン電極形成工程では、前記ソース領域および前記ドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成し、
前記ゲート電極形成工程では、前記第１半導体層に接続するオーミック性電極配線を形成し、前記チャネルとなる領域の下の前記第１半導体層をゲート電極とする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１半導体層は、絶縁性を有する窒化物半導体から構成し、
前記ゲート電極形成工程では、チャネルとなる領域内の一部の前記第１半導体層にｎ型の不純物を導入することで前記ゲート電極を形成し、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成し、前記チャネルとなる領域以外の前記第２半導体層を除去し、
前記第２半導体層の前記チャネルとなる領域に、ゲート電極形成領域を挟んで所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、
前記ソース・ドレイン電極形成工程では、前記ソース領域および前記ドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第２半導体層の前記チャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、
前記第２半導体層は、ｐ型の窒化物半導体から構成し、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成し、前記チャネルとなる領域以外の前記第２半導体層を除去し、
前記ソース・ドレイン電極形成工程では、前記ソース領域および前記ドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成し、
前記ゲート電極形成工程では、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、前記絶縁層を形成する前に前記第１半導体層の上に金属から構成された前記ゲート電極を形成し、
前記絶縁層形成工程では、前記ゲート電極の存在により形成される前記絶縁層の表面の凹凸を平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１半導体層は、ｎ型の窒化物半導体から構成し、
前記第２半導体層は、アンドープの窒化物半導体から構成し、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成するとともに、前記第２半導体層の上に、前記第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、前記チャネルとなる領域以外の前記第２半導体層および前記第３半導体層を除去し、
前記ソース・ドレイン電極形成工程では、前記チャネルとなる領域における前記第３半導体層のソース領域およびドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成し、
前記ゲート電極形成工程では、前記第１半導体層に接続するオーミック性電極配線を形成し、前記チャネルとなる領域の下の前記第１半導体層をゲート電極とする
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１半導体層は、絶縁性を有する窒化物半導体から構成し、
前記第２半導体層は、アンドープの窒化物半導体から構成し、
前記ゲート電極形成工程では、チャネルとなる領域内の一部の前記第１半導体層にｎ型の不純物を導入することで前記ゲート電極を形成し、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成するとともに、前記第２半導体層の上に、前記第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、前記チャネルとなる領域以外の前記第２半導体層および前記第３半導体層を除去し、
前記ソース・ドレイン電極形成工程では、前記チャネルとなる領域における前記第３半導体層の上に、ゲート電極形成領域を挟んで所定の距離離間させたソース領域およびドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第２半導体層は、アンドープの窒化物半導体から構成し、
前記絶縁層形成工程では、一部の前記絶縁層を除去して一部の前記第１半導体層表面が露出した状態とし、
前記チャネル形成工程では、前記絶縁層を覆う状態に前記第２半導体層を形成するとともに、前記第２半導体層の上に、前記第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、前記チャネルとなる領域以外の前記第２半導体層および前記第３半導体層を除去し、
前記ソース・ドレイン電極形成工程では、前記チャネルとなる領域における前記第３半導体層の上に、所定の距離離間させたソース領域およびドレイン領域の各々にオーミック性電極を形成して前記ソース電極および前記ドレイン電極を形成し、
前記ゲート電極形成工程では、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、前記絶縁層を形成する前に前記第１半導体層の上に金属から構成された前記ゲート電極を形成し、
前記絶縁層形成工程では、前記ゲート電極の存在により形成される前記絶縁層の表面の凹凸を平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、同じ窒化物半導体から構成することを特徴とする半導体装置の製造方法。
【請求項９】
窒化物半導体からなる第１半導体層と、
一部の前記第１半導体層表面が露出した状態で、前記第１半導体層の上に形成された絶縁層と、
前記絶縁層を選択成長マスクとした選択横方向成長により一部の前記第１半導体層表面が露出した領域よりエピタキシャル成長した窒化物半導体よりなる第２半導体層より構成され、前記絶縁層の上に形成されたチャネルと、
前記絶縁層の下に配置されるゲート電極と、
前記チャネルの上に形成されたソース電極およびドレイン電極と
を備えることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１半導体層は、ｎ型の窒化物半導体から構成され、
前記第２半導体層は、ｐ型の窒化物半導体から構成され、
前記チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域と、
前記第１半導体層に接続するオーミック性電極配線と
を備え、
前記ソース電極および前記ドレイン電極は、前記ソース領域および前記ドレイン領域の各々に接続するオーミック性電極であり、
前記チャネルの下の前記第１半導体層をゲート電極とする
ことを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１半導体層は、絶縁性を有する窒化物半導体から構成され、
前記ゲート電極は、チャネルの領域内の一部の前記第１半導体層にｎ型の不純物を導入することで形成され、
前記チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域を備え、
前記ソース電極および前記ドレイン電極は、前記ソース領域および前記ドレイン領域の各々に接続するオーミック性電極である
ことを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第２半導体層は、ｐ型の窒化物半導体から構成され、
前記チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域を備え、
前記ソース電極および前記ドレイン電極は、前記ソース領域および前記ドレイン領域の各々に接続するオーミック性電極であり、
前記ゲート電極は、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、前記絶縁層の下の前記第１半導体層の上に形成された金属のパターンから構成され、
前記絶縁層の表面は、前記ゲート電極の存在により形成される表面の凹凸が平坦化されている
ことを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１半導体層は、ｎ型の窒化物半導体から構成され、
前記第２半導体層は、アンドープの窒化物半導体から構成され、
前記チャネルの上に、前記チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層と、
前記第１半導体層に接続するオーミック性電極配線と
を備え、
前記ソース電極および前記ドレイン電極は、前記チャネルの領域における前記第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極であり、
前記チャネルの下の前記第１半導体層をゲート電極とする
ことを特徴とする半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記第１半導体層は、絶縁性を有する窒化物半導体から構成され、
前記第２半導体層は、アンドープの窒化物半導体から構成され、
前記ゲート電極は、前記チャネルの領域の一部の前記第１半導体層にｎ型の不純物を導入することで形成され、
前記チャネルの上に、前記チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を備え、
前記ソース電極および前記ドレイン電極は、前記チャネルの領域における前記第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極である
ことを特徴とする半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記第２半導体層は、アンドープの窒化物半導体から構成され、
前記チャネルの上に、前記チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を備え、
前記ソース電極および前記ドレイン電極は、前記チャネルの領域における前記第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極であり、
前記ゲート電極は、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、前記絶縁層の下の前記第１半導体層の上に形成された金属のパターンから構成され、
前記絶縁層の表面は、前記ゲート電極の存在により形成される表面の凹凸が平坦化されている
ことを特徴とする半導体装置。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の半導体装置において、
前記第３半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていることを特徴とする半導体装置。
【請求項１７】
請求項９〜１６のいずれか１項に記載の半導体装置において、
前記第１半導体層および前記第２半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ−Ｖ族化合物半導体を用いる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などの窒化物半導体は、シリコン（Ｓｉ）よりも大きなバンドギャップを有する半導体であり、Ｓｉに比べて絶縁破壊電界強度が高く、パワーエレクトロニクスの分野での応用が期待される材料である。有用な応用先としては、ＧａＮより構成したチャネル層を用いるトランジスタが挙げられる。例えば、高濃度かつ高移動度を有するいわゆる二次元電子ガス（２ＤＥＧ）をｃ面としているＧａＮとＡｌＧａＮの界面近傍に形成した高電子移動度トランジスタ（ＨＥＭＴ）がある。このＨＥＭＴは、低オン抵抗かつ高耐圧性を示すトランジスタとして利用されている。
【０００３】
しかし、ＨＥＭＴでは、ゲート電界を印加しない限りキャリアである電子がＡｌＧａＮ／ＧａＮ界面に常に存在するため、ゲート電圧オフ時に電流が流れる、いわゆるノーマリーオン型のトランジスタである。フェールセーフの観点からは、ゲート電圧オン時のみ電流が流れるノーマリーオフ型のトランジスタが好ましく、ＧａＮを活用したノーマリーオフ型のトランジスタ開発が進められている。
【０００４】
代表的なノーマリーオフ型ＧａＮトランジスタとして、ゲート部分をドライエッチングで掘り込んで形成するリセス構造がある。リセス構造を作製するためには、ドライエッチング深さの精密な制御が必要なため加工が困難であることや、ドライエッチングによるダメージを抑える必要があるなどの課題がある。素子作製が比較的簡便なノーマリーオフ型トランジスタとしてＭＩＳ(Metal-Insulator-Semiconductor)構造を用いた電界効果トランジスタ（ＭＩＳＦＥＴ）がある。
【０００５】
ＭＩＳ構造は、ソースとドレイン間のチャネルとなるＧａＮ表面にＳｉＯ2、Ａｌ2Ｏ3などによる絶縁層を、例えばプラズマ援用化学気相堆積（Ｐ−ＣＶＤ）装置などを用いて形成し、この直上に金属電極を形成することで形成される。このような絶縁層を用いるＧａＮをチャネルとするＭＩＳＦＥＴでは、絶縁層とＧａＮとの界面に存在する界面準位が、デバイス特性を劣化させることが問題となっている。これは、窒化物半導体に限らず、ＧａＡｓやＩｎＰなど、他のＩＩＩ−Ｖ族化合物を用いたＭＩＳＦＥＴについても同様である。
【０００６】
例えば、界面準位においてキャリアが捕獲されると、閾値電圧の変化、ヒステリシスによる動作不安定性、ドレイン電圧の低下といた問題が生じる。界面準位の起源としては、絶縁層の膜質の他に、絶縁層を形成する前の露出したＧａＮ表面状態の自然酸化膜が挙げられる。非特許文献１には、ＧａＮ表面に形成される自然酸化膜によって界面準位が形成されることが報告されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】R. Nakasakia et al. , "Insulator-GaN interface structures formed by plasma-assisted chemical vapor deposition", Physica E, vol.7, pp.953-957, 2000.
【非特許文献２】岡川  広明 他、「ＧａＮ系光半導体の開発」、三菱電線工業時報、第９６号、５９−６３頁、平成１２年。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、従来では、ＧａＮ−ＭＩＳＦＥＴのようにチャネル領域の直上に絶縁層を形成する手法では、チャネル領域表面に形成される自然酸化膜が、界面準位の起源となり、トランジスタ特性の劣化をもたらすという問題があった。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳＦＥＴにおけるトランジスタ特性の劣化が抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、窒化物半導体からなる第１半導体層の上に、一部の第１半導体層表面が露出した状態で絶縁層を形成する絶縁層形成工程と、絶縁層を選択成長マスクとした選択横方向成長により、一部の第１半導体層表面が露出した領域より窒化物半導体をエピタキシャル成長して絶縁層の上にチャネルとなる第２半導体層を形成するチャネル形成工程と、絶縁層の下に配置されるゲート電極を形成するゲート電極形成工程と、第２半導体層の上にソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程とを備える。
【００１１】
上記半導体装置の製造方法において、第１半導体層は、ｎ型の窒化物半導体から構成し、第２半導体層は、ｐ型の窒化物半導体から構成し、第２半導体層のチャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成し、チャネルとなる領域以外の第２半導体層を除去し、ソース・ドレイン電極形成工程では、ソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成し、ゲート電極形成工程では、第１半導体層に接続するオーミック性電極配線を形成し、チャネルとなる領域の下の第１半導体層をゲート電極とすればよい。
【００１２】
上記半導体装置の製造方法において、第１半導体層は、絶縁性を有する窒化物半導体から構成し、ゲート電極形成工程では、チャネルとなる領域内の一部の第１半導体層にｎ型の不純物を導入することでゲート電極を形成し、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成し、チャネルとなる領域以外の第２半導体層を除去し、第２半導体層のチャネルとなる領域に、ゲート電極形成領域を挟んで所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、ソース・ドレイン電極形成工程では、ソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成すればよい。
【００１３】
上記半導体装置の製造方法において、第２半導体層のチャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程を備え、第２半導体層は、ｐ型の窒化物半導体から構成し、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成し、チャネルとなる領域以外の第２半導体層を除去し、ソース・ドレイン電極形成工程では、ソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成し、ゲート電極形成工程では、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、絶縁層を形成する前に第１半導体層の上に金属から構成されたゲート電極を形成し、絶縁層形成工程では、ゲート電極の存在により形成される絶縁層の表面の凹凸を平坦化すればよい。
【００１４】
上記半導体装置の製造方法において、第１半導体層は、ｎ型の窒化物半導体から構成し、第２半導体層は、アンドープの窒化物半導体から構成し、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成するとともに、第２半導体層の上に、第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、チャネルとなる領域以外の第２半導体層および第３半導体層を除去し、ソース・ドレイン電極形成工程では、チャネルとなる領域における第３半導体層のソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成し、ゲート電極形成工程では、第１半導体層に接続するオーミック性電極配線を形成し、チャネルとなる領域の下の第１半導体層をゲート電極とすればよい。
【００１５】
上記半導体装置の製造方法において、第１半導体層は、絶縁性を有する窒化物半導体から構成し、第２半導体層は、アンドープの窒化物半導体から構成し、ゲート電極形成工程では、チャネルとなる領域内の一部の第１半導体層にｎ型の不純物を導入することでゲート電極を形成し、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成するとともに、第２半導体層の上に、第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、チャネルとなる領域以外の第２半導体層および第３半導体層を除去し、ソース・ドレイン電極形成工程では、チャネルとなる領域における第３半導体層の上に、ゲート電極形成領域を挟んで所定の距離離間させたソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成すればよい。
【００１６】
上記半導体装置の製造方法において、第２半導体層は、アンドープの窒化物半導体から構成し、絶縁層形成工程では、一部の絶縁層を除去して一部の第１半導体層表面が露出した状態とし、チャネル形成工程では、絶縁層を覆う状態に第２半導体層を形成するとともに、第２半導体層の上に、第２半導体層に２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を形成し、この後、チャネルとなる領域以外の第２半導体層および第３半導体層を除去し、ソース・ドレイン電極形成工程では、チャネルとなる領域における第３半導体層の上に、所定の距離離間させたソース領域およびドレイン領域の各々にオーミック性電極を形成してソース電極およびドレイン電極を形成し、ゲート電極形成工程では、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、絶縁層を形成する前に第１半導体層の上に金属から構成されたゲート電極を形成し、絶縁層形成工程では、ゲート電極の存在により形成される絶縁層の表面の凹凸を平坦化すればよい。
【００１７】
上記半導体装置の製造方法において、第１半導体層および第２半導体層は、同じ窒化物半導体から構成すればよい。
【００１８】
また、本発明に係る半導体装置は、窒化物半導体からなる第１半導体層と、一部の第１半導体層表面が露出した状態で、第１半導体層の上に形成された絶縁層と、絶縁層を選択成長マスクとした選択横方向成長により一部の第１半導体層表面が露出した領域よりエピタキシャル成長した窒化物半導体よりなる第２半導体層より構成され、絶縁層の上に形成されたチャネルと、絶縁層の下に配置されるゲート電極と、チャネルの上に形成されたソース電極およびドレイン電極とを備える。
【００１９】
上記半導体装置において、第１半導体層は、ｎ型の窒化物半導体から構成され、第２半導体層は、ｐ型の窒化物半導体から構成され、チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域と、第１半導体層に接続するオーミック性電極配線とを備え、ソース電極およびドレイン電極は、ソース領域およびドレイン領域の各々に接続するオーミック性電極であり、チャネルの下の第１半導体層をゲート電極とすればよい。
【００２０】
上記半導体装置において、第１半導体層は、絶縁性を有する窒化物半導体から構成され、ゲート電極は、チャネルの領域内の一部の第１半導体層にｎ型の不純物を導入することで形成され、チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域を備え、ソース電極およびドレイン電極は、ソース領域およびドレイン領域の各々に接続するオーミック性電極であればよい。
【００２１】
上記半導体装置において、第２半導体層は、ｐ型の窒化物半導体から構成され、チャネルに形成されて所定の距離離間して配置され、ｎ型の不純物が導入されたソース領域およびドレイン領域を備え、ソース電極およびドレイン電極は、ソース領域およびドレイン領域の各々に接続するオーミック性電極であり、ゲート電極は、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、絶縁層の下の第１半導体層の上に形成された金属のパターンから構成され、絶縁層の表面は、ゲート電極の存在により形成される表面の凹凸が平坦化されていればよい。
【００２２】
上記半導体装置において、第１半導体層は、ｎ型の窒化物半導体から構成され、第２半導体層は、アンドープの窒化物半導体から構成され、チャネルの上に、チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層と、第１半導体層に接続するオーミック性電極配線とを備え、ソース電極およびドレイン電極は、チャネルの領域における第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極であり、チャネルの下の第１半導体層をゲート電極とすればよい。
【００２３】
上記半導体装置において、第１半導体層は、絶縁性を有する窒化物半導体から構成され、第２半導体層は、アンドープの窒化物半導体から構成され、ゲート電極は、チャネルの領域の一部の第１半導体層にｎ型の不純物を導入することで形成され、チャネルの上に、チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を備え、ソース電極およびドレイン電極は、チャネルの領域における第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極であればよい。
【００２４】
上記半導体装置において、第２半導体層は、アンドープの窒化物半導体から構成され、チャネルの上に、チャネルに２次元電子ガスを生成させるための窒化物半導体から構成された第３半導体層を備え、ソース電極およびドレイン電極は、チャネルの領域における第３半導体層のソース領域およびドレイン領域の各々に形成されたオーミック性電極であり、ゲート電極は、チャネルとなる領域内のソース領域およびドレイン領域に挟まれた領域において、絶縁層の下の第１半導体層の上に形成された金属のパターンから構成され、絶縁層の表面は、ゲート電極の存在により形成される表面の凹凸が平坦化されていればよい。
【００２５】
上記半導体装置において、第３半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていればよい。また、第１半導体層および第２半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていればよい。
【発明の効果】
【００２６】
以上説明したことにより、本発明によれば、ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳＦＥＴにおけるトランジスタ特性の劣化が抑制できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２７】
【図１Ａ】図１Ａは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図１Ｃ】図１Ｃは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図１Ｄ】図１Ｄは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図１Ｅ】図１Ｅは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図１Ｆ】図１Ｆは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図２】図２は、実施の形態１における半導体装置の、チャネルの部分におけるソース領域１０４からドレイン領域１０５にかけてのエネルギーバンドの状態を模式的に示したバンド図である。
【図３Ａ】図３Ａは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｂ】図３Ｂは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｃ】図３Ｃは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｄ】図３Ｄは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｅ】図３Ｅは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｆ】図３Ｆは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｇ】図３Ｇは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図３Ｈ】図３Ｈは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ａ】図４Ａは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｂ】図４Ｂは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｃ】図４Ｃは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｄ】図４Ｄは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｅ】図４Ｅは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｆ】図４Ｆは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｇ】図４Ｇは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図４Ｈ】図４Ｈは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図５Ａ】図５Ａは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図５Ｃ】図５Ｃは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図５Ｄ】図５Ｄは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図５Ｅ】図５Ｅは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ａ】図６Ａは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｂ】図６Ｂは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｃ】図６Ｃは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｄ】図６Ｄは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｅ】図６Ｅは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｆ】図６Ｆは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図６Ｇ】図６Ｇは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ａ】図７Ａは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｂ】図７Ｂは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｃ】図７Ｃは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｄ】図７Ｄは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｅ】図７Ｅは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｆ】図７Ｆは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【図７Ｇ】図７Ｇは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について図を参照して説明する。
【００２９】
［実施の形態１］
はじめに、本発明の実施の形態１について図１Ａ〜図１Ｆを用いて説明する。図１Ａ〜図１Ｆは、本発明の実施の形態１における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【００３０】
まず、図１Ａに示すように、窒化物半導体からなる第１半導体層１０１の上に、絶縁層１０２を形成する。第１半導体層１０１は、例えば、高濃度にｎ型不純物が導入されたＧａＮ（ｎ型の窒化物半導体）から構成すればよい。例えば、コランダム（サファイア），シリコン（Ｓｉ），およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層１０１を結晶成長させればよい。この層は、バッファー層となる。また、例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層１０２とすればよい。
【００３１】
次に、一部の絶縁層１０２を除去し、図１Ｂに示すように、一部の第１半導体層１０１の表面を露出させて絶縁層１０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により絶縁層１０２をパターニングして開口領域を形成することで、一部の第１半導体層１０１を露出させて絶縁層１０２ａとすればよい。
【００３２】
次に、図１Ｃに示すように、絶縁層１０２ａを選択成長マスクとした選択横方向成長（Epitaxially Lateral Overgrowth；ＥＬＯ）により、一部の第１半導体層１０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層１０２ａの上にチャネルとなる第２半導体層１０３を形成する（チャネル形成工程）。
【００３３】
例えば、有機金属気相成長（ＭＯＣＶＤ）法により、ｐ型の不純物を導入したＧａＮ（ｐ型の窒化物半導体）をＥＬＯにより成長させ、絶縁層１０２ａを覆う状態に第２半導体層１０３を形成する。ここで、実施の形態１では、後述するように、第１半導体層１０１をゲート電極として用いることになる。従って、第２半導体層１０３を形成した段階で、第１半導体層１０１／絶縁層１０２ａ／第２半導体層１０３が、ＭＩＳ構造と同じ役割を担うことがわかる。図１Ｃには、絶縁層１０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部１０３ａを示している。
【００３４】
次に、図１Ｄに示すように、第２半導体層１０３のチャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域１０４およびドレイン領域１０５を形成する（ソース・ドレイン領域形成工程）。例えば、よく知られたイオン注入法により、ｎ型の不純物をより高濃度に導入することで、ｎ+領域となるソース領域１０４およびドレイン領域１０５を形成すればよい。ここで、接合部１０３ａでは、転位が生じる可能性があるため、接合部１０３ａを避けるように、ソース領域１０４およびドレイン領域１０５を形成するとよい。
【００３５】
次に、図１Ｅに示すように、チャネルとなる領域以外の第２半導体層１０３を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層１０３をパターニングする。特に、ゲート電極となる第１半導体層１０１と分離するために、第２半導体層１０３が、絶縁層１０２ａ上のみに存在するように、第２半導体層１０３をパターニングする。
【００３６】
次に、図１Ｆに示すように、第１半導体層１０１に接続するオーミック性電極配線１０６を形成し、チャネルとなる領域の下の第１半導体層１０１をゲート電極とする（ゲート電極形成工程）。また、ソース領域１０４およびドレイン領域１０５の各々にオーミック性電極を形成してソース電極１０７およびドレイン電極１０８を形成する。
【００３７】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線１０６，ソース電極１０７，およびドレイン電極１０８を形成すればよい。
【００３８】
実施の形態１では、前述したように、第１半導体層１０１をゲート電極としており、ゲート電極が、チャネルから見て絶縁層１０２ａの下に配置される状態となる。また、実施の形態１によれば、第２半導体層１０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層１０２を加熱処理することで、絶縁層１０２（絶縁層１０２ａ）の膜質を向上させることもできる。
【００３９】
また、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層１０１に存在する貫通転位の上方伝播は、絶縁層１０２ａによって阻止されるため、絶縁層１０２ａの内領域より絶縁層１０２ａの上を横方向に成長した第２半導体層１０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層１０３を絶縁層１０２ａ上に得ることができる。
【００４０】
次に、実施の形態１における半導体装置（トランジスタ）の動作について、図２を用いて説明する。図２は、実施の形態１における半導体装置の、チャネルの部分におけるソース領域１０４からドレイン領域１０５にかけてのエネルギーバンドの状態を模式的に示したバンド図である。
【００４１】
ソース領域１０４およびドレイン領域１０５は、チャネル（ｐ−ＧａＮ）を介して接続されており、ゲート電圧＝０Ｖでは、図２の（ａ）に示すように、チャネルがソース−ドレイン間の電子の流れを遮るバリアとして働き、電流が流れない。一方、絶縁層１０２ａをゲート絶縁層として第１半導体層１０１をゲート電極としてここに正のゲート電圧を印加すると、図２の（ｂ）に示すようにチャネルの電位が減少してバリアが低下し、チャネルを介してソース−ドレイン間に電流が流れるようになる。このように、実施の形態１における半導体装置は、ノーマリーオフ型のトランジスタ特性を示すこととなる。
【００４２】
［実施の形態２］
次に、本発明の実施の形態２について、図３Ａ〜図３Ｈを用いて説明する。図３Ａ〜図３Ｈは、本発明の実施の形態２における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【００４３】
まず、図３Ａに示すように、窒化物半導体からなる第１半導体層２０１の上の所定の箇所に、ｎ型の不純物を導入してゲート電極２０６を形成する（ゲート電極形成工程）。第１半導体層２０１は、例えば、半絶縁性のＧａＮ（絶縁性を有する窒化物半導体）から構成すればよい。実施の形態２では、初期の段階でゲート電極２０６が形成されるところに特徴がある。なお、ゲート電極２０６は、図３Ａの（ｂ）に示すように、所定の方向に延在する短冊状に形成する。なお、第１半導体層２０１の平面内において、所定の方向に垂直な方向が、ゲート長の方向となる。
【００４４】
例えば、サファイア，Ｓｉ，およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層２０１を結晶成長させればよい。この層は、バッファー層となる。また、ゲート電極形成領域が開口したマスクパターンを形成し、この上からｎ型不純物をイオン注入することで、ｎ+領域であるゲート電極２０６を形成する。
【００４５】
次に、図３Ｂに示すように、第１半導体層２０１の上に、絶縁層２０２を形成する。例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層２０２とすればよい。
【００４６】
次に、一部の絶縁層２０２を除去し、図３Ｃに示すように、一部の第１半導体層２０１の表面が露出した絶縁層２０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により絶縁層２０２をパターニングして開口領域を形成することで、一部の第１半導体層２０１を露出させて、絶縁層２０２ａを形成すればよい。
【００４７】
次に、図３Ｄに示すように、絶縁層２０２ａを選択成長マスクとした選択横方向成長ＥＬＯにより、一部の第１半導体層２０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層２０２ａの上にチャネルとなる第２半導体層１０３を形成する（チャネル形成工程）。
【００４８】
例えば、ＭＯＣＶＤにより、ｐ型の不純物を導入したＧａＮ（ｐ型の窒化物半導体）をＥＬＯにより成長させ、絶縁層２０２ａを覆う状態に第２半導体層２０３を形成する。ここで、実施の形態２では、前述したように、ｎ型不純物を導入した一部の第１半導体層２０１がゲート電極２０６となる。従って、第２半導体層２０３を形成した段階で、ゲート電極２０６／絶縁層２０２ａ／第２半導体層２０３によるＭＩＳ構造が形成されていることになる。なお、図３Ｄには、絶縁層２０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部２０３ａを示している。
【００４９】
次に、図３Ｅに示すように、第２半導体層２０３のチャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域２０４およびドレイン領域２０５を形成する（ソース・ドレイン領域形成工程）。例えば、よく知られたイオン注入法により、ｎ型の不純物をより高濃度に導入することで、ｎ+領域となるソース領域２０４およびドレイン領域２０５を形成すればよい。ここで、接合部２０３ａでは、転位が生じる可能性があるため、接合部２０３ａを避けるように、ソース領域２０４およびドレイン領域２０５を形成するとよい。
【００５０】
次に、図３Ｆに示すように、素子同士を分離するために、チャネルとなる領域以外の第２半導体層２０３を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層２０３をパターニングする。なお、第１半導体層２０１に形成しているゲート電極２０６と分離するために、第２半導体層２０３が、絶縁層２０２ａ上のみに存在するように、第２半導体層２０３をパターニングするとよい。
【００５１】
次に、図３Ｇの（ｂ）に示すように、チャネル領域以外において、ゲート電極２０６に接続するためのコンタクトホール２０２ｂを、絶縁層２０２ａに形成する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、選択的に絶縁層２０２ａをエッチングしてパターニングすることで、コンタクトホール２０２ｂを形成すればよい。
【００５２】
次に、図３Ｈに示すように、ゲート電極２０６に接続するオーミック性電極配線２０６ａを形成する。また、ソース領域２０４およびドレイン領域２０５の各々にオーミック性電極を形成してソース電極２０７およびドレイン電極２０８を形成する。
【００５３】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線２０６ａ，ソース電極２０７，およびドレイン電極２０８を形成すればよい。
【００５４】
実施の形態２においても、前述したように、半絶縁性とした第１半導体層２０１の一部に不純物を導入してゲート電極２０６としており、ゲート電極２０６が、チャネルから見て絶縁層２０２ａ下に配置される状態となる。また、実施の形態２においても、第２半導体層２０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層２０２を加熱処理することで、絶縁層２０２（絶縁層２０２ａ）の膜質を向上させることもできる。
【００５５】
また、実施の形態２においても、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層２０１に存在する貫通転位の上方伝播は、絶縁層２０２ａによって阻止されるため、絶縁層２０２ａの内領域より絶縁層２０２ａの上を横方向に成長した第２半導体層２０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層２０３を絶縁層２０２ａ上に得ることができる。
【００５６】
［実施の形態３］
次に、本発明の実施の形態３について、図４Ａ〜図４Ｈを用いて説明する。図４Ａ〜図４Ｈは、本発明の実施の形態３における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【００５７】
まず、図４Ａに示すように、窒化物半導体からなる第１半導体層３０１の上の所定の箇所に、金属から構成されたゲート電極３０６を形成する（ゲート電極形成工程）。第１半導体層３０１は、例えば、半絶縁性のＧａＮ（絶縁性を有する窒化物半導体）から構成すればよい。実施の形態３では、初期の段階でゲート電極３０６が形成されるところに特徴がある。なお、ゲート電極３０６は、図４Ａの（ｂ）に示すように、所定の方向に延在する短冊状に形成する。なお、第１半導体層３０１の平面内において、所定の方向に垂直な方向が、ゲート長の方向となる。
【００５８】
例えば、サファイア，Ｓｉ，およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層３０１を結晶成長させればよい。この層は、バッファー層となる。また、ゲート電極形成領域が開口したレジストマスクパターンを形成し、この上から、例えば蒸着法などによりゲート金属材料を堆積し、この後、レジストマスクパターンを除去（リフトオフ）することで、ゲート電極３０６を形成する。
【００５９】
次に、図４Ｂに示すように、第１半導体層３０１の上に、絶縁層３０２を形成する。例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層３０２とすればよい。ここで、ゲート電極３０６が形成されているため、ゲート電極３０６形成箇所の絶縁層３０２表面には、段差が形成された状態となる。
【００６０】
次に、上述した絶縁層３０２の段差を平坦化し、加えて、一部の絶縁層３０２を除去し、図４Ｃに示すように、一部の第１半導体層３０１の表面が露出した絶縁層３０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により、段差部の絶縁層３０２を選択的に除去することで平坦化し、また、絶縁層３０２をパターニングして開口領域を形成することで一部の第１半導体層３０１を露出させることで、絶縁層３０２ａを形成すればよい。なお、ゲート電極３０６上の絶縁層３０２ａは、周囲に比較して薄い状態となる。このため、第１半導体層３０１の抵抗率によらず、ゲート電圧印加により、ゲート電極３０６とチャネルとの間に集中的に電界が生じる。従って、第１半導体層３０１は、絶縁性に限らず、任意の抵抗率であってもよい。
【００６１】
次に、図４Ｄに示すように、絶縁層３０２ａを選択成長マスクとした選択横方向成長ＥＬＯにより、一部の第１半導体層３０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層３０２ａの上にチャネルとなる第２半導体層３０３を形成する（チャネル形成工程）。
【００６２】
例えば、ＭＯＣＶＤにより、ｐ型の不純物を導入したＧａＮ（ｐ型の窒化物半導体）をＥＬＯにより成長させ、絶縁層３０２ａを覆う状態に第２半導体層３０３を形成する。ここで、実施の形態３では、前述したように、ゲート電極３０６は、絶縁層３０２ａの形成より前に設けられている。従って、第２半導体層３０３を形成した段階で、ゲート電極３０６／絶縁層３０２ａ／第２半導体層３０３によるＭＩＳ構造が形成されていることになる。なお、図４Ｄには、絶縁層３０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部３０３ａを示している。
【００６３】
次に、図４Ｅに示すように、第２半導体層３０３のチャネルとなる領域に、所定の距離離間させ、ｎ型の不純物を導入したソース領域３０４およびドレイン領域３０５を形成する（ソース・ドレイン領域形成工程）。例えば、よく知られたイオン注入法により、ｎ型の不純物をより高濃度に導入することで、ｎ+領域となるソース領域３０４およびドレイン領域３０５を形成すればよい。ここで、接合部３０３ａでは、転位が生じる可能性があるため、接合部３０３ａを避けるように、ソース領域３０４およびドレイン領域３０５を形成するとよい。
【００６４】
次に、図４Ｆに示すように、素子同士を分離するために、チャネルとなる領域以外の第２半導体層３０３を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層３０３をパターニングする。なお、第１半導体層３０１上に形成しているゲート電極３０６と分離するために、第２半導体層３０３が、絶縁層３０２ａ上のみに存在するように、第２半導体層３０３をパターニングするとよい。
【００６５】
次に、図４Ｇの（ｂ）に示すように、チャネル領域以外において、ゲート電極３０６に接続するためのコンタクトホール３０２ｂを、絶縁層３０２ａに形成する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、選択的に絶縁層３０２ａをエッチングしてパターニングすることで、コンタクトホール３０２ｂを形成すればよい。
【００６６】
次に、図４Ｈに示すように、ゲート電極３０６に接続するオーミック性電極配線３０６ａを形成する。また、ソース領域３０４およびドレイン領域３０５の各々にオーミック性電極を形成してソース電極３０７およびドレイン電極３０８を形成する。ソース電極３０７およびドレイン電極３０８は、ゲート電極３０６およびオーミック性電極配線３０６ａなどに接続しない状態に形成する。
【００６７】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線３０６ａ，ソース電極３０７，およびドレイン電極３０８を形成すればよい。
【００６８】
実施の形態３においても、前述したように、半絶縁性とした第１半導体層３０１の一部に不純物を導入してゲート電極３０６としており、ゲート電極３０６が、チャネルから見て絶縁層３０２ａ下に配置される状態となる。また、実施の形態３においても、第２半導体層３０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層３０２を加熱処理することで、絶縁層３０２（絶縁層３０２ａ）の膜質を向上させることもできる。
【００６９】
また、実施の形態３においても、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層３０１に存在する貫通転位の上方伝播は、絶縁層３０２ａによって阻止されるため、絶縁層３０２ａの内領域より絶縁層３０２ａの上を横方向に成長した第２半導体層３０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層３０３を絶縁層３０２ａ上に得ることができる。
【００７０】
［実施の形態４］
次に、本発明の実施の形態４について、図５Ａ〜図５Ｅを用いて説明する。図５Ａ〜図５Ｅは、本発明の実施の形態４における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【００７１】
まず、図５Ａに示すように、窒化物半導体からなる第１半導体層４０１の上に、絶縁層４０２を形成する。第１半導体層４０１は、例えば、高濃度にｎ型不純物が導入されたＧａＮ（ｎ型の窒化物半導体）から構成すればよい。例えば、サファイア，Ｓｉ，およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層４０１を結晶成長させればよい。この層は、バッファー層となる。また、例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層４０２とすればよい。
【００７２】
次に、一部の絶縁層４０２を除去し、図５Ｂに示すように、一部の第１半導体層４０１の表面を露出させて絶縁層４０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により絶縁層４０２をパターニングして開口領域を形成することで、一部の第１半導体層４０１を露出させて絶縁層４０２ａとすればよい。
【００７３】
次に、図５Ｃに示すように、絶縁層４０２ａを選択成長マスクとしたＥＬＯにより、一部の第１半導体層４０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層４０２ａの上にチャネルとなる第２半導体層４０３を形成する（チャネル形成工程）。引き続き、第２半導体層４０３に上に、第３半導体層４０４を形成する。第３半導体層４０４は、第２半導体層４０３に２次元電子ガスを生成させるためのキャリア発生層となる。
【００７４】
例えば、第１半導体層４０１をＣ軸方向に結晶成長させて主表面をｃ面とすれば、よく知られているように、第２半導体層４０３と第３半導体層４０４とのヘテロ構造においては、不純物などがドーピングされていなくても、自発分極およびピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生し、チャネルとなる２次元電子ガスが形成されるようになる。
【００７５】
例えば、ＭＯＣＶＤにより、アンドープのＧａＮ（アンドープの窒化物半導体）をＥＬＯにより成長させ、絶縁層４０２ａを覆う状態に第２半導体層４０３を形成する。次いで、アンドープのＡｌＧａＮをエピタキシャル成長させて第３半導体層４０４を形成する。
【００７６】
ここで、実施の形態４では、後述するように、第１半導体層４０１をゲート電極として用いることになる。従って、第２半導体層４０３を形成した段階で、第１半導体層４０１／絶縁層４０２ａ／第２半導体層４０３が、ＭＩＳ構造と同じ役割を担うことがわかる。図５Ｃには、絶縁層４０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部４０３ａを示している。
【００７７】
次に、図５Ｄに示すように、チャネルとなる領域以外の第２半導体層４０３および第３半導体層４０４を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層４０３および第３半導体層４０４をパターニングする。特に、ゲート電極となる第１半導体層４０１と分離するために、第２半導体層４０３および第３半導体層４０４が、絶縁層４０２ａ上のみに存在するように、第２半導体層４０３および第３半導体層４０４をパターニングする。
【００７８】
次に、図５Ｅに示すように、第１半導体層４０１に接続するオーミック性電極配線４０６を形成し、チャネルとなる領域の下の第１半導体層４０１をゲート電極とする（ゲート電極形成工程）。また、第２半導体層４０３のチャネルとなる領域に、所定の距離離間させてオーミック性電極を形成し、ソース電極４０７およびドレイン電極４０８を形成する。
【００７９】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線４０６，ソース電極４０７，およびドレイン電極４０８を形成すればよい。ここで、接合部４０３ａでは、転位が生じる可能性があるため、接合部４０３ａを避けるように、ソース電極４０７およびドレイン電極４０８を形成するとよい。
【００８０】
実施の形態４では、前述したように、第１半導体層４０１をゲート電極としており、ゲート電極が、チャネルから見て絶縁層４０２ａの下に配置される状態となる。また、実施の形態４によれば、第２半導体層４０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層４０２を加熱処理することで、絶縁層４０２（絶縁層４０２ａ）の膜質を向上させることもできる。
【００８１】
また、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層４０１に存在する貫通転位の上方伝播は、絶縁層４０２ａによって阻止されるため、絶縁層４０２ａの内領域より絶縁層４０２ａの上を横方向に成長した第２半導体層４０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層４０３を絶縁層４０２ａ上に得ることができる。
【００８２】
また、実施の形態４では、窒化物半導体のヘテロ構造におけるビルトインポテンシャルにより形成される２次元電子ガスをチャネルとしており、いわゆるノーマリーオン型のトランジスタとなる。
【００８３】
［実施の形態５］
次に、本発明の実施の形態５について、図６Ａ〜図６Ｇを用いて説明する。図６Ａ〜図６Ｇは、本発明の実施の形態５における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【００８４】
まず、図６Ａに示すように、窒化物半導体からなる第１半導体層５０１の上の所定の箇所に、ｎ型の不純物を導入してゲート電極５０６を形成する（ゲート電極形成工程）。第１半導体層５０１は、例えば、半絶縁性のＧａＮ（絶縁性を有する窒化物半導体）から構成すればよい。なお、ゲート電極５０６は、図６Ａの（ｂ）に示すように、紙面上下方向に延在する短冊状の部分と、一方（紙面下側）に向かうほど広がる平面視３角形（末広がり）の部分とを備える。後述するソース・ドレインに挟まれる部分においては、ソース・ドレインの領域に重ならないゲート長とし、末広がりの部分において、後述する電極配線を接続する。
【００８５】
例えば、コランダム（サファイア），シリコン（Ｓｉ），およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層５０１を結晶成長させればよい。この層は、バッファー層となる。また、ゲート電極形成領域が開口したマスクパターンを形成し、この上からｎ型不純物をイオン注入することで、ｎ+領域であるゲート電極５０６を形成する。
【００８６】
次に、図６Ｂに示すように、第１半導体層５０１の上に、絶縁層５０２を形成する。例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層５０２とすればよい。
【００８７】
次に、図６Ｃに示すように、一部の絶縁層５０２を除去し、一部の第１半導体層５０１の表面が露出した絶縁層５０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により絶縁層５０２をパターニングして開口領域を形成することで、一部の第１半導体層５０１を露出させることで、絶縁層５０２ａを形成すればよい。
【００８８】
次に、図６Ｄに示すように、絶縁層５０２ａを選択成長マスクとした選択横方向成長ＥＬＯにより、一部の第１半導体層５０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層５０２ａの上にチャネルとなる第２半導体層１０３を形成する（チャネル形成工程）。引き続き、第２半導体層５０３に上に、第３半導体層５０４を形成する。第３半導体層５０４は、第２半導体層５０３に２次元電子ガスを生成させるためのキャリア発生層となる。
【００８９】
例えば、第１半導体層５０１をＣ軸方向に結晶成長させて主表面をｃ面とすれば、よく知られているように、第２半導体層５０３と第３半導体層５０４とのヘテロ構造においては、不純物などがドーピングされていなくても、自発分極およびピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生し、チャネルとなる２次元電子ガスが形成されるようになる。
【００９０】
例えば、ＭＯＣＶＤにより、アンドープのＧａＮ（アンドープの窒化物半導体）をＥＬＯにより成長させ、絶縁層５０２ａを覆う状態に第２半導体層５０３を形成する。次いで、アンドープのＡｌＧａＮをエピタキシャル成長させて第３半導体層５０４を形成する。
【００９１】
ここで、実施の形態５では、前述したように、ｎ型不純物を導入した一部の第１半導体層５０１がゲート電極５０６となる。従って、第２半導体層５０３を形成した段階で、ゲート電極５０６／絶縁層５０２ａ／第２半導体層５０３によるＭＩＳ構造が形成されていることになる。なお、図６Ｄには、絶縁層５０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部５０３ａを示している。
【００９２】
次に、図６Ｅに示すように、素子同士を分離するために、チャネルとなる領域以外の第２半導体層５０３および第３半導体層５０４を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層５０３および第３半導体層５０４をパターニングする。なお、第１半導体層５０１に形成しているゲート電極５０６と分離するために、第２半導体層５０３が、絶縁層５０２ａ上のみに存在するように、第２半導体層５０３をパターニングするとよい。
【００９３】
次に、図６Ｆの（ｂ）に示すように、チャネル領域以外において、ゲート電極５０６に接続するためのコンタクトホール５０２ｂを、絶縁層５０２ａに形成する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、選択的に絶縁層５０２ａをエッチングしてパターニングすることで、コンタクトホール５０２ｂを形成すればよい。
【００９４】
次に、図６Ｇに示すように、ゲート電極５０６に接続するオーミック性電極配線５０６ａを形成する。また、ソース領域５０４およびドレイン領域５０５の各々にオーミック性電極を形成してソース電極５０７およびドレイン電極５０８を形成する。
【００９５】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線５０６ａ，ソース電極５０７，およびドレイン電極５０８を形成すればよい。
【００９６】
実施の形態５でも、前述したように、半絶縁性とした第１半導体層５０１の一部に不純物を導入してゲート電極５０６としており、ゲート電極５０６が、チャネルから見て絶縁層５０２ａ下に配置される状態となる。また、実施の形態５においても、第２半導体層５０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層５０２を加熱処理することで、絶縁層５０２（絶縁層５０２ａ）の膜質を向上させることもできる。
【００９７】
また、実施の形態５においても、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層５０１に存在する貫通転位の上方伝播は、絶縁層５０２ａによって阻止されるため、絶縁層５０２ａの内領域より絶縁層５０２ａの上を横方向に成長した第２半導体層５０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層５０３を絶縁層５０２ａ上に得ることができる。
【００９８】
また、実施の形態５では、窒化物半導体のヘテロ構造におけるビルトインポテンシャルにより形成される２次元電子ガスをチャネルとしており、いわゆるノーマリーオン型のトランジスタとなる。ここで、実施の形態５では、ゲート電極５０６が、ソース・ドレイン領域には形成されていない。この構成とすることで、ソース・ドレイン領域に存在する２次元電子ガスのキャリア濃度が、ゲート電圧によって変調されることが無く、ソース・ドレインのチャネルに対するアクセス抵抗が、ゲート電圧の印加により変化することがない。また、パターニング制度の範囲でゲート長を短くできるので、高周波動作に有利である。
【００９９】
［実施の形態６］
次に、本発明の実施の形態６について、図７Ａ〜図７Ｇを用いて説明する。図７Ａ〜図７Ｇは、本発明の実施の形態６における半導体装置の製造方法を説明する途中の工程の状態を示す断面図（ａ）および平面図（ｂ）である。
【０１００】
まず、図７Ａに示すように、窒化物半導体からなる第１半導体層６０１の上の所定の箇所に、金属から構成されたゲート電極６０６を形成する（ゲート電極形成工程）。第１半導体層６０１は、例えば、半絶縁性のＧａＮ（絶縁性を有する窒化物半導体）から構成すればよい。なお、ゲート電極６０６は、図７Ａの（ｂ）に示すように、紙面上下方向に延在する短冊状の部分と、一方（紙面下側）に向かうほど広がる平面視３角形（末広がり）の部分とを備える。後述するソース・ドレインに挟まれる部分においては、ソース・ドレインの領域に重ならないゲート長とし、末広がりの部分において、後述する電極配線を接続する。
【０１０１】
例えば、コランダム（サファイア），シリコン（Ｓｉ），およびＧａＮなどの結晶基板、またＳｉＣ基板などの上に第１半導体層６０１を結晶成長させればよい。この層は、バッファー層となる。また、ゲート電極形成領域が開口したレジストマスクパターンを形成し、この上から、例えば蒸着法などによりゲート金属材料を堆積し、この後、レジストマスクパターンを除去（リフトオフ）することで、ゲート電極６０６を形成する。
【０１０２】
次に、図７Ｂに示すように、第１半導体層６０１の上に、絶縁層６０２を形成する。例えば、プラズマアシストによる化学的気相成長（ＣＶＤ）法により、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮなどの絶縁材料を堆積することで、絶縁層６０２とすればよい。ここで、ゲート電極６０６が形成されているため、ゲート電極６０６形成箇所の絶縁層６０２表面には、段差が形成された状態となる。
【０１０３】
次に、上述した絶縁層６０２の段差を平坦化し、加えて、一部の絶縁層６０２を除去し、図７Ｃに示すように、一部の第１半導体層６０１の表面が露出した絶縁層６０２ａとする（絶縁層形成工程）。例えば、公知のリソグラフィー技術およびドライエッチング技術により、段差部の絶縁層６０２を選択的に除去することで平坦化し、また、絶縁層６０２をパターニングして開口領域を形成することで一部の第１半導体層６０１を露出させることで、絶縁層６０２ａを形成すればよい。
【０１０４】
なお、ゲート電極６０６上の絶縁層６０２ａは、周囲に比較して薄い状態となる。このため、第１半導体層６０１の抵抗率によらず、ゲート電圧印加により、ゲート電極６０６とチャネルとの間に集中的に電界が生じる。従って、第１半導体層６０１は、絶縁性に限らず、任意の抵抗率であってもよい。
【０１０５】
次に、図７Ｄに示すように、絶縁層６０２ａを選択成長マスクとした選択横方向成長ＥＬＯにより、一部の第１半導体層６０１表面が露出した領域より窒化物半導体をエピタキシャル成長させ、絶縁層６０２ａの上にチャネルとなる第２半導体層１０３を形成する（チャネル形成工程）。引き続き、第２半導体層６０３に上に、第３半導体層６０４を形成する。第３半導体層６０４は、第２半導体層６０３に２次元電子ガスを生成させるためのキャリア発生層となる。
【０１０６】
例えば、第１半導体層６０１をＣ軸方向に結晶成長させて主表面をｃ面とすれば、よく知られているように、第２半導体層６０３と第３半導体層６０４とのヘテロ構造においては、不純物などがドーピングされていなくても、自発分極およびピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生し、チャネルとなる２次元電子ガスが形成されるようになる。
【０１０７】
例えば、ＭＯＣＶＤ法により、アンドープのＧａＮ（アンドープの窒化物半導体）をＥＬＯにより成長させ、絶縁層６０２ａを覆う状態に第２半導体層６０３を形成する。次いで、アンドープのＡｌＧａＮをエピタキシャル成長させて第３半導体層６０４を形成する。
【０１０８】
ここで、実施の形態６では、前述したように、ゲート電極６０６は、絶縁層６０２ａの形成より前に設けられている。従って、第２半導体層６０３を形成した段階で、ゲート電極６０６／絶縁層６０２ａ／第２半導体層６０３によるＭＩＳ構造が形成されていることになる。なお、図７Ｄには、絶縁層６０２ａ表面で、紙面の左から右へＥＬＯ成長したＧａＮと、右から左へＥＬＯ成長したＧａＮが接合する接合部６０３ａを示している。
【０１０９】
次に、図７Ｅに示すように、素子同士を分離するために、チャネルとなる領域以外の第２半導体層６０３および第３半導体層６０４を除去する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、第２半導体層６０３および第３半導体層６０４をパターニングする。なお、第１半導体層６０１に形成しているゲート電極６０６と分離するために、第２半導体層６０３が、絶縁層６０２ａ上のみに存在するように、第２半導体層６０３をパターニングするとよい。
【０１１０】
次に、図７Ｆの（ｂ）に示すように、チャネル領域以外において、ゲート電極６０６に接続するためのコンタクトホール６０２ｂを、絶縁層６０２ａに形成する。例えば、公知のリソグラフィー技術およびドライエッチング技術により、選択的に絶縁層６０２ａをエッチングしてパターニングすることで、コンタクトホール６０２ｂを形成すればよい。
【０１１１】
次に、図７Ｇに示すように、ゲート電極６０６に接続するオーミック性電極配線６０６ａを形成する。また、ソース領域６０４およびドレイン領域６０５の各々にオーミック性電極を形成してソース電極６０７およびドレイン電極６０８を形成する。
【０１１２】
例えば、電極形成領域に開口部を備えるレジストマスクパターンを形成し、この上より電極金属材料を蒸着法などにより堆積する。この後、上記レジストマスクパターンを除去（リフトオフ）することで、電極金属材料を電極形成領域に残すようにパターニングすることで、オーミック性電極配線６０６ａ，ソース電極６０７，およびドレイン電極６０８を形成すればよい。
【０１１３】
実施の形態６でも、前述したように、半絶縁性とした第１半導体層６０１の一部に不純物を導入してゲート電極６０６としており、ゲート電極６０６が、チャネルから見て絶縁層６０２ａ下に配置される状態となる。また、実施の形態６においても、第２半導体層６０３を成長させる直前に、有機金属気相成長法を実施する成長炉の内部で、窒素雰囲気として絶縁層６０２を加熱処理することで、絶縁層６０２（絶縁層６０２ａ）の膜質を向上させることもできる。
【０１１４】
また、実施の形態６においても、非特許文献２にあるように、ＥＬＯを用いることによって、第１半導体層６０１に存在する貫通転位の上方伝播は、絶縁層６０２ａによって阻止されるため、絶縁層６０２ａの内領域より絶縁層６０２ａの上を横方向に成長した第２半導体層６０３には、貫通転位が少なくなるため、結果として高品質な第２半導体層６０３を絶縁層６０２ａ上に得ることができる。
【０１１５】
また、実施の形態６では、窒化物半導体のヘテロ構造におけるビルトインポテンシャルにより形成される２次元電子ガスをチャネルとしており、いわゆるノーマリーオン型のトランジスタとなる。ここで、実施の形態６では、ゲート電極６０６が、ソース・ドレイン領域には形成されていない。この構成とすることで、ソース・ドレイン領域に存在する２次元電子ガスのキャリア濃度が、ゲート電圧によって変調されることが無く、ソース・ドレインのチャネルに対するアクセス抵抗が、ゲート電圧の印加により変化することがない。また、パターニング制度の範囲でゲート長を短くできるので、高周波動作に有利である。
【０１１６】
以上に説明したように、本発明では、絶縁層を形成してからチャネルとなる第２半導体層を形成するようにしたところに大きな特徴がある。
【０１１７】
従来では、チャネルとなる半導体層の上に絶縁層を形成していたため、チャネルの表面に形成されてしまう自然酸化膜が、界面準位の起源となり、トランジスタ特性の劣化をもたらしていた。
【０１１８】
上記課題を解消するために、本発明では、窒化物半導体からなる第１半導体層の上に、一部の第１半導体層表面が露出した状態で絶縁層を形成する絶縁層形成工程と、絶縁層を選択成長マスクとした選択横方向成長により、一部の第１半導体層表面が露出した領域より窒化物半導体をエピタキシャル成長して絶縁層の上にチャネルとなる第２半導体層を形成するチャネル形成工程と、絶縁層の下に配置されるゲート電極を形成するゲート電極形成工程と、第２半導体層の上にソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程とを備えるところに最も特徴がある。
【０１１９】
このようにしたことにより、本発明によれば、チャネルとなる半導体層の上に絶縁層の界面に、窒化物半導体の自然酸化膜が形成されることが無く、ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳＦＥＴにおけるトランジスタ特性の劣化が抑制できるようなる。
【０１２０】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、第１半導体層および第２半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていればよい。また、第３半導体層は、Ｉｎ1-x-yＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体から構成されていればよい。また、例えば、上述では、Ｃ軸方向に結晶成長した窒化物半導体のビルトインポテンシャルを利用して２次元電子ガスを形成するようにしたが、これに限るものではなく、不純物を導入したキャリア発生層（キャリア注入層）を用いるようにしてもよい。
【０１２１】
また、本発明は、ＧａＮを含む窒化物半導体に限らず、ＧａＡｓ、ＩｎＰなどをはじめとした他のＩＩＩ−Ｖ族化合物半導体など、ＥＬＯが可能な材料に対しても適用できる。ＧａＡｓやＩｎＰなどを用いたＭＩＳＦＥＴにおいても、前述同様の問題が発生するため、本発明により、ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳＦＥＴにおけるトランジスタ特性の劣化が抑制できるようなる。
【符号の説明】
【０１２２】
１０１…第１半導体層、１０２…絶縁層、１０２ａ…絶縁層、１０３…第２半導体層、１０３ａ…接合部、１０４…ソース領域、１０５…ドレイン領域、１０６…オーミック性電極配線、１０７…ソース電極、１０８…ドレイン電極。
【図１Ａ】
2015159168.tif 000003
【図１Ｂ】
2015159168.tif 000004
【図１Ｃ】
2015159168.tif 000005
【図１Ｄ】
2015159168.tif 000006
【図１Ｅ】
2015159168.tif 000007
【図１Ｆ】
2015159168.tif 000008
【図２】
2015159168.tif 000009
【図３Ａ】
2015159168.tif 000010
【図３Ｂ】
2015159168.tif 000011
【図３Ｃ】
2015159168.tif 000012
【図３Ｄ】
2015159168.tif 000013
【図３Ｅ】
2015159168.tif 000014
【図３Ｆ】
2015159168.tif 000015
【図３Ｇ】
2015159168.tif 000016
【図３Ｈ】
2015159168.tif 000017
【図４Ａ】
2015159168.tif 000018
【図４Ｂ】
2015159168.tif 000019
【図４Ｃ】
2015159168.tif 000020
【図４Ｄ】
2015159168.tif 000021
【図４Ｅ】
2015159168.tif 000022
【図４Ｆ】
2015159168.tif 000023
【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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