(57)【要約】      （修正有）【課題】振動子の信頼性を高く維持し、かつ、振動子を収容する空洞を小型で精度よく形成することのできる、電子装置製造方法を提供する。【解決手段】基板１０の上に第１半導体層を形成し、第１半導体層をパターニングして、振動子２０の下部電極２２を形成する工程と、下部電極の表面に第１層を形成する工程と、基板上及び下部電極の上に第２半導体層を形成し、第２半導体層をパターニングして、振動子の上部電極２４を形成する工程と、第１層をエッチングして、下部電極と上部電極とを離間して形成する工程と、下部電極及び上部電極の上に第２層を形成する工程と、第２層に、平面視において振動子を囲む側壁を形成する工程と、第２層及び側壁の上に、貫通孔を有する封止層を形成する工程と、貫通孔を介して、基板、側壁及び封止層で囲まれた領域の第２層をエッチングして、振動子を収容する空洞を形成する工程と、を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上に第１半導体層を形成し、該第１半導体層をパターニングして、振動子の下部電極を形成する工程と、
前記下部電極の表面に第１層を形成する工程と、
前記基板上及び前記下部電極の上に第２半導体層を形成し、該第２半導体層をパターニングして、前記振動子の上部電極を形成する工程と、
前記第１層をエッチングして、前記下部電極と前記上部電極とを離間して形成する工程と、
前記下部電極及び前記上部電極の上に第２層を形成する工程と、
前記第２層に、平面視において前記振動子を囲む側壁を形成する工程と、
前記第２層及び前記側壁の上に、貫通孔を有する封止層を形成する工程と、
前記貫通孔を介して、前記基板、前記側壁及び前記封止層で囲まれた領域の前記第２層をエッチングして、前記振動子を収容する空洞を形成する工程と、
を有する、電子装置の製造方法。
【請求項２】
請求項１において、
前記第１層の厚さは、２ｎｍ以上１００ｎｍ以下である、電子装置の製造方法。
【請求項３】
請求項１又は請求項２において、
前記空洞を形成する工程に要する時間は、前記下部電極と前記上部電極とを離間して形成する工程に要する時間の１／２０以上１／５以下である、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の製造方法に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）技術を用いて製造され、基板上に形成された空洞内に機能素子を配置した装置が知られている。ＭＥＭＳによって製造される機能素子の典型としては、対向離間して配置される一対の電極のうちの一方が基板に固定され、他方が片持ち梁あるいは両持ち梁状に基板に直接支持された構造を有するものが挙げられる。そして、該他方の電極は、振動や変形が可能な可動電極となっている。
【０００３】
例えば、特許文献１には、基板上に形成された空洞内に、固定電極及び可動電極からなる振動子が配置された電子装置が開示されている。このような電子装置は、空洞の形成及び可動電極の可動化（リリース）を行うエッチング工程を経て製造されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２１８４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、固定電極と可動電極との間の間隙は小さく、エッチング速度が低くなるため、可動電極のリリースエッチングには、バルクのエッチングと比較して長時間を要する。特許文献１に記載された電子装置の製造方法のように、空洞を形成するためのエッチングと、可動電極のリリースエッチングが、一の工程によって行われる場合であっても、リリースエッチングに要する時間は、空洞を形成するエッチング時間に比較して相当長くなる。
【０００６】
そのため、従来の製造方法では、可動電極のリリースエッチングを十分に行うと、空洞を形成するためのエッチングが必要以上に進行してしまうことがあった。このような場合には、空洞を区画する部材の変質が生じたり、空洞の大きさを設計上大きくする必要が生じたり、設計よりも空洞が大きく形成（オーバーエッチング）されてしまうことがあった。また、該オーバーエッチングを考慮して、空洞を大きく設計すると装置のサイズを大きくすることとなり、また、空洞を維持するためのより高い機械的強度が必要となる等の問題が生じる。また逆に、空洞が過度にエッチングされないようにエッチング時間を短縮する場合には、可動電極のリリースエッチングが不十分となって、振動子の信頼性が低下してしまうことが懸念される。
【０００７】
本発明の幾つかの態様に係る目的の１つは、振動子の信頼性を高く維持し、かつ、該振動子を収容する空洞を小型で精度よく形成することのできる、電子装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することができる。
【０００９】
［適用例１］本発明に係る電子装置の製造方法の一態様は、基板上に第１半導体層を形成し、該第１半導体層をパターニングして、振動子の下部電極を形成する工程と、前記下部電極の表面に第１層を形成する工程と、前記基板上及び前記下部電極の上に第２半導体層を形成し、該第２半導体層をパターニングして、前記振動子の上部電極を形成する工程と、前記第１層をエッチングして、前記下部電極と前記上部電極とを離間して形成する工程と、前記下部電極及び前記上部電極の上に第２層を形成する工程と、前記第２層に、平面視において前記振動子を囲む側壁を形成する工程と、前記第２層及び前記側壁の上に、貫通孔を有する封止層を形成する工程と、前記貫通孔を介して、前記基板、前記側壁及び前記封止層で囲まれた領域の前記第２層をエッチングして、前記振動子を収容する空洞を形成する工程と、を有する。
【００１０】
本適用例の製造方法によれば、第１層のエッチングと空洞を形成するエッチングとが別々の工程で行われるため、両者が一の工程によって行われる場合に比較して、より確実に振動子を形成することができ、かつ、該振動子を収容する空洞を小型で精度よく形成することができる。これにより、振動子及び該振動子が収容された空洞を有し、振動子の信頼性が高く、かつ、該振動子を収容する空洞が小型で精度よく形成された電子装置を製造することができる。
【００１１】
［適用例２］適用例１において、前記第１層の厚さは、２ｎｍ以上１００ｎｍ以下であってもよい。
【００１２】
このような製造方法によれば、第１層のエッチングと空洞を形成するエッチングとが一の工程によって行われる場合に比較して、上記効果が一層高い。
【００１３】
［適用例３］適用例１又は適用例２において、前記空洞を形成する工程に要する時間は、前記下部電極と前記上部電極とを離間して形成する工程に要する時間の１／２０以上１／５以下であってもよい。
【００１４】
このような製造方法によれば、空洞を区画する部材の変質が生じにくく、空洞が必要以上に大きくなることが抑制されるため、第１層のエッチングと空洞を形成するエッチングとが一の工程によって行われる場合に比較して、上記効果が一層高い。
【００１５】
本明細書では、「上」という文言について、例えば、「特定のもの（以下、「Ａ」という）の「上」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成する場合と、Ａ上に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する場合とが含まれるものとして「上」という文言を用いる。
【００１６】
また、「上部電極」、「下部電極」等の「上部」、「下部」等の文言は、電子装置の設置状態に依存した上下関係を意図した文言ではなく、電子装置の設置状態にかかわらず、基板が下に存在する状態で見た場合の上下関係を意図した文言である。したがって、例えば、仮に、上部電極が下方となる状態で電子装置が設置されたとしても、上部電極は基板が下に存在する状態で見れば上方に存在する電極と解されるべきである。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る電子装置の断面を示す模式図。
【図２】実施形態に係る電子装置を平面的にみた模式図。
【図３】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図４】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図５】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図６】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図７】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図８】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図９】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【図１０】実施形態に係る電子装置の製造方法の一工程の断面を示す模式図。
【発明を実施するための形態】
【００１８】
以下に本発明のいくつかの実施形態について説明する。以下に説明する実施形態は、本発明の一例を説明するものである。本発明は以下の実施形態になんら限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形形態も含む。なお以下で説明される構成の全てが本発明の必須の構成であるとは限らない。
【００１９】
１．電子装置
まず、本実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００の断面を示す模式図である。図２は、本実施形態に係る電子装置１００を平面的にみた模式図である。なお、図１は、図２のＩ−Ｉ線の断面に相当する。また、図２では、便宜上、基板１０、蓋体５０、パッシベーション膜６１、駆動回路９０の図示を省略している。
【００２０】
電子装置１００は、図１に示すように、少なくとも、基板１０と、振動子２０と、第２層３０と、側壁４０と、蓋体５０と、を含む。さらに、電子装置１００は、パッシベーション膜６１、駆動回路９０などの構成を含んでもよい。
【００２１】
基板１０は、支持基板１２と、第１下地層１４と、第２下地層１６と、を有することができる。支持基板１２としては、例えば、シリコン基板等の半導体基板を用いることができる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、合成樹脂基板などの各種の基板を用いてもよい。支持基板１２の厚みは、例えば、１００μｍ〜４００μｍである。支持基板１２には、図１に示すように、振動子２０を駆動させるための駆動回路９０が形成されていてもよい。駆動回路９０は、トランジスター９２やキャパシター（図示せず）などで構成されている。
【００２２】
第１下地層１４は、支持基板１２上に形成されている。第１下地層１４としては、例えば、トレンチ絶縁層、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層を用いることができる。第１下地層１４は、振動子２０と他の素子とを電気的に分離することができる。
【００２３】
第２下地層１６は、第１下地層１４上に形成されている。第２下地層１６の材質としては、例えば、窒化シリコンが挙げられる。第２下地層１６は、空洞１を形成する際に、エッチングストッパー層として機能することができる。
【００２４】
振動子２０は、空洞１に収容されている。振動子２０は、例えば、第２下地層１６上に形成された下部電極２２と、下部電極２２と一定間隔を空けて形成された上部電極２４と、を有する振動子である。上部電極２４は、第２下地層１６上に形成された固定部２４ａと、下部電極２２に対向して配置された振動可能な可動部（梁）２４ｂと、可動部２４ｂと固定部２４ａとを連結して支持する支持部２４ｃと、を有する。図２に示すように、下部電極２２は配線２６と接続され、上部電極２４は配線２８と接続されていてもよい。下部電極２２、上部電極２４、及び配線２６，２８の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコン（半導体）が挙げられる。
【００２５】
配線２６，２８は、例えば、駆動回路９０と電気的に接続されている。配線２６，２８を介して、駆動回路９０から下部電極２２及び上部電極２４間に電圧が印加されると、可動部２４ｂは、電極間に発生する静電力により振動することができる。このように、駆動回路９０によって振動子２０を振動させることにより、所望の周波数を得ることができる。すなわち、電子装置１００は、振動子２０（機能素子）と、駆動回路９０（発振回路）と、が同じ基板１０上に併設された発振器ともいえる。
【００２６】
第２層３０は、基板１０の上方に形成されている。図１に示す例では、第２層３０は、基板１０側から、第１層間絶縁層３１、第２層間絶縁層３２、第３層間絶縁層３３、第４層間絶縁層３４の順で積層されている。図示の例では、電子装置１００は、４層の絶縁層を有しているが、その数は特に限定されない。第１層間絶縁層３１、第２層間絶縁層３２、第３層間絶縁層３３、第４層間絶縁層３４の材質としては、例えば、酸化シリコンが挙げられる。第１層間絶縁層３１、第２層間絶縁層３２、第３層間絶縁層３３、第４層間絶縁層３４は、例えば、ＣＶＤ（ＣＶｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。空洞１は、第１層間絶縁層３１、第２層間絶縁層３２、第３層間絶縁層３３及び第４層間絶縁層３４（第２層３０）が除去されることによって形成されている。
【００２７】
側壁４０は、第２下地層１６上であって、平面的に見て空洞１の周囲に形成されている。図１に示す例では、側壁４０は、第２下地層１６側から、側壁４１，４２，４３の順で積層されている。側壁４１，４２，４３は、ガードリングともいえる。図１に示す例では、電子装置１００は、３層の側壁を有しているが、その数は特に限定されず、例えば、第２層３０となる層間絶縁層の数に応じて決定されてもよい。側壁４１，４２，４３は、図２に示すように、振動子２０を囲む平面形状を有する。側壁４１，４２，４３の平面形状は、振動子２０を囲む形状であれば特に限定されず、例えば、円形状、多角形状などの任意の形状である。また、図２の例では、側壁４０は、配線２６，２８と接触しないように隙間を有して振動子２０を囲む形状となっているが、配線２６，２８と接触しない限り、平面視において隙間なく振動子２０を囲む形状としてもよい。
【００２８】
側壁４１，４２，４３は、互いに電気的に接続されていてもよい。側壁４１，４２，４３は、一体的に形成されていてもよい。図２に示す例では、側壁４１，４２，４３は、配線２６，２８を避けて形成されている。側壁４１，４２，４３の材質としては、例えば、多結晶シリコンや、アルミニウム、銅、タングステン、チタンなどの金属やその合金が挙げられる。
【００２９】
第１封止層５１は、図１に示すように、空洞１の上方に形成されている。第１封止層５１は、貫通孔５２を有する。図１に示す例では、貫通孔５２の数は、２つだが、その数は限定されない。第１封止層５１は、側壁４３と一体的に形成されていてもよい。第１封止層５１は、例えば、チタン層、窒化チタン層、アルミニウム−銅合金層、窒化チタン層がこの順で積層された積層構造を有する。
【００３０】
本実施形態の電子装置１００は、パッシベーション膜６１は、第４層間絶縁層３４（第２層３０）上及び第１封止層５１上に形成されている。パッシベーション膜６１の材質としては、ＴＥＯＳ（テトラ・エトキシ・シラン）酸化膜、窒化シリコンが挙げられる。
【００３１】
第２封止層５４は、第１封止層５１上に形成されている。第２封止層５４は、第１封止層５１の貫通孔５２を塞ぐことができる。第２封止層５４の材質としては、例えば、アルミニウム、チタン、タングステンが挙げられる。第２封止層５４の膜厚は、例えば、３μｍ程度である。第１封止層５１及び第２封止層５４は、空洞１を上方から覆って、空洞１を封止する蓋体５０を構成している。
【００３２】
側壁４１，４２，４３及び蓋体５０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、側壁４１，４２，４３及び蓋体５０を、電磁シールドとして機能させることができる。そのため、振動子２０を、外部と電気的に遮蔽することができ、振動子２０は、より安定した特性を有することができる。
【００３３】
また、蓋体５０によって、空洞１は密閉されることができる。図示の例では、空洞１は、蓋体５０と、側壁４０と、第２層３０と、第２下地層１６と、によって区画されている。空洞１内は、減圧状態であることが好ましい。これにより、機能素子（振動子）２０は、例えば良好なＱ値を有することができる。
【００３４】
パッド５５は、導電層４６上に形成されている。パッド５５の材質は、例えば、第１封止層５１と同じ材質である。図示の例では、パッド５５は、導電層４４，４５，４６を介して、配線２６と電気的に接続されている。導電層４４，４５，４６の材質は、例えば、側壁４１，４２，４３と同じ材質である。
【００３５】
本実施形態の電子装置１００は、図示しない樹脂層、配線層、外部端子等が形成されてもよい。例えば、樹脂層は、パッド５５の上方を避けて、パッシベーション膜６１上及び第２封止層５４上に形成されることができる。樹脂層の材質としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）が挙げられる。樹脂層の膜厚は、例えば、１０μｍ以上である。樹脂層は、外部端子による応力や、外部衝撃による応力を緩和することができる。
【００３６】
配線層は、例えば、パッド５５上、樹脂層上、及びパッシベーション膜６１上に形成されることができる。配線層は、例えば、パッド５５、導電層４４，４５，４６、及び配線２６を介して、振動子２０と電気的に接続されてもよい。配線層は、例えば、チタン−タングステン合金層、銅層がこの順で積層された積層構造を有する。また、配線層は、銅層、クロム層、アルミニウム層等の金属層の単層構造やこれらの層を積層した積層構造を有していてもよい。
【００３７】
図示しないが、配線層には、外部端子が接続されることができる。外部端子としては、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図ることができるもの（例えばハンダ）を挙げることができる。外部端子の形状は例えば球状である。
【００３８】
２．電子装置の製造方法
次に、本実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図３〜図１０は、本実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。本実施形態に係る電子装置の製造方法は、少なくとも、基板１０上に第１半導体層を形成し、該第１半導体層をパターニングして、振動子２０の下部電極２２を形成する工程と、下部電極２２の表面に第１層２５を形成する工程と、基板１０上及び下部電極２２の上に第２半導体層を形成し、該第２半導体層をパターニングして、振動子２０の上部電極２４を形成する工程と、第１層２５をエッチングして、下部電極２２と上部電極２４とを離間して形成する工程と、下部電極２２及び上部電極２４の上に第２層３０を形成する工程と、第２層３０に、平面視において振動子２０を囲む側壁４０を形成する工程と、第２層３０及び側壁４０の上に、貫通孔５２を有する第１封止層５１を形成する工程と、貫通孔５２を介して、基板１０、側壁４０及び第１封止層５１で囲まれた領域の第２層３０をエッチングして、振動子２０を収容する空洞１を形成する工程と、を含む。
【００３９】
以下、本実施形態の電子装置１００を製造するための各工程について、順に説明する。まず、図３に示すように、支持基板１２上に第１下地層１４及び第２下地層１６を形成して、基板１０を得る。支持基板１２は、例えば、シリコンウェハーである。第１下地層１４は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、ＬＯＣＯＳ法等により形成される。第２下地層１６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法等により形成される。
【００４０】
図４に示すように、第２下地層１６上（基板１０上）に、振動子２０を形成する。より具体的には、まず、下部電極２２を、ＣＶＤ法やスパッタ法などによる成膜処理と、フォトリソグラフィー技術及びエッチング技術によるパターニング処理と、により形成する。具体的には第１半導体層として多結晶シリコンを成膜し、パターニング処理を行って下部電極２２を形成する。下部電極２２が多結晶シリコンからなる場合は、導電性を高めるために所定の不純物をドーピングしてもよい。第１半導体層は、熱酸化処理により所定の厚さの第１層２５が得られるような厚さで形成される。なお下部電極２２を形成する工程により、配線２６を形成することができる。
【００４１】
次に、熱酸化処理を行うことにより、下部電極２２の表面に、第１層２５を形成する。第１層２５は、下部電極２２の表面に、下部電極２２を覆うように形成される。図示の例では、配線２６も第１層２５によって覆われている。第１層２５の厚さは、振動子２０における下部電極２２及び上部電極２４の間の離間距離に対応する。第１層２５の厚さは、例えば、２ｎｍ以上１００μｍ以下とすることができる。
【００４２】
次に、図４に示すように、第１層２５上に上部電極２４を形成する。上部電極２４は、ＣＶＤ法やスパッタ法などによる成膜処理と、パターニング処理により形成される。具体的には、第２半導体層として多結晶シリコンを基板１０上及び下部電極２２の上に成膜し、パターニング処理を行って上部電極２４を形成する。上部電極２４が多結晶シリコンからなる場合、導電性を高めるために所定の不純物をドーピングしてもよい。
【００４３】
本実施形態の製造方法では、図４に示す状態で、第１層２５をエッチングにより除去する（図５参照）。エッチングは、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムとの混合液）などを用いたウエットエッチングでもよいし、フッ化水素系のガスなどを用いたドライエッチングでもよい。また、本工程は、洗浄工程を含んでもよい。
【００４４】
第１層２５を除去することにより、上部電極２４が下部電極２２から離間した状態を形成することができる。本明細書では、本工程で行うエッチングを、リリースエッチング又は単にリリースと称することがある。この状態（例えば図４の状態）でリリースエッチングを行うことにより、第１層２５を十分に除去することができる。すなわち、当該リリースエッチングでは、第１層２５をエッチングするエッチャント（薬液）によってエッチングされる、第１層２５以外の部材が存在しないため、第１層２５を十分な時間をかけてエッチングすることができる。
【００４５】
また、第１層２５の厚さが２ｎｍ以上１００ｎｍ以下程度であると、第１層２５が除去されて形成される隙間へのエッチャントの進入や、当該間隙でのエッチャントの流動が緩慢となりやすく、リリースエッチングに要する時間は、非常に長くなる場合がある。しかし、このような場合であっても、本製造方法では、他にエッチングされやすい部材が存在しないため、他の部材のエッチング等を考慮する必要なく、第１層２５が十分に除去されるまでの長時間のエッチングを行うことができる。
【００４６】
本工程に要する時間は、例えば、１５分以上３時間以下である。また、第１層２５の厚さや空洞１の容積（大きさ）に依存するが、本工程に要する時間は、後述の空洞１を形成する工程に要する時間の５倍以上２０倍以下程度となる場合がある。このような場合には、空洞１をエッチングにより形成する工程において、空洞１を区画する部材（例えば、第２層３０、側壁４０等）の変質やエッチングが生じにくく、空洞１が必要以上に大きくなることが抑制されるため、第１層２５のエッチングと空洞１を形成するエッチングとが一の工程によって行われる場合に比較して、より確実に振動子２０を形成することができ、かつ、振動子２０を収容する空洞１を小型で精度よく形成することができる。
【００４７】
以上の工程により、図５に示すように、振動子２０が形成される。なお、駆動回路９０を構成するトランジスター９２の部材を、上述した振動子２０を形成する工程と同一工程、若しくは同種の工程で形成してもよい。具体的には、例えば、第１層２５を形成する工程において、トランジスター９２のゲート絶縁層９４を形成してもよい。さらに、上部電極２４を形成する工程において、トランジスター９２のゲート電極９６を形成してもよい。なお、ゲート絶縁層９４は、リリースエッチングの際には、エッチングされないように、ゲート電極９６及びサイドウォールによって囲まれ、エッチャントと接触しないような状態とする。なお、トランジスター９２は、リリースエッチングの工程の後に形成されてもよい。このように、振動子２０と駆動回路９０との製造工程を共通化することで、製造工程の簡素化を図ることができる。なお、トランジスター９２のソース領域９８及びドレイン領域９９は、例えば、公知の方法で形成される。
【００４８】
次に、図６、図７に示すように、振動子２０（下部電極２２及び上部電極２４）を覆う第２層３０を形成する。なお、第２層３０のうち、最下層に位置して振動子２０を覆う第１層間絶縁層３１は、ＣＶＤ法によって形成する。このようにすれば、リリースエッチングによって形成された振動子２０の下部電極２２及び上部電極２４の間の間隙をほとんど埋めることなく第１層間絶縁層３１（第２層３０）を形成することができる。すなわち、本工程で形成される第１層間絶縁層３１（第２層３０）によって、振動子２０の下部電極２２及び上部電極２４の間の間隙が埋められることがなく、当該間隙が、リリースエッチングされた状態の空間として維持される。そのため、後述の空洞１を形成する工程の際に、リリースエッチングのように該間隙内を長時間エッチングしなくてもよくなる。
【００４９】
第２層３０を構成するその他の層間絶縁層は、ＣＶＤ法や塗布（スピンコート）法などで形成することができる。第２層３０は、図７の時点では、第１層間絶縁層３１、第２層間絶縁層３２から形成されているが、両者を連続した１つの層としてもよい。
【００５０】
また、第１層間絶縁層３１及び第２層間絶縁層３２は、さらに、トランジスター９２を覆うように形成してもよい。第１層間絶縁層３１及び第２層間絶縁層３２を形成した後、第２層間絶縁層３２の上面を平坦化する処理として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等を行ってもよい。
【００５１】
次に、第２層３０に、平面視において振動子２０を囲む側壁４０を形成する。本工程ではまず、第２層３０の一部となる、第１層間絶縁層３１及び第２層間絶縁層３２に、振動子２０を取り囲む側壁４１、及び導電層４４を形成する。側壁４１及び導電層４４は、例えば、第２層３０をパターニングして第２層３０を貫通する開口部を形成し、該開口部にアルミニウムなどの金属を埋め込むことで形成される。なお、側壁４０及び導電層４４は、同一の工程で形成されてもよいし、別々の工程で形成されてもよい。
【００５２】
次いで、図８に示すように、第２層３０の一部となる第３層間絶縁層３３及び第４層間絶縁層３４、側壁４２，４３、並びに導電層４５，４６を形成する。第３層間絶縁層３３、第４層間絶縁層３４、側壁４２，４３、導電層４５，４６は、例えば、第２層間絶縁層３２、側壁４１、及び導電層４４と同様の方法で形成される。
【００５３】
次に、振動子２０の上方の第４絶縁層３４（第２層３０）上に第１封止層５１を形成し、導電層４６上にパッド５５を形成する。第１封止層５１及びパッド５５は、例えば、スパッタ法やＣＶＤ法などにより成膜した後、フォトリソグラフィー技術及びエッチング技術によるパターニングによって形成される。なお、第１封止層５１及びパッド５５は、同一の工程で形成されてもよいし、別々の工程で形成されてもよい。
【００５４】
次に、図９に示すように、第１封止層５１に貫通孔５２を形成する。これにより、貫通孔５２を有する第１封止層５１が形成される。貫通孔５２は、例えば、フォトリソグラフィー技術及びエッチング技術によるパターニングによって形成される。なお、貫通孔５２を形成する工程は、第１封止層５１を形成する工程と同一工程で行われてもよい。すなわち、第１封止層５１を形成する工程におけるパターニングによって、貫通孔５２が形成されてもよい。これにより、製造工程を簡略化することができる。
【００５５】
次に、図９に示すように、第１封止層５１の貫通孔５２及びパッド５５の上面の少なくとも一部を避けて、第２層３０（第４層間絶縁層３４）上にパッシベーション膜６１を形成する。パッシベーション膜６１は、例えば、スパッタ法やＣＶＤ法などにより成膜した後、フォトリソグラフィー技術及びエッチング技術によるパターニングによって形成される。必要に応じて、シンターなどの熱処理を行ってもよい。
【００５６】
図１０に示すように、基板１０、側壁４０及び第１封止層５１で囲まれた領域の第２層３０を、貫通孔５２を通して（介して）エッチングして、振動子２０を収容する空洞１を形成する。これにより、振動子２０の周囲の第２層３０がエッチングされることにより、振動子２０が内部に配置された空洞１が形成される。
【００５７】
本工程は、既にリリースエッチングの工程において第１層２５が除去されており、かつ、エッチャントの流通が困難な狭い領域に第２層３０がほとんど存在しないため、本工程に要する時間は、第１層２５をエッチングする際に要する時間よりも短く、例えば、１５分以上１時間以下である。また、空洞１の容積（大きさ）に依存するが、本工程に要する時間は、第１層２５を除去する工程に要する時間の１／２０以上１／５以下程度となる場合がある。
【００５８】
このような場合には、空洞１をエッチングにより形成する工程において、空洞１を区画する部材（例えば、第２層３０、側壁４０等）の変質が生じにくく、空洞１が必要以上に大きくなることが抑制されるため、第１層２５のエッチングと空洞１を形成するエッチングとが一の工程によって行われる場合に比較して、より確実に振動子２０を形成することができ、かつ、振動子２０を収容する空洞１を小型で精度よく形成することができる。
【００５９】
本工程のエッチングは、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムとの混合液）などを用いたウエットエッチングでもよいし、フッ化水素系のガスなどを用いたドライエッチングでもよい。側壁４０及び第１封止層５１は、エッチングされにくい材料で形成されることができる。また、本工程は、洗浄工程を含んでもよい。
【００６０】
そして、図１に示すように、第１封止層５１上及びパッシベーション膜６１上に第２封止層５４を形成する。これにより、貫通孔５２を塞ぐことができ、空洞１を封止することができる。第１封止層５１及び第２封止層５４によって、蓋体５０が形成される。第２封止層５４は、例えば、スパッタ法、ＣＶＤ法などの気相成長法により形成することができる。これにより、空洞１を減圧状態のまま封止することができる。
【００６１】
以上のようにして、本実施形態の電子装置１００を製造することができる。また、図示しないが、電子装置１００には、樹脂層、配線層、レジスト層、外部端子等を形成してもよい。
【００６２】
本実施形態に係る電子装置の製造方法によれば、第１層２５のエッチングと空洞１のエッチングとが別々の工程で行われる。そのため、両者が一の工程によって行われる場合に比較して、より確実に振動子２０を形成することができ、かつ、振動子２０を収容する空洞１を小型で精度よく形成することができる。これにより、振動子２０及び振動子２０が収容された空洞１を有し、振動子２０の信頼性が高く、かつ、振動子２０を収容する空洞１が小型で精度よく形成された電子装置を製造することができる。
【００６３】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。また、上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。
【符号の説明】
【００６４】
１…空洞、１０…基板、１２…支持基板、１４…第１下地層、１６…第２下地層、２０…振動子、２２…下部電極、２４…上部電極、２５…第１層、２６，２８…配線、３０…第２層、３１…第１層間絶縁層、３２…第２層間絶縁層、３３…第３層間絶縁層、３４…第４層間絶縁層、４０，４１，４２，４３…側壁、４４，４５，４６…導電層、５０…蓋体、５１…第１封止層、５２…貫通孔、５４…第２封止層、６１…パッシベーション膜、９０…駆動回路、９２…トランジスター、９４…ゲート絶縁層、９６…ゲート電極、９８…ソース領域、９９…ドレイン領域、１００…電子装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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