(57)【要約】【課題】画素毎の発光期間及びタイミングを最適化した表示装置を提供する。【解決手段】発光部１０、及び、発光強度信号の電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列されて成る表示装置であって、画素群は第１の方向に沿ってＰ個の画素ブロックに分割され、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
【請求項２】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
【請求項３】
複数の制御パルスに基づき、発光部が、複数回、発光する請求項１又は請求項２に記載の表示装置。
【請求項４】
１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない請求項１又は請求項２に記載の表示装置。
【請求項５】
１表示フレームにおいて、常に、いずれかの画素ブロックが発光している請求項１又は請求項２に記載の表示装置。
【請求項６】
１表示フレームにおいて、発光していない画素ブロックが存在する請求項１又は請求項２に記載の表示装置。
【請求項７】
１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する請求項１又は請求項２に記載の表示装置。
【請求項８】
コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有している請求項１又は請求項２に記載の表示装置。
【請求項９】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
【請求項１０】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
【請求項１１】
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する請求項９又は請求項１０に記載の表示装置。
【請求項１２】
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている請求項９に記載の表示装置。
【請求項１３】
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている請求項１０に記載の表示装置。
【請求項１４】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
【請求項１５】
１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない請求項１４に記載の制御パルス生成回路。
【請求項１６】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体に配された制御パルス生成回路は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
【請求項１７】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
【請求項１８】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
【請求項１９】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
【請求項２０】
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置及びその駆動方法、並びに、制御パルス生成装置に関する。
【背景技術】
【０００２】
発光素子として発光ダイオード（ＬＥＤ）を用いた発光ダイオード表示装置の開発が、鋭意、進められている。発光ダイオード表示装置においては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素の発光状態によってカラー画像を表示する。例えば、対角４０インチのフルＨＤ（High Definition）高精細フルカラー表示装置においては、画面の水平方向の画素数が１９２０、画面の垂直方向の画素数が１０８０である。従って、この場合、実装する発光ダイオードの個数は、１９２０×１０８０×（１画素を構成するのに要する赤色発光ダイオード、緑色発光ダイオード、青色発光ダイオードの３種類の発光ダイオードの個数）であり、約６００万個となる。
【０００３】
有機エレクトロルミネッセンス素子（以下、単に、有機ＥＬ素子と略称する）を発光部として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と略称する）においては、発光部を駆動する駆動回路として、発光デューティ固定の可変定電流駆動法が広く使用されており、また、発光ばらつき軽減の観点から、ＰＷＭ駆動の有機ＥＬ表示装置が、例えば、特開２００３−２２３１３６に開示されている。この特許公開公報に開示された有機ＥＬ表示装置の駆動方法においては、１フレーム期間の初めの第１の期間に、全画素内の電流駆動型発光素子の発光を停止させた状態で、全画素に映像信号電圧を書き込み、１フレーム期間の第１の期間に続く第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の電流駆動型発光素子を一斉に発光させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２３１３６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、発光ダイオードにおいては、駆動電流量の増加によってスペクトル波長にブルーシフトが生じ、発光波長が変化してしまう。従って、可変定電流駆動では、単色色度点が輝度（駆動電流量）によって変化してしまうといった難点がある。このような問題を回避するためには、発光ダイオードをＰＷＭ駆動法に基づき駆動する必要がある。そして、ＰＷＭ駆動法においては、画素毎の発光期間が十分に確保できるように、発光期間や発光のタイミング、画像データの書き込みのタイミングを適切に定める必要がある。
【０００６】
従って、本開示の目的は、画素毎の発光期間及びタイミングを最適化した表示装置及びその駆動方法、並びに、係る表示装置での使用に適した制御パルス生成装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の第１の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
【０００８】
上記の目的を達成するための本開示の第２の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
【０００９】
上記の目的を達成するための本開示の第３の態様に係る表示装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
【００１０】
上記の目的を達成するための本開示の第４の態様に係る表示装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成されている。
【００１１】
上記の目的を達成するための本開示の第１の態様に係る制御パルス生成装置は、発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。
【００１２】
上記の目的を達成するための本開示の第２の態様に係る制御パルス生成装置は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体に配された制御パルス生成回路は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない。尚、制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている形態とすることができる。また、Ｐ個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている（位相差がある）ことが好ましい。
【００１３】
上記の目的を達成するための本開示の第１の態様に係る表示装置の駆動方法は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
【００１４】
上記の目的を達成するための本開示の第２の態様に係る表示装置の駆動方法は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
【００１５】
上記の目的を達成するための本開示の第３の態様に係る表示装置の駆動方法は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
【００１６】
上記の目的を達成するための本開示の第４の態様に係る表示装置の駆動方法は、
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。
【発明の効果】
【００１７】
本開示の第１の態様あるいは第３の態様に係る表示装置あるいはその駆動方法にあっては、画素群は第１の方向に沿ってＰ個の画素ブロックに分割され、第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。また、本開示の第１の態様に係る制御パルス生成装置にあっては、画素を構成する発光部がこのように動作するように制御パルスを駆動回路に供給する。本開示の第２の態様あるいは第４の態様に係る表示装置あるいはその駆動方法にあっては、画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない。また、本開示の第２の態様に係る制御パルス生成装置にあっては、画素を構成する発光部がこのように動作するように制御パルスを駆動回路に供給する。従って、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】図１Ａ及び図１Ｂは、それぞれ、実施例１の表示装置における発光部及び駆動回路から構成された画素の等価回路図、及び、１つの画素の動作を説明するための制御パルス等を示す模式図である。
【図２】図２は、実施例１の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図３】図３は、実施例１の表示装置の変形例における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図４】図４は、実施例１の表示装置を構成する回路の概念図である。
【図５】図５は、実施例２の表示装置を構成する回路の概念図である。
【図６】図６Ａは、実施例１の表示装置における制御パルス生成回路の概念図であり、図６Ｂは、実施例２の表示装置におけるボルテージフォロワー回路（バッファ回路）の回路図である。
【図７】図７Ａ及び図７Ｂは、それぞれ、実施例３及び実施例５の表示装置におけるチョッパー型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図８】図８Ａ及び図８Ｂは、それぞれ、実施例４及び実施例５の表示装置における差動型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図９】図９は、実施例３の表示装置におけるチョッパー型コンパレータ装置の動作を説明するためのタイミング波形図である。
【図１０】図１０は、実施例３の表示装置におけるチョッパー型コンパレータ装置の問題点を説明するためのタイミング波形図である。
【図１１】図１１は、実施例５の表示装置におけるチョッパー型コンパレータ装置の動作を説明するためのタイミング波形図である。
【図１２】図１２は、実施例６の表示装置におけるチョッパー型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図１３】図１３は、実施例７の表示装置における発光部及び駆動回路から構成された画素の等価回路図である。
【図１４】図１４は、実施例７の表示装置を構成する回路の概念図である。
【図１５】図１５は、実施例７の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図１６】図１６は、実施例７の表示装置における制御パルス生成回路の概念図である。
【図１７】図１７は、実施例７の表示装置における制御パルス生成回路の変形例の概念図である。
【図１８】図１８は、実施例７の表示装置における制御パルス生成回路によって、制御パルスの電圧におけるオフセットを無くすことができることを説明するための図である。
【図１９】図１９は、実施例７の表示装置における制御パルス生成回路によって、制御パルス生成回路間における制御パルスの電圧のオフセットを無くすことができることを説明するための図である。
【図２０】図２０Ａ及び図２０Ｂは、実施例８において、１つの画素の動作を説明するための制御パルス等を示す模式図である。
【図２１】図２１Ａ及び図２１Ｂは、実施例８において、制御パルスの一部分を拡大した模式図である。
【図２２】図２２は、実施例８の表示装置における発光部及び駆動回路から構成された画素の等価回路図である。
【図２３】図２３Ａ及び図２３Ｂは、実施例８において、入力信号電圧を変換して出力信号電圧として駆動回路に送出する場合の入力信号電圧と出力信号電圧との関係の一例を示す表及びグラフである。
【図２４】図２４Ａ及び図２４Ｂは、実施例８において、入力信号電圧を変換して出力信号電圧として駆動回路に送出する場合の入力信号電圧と出力信号電圧との関係の別の例を示す表及びグラフである。
【図２５】図２５は、実施例９の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図２６】図２６は、実施例９の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様〜第４の態様に係る表示装置及びその駆動方法、並びに、本開示の第１の態様〜第２の態様に係る制御パルス生成装置、全般に関する説明
２．実施例１（本開示の第１の態様及び第３の態様（第３Ａの態様）に係る表示装置及びその駆動方法）
３．実施例２（実施例１の変形）
４．実施例３（実施例１〜実施例２の変形）
５．実施例４（実施例１〜実施例２の別の変形）
６．実施例５（実施例３及び実施例４の変形）
７．実施例６（実施例５の変形）
８．実施例７（本開示の第２の態様及び第４の態様（第４Ａの態様）に係る表示装置及びその駆動方法）
９．実施例８（実施例１〜実施例６の変形、本開示の第３Ｂの態様に係る表示装置及びその駆動方法）
１０．実施例９（実施例７の変形、本開示の第４Ｂの態様に係る表示装置及びその駆動方法）、その他
【００２０】
［本開示の第１の態様〜第４の態様に係る表示装置及びその駆動方法、並びに、本開示の第１の態様〜第２の態様に係る制御パルス生成装置、全般に関する説明］
本開示の第１の態様に係る表示装置及び本開示の第１の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第１の態様』と呼ぶ場合があるし、本開示の第２の態様に係る表示装置及び本開示の第２の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第２の態様』と呼ぶ場合があるし、本開示の第３の態様に係る表示装置及び本開示の第３の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第３の態様』と呼ぶ場合があるし、本開示の第４の態様に係る表示装置及び本開示の第４の態様に係る表示装置の駆動方法を、以下、総称して、単に、『本開示の第４の態様』と呼ぶ場合がある。また、複数の画素が第１の方向及び第２の方向に２次元マトリクス状に配列されているが、第１の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第２の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第１の方向を表示装置における垂直方向とし、第２の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。画素ブロックの駆動の順番は本質的に任意であるし、各画素ブロックを構成する画素の数は同じであってもよいし、異なっていてもよい。
【００２１】
本開示の第１の態様に係る表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている形態とすることができる。そして、このような形態を採用することで、一連の制御パルスにばらつきが生じることがなく、正確に発光部の発光の制御を行うことができる。あるいは又、本開示の第１の態様にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を、複数、備えている形態とすることができる。そして、このような形態を採用することで、Ｐの値として、より大きな値を採用することができる。尚、複数の制御パルス生成回路によって生成される制御パルスの形状は、出来る限り同形であることが好ましく、また、複数の制御パルス生成回路によって生成される制御パルスの位相は、ずれている（位相差がある）ことが好ましい。尚、本開示の第１の態様に係る表示装置のこれらの好ましい形態を、便宜上、『本開示の第１Ａの態様に係る表示装置』と呼ぶ場合がある。また、本開示の第２の態様に係る表示装置にあっては、各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている形態とすることができる。尚、本開示の第２の態様に係る表示装置のこの好ましい形態を、便宜上、『本開示の第２Ａの態様に係る表示装置』と呼ぶ場合がある。
【００２２】
本開示の第３の態様〜第４の態様に係る表示装置にあっては、駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する形態とすることができる。そして、このような形態を含む本開示の第３の態様係る表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている形態（尚、このような形態を、便宜上、『本開示の第３Ａの態様に係る表示装置』と呼ぶ場合がある）とすることができ、また、このような形態を含む本開示の第４の態様係る表示装置にあっては、各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている形態（尚、このような形態を、便宜上、『本開示の第４Ａの態様に係る表示装置』と呼ぶ場合がある）とすることができ、更には、これらの形態にあっては、制御パルスは、電圧変化の波高値が同じである形態とすることができるし、制御パルスは電圧変化パターンが同じである形態とすることができる。
【００２３】
更には、以上に説明した好ましい形態を含む本開示の第３の態様〜第４の態様に係る表示装置にあっては、１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態とすることができ、更には、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる形態とすることができる。即ち、制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表すことができ、γの値として「２．２」を例示することができる。ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスＬＣＰの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
【００２４】
2015004945.tif 000003
【００２５】
あるいは又、本開示の第３の態様に係る表示装置にあっては、
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第３Ｂの態様に係る表示装置』と呼ぶ場合がある。
【００２６】
あるいは又、本開示の第４の態様に係る表示装置にあっては、
駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている形態とすることができる。尚、このような形態を、便宜上、『本開示の第４Ｂの態様に係る表示装置』と呼ぶ場合がある。
【００２７】
そして又、本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、少なくとも２種類の制御パルスは電圧変化パターンが異なる形態とすることができる。
【００２８】
更には、このような好ましい形態を含む本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、発光部が発光する回数は、信号電圧に基づく電位に依存する形態とすることができ、更には、所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる形態とすることができる。
【００２９】
更には、このような好ましい形態を含む本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧において第１制御パルスの波形は不連続に変化する形態とすることができる。あるいは又、電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdの絶対値を超える第１制御パルス（より正確には、電圧の絶対値が所定の電圧Ｖpdの絶対値を超える第１制御パルス。以下においても同様）の電圧は上記の式（１−１）、式（１−２）に従い、所定の電圧Ｖpdの絶対値以下における第１制御パルスと第２制御パルス（より正確には、電圧の絶対値が所定の電圧Ｖpdの絶対値以下である第１制御パルス及び第２制御パルス。以下においても同様）とを合成した合成パルスの電圧も上記の式（１−１）、式（１−２）に従う形態とすることができ、この場合、所定の電圧Ｖpdの絶対値を超える第１制御パルスの電圧変化は第１の変化パターンであり；所定の電圧Ｖpdの絶対値以下における第１制御パルスの電圧変化は第２の変化パターンであり；所定の電圧Ｖpdの絶対値以下における第２制御パルスの電圧変化は第３の変化パターンである形態とすることができ、更には、第２の変化パターンと第３の変化パターンは等しく、あるいは又、第２の変化パターンと第３の変化パターンは異なる形態とすることができる。
【００３０】
更には、このような好ましい形態を含む本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第１制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である形態とすることができる。このような形態とすることで、第１制御パルスの先端部近傍の電圧と等しい電圧を有する信号電圧に基づく発光部の発光状態（発光時間）の安定化を図ることができる。
【００３１】
更には、このような好ましい形態を含む本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとし、第２制御パルスにおける所定の電圧Ｖpdでの第２制御パルスの時間幅をＴ2、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧での第１制御パルスの時間幅をＴ1としたとき、
２０≦Ｔ1／Ｔ2≦１００
を満足する形態とすることができ、この場合、Ｔ1の値は、限定するものではないが、５マイクロ秒乃至１０マイクロ秒である形態とすることができる。
【００３２】
更には、このような好ましい形態を含む本開示の第３Ｂの態様あるいは第４Ｂの態様に係る表示装置にあっては、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される形態とすることができ、これによって、フリッカーの発生を効果的に防止することができる。
【００３３】
上記の好ましい形態を含む本開示の第１の態様〜第４の態様あるいは本開示の第１の態様、第２の態様に係る制御パルス生成装置にあっては、１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない形態とすることができる。
【００３４】
上記の好ましい形態を含む本開示の第１の態様〜第２の態様にあっては、複数の制御パルスに基づき、発光部が、複数回、発光する形態とすることができる。また、上記の好ましい形態を含む本開示の第１の態様あるいは第２の態様に係る制御パルス生成装置にあっては、複数の制御パルスに基づき、発光部を、複数回、発光させる形態とすることができる。尚、これらの形態にあっては、また、上記の好ましい形態を含む本開示の第３の態様〜第４の態様にあっては、複数の制御パルスの時間間隔は一定であることが好ましい。
【００３５】
上記の各種の好ましい形態を含む本開示の第１の態様〜第４の態様においては、１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。上記の各種の好ましい形態を含む本開示の第１の態様〜第２の態様に係る制御パルス生成装置にあっても、同様に、１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。上述したとおり、これらの形態は、１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しないことで達成することができる。
【００３６】
更には、以上に説明した各種の好ましい形態を含む本開示の第１の態様〜第４の態様にあっては、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している構成とすることができるし、あるいは又、１表示フレームにおいて、発光していない画素ブロックが存在する構成とすることができる。同様に、上記の各種の好ましい形態を含む本開示の第１の態様〜第２の態様に係る制御パルス生成装置にあっては、１表示フレームにおいて、常に、いずれかの画素ブロックを発光させている構成とすることができるし、あるいは又、１表示フレームにおいて、発光していない画素ブロックを存在させる構成とすることができる。
【００３７】
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様、本開示の第１の態様〜第２の態様に係る制御パルス生成装置において、１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態であることが好ましい。これによって、各画素ブロックに属する全画素を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。そして、この場合、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされることが好ましく、これによって、表示装置の回路全体の簡素化を図ることができる。尚、制御パルスの電圧は上記の式（１−１）、式（１−２）に従う形態とすることが好ましい。
【００３８】
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様にあっては、制御パルスによってコンパレータ装置の作動／不作動が制御される形態とすることができる。具体的には、発光部を発光させる期間の前後のみ、コンパレータ装置を作動させれば、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
【００３９】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有している形態とすることができる。
【００４０】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第１入力部、容量部に接続された第２入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる形態とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第１の構成のコンパレータ装置』と呼ぶ。そして、第１の構成のコンパレータ装置にあっては、制御パルスによってコンパレータ回路の作動／不作動が制御される形態とすることができる。
【００４１】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第２の構成のコンパレータ装置』と呼ぶ。
【００４２】
第２の構成のコンパレータ装置にあっては、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている構成とすることができる。そして、制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する構成とすることができるし、制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する構成とすることができる。また、制御部は、インバータ回路に対して直列に接続された抵抗要素を有する構成とすることができるし、あるいは又、インバータ回路は、インバータが少なくとも２段縦続接続されて成る構成とすることができる。
【００４３】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様において、コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている構成とすることができる。尚、このような構成のコンパレータ装置を、便宜上、『第３の構成のコンパレータ装置』と呼ぶ。
【００４４】
第３の構成のコンパレータ装置にあっては、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている構成とすることができる。そして、制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する構成とすることができるし、制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する構成とすることができる。
【００４５】
更には、上記の信号書込みトランジスタ及び容量部を有するコンパレータ装置（第１の構成のコンパレータ装置、第２の構成のコンパレータ装置及び第３の構成のコンパレータ装置）を備えた本開示の第１の態様〜第２の態様にあっては、各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における信号書込みトランジスタは、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における信号書込みトランジスタから最終行に属する全ての画素（最終行の行方向画素群）における信号書込みトランジスタまで、順次、行われる構成とすることができ、更には、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される構成とすることができる。尚、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われる期間を、『信号電圧書込み期間』と呼び、各画素ブロックに属する全画素を構成する発光部が一斉に発光している期間を、『画素ブロック発光期間』と呼ぶ場合がある。
【００４６】
また、以上に説明した各種の好ましい形態、構成を含む本開示の第３の態様〜第４の態様において、
駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される形態とすることができる。そして、このような形態にあっては、制御パルスによってコンパレータ装置の作動／不作動が制御される形態とすることができ、これによって、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
【００４７】
また、以上に説明した各種の好ましい形態、構成を含む本開示の第３の態様〜第４の態様にあっては、各画素ブロックにおいて、行方向画素群における駆動回路は、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における駆動回路が一斉に作動状態となる動作が、第１行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行われる構成とすることができる。そして、更には、各画素ブロックにおいて、行方向画素群における駆動回路が一斉に作動状態となる動作が、第１行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行われた後、制御パルス生成回路は、該画素ブロックに制御パルスを供給する構成とすることができる。
【００４８】
また、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様に係る制御パルス生成装置にあっては、各画素ブロックにおいて、行方向画素群における駆動回路を、一斉に作動状態とする構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における駆動回路を一斉に作動状態とする動作を、第１行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行う構成とすることができる。そして、更には、各画素ブロックにおいて、行方向画素群における駆動回路を一斉に作動状態とする動作を、第１行目の行方向画素群における駆動回路から最終行の行方向画素群における駆動回路まで、順次、行った後、該画素ブロックに制御パルスを供給する構成とすることができる。
【００４９】
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第４の態様、本開示の第１の態様〜第２の態様に係る制御パルス生成装置において、発光部は発光ダイオード（ＬＥＤ）から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素によって１画素が構成され、これらの３種類の副画素の発光状態によってカラー画像を表示することができる。尚、本開示における『１画素』は、このような表示装置における「１副画素」に相当するので、このような表示装置における「１副画素」を、『１画素』と読み替えればよい。３種類の副画素によって１画素を構成する場合、３種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、ＰＷＭ駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、３つのパネルを準備し、第１のパネルを赤色発光ダイオードから成る発光部から構成し、第２のパネルを緑色発光ダイオードから成る発光部から構成し、第３のパネルを青色発光ダイオードから成る発光部から構成し、これらの３つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。
【００５０】
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様〜第２の態様において、第２の方向に配列された１列に属する画素は、制御パルス線に接続されており、制御パルス線には、所定の間隔（所定の画素数毎に）で、ボルテージフォロワー回路（バッファ回路）が配設されている構成とすることができ、これによって、制御パルス線を伝送される制御パルスに波形鈍りが生じ難くなる。ここで、例えば、第２の方向に沿った１列に属する画素（行方向画素群における画素）の１０乃至２０に対して、１つのボルテージフォロワー回路を配設する構成を例示することができるが、このような構成に限定するものではない。
【実施例１】
【００５１】
実施例１は、本開示の第１の態様及び第３の態様（具体的には、第３Ａの態様）に係る表示装置及びその駆動方法に関し、更には、本開示の第１の態様に係る制御パルス生成装置に関する。実施例１の表示装置における発光部及び駆動回路から構成された画素１の等価回路図を図１Ａに示し、実施例１の表示装置を構成する回路の概念図を図４に示す。図面の簡素化のため、図４あるいは後述する図５には３×５個の画素を図示している。また、実施例１の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図２に示す。更には、実施例１の表示装置における制御パルス生成装置の概念図を図６Ａに示す。図２及び後述する図３、図９、図１０、図１１、図１５、図２５、図２６においては、制御パルスの鋸波形を、便宜上、三角形で示している。
【００５２】
実施例１の表示装置、あるいは、実施例１の表示装置の駆動方法における表示装置は、本開示の第１の態様に係る表示装置あるいはその駆動方法に則って説明すると、
発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素（より具体的には、副画素であり、以下においても同様である）１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置である。尚、表示装置は、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路１０３を１つ、備えている。
【００５３】
そして、各駆動回路１１は、
（ａ）制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
（ｂ）コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部１０を発光させる発光部駆動用トランジスタＴＲDrv、
を備えている。尚、信号電圧ＶSigは、具体的には、画素における発光状態（輝度）を制御する映像信号電圧である。ここで、コンパレータ装置は、具体的には、制御パルス線ＰＳＬ及びデータ線ＤＴＬに接続されており、制御パルス線ＰＳＬからの鋸波形の電圧変化を有する制御パルスＬＣＰとデータ線ＤＴＬからの信号電圧（発光強度信号）ＶSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力する。また、発光部駆動用トランジスタＴＲDrvは、コンパレータ装置からの所定電圧の出力によって作動され、以て、電流供給線ＣＳＬから発光部１０に電流を供給し、発光部１０を発光させる。
【００５４】
より具体的には、実施例１におけるコンパレータ装置は、
信号電圧ＶSigが入力される信号書込みトランジスタＴＲSig、
信号書込みトランジスタＴＲSigに接続され、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する容量部Ｃ0、
を有している。そして、制御パルスＬＣＰによってコンパレータ装置の作動／不作動が制御される。
【００５５】
あるいは又、実施例１におけるコンパレータ装置は、より具体的には、第１の構成のコンパレータ装置から構成されており、
信号電圧ＶSigが入力される信号書込みトランジスタＴＲSig、
信号書込みトランジスタＴＲSigに接続され、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する容量部Ｃ0、及び、
制御パルス線ＰＳＬに接続された第１入力部（非反転入力端子）、容量部Ｃ0に接続された第２入力部（反転入力端子）、及び、出力部を有するコンパレータ回路１２、
を備えている。そして、発光部駆動用トランジスタＴＲDrvは、コンパレータ回路１２の出力部に接続され、容量部Ｃ0に保持された信号電圧ＶSigに基づく電位と制御パルスＬＣＰの鋸波形の電圧との比較結果に基づくコンパレータ回路１２からの所定電圧（便宜上、『第１の所定電圧』と呼ぶ）の出力によって作動され、以て、電流供給線ＣＳＬから発光部１０に電流を供給し、発光部１０を発光させる。
【００５６】
また、実施例１の表示装置は、あるいは、実施例１の表示装置の駆動方法における表示装置は、本開示の第３の態様に係る表示装置あるいはその駆動方法に則って説明すると、発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置である。そして、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させないように構成されている。ここで、例えば、駆動回路１１はコンパレータ装置を備えており、制御パルスＬＣＰ及び信号電圧ＶSigがコンパレータ装置に入力され、制御パルスＬＣＰの鋸波形の電圧と信号電圧ＶSigに基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部１０が作動される。そして、制御パルスＬＣＰによってコンパレータ装置の作動／不作動が制御される。尚、コンパレータ装置は、上述したように、コンパレータ回路１２、信号書込みトランジスタＴＲSig、容量部Ｃ0を備えており、制御パルスＬＣＰがコンパレータ回路１２の第１入力部に入力され、信号電圧ＶSigがコンパレータ回路１２の第２入力部に入力される。
【００５７】
駆動回路１１を構成する信号書込みトランジスタＴＲSig及び発光部駆動用トランジスタＴＲDrvは、ゲート電極、チャネル形成領域及びソース／ドレイン電極から構成された、従来の電界効果トランジスタから成る。尚、信号書込みトランジスタＴＲSigはｎチャネル型の電界効果トランジスタであり、発光部駆動用トランジスタＴＲDrvはｐチャネル型の電界効果トランジスタであるが、このようなチャネル型に限定するものではない。
【００５８】
そして、信号書込みトランジスタＴＲSigのゲート電極は、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２に接続されている。また、信号書込みトランジスタＴＲSigの一方のソース／ドレイン電極は、データ線ＤＴＬを介して、表示装置に備えられた画像信号出力回路１０４に接続されている。更には、信号書込みトランジスタＴＲSigの他方のソース／ドレイン電極は、容量部Ｃ0の一端、及び、コンパレータ回路１２の第２入力部（反転入力端子）に接続されている。
【００５９】
一方、発光部駆動用トランジスタＴＲDrvのゲート電極は、コンパレータ回路１２の出力部に接続されている。また、発光部駆動用トランジスタＴＲDrvの一方のソース／ドレイン電極は、電流供給線ＣＳＬを介して、表示装置に備えられた定電流供給部１０１に接続されている。更には、発光部駆動用トランジスタＴＲDrvの他方のソース／ドレイン電極は、発光部１０に接続されている。
【００６０】
容量部Ｃ0の他端は接地されている。また、発光部１０は発光ダイオードから成る。尚、定電流供給部１０１、走査回路１０２、制御パルス生成回路１０３、画像信号出力回路１０４等は、表示装置に配設されていてもよいし、外部に配設されていてもよい。
【００６１】
例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロックに分割されているが、Ｐ＝６とする。すると、第１番目の画素ブロックには第１行目の画素群から第１８０行目の画素群が含まれ、第２番目の画素ブロックには第１８１行目の画素群から第３６０行目の画素群が含まれ、第３番目の画素ブロックには第３６１行目の画素群から第５４０行目の画素群が含まれ、第４番目の画素ブロックには第５４１行目の画素群から第７２０行目の画素群が含まれ、第５番目の画素ブロックには第７２１行目の画素群から第９００行目の画素群が含まれ、第６番目の画素ブロックには第９０１行目の画素群から第１０８０行目の画素群が含まれる。
【００６２】
以下、第１番目の画素ブロックにおける各画素の動作を説明する。
【００６３】
［信号電圧書込み期間］
図１Ｂに示すように、走査線ＳＣＬを介して走査回路１０２から走査信号が信号書込みトランジスタＴＲSigのゲート電極に入力されると、信号書込みトランジスタＴＲSigはオン状態となる。これと同時に、あるいは、これに先立ち、データ線ＤＴＬを介して画像信号出力回路１０４から信号電圧（発光強度信号）ＶSigが出力される。その結果、容量部Ｃ0には、信号電圧ＶSigに基づく電荷が蓄積される。その後、走査信号の信号書込みトランジスタＴＲSigのゲート電極への入力が中止され、信号書込みトランジスタＴＲSigはオフ状態となる。容量部Ｃ0には、信号電圧ＶSigに基づく電位が保持される（ａ点の電位を参照）。尚、データ線ＤＴＬを介して、画像信号出力回路１０４から、先ず、「０」の信号電圧（黒表示の信号電圧）を送出し、次いで、画像信号出力回路１０４から信号電圧ＶSigを送出してもよい。
【００６４】
ここで、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）を、一斉に作動状態とする。そして、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）が一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）から最終行（具体的には、第１８０行目）に属する全ての画素（最終行の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）まで、順次、行われる。
【００６５】
［画素ブロック発光期間］
第１番目の画素ブロックにおいて、以上の動作が完了すると、制御パルス生成回路１０３から、第１番目の画素ブロックに制御パルスＬＣＰが供給される。即ち、第１番目の画素ブロックにおける全画素１を構成する駆動回路１１（具体的には、発光部駆動用トランジスタＴＲDrv）が一斉に作動状態となり、第１番目の画素ブロックに属する全画素１における発光部１０が発光する。１つの制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。尚、図１Ｂに示す例では、１つの制御パルスＬＣＰの電圧は、時間の経過と共に、減少し、次いで、増加する。そして、時間の経過と共に変化する制御パルスＬＣＰの電圧によってガンマ補正がなされる。即ち、制御パルスＬＣＰの電圧は、上記の式（１−１）、式（１−２）に従う。尚、制御パルスＬＣＰは、電圧変化の波高値が同じであるし、電圧変化パターンが同じである。
【００６６】
図１Ｂに示した例において、信号電圧書込み期間にあっては、制御パルスＬＣＰの電圧は、例えば、３ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ回路１２は、出力部から第２の所定電圧（Ｈ）を出力するので、発光部駆動用トランジスタＴＲDrvはオフ状態にある。画素ブロック発光期間において、制御パルスＬＣＰの電圧が下降し始め、ａ点の電位以下になると、コンパレータ回路１２は、出力部から第１の所定電圧（Ｌ）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオン状態となり、電流供給線ＣＳＬから発光部１０に電流が供給され、発光部１０が発光する。制御パルスＬＣＰの電圧は約１ボルトまで下降し、次いで、上昇に転じる。そして、制御パルスＬＣＰの電圧がａ点の電位を超えると、コンパレータ回路１２は、出力部から第２の所定電圧（Ｈ）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオフ状態となり、電流供給線ＣＳＬから発光部１０への電流の供給が遮断され、発光部１０は発光を中止する。即ち、信号電圧（発光強度信号）ＶSigに基づく電位が制御パルスＬＣＰの鋸波形を切り取る時間の間のみ、発光部１０を発光させることができる。そして、このときの発光部１０の輝度は、切り取られる時間の長短に依存する。
【００６７】
即ち、発光部１０が発光する時間は、容量部Ｃ0に保持された電位（具体的には、ａ点の電位）と制御パルス生成回路１０３からの制御パルスＬＣＰの電圧とに基づく。そして、時間の経過と共に変化する制御パルスＬＣＰの鋸波形の電圧によってガンマ補正がなされる。即ち、制御パルスＬＣＰの電圧は、上記の式（１−１）、式（１−２）に従うので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧（三角波形）を有する制御パルスを用い、信号電圧ＶSigを線形の輝度信号に対して（１／γ）乗（＝（１／２．２）乗）で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。
【００６８】
実施例１にあっては、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路１０３が１つ備えられている。制御パルスＬＣＰの電圧の変化は、図１Ｂに模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路において生成された制御パルスＬＣＰのばらつきも考慮する必要がある。然るに、実施例１の表示装置にあっては、制御パルス生成回路１０３を１つしか備えていないので、制御パルス生成回路において生成された制御パルスＬＣＰに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御パルス波形によって発光させることができるので、発光状態のばらつき発生を防止することができる。また、制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少するので、１つの画素ブロックに属する全画素（より具体的には、全副画素）を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線（縦筋）発生を確実に防止することができる。
【００６９】
実施例１の表示装置あるいはその駆動方法にあっては、複数の制御パルスＬＣＰに基づき、発光部１０が、複数回、発光する。あるいは又、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧ＶSigに基づく電位とに基づき、発光部１０が、複数回、発光する。あるいは又、制御パルス生成回路１０３にあっては、複数の制御パルスＬＣＰに基づき、発光部１０を、複数回、発光させる。複数の制御パルスＬＣＰの時間間隔は一定である。具体的には、実施例１にあっては、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。
【００７０】
図２に模式的に示すように、実施例１の表示装置あるいはその駆動方法にあっては、１表示フレームにおいて、１２個の制御パルスＬＣＰが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。あるいは又、制御パルス生成回路１０３にあっては、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図２に示した例では、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。隣接する画素ブロックにあっては、２つの制御パルスＬＣＰが重なりあっている。即ち、２つの隣接する画素ブロックが同時に発光状態となる。また、第１番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御パルスＬＣＰから一部分（４つの連続した制御パルスＬＣＰ）を取り出し、駆動回路１１に供給すればよい。
【００７１】
即ち、実施例１の制御パルス生成装置を構成する制御パルス生成回路１０３は、発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置における駆動回路１１を制御するための、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路である。そして、制御パルス生成回路１０３は、第１番目の画素ブロックに属する画素１を構成する駆動回路１１から、第Ｐ番目の画素ブロックに属する画素１を構成する駆動回路１１まで、画素ブロック毎に、順次、一斉に制御パルスＬＣＰを供給し、且つ、一部の画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しているとき、残りの画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しない。ここで、制御パルス生成回路１０３にあっては、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しない。
【００７２】
より具体的には、図６Ａに概念図を示すように、制御パルス生成回路１０３において、メモリ２１に格納してある制御パルスの波形信号データをコントローラ２２によって読み出し、読み出された波形信号データをＤ／Ａコンバータ２３に送り、Ｄ／Ａコンバータ２３において電圧に変換し、電圧をローパスフィルター２４で積分することで、（１／γ）乗カーブを有する制御パルスを作成する。あるいは又、（１／γ）乗カーブを有する制御パルスを作成することができる波形信号データを、予め、メモリ２１に格納しておき、波形信号データをコントローラ２２によって読み出し、読み出された波形信号データをＤ／Ａコンバータ２３に送り、Ｄ／Ａコンバータ２３において電圧に変換し、電圧をローパスフィルター２４を通過させることで、（１／γ）乗カーブを有する制御パルスを作成することもできる。そして、制御パルスをアンプリファイア２５を介して、複数（実施例１にあっては６個）のマルチプレクサ２６に分配し、コントローラ２２の制御下、マルチプレクサ２６によって、一連の制御パルスＬＣＰにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群（具体的には、４つの連続した制御パルスＬＣＰから成る制御パルス群を６組）を作成する。尚、元となる鋸波形は１つであるので、制御パルス生成回路１０３における制御パルスＬＣＰの生成におけるばらつき発生を確実に抑制することができる。
【００７３】
そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロックから第６番目の画素ブロックまで、順次、実行する。即ち、図２に示すように、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光しており、あるいは又、いずれかの画素ブロックを発光させている。
【００７４】
ところで、１表示フレーム期間の初めの第１の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、１表示フレーム全ての時間に亙り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第２の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、１表示フレームの４％程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、１表示フレームに亙り送られてくる映像信号を第１の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第２の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。
【００７５】
これに対して、実施例１にあっては、一部の画素ブロック（例えば、第１番目及び第２番目の画素ブロック）に属する画素を構成する発光部を発光させているとき、残りの画素ブロック（例えば、第３番目から第６番目の画素ブロック）に属する画素を構成する発光部を発光させないので、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、１表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、第１番目及び第２番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第３番目から第６番目の画素ブロックに属する画素を構成する発光部を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
【００７６】
図３に、実施例１の表示装置の変形例における画素ブロックへの複数の制御パルスＬＣＰの供給を模式的に示すが、この例においては、Ｐ＝５としている。即ち、第１番目の画素ブロックには第１行目の画素群から第２１６行目の画素群が含まれ、第２番目の画素ブロックには第２１７行目の画素群から第４３２行目の画素群が含まれ、第３番目の画素ブロックには第４３３行目の画素群から第６４８行目の画素群が含まれ、第４番目の画素ブロックには第６４９行目の画素群から第８６４行目の画素群が含まれ、第５番目の画素ブロックには第８６５行目の画素群から第１０８０行目の画素群が含まれる。
【００７７】
図３に示した例にあっても、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。１表示フレームにおいて、１２個の制御パルスＬＣＰが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図３に示した例でも、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。但し、図２に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在し、あるいは又、発光していない画素ブロックを存在させる。隣接する画素ブロックにあっては、３つの制御パルスＬＣＰが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図２に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。
【実施例２】
【００７８】
実施例２は、実施例１の変形である。ところで、制御パルスＬＣＰは、長距離配線である制御パルス線ＰＳＬを伝送、伝達されるが、制御パルス線ＰＳＬには抵抗や容量、リアクタンス成分等のインピーダンスが存在するので、伝送距離が長いほど、波形鈍りが生じ易い。特に、制御パルスＬＣＰは、図１Ｂに示した低電圧部分ほど、波形鈍りが生じ易く、制御パルス線ＰＳＬの制御パルス入力端から遠くに位置する画素ほど、低階調が黒潰れになるシェーディングが予想される。このような問題を回避するためには、インピーダンスの小さな制御パルス線ＰＳＬを設けることが有効な対策である。しかしながら、製造上、また、製造コストの面での制約が大きく、表示装置の画面サイズが大きくなるほど、このような対策は困難となる。
【００７９】
実施例２の表示装置にあっては、表示装置を構成する回路の概念図を図５に示すように、制御パルス線ＰＳＬには、所定の間隔（所定の画素数毎に）で、ボルテージフォロワー回路（バッファ回路）１３が配設されている。尚、第２の方向に配列された１列に属する画素の全ては、制御パルス線ＰＳＬに接続されている。ボルテージフォロワー回路（バッファ回路）１３の回路図を図６Ｂに示す。そして、このような構成にすることで、制御パルス線ＰＳＬを伝送される制御パルスＬＣＰの波形整形が行われ、波形鈍りが生じ難くなる。即ち、制御パルス線ＰＳＬのインピーダンスによる鋸波形の劣化を最小限に抑えることができる。ここで、例えば、第２の方向に沿った１列に属する画素（行方向に配列された画素）の１０乃至２０に対して、１つのボルテージフォロワー回路１３を配設すればよい。以上の点を除き、実施例２の表示装置の構成、構造は、実施例１において説明した表示装置と同様とすることができるので、詳細な説明は省略する。
【実施例３】
【００８０】
実施例３は、実施例１〜実施例２の変形である。実施例３にあっては、コンパレータ装置は第２の構成のコンパレータ装置から構成されており、図７Ａに等価回路図を示すチョッパー型コンパレータ装置から成る。
【００８１】
図７Ａに示すように、チョッパー型コンパレータ装置は、信号書込みトランジスタＴＲSig、制御パルス用トランジスタＴＲLCP、容量部Ｃ1、及び、インバータ回路３０から成る比較部を有しており、高電位側の電源Ｖddと低電位側の電源（実施例３では、グランドＧＮＤ）とを作動電源としている。
【００８２】
信号書込みトランジスタＴＲSigは、前述したとおり、ｎチャネル型の電界効果トランジスタから成り、信号電圧（発光強度信号）ＶSigが入力される。制御パルス用トランジスタＴＲLCPは、信号書込みトランジスタＴＲSigと逆導電型のｐチャネル型の電界効果トランジスタから成り、鋸波形の電圧変化を有する制御パルスＬＣＰが入力される。
【００８３】
信号書込みトランジスタＴＲSig及び制御パルス用トランジスタＴＲLCPは、走査線ＳＣＬを通して走査回路１０２（図１Ａを参照）から与えられる走査信号の論理（レベル）に応じてオン／オフ動作を行う。そして、信号書込みトランジスタＴＲSigと制御パルス用トランジスタＴＲLCPとは、上述したとおり、逆導電型のトランジスタから成るので、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００８４】
容量部Ｃ1は、その一端が信号書込みトランジスタＴＲSig及び制御パルス用トランジスタＴＲLCPの各他端、即ち、ｎチャネル型の信号書込みトランジスタＴＲSigのソース電極、及び、ｐチャネル型の制御パルス用トランジスタＴＲLCPのドレイン電極に接続されている。そして、容量部Ｃ1は、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する。
【００８５】
インバータ回路３０の入力端（入力ノード）は、容量部Ｃ1の他端に接続されている。そして、インバータ回路３０は、インバータが例えば２段縦続接続された構成となっている。また、インバータ回路３０の出力端（出力ノード）は、発光部駆動用トランジスタＴＲDrvのゲート電極に接続されている。
【００８６】
インバータ回路３０の１段目は、ＣＭＯＳインバータ３１から構成されている。１段目のＣＭＯＳインバータ３１は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型の電界効果トランジスタＴＲ11とｎチャネル型の電界効果トランジスタＴＲ12とから成る。１段目のＣＭＯＳインバータ３１の入力端（入力ノード）と出力端（出力ノード）との間には、これらの入力端と出力端との間を選択的に短絡／開放する第１スイッチ部３３1として、例えば、ｎチャネル型の電界効果トランジスタＴＲ10が配設されている。第１スイッチ部３３1は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（短絡）／オフ（開放）動作を行う。
【００８７】
インバータ回路３０の２段目は、ＣＭＯＳインバータ３２から構成されている。２段目のＣＭＯＳインバータ３２は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型の電界効果トランジスタＴＲ15とｎチャネル型の電界効果トランジスタＴＲ16とから成る。
【００８８】
１段目のＣＭＯＳインバータ３１の出力端と２段目のＣＭＯＳインバータ３２の入力端との間には、これらの出力端と入力端との間を選択的に短絡／開放する第２スイッチ部３３2として、例えば、ｐチャネル型の電界効果トランジスタＴＲ13が配設されている。第２スイッチ部３３2は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（短絡）／オフ（開放）動作を行う。ここで、第１スイッチ部３３1と第２スイッチ部３３2とは、逆導電型のトランジスタから成り、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００８９】
２段目のＣＭＯＳインバータ３２の入力端と低電位側の電源ＧＮＤとの間には、２段目のＣＭＯＳインバータ３２の入力端を選択的に接地する第３スイッチ部３３3として、例えば、ｎチャネル型の電界効果トランジスタＴＲ14が配設されている。第３スイッチ部３３3は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（接地）／オフ（開放）動作を行う。ここで、第２スイッチ部３３2と第３スイッチ部３３3とは、逆導電型のトランジスタから成り、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００９０】
そして、２段目のＣＭＯＳインバータ３２の出力端、即ち、インバータ回路３０の出力端が、実施例３のチョッパー型コンパレータ装置の出力端となる。この出力端には、発光部駆動用トランジスタＴＲDrvのゲート電極が接続されている。発光部駆動用トランジスタＴＲDrvは、インバータ回路３０から第１の所定電圧（Ｌ）が出力されたときオン状態となり、発光部１０に電流を供給する。この発光部駆動用トランジスタＴＲDrvの駆動の下に、発光部１０が発光する。
【００９１】
以上の構成のチョッパー型コンパレータ装置の動作について、図９のタイミング波形図を用いて説明する。尚、図９には、走査線ＳＣＬの電位（走査信号の電位）、制御パルスＬＣＰの電位、データ線ＤＴＬの電位（信号電圧ＶSigの電位）、ｃ点（容量部Ｃ1の一端）の電位、ｂ点（容量部Ｃ1の他端）の電位、及び、発光部１０の発光状態が示されている。ここでは、理解を容易にするために、或る１つの画素ブロックにおける或る１つの画素の動作について説明するものとする。また、図９には、１表示フレームにおいて、便宜上、１つの制御パルスＬＣＰのみを図示する。
【００９２】
先ず、走査線ＳＣＬの電位が高レベルの期間では、信号書込みトランジスタＴＲSig、第１スイッチ部３３1及び第３スイッチ部３３3がオン状態となり、制御パルス用トランジスタＴＲLCP及び第２スイッチ部３３2がオフ状態となる。すると、信号書込みトランジスタＴＲSigによってデータ線ＤＴＬの電位（信号電圧ＶSigの電位）が取り込まれ、容量部Ｃ1に印加されるため、ｃ点の電位がデータ線ＤＴＬの電位となる。また、第１スイッチ部３３1によって１段目のＣＭＯＳインバータ３１の入力端と出力端との間が短絡されるため、ｂ点の電位が１段目のＣＭＯＳインバータ３１の閾値（反転レベル）、即ち、高電位側の電源Ｖddと低電位側の電源ＧＮＤの中間電位となる。これにより、容量部Ｃ1には、データ線ＤＴＬの電位、即ち、信号電圧ＶSigに基づく電位に応じた電荷が蓄積される。
【００９３】
次に、走査線ＳＣＬの電位が低レベルの期間では、信号書込みトランジスタＴＲSig、第１スイッチ部３３1、及び、第３スイッチ部３３3がオフ状態となり、制御パルス用トランジスタＴＲLCP及び第２スイッチ部３３2がオン状態となる。すると、制御パルス用トランジスタＴＲLCPによって制御パルスＬＣＰの電位が取り込まれ、容量部Ｃ1に印加されるため、ｃ点の電位が制御パルスＬＣＰの電位となる。このとき、信号電圧ＶSigに基づく電位に応じた電荷が蓄積された容量部Ｃ1に対して、制御パルスＬＣＰの電位が印加されることで、ｂ点の電位、即ち、１段目のＣＭＯＳインバータ３１の入力電圧が、信号電圧ＶSigに基づく電位と制御パルスＬＣＰの電位との差電圧となる。
【００９４】
信号電圧ＶSigに基づく電位と制御パルスＬＣＰの電位との差電圧は、１段目のＣＭＯＳインバータ３１で反転され、第２スイッチ部３３2がオン状態にあることで、更に２段目のＣＭＯＳインバータ３２で反転され、第１の所定電圧（Ｌ）として出力され、発光部駆動用トランジスタＴＲDrvのゲート電極に与えられる。そして、第１の所定電圧に基づく発光部駆動用トランジスタＴＲDrvの制御の下に発光部１０の駆動が行われる。その結果、ｂ点の電位が１段目のＣＭＯＳインバータ３１の閾値である中間電位を下回る期間において、発光部１０が発光状態となる。
【実施例４】
【００９５】
実施例４も、実施例１〜実施例２の変形である。実施例４にあっては、コンパレータ装置は第３の構成のコンパレータ装置から構成されており、図８Ａに等価回路図を示す差動型コンパレータ装置から成る。
【００９６】
図８Ａに示すように、実施例４における差動型コンパレータ装置は、
信号電圧（発光強度信号）ＶSigが入力される信号書込みトランジスタＴＲSig、
信号書込みトランジスタＴＲSigに接続され、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する容量部Ｃ2、
信号書込みトランジスタＴＲSigからの信号電圧ＶSigと制御パルスＬＣＰとを２入力とする差動回路４１、及び、
差動回路４１に定電流を供給する定電流源４２、
から成る比較部を備えており、高電位側の電源Ｖddと低電位側の電源（実施例４では、グランドＧＮＤ）とを作動電源としている。
【００９７】
差動回路４１は、ソース電極が共通に接続されて差動動作を為す例えばｐチャネル型電界効果トランジスタ（差動対トランジスタ）ＴＲ21，ＴＲ22、及び、能動負荷となるカレントミラー回路を構成する例えばｎチャネル型電界効果トランジスタＴＲ23，ＴＲ24から構成されている。
【００９８】
ｎチャネル型電界効果トランジスタＴＲ23は、ドレイン電極及びゲート電極が共にｐチャネル型電界効果トランジスタＴＲ21のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。ｎチャネル型電界効果トランジスタＴＲ24は、ゲート電極がｎチャネル型電界効果トランジスタＴＲ23のゲート電極に接続され、ドレイン電極がｐチャネル型電界効果トランジスタＴＲ22のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。
【００９９】
信号電圧ＶSigは、走査線ＳＣＬを通して走査回路１０２（図１Ａを参照）から与えられる走査信号に応じて信号書込みトランジスタＴＲSigによって取り込まれる。ここでは、信号書込みトランジスタＴＲSigとして、ｐチャネル型電界効果トランジスタを用いている。信号書込みトランジスタＴＲSigによって取り込まれた信号電圧ＶSigに基づく電位は、容量部Ｃ2に保持される。
【０１００】
容量部Ｃ2は、ｐチャネル型電界効果トランジスタＴＲ21のゲート電極と低電位側の電源ＧＮＤとの間に接続されている。そして、容量部Ｃ2に保持された信号電圧ＶSigに基づく電位が、ｐチャネル型電界効果トランジスタＴＲ21のゲート電極に印加される。また、ｐチャネル型電界効果トランジスタＴＲ22のゲート電極には、鋸波形の電圧変化を有する制御パルスＬＣＰが印加される。
【０１０１】
定電流源４２は、例えばｐチャネル型電界効果トランジスタＴＲ27によって構成されている。ｐチャネル型電界効果トランジスタＴＲ27のゲート電極に、定電圧回路４３で生成される一定の電圧が印加されることで、定電流源４２は差動回路４１に対して定電流を供給する。定電圧回路４３は、例えば、正電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続された、ｐチャネル型電界効果トランジスタＴＲ31，ＴＲ32、及び、ｎチャネル型電界効果トランジスタＴＲ33，ＴＲ34から成る。尚、ｐチャネル型電界効果トランジスタＴＲ32，ＴＲ33，ＴＲ34は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。
【０１０２】
差動回路４１において、ｐチャネル型電界効果トランジスタＴＲ22のドレイン電極とｎチャネル型電界効果トランジスタＴＲ24のドレイン電極との共通接続点（ノード）が、出力端（出力ノード）となる。この出力端には、ソース接地回路４４の入力端が接続されている。ソース接地回路４４は、正電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続された、ｐチャネル型電界効果トランジスタＴＲ25と、ｎチャネル型電界効果トランジスタＴＲ26とから成り、電界効果トランジスタＴＲ25のゲート電極には定電圧回路４３から一定の電圧が印加され、電界効果トランジスタＴＲ26のゲート電極が差動回路４１の出力端に接続されている。
【０１０３】
そして、ｐチャネル型電界効果トランジスタＴＲ25のドレイン電極と、ｎチャネル型電界効果トランジスタＴＲ26のドレイン電極との共通接続点（ノード）が、実施例４の差動型コンパレータ装置の出力端（出力ノード）となる。この出力端には、発光部駆動用トランジスタＴＲDrvのゲート電極が接続されている。発光部駆動用トランジスタＴＲDrvは、ソース接地回路４４から第１の所定電圧（Ｌ）が出力されたときオン状態となり、発光部１０に電流を供給する。この発光部駆動用トランジスタＴＲDrvの駆動の下に、発光部１０が発光する。
【実施例５】
【０１０４】
実施例５は、実施例３及び実施例４の変形である。ところで、チョッパー型コンパレータ装置では、図１０のタイミング波形図において、第３番目の表示フレームに示すように、白表示時にはｂ点の電位は常に、１段目のＣＭＯＳインバータ３１の反転レベル（中間電位）の付近にある。そのため、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間（鋸波形の電圧が閾値電圧を超える区間）で、１段目のＣＭＯＳインバータ３１を構成する電界効果トランジスタＴＲ11，ＴＲ12に貫通電流が流れる。尚、図１０のタイミング波形図において、第１番目の表示フレームは、黒表示時の電位関係を表わしている。また、図１０あるいは後述する図１１には、走査線ＳＣＬの電位（走査信号の電位）、制御パルスＬＣＰの電位、データ線ＤＴＬの電位（信号電圧ＶSigの電位）、ｃ点（容量部Ｃ1の一端）の電位、ｂ点（容量部Ｃ1の他端）の電位、貫通電流及び発光部１０の発光状態が示されている。
【０１０５】
この貫通電流については、チョッパー型コンパレータ装置に限らず、差動型コンパレータ装置に対しても云える問題である。即ち、差動型コンパレータ装置の場合、定電流源４２を用いているため、常に貫通電流が流れることになる。
【０１０６】
実施例５にあっては、制御パルスＬＣＰによってコンパレータ装置の作動／不作動が制御される。そして、これによって、駆動回路１１を流れる暗電流あるいは貫通電流を低減させることができる。具体的には、実施例５にあっては、コンパレータ装置として、図７Ｂに等価回路図を示すチョッパー型コンパレータ装置を用い、あるいは又、図８Ｂに等価回路図を示す差動型コンパレータ装置を用いる。
【０１０７】
図７Ｂに示すように、実施例５のチョッパー型コンパレータ装置は、実施例３のチョッパー型コンパレータ装置の構成要素に加えて、制御パルスＬＣＰによってコンパレータ装置の作動／不作動を制御する制御部３５を有する。制御部３５は、比較部、特に、インバータ回路３０の作動／不作動を制御することによって、コンパレータ装置の作動／不作動を制御する。
【０１０８】
制御部３５は、インバータ回路３０、より具体的には、１段目のＣＭＯＳインバータ３１に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路（便宜上、『第１スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ17を有している。ｐチャネル型電界効果トランジスタＴＲ17は、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間（鋸波形の電圧が閾値電圧を超える区間）で、オフ状態となり、１段目のＣＭＯＳインバータ３１を高電位側の電源Ｖddから切り離すことで、コンパレータ装置を不作動とする。
【０１０９】
ここで、制御パルスＬＣＰの鋸波形の振幅は、信号電圧（発光強度信号）ＶSigの可変範囲内に収まっていればよく、その電位の絶対値には任意性がある。従って、図７Ｂに示した例では、制御パルスＬＣＰの高レベル区間の電位がほぼ電源Ｖddの電位になるように設定し、制御パルスＬＣＰの高レベル区間で、ｐチャネル型電界効果トランジスタＴＲ17がオフ状態となることによって１段目のＣＭＯＳインバータ３１を電源Ｖddから切り離すようにしている。
【０１１０】
一方、制御パルスＬＣＰの高レベル区間であっても、走査線ＳＣＬを通して与えられる走査信号が高レベルになるときには、コンパレータ装置を作動させる必要がある。そのため、制御部３５は、ｐチャネル型電界効果トランジスタＴＲ17に加えて、第２スイッチ回路として、例えば、ｐチャネル型電界効果トランジスタＴＲ18を有している。ｐチャネル型電界効果トランジスタＴＲ18は、第１スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ17に対して並列に接続されている。ｐチャネル型電界効果トランジスタＴＲ18のゲート電極には、インバータ１４を介して走査信号が印加される。これにより、第２スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ18は、走査信号が高レベルになるとオン状態となり、１段目のＣＭＯＳインバータ３１を電源Ｖddに接続する。
【０１１１】
上記の構成の実施例５のチョッパー型コンパレータ装置の動作について、図１１のタイミング波形図を用いて、白表示時の第３番目の表示フレームに着目して説明する。
【０１１２】
前述したように、白表示時にはｂ点の電位は常に、１段目のＣＭＯＳインバータ３１の反転レベル（中間電位）の付近にある。これに対し、制御部３５を構成する第１スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ17）は、制御パルスＬＣＰの鋸波形の電圧が閾値電圧を超える区間でオフ状態となり、１段目のＣＭＯＳインバータ３１を電源Ｖddから切り離し、コンパレータ装置を不作動とする。これによって、コンパレータ装置を作動させる必要がないときに、１段目のＣＭＯＳインバータ３１に貫通電流が流れることを阻止することができる。因みに、コンパレータ装置を不作動としない場合には、図１１に破線で示すように、１段目のＣＭＯＳインバータ３１を構成する電界効果トランジスタＴＲ11，ＴＲ12に貫通電流が流れる。
【０１１３】
また、走査線ＳＣＬを通して与えられる走査信号が高レベルになるときには、インバータ１４を介した走査信号の反転信号に応答して、制御部３５を構成する第２スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ18）がオン状態になる。これにより、１段目のＣＭＯＳインバータ３１が第２スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ18）を通して正電位側の電源Ｖddに接続されるため、コンパレータ装置が作動状態となる。その結果、制御パルスＬＣＰの高レベル区間であっても、コンパレータ装置を作動させる必要があるときには、コンパレータ装置を確実に作動状態とすることができる。
【０１１４】
コンパレータ装置として差動型コンパレータ装置を用いる場合にあっては、図８Ｂに示すように、差動回路４１及び定電流源４２を有する比較部の作動／不作動を制御パルスＬＣＰによって制御する制御部４５を有する。
【０１１５】
制御部４５は、定電流源４２に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路（制御部３５を構成するスイッチ回路と区別するために、便宜上、『第３スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ28を有している。第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28は、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間でオフ状態となり、差動回路４１への電流供給経路を遮断する。
【０１１６】
ここでは、第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28を定電流源４２に対して差動回路４１側に直列に挿入する構成を採っているが、定電流源４２に対して電源Ｖdd側に直列に挿入する構成を採ることも可能である。
【０１１７】
制御部４５は、更に、定電流源４２を構成するｐチャネル型電界効果トランジスタＴＲ27のゲート電極に定電圧を与える定電圧回路４３に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路（制御部３５を構成する第２スイッチ回路と区別するために、便宜上、『第４スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ29を有している。第４スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ29は、第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28と同様に、制御パルスＬＣＰの高レベル区間でオフ状態となり、定電圧回路４３の電流供給経路を遮断する。
【０１１８】
このように、コンパレータ装置として差動型コンパレータ装置を用いる場合にあっても、制御パルスＬＣＰの高レベル区間に、差動回路４１への電流供給経路、及び、定電圧回路４３の電流供給経路を遮断し、コンパレータ装置を不作動とすることで、貫通電流が流れることを確実に阻止することができる。
【実施例６】
【０１１９】
実施例６は、実施例５の変形である。実施例６にあっては、実施例５のチョッパー型コンパレータ装置において、インバータ回路３０に対して直列に抵抗要素が接続される。そして、これによって、制御パルスの高レベル区間以外で流れる貫通電流を抑えることができるために、駆動回路１１を流れる暗電流あるいは貫通電流を更に低減させることができる。具体的には、実施例６にあっては、コンパレータ装置として、図１２に等価回路図を示すチョッパー型コンパレータ装置を用いる。
【０１２０】
実施例６のチョッパー型コンパレータ装置にあっては、インバータ回路３０に対して直列に接続される抵抗要素として、ゲート電極とドレイン電極とが共通に接続された、ダイオード接続構成の電界効果トランジスタが用いられている。抵抗要素としては、ダイオード接続構成の電界効果トランジスタの他、ダイオード素子や抵抗素子等を用いることもできる。
【０１２１】
インバータ回路３０において、１段目のＣＭＯＳインバータ３１に対して、高電位側の電源Ｖdd側に、ダイオード接続構成のｐチャネル型電界効果トランジスタＴＲ41が直列に接続されており、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ42，ＴＲ43が直列に接続されている。２段目のＣＭＯＳインバータ３２に対しても、１段目と同様に、ダイオード接続構成のｐチャネル型電界効果トランジスタＴＲ44及びダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ45，ＴＲ46が、それぞれ、直列に接続されている。
【０１２２】
このように、実施例６のチョッパー型コンパレータ装置において、インバータ回路３０に対して直列に抵抗要素を挿入し、回路の抵抗値を上げることで、実施例５の作用、効果に加えて、制御パルスの高レベル区間以外、特に、反転動作時に流れる貫通電流を抑えることができる。但し、回路の抵抗値を上げると、インバータ回路３０の出力電圧が電源Ｖdd−電源ＧＮＤに振り切れなくなる懸念がある。
【０１２３】
そこで、実施例６のチョッパー型コンパレータ装置にあっては、インバータ回路３０について、２段目のＣＭＯＳインバータ３２の後段に、例えば２段のＣＭＯＳインバータ３６，３７を追加した構成を採っている。３段目のＣＭＯＳインバータ３６は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型電界効果トランジスタＴＲ51とｎチャネル型電界効果トランジスタＴＲ52とから成るＣＭＯＳインバータである。４段目のＣＭＯＳインバータ３７も、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型電界効果トランジスタＴＲ53とｎチャネル型電界効果トランジスタＴＲ54とから成るＣＭＯＳインバータである。
【０１２４】
実施例６のチョッパー型コンパレータ装置にあっては、３段目、４段目のＣＭＯＳインバータ３６，３７に対しても、抵抗要素を直列に挿入することで、これらの３段目、４段目のＣＭＯＳインバータ３６，３７に流れる貫通電流を抑えるようにしている。具体的には、３段目のＣＭＯＳインバータ３６に対して、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ55，ＴＲ56が抵抗要素として直列に挿入されている。また、４段目のＣＭＯＳインバータ３７に対しても、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ57が抵抗要素として直列に挿入されている。
【実施例７】
【０１２５】
実施例７は、本開示の第２の態様及び第４の態様（具体的には、第４Ａの態様）に係る表示装置及びその駆動方法に関し、更には、本開示の第２の態様に係る制御パルス生成装置に関する。実施例７の表示装置における発光部及び駆動回路から構成された画素１の等価回路図を、図１３に示す。また、実施例７の表示装置を構成する回路の概念図を図１４に示す。図面の簡素化のため、図１４においては画素の図示を省略し、３つの画素ブロックを図示している。更には、実施例７の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図１５に示し、実施例７の表示装置における制御パルス生成回路の概念図を図１６に示す。
【０１２６】
実施例７の表示装置、あるいは、実施例７の表示装置の駆動方法における表示装置は、本開示の第２の態様に係る表示装置あるいはその駆動方法に則って説明すると、発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素（より具体的には、副画素であり、以下においても同様である）１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置である。そして、画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている。
【０１２７】
そして、各駆動回路１１は、
（ａ）制御パルスＬＣＰと信号電圧ＶSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
（ｂ）コンパレータ装置からの所定電圧に応じて発光部１０に電流を供給し、発光部１０を発光させる発光部駆動用トランジスタＴＲDrv、
を備えている。尚、信号電圧ＶSigは、具体的には、画素１における発光状態（輝度）を制御する映像信号電圧である。コンパレータ装置は、具体的には、実施例１において説明したコンパレータ装置（第１の構成のコンパレータ装置）と同様の構成、構造を有する。
【０１２８】
そして、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させないように構成されている。
【０１２９】
また、実施例７の表示装置は、あるいは、実施例７の表示装置の駆動方法における表示装置は、本開示の第４の態様に係る表示装置あるいはその駆動方法に則って説明すると、
発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置である。ここで、例えば、駆動回路１１は、実施例１において説明したと同様の構成、構造を有するコンパレータ装置を備えている。
【０１３０】
そして、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させないように構成されている。
【０１３１】
例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロック集合体に分割されているが、Ｐ＝４とする。すると、第１番目の画素ブロック集合体には第１行目の画素群から第２７０行目の画素群が含まれ、第２番目の画素ブロック集合体には第２７１行目の画素群から第５４０行目の画素群が含まれ、第３番目の画素ブロック集合体には第５４１行目の画素群から第８１０行目の画素群が含まれ、第４番目の画素ブロック集合体には第８１１行目の画素群から第１０８０行目の画素群が含まれる。また、各画素ブロック集合体は、６つの画素ブロックから構成される。
【０１３２】
第１画素ブロック集合体
第１画素ブロック    第      １行目の画素群〜第    ４５行目の画素群
第２画素ブロック    第    ４６行目の画素群〜第    ９０行目の画素群
第３画素ブロック    第    ９１行目の画素群〜第  １３５行目の画素群
第４画素ブロック    第  １３６行目の画素群〜第  １８０行目の画素群
第５画素ブロック    第  １８１行目の画素群〜第  ２２５行目の画素群
第６画素ブロック    第  ２２６行目の画素群〜第  ２７０行目の画素群
第２画素ブロック集合体
第１画素ブロック    第  ２７１行目の画素群〜第  ３１５行目の画素群
第２画素ブロック    第  ３１６行目の画素群〜第  ３６０行目の画素群
第３画素ブロック    第  ３６１行目の画素群〜第  ４０５行目の画素群
第４画素ブロック    第  ４０６行目の画素群〜第  ４５０行目の画素群
第５画素ブロック    第  ４５１行目の画素群〜第  ４９５行目の画素群
第６画素ブロック    第  ４９６行目の画素群〜第  ５４０行目の画素群
第３画素ブロック集合体
第１画素ブロック    第  ５４１行目の画素群〜第  ５８５行目の画素群
第２画素ブロック    第  ５８６行目の画素群〜第  ６３０行目の画素群
第３画素ブロック    第  ６３１行目の画素群〜第  ６７５行目の画素群
第４画素ブロック    第  ６７６行目の画素群〜第  ７２０行目の画素群
第５画素ブロック    第  ７２１行目の画素群〜第  ７６５行目の画素群
第６画素ブロック    第  ７６６行目の画素群〜第  ８１０行目の画素群
第４画素ブロック集合体
第１画素ブロック    第  ８１１行目の画素群〜第  ８５５行目の画素群
第２画素ブロック    第  ８５６行目の画素群〜第  ９００行目の画素群
第３画素ブロック    第  ９０１行目の画素群〜第  ９４５行目の画素群
第４画素ブロック    第  ９４６行目の画素群〜第  ９９０行目の画素群
第５画素ブロック    第  ９９１行目の画素群〜第１０３５行目の画素群
第６画素ブロック    第１０３６行目の画素群〜第１０８０行目の画素群
【０１３３】
実施例７にあっては、制御パルス生成回路７０４が、各画素ブロックに１つ備えられている。即ち、各画素ブロックは、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路７０４を１つ、備えており、制御パルス生成回路７０４の集合体（具体的には、実施例７にあっては、４つの制御パルス生成回路７０４）から制御パルス生成装置７０３が構成される。
【０１３４】
即ち、実施例７の制御パルス生成装置７０３は、
発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路７０４を備えており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体に配された制御パルス生成回路７０４は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置における駆動回路１１を制御するために、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路である。そして、各画素ブロック集合体に属する制御パルス生成回路は、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素１を構成する駆動回路１１から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素１を構成する駆動回路１１まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素１を構成する駆動回路１１に制御パルスを供給しているとき、残りの画素ブロックに属する画素１を構成する駆動回路１１に制御パルスを供給しない。ここで、制御パルス生成回路７０７にあっては、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しない。
【０１３５】
各画素ブロック集合体の各画素ブロックにおける各画素の動作（具体的には、［信号電圧書込み期間］、［画素ブロック発光期間］）は、実質的に、実施例１において説明したと同様である。
【０１３６】
実施例７の表示装置あるいはその駆動方法にあっては、複数の制御パルスＬＣＰに基づき、発光部１０が、複数回、発光する。あるいは又、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧ＶSigに基づく電位とに基づき、発光部１０が、複数回、発光する。あるいは又、制御パルス生成回路７０４にあっては、複数の制御パルスＬＣＰに基づき、発光部１０を、複数回、発光させる。複数の制御パルスＬＣＰの時間間隔は一定である。具体的には、実施例７にあっては、画素ブロック集合体発光期間において、２つの制御パルスＬＣＰが、各画素ブロック集合体を構成する全画素１に送られ、各画素１は、２回、発光する。
【０１３７】
図１５に模式的に示すように、実施例７の表示装置あるいはその駆動方法にあっては、１表示フレームにおいて、６個の制御パルスＬＣＰが１つの画素ブロック集合体において生成され、合計２４個の制御パルスＬＣＰが２４の画素ブロックへ供給される。Ｐ個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている（位相差がある）。尚、図１５において、４つの制御パルス生成回路７０４のそれぞれからの制御パルスを「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」で示し、（）内の数字の内、左側の数字は画素ブロック集合体の番号を意味し、右側の数字は画素ブロックの番号を意味する。即ち、（３，４）は、第３番目の画素ブロック集合体における第４番目の画素ブロックを指す。更には、各画素ブロックにおける下向きの三角形はその期間、画素が発光していることを意味する。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。あるいは又、制御パルス生成装置７０３にあっては、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図１５に示した例では、１表示フレーム内における制御パルスＬＣＰの数は２４であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は２である。２つの画素ブロックにおいて、制御パルスＬＣＰが重なりあっている。即ち、２つの画素ブロックが同時に発光状態となる。１表示フレームにおいて、常に、いずれかの画素ブロックが発光しており、同時に、１表示フレームにおいて、発光していない画素ブロックが存在する。このような形態は、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御パルスＬＣＰから一部分（２つの連続した制御パルスＬＣＰ）を取り出し、駆動回路１１に供給すればよい。
【０１３８】
制御パルスＬＣＰの電圧の変化は、図１Ｂに模式的に示したように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路において生成された制御パルスＬＣＰのばらつきも考慮する必要がある。実施例７の表示装置にあっては、各制御パルス生成回路７０４において、以下の方法に基づき、制御パルスＬＣＰのばらつきの発生を抑制しているので、発光状態のばらつき発生を防止することができる。
【０１３９】
より具体的には、図１６に概念図を示すように、制御パルス生成回路７０４において、メモリ２１に格納してある制御パルスの波形信号データをコントローラ２２によって読み出し、読み出された波形信号データをＤ／Ａコンバータ２３に送り、Ｄ／Ａコンバータ２３において電圧に変換し、電圧をローパスフィルター２４で積分することで、（１／γ）乗カーブを有する制御パルスを作成する。そして、制御パルスをアンプリファイア２５を介して、複数（実施例７にあっては６個）のマルチプレクサ２６に分配し、コントローラ２２の制御下、マルチプレクサ２６によって、一連の制御パルスＬＣＰにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群（具体的には、６つの連続した制御パルスＬＣＰから成る制御パルス群を６組）を作成する。尚、後述するように、メモリ２１やコントローラ２２は、制御パルス生成装置７０３に配置してもよい。即ち、メモリ２１やコントローラ２２は１組とすることができる。
【０１４０】
以上は、実施例１において説明した制御パルス生成回路１０３と同様である。実施例７において、制御パルス生成回路７０４は、制御パルス発生部と出力部との間に容量素子２７を備えており、更に、容量素子２７と出力部の間に、スイッチ２８を介して、制御パルス生成回路７０４に共通な直流電源２９が接続されている。即ち、制御パルス発生部（源信号発生器）と出力部との間に容量素子２７を配することで、制御パルス発生部と出力部とを分離し（即ち、直流成分が伝達されず）、一の制御パルスＬＣＰから次の制御パルスＬＣＰまでの期間において、制御パルス生成回路７０４に共通な直流電源２９によって容量素子２７を充電することで、一の制御パルスＬＣＰと次の制御パルスＬＣＰとの間の直流電位差を無くすことができる。具体的には、アンプリファイア２５とマルチプレクサ２６との間に容量素子（コンデンサ）２７が配されており、容量素子２７とマルチプレクサ２６との間に、スイッチ２８を介して、制御パルス生成回路７０４に共通な直流電源２９から電圧が供給される構成となっている。スイッチ２８のオン／オフは、コントローラ２２によって制御される。
【０１４１】
図１６に概念図を示し、以上に説明した実施例７の表示装置にあっては、各画素ブロック集合体は制御パルス生成回路７０４を備えており、各制御パルス生成回路７０４はメモリ２１及びコントローラ２２を備えているとしたが、メモリ２１及びコントローラ２２は、各制御パルス生成回路で共通化することもできる。このような制御パルス生成回路の概念図を図１７に示す。尚、図１７には、Ｄ／Ａコンバータを２つ（Ｄ／Ａコンバータ２３−ａ，２３−ｂ）、ローパスフィルターを２つ（ローパスフィルター２４−ａ，２４−ｂ）、アンプリファイアを２つ（アンプリファイア２５−ａ，２５−ｂ）、容量素子を２つ（容量素子２７−ａ，２７−ｂ）、スイッチを２つ（スイッチ２８−ａ，２８−ｂ）、図示している。ここで、実際には、実施例７にあっては、制御パルス生成回路が４つ、備えられているので、４つの制御パルス生成回路に対して、１つのメモリ２１及び１つのコントローラ２２を共通化してもよいし、例えば、２つの制御パルス生成回路に対して、１つのメモリ２１及び１つのコントローラ２２を共通化してもよい。
【０１４２】
そして、このような構成を採用することで、図１８に模式図を示すように、たとえ、鋸波形の電圧変化を有する制御パルスＬＣＰの電圧にオフセット（変動）が生じたとしても、制御パルス生成回路７０４に共通な直流電源２９を用いることで、制御パルスＬＣＰの電圧におけるオフセットを無くすことができる。即ち、一の制御パルスＬＣＰと次の制御パルスＬＣＰとの間の直流電位差を無くすことができ、それぞれの制御パルス生成回路７０４における制御パルスＬＣＰの生成におけるばらつき発生を、効率良く、確実に抑制することができる。
【０１４３】
しかも、制御パルス生成回路間における制御パルスＬＣＰの生成におけるばらつき発生を、効率良く、確実に抑制することができる。即ち、複数の制御パルス生成回路７０４に共通な直流電源２９によってそれぞれの制御パルス生成回路７０４を構成する容量素子２７を充電することで、或る制御パルス生成回路７０４からの制御パルスＬＣＰと、別の制御パルス生成回路７０４からの制御パルスＬＣＰとの間の直流電位差（オフセット、ＤＣ誤差）を無くすことができる。具体的には、図１９の中段に示すように、例えば、第１番目の画素ブロック集合体に配された第１番目の制御パルス生成回路を構成するアンプリファイア２５−ａからの出力と、第２番目の画素ブロック集合体に配された第２番目の制御パルス生成回路を構成するアンプリファイア２５−ｂからの出力との間に、直流電位差（ＤＣ誤差）が存在しているとする。ここで、第１番目の画素ブロック集合体に配された第１番目の制御パルス生成回路を構成するスイッチ２８−ａ、第２番目の画素ブロック集合体に配された第２番目の制御パルス生成回路を構成するスイッチ２８−ｂを順次、オン状態とすることで（図１９の上段参照）、図１９の下段に示すように、第１番目の画素ブロック集合体に配された第１番目の制御パルス生成回路７０４からの制御パルスＬＣＰと、第２番目の画素ブロック集合体に配された第２番目の制御パルス生成回路７０４からの制御パルスＬＣＰとの間の直流電位差を無くすことができる。尚、図１９においては、図面の表示が煩雑にならないように、複数の制御パルスＬＣＰの発生に対して、１回のスイッチ２８の動作を示したが、１回の制御パルスＬＣＰの発生に対して、１回のスイッチ２８の動作としてもよい。また、容量素子２７の充電期間中（図１９の下段においては、「Ａ」，「Ｂ」で示す）、制御パルスをマスクすることで、容量素子２７の充電期間中、制御パルスが画素ブロックに供給されることはない。
【０１４４】
そして、信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロック集合体の第１番目の画素ブロックから第４番目の画素ブロック集合体の第６番目の画素ブロックまで、２４個の画素ブロックにおいて、順次、実行する。即ち、図１５に示すように、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している。
【０１４５】
実施例７にあっては、一部の画素ブロック（例えば、第１番目の画素ブロック集合体の第２番目の画素ブロック及び第３番目の画素ブロック）に属する画素を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素を構成する発光部１０を発光させないので、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、１表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、例えば、第１番目の画素ブロック集合体の第２番目の画素ブロック及び第３番目の画素ブロックに属する画素を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素を構成する発光部１０を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
【０１４６】
実施例２〜実施例６において説明した各種の構成、構造を、実施例７に対して適用することができることは云うまでもない。
【実施例８】
【０１４７】
実施例１〜実施例７にあっては、制御パルスＬＣＰの電圧変化の波高値は同じであるし、また、制御パルスＬＣＰの電圧変化パターンは同じである。それ故、このような制御パルスＬＣＰを用いる場合、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率は、制御パルスＬＣＰの電圧変化パターンによって一義的に決まってしまう。
【０１４８】
実施例８は、実施例１〜実施例６の変形であり、本開示の第３Ｂの態様に係る表示装置及びその駆動方法に関する。実施例８の表示装置における発光部及び駆動回路から構成された画素１の等価回路図を図２２に示し、１つの画素の動作を説明するための制御パルス等を示す模式図を図２０Ａ、図２０Ｂに示し、制御パルスの一部分を拡大した模式図を図２１Ａ、図２１Ｂに示す。
【０１４９】
実施例８にあっては、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧ＶSigに基づく電位とに基づき、発光部１０が、複数回、発光する点は、実施例１〜実施例６と同様である。しかしながら、実施例８にあっては、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類（実施例８にあっては、具体的には、２種類）の制御パルスＬＣＰ1，ＬＣＰ2から成り、複数（具体的には、実施例８にあっては、２種類）の制御パルスＬＣＰ1，ＬＣＰ2と同じ数（実施例８にあっては、具体的には、２つ）の制御パルス生成回路１０３1，１０３2を備えている（図２２参照）。制御パルス生成回路１０３1，１０３2から駆動回路１１への制御パルスＬＣＰ1，ＬＣＰ2の送出は、コントローラ２２の制御下、切替えスイッチ１０３3，１０３4によって切り替えられる。
【０１５０】
そして、少なくとも２種類（実施例８にあっては、２種類）の制御パルスＬＣＰ1，ＬＣＰ2は電圧変化パターンが異なる。更には、発光部１０が発光する回数は、信号電圧ＶSigに基づく電位に依存する。また、所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部１０の発光する回数が異なる。
【０１５１】
具体的には、２種類の制御パルスＬＣＰ1，ＬＣＰ2の模式図を図２０Ａ、図２０Ｂに示すように、各制御パルスＬＣＰ1，ＬＣＰ2の電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。ここで、電圧変化の波高値の絶対値｜ＰＨ1｜が大きい制御パルスを第１制御パルスＬＣＰ1とし、電圧変化の波高値の絶対値｜ＰＨ2｜が小さい制御パルスを第２制御パルスＬＣＰ2とする。図２０Ａに示すように、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜を超え、｜ＰＨ1｜以下である場合には、第１制御パルスＬＣＰ1の制御下、発光部１０は、合計、２回、発光する。一方、図２０Ｂに示すように、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜以下である場合には、第１制御パルスＬＣＰ1及び第２制御パルスＬＣＰ2の制御下、発光部１０は、合計、４回、発光する。従って、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率を、実施例１〜実施例６よりも大きくすることができる。尚、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路１１に供給される。図２、図３に示した奇数番目の制御パルスが第２制御パルスＬＣＰ2に相当し、偶数番目の制御パルスが第１制御パルスＬＣＰ1に相当する。
【０１５２】
尚、実施例８にあっては、第２制御パルスＬＣＰ2における所定の電圧Ｖpdと等しい第１制御パルスＬＣＰ1における電圧において第１制御パルスＬＣＰ1の波形は不連続に変化する。具体的には、
｜Ｖpd｜＝｜ＰＨ2｜
とした。具体的には、図２１Ａに模式図を示すように、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜を超え、｜ＰＨ1｜以下である領域にあっては、第１制御パルスＬＣＰ1の電圧は、上記の式（１−１）、式（１−２）に従う。一方、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜以下である領域にあっては、第１制御パルスＬＣＰ1の電圧と第２制御パルスＬＣＰ2の電圧の合計も、Ｖ0の値は異なるが、上記の式（１−１）、式（１−２）に従う。云い換えれば、第２制御パルスＬＣＰ2における所定の電圧Ｖpdの絶対値を超える第１制御パルスＬＣＰ1の電圧と、所定の電圧Ｖpdの絶対値以下における第１制御パルスＬＣＰ1と第２制御パルスＬＣＰ2とを合成した合成パルスの電圧の合計は、式（１−１）、式（１−２）に従う。こうして、時間の経過と共に変化する制御パルスＬＣＰ1，ＬＣＰ2の電圧によってガンマ補正がなされる。後述する実施例９においても同様とすることができる。
【０１５３】
ところで、前述したように、制御パルスＬＣＰの電圧の変化は、図１Ｂに模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。即ち、第２制御パルスＬＣＰ2における電圧変化パターンの先端部あるいはその近傍の電圧（電圧ＰＨ2あるいはその近傍の電圧）が、不安定となり易い場合がある。
【０１５４】
このような場合、画像出力信号回路１０４に入力する、電圧ＰＨ2あるいはその近傍の電圧と等しい入力信号電圧ＶSigを、画像出力信号回路１０４において電圧変換し、電圧変換後の信号電圧（以下、便宜上、『出力信号電圧ＶSig』と呼ぶ場合がある）として駆動回路１１に送出することが好ましい。入力信号電圧ＶSigと出力信号電圧ＶSigとの関係の一例を、図２３Ａに示し、この関係をグラフ化したものを図２３Ｂに示す。尚、入力信号電圧ＶSig及び出力信号電圧ＶSigの値は、実際の電圧を示すものではない。また、入力信号電圧ＶSigの値が９乃至１２の範囲において、第２制御パルスＬＣＰ2における電圧変化パターンの先端部が不安定となると想定している。図２３Ｂにおいて、四角印のグラフは、出力信号電圧ＶSigを示し、菱形印のグラフは、入力信号電圧ＶSigを何ら変換しないで出力したときの出力信号電圧ＶSigを示す。入力信号電圧ＶSigと出力信号電圧ＶSigとの関係を各種の試験を行い決定し、テーブル化して、画像出力信号回路１０４に記憶させておけばよい。そして、画像出力信号回路１０４において、入力信号電圧ＶSigから、テーブル化された入力信号電圧ＶSigと出力信号電圧ＶSigとの関係に基づき出力信号電圧ＶSigを求めればよい。後述する実施例９においても同様とすることができる。
【０１５５】
あるいは又、図２１Ｂに模式図を示すように、第１制御パルスＬＣＰ1の先端部の波形形状を、矩形形状又は丸みを帯びた形状とすることが好ましい。第１制御パルスＬＣＰ1の先端部の波形形状をこのような形状とすることで、第１制御パルスＬＣＰ1の先端部近傍の電圧と等しい電圧を有する入力信号電圧ＶSigに基づく発光部の発光状態（発光時間）の安定化を図ることができる。ここで、第２制御パルスＬＣＰ2における所定の電圧Ｖpd（あるいはその近傍）での第２制御パルスの時間幅をＴ2、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧での第１制御パルスの時間幅をＴ1としたとき、
２０≦Ｔ1／Ｔ2≦１００
を満足することが好ましく、また、限定するものではないが、Ｔ1の値は、５マイクロ秒乃至１０マイクロ秒であることが好ましい。後述する実施例９においても同様とすることができる。
【０１５６】
そして、所定の電圧Ｖpdの絶対値を超える第１制御パルスＬＣＰ1の電圧変化は、第１の変化パターンであり、所定の電圧Ｖpdの絶対値以下における第１制御パルスＬＣＰ1の電圧変化は、第２の変化パターンであり、所定の電圧Ｖpdの絶対値以下における第２制御パルスＬＣＰ2の電圧変化は、第３の変化パターンである形態とすることもできる。ここで、第２の変化パターンの値と第３の変化パターンは等しい形態とすることができるし、第２の変化パターンと第３の変化パターンは異なる形態とすることもできる。前者の形態として、
第１の変化パターンにおける式（１−１）、式（１−２）のγの値
＝第２の変化パターンにおける式（１−１）、式（１−２）のγの値
＝第３の変化パターンにおける式（１−１）、式（１−２）のγの値
＝２．２
を例示することができるし、後者の形態として、
第１の変化パターンにおける式（１−１）、式（１−２）のγの値
＝第２の変化パターンにおける式（１−１）、式（１−２）のγの値
＝２．２
第３の変化パターンにおける式（１−１）、式（１−２）のγの値＝２．０
を例示することができる。また、所定の電圧Ｖpd近傍における第２制御パルスＬＣＰ2の電圧変化を、第３の変化パターンと異ならせる形態（例えば、第２制御パルスの先端部の電圧の絶対値を所定の電圧Ｖpdの絶対値よりも大きくする形態）とすることもできる。後述する実施例９においても同様とすることができる。
【０１５７】
第１の変化パターンにおける式（１−１）、式（１−２）のγの値
＝第２の変化パターンにおける式（１−１）、式（１−２）のγの値
＝２．２
第３の変化パターンにおける式（１−１）、式（１−２）のγの値＝２．０
とした場合であっても、前述したと同様に、第２制御パルスＬＣＰ2における電圧変化パターンの先端部あるいはその近傍の電圧（電圧ＰＨ2あるいはその近傍の電圧）が、不安定となり易い場合がある。このような場合、電圧ＰＨ2あるいはその近傍の電圧と等しい入力信号電圧ＶSigを、画像出力信号回路１０４において電圧変換し、出力信号電圧ＶSigとして駆動回路１１に送出することが好ましい。入力信号電圧ＶSigと出力信号電圧ＶSigとの関係の一例を、図２４Ａに示し、この関係をグラフ化したものを図２４Ｂに示す。尚、入力信号電圧ＶSig及び出力信号電圧ＶSigの値は、実際の電圧を示すものではない。入力信号電圧ＶSigと出力信号電圧ＶSigとの関係を各種の試験を行い決定し、テーブル化して、画像出力信号回路１０４に記憶させておけばよい。そして、画像出力信号回路１０４において、入力信号電圧ＶSigから、テーブル化された入力信号電圧ＶSigと出力信号電圧ＶSigとの関係に基づき出力信号電圧ＶSigを求めればよい。図２４Ｂにおいて、四角印のグラフは、出力信号電圧ＶSigを示し、菱形印のグラフは、入力信号電圧ＶSigを何ら変換しないで出力したときの出力信号電圧ＶSigを示す。
【０１５８】
以上の点を除き、実施例８の表示装置及びその駆動方法は、実施例１〜実施例６と同様とすることができるので、詳細な説明は省略する。
【実施例９】
【０１５９】
実施例９は、実施例７の変形であり、本開示の第４Ｂの態様に係る表示装置及びその駆動方法に関する。実施例９にあっても、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧ＶSigに基づく電位とに基づき、発光部１０が、複数回、発光する点は、実施例７と同様である。しかしながら、実施例９にあっては、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類（実施例９にあっては、具体的には、２種類）の制御パルスＬＣＰ1，ＬＣＰ2から成り、各画素ブロック集合体は、複数（具体的には、実施例９にあっては、２種類）の制御パルスＬＣＰと同じ数（実施例９にあっては、具体的には、２つ）の制御パルス生成回路を備えている。制御パルス生成回路から駆動回路１１への制御パルスＬＣＰ1，ＬＣＰ2の送出は、コントローラ２２の制御下、切替えスイッチによって切り替えられる。
【０１６０】
そして、実施例８と同様に、少なくとも２種類（実施例９にあっては、２種類）の制御パルスＬＣＰ1，ＬＣＰ2は電圧変化パターンが異なる。更には、発光部１０が発光する回数は、信号電圧ＶSigに基づく電位に依存する。所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部１０の発光する回数が異なる。具体的には、図２０Ａ、図２０Ｂに示したと同様に、各制御パルスＬＣＰ1，ＬＣＰ2の電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。
【０１６１】
そして、図１５において、制御パルス生成回路のそれぞれからの制御パルスを「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」の系列で示したが、各系列の制御パルスにおける奇数番目の制御パルスが第２制御パルスＬＣＰ2に相当し、偶数番目の制御パルスが第１制御パルスＬＣＰ1に相当する。また、各系列（４つの画素ブロック集合体のそれぞれ）には、２つの制御パルス生成回路が備えられている。具体的には、図２０Ａに示したと同様に、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜を超え、｜ＰＨ1｜以下である場合には、第１制御パルスＬＣＰ1の制御下、発光部１０は、１回、発光する。一方、信号電圧ＶSigの絶対値｜ＶSig｜が、｜ＰＨ2｜以下である場合には、第１制御パルスＬＣＰ1及び第２制御パルスＬＣＰ2の制御下、発光部１０は、合計、２回、発光する。従って、最も明るい階調を表現する発光期間と、最も暗い階調を表現する発光期間との比率を、実施例７よりも大きくすることができる。尚、電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路１１に供給される。
【０１６２】
以上の点を除き、実施例９の表示装置及びその駆動方法は、実施例７と同様とすることができるので、詳細な説明は省略する。
【０１６３】
実施例９の変形例を、図２５及び図２６に示す。尚、これらの図２５、図２６は、図１５に示したと同様の、実施例９の表示装置における画素ブロック集合体への複数の制御パルスの供給を模式的に示す図である。
【０１６４】
ここで、図２５にあっては、画素群は第１の方向に沿ってＰ＝４個の画素ブロック集合体に分割されており、第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp＝６個の画素ブロックに分割されており、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の、具体的には、４種類の制御パルスから成り、各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている。尚、制御パルス「ｄ」は、電圧変化の波高値の絶対値が最も小さい制御パルスであり、制御パルス「ｃ」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「ｂ」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「ａ」は、電圧変化の波高値の絶対値が最も大きい制御パルスである。１フレーム期間において、制御パルス「ｄ」、制御パルス「ｃ」、制御パルス「ｂ」、制御パルス「ａ」、制御パルス「ｄ」、制御パルス「ｃ」、制御パルス「ｂ」、制御パルス「ａ」の並び順で、各制御パルスが制御部１１に送出される。暗い階調で、制御パルス「ａ」のみで発光する場合であっても、発光の時間が大きくずれないため、フリッカー等の違和感を感じ難い。
【０１６５】
また、図２６にあっては、画素群は第１の方向に沿ってＰ＝５個の画素ブロック集合体に分割されており、第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp＝４個の画素ブロックに分割されており、複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の、具体的には、４種類の制御パルスから成り、各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている。尚、制御パルス「Ｄ」は、電圧変化の波高値の絶対値が最も小さい制御パルスであり、制御パルス「Ｃ」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「Ｂ」は、電圧変化の波高値の絶対値が次に小さい制御パルスであり、制御パルス「Ａ」は、電圧変化の波高値の絶対値が最も大きい制御パルスである。１フレーム期間において、制御パルス「Ｄ」、制御パルス「Ｄ」、制御パルス「Ｃ」、制御パルス「Ｂ」、制御パルス「Ｄ」、制御パルス「Ｄ」、制御パルス「Ｃ」、制御パルス「Ｂ」、制御パルス「Ａ」の並び順で、各制御パルスが制御部１１に送出される。このような場合にあっても、暗い階調で、制御パルス「ａ」のみで発光する場合であっても、発光の時間が大きくずれないため、フリッカー等の違和感を感じ難い。
【０１６６】
以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した表示装置の構成、構造、発光部や駆動回路、表示装置に備えられた各種の回路は例示であり、適宜、変更することができる。実施例においては、信号書込みトランジスタをｎチャネル型とし、発光部駆動用トランジスタをｐチャネル型としたが、トランジスタのチャネル形成領域の導電型はこれらに限定するものではないし、制御パルスの波形も、実施例において説明した波形に限定するものではない。また、実施例においては、スイッチ部やスイッチ回路としてｎチャネル型のトランジスタ又はｐチャネル型のトランジスタを用いるとしたが、スイッチ部やスイッチ回路として用いるトランジスタのチャネル形成領域の導電型は逆であってもよいし、あるいは又、ｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続して成るトランスファスイッチとすることも可能である。
【０１６７】
実施例１〜実施例６においては、表示装置が１つの制御パルス生成回路を備えている形態を説明したが、制御パルス生成回路を、複数、備えていてもよい。そして、この場合、複数の制御パルス生成回路によって生成される制御パルスの形状を、出来る限り同形とすることが好ましく、また、複数の制御パルス生成回路によって生成される制御パルスの位相は、ずれている（位相差がある）ことが好ましい。具体的には、実施例７において説明した制御パルス生成回路を適用すればよい。これによって、画素ブロック集合体の数（Ｐ）を一層多くすることができ、画像表示品質のより一層の向上を図ることができる。また、制御パルス生成回路を制御パルス線の両端に設けてもよい。実施例においては、表示装置の画素の駆動回路を構成するコンパレータ装置に対して本開示の技術を適用するとしたが、これに限定するものではなく、本開示におけるコンパレータ装置は、鋸波形の電圧変化を有する制御パルスの鋸波形の電圧と信号電圧とを比較するコンパレータ装置（コンパレータ回路）、全般に対して適用することができるし、各種の電子機器に対して適用することもできる。ここで、電子機器として、照明装置、プロジェクター装置、ヘッドマウントディスプレイ（ＨＭＤ）、ヘッドアップディスプレイ（ＨＵＤ）、広告媒体、携帯電話、モバイル機器、ロボット、パーソナルコンピュータ、車載機器、各種家庭電気製品等を挙げることができる。尚、これらの電子機器への適用にあっては、本開示の表示装置及びその駆動方法並びに制御パルス生成装置における「画素」を『発光素子』と読み替え、「画素群」を『発光素子群』と読み替え、「画素ブロック」を『発光素子ブロック』と読み替えればよい。
【０１６８】
実施例においては、Ｐの値を６、５あるいは４としたが、Ｐの値はこれらに限定されず、例えば、１２、１８、２４、３０・・・とすることができ、あるいは又、例えば６の倍数とすることができる。
【０１６９】
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《表示装置・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
［Ａ０２］《表示装置・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
［Ａ０３］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ａ０１］に記載の表示装置。
［Ａ０４］各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ａ０２］に記載の表示装置。
［Ｂ０１］複数の制御パルスに基づき、発光部が、複数回、発光する［Ａ０１］に記載の表示装置。
［Ｂ０２］複数の制御パルスの時間間隔は一定である［Ｂ０１］に記載の表示装置。
［Ｂ０３］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ａ０１］乃至［Ｂ０２］のいずれか１項に記載の表示装置。
［Ｂ０４］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している［Ａ０１］乃至［Ｂ０３］のいずれか１項に記載の表示装置。
［Ｂ０５］１表示フレームにおいて、発光していない画素ブロックが存在する［Ａ０１］乃至［Ｂ０３］のいずれか１項に記載の表示装置。
［Ｂ０６］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ａ０１］乃至［Ｂ０５］のいずれか１項に記載の表示装置。
［Ｂ０７］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｂ０６］に記載の表示装置。
［Ｂ０８］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｂ０７］に記載の表示装置。
2015004945.tif 000004
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｂ０９］制御パルスによってコンパレータ装置の作動／不作動が制御される［Ａ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ１０］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している［Ａ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ１１］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第１入力部、容量部に接続された第２入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる［Ａ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ１２］制御パルスによってコンパレータ回路の作動／不作動が制御される［Ｂ１０］又は［Ｂ１１］に記載の表示装置。
［Ｂ１３］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている［Ａ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ１４］コンパレータ装置は、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている［Ｂ１３］に記載の表示装置。
［Ｂ１５］制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｂ１４］に記載の表示装置。
［Ｂ１６］制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する［Ｂ１５］に記載の表示装置。
［Ｂ１７］制御部は、インバータ回路に対して直列に接続された抵抗要素を有する［Ｂ１３］乃至［Ｂ１６］のいずれか１項に記載の表示装置。
［Ｂ１８］インバータ回路は、インバータが少なくとも２段縦続接続されて成る［Ｂ１３］乃至［Ｂ１７］のいずれか１項に記載の表示装置。
［Ｂ１９］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている［Ａ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ２０］コンパレータ装置は、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている［Ｂ１９］に記載の表示装置。
［Ｂ２１］制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｂ２０］に記載の表示装置。
［Ｂ２２］制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する［Ｂ２１］に記載の表示装置。
［Ｂ２３］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタは、一斉に作動状態となる［Ｂ１０］乃至［Ｂ２２］のいずれか１項に記載の表示装置。
［Ｂ２４］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われる［Ｂ２３］に記載の表示装置。
［Ｂ２５］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される［Ｂ２４］に記載の表示装置。
［Ｂ２６］発光部は発光ダイオードから構成されている［Ａ０１］乃至［Ｂ２５］のいずれか１項に記載の表示装置。
［Ｂ２７］第２の方向に配列された１列に属する画素は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路（バッファ回路）が配設されている［Ａ０１］乃至［Ｂ２６］のいずれか１項に記載の表示装置。
［Ｃ０１］《表示装置・・・第３の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
［Ｃ０２］《表示装置・・・第４の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された表示装置。
［Ｃ０３］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する［Ｃ０１］又は［Ｃ０２］に記載の表示装置。
［Ｃ０４］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｃ０１］又は請求項［Ｃ０３］に記載の表示装置。
［Ｃ０５］各画素ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｃ０２］又は［Ｃ０３］に記載の表示装置。
［Ｃ０６］制御パルスは、電圧変化の波高値が同じである［Ｃ０４］又は［Ｃ０５］に記載の表示装置。
［Ｃ０７］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｃ０１］乃至［Ｃ０６］のいずれか１項に記載の表示装置。
［Ｃ０８］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｃ０７］に記載の表示装置。
［Ｃ０９］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｃ０８］に記載の表示装置。
2015004945.tif 000005
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｃ１０］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている［Ｃ０１］に記載の表示装置。
［Ｃ１１］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
各画素ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている［Ｃ０２］に記載の表示装置。
［Ｃ１２］少なくとも２種類の制御パルスは電圧変化パターンが異なる［Ｃ１０］又は［Ｃ１１］に記載の表示装置。
［Ｃ１３］発光部が発光する回数は、信号電圧に基づく電位に依存する［Ｃ１０］乃至［Ｃ１２］のいずれか１項に記載の表示装置。
［Ｃ１４］所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる［Ｃ１３］に記載の表示装置。
［Ｃ１５］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧において第１制御パルスの波形は不連続に変化する［Ｃ１０］乃至［Ｃ１４］のいずれか１項に記載の表示装置。
［Ｃ１６］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdの絶対値を超える第１制御パルスの電圧、及び、所定の電圧Ｖpdの絶対値以下における第１制御パルスと第２制御パルスとを合成した合成パルスの電圧は、以下の式（１−１）及び式（１−２）で表される［Ｃ１０］乃至［Ｃ１４］のいずれか１項に記載の表示装置。
2015004945.tif 000006
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｃ１７］所定の電圧Ｖpdの絶対値を超える第１制御パルスの電圧変化は、第１の変化パターンであり、
所定の電圧Ｖpdの絶対値以下における第１制御パルスの電圧変化は、第２の変化パターンであり、
所定の電圧Ｖpdの絶対値以下における第２制御パルスの電圧変化は、第３の変化パターンである［Ｃ１６］に記載の表示装置。
［Ｃ１８］第２の変化パターンの値と第３の変化変化パターンの値は等しい［Ｃ１７］に記載の表示装置。
［Ｃ１９］第２の変化パターンと第３の変化パターンは異なる［Ｃ１７］に記載の表示装置。
［Ｃ２０］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第１制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である［Ｃ１０］乃至［Ｃ１９］のいずれか１項に記載の表示装置。
［Ｃ２１］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとし、第２制御パルスにおける所定の電圧Ｖpdでの第２制御パルスの時間幅をＴ2、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧での第１制御パルスの時間幅をＴ1としたとき、
２０≦Ｔ1／Ｔ2≦１００
を満足する［Ｃ１０］乃至［Ｃ２０］のいずれか１項に記載の表示装置。
［Ｃ２２］Ｔ1の値は、５マイクロ秒乃至１０マイクロ秒である［Ｃ２１］に記載の表示装置。
［Ｃ２３］電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される［Ｃ１０］乃至［Ｃ２２］のいずれか１項に記載の表示装置。
［Ｄ０１］複数の制御パルスの時間間隔は一定である［Ｃ０１］乃至［Ｃ２３］のいずれか１項に記載の表示装置。
［Ｄ０２］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｃ０１］乃至［Ｄ０１］のいずれか１項に記載の表示装置。
［Ｄ０３］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している［Ｃ０１］乃至［Ｄ０２］のいずれか１項に記載の表示装置。
［Ｄ０４］１表示フレームにおいて、発光していない画素ブロックが存在する［Ｃ０１］乃至［Ｄ０３］のいずれか１項に記載の表示装置。
［Ｄ０５］駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される［Ｃ０１］乃至［Ｄ０４］のいずれか１項に記載の表示装置。
［Ｄ０６］制御パルスによってコンパレータ装置の作動／不作動が制御される［Ｄ０５］に記載の表示装置。
［Ｄ０７］発光部は発光ダイオードから構成されている［Ｃ０１］乃至［Ｄ０６］のいずれか１項に記載の表示装置。
［Ｅ０１］《表示装置の駆動方法・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
［Ｆ０１］《表示装置の駆動方法・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有する表示装置であって、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
［Ｇ０１］《表示装置の駆動方法・・・第３の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
［Ｈ０１］《表示装置の駆動方法・・・第４の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置の駆動方法であって、
第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない表示装置の駆動方法。
［Ｊ０１］《制御パルス生成装置・・・第１の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている表示装置における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
［Ｊ０２］《制御パルス生成装置・・・第２の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された画素が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された画素群を有し、
画素群は第１の方向に沿ってＰ個の画素ブロック集合体に分割されており、
各画素ブロック集合体は、制御パルス生成回路を備えており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の画素ブロック集合体に配された制御パルス生成回路は、第１の方向に沿ってＱp個の画素ブロックに分割されている表示装置における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各画素ブロック集合体に属する制御パルス生成回路は、第１番目の画素ブロック集合体の第１番目の画素ブロックに属する画素を構成する駆動回路から、第Ｐ番目の画素ブロック集合体の第ＱP番目の画素ブロックに属する画素を構成する駆動回路まで、画素ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しているとき、残りの画素ブロックに属する画素を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
［Ｊ０３］制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている［Ｊ０２］に記載の制御パルス生成装置。
［Ｊ０４］Ｐ個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている［Ｊ０２］又は［Ｊ０３］に記載の制御パルス生成装置。
［Ｋ０１］１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しない［Ｊ０１］に記載の制御パルス生成装置。
［Ｋ０２］複数の制御パルスに基づき、発光部を、複数回、発光させる［Ｋ０１］に記載の制御パルス生成装置。
［Ｋ０３］複数の制御パルスの時間間隔は一定である［Ｋ０１］又は［Ｋ０２］に記載の制御パルス生成装置。
［Ｋ０４］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｋ０１］乃至［Ｋ０３］のいずれか１項に記載の制御パルス生成装置。
［Ｋ０５］１表示フレームにおいて、常に、いずれかの画素ブロックを発光させている［Ｊ０１］乃至［Ｋ０４］のいずれか１項に記載の制御パルス生成装置。
［Ｋ０６］１表示フレームにおいて、発光していない画素ブロックを存在させる［Ｊ０１］乃至［Ｋ０５］のいずれか１項に記載の制御パルス生成装置。
［Ｋ０７］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｊ０１］乃至［Ｋ０６］のいずれか１項に記載の制御パルス生成装置。
［Ｋ０８］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｋ０７］に記載の制御パルス生成装置。
［Ｋ０９］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｋ０８］に記載の制御パルス生成装置。
2015004945.tif 000007
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｋ１０］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における駆動回路を、一斉に作動状態とする［Ｊ０１］乃至［Ｋ０９］のいずれか１項に記載の制御パルス生成装置。
［Ｋ１１］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第１の方向に配列された第１行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行う［Ｋ１０］に記載の制御パルス生成装置。
［Ｋ１２］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における駆動回路を一斉に作動状態とする動作を、第１の方向に配列された第１行目に属する全ての画素における駆動回路から最終行に属する全ての画素における駆動回路まで、順次、行った後、該画素ブロックに制御パルスを供給する［Ｋ１１］に記載の制御パルス生成装置。
［Ｋ１３］発光部は発光ダイオードから構成されている［Ｊ０１］乃至［Ｋ１２］のいずれか１項に記載の制御パルス生成装置。
［Ｌ０１］《電子機器・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
［Ｌ０２］《電子機器・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の発光素子ブロック集合体は、第１の方向に沿ってＱp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
第１番目の発光素子ブロック集合体の第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロック集合体の第ＱP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
［Ｌ０３］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｌ０１］に記載の電子機器。
［Ｌ０４］各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｌ０２］に記載の電子機器。
［Ｍ０１］複数の制御パルスに基づき、発光部が、複数回、発光する［Ｌ０１］に記載の電子機器。
［Ｍ０２］複数の制御パルスの時間間隔は一定である［Ｍ０１］に記載の電子機器。
［Ｍ０３］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｌ０１］乃至［Ｍ０２］のいずれか１項に記載の電子機器。
［Ｍ０４］１表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している［Ｌ０１］乃至［Ｍ０３］のいずれか１項に記載の電子機器。
［Ｍ０５］１表示フレームにおいて、発光していない発光素子ブロックが存在する［Ｌ０１］乃至［Ｍ０３］のいずれか１項に記載の電子機器。
［Ｍ０６］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｌ０１］乃至［Ｍ０５］のいずれか１項に記載の電子機器。
［Ｍ０７］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｍ０６］に記載の電子機器。
［Ｍ０８］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｍ０７］に記載の電子機器。
2015004945.tif 000008
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｍ０９］制御パルスによってコンパレータ装置の作動／不作動が制御される［Ｌ０１］乃至［Ｍ０８］のいずれか１項に記載の電子機器。
［Ｍ１０］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を更に有している［Ｌ０１］乃至［Ｍ０８］のいずれか１項に記載の電子機器。
［Ｍ１１］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、及び、
制御パルス線に接続された第１入力部、容量部に接続された第２入力部、及び、出力部を有するコンパレータ回路、
を備えており、
発光部駆動用トランジスタは、コンパレータ回路の出力部に接続され、容量部に保持された信号電圧に基づく電位と制御パルスの鋸波形の電圧との比較結果に基づくコンパレータ回路からの所定電圧の出力によって作動され、以て、電流供給線から発光部に電流を供給し、発光部を発光させる［Ｌ０１］乃至［Ｍ０８］のいずれか１項に記載の電子機器。
［Ｍ１２］制御パルスによってコンパレータ回路の作動／不作動が制御される［Ｍ１０］又は［Ｍ１１］に記載の電子機器。
［Ｍ１３］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
から成る比較部を備えている［Ｌ０１］乃至［Ｍ０８］のいずれか１項に記載の電子機器。
［Ｍ１４］コンパレータ装置は、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている［Ｍ１３］に記載の電子機器。
［Ｍ１５］制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｍ１４］に記載の電子機器。
［Ｍ１６］制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する［Ｍ１５］に記載の電子機器。
［Ｍ１７］制御部は、インバータ回路に対して直列に接続された抵抗要素を有する［Ｍ１３］乃至［Ｍ１６］のいずれか１項に記載の電子機器。
［Ｍ１８］インバータ回路は、インバータが少なくとも２段縦続接続されて成る［Ｍ１３］乃至［Ｍ１７］のいずれか１項に記載の電子機器。
［Ｍ１９］コンパレータ装置は、
信号電圧が入力される信号書込みトランジスタ、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
信号書込みトランジスタからの信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
から成る比較部を備えている［Ｌ０１］乃至［Ｍ０８］のいずれか１項に記載の電子機器。
［Ｍ２０］コンパレータ装置は、制御パルスによって比較部の作動／不作動を制御する制御部を更に備えている［Ｍ１９］に記載の電子機器。
［Ｍ２１］制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｍ２０］に記載の電子機器。
［Ｍ２２］制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する［Ｍ２１］に記載の電子機器。
［Ｍ２３］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における信号書込みトランジスタは、一斉に作動状態となる［Ｍ１０］乃至［Ｍ２２］のいずれか１項に記載の電子機器。
［Ｍ２４］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われる［Ｍ２３］に記載の電子機器。
［Ｍ２５］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての発光素子における信号書込みトランジスタから最終行に属する全ての発光素子における信号書込みトランジスタまで、順次、行われた後、該発光素子ブロックに制御パルスが供給される［Ｍ２４］に記載の電子機器。
［Ｍ２６］発光部は発光ダイオードから構成されている［Ｌ０１］乃至［Ｍ２５］のいずれか１項に記載の電子機器。
［Ｍ２７］第２の方向に配列された１列に属する発光素子は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路（バッファ回路）が配設されている［Ｌ０１］乃至［Ｍ２６］のいずれか１項に記載の電子機器。
［Ｎ０１］《電子機器・・・第３の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、発光素子群は第１の方向に沿ってＰ個の発光素子ブロックに分割されている電子機器であって、
第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
［Ｎ０２］《電子機器・・・第４の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の発光素子ブロック集合体は、第１の方向に沿ってＱp個の発光素子ブロックに分割されている電子機器であって、
第１番目の発光素子ブロック集合体の第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロック集合体の第ＱP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させないように構成された電子機器。
［Ｎ０３］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光する［Ｎ０１］又は［Ｎ０２］に記載の電子機器。
［Ｎ０４］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｎ０１］又は請求項［Ｎ０３］に記載の電子機器。
［Ｎ０５］各発光素子ブロック集合体は、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｎ０２］又は［Ｎ０３］に記載の電子機器。
［Ｎ０６］制御パルスは、電圧変化の波高値が同じである［Ｎ０４］又は［Ｎ０５］に記載の電子機器。
［Ｎ０７］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｎ０１］乃至［Ｎ０６］のいずれか１項に記載の電子機器。
［Ｎ０８］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｎ０７］に記載の電子機器。
［Ｎ０９］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｎ０８］に記載の電子機器。
2015004945.tif 000009
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｎ１０］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
複数の制御パルスと同じ数の制御パルス生成回路を備えている［Ｎ０１］に記載の電子機器。
［Ｎ１１］駆動回路に供給される鋸波形の電圧変化を有する複数の制御パルスと、信号電圧に基づく電位とに基づき、発光部が、複数回、発光し、
複数の制御パルスは、電圧変化の波高値が異なる、少なくとも２種類の制御パルスから成り、
各発光素子ブロック集合体は、複数の制御パルスと同じ数の制御パルス生成回路を備えている［Ｎ０２］に記載の電子機器。
［Ｎ１２］少なくとも２種類の制御パルスは電圧変化パターンが異なる［Ｎ１０］又は［Ｎ１１］に記載の電子機器。
［Ｎ１３］発光部が発光する回数は、信号電圧に基づく電位に依存する［Ｎ１０］乃至［Ｎ１２］のいずれか１項に記載の電子機器。
［Ｎ１４］所定の信号電圧に基づく電位が所定の電位未満の場合と所定の電位以上の場合とで、発光部の発光する回数が異なる［Ｎ１３］に記載の電子機器。
［Ｎ１５］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧において第１制御パルスの波形は不連続に変化する［Ｎ１０］乃至［Ｎ１４］のいずれか１項に記載の電子機器。
［Ｎ１６］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第２制御パルスにおける所定の電圧Ｖpdの絶対値を超える第１制御パルスの電圧、及び、所定の電圧Ｖpdの絶対値以下における第１制御パルスと第２制御パルスとを合成した合成パルスの電圧は、以下の式（１−１）及び式（１−２）で表される［Ｎ１０］乃至［Ｎ１４］のいずれか１項に記載の電子機器。
2015004945.tif 000010
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｎ１７］所定の電圧Ｖpdの絶対値を超える第１制御パルスの電圧変化は、第１の変化パターンであり、
所定の電圧Ｖpdの絶対値以下における第１制御パルスの電圧変化は、第２の変化パターンであり、
所定の電圧Ｖpdの絶対値以下における第２制御パルスの電圧変化は、第３の変化パターンである［Ｎ１６］に記載の電子機器。
［Ｎ１８］第２の変化パターンの値と第３の変化変化パターンの値は等しい［Ｎ１７］に記載の電子機器。
［Ｎ１９］第２の変化パターンと第３の変化パターンは異なる［Ｎ１７］に記載の電子機器。
［Ｎ２０］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとしたとき、第１制御パルスの先端部の波形形状は、矩形形状又は丸みを帯びた形状である［Ｎ１０］乃至［Ｎ１９］のいずれか１項に記載の電子機器。
［Ｎ２１］電圧変化の波高値の絶対値が大きい制御パルスを第１制御パルス、電圧変化の波高値の絶対値が小さい制御パルスを第２制御パルスとし、第２制御パルスにおける所定の電圧Ｖpdでの第２制御パルスの時間幅をＴ2、第２制御パルスにおける所定の電圧Ｖpdと等しい第１制御パルスにおける電圧での第１制御パルスの時間幅をＴ1としたとき、
２０≦Ｔ1／Ｔ2≦１００
を満足する［Ｎ１０］乃至［Ｎ２０］のいずれか１項に記載の電子機器。
［Ｎ２２］Ｔ1の値は、５マイクロ秒乃至１０マイクロ秒である［Ｎ２１］に記載の電子機器。
［Ｎ２３］電圧変化の波高値の絶対値が小さい制御パルスから順に駆動回路に供給される［Ｎ１０］乃至［Ｎ２２］のいずれか１項に記載の電子機器。
［Ｐ０１］複数の制御パルスの時間間隔は一定である［Ｎ０１］乃至［Ｎ２３］のいずれか１項に記載の電子機器。
［Ｐ０２］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｎ０１］乃至［Ｐ０１］のいずれか１項に記載の電子機器。
［Ｐ０３］１表示フレームにおいて、常に、いずれかの発光素子ブロックが発光している［Ｎ０１］乃至［Ｐ０２］のいずれか１項に記載の電子機器。
［Ｐ０４］１表示フレームにおいて、発光していない発光素子ブロックが存在する［Ｎ０１］乃至［Ｐ０３］のいずれか１項に記載の電子機器。
［Ｐ０５］駆動回路はコンパレータ装置を備えており、
制御パルス及び信号電圧が、コンパレータ装置に入力され、
制御パルスの鋸波形の電圧と信号電圧に基づく電位との比較結果に基づくコンパレータ装置の出力によって発光部が作動される［Ｎ０１］乃至［Ｐ０４］のいずれか１項に記載の電子機器。
［Ｐ０６］制御パルスによってコンパレータ装置の作動／不作動が制御される［Ｐ０５］に記載の電子機器。
［Ｐ０７］発光部は発光ダイオードから構成されている［Ｎ０１］乃至［Ｐ０６］のいずれか１項に記載の電子機器。
［Ｑ０１］《電子機器の駆動方法・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された発光素子群を有し、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
［Ｒ０１］《電子機器の駆動方法・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された発光素子群を有する電子機器であって、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の発光素子ブロック集合体は、第１の方向に沿ってＱp個の発光素子ブロックに分割されており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている電子機器の駆動方法であって、
第１番目の発光素子ブロック集合体の第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロック集合体の第ＱP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
［Ｓ０１］《電子機器の駆動方法・・・第３の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、発光素子群は第１の方向に沿ってＰ個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
［Ｔ０１］《電子機器の駆動方法・・・第４の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロック集合体に分割されており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の発光素子ブロック集合体は、第１の方向に沿ってＱp個の発光素子ブロックに分割されている電子機器の駆動方法であって、
第１番目の発光素子ブロック集合体の第１番目の発光素子ブロックに属する発光素子を構成する発光部から、第Ｐ番目の発光素子ブロック集合体の第ＱP番目の発光素子ブロックに属する発光素子を構成する発光部まで、発光素子ブロック毎に、順次、一斉に発光させ、且つ、一部の発光素子ブロックに属する発光素子を構成する発光部を発光させているとき、残りの発光素子ブロックに属する発光素子を構成する発光部を発光させない電子機器の駆動方法。
［Ｕ０１］《制御パルス生成装置・・・第１の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、発光素子群は第１の方向に沿ってＰ個の発光素子ブロックに分割されている電子機器における駆動回路を制御するための、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を備えた制御パルス生成装置であって、
制御パルス生成回路は、第１番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第Ｐ番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
［Ｕ０２］《制御パルス生成装置・・・第２の態様》
発光部、及び、信号電圧に基づく電位に応じた時間だけ発光部を発光させる駆動回路から構成された発光素子が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列された発光素子群を有し、
発光素子群は第１の方向に沿ってＰ個の発光素子ブロック集合体に分割されており、
各発光素子ブロック集合体は、制御パルス生成回路を備えており、
第ｐ番目（但し、１≦ｐ≦Ｐ）の発光素子ブロック集合体に配された制御パルス生成回路は、第１の方向に沿ってＱp個の発光素子ブロックに分割されている電子機器における駆動回路を制御するために、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成装置であって、
各発光素子ブロック集合体に属する制御パルス生成回路は、第１番目の発光素子ブロック集合体の第１番目の発光素子ブロックに属する発光素子を構成する駆動回路から、第Ｐ番目の発光素子ブロック集合体の第ＱP番目の発光素子ブロックに属する発光素子を構成する駆動回路まで、発光素子ブロック毎に、順次、一斉に制御パルスを供給し、且つ、一部の発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しているとき、残りの発光素子ブロックに属する発光素子を構成する駆動回路に制御パルスを供給しない制御パルス生成装置。
［Ｕ０３］制御パルス生成回路は、制御パルス発生部と出力部との間に容量素子を備えており、更に、容量素子と出力部の間に、スイッチを介して、制御パルス生成回路に共通な直流電源が接続されている［Ｕ０２］に記載の制御パルス生成装置。
［Ｕ０４］Ｐ個の制御パルス生成回路によって生成される制御パルスの位相は、ずれている［Ｕ０２］又は［Ｕ０３］に記載の制御パルス生成装置。
［Ｖ０１］１表示フレームにおいて一連の複数の制御パルスを生成し、一の発光素子ブロックに属する発光素子を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の発光素子ブロックに属する発光素子を構成する駆動回路には制御パルスを供給しない［Ｕ０１］に記載の制御パルス生成装置。
［Ｖ０２］複数の制御パルスに基づき、発光部を、複数回、発光させる［Ｖ０１］に記載の制御パルス生成装置。
［Ｖ０３］複数の制御パルスの時間間隔は一定である［Ｖ０１］又は［Ｖ０２］に記載の制御パルス生成装置。
［Ｖ０４］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｖ０１］乃至［Ｖ０３］のいずれか１項に記載の制御パルス生成装置。
［Ｖ０５］１表示フレームにおいて、常に、いずれかの発光素子ブロックを発光させている［Ｕ０１］乃至［Ｖ０４］のいずれか１項に記載の制御パルス生成装置。
［Ｖ０６］１表示フレームにおいて、発光していない発光素子ブロックを存在させる［Ｕ０１］乃至［Ｖ０５］のいずれか１項に記載の制御パルス生成装置。
［Ｖ０７］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｕ０１］乃至［Ｖ０６］のいずれか１項に記載の制御パルス生成装置。
［Ｖ０８］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｖ０７］に記載の制御パルス生成装置。
［Ｖ０９］制御パルスの電圧は、時間をｔとしたとき、以下の式（１−１）及び式（１−２）で表される［Ｖ０８］に記載の制御パルス生成装置。
2015004945.tif 000011
ここで、Ｖ0は波高値の絶対値であり、Ｔ0は１つの制御パルスの電圧変化開始から電圧変化終了までの時間長さであり、０≦（ｔ／Ｔ0）≦０．５のとき、制御パルスの電圧は式（１−１）で表され、０．５≦（ｔ／Ｔ0）≦１．０のとき、制御パルスの電圧は式（１−２）で表される。
［Ｖ１０］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における駆動回路を、一斉に作動状態とする［Ｕ０１］乃至［Ｖ０９］のいずれか１項に記載の制御パルス生成装置。
［Ｖ１１］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第１の方向に配列された第１行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行う［Ｖ１０］に記載の制御パルス生成装置。
［Ｖ１２］各発光素子ブロックにおいて、第２の方向に配列された１列に属する全ての発光素子における駆動回路を一斉に作動状態とする動作を、第１の方向に配列された第１行目に属する全ての発光素子における駆動回路から最終行に属する全ての発光素子における駆動回路まで、順次、行った後、該発光素子ブロックに制御パルスを供給する［Ｖ１１］に記載の制御パルス生成装置。
［Ｖ１３］発光部は発光ダイオードから構成されている［Ｕ０１］乃至［Ｖ１２］のいずれか１項に記載の制御パルス生成装置。
【符号の説明】
【０１７０】
１・・・画素（副画素）、１０・・・発光部（発光ダイオード）、１１・・・駆動回路、１２・・・コンパレータ回路、１３・・・ボルテージフォロワー回路（バッファ回路）、１４・・・インバータ、２１・・・メモリ、２２・・・コントローラ、２３・・・Ｄ／Ａコンバータ、２４・・・ローパスフィルター、２５・・・アンプリファイア、２６・・・マルチプレクサ、３０・・・インバータ回路、３１，３２，３６，３７・・・ＣＭＯＳインバータ、３３1・・・第１スイッチ部、３３2・・・第２スイッチ部、３３3・・・第３スイッチ部、３５，４５・・・制御部、４１・・・差動回路、４２・・・定電流源、４３・・・定電圧回路、４４・・・ソース接地回路、１０１・・・定電流供給部、１０２・・・走査回路、１０３，１０３1，１０３2・・・制御パルス生成回路、１０３3，１０３4・・・切替えスイッチ、１０４・・・画像信号出力回路、７０３・・・制御パルス生成装置、７０４・・・制御パルス生成回路、２７・・・容量素子（コンデンサ）、２８・・・スイッチ、２９・・・直流電源、ＤＴＬ・・・データ線、ＣＳＬ・・・電流供給線、ＳＣＬ・・・走査線、ＰＳＬ・・・制御パルス線、ＴＲSig・・・信号書込みトランジスタ、ＴＲDrv・・・発光部駆動用トランジスタ、ＴＲLCP・・・制御パルス用トランジスタ、ＴＲ17・・・スイッチ回路（第２スイッチ回路）、ＴＲ18・・・第２スイッチ回路、ＴＲ28・・・スイッチ回路（第３スイッチ回路）、ＴＲ29・・・第２スイッチ回路（第４スイッチ回路）、ＴＲ3，ＴＲ10，ＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14，ＴＲ15，ＴＲ16，ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24，ＴＲ25，ＴＲ26，ＴＲ27，ＴＲ31，ＴＲ32，ＴＲ33，ＴＲ34，ＴＲ41，ＴＲ42，ＴＲ43，ＴＲ44，ＴＲ45，ＴＲ46，ＴＲ51，ＴＲ52，ＴＲ53，ＴＲ54，ＴＲ55，ＴＲ56，ＴＲ57・・・電界効果トランジスタ、Ｃ0，Ｃ1，Ｃ2・・・容量部、Ｖdd・・・電源、ＶSig・・・信号電圧（発光強度信号）、ＬＣＰ，ＬＣＰ1，ＬＣＰ2・・・制御パルス
【図１】
2015004945.tif 000012
【図２】
2015004945.tif 000013
【図３】
2015004945.tif 000014
【図４】
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【図５】
2015004945.tif 000016
【図６】
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【図７】
2015004945.tif 000018
【図８】
2015004945.tif 000019
【図９】
2015004945.tif 000020
【図１０】
2015004945.tif 000021
【図１１】
2015004945.tif 000022
【図１２】
2015004945.tif 000023
【図１３】
2015004945.tif 000024
【図１４】
2015004945.tif 000025
【図１５】
2015004945.tif 000026
【図１６】
2015004945.tif 000027
【図１７】
2015004945.tif 000028
【図１８】
2015004945.tif 000029
【図１９】
2015004945.tif 000030
【図２０】
2015004945.tif 000031
【図２１】
2015004945.tif 000032
【図２２】
2015004945.tif 000033
【図２３】
2015004945.tif 000034
【図２４】
2015004945.tif 000035
【図２５】
2015004945.tif 000036
【図２６】
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