(57)【要約】【課題】メサエッチング工程を経て素子分離を行った後の半導体層の表面にレジストの残渣が形成されない、又はその残渣の数を大幅に削減できる半導体発光素子の製造方法を実現する。【解決手段】  発光層を含む複数の半導体層を基板上に積層する工程（ａ）、半導体層の最上層の上面に所定の膜厚以上の膜厚でレジストを成膜する工程（ｂ）、レジストに対して露光及び現像処理を行ってレジストパターンを形成する工程（ｃ）、レジストを加熱する工程（ｄ）、レジストパターンに従って、プラズマを用いて半導体層をエッチングして、複数の半導体層を分離する溝を形成する工程（ｅ）、及び、レジストを除去する工程（ｆ）を有し、工程（ｂ）において、工程（ｅ）で用いられるプラズマによるレジストの変質の深さ方向の進行が半導体層の最上層との界面に達しない範囲内の膜厚でレジストを成膜する。【選択図】        図７
2015050292.tif 000002
【特許請求の範囲】
【請求項１】
発光層を含む複数の半導体層を基板上に積層する工程（ａ）、
前記工程（ａ）の後に、前記半導体層の最上層の上面に所定の膜厚以上の膜厚でレジストを成膜する工程（ｂ）、
前記工程（ｂ）の後に、前記レジストに対して露光及び現像処理を行ってレジストパターンを形成する工程（ｃ）、
前記工程（ｃ）の後に、前記レジストを加熱する工程（ｄ）、
前記工程（ｄ）の後に、前記レジストパターンに従って、プラズマを用いて前記半導体層をエッチングして、前記複数の半導体層を分離する溝を形成する工程（ｅ）、
及び、前記工程（ｅ）の後に、前記レジストを除去する工程（ｆ）を有し、
前記工程（ｂ）において、前記工程（ｅ）で用いられる前記プラズマによる前記レジストの変質の深さ方向の進行が前記半導体層の最上層との界面に達しない範囲内の膜厚で前記レジストを成膜することを特徴とする半導体発光素子の製造方法。
【請求項２】
前記工程（ｂ）において、８．２μｍ以上の膜厚で前記レジストを成膜することを特徴とする半導体発光素子の製造方法。
【請求項３】
前記工程（ｂ）は、前記レジストを成膜する工程（ｂ−１）と、前記工程（ｂ−１）の後に前記レジストを加熱する工程（ｂ−２）を有し、前記工程（ｂ−１）及び前記工程（ｂ−２）を複数回繰り返すことで、前記半導体層の最上層の上面に前記所定の膜厚以上の膜厚の前記レジストを成膜する工程であることを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
【請求項４】
前記工程（ｂ）において成膜される前記レジストが、以下の（Ａ）、（Ｂ）、（Ｃ）の物質を以下の割合で含んだ組成物で構成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子の製造方法。
（Ａ）プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ；メトキシプロピルアセテート）  ７０〜７８％
（Ｂ）クレゾール／ノボラック樹脂  １８〜２５％
（Ｃ）感光剤  ４〜６％
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード素子（ＬＥＤ）、レーザダイオード素子（ＬＤ）に代表される半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
従来、ＬＥＤなどを構成する半導体発光素子を素子毎に分離する方法としては、ダイシング、メサエッチング及びスクライブ（罫書き）などがある。実用的には、ウェハ状態での各素子の特性チェックを可能にし、或いは各素子に与えるダメージを軽減するため、上記した各方法を組み合わせた様々な素子分離手法が採られている。
【０００３】
特許文献１を参照して、従来用いられているＬＥＤにおける素子分離方法について説明する。まず、フォトリソグラフィー技術によりウェハ表面の例えば３００μｍ間隔で形成された発光部にレジストを塗布し、電気的に分離する部分を除去する。その後、ウェットエッチング液でｐｎ接合部までメサエッチングする。その後、ブレード幅３０μｍでダイシングして、ダイサーブレートにより完全に素子分離してペレットとする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２２０１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の鋭意研究により、従来のメサエッチング方法では、メサエッチング工程終了後にレジストを除去すると、レジストの残渣が発生することを見出した。以下、この内容につき説明する。
【０００６】
図１Ａ〜図１Ｄは、半導体発光素子において、メサエッチングを経てレジストを除去するまでの工程断面図に対応する。図１Ａは、メサエッチングを行う直前の状態における半導体発光素子の断面図を模式的に示したものである。
【０００７】
図１Ａの構造を簡単に説明する。支持基板１１上に、ハンダ層１３、ハンダ層１５、保護層１７、及び反射電極１９を含む導電層２０が形成され、その上層に半導体層３０が形成されている。半導体層３０は、導電層２０に接触するようにｐ型半導体層３１が形成され、その上層に発光層３３、ｎ型半導体層３５がこの順に形成されている。なお、ｐ型半導体層３１と反射電極１９の間の一部箇所には絶縁層２１が形成されている。
【０００８】
図１Ａの状態から、ｎ型半導体層３５の上面にレジスト９０を成膜する（図１Ｂ参照）。その後、このレジスト９０に対して露光及び現像処理を行なって、レジストパターンを形成する（図１Ｃ参照）。
【０００９】
次に、パターン形成されたレジスト９０をマスクとして、プラズマエッチングを行い、隣接する半導体層３０同士を分離するための溝５を形成する（図１Ｄ参照）。その後、レジスト９０を除去する（図１Ｅ参照）。なお、図１Ｅにおける符号９１については後述する。
【００１０】
図２Ａ〜図２Ｄは、上述したメサエッチング工程の各時点における素子の上面視写真である。図２Ａの写真が図１Ａの時点に対応し、図２Ｂの写真が図１Ｃの時点に対応し、図２Ｃの写真が図１Ｄの時点に対応し、図２Ｄの写真が図１Ｅの時点に対応する。
【００１１】
図２Ａの時点ではレジスト９０が形成されていないため、当然に写真上にはレジスト９０が現れていない。レジスト９０を成膜した状態の図２Ｂの写真には、レジスト９０の外周部分が写真上に現れている。実際には、この外周部分の内側がレジスト９０で覆われているが、レジスト９０は透光性を有し、且つ膜厚が薄いため、写真上には映り込んでいない。
【００１２】
一方、エッチングを行った後の状態における図２Ｃの写真では、レジスト９０で覆われている箇所が黒っぽく映し出されている。これは、エッチング時に用いられたプラズマがレジスト９０に照射された結果、レジスト９０が変質したことに起因するものと考えられる。つまり、図２Ｃ上において「符号９０」と表記している箇所は、レジスト変質層９０ａと置き換えても構わない。なお、レジスト変質層９０ａについては「発明を説明するための形態」の項で後述される。
【００１３】
その後、レジスト９０を除去した図２Ｄの写真では、レジスト９０が形成されていないという意味において図２Ａの写真と同じであるにも関わらず、図２Ａと比べて図２Ｄでは黒っぽい多数の斑点が確認される。これは、レジスト９０の残渣９１に起因するものと考えられる（図１Ｅ参照）。
【００１４】
つまり、図２Ｄの写真によれば、従来のプロセスによってメサエッチングを行った後の図１Ｅの素子においては、ｎ型半導体層３５の表面に、黒っぽい斑点のように形成された多数のレジスト残渣９１が付着していることが分かる。図１Ｅの構造では、発光層３３からの光を紙面上向きに取り出すことを意図したものであるところ、ｎ型半導体層３５の表面にこのようなレジスト残渣９１が多数形成されていると、このレジスト残渣９１によって一部の光が吸収されてしまい、光の取り出し効率が低下するおそれがある。
【００１５】
本発明は、上記の課題に鑑み、メサエッチング工程を経て素子分離を行った後の半導体層の表面にレジストの残渣が形成されない、又はその残渣の数を大幅に削減できる半導体発光素子の製造方法を実現することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体発光素子の製造方法は、
発光層を含む複数の半導体層を基板上に積層する工程（ａ）、
前記工程（ａ）の後に、前記半導体層の最上層の上面に所定の膜厚以上の膜厚でレジストを成膜する工程（ｂ）、
前記工程（ｂ）の後に、前記レジストに対して露光及び現像処理を行ってレジストパターンを形成する工程（ｃ）、
前記工程（ｃ）の後に、前記レジストを加熱する工程（ｄ）、
前記工程（ｄ）の後に、前記レジストパターンに従って、プラズマを用いて前記半導体層をエッチングして、前記複数の半導体層を分離する溝を形成する工程（ｅ）、
及び、前記工程（ｅ）の後に、前記レジストを除去する工程（ｆ）を有し、
前記工程（ｂ）において、前記工程（ｅ）で用いられる前記プラズマによる前記レジストの変質の深さ方向の進行が前記半導体層の最上層との界面に達しない範囲内の膜厚で前記レジストを成膜することを特徴とする。
【００１７】
「発明が解決しようとする課題」の項で前述したように、従来の方法では、レジスト除去後においてもレジストの残渣が半導体層の表面に形成されてしまうという問題があった。本発明者は、鋭意研究により、この原因はエッチング時に用いられるプラズマにより、レジストの変質が深さ方向に進行する結果、当該変質層が半導体層との界面にまで達することで、半導体層とレジストの界面が硬化されたことによるものであると突き止めた。
【００１８】
すなわち、上記工程（ｂ）において予めレジストを厚膜で成膜しておくことで、工程（ｅ）に係るエッチング時にプラズマによってレジストが変質しても、この変質の深さ方向の進行を、半導体層との界面よりも手前の深さ位置で留めることができる。これにより、エッチング工程終了後において、半導体層の上面には、プラズマにより変質していない通常のレジストが形成されていることから、次の工程（ｆ）において、半導体層の上面に残渣を全く又はほとんど残すことなくレジストを除去することができる。よって、従来方法によって製造された半導体発光素子に比べて、光取り出し効率が向上する。
【００１９】
なお、従来方法によって製造された半導体発光素子において、レジストを除去した状態の写真である上記図２Ｄによれば、ｎ型半導体層３５の表面上には、「斑状」にレジスト残渣９１が形成されている。これは、以下の２つの理由が推察される。理由の一つは、スピンコート法によってレジストを成膜する際に、ｎ型半導体層３５の上面に成膜されたレジストの膜厚が完全には均一とはならずに、場所によって微妙に膜厚が変動していることが考えられる。もう一つの理由は、エッチング時にプラズマからレジストに対して与えられるエネルギー量が場所によって微妙に異なる等に起因して、レジストの変質の深さ方向の速度が場所によって微妙に異なっていることが考えられる。
【００２０】
レジストを厚膜で形成することでレジストの残渣をなくす又は極力少なくすることができる点については、「発明を実施するための形態」にて実施例を参照して後述される。特に、レジストの膜厚を８．２μｍ以上とした場合、その効果が大きく示される。
【００２１】
なお、上記方法において、
前記工程（ｂ）は、前記レジストを成膜する工程（ｂ−１）と、前記工程（ｂ−１）の後に前記レジストを加熱する工程（ｂ−２）を有し、前記工程（ｂ−１）及び前記工程（ｂ−２）を複数回繰り返すことで、前記半導体層の最上層の上面に前記所定の膜厚以上の膜厚の前記レジストを成膜する工程とすることができる。
【００２２】
レジストを成膜する際には、レジストを滴下又は噴射した後に、基板を載置している基材を所定の回転数で高速回転させることで遠心力を生じさせて、レジストの成膜箇所を拡げると共に均一の膜厚に成膜する、いわゆるスピンコート法が用いられるのが一般的である。ここで、回転数を低くすることで成膜する膜厚を厚くすることが可能であるが、レジストの粘度に関連して、一回の成膜工程で被成膜箇所全体にレジストを拡げつつほぼ均一に成膜できる膜厚には上限値が生じる場合がある。
【００２３】
上記方法によれば、一回の成膜工程ではレジスト除去後のレジスト残渣を生じなくするには不十分な範囲内の膜厚しかレジストを成膜できない場合であっても、複数回のレジスト成膜工程を経てレジストを形成するため、全体として厚膜のレジストを形成できる。よって、エッチング時に、プラズマによるレジストの変質の深さ方向の進行を、半導体層との界面より手前の位置までに留めることが可能となる。
【００２４】
なお、前記工程（ｂ）において成膜される前記レジストを、以下の（Ａ）、（Ｂ）、（Ｃ）の物質を以下の割合で含んだ組成物で構成するものとしても構わない。
（Ａ）プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ；メトキシプロピルアセテート）  ７０〜７８％
（Ｂ）クレゾール／ノボラック樹脂  １８〜２５％
（Ｃ）感光剤  ４〜６％
【発明の効果】
【００２５】
本発明の半導体発光素子の製造方法によれば、レジストの変質の深さ方向の進行を、半導体層との界面よりも手前の深さ位置で留めることができるため、レジスト除去工程において、半導体層の上面に残渣を全く又はほとんど残すことなくレジストを除去することができる。  
【図面の簡単な説明】
【００２６】
【図１Ａ】半導体発光素子における、メサエッチングを経てレジストを除去するまでの従来の工程断面図の一部である。
【図１Ｂ】半導体発光素子における、メサエッチングを経てレジストを除去するまでの従来の工程断面図の一部である。
【図１Ｃ】半導体発光素子における、メサエッチングを経てレジストを除去するまでの従来の工程断面図の一部である。
【図１Ｄ】半導体発光素子における、メサエッチングを経てレジストを除去するまでの従来の工程断面図の一部である。
【図１Ｅ】半導体発光素子における、メサエッチングを経てレジストを除去するまでの従来の工程断面図の一部である。
【図２Ａ】図１Ａの時点における素子の上面視写真である。
【図２Ｂ】図１Ｃの時点における素子の上面視写真である。
【図２Ｃ】図１Ｄの時点における素子の上面視写真である。
【図２Ｄ】図１Ｅの時点における素子の上面視写真である。
【図３Ａ】半導体発光素子の構造を模式的に示す断面図である。
【図３Ｂ】半導体発光素子の別構造を模式的に示す断面図である。
【図３Ｃ】半導体発光素子の別構造を模式的に示す断面図である。
【図４Ａ】半導体発光素子の工程断面図の一部である。
【図４Ｂ】半導体発光素子の工程断面図の一部である。
【図４Ｃ】半導体発光素子の工程断面図の一部である。
【図４Ｄ】半導体発光素子の工程断面図の一部である。
【図４Ｅ】半導体発光素子の工程断面図の一部である。
【図４Ｆ】半導体発光素子の工程断面図の一部である。
【図４Ｇ】半導体発光素子の工程断面図の一部である。
【図４Ｈ】半導体発光素子の工程断面図の一部である。
【図４Ｉ】半導体発光素子の工程断面図の一部である。
【図４Ｊ】半導体発光素子の工程断面図の一部である。
【図５Ａ】半導体発光素子の工程断面図の一部である。
【図５Ｂ】半導体発光素子の工程断面図の一部である。
【図５Ｃ】半導体発光素子の工程断面図の一部である。
【図５Ｄ】半導体発光素子の工程断面図の一部である。
【図５Ｅ】半導体発光素子の工程断面図の一部である。
【図５Ｆ】半導体発光素子の工程断面図の一部である。
【図５Ｇ】半導体発光素子の工程断面図の一部である。
【図６】スピンコートのプロファイルの一例を示すグラフである。
【図７】本発明と従来のメサエッチング方法の相違を説明するための図である。
【図８】実施例及び比較例のレジスト形成条件及び結果を示す表である。
【図９】実施例１、実施例２及び比較例２の素子における上面視写真である。
【図１０】比較例２、比較例３及び比較例４の素子における上面視写真である。
【発明を実施するための形態】
【００２７】
本発明の半導体発光素子の製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
【００２８】
本明細書では、レジストを除去した後に半導体層３０の上面に付着しているレジスト由来の材料を「レジストの残渣」と称する。つまり、この「レジストの残渣」という表現は、形成時のレジストの材料の性質を有しているか、エッチング時にプラズマによるエネルギーを受けたことでレジストが変質したものであるかを区別していない。
【００２９】
［構造］
まず、本発明が対象としている半導体発光素子の構造例につき、図面を参照して説明する。なお、図１Ａ〜図１Ｅと同一の構成要素については、同一の符号を付している。
【００３０】
図３Ａは、半導体発光素子の構造を模式的に示す断面図である。半導体発光素子１は、支持基板１１、導電層２０、絶縁層２１、半導体層３０、及び電極４２を含んで構成される。半導体層３０は、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が下からこの順に積層されて形成される。図３Ａに示す半導体発光素子１は、電極４２と支持基板１１の間に電圧を印加して発光層３３に電流を流すことで、発光層３３で光が生じ、この光が紙面上方向に取り出される。また、発光層３３で生じた光のうち、下向きに進行した光については、導電層２０に含まれる反射電極１９によって反射することで進行方向が上向きに変えられて、紙面上方向に取り出される。
【００３１】
以下、各構造の詳細につき説明する。
【００３２】
（支持基板１１）
支持基板１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。
【００３３】
（導電層２０）
支持基板１１の上層には、多層構造からなる導電層２０が形成されている。この導電層２０は、本実施形態では、ハンダ層１３、ハンダ層１５、保護層１７及び反射電極１９を含む。
【００３４】
ハンダ層１３及びハンダ層１５は、例えばＡｕ−Ｓｎ、Ａｕ−Ｉｎ、Ａｕ−Ｃｕ−Ｓｎ、Ｃｕ−Ｓｎ、Ｐｄ−Ｓｎ、Ｓｎなどで構成される。後述するように、これらのハンダ層１３とハンダ層１５は、支持基板１１上に形成されたハンダ層１３と、別の基板上に形成されたハンダ層１５を対向させた後に、両者を貼り合わせることで形成されたものである。
【００３５】
保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉなどで構成される。後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が後述する反射電極１９側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。
【００３６】
反射電極１９は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本窒化物半導体発光素子１は、発光層３３から放射された光を、図３Ａの紙面上方向に取り出すことを想定しており、反射電極１９は、発光層３３から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。
【００３７】
なお、導電層２０は、一部において半導体層３０と接触しており、支持基板１１と電極４２の間に電圧が印加されると、支持基板１１、導電層２０、ＬＥＤ層３０、及び電極４２を介して、電極４２に接続されている不図示のボンディングワイヤへと流れる電流経路が形成される。
【００３８】
（絶縁層２１）
絶縁層２１は、例えばＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３などで構成される。この絶縁層２１は、上面がｐ型半導体層３１の底面と接触している。なお、この絶縁層２１は、後述するように素子分離時におけるエッチングストッパー層としての機能を有すると共に、支持基板１１の基板面に平行な方向に電流を拡げる機能も有する。
【００３９】
（半導体層３０）
上述したように、半導体層３０は、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が下からこの順に積層されて形成される。
【００４０】
（ｐ型半導体層３１）
ｐ型半導体層３１は、例えばＡｌｍＧａ１−ｍＮ（０＜ｍ＜１）で構成される層（正孔供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。
【００４１】
（発光層３３）
発光層３３は、例えばＩｎＧａＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
【００４２】
（ｎ型半導体層３５）
ｎ型半導体層３５は、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成される層（電子供給層）と、ＧａＮで構成される保護層とを含む多層構造である。少なくともＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成される層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。
【００４３】
また、ｎ型半導体層３５は、上面に凹凸が形成されている。これは発光層３３から上方に向けて放射された光（及び反射電極１９から上向きに放射される反射光）が、ｎ型半導体層３５の表面で下向きに反射される光量を減らして、素子外への取り出し光量を高めることを目的としたものである。
【００４４】
（電極４２）
電極４２はｎ型半導体層３５の上層に形成され、例えばＣｒ−Ａｕで構成されるｎ型電極で構成される。より詳細には、電極４２は、絶縁層２１が形成された領域の真上位置に係るｎ型半導体層３５の上層に形成されている。これにより、電極下方に導電性の低い材料が形成されるため、電流が印加された場合に発光層３３内を水平方向に電流を拡げる効果が得られる。
【００４５】
この電極４２には、例えばＡｕ、Ｃｕなどで構成されるボンディングワイヤ（不図示）が連絡され、このワイヤの他方は、発光素子１が配置されている基板の給電パターン（不図示）などに接続される。
【００４６】
なお、図３では、露出されている半導体層３０の側面及び上面を、保護用の絶縁層４１で覆っている。この絶縁層４１は、例えばＳｉＮで構成することができる。
【００４７】
＜別構成＞
図３Ｂに示すように、支持基板１１とハンダ層１３の間にも、ハンダを構成する材料の拡散防止のための保護層１８を設ける構成としても構わない。
【００４８】
また、図３Ｃに示すように、絶縁層２１に代えて導電性酸化膜層２１ａを形成しても構わない。導電性酸化膜層２１ａとしては、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）などの透光性導電材料で形成されている。導電性酸化膜層２１ａは、絶縁層２１よりは比抵抗が小さいものの、金属で構成される反射電極１９よりは比抵抗が十分大きいため、絶縁層２１と同様に、支持基板１１の基板面に平行な方向に電流を拡げる機能が奏される。
【００４９】
［製造プロセス］
以下、図３Ａに示した半導体発光素子１の製造プロセスにつき図面を参照して説明する。なお、この製造プロセスはあくまで一例であり、ガスの流量、炉内温度、炉内圧力等は適宜調整して構わない。
【００５０】
（ステップＳ１）
図４Ａに示すように、サファイア基板６１上にエピ層４０を形成する。このステップＳ１は、例えば以下の手順により行われる。
【００５１】
〈サファイア基板６１の準備〉
まず、ｃ面サファイア基板６１のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板６１を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
【００５２】
〈アンドープ層３６の形成〉
次に、ｃ面サファイア基板６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層３６に対応する。
【００５３】
アンドープ層３６の、より具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、ｃ面サファイア基板６１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
【００５４】
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、第１バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
【００５５】
〈ｎ型半導体層３５の形成〉
次に、アンドープ層３６の上層にＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）の組成からなるｎ型半導体層３５を形成する。
【００５６】
ｎ型半導体層３５のより具体的な形成方法は、例えば以下の通りである。まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に４０分間供給する。これにより、例えばＡｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０１９／ｃｍ３で、厚みが２μｍのｎ型半導体層３５がアンドープ層３６の上層に形成される。
【００５７】
この工程の後、必要に応じてＩＣＰ装置を用いてｎ型半導体層３５を削ることで、ｎ型半導体層３５の厚みを調整するものとしても構わない。
【００５８】
更にこの後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、電子供給層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を形成するものとしてもよい。
【００５９】
なお、ここでは、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとして説明しているが、その他のｎ型不純物としては、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ及びＴｅなどを用いることができる。
【００６０】
〈発光層３３の形成〉
次に、ｎ型半導体層３５の上層に、ＩｎＧａＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層３３を形成する。
【００６１】
具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層３３が、ｎ型半導体層３５の表面に形成される。
【００６２】
〈ｐ型半導体層３１の形成〉
次に、発光層３３の上層に、ＡｌｍＧａ１−ｍＮ（０≦ｍ＜１）で構成されるｐ型半導体層３１を形成する。
【００６３】
具体的には、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層３１が形成される。
【００６４】
更にその後、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなるコンタクト層を形成する。
【００６５】
なお、ここでは、ｐ型半導体層３１に含まれるｐ型不純物をＭｇとして説明しているが、その他のｐ型不純物としては、Ｂｅ、Ｚｎ、及びＣなどを用いることができる。
【００６６】
このようにしてサファイア基板６１上に、アンドープ層３６、ｎ型半導体層３５、発光層３３及びｐ型半導体層３１からなるエピ層４０が形成される。
【００６７】
（ステップＳ２）
次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
【００６８】
（ステップＳ３）
次に、図４Ｂに示すように、ｐ型半導体層３１の上層の所定箇所に絶縁層２１を形成する。より具体的には、後の工程で電極４２を形成する領域の下方に位置する箇所に絶縁層２１を形成するのが好ましい。絶縁層２１としては、例えばＳｉＯ２を膜厚２００ｎｍ程度成膜する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ２Ｏ３でも良い。
【００６９】
（ステップＳ４）
図４Ｃに示すように、ｐ型半導体層３１及び絶縁層２１の上面を覆うように、導電層２０を形成する。ここでは、反射電極１９、保護層１７、及びハンダ層１５を含む多層構造の導電層２０を形成する。
【００７０】
導電層２０のより具体的な形成方法は例えば以下の通りである。まず、スパッタ装置にてｐ型半導体層３１及び絶縁層２１の上面を覆うように、膜厚０．７ｎｍのＮｉ及び膜厚１２０ｎｍのＡｇを全面に成膜して、反射電極１９を形成する。次に、ＲＴＡ装置を用いてドライエアー雰囲気中で４００℃、２分間のコンタクトアニールを行う。
【００７１】
次に、電子線蒸着装置（ＥＢ装置）にて反射電極１９の上面（Ａｇ表面）に、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、保護層１７を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層１５を形成する。
【００７２】
なお、このハンダ層１５の形成ステップにおいて、サファイア基板６１とは別に準備された支持基板１１の上面にもハンダ層１３を形成するものとして構わない（図４Ｄ参照）。このハンダ層１３は、ハンダ層１５と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層１３と接合されることで、サファイア基板６１と支持基板１１が貼り合わせられる。なお、この支持基板１１としては、構造の項で前述したように、例えばＣｕＷが用いられる。
【００７３】
（ステップＳ５）
次に、図４Ｅに示すように、サファイア基板６１と支持基板１１とを貼り合わせる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１５と支持基板１１の上層に形成されたハンダ層１３とを貼り合せる。
【００７４】
（ステップＳ６）
次に、図４Ｆに示すように、サファイア基板６１を剥離する。より具体的には、サファイア基板６１を上に、支持基板１１を下に向けた状態で、サファイア基板６１側からＫｒＦエキシマレーザを照射して、サファイア基板６１とエピ層４０の界面を分解させることでサファイア基板６１の剥離を行う。サファイア６１はレーザが通過する一方、その下層のＧａＮ（アンドープ層３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによってサファイア基板６１が剥離される。
【００７５】
その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）を、塩酸などを用いたウェットエッチング、ＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ６においてアンドープ層３６が除去されて、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５がこの順に積層されてなる半導体層３０が残存する。
【００７６】
（ステップＳ７）
次に、図４Ｇに示すように、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層２１の上面が露出するまで半導体層３０をエッチング（メサエッチング）する。絶縁層２１はエッチングストッパーとしての機能を果たす。この工程により、隣接する素子同士が溝５を介して分離される。なお、このステップＳ７の内容については、より詳細に後述される。
【００７７】
（ステップＳ８）
次に、図４Ｈに示すようにｎ型半導体層３５の表面に凹凸を形成する。具体的には、ＫＯＨ等のアルカリ溶液を浸すことで凹凸形成を行う。このとき、後に電極４２を形成する箇所に対しては、凹凸を形成しないものとしても構わない。これらの箇所に凹凸を形成しないことで、電極を形成する箇所のｎ型半導体層３５の表面が平坦な状態のまま維持される。電極形成箇所のｎ型半導体層３５の表面を平坦な状態のまま維持することで、ワイヤボンディングを行う際に電極４２とｎ型半導体層３５の界面にボイドが発生するのを防ぐ効果が得られる。
【００７８】
なお、このｎ型半導体層３５の表面に凹凸を形成するのは、半導体発光素子１の光取り出し効率を高める目的で行われるものであるが、必ずしもこのステップＳ８が必要というわけではない。
【００７９】
（ステップＳ９）
次に、図４Ｉに示すように、ｎ型半導体層３５の上面に電極４２を形成する。より具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる電極を形成後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。
【００８０】
その後の工程としては、露出されている半導体層３０の側面及び上面を絶縁層４１で覆う。より具体的には、ＥＢ装置にてＳｉＯ２膜を形成する。なおＳｉＮ膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板１１の裏面を例えばＡｇペーストにてパッケージと接合し、電極４２に対してワイヤボンディングを行う。例えば、５０ｇの荷重でΦ１００μｍのボンディング領域にＡｕからなるワイヤを連結させることで、ワイヤボンディングを行う。これにより、図３Ａに示す半導体発光素子１が形成される。
【００８１】
なお、図３Ｂに示す半導体発光素子１を形成する場合には、ステップＳ４で上述したハンダ層１５の形成ステップにおいて、サファイア基板６１とは別に準備された支持基板１１の上面に、保護層１７と同様の方法で保護層１８を成膜した上で、ハンダ層１３を形成する（図４Ｊ参照）。そして、ステップＳ５において、この図４Ｊに示す支持基板１１とサファイア基板６１を貼り合わせるものとすればよい。後の工程は、上述したステップと同様である。
【００８２】
また、図３Ｃに示す半導体発光素子１を形成する場合には、ステップＳ３において、絶縁層２１に代えて導電性酸化膜層２１ａを形成すればよい。導電性酸化膜層２１ａとしては、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）などの透光性導電材料を用いることができる。
【００８３】
［メサエッチングプロセス］
以下では、ステップＳ７で上述したメサエッチングプロセスについて、図５Ａ〜図５Ｇを参照して詳細に説明する。このステップＳ７は、以下のステップＳ７Ａ〜Ｓ７Ｊを含むステップで構成される。
【００８４】
図５Ａは、ステップＳ６によってサファイア基板６１が剥離され、アンドープ層３６が除去された状態の素子の構造を模式的に示したものである。この時点で、支持基板１１上に、発光層３３を含む複数の半導体層３０が積層された状態が実現される。つまり、ステップＳ１〜ステップＳ６が工程（ａ）に対応する。
【００８５】
（ステップＳ７Ａ）
図５Ｂに示すように、半導体層３０の最上面、ここではｎ型半導体層３５の上面にレジスト７１ａをスピンコート法によって成膜する。一例として、図６に示すようなプロファイルでスピンコートを行う。図６において、横軸は経過時間を示し、縦軸はスピンコート時の装置の回転数を示している。
【００８６】
すなわち、レジスト７１ａの材料となる組成物をｎ型半導体層３５の上面に滴下又は噴霧した後、最初の約５秒間は約５００ｒｐｍの回転数で装置を回転し、次の約２０秒間は回転数を約１０００ｒｐｍに上昇し、更に次の約１秒間は回転数を約５０００ｒｐｍに上昇する。
【００８７】
最初の約５秒間の低速回転期間は、ｎ型半導体層３５の上面の広い範囲にレジスト材料を行き渡らせることを目的としている。次の約２０秒間の中速回転期間は、ｎ型半導体層３５の上面全体に満面なく所定の膜厚となるように形成することを目的としている。そして、最後の高速回転期間は、それ以前の回転期間で遠心力によって外周部に集められて、その内側よりも若干厚膜化されているレジスト材料を振り落とすことで、全体的に膜厚を均一化させることを目的としている。
【００８８】
ただし、このスピンコート方法はあくまで一例であって、この方法に限られるものではない。
【００８９】
（ステップＳ７Ｂ）
レジスト７１ａの溶剤を除去すべく、例えば約１１５℃〜１３０℃程度で１０分〜２０分程度加熱して軽く固める処理を行う。
【００９０】
（ステップＳ７Ｃ）
ステップＳ７Ａと同じ処理を再び行い、レジスト７１ｂをレジスト７１ａの上層に成膜する（図５Ｃ参照）。
【００９１】
（ステップＳ７Ｄ）
ステップＳ７Ｂと同様に、例えば約１１５℃〜１３０℃程度で１０分〜２０分程度加熱して軽く固める処理を行う。
【００９２】
（ステップＳ７Ｅ）
ステップＳ７Ａと同じ処理を再び行い、レジスト７１ｃをレジスト７１ｂの上層に成膜する（図５Ｄ参照）。
【００９３】
（ステップＳ７Ｆ）
ステップＳ７Ｂと同様に、例えば約１１５℃〜１３０℃程度で１０分〜２０分程度加熱して軽く固める処理を行う。なお、本実施形態で説明した方法によれば、ステップＳ７Ａ〜ステップＳ７Ｆが工程（ｂ）に対応する。より詳細には、ステップＳ７Ａ、ステップＳ７Ｃ、及びステップＳ７Ｅが工程（ｂ−１）に対応し、ステップＳ７Ｂ、ステップＳ７Ｄ、及びステップＳ７Ｆが工程（ｂ−２）に対応する。
【００９４】
（ステップＳ７Ｇ）
露光、現像処理を行なってレジスト７１（レジスト７１ａ、７１ｂ、７１ｃ）に所定のパターンを形成する（図５Ｅ参照）。一例として、露光量３００〜８００ｍＪ／ｃｍ２で露光処理を行う。また、現像には、例えば２．３８％ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）溶液を現像液として用いることができる。このステップＳ７Ｇが工程（ｃ）に対応する。
【００９５】
（ステップＳ７Ｈ）
レジスト７１中の溶液、水分を除去して残存感光剤を熱架橋して基板との密着性、耐蝕性を高めるべく、例えば約１１５℃〜１３０℃程度で１０分〜４０分程度加熱する。このステップＳ７Ｈが工程（ｄ）に対応する。
【００９６】
（ステップＳ７Ｉ）
パターニングされたレジスト７１をマスクとしてＩＣＰエッチングを行い、半導体層３０をエッチングして、隣接する半導体層３０同士を分離するための溝５を形成する（図５Ｆ参照）。エッチング条件は、半導体層３０の材質、エッチングする膜厚量に応じて適宜設定される。このステップＳ７Ｉが工程（ｅ）に対応する。
【００９７】
（ステップＳ７Ｊ）
例えば所定のレジスト溶剤を用いることで、レジスト７１を除去する（図５Ｇ参照）。レジスト溶剤としては、一例としてリムーバ液ＳＴ−１２０（東京応化製）を利用することができる。また、レジスト溶剤として、上記現像液に使用したＴＭＡＨを用いることもできる。溶剤の使用量は、例えば素子が浸かる程度とすることができる。このステップＳ７Ｊが工程（ｆ）に対応する。
【００９８】
上記方法によれば、ステップＳ７Ａ〜ステップＳ７Ｊを経てレジスト７１が除去された後の半導体層３０の上面には、レジストの残渣がほとんど形成されない状態とすることができた。この理由につき、図７を参照して説明する。図７（ａ）は従来方法でメサエッチングを行った場合の模式図であり、図７（ｂ）は本発明の方法でメサエッチングを行った場合の模式図である。図７（ａ）、（ｂ）の双方において、左側がレジスト（９０，７１）を形成してパターニングした直後の状態を示し、右側がＩＣＰエッチングを行った直後の状態を示している。
【００９９】
上述したように、本発明の方法では、ステップＳ７Ａ〜ステップＳ７Ｆを経てレジスト７１ａ、７１ｂ及び７１ｃを形成することによってレジスト７１を成膜している。これは、半導体層３０の上面に形成するレジスト７１の膜厚を厚くすることを意図したものである。すなわち、レジストの材料によっては、一回のレジスト形成工程によって成膜可能な膜厚の上限が存在する場合がある。上記の方法は、このような事情に鑑み、複数回に分けてレジストを形成することによって、レジスト７１の形成膜厚を厚くすることを意図している。
【０１００】
これに対し、図７（ａ）に示す従来方法では、レジスト９０を厚膜で形成していない。通常、レジスト９０はエッチング箇所と非エッチング箇所を区別するために設けるものであるところ、パターニング可能な範囲内の膜厚で形成すれば十分であるため、敢えて厚膜で形成することは想定されていないためである。
【０１０１】
図７（ａ）に示す従来方法の場合、本発明方法よりも薄膜で形成されたレジスト９０をマスクとして、ＩＣＰ装置を用いたプラズマエッチングを行う。このとき、プラズマによるエネルギーがレジスト９０にも与えられることで、レジスト９０が変質する。このレジスト９０の変質は、レジスト９０の上面から時間経過と共に深さ方向に進行する。この結果、薄膜で形成されたレジスト９０は、半導体層３０の界面位置までのほぼ全てが変質してしまう（変質層９０ａ）。
【０１０２】
これに対し、図７（ｂ）に示す本発明方法の場合、レジスト７１が従来よりも厚膜で形成されているため、同様に、プラズマエッチング時にレジスト７１が変質しても、その深さ方向の進行を、半導体層３０の界面の手前位置までに留めることができる。すなわち、変質層７２は、半導体層３０の界面よりも浅い位置にのみ形成され、それよりも深い位置には、プラズマによる変質が生じていないレジスト７１が依然として形成されている。
【０１０３】
この状態でレジスト図７（ａ）に示すように、半導体層３０の界面にまで変質層９０ａが形成されている場合、硬化した変質層９０ａが半導体層３０と接触するため、レジスト溶剤によってレジストを除去しても、一部が半導体層３０の上面に残渣として付着してしまう。これに対し、図７（ｂ）の場合には、半導体層３０の界面には変質していないレジスト７１が形成されているので、レジスト溶剤によって半導体層３０と接触している箇所のレジスト７１が除去されることで、その上層に形成された変質層７２も半導体層３０から離脱させることができる。
【０１０４】
つまり、レジスト７１を、パターニングに必要な最小限の膜厚を超えて、プラズマによるレジスト７１の変質の進行を半導体層３０との界面よりも浅い位置までに留めることができる範囲内の厚膜で形成したことで、レジスト７１除去後に半導体層３０の表面に残渣をなくすことが可能となる。この内容は、以下の実施例及び比較例を参照して説明される。
【０１０５】
［実施例及び比較例］
上記ステップＳ６までは同一の方法で行った後、ステップＳ７に関して、レジスト成膜回数及び形成レジスト膜厚を異ならせた複数のサンプルを形成した。そして、レジスト除去工程（ステップＳ７Ｊに対応）を行った後、半導体層３０の上面にレジストの残渣が形成されているかどうかを確認した。図８は、実施例及び比較例のレジスト形成条件及びその結果を示す表である。
【０１０６】
（実施例１）
上述したステップＳ７Ａ〜Ｓ７Ｉを経て素子を形成した。すなわち、中速回転期間の回転数を１０００ｒｐｍとし、３回に分けてレジストを成膜することで、１０μｍのレジストを形成した。レジストは、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ；メトキシプロピルアセテート）が７０〜７８％、クレゾール／ノボラック樹脂が１８〜２５％、感光剤が４〜６％含まれてなる組成物で構成されているものを採用した。レジストの材料は、以下の実施例２及び比較例１〜４においても共通のものを採用した。
【０１０７】
（実施例２）
中速回転期間の回転数を１７００ｒｐｍとした以外は、実施例１と同様の方法、すなわち、３回に分けてレジストを成膜することでレジストを形成した。このとき、レジストの膜厚は８．２μｍであった。
【０１０８】
（比較例１）
中速回転期間の回転数を１０００ｒｐｍとし、ステップＳ７Ａ及びステップＳ７Ｂを経て、ステップＳ７Ｇ〜ステップＳ７Ｊを行った。すなわち、レジストの成膜工程を１回だけ行った。このとき、レジストの膜厚は３．３μｍであった。
【０１０９】
（比較例２）
中速回転期間の回転数を１０００ｒｐｍとし、ステップＳ７Ａ〜ステップＳ７Ｄを経て、ステップＳ７Ｇ〜ステップＳ７Ｊを行った。すなわち、レジストの成膜工程を２回だけ行った。このとき、レジストの膜厚は６．５μｍであった。
【０１１０】
（比較例３）
中速回転期間の回転数を２５００ｒｐｍとした以外は、実施例１と同様の方法、すなわち、３回に分けてレジストを成膜することでレジストを形成した。このとき、レジストの膜厚は６．５μｍであった。なお、スピンコートを行う際の装置の回転数を実施例１よりも高めているため、レジストの成膜工程の回数は実施例１と共通の３回であるが、形成されたレジストの膜厚は実施例１よりも薄膜となっている。
【０１１１】
（比較例４）
中速回転期間の回転数を４０００ｒｐｍとし、ステップＳ７Ａ〜ステップＳ７Ｆに加えて、更にもう１サイクルの成膜、加熱工程を経て、ステップＳ７Ｇ〜ステップＳ７Ｊを行った。すなわち、レジストの成膜工程を４回行った。このとき、レジストの膜厚は６．５μｍであった。スピンコートを行う際の装置の回転数を実施例１よりも大幅に高めているため、レジストの成膜工程の回数は実施例１よりも多くしているものの、形成されたレジストの膜厚は実施例１よりも薄膜となっている。
【０１１２】
図９は、実施例１、実施例２及び比較例２の素子における上面視写真である。（ａ）がステップＳ７Ｉ（エッチング工程）直後の状態の写真、（ｂ）がステップＳ７Ｊ（レジスト除去工程）直後の状態の拡大写真にそれぞれ対応する。図９の（ｂ）によれば、比較例２では黒っぽい形成物が確認されており、レジストの残渣が付着している。これに対し、実施例１及び実施例２では、（ｂ）の写真からは、黒っぽい形成物が確認されず、レジスト残渣が付着していないことが分かる。
【０１１３】
図１０は、比較例２、比較例３及び比較例４の素子における上面視写真である。図９と同様に、（ａ）がステップＳ７Ｉ（エッチング工程）直後の状態の写真、（ｂ）がステップＳ７Ｊ（レジスト除去工程）直後の状態の拡大写真にそれぞれ対応する。比較例２はレジスト形成回数が２回であり、比較例３はレジスト形成回数が３回であり、比較例４はレジスト形成回数が４回である。図１０（ｂ）の写真からは、比較例２、比較例３、比較例４の順に、写真上に映り込んでいる黒っぽい形成物の量（又は色の濃さ）は減少し、比較例４で黒っぽい形成物の量は最も少なくなっているように見えるが、図９（ｂ）に示す、実施例１及び実施例２の写真と比較すると、これらはレジストが完全に除去されているとはいえない。
【０１１４】
なお、上述した図２Ａ〜図２Ｄの各写真は、比較例１に対応する写真である。つまり、比較例１はいわゆる従来例に対応するが、この構成においてもレジスト除去後に半導体層３０の上面にはレジスト残渣９１が形成されている。
【０１１５】
図８〜図１０によれば、レジストを所定の膜厚以上形成することで、レジスト除去後に半導体層３０の上面にレジストの残渣９１を取り除く効果が得られることが分かる。また、比較例４と実施例１を比べると、前者はレジスト形成回数を４回とし、後者はレジスト形成回数を３回としているが、形成されたレジストの膜厚が厚い後者の方がレジスト残渣を除去する効果が高いことから、レジスト形成回数に関わらず、レジスト形成膜厚を厚くすることで、レジスト残渣を除去する効果が実現されると考えられる。これは、図７を参照して上述した推察の内容にも合致する。
【０１１６】
なお、レジストの残渣を除去する効果が確認できた、実施例１及び実施例２では、いずれもレジスト形成回数が３回としている。これは、実施例及び比較例で用いたレジストの材料が、１回のレジスト形成回数では十分な膜厚を成膜できない材料であったことによるものである。つまり、１回のレジスト成膜工程で十分厚膜のレジストが形成できる材料を用いている場合には、必ずしもレジストを複数回に分けて成膜する必要はない。このことは、比較例４と実施例１の対比結果とも合致するものである。
【０１１７】
［別実施形態］
上述の実施形態では、図３Ａ〜図３Ｃに示すような半導体発光素子１を製造する場合を採り上げて説明した。しかし、これはあくまで一例である。つまり、本発明の方法は、支持基板１１上に発光層３３を含む半導体層３０が形成された状態から、隣接素子を分離するために半導体層３０をエッチングして溝５を形成する工程を含む半導体発光素子の製造方法に適用可能である。本発明は、図３Ａ〜図３Ｃに示すような構造の素子の製造方法に限定される趣旨ではない。
【符号の説明】
【０１１８】
１      ：      半導体発光素子
５      ：      溝
１１      ：      支持基板
１３      ：      ハンダ層
１５      ：      ハンダ層
１７      ：      保護層
１８      ：      保護層
１９      ：      反射電極
２０      ：      導電層
２１      ：      絶縁層
２１ａ    ：      導電性酸化膜層
３０      ：      半導体層
３１      ：      ｐ型半導体層
３３      ：      発光層
３５      ：      ｎ型半導体層
３６      ：      アンドープ層
４０      ：      エピ層
４１      ：      絶縁層
４２      ：      電極
６１      ：      サファイア基板
７１      ：      レジスト
７１ａ、７１ｂ、７１ｃ    ：      レジスト
７２      ：      プラズマによるレジスト変質層
９０      ：      レジスト
９０ａ    ：      プラズマによるレジスト変質層
９１      ：      レジストの残渣
【図１Ａ】
2015050292.tif 000003
【図１Ｂ】
2015050292.tif 000004
【図１Ｃ】
2015050292.tif 000005
【図１Ｄ】
2015050292.tif 000006
【図１Ｅ】
2015050292.tif 000007
【図３Ａ】
2015050292.tif 000008
【図３Ｂ】
2015050292.tif 000009
【図３Ｃ】
2015050292.tif 000010
【図４Ａ】
2015050292.tif 000011
【図４Ｂ】
2015050292.tif 000012
【図４Ｃ】
2015050292.tif 000013
【図４Ｄ】
2015050292.tif 000014
【図４Ｅ】
2015050292.tif 000015
【図４Ｆ】
2015050292.tif 000016
【図４Ｇ】
2015050292.tif 000017
【図４Ｈ】
2015050292.tif 000018
【図４Ｉ】
2015050292.tif 000019
【図４Ｊ】
2015050292.tif 000020
【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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【図７】
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【図８】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図９】
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【図１０】
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