(57)【要約】【課題】半導体装置への集積化に好適なＡＤ変換回路を提供する。【解決手段】ＡＤ変換回路１６は、アナログ信号ＳＡの高周波成分を除去して第１信号Ｓ１を生成するアナログフィルタ１６２と、第１信号Ｓ１をＡＤ変換して第２信号Ｓ２を生成するＡＤ変換器１６３と、第２信号Ｓ２の高周波成分を除去してデジタル信号ＳＤを生成するデジタルフィルタ１６４を有する。アナログフィルタ１６２の次数ｂは、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａよりも低い。ＡＤ変換器１６３のサンプリング周波数ｆｓは、第１信号Ｓ１のＡＤ変換時に生じる折り返し雑音がシステムに影響しない高さに設定されている。【選択図】図３
2015130583.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の高周波成分を除去して第１信号を生成するアナログフィルタと、
前記第１信号をＡＤ［analog/digital］変換して第２信号を生成するＡＤ変換器と、
前記第２信号の高周波成分を除去してデジタル信号を生成するデジタルフィルタと、
を有することを特徴とするＡＤ変換回路。
【請求項２】
前記アナログフィルタの次数は、前記アナログフィルタ、前記ＡＤ変換器、及び、前記デジタルフィルタを組み合わせた仮想フィルタの次数よりも低いことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記ＡＤ変換器のサンプリング周波数は、前記第１信号のＡＤ変換時に生じる折り返し雑音がシステムに影響しない高さに設定されていることを特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
前記ＡＤ変換器のサンプリング周波数は、前記アナログ信号帯域の最大周波数に対して４倍以上に設定されていることを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
前記アナログ信号の振幅を前記ＡＤ変換器の入力ダイナミックレンジに適合させる可変ゲインアンプをさらに有することを特徴とする請求項１〜請求項４のいずれか一項に記載のＡＤ変換回路。
【請求項６】
マスタクロック信号に応じて前記ＡＤ変換器のサンプリングクロック信号を生成するＰＬＬ［phase-locked loop］部をさらに有することを特徴とする請求項１〜請求項５のいずれか一項に記載のＡＤ変換回路。
【請求項７】
前記マスタクロック信号に応じて前記アナログフィルタのカットオフ周波数を調整するフィルタ調整部をさらに有することを特徴とする請求項６に記載のＡＤ変換回路。
【請求項８】
前記アナログフィルタは、ｇｍアンプとキャパシタを含むｇｍ−Ｃフィルタであり、前記フィルタ調整部は、前記マスタクロック信号に応じて前記ｇｍアンプのバイアス電圧を可変制御することを特徴とする請求項７に記載のＡＤ変換回路。
【請求項９】
アナログ信号をデジタル信号に変換する請求項１〜請求項８のいずれか一項に記載のＡＤ変換回路と、
前記デジタル信号を処理するデジタル信号処理回路と、
を集積化したことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置と、
前記半導体装置と電力線との間を絶縁しながらアナログ信号の伝達を行うトランスと、
を有することを特徴とする電力線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ［analog/digital］変換回路に関する。
【背景技術】
【０００２】
図７は、ＡＤ変換回路の一従来例を示すブロック図である。アナログ信号ＳＡをＤＳＰ［digital signal processor］３０１で処理するためには、ＤＳＰ３０１よりも前段においてアナログ信号ＳＡをデジタル信号ＳＤに変換するＡＤ変換回路Ｘが必要となる。
【０００３】
本従来例のＡＤ変換回路Ｘは、ＡＤ変換器３０２（サンプリング周波数ｆｓ）と、可変ゲインアンプ３０３と、アナログフィルタ３０４とを含む。このように、ＡＤ変換回路Ｘでは、ＡＤ変換器３０２で折り返し雑音が発生しないように、ＡＤ変換器３０２よりも前段にアナログフィルタ３０４（いわゆるアンチエイリアシングフィルタ）が設けられる。
【０００４】
図８は、アナログフィルタ特性（周波数−ゲイン特性）の一従来例を示す図である。本図に示したように、アナログフィルタ３０４は、アナログ信号帯域の最大周波数ｆｈよりも高い周波数成分を除去するローパスフィルタの一種である。
【０００５】
アナログ信号帯域全域で折り返し雑音を発生させないためには、ｆｈ＜ｆｓ／２（＝ナイキスト周波数ｆｎ）という条件を満たす必要がある（標本化定理）。そこで、従来のＡＤ変換回路Ｘは、高次（例えば９次）のアナログフィルタ３０４を用いてアナログ信号ＳＡから不要な高周波成分（＞ｆｈ）をできるだけ除去すると共に、アナログ信号帯域の最大周波数ｆｈに対して２倍強のサンプリング周波数ｆｓを持つＡＤ変換器３０２（例えばｆｈ＝３０ＭＨｚに対してｆｓ＝６２．５Ｍｓｐｓ）を用いる構成とされていた。
【０００６】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１１８４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＡＤ変換回路Ｘでは、半導体装置３００の回路面積縮小や消費電流低減といった観点から、高次のアナログフィルタ３０４を外付け部品（インダクタＬやキャパシタＣなどの受動素子）によって形成する必要があった。そのため、従来のＡＤ変換回路Ｘでは、外付け部品点数の増大や製造コストの上昇が課題となっていた。
【０００９】
本発明は、本願の発明者らにより見出された上記の課題に鑑み、半導体装置への集積化に好適なＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るＡＤ変換回路は、アナログ信号の高周波成分を除去して第１信号を生成するアナログフィルタと、前記第１信号をＡＤ変換して第２信号を生成するＡＤ変換器と、前記第２信号の高周波成分を除去してデジタル信号を生成するデジタルフィルタと、を有する構成（第１の構成）とされている。
【００１１】
なお、第１の構成から成るＡＤ変換回路において、前記アナログフィルタの次数は、前記アナログフィルタ、前記ＡＤ変換器、及び、前記デジタルフィルタを組み合わせた仮想フィルタの次数よりも低い構成（第２の構成）にするとよい。
【００１２】
また、第２の構成から成るＡＤ変換回路において、前記ＡＤ変換器のサンプリング周波数は、前記第１信号のＡＤ変換時に生じる折り返し雑音がシステムに影響しない高さに設定されている構成（第３の構成）にするとよい。
【００１３】
また、第３の構成から成るＡＤ変換回路において、前記ＡＤ変換器のサンプリング周波数は、前記アナログ信号帯域の最大周波数に対して４倍以上に設定されている構成（第４の構成）にするとよい。
【００１４】
また、第１〜第４いずれかの構成から成るＡＤ変換回路は、前記アナログ信号の振幅を前記ＡＤ変換器の入力ダイナミックレンジに適合させる可変ゲインアンプをさらに有する構成（第５の構成）にするとよい。
【００１５】
また、第１〜第５いずれかの構成から成るＡＤ変換回路は、マスタクロック信号に応じて前記ＡＤ変換器のサンプリングクロック信号を生成するＰＬＬ［phase-locked loop］部をさらに有する構成（第６の構成）にするとよい。
【００１６】
また、第６の構成から成るＡＤ変換回路は、前記マスタクロック信号に応じて前記アナログフィルタのカットオフ周波数を調整するフィルタ調整部をさらに有する構成（第７の構成）にするとよい。
【００１７】
また、第７の構成から成るＡＤ変換回路において、前記アナログフィルタは、ｇｍアンプとキャパシタを含むｇｍ−Ｃフィルタであり、前記フィルタ調整部は、前記マスタクロック信号に応じて前記ｇｍアンプのバイアス電圧を可変制御する構成（第８の構成）にするとよい。
【００１８】
また、本発明に係る半導体装置は、アナログ信号をデジタル信号に変換する第１〜第８いずれかの構成から成るＡＤ変換回路と、前記デジタル信号を処理するデジタル信号処理回路と、を集積化した構成（第９の構成）とされている。
【００１９】
また、本発明に係る電力線通信機器は、第９の構成から成る半導体装置と、前記半導体装置と電力線との間を絶縁しながらアナログ信号の伝達を行うトランスと、を有する構成（第１０の構成）とされている。
【発明の効果】
【００２０】
本発明によれば、半導体装置への集積化に好適なＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】宅内ＬＡＮシステムの一構成例を示す図
【図２】ＨＤ−ＰＬＣアダプタの一構成例を示すブロック図
【図３】ＡＤ変換回路の第１構成例を示すブロック図
【図４】フィルタ特性の一例を示す図
【図５】ＡＤ変換回路の第２構成例を示すブロック図
【図６】アナログフィルタの一構成例を示す回路図
【図７】ＡＤ変換回路の一従来例を示すブロック図
【図８】アナログフィルタ特性の一従来例を示す図
【発明を実施するための形態】
【００２２】
＜宅内ＬＡＮ［local area network］システム＞
図１は、宅内ＬＡＮシステムの一構成例を示す図である。本構成例の宅内ＬＡＮシステム１００は、複数のＨＤ−ＰＬＣ［high definition - power line communication］アダプタ１と、電力線２と、ルータ３と、テレビ４と、パソコン５と、冷蔵庫６と、空気調和機７と、を有する。
【００２３】
複数のＨＤ−ＰＬＣアダプタ１は、それぞれ、情報信号（映像信号や音声信号など）をウェーブレット直交周波数分割多重方式（Wavelet-OFDM[orthogonal frequency-division multiplexing]方式）で変調して電力線２に重畳することにより、各々に接続された端末相互間の双方向通信を実現する電力線通信機器（ブリッジ機能を備えたモデム）である。例えば、パソコン５を用いてインターネット２００へのアクセス（ウェブサイトの閲覧など）を行う場合には、ルータ３に接続されたＨＤ−ＰＬＣアダプタ１（例えば親機）と、パソコン５に接続されたＨＤ−ＰＬＣアダプタ１（例えば子機）との間で、電力線２を介した双方向通信が行われる。
【００２４】
このように、ＨＤ−ＰＬＣアダプタ１を用いた宅内ＬＡＮシステム１００であれば、宅内に既設の電力線２を通信回線として使用することが可能となる。なお、ＨＤ−ＰＬＣアダプタ１をマルチポート型とすれば、１台のＨＤ−ＰＬＣアダプタ１に複数の端末を接続することも可能となる。また、宅内ＬＡＮシステム１００を構築する端末の種類については、本構成例（ルータ３、テレビ４、パソコン５、冷蔵庫６、及び、空気調和機７）に限定されるものではなく、種々の端末を接続することが可能である。
【００２５】
＜ＨＤ−ＰＬＣアダプタ＞
図２は、ＨＤ−ＰＬＣアダプタ１の一構成例を示すブロック図である。本構成例のＨＤ−ＰＬＣアダプタ１は、半導体装置１０と、フラッシュメモリ２０と、トランス３０と、を有する。なお、ＨＤ−ＰＬＣアダプタ１には、電力線２から電力供給が行われる。
【００２６】
半導体装置１０は、トランス３０を介した電力線通信を制御するコントローラＩＣであり、ＣＰＵ［central processing unit］１１と、ＲＡＭ［random access memory］１２と、フラッシュコントローラ１３と、ＰＬＣＤＳＰ［PLC digital signal processor］１４と、ＤＡ［digital/analog］変換回路１５と、ＡＤ［analog/digital］変換回路１６とを集積化して成る。
【００２７】
ＣＰＵ１１は、半導体装置１０の動作を統括的に制御する主体であり、例えば、ＰＬＣＤＳＰ１４やフラッシュコントローラ１３の動作制御を行うほか、ＨＤ−ＰＬＣアダプタ１に接続された端末（不図示）との通信制御などを行う。
【００２８】
ＲＡＭ１２は、ＣＰＵ１１の作業領域や各種データの一時格納領域として用いられる揮発性半導体メモリである。
【００２９】
フラッシュコントローラ１３は、ＣＰＵ１１からの指示に応じてフラッシュメモリ２０へのアクセス制御を行うメモリ制御回路である。
【００３０】
ＰＬＣＤＳＰ１４は、ＣＰＵ１１からの指示に応じてデジタル信号を処理するデジタル信号処理回路である。
【００３１】
ＤＡ変換回路１５は、ＰＬＣＤＳＰ１４から入力されるデジタル信号をアナログ信号に変換してトランス３０に出力する回路ブロックであり、ＨＤ−ＰＬＣアダプタ１の送信回路ＴＸとして機能する。
【００３２】
ＡＤ変換回路１６は、トランス３０から入力されるアナログ信号をデジタル信号に変換してＰＬＣＤＳＰ１４に出力する回路ブロックであり、ＨＤ−ＰＬＣアダプタ１の受信回路ＲＸとして機能する。
【００３３】
フラッシュメモリ２０は、ＨＤ−ＰＬＣアダプタ１のファームウェアなどを格納する不揮発性半導体メモリである。なお、フラッシュメモリ２０としては、シリアルバスを採用したシリアルフラッシュメモリを用いることが望ましい。
【００３４】
トランス３０は、半導体装置１０と電力線２との間を絶縁しながらアナログ信号の伝達を行う。なお、トランス３０には、商用電源の交流周波数成分（５０Ｈｚ／６０Ｈｚ）を遮断するために結合キャパシタを含めてもよい。
【００３５】
なお、上記に挙げた半導体装置１０、フラッシュメモリ２０、及び、トランス３０は、一つの通信モジュールとしてＨＤ−ＰＬＣアダプタ１に実装するとよい。
【００３６】
＜ＡＤ変換回路（第１構成例）＞
図３は、ＡＤ変換回路１６の第１構成例を示すブロック図である。第１構成例のＡＤ変換回路１６は、可変ゲインアンプ１６１と、アナログフィルタ１６２と、ＡＤ変換器１６３と、デジタルフィルタ１６４と、を含む。
【００３７】
可変ゲインアンプ１６１は、アナログ信号ＳＡ（本構成例では、差動受信信号ＲｘＰ及びＲｘＮ）の振幅をＡＤ変換器１６３の入力ダイナミックレンジに適合させる。なお、可変ゲインアンプ１６１のゲインは、ＰＬＣＤＳＰ１４によって可変制御すればよい。
【００３８】
アナログフィルタ１６２は、可変ゲインアンプ１６１を介して入力されるアナログ信号ＳＡの高周波成分を除去して第１信号Ｓ１を生成するアンチエイリアシングフィルタである。なお、アナログフィルタ１６２の次数ｂ（例えばｂ＝３）は、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａ（例えばａ≧９）よりも低く設定されている。この点については後ほど詳述する。
【００３９】
ＡＤ変換器１６３は、第１信号Ｓ１をＡＤ変換して第２信号Ｓ２を生成する。なお、ＡＤ変換器１６３のサンプリング周波数ｆｓは、第１信号Ｓ１のＡＤ変換時に生じる折り返し雑音がシステム（例えばＨＤ−ＰＬＣアダプタ１の受信特性）に影響しない高さに設定されている。この点については後ほど詳述する。
【００４０】
デジタルフィルタ１６４は、第２信号Ｓ２の高周波成分を除去してデジタル信号ＳＤを生成する。デジタルフィルタ１６４の次数ｃは、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａが所望値となるように適切に設定すればよい（例えばａ≧９に対してｃ＝６〜５０）。
【００４１】
図４は、フィルタ特性（周波数−ゲイン特性）の一例を示す図である。なお、実線はアナログフィルタ１６２のフィルタ特性を示しており、破線はデジタルフィルタ１６４のフィルタ特性を示している。
【００４２】
アナログ信号ＳＡが取り得る周波数範囲（以下ではアナログ信号帯域と呼ぶ）は、最小周波数ｆｌ（例えば２ＭＨｚ）〜最大周波数ｆｈ（例えば３０ＭＨｚ）である。これを踏まえ、ＡＤ変換器１６３のサンプリング周波数ｆｓは、アナログ信号帯域の最大周波数ｆｈに対して４倍強（例えばｆｓ＝１２５ＭＨｚ）に設定されており、アナログフィルタ１６２の次数ｂは、ナイキスト周波数ｆｎ（＝ｆｓ／２、例えばｆｎ＝６２．５ＭＨｚ）で折り返し雑音がシステム要求レベル（−ＸｄＢ）以下となる次数（例えばｂ＝３）に設定されている。なお、上記のシステム要求レベル（−ＸｄＢ）を一概に例示することは難しいが、様々な要因（通信速度や伝送路の減衰など）を考慮しながら、折り返し雑音がシステムの許容量を超えないように適宜設定すればよい。また、デジタルフィルタ１６４の次数ｃは、先述の通り、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａが所望値となる次数（例えばａ≧９に対してｃ＝６〜５０）に設定されている。
【００４３】
このように、第１構成例のＡＤ変換回路１６は、従来構成（アナログフィルタ３０４のみで不要な高周波成分（＞ｆｈ）を全て除去する構成、図７及び図８を参照）と異なり、従来よりも低次のアナログフィルタ１６２を用いて不要な高周波成分の一部のみを除去すると共に、従来よりも高いサンプリング周波数ｆｓのＡＤ変換器１６３を用いてＡＤ変換を行った上で、さらに、デジタルフィルタ１６４を用いて残存する不要な高周波成分を除去する構成とされている。
【００４４】
このような構成とすることにより、半導体装置１０への集積化が可能な低次のアナログフィルタ１６２を用いてもＡＤ変換器１６３での折り返し雑音を回避することができるので、高次のアナログフィルタ３０４のみを用いてアンチエイリアシングを行っていた従来構成と比べて製造コストを削減することが可能となる。
【００４５】
また、第１構成例のＡＤ変換回路１６において、最終的に生成されるデジタル信号ＳＤは、高次化が比較的容易なデジタルフィルタ１６４によるデジタルフィルタリングを介して生成される。従って、ＡＤ変換回路１６全体としてみれば、従来のアナログフィルタ３０４（９次）と同等のフィルタ特性を持たせることが可能となる。
【００４６】
なお、ＡＤ変換器１６３のサンプリング周波数ｆｓをさらに高めれば、ナイキスト周波数ｆｎが高くなるので、アナログフィルタ１６２の次数ｂを下げることが可能となり、延いては、アナログフィルタ１６２のさらなる回路面積縮小や消費電流削減を図ることが可能となる。ただし、ＡＤ変換器１６３のサンプリング周波数ｆｓを高めるほど、ＡＤ変換器１６３自体の消費電流が増大してしまう点には留意が必要である。逆に、より高次（例えば４次）のアナログフィルタ１６２を半導体装置１０に集積化することができるのであれば、ＡＤ変換器１６３のサンプリング周波数ｆｓを引き下げることが可能となる。
【００４７】
＜ＡＤ変換回路（第２構成例）＞
図５は、ＡＤ変換回路１６の第２構成例を示すブロック図である。第２構成例のＡＤ変換回路１６は、基本的に第１構成例と同様の構成であり、ＰＬＬ［phase-locked loop］部１６５とフィルタ調整部１６６が追加されている点に特徴を有する。そこで、第１構成例と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的な説明を行う。
【００４８】
ＰＬＬ部１６５は、半導体装置１０の外部から入力されるマスタクロック信号ＭＣＫに応じて、ＡＤ変換器１６３のサンプリングクロック信号ＳＣＫを生成する。ＡＤ変換器１６３のサンプリング周波数ｆｓは、サンプリングクロック信号ＳＣＫによって決まる。従って、本構成例のＡＤ変換回路１６であれば、マスタクロック信号ＭＣＫの発振周波数を調整することにより、ＡＤ変換器１６３のサンプリング周波数ｆｓを任意に設定することが可能となる。
【００４９】
フィルタ調整部１６６は、マスタクロック信号ＭＣＫの発振周波数に応じて、アナログフィルタ１６２のカットオフ周波数を調整する。従って、本構成例のＡＤ変換回路１６であれば、マスタクロック信号ＭＣＫを用いたサンプリング周波数ｆｓの設定動作と同期して、アナログフィルタ１６２のカットオフ周波数を最適化することも可能となる。なお、フィルタ調整部１６６は、アナログフィルタ１６２のバイアス電圧ＶＢを調整する構成とされているが、この点については以下で詳述する。
【００５０】
＜アナログフィルタ＞
図６は、アナログフィルタ１６２の一構成例を示す回路図である。なお、本構成例では説明の便宜上、シングルエンド型のアナログフィルタ１６２を例に挙げて説明を行う。本構成例のアナログフィルタ１６２は、ｇｍアンプ１６２ａ〜１６２ｃと、アンプ１６２ｄと、反転アンプ１６２ｅ及び１６２ｆと、キャパシタ１６２ｇ〜１６２ｊと、を含む。
【００５１】
ｇｍアンプ１６２ａの第１入力端は、入力信号ＩＮ（アナログ信号ＳＡ）の印加端に接続されている。ｇｍアンプ１６２ａの第２入力端は、自身の出力端に接続されている。ｇｍアンプ１６２ａの出力端は、ｇｍアンプ１６２ｂの第１入力端とアンプ１６２ｄの入力端に各々接続されている。ｇｍアンプ１６２ｂの第２入力端は、出力信号ＯＵＴ（第１信号Ｓ１）の印加端に接続されている。ｇｍアンプ１６２ｂの出力端は、反転アンプ１６２ｅの入力端に接続されている。ｇｍアンプ１６２ｃの第１入力端は、反転アンプ１６２ｅの出力端に接続されている。ｇｍアンプ１６２ｃの第２入力端は、出力信号ＯＵＴの印加端に接続されている。ｇｍアンプ１６２ｃの出力端は、反転アンプ１６２ｆの入力端に接続されている。反転アンプ１６２ｆの出力端は、出力信号ＯＵＴの印加端に接続されている。キャパシタ１６２ｇは、ｇｍアンプ１６２ａの出力端と接地端との間に接続されている。キャパシタ１６２ｈは、反転アンプ１６２ｈの入力端と出力端との間に接続されている。キャパシタ１６２ｉは、アンプ１６２ｄの出力端とｇｍアンプ１６２ｃの出力端との間に接続されている。キャパシタ１６２ｊは、反転アンプ１６２ｆの入力端と出力端との間に接続されている。
【００５２】
このように、本構成例のアナログフィルタ１６２は、ｇｍアンプ１６２ａ〜１６２ｃとキャパシタ１６２ｇ〜１６２ｊを含むｇｍ−Ｃフィルタであり、３次連立チェビシェフ特性を持つ。本構成例のアナログフィルタ１６２であれば、回路面積や消費電流を不必要に増大させることなく、全ての回路素子を半導体装置１０に集積化することが可能となる。
【００５３】
なお、ｇｍアンプ１６２ａ〜１６２ｃには、フィルタ調整部１６６で生成されたバイアス電圧ＶＢが印加されており、各々の出力電流特性はバイアス電圧ＶＢによって決まる。従って、フィルタ調整部１６６は、マスタクロック信号ＭＣＫの発振周波数に応じてバイアス電圧ＶＢの電圧値を可変制御することにより、ｇｍアンプ１６２ａ〜１６２ｃの出力電流特性を調整し、延いては、アナログフィルタ１６２のカットオフ周波数を容易に調整することが可能となる。
【００５４】
＜その他の変形例＞
なお、上記の実施形態では、ＨＤ−ＰＬＣアダプタ１の受信回路として機能するＡＤ変換回路１６に本発明を適用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の用途に供されるＡＤ変換回路にも広く適用することが可能である。
【００５５】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５６】
本発明は、例えば、ＨＤ−ＰＬＣアダプタなどに利用することが可能である。
【符号の説明】
【００５７】
１    ＨＤ−ＰＬＣアダプタ
２    電力線
３    ルータ
４    テレビ
５    パソコン
６    冷蔵庫
７    空気調和機
１０    半導体装置
１１    ＣＰＵ
１２    ＲＡＭ
１３    フラッシュコントローラ（メモリ制御回路）
１４    ＰＬＣＤＳＰ
１５    ＤＡ変換回路（送信回路）
１６    ＡＤ変換回路（受信回路）
１６１    可変ゲインアンプ
１６２    アナログフィルタ
１６２ａ〜１６２ｃ    ｇｍアンプ
１６２ｄ    アンプ
１６２ｅ、１６２ｆ    反転アンプ
１６２ｇ〜１６２ｊ    キャパシタ
１６３    Ａ／Ｄ変換器
１６４    デジタルフィルタ
１６５    ＰＬＬ部
１６６    フィルタ調整部
２０    フラッシュメモリ（不揮発性半導体メモリ）
３０    トランス
１００    宅内ＬＡＮシステム
２００    インターネット
【図１】
2015130583.tif 000003
【図２】
2015130583.tif 000004
【図３】
2015130583.tif 000005
【図４】
2015130583.tif 000006
【図５】
2015130583.tif 000007
【図６】
2015130583.tif 000008
【図７】
2015130583.tif 000009
【図８】
2015130583.tif 000010