(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、誘電体層を挟んで、セラミック本体の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極と、セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、第１外部電極は、第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、第２外部電極は、第２ベース電極及び第２ベース電極上に形成された第２端子電極を含み、第１及び第２端子電極のうち、５０μｍ×５０μｍの領域での表面粗度は、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度は、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たす。【選択図】図２
2015076600.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記誘電体層を挟んで、前記セラミック本体の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極と、
前記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、
前記第１外部電極は、第１ベース電極及び前記第１ベース電極上に形成された第１端子電極を含み、前記第２外部電極は、第２ベース電極及び前記第２ベース電極上に形成された第２端子電極を含み、前記第１及び第２端子電極のうち、５０μｍ×５０μｍの領域での表面粗度をＲａとすると、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記セラミック本体及び前記第１及び第２端子電極の上部にはシランコーティング層が形成される、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たす、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１から３の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１及び第２端子電極は銅（Ｃｕ）からなる、請求項１から４の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２端子電極はめっきにより形成される、請求項１から５の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
絶縁基板と、
請求項１から６の何れか１項に記載の基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化により、印刷回路基板に実装される受動素子の実装空間が足りなくなっており、これを解決するために、基板内部に内蔵される部品、すなわち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする取り組みが行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵するための多様な方法が提示されている。
【０００３】
基板内部に積層セラミック電子部品を内蔵する方法としては、基板の材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線などを積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法には、高誘電率の高分子シートや薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内部に内蔵する方法などがある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、この複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極とを連結するために、レーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造コストを大きく増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内部のコア部分に内蔵されなければならないため、基板の表面に実装される通常の積層セラミック電子部品とは異なって、外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）めっき層を形成する必要がない。
【０００７】
すなわち、基板内蔵用積層セラミック電子部品の外部電極は、銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板内部の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層を上記外部電極上に形成する必要がある。
【０００８】
通常、上記外部電極も銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれているため、基板内部のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができないという問題がある。
【０００９】
このような理由から、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成している状況である。
【００１０】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣのメインボード及び各種ＲＦモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品に比べ、製品のサイズを著しく減少させることができる。
【００１１】
また、ＭＰＵなどの能動素子の入力端子と非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
しかし、基板内蔵用積層セラミック電子部品を基板に内蔵する過程中に、エポキシ樹脂を硬化させ、金属電極を結晶化するための熱処理工程を経ることになる。この際、エポキシ樹脂、金属電極、積層セラミック電子部品のセラミックなどの熱膨張係数（ＣＴＥ）の差または基板の熱膨張により、基板と積層セラミック電子部品との接着面に欠陥が発生し得る。
【００１３】
このような欠陥は、信頼性をテストする過程で接着面の浮き（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を発生させる問題点がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】韓国公開特許第２００６‐００４７７３３号
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することをその目的とする。
【課題を解決するための手段】
【００１６】
本発明の一実施形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を挟んで、上記セラミック本体の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は、第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、上記第２外部電極は、第２ベース電極及び上記第２ベース電極上に形成された第２端子電極を含み、上記第１及び第２端子電極のうち、５０μｍ×５０μｍの領域での表面粗度をＲａとすると、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たす、基板内蔵用積層セラミック電子部品が提供される。
【００１７】
上記セラミック本体及び上記第１及び第２端子電極の上部には、シランコーティング層が形成されることができる。
【００１８】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【００１９】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２０】
上記第１及び第２端子電極は銅（Ｃｕ）からなることができる。
【００２１】
上記第１及び第２端子電極はめっきにより形成されることができる。
【００２２】
本発明の他の実施形態によると、絶縁基板と、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体、上記誘電体層を挟んで、上記セラミック本体の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極、及び上記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、上記第１外部電極は、第１ベース電極及び上記第１ベース電極上に形成された第１端子電極を含み、上記第２外部電極は、第２ベース電極及び上記第２ベース電極上に形成された第２端子電極を含み、上記第１及び第２端子電極のうち、５０μｍ×５０μｍの領域での表面粗度をＲａとすると、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たす基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
【００２３】
上記セラミック本体及び上記第１及び第２端子電極の上部にはシランコーティング層が形成されることができる。
【００２４】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【００２５】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２６】
上記第１及び第２端子電極は銅（Ｃｕ）からなることができる。
【００２７】
上記第１及び第２端子電極はめっきにより形成されることができる。
【発明の効果】
【００２８】
本発明によると、基板内蔵用積層セラミック電子部品の表面処理及び外部電極の上部めっき層の表面粗度を調節することで、積層セラミック電子部品と基板との間の浮き現象を改善して、接着特性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】図１のＸ‐Ｘ'断面図である。
【図３】図１のＣ方向からみた概略的な平面図である。
【図４】図３のＡ領域のＹ‐Ｙ'断面を拡大した断面図である。
【図５】図３のＢ領域のＹ‐Ｙ'断面を拡大した断面図である。
【図６】本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３１】
［基板内蔵用積層セラミック電子部品］
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００３２】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【００３３】
図２は図１のＸ‐Ｘ'断面図である。
【００３４】
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を挟んで、上記セラミック本体１０の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極２１、２２と、上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２と、を含み、上記第１外部電極３１は、第１ベース電極３１ａ及び上記第１ベース電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は、第２ベース電極３２ａ及び上記第２ベース電極３２ａ上に形成された第２端子電極３２ｂを含むことができる。
【００３５】
以下、本発明の一実施形態による積層セラミック電子部品について説明するにあたり、特に積層セラミックキャパシタを例として説明するが、これに制限されるものではない。
【００３６】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。
【００３７】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。
【００３８】
本発明の一実施形態において、セラミック本体１０は、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有し、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面と表現してもよい。
【００３９】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であることができる。
【００４０】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下に製作することにより、基板内蔵用積層セラミックキャパシターとして好適となる。
【００４１】
ここで、上記セラミック本体１０の厚さｔｓは、上記第１主面と第２主面との間の距離である。
【００４２】
本発明の一実施形態によると、上記誘電体層１１を形成するための原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００４３】
上記誘電体層１１を形成するための材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものであることができる。
【００４４】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができるが、例えば、４００ｎｍ以下に調節されることができる。
【００４５】
このようなセラミック本体１０は、キャパシターの容量形成に寄与する部分である活性層と、この活性層の上下部にそれぞれ上下マージン部として形成される上部及び下部カバー層と、で構成されることができる。
【００４６】
上記活性層は、複数の第１及び第２内部電極２１、２２を、誘電体層１１を挟んで繰り返して積層することにより形成されることができる。
【００４７】
上記上部及び下部カバー層は、内部電極を含まないことを除き、誘電体層１１と同一の材質及び構成を有することができる。
【００４８】
上記上部及び下部カバー層は、単一の誘電体層または２つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層することで形成することができ、基本的に、物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
【００４９】
一方、上記第１及び第２内部電極２１、２２は、互いに異なる極性を有する一対の電極であり、誘電体層１１上に、導電性金属を含む導電性ペーストを所定の厚さに印刷することで形成することができる。
【００５０】
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って、セラミック本体１０の両端面を介して交互に露出されるように形成されており、その中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。
【００５１】
すなわち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面を介して交互に露出される部分により、第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００５２】
したがって、第１及び第２外部電極３１、３２に電圧を印加すると、互いに対向する第１内部電極２１と第２内部電極２２との間に電荷が蓄積される。この際、積層セラミックキャパシターの静電容量は、第１内部電極２１と第２内部電極２２とが互いに重なる領域の面積と比例する。
【００５３】
また、上記第１及び第２内部電極２１、２２を形成するための導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００５４】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。
【００５５】
本発明の一実施形態によると、上記セラミック本体１０の両側端部に第１及び第２外部電極３１、３２が形成されることができる。
【００５６】
上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１ベース電極３１ａと、上記第１ベース電極３１ａ上に形成される第１端子電極３１ｂと、を含むことができる。
【００５７】
また、上記第２外部電極３２は、上記第２内部電極２２と電気的に連結される第２ベース電極３２ａと、上記第２ベース電極３２ａ上に形成される第２端子電極３２ｂと、を含むことができる。
【００５８】
以下、上記第１及び第２外部電極３１、３２の構造についてより詳細に説明する。
【００５９】
上記第１及び第２ベース電極３１ａ、３２ａは、第１導電性金属及びガラスからなることができる。
【００６０】
静電容量の形成のために、上記第１及び第２外部電極３１、３２が上記セラミック本体１０の両端面に形成され、上記第１及び第２外部電極３１、３２に含まれる上記第１及び第２ベース電極３１ａ、３２ａが上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
【００６１】
上記第１及び第２ベース電極３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同一の材質の導電性物質で形成されることができ、これに制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される一つ以上の第１導電性金属で形成されることができる。
【００６２】
上記第１及び第２ベース電極３１ａ、３２ａは、上記第１導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後、焼成することで形成されることができる。
【００６３】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、上記第１及び第２ベース電極３１ａ、３２ａ上に形成される第１及び第２端子電極３１ｂ、３２ｂを含むことができる。
【００６４】
上記第１及び第２端子電極３１ｂ、３２ｂは第２導電性金属からなることができる。
【００６５】
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）であることができる。
【００６６】
一般に、積層セラミックキャパシターは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／スズめっき層が形成される。
【００６７】
しかし、本発明の一実施形態による積層セラミックキャパシターは、印刷回路基板内蔵用であって、基板上に実装せず、上記積層セラミックキャパシターの上記第１外部電極３１及び第２外部電極３２と基板の回路は、銅（Ｃｕ）材質のビア（ｖｉａ）を介して電気的に連結される。
【００６８】
したがって、本発明の一実施形態によると、上記第１及び第２端子電極３１ｂ、３２ｂは、上記基板内部のビアの材質である銅（Ｃｕ）との電気的連結性の良い銅（Ｃｕ）からなることができる。
【００６９】
一方、上記第１ベース電極３１ａ及び第２ベース電極３２ａも、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれているため、基板内部のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができないという問題がある。
【００７０】
このような理由から、基板内蔵用積層セラミック電子部品の上記第１及び第２端子電極３１ｂ、３２ｂは銅（Ｃｕ）からなることができる。
【００７１】
上記第１及び第２端子電極３１ｂ、３２ｂの形成方法は、特に制限されず、例えば、めっきにより形成されることができる。
【００７２】
したがって、焼成後の上記第１及び第２端子電極３１ｂ、３２ｂは銅（Ｃｕ）のみからなっており、ガラスフリットを含まないため、基板内部のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができないという問題が発生しない。
【００７３】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００７４】
上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐはｔｐ≧５μｍを満たすことができるが、これに制限されるものではなく、上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐは１５μｍ以下であることができる。
【００７５】
上記のように、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、且つ１５μｍ以下になるように調節することで、基板内部のビア加工に優れ、信頼性に優れた積層セラミックキャパシターを具現することができる。
【００７６】
第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが５μｍ未満である場合には、後述するように、積層セラミック電子部品を印刷回路基板に内蔵するために導電性ビアホールを加工する際に、セラミック本体１０まで導電性ビアホールが連結されてしまう不良が発生する恐れがある。
【００７７】
また、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが１５μｍを超過する場合には、第１及び第２端子電極３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生する恐れがある。
【００７８】
図３は図１のＣ方向からみた概略的な平面図である。
【００７９】
図４は図３のＡ領域のＹ‐Ｙ'断面を拡大した断面図である。
【００８０】
図５は図３のＢ領域のＹ‐Ｙ'断面を拡大した断面図である。
【００８１】
図３から図５を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での表面粗度をＲａとすると、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たすことができる。
【００８２】
図４を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ≦Ｒａ≦６００ｎｍを満たすことができる。
【００８３】
上記第１及び第２端子電極３１ｂ、３２ｂのうち５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ≦Ｒａ≦６００ｎｍを満たすように調節することで、積層セラミック電子部品と基板との間の浮き現象を改善し、クラックを防止することができる。
【００８４】
表面粗度とは、金属表面を加工する際に表面に生じる微細な凹凸の程度を意味し、表面粗さともいう。
【００８５】
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などによって生じるものである。粗さの程度を示すために、表面を切断してその断面をみると、ある曲線を成しているが、その曲線の低点と高点の平均を中心線平均粗さとし、Ｒａで表示することができる。
【００８６】
本発明では、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さまたは表面粗度をＲａと規定する。
【００８７】
上記表面粗度または表面粗さは、上述したように、表面を切断してその断面から把握することができ、図４に点線で示した部分のように、大きな曲線を成して形成され得ることが分かる。
【００８８】
具体的に、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａを算出する方法について説明すると、先ず、図３及び図４に示すように、上記第１及び第２端子電極３１ｂ、３２ｂの一表面のうち５０μｍ×５０μｍの領域に形成されている粗度に対して仮想の中心線を引く。
【００８９】
次に、上記粗度の仮想の中心線を基準に、点線で表示された各曲線までのそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式のように各距離の平均値を求めて算出された値を用いて、第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａを算出することができる。
【００９０】
2015076600.tif 000003
【００９１】
上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ≦Ｒａ≦６００ｎｍの範囲を満たすように調節することで、積層セラミック電子部品と基板との間の接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【００９２】
上記第１及び第２端子電極３１ｂ、３２ｂのうち５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ未満である場合には、積層セラミック電子部品と基板との間の浮き現象が発生する恐れがある。
【００９３】
一方、上記第１及び第２端子電極３１ｂ、３２ｂのうち５０μｍ×５０μｍの領域での表面粗度Ｒａが６００ｎｍを超過する場合には、クラックが発生する恐れがある。
【００９４】
上記第１及び第２端子電極３１ｂ、３２ｂのうち５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ≦Ｒａ≦６００ｎｍの範囲を満たすように調節する方法としては、積層セラミックキャパシターを製造する過程で、紙やすりを用いるか、またはプラズマ処理などの物理的方法を用いることができる。
【００９５】
例えば、紙やすりを用いる方法は、Ｐ値が１００〜３０００の範囲である紙やすりを適用することで、人為的に粗度を形成することができ、上記第１及び第２端子電極３１ｂ、３２ｂの表面のうち一部の粗度のみを高めることができるため、積層セラミック電子部品の信頼性には影響を与えることなく、第１及び第２端子電極３１ｂ、３２ｂの表面粗度を形成することができる。
【００９６】
上記紙やすりの「Ｐ」は、ＦＥＰＡ［ｔｈｅ  Ｅｕｒｏｐｅａｎ  ＦＥＰＡ（Ｆｅｄｅｒａｔｉｏｎ  ｏｆ  Ｅｕｒｏｐｅａｎ  Ｐｒｏｄｕｃｅｒｓ  ｏｆ  Ａｂｒａｓｉｖｅｓ）「Ｐ」ｇｒａｄｅ］の粒子サイズの標準を示す記号である。
【００９７】
図５を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂのうち、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たすことができる。
【００９８】
上記第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たすように調節することで、積層セラミック電子部品と基板との間の浮き現象をさらに効果的に改善することができる。
【００９９】
上記表面粗度は、上述した説明の定義と同様であり、本発明では、上記第１及び第２端子電極３１ｂ、３２ｂのうち、１０μｍ×１０μｍの領域での上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さまたは表面粗度をＲａ'と規定する。
【０１００】
上記表面粗度または表面粗さは、上述したように、表面を切断してその断面から把握することができ、図４及び図５に実線で示した部分のように、小さな曲線を成して形成され得ることが分かる。
【０１０１】
具体的には、上記第１及び第２端子電極３１ｂ、３２ｂのうち、１０μｍ×１０μｍの領域での上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａ'を算出する方法について説明すると、先ず、図３及び図５に示すように、上記第１及び第２端子電極３１ｂ、３２ｂの一表面のうち、１０μｍ×１０μｍの領域に形成されている粗度に対して仮想の中心線を引く。
【０１０２】
次に、上記粗度の仮想の中心線を基準に、実線で表示された各曲線までのそれぞれの距離（例えば、ｒ１'、ｒ２'、ｒ３'…ｒ１３'）を測定した後、下記式のように各距離の平均値を求めて算出された値を用いて、第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａ'を算出することができる。
【０１０３】
2015076600.tif 000004
【０１０４】
上記第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ≦Ｒａ'≦４００ｎｍの範囲を満たすように調節することで、積層セラミック電子部品と基板との間の接着力がさらに向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０５】
上記第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ未満である場合には、積層セラミック電子部品と基板との間の接着力の向上効果が得られない。
【０１０６】
一方、上記第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が４００ｎｍを超過する場合には、クラックが発生する恐れがある。
【０１０７】
上記第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ≦Ｒａ'≦４００ｎｍの範囲を満たすように調節する方法は、積層セラミックキャパシターを製造する過程で、外部電極が形成されたセラミック本体をエッチング液に入れた後、回転させることで行われることができる。
【０１０８】
すなわち、上記の表面粗度の形成方法は、上述の上記第１及び第２端子電極３１ｂ、３２ｂのうち５０μｍ×５０μｍの領域での表面粗度Ｒａを形成するための物理的な方法とは異なって、化学的処理により行われることができる。
【０１０９】
上記のように、外部電極が形成されたセラミック本体をエッチング液に浸すことで、化学的方法により人為的に粗度を形成することができるため、上記物理的な方法とは異なって微細な粗度を形成することができる。
【０１１０】
したがって、上記のように、第１及び第２端子電極３１ｂ、３２ｂのうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ≦Ｒａ'≦４００ｎｍの範囲を満たすように、第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａ'を形成することができる。
【０１１１】
上記エッチング液としては、銅（Ｃｕ）のみを溶解させるものを用いることで、積層セラミック電子部品の信頼性には影響を与えることなく、第１及び第２端子電極３１ｂ、３２ｂの微細な表面粗度Ｒａ'を形成することができる。
【０１１２】
一方、本発明の一実施形態によると、上記セラミック本体１０、及び上記第１及び第２端子電極３１ｂ、３２ｂの上部にシランコーティング層４１が形成されることができる。
【０１１３】
上記のように、セラミック本体１０、及び上記第１及び第２端子電極３１ｂ、３２ｂの上部にシランコーティング層４１が形成されることで、積層セラミック電子部品と基板との間の接着力がさらに向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【０１１４】
上記シランコーティング層４１は、シリコンを含有するものであれば特に制限されず、例えば、シリコンを中心原子とし、一方の末端基にはエポキシが結合され、他方の末端基にはアルキル基が結合された形態であることができる。
【０１１５】
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
【０１１６】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥することで、複数個のセラミックグリーンシートを製造することができる。これにより、誘電体層を形成することができる。
【０１１７】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造した後、ドクターブレード法を用いて上記スラリーを数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【０１１８】
次に、平均粒子サイズが０．１〜０．２μｍであるニッケル粉末が４０〜５０重量部で含有された内部電極用導電性ペーストを製造することができる。
【０１１９】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、それを４００〜５００層に積層することで、セラミック本体１０を製作することができる。
【０１２０】
本発明の一実施形態による積層セラミックキャパシターにおいて、上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の両端面にそれぞれ露出されるように形成されることができる。
【０１２１】
次に、上記セラミック本体１０の端部に、第１導電性金属及びガラスからなる第１ベース電極及び第２ベース電極を形成することができる。
【０１２２】
上記第１導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される一つ以上であることができる。
【０１２３】
上記ガラスは、特に制限されるものではないが、通常の積層セラミックキャパシターの外部電極の製作に用いられるガラスと同一の組成の物質を用いることができる。
【０１２４】
上記第１及び第２ベース電極は上記セラミック本体の端部に形成され、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１２５】
次に、上記第１ベース電極及び第２ベース電極上に第２導電性金属からなるめっき層を形成することができる。
【０１２６】
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）であることができる。
【０１２７】
上記めっき層は第１及び第２端子電極であることができる。
【０１２８】
上述したように、上記第１及び第２端子電極に紙やすりまたはプラズマ処理を用いて大きい表面粗度を形成し、上記第１及び第２端子電極に大きい表面粗度が形成された状態で、それをエッチング液に投入することで、微細な表面粗度を形成することができる。
【０１２９】
その他上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一の部分については、その説明を省略する。
【０１３０】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。
【０１３１】
（実施例１）
本発明の実施形態による基板内蔵用積層セラミック電子部品の第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無と、第１及び第２端子電極のうち５０μｍ×５０μｍの領域での表面粗度Ｒａ及び１０μｍ×１０μｍの領域での表面粗度Ｒａ'による接着面の浮き現象の発生頻度と、を確認するために、積層セラミック電子部品が内蔵された基板に対してそれぞれの実験を行って調査した。
【０１３２】
下記表１に、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無を示した。
【０１３３】
【表１】
2015076600.tif 000005
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３４】
上記表１を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ以上である場合に、基板内部のビア加工に優れ、信頼性に優れた積層セラミックキャパシターが具現されることが分かる。
【０１３５】
その反面、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ未満である場合には、基板内部のビア加工時に不良が発生し得ることが分かる。
【０１３６】
下記表２に、第１及び第２端子電極のうち５０μｍ×５０μｍの領域での表面粗度Ｒａによる接着面の浮き現象の発生頻度を示した。
【０１３７】
【表２】
2015076600.tif 000006
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１３８】
上記表３を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が４００ｎｍ以上である場合に、接着面の浮き現象の発生頻度が低くて、信頼性に優れた積層セラミックキャパシターが具現されることが分かる。
【０１３９】
その反面、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が４００ｎｍ未満である場合には、接着面の浮き現象の発生頻度が高くなるため、信頼性の問題が生じ得ることが分かる。
【０１４０】
下記表３に、第１及び第２端子電極のうち１０μｍ×１０μｍの領域での表面粗度Ｒａ'による接着面の浮き現象の発生頻度を示した。
【０１４１】
【表３】
2015076600.tif 000007
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１４２】
上記表３を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が１３０ｎｍ以上である場合に、接着面の浮き現象の発生頻度が低くて、信頼性に優れた積層セラミックキャパシターが具現されることが分かる。
【０１４３】
一方、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が１３０ｎｍ未満である場合には、積層セラミック電子部品と基板との間の接着力の向上効果が得られないことが分かる。
【０１４４】
［積層セラミック電子部品内蔵型印刷回路基板］
図６は本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【０１４５】
図６を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と、誘電体層１１を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体１０、上記誘電体層１１を挟んで、上記セラミック本体１０の両端面を介して交互に露出されるように形成された複数の第１及び第２内部電極２１、２２、及び上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２を含み、上記第１外部電極３１は第１ベース電極３１ａ及び上記第１ベース電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は第２ベース電極３２ａ及び上記第２ベース電極３２ａ上に形成された第２端子電極３２ｂを含み、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での表面粗度をＲａとすると、４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度をＲａ'とすると、１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たす基板内蔵用積層セラミック電子部品と、を含むことができる。
【０１４６】
上記絶縁基板１１０は絶縁層１２０を含む構造を有し、必要に応じて、図６に例示されたように、多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。このような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であることができる。
【０１４７】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理などのような後続工程が行われる中、様々な苛酷な環境を同様に経ることになる。
【０１４８】
特に、熱処理工程での印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接的に伝達され、積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１４９】
積層セラミック電子部品と印刷回路基板１００との接着面に加えられたストレスが接着強度より高い場合、接着面が剥がれる浮き不良を発生する。
【０１５０】
積層セラミック電子部品と印刷回路基板１００との間の接着強度は、積層セラミック電子部品と印刷回路基板１００との電気化学的結合力及び接着面の有効表面積に比例するが、積層セラミック電子部品と印刷回路基板１００との間の接着面の有効表面積を向上させるために、積層セラミック電子部品の表面粗度を制御することで、積層セラミック電子部品と印刷回路基板１００との間の浮き現象を改善することができる。
【０１５１】
また、印刷回路基板１００内蔵用積層セラミック電子部品の表面粗度による印刷回路基板１００との接着面の浮き現象の発生頻度を確認することができる。
【０１５２】
すなわち、上記第１及び第２端子電極３１ｂ、３２ｂのうち、５０μｍ×５０μｍの領域での表面粗度Ｒａが４００ｎｍ≦Ｒａ≦６００ｎｍを満たし、１０μｍ×１０μｍの領域での表面粗度Ｒａ'が１３０ｎｍ≦Ｒａ'≦４００ｎｍを満たすように調節することで、積層セラミック電子部品と基板との間の浮き現象を改善して、接着特性を向上させることができる。
【０１５３】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１５４】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
３１、３２  第１及び第２外部電極
３１ａ、３２ａ  第１及び第２ベース電極
３１ｂ、３２ｂ  第１及び第２端子電極
４１  シランコーティング層
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
【図１】
2015076600.tif 000008
【図２】
2015076600.tif 000009
【図３】
2015076600.tif 000010
【図４】
2015076600.tif 000011
【図５】
2015076600.tif 000012
【図６】
2015076600.tif 000013