(57)【要約】【課題】半導体装置の製造方法及び半導体製造装置において、半導体基板の面内において半導体装置の特性がばらつくのを抑制すること。【解決手段】半導体基板２０の面内に温度差を設けながら、半導体基板２０に第１の不純物２１を注入する工程と、第１の不純物２１を注入する工程の後、半導体基板２０に第２の不純物２３を注入する工程と、第１の不純物２１と第２の不純物２３を注入した後、半導体基板２０をアニールする工程と、半導体基板２０の上にトランジスタTRのゲート絶縁膜４１を形成する工程と、ゲート絶縁膜４１の上にゲート電極４２を形成する工程とを有する半導体装置の製造方法による。【選択図】図２６
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【特許請求の範囲】
【請求項１】
半導体基板の面内に温度差を設けながら、前記半導体基板に第１の不純物を注入する工程と、
前記第１の不純物を注入する工程の後、前記半導体基板に第２の不純物を注入する工程と、
前記第１の不純物と前記第２の不純物を注入した後、前記半導体基板をアニールする工程と、
前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の不純物を注入する工程は、
静電チャックに冷媒を供給しながら、前記静電チャックの複数の電極の各々に異なる電圧を印加して、前記電極から発生する静電力を複数の前記電極ごとに変えることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の不純物を注入する工程において、前記半導体基板の面内に前記温度差を同心円状に設けることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の不純物は炭素又はゲルマニウムであり、
前記第２の不純物はボロンであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板を保持する静電チャックと、
前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、
前記静電チャックが、
電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、
冷媒が通る流路とを備え、
前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体製造装置に関する。
【背景技術】
【０００２】
MOS(Metal Oxide Semiconductor)トランジスタ等の半導体装置は、ゲート電極の形成やアニール等の様々な工程を経て製造されるが、これらの工程におけるプロセス条件を半導体基板の面内で均一にするのは難しい。
【０００３】
例えば、アニールを行う工程では、半導体基板の中央部と周縁部とで基板温度が異なる場合がある。また、エッチングによりゲート電極を形成する工程では、半導体基板の中央部と周縁部とでゲート幅が異なる場合がある。
【０００４】
このようなプロセス条件のばらつきが原因で、トランジスタの特性が半導体基板の面内においてばらついてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１０２７５２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造方法及び半導体製造装置において、半導体基板の面内において半導体装置の特性がばらつくのを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板の面内に温度差を設けながら、前記半導体基板に第１の不純物を注入する工程と、前記第１の不純物を注入する工程の後、前記半導体基板に第２の不純物を注入する工程と、前記第１の不純物と前記第２の不純物を注入した後、前記半導体基板をアニールする工程と、前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、その開示の他の観点によれば、半導体基板を保持する静電チャックと、前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、前記静電チャックが、電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、冷媒が通る流路とを備え、前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置が提供される。
【発明の効果】
【０００９】
以下の開示によれば、第１の不純物を注入する工程で半導体基板の面内に温度差を設けるため、その後に注入される第２の不純物の濃度プロファイルを半導体基板の場所ごとに変えることができる。これにより、半導体基板の面内におけるトランジスタの特性のばらつきを、上記の第２の不純物の濃度プロファイルの相違で相殺することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、活性化アニール時の半導体基板の温度分布を調査して得られた平面図である。
【図２】図２は、図１の温度分布をグラフ化した図である。
【図３】図３は、半導体基板の面内におけるMOSトランジスタのゲート幅のばらつきを調査して得られたグラフである。
【図４】図４は、半導体基板の面内におけるMOSトランジスタの特性のばらつきを調査して得られた図である。
【図５】図５は、動作電圧が１．２VのMOSトランジスタの特性を示す図である。
【図６】図６は、動作電圧が１．８VのMOSトランジスタの特性を示す図である。
【図７】図７は、イオン注入を行うための半導体製造装置を模式的に示す斜視図である。
【図８】図８（ａ）、（ｂ）は、本願発明者が行った実験を模式的に示す断面図（その１）である。
【図９】図９は、本願発明者が行った実験を模式的に示す断面図（その２）である。
【図１０】図１０（ａ）、（ｂ）は、炭素をイオン注入する工程における基板温度により、アモルファス層の様子がどのように変わるのかについて調査して得られた図である。
【図１１】図１１（ａ）、（ｂ）は、ボロンの濃度プロファイルをSIMSにより調査して得られた図である。
【図１２】図１２（ａ）、（ｂ）は、炭素のイオン注入前に半導体基板にゲルマニウムを注入し、その後に半導体基板にボロンをイオン注入した場合におけるボロンの濃度プロファイルをSIMSにより調査して得られた図である。
【図１３】図１３は、本実施形態で使用する半導体製造装置の模式図である。
【図１４】図１４（ａ）は、本実施形態に係る静電チャックの斜視図（その１）であり、図１４（ｂ）は図１４（ａ）のI−I線に沿う断面図である。
【図１５】図１５（ａ）は、本実施形態に係る静電チャックの斜視図（その２）であり、図１５（ｂ）は図１５（ａ）のII−II線に沿う断面図である。
【図１６】図１６は、本実施形態に係る静電チャックに保持された半導体基板の温度分布を模式的に示す平面図である。
【図１７】図１７（ａ）は、本実施形態で使用する第１〜第４の電圧の電圧値の一例を示す表であり、図１７（ｂ）は、これらの電圧値から予想される半導体基板の温度の予想値を示す表である。
【図１８】図１８（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１９】図１９（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２０】図２０（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２１】図２１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２２】図２２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２３】図２３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２４】図２４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２５】図２５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２６】図２６は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２７】図２７は、インジウムのドーズ量の一例を示すグラフである。
【図２８】図２８は、半導体基板の中心からの距離と、トランジスタのスタンバイ電流との関係を調査して得られた図である。
【発明を実施するための最良の形態】
【００１１】
本実施形態について説明する前に、本願発明者が検討した事項について説明する。
【００１２】
MOSトランジスタの特性が半導体基板の面内においてばらつく要因には様々なものがある。その要因の一例について以下に説明する。
【００１３】
図１は、活性化アニール時の半導体基板の温度分布を調査して得られた平面図である。
【００１４】
この調査では、半導体基板として直径が３００mmのシリコンウエハを用い、そのシリコンウエハを回転させながらランプ加熱によりソースドレイン領域の不純物を活性化させた。このように半導体基板を回転させることにより、図１に示すように、半導体基板の温度がその面内において同心円状に分布することが明らかとなった。
【００１５】
図２は、図１の温度分布をグラフ化した図である。
【００１６】
このグラフの横軸は、半導体基板の中心からの距離を表す。そして、グラフの縦軸は、半導体基板の温度の均一性を表す。なお、半導体基板のある点における温度の均一性は、半導体基板の面内における温度の平均値と、その点における温度との差をいう。
【００１７】
図２に示すように、半導体基板の周縁部では温度が急激に低下している。
【００１８】
一方、図３は、半導体基板の面内におけるMOSトランジスタのゲート幅のばらつきを調査して得られたグラフである。
【００１９】
このグラフの横軸は、半導体基板の中心からの距離を表す。そして、グラフの縦軸は、ゲート幅の設計値からのずれΔを表す。
【００２０】
また、この調査では、半導体基板として直径が３００mmのシリコンウエハを用いた。
【００２１】
図３に示すように、ゲート幅のずれΔは、距離が１２５mm付近で最大となり、基板周縁部で急激に小さくなる。そして、半導体基板の全体としては、ゲート幅のばらつき（＝最大値−最小値）は２．４６nmとなった。
【００２２】
図１〜図３のようにアニール時の基板温度やゲート幅が半導体基板の面内でばらつくと、その半導体基板に形成されるMOSトランジスタの特性も面内でばらつくと考えられる。
【００２３】
図４は、半導体基板の面内におけるMOSトランジスタの特性のばらつきを調査して得られた図である。
【００２４】
その調査では、半導体基板として直径が３００mmのシリコンウエハを用いると共に、MOSトランジスタの特性としてスタンバイ電流Istbを採用した。スタンバイ電流Istbは、オフ状態におけるMOSトランジスタのソース−ドレイン間に流れるリーク電流であって、その値が小さいほどMOSトランジスタの性能が良い。
【００２５】
また、図４の横軸は、半導体基板の中心からの距離を表し、その縦軸は上記のスタンバイ電流Istbを表す。
【００２６】
図４に示すように、半導体基板の中心からの距離が１２５mm以内の部分ではスタンバイ電流Istbに大きなばらつきは見られないが、半導体基板の周縁部ではスタンバイ電流Istbが上昇している。
【００２７】
このようなスタンバイ電流Istbの基板面内でのばらつきは、前述のようにアニール時の基板温度やゲート幅が半導体基板の面内でばらついていることに原因があると考えられる。
【００２８】
図５及び図６は、上記したようなMOSトランジスタの特性が、MOSトランジスタの種類によってどのように変わるのかを調査して得られた図である。
【００２９】
これらの図のうち、図５は動作電圧が１．２VのMOSトランジスタについての調査結果であり、図６は動作電圧が１．８VのMOSトランジスタについての調査結果である。
【００３０】
なお、この調査では、半導体基板として直径が３００mmのシリコンウエハを用いた。また、図５と図６の横軸は、半導体基板の中心からの距離を表し、その縦軸は任意単位でのトランジスタの閾値電圧Vthを表す。
【００３１】
図５と図６のいずれにおいても、閾値電圧Vthは基板面内でばらついている。これは、前述のようなアニール温度やゲート幅が基板面内でばらついているためと考えられる。
【００３２】
また、閾値電圧Vthのばらつきの傾向は図５と図６で異なる。このことから、MOSトランジスタの種類によってその特性のばらつき方が異なることが明らかとなった。
【００３３】
上記のようにMOSトランジスタの特性がばらついていると、製品仕様を満たす特性を有するMOSトランジスタの個数が減り、半導体装置の歩留まりが低下してしまう。
【００３４】
アニール時の基板温度やゲート幅等の面内ばらつきを改善すればこのような歩留まり低下は抑制される。
【００３５】
しかし、アニール時の基板温度のばらつきは、アニール装置の構造に起因したものであるため改善するのは難しい。同様に、ゲート幅のばらつきを抑制するのも困難である。
【００３６】
そこで、ゲート幅や基板温度等のばらつきを改善する代わりに、半導体基板に不純物をイオン注入するときに、その不純物の濃度を半導体基板の場所ごとに変え、不純物濃度でMOSトランジスタの特性のばらつきを相殺することが検討されている。この方法が想定しているイオン注入としては、例えば、チャネル不純物を注入するためのイオン注入や、ソースドレイン領域用の不純物を注入するためのイオン注入がある。
【００３７】
図７は、このようなイオン注入を行うための半導体製造装置を模式的に示す斜視図である。
【００３８】
この半導体製造装置１は、イオン注入装置であって、半導体基板Wを保持するための静電チャック２と、その静電チャック２を昇降させる昇降機構３とを有する。
【００３９】
イオン注入に際しては、静電チャック２により半導体基板Wを矢印Xの方向に回転させながら、半導体基板Wの一点にイオンビームBを照射する。なお、半導体基板Wの全面にイオンビームBを照射するために、イオンビームBは水平面内において走査可能である。
【００４０】
このとき、昇降機構３の昇降速度Vzや、水平面内におけるイオンビームBの走査速度Vyを適当に調節することにより、半導体基板Wに注入された不純物の濃度を基板の場所により変えることができる。
【００４１】
特に、このように静電チャック２により半導体基板Wを回転させることで、半導体基板Wにおける不純物の濃度分布が同心円状となる。これにより、アニール時の基板温度の同心円状の分布（図１参照）を不純物濃度で相殺でき、半導体基板Wの面内におけるMOSトランジスタの特性のばらつきを低減できると考えられる。
【００４２】
しかしながら、このように半導体基板Wを回転させながら不純物をイオン注入したのでは、半導体基板Wを回転させない場合よりもイオン注入に要する時間が増加し、イオン注入工程のスループットが低下してしまう。
【００４３】
更に、半導体基板Wを回転させると、半導体基板Wの法線方向に対して斜めにイオン注入しようとした場合、ゲート電極等によってイオンビームが遮られる部分が半導体基板Wに生じ、いわゆる斜めイオン注入が困難となる。
【００４４】
以下に、半導体基板Wを回転させることなしに、半導体基板Wにおける不純物濃度をその面内で不均一にすることができる各実施形態について説明する。
【００４５】
（本実施形態）
まず、本実施形態に関連して本願発明者が行った実験について説明する。
【００４６】
この実験では、以下のようにしてイオン注入時の基板温度によって不純物の濃度プロファイルがどのように変わるのかが調査された。
【００４７】
図８〜図９は、この実験を模式的に示す断面図である。
【００４８】
まず、図８（ａ）に示すように、半導体基板２０としてシリコンウエハを用意し、その半導体基板２０に第１の不純物２１として炭素をイオン注入する。
【００４９】
このときの基板温度等の条件については後述するが、その条件によっては半導体基板２０の表層が炭素でダメージを受け、当該表層にシリコンのアモルファス層２２が形成される。
【００５０】
次に、図８（ｂ）に示すように、半導体基板２０に第２の不純物２３としてボロンをイオン注入する。
【００５１】
このイオン注入は、MOSトランジスタのチャネル不純物の注入を模擬したものであって、１×１０14cm-2を超えないドーズ量で行われる。
【００５２】
また、本工程の条件も特に限定されないが、例えばこのイオン注入を三回に分けて行い得る。そのうちの一回目の注入では、例えば加速エネルギを２０keV、ドーズ量を９×１０13cm-2とする条件でボロンを注入し、二回目の注入では、例えば加速エネルギを１０keV、ドーズ量を１×１０13cm-2とする条件でボロンを注入する。そして、三回目の注入では、例えば、加速エネルギを１０keV、ドーズ量を７×１０12cm-2とする条件でBF2を注入する。
【００５３】
次いで、図９に示すように、上記のボロンの注入後に半導体基板２０が受ける熱履歴を模擬するために、半導体基板２０に対してアニールを行う。そのアニールとしては、例えば、上記のアモルファス層２２を結晶化させるためのアニールがある。そのアニールは、窒素雰囲気中において、基板温度を６００℃として１５０秒間行い得る。
【００５４】
更に、このアニールの後に、ソースドレイン領域の不純物を活性化させるスパイクアニールを模擬するために、窒素雰囲気中で基板温度を１００５℃とするアニールを行ってもよい。
【００５５】
本願発明者は、上記した図８（ａ）の工程における基板温度により、アモルファス層２２の様子やボロンの濃度プロファイルがどのように変わるのかについて調査した。その調査結果を図１０（ａ）、（ｂ）に示す。
【００５６】
図１０（ａ）、（ｂ）は、上記の図８（ａ）の工程で炭素をイオン注入した直後の半導体基板２０のTEM(Transmission Electron Microscope)像を基にして描いた断面図である。
【００５７】
このうち、図１０（ａ）は、炭素を注入するときの基板温度を−６０℃としときの断面図であり、図１０（ｂ）はその基板温度を室温（２０℃）としたときの断面図である。
【００５８】
図１０（ａ）に示すように、基板温度を−６０℃とした場合では、炭素のイオン注入によって半導体基板２０にアモルファス層２２が形成されるのが確認できた。
【００５９】
一方、図１０（ｂ）に示すように、基板温度が室温の場合には、半導体基板２０にはアモルファス層２２は形成されなかった。
【００６０】
これにより、基板温度を氷点下にすることで半導体基板２０にアモルファス層２２が形成され、基板温度が高い場合にはアモルファス層２２が形成されないことが明らかとなった。
【００６１】
一方、図１１（ａ）、（ｂ）は、図８（ｂ）の工程で注入したボロンの濃度プロファイルをSIMS(Secondary Ion Mass Spectrometry)により調査して得られた図であって、その横軸は基板表面からの深さを表し、縦軸はボロンの濃度を表す。
【００６２】
なお、この濃度プロファイルは、ボロンをイオン注入した直後のものではなく、図９のアニールを行った後に得られたものである。
【００６３】
また、図１１（ａ）は、炭素を注入するときの基板温度を−６０℃としたときの断面図であり、図１１（ｂ）はその基板温度を室温（２０℃）としたときの断面図である。
【００６４】
図１１（ａ）の点線円Aに示すように、炭素を注入するときの基板温度を−６０℃とした場合では、当該基板温度を室温とした場合（図１１（ｂ））にはない傾向がボロンの濃度プロファイルに現れている。
【００６５】
このことから、炭素を注入するときの基板温度により、ボロンの濃度プロファイルが変わることが確かめられた。
【００６６】
ここで、前述のように基板温度が−６０℃の場合にはアモルファス層２２が形成されており（図１０（ａ））、基板温度が室温の場合にはアモルファス層２２が形成されていない（図１０（ｂ））。よって、図１１（ａ）、（ｂ）の濃度プロファイルの相違は、ボロンの注入時にアモルファス層２２が存在するか否かに起因していると考えられる。
【００６７】
このことを確認するため、本願発明者は、炭素のイオン注入前に半導体基板２０にゲルマニウムをイオン注入することで確実にアモルファス層２２を形成し、その後に半導体基板２０にボロンをイオン注入した。
【００６８】
この場合にSIMSで得られたボロンの濃度プロファイルを図１２（ａ）、（ｂ）に示す。
【００６９】
これらのうち、図１２（ａ）は、炭素を注入するときの基板温度を−６０℃としたときのボロンの濃度プロファイルであり、図１２（ｂ）はその基板温度を室温（２０℃）としたときのボロンの濃度プロファイルである。
【００７０】
また、図１２（ａ）、（ｂ）のいずれにおいても、炭素を注入する前に加速エネルギを３０keV、ドーズ量を５×１０14cm-2とする条件で半導体基板２０にゲルマニウムをイオン注入した。この条件は、ゲルマニウムによって半導体基板２０にアモルファス層２２が確実に形成される条件である。
【００７１】
図１２（ａ）の点線円Bに示すように、炭素を注入するときの基板温度を−６０℃とした場合では、僅かではあるものの、基板温度を室温とした場合（図１２（ｂ））とは異なる傾向が現れている。
【００７２】
このことから、アモルファス層２２の有無によらず、基板温度の相違のみによっても、ボロンの濃度プロファイルを僅かに変えられることが確認できた。
【００７３】
但し、ボロンの濃度プロファイルを大きく変えるには、図１１（ａ）、（ｂ）に示したように、アモルファス層２２が形成される基板温度と形成されない基板温度とを用いて炭素をイオン注入するのが好ましい。
【００７４】
上記の結果より、半導体基板２０におけるボロンの濃度プロファイルは、ボロンの注入前に半導体基板２０に炭素をイオン注入するときの基板温度により相違することが明らかとなった。
【００７５】
以下に、このような知見に基づいた本実施形態について説明する。
【００７６】
図１３は、本実施形態で使用する半導体製造装置の模式図である。
【００７７】
この半導体製造装置１００は、イオン注入装置であって、内部が減圧された筐体１０１と、その筐体１０１内に設けられたイオンビーム生成部１０２と、静電チャック１０３とを有する。
【００７８】
イオンビーム生成部１０２は、例えば炭素やゲルマニウム等のイオンビームBを生成するものであって、不図示の駆動部によりイオンビームBを水平面内で所定の走査速度Vyで走査する。
【００７９】
一方、静電チャック１０３は、上記のイオンビームBに曝される半導体基板２０を保持する。その静電チャック１０３は、マウント１０５に保持されており、マウント１０５の軸１０５ａを中心にして回転可能である。そして、その回転角度を調節することで、半導体基板２０の法線方向nとイオンビームBの入射方向との間の角度αを調節し、斜めイオン注入することが可能である。
【００８０】
なお、αを０°とすることにより、法線方向nに平行な方向から半導体基板２０に不純物をイオン注入することもできる。
【００８１】
また、マウント１０５には昇降機構１０４が接続される。昇降機構１０４は、マウント１０５に保持された静電チャック１０３を鉛直方向に沿って所定の昇降速度Vzで昇降させる機能を有する。
【００８２】
更に、その昇降機構１０４とマウント１０５には、静電チャック１０３を冷却する冷媒Cの流路１０９が設けられる。流路１０９は、配管１１０を介してチラー１１１と接続される。
【００８３】
チラー１１１は、フッ素系液体等の冷媒Cを−６０℃程度の温度にまで冷却し、その冷媒Cを静電チャック１０３との間で循環させる。
【００８４】
図１４（ａ）は、静電チャック１０３の斜視図（その１）であり、図１４（ｂ）は図１４（ａ）のI−I線に沿う断面図である。
【００８５】
図１４（ａ）に示すように、流路１０９は、同心円をなす複数の円弧を繋げてなり、静電チャック１０３内に一様に延在する。
【００８６】
冷媒Cは、この流路１０９の導入口１０９ａから静電チャック１０３内に供給され、排出口１０９ｂから排出される。
【００８７】
このように冷媒Cが流路１０９を通ることで、静電チャック１０３は−６０℃程度の温度に均一に冷却された状態となる。
【００８８】
また、図１４（ｂ）に示すように、静電チャック１０３は本体１０３ａと誘電体１０３ｂとを有する。これらの材料は特に限定されないが本体１０３ａの材料としてはステンレス等の金属材料を使用し、誘電体１０３ｂの材料としては例えばアルミナや窒化アルミニウム等の絶縁性セラミックを使用し得る。
【００８９】
そして、本体１０３ａに上記の流路１０９が設けられる。
【００９０】
一方、図１５（ａ）は、静電チャック１０３の斜視図（その２）であり、図１５（ｂ）は図１５（ａ）のII−II線に沿う断面図である。
【００９１】
図１５（ａ）に示すように、静電チャック１０３の内部には、第１〜第４の電極１１２ａ〜１１２ｄが平面視で同心円状に設けられる。
【００９２】
このうち、第１の電極１１２ａは半円状の二つの部分に分けられ、これらの部分の間に第１の電圧V1を印加することにより、半導体基板２０を吸着する静電力が第１の電極１１２ａから生じる。
【００９３】
同様に、第２〜第４の電極１１２ｂ〜１１２ｄもそれぞれ二つずつ設けられ、これらの電極の各々に第２〜第４の電圧V2〜V4を印加することで、半導体基板２０を吸着する静電力が各電極１１２ｂ〜１１２ｄから生じる。
【００９４】
本実施形態では、上記した第１〜第４の電圧V1〜V4の各々を独立して制御することができ、電極１１２ａ〜１１２ｄごとに静電力の大きさを変えることができる。
【００９５】
その静電力が強いほど静電チャック１０３に半導体基板２０が強く密着し、冷却状態にある静電チャック１０３によって半導体基板２０の熱が奪われる。そのため、本実施形態によれば、上記のように電極１１２ａ〜１１２ｄごとに静電力の大きさを変えることで、半導体基板２０の場所ごとに基板温度を変えることができる。
【００９６】
特に、この例のように円形の静電チャック１０３の中心に合わせて各電極１１２ａ〜１１２ｄを同心円状にすることで、半導体基板２０に同心円状の温度分布を生じさせることができる。
【００９７】
また、図１５（ｂ）に示すように、上記の各電極１１２ａ〜１１２ｄは、静電チャック１０３の誘電体１０３ｂ内に設けられる。
【００９８】
図１６は、静電チャック１０３に保持された半導体基板２０の温度分布を模式的に示す平面図である。
【００９９】
図１６の例では、第１〜第４の電圧V1〜V4の電圧値をこの順に高めることで、半導体基板２０の外周から内側に向かって温度を低くし、半導体基板２０に発生する温度差を同心円状としている。
【０１００】
図１７（ａ）は、第１〜第４の電圧V1〜V4の電圧値の一例を示す表であり、図１７（ｂ）は、これらの電圧値から予想される半導体基板２０の温度の予想値を示す表である。
【０１０１】
図１７（ａ）、（ｂ）の例では、最外周の二つの第１の電極１１２ａの間に印加する第１の電圧V1を５００Vとし、これ以外の第２〜第４の電圧V2〜V4については０Vとしている。
【０１０２】
この場合、最も強い静電力が発生する第１の電極１１２ａの近傍の半導体基板２０の温度は、冷媒Cの温度と同様の−６０℃と予想される。そして、第１の電極１１２ａの隣の第２の電極１１２ｂの近傍では、半導体基板２０の温度は、−６０℃よりも高い−３０℃と予想される。
【０１０３】
更に、第１の電極１１２ａから離れた第３の電極１１２ｃや第４の電極１１２ｄの近傍では、半導体基板２０の温度は０℃と予想される。
【０１０４】
このように、本実施形態に係る半導体製造装置１００によれば、第１〜第４の電極１１２ａ〜１１２ｄに印加する電圧を制御することで、半導体基板２０の面内に温度差を設けることができる。
【０１０５】
次に、この半導体製造装置１００を用いた半導体装置の製造方法について説明する。本実施形態では、以下のようにして半導体装置としてMOSトランジスタを製造する。
【０１０６】
図１８〜図２６は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１０７】
まず、図１８（ａ）に示すように半導体基板２０としてp型のシリコンウエハを用意し、その半導体基板２０の上面をアンモニア化水（APM）で洗浄した後、当該上面を熱酸化して第１の熱酸化膜３０を形成する。
【０１０８】
次いで、図１８（ｂ）に示すように、第１の熱酸化膜３０をスルー膜として使用しながら、半導体基板２０にp型不純物１９としてボロンをイオン注入することにより、半導体基板２０にpウェル３１を形成する。
【０１０９】
そのイオン注入の条件は、例えば、加速エネルギが１３０keV、ドーズ量が１×１０13cm-2である。
【０１１０】
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１１】
まず、図１３の半導体製造装置１００の静電チャック１０３に冷媒Cを供給することにより、静電チャック１０３を−６０℃程度に冷却しながら、静電チャック１０３で半導体基板２０を保持する。
【０１１２】
この例では、静電チャック１０３の電極１１２ａ〜１１２ｄ（図１５（ａ）参照）の各々に異なる値の電圧を印加して、これらの電極１１２ａ〜１１２ｄから発生する静電力を半導体基板２０の面内において異ならせる。このような静電力の相違により、前述のように半導体基板２０の温度が−６０℃〜０℃程度の範囲で分布し、半導体基板２０の面内に温度差を設けることができる。
【０１１３】
温度差の分布は特に限定されないが、本実施形態では図１６に示したような同心円状の温度差を半導体基板２０に設ける。
【０１１４】
そして、このように温度差が生じている状態で、イオンビーム生成部１０２（図１３参照）により炭素のイオンビームBを生成し、第１の熱酸化膜３０を介して半導体基板２０に第１の不純物２１として炭素をイオン注入する。
【０１１５】
なお、この例では一定の走査速度Vy（図１３参照）でイオンビームBを走査し、かつ、一定の昇降速度Vzで静電チャック１０３を昇降させることにより、半導体基板２０の全面に均一な濃度で第１の不純物２１を注入する。
【０１１６】
これにより、基板温度が低い部分の半導体基板２０の表層に、図１０（ａ）に示したようなシリコンのアモルファス層２２が形成されることになる。
【０１１７】
また、そのイオン注入のドーズ量としては、半導体基板２０において基板温度が低い領域にアモルファス層２２が形成され、かつ、基板温度が高い領域にアモルファス層２２が形成されないような値を採用するのが好ましい。
【０１１８】
例えば、前述のように半導体基板２０の面内において基板温度が−６０℃〜０℃程度の範囲で分布している場合、第１の不純物２１のドーズ量を１×１０14cm-2以上とするのが好ましい。このドーズ量によれば、基板温度が−６０℃程度の領域ではアモルファス層２２が形成され易く、基板温度が０℃程度の領域ではアモルファス層２２が形成され難く、基板面内においてアモルファス層２２が存在する部分と存在しない部分とを設けることができる。
【０１１９】
なお、炭素に代えて、第１の不純物２１としてゲルマニウムを用いてもよい。
【０１２０】
続いて、図１９（ｂ）に示すように第１の熱酸化膜３０をスルー膜として使用しながら、半導体基板２０に第２の不純物２３としてボロンをイオン注入する。第２の不純物２３は、半導体基板２０に後で形成されるMOSトランジスタの閾値電圧を調節するチャネル不純物としての役割を担う。
【０１２１】
このように閾値電圧を調整するには、このイオン注入のドーズ量は１×１０14cm-2未満とすれば十分である。
【０１２２】
また、本実施形態ではこのイオン注入を三回に分けて行う。そのうちの一回目の注入では、例えば加速エネルギを２０keV、ドーズ量を９×１０13cm-2とする条件でボロンを注入し、二回目の注入では、例えば加速エネルギを１０keV、ドーズ量を１×１０13cm-2とする条件でボロンを注入する。そして、三回目の注入では、例えば、加速エネルギを１０keV、ドーズ量を７×１０12cm-2とする条件でBF2を注入する。
【０１２３】
なお、このイオン注入の際には基板温度を基板面内で不均一にする必要はなく、市販のイオン注入装置を用いて基板温度を半導体基板２０の面内で均一な０℃〜１００℃程度としてこのイオン注入を行い得る。
【０１２４】
この後に、フッ酸溶液を用いたウエットエッチングにより第１の熱酸化膜３０を除去する。
【０１２５】
次に、図２０（ａ）に示すように、半導体基板２０の上面をアンモニア化水（APM）で洗浄した後、半導体基板２０に対してアニールを行う。これにより、アモルファス層２２のシリコンが結晶化して再結晶層２２ａとなる。
【０１２６】
このアニールの条件は特に限定されない。この例では、窒素雰囲気中において基板温度を６００℃、処理時間を１５０秒間とする条件でこのアニールを行う。
【０１２７】
その後、再結晶層２２ａ内の欠陥を除去するために、窒素雰囲気で基板温度を１００５℃、処理時間を数秒とするスパイクアニールを行う。
【０１２８】
これらのアニールを行うと、図１１（ａ）、（ｂ）の実験結果で示したように、第１の不純物２１を注入する工程（図１９（ａ）参照）で基板面内に温度差を設けたことが原因で、第２の不純物２３の濃度プロファイルが基板の場所ごとに異なるようになる。
【０１２９】
これ以降の工程は、再結晶層２２ａの表面に僅かに形成されている自然酸化膜を除去し、再結晶層２２ａの表面にシリコンの清浄面を露出させる工程となる。
【０１３０】
まず、図２０（ｂ）に示すように、基板温度を８１０℃とする条件で半導体基板２０の表面を熱酸化することにより第２の熱酸化膜３４を３０nm程度の厚さに形成する。
【０１３１】
次いで、図２１（ａ）に示すように、フッ酸溶液を用いたウエットエッチングにより第２の熱酸化膜３４を除去する。
【０１３２】
なお、第２の熱酸化膜３４を除去する前に、第２の熱酸化膜３４の表面の有機物をアンモニア化水（APM）で除去してもよい。
【０１３３】
次に、図２１（ｂ）に示すように、半導体基板２０の表面を再び熱酸化して第３の絶縁膜３５を３０nm程度の厚さに形成する。この第３の熱酸化膜３５を形成するときの基板温度は例えば８１０℃である。
【０１３４】
更に、図２２（ａ）に示すように、フッ酸溶液を用いたウエットエッチングにより第３の熱酸化膜３５を除去する。
【０１３５】
なお、第３の熱酸化膜３５を除去する前に、第３の熱酸化膜３５の表面の有機物をアンモニア化水（APM）で除去してもよい。
【０１３６】
上記のように、熱酸化膜３４、３５の形成とこれらの除去とを繰り返すことで、自然酸化膜に起因した酸素を含む再結晶層２２ａの表層部分が削られ、酸素を殆ど含まないシリコンの清浄面を表出させることができる。
【０１３７】
次に、図２２（ｂ）に示すように、再結晶層２２ａの上にシラン（SiH4）ガスと水素ガスとの混合ガスを成膜ガスとするエピタキシャル成長法により、半導体層３６としてノンドープのシリコン層を２５nm程度の厚さに形成する。
【０１３８】
このとき、上記の図２０（ｂ）〜図２２（ａ）の工程により再結晶層２２ａの表層から酸素を除去したため、酸素が原因の結晶欠陥が半導体層３６に形成されるのを防止することができる。
【０１３９】
続いて、図２３（ａ）に示すように、半導体基板２０、再結晶層２２ａ、及び半導体層３６をフォトリソグラフィによりパターニングして素子分離溝２０ａを形成する。
【０１４０】
更に、半導体基板２０の上側全面に素子分離絶縁膜３８として酸化シリコン膜を形成した後、CMP(Chemical Mechanical Polishing)法により半導体層３６の上から素子分離絶縁膜３８を除去し、素子分離溝２０ａ内にのみ素子分離絶縁膜３８を残す。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。
【０１４１】
次いで、図２３（ｂ）に示すように、半導体層３６の表面を熱酸化することにより、ゲート絶縁膜４１として熱酸化膜を１nm〜５nm程度の厚さに形成する。この熱酸化の条件は特に限定されないが、本実施形態ではこの熱酸化を二回に分けて行う。一回目の熱酸化では基板温度を１０５０℃、処理時間を３秒とし、二回目の熱酸化では基板温度を７５０℃、処理時間を１５分とし得る。
【０１４２】
続いて、図２４（ａ）に示すように、ゲート絶縁膜４１の上にCVD法でポリシリコン膜を５０nm〜２００nm程度の厚さに形成し、フォトリソグラフィでそのポリシリコン膜をパターニングしてゲート電極４２とする。
【０１４３】
次に、図２３（ｂ）に示すように、半導体基板２０の上に第１のレジスト膜４３を形成する。そして、この第１のレジスト膜４３をマスクにして半導体基板２０にn型不純物４４としてヒ素をイオン注入することにより、ゲート電極４２の両側の半導体基板２０にn型のエクステンション領域４５を形成する。
【０１４４】
このイオン注入の条件としては、例えば、加速エネルギ１．５keV、ドーズ量１×１０14cm-2を採用し得る。
【０１４５】
この後に第１のレジスト膜４３は除去される。
【０１４６】
次いで、図２５（ａ）に示すように、半導体基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックすることによりゲート電極４２の横に絶縁性サイドウォール４８として残す。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。
【０１４７】
続いて、図２４（ｂ）に示すように、半導体基板２０の上に第２のレジスト膜５０を形成する。そして、第２のレジスト膜５０をマスクにして半導体基板２０にn型不純物５１としてリンをイオン注入することにより、ゲート電極４２の両側の半導体基板２０にn型のソースドレイン領域５２を形成する。
【０１４８】
このイオン注入の条件としては、例えば、加速エネルギ８keV、ドーズ量１．２×１０16cm-2を採用し得る。
【０１４９】
そして、図２６に示すように第２のレジスト膜５０を除去した後、活性化アニールによりエクステンション領域４５やソースドレイン領域５２の各不純物４４、５１を活性化する。その活性化アニールは、例えば、窒素雰囲気中で基板温度を１００５℃とし、処理時間を数秒とするスパイクアニールにより行い得る。
【０１５０】
以上により、ゲート電極４２やソースドレイン領域５２を備えたMOSトランジスタTRの基本構造が完成する。
【０１５１】
このMOSトランジスタTRのチャネルはノンドープの半導体層３６に形成されるが、ゲート電極４２の下の半導体層３６に対しては不純物の注入が行われず、チャネルの不純物濃度は極めて低い。このように不純物濃度が低いと、チャネルにおける不純物の位置のばらつきが原因で閾値電圧がばらつくのが抑制され、高品位なMOSトランジスタTRを製造することができる。
【０１５２】
以上説明した本実施形態によれば、図１９（ａ）に示したように、半導体基板２０の面内に温度差を設けながら、該半導体基板２０に第１の不純物２１を注入する。このような温度差に起因して、図１１（ａ）、（ｂ）の実験結果で示したように、第２の不純物２３（図１９（ｂ）参照）の濃度プロファイルが、図２０（ａ）のアニールの後に半導体基板２０の面内で異なるようになる。
【０１５３】
よって、ゲート電極４２の幅等が基板面内でばらついていても、そのばらつきに起因したトランジスタTRの特性が上記の第２の不純物２３の濃度プロファイルで相殺されるように上記の温度差を設けることで、トランジスタTRの特性を基板面内で均一化できる。
【０１５４】
特に、図１に示したように、トランジスタTRの特性がばらつく原因となるアニール温度やゲート幅のばらつきは基板面内で同心円状に発生し易い。よって、本実施形態のように第１の不純物２１を注入するときの基板の温度差を同心円状とすることで、ゲート幅等のばらつき等が原因で発生するトランジスタTRの特性のばらつきを相殺し易くなる。
【０１５５】
このような特性の均一化は、ゲート幅等の変動によって特性が敏感に変化する低駆動電圧のトランジスタTRにおいて特に実益がある。
【０１５６】
しかも、第２の不純物２３の濃度プロファイルは、前述のように第１の不純物２１を注入するときの半導体基板２０の面内の温度差で決定される。そのため、図７の例とは異なり、基板の場所ごとに第２の不純物２３の濃度プロファイルを異ならせる目的で、第２の不純物２３の注入時に半導体基板２０を回転させる必要がない。その結果、半導体製造装置１００（図１３参照）や、第２の不純物２３を注入する工程のスループットを向上させることができる。
【０１５７】
なお、上記では濃度プロファイルを制御する対象となる第２の不純物２３としてチャネル不純物を用いているが、本実施形態はこれに限定されない。
【０１５８】
例えば、上記のように第１の不純物２１を注入する際に基板面内に温度差を設けることで、エクステンション領域４５用の不純物４４や、ソースドレイン領域５２用の不純物５１の濃度プロファイルも基板の場所ごとに変えることができる。
【０１５９】
なお、このように各不純物４４、５１の濃度プロファイルが基板面内で変わるのは、これらの不純物４４、５１の注入後に行われる活性化アニールの後である。
【０１６０】
また、これらの不純物４４、５１は、製品によっては斜めイオン注入により半導体基板２０に注入される場合がある。その場合、前述のように半導体基板２０を回転させる必要がないので、不純物４４、５１のイオンビームがゲート電極４２に遮られる部分が半導体基板２０に生じず、斜めイオン注入を容易に行うことができる。
【０１６１】
次に、本実施形態に関連して本願発明者が行った調査について説明する。
【０１６２】
この調査では、不純物のドーズ量を半導体基板２０の場所ごとに変えることで、MOSトランジスタTRの特性が変わるかどうかが調査された。その不純物として、トランジスタTRのポケット領域に注入されるインジウム（In+）を用いた。また、半導体基板２０として、直径が３００mmのシリコンウエハを用いた。
【０１６３】
図２７は、そのインジウムのドーズ量の一例を示すグラフであり、その横軸は半導体基板２０の中心からの距離を表す。また、図２７の縦軸は、半導体基板２０の中心を基準にしたときのインジウムのドーズ量の比を表す。
【０１６４】
図２７に示すように、この例では半導体基板２０の中心から離れるほどインジウムのドーズ量を多くした。このようなドーズ量の分布は、図７のイオン注入装置において半導体基板２０を回転させながら走査速度Vyや昇降速度Vzを適宜調節することにより得たものであり、本実施形態の半導体製造装置１００（図１３参照）は用いていない。
【０１６５】
図２８は、半導体基板２０の中心からの距離と、トランジスタTRのスタンバイ電流Istbとの関係を調査して得られた図である。
【０１６６】
なお、図２８において○印で示される系列は、上記のようにインジウムのドーズ量を基板面内で異ならせずに、基板面内に均一なドーズ量でインジウムを注入したときの系列である。
【０１６７】
一方、図２８で●で示される系列は、図２７のような分布でインジウムをドーズしたときの系列である。
【０１６８】
これら二つの系列を比較して理解できるように、インジウムのドーズ量の分布が基板面内で変わるとスタンバイ電流Istbの傾向が変わり、トランジスタTRの特性が変わることが明らかとなった。このことから、本実施形態のように第１の不純物２１の注入時に半導体基板２０に温度差を設け、それにより第２の不純物２３の濃度プロファイルを基板面内で変えることによっても、トランジスタTRの特性を基板面内で制御することができると期待できる。
【０１６９】
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
【０１７０】
例えば、上記では再結晶層２２ａの上に半導体層３６を形成したが、この半導体層３６を形成せずに再結晶層２２ａの上にゲート絶縁膜４１とゲート電極４２をこの順に形成してもよい。
【０１７１】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１７２】
（付記１）  半導体基板の面内に温度差を設けながら、前記半導体基板に第１の不純物を注入する工程と、
前記第１の不純物を注入する工程の後、前記半導体基板に第２の不純物を注入する工程と、
前記第１の不純物と前記第２の不純物を注入した後、前記半導体基板をアニールする工程と、
前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【０１７３】
（付記２）  前記第１の不純物を注入する工程は、
静電チャックに冷媒を供給しながら、前記静電チャックの複数の電極の各々に異なる電圧を印加して、前記電極から発生する静電力を複数の前記電極ごとに変えることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１７４】
（付記３）  前記第１の不純物を注入する工程において、前記半導体基板の面内に前記温度差を同心円状に設けることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１７５】
（付記４）  前記第１の不純物は炭素又はゲルマニウムであり、
前記第２の不純物はボロンであることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０１７６】
（付記５）  前記第２の不純物は、前記トランジスタのチャネル不純物であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１７７】
（付記６）  前記第２の不純物は、前記トランジスタのソースドレイン領域用の不純物であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１７８】
（付記７）  前記第２の不純物は、前記トランジスタのエクステンション領域用の不純物であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１７９】
（付記８）  前記第１の不純物を注入する工程において、該第１の不純物のドーズ量を１×１０14cm-2以上に設定し、
前記第２の不純物を注入する工程において、該第２の不純物のドーズ量を１×１０14cm-2未満に設定することを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
【０１８０】
（付記９）  前記半導体基板をアニールする工程の後、前記半導体基板の上にノンドープの半導体層を形成する工程を更に有し、
前記ゲート絶縁膜を形成する工程において、前記ノンドープの半導体層の上に前記ゲート絶縁膜を形成することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【０１８１】
（付記１０）  半導体基板を保持する静電チャックと、
前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、
前記静電チャックが、
電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、
冷媒が通る流路とを備え、
前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置。
【符号の説明】
【０１８２】
１…半導体製造装置、２…静電チャック、３…昇降機構、１９…p型不純物、２０…半導体基板、２０ａ…素子分離溝、２１…第１の不純物、２２…アモルファス層、２２ａ…再結晶層、２３…第２の不純物、３０…第１の熱酸化膜、３１…pウェル、３４…第２の熱酸化膜、３５…第３の絶縁膜、３６…半導体層、３８…素子分離絶縁膜、４１…ゲート絶縁膜、４２…ゲート電極、４３…第１のレジスト膜、４４…n型不純物、４５…エクステンション領域、４８…絶縁性サイドウォール、５０…第２のレジスト膜、５１…n型不純物、５２…ソースドレイン領域、１００…半導体製造装置、１０１…筐体、１０２…イオンビーム生成部、１０３…静電チャック、１０３ａ…本体、１０３ｂ…誘電体、１０４…昇降機構、１０５…マウント、１０９…流路、１１０…配管、１１１…チラー、１１２ａ〜１１２ｄ…第１〜第４の電極。
【図１】
2015050382.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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