(57)【要約】      （修正有）【課題】定常位相誤差を抑制できるＤＬＬ回路を提供する。【解決手段】少なくとも、２入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路２と、充放電信号に対応して充放電電源を供給するチャージポンプ２０と、充放電電源を供給され定電圧の制御電圧を出力するローパスフィルタ３と、制御電圧により遅延時間を制御する電圧制御遅延回路４とで構成されたＤＬＬ回路において、ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプ２０の充放電電源の大きさを等しくする補正回路５を有する。【選択図】図１
2015050536.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、２入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路と、充放電信号に対応して充放電電流を供給するチャージポンプと、充放電電流を供給され定電圧の制御電圧を出力するローパスフィルタと、制御電圧により遅延時間を制御する電圧制御遅延回路とで構成されたＤＬＬ回路において、
ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプの充放電電流の大きさを等しくする補正回路を有することを特徴とするＤＬＬ回路。
【請求項２】
補正回路は、充放電信号をそれぞれ積分する積分回路と、充放電信号の積分値と放電信号の積分値とを比較し補正電圧を出力する比較回路と、補正電圧で充放電電流を補正する補正電流源と、を有することを特徴とする請求項１に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧のＤＬＬ回路に関するものである。
【背景技術】
【０００２】
従来、ＤＬＬ(Delay  Locked  Loop)回路は広く利用されており、その基本的な回路構成を図５に示した。
ＤＬＬ回路１００は一般に、位相周波数比較回路（ＰＦＤ）２１と、チャージポンプ（ＣＰ）２００と、ローパスフィルタ（ＬＦ）３０と、電圧制御遅延回路（ＶＣＤＬ）４０より構成されている。位相周波数比較回路２１には外部からの基準信号ＣＬＫ−ＩＮ１と電圧制御遅延回路（ＶＣＤＬ）４０からの帰還信号ＣＬＫ−ＩＮ２（ＣＬＫ−ＯＵＴ）が入力している。この位相周波数比較回路２１によりその位相差が充放電信号ＵＰ、ＤＮとしてチャージポンプ２００に出力する。チャージポンプ２００はこの充放電信号ＵＰ、ＤＮに対応して、ローパスフィルタ３０を充電、あるいは放電する電源を出力する。ローパスフィルタ３０では充電、放電に応じた定電圧の制御電圧を出力し、電圧制御遅延回路４０に駆動入力する。この電圧制御遅延回路４０では、入力信号ＣＬＫ−ＩＮ１が入力しており、この信号をローパスフィルタ３０で出力された制御電圧で遅延を制御して出力し、これがＤＬＬ回路１００の出力ＣＬＫ−ＯＵＴとなる。又この出力は、入力信号ＣＬＫ−ＩＮ２として位相周波数比較回路２１に入力している。
【０００３】
入力信号ＣＬＫ１を入力してから、このＤＬＬ回路１００では信号がループを繰返し、最終的にロックアップし、ＤＬＬ回路１００の安定した定常位相の出力となる。通常は入力信号ＣＬＫ−ＩＮ１に対し、１クロック分遅延した信号となる。出力信号が何らかの原因で変動しても、再度ループを繰り返すことで安定した定常位相の出力信号が得られる。
【０００４】
公知文献を以下に示す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０５５４８２号公報
【特許文献２】特開２０１０−１１９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路では、その高集積化の開発を常に進めているが、ディープサブミクロン・プロセスにおいて、従来よりも低電圧の電源、低耐圧ＭＯＳデバイスのみで回路を構成する必要がある。低電圧電源、低耐圧ＭＯＳデバイスのみでＤＬＬ回路を構成する場合は、その電源電圧範囲、デバイス特性の制限下において、回路定数を最適化することにより最大性能を引き出し、性能限界としていた。
【０００７】
しかし、
問題点１
低耐圧ＭＯＳデバイスのみで設計した場合、電源電圧を下げるため低消費電力化の効果がある一方で、低耐圧ＭＯＳトランジスタの電流静特性バラツキ、及び電圧ダイナミックレンジが狭くなることにより、ＤＬＬ回路の定常位相誤差が大きくなり問題となっていた。そのため、要求特性が必須である場合は、高耐圧ＭＯＳデバイスへの変更、及び高電圧化をおこなうことで、その問題を回避していた。
【０００８】
問題点２
ＤＬＬ回路を構成する要素回路のチャージポンプ回路については、電圧ダイナミックレンジを狭くした場合、有効となる遅延制御電圧レンジも同じように狭くなる。このとき必要とする遅延可変レンジを環境条件・製造バラツキを含めて補償するためには、遅延制御感度を高くすることで、単位あたりの電圧範囲の遅延可変レンジを広くする必要がある。しかしこれは出力ジッタ（Jitter）増加の原因となっていた。また制御感度を高くできない場合は、ＤＬＬ定常位相誤差が大きくなることを許容トレードオフとして遅延制御レンジを可能な限り広げていた。
【０００９】
本発明はこのような問題点を解決するもので、比較的簡易である補償回路を追加することにより、定常位相誤差を抑制できるＤＬＬ回路を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は係る課題に鑑みなされたもので、請求項１の発明は、
少なくとも、２入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路と、充放電信号に対応して充放電電流を供給するチャージポンプと、充放電電流を供給され定電圧の制御電圧を出力するローパスフィルタと、制御電圧により遅延時間を制御する電圧制御遅延回路とで構成されたＤＬＬ回路において、
ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプの充放電電流の大きさを等しくする補正回路を有することを特徴とするＤＬＬ回路としたものである。
【００１１】
本発明の請求項２の発明は、
補正回路は、充放電信号をそれぞれ積分する積分回路と、充放電信号の積分値と放電信号の積分値とを比較し補正電圧を出力する比較回路と、補正電圧で充放電電流を補正する補正電流源と、を有することを特徴とする請求項１に記載のＤＬＬ回路としたものである。
【００１２】
本発明のＤＬＬ回路は具体的に例示すれば、ＤＬＬロックアップ後に、ＤＬＬの要素回路である位相比較回路からの、充放電信号の＋／−出力パルス幅の時間積分値を抽出し、電圧比較回路によりそれを比較し、その電圧差分を、チャージポンプ回路出力電流値を調整するための制御端子へ入力することにより、定常位相誤差が最小になるように負帰還制御することで、課題を解決するものである。
【発明の効果】
【００１３】
本発明は以上のような構成であるので、環境条件・製造バラツキによることなく、ＤＬＬ定常位相誤差が最小になるように動作補償され、ＤＬＬ回路からのクロック供給により動作する回路システムの動作タイミングマージンが大きくなり高周波における性能向上が期待できる。また、通常と比較して遅延制御感度を低く、かつバラツキを小さく設計することが可能となり、ＤＬＬ位相ノイズ減少によるJitter特性向上に寄与する。
【図面の簡単な説明】
【００１４】
【図１】本発明のＤＬＬ回路の実施の形態例を示した回路図である。
【図２】本発明のＤＬＬ回路に係る補正回路の第一の実施の形態例を示した回路図である。
【図３】本発明のＤＬＬ回路に係る補正回路の第二の実施の形態例を示した回路図である。
【図４】本発明のＤＬＬ回路に係るロックアップ検出回路の一例を示した回路図である。
【図５】従来のＤＬＬ回路の基本的な構成例の回路図である。
【図６】従来のＤＬＬ回路の定常位相誤差の説明図である。
【図７】従来のＤＬＬ回路の定常位相誤差の発生の説明図である。
【発明を実施するための形態】
【００１５】
以下本発明を実施するための形態につき説明する。
【００１６】
まず、従来のチャージポンプと定常位相誤差との関係を説明する。
図６は、従来のＤＬＬ回路の定常位相誤差を示した説明図である。図６（ａ）のように、ＤＬＬ回路に信号ＣＬＫ−ＩＮが入力し、ＣＬＫ−ＯＵＴを出力した場合、回路がループしてロックアップし、正常であれば、図６（ｂ）のように、両信号の立ち上がりが同時間となり、定常位相誤差は発生しない。しかし、異常があれば、図６（ｃ）のように、両信号の立ち上がりがズレてしまい、定常位相誤差が発生してしまう。
図７は、従来の定常位相誤差の原因を示す説明図である。図７（ａ）は、位相周波数比較回路と、チャージポンプと、ローパスフィルタとの接続を示す。位相周波数比較回路から出力された充放電信号ＵＰ、ＤＮは、それぞれスイッチを駆動する。充電信号ＵＰは、ローパスフィルタと、それを充電する電源（ソース電流（＋）を供給する）とを接続、切断する。放電信号ＤＮは、ローパスフィルタと、放電する電源（シンク電流（−）を供給する）とを、それぞれ接続、切断する。
【００１７】
ロックアップ状態では、定常位相誤差が無い場合、図７（ｂ）に示すように、チャージポンプにより出力される充電電流（ソース電流（＋））と放電電流（シンク電流（−））が同じで、ＵＰ信号とＤＮ信号とは、パルス幅が一致している。また、チャージポンプ回路からフィルタに送る電荷量も同じとなっている。ＤＬＬの出力は図６（ｂ）のように立ち上がりが一致している。
【００１８】
チャージポンプにより、定常位相誤差が発生をする場合、図７（ｃ）に示すように、チャージポンプに出力される充電電流（ソース電流（＋））と放電電流（シンク電流（−））が低電圧電源で、ダイナミックレンジの狭小化などの要因で、異なる状態となっている。図では、充電電流が小さくなる場合を例示している。この結果、ロックアップ後のＵＰ信号のパルス幅がＤＮ信号のパルス幅より大きくなり、電流の積分値を等しくし、チャージポンプ回路からフィルタに送る電荷量を同じとしている。そして、ＤＬＬの出力は図６（ｃ）のように立ち上がりがズレてしまう。
【００１９】
以下、本発明のＤＬＬ回路の実施の形態を、図を用いて説明する。図１は、本実施形態のＤＬＬ回路を示す。図で、本実施形態のＤＬＬ回路１は、少なくとも、２入力信号ＣＬＫ−ＩＮ１、ＣＬＫ−ＩＮ２の位相、周波数を比較し充放電信号ＵＰ、ＤＮを出力する位相周波数比較回路２と、充放電信号ＵＰ、ＤＮに対応して充放電電流を供給するチャージポンプ２０と、充放電電流を供給され定電圧の制御電圧を出力するローパスフィルタ３と、制御電圧により遅延時間を制御する電圧制御遅延回路４とで構成されたＤＬＬ回路であることを前提とする。そして、ロックアップ後に、充放電信号ＵＰ、ＤＮの両パルスの差からチャージポンプＣＰの充放電電流の大きさを等しくする補正回路５を有する。さらに図では、充放電信号ＵＰ、ＤＮよりロックアップを検出しロックアップ信号ＬＤを出力するロックアップ検出回路６を例示している。ロックアップ検出後、補正回路５に補正信号ＬＤを入力している。
【００２０】
本実施形態例では、このような構成であるので、ロックアップ後に、図７（ｃ）に示したようなチャージポンプＣＰの充放電電流を、補正回路によりロックアップ時でのＵＰ信号とＤＮ信号とのパルス幅の差を用いて、同じ大きさとするので、再度のロックアップでＤＬＬ出力の立ち上がりが、ＤＬＬ入力信号と一致する。
【００２１】
図２は、本実施形態の第一の補正回路の例の説明図である。図２の補正回路５０は、充放電信号（反転ＵＰ、反転ＤＮ）をそれぞれ積分する積分回路５１、５２と、充電信号（反転ＵＰ）の積分値に対し放電信号（反転ＤＮ）の積分値を比較し補正電圧を出力する比較回路５５と、補正電圧で充放電電流(チャージポンプ２０１の出力)を補正する補正電流源５６と、を有する。比較回路の出力と、補正電流源の入力との間には、ロックアップ信号により接続、切断するスイッチ５７と、非ロックアップ時に補正電流源５６を非能動化（ＯＦＦ）するプルアップ素子５８が接続されている。なお本回路例では、ロックアップ信号は、ロックアップ時で高電圧（Ｈ）、非ロックアップ時で低電圧（Ｌ）として出力する。補正電流源５６、スイッチ５７、プルアップ素子５８は、それぞれＰチャンネルトランジスタで構成している。
【００２２】
積分回路５１、５２は飽和電圧ＶＰＯ、ＶＮＯでゲートバイアスされた電源側、接地側の定電流源間に、Ｐチャンネルトランジスタと、Ｎチャンネルトランジスタとより成るスイッチ回路が接続され、スイッチ回路の出力に容量素子５３，５４が接続され、積分値として出力されている。
【００２３】
また、本実施形態ではチャージポンプ２０１を、飽和電圧ＶＰＯ、ＶＮＯでゲートバイアスされた電源側、接地側の定電流源２１３、２１４間に、Ｐチャンネルトランジスタ２１１と、Ｎチャンネルトランジスタ２１２とより成るスイッチ回路が接続された構成を例示している。出力は、ローパスフィルタへ接続される。補正電流源５６は、電源側の定電流源２１３と並列接続されている。
【００２４】
つぎに、第一の補正回路の動作を説明する。
積分回路の積分値は、それぞれの定電流源を充放電信号が入力されている時間で積分された電荷量が容量素子にチャージして得られる。例えば、図７（ｃ）で例示した充放電信号のパルス幅で積分される。充電信号（反転ＵＰ）の積分値は、比較回路の反転入力端子へ、放電信号（反転ＤＮ）の積分値は、非反転入力端子へそれぞれ入力される。積分回路への入力は、充放電信号の反転信号であるから、充放電信号が高電圧（Ｈ）の時に容量素子をチャージし、低電圧（Ｌ）のときに放電する。
【００２５】
本回路例では、充電信号の積分値に対し、放電信号の積分値との差が大きければ、比較回路の出力は大きくなる。充電信号の積分値に対し、放電信号の積分値との差が小さければ、比較回路の出力は小さくなる。これらの出力は、ロックアップ時にＯＮとなるスイッチ５７を経由して補正電流源５６のゲート入力に接続している。また、プルアップ素子５８はロックアップ時に非能動化（ＯＦＦ）されている。補正電流源５６は、Ｐチャンネルトランジスタで形成されたプルアップ素子で、比較回路の出力が小さければ、電流の供給が増し、大きければ、減少する。したがって図７（ｃ）のように、ロックアップ時に充電電流が放電電流より小さく充電信号のパルス幅が広くなり、放電信号のパルス幅がそれより狭くなる場合は、充電信号による積分値が放電信号による積分値に対し増加し、充電信号の積分値との差が小さくなる。したがって比較回路の出力は小さくなり、補正電流源５６による電流の供給が増加する。電源側の定電流源２１３と並列接続されているので、ローパスフィルタの充電電流が増加する。逆に、ロックアップ時に充電電流が大きく、充電信号のパルス幅が狭くなると、充電電流の増加は減少する。
【００２６】
なお、充放電信号が低電圧（Ｌ）の場合、反転充放電信号が高電圧（Ｈ）となり、この
場合、容量素子は放電する。したがって積分値は、充電期間と放電期間の比率に応じた積分電圧値となるが、上記の動作に変わりは無い。
【００２７】
以上のような補正回路の動作から、再ロックアップすることで、チャージポンプＣＰの充放電電流の大きさを等しくすることができる。
【００２８】
充放電信号のパルス幅が同じになったときに、例えば、補正電流源と定電流源とで、充電電流を供給するように設計しておくとよい。このようにすることで、充放電信号のパルス幅のうちどちらが広くなっても、充電電流を適切な値にし易くできる。
【００２９】
ロックアップ検出回路６を図１で例示したが、ロックアップの検出は、位相周波数比較回路の２出力信号の差の変化や、チャージポンプの２出力電圧の比較などから、従来の手法でロック検出回路を構成できる。そして、以上のＤＬＬ定常位相誤差の補正は、ＤＬＬがロックアップ後に動作するようロック検出回路のフラグが切り替るタイミング（図ではロックアップ信号ＬＤ）で開始されるようにする。
【００３０】
なお以上で、プルアップ電源を利用した補正回路を例示したが、プルダウン電源を利用した補正回路も利用できる。図３は、プルダウン電源を利用した第二の補正回路の例である。この場合の補正回路は図２に対し、比較回路の出力と、補正電流源との間に、ロックアップ信号により接続、切断するスイッチ６１と、非ロックアップ時に補正電流源６０を非能動化（ＯＦＦ）するプルダウン素子６２が接続されている。本補正回路では補正電流源６０、スイッチ６１、プルダウン素子６２は、それぞれＮチャンネルトランジスタで構成している。そして補正電流源６０は一端が接地に接続され、他端はチャージポンプの接地側の定電流源２１４と並列接続されている。
【００３１】
第二の補正回路例でも、充電信号の積分値に対し、放電信号の積分値との差が大きければ、比較回路の出力は大きくなる。この出力は、ロックアップ時にＯＮとなるスイッチ６１を経由して補正電流源６０のゲートに接続している。また、プルダウン素子６２はロックアップ時に非能動化（ＯＦＦ）されている。充電信号の積分値に対し、放電信号の積分値との差が小さければ、比較回路の出力は小さくなる。補正電流源６０は、Ｎチャンネルトランジスタで形成されたプルダウン素子で、比較回路の出力が小さければ、放電電流の供給が減少し、大きければ、増加する。したがって図７（ｃ）のように、ロックアップ時に充電電流が放電電流より小さく充電信号のパルス幅が広くなり、放電信号のパルス幅がそれより狭くなる場合は、充電信号による積分値が放電信号による積分値に対し増加し、充電信号の積分値との差が小さくなる。したがって比較回路の出力は小さくなり、補正電流源６０による放電電流の供給が減少する。接地側の定電流源２１４と並列接続されているので、ローパスフィルタの放電電流が減少する。
【００３２】
これにより放電信号のパルス幅は広くなり、再ロックアップすることでチャージポンプＣＰの充放電電流の大きさを等しくすることができる。このような構成、およびその動作から、上記した第一の補正回路と同様の効果が得られる。
【００３３】
誤差補正回路の周波数応答帯域は、DLLループ帯域に対して十分狭くなるように設計する。位相比較回路によって、位相誤差補正されているタイミング期間に、チャージポンプ基準電流を大きく変動させることは、位相誤差補正動作そのものを妨げることになる。よって、補正回路の比較回路の周波数帯域は、DLLループ帯域に対して十分狭くしなければならない。その帯域比の条件については、回路セットリング時間（ＬＤ＝Ｈになってから補正回路によって、位相誤差補正が収束するまでの時間。すなわち、補正回路込みのＤＬＬロックアップ時間。）と位相誤差とのトレードオフで決定する。
【００３４】
本発明に係るロックアップ検出回路の例を説明する。図４は、本発明に係るロックアップ検出回路の例の説明図である。
【００３５】
図４（ａ）に示すように本ロックアップ検出回路は、二つのＤ−フリップフロップ回路（Ｄ−ＦＦ）に、充放電信号ＵＰ、ＤＮがそれぞれ遅延回路を経由してデータ入力(Ｄ端子)し、Ｄ−ＦＦのクロック（クロック入力端子）にはＤＬＬの入力信号ＣＬＫ−ＩＮが入力している。二つのＤ−ＦＦの出力（Ｑ端子）はそれぞれＯＲゲートに入力し、ロックアップ信号を出力Ｕ＿ＬＯＣＫ（Lでロックアップ、Ｈでアンロックアップ）する。
【００３６】
ＤＬＬ回路では、図４（ｃ）に示すように、アンロック状態では充放電信号ＵＰ、ＤＮが、クロックの立ち上がりに対して変動し、パルス幅もそれぞれ変化しながら、幅が一致するロックアップに向かう。すでに述べたように、ロックアップ状態でも充放電電流の不均衡から、一致はしない。また、微小な変動も生じている。
【００３７】
しかし、ロックアップ状態でのパルス幅の不一致は、図４（ｂ）に例示したように、アンロックアップ状態での不一致よりは小さい。そこで充放電信号のパルス幅の不一致が、この小さい不一致の量と、微小な変動量以下であれば、ロック状態と判断できる。これを検出するために、この小さい不一致の量と、微小な変動量を加算した量で、両充放電信号に遅延回路でクロックに対する遅延を持たせる。そしてクロックの立ち上がり時に、両充放電信号がともに低電圧Ｌである状態を検出する。アンロックアップ時では、クロックの立ち上がり時には両充放電信号の少なくともいずれかが高電圧Ｈであるので、判別できる。両充放電信号が、クロックの立ち上がり時にＤ−ＦＦを経由して、ＯＲゲートに入力し、出力信号Ｕ＿ＬＯＣＫを出力している。これから、出力信号Ｕ＿ＬＯＣＫで、「Ｌ」出力としてロックアップ状態を、「Ｈ」としてアンロックアップ状態を検出できる。図２、３のＬＤとは、反転した信号としている。
【００３８】
本発明は、以上のように、ロックアップ後に簡単な回路でチャージポンプの不具合を補正できるので、ＤＬＬ定常位相誤差が最小になるように動作補償され、ＤＬＬ回路からのクロック供給により動作する回路システムの動作タイミングマージンが大きくなり、高周波における性能向上が期待できる。また、通常と比較して遅延制御感度を低く、かつバラツキを小さく設計することが可能となり、ＤＬＬ位相ノイズ減少によるJitter特性向上に寄与する。
【符号の説明】
【００３９】
１・・・・ＤＬＬ回路
２・・・・位相周波数比較回路
２０・・・チャージポンプ
３・・・・ローパスフィルタ
４・・・・電圧制御遅延回路
５・・・・補正回路
６・・・・ロックアップ検出回路
２１・・・位相周波数比較回路
３０・・・ローパスフィルタ
４０・・・電圧制御遅延回路
５０・・・補正回路
５１・・・積分回路
５２・・・積分回路
５３・・・静電容量
５４・・・静電容量
５５・・・比較回路
５６・・・補正電流源
５７・・・スイッチ
５８・・・プルアップ素子
６０・・・補正電流源
６１・・・スイッチ
６２・・・プルダウン素子
１００・・・ＤＬＬ回路
２００・・・チャージポンプ
２０１・・・チャージポンプ
２１１・・・Ｐチャンネルトランジスタ
２１２・・・Ｎチャンネルトランジスタ
２１３・・・定電流源
２１４・・・定電流源
【図１】
2015050536.tif 000003
【図２】
2015050536.tif 000004
【図３】
2015050536.tif 000005
【図４】
2015050536.tif 000006
【図５】
2015050536.tif 000007
【図６】
2015050536.tif 000008
【図７】
2015050536.tif 000009