(57)【要約】【課題】部品の設置領域確保と装置全体の薄型化との両立が達成された半導体装置を提供する。【解決手段】半導体装置１０は、多層回路基板２０と、この多層回路基板２０に実装された半導体チップ３０を備えている。多層回路基板２０は、下層部２２と上層部２４を備える。下層部２２は、多層回路基板２０の平面方向全体にわたって広がりを有している。上層部２４は、下層部２２上に部分的に積層されている。チップ実装領域が下層部２２の表面２２ａの中央に設けられている。上層部２４は、チップ実装領域の四方を囲うように環状に設けられている。また、上層部２４の側端面２４ｂが、チップ実装領域を囲んでいる。上層部２４の上面２４ａには、チップ部品３６が実装されている。封止樹脂体５０は、上層部２４の上面２４ａおよび下層部２２のチップ実装領域を覆い、半導体チップ３０およびチップ部品３６を封止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線層を備え表面にチップ実装領域を備える下層部と、前記下層部における前記チップ実装領域を除いた前記表面の一部に積層されかつ配線層を備えた上層部と、を備えた回路基板と、
前記チップ実装領域に実装された半導体チップと、
前記上層部の上面に実装された部品と、
前記上層部の前記上面および前記下層部の前記チップ実装領域を覆い前記半導体チップおよび前記部品を封止する封止樹脂体と、
を備えることを特徴とする半導体装置。
【請求項２】
前記上層部は、前記チップ実装領域側の縁に段部を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上層部は、前記チップ実装領域をはさんで位置する第１の縁および第２の縁を備え、
前記第１の縁および前記第２の縁に前記段部を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記上層部は、前記チップ実装領域側の全ての縁に前記段部を備えることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記上層部は、前記チップ実装領域を囲む四方の縁のうち１つの縁にのみ前記段部を備えることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記上層部は、前記チップ実装領域をはさむように前記下層部上に互いに離間して設けられ、それぞれが前記下層部の一端から他端に渡って伸びる第１上層部および第２上層部を含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１上層部および前記第２上層部は、それぞれ、平面視で前記チップ実装領域側に凹となるコの字形状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記上層部は、前記第１上層部と前記第２上層部との間に前記半導体チップを挟むように設けられた第３上層部および第４上層部を含むことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記チップ実装領域が、前記下層部の前記表面の中央に設けられ、
前記上層部は、前記チップ実装領域の四方を囲うように環状に設けられたことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記上層部の配線層には、線状に延びる金属ラインが設けられたことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記金属ラインは、インピーダンス整合用インダクタンスであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体チップと前記回路基板を電気的に接続するワイヤを備え、
前記ワイヤは、一端が前記半導体チップ表面の電極にボンディングされ他端が前記下層部の前記表面上の電極にボンディングされたものであることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ワイヤの屈曲部が前記上層部の上面よりも高く、
前記封止樹脂体が前記屈曲部を覆うことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
複数の半導体チップを実装した回路基板を準備する準備工程と、
前記回路基板を樹脂で封止するモールド工程と、
前記モールド工程のあとの前記回路基板をダイシングするダイシング工程と、
を備え、
前記回路基板は、表面に凹部を備え、
前記凹部は、前記表面に設けられ平面方向に複数個並び前記半導体チップより広い底面を有する第１部分と、前記表面に設けられ隣り合う前記第１部分の間を伸びて前記複数の第１部分を連結させ前記第１部分より幅が小さな第２部分と、を含み、
前記第１部分の底面それぞれに前記半導体チップが実装され、
前記モールド工程は、前記凹部を埋めるように前記回路基板の側面側から前記第２部分が伸びる方向へ封止樹脂を注入し、
前記ダイシング工程は、隣り合う前記第１部分を仕切るように前記第２部分上で前記回路基板を分割することで前記回路基板を複数の半導体装置に個片化することを特徴とする半導体装置の製造方法。
【請求項１５】
半導体チップを実装した回路基板を準備する準備工程と、
前記回路基板を樹脂で封止するモールド工程と、
を備え、
前記回路基板は、表面に凹部を備え、
前記凹部の底面に、前記半導体チップが実装され、
前記凹部の縁に、段部が設けられ、
前記モールド工程は、前記凹部を埋めるように前記回路基板の側面側から封止樹脂を注入し、
前記モールド工程における封止樹脂の注入方向は、前記段部を備える前記縁の伸びる方向と交差することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えば、特開平７−２２６４５６号公報に開示されているように、多層回路基板に半導体チップを実装して樹脂封止を行った半導体装置が知られている。この公報にかかる半導体装置では、具体的には、当該公報の図９にあるように、多層回路基板の一部にキャビティ（凹部）を設け、このキャビティ内に半導体チップを実装（ダイボンド）し、キャビティ内のみを樹脂封止している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２２６４５６号公報
【特許文献２】特開平８−１０２５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多層回路基板上に半導体チップを実装してさらに樹脂封止を行うことで、多層回路基板そのものの厚みに加え、半導体チップを十分に保護できる程度の封止樹脂体の厚さが不可避的に追加される。したがって、半導体装置全体がある程度厚くならざるを得ない。この点、上記従来の技術では、キャビティ内に半導体チップを実装することで、半導体装置全体の厚さを抑制することができる。
【０００５】
しかしながら、半導体装置全体の厚さを抑制したとしても、その代償として実装可能な部品の数や大きさに制限が加えられることは好ましくない。多層回路基板上に実装されうる構成要素は、半導体チップのみならず、他にも抵抗、インダクタ、キャパシタ等のチップ部品が存在する。薄型化の代償としてこれらの部品を搭載することに弊害が生じることは避けたい。つまり、単に小型化、薄型化を達成するのみでは不十分であり、従来要求されているのと同程度の部品実装量が確保されていることが好ましい。上記従来の技術はこの点について未だ改善の余地を残していた。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、部品の設置領域確保と装置全体の薄型化との両立が達成された半導体装置を提供することを目的とする。
【０００７】
また、封止樹脂で半導体チップ等をモールドする際に、上記従来技術のように多層回路基板上に段差があるとエアトラップの発生を招き、封止樹脂体の内部に空間（未充填部）が生じるという問題があった。この点について、本願発明者は、鋭意研究を行ったところ、エアトラップによる弊害の抑制が可能な製造方法を見出すにいたった。
【０００８】
本発明の他の目的は、エアトラップによる弊害が抑制された半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
第１の発明は、半導体装置であって、
配線層を備え表面にチップ実装領域を備える下層部と、前記下層部における前記チップ実装領域を除いた前記表面の一部に積層されかつ配線層を備えた上層部と、を備えた回路基板と、
前記チップ実装領域に実装された半導体チップと、
前記上層部の上面に実装された部品と、
前記上層部の前記上面および前記下層部の前記チップ実装領域を覆い前記半導体チップおよび前記部品を封止する封止樹脂体と、
を備えることを特徴とする。
【００１０】
第２の発明は、半導体装置の製造方法であって、
複数の半導体チップを実装した回路基板を準備する準備工程と、
前記回路基板を樹脂で封止するモールド工程と、
前記モールド工程のあとの前記回路基板をダイシングするダイシング工程と、
を備え、
前記回路基板は、表面に凹部を備え、
前記凹部は、前記表面に設けられ平面方向に複数個並び前記半導体チップより広い底面を有する第１部分と、前記表面に設けられ隣り合う前記第１部分の間を伸びて前記複数の第１部分を連結させ前記第１部分より幅が小さな第２部分と、を含み、
前記第１部分の底面それぞれに前記半導体チップが実装され、
前記モールド工程は、前記凹部を埋めるように前記回路基板の側面側から前記第２部分が伸びる方向へ封止樹脂を注入し、
前記ダイシング工程は、隣り合う前記第１部分を仕切るように前記第２部分上で前記回路基板を分割することで前記回路基板を複数の半導体装置に個片化することを特徴とする。
【００１１】
第３の発明は、半導体装置の製造方法であって、
半導体チップを実装した回路基板を準備する準備工程と、
前記回路基板を樹脂で封止するモールド工程と、
を備え、
前記回路基板は、表面に凹部を備え、
前記凹部の底面に、前記半導体チップが実装され、
前記凹部の縁に、段部が設けられ、
前記モールド工程は、前記凹部を埋めるように前記回路基板の側面側から封止樹脂を注入し、
前記モールド工程における封止樹脂の注入方向は、前記段部を備える前記縁の伸びる方向と交差することを特徴とする。
【発明の効果】
【００１２】
第１の発明によれば、部品の設置領域確保と装置全体の薄型化との両立が達成される。
【００１３】
第２および第３の発明によれば、エアトラップによる弊害が抑制される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる半導体装置を示す図である。
【図２】本発明の実施の形態２にかかる半導体装置を示す図である。
【図３】本発明の実施の形態３にかかる半導体装置を示す図である。
【図４】本発明の実施の形態４にかかる半導体装置を示す図である。
【図５】本発明の実施の形態５にかかる半導体装置を示す図である。
【図６】本発明の実施の形態６にかかる半導体装置を示す図である。
【図７】本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。
【図８】本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。
【図９】本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。
【図１０】本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。
【図１１】本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。
【図１２】本発明の実施の形態７にかかる半導体装置の製造方法を示すフローチャートである。
【図１３】本発明の実施の形態に対する比較例の半導体装置を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置１０を示す図である。図１（ａ）は、本発明の実施の形態１にかかる半導体装置１０の上面図である。ただし、封止樹脂体５０は透視している。図１（ｂ）は、本発明の実施の形態１にかかる半導体装置１０における、図１（ａ）のＡ−Ａ線に沿う断面図である。図１（ｃ）は、本発明の実施の形態１にかかる半導体装置１０における多層回路基板２０の一部を拡大した断面図である。
【００１６】
図１（ａ）および図１（ｂ）に示すように、半導体装置１０は、多層回路基板２０と、この多層回路基板２０に実装された半導体チップ３０を備えている。本実施の形態では、半導体チップ３０はＭＭＩＣ（Ｍｏｎｏｌｉｔｉｃ  Ｍｉｃｒｏｗａｖｅ  ＩＣ）であり、半導体装置１０は高周波電力増幅器、具体的には携帯電話用電力増幅器であるものとする。ただし、本発明はこれに限られず、種々の半導体装置に対して本発明を適用できる。
【００１７】
多層回路基板２０は、具体的にはガラスエポキシ基板である。多層回路基板２０は、下層部２２と上層部２４を備える。下層部２２は、多層回路基板２０の平面方向全体にわたって広がりを有している。上層部２４は、下層部２２上に部分的に積層されている。
【００１８】
図１（ａ）に示すように、上層部２４は、下層部２２におけるチップ実装領域を除いた表面２２ａの一部に積層されている。具体的には、チップ実装領域が下層部２２の表面２２ａの中央に設けられている。上層部２４は、チップ実装領域の四方を囲うように環状に設けられている。また、上層部２４の側端面２４ｂが、チップ実装領域を囲んでいる。
【００１９】
その結果、多層回路基板２０にキャビティＣＢが形成されている。キャビティＣＢの底面は下層部２２の表面２２ａであり、キャビティＣＢの側面は上層部２４の側端面２４ｂである。
【００２０】
なお、多層回路基板２０は図１（ｂ）に示すように中央部分Ｐ１および多層部分Ｐ２に区分することができる。中央部分Ｐ１は、下層部２２のみ、すなわち２層の絶縁層ＩＳＬ１、ＩＳＬ２のみの部分である。多層部分Ｐ２は、下層部２２および上層部２４、すなわち４層の絶縁層ＩＳＬ１〜ＩＳＬ４が積層された部分である。以降の図においても、この考え方を共通に用いて中央部分Ｐ１と多層部分Ｐ２を適宜に図示する。
【００２１】
図１（ｃ）に示すように、下層部２２は、配線層ＭＬ１、ＭＬ２、ＭＬ３および絶縁層ＩＳＬ１，ＩＳＬ２を備えている。下層部２２は、その表面２２ａに、半導体チップ３０を実装する領域である「チップ実装領域」を備える。上層部２４は、配線層ＭＬ４、ＭＬ５および絶縁層ＩＳＬ３，ＩＳＬ４を備える。
【００２２】
各配線層ＭＬ１〜ＭＬ５は、金属パターンを構成しており、その厚さは導体厚ＭＬｄである。各絶縁層ＩＳＬ１〜ＩＳＬ４は、それぞれ絶縁厚ＩＳＬｄを備えている。
【００２３】
図１（ｃ）では模式的に配線層ＭＬ１〜ＭＬ５を図示しているが、実際には、各層においてそれぞれ異なる配線パターンが形成され、各層の間をつなぐように絶縁層ＩＳＬ１〜ＩＳＬ４をそれぞれ貫通する複数のビアあるいはスルーホールが設けられている。これらの詳細な回路パターンは、従来の公知の多層回路基板と同様に設計すればよく、新規な事項ではないため、説明は省略し、図１（ｂ）においても図示は省略する。
【００２４】
チップ実装領域には、半導体チップ３０が実装（ダイボンド）されている。上層部２４の上面２４ａには、チップ部品３６が実装されている。チップ部品３６は、具体的には、抵抗、インダクタ、コンデンサ等の部品である。
【００２５】
封止樹脂体５０は、上層部２４の上面２４ａおよび下層部２２のチップ実装領域を覆い、半導体チップ３０およびチップ部品３６を封止する。
【００２６】
なお、実施の形態１にかかる半導体装置１０の製造工程においては、樹脂により半導体チップ３０およびチップ部品３６を封止するモールド工程が行われる。ここで、実施の形態１では、図１の矢印Ｍの方向に樹脂を注入するものとする。
【００２７】
図１（ｂ）に示すように、半導体チップ３０の直下には、複数のビア２６が設けられている。複数のビア２６は、半導体チップ３０の発する熱を放熱するために設けられている。
【００２８】
半導体チップ３０は熱を発生するので、半導体チップ３０を実装した多層回路基板２０のダイパッド部（図示せず）下方には、多数の放熱用のビア２６を設けている。そのため、半導体チップ３０下の多層回路基板２０内には、上記の電源供給等の金属ラインはほとんど設けることができない。そのため、本実施の形態のように、キャビティＣＢ（すなわちチップ実装領域）の下における多層回路基板２０の厚さ、つまり下層部２２の厚さは、薄くしても回路設計上の影響は少ない。
【００２９】
ただし、下層部２２を薄くし過ぎると、多層回路基板２０の強度低下および歪み等の不具合が発生する可能性が高まるので、ある程度の厚さを有することが好ましい。この点を考慮し、本実施の形態では下層部２２を２層としている。
【００３０】
上層部２４の配線層ＭＬ４には、線状に延びる金属ライン２８が設けられている。金属ライン２８は、インピーダンス整合用インダクタンスである。
【００３１】
携帯電話用パワーアンプ（高出力電力増幅器）等で外部からの電源供給が必要となるので、そのための電源供給経路（図示しない電源供給ライン）を多層回路基板２０に設けている。さらに、この電源供給ラインに加え、インピーダンス整合用のインダクタンス成分として用いる金属パターンである金属ライン２８も設けている。
【００３２】
動作周波数に応じて異なる、例えば動作周波数１ＧＨｚ程度であれば、金属ライン２８は１０〜２０ｍｍ程度の長さを必要とする。また、動作電流が０．５Ａの場合、金属ライン２８の電流容量の点で、断面積をある程度大きく設計しなければならない。
【００３３】
例えば、金属ライン２８の導体厚ＭＬｄを厚くすると、多層回路基板２０の絶縁厚ＩＳＬｄも厚くする必要があり、多層回路基板２０の厚みが目標値を満足しなくなる可能性がある。そのため、金属ライン２８はある程度の幅（例えば、１００ｕｍ程度）と長さ（例えば、２０ｍｍ程度）が必要である。そこで、多層回路基板２０において上層部２４を利用して金属ライン２８を設けることが有効である。
【００３４】
図１３は、本発明の実施の形態に対する比較例の半導体装置１０００を示す図である。半導体装置１０００は４層構造の多層回路基板１０２０を備えている。多層回路基板１０２０の上面１０２０ａ上に、半導体チップ３０がダイボンドされ、ワイヤ４０がワイヤボンドされ、封止樹脂体５０が設けられている。また、多層回路基板１０２０は、半導体チップ３０の直下にビア１０２６が設けられ、側端面側にインピーダンス整合用インダクタンスとしての金属ライン１０２８を備えている。
【００３５】
ここで、仮にキャビティＣＢを作成せずに、図１３のように４層の絶縁層ＩＳＬ１〜ＩＳＬ４を備える多層回路基板１０２０の構造で導体厚ＭＬｄと絶縁厚ＩＳＬｄを薄くし、いわゆる、半分程度の厚さ（絶縁層が２層の多層回路基板に相当する厚さ）の多層回路基板１０２０を作成した場合の電気的特性について考察する。
【００３６】
導体厚ＭＬｄを薄くすると、電流容量が低下する問題とともに、抵抗成分の増加で導体損が増え、電気的特性が劣化する。また、絶縁厚ＩＳＬｄを薄くすると、高周波的な誘電体損が増え、電気的特性が劣化する。以上より、多層回路基板１０２０の導体厚ＭＬｄと絶縁厚ＩＳＬｄを無造作に薄くすることは電気的特性の劣化に結びつく。
【００３７】
この点、実施の形態１にかかる半導体装置１０によれば、キャビティＣＢを設けることで部分的に多層回路基板２０を薄くしている。このため、導体厚ＭＬｄと絶縁厚ＩＳＬｄを薄くせずに、半導体装置１０を薄型化することができる。
【００３８】
半導体装置１０は、半導体チップ３０と多層回路基板２０とを電気的に接続する複数のワイヤ４０を備えている。ワイヤ４０は、一端が半導体チップ３０表面の電極（図示せず）にボンディングされ、他端が下層部２２の表面２２ａ上の電極（図示せず）にボンディングされたものである。ワイヤ４０は、上層部２４にはボンディングされていない。ワイヤ４０の屈曲部は、上層部２４の上面２４ａよりも高くされている。封止樹脂体５０が屈曲部を覆う。
【００３９】
以上説明した実施の形態１にかかる半導体装置１０によれば、部品の設置領域確保と装置全体の薄型化との両立が達成される。
【００４０】
半導体装置１０全体の薄型化については、多層回路基板２０における半導体チップ３０下部の薄型化、いいかえれば多層回路基板２０の一部にキャビティＣＢを設けることで達成される。半導体チップ３０を覆う封止樹脂体５０の厚さを確保しつつ、多層回路基板２０および封止樹脂体５０のトータルで見た装置全体の厚さを抑制することができる。
【００４１】
部品の設置領域確保については、半導体チップ３０周辺の上層部２４の上面２４ａを封止樹脂体５０で被覆することによりこの上面２４ａへのチップ部品３６の搭載を可能とする。特に、半導体チップ３０周辺に上層部２４を設けているので、チップ部品３６の搭載に伴う回路配線の設計に十分な配線スペースを確保することができる。
【００４２】
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置１１０を示す図である。図２（ａ）は、本発明の実施の形態２にかかる半導体装置１１０の上面図である。ただし、封止樹脂体５０は透視している。図２（ｂ）は、本発明の実施の形態２にかかる半導体装置１１０における、図２（ａ）のＢ−Ｂ線に沿う断面図である。図２（ｃ）は、本発明の実施の形態２にかかる半導体装置１１０における多層回路基板１２０の一部を拡大した断面図である。
【００４３】
実施の形態１の多層回路基板２０が図１（ｃ）に示す絶縁層ＩＳＬおよび配線層ＭＬを各層に備えているのと同様に、多層回路基板１２０も各層に絶縁層ＩＳＬおよび配線層ＭＬを備えている。しかし説明の便宜上、図２（ｃ）の拡大断面図では絶縁層ＩＳＬおよび配線層ＭＬの区別は図示しないものとする。
【００４４】
半導体装置１１０は、多層回路基板１２０を備えている。多層回路基板１２０では、その上層部１２４がチップ実装領域側の縁に段部１２７を備えている点を除き、実施の形態１の多層回路基板２０と同じ構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。
【００４５】
上層部１２４は、チップ実装領域側の全ての縁に段部１２７を備えている。図２（ｃ）は、図２（ｂ）の領域Ｘ１を拡大した図である。上層部１２４は、層１２５および層１２６が積み重なったものである。層１２５および層１２６は、図１（ｃ）と同様に、それぞれ、絶縁層ＩＳＬおよび配線層ＭＬを備えている。
【００４６】
ここで、層１２６の側端面１２６ｂが、層１２５の側端面１２５ｂよりも、チップ搭載領域側に突き出ている。この突き出しはチップ搭載領域の４方全てにおいて設けられており、図２（ａ）に示すように、層１２６の上面１２６ａがチップ実装領域を囲うように一回り内側に突き出ている。その結果、キャビティＣＢの全ての縁に沿って段部１２７が設けられている。
【００４７】
なお、層１２５の上面１２５ａには、実施の形態１と同様にチップ部品３６が実装されている。
【００４８】
封止樹脂体５０は、実施の形態１と同様に、キャビティＣＢ内および上層部１２４の上面（つまり層１２５の上面１２５ａ）を覆う。これにより、封止樹脂体５０は、半導体チップ３０およびチップ部品３６を封止、保護することができる。
【００４９】
実施の形態２にかかる半導体装置１１０の製造方法を説明する。この製造方法は、準備工程、モールド工程、およびダイシング工程を含む。
【００５０】
準備工程は、半導体チップ３０およびチップ部品３６を実装した多層回路基板１２０を準備する工程である。これはすなわち、図２において、封止樹脂体５０を取り除いた状態の多層回路基板１２０を準備するというものである。半導体チップ３０およびチップ部品３６を実装した多層回路基板１２０が複数個つらなったものを準備し、モールド工程後にこれを切断して個片化するダイシング工程を行う。
【００５１】
多層回路基板１２０は、表面２２ａに凹部すなわちキャビティＣＢを備えている。キャビティＣＢの底面（つまり下層部２２の表面２２ａ）に、半導体チップ３０が実装されている。また、実施の形態２では、キャビティＣＢの縁に、段部１２７が設けられている。
【００５２】
モールド工程は、このキャビティＣＢを埋めるように多層回路基板１２０の側面側から封止樹脂を注入する。つまり、矢印Ｍの方向に樹脂を注入する。この矢印Ｍは、段部１２７を備える縁の伸びる矢印Ｌと交差している。封止樹脂は、キャビティＣＢ内を埋めるのみならず、多層回路基板１２０における上層部１２４の上面を覆うように注入される。
【００５３】
このような実施の形態２にかかる製造方法によれば、エアトラップを抑制することができる。モールド工程の過程で封止樹脂体の内部にエアが捕らわれてしまった場合、トランスファーモールド時の圧力によりエアトラップは小さくなる。しかしこの圧力でつぶしきれない場合、封止樹脂体の内部に空間（つまり未充填部分）が生じてしまう。これがエアトラップである。
【００５４】
エアトラップ発生のメカニズムは、一般的には、封止樹脂の充てん領域の高さの違いがあることで封止樹脂の充てん時間差が発生するというものである。つまり、多層回路基板２０上に凹凸があると、封止樹脂の充てん時間差が発生し、この時間差がエアトラップを発生させる。実施の形態１では、キャビティＣＢの４方向に、「封止樹脂の充てん領域の高さの違い」がある。これが、封止樹脂の充てん時間差によるエアトラップ発生の要因となる。
【００５５】
また、実施の形態１のキャビティＣＢの段差（つまり上層部２４の高さ）が２００ｕｍ程度ある場合には、キャビティＣＢ内に、封止樹脂が十分に充てんできない可能性がある。そうすると、キャビティＣＢの端に、エアが残る可能性もある。
【００５６】
この点、実施の形態２では、キャビティＣＢの４方に階段状の段部１２７を設けることにより、封止樹脂の充てん時間差を緩和することができる。また、キャビティＣＢの段部１２７を階段状にすることにより、キャビティＣＢ端に、エアが残ることを抑制することができる。
【００５７】
実施の形態３
図３は、本発明の実施の形態３にかかる半導体装置を示す図である。図３（ａ）は、本発明の実施の形態３にかかる半導体装置２１０の上面図である。ただし、封止樹脂体５０は透視している。図３（ｂ）は、本発明の実施の形態３にかかる半導体装置２１０における、図３（ａ）のＣ−Ｃ線に沿う断面図である。
【００５８】
半導体装置２１０は、多層回路基板２２０を備えている。多層回路基板２２０では、その上層部２２４が、チップ実装領域をはさんで位置する縁ＰＬ１および縁ＰＬ２を備えている。この縁ＰＬ１および縁ＰＬ２の両方に段部１２７が設けられている。一方、縁ＰＬ１、ＰＬ２以外の縁については、段部１２７は設けられていない。この点を除き、多層回路基板２２０は、実施の形態１の多層回路基板２０と同じ構成を備えている。以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。
【００５９】
図３（ｃ）は、本発明の実施の形態３にかかる半導体装置２１０における多層回路基板２２０の領域Ｘ２を拡大した断面図である。図３（ｄ）は、本発明の実施の形態３にかかる半導体装置２１０における、図３（ａ）のＹ１−Ｙ１線に沿う拡大断面図である。
【００６０】
実施の形態１の多層回路基板２０が図１（ｃ）に示す絶縁層ＩＳＬおよび配線層ＭＬを各層に備えているのと同様に、多層回路基板２２０も各層に絶縁層ＩＳＬおよび配線層ＭＬを備えている。しかし説明の便宜上、図３（ｃ）（ｄ）の拡大断面図では絶縁層ＩＳＬおよび配線層ＭＬの区別は図示しないものとする。
【００６１】
上層部２２４は、層１２５および層２２６を備えている。層１２５は上面１２５ａおよび側端面１２５ｂを備え、上面１２５ａは上層部２２４の上面である。層２２６は上面２２６ａおよび側端面２２６ｂを備えている。
【００６２】
図３（ｃ）と図３（ｄ）を対比するとわかるように、縁ＰＬ１には段部１２７が設けられており、縁ＰＬ１、ＰＬ２以外の縁には段部１２７がなく上層部２２４の縁は垂直である。
【００６３】
つまり、図３（ｃ）では、層２２６の側端面２２６ｂのほうが、層１２５の側端面１２５ｂよりも、キャビティＣＢの内側に向かって突き出している。その結果、側端面１２５ｂおよび上面２２６ａにより段部１２７が形成されている。これに対し、図３（ｄ）では、層２２６の側端面２２６ｂおよび層１２５の側端面１２５ｂが一致して１つの平面を構成している。
【００６４】
このように、キャビティＣＢの４つの縁のうち、モールド樹脂（封止樹脂）の注入方向Ｍと交差する２つの縁ＰＬ１、ＰＬ２（２辺）のみに、階段状の段部１２７を設けた。
【００６５】
前述したように、エアトラップの主な発生要因は、封止樹脂の充てん時間差である。一方、キャビティＣＢの縁に階段状の段部１２７を設ける場合、可能な限りシンプルな構造であることが好ましい。これは、プリント多層回路基板の製造工程の増加、複雑化等が想定されるからである。
【００６６】
この点、実施の形態３では、封止樹脂の注入方向Ｍと交差する縁ＰＬ１、ＰＬ２のみに段部１２７を設けた。これにより、多層回路基板２２０の構成の簡素化とエアトラップの抑制を両立することができる。
【００６７】
実施の形態４
図４は、本発明の実施の形態４にかかる半導体装置３１０を示す図である。図４（ａ）は、本発明の実施の形態４にかかる半導体装置３１０の上面図である。ただし、封止樹脂体５０は透視している。図４（ｂ）は、本発明の実施の形態４にかかる半導体装置３１０における、図４（ａ）のＤ−Ｄ線に沿う断面図である。
【００６８】
半導体装置３１０は、多層回路基板３２０を備えている。多層回路基板３２０では、その上層部３２４がチップ実装領域を囲む四方の縁のうち１つの縁ＰＬ２にのみ段部１２７を備える。この点を除き、多層回路基板３２０は、実施の形態１の多層回路基板２０と同じ構成を備えている。以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。
【００６９】
図４（ｃ）は、本発明の実施の形態４にかかる半導体装置３１０における多層回路基板２０の領域Ｘ３を拡大した断面図である。図４（ｄ）は、本発明の実施の形態４にかかる半導体装置３１０における図４（ｂ）の領域Ｘ４を拡大したものである。
【００７０】
実施の形態１の多層回路基板２０が図１（ｃ）に示す絶縁層ＩＳＬおよび配線層ＭＬを各層に備えているのと同様に、多層回路基板３２０も各層に絶縁層ＩＳＬおよび配線層ＭＬを備えている。しかし説明の便宜上、図４（ｃ）（ｄ）の拡大断面図では絶縁層ＩＳＬおよび配線層ＭＬの区別は図示しないものとする。
【００７１】
図４（ｃ）では、層３２６の側端面３２６ｂおよび層１２５の側端面１２５ｂが一致して１つの平面を構成している。これに対し、図４（ｄ）では、層３２６の側端面３２６ｂのほうが、層１２５の側端面１２５ｂよりも、キャビティＣＢの内側に向かって突き出している。その結果、段部１２７が形成されている。
【００７２】
このように、キャビティＣＢの４つの縁のうち、モールド樹脂（封止樹脂）の注入方向Ｍと交差する２つの縁ＰＬ１、ＰＬ２（２辺）のみに、階段状の段部１２７を設けた。
【００７３】
実施の形態４によれば、キャビティＣＢへのエアトラップ発生の改善効果が最低限得られるように、モールド樹脂（封止樹脂）の注入方向Ｍと交差する１辺（縁ＰＬ２）のみに、階段状の段部１２７を設けた。これにより、多層回路基板３２０の構成の一層の簡素化とエアトラップの抑制を両立することができる。
【００７４】
実施の形態５．
図５は、本発明の実施の形態５にかかる半導体装置４１０を示す図である。図５（ａ）は、本発明の実施の形態５にかかる半導体装置４１０の上面図である。ただし、封止樹脂体５０は透視している。図５（ｂ）は、本発明の実施の形態５にかかる半導体装置４１０における、図５（ａ）のＥ−Ｅ線に沿う断面図である。
【００７５】
半導体装置４１０は、多層回路基板４２０を備えている。多層回路基板４２０では、その上層部４２４が、平面方向に互いに離間して設けられた４つの上層部４２４１、４２４２、４２４３、４２４４から構成されている。これら上層部４２４１、４２４２、４２４３、４２４４はいずれも２つの絶縁層が積層されたものであり、多層構造は実施の形態１にかかる上層部２４と同じである。
【００７６】
図５（ａ）に示すように、上層部４２４１、４２４２、４２４３、４２４４は、それぞれ、半導体チップ３０側を臨む側端面４２４１ｂ、４２４２ｂ、４２４３ｂ、４２４４ｂを備えている。また、図５（ｂ）に示すように、上層部４２４３の上面４２４３ａと上層部４２４４の上面４２４４ａには、チップ部品３６が実装されている。
【００７７】
第１上層部４２４１および第２上層部４２４２は、チップ実装領域をはさむように下層部２２上に互いに離間して設けられている。図５（ａ）に示すように、第１上層部４２４１および第２上層部４２４２は、それぞれが下層部２２の一方の側端面から他方の側端面に渡って伸び、平面視で長方形状である。
【００７８】
上層部４２４３および上層部４２４４は、それぞれ、上層部４２４１と上層部４２４４との間に挟まれている。上層部４２４３および上層部４２４４は、上層部４２４１、４２４４と比べて平面方向寸法が小さく、平面視で半導体チップ３０を挟むように設けられている。
【００７９】
４つの上層部４２４１、４２４２、４２４３、４２４４は、下層部２２の表面２２ａの中央すなわちチップ搭載領域を避けるように、チップ搭載領域の四方に設けられている。４つの上層部４２４１、４２４２、４２４３、４２４４がチップ搭載領域を囲うことで、表面２２ａの中央にキャビティＣＢが形成されている。
【００８０】
４つの上層部４２４１、４２４２、４２４３、４２４４は、下層部２２の表面２２ａにおいて平面方向に互いに離間して設けられているので、各々の間に隙間が形成される。この隙間を、通路ＰＡＳ１、ＰＡＳ２、ＰＡＳ３、ＰＡＳ４とも称す。
【００８１】
多層回路基板４２０では、キャビティＣＢの４角に、キャビティＣＢと同じ深さの通路ＰＡＳ１、ＰＡＳ２、ＰＡＳ３、ＰＡＳ４を設けることができる。通路ＰＡＳ１、ＰＡＳ２、ＰＡＳ３、ＰＡＳ４は、モールド工程時に矢印Ｍ方向に樹脂注入したとき、エアの抜け道となる。これにより、キャビティＣＢの端に残るエアの低減が見込めるという利点がある。
【００８２】
実施の形態６
図６は、本発明の実施の形態６にかかる半導体装置５１０を示す図である。図６（ａ）は、本発明の実施の形態６にかかる半導体装置５１０の上面図である。ただし、封止樹脂体５０は透視している。図６（ｂ）は、本発明の実施の形態６にかかる半導体装置５１０における、図６（ａ）のＦ−Ｆ線に沿う断面図である。
【００８３】
半導体装置５１０は、多層回路基板５２０を備えている。多層回路基板５２０は、上層部５２４を備えている。上層部５２４は、上層部５２４１および上層部５２４２から構成されている。上層部５２４１および上層部５２４２は、チップ実装領域をはさむように下層部２２上に互いに離間して設けられている。
【００８４】
図６（ａ）に示すとおり、上層部５２４１および上層部５２４２は、それぞれ、平面視でチップ実装領域側に凹となるコの字形状である。上層部５２４１および上層部５２４２は互いに離間しているので両者の間に隙間が形成される。この隙間を、通路ＰＡＳ５１、ＰＡＳ５２とも称す。
【００８５】
図６（ｂ）に示すとおり、上層部５２４１の上面５２４１ａおよび上層部５２４２の上面５２４１ａには、チップ部品３６が実装されている。また、上層部５２４１は半導体チップ３０を臨む側端面５２４１ｂを備え、上層部５２４２は半導体チップ３０を臨む側端面５２４２ｂを備えている。側端面５２４１ｂ、５２４２ｂは、ともに、段差を有さない面一の構造となっている。
【００８６】
多層回路基板５２０では、キャビティＣＢの２箇所に、キャビティＣＢと同じ深さの通路ＰＡＳ５１、ＰＡＳ５２を設けることができる。通路ＰＡＳ５１、ＰＡＳ５２は、樹脂注入方向（矢印Ｍ）と平行に伸びている。通路ＰＡＳ５１、ＰＡＳ５２は、モールド工程時に矢印Ｍ方向に樹脂注入したとき、エアの抜け道となる。これにより、キャビティＣＢの端に残るエアの低減が見込めるという利点がある。また、実施の形態５にかかる多層回路基板４２０と比較して、通路の数を減らし、多層回路基板の構造をより簡素化することができる。
【００８７】
実施の形態７．
図７乃至１１は、本発明の実施の形態７にかかる半導体装置の製造方法を示す図である。図１２は、本発明の実施の形態７にかかる半導体装置の製造方法を示すフローチャートである。
【００８８】
図７は、本発明の実施の形態７にかかる半導体装置の製造方法で用いる金型を示す図である。上金型６０２および下金型６１０により多層回路基板６２０を挟み込む。上金型６０２には凹部６０４が設けられており、ここに空間が形成される。また、上金型６０２は平面方向の一端に注入口６０３を備えている。この注入口６０３から矢印Ｍの方向に樹脂が注入される。
【００８９】
図８は、本発明の実施の形態７にかかる半導体装置の製造方法で準備される多層回路基板６２０を示す図である。この多層回路基板６２０は、実施の形態５にかかる多層回路基板４２０が複数個連なったものである。具体的には、多層回路基板６２０は、表面に凹部ＣＢ６１、ＣＢ６２、ＣＢ６３を備えている。
【００９０】
多層回路基板６２０は、上層部６２４および下層部６２２を備えている。上層部６２４および下層部６２２は、配線層および絶縁層の層構造については、実施の形態５にかかる上層部４２４および下層部２２と同様である。下層部６２２はその平面方向全体にわたって均一な厚さを備える。
【００９１】
一方、上層部６２４は、１つの外周部６２４１と、複数の島部６２４２から構成されている。外周部６２４１は、３つの凹部ＣＢ６１，ＣＢ６２，ＣＢ６３を備える。島部６２４２は、３つの凹部ＣＢ６１，ＣＢ６２，ＣＢ６３内に独立の島として設けられている。外周部６２４１および島部６２４２の層構造は同じである。
【００９２】
図９は、凹部ＣＢ６１の構造を示す図である。凹部ＣＢ６２、ＣＢ６３も、図９に示す凹部ＣＢ６１と同じ構造を備えている。凹部ＣＢ６１は、３つの第１部分Ｐ６１と、２つの第２部分Ｐ６２と、２つの第３部分Ｐ６３とからなっている。第１部分Ｐ６１は、平面方向に複数個並び、半導体チップより広い底面を有する。
【００９３】
第２部分Ｐ６２は、隣り合う第１部分Ｐ６１の間を伸びてこれらの第１部分Ｐ６１を連結させる。第２部分Ｐ６２の幅Ｗ２は、第１部分Ｐ６１の幅Ｗ１よりも小さい。第３部分Ｐ６３は、両端の第１部分Ｐ６１を挟み込むように凹部ＣＢ６１の両端に設けられ、その幅や長さは第２部分Ｐ６２と同じである。
【００９４】
図８に示すように、第１部分Ｐ６１それぞれには、半導体チップ３０が実装され、ワイヤ４０がボンディングされている。なお、島部６２４２の上面に、チップ部品３６を実装しても良い。
【００９５】
第２部分Ｐ６２および第３部分Ｐ６３は、実施の形態５におけるＰＡＳ１〜ＰＡＳ４と同じ原理で、モールド工程の際のエアの抜け道として機能する。多層回路基板６２０では、分割用のダイシング領域（捨て部）にもエアの抜け道が連続する様に、凹部ＣＢ６１，ＣＢ６２，ＣＢ６３のレイアウト設計を行っている。
【００９６】
以下、図１２のフローチャートを用いて実施の形態７にかかる半導体装置の製造方法の流れを説明する。
【００９７】
（ステップＳ１）
図１２のフローチャートにあるように、先ず、準備工程が行われる。この工程では、図８に示すように複数の半導体チップ３０を実装した多層回路基板６２０を準備する。
【００９８】
（ステップＳ２）
次に、ステップＳ１で準備した多層回路基板６２０を樹脂でモールドするモールド工程を行う。ここで、図７に示したように、上金型６０２および下金型６１０により多層回路基板６２０を挟み込み、注入口６０３から矢印Ｍの方向に樹脂が注入される。モールド工程では、凹部ＣＢ６１，ＣＢ６２、ＣＢ６３を埋めるように多層回路基板６２０の側面側から封止樹脂を注入する。その結果、図１０に示すように、封止樹脂体６５０で多層回路基板６２０の表面が覆われることになる。
【００９９】
（ステップＳ３）
次に、モールドのあとの多層回路基板６２０をダイシングするダイシング工程が行われる。図１１に示すダイシングライン６６０に沿って多層回路基板６２０を切断し、多層回路基板６２０を複数の半導体装置４１０に個片化する。ここでは、隣り合う第１部分Ｐ６１を仕切るように、第２部分Ｐ６２を切断する。
【０１００】
以上説明した実施の形態７にかかる半導体装置の製造方法によれば、凹部ＣＢ６１、ＣＢ６２、ＣＢ６３それぞれの端に残るエアの低減が見込めるという利点がある。
【０１０１】
なお、実施の形態７では、図９に示すように凹部ＣＢ６１の形状を設計した。つまり、隣り合う第１部分Ｐ６１の間を、２つの第２部分Ｐ６２で連結させた。しかしながら本発明はこれに限られるものではない。隣り合う第１部分Ｐ６１の間を、１つの第２部分Ｐ６２で連結させてもよいし、３つ以上の第２部分Ｐ６２で連結させても良い。
【符号の説明】
【０１０２】
１０  半導体装置、２０  多層回路基板、２２  下層部、２２ａ  表面、２４  上層部、２４ａ  上面、２４ｂ  側端面、２６  ビア、２８  金属ライン、３０  半導体チップ、３６  チップ部品、４０  ワイヤ、５０  封止樹脂体
【図１】
2015050419.tif 000003
【図２】
2015050419.tif 000004
【図３】
2015050419.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015050419.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2015050419.tif 000013
【図１２】
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【図１３】
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