(57)【要約】【課題】ビア導体群を構成するビア導体間でのクラックの発生を抑制し、製品信頼性の高いセラミック配線基板を提供すること。【解決手段】セラミック配線基板は、基板本体、基板本体の第１面上に配置される第１面側電極パッド２４、基板本体の第２面上に配置される第２面側電極パッド、及び、第１面側電極パッド２４と第２面側電極パッドとを接続する複数のビア導体２７（２７ａ，２７ｂ）からなるビア導体群２８（２８ａ）を備える。ビア導体２７（２７ａ，２７ｂ）は全体として格子状に配置される。ビア導体群２８（２８ａ）の最外周を構成するビア導体２７（２７ａ）の中心Ｃ１を線分Ｌ１で繋ぐことによって得られる仮想図形Ｐ１は、複数の頂点Ｐ２を有する多角形状をなし、複数の頂点Ｐ２のうち少なくとも１つの頂点Ｐ２の内角θ１が鈍角となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備え、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子が前記第１面側に搭載可能なセラミック配線基板であって、
前記ビア導体群を構成する前記複数のビア導体が全体として格子状に配置され、
前記ビア導体群の最外周を構成する前記ビア導体の中心を線分で繋ぐことによって得られる仮想図形は、複数の頂点を有する多角形状をなし、前記複数の頂点のうち少なくとも１つの頂点の内角が鈍角となっている
ことを特徴とするセラミック配線基板。
【請求項２】
前記仮想図形は、前記複数の頂点のうち全ての頂点の内角が鈍角となっていることを特徴とする請求項１に記載のセラミック配線基板。
【請求項３】
前記ビア導体群を複数備え、
特定のビア導体群の前記仮想図形が有する前記複数の頂点と、前記特定のビア導体群に隣接するビア導体群の前記仮想図形が有する前記複数の頂点との距離のうち、内角が鈍角となる頂点同士の距離が最も短い
ことを特徴とする請求項１または２に記載のセラミック配線基板。
【請求項４】
同じビア導体群において、前記仮想図形を構成する複数の辺から延びる延長線同士の交差部分に、前記ビア導体が存在しない箇所が設定されていることを特徴とする請求項１乃至３のいずれか１項に記載のセラミック配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板両面にある電極パッド同士を接続する複数のビア導体からなるビア導体群を備えたセラミック配線基板に関するものである。
【背景技術】
【０００２】
電力変換機器（インバータやＤＣ−ＤＣコンバータ）などの大電流を流す機器には、電力用のパワー半導体素子が用いられており、そのパワー半導体素子は、セラミック配線基板に実装された状態で使用されている（例えば、特許文献１参照）。特許文献１のセラミック配線基板には、半導体素子の入力電流や出力電流を流すための導体層（回路パターン）やビア導体（主電力ストレートビア）が形成されている。特許文献１に記載のビア導体は、半導体素子が搭載されている表面側とその裏面側とを導通させるべく基板の厚さ方向に延設された貫通導体であり、銀、銅、タングステン、モリブデンなどの導電性材料を用いて形成されている。
【０００３】
セラミック配線基板において、セラミック層とビア導体とでは熱膨張係数が異なる。また、ビア導体に大電流が流れると、ジュール熱によって発熱する。このため、ビア導体とセラミック層との境界部分では熱膨張差に起因する応力によってクラックが発生することが懸念される。また、複数のビア導体からなるビアアレイ（ビア導体群）に電流を流すように構成したセラミック配線基板がある。このセラミック配線基板では、複数のビア導体間にセラミック層が介在するため、熱膨張差に起因する応力を分散させることが可能となる。
【０００４】
因みに、特許文献２に開示されているセラミック配線基板には、電流が流されるビア導体群ではないが、発光素子の真下となる位置に複数のサーマルビアが設けられ、発光素子で発生した熱の放熱性を高めるように構成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−７００１８号公報
【特許文献２】特開２０１３−６５７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のシリコンデバイスを用いたパワー半導体素子は、シリコンデバイス自体の耐久温度が低いため一般的に１８０℃以下の温度域で用いられる。一方で、炭化珪素デバイスなどを用いたパワー半導体素子は、デバイスの耐久温度が高いため、５０℃〜３００℃程度の高温の温度域で用いられる。また、使用される環境下（寒冷地での使用）では、低温になる場合もある。従って、高温で使用される半導体素子が実装されるセラミック配線基板には、半導体素子がオンオフすることによって、大きな熱ストレスが繰り返しかかることとなる。このようなセラミック配線基板では、複数のビア導体（ビアアレイ）を通して電流を流すように構成しても、応力の分散が不十分となるため、ビア導体間のセラミック層にクラックが発生してしまう。そして、それらクラックの発生により、基板表面の導体層（回路パターン）とビア導体との接続不良や、回路パターン自体の破損に進展することが懸念される。
【０００７】
また、特許文献２のセラミック配線基板に形成されている複数のサーマルビアは、放熱用の貫通導体であって大電流を流すことを想定しておらず、形成数も少ない。従って、特許文献２のセラミック配線基板を用いて各ビア導体に大電流を流してみた場合には、ビア導体間のセラミック層に発生する応力を十分に緩和することができず、ビア導体間でのクラックの発生を回避することはできない。
【０００８】
本発明は上記の課題に鑑みてなされたものであり、その目的は、ビア導体群を構成するビア導体間でのクラックの発生を抑制し、製品信頼性の高いセラミック配線基板を提供することにある。
【課題を解決するための手段】
【０００９】
そして上記課題を解決するための手段（手段１）としては、セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備え、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子が前記第１面側に搭載可能なセラミック配線基板であって、前記ビア導体群を構成する前記複数のビア導体が全体として格子状に配置され、前記ビア導体群の最外周を構成する前記ビア導体の中心を線分で繋ぐことによって得られる仮想図形は、複数の頂点を有する多角形状をなし、前記複数の頂点のうち少なくとも１つの頂点の内角が鈍角となっていることを特徴とするセラミック配線基板がある。
【００１０】
従って、手段１に記載の発明によると、電力用半導体素子を駆動する際に、ビア導体群を構成する複数のビア導体には、第１面側電極パッドや第２面側電極パッドを介して同じ方向に電流が流れ、ジュール熱が発生する。また、基板本体の第１面側に搭載された電力用半導体素子にも電流が流れてその半導体素子が発熱する。このとき、ビア導体群においてビア導体とセラミックとの熱膨張係数の違いによって応力が発生する。本発明のセラミック配線基板において、ビア導体群の仮想図形は、複数の頂点を有する多角形状をなしており、複数の頂点のうち少なくとも１つの頂点の内角は鈍角となっている。このようにすると、基板本体においてビア導体間の領域に発生する応力が比較的大きくなる頂点部分においてその発生応力を緩和することができる。この結果、セラミック配線基板において、熱ストレスが加わる頻度を抑えることができ、ビア導体間でのクラックの発生を抑制することができる。
【００１１】
ここで、ビア導体群の仮想図形の形状としては、多角形状であれば任意に設定することが可能であるが、例えば、菱形状、平行四辺形状、台形状、五角形状、六角形状、八角形状などを挙げることができる。なお、仮想図形は、複数の頂点のうち全ての頂点の内角が鈍角となっていてもよい。このようにすると、全ての頂点部分において発生応力を緩和することができるため、ビア導体間でのクラックの発生を確実に抑制することができる。
【００１２】
ビア導体群を構成する複数のビア導体は、全体として格子状に配置される。具体例として、ビア導体群は、３行以上×３列以上の格子状となるよう配置されたビアアレイであってもよい。このようにビアアレイを構成すると、ビア導体とセラミックとの熱膨張係数の違いによる発生応力を確実に分散させることができる。
【００１３】
同じビア導体群において、仮想図形を構成する複数の辺から延びる延長線同士の交差部分に、ビア導体が存在しない箇所が設定されていてもよい。このようにすると、ビア導体群においてビア導体が存在しない箇所での発生応力が緩和され、ビア導体間でのクラックの発生をより確実に防止することができる。
【００１４】
また、ビア導体群を複数備える場合、特定のビア導体群の仮想図形が有する複数の頂点と、特定のビア導体群に隣接するビア導体群の仮想図形が有する複数の頂点との距離のうち、内角が鈍角となる頂点同士の距離が最も短くてもよい。この場合、特定のビア導体群を構成する複数のビア導体のうち、隣接するビア導体群に最も近い箇所に存在するビア導体での発生応力が緩和されるとともに、隣接するビア導体群を構成する複数のビア導体のうち、特定のビア導体群に最も近い箇所に存在するビア導体での発生応力が緩和される。その結果、隣接するビア導体群間でのクラックの発生を確実に防止することができる。
【００１５】
電力用半導体素子は、１０Ａ以上の電流が流れることで２００℃以上の温度に発熱するパワー半導体素子であってもよい。パワー半導体素子を搭載するセラミック配線基板では、使用時における熱ストレスが大きくなる。このセラミック配線基板において上記のようにビア導体群における頂点部分の発生応力を緩和することにより、ビア導体間でのクラックの発生を確実に防止することができる。
【００１６】
セラミック配線基板において、電流の流れる方向が異なる複数のビア導体群を備えていてもよい。この場合、各ビア導体群を繋ぐようにクラックが発生すると、沿面放電が生じやすくなる。これに対して、本発明のようにビア導体群の頂点部分の発生応力を緩和することにより、ビア導体群の外側へのクラックを抑制することができる。このため、複数のビア導体群間における沿面放電を確実に回避することができる。
【００１７】
セラミック配線基板において、基板本体の第２面側には、第１面側電極パッド、第２面側電極パッド及び複数のビア導体に電気的に接続される受動部品が搭載可能であってもよい。上述したように基板本体の第１面にパワー半導体素子が搭載される場合、第１面側は高温となる。この場合、耐熱性が比較的低い受動部品（コンデンサや抵抗などの電子部品）を第２面側に搭載すると、セラミック配線基板が有する断熱効果により第１面側の熱が第２面側に直接伝わらないため、受動部品の熱による性能劣化を低く抑えることができる。
【００１８】
セラミック配線基板の基板本体は、ビア導体部が設けられた複数のセラミック層を積層配置してなり、ビア導体は、複数のビア導体部をセラミック層の積層方向に連結することによって構成され、複数のビア導体部は、セラミック層の積層方向において同軸上に配置されていてもよい。
【００１９】
基板本体を構成するセラミック層としては、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化ホウ素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用される。また、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体を使用してもよい。
【００２０】
ビア導体群を構成するビア導体や電極パッドとしては特に限定されないが、例えば、メタライズ導体であってもよい。同時焼成法によってメタライズ導体及びセラミック層を形成する場合、メタライズ導体中の金属粉末は、セラミック層の焼成温度よりも高融点である必要がある。例えば、セラミック層がいわゆる高温焼成セラミック（例えばアルミナ等）からなる場合には、メタライズ導体中の金属粉末として、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）等やそれらの混合系が選択可能である。セラミック層がいわゆる低温焼成セラミック（例えばガラスセラミック等）からなる場合には、メタライズ導体中の金属粉末として、銅（Ｃｕ）または銀（Ａｇ）等やそれらの混合系が選択可能である。
【００２１】
手段１のセラミック配線基板、及び、セラミック配線基板の第１面側に搭載される電力用半導体素子によってセラミックパッケージが構成される。このセラミックパッケージでは、セラミック配線基板におけるクラックの発生を抑制できることから、製品信頼性を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態におけるセラミックパッケージの概略構成を示す断面図。
【図２】図１におけるＡ−Ａ線での断面図。
【図３】ビアアレイを示す拡大断面図。
【図４】従来例であるベースモデルのビア配置を示す説明図。
【図５】対策後のモデルのビア配置を示す説明図。
【発明を実施するための形態】
【００２３】
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。
【００２４】
図１は、本実施の形態のセラミックパッケージ１０の概略構成を示す断面図であり、図２は、図１におけるＡ−Ａ線での断面図である。
【００２５】
図１に示されるように、セラミックパッケージ１０は、自動車などにおける電力変換器（例えばインバータ）に用いられるパワーモジュールであり、セラミック配線基板１１、電力用半導体素子１２、受動部品１３（コンデンサ、抵抗などの低発熱部品）、放熱基板１４、及び放熱器１５等を備えている。
【００２６】
セラミック配線基板１１は、第１面２１（図１では下面）及び第２面２２（図１では上面）を有する板状に形成された基板本体２３と、第１面２１上に配置される第１面側電極パッド２４と、第２面２２上に配置される第２面側電極パッド２５と、第１面側電極パッド２４と第２面側電極パッド２５とを接続する複数のビア導体２７からなる電力用のビアアレイ２８（ビア導体群）とを備える。セラミック配線基板１１は、縦２８ｍｍ×横２０ｍｍ×厚さ１．０ｍｍの平面視矩形状をなしている。
【００２７】
セラミック配線基板１１において、基板本体２３の第１面２１側には、第１面側電極パッド２４、第２面側電極パッド２５及び複数のビア導体２７に電気的に接続される電力用半導体素子１２が搭載される。また、基板本体２３の第２面２２側には、第１面側電極パッド２４、第２面側電極パッド２５及び複数のビア導体２７に電気的に接続される受動部品１３が搭載されている。なお、基板本体２３の第２面２２には、電力の入出力用のバスバー（図示略）も搭載されている。また、電力用半導体素子１２は、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）や、ダイオード（ショットキーバリアダイオード）などのパワー半導体素子（パワーデバイス）である。この電力用半導体素子１２には、例えば５０Ａ程度の大電流が流れ、その際には２５０℃程度の温度に発熱する。
【００２８】
放熱基板１４は、セラミックからなる絶縁基板を含み、ガラスシートからなる接合部を介してセラミック配線基板１１の下面（基板本体２３の第１面２１）に設けられている。放熱器１５は、熱伝導性に優れる金属（例えば、アルミニウム）からなり、放熱基板１４の下面に複数のネジ（図示略）を用いて固定されている。この放熱器１５には、表面積を増すためのフィン（図示略）が複数設けられており、放熱器１５の放熱性能が高められている。
【００２９】
セラミック配線基板１１の基板本体２３は、ビア導体部３１が設けられた複数（本実施の形態では２層）のセラミック層３２と導体層３３とを積層配置してなる焼結体である。ビア導体２７は、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されている。各ビア導体部３１は、セラミック層３２の積層方向において同軸上に配置されている。
【００３０】
各セラミック層３２は、セラミック材料としてのアルミナ（Ａｌ２Ｏ３）を用いて形成されている。各セラミック層３２の間に設けられている導体層３３は、例えばタングステン、モリブデン、又はこれらの合金のメタライズ層からなる。この導体層３３は、電力用半導体素子１２の駆動信号を伝達する制御回路用配線を含む。各ビア導体２７（ビア導体部３１）も、導体層３３と同様にタングステン、モリブデン、又はこれらの合金のメタライズ層からなる。また、基板本体２３における第１面２１及び第２面２２に形成される第１面側電極パッド２４及び第２面側電極パッド２５は、銅からなる導体層である。さらに、基板本体２３の第１面２１及び第２面２２に形成される導体層としては、各電極パッド２４，２５以外に図示しない回路パターンや部品実装用のパッドなどを含んでいる。
【００３１】
なお、電力用半導体素子１２が搭載された第１面側電極パッド２４、及び、受動部品１３が搭載された第２面側電極パッド２５は、基板厚さ方向（図１では上下方向）から見たときに、大部分が重なるように対向配置（即ち、一部が重ならないように対向配置）されている。一方、電力用半導体素子１２が搭載されていない第１面側電極パッド２４、及び、受動部品１３が搭載された第２面側電極パッド２５は、基板厚さ方向から見たときに完全に重なるように対向配置されている。本実施の形態において、各電極パッド２４，２５の平面形状は、長方形状である。各電極パッド２４，２５の縦及び横の長さは、４ｍｍ×７ｍｍ程度であり、各電極パッド２４，２５の厚さは、１００μｍ程度である。
【００３２】
図１及び図２に示されるように、ビアアレイ２８を構成する複数のビア導体２７は、共通の第１面側電極パッド２４及び第２面側電極パッド２５に接続される。つまり、ビアアレイ２８を構成する複数のビア導体２７は、第１面側電極パッド２４及び第２面側電極パッド２５に対して並列に接続されている。また、基板厚さ方向から見たとき、ビアアレイ２８を構成する各ビア導体２７は、各電極パッド２４，２５の内側となる領域に配置される。
【００３３】
セラミック配線基板１１では、複数（本実施の形態では３つ）のビアアレイ２８が設けられており、隣接する２つのビアアレイ２８には、それぞれ異なる方向に電流が流れる。具体的には、図１の右側のビアアレイ２８（各ビア導体２７）には例えば下側（第１面２１側）から上側（第２面２２側）に電流が流れ、左側のビアアレイ２８（各ビア導体２７）には上側から下側に向けて電流が流れるようになっている。これらビアアレイ２８を構成する複数のビア導体２７は、基板本体２３の厚さ方向に直線的に延設された主電力用のストレートビアである。
【００３４】
図３に示されるように、本実施の形態のビアアレイ２８は、全体として例えば５行×７列の格子状となるように複数のビア導体２７が配置されている。１つのビアアレイ２８は、同ビアアレイ２８の最外周を構成する複数個の外側ビア導体２７ａと、それら外側ビア導体２７ａによって包囲される複数個の内側ビア導体２７ｂとによって構成される。なお、図３では、説明の便宜上、縦方向（図３では上下方向）に最大で５個のビア導体２７ａ，２７ｂが配置され、横方向（図３では左右方向）に最大で７個のビア導体２７ａ，２７ｂが配置されたビアアレイ２８を図示したが、実際にはさらに多くのビア導体２７ａ，２７ｂが存在している。
【００３５】
本実施の形態において、各外側ビア導体２７ａ及び各内側ビア導体２７ｂは断面円形状をなし、外側ビア導体２７ａと内側ビア導体２７ｂとが同じ直径を有している。具体的には、これらビア導体２７ａ，２７ｂの直径は２００μｍである。また、仮想図形Ｐ１の長手方向において隣接するビア導体２７ａ，２７ｂ同士の距離、及び、仮想図形Ｐ１の短手方向において隣接するビア導体２７ａ，２７ｂ同士の距離は、互いに等しくなっている。具体的に言うと、仮想図形Ｐ１の長手方向における各ビア導体２７ａ，２７ｂのピッチ（中心間距離）、及び、仮想図形Ｐ１の短手方向における各ビア導体２７ａ，２７ｂのピッチ（中心間距離）は、それぞれ３００μｍである。
【００３６】
図２，図３に示されるように、３つのビアアレイ２８のうち特定のビアアレイ２８ａの最外周を構成する外側ビア導体２７ａの中心Ｃ１を線分Ｌ１で繋ぐことによって得られる仮想図形Ｐ１は、複数（本実施の形態では８個）の頂点Ｐ２を有する多角形状（本実施の形態では八角形状）をなしている。そして、仮想図形Ｐ１では、各頂点Ｐ２のうち全ての頂点Ｐ２の内角θ１が鈍角（本実施の形態では１３５°）となっている。また、例えば、同じビアアレイ２８ａにおいて、仮想図形Ｐ１を構成する複数（本実施の形態では４本）の辺から延びる延長線Ｌ２同士の交差部分に、ビア導体２７が存在しない箇所２７ｃが設定されている。このため、ビア導体２７間の領域に発生する応力が比較的大きくなる頂点Ｐ２の部分において、セラミック層３２に発生する応力が緩和される。
【００３７】
図２に示されるように、特定のビアアレイ２８ａに隣接するビアアレイ２８ｂでは、ビアアレイ２８ｂの最外周を構成する外側ビア導体２７ａの中心を線分で繋ぐことによって得られる仮想図形Ｐ３が、複数（本実施の形態では１０個）の頂点Ｐ４を有する多角形状（本実施の形態では略Ｌ字形状）をなしている。そして、仮想図形Ｐ３では、各頂点Ｐ４のうち９個の頂点Ｐ４の内角が鈍角（本実施の形態では１３５°）となり、１個の頂点Ｐ４の内角が直角となっている。本実施形態では、各頂点Ｐ４のうち、少なくとも基板本体２３の中心近傍に位置する頂点Ｐ４の内角が鈍角となっている。また、例えば、同じビアアレイ２８ｂにおいて、仮想図形Ｐ３を構成する複数（本実施の形態では４本）の辺から延びる延長線同士の交差部分等に、ビア導体２７が存在しない箇所２７ｃが設定されている。このため、ビア導体２７間の領域に発生する応力が比較的大きくなる頂点Ｐ４の部分において、セラミック層３２に発生する応力が緩和される。
【００３８】
また、特定のビアアレイ２８ａに隣接するビアアレイ２８ｃでは、ビアアレイ２８ｂの最外周を構成する外側ビア導体２７ａの中心を線分で繋ぐことによって得られる仮想図形Ｐ５は、複数（本実施の形態では１０個）の頂点Ｐ６を有する多角形状（本実施の形態では略Ｌ字形状）をなしている。そして、仮想図形Ｐ５では、各頂点Ｐ６のうち９個の頂点Ｐ６の内角が鈍角（本実施の形態では１３５°）となり、１個の頂点Ｐ４の内角が直角となっている。本実施形態では、各頂点Ｐ６のうち、少なくとも基板本体２３の中心近傍に位置する頂点Ｐ６の内角が鈍角となっている。また、例えば、同じビアアレイ２８ｃにおいて、仮想図形Ｐ５を構成する複数（本実施の形態では４本）の辺から延びる延長線同士の交差部分等に、ビア導体２７が存在しない箇所２７ｃが設定されている。このため、ビア導体２７間の領域に発生する応力が比較的大きくなる頂点Ｐ６の部分において、セラミック層３２に発生する応力が緩和される。
【００３９】
なお、本実施の形態では、特定のビアアレイ２８ａにおいて、隣接するビアアレイ２８ｂに最も近い箇所に、ビア導体２７が存在しない箇所２７ｃが設定されている。その結果、仮想図形Ｐ１（ビアアレイ２８ａ）が有する各頂点Ｐ２と仮想図形Ｐ３（ビアアレイ２８ｂ）が有する各頂点Ｐ４との距離のうち、内角θ１が鈍角となる頂点Ｐ２，Ｐ４（即ち、ビア導体２７が存在しない箇所２７ｃの近傍にある頂点）同士の距離Ｄ１（図２参照）が最も短くなる。さらに、本実施の形態では、特定のビアアレイ２８ａにおいて、隣接するビアアレイ２８ｃに最も近い箇所にも、ビア導体２７が存在しない箇所２７ｃが設定されている。その結果、仮想図形Ｐ１（ビアアレイ２８ａ）が有する各頂点Ｐ２と仮想図形Ｐ５（ビアアレイ２８ｃ）が有する各頂点Ｐ６との距離のうち、内角θ１が鈍角となる頂点Ｐ２，Ｐ６（即ち、ビア導体２７が存在しない箇所２７ｃの近傍にある頂点）同士の距離Ｄ２（図２参照）が最も短くなる。
【００４０】
次に、本実施の形態におけるセラミック配線基板１１の製造方法について説明する。
【００４１】
アルミナ粉末を主成分とするセラミック材料を用いてグリーンシートを複数枚形成する。そして、複数枚のグリーンシートに対し、レーザ加工を行って、所定の位置に複数の貫通孔を形成する。なお、貫通孔の形成は、パンチング加工、ドリル加工等によって行ってもよい。
【００４２】
その後、従来周知のペースト印刷装置（図示略）を用い、各グリーンシートの貫通孔に導電性ペースト（例えばタングステン、モリブデンペースト）を充填し、ビア導体２７となる未焼成のビア導体部３１を形成する。さらに、従来周知のペースト印刷装置を用いて、導電性ペーストを印刷して未焼成の導体層３３を形成する。なお、導電性ペーストの充填及び印刷の順序は逆にしてもよい。
【００４３】
そして、導電性ペーストの乾燥後、それら複数枚のグリーンシートを積み重ねて配置し、シート積層方向に押圧力を付与することにより、各グリーンシートを圧着、一体化してセラミック積層体を形成する。次に、セラミック積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、グリーンシートのアルミナ及びペースト中のタングステンが同時焼結し、ビア導体２７及び導体層３３を有する基板本体２３が形成される。さらに、基板本体２３の第１面２１及び第２面２２に、銅ペーストを用いた印刷によって第１面側電極パッド２４及び第２面側電極パッド２５を形成する。なお、各電極パッド２４，２５は、銅ペーストの印刷以外に銅めっき等によって形成してもよい。また、導体層３３と同様に導電性ペーストの印刷後、グリーンシートと同時焼結させることで各電極パッド２４，２５を形成してもよい。以上の工程によってセラミック配線基板１１が製造される。
【００４４】
本実施の形態のセラミックパッケージ１０では、電力用半導体素子１２がオンオフすることで、セラミック配線基板１１に熱ストレスが加わる。このとき、セラミック配線基板１１の各ビアアレイ２８では、セラミック層３２の頂点Ｐ２，Ｐ４，Ｐ６部分における発生応力が緩和されるため、クラックの発生が抑制される。
【００４５】
本発明者らは、シミュレーション解析により、ビアアレイ２８の最外周を構成する複数の外側ビア導体２７ａのうち、中心Ｃ１が仮想図形Ｐ１の頂点Ｐ２−１，Ｐ２−２となる外側ビア導体２７ａにおいて、セラミック層３２に発生する応力が緩和されることを確認した。ここでは、直径を２００μｍとした外側ビア導体２７ａ及び内側ビア導体２７ｂを縦横等ピッチ（３００μｍ）で配置させたものを対策前のベースモデル（図４参照）とする。また、四角形状に描画された仮想図形Ｐ７（図４参照）から四隅（頂点Ｐ７−１）にある外側ビア導体２７ａを欠落させたものを対策後のモデル（図５参照）とする。そして、各モデルにおいて高温から低温に温度変化させたときの外側ビア導体２７ａの周囲及び内側ビア導体２７ｂの周囲に働く応力を確認した。なお、セラミック層３２（アルミナ）の熱膨張係数を７．６ｐｐｍ／Ｋ、ビア導体２７ａ，２７ｂの熱膨張係数を５．６ｐｐｍ／Ｋ、温度変化を焼成温度である１５４０℃から−５０℃（熱サイクル最低温度）を計算条件として、シミュレーションを行った。
【００４６】
その結果、ベースモデルでは、頂点Ｐ７−１の周囲には、最大で９６０ＭＰａの応力が加わることが確認された。一方、対策後のモデルでは、頂点Ｐ２−１の周囲に加わる最大応力が８８５ＭＰａ、頂点Ｐ２−２の周囲に加わる最大応力が８８１ＭＰａであるため、最大応力が８％程度減少していることが確認された。
【００４７】
また、本発明者らは、上記のように製造したセラミック配線基板１１について、−５０℃〜２４０℃の熱衝撃試験を繰り返し行い、仮想図形Ｐ１の頂点Ｐ２−１，Ｐ２−２の部分において、クラックの発生が抑制されることを確認した。
【００４８】
従って、本実施の形態によれば以下の効果を得ることができる。
【００４９】
（１）本実施の形態のセラミック配線基板１１では、電力用半導体素子１２を駆動する際に、ビアアレイ２８を構成する複数のビア導体２７に対して、第１面側電極パッド２４や第２面側電極パッド２５を介して同じ方向に電流が流れ、ジュール熱が発生する。また、基板本体２３の第１面２１側に搭載された電力用半導体素子１２にも電流が流れてその電力用半導体素子１２が発熱する。このとき、ビアアレイ２８では、ビア導体２７とセラミック層３２との熱膨張係数の違いによって応力が発生する。そこで、本実施の形態では、ビアアレイ２８の仮想図形Ｐ１，Ｐ３，Ｐ５を、複数の頂点Ｐ２，Ｐ４，Ｐ６を有する多角形状とし、各頂点Ｐ２，Ｐ４，Ｐ６の内角θ１を鈍角としている。このようにすると、基板本体２３においてビア導体２７間の領域に発生する応力が比較的大きくなる頂点Ｐ２，Ｐ４，Ｐ６の部分においてその発生応力を緩和することができる。この結果、セラミック配線基板１１において、熱ストレスが加わる頻度を抑えることができ、ビア導体２７間でのクラックの発生を抑制することができる。
【００５０】
（２）本実施の形態では、特定のビアアレイ２８ａを構成するビア導体２７ａ，２７ｂのうち、隣接するビアアレイ２８ｂに最も近い箇所に存在する外側ビア導体２７ａでの発生応力が緩和されるとともに、隣接するビアアレイ２８ｂを構成するビア導体２７ａ，２７ｂのうち、特定のビアアレイ２８ａに最も近い箇所に存在する外側ビア導体２７ａでの発生応力が緩和される。また、特定のビアアレイ２８ａを構成するビア導体２７ａ，２７ｂのうち、隣接するビアアレイ２８ｃに最も近い箇所に存在する外側ビア導体２７ａでの発生応力が緩和されるとともに、隣接するビアアレイ２８ｃを構成するビア導体２７ａ，２７ｂのうち、特定のビアアレイ２８ａに最も近い箇所に存在する外側ビア導体２７ａでの発生応力が緩和される。その結果、隣接するビアアレイ２８ａ〜２８ｃ間でのクラックの発生を確実に防止することができる。
【００５１】
（３）本実施の形態において、セラミック配線基板１１に搭載される電力用半導体素子１２は、１０Ａ以上の電流が流れることで２００℃以上の温度に発熱するパワー半導体素子である。このような電力用半導体素子１２を搭載するセラミック配線基板１１では、使用時における熱ストレスが大きくなるが、上記のようにビアアレイ２８におけるビア導体２７間での発生応力を抑制することにより、クラックの発生を確実に防止することができる。
【００５２】
（４）本実施の形態のセラミック配線基板１１は、電流の流れる方向が異なる複数のビアアレイ２８を備えている。このセラミック配線基板１１では、ビアアレイ２８間でのクラックの発生を抑制できることから、異なる方向に電流が流れる２つのビアアレイ２８を近接して設けることが可能となり、セラミック配線基板１１の小型化が可能となる。
【００５３】
なお、本発明の実施の形態を以下のように変更してもよい。
【００５４】
・上記実施の形態では、仮想図形Ｐ１が有する複数（８個）の頂点Ｐ２のうち全ての頂点Ｐ２の内角θ１が鈍角となっていた。しかし、各頂点Ｐ２のうち、１個のみの頂点Ｐ２の内角を鈍角としてもよいし、２個以上７個以下の頂点Ｐ２の内角を鈍角としてもよい。同様に、上記実施の形態では、仮想図形Ｐ３が有する複数（１０個）の頂点Ｐ４のうち９個の頂点Ｐ４の内角が鈍角となっていたが、全ての頂点Ｐ４の内角を鈍角としてもよいし、１個以上８個以下の頂点Ｐ４の内角を鈍角としてもよい。また、上記実施の形態では、仮想図形Ｐ５が有する複数（１０個）の頂点Ｐ６のうち９個の頂点Ｐ６の内角が鈍角となっていたが、全ての頂点Ｐ６の内角を鈍角としてもよいし、１個以上８個以下の頂点Ｐ６の内角を鈍角としてもよい。
【００５５】
・上記実施の形態のセラミック配線基板１１は、電流の流れる方向が異なる複数のビアアレイ２８ａ〜２８ｃを備えていた。しかし、ビアアレイ２８ａ〜２８ｃを構成する複数のビア導体２７には、それぞれ同じ方向に電流が流れるようになっていてもよい。
【００５６】
・上記実施の形態において、ビアアレイ２８を構成するビア導体２７の断面形状が円形であったが、これに限定されるものではない。例えば、楕円形、三角形、四角形などの断面形状を有する複数のビア導体によってビアアレイを形成してもよい。
【００５７】
・上記実施の形態では、ビア導体２７が、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されていた。しかし、ビア導体２７は、基板本体２３の第１面２１から第２面２２に延びる１本の導体であってもよい。
【００５８】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。
【００５９】
（１）上記手段１において、前記ビア導体群を複数備え、それぞれのビア導体群の前記仮想図形が有する前記複数の頂点のうち、少なくとも前記基板本体の中心近傍に位置する頂点の内角を鈍角としたことを特徴とするセラミック配線基板。
【００６０】
（２）手段１において、前記ビア導体群は、３行以上×３列以上の格子状となるよう配置されたビアアレイであることを特徴とするセラミック配線基板。
【００６１】
（３）手段１において、前記ビア導体は断面円形状をなすことを特徴とするセラミック配線基板。
【００６２】
（４）手段１において、前記電力用半導体素子は、２００℃以上の温度に発熱するパワー半導体素子であることを特徴とするセラミック配線基板。
【００６３】
（５）手段１において、前記電力用半導体素子は、１０Ａ以上の電流が流れるパワー半導体素子であることを特徴とするセラミック配線基板。
【００６４】
（６）手段１において、同じビア導体群を構成する前記複数のビア導体にはそれぞれ同じ方向に電流が流れることを特徴とするセラミック配線基板。
【００６５】
（７）手段１において、電流の流れる方向が異なる複数の前記ビア導体群を備えていることを特徴とするセラミック配線基板。
【００６６】
（８）手段１において、前記第２面側には、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される受動部品が搭載可能であることを特徴とするセラミック配線基板。
【００６７】
（９）手段１において、前記基板本体は、ビア導体部が設けられた複数のセラミック層を積層配置してなり、前記ビア導体は、複数の前記ビア導体部を前記セラミック層の積層方向に連結することによって構成され、複数の前記ビア導体部は、前記セラミック層の積層方向において同軸上に配置されていることを特徴とするセラミック配線基板。
【００６８】
（１０）セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備えるセラミック配線基板、及び、前記第１面側に搭載され、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子からなるセラミックパッケージであって、前記ビア導体群を構成する前記複数のビア導体が全体として格子状に配置され、前記ビア導体群の最外周を構成する前記ビア導体の中心を線分で繋ぐことによって得られる仮想図形は、複数の頂点を有する多角形状をなし、前記複数の頂点のうち少なくとも１つの頂点の内角が鈍角となっていることを特徴とするセラミックパッケージ。
【符号の説明】
【００６９】
１１…セラミック配線基板
１２…電力用半導体素子
２１…第１面
２２…第２面
２３…基板本体
２４…第１面側電極パッド
２５…第２面側電極パッド
２７…ビア導体
２７ａ…ビア導体としての外側ビア導体
２７ｂ…ビア導体としての内側ビア導体
２７ｃ…ビア導体が存在しない箇所
２８…ビア導体群としてのビアアレイ
２８ａ…特定のビア導体群としてのビアアレイ
２８ｂ，２８ｃ…隣接するビア導体群としてのビアアレイ
Ｃ１…ビア導体の中心
Ｄ１，Ｄ２…内角が鈍角となる頂点同士の距離
Ｐ１，Ｐ３，Ｐ５…仮想図形
Ｐ２，Ｐ４，Ｐ６…頂点
Ｌ１…線分
Ｌ２…延長線
θ１…内角
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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