(57)【要約】【課題】半導体集積回路の高周波ノイズに対する耐性を高める。【解決手段】基準電源２は、半導体集積回路１００に内蔵され、入力電圧ＶＤＤを受け、第２電源ライン１０８に内部電源電圧ＶＲＥＧを供給する。  第１電源ライン１０２と接地ライン１０４の間には、（i）バイアス電流を生成する電流源１０と、（ii）バイアス電流の経路上に設けられたツェナーダイオード２２を含み、ツェナーダイオード２２の発生電圧に応じた第１電圧Ｖｘ１を出力する基準電圧回路２０と、が直列に設けられる。エミッタ／ソースフォロア型のバッファ回路３０は、そのベース／ゲートに、第１電圧Ｖｘ１が入力され、そのエミッタ／ソースに第２電源ライン１０８が接続された第１トランジスタ３２を含み、第１トランジスタ３２のエミッタ／ソースに生ずる電圧を、内部電源電圧ＶＲＥＧとして出力する。【選択図】図３
2015007970.tif 000002
【特許請求の範囲】
【請求項１】
外部電源からの直流の入力電圧を受ける電源端子と、
外部にて接地される接地端子と、
前記電源端子と接続される第１電源ラインと、
前記接地端子と接続される接地ラインと、
第２電源ラインと、
前記入力電圧を受け、前記第２電源ラインに内部電源電圧を供給する基準電源と、
前記第２電源ラインおよび前記接地ラインと接続され、前記内部電源電圧を受けて動作する内部回路と、
を備え、ひとつの半導体基板上に一体集積化され、
前記基準電源は、
前記第１電源ラインと前記接地ラインの間に直列に設けられた、（i）バイアス電流を生成する電流源および（ii）前記バイアス電流の経路上に設けられたツェナーダイオードを含み、前記ツェナーダイオードの発生電圧に応じた第１電圧を出力する基準電圧回路と、
そのベース／ゲートに、前記基準電圧回路からの前記第１電圧が入力され、そのエミッタ／ソースに前記第２電源ラインが接続された第１トランジスタを含み、前記第１トランジスタのエミッタ／ソースに生ずる電圧を、前記内部電源電圧として出力するエミッタ／ソースフォロア型のバッファ回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記基準電圧回路は、前記第１トランジスタと同型であり、そのベースコレクタ間／そのゲートドレイン間が結線され、そのエミッタ／ソースが前記ツェナーダイオードのカソードと接続された第２トランジスタをさらに含み、前記第２トランジスタおよび前記ツェナーダイオードの発生電圧を前記第１電圧として出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基準電圧回路は、前記ツェナーダイオードと直列に接続されたダイオードをさらに含むことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記基準電圧回路は、前記ツェナーダイオードと直列に接続された抵抗をさらに含み、
前記電流源は、所定量のバイアス電流を生成する定電流回路であることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項５】
前記基準電圧回路は、前記ツェナーダイオードと直列に接続された、ベースコレクタ間が結線されたバイポーラトランジスタをさらに含むことを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項６】
前記基準電圧回路は、直列に接続された複数のツェナーダイオードを含むことを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
【請求項７】
前記バッファ回路は、前記第１トランジスタのエミッタ／ソースと前記接地ラインの間に設けられた負荷を含むことを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
【請求項８】
前記基準電源は、前記第１電圧の高周波成分を除去し、前記第１トランジスタのベース／ゲートに出力するローパスフィルタをさらに含むことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
【請求項９】
前記基準電源は、前記第２電源ラインと前記接地ラインの間に設けられた第１キャパシタをさらに含むことを特徴とする請求項１から８のいずれかに記載の半導体集積回路。
【請求項１０】
前記基準電源は、前記第１トランジスタのベース／ゲートと前記接地ラインの間に設けられた第２キャパシタをさらに含むことを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
【請求項１１】
前記基準電源は、前記電流源に代えて抵抗を備えることを特徴とする請求項１から１０のいずれかに記載の半導体集積回路。
【請求項１２】
前記第１トランジスタはバイポーラトランジスタであることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
【請求項１３】
前記第１トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
【請求項１４】
車両に搭載されることを特徴とする請求項１から１３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、外部の電池やＤＣ／ＤＣコンバータ、チャージポンプ回路などの外部電源（たとえば電池）からの電源電圧を受けて動作する。図１（ａ）、（ｂ）は、一般的な半導体集積回路の構成を示すブロック図である。図１（ａ）の半導体集積回路１００ｒは、電源端子（ＶＤＤ端子）、接地端子（ＶＳＳ端子）、電源ライン１０２、１０４、回路ブロック１０６、を備える。
【０００３】
ＶＳＳ端子は接地ラインと接続され、ＶＤＤ端子には、電池２００からの電源電圧ＶＤＤが供給される。電源ライン１０２、１０４はＶＤＤ端子、ＶＳＳ端子と接続され、回路ブロック１０６は、電源ライン１０２と１０４の間の電源電圧ＶＤＤによって動作する。図１（ａ）の構成では、電池２００からの電圧ＶＤＤが変動すると、回路ブロック１０６に供給される電圧も変動する。
【０００４】
図１（ｂ）の半導体集積回路１００ｓは、図１（ａ）の半導体集積回路１００ｒに加えて、基準電源２ｓをさらに備える。基準電源２ｓは、第１電源ライン１０２の電源電圧ＶＤＤを受け、所定のレベルに安定化された内部電源電圧ＶＲＥＧを生成し、第２電源ライン１０８を介して内部回路ブロック１０６に供給する。図１（ｂ）の半導体集積回路１００ｓでは、電源電圧ＶＤＤが変動しても、内部電源電圧ＶＲＥＧは一定に保たれるため、回路ブロック１０６の動作を安定化することができる。
【０００５】
一方、近年、電化製品や車載用製品が取り扱う信号の高周波化が進んでいる。高周波信号が、ノイズとして半導体集積回路に混入すると、半導体集積回路の誤動作の要因となる。そこで車載用の半導体集積回路には、静電気試験（ＥＳＤ：ElectroStatic Discharge）や電磁両立性（ＥＭＣ：Electromagnetic Compatibility）試験、とりわけ電磁妨害波試験（ＥＭＳ：Electromagnetic Susceptibility, Immunity）試験が義務づけられている。このＥＭＳ試験は、国際規格で定められており、製品外部からの妨害波によって半導体集積回路の誤動作が発生しないかを厳格に試験するものである。こうした試験としては、ＩＥＣ（国際電気標準化会議）が定めたＩＥＣ６２１３２−４の半導体集積回路用ＥＭＳ規格であるＤＰＩ（Direct RF Power Injection）法や、ＩＳＯ（国際標準化機構）が定めた製品用ＥＭＳ規格ＩＳＯ１１４５２−４のＢＣＩ（Bulk Current Injection）法などが知られている。ＤＰＩ法では、半導体集積回路の各端子に、１５０ｋＨｚ〜１ＧＨｚの妨害波電力が注入され、ＢＣＩ法では、半導体集積回路の全端子に１ＭＨｚ〜４００ＭＨｚの妨害波電流が注入され、半導体集積回路の動作が検証される。
【０００６】
ＥＭＳ試験にパスするか否かは、設計段階での検証がきわめて難しいため、半導体集積回路の試作品を製造し、実際にＥＭＳ試験を行って確認する必要がある。試作品が国際規格の要求を満たさない場合、半導体集積回路を再設計する必要があり、開発期間やコストに大きな影響を及ぼしていた。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、高周波ノイズに対する耐性が高い半導体集積回路を設計するに際し、図１（ｂ）に示される基準電源２ｓに着目した。図２（ａ）〜（ｄ）は、基準電源２ｓの回路図、およびそのシミュレーション結果を示す図である。
【０００８】
図２（ａ）は基準電源２ｓとして一般的に利用されるＬＤＯ（Low Drop Output、リニアレギュレータとも称される）９０の構成を示す回路図である。リニアレギュレータ９０は、基準電圧源９２、差動増幅器（誤差増幅器）９４、出力トランジスタ９６、抵抗Ｒ１１、Ｒ１２を備える。
【０００９】
リニアレギュレータ９０は、入力ライン９７に供給された直流の電源電圧ＶＤＤを受け、出力ライン９８の電圧ＶＲＥＧを、電源電圧ＶＤＤや温度によらずに所定レベルに安定化する。
【００１０】
基準電圧源９２は、いわゆるバンドギャップリファレンス回路であり、温度や電源電圧ＶＤＤに依存しない基準電圧ＶＢＧを生成する。出力トランジスタ９６は、入力ライン９７と出力ライン９８の間に設けられる。差動増幅器９４の反転入力端子（−）には、基準電圧ＶＢＧが入力される。出力電圧ＶＲＥＧは、抵抗Ｒ１１、Ｒ１２によって分圧され、差動増幅器９４の非反転入力端子（＋）にフィードバックされる。差動増幅器９４は、基準電圧ＶＢＧとフィードバック電圧ＶＦＢの誤差を増幅し、出力トランジスタ９６の制御端子（ベース）に供給する。
【００１１】
このリニアレギュレータ９０では、フィードバック電圧ＶＦＢが基準電圧ＶＢＧに近づくようにフィードバックがかかる。その結果、出力電圧ＶＲＥＧは、以下の目標レベルに安定化される。
ＶＲＥＧ＝ＶＢＧ×（１＋Ｒ１２／Ｒ１１）
【００１２】
図２（ｂ）には、リニアレギュレータ９０の直流解析結果が示される。横軸は直流電圧ＶＤＤを示す。縦軸には、直流電圧ＶＤＤに加えて、出力電圧ＶＲＥＧ、基準電圧ＶＢＧが示される。
【００１３】
図２（ｃ）、（ｄ）には、１ＭＨｚ、１００ＭＨｚの高周波ノイズを、入力ライン９７に注入したときの時間波形のシミュレーション結果を示す。トランジスタ素子および抵抗素子は、典型的な半導体プロセスのデバイスモデルを用いている。
【００１４】
図２（ａ）のリニアレギュレータ９０において、入力ライン９７に混入した高周波ノイズは、トランジスタの寄生容量などを経由して基準電圧ＶＢＧに重畳される。出力電圧ＶＲＥＧには、（i）基準電圧ＶＢＧの揺れが（１＋Ｒ１２／Ｒ１１）倍に増幅された成分、（ii）入力ライン９７から出力トランジスタ９６やその他の経路を経由して出力ライン９８に到達したノイズ成分とが重畳される。
【００１５】
このように、図２（ａ）のリニアレギュレータ９０では、入力ライン９７への高周波ノイズによって、出力電圧ＶＲＥＧが乱される。この出力電圧ＶＲＥＧの乱れは、図１（ｂ）の回路ブロック１０６の誤動作の原因となりうる。
【００１６】
なお、以上の考察を当業者の一般的な認識としてとらえてはならない。
【００１７】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高周波ノイズに対する耐性が高められた半導体集積回路の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、半導体集積回路に関する。半導体集積回路は、外部電源からの直流の入力電圧を受ける電源端子と、外部にて接地される接地端子と、電源端子と接続される第１電源ラインと、接地端子と接続される接地ラインと、第２電源ラインと、入力電圧を受け、第２電源ラインに内部電源電圧を供給する基準電源と、第２電源ラインおよび接地ラインと接続され、内部電源電圧を受けて動作する内部回路と、を備え、ひとつの半導体基板上に一体集積化される。基準電源は、第１電源ラインと接地ラインの間に直列に設けられた、（i）バイアス電流を生成する電流源および（ii）バイアス電流の経路上に設けられたツェナーダイオードを含み、ツェナーダイオードの発生電圧（ツェナー電圧）に応じた第１電圧を出力する基準電圧回路と、そのベース／ゲートに、基準電圧回路からの第１電圧が入力され、そのエミッタ／ソースに第２電源ラインが接続された第１トランジスタを含み、第１トランジスタのエミッタ／ソースに生ずる電圧を、内部電源電圧として出力するエミッタ／ソースフォロア型のバッファ回路と、を備える。
【００１９】
この態様によると、電源端子および接地端子に混入する高周波ノイズが、内部電源電圧に与える影響を低減でき、回路の誤動作を防止することができる。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、半導体集積回路の高周波ノイズに対する耐性を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】図１（ａ）、（ｂ）は、一般的な半導体集積回路の構成を示すブロック図である。
【図２】図２（ａ）〜（ｄ）は、基準電源の回路図、およびそのシミュレーション結果を示す図である。
【図３】実施の形態に係る半導体集積回路の構成を示す回路図である。
【図４】図４（ａ）〜（ｃ）は、図３の基準電源のシミュレーション結果を示す図である。
【図５】図５（ａ）〜（ｆ）は、基準電源の変形例を示す回路図である。
【図６】図６（ａ）、（ｂ）は、基準電源のさらに別の変形例を示す回路図である。
【図７】図７（ａ）〜（ｃ）は、基準電源の変形例を示す回路図である。
【図８】基準電源を備える車両を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２５】
図３は、実施の形態に係る半導体集積回路１００の構成を示す回路図である。半導体集積回路１００は、電源（ＶＤＤ）端子、接地（ＶＳＳ）端子、第１電源ライン１０２、接地ライン１０４、第２電源ライン１０８、回路ブロック１０６、基準電源２を備え、ひとつの半導体基板上に一体集積化されている。
【００２６】
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２７】
ＶＤＤ端子には、外部電源２００からの直流の入力電圧ＶＤＤが供給される。ＶＳＳ端子は半導体集積回路１００の外部にて接地される。
【００２８】
電源ライン１０２はＶＤＤ端子と接続され、接地ライン１０４はＶＳＳ端子と接続される。
【００２９】
基準電源２は入力電圧ＶＤＤを受け、第２電源ライン１０８に、所定レベルに安定化された内部電源電圧ＶＲＥＧを供給する。
【００３０】
基準電源２は、電流源１０、基準電圧回路２０、バッファ回路３０を備える。電流源１０および基準電圧回路２０は、第１電源ライン１０２と接地ライン１０４の間に直列に設けられる。
【００３１】
電流源１０は、所定量に安定化されたバイアス電流Ｉｃ１を生成する定電流回路であってもよい。あるいは電流源１０は、抵抗であってもよい。基準電圧回路２０は、バイアス電流Ｉｃ１の経路上に設けられたツェナーダイオード２２を含み、ツェナーダイオード２２の発生電圧（ツェナー電圧）Ｖｚに応じた第１電圧Ｖｘ１を出力する。
【００３２】
バッファ回路３０は、第１トランジスタ３２および負荷３４を含むエミッタフォロア型のバッファ回路である。第１トランジスタ３２は、ＮＰＮ型バイポーラトランジスタであり、そのベースに、基準電圧回路２０からの第１電圧Ｖｘ１が入力され、そのエミッタに第２電源ライン１０８および負荷３４が接続される。負荷３４はたとえば電流源であってもよいし、抵抗素子であってもよいし、ベース／ゲートが適切にバイアスされたトランジスタであってもよい。第１トランジスタ３２のコレクタは、第１電源ライン１０２と接続されている。基準電圧回路２０は、第１トランジスタ３２のエミッタに生ずる電圧を内部電源電圧ＶＲＥＧとして出力する。
【００３３】
以上が実施の形態に係る半導体集積回路１００の構成である。続いて、基準電源２の特性について説明する。
【００３４】
図４（ａ）〜（ｃ）は、図３の基準電源２のシミュレーション結果を示す図である。図４（ａ）には、基準電源２の直流解析結果が示される。
【００３５】
基準電源２において、第１電圧Ｖｘ１は、ツェナーダイオード２２のツェナー電圧Ｖｚと等しくなる。そしてエミッタフォロア型のバッファ回路３０の出力である内部電源電圧ＶＲＥＧは、第１トランジスタ３２のベースエミッタ間電圧をＶｆとするとき、Ｖｘ１−Ｖｆで与えられる。したがって、内部電源電圧ＶＲＥＧは、
ＶＲＥＧ＝Ｖｚ−Ｖｆ
に安定化される。ＶｚおよびＶｆは、物理物性値であるため、図４（ａ）に示すように、入力電圧ＶＤＤがある程度大きくなると、内部電源電圧ＶＲＥＧは入力電圧ＶＤＤには依存しない一定値をとる。
【００３６】
加えて、図３の基準電源２の構成素子数は、図２（ａ）の基準電源２ｓのそれに比べて小さいため、回路面積の低減、低コスト化、故障率の低下というメリットを享受できる。
【００３７】
図４（ｂ）、（ｃ）には、１ＭＨｚ、１００ＭＨｚの高周波ノイズを、第１電源ライン１０２に注入したときの時間波形のシミュレーション結果を示す。図２（ｃ）、（ｄ）と条件を揃えるため、トランジスタ素子および抵抗素子は、典型的な半導体プロセスのデバイスモデルを用いている。
【００３８】
図４（ｂ）、（ｃ）に示すように、図３の半導体集積回路１００においては、内部電源電圧ＶＲＥＧに重畳されるノイズ成分が、図２（ｃ）、（ｄ）に比べて大幅に低減されており、ＥＭＳ特性を改善することができる。
【００３９】
続いて、基準電源２の変形例について説明する。図５（ａ）〜（ｆ）は、基準電源２の変形例を示す回路図である。
【００４０】
図５（ａ）の基準電源２ａは、図３の基準電源２に加えて、第１キャパシタ４０を備える。第１キャパシタ４０は、第２電源ライン１０８と接地ライン１０４の間に設けられる。第１キャパシタ４０により、第２電源ライン１０８の電位を平滑化することができ、内部電源電圧ＶＲＥＧに重畳されるノイズをさらに低減することができる。つまり、ＥＭＳ特性を改善できる。
【００４１】
図５（ｂ）の基準電源２ｂは、図３の基準電源２に加えて、ローパスフィルタ４２を備える。ローパスフィルタ４２は、第１電圧Ｖｘ１の高周波成分を除去し、第１トランジスタ３２のベースに出力する。ローパスフィルタ４２は、抵抗４４と第２キャパシタ４６を含むＲＣフィルタであってもよい。抵抗４４は省略してもよい。ローパスフィルタ４２により、第１電圧Ｖｘ１のノイズ成分を除去できるため、内部電源電圧ＶＲＥＧに重畳されるノイズをさらに低減することができる。つまり、ＥＭＳ特性を改善できる。図７（ａ）には、図５（ｂ）において抵抗４４を省略し、定電流源１０と基準電圧回路２０との接続点に接地ライン１０４の間にキャパシタ４６を設けた構成を示す。さらなる変形例として、電流源１０と基準電圧回路２０の接続点と電流源１０の間にキャパシタを設けることを、図５（ａ）、（ｂ）および後述する図５（ｃ）〜（ｆ）等の変形例に適用してもよい。
【００４２】
この半導体集積回路１００は、その強いノイズ耐性から、車載用途に好適である。
【００４３】
図５（ａ）のキャパシタ４０と、図５（ｂ）のローパスフィルタ４２を併用してもよい。
【００４４】
図５（ｃ）の基準電源２ｃにおいて、基準電圧回路２０ｃは、ツェナーダイオード２２に加えて、第２トランジスタ２４を備える。第２トランジスタ２４は、第１トランジスタ３２と同型のＮＰＮ型バイポーラトランジスタであり、そのベースコレクタ間が結線され、そのエミッタがツェナーダイオードのカソードと接続される。基準電圧回路２０ｃは、第２トランジスタ２４のコレクタエミッタ間電圧およびツェナーダイオードの発生電圧Ｖｚの合計を第１電圧Ｖｘ１として出力する。
【００４５】
第２トランジスタ２４のベースエミッタ間電圧Ｖｆは、第１トランジスタ３２のベースエミッタ間電圧Ｖｆと等しい。したがって、基準電源２ｃの出力電圧ＶＲＥＧは以下の式で与えられる。
ＶＲＥＧ＝Ｖｘ１−Ｖｆ＝（Ｖｚ＋Ｖｆ）−Ｖｆ＝Ｖｚ
【００４６】
つまり第１トランジスタ３２のベースエミッタ間電圧を、第２トランジスタ２４のベースエミッタ間電圧と相殺することができる。一般的にベースエミッタ間電圧Ｖｆは温度依存性を有するため、図３の基準電源２では、温度変動にともない電圧Ｖｆが変動すると出力電圧ＶＲＥＧも変動することになる。これに対して基準電源２ｃによれば、出力電圧ＶＲＥＧの温度依存性を低減できる。
【００４７】
図５（ｃ）の基準電源２ｃのさらなる変形例として、第２トランジスタ２４とツェナーダイオード２２を入れかえてもよい。
【００４８】
図５（ｄ）の基準電源２ｄにおいて、基準電圧回路２０ｄは、ツェナーダイオード２２と直列に接続されたダイオード２６をさらに備える。ダイオード２６はＰＮ接合で構成してもよい。基準電源２ｄの出力電圧は、ダイオード２６の順方向電圧をＶｆとするとき、以下の式で与えられる。
ＶＲＥＧ＝Ｖｘ１−Ｖｆ＝（Ｖｚ＋Ｖｆ）−Ｖｆ＝Ｖｚ
図７（ｂ）に示すように、ダイオード２６をバイポーラトランジスタを用いて構成してもよく、この場合、基準電源２ｄと基準電源２ｃは等価といえる。ツェナーダイオード２２とダイオード２６はいれかえてもよい。ダイオード２６は、Ｎ個（Ｎは自然数）設けてもよい。この場合、内部電源電圧ＶＲＥＧは、以下の式で表され、ダイオード２６の個数に応じてその電圧レベルを調節することができる。
ＶＲＥＧ＝Ｖｘ１−Ｖｆ＝（Ｖｚ＋Ｎ×Ｖｆ）−Ｖｆ＝Ｖｚ＋（Ｎ−１）×Ｖｆ
【００４９】
図５（ｅ）の基準電源２ｅにおいて、基準電圧回路２０ｅは、ツェナーダイオード２２と直列に接続された抵抗２８をさらに含む。電流源１０は、所定量の電流Ｉｃ１を生成する定電流源で構成される。抵抗２８の抵抗値をＲ１とするとき、第１電圧Ｖｘ１は、Ｖｚ＋Ｉｃ１×Ｒ１となり、したがって内部電源電圧ＶＲＥＧは以下の式で与えられる。
ＶＲＥＧ＝Ｖｚ＋Ｉｃ１×Ｒ１−Ｖｆ
この変形例によれば、抵抗値Ｒ１および電流値Ｉｃ１に応じて、内部電源電圧ＶＲＥＧのレベルを調節することができる。
【００５０】
図５（ｆ）の基準電源２ｆにおいて、基準電圧回路２０ｆは、直列に接続されたＮ個のツェナーダイオード２２＿１〜２２＿Ｎを含む。Ｎは任意であり、図５（ｆ）ではＮ＝２が示される。内部電源電圧ＶＲＥＧは以下の式で与えられ、ツェナーダイオード２２の個数Ｎに応じてその電圧レベルを調節できる。
ＶＲＥＧ＝Ｖｚ×Ｎ−Ｖｆ
【００５１】
図５（ｃ）〜（ｄ）の基準電圧回路２０に関して、第２トランジスタ２４、ダイオード２６、抵抗２８は、任意に組み合わせることができる。たとえば図７（ｃ）に示すように、第２トランジスタ２４を２個、あるいは３個以上スタックしてもよい。
【００５２】
図６（ａ）、（ｂ）は、基準電源２のさらに別の変形例を示す回路図である。
図６（ａ）の基準電源２ｇは、図３の第１トランジスタ３２がバイポーラトランジスタからＮチャンネルＭＯＳＦＥＴに置換されている。この変形例では、上述の説明に関して、ベースをゲート、エミッタをソース、コレクタをドレインと読み替えればよい。
【００５３】
バイポーラトランジスタからＭＯＳＦＥＴへの置換は、図５（ａ）〜（ｆ）についても有効である。図５（ｃ）の変形例では、第２トランジスタ２４も、第１トランジスタ３２と同型のＮチャンネルＭＯＳＦＥＴとすればよい。
【００５４】
図６（ｂ）の基準電源２ｈは、ＮＰＮ型バイポーラトランジスタがＰＮＰ型バイポーラトランジスタに置換され、接地ライン１０４と第１電源ライン１０２および各回路素子が天地反転して配置される。この変形は、特に負電源が供給される半導体集積回路１００に好適に利用可能である。またこの変形は、図５（ａ）〜（ｆ）および図６（ａ）の基準電源に適用してもよい。
【００５５】
基準電源２は車載用途に好適に利用できる。図８は、基準電源２を備える車両のブロック図である。車両５０は、オルタネータ５２、整流器／レギュレータ５４、バッテリ５６、ひとつあるいは複数の車載ＩＣ（Integrated Circuit）５８を備える。オルタネータ５２は、エンジンあるいは電気モータの回転を動力源として、電力を発生する。整流器／レギュレータ５４は、オルタネータ５２が発生する交流を、直流に変換し、所定の電圧レベルに安定化させ、バッテリ５６に蓄電する。車載ＩＣ５８は、電池電圧ＶＢＡＴを受けて動作する。車載ＩＣ５８は上述の基準電源２を含む。車載ＩＣ５８としては、電源コントローラ、車載マイコン、ヘッドランプの制御回路、エンジン制御ＩＣ、リレー制御回路などが例示される。
【００５６】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５７】
１００…半導体集積回路、１０２…第１電源ライン、１０４…接地ライン、１０６…回路ブロック、１０８…第２電源ライン、２…基準電源、１０…電流源、２０…基準電圧回路、２２…ツェナーダイオード、２４…第２トランジスタ、２６…ダイオード、２８…抵抗、３０…バッファ、３２…第１トランジスタ、３４…負荷、４０…キャパシタ、４２…ローパスフィルタ、５０…車両、５２…オルタネータ、５４…整流器／レギュレータ、５６…バッテリ、５８…車載ＩＣ。
【図１】
2015007970.tif 000003
【図２】
2015007970.tif 000004
【図３】
2015007970.tif 000005
【図４】
2015007970.tif 000006
【図５】
2015007970.tif 000007
【図６】
2015007970.tif 000008
【図７】
2015007970.tif 000009
【図８】
2015007970.tif 000010