(57)【要約】【課題】信頼性が高く、低コストで、高い歩留りで製造することのできる半導体装置を提供する。【解決手段】基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、を有し、前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする半導体装置により上記課題を解決する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、
を有し、
前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、
前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、
前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、
前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする半導体装置。
【請求項２】
前記窒化物半導体層と前記電極との間に形成された絶縁層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の導電層は、前記第２の導電層を形成している金属の窒化物層を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記窒化物半導体層は、
前記基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
を含むものであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記電極はゲート電極であって、
前記電子供給層の上には、ソース電極及びドレイン電極が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電子走行層は、ＧａＮを含む窒化物半導体層を含むことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮのいずれかを含む窒化物半導体層を含むことを特徴とする請求項４から６のいずれかに記載の半導体装置。
【請求項８】
前記第１の導電層、前記第２の導電層、前記第３の導電層及び前記第４の導電層は、スパッタリングにより成膜されたものであることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
【０００３】
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
【０００４】
ところで、ＨＥＭＴ等の半導体装置においては、金属膜を積層することによりゲート電極を形成したものとして、Ｎｉ層、Ａｕ層を積層することによりゲート電極を形成した構造の半導体装置がある（例えば、特許文献２）。また、ＨＥＭＴ等のトランジスタにおけるリーク電流を抑制するため、ゲート電極の下に絶縁膜を形成した絶縁ゲート構造のデバイスも開示されている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００４−２２７７３号公報
【特許文献３】特開２０１０−１９９４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的には、半導体装置は、低コストで製造することが求められている。また、金属膜を積層することによりゲート電極が形成されている場合においては、金属膜相互間における密着性が低いと、膜剥がれ等が生じやすく、歩留りの低下や信頼性の低下を招いてしまう。
【０００７】
よって、金属膜を積層することにより形成されたゲート電極を有する半導体装置においては、低コストで、高い歩留りで製造することができ、信頼性の高いものが求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、を有し、前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置によれば、信頼性が高く、低コストで、高い歩留りで製造することができる。
【図面の簡単な説明】
【００１０】
【図１】ゲート電極の説明図
【図２】第１の実施の形態における半導体装置の構造図
【図３】第１の実施の形態におけるゲート電極に対応する試料の構造図
【図４】図３に示される試料のＥＤＸによる分析の説明図
【図５】密着性の評価のために作製した試料の説明図
【図６】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図９】第２の実施の形態における半導体装置の構造図
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（２）
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
図１（ａ）は、窒化物半導体を用いた半導体装置において、金属膜が積層されている従来の構造のゲート電極の構造を示す。このゲート電極９２０は、ＡｌＧａＮ等の窒化物半導体層９１０の上に、Ｎｉ層９２１とＡｕ層９２２とを積層することにより形成されている。
【００１３】
この場合、Ａｕ層９２２を形成しているＡｕ（金）は高価であり、ウェットエッチングによる加工も難しいため、低コストでウェットエッチングによる加工が容易なＡｌ層をＡｕ層９２２に代えて用いることが考えられる。しかしながら、Ａｌ層におけるＡｌは、後に行われる熱処理等の工程においてＮｉ層に拡散し、Ｎｉ層における仕事関数の低下を招き、所望の特性が得られなくなる場合がある。尚、ゲート電極９２０の下層において、Ｎｉ層９２１が用いられているのは、仕事関数の大きなＮｉを用いることにより、窒化物半導体により形成される半導体装置の特性を向上させるためである。
【００１４】
このため、図１（ｂ）に示すように、Ｎｉ層９２１の上に、バリアメタルとして、ＴｉＮ層９３２を形成し、ＴｉＮ層９３２の上に、Ａｌ層９３３を形成することによりゲート電極９３０を形成する方法が考えられる。しかしながら、図１（ｂ）に示す構造のゲート電極９３０では、Ｎｉ層９２１とＴｉＮ層９３２との密着性が低いため、膜が剥がれやすく、歩留りの低下を招いてしまう。尚、この傾向は、ＴｉＮ層９３２に代えて、バリアメタルとして用いられるＴａＮ層を用いた場合においても同様であり、更には、Ｍｏ層等を用いても、密着性の問題は解決することができない。
【００１５】
（半導体装置）
次に、第１の実施の形態における半導体装置について図２に基づき説明する。本実施の形態における半導体装置は、シリコン等の半導体により形成された基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２が形成されている。本実施の形態においては、電子走行層２１は、ＧａＮ等の材料により形成されており、電子供給層２２はＡｌＧａＮ、ＩｎＡｌＮ等の材料により形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００１６】
電子供給層２２の上には、ゲート電極４０が形成される領域に開口部を有する第１の絶縁層３１が形成されており、第１の絶縁層３１の開口部における電子供給層２２の上には、ゲート絶縁膜となる第２の絶縁層３２が形成されている。ゲート電極４０は、第２の絶縁層３２の上に形成されており、ゲート電極４０及び第１の絶縁層３１を覆うように、保護膜となる第３の絶縁層３３が形成されている。第３の絶縁層３３及び第１の絶縁層３１には、ソース電極５１及びドレイン電極５２が形成される領域に開口部が形成されており、開口部における電子供給層２２の上には、金属膜を積層形成することによりソース電極５１及びドレイン電極５２が形成されている。
【００１７】
本実施の形態においては、ゲート電極４０は、第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を積層することにより形成されている。第１の導電層４１は、仕事関数の高いＮｉ、Ｐｄ等により形成されている。第２の導電層４２は、Ｔｉ、Ｔａ等の金属により形成されている。第３の導電層４３は、バリアメタルとなるＴｉＮ、ＴａＮ等の金属窒化物により形成されている。第４の導電層４４は、低価格で導電性の高いＡｌ、Ｃｕ等により形成されている。尚、第３の導電層４３は、第２の導電層４２を形成している材料の窒化物であってもよい。
【００１８】
本実施の形態における半導体装置においては、第１の導電層４１と第４の導電層４４との間には、バリアメタルとなる第３の導電層４３が形成されているため、第４の導電層４４を形成している材料が第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第３の導電層４３との間には、密着性を向上させるため、第２の導電層４２が形成されており、ゲート電極４０における膜剥がれ等を抑制することができる。
【００１９】
次に、図３に示されるような窒化物半導体層の上にゲート電極４０が形成されている構造の試料を作製し、ＥＤＸ（Energy Dispersive X-ray spectroscopy）による分析を行った。尚、分析に用いたＥＤＸの分析器は、ＳＴＥＭ（(Scanning Transmission Electron Microscope）に取り付けられているものである。
【００２０】
図３に示される構造の試料は、ｉ−ＧａＮからなる窒化物半導体層６０の上に、ゲート電極４０を形成している第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４が順次積層されている構造のものである。具体的には、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。
【００２１】
図４は、図３に示される構造の試料について、ＥＤＸによる分析を行った結果を示すものである。図４（ａ）は、図３に示される構造の試料におけるＳＴＥＭ像である。また、図４（ｂ）は、Ｎｉの分布を示すものであり、図４（ｃ）は、Ｔａの分布を示すものであり、図４（ｄ）は、Ｎの分布を示すものであり、図４（ｅ）は、Ａｌの分布を示すものであり、図４（ｆ）は、Ｇａの分布を示すものである。図４（ｅ）等に示されるように、第４の導電層４４を形成しているＡｌは、第１の導電層４１を含む他の導電層には拡散していない。よって、本実施の形態における半導体装置においては、第４の導電層４４を形成している材料が、第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第２の導電層４２との間においても、各々に含まれる材料は相互に拡散は生じてはいない。
【００２２】
次に、図５に示される構造の試料を作製し、密着性の評価を行った。図５に示される構造の試料は、窒化物半導体層６０の上に、ＳｉＮ層６１、ＴＥＯＳ層６２、ゲートメタル層７０、ＴＥＯＳ層６３、酸化シリコン層６４、ＴＥＯＳ層６５を順次積層することにより形成したものである。
【００２３】
作製した試料は、ゲートメタル層７０における構造の異なる試料５Ａと試料５Ｂの２種類である。試料５Ａは本実施の形態におけるゲート電極４０に対応した構造の試料であり、厚さが２０ｎｍのＮｉ層、厚さが１０ｎｍのＴａ層、厚さが５０ｎｍのＴａＮ層、厚さが１００ｎｍのＡｌ層が積層されている構造のものである。試料５Ｂは、第２の導電層４２が形成されていない構造の試料であり、厚さが２０ｎｍのＮｉ層、厚さが５０ｎｍのＴａＮ層、厚さが１００ｎｍのＡｌ層が積層されている構造のものである。
【００２４】
尚、本実施の形態においては、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として用いたＣＶＤ（Chemical Vapor Deposition）により形成された酸化シリコン膜をＴＥＯＳ層と記載する場合がある。ＳｉＮ層６１はＣＶＤにより形成されており、厚さが約１５０ｎｍである。ＴＥＯＳ層６２は厚さが約１５０ｎｍであり、ＴＥＯＳ層６３は厚さが約５００ｎｍである。酸化シリコン層６４は、スピンオンガラス（ＳＯＧ）により形成されており、具体的には、スピンオンガラス溶液をスピンコータ等により塗布した後、窒素雰囲気中で、４５０℃の温度で３０分加熱処理を行うことにより形成されている。ＴＥＯＳ層６５は厚さが約５００ｎｍである。
【００２５】
この結果、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａでは、ゲートメタル層７０を成膜した後においても、酸化シリコン層６４を形成した後においても、膜剥がれは発生しなかった。これに対し、第２の導電層４２が形成されていない構造の試料５Ｂでは、ゲートメタル層７０を成膜した後においては膜剥がれが生じなかったものの、酸化シリコン層６４を形成した後においては膜剥がれが発生した。
【００２６】
第２の導電層４２が形成されていない構造の試料５Ｂにおいて、酸化シリコン層６４を形成した後に膜剥がれが発生した理由としては、酸化シリコン層６４を形成する際に熱膨張等により応力が発生したためと考えられる。
【００２７】
即ち、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａ及び第２の導電層４２が形成されていない構造の試料５Ｂは、ともに酸化シリコン層６４を形成する際の熱処理による熱膨張により応力が発生する。しかしながら、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａは、ゲートメタル層７０における密着性が強いため、熱処理による熱膨張により生じた応力に抗うことができ、膜剥がれが生じなかったものと推察される。これに対し、第２の導電層４２が形成されていない構造の試料５Ｂは、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａほど密着性は強くはないため、熱処理による熱膨張により生じた応力に抗うことができず、膜剥がれが生じたものと推察される。尚、密着性が低いと、酸化シリコン層６４を形成する工程以外の加熱を含む工程において、膜剥がれが生じやすく、歩留り低下の要因となる。
【００２８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２９】
最初に、図６（ａ）に示すように、基板１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により、不図示のバッファ層、電子走行層２１、電子供給層２２を順次積層して形成する。電子走行層２１、電子供給層２２は、ともに窒化物半導体により形成されており、本実施の形態においては、窒化物半導体層と記載する場合がある。電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２２の上には、ｎ型となる不純物元素としてＳｉをドープしたｎ−ＧａＮ等によりキャップ層を形成してもよい。
【００３０】
次に、図６（ｂ）に示すように、電子供給層２２の上に、ゲート電極４０が形成される領域に開口部３１ａを有する第１の絶縁層３１を形成する。具体的には、電子供給層２２の上に、ＣＶＤによりＳｉＮ（窒化シリコン）膜を成膜し、ＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部３１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における第１の絶縁層３１を電子供給層２２の表面が露出するまで除去することにより、開口部３１ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００３１】
次に、図６（ｃ）に示すように、第１の絶縁層３１及び開口部３１ａにおける電子供給層２２の上に、第２の絶縁層３２を形成する。具体的には、第１の絶縁層３１及び開口部３１ａにおける電子供給層２２の上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）によりＡｌＮを成膜することにより、第２の絶縁層３２を形成する。尚、第２の絶縁層３２は、ＡｌＮ（窒化アルミニウム）以外にも、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２等により形成してもよい。
【００３２】
次に、図７（ａ）に示すように、第２の絶縁層３２の上に、スパッタリングにより第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を順次成膜する。本実施の形態においては、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。
【００３３】
次に、図７（ｂ）に示すように、所定の領域の第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４によりゲート電極４０を形成する。具体的には、第４の導電層４４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４０が形成される領域の上に、不図示のレジストパターンを形成する。本実施の形態においては、第１の絶縁層３１における開口部３１ａの直上を含む領域にレジストパターンが形成される。この後、ＲＩＥ等により、レジストパターンが形成されていない領域における第１の導電層４１、第２の導電層４２、第３の導電層４３、第４の導電層４４及び第２の絶縁層３２を除去する。これにより、残存する第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４により、ゲート電極４０が形成され、残存している第２の絶縁層３２によりゲート絶縁膜が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００３４】
次に、図７（ｃ）に示すように、第１の絶縁層３１及びゲート電極４０を覆うように第３の絶縁層３３を形成する。具体的には、ＣＶＤ等により酸化シリコンを成膜することにより、第３の絶縁層３３を成膜する。尚、第３の絶縁層３３は、スピンオンガラスにより形成してもよい。
【００３５】
次に、図８（ａ）に示すように、第３の絶縁層３３及び第１の絶縁層３１において、ソース電極５１及びドレイン電極５２が形成される領域に、開口部３３ａ及び３３ｂを形成する。具体的には、第３の絶縁層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部３３ａ及び３３ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における第３の絶縁層３３及び第１の絶縁層３１を除去し、電子供給層２２を露出させることにより、開口部３３ａ及び３３ｂを形成する。
【００３６】
次に、図８（ｂ）に示すように、第３の絶縁層３３における開口部３３ａ及び３３ｂに、ソース電極５１及びドレイン電極５２を形成する。具体的には、第３の絶縁層３３、第３の絶縁層３３の開口部３３ａ及び３３ｂにおける電子供給層２２の上に、スパッタリングにより、金属積層膜を成膜する。この際成膜される金属積層膜は、Ｔｉ／Ａｌである。この後、金属積層膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極５１及びドレイン電極５２が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における金属積層膜をＲＩＥ等により除去することにより、開口部３３ａにソース電極５１を形成し、開口部３３ｂにドレイン電極５２を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００３７】
以上により、本実施の形態における半導体装置を製造することができる。
【００３８】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について図９に基づき説明する。本実施の形態における半導体装置は、シリコン等の半導体により形成された基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２が形成されている。本実施の形態においては、電子走行層２１は、ＧａＮ等の材料により形成されており、電子供給層２２はＡｌＧａＮ、ＩｎＡｌＮ等の材料により形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００３９】
電子供給層２２の上には、ゲート電極４０が形成されており、ゲート電極４０及び電子供給層２２を覆うように、保護膜となる絶縁層１３３が形成されている。絶縁層１３３には、電子供給層２２の上のソース電極５１及びドレイン電極５２が形成される領域に開口部が形成されており、開口部における電子供給層２２の上には、金属膜を積層することによりソース電極５１及びドレイン電極５２が形成されている。
【００４０】
本実施の形態においては、ゲート電極４０は、第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を積層することにより形成されている。第１の導電層４１は、仕事関数の高いＮｉ、Ｐｄ等により形成されている。第２の導電層４２は、Ｔｉ、Ｔａ等の金属により形成されている。第３の導電層４３は、バリアメタルとなるＴｉＮ、ＴａＮ等の金属窒化物により形成されている。第４の導電層４４は、低価格で導電性の高いＡｌ、Ｃｕ等により形成されている。尚、第３の導電層４３は、第２の導電層４２を形成している材料の窒化物であってもよい。
【００４１】
本実施の形態における半導体装置においては、第１の導電層４１と第４の導電層４４との間には、バリアメタルとなる第３の導電層４３が形成されているため、第４の導電層４４を形成している材料が第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第３の導電層４３との間には、密着性を向上させるための第２の導電層４２が形成されているため、ゲート電極４０における膜剥がれ等を抑制することができる。
【００４２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００４３】
最初に、図１０（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層２１、電子供給層２２を順次積層して形成する。電子走行層２１、電子供給層２２は、ともに窒化物半導体により形成されており、本実施の形態においては、窒化物半導体層と記載する場合がある。電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２２の上には、ｎ型となる不純物元素としてＳｉをドープしたｎ−ＧａＮ等によりキャップ層を形成してもよい。
【００４４】
次に、図１０（ｂ）に示すように、電子供給層２２の上に、スパッタリングにより第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を順次成膜する。本実施の形態においては、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。
【００４５】
次に、図１０（ｃ）に示すように、所定の領域の第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４によりゲート電極４０を形成する。具体的には、第４の導電層４４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４０が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンが形成されていない領域における第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を除去する。これにより、残存する第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４により、ゲート電極４０が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００４６】
次に、図１１（ａ）に示すように、電子供給層２２及びゲート電極４０を覆うように絶縁層１３３を形成する。具体的には、ＣＶＤ等により酸化シリコンを成膜することにより、絶縁層１３３を成膜する。尚、絶縁層１３３は、スピンオンガラスにより形成してもよい。
【００４７】
次に、図１１（ｂ）に示すように、絶縁層１３３において、ソース電極５１及びドレイン電極５２が形成される領域に、開口部１３３ａ及び１３３ｂを形成する。具体的には、絶縁層１３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１３３ａ及び１３３ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における絶縁層１３３を除去し、電子供給層２２を露出させることにより、開口部１３３ａ及び１３３ｂを形成する。
【００４８】
次に、図１１（ｃ）に示すように、絶縁層１３３における開口部１３３ａ及び１３３ｂに、ソース電極５１及びドレイン電極５２を形成する。具体的には、絶縁層１３３、絶縁層１３３の開口部１３３ａ及び１３３ｂにおける電子供給層２２の上に、スパッタリングにより、金属積層膜を成膜する。この際成膜される金属積層膜は、Ｔｉ／Ａｌである。この後、金属積層膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極５１及びドレイン電極５２が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における金属積層膜をＲＩＥ等により除去することにより、開口部１３３ａにソース電極５１を形成し、開口部１３３ｂにドレイン電極５２を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
【００４９】
以上により、本実施の形態における半導体装置を製造することができる。
【００５０】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５１】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５２】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、
を有し、
前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、
前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、
前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、
前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする半導体装置。
（付記２）
前記窒化物半導体層と前記電極との間に形成された絶縁層を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記絶縁層は、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２のうちのいずれかを含む層であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第３の導電層は、前記第２の導電層を形成している金属の窒化物層を含むことを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記窒化物半導体層は、
前記基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
を含むものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記電極はゲート電極であって、
前記電子供給層の上には、ソース電極及びドレイン電極が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記電子走行層は、ＧａＮを含む窒化物半導体層を含むことを特徴とする付記５または６に記載の半導体装置。
（付記８）
前記電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮのいずれかを含む窒化物半導体層を含むことを特徴とする付記５から７のいずれかに記載の半導体装置。
（付記９）
前記第１の導電層、前記第２の導電層、前記第３の導電層及び前記第４の導電層は、スパッタリングにより成膜されたものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記ゲート電極を覆う保護膜を含むことを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記保護膜は、スピンオンガラスにより形成されたものであることを特徴とする付記１０に記載の半導体装置。
【符号の説明】
【００５３】
１０        基板
２１        電子走行層
２１ａ      ２ＤＥＧ
２２        電子供給層
３１        第１の絶縁層
３２        第２の絶縁層
３３        第３の絶縁層（保護膜）
４０        ゲート電極
４１        第１の導電層
４２        第２の導電層
４３        第３の導電層
４４        第４の導電層
５１        ソース電極
５２        ドレイン電極
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図４】
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