(57)【要約】【課題】実施形態は、３次元メモリセルアレイの大容量化を容易に実現できる不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、下地層の上に設けられた第１積層電極と、前記第１積層電極に並設された第２積層電極と、前記第１積層電極を貫通する複数の第１半導体層と、前記第２積層電極を貫通する第２半導体層と、を備える。さらに、前記第１積層電極と前記第１半導体層との間、および、前記第２積層電極と前記第２半導体層の間に設けられたメモリ膜と、前記下地層と前記第１積層電極との間、および、前記下地層と前記第２積層電極との間に設けられた連結部を備える。前記連結部は、前記複数の第１半導体層のそれぞれの一方の端、および、前記第２半導体層の一方の端に電気的に接続される。【選択図】図１
2015028990.tif 000002
【特許請求の範囲】
【請求項１】
下地層の上に設けられた第１積層電極と、
前記下地層の上において、前記第１積層電極に並設された第２積層電極と、
前記下地層に垂直な方向に前記第１積層電極を貫通する複数の第１半導体層と、
前記下地層に垂直な方向に前記第２積層電極を貫通する第２半導体層と、
前記第１積層電極と前記第１半導体層との間、および、前記第２積層電極と前記第２半導体層の間に設けられたメモリ膜と、
前記下地層と前記第１積層電極との間、および、前記下地層と前記第２積層電極との間に設けられた連結部であって、前記複数の第１半導体層のそれぞれの一方の端、および、前記第２半導体層の一方の端に電気的に接続された連結部と、
前記複数の第１半導体層のそれぞれの他方の端に電気的に接続された第１配線と、
前記第２半導体層の他方の端に電気的に接続された第２配線と、
前記第１積層電極と前記第１配線との間に設けられた第１制御電極であって、前記第１半導体層に前記メモリ膜を介して向き合い、前記第１半導体層の電気的な導通をオンオフ制御する第１制御電極と、
を備えた不揮発性記憶装置。  
【請求項２】
前記第１積層電極と前記連結部との間に設けられた第２制御電極であって、前記第１半導体層に前記メモリ膜を介して向き合い、前記第１半導体層の電気的な導通をオンオフ制御する第２制御電極をさらに備えた請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１積層電極および前記第２積層電極のそれぞれと、前記下地層と、の間に設けられ、前記メモリ膜を介して前記連結部を覆う導電層をさらに備えた請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記第２積層電極と前記第２配線との間に設けられた第３制御電極であって、前記第２半導体層に前記メモリ膜を介して向き合い、前記第２半導体層の導通をオンオフ制御する第３制御電極をさらに備えた請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第２半導体層は、前記連結部の一方の端に接続される請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第２半導体層は、前記連結部に接続された複数の前記第１半導体層の間において、前記連結部に接続される請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴なって実現されてきた。しかしながら、微細加工技術のさらなる進化には、莫大な設備投資が必要となる。このため、複数のメモリ層を積層する３次元構造の記憶装置の開発が進められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、３次元メモリセルアレイの大容量化を容易に実現できる不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、下地層の上に設けられた第１積層電極と、前記下地層の上において、前記第１積層電極に並設された第２積層電極と、前記下地層に垂直な方向に前記第１積層電極を貫通する複数の第１半導体層と、前記下地層に垂直な方向に前記第２積層電極を貫通する第２半導体層と、を備える。さらに、前記第１積層電極と前記第１半導体層との間、および、前記第２積層電極と前記第２半導体層の間に設けられたメモリ膜と、前記下地層と前記第１積層電極との間、および、前記下地層と前記第２積層電極との間に設けられた連結部を備える。前記連結部は、前記複数の第１半導体層のそれぞれの一方の端、および、前記第２半導体層の一方の端に電気的に接続される。そして、前記複数の第１半導体層のそれぞれの他方の端は、第１配線に電気的に接続され、前記第２半導体層の他方の端は、第２配線に電気的に接続される。前記第１積層電極と前記第１配線との間には、第１制御電極が設けられる。前記第１制御電極は、前記第１半導体層に前記メモリ膜を介して向き合い、前記第１半導体層の電気的な導通をオンオフ制御する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性記憶装置を模式的に表す斜視図。
【図２】実施形態に係る不揮発性記憶装置のメモリセルアレイを表す断面図。
【図３】実施形態に係るメモリセルアレイの製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】実施形態の変形例に係るメモリセルアレイを表す断面図。
【図９】実施形態の別の変形例に係るメモリセルアレイを表す断面図。
【図１０】比較例に係るメモリセルアレイを表す断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。  
図２は、実施形態に係る不揮発性記憶装置のメモリセルアレイ１を表す断面図である。
【０００９】
実施形態に係る不揮発性記憶装置は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁層の表示を省略している。すなわち、メモリセルアレイ１の各要素は、図示しない絶縁層により相互に絶縁されている。
【００１０】
図１に表すように、不揮発性記憶装置は、下地層の上に設けられたメモリセルアレイ１を有する。  
下地層は、例えば、基板１１である。基板１１は、例えば、シリコン基板であり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。そして、基板１１の上には、第１層間絶縁膜（以下、層間絶縁膜１３）が設けられる。メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
【００１１】
メモリセルアレイ１は、層間絶縁膜１３の上に設けられた導電層１４と、導電層１４の上に設けられた選択ゲート電極２５と、選択ゲート電極２５の上に設けられた積層電極２０と、積層電極２０の上に設けられた選択ゲート電極２３と、選択ゲート電極２３の上に設けられた第１配線（以下、ビット線６０）および第２配線（以下、ソース線７０）と、を備える。
【００１２】
以下の説明では、基板１１に対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対を下方と表現する場合がある。
【００１３】
積層電極２０は、下地層の上に並設された第１積層電極（以下、積層電極２０ａ）と、第２積層電極（以下、積層電極２０ｂ）と、を含む。積層電極２０ａは、複数の制御ゲート電極２１ａを含む。積層電極２０ｂは、複数の制御ゲート電極２１ｂを含む。
【００１４】
以下の説明では、積層電極２０ａと積層電極２０ｂを区別して説明する場合と、積層電極２０ａと積層電極２０ｂとを総称して積層電極２０と説明する場合がある。別の要素についても同様である。
【００１５】
選択ゲート電極２３は、Ｙ方向に延在するストライプ状に設けられる。積層電極２０ａの上には、複数の選択ゲート電極２３ａ（第１制御電極）が並設される。一方、選択ゲート電極２５も、Ｙ方向に延在するストライプ状に設けられる。そして、複数の選択ゲート電極２５（第２制御電極）が、導電層１４と、積層電極２０ａと、の間、に配置される。
【００１６】
積層電極２０ｂの上には、選択ゲート電極２３ｂ（第３制御電極）が設けられる。また、導電層１４と、積層電極２０ｂと、の間にも、選択ゲート電極２５が配置される。
【００１７】
複数の第１半導体層（以下、半導体層３０ａ）が、選択ゲート電極２５、積層電極２０ａおよび選択ゲート電極２３ａをＺ方向に貫通して設けられる。また、第２半導体層（以下、半導体層３０ｂ）が、選択ゲート電極２５、積層電極２０ｂおよび選択ゲート電極２３ｂをＺ方向に貫通して設けられる。
【００１８】
複数の半導体層３０ａのそれぞれの一方の端、および、半導体層３０ｂの一方の端は、連結部４０に電気的に接続される。連結部４０は、導電層１４と、選択ゲート電極２５の間に設けられ、複数の半導体層３０ａと半導体層３０ｂを電気的に接続する。
【００１９】
１つの連結部４０に接続された複数の半導体層３０ａのそれぞれの他方の端は、コンタクトプラグ５３を介して１つの第１配線（以下、ビット線６０）に電気的に接続される。また、半導体層３０ｂの他方の端は、コンタクトプラグ５３を介して第２配線（以下、ソース線７０）に電気的に接続される。
【００２０】
半導体層３０ａ、３０ｂおよび連結部４０の外面には、メモリ膜４７（図２参照）が設けられる。メモリ膜４７は、例えば、シリコン酸化膜とシリコン窒化膜を含む多層膜である。そして、連結部４０に設けられるメモリ膜４７は、連結部４０と導電層１４との間を電気的に絶縁する。
【００２１】
半導体層３０ａと、制御ゲート電極２１ａと、の間に設けられるメモリ膜４７は、電荷蓄積層として機能する。すなわち、それぞれの制御ゲート電極２１ａと、半導体層３０ａと、の間にメモリセルＭＣ１が形成される。
【００２２】
半導体層３０ｂと、制御ゲート電極２１ｂと、の間に設けられるメモリ膜４７も電荷蓄積層として機能する。したがって、半導体層３０ｂと、制御ゲート電極２１ｂと、の間にもメモリセルＭＣ２が形成される。
【００２３】
積層電極２０ａの上に設けられた選択ゲート電極２３ａと、半導体層３０ａと、の間、および、選択ゲート電極２５と、半導体層３０ａと、の間に設けられたメモリ膜４７は、ゲート絶縁膜として機能する。そして、選択ゲート電極２３ａと半導体層３０ａとの間には、選択トランジスタＳＧ１が形成される。また、選択ゲート電極２５と半導体層３０ａとの間には、選択トランジスタＳＧ２が形成される。
【００２４】
積層電極２０ｂの上に設けられた選択ゲート電極２３ｂと、半導体層３０ｂと、の間に設けられたメモリ膜４７は、ゲート絶縁膜として機能する。そして、選択ゲート電極２３ｂと半導体層３０ｂとの間には、選択トランジスタＳＧ３が形成される。また、選択ゲート電極２５と半導体層３０ｂとの間にも、選択トランジスタＳＧ４が形成される。
【００２５】
選択トランジスタＳＧ１およびＳＧ２は、半導体層３０ａの電気的な導通をオンオフ制御する。一方、選択トランジスタＳＧ３は、半導体層３０ｂの電気的な導通をオンオフ制御する。
【００２６】
本実施形態では、ビット線６０に接続された複数の半導体層３０ａのいずれか１つと、連結部４０と、ソース線７０に接続された半導体層３０ｂとがメモリセルストリング５０を形成する。そして、選択トランジスタＳＧ１および選択トランジスタＳＧ３が、メモリセルストリング５０の電気的な導通を制御する。選択トランジスタＳＧ２は、複数の半導体層３０ａのうちのオン状態にされた１つを除く他の半導体層３０ａの導通をオフし、所謂リードディスターブ（Read Disturb）を防ぐ。選択トランジスタＳＧ４は、オン状態に保持される。
【００２７】
図２に表すように、半導体層３０は、例えば、Ｚ方向に延在する柱状に設けられ、その外面をメモリ膜４７が覆う。連結部４０は、例えば、中空構造の導電層５１を有し、その外面にメモリ膜４７が設けられる。半導体層３０および導電層５１は、例えば、導電性を有する多結晶シリコン（ポリシリコン）を含み、電気的に接続されている。
【００２８】
半導体層３０は、後述するように、選択ゲート電極２３、積層電極２０および選択ゲート電極２５を貫通したメモリホール６５の内部に設けられる（図７参照）。例えば、半導体層３０は、そのメモリホールの内面に形成されたメモリ膜４７の上にポリシリコン層を堆積することにより形成される。そして、半導体層３０は、メモリホール６５を塞ぐ柱状構造でも良いし、内側に空洞を有する中空構造でも良い。
【００２９】
連結部４０は、その外面を導電層１４に覆われる。すなわち、導電層５１は、メモリ膜４７を介して導電層１４に覆われる。例えば、導電層１４をバックゲートとして、所定の電圧を印加することにより、メモリ膜４７と導電層５１との界面に蓄積チャネルを形成することができる。これにより、導電層５１の導電率を高くすることが可能となり、連結部４０を延在方向（Ｘ方向）に長く形成することができる。その結果、連結部４０に接続可能な半導体層３０ａの数を増やすことができる。
【００３０】
図２に表すように、導電層１４の上には、絶縁層３１が設けられ、その上に選択ゲート電極２５が設けられる。そして、選択ゲート電極２５の上には、積層電極２０ａおよび２０ｂが並設される。
【００３１】
積層電極２０ａは、Ｚ方向に積層された複数の制御ゲート電極２１ａと、制御ゲート電極２１ａの間を電気的に絶縁する絶縁層３５ａと、を含む。積層電極２０ｂは、Ｚ方向に積層された複数の制御ゲート電極２１ｂと、制御ゲート電極２１ｂの間を電気的に絶縁する絶縁層３５ｂと、を含む。
【００３２】
制御ゲート電極２１ａおよび２１ｂは、例えば、導電性を有するポリシリコン膜である。絶縁層３５ａおよび３５ｂは、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。
【００３３】
積層電極２０ａと積層電極２０ｂとの間には、絶縁膜４３が設けられ、積層電極２０ａを積層電極２０ｂから電気的に絶縁する。絶縁膜４３は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。
【００３４】
積層電極２０ａおよび積層電極２０ｂの上には、選択ゲート電極２３が設けられる。そして、選択ゲート電極２３の上には、ビット線６０およびソース線７０を含む多層配線が設けられる。ビット線６０は、コンタクトプラグ５３を介して選択ゲート電極２３ａを貫通した半導体層３０ａに電気的に接続される。ソース線７０は、コンタクトプラグ５３を介して選択ゲート電極２３ｂを貫通した半導体層３０ｂに電気的に接続される。
【００３５】
半導体層３０ａとビット線６０との間、および、半導体層３０ｂとソース線７０との間には、第２層間絶縁膜（以下、層間絶縁膜４９）が設けられる。そして、層間絶縁膜４９をＺ方向に貫通する複数のコンタクトプラグ５３を介してビット線６０と半導体層３０ａとの間、および、ソース線７０と半導体層３０ｂとの間が電気的に接続される。
【００３６】
次に、図３〜図７を参照して、本実施形態に係るメモリセルアレイ１の製造方法を説明する。図３（ａ）〜図７（ｂ）は、実施形態に係るメモリセルアレイ１の製造過程を表す模式断面図である。
【００３７】
図３（ａ）に表すように、図示しない層間絶縁膜１３の上に設けられた導電層１４に、メモリホール６５の下端を連結する溝（以下、ＰＣ１４ａ）を形成する。導電層１４は、例えば、ｐ形不純物であるボロンをドープしたポリシリコン膜である。
【００３８】
次に、図３（ｂ）に表すように、犠牲層６１をＰＣ１４ａの内部に埋め込む。すなわち、ＰＣ１４ａを形成した導電層１４の上に犠牲層６１を堆積する。続いて、ＰＣ１４ａの内部を埋め込んだ部分が残るように犠牲層６１の全面をエッチバックし、隣り合うＰＣ１４ａの間に導電層１４を露出させる。犠牲層６１は、例えば、シリコン窒化膜である。また、犠牲層６１として、不純物をドープしないポリシリコン膜を用いても良い。
【００３９】
次に、図３（ｃ）に表すように、導電層１４および犠牲層６１の上に絶縁層３１を形成し、その上に選択ゲート電極２５を形成する。選択ゲート電極２５は、例えば、複数の溝２５ａにより分割された導電性のポリシリコン膜である。
【００４０】
絶縁層３１は、例えば、シリコン酸化膜であり、犠牲層６１に対してエッチングの選択性を有する。例えば、犠牲層６１がシリコン窒化膜の場合、シリコン酸化膜は、そのエッチング液（熱リン酸）に耐性を有する。また、シリコン酸化膜は、不純物をドープしないポリシリコン膜を選択的にエッチングするアルカリ系のエッチング液に対して耐性を有する。絶縁層３１は、導電層１４と選択ゲート電極２５との間の絶縁耐圧が所定の値よりも高くなる膜厚に形成する。
【００４１】
次に、図３（ｄ）に表すように、溝２５ａの内部に絶縁膜４１を埋め込み、隣り合う選択ゲート電極２５の間を絶縁する。例えば。選択ゲート電極２５の上に絶縁膜４１を形成する。続いて、全面エッチングにより絶縁膜４１をエッチバックし、選択ゲート電極２５の上面を露出させる。絶縁膜４１には、例えば、シリコン酸化膜を用いることができる。
【００４２】
次に、図４（ａ）に表すように、選択ゲート電極２５の上に、導電層２１と絶縁層３５を交互に堆積した積層体２４を形成する。導電層２１は、例えば、導電性のポリシリコン膜である。絶縁層３５は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。また、絶縁層３５は、制御ゲート電極２１ａ間、および、制御ゲート電極２１ｂ間に印加される電圧よりも高い耐圧を有する厚さに形成する。
【００４３】
次に、図４（ｂ）に表すように、積層体２４をＺ方向に分断する溝（以下、ＳＴ２４）を形成し、積層電極２０ａおよび積層電極２０ｂを形成する。すなわち、ＳＴ２４により、導電層２１は、制御ゲート電極２１ａと２１ｂに分断され、絶縁層３５は、絶縁層３５ａと３５ｂに分断される。
【００４４】
次に、図５（ａ）に表すように、ＳＴ２４の内部に絶縁膜４３を埋め込む。例えば。積層電極２０ａおよび２０ｂの上に絶縁膜４３を形成する。続いて、全面エッチングにより絶縁膜４３をエッチバックし、制御ゲート電極２１ａおよび２１ｂの上面を露出させる。絶縁膜４３は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれいか一方を含む。
【００４５】
続いて、図５（ｂ）に表すように、積層電極２０ａ、２０ｂおよび絶縁膜４３の上に絶縁層３７を形成し、その上に選択ゲート電極２３を形成する。さらに、選択ゲート電極２３の上に絶縁層３９を形成する。選択ゲート電極２３は、例えば、導電性のポリシリコン膜である。絶縁層３９は、例えば、シリコン酸化膜であり、選択ゲート電極２３を保護する。同図に表すように、選択ゲート電極２３および絶縁層３９は、複数の溝２３ｃにより分割される。
【００４６】
次に、図６（ａ）に表すように、溝２３ｃの内部に絶縁膜４５を埋め込み、隣り合う選択ゲート電極２３の間を絶縁する。例えば。選択ゲート電極２３の上に絶縁膜４５を形成する。続いて、全面エッチングにより絶縁膜４５をエッチバックし、選択ゲート電極２３の上面を露出させる。絶縁膜４５には、例えば、シリコン酸化膜を用いることができる。
【００４７】
次に、図６（ｂ）に表すように、メモリホール６５ａおよび６５ｂを形成する。メモリホール６５は、絶縁層３９から選択ゲート電極２３、積層電極２０および選択ゲート電極２５を貫通して犠牲層６１に連通する。
【００４８】
続いて、図７（ａ）に表すように、複数メモリホール６５を介して犠牲層６１をエッチングしＰＣ１４ａを形成する。例えば、犠牲層６１としてシリコン窒化膜を用いる場合、積層電極２０に含まれる絶縁層３５には、シリコン酸化膜を用いる。そして、熱リン酸をエッチング液に用いることにより、メモリホール６５を介して犠牲層６１を選択的に除去することができる。
【００４９】
次に、図７（ｂ）に表すように、メモリホール６５およびＰＣ１４ａの内面にメモリ膜４７を形成する。メモリ膜４７は、例えば、シリコン酸化膜とシリコン窒化膜を交互に積層した、所謂ＯＮＯ膜である。続いて、ＰＣ１４ａの内面に設けられたメモリ膜４７の上に導電層５１を形成し、同時に、メモリホール６５の内部に半導体層３０を形成する。半導体層３０および導電層５１は、例えば、導電性のポリシリコン膜である。
【００５０】
例えば、メモリホール６５、および、それに連通したＰＣ１４ａの内部に、例えば、減圧ＣＶＤ（Chemical Vapor Deposition）法を用いてポリシリコン膜を形成する。ＰＣ１４ａの内部に形成されるポリシリコン膜は、メモリホール６５がポリシリコン膜により閉塞された時点で、その堆積が停止される。すなわち、ＰＣ１４ａの内部には、空洞が生じる場合がある。
【００５１】
さらに、絶縁層３９の上に形成されたポリシリコン膜およびメモリ膜４７を全面エッチングして、絶縁層３９を露出させる。これにより、メモリホール６５ａの内部に半導体層３０ａが形成され、メモリホール６５ｂの内部に半導体層３０ｂが形成される。同時に、ＰＣ１４ａの内部に連結部４０が形成される。
【００５２】
続いて、絶縁層３９および半導体層３０の端面の上に、ビット線６０およびソース線７０を含む多層配線を形成し、メモリセルアレイ１を完成させる（図２参照）。
【００５３】
上記のように、本実施形態に係るメモリセルアレイ１では、ソース線７０に接続された１つの半導体層３０ｂが、１つのビット線６０につながる複数の半導体層３０ａに連結部４０を介して接続される。そして、複数の半導体層３０ａに含まれるメモリセルアレイは、積層電極２０ａにより制御される。このため、積層電極２０ａのＸ方向の幅ＷＥ（図４（ｂ）参照）を広く形成することができる。
【００５４】
図１０は、比較例に係るメモリセルアレイ４を表す断面図である。この例では、ビット線６０に接続される半導体層３０ａと、ソース線７０に接続される半導体層３０ｂと、を１対１に対応させ、その間をつなぐ連結部４０を設けることによりメモリセルストリング５０を構成する。この構造では、例えば、各半導体層３０の間に分離溝ＳＴが設けられる。その結果、積層電極２０に設けられるメモリホール６５と、分離溝ＳＴと、が近接して配置されることになり、メモリホール６５と分離溝ＳＴの干渉を避けることが難しくなる。このため、メモリホールの形状の高度な制御が必要となる。また、メモリホール６５および分離溝ＳＴの形成過程におけるフォトリソグラフィの合わせ精度も厳しくなる。
【００５５】
さらに、積層電極２０の幅ＷＥは、隣り合う半導体層３０の間隔に等しく、例えば、フォトリソグラフィの解像度の限界に近い幅に設けられる。このように積層電極２０の幅ＷＥが狭くなると、積層電極２０のアスペクト比（Ｚ方向の高さＴＥ／Ｘ方向の幅ＷＥ）が大きくなり、分離溝ＳＴを形成した後の製造過程において、積層電極２０が倒壊する恐れが生じる。
【００５６】
これに対し、本実施形態では、複数の半導体層３０ａが貫通する積層電極２０ａに分離溝ＳＴが設けられることがなく、その幅ＷＥを広く形成することができる。また、分離溝ＳＴの数が削減されるため、記憶容量を減少させることなく分離溝ＳＴの幅を広げることも可能である。また、半導体層３０ｂが貫通する積層電極２０ｂについても、その幅ＷＥを広くすることができる。
【００５７】
これにより、メモリホールと分離溝との間の干渉が抑えられ、メモリセルアレイの製造が容易となる。また、積層電極２０のアスペクト比を小さくすることができるため、分離溝ＳＴを形成した後の積層電極２０の倒壊が生じ難くなる。したがって、制御ゲート電極２１ａの積層数を増加させることが可能となり、記憶容量を大きくすることもできる。
【００５８】
上記の実施形態では、ソース線７０に接続される半導体層３０ｂは、連結部４０の一方の端に接続されるが、実施形態はこれに限定される訳ではない。半導体層３０ｂの配置位置は任意であり、メモリセルアレイの構成に合わせてその位置を設定することができる。
【００５９】
図８は、実施形態の変形例に係るメモリセルアレイ２を表す断面図である。同図に表すように、本変形例においても、１つのビット線６０に接続された複数の半導体層３０ａが、ソース線７０に接続された半導体層３０ｂに連結部４０を介して接続される。そして、積層電極２０ａの上に設けられた選択ゲート電極２３ａにより、複数の半導体層３０ａのうちの１つが選択される。
【００６０】
この例では、導電層１４と積層電極２０との間に、選択ゲート電極２５が設けられない。このため、選択ゲート電極２３ａにより選択されない他の半導体層３０ａにおいて、リードディスターブが生じる恐れがある。すなわち、半導体層３０ａと半導体層３０ｂとで構成されるメモリセルストリング５０からデータを読み出す際に、選択ゲート電極２３により選択されていない半導体層３０ａにも電圧が印加される。しかしながら、半導体層３０ｂに連結部４０を介して接続される半導体層３０ａの数が少なければ、リードディスターブの影響を抑制することができる。そして、本変形例では、選択ゲート電極２５を省略することにより製造過程を簡略化し、製造歩留りの向上、および、低コスト化が可能となる。
【００６１】
図９は、実施形態の別の変形例に係るメモリセルアレイ３を表す断面図である。  
この例では、１つのビット線６０および連結部４０に接続された複数の半導体層３０ａの間において、ソース線７０に電気的に接続された半導体層３０ｂが連結部４０に接続される。例えば、連結部４０に接続される半導体層３０ａの数が多い場合には、連結部４０を長く延在させる。これに対し、半導体層３０ｂの接続位置は、ソース線７０の配置に応じて、適宜、設定することが可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１〜４・・・メモリセルアレイ、  １１・・・基板、  １１ａ・・・上面、  １３、４９・・・層間絶縁膜、  １４、２１、５１・・・導電層、  ２０、２０ａ、２０ｂ・・・積層電極、  ２１ａ、２１ｂ・・・制御ゲート電極、  ２３、２３ａ、２３ｂ、２５・・・選択ゲート電極、  ２３ｃ、２５ａ・・・溝、  ２４・・・積層体、  ３０、３０ａ、３０ｂ・・・半導体層、  ３１、３５、３５ａ、３５ｂ、３７、３９・・・絶縁層、  ４０・・・連結部、  ４１、４３、４５・・・絶縁膜、  ４７・・・メモリ膜、  ５０・・・メモリセルストリング、  ５３・・・コンタクトプラグ、  ６０・・・ビット線、  ６１・・・犠牲層、  ６５、６５ａ、６５ｂ・・・メモリホール、  ７０・・・ソース線、  ＳＴ・・・分離溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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