(57)【要約】【課題】ハイサイド側の浮遊電位ＨＳの変化に起因したローサイド側の信号検出回路の誤検出を防止することができるレベルダウン回路及びハイサイド側短絡保護回路を提供する。【解決手段】ハイサイド側の電源電圧ＶＢと共通電位ＣＯＭとの間に接続され、ハイサイド側で検出された検出信号を、共通電位ＣＯＭを基準とする電圧信号ＶＡに変換する第１の直列回路（Ｐ型チャネルＭＯＳＦＥＴＱ１、抵抗Ｒ１）と、浮遊電位ＨＳに起因する電圧信号ＶＡの変動をキャンセルする基準電圧ＶＲＥＦを生成する基準電圧生成回路（Ｐ型チャネルＭＯＳＦＥＴＱ２、抵抗Ｒ２）と、第１の直列回路によって変換された電圧信号ＶＡと基準電圧生成回路によって生成された基準電圧ＶＲＥＦとを比較することで共通電位ＣＯＭを基準とする検出信号を生成する比較器ＣＯＭＰ２とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
浮遊電位を基準とするハイサイド側で検出された検出信号を、共通電位を基準とするローサイド側に伝達するレベルダウン回路であって、
ハイサイド側の電源電圧と前記共通電位との間に接続され、ハイサイド側で検出された前記検出信号を、前記共通電位を基準とする電圧信号に変換する第１の直列回路と、
前記浮遊電位に起因する前記第１の直列回路によって変換された前記電圧信号の変動をキャンセルする基準電圧を生成する基準電圧生成回路と、
前記第１の直列回路によって変換された前記電圧信号と前記基準電圧生成回路によって生成された前記基準電圧とを比較することで前記共通電位を基準とする前記検出信号を生成する比較器とを具備することを特徴とするレベルダウン回路。
【請求項２】
前記基準電圧生成回路は、ハイサイド側の電源電圧と前記共通電位との間に前記第１の直列回路と並列に接続された第２の直列回路であることを特徴とする請求項１記載のレベルダウン回路。
【請求項３】
前記第１の直列回路は、ハイサイド側で検出された前記検出信号によってオンオフされる第１の電界トランジスタと、第１の抵抗とを備え、
前記第２の直列回路は、第１の電界トランジスタと略同一の寄生静電容量を有し、オフ状態に維持された第２の電界トランジスタと、第１の抵抗と略同一の抵抗値を有する第２の抵抗とを備えていることを特徴とするレベルダウン回路。
【請求項４】
主電源電圧と浮遊電位との間に接続されたハイサイド側半導体素子に流れる過電流を検出して前記ハイサイド側半導体素子の駆動を停止させるハイサイド側短絡保護回路であって、
前記過電流を検出して前記浮遊電位を基準とする過電流検出信号を出力する過電流検出回路と、
前記過電流検出信号に基づいて短絡を検出して前記浮遊電位を基準とする短絡検出信号を出力する短絡検出回路と、
前記浮遊電位を基準とする前記短絡検出信号をローサイド側の共通電位を基準とする前記短絡検出信号に変換するレベルダウン回路と、
共通電位を基準とする前記短絡検出信号に基づいて前記ハイサイド側半導体素子の駆動を停止させるエラー信号を生成するエラー信号生成回路とを具備することを特徴とするハイサイド側短絡保護回路。
【請求項５】
前記エラー信号が生成されなかったり、前記エラー信号によって前記ハイサイド側半導体素子の駆動を停止させられなかったりした場合に、前記過電流検出信号に基づいて前記ハイサイド側半導体素子の駆動を停止させる予備遮断回路を具備することを特徴とするハイサイド側短絡保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高圧のハイサイド側で検出された検出信号を低圧のローサイド側に伝達するレベルダウン回路と、ハイサイド側半導体素子に流れる過電流を検出してハイサイド側半導体素子の駆動を停止させるハイサイド側短絡保護回路とに関する。
【背景技術】
【０００２】
主電源端子間に、ハイサイド（高圧）側の半導体素子とローサイド（低圧）側の半導体素子とを直列に接続し、ハイサイド側アームとローサイド側アームとを構成したモータ駆動装置等の電力変換装置において、ハイサイド側の半導体素子は、浮遊電位基準で駆動される。従って、このような電力変換装置では、接地電位等の共通電位で動作する回路と、半導体素子のスイッチングによって変動する浮遊電位基準で動作する回路とが混在することになり、ハイサイド側で動作する検出回路で検出された浮遊電位基準の検出信号をローサイド側の共通電位基準の信号電圧に変換するレベルダウン回路が設けられている（特許文献１参照）。
【０００３】
従来のレベルダウン回路２０は、図７を参照すると、電界効果トランジスタであるＰ型チャネルＭＯＳＦＥＴＱ１と、抵抗Ｒ１と、ツエナーダイオードＺＤ１と、比較器ＣＯＭＰ１と、基準電圧Ｖｒｅｆ１とを備えている。
【０００４】
ハイサイド側の電源電圧ＶＢと共通電位ＣＯＭとの間にＰ型チャネルＭＯＳＦＥＴＱ１とレベルシフト用の抵抗Ｒ１とが直列に接続されている。Ｐ型チャネルＭＯＳＦＥＴＱ１のソースには電源電圧ＶＢが、Ｐ型チャネルＭＯＳＦＥＴＱ１のドレインには抵抗Ｒ１がそれぞれ接続されている。また、抵抗Ｒ１には、保護用のツエナーダイオードＺＤ１が並列に接続されている。Ｐ型チャネルＭＯＳＦＥＴＱ１と抵抗Ｒ１との接続点Ａは、共通電位ＣＯＭ基準で動作する比較器ＣＯＭＰ１の非反転入力端子に接続されている。比較器ＣＯＭＰ１の反転入力端子には、基準電圧Ｖｒｅｆ１が接続されている。なお、Ｖｃｃはローサイド側の電源電圧である。
【０００５】
ハイサイド側の浮遊電位ＨＳ基準で動作するハイサイド側検出回路１０の出力端子は、同様に浮遊電位ＨＳ基準で動作するフィルタ回路１１を介してＰ型チャネルＭＯＳＦＥＴＱ１のゲートに接続されている。ハイサイド側検出回路１０から出力される検出信号は、検出時にローレベルであり、Ｐ型チャネルＭＯＳＦＥＴＱ１のゲートは、ソース（ＶＢ）に対して閾値以下の負電位にバイアスされる。なお、フィルタ回路１１は、例えばハイサイド側検出回路１０が短絡保護回路である場合には、突入電流による誤検出を防止するために設けられている。これにより、Ｐ型チャネルＭＯＳＦＥＴＱ１はＯＮ状態となり、抵抗Ｒ１に電流が流れて接続点Ａに信号電圧ＶＡが発生する。比較器ＣＯＭＰ１は、接続点Ａに発生する信号電圧ＶＡと基準電圧Ｖｒｅｆ１とを比較し、信号電圧ＶＡが基準電圧Ｖｒｅｆ１を上回るとハイレベル信号を出力する。これにより、ハイサイド側検出回路１０で検出された浮遊電位基準の検出信号は、レベルダウン回路２０によって共通電位ＣＯＭ基準の信号電圧に変換されてローサイド側に伝達される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２３７３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、浮遊電位ＨＳはローサイド側の共通電位ＣＯＭから電源電圧ＶＢまで急激に変化（ｄＶ／ｄｔ）するため、Ｐ型チャネルＭＯＳＦＥＴＱ１のドレイン−ソース間にある寄生静電容量ＣＰ１によって、ローサイド側の信号検出回路である比較器ＣＯＭＰ１が誤検出してしまうことがある（ｄＶ／ｄｔ誤動作）。図８（ａ）に示すように、浮遊電位ＨＳが高圧に振れると、図８（ｂ）に示すように、Ｐ型チャネルＭＯＳＦＥＴＱ１の寄生静電容量ＣＰ１によって抵抗Ｒ１に寄生電流が流れる。これにより、図８（ｃ）に示すように、接続点Ａに信号電圧ＶＡが基準電圧Ｖｒｅｆ１を超えてしまい、比較器ＣＯＭＰ１が誤検出してしまうことがある。従って、従来のレベルダウン回路２０では、ローサイド側の信号検出回路である比較器ＣＯＭＰ１の後段に、誤検出を防止するフィルタ回路１２を設ける必要があった。比較器ＣＯＭＰ１の後段にフィルタ回路１２を設けた場合には、その分遅延が大きくなり、短絡検出信号等すばやく検出信号を伝達しなければならない状況では遅れが致命的となってしまうという問題点があった。
【０００８】
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、ハイサイド側の浮遊電位ＨＳの変化に起因したローサイド側の信号検出回路の誤検出を防止することができるレベルダウン回路及びハイサイド側短絡保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のレベルダウン回路は、浮遊電位を基準とするハイサイド側で検出された検出信号を、共通電位を基準とするローサイド側に伝達するレベルダウン回路であって、ハイサイド側の電源電圧と前記共通電位との間に接続され、ハイサイド側で検出された前記検出信号を、前記共通電位を基準とする電圧信号に変換する第１の直列回路と、前記浮遊電位に起因する前記第１の直列回路によって変換された前記電圧信号の変動をキャンセルする基準電圧を生成する基準電圧生成回路と、前記第１の直列回路によって変換された前記電圧信号と前記基準電圧生成回路によって生成された前記基準電圧とを比較することで前記共通電位を基準とする前記検出信号を生成する比較器とを具備することを特徴とする。
さらに、本発明のレベルダウン回路において、前記基準電圧生成回路は、ハイサイド側の電源電圧と前記共通電位との間に前記第１の直列回路と並列に接続された第２の直列回路であっても良い。
さらに、本発明のレベルダウン回路において、前記第１の直列回路は、ハイサイド側で検出された前記検出信号によってオンオフされる第１の電界トランジスタと、第１の抵抗とを備え、前記第２の直列回路は、第１の電界トランジスタと略同一の寄生静電容量を有し、オフ状態に維持された第２の電界トランジスタと、第１の抵抗と略同一の抵抗値を有する第２の抵抗とを備えていても良い。
また、本発明のハイサイド側短絡保護回路は、主電源電圧と浮遊電位との間に接続されたハイサイド側半導体素子に流れる過電流を検出して前記ハイサイド側半導体素子の駆動を停止させるハイサイド側短絡保護回路であって、前記過電流を検出して前記浮遊電位を基準とする過電流検出信号を出力する過電流検出回路と、前記過電流検出信号に基づいて短絡を検出して前記浮遊電位を基準とする短絡検出信号を出力する短絡検出回路と、前記浮遊電位を基準とする前記短絡検出信号をローサイド側の共通電位を基準とする前記短絡検出信号に変換するレベルダウン回路と、共通電位を基準とする前記短絡検出信号に基づいて前記ハイサイド側半導体素子の駆動を停止させるエラー信号を生成するエラー信号生成回路とを具備することを特徴とする。
さらに、本発明のハイサイド側短絡保護回路において、前記エラー信号が生成されなかったり、前記エラー信号によって前記ハイサイド側半導体素子の駆動を停止させられなかったりした場合に、前記過電流検出信号に基づいて前記ハイサイド側半導体素子の駆動を停止させる予備遮断回路を備えていても良い。
【発明の効果】
【００１０】
本発明によれば、ハイサイド側の浮遊電位の変化に起因したローサイド側の信号検出回路の誤検出を防止することができ、ハイサイド側で検出した検出信号を確実にローサイド側に伝達することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るレベルダウン回路の回路構成を示す回路構成図である。
【図２】図１の各部の信号波形及び動作波形を示す波形図である。
【図３】図１の各部の信号波形及び動作波形を示す波形図である。
【図４】図１の各部の信号波形及び動作波形を示す波形図である。
【図５】本発明に係るハイサイド側短絡保護検出回路の回路構成を示す回路構成図である。
【図６】図５の各部の信号波形及び動作波形を示す波形図である。
【図７】従来のレベルダウン回路の回路構成を示す回路構成図である。
【図８】図７の各部の信号波形及び動作波形を示す波形図である。
【発明を実施するための形態】
【００１２】
（第１の実施の形態）
第１の実施の形態のレベルダウン回路３０は、図１を参照すると、電界効果トランジスタであるＰ型チャネルＭＯＳＦＥＴＱ１及びＰ型チャネルＭＯＳＦＥＴＱ２と、抵抗Ｒ１及び抵抗Ｒ２と、ツエナーダイオードＺＤ１及びツエナーダイオードＺＤ２と、比較器ＣＯＭＰ２とを備えている。Ｐ型チャネルＭＯＳＦＥＴＱ１とＰ型チャネルＭＯＳＦＥＴＱ２とは、少なくともそれぞれのドレイン−ソース間にある寄生静電容量ＣＰ１、ＣＰ２が同一であるものが用いられる。また、抵抗Ｒ１と抵抗Ｒ２とは、同一の抵抗値である。
【００１３】
Ｐ型チャネルＭＯＳＦＥＴＱ１とレベルシフト用の抵抗Ｒ１とからなる第１の直列回路と、Ｐ型チャネルＭＯＳＦＥＴＱ２とレベルシフト用の抵抗Ｒ２とからなる第２の直列回路とがハイサイド側の電源電圧ＶＢと共通電位ＣＯＭとの間に並列に接続されている。Ｐ型チャネルＭＯＳＦＥＴＱ１のソースには電源電圧ＶＢが、Ｐ型チャネルＭＯＳＦＥＴＱ１のドレインには抵抗Ｒ１がそれぞれ接続されている。また、Ｐ型チャネルＭＯＳＦＥＴＱ２のソース及びゲートには電源電圧ＶＢが、Ｐ型チャネルＭＯＳＦＥＴＱ２のドレインには抵抗Ｒ２がそれぞれ接続されている。また、抵抗Ｒ１には、保護用のツエナーダイオードＺＤ１が、抵抗Ｒ２には、保護用のツエナーダイオードＺＤ２がそれぞれ並列に接続されている。
【００１４】
Ｐ型チャネルＭＯＳＦＥＴＱ１と抵抗Ｒ１との接続点Ａは、共通電位ＣＯＭ基準で動作するローサイド側の信号検出回路である比較器ＣＯＭＰ２の非反転入力端子に、Ｐ型チャネルＭＯＳＦＥＴＱ２と抵抗Ｒ２との接続点ＲＥＦは、比較器ＣＯＭＰ２の反転入力端子にそれぞれ接続されている。比較器ＣＯＭＰ２には、数Ｖ程度のオフセット電圧が設定されており、比較器ＣＯＭＰ２は、接続点Ａの電圧信号Ａが接続点ＲＥＦの電圧ＶＲＥＦをオフセット電圧以上上回ると、ハイレベル信号を出力する。
【００１５】
ハイサイド側の浮遊電位ＨＳ基準で動作するハイサイド側検出回路１０の出力端子は、同様に浮遊電位ＨＳ基準で動作するフィルタ回路１１を介してＰ型チャネルＭＯＳＦＥＴＱ１のゲートに接続されている。なお、フィルタ回路１１は、例えばハイサイド側検出回路１０が短絡保護回路である場合には、突入電流による誤検出を防止するために設けられており、フィルタ回路１１の出力が短絡検出信号となる。ハイサイド側検出回路１０から出力される検出信号は、検出時にローレベルであり、Ｐ型チャネルＭＯＳＦＥＴＱ１のゲートは、ソース（電源電圧ＶＢ）に対して閾値以下の負電位にバイアスされる。これにより、Ｐ型チャネルＭＯＳＦＥＴＱ１はＯＮ状態となり、抵抗Ｒ１に電流が流れて接続点Ａに信号電圧ＶＡが発生する。すなわち、第１の直列回路は、ハイサイド側で検出された浮遊電位基準の検出信号をローサイド側に伝達する信号伝達回路として機能する。
【００１６】
一方、Ｐ型チャネルＭＯＳＦＥＴＱ２は、ソース及びゲートがいずれも電源電圧ＶＢに接続されているため、常にＯＦＦ状態である。従って、Ｐ型チャネルＭＯＳＦＥＴＱ２と抵抗Ｒ２との接続点ＲＥＦの電圧ＶＲＥＦは、ハイサイド側検出回路１０から出力される検出信号によって変化することがない基準電圧として機能する。すなわち、第２の直列回路は、基準電圧を生成する基準電圧生成回路として機能する。
【００１７】
接続点Ａに発生する信号電圧ＶＡは、比較器ＣＯＭＰ２によって接続点ＲＥＦの電圧ＶＲＥＦと比較され、信号電圧ＶＡが電圧ＶＲＥＦを上回るとハイレベル信号が出力される。これにより、ハイサイド側検出回路１０で検出された浮遊電位基準の検出信号は、レベルダウン回路３０によって共通電位ＣＯＭ基準の検出信号に変換されてローサイド側に伝送される。
【００１８】
図２（ａ）に示すように、浮遊電位ＨＳが高圧に振れると、図２（ｂ）に示すように、Ｐ型チャネルＭＯＳＦＥＴＱ１の寄生静電容量ＣＰ１によって抵抗Ｒ１に寄生電流が流れる。これにより、図２（ｃ）に示すように、接続点Ａに信号電圧ＶＡが立ち上がる。この際、Ｐ型チャネルＭＯＳＦＥＴＱ２の寄生静電容量ＣＰ２によって抵抗Ｒ２にも寄生電流が流れ、図２（ｄ）に示すように、接続点ＲＥＦの電圧ＶＲＥＦも立ち上がる。ここで、Ｐ型チャネルＭＯＳＦＥＴＱ１の寄生静電容量ＣＰ１とＰ型チャネルＭＯＳＦＥＴＱ２の寄生静電容量ＣＰ２とは、同一であると共に、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とは同一である。従って、図２（ｃ）、（ｄ）に示すように、接続点Ａに発生する信号電圧ＶＡの電圧波形と、接続点ＲＥＦに発生する電圧ＶＲＥＦの電圧波形とはほぼ同一波形となり、浮遊電位ＨＳに起因する信号電圧ＶＡの変動が電圧ＶＲＥＦによってキャンセルされる。これにより、図２（ｅ）に示すように、接続点Ａに発生する信号電圧ＶＡと、接続点ＲＥＦに発生する電圧ＶＲＥＦとの差分は、遊電位ＨＳが高圧に振れてＰ型チャネルＭＯＳＦＥＴＱ１の寄生静電容量ＣＰ１によって抵抗Ｒ１に寄生電流が流れても、ほぼ０Ｖとなり、比較器ＣＯＭＰ２に設定されているオフセット電圧を超えることがなく、ローサイド側の信号検出回路である比較器ＣＯＭＰ２によるｄＶ／ｄｔ誤動作を防止することができる。なお、比較器ＣＯＭＰ２に設定されているオフセット電圧を超えない範囲であれば、Ｐ型チャネルＭＯＳＦＥＴＱ１及びＰ型チャネルＭＯＳＦＥＴＱ２のそれぞれの寄生静電容量ＣＰ１、ＣＰ２や、抵抗Ｒ１及び抵抗Ｒ２のそれぞれの抵抗値が多少異なっていても良い。
【００１９】
図３には、浮遊電位ＨＳが高圧に振れたタイミングで、正規信号が伝達されたケースが、図４には、浮遊電位ＨＳが高圧に振れた直後に、正規信号が伝達されたケースがそれぞれ示されている。いずれのケースでも正規信号によってＰ型チャネルＭＯＳＦＥＴＱ１がオン状態となって、図３（ｂ）及び図４（ｂ）に示すように、接続点Ａの信号電圧ＶＡが寄生静電容量ＣＰ１による電圧変化を超えて大きく立ち上がる。これにより、接続点Ａに発生する信号電圧ＶＡと、図３（ｃ）及び図４（ｃ）に示す接続点ＲＥＦに発生する電圧ＶＲＥＦとの差分は、図３（ｄ）及び図４（ｄ）に示すように、比較器ＣＯＭＰ２に設定されているオフセット電圧を超え、共通電位ＣＯＭ基準の検出信号に変換されてローサイド側に伝送される。
【００２０】
以上説明したように、第１の実施の形態によれば、浮遊電位ＨＳを基準とするハイサイド側で検出された検出信号を、共通電位ＣＯＭを基準とするローサイド側に伝達するレベルダウン回路３０であって、ハイサイド側の電源電圧ＶＢと共通電位ＣＯＭとの間に接続され、ハイサイド側で検出された検出信号を、共通電位ＣＯＭを基準とする電圧信号ＶＡに変換する第１の直列回路（Ｐ型チャネルＭＯＳＦＥＴＱ１、抵抗Ｒ１）と、浮遊電位ＨＳに起因する電圧信号ＶＡの変動をキャンセルする基準電圧ＶＲＥＦを生成する基準電圧生成回路（Ｐ型チャネルＭＯＳＦＥＴＱ２、抵抗Ｒ２）と、第１の直列回路によって変換された電圧信号ＶＡと基準電圧生成回路によって生成された基準電圧ＶＲＥＦとを比較することで共通電位ＣＯＭを基準とする検出信号を生成する比較器ＣＯＭＰ２とを備えている。
この構成により、ハイサイド側の浮遊電位ＨＳの変化に起因したローサイド側の信号検出回路（比較器ＣＯＭＰ２）の誤検出を防止することができ、ハイサイド側で検出した検出信号を確実にローサイド側に伝達することができるという効果を奏する。
【００２１】
さらに、第１の実施の形態によれば、基準電圧生成回路は、ハイサイド側の電源電圧ＶＢと共通電位ＣＯＭとの間に第１の直列回路と並列に接続された第２の直列回路で構成されている。
この構成により、浮遊電位ＨＳに起因する電圧信号ＶＡの変動をキャンセルする基準電圧ＶＲＥＦを第１の直列回路と同じ条件で簡単に生成することができる。
【００２２】
さらに、第１の実施の形態によれば、第１の直列回路は、ハイサイド側で検出された検出信号によってオンオフされる第１の電界トランジスタ（Ｐ型チャネルＭＯＳＦＥＴＱ１）と、抵抗Ｒ１とを備え、第２の直列回路は、第１の電界トランジスタと略同一の寄生静電容量を有し、オフ状態に維持された第２の電界トランジスタ（Ｐ型チャネルＭＯＳＦＥＴＱ２）と、抵抗Ｒ１と略同一の抵抗値を有する抵抗Ｒ２とを備えている。
この構成により、簡単な回路構成で浮遊電位ＨＳに起因する電圧信号ＶＡの変動をキャンセルする基準電圧ＶＲＥＦを生成することができる。
【００２３】
（第２の実施の形態）
第２の実施の形態は、電力変換装置におけるハイサイド（高圧）側の半導体素子Ｑ３に流れる過電流を検出してハイサイド（高圧）側の半導体素子Ｑ３の駆動を停止させるハイサイド側短絡保護回路であり、図５を参照すると、ハイサイド側検出回路１０と、フィルタ回路１１と、第１の実施の形態のレベルダウン回路３０と、オア回路ＯＲ１と、保護保持時間作成回路１３と、パルス生成回路１４と、予備遮断回路１５とを備えている。半導体素子Ｑ３としては、ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が使用される。
【００２４】
ハイサイド側検出回路１０は、ハイサイド（高圧）側の半導体素子Ｑ３に流れる過電流を検出する回路であり、比較器ＣＯＭＰ３と、反転回路ＩＮＶ１とからなる。比較器ＣＯＭＰ３の反転入力端子は、基準電圧Ｖｒｅｆ２に、非反転入力端子は、半導体素子Ｑ３のドレインと、一方端が浮遊電位ＨＳに接続された検出抵抗ＲＳの他方端に接続されている。これにより、ハイサイド（高圧）側の半導体素子Ｑ３に流れる過電流が比較器ＣＯＭＰ３によって検出され、比較器ＣＯＭＰ３は過電流検出信号を出力する。
【００２５】
比較器ＣＯＭＰ３から出力された過電流検出信号は、反転回路ＩＮＶ１を介してフィルタ回路１１に入力され、フィルタ回路１１及びレベルダウン回路３０を介してローサイド側に伝達される。フィルタ回路１１は、突入電流による誤検出を防止するために設けられており、フィルタ回路１１の出力が短絡検出信号となる。フィルタ回路１１から出力された短絡検出信号は、ローサイド側に伝達され、オア回路ＯＲ１を介して共通電位ＣＯＭ基準で動作するローサイド側の保護保持時間作成回路１３に入力される。保護保持時間作成回路１３は、短絡検出信号が入力されると、自己復帰のための長時間の保護保持時間を生成し、生成した保護保持時間ハイレベルを維持するエラー信号を出力する。保護保持時間作成回路１３から出力されたエラー信号は、ローサイド側の外部（ＦＯ）端子から外部出力されると共に、パルス生成回路１４に入力される。
【００２６】
パルス生成回路１４は、共通電位ＣＯＭ基準で動作するローサイド側の回路であり、ハイサイド（高圧）側の半導体素子Ｑ３をオン／オフを制御するセット信号とリセット信号とを出力する。パルス生成回路１４からのセット信号は、図示しないレベルシフト回路と浮遊電位ＨＳの電圧変動ｄＶ／ｄｔ等による誤動作を抑制するフィルタ回路１６とを介してフリップフロップＦＦ１のセット端子Ｓに入力され、フリップフロップＦＦ１をセットする。パルス生成回路１４からのリセット信号は、図示しないレベルシフト回路と浮遊電位ＨＳの電圧変動ｄＶ／ｄｔ等による誤動作を抑制するフィルタ回路１７とオア回路ＯＲ３とを介してフリップフロップＦＦ１のリセット端子Ｒに入力され、フリップフロップＦＦ１をリセットする。
【００２７】
ハイサイド側の電源電圧ＶＢと浮遊電位ＨＳとの間には、Ｐ型チャネルＭＯＳＦＥＴＱ４と抵抗Ｒ３と抵抗Ｒ４とＮ型チャネルＭＯＳＦＥＴＱ５とからなる直列回路が接続されている。そして、Ｐ型チャネルＭＯＳＦＥＴＱ４とＮ型チャネルＭＯＳＦＥＴＱ５とのゲートが共にフリップフロップＦＦ１の出力端子Ｑが反転回路ＩＮＶ２を介して接続され、抵抗Ｒ３と抵抗Ｒ４との接続点がハイサイド（高圧）側の半導体素子Ｑ３のゲートに接続されている。従って、パルス生成回路１４からセット信号が出力されてフリップフロップＦＦ１がセットされると、ハイサイド（高圧）側の半導体素子Ｑ３がオンされ、パルス生成回路１４からリセット信号が出力されてフリップフロップＦＦ１がリセットされると、ハイサイド（高圧）側の半導体素子Ｑ３がオフされる。
【００２８】
パルス生成回路１４は、保護保持時間作成回路１３からエラー信号が入力されると、リセット信号を出力してハイサイド（高圧）側の半導体素子Ｑ３をオフさせ、オフ状態を保護保持時間作成回路１３で生成された保護保持時間維持させる。
【００２９】
短絡を検出した場合には、ローサイド側の保護保持時間作成回路１３によって長時間の保護保持時間を生成する必要があると共に、ローサイド側の出力（ＦＯ）端子から外部にエラー信号を出力する必要がある。なお、保護保持時間作成回路１３は、素子サイズの大きいハイサイド側で組むのは現実的ではなく、素子サイズの小さいローサイド側で組む必要がある。従って、ハイサイド側で短絡を検出した場合には、レベルダウン回路３０を用いて短絡検出信号をローサイド側に必ず伝達する必要がある。
【００３０】
仮に、ハイサイド側で短絡を検出し、そのままハイサイド側で半導体素子Ｑ３をオフさせた場合には、ローサイド側に短絡検出信号を伝達できない虞がある。フィルタ回路１１による遅延時間５００ｎｓとし、比較器ＣＯＭＰ２から過電流検出信号が出力された後、フィルタ回路１１から短絡検出信号が出力されるタイミングで半導体素子Ｑ３をオフさせた場合には、図６に示すように、配線インダクタンス分の影響で浮遊電位ＨＳが負電位に入ってしまう。すると、ハイサイド側の電源電圧ＶＢも浮遊電位ＨＳにつられて下がってしまい、結果的にハイサイド側の電源電圧ＶＢとローサイド側の共通電位ＣＯＭと間の電圧が低下し、接続点Ａの信号電圧ＶＡが比較器ＣＯＭＰ２のオフセット電圧を超えず、レベルダウン信号が伝わらなくなる場合がある。
【００３１】
そこで、上述のように第２の実施の形態では、ハイサイド側で短絡が検出されると、短絡検出信号をローサイド側に伝達し、ローサイド側からハイサイド（高圧）側の半導体素子Ｑ３をオフさせるように構成されている。第１の実施の形態のレベルダウン回路３０を用いることで、後段のフィルタ回路を除外することができるため、遮断、すなわちハイサイド側で半導体素子Ｑ３をオフさせるまでの遅延時間を低減させることができる。
【００３２】
また、第２の実施の形態では、万が一レベルダウン回路３０やローサイド側の素子が壊れていて、ハイサイド（高圧）側の半導体素子Ｑ３をオフさせることができない場合に備えて、予備遮断回路１５が設けられている。予備遮断回路１５は、比較器ＣＯＭＰ３からの過電流検出信号が予め設定された予備遮断時間継続すると、オア回路ＯＲ２を介してフリップフロップＦＦ１をリセットさせ、ハイサイド（高圧）側の半導体素子Ｑ３をオフさせる。なお、予備遮断時間は、フィルタ回路１１の遅延時間（例えば、５００ｎｓ）と、レベルダウンに伴う遅延時間（例えば、１００ｎｓ）と、レベルシフトに伴う遅延時間（例えば、２５０ｎｓ）とを考慮して設定されており、各遅延時間を加算した時間より長く、ハイサイド（高圧）側の半導体素子Ｑ３が破壊に至らない時間よりも短い時間（例えば、２μｓ程度）に設定されている。
【００３３】
以上説明したように、第２の実施の形態によれば、主電源電圧と浮遊電位ＨＳとの間に接続されたハイサイド側の半導体素子Ｑ３に流れる過電流を検出して半導体素子Ｑ３の駆動を停止させるハイサイド側短絡保護回路であって、過電流を検出して浮遊電位ＨＳを基準とする過電流検出信号を出力する過電流検出回路（ハイサイド側検出回路１０）と、過電流検出信号に基づいて短絡を検出して浮遊電位ＨＳを基準とする短絡検出信号を出力する短絡検出回路（フィルタ回路１１）と、浮遊電位ＨＳを基準とする短絡検出信号をローサイド側の共通電位ＣＯＭを基準とする短絡検出信号に変換するレベルダウン回路３０と、共通電位ＣＯＭを基準とする短絡検出信号に基づいて半導体素子Ｑ３の駆動を停止させるエラー信号を生成するエラー信号生成回路（保護保持時間作成回路１３）とを備えている。
この構成により、ハイサイド側で短絡を検出した場合に、短絡検出信号をローサイド側に確実に伝達することができる。
【００３４】
さらに、第２の実施の形態によれば、エラー信号が生成されなかったり、エラー信号によって半導体素子Ｑ３の駆動を停止させられなかったりした場合に、過電流検出信号に基づいて半導体素子Ｑ３の駆動を停止させる予備遮断回路１５を備えている。
この構成により、万が一、レベルダウン回路３０やローサイド側の素子が壊れていた場合でも、半導体素子Ｑ３をオフさせることができる。
【００３５】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
【符号の説明】
【００３６】
１０  ハイサイド側検出回路
１１  フィルタ回路
１２  フィルタ回路
１３  保護保持時間作成回路
１４  パルス生成回路
１５  予備遮断回路
１６  フィルタ回路
１７  フィルタ回路
２０  レベルダウン回路
３０  レベルダウン回路
ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ３  比較器
ＣＰ１、ＣＰ２  寄生静電容量
ＦＦ１  フリップフロップ
ＩＮＶ１、ＩＮＶ２  反転回路
ＯＲ１、ＯＲ２  オア回路
Ｑ１、Ｑ２  Ｐ型チャネルＭＯＳＦＥＴ
Ｑ３  半導体素子
Ｑ４  Ｐ型チャネルＭＯＳＦＥＴ
Ｑ５  Ｎ型チャネルＭＯＳＦＥＴ
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
ＺＤ１、ＺＤ２  ツエナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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