(57)【要約】【課題】試験時間を短縮し、さらに、不具合が発生している回路を特定することができる試験回路を提供する。【解決手段】メモリチップ試験回路は、内部回路が正常に動作しているか否かを表す第１の判定信号、および、読み出しデータと期待値データとが一致しているか否かを表す第２の判定信号を出力する判定回路と、第１の試験結果信号として、第１の判定信号の変化検出信号に応じて、第２の判定信号の変化検出信号とメモリクロックとを切り替えて出力する試験結果信号生成回路と、モード切替回路を通過する前後の書き込みデータが一致している第１の場合、かつ、メモリクロックが正常に動作している第２の場合か否かを表す切替信号、および、第１および第２の場合のうちの少なくとも一方ではない場合に固定値であるエラーデータを出力する不具合切り分け回路と、第２の試験結果信号として、切替信号に応じて、第１の試験結果信号とエラーデータとを切り替えて出力する試験結果出力回路とを備えている。【選択図】図１
2015028824.tif 000002
【特許請求の範囲】
【請求項１】
メモリチップと、前記メモリチップの動作を制御するロジックチップとを１つのパッケージに収納して所定のシステムを構成する半導体集積回路において、前記ロジックチップが備えるメモリチップ試験回路であって、
前記メモリチップの動作を制御するための、第１の書き込みデータ、制御信号、および、前記メモリチップからの読み出しデータに対する期待値データを生成するメモリチップ制御回路と、
前記メモリチップ制御回路および自分自身の内部回路が正常に動作しているか否かを表す第１の判定信号と、前記第１の判定信号に基づいて、前記読み出しデータと前記期待値データとが一致しているか否かを表す第２の判定信号とを出力する判定回路と、
第１の試験結果信号として、前記第１の判定信号の変化検出信号に応じて、前記内部回路が正常に動作している場合に前記第２の判定信号の変化検出信号を出力し、前記内部回路が正常に動作していない場合にメモリ読み出しクロックまたはメモリ書き込みクロックを出力する試験結果信号生成回路と、
前記第１の書き込みデータと、前記第１の書き込みデータが通常動作と試験動作とを切り替えるモード切替回路を通過した後の、前記メモリチップに入力される第２の書き込みデータとが一致している第１の場合、かつ、前記メモリ読み出しクロックおよび前記メモリ書き込みクロックが正常に動作している第２の場合か否かを表す切替信号と、前記第１および第２の場合のうちの少なくとも一方ではない場合に固定値であるエラーデータとを出力する不具合切り分け回路と、
第２の試験結果信号として、前記切替信号に応じて、前記第１の場合かつ前記第２の場合に前記第１の試験結果信号を出力し、前記第１および第２の場合のうちの少なくとも一方ではない場合に前記エラーデータを出力する試験結果出力回路とを備えていることを特徴とするメモリチップ試験回路。
【請求項２】
前記判定回路は、
前記メモリ読み出しクロックを２分周した分周クロックを生成する分周回路と、
前記分周クロックに応じて、前記メモリ読み出しクロックの１周期ごとに、前記読み出しデータと、前記読み出しデータの反転データとを切り替えて出力する読み出しデータ反転回路と、
前記読み出しデータ反転回路の出力信号と前記期待値データとを比較して、その比較結果を前記第１の判定信号として出力する読み出しデータ比較回路と、
前記第１の判定信号のパルス幅が前記メモリ読み出しクロックの１周期よりも長くなったことを検出し、その検出結果を前記第２の判定信号として出力するパルス幅検出回路とを備える請求項１に記載のメモリチップ試験回路。
【請求項３】
前記試験結果信号生成回路は、
前記第１の判定信号が変化するか否かを検出し、その検出結果として前記第１の判定信号の変化検出信号を出力する第１の判定信号の検出回路と、
前記第２の判定信号が変化するか否かを検出し、その検出結果として前記第２の判定信号の変化検出信号を出力する第２の判定信号の検出回路と、
前記第１の判定信号の変化検出信号に応じて、前記メモリ読み出しクロックまたは前記メモリ書き込みクロックと、前記第２の判定信号の変化検出信号とを切り替えて出力する第１のセレクタとを備える請求項１または２に記載のメモリチップ試験回路。
【請求項４】
前記不具合切り分け回路は、
前記第１の書き込みデータと前記第２の書き込みデータとを比較し、その比較結果である書き込みデータ比較信号を出力する書き込みデータ比較回路と、
前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作しているか否かを検出し、その検出結果であるクロック検出信号を出力するクロック検出回路と、
前記書き込みデータ比較信号に応じて、前記第１および第２の書き込みデータが不一致の場合に第１の固定値を出力し、前記第１および第２の書き込みデータが一致する場合に前記読み出しデータを出力する第２のセレクタと、
前記クロック検出信号に応じて、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックの少なくとも一方に不具合がある場合に第２の固定値を出力し、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作している場合に前記第２のセレクタの出力信号を出力する第３のセレクタと、
前記書き込みデータ比較信号と前記クロック検出信号との論理をとって前記切替信号として出力する論理回路と、
前記第３のセレクタの出力信号をパラレルシリアル変換して前記エラーデータとして出力するパラレルシリアル変換回路とを備える請求項１〜３のいずれか１項に記載のメモリチップ試験回路。
【請求項５】
前記試験結果出力回路は、
前記切替信号に応じて、前記第１および第２の書き込みデータが不一致の場合、および、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックの少なくとも一方に不具合がある場合に前記エラーデータを出力し、前記第１および第２の書き込みデータが一致し、かつ、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作している場合に前記第１の試験結果信号を出力する第４のセレクタを備える請求項１〜４のいずれか１項に記載のメモリチップ試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリチップとロジックチップとを１つのパッケージに収納して所定のシステムを構成するＳｉＰ（システム・イン・パッケージ）構成の半導体集積回路において、メモリチップの機能の試験を行うメモリチップ試験回路に関するものである。
【背景技術】
【０００２】
メモリチップと、メモリチップに記憶されたデータを使用して、画像処理等の所定の機能を実行するロジックチップとを１つのパッケージに収納して所定のシステムを構成するＳｉＰ構成の半導体集積回路が利用されている。
【０００３】
以下、従来のＳｉＰ構成の半導体集積回路について一例を挙げて説明する。
【０００４】
図１０は、従来のＳｉＰ構成の半導体集積回路１１０の構成を表すブロック図である。同図に示す半導体集積回路１１０は、特許文献１の図２に記載されたものの概略図であり、メモリチップ１１２と、ロジックチップ１１４とが１つのパッケージ１１６に収納されて、所定のシステムを構成している。
【０００５】
ロジックチップ１１４は、所定の機能を実行する論理回路１１８と、メモリチップ１１２の動作試験を行うメモリチップ試験回路１２０と、論理回路１１８からのアクセス信号とメモリチップ試験回路１２０からのテスト用アクセス信号との切替を行うセレクタ／入出力回路１２２とを備えている。
メモリチップ試験回路１２０からセレクト信号ＳＥＬが出力され、セレクタ／入出力回路１２２に入力される。セレクタ／入出力回路１２２は、セレクト信号ＳＥＬに応じて、通常動作時に、論理回路１１８からのアクセス信号とメモリチップ１１２の対応する各信号とを接続し、メモリチップ試験時に、メモリチップ試験回路１２０からのテスト用アクセス信号とメモリチップ１１２の対応する各信号とを接続するように切り替える。
【０００６】
続いて、図１１は、図１０に示すメモリチップ試験回路１２０の構成を表すブロック図である。同図に示すメモリチップ試験回路１２０は、特許文献１の図５に記載されたものの概略図であり、テスト用アクセス信号、期待値データＥＸＶ等を生成するメモリチップ制御回路１２４と、メモリチップ１１２からのリードデータと期待値ＥＸＶとが一致するか否かを判定する判定回路１２６と、不一致の時の判定結果ＥＲＲＯＲを保持するフリップフロップ（ＦＦ）１２８およびＯＲ回路１３０を有するテストデータ判定回路１３２とを備えている。
メモリチップ試験回路１２０は，さらに，メモリチップの初期化を行う初期化回路１３４と、メモリチップ制御回路１２４やテストデータ判定回路１３２の機能チェックを行うセルフテスト回路１３６と、試験モードの設定を行う試験モード設定回路１３８とを備えている。
【０００７】
メモリチップ試験回路１２０では、メモリチップ試験時に、初期化回路１３４によりメモリチップ１１２の初期化が行われ、続いて、セルフテスト回路１３６により、メモリチップ試験回路１２０の内部回路の機能チェックが行われる。その後、試験モード設定回路１３８により、試験モードの設定が行われると、メモリチップ制御回路１２４により、試験モードに応じてメモリチップ１１２の試験が行われ、テストデータ判定回路１３２により、試験結果信号が保持されて、外部に出力される。
【０００８】
上記のように、特許文献１の半導体集積回路１１０では、メモリチップ試験回路１２０によるメモリチップ試験時に、メモリチップ１１２の初期化、メモリチップ試験回路１２０のセルフテスト、メモリチップ１１２の試験が、この順序でシーケンシャルに実施される。そのため、テスト時間が長くなり、テストコストが増大するという問題点があった。
また、特許文献１のメモリチップ試験回路１２０では、試験結果信号からメモリチップ１１２に不良ビットが存在するか否かの判定結果しか分からない。そのため、メモリチップ１１２や、セレクタ／入出力回路１２２、メモリチップ試験回路１２０の内部回路うちのどの回路に不具合が発生しているのかを特定することが非常に困難であるという問題点もあった。
【０００９】
なお、本発明に関連性のある先行技術文献として、特許文献１の他に、特許文献２〜４等がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−７７２９６号公報
【特許文献２】特開平１１−２６００９６号公報
【特許文献３】特開平１１−２６００９８号公報
【特許文献４】特開２００８−１０２７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、前記従来技術の問題点を解消し、試験時間を短縮し、さらに、不具合が発生している回路を特定することができるメモリチップ試験回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、メモリチップと、前記メモリチップの動作を制御するロジックチップとを１つのパッケージに収納して所定のシステムを構成する半導体集積回路において、前記ロジックチップが備えるメモリチップ試験回路であって、
前記メモリチップの動作を制御するための、第１の書き込みデータ、制御信号、および、前記メモリチップからの読み出しデータに対する期待値データを生成するメモリチップ制御回路と、
前記メモリチップ制御回路および自分自身の内部回路が正常に動作しているか否かを表す第１の判定信号と、前記第１の判定信号に基づいて、前記読み出しデータと前記期待値データとが一致しているか否かを表す第２の判定信号とを出力する判定回路と、
第１の試験結果信号として、前記第１の判定信号の変化検出信号に応じて、前記内部回路が正常に動作している場合に前記第２の判定信号の変化検出信号を出力し、前記内部回路が正常に動作していない場合にメモリ読み出しクロックまたはメモリ書き込みクロックを出力する試験結果信号生成回路と、
前記第１の書き込みデータと、前記第１の書き込みデータが通常動作と試験動作とを切り替えるモード切替回路を通過した後の、前記メモリチップに入力される第２の書き込みデータとが一致している第１の場合、かつ、前記メモリ読み出しクロックおよび前記メモリ書き込みクロックが正常に動作している第２の場合か否かを表す切替信号と、前記第１および第２の場合のうちの少なくとも一方ではない場合に固定値であるエラーデータとを出力する不具合切り分け回路と、
第２の試験結果信号として、前記切替信号に応じて、前記第１の場合かつ前記第２の場合に前記第１の試験結果信号を出力し、前記第１および第２の場合のうちの少なくとも一方ではない場合に前記エラーデータを出力する試験結果出力回路とを備えていることを特徴とするメモリチップ試験回路を提供するものである。
【００１３】
ここで、前記判定回路は、
前記メモリ読み出しクロックを２分周した分周クロックを生成する分周回路と、
前記分周クロックに応じて、前記メモリ読み出しクロックの１周期ごとに、前記読み出しデータと、前記読み出しデータの反転データとを切り替えて出力する読み出しデータ反転回路と、
前記読み出しデータ反転回路の出力信号と前記期待値データとを比較して、その比較結果を前記第１の判定信号として出力する読み出しデータ比較回路と、
前記第１の判定信号のパルス幅が前記メモリ読み出しクロックの１周期よりも長くなったことを検出し、その検出結果を前記第２の判定信号として出力するパルス幅検出回路とを備えることが好ましい。
【００１４】
また、前記試験結果信号生成回路は、
前記第１の判定信号が変化するか否かを検出し、その検出結果として前記第１の判定信号の変化検出信号を出力する第１の判定信号の検出回路と、
前記第２の判定信号が変化するか否かを検出し、その検出結果として前記第２の判定信号の変化検出信号を出力する第２の判定信号の検出回路と、
前記第１の判定信号の変化検出信号に応じて、前記メモリ読み出しクロックまたは前記メモリ書き込みクロックと、前記第２の判定信号の変化検出信号とを切り替えて出力する第１のセレクタとを備えることが好ましい。
【００１５】
また、前記不具合切り分け回路は、
前記第１の書き込みデータと前記第２の書き込みデータとを比較し、その比較結果である書き込みデータ比較信号を出力する書き込みデータ比較回路と、
前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作しているか否かを検出し、その検出結果であるクロック検出信号を出力するクロック検出回路と、
前記書き込みデータ比較信号に応じて、前記第１および第２の書き込みデータが不一致の場合に第１の固定値を出力し、前記第１および第２の書き込みデータが一致する場合に前記読み出しデータを出力する第２のセレクタと、
前記クロック検出信号に応じて、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックの少なくとも一方に不具合がある場合に第２の固定値を出力し、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作している場合に前記第２のセレクタの出力信号を出力する第３のセレクタと、
前記書き込みデータ比較信号と前記クロック検出信号との論理をとって前記切替信号として出力する論理回路と、
前記第３のセレクタの出力信号をパラレルシリアル変換して前記エラーデータとして出力するパラレルシリアル変換回路とを備えることが好ましい。
【００１６】
また、前記試験結果出力回路は、
前記切替信号に応じて、前記第１および第２の書き込みデータが不一致の場合、および、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックの少なくとも一方に不具合がある場合に前記エラーデータを出力し、前記第１および第２の書き込みデータが一致し、かつ、前記メモリ書き込みクロックおよび前記メモリ読み出しクロックが正常に動作している場合に前記第１の試験結果信号を出力する第４のセレクタを備えることが好ましい。
【発明の効果】
【００１７】
本発明によれば、初期化の後、メモリチップの試験を実施する時同時に、メモリチップ試験回路の内部回路、モード切替回路等の試験（セルフテスト）を実施することができる。そのため、従来よりも試験時間を短縮することができ、試験コストを削減することができる。
また、本発明では、不具合発生時に、第２の試験結果信号に基づいて、不具合が発生している概略箇所を特定することができる。これにより、不具合発生時のデバッグ時間を短縮することができ、デバッグ効率を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明のメモリチップ試験回路１８を搭載する半導体集積回路１０の構成を表す一実施形態のブロック図である。
【図２】図１に示す判定回路２８の構成を表す回路図である。
【図３】正常動作時の判定回路２８の動作を表すタイミングチャートである。
【図４】読み出しデータが不一致の場合の判定回路２８の動作を表すタイミングチャートである。
【図５】メモリチップ制御回路および判定回路２８の内部回路のいずれか一方が正常に動作していない場合の判定回路２８の動作を表すタイミングチャートである。
【図６】図１に示す試験結果信号生成回路３０の構成を表す回路図である。
【図７】図１に示す不具合切り分け回路３２の構成を表す回路図である。
【図８】図１に示す試験結果出力回路３４の構成を表す回路図である。
【図９】従来のメモリチップ試験回路１２０と本発明のメモリチップ試験回路１８の処理の流れの違いを表す概念図である。
【図１０】従来のＳｉＰ構成の半導体集積回路１１０の構成を表すブロック図である。
【図１１】図１０に示すメモリチップ試験回路１２０の構成を表すブロック図である。
【発明を実施するための形態】
【００１９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のメモリチップ試験回路を詳細に説明する。
【００２０】
図１は、本発明のメモリチップ試験回路１８を搭載する半導体集積回路１０の構成を表す一実施形態のブロック図である。同図に示す半導体集積回路１０は、メモリチップ１２と、ロジックチップ１４とを１つのパッケージ１６に収納して所定のシステムを構成するＳｉＰ構成のものである。
パッケージ１６内において、ロジックチップ１４の各信号（制御信号、書き込みデータ、読み出しデータ）は、対応するメモリチップ１２の各信号に接続されている。
【００２１】
メモリチップ１２は、例えば、ＤＲＡＭ（ダイナミックＲＡＭ（ランダム・アクセス・メモリ））、ＳＲＡＭ（スタティックＲＡＭ）、ＰＲＡＭ（プログラマブルＲＡＭ）等の各種構成の半導体メモリを１チップ化したものである。
【００２２】
ロジックチップ１４は、メモリチップ１２の動作（メモリチップ１２へのデータの書き込みおよびメモリチップ１２からのデータの読み出し）を制御する機能を含む、所定の機能を実行するロジック回路を１チップ化したものである。
ロジックチップ１４は、通常動作時に、メモリチップ１２の動作を制御する制御回路を含む内部回路（図示省略）と、試験動作時に、メモリチップ１２の試験を行うメモリチップ試験回路１８と、メモリチップ試験回路１８から出力されるモード切替信号（図示省略）に応じて、通常動作と試験動作とを切り替えるモード切替回路２０とを備えている。
【００２３】
半導体集積回路１０では、通常動作時に、モード切替回路２０により、モード切替信号に応じて、ロジックチップ１４の内部回路の各信号とメモリチップ１２の対応する各信号とが接続されるように切り替えられる。これにより、メモリチップ１２の動作は、ロジックチップ１４の内部回路によって制御される。
一方、試験動作時には、モード切替回路２０により、モード切替信号に応じて、メモリチップ試験回路１８の各信号とメモリチップ１２の対応する各信号とが接続されるように切り替えられる。これにより、メモリチップ１２の動作は、メモリチップ試験回路１８によって制御される。
【００２４】
次に、メモリチップ試験回路１８について説明する。
【００２５】
メモリチップ試験回路１８は、試験動作時に、メモリチップ１２、メモリチップ試験回路１８の内部回路、ロジックチップ１４のモード切替回路２０等の試験を行うための各種の試験用信号を生成して試験を行い、その試験結果信号を出力する。メモリチップ試験回路１８は、初期化回路２２と、試験モード設定回路２４と、メモリチップ制御回路２６と、判定回路２８と、試験結果信号生成回路３０と、不具合切り分け回路３２と、試験結果出力回路３４とを備えている。
【００２６】
初期化回路２２は、メモリチップ試験回路１８の外部から入力される信号Ｓ１に従って、メモリチップ１２と、メモリチップ試験回路１８の内部回路の初期化を行うものである。
【００２７】
試験モード設定回路２４は、メモリチップ試験回路１８の外部から入力される信号Ｓ２に従って、試験動作時の、書き込みデータＷ＿Ｄａｔａと、それ以外の、メモリアドレス、データ書き込み信号およびデータ読み出し信号等の制御信号ｅｔｃと、期待値データ等をどのように制御するのかを決定する試験モードの設定を行うものである。
従来から各種の試験モードが使用されているが、試験モード設定回路２４は、従来公知の試験モードを含む、各種の試験モードを採用することができる。
【００２８】
信号Ｓ１，Ｓ２は、例えば、ロジックチップ１４の内部回路からメモリチップ試験回路１８へ入力してもよいし、あるいは、パッケージ１６の外部ピンからメモリチップ試験回路１８へ直接入力してもよい。
【００２９】
メモリチップ制御回路２６は、初期化時、および、試験動作時に、メモリチップ１２の動作を制御するための、書き込みデータＷ＿Ｄａｔａおよび制御信号ｅｔｃと、メモリチップ１２からの読み出しデータに対する期待値データとを生成するものである。
【００３０】
試験動作時には、まず、初期化回路２２により、信号Ｓ１に従って、メモリチップ１２と、メモリチップ試験回路１８の内部回路の初期化が行われる。
【００３１】
メモリチップ制御回路２６は、初期化回路２２から入力される初期化信号に従って、書き込みデータＷ＿Ｄａｔａおよび制御信号ｅｔｃを生成する。これらの信号に応じて、メモリチップ１２が初期化される。
図１では、煩雑さを避けるために省略しているが、判定回路２８、試験結果信号生成回路３０および不具合切り分け回路３２も初期化信号によって初期化される。
また、モード切替回路２０は、初期化信号に従って、メモリチップ試験回路１８の各信号とメモリチップ１２の対応する各信号とを接続するように切り替えられる。
【００３２】
続いて、試験モード設定回路２４により、信号Ｓ２に従って、試験モードの設定が行われる。この試験モードの設定に応じて、メモリチップ試験回路１８により、メモリチップ１２の試験が行われる。
メモリチップ制御回路２６は、試験動作時に、メモリチップ１２に供給する、書き込みデータＷ＿Ｄａｔａ、制御信号ｅｔｃに加えて、メモリチップ１２からの読み出しデータと比較照合するための期待値データを生成する。これにより、メモリチップ１２の試験が行われ、かつ、メモリチップ試験回路１８、ロジックチップ１４の内部回路、ロジックチップ１４のモード切替回路２０等の試験（セルフテスト）が同時に行われる。
【００３３】
判定回路２８は、メモリチップ１２からの読み出しデータ（本実施形態の場合、不具合切り分け回路３２を通過した読み出しデータＲ＿Ｄａｔａ）を、メモリ読み出しクロックの１周期ごとに反転させたデータと、期待値データ（メモリチップ制御回路２６により生成される書き込みデータＷ＿Ｄａｔａと等しいデータ）とを比較し、その比較結果として、メモリ読み出しクロックの１周期ごとに、意図的に一致状態と不一致状態とを交互に発生させることにより、メモリチップ制御回路２６および判定回路２８（自分自身）の内部回路が正常に動作しているか否かを表す判定信号Ａ（第１の判定信号）を生成し、この判定信号Ａに基づいて、読み出しデータとその期待値データとが一致しているか否かを表す判定信号Ｂ（第２の判定信号）を生成するものである。
【００３４】
判定信号Ａは、メモリチップ制御回路２６および判定回路２８の内部回路が正常に動作している正常動作時に、メモリ読み出しクロックの１周期ごとに、Ｌ（一致状態）、Ｈ（不一致状態）をトグルし、メモリチップ制御回路２６および判定回路２８の内部回路が正常に動作していない異常動作時に、Ｌ固定もしくはＨ固定になる信号である。
判定信号Ｂは、メモリチップ１２からの読み出しデータとメモリチップ１２への書き込みデータとが一致していない場合、言い換えると、メモリ読み出しクロックの１周期ごとに、判定信号ＡがＬ、Ｈをトグルする正常な動作をしていない異常動作時に、判定信号Ａのパルス幅がメモリ読み出しクロックの１周期よりも長くなっていることを検出する信号である。
【００３５】
試験結果信号生成回路３０は、第１の試験結果信号Ｃとして、判定信号Ａの変化検出信号に応じて、つまり、メモリチップ制御回路２６および判定回路２８の内部回路が正常に動作しているか否かに応じて、ロジックチップ１４の内部回路により生成されるメモリ読み出しクロックまたはメモリ書き込みクロックと、判定信号Ｂの変化検出信号とを切り替えて出力するものである。
試験結果信号生成回路３０は、第１の試験結果信号Ｃとして、メモリチップ制御回路２６および判定回路２８の内部回路が正常動作している場合に判定信号Ｂの変化検出信号を出力し、メモリチップ制御回路２６および判定回路２８の内部回路が正常動作していない場合にメモリ読み出しクロックまたはメモリ書き込みクロックを出力する。
【００３６】
不具合切り分け回路３２は、メモリチップ制御回路２６により生成された書き込みデータＷ＿Ｄａｔａ（第１の書き込みデータ）と、この書き込みデータＷ＿Ｄａｔａがモード切替回路２０を通過した後の、メモリチップ１２に入力される書き込みデータＷＢ＿Ｄａｔａ（第２の書き込みデータ）とを比較して、両者が一致しているか否かを検出し、かつ、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常に動作しているか否か（停止しているか否か）を検出するものである。書き込みデータＷ＿Ｄａｔａと、メモリチップ１２への書き込みデータＷＢ＿Ｄａｔａは論理的に等しいデータである。不具合切り分け回路３２からは、切替信号ＳＷ、読み出しデータＲ＿Ｄａｔａ、エラーデータＥｒ＿Ｄａｔａが出力される。
【００３７】
切替信号ＳＷは、書き込みデータＷ＿Ｄａｔａ，ＷＢ＿Ｄａｔａが一致する第１の場合、かつ、メモリ読み出しクロックおよびメモリ書き込みクロックが正常に動作している第２の場合か否かを表す信号である。
読み出しデータＲ＿Ｄａｔａは、メモリチップ１２からの読み出しデータが不具合切り分け回路３２を通過した後のデータである。第１の場合かつ第２の場合に、メモリチップ１２からの読み出しデータと、読み出しデータＲ＿Ｄａｔａは論理的に等しいデータである。
エラーデータＥｒ＿Ｄａｔａは、第１および第２の場合のうちの少なくとも一方ではない場合に出力される固定値（本実施形態の場合、固定値Ａ，Ｂのいずれか一方のパラレルデータをシリアルデータに変換したもの）である。
【００３８】
不具合切り分け回路３２は、図１に示すように、さらに、メモリチップ制御回路２６により生成された制御信号ｅｔｃと、この制御信号ｅｔｃがモード切替回路２０を通過した後の、メモリチップ１２に入力される制御信号ｅｔｃとを比較して、両者が一致しているか否かを検出してもよい。
【００３９】
試験結果出力回路３４は、第２の試験結果信号として、切替信号ＳＷに応じて、第１の試験結果信号Ｃと、エラーデータＥｒ＿Ｄａｔａとを切り替えて出力するものである。
試験結果出力回路３４は、第２の試験結果信号として、切替信号ＳＷがＨの場合、つまり、第１の場合かつ第２の場合に第１の試験結果信号Ｃを出力する。一方、試験結果出力回路３４は、切替信号ＳＷがＬの場合、つまり、第１および第２の場合のうちの少なくとも一方ではない場合に、エラーデータＥｒ＿Ｄａｔａを出力する。
【００４０】
第２の試験結果信号は、例えば、メモリチップ試験回路１８からロジックチップ１４の内部回路へ出力して処理してもよいし、あるいは、メモリチップ試験回路１８からパッケージ１６の外部ピンを介して外部へ直接出力し、外部でモニタしてもよい。
【００４１】
次に、判定回路２８について説明する。
【００４２】
図２は、図１に示す判定回路２８の構成を表す回路図である。同図に示す判定回路２８は、分周回路３６と、読み出しデータ反転回路３８と、読み出しデータ比較回路４２と、パルス幅検出回路４４とを備えている。
【００４３】
分周回路３６は、メモリ読み出しクロックを２分周した分周クロックを生成するものであり、インバータ４６と、フリップフロップ（ＦＦ）４８とを備えている。
ＦＦ４８のリセット端子ＲＢには初期化信号が入力され、クロック入力端子にはメモリ読み出しクロックが入力される。ＦＦ４８のデータ出力端子Ｑから分周クロックが出力され、分周クロックは、インバータ４６により反転されてＦＦ４８のデータ入力端子Ｄに入力される。
【００４４】
分周回路３６では、初期化信号がＬになると、ＦＦ４８が初期化され、分周クロックはＬになる。これに応じて、インバータ４６の出力信号（分周クロックの反転信号）はＨになる。
初期化信号がＨになった後、インバータ４６の出力信号のＨが、メモリ読み出しクロックの立ち上がりエッジに同期してＦＦ４８に保持され、分周クロックはＨになる。つまり、分周クロックは、ＬからＨに反転する。これ以後、分周クロックは、メモリ読み出しクロックに同期してＨ，Ｌの反転を繰り返す。つまり、分周クロックとして、メモリ読み出しクロックを２分周した信号が生成される。
【００４５】
読み出しデータ反転回路３８は、分周クロックのＬ，Ｈに応じて、メモリ読み出しクロックの１周期ごとに、メモリチップ１２からの読み出しデータＲ＿Ｄａｔａと、その反転データとを切り替えて出力するものであり、インバータ５０と、セレクタ５２とを備えている。
インバータ５０には読み出しデータＲ＿Ｄａｔａが入力される。セレクタ５２の入力端子Ａ０には読み出しデータＲ＿Ｄａｔａが入力され、入力端子Ａ１にはインバータ５０の出力信号が入力され、選択入力端子には分周クロックが入力される。
【００４６】
読み出しデータ反転回路３８では、分周クロックがＬになると、セレクタ５２で入力端子Ａ０が選択され、セレクタ５２から読み出しデータＲ＿Ｄａｔａがそのまま出力される。一方、分周クロックがＨになると、セレクタ５２で入力端子Ａ１が選択され、セレクタ５２からインバータ５０の出力信号、つまり、読み出しデータＲ＿Ｄａｔａの反転データが出力される。
これ以後、セレクタ５２の出力信号として、分周クロックのＬ，Ｈに応じて、つまり、メモリ読み出しクロックの１周期ごとに、読み出しデータＲ＿Ｄａｔａとその反転データとが交互に出力される。
【００４７】
読み出しデータ比較回路４２は、読み出しデータ反転回路３８の出力信号と期待値データとを比較して、その比較結果を判定信号Ａとして出力するものであり、ＦＦ５４，５６と、ＥＸＯＲ回路５８と、ＯＲ回路６０とを備えている。
ＦＦ５４，５６のリセット端子ＲＢには初期化信号が入力され、クロック入力端子にはメモリ読み出しクロックが入力される。ＦＦ５４，５６のデータ入力端子Ｄには、それぞれ、読み出しデータ反転回路３８の出力信号および期待値データが入力される。ＥＸＯＲ回路５８には、ＦＦ５４，５６の出力信号、つまり、メモリ読み出しクロックの立ち上がりエッジに同期された、読み出しデータ反転回路３８の出力信号および期待値データが入力される。ＯＲ回路６０には、ＥＸＯＲ回路５８の出力信号が入力され、ＯＲ回路６０からは判定信号Ａが出力される。
【００４８】
読み出しデータ比較回路４２では、初期化信号がＬになると、ＦＦ５４，５６が初期化され、ＦＦ５４，５６の出力信号はＬになる。
初期化信号がＨになった後、読み出しデータ反転回路３８の出力信号と、期待値データとは、それぞれ、メモリ読み出しクロックの立ち上がりエッジに同期してＦＦ５４，５６に保持される。つまり、ＦＦ５４，５６の出力信号は、メモリ読み出しクロックの１周期の時間だけ読み出しデータ反転回路３８の出力信号と、期待値データとを遅延したものである。
ＦＦ５４，５６から出力される、読み出しデータ反転回路３８の出力信号と、期待値データとが一致すると、ＥＸＯＲ回路５８からＬが出力され、両者が不一致であれば、ＥＸＯＲ回路５８からＨが出力される。つまり、ＥＸＯＲ回路５８の出力信号は、読み出しデータＲ＿Ｄａｔａと期待値データとが一致している場合に、メモリ読み出しクロックの１周期ごとに、意図的に一致状態と不一致状態とが交互に発生され、Ｌ，Ｈの反転が繰り返された信号になる。
このように、メモリ読み出しクロックの１周期ごとに、読み出しデータＲ＿Ｄａｔａを反転させた反転データと、期待値データとを比較することにより、一致の場合の出力と不一致の場合の出力の両方を確認することができるため、判定信号Ａに基づいて、期待値データを生成するメモリチップ試験回路１８の内部回路、および、判定回路２８の内部回路に不具合が発生しているか否かを検出することができる。
ＥＸＯＲ回路５８の出力信号は、図２の例では、さらにＯＲ回路６０を通過して、判定信号Ａとして判定回路２８から出力される。
【００４９】
パルス幅検出回路４４は、判定信号ＡのＨのパルス幅が、メモリ読み出しクロックの１周期の時間よりも長くなった（本実施形態の場合、２周期以上の時間となった）こと、つまり、読み出しデータＲ＿Ｄａｔａの不一致が発生したことを検出して、その検出結果を判定信号Ｂとして出力するものであり、ＦＦ６２と、ＡＮＤ回路６４とを備えている。
ＦＦ６２のリセット端子ＲＢには初期化信号が入力され、クロック入力端子にはメモリ読み出しクロックが入力される。ＦＦ６２のデータ入力端子Ｄには、判定信号Ａが入力される。ＡＮＤ回路６４には、判定信号ＡおよびＦＦ６２のデータ出力端子Ｑから出力される信号が入力され、ＡＮＤ回路６４からは判定信号Ｂが出力される。
【００５０】
パルス幅検出回路４４では、初期化信号がＬになると、ＦＦ６２が初期化され、ＦＦ６２の出力信号はＬになる。
初期化信号がＨになった後、判定信号Ａは、メモリ読み出しクロックの立ち上がりエッジに同期してＦＦ６２に保持される。つまり、ＦＦ６２の出力信号は、メモリ読み出しクロックの１周期の時間だけ判定信号Ａを遅延したものである。
判定信号ＡのＨのパルス幅がメモリ読み出しクロックの１周期の時間であれば、つまり、読み出しデータＲ＿Ｄａｔａと期待値データとが一致する正常動作の場合、ＡＮＤ回路６４からＬが出力される。一方、判定信号ＡのＨのパルス幅がメモリ読み出しクロックの１周期の時間よりも長くなると、つまり、両者が不一致となる異常動作の場合、ＡＮＤ回路６４からＨが出力される。図２の例では、判定信号ＡのＨのパルス幅がメモリ読み出しクロックの１周期の時間よりも長くなったタイミングから、判定信号ＡがＬになるタイミングまでの間、ＡＮＤ回路６４からＨが出力される。
ＡＮＤ回路６４の出力信号、つまり、パルス幅検出回路４４の出力信号は、判定信号Ｂとして判定回路２８から出力される。
【００５１】
以下、判定回路２８の動作について説明する。
【００５２】
図３は、正常動作時の判定回路２８の動作を表すタイミングチャートである。
このタイミングチャートに示すように、メモリ読み出しクロックの立ち上がりエッジに同期して、メモリチップ１２から読み出しデータが１，２，３，４，５，６，…の順序で読み出される場合を考える。
【００５３】
図２に示す判定回路２８において、読み出しデータ反転回路３８のインバータ５０の出力信号（図２の（１’））は、読み出しデータ１，２，３，４，５，６，…の反転データ−１，−２，−３，−４，−５，−６，…になる（“−”は反転データを表す）。
読み出しデータ反転回路３８のセレクタ５２からは、分周クロックがＬの時に読み出しデータ、分周クロックがＨの時に反転データが出力される。従って、セレクタ５２の出力信号（図２の（２’））は、１，−２，３，−４，５，−６，…になる。
続いて、読み出しデータ比較回路４２のＦＦ５４の出力信号（図２の（３’））は、セレクタ５２の出力信号からメモリ読み出しクロックの１周期の時間だけ遅延されて、１，−２，３，−４，５，−６，…になる。また、読み出しデータ比較回路４２のＦＦ５６の出力信号（図２の（４’））は、同様に、期待値データがメモリ読み出しクロックの１周期の時間だけ遅延され、従って、ＦＦ５４の出力信号に同期して、１，２，３，４，５，６，…になる。
その結果、判定信号Ａは、ＦＦ５４，５６の出力信号（図２の（３’）および（４’））が１，１の時はＬ、−２，２の時はＨ、３，３の時はＬ、−４，４の時はＨ、５，５の時はＬ、−６，６の時はＨ、…というように、Ｌ，Ｈの反転を繰り返す。
【００５４】
続いて、パルス幅検出回路４４のＦＦ６２の出力信号（図２の（５’））は、判定信号Ａからメモリ読み出しクロックの１周期の時間だけ遅延されてＬ，Ｈの反転を繰り返す信号になる。
その結果、判定信号ＡがＨの時はＦＦ６２の出力信号がＬ、判定信号ＡがＬの時はＦＦ６２の出力信号がＨになるため、判定信号Ｂは、Ｌの状態を維持する。
このように、正常動作時には、判定信号Ａは、Ｌ，Ｈの反転を繰り返し、反転信号Ｂは、Ｌの状態を維持する。
【００５５】
続いて、図４は、読み出しデータが不一致の場合の判定回路２８の動作を表すタイミングチャートである。同図に示すタイミングチャートは、図３に示すタイミングチャートにおいて、読み出しデータの３がＸ（ＬまたはＨの固定値）であった場合を表している。
【００５６】
この場合、図３に示す正常動作時のタイミングチャートにおける、読み出しデータ反転回路３８のインバータ５０の出力信号（図２の（１’））の−３、セレクタ５２の出力信号（図２の（２’））の３、読み出しデータ比較回路４２のＦＦ５４の出力信号（図２の（３’））の３は、図４に示すタイミングチャートではいずれもＸになる。
その結果、判定信号Ａは、ＦＦ５４，５６の出力信号（図２の（３’）および（４’））がＸ，３の時はＨになり、−２，２の開始のタイミングから−４，４の終了のタイミングまでの、メモリ読み出しクロックの３周期の時間、Ｈになる。
【００５７】
パルス幅検出回路４４のＦＦ６２の出力信号（図２の（５’））は、判定信号Ａからメモリ読み出しクロックの１周期の時間だけ遅延される。
その結果、ＦＦ６２の出力信号（図２の（５’））がＨになったタイミング（判定信号ＡのＨのパルス幅がメモリ読み出しクロックの１周期の時間よりも長くなったタイミング）から、判定信号ＡがＬになるタイミングまでの間、判定信号Ｂは、Ｈになる。
このように、読み出しデータが不一致の場合、判定信号ＡのＨのパルス幅がメモリ読み出しクロックの１周期の時間よりも長くなり、これに応じて、反転信号ＢはＨになる。
【００５８】
続いて、図５は、メモリチップ制御回路および判定回路２８の内部回路のいずれか一方が正常に動作していない場合の判定回路２８の動作を表すタイミングチャートである。
このタイミングチャートに示すように、メモリチップ制御回路２６および判定回路２８の内部回路のいずれか一方が正常動作していない場合、判定信号Ａは、Ｌ固定またはＨ固定となる。
【００５９】
次に、試験結果信号生成回路３０について説明する。
【００６０】
図６は、図１に示す試験結果信号生成回路３０の構成を表す回路図である。同図に示す試験結果信号生成回路３０は、判定信号Ａの検出回路６６と、判定信号Ｂの検出回路６８と、セレクタ７０とを備えている。
【００６１】
判定信号Ａの検出回路（第１の判定信号の検出回路）６６は、判定信号ＡのＬ，Ｈが変化するか否かを検出し、その検出結果として判定信号Ａの変化検出信号を出力するものであり、ＦＦ７２を備えている。
ＦＦ７２のリセット端子ＲＢには初期化信号が入力され、クロック入力端子には判定信号Ａが入力される。ＦＦ７２のデータ入力端子Ｄには、Ｈが入力（電源が接続）され、データ出力端子Ｑから判定信号Ａの変化検出信号が出力される。
【００６２】
判定信号Ａの検出回路６６では、初期化信号がＬになると、ＦＦ７２が初期化され、ＦＦ７２の出力信号、つまり、判定信号Ａの変化検出信号はＬになる。
初期化信号がＨになった後、判定信号ＡがＬからＨに変化すると、データ入力端子Ｄに入力されているＨがＦＦ７２に保持され、判定信号Ａの変化検出信号はＨになる。一方、初期化信号がＨになった後、判定信号ＡがＬ固定もしくはＨ固定であれば、判定信号Ａの変化検出信号は、初期化後のＬのままの状態になる。
【００６３】
判定信号Ｂの検出回路（第２の判定信号の検出回路）６８は、判定信号ＢのＬ，Ｈが変化するか否かを検出し、その検出結果として判定信号Ｂの変化検出信号を出力するものであり、ＯＲ回路７４と、ＦＦ７６とを備えている。
ＯＲ回路７４には、ＦＦ７６のデータ出力端子Ｑから出力される信号と、判定信号Ｂとが入力される。ＦＦ７６のリセット端子ＲＢには初期化信号が入力され、クロック入力端子にはメモリ読み出しクロックが入力される。ＦＦ７６のデータ入力端子ＤにはＯＲ回路７４の出力信号が入力され、データ出力端子Ｑから判定信号Ｂの変化検出信号が出力される。
【００６４】
判定信号Ｂの検出回路６８では、初期化信号がＬになると、ＦＦ７６が初期化され、ＦＦ７６の出力信号、つまり、判定信号Ｂの変化検出信号はＬになる。判定信号Ｂの初期化後の状態はＬであるから、ＯＲ回路７４の出力信号はＬになる。
初期化信号がＨになった後、判定信号ＢがＬからＨに変化すると、ＯＲ回路７４の出力信号はＨになる。ＯＲ回路７４の出力信号は、メモリ読み出しクロックの立ち上がりエッジに同期してＦＦ７６に保持され、判定信号Ｂの変化検出信号としてＨが出力される。判定信号Ｂの変化検出信号がＨになると、これ以後、判定信号ＢがＬになったとしても、ＯＲ回路７４の出力信号はＦＦ７６の出力信号によりＨに固定されるため、判定信号Ｂの変化検出信号もＨに固定される。一方、初期化信号がＨになった後、判定信号ＢがＬのままの状態であれば、ＯＲ回路７４の出力信号はＬのままの状態であり、判定信号Ｂの変化検出信号も初期化後のＬのままの状態になる。
【００６５】
セレクタ（第１のセレクタ）７０は、判定信号Ａの変化検出信号に応じて、メモリ書き込みクロックまたはメモリ読み出しクロックと、判定信号Ｂの変化検出信号とを切り替えて出力するものである。
セレクタ７０の入力端子Ａ０にはメモリ書き込みクロックまたはメモリ読み出しクロックが入力され、入力端子Ａ１には判定信号Ｂの変化検出信号が入力され、選択入力端子には判定信号Ａの変化検出信号が入力される。
【００６６】
判定信号Ａの変化検出信号がＬの場合、つまり、判定信号ＡがＬ固定もしくはＨ固定の場合、セレクタ７０で入力端子Ａ０が選択され、セレクタ７０からメモリ書き込みクロックまたはメモリ読み出しクロックが出力される。一方、判定信号Ａの変化検出信号がＨの場合、つまり、判定信号ＡがＬからＨに変化した場合、セレクタ７０で入力端子Ａ１が選択され、セレクタ７０から判定信号Ｂの変化検出信号が出力される。セレクタ７０の出力信号は、第１の試験結果信号Ｃとして試験結果信号生成回路３０から出力される。
【００６７】
図６の回路構成では、不一致が発生した時点で判定信号Ｂの値を保持（固定）する構成であるため、判定信号ＢがＬからＨに変化したという最低限の判定結果しか出力しない。しかし、本発明は、図６の構成に限定されず、これ以外の多くのエラー情報を保持する構成としてもよい。
【００６８】
次に、不具合切り分け回路３２について説明する。
【００６９】
図７は、図１に示す不具合切り分け回路３２の構成を表す回路図である。同図に示す不具合切り分け回路３２は、書き込みデータ比較回路７８と、クロック検出回路８０と、セレクタ８２，８４と、ＡＮＤ回路８６と、パラレルシリアル変換回路８８とを備えている。
【００７０】
書き込みデータ比較回路７８は、メモリチップ制御回路２６により生成される書き込みデータＷ＿Ｄａｔａと、この書き込みデータＷ＿Ｄａｔａがモード切替回路２０を通過した後の、メモリチップ１２に入力される書き込みデータＷＢ＿Ｄａｔａとを比較し、その比較結果である書き込みデータ比較信号を出力するものであり、ＦＦ９０，９２と、ＥＸＯＲ回路９４と、ＯＲ回路９６と、ＮＯＲ回路９８とを備えている。
ＦＦ９０，９２のリセット端子ＲＢには初期化信号が入力され、クロック入力端子にはメモリ読み出しクロックが入力される。ＦＦ９０，９２のデータ入力端子Ｄには、それぞれ、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが入力される。ＥＸＯＲ回路９４にはＦＦ９０，９２のデータ出力端子Ｑから出力される信号が入力される。ＥＸＯＲ回路９４の出力信号はＯＲ回路９６を通過し、さらに図示しない内部回路を通過した後にＮＯＲ回路９８に入力され、書き込みデータ比較信号として反転出力される。
【００７１】
書き込みデータ比較回路７８では、初期化信号がＬになると、ＦＦ９０，９２が初期化され、ＦＦ９０，９２の出力信号はＬになる。これに応じて、ＥＸＯＲ回路９４の出力信号はＬ、ＯＲ回路９６の出力信号もＬ。ＮＯＲ回路の出力信号はＨになる。
初期化信号がＨになった後、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａは、それぞれ、メモリ読み出しクロックの立ち上がりエッジに同期してＦＦ９０，９２に保持される。つまり、ＦＦ９０，９２の出力信号は、メモリ読み出しクロックの１周期の時間だけ書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａを遅延したものである。ＦＦ９０，９２から出力される、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが一致すると、ＥＸＯＲ回路９４からＬが出力され、両者が不一致であれば、ＥＸＯＲ回路９４からＨが出力される。
ＥＸＯＲ回路９４の出力信号は、図７の例では、さらにＯＲ回路９６、図示しない内部回路およびＮＯＲ回路９８を通過し、反転されて、書き込みデータ比較回路７８から出力される。
【００７２】
クロック検出回路８０は、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常に動作しているか否かを検出し、その検出結果であるクロック検出信号を出力するものであり、ＦＦ１００，１０２と、ＡＮＤ回路１０４とを備えている。
ＦＦ１００，１０２のリセット端子ＲＢには初期化信号が入力され、クロック入力端子には、それぞれ、メモリ書き込みクロックおよびメモリ読み出しクロックが入力される。ＦＦ１００，１０２のデータ入力端子ＤにはＨが入力（電源に接続）される。ＡＮＤ回路１０４にはＦＦ１００，１０２のデータ出力端子Ｑから出力される信号が入力され、ＡＮＤ回路１０４からはクロック検出信号が出力される。
【００７３】
クロック検出回路８０では、初期化信号がＬになると、ＦＦ１００，１０２が初期化され、ＦＦ１００，１０２の出力信号はＬになる。これに応じて、ＡＮＤ回路１０４の出力信号はＬになる。
初期化信号がＨになった後、メモリ書き込みクロックおよびメモリ読み出しクロックの両方がＬからＨに変化すると、つまり、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常に動作していると、ＦＦ１００，１０２のデータ入力端子Ｄに入力されているＨがＦＦ１００，１０２に保持され、ＦＦ１００，１０２の出力信号はＨになる。これに応じて、ＡＮＤ回路１０４の出力信号はＨになる。
一方、初期化信号がＨになった後、メモリ書き込みクロックおよびメモリ読み出しクロックの少なくとも一方がＬ固定もしくはＨ固定であれば、つまり、メモリ書き込みクロックおよびメモリ読み出しクロックの少なくとも一方に不具合があると、対応するＦＦ１００，１０２の出力信号は、初期化後のＬのままの状態になる。これに応じて、ＡＮＤ回路１０４の出力信号も初期化後のＬのままの状態になる。
【００７４】
セレクタ（第２のセレクタ）８２は、書き込みデータ比較回路７８の出力信号である書き込みデータ比較信号に応じて、固定値Ａ（第１の固定値）と、メモリチップ１２からの読み出しデータとを切り替えて出力するものである。
セレクタの入力端子Ａ０には固定値Ａが入力され、入力端子Ａ１には読み出しデータが入力され、選択入力端子には書き込みデータ比較信号が入力される。
【００７５】
書き込みデータ比較信号がＬの場合、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが不一致の場合、セレクタ８２で入力端子Ａ０が選択され、セレクタ８２から固定値Ａが出力される。一方、書き込みデータ比較信号がＨの場合、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが一致する場合、セレクタ８２で入力端子Ａ１が選択され、セレクタ８２から読み出しデータが出力される。
【００７６】
セレクタ（第３のセレクタ）８４は、クロック検出回路８０の出力信号であるクロック検出信号に応じて、固定値Ｂ（第２の固定値）と、セレクタ８２の出力信号とを切り替えて出力するものである。
セレクタ８４の入力端子Ａ０には固定値Ｂが入力され、入力端子Ａ１にはセレクタ８２の出力信号が入力され、選択入力端子にはクロック検出信号が入力される。
【００７７】
クロック検出信号がＬの場合、つまり、メモリ書き込みクロックおよびメモリ読み出しクロックの少なくとも一方に不具合がある場合、セレクタ８４で入力端子Ａ０が選択され、セレクタ８４から固定値Ｂが出力される。一方、クロック検出信号がＨの場合、つまり、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常に動作している場合、セレクタ８４で入力端子Ａ１が選択され、セレクタ８４からセレクタ８２の出力信号が出力される。セレクタ８４の出力信号は、読み出しデータＲ＿Ｄａｔａとして不具合切り分け回路３２から出力される。
【００７８】
つまり、書き込みデータ比較信号およびクロック検出信号がＨの場合、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが一致し、かつ、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常動作している場合、読み出しデータＲ＿Ｄａｔａとして、メモリチップ１２からの読み出しデータが出力される。
【００７９】
一方、書き込みデータ比較信号およびクロック検出信号の少なくとも一方がＬの場合、セレクタ８４から固定値Ａ，Ｂが出力される。この場合、切替信号ＳＷがＬになるため、後述する試験結果出力回路３４では、エラーデータＥｒ＿Ｄａｔａが出力され、読み出しデータＲ＿Ｄａｔａとして固定値Ａ，Ｂを使用して生成される第１の試験結果信号Ｃは出力されない。
【００８０】
固定値Ａ，Ｂは、互いに異なる所定ビット長のパラレルデータである。固定値Ａ，Ｂの値は任意である。
【００８１】
ＡＮＤ回路８６は、書き込みデータ比較回路７８の出力信号である書き込みデータ比較信号と、クロック検出回路８０の出力信号であるクロック検出信号との論理積をとって出力するものである。
ＡＮＤ回路８６には、書き込みデータ比較信号と、クロック検出信号とが入力され、ＡＮＤ回路８６からは切替信号ＳＷが出力される。
【００８２】
書き込みデータ比較信号およびクロック検出信号の両方がＨであれば、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが一致し、かつ、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常動作している場合、ＡＮＤ回路８６からＨが出力される。両者の少なくとも一方がＬであれば、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが不一致の場合、および、メモリ書き込みクロックおよびメモリ読み出しクロックの少なくとも一方に不具合がある場合の少なくとも一方の場合、ＡＮＤ回路８６からＬが出力される。ＡＮＤ回路８６の出力信号は、切替信号ＳＷとして不具合切り分け回路３２から出力される。
【００８３】
なお、本実施形態では、書き込みデータ比較信号とクロック検出信号との論理積をとるＡＮＤ回路８６を使用しているが、本発明はこれに限定されず、入出力信号の極性に応じて、書き込みデータ比較信号とクロック検出信号との論理をとる論理回路を使用することができる。
【００８４】
パラレルシリアル変換回路８８は、セレクタ８４の出力信号、つまり、固定値Ａまたは固定値Ｂをパラレルシリアル変換して出力するものである。
パラレルシリアル変換回路にはセレクタ８４の出力信号が入力される。パラレルシリアル変換回路８８の出力信号は、エラーデータＥｒ＿Ｄａｔａとして不具合切り分け回路３２から出力される。
【００８５】
なお、セレクタ８４から読み出しデータＲ＿Ｄａｔａが出力される場合にも、パラレルシリアル変換回路８８により、読み出しデータＲ＿Ｄａｔａのパラレルシリアル変換が行われ、エラーデータＥｒ＿Ｄａｔａが出力される。しかし、この場合、切替信号ＳＷがＨになるため、次に説明する試験結果出力回路３４では、第１の試験結果信号Ｃが出力され、エラーデータＥｒ＿Ｄａｔａは出力されない。
【００８６】
最後に、試験結果出力回路３４について説明する。
【００８７】
図８は、図１に示す試験結果出力回路３４の構成を表す回路図である。同図に示す試験結果出力回路３４は、セレクタ１０６を備えている。
セレクタ（第４のセレクタ）１０６は、不具合切り分け回路３２の出力信号である切替信号ＳＷに応じて、同じく不具合切り分け回路３２の出力信号であるエラーデータＥｒ＿Ｄａｔａと、試験結果信号生成回路３０の出力信号である第１の試験結果信号Ｃとを切り替えて出力するものである。
セレクタ１０６の入力端子Ａ０にはエラーデータＥｒ＿Ｄａｔａが入力され、入力端子Ａ１には第１の試験結果信号Ｃが入力され、選択入力端子には切替信号ＳＷが入力される。
【００８８】
切替信号ＳＷがＬの場合、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが不一致の場合、および、メモリ書き込みクロックおよびメモリ読み出しクロックの少なくとも一方に不具合がある場合の少なくとも一方の場合、セレクタ１０６で入力端子Ａ０が選択され、セレクタ１０６からエラーデータＥｒ＿Ｄａｔａ、つまり、固定値Ａもしくは固定値Ｂのシリアルデータが出力される。
一方、切替信号ＳＷがＨの場合、つまり、書き込みデータＷ＿Ｄａｔａ、ＷＢ＿Ｄａｔａが一致し、かつ、メモリ書き込みクロックおよびメモリ読み出しクロックの両方が正常動作している場合、セレクタ１０６では入力端子Ａ１が選択され、セレクタ１０６から第１の試験結果信号Ｃが出力される。
セレクタ１０６の出力信号は、第２の試験結果信号として試験結果出力回路３４から出力される。
【００８９】
メモリチップ試験回路１８では、第２の試験結果信号に基づいて、以下の表１のように試験結果を識別することができる。
【００９０】
【表１】
2015028824.tif 000003
【００９１】
図９に示すように、図１０，１１に示す従来のメモリチップ試験回路１２０では、初期化、セルフテスト、メモリチップの試験が、この順序でシーケンシャルに実施されている。
これに対し、本実施形態のメモリチップ試験回路１８では、図９に示すように、初期化の後、メモリチップ１２の試験を実施する時同時に、メモリチップ試験回路１８の内部回路、ロジックチップ１４のモード切替回路２０等の試験（セルフテスト）を実施することができる。そのため、メモリチップ試験回路１８では、従来よりも試験時間を短縮することができ、試験コストを削減することができる。
また、メモリチップ試験回路１８では、不具合発生時に、不具合が発生している概略箇所を特定することができる。これにより、不具合発生時のデバッグ時間を短縮することができ、デバッグ効率を向上させることができる。
【００９２】
なお、上記実施形態では、１つのメモリチップ１２を搭載する半導体集積回路１０を例に挙げて説明したが、本発明はこれに限定されず、２以上のメモリチップ１２を搭載する半導体集積回路においても同様に適用可能である。
また、上記実施形態では、判定回路２８、試験結果信号生成回路３０、不具合切り分け回路３２および試験結果出力回路３４の具体的な回路構成を挙げて説明したが、本発明はこれらの構成の回路に限定されず、同様の機能を果たすことができる様々な構成の回路を採用することができる。また、メモリチップ試験回路１８内の各信号の初期化後の値や、信号極性等は適宜変更してもよい。
【００９３】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００９４】
１０、１１０  半導体集積回路
１２、１１２  メモリチップ
１４、１１４  ロジックチップ
１６、１１６  パッケージ
１８、１２０  メモリチップ試験回路
２０  モード切替回路
２２、１３４  初期化回路
２４、１３８  試験モード設定回路
２６、１２４  メモリチップ制御回路
２８、１２６  判定回路
３０  験結果信号生成回路
３２  不具合切り分け回路
３４  試験結果出力回路
３６  分周回路
３８  読み出しデータ反転回路
４２  読み出しデータ比較回路
４４  パルス幅検出回路
４６、５０  インバータ
４８、５４，５６、６２、７２、７６、９０，９２、１００，１０２、１２８  フリップフロップ（ＦＦ）
５２、７０、８２，８４、１０６  セレクタ
５８、９４  ＥＸＯＲ回路
６０、７４、９６、１３０  ＯＲ回路
６４、８６、１０４  ＡＮＤ回路
６６  判定信号Ａの検出回路
６８  判定信号Ｂの検出回路
７８  書き込みデータ比較回路
８０  クロック検出回路
８８  パラレルシリアル変換回路
９８  ＮＯＲ回路
１１８  論理回路
１２２  セレクタ／入出力回路
１３２  テストデータ判定回路
１３６  セルフテスト回路
【図１】
2015028824.tif 000004
【図２】
2015028824.tif 000005
【図３】
2015028824.tif 000006
【図４】
2015028824.tif 000007
【図５】
2015028824.tif 000008
【図６】
2015028824.tif 000009
【図７】
2015028824.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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