(57)【要約】【課題】クロック信号におけるノイズを低減する。【解決手段】位相差比較回路は、入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して入力クロック信号および帰還信号の間の位相差を示す位相差信号を供給する。フィルタ回路は、位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制する。出力回路は、高周波数成分が抑制された位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って変調を行った位相差信号と基準クロック信号とから出力クロック信号を生成して出力する。分周回路は、出力された出力クロック信号を所定の分周比により分周して位相比較回路に帰還信号として帰還させる。【選択図】図２
2015114749.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、
前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、
前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と基準クロック信号とから出力クロック信号を生成して出力する出力回路と、
前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と
を具備するクロック生成回路。
【請求項２】
前記出力回路は、
前記高周波数成分が抑制された前記位相差信号に対して前記変調を行う変調器と、
前記変調が行われた前記分周比設定信号の示す前記位相差に応じた逓倍比により前記基準クロック信号を逓倍して前記出力クロック信号として出力する逓倍回路と
を備える請求項１記載のクロック生成回路。
【請求項３】
前記出力回路は、
前記入力クロック信号の周波数に対する前記基準クロック信号の周波数の比率に前記所定の分周比を乗じた値に前記位相差信号の示す位相差を調整して当該調整した値を示す前記位相差信号を前記変調器に入力する調整部をさらに具備する
請求項２記載のクロック生成回路。
【請求項４】
前記逓倍回路は、
前記基準クロック信号および内部信号のそれぞれの位相を比較して前記基準クロック信号および前記内部信号の間の位相差を検出する位相差検出器と、
前記位相差検出器により検出された前記位相差に応じた周波数で発振して前記出力クロック信号を生成する発振器と、
前記変調が行われた前記位相差信号の示す値に等しい分周比により前記生成された出力クロック信号を分周して前記内部信号として前記位相差検出器に帰還させる可変分周器と
を備える請求項３記載のクロック生成回路。
【請求項５】
前記入力クロック信号より高い周波数のクロック信号に基づいて前記入力クロック信号のエッジを検出して当該検出結果を前記位相比較回路に供給する検出回路をさらに具備する請求項１記載のクロック生成回路。
【請求項６】
前記検出回路は、前記出力クロック信号に基づいて前記入力クロック信号のエッジを検出する
請求項５記載のクロック生成回路。
【請求項７】
前記位相差信号に対して行われる前記変調は、シグマデルタ変調である
請求項１記載のクロック生成回路。
【請求項８】
所定の基準クロック信号を供給する基準クロック供給回路と、
入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、
前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、
前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と前記基準クロック信号とから出力クロック信号を生成して出力する出力回路と、
前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と
を具備する電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、クロック生成回路に関する。詳しくは、クロック信号の周波数を逓倍して出力するクロック生成回路に関する。
【背景技術】
【０００２】
従来より、電子機器においては、多様なクロック信号を生成するために、各種のクロック生成回路が用いられている。例えば、ＮＣＯ（Numerical Controlled Oscillator）、ループフィルタ、および、ＤＬＬ（Delay Locked Loop）を備えるクロック生成回路が提案されている（例えば、特許文献１参照。）。このクロック生成回路では、位相情報に基づいてＮＣＯのカウント値を変更することでオーバーフロー信号が出力される。このオーバーフロー信号をクロック信号として用いることにより、任意の平均周波数のクロック信号を実現することができる。また、このクロック生成回路では、ＮＣＯからのオーバーフロー信号について、後段のＤＬＬでさらに時間精度を高めることによりジッタ量を低減している。また、このクロック生成回路では、低周波数の基準クロック信号に対してループフィルタをデジタル回路で構成することが可能なため、アナログフィルタを用いる場合と比較して少ない実装面積でループ帯域を下げることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術では、ＮＣＯおよびＤＬＬによって生成されるクロック信号に、周期的なジッタ成分が残ってしまう。クロック生成回路においてＰＬＬ（Phase Locked Loop）を用いることにより、ＰＬＬのループ帯域より高い周波数成分のジッタを抑圧することができる。ところが、ＰＬＬを用いても、依然として、ＮＣＯおよびＤＬＬによって生じる低周波成分のジッタを含んだクロック信号が出力されてしまう。このため、クロック生成回路は、出力するクロック信号においてノイズを十分に低減することができないという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、クロック信号におけるノイズを低減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して上記入力クロック信号および上記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、上記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、上記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と基準クロック信号とから出力クロック信号を生成して出力する出力回路と、上記出力された出力クロック信号を所定の分周比により分周して上記位相比較回路に上記帰還信号として帰還させる分周回路とを具備するクロック生成回路である。これにより、変調が行われた位相差信号と基準クロック信号とから出力クロック信号が生成されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記出力回路は、上記高周波数成分が抑制された上記位相差信号に対して上記変調を行う変調器と、上記変調が行われた上記分周比設定信号の示す上記位相差に応じた逓倍比により上記基準クロック信号を逓倍して上記出力クロック信号として出力する逓倍回路とを備えてもよい。これにより、位相差に応じた逓倍比により基準クロック信号が逓倍されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記出力回路は、上記入力クロック信号の周波数に対する上記基準クロック信号の周波数の比率に上記所定の分周比を乗じた値に上記位相差信号の示す位相差を調整して当該調整した値を示す上記位相差信号を上記変調器に入力する調整部をさらに具備してもよい。これにより、入力クロック信号の周波数に対する基準クロック信号の周波数の比率に所定の分周比を乗じた値に位相差が調整されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記逓倍回路は、上記基準クロック信号および内部信号のそれぞれの位相を比較して上記基準クロック信号および上記内部信号の間の位相差を検出する位相差検出器と、上記位相差検出器により検出された上記位相差に応じた周波数で発振して上記出力クロック信号を生成する発振器と、上記変調が行われた上記位相差信号の示す値に等しい分周比により上記生成された出力クロック信号を分周して上記内部信号として上記位相差検出器に帰還させる可変分周器とを備えてもよい。これにより、位相差信号の示す値に等しい分周比により出力クロック信号が分周されるという作用をもたらす。
【００１０】
また、この第１の側面において前記入力クロック信号より高い周波数のクロック信号に基づいて前記入力クロック信号のエッジを検出して当該検出結果を前記位相比較回路に供給する検出回路をさらに具備してもよい。これにより、入力クロック信号より高い周波数のクロック信号に基づいて入力クロック信号のエッジが検出されるという作用をもたらす。
【００１１】
また、この第１の側面において、前記検出回路は、前記出力クロック信号に基づいて前記入力クロック信号のエッジを検出してもよい。これにより、出力クロック信号に基づいて入力クロック信号のエッジが検出されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記位相差信号に対して行われる上記変調は、シグマデルタ変調であってもよい。これにより、位相差信号に対してシグマデルタ変調が行われるという作用をもたらす。
【００１３】
また、本技術の第２の側面は、所定の基準クロック信号を供給する基準クロック供給回路と、入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と前記基準クロック信号とから出力クロック信号を生成して出力する出力回路と、前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路とを具備する電子装置である。これにより、変調が行われた位相差信号と基準クロック信号とから出力クロック信号が生成されるという作用をもたらす。
【発明の効果】
【００１４】
本技術によれば、クロック信号におけるノイズを低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における電子装置の一構成例を示すブロック図である。
【図２】第１の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。
【図３】第１の実施の形態における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【図４】第１の実施の形態の第１の変形例における電子装置の一構成例を示すブロック図である。
【図５】第１の実施の形態の第２の変形例における電子装置の一構成例を示すブロック図である。
【図６】第１の実施の形態の第３の変形例におけるクロック生成回路の一構成例を示すブロック図である。
【図７】第１の実施の形態の第４の変形例における非整数逓倍位相同期回路の一構成例を示すブロック図である。
【図８】第２の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。
【図９】第２の実施の形態の変形例におけるクロック生成回路の一構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（位相差信号を変調して出力クロック信号を生成する例）
２．第２の実施の形態（入力クロック信号の位相を制御し、位相差信号を変調して出力クロック信号を生成する例）
【００１７】
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、ＡＤ（Analog-to-Digital）変換回路１１０、論理回路１２０およびクロック生成回路２００を備える。
【００１８】
クロック生成回路２００は、入力クロック信号ＣＬＫＩＮおよび基準クロック信号ｂＣＬＫから出力クロック信号ＣＬＫＯＵＴを生成するものである。ここで、入力クロック信号ＣＬＫＩＮは、例えば、水平同期信号であり、ビデオプレーヤなどのソースからクロック生成回路２００へ送信される。また、基準クロック信号ｂＣＬＫは、周波数が一定のクロック信号であり、例えば、水晶発振器ＣＸＯからクロック生成回路２００へ供給される。また、入力クロック信号ＣＬＫＩＮの周波数は、例えば、１０キロヘルツ（ｋＨｚ）であり、基準クロック信号ｂＣＬＫの周波数は、例えば、４８メガヘルツ（ＭＨｚ）である。なお、水晶発振器ＣＸＯを電子装置１００の外部に設けているが、この水晶発振器ＣＸＯを電子装置１００の内部に設けてもよい。また、水晶発振器ＣＸＯは、特許請求の範囲に記載の基準クロック供給回路の一例である。
【００１９】
クロック生成回路２００は、基準クロック信号ｂＣＬＫを使用して、入力クロック信号ＣＬＫＩＮの周波数を逓倍して出力クロック信号ＣＬＫＯＵＴを生成し、ＡＤ変換回路１１０および論理回路１２０へ供給する。出力クロック信号ＣＬＫＯＵＴの生成方法の詳細については、後述する。
【００２０】
ＡＤ変換回路１１０は、出力クロック信号ＣＬＫＯＵＴに同期して、アナログ信号をデジタル信号に変換するものである。ここで、アナログ信号は、映像信号や音声信号などであり、ソースからＡＤ変換回路１１０へ送信される。ＡＤ変換回路１１０は、デジタル信号を論理回路１２０に供給する。
【００２１】
論理回路１２０は、出力クロック信号ＣＬＫＯＵＴに同期して、デジタル信号に対して所定の処理を行うものである。例えば、デジタル信号に対して、画像処理、デコード処理、および、ノイズ低減処理などが行われる。論理回路１２０は、処理したデジタル信号を、表示装置などのシンクへ供給する。
【００２２】
［クロック生成回路の構成例］
図２は、第１の実施の形態におけるクロック生成回路２００の一構成例を示すブロック図である。このクロック生成回路２００は、位相比較回路２１０、デジタルフィルタ２２０、非整数逓倍位相同期回路２３０、および、帰還分周回路２５０を備える。
【００２３】
位相比較回路２１０は、入力クロック信号ＣＬＫＩＮと帰還信号ｆｂＣＬＫ１とのそれぞれの位相を比較して位相差を検出するものである。位相比較回路２１０は、検出した位相差を示す位相差信号ＤＩＦ１を生成してデジタルフィルタ２２０に供給する。
【００２４】
デジタルフィルタ２２０は、位相差信号ＤＩＦ１において所定の遮断周波数より高い高周波数成分を抑制するものである。このデジタルフィルタ２２０として、例えば、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。また、デジタルフィルタ２２０の動作クロックとして、例えば、水晶発振器ＣＸＯからの基準クロック信号ｂＣＬＫが用いられる。デジタルフィルタ２２０は、高周波数成分を抑制した位相差信号ＤＩＦ１を非整数逓倍位相同期回路２３０に供給する。なお、デジタルフィルタ２２０は、特許請求の範囲に記載のフィルタ回路の一例である。
【００２５】
デジタルフィルタ２２０を用いることにより、アナログフィルタを用いる構成と比較して、基準クロック信号ｂＣＬＫの周波数が低い場合であってもフィルタ面積の増加を抑えることができる。また、ＬＳＩ（Large Scale Integration）外部に設ける部品が不要となる。また、デジタルフィルタ２２０は、論理回路の組合せであることから、ＬＳＩ製造プロセスの技術の進化に合わせて微細化、低消費電力化、高速化を行うことが可能となる。
【００２６】
なお、位相差信号ＤＩＦ１において高周波数成分を抑制することができるのであれば、アナログフィルタをデジタルフィルタ２２０の代わりに用いてもよい。
【００２７】
非整数逓倍位相同期回路２３０は、高周波数成分が抑制された位相差信号ＤＩＦ１に対して、シグマデルタ変調を行うものである。この非整数逓倍位相同期回路２３０は、シグマデルタ変調を行った位相差信号ＤＩＦ１と基準クロック信号ｂＣＬＫとから出力クロック信号ＣＬＫＯＵＴを生成して、ＡＤ変換回路１１０、論理回路１２０および帰還分周回路２５０に供給する。なお、非整数逓倍位相同期回路２３０は、特許請求の範囲に記載の出力回路の一例である。
【００２８】
帰還分周回路２５０は、出力クロック信号ＣＬＫＯＵＴを所定の分周比により分周して帰還信号ｆｂＣＬＫ１として位相比較回路２１０に帰還させるものである。帰還分周回路２５０は、例えば、カウンタ回路などにより構成される。また、帰還分周回路２５０において分周比は、例えば、１６０×１０３に設定される。これにより、入力クロック信号ＣＬＫＩＮの周波数が１０キロヘルツ（ｋＨｚ）である場合、１６０メガヘルツ（ＭＨｚ）の出力クロック信号ＣＬＫＯＵＴが生成される。なお、帰還分周回路２５０は、特許請求の範囲に記載の分周回路の一例である。
【００２９】
［非整数逓倍位相同期回路の構成例］
図３は、第１の実施の形態における非整数逓倍位相同期回路２３０の一構成例を示すブロック図である。この非整数逓倍位相同期回路２３０は、逓倍回路２３１、加算器２３６およびシグマデルタ変調器２４０を備える。また、逓倍回路２３１は、位相差検出器２３２、ローパスフィルタ２３３、発振器２３４および可変分周器２３５を備える。
【００３０】
加算器２３６は、位相差信号ＤＩＦ１の値に所定のオフセット値を加算するものである。この加算器２３６は、オフセット値を加算した信号を、位相差信号ＤＩＦ１'としてシグマデルタ変調器２４０に供給する。この位相差信号ＤＩＦ１'の値は、可変分周器２３５に設定される分周比の設定値を示す。なお、加算器２３６は、特許請求の範囲に記載の調整部の一例である。
【００３１】
シグマデルタ変調器２４０は、位相差信号ＤＩＦ１'に対してシグマデルタ変調を行って分周比制御信号を生成するものである。この分周比制御信号は、可変分周器２３５の分周比を制御する信号である。例えば、１ビットの信号が分周比制御信号として用いられる。
【００３２】
ここで、可変分周器２３５において分周比を「２」および「３」のいずれかに制御することができるものとする。この構成において、例えば、分周比を「２」に制御する際に分周比制御信号に「０」の値が設定され、分周比を「３」に制御する際に分周比制御信号に「１」の値が設定される。なお、分周比制御信号は、複数ビットの信号であってもよい。
【００３３】
シグマデルタ変調器２４０は、シグマデルタ変調処理を行うことにより、位相差信号ＤＩＦ１'の値に、可変分周器２３５における分周比の平均値を近づける。例えば、位相差信号ＤＩＦ１'の値が「２．５」である場合、シグマデルタ変調器２４０は、「０」の位相差制御信号と「１」の位相差制御信号とを等しい頻度で出力する。これにより、「２」および「３」のそれぞれに同じ頻度で分周比が制御され、その平均値が「２．５」となる。また、位相差信号ＤＩＦ１'の値が「２．２５」であれば、シグマデルタ変調器２４０は、「０」および「１」の割合を１対３にして分周比の平均値を「２．２５」に制御する。なお、シグマデルタ変調器２４０は、特許請求の範囲に記載の変調器の一例である。
【００３４】
このように、シグマデルタ変調器２４０は、可変分周器２３５の分周比制御信号の平均値がＤＩＦ１'に等しくなる時系列の出力データを生成する。このときシグマデルタ変調のノイズシェーピング効果により、平均コード生成で生じる量子化ノイズの低周波数成分は抑圧され、高周波数成分が増加する。この量子化ノイズの高周波数成分はローパスフィルタ２３３により抑圧されるため、非整数逓倍位相同期回路２３０は、低ジッタの出力クロック信号ＣＬＫＯＵＴを生成することができる。
【００３５】
逓倍回路２３１は、シグマデルタ変調器２４０により設定された分周比に対応する逓倍比により、基準クロック信号ｂＣＬＫを逓倍して出力クロック信号ＣＬＫＯＵＴを生成するものである。この出力クロック信号ＣＬＫＯＵＴの周波数は、次の式により表される周波数Ｆ（ＣＬＫＯＵＴ）に制御される。
Ｆ（ＣＬＫＯＵＴ）＝Ｆ（ｂＣＬＫ）×ＡＶＧ（Ｎ）              ・・・式１
式１において、Ｆ（ｂＣＬＫ）は、基準クロック信号ｂＣＬＫの周波数である。ＡＶＧ（Ｎ）は、シグマデルタ変調器２４０により制御された分周比の平均値である。このＡＶＧ（Ｎ）は、次の式により表される。
【００３６】
ＡＶＧ（Ｎ）＝Ｆ（ＣＬＫＩＮ）×Ｎｃ×１／Ｆ（ｂＣＬＫ）      ・・・式２
式２において、Ｆ（ＣＬＫＩＮ）は、入力クロック信号ＣＬＫＩＮの周波数であり、Ｎｃは、帰還分周回路２５０における分周比である。
【００３７】
例えば、Ｆ（ＣＬＫＩＮ）が１０キロヘルツ（ｋＨｚ）であり、Ｆ（ｂＣＬＫ）が４８メガヘルツ（ＭＨｚ）である構成において、Ｎｃは、１６０×１０３に設定され、ＡＶＣ（Ｎ）は、１／（０．３）に設定される。これにより、Ｆ（ＣＬＫＯＵＴ）は、式１および式２に基づいて１６０メガヘルツ（ＭＨｚ）に制御される。
【００３８】
また、上述の加算器２３６が加算するオフセット値は、位相差信号ＤＩＦ１'の値が、式１および式２のＡＶＧ（Ｎ）になるように設定される。なお、非整数逓倍位相同期回路２３０は、オフセット値を加算する処理により位相差信号ＤＩＦ１の値を調整して分周比としているが、調整後の値が式１および式２を満たすＡＶＧ（Ｎ）になるのであれば、この構成に限定されない。例えば、オフセット値を減算する処理や、乗算する処理により調整を行ってもよい。また、位相差信号ＤＩＦ１の値をそのまま分周比として用いることができる場合には、加算器２３６を設ける必要はない。
【００３９】
式１に例示したように、非整数逓倍位相同期回路２３０を発振器として用いる構成では、平均値ＡＶＧ（Ｎ）により出力クロック信号ＣＬＫＯＵＴの周波数が制御される。これにより、クロック生成回路２００は、ＮＣＯなどを発振器として用いる構成と比較して、高い周波数の出力クロック信号ＣＬＫＯＵＴを生成することができる。
【００４０】
また、非整数逓倍位相同期回路２３０を発振器として用いれば、位相差信号ＤＩＦ１の値に適切な制限を設けることにより、出力クロック信号ＣＬＫＯＵＴにおいて一定範囲の周波数を維持することができる。アプリケーションによっては、基準クロック信号ｂＣＬＫが停止した場合であっても、クロック生成回路２００は、一定範囲の周波数で発振を継続することができる。
【００４１】
位相差検出器２３２は、基準クロック信号ｂＣＬＫと帰還信号ｆｂＣＬＫ２とのそれぞれの位相差を比較して位相差を検出するものである。この位相差検出器２３２は、検出した位相差を示す位相差信号ＤＩＦ２を生成してローパスフィルタ２３３に供給する。
【００４２】
ローパスフィルタ２３３は、位相差信号ＤＩＦ２において所定の遮断周波数より高い高周波数成分を抑制するものである。このローパスフィルタ２３３は、高周波数成分を抑制した位相差信号ＤＩＦ２を発振器２３４に供給する。ローパスフィルタ２３３における遮断周波数は、デジタルフィルタ２２０における遮断周波数と独立して所定の値に設定される。
【００４３】
発振器２３４は、位相差信号ＤＩＦ２の示す位相差に応じた周波数で発振して出力クロック信号ＣＬＫＯＵＴを生成するものである。発振器２３４は、生成した出力クロック信号ＣＬＫＯＵＴを可変分周器２３５、帰還分周回路２５０、および、ＡＤ変換回路１１０、論理回路１２０に出力する。なお、発振器２３４は、特許請求の範囲に記載の発振器の一例である。
【００４４】
可変分周器２３５は、シグマデルタ変調器２４０により制御された分周比により、出力クロック信号ＣＬＫＯＵＴを分周するものである。この可変分周器２３５は、分周した信号を帰還信号ｆｂＣＬＫ２として位相差検出器２３２およびシグマデルタ変調器２４０に供給する。
【００４５】
なお、一般的な非整数逓倍位相同期回路２３０の使用方法においては、位相差信号ＤＩＦ１'の代わりに、分周比を示す固定値がシグマデルタ変調器２４０に入力され、入力クロック信号ＣＬＫＩＮが直接、非整数逓倍位相同期回路２３０に入力される。しかし、その構成では、非整数逓倍位相同期回路２３０の帯域を、入力クロック信号ＣＬＫＩＮの周波数に対して、十分に（例えば、１桁以上）下げる必要がある。このため、ループフィルタ２３３のサイズを、ＬＳＩ（Large Scale Integration）上への実装が困難になるほどのサイズにしなければならなくなる。この場合、ループフィルタ２３３の代わりに、容量素子などを配置する必要が生じるため、部品コストやＬＳＩパッケージ選択において不都合が生じる。一方、その構成において、ループフィルタ２３３のサイズを抑制するためにループ帯域を下げると、発振器２３４の構成素子によって生じる雑音成分を抑圧することができなくなる。
【００４６】
このように、本技術の第１の実施の形態によれば、クロック生成回路２００は、位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行う。このため、クロック生成回路２００は。基準クロック信号に同期した高周波帯域に加えて低周波帯域のノイズを十分に低減した任意の周波数のクロック信号を生成することができる。
【００４７】
［第１の変形例］
第１の実施の形態においては、ソースは、アナログ信号および入力クロック信号ＣＬＫＩＮを別々に送信していたが、ソースは、入力クロック信号ＣＬＫが重畳されたアナログ信号のみを送信してもよい。第１の変形例の電子装置１００は、入力クロック信号ＣＬＫが重畳されたアナログ信号のみをソースから受信する点において第１の実施の形態と異なる。
【００４８】
図４は、第１の実施の形態の第１の変形例における電子装置１００の一構成例を示すブロック図である。第１の変形例のＡＤ変換回路１１０は、入力クロック信号ＣＬＫが重畳されたアナログ信号のみをソースから受信する点において第１の実施の形態と異なる。このＡＤ変換回路１１０は、アナログ信号から入力クロック信号ＣＬＫＩＮを分離してクロック生成回路２００に供給する。
【００４９】
このように、第１の変形例によれば、入力クロック信号ＣＬＫが重畳されたアナログ信号のみをソースから受信するため、ソースとの間において入力クロック信号ＣＬＫを送受信するための信号線を設ける必要がなくなる。
【００５０】
［第２の変形例］
第１の実施の形態においては、電子装置１００が生成した出力クロック信号ＣＬＫＯＵＴをＡＤ変換回路１１０および論理回路１２０のみに供給していたが、その出力クロック信号ＣＬＫＯＵＴを外部の装置にさらに出力してもよい。第２の変形例の電子装置１００は、出力クロック信号ＣＬＫＯＵＴを外部の装置にさらに出力する点において第１の実施の形態と異なる。
【００５１】
図５は、第１の実施の形態の第２の変形例における電子装置１００の一構成例を示すブロック図である。第２の変形例の電子装置１００は、ＡＤ変換回路１１０を備えない点において第１の実施の形態と異なる。
【００５２】
また、第２の変形例のクロック生成回路２００は、外部クロック源から入力クロック信号ＣＬＫＩＮを受信し、出力クロック信号ＣＬＫＯＵＴを撮像モジュールなどの外部の装置に送信する。撮像モジュールは、その出力クロック信号ＣＬＫＯＵＴに同期して画像信号を生成して論理回路１２０に供給する。
【００５３】
第２の変形例において、例えば、入力クロック信号ＣＬＫＩＮは６０ヘルツ（Ｈｚ）であり、帰還分周回路２５０における分周比は、０．５×１０３に設定される。これにより、３０メガヘルツ（ＭＨｚ）の出力クロック信号ＣＬＫＯＵＴが出力される。
【００５４】
このように第２の変形例によれば、クロック生成回路２００が、出力クロック信号ＣＬＫＯＵＴを外部の装置にさらに出力するため、その外部の装置は、その出力クロック信号に同期して画像信号等を生成することができる。
【００５５】
［第３の変形例］
第１の実施の形態においては、基準クロック信号ｂＣＬＫをデジタルフィルタ２２０の駆動クロック信号として用いていたが、発振周期内に演算が完了するのであれば、この構成に限定されない。例えば、基準クロック信号ｂＣＬＫの代わりに出力クロック信号ＣＬＫＯＵＴを駆動クロック振動として用いてもよい。第３の変形例のクロック生成回路２００は、基準クロック信号ｂＣＬＫの代わりに出力クロック信号ＣＬＫＯＵＴを駆動クロック振動として用いる点において第１の実施の形態と異なる。
【００５６】
図６は、第１の実施の形態の第３の変形例におけるクロック生成回路２００の一構成例を示すブロック図である。第３の変形例のクロック生成回路２００は、デジタルフィルタ２２０が出力クロック信号ＣＬＫＯＵＴに同期して動作する点において第１の実施の形態と異なる。
【００５７】
このように第３の変形例によれば、デジタルフィルタ２２０を出力クロック信号ＣＬＫＯＵＴに同期して動作させることができる。
【００５８】
［第４の変形例］
第１の実施の形態においては、非整数逓倍位相同期回路２３０は、基準クロック信号をそのまま位相差検出器２３２に入力し、出力クロック信号ＣＬＫＯＵＴをそのまま出力していた。しかし、非整数逓倍位相同期回路２３０は、基準クロック信号ｂＣＬＫを分周してから位相差検出器２３２に入力し、出力クロック信号ＣＬＫＯＵＴを分周してから出力してもよい。第４の変形例の非整数逓倍位相同期回路２３０は、基準クロック信号を分周してから位相差検出器２３２に入力し、出力クロック信号ＣＬＫＯＵＴを分周してから出力する点において第１の実施の形態と異なる。
【００５９】
図７は、第１の実施の形態の第４の変形例における非整数逓倍位相同期回路２３０の一構成例を示すブロック図である。第４の変形例の非整数逓倍位相同期回路２３０は、基準クロック分周器２３７および出力クロック分周器２３８を備える点において第１の実施の形態と異なる。
【００６０】
基準クロック分周器２３７は、基準クロック信号ｂＣＬＫを分周して位相差検出器２３２に入力するものである。出力クロック分周器２３８は、出力クロック信号ＣＬＫＯＵＴを分周して帰還分周回路２５０に供給するものである。
【００６１】
なお、非整数逓倍位相同期回路２３０は、基準クロック分周器２３７および出力クロック分周器２３８の両方を備える構成としているが、いずれか一方のみを備える構成としてもよい。
【００６２】
このように、第４の変形例によれば、非整数逓倍位相同期回路２３０は、基準クロック信号ｂＣＬＫおよび出力クロック信号ＣＬＫＯＵＴを分周するため、それらを分周しない場合よりも多様な周波数の出力クロック信号ＣＬＫＯＵＴを生成することができる。
【００６３】
＜２．第２の実施の形態＞
第１の実施の形態においては、入力クロック信号ＣＬＫＩＮをそのまま位相比較回路２１０に入力していたが、その位相を制御して出力クロック信号ＣＬＫＯＵＴの位相に一致させてから位相比較回路２１０に入力してもよい。第２の実施の形態のクロック生成回路２００は、入力クロック信号ＣＬＫＩＮの位相を制御して出力クロック信号ＣＬＫＯＵＴの位相に一致させる点において第１の実施の形態と異なる。
【００６４】
図８は、第２の実施の形態におけるクロック生成回路２００の一構成例を示すブロック図である。第２の実施の形態のクロック生成回路２００は、時間デジタル変換器２６０をさらに備える点において第１の実施の形態と異なる。
【００６５】
時間デジタル変換器２６０は、入力クロック信号ＣＬＫＩＮのクロック周期より細かい分解能で、入力クロック信号ＣＬＫＩＮのエッジ位置を検出し、その検出結果を示すデジタル値を出力するものである。この時間デジタル変換器２６０は、出力クロック信号ＣＬＫＯＵＴなどを基準クロック信号として、その基準クロック信号の周波数に応じた分解能により、入力クロック信号ＣＬＫＩＮのエッジ位置を検出する。そして、時間デジタル変換器２６０は、その検出結果を位相比較回路２１０に供給する。位相比較部２１０は、その検出結果の示すエッジ位置と帰還信号ｆｂＣＬＫ１のエッジ位置との位相差を比較する。
【００６６】
時間デジタル変換器２６０を設けない第１の実施の形態においては、位相比較における分解能は、１／Ｆ（ＣＬＫＯＵＴ）となる。Ｆ（ＣＬＫＯＵＴ）が１ギガヘルツ（ＧＨｚ）と高い場合であっても、その分解能は、１ナノセカンド（ｎｓ）程度の分解能となる。分周された帰還信号と出力クロック信号ＣＬＫＯＵＴとの位相差が、その分解能以下の場合には発振器２３４による周波数制御が行われないため、ジッタが生じうる。これに対して、第２の実施の形態では、時間デジタル変換器２６０が、出力クロック信号ＣＬＫＯＵＴ（基準クロック信号）の周波数に応じた分解能により、入力クロック信号ＣＬＫＩＮのエッジ位置を検出する。このため、第１の実施の形態よりも位相分解能を向上させることができる。これにより、ジッタがさらに低減する。
【００６７】
また、第２の実施の形態の非整数逓倍位相同期回路２３０は、出力クロック信号ＣＬＫＯＵＴをＡＤ変換回路１１０、論理回路１２０および帰還分周回路２５０の他、時間デジタル変換器２６０にさらに供給する。
【００６８】
このように、第２の実施の形態によれば、クロック生成回路２００は、入力クロック信号より高い周波数の基準クロック信号に基づいて入力クロック信号のエッジを検出するため、位相分解能を向上させることができる。これにより、ノイズをさらに低減することができる。
【００６９】
［変形例］
第２の実施の形態においては、基準クロック信号ｂＣＬＫをデジタルフィルタ２２０の駆動クロック信号として用いていたが、基準クロック信号ｂＣＬＫの代わりに出力クロック信号ＣＬＫＯＵＴを駆動クロック信号として用いてもよい。第２の実施の形態の変形例のクロック生成回路２００は、基準クロック信号ｂＣＬＫの代わりに出力クロック信号ＣＬＫＯＵＴを駆動クロック振動として用いる点において第２の実施の形態と異なる。
【００７０】
図９は、第２の実施の形態の変形例におけるクロック生成回路２００の一構成例を示すブロック図である。変形例のクロック生成回路２００は、デジタルフィルタ２２０が出力クロック信号ＣＬＫＯＵＴに同期して動作する点において第２の実施の形態と異なる。
【００７１】
このように変形例によれば、デジタルフィルタ２２０を出力クロック信号ＣＬＫＯＵＴに同期して動作させることができる。
【００７２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００７３】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【００７４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００７５】
なお、本技術は以下のような構成もとることができる。
（１）入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、
前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、
前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と基準クロック信号とから出力クロック信号を生成して出力する出力回路と、
前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と
を具備するクロック生成回路。
（２）前記出力回路は、
前記高周波数成分が抑制された前記位相差信号に対して前記変調を行う変調器と、
前記変調が行われた前記分周比設定信号の示す前記位相差に応じた逓倍比により前記基準クロック信号を逓倍して前記出力クロック信号として出力する逓倍回路と
を備える前記（１）記載のクロック生成回路。
（３）前記出力回路は、
前記入力クロック信号の周波数に対する前記基準クロック信号の周波数の比率に前記所定の分周比を乗じた値に前記位相差信号の示す位相差を調整して当該調整した値を示す前記位相差信号を前記変調器に入力する調整部をさらに具備する
前記（２）記載のクロック生成回路。
（４）前記逓倍回路は、
前記基準クロック信号および内部信号のそれぞれの位相を比較して前記基準クロック信号および前記内部信号の間の位相差を検出する位相差検出器と、
前記位相差検出器により検出された前記位相差に応じた周波数で発振して前記出力クロック信号を生成する発振器と、
前記変調が行われた前記位相差信号の示す値に等しい分周比により前記生成された出力クロック信号を分周して前記内部信号として前記位相差検出器に帰還させる可変分周器と
を備える前記（３）記載のクロック生成回路。
（５）前記入力クロック信号より高い周波数の基準クロック信号に基づいて前記入力クロック信号のエッジを検出して当該検出結果を前記位相比較回路に供給する検出回路をさらに具備する前記（１）から（４）のいずれかに記載のクロック生成回路。
（６）前記検出回路は、前記出力クロック信号に基づいて前記入力クロック信号のエッジを検出する
前記（５）記載のクロック生成回路。
（７）前記位相差信号に対して行われる前記変調は、シグマデルタ変調である
前記（１）から（６）のいずれか記載のクロック生成回路。
（８）所定の基準クロック信号を供給する基準クロック供給回路と、
入力された入力クロック信号と帰還信号とのそれぞれの位相を比較して前記入力クロック信号および前記帰還信号の間の位相差を示す位相差信号を供給する位相差比較回路と、
前記位相差信号において周波数が所定の遮断周波数より高い高周波数成分を抑制するフィルタ回路と、
前記高周波数成分が抑制された前記位相差信号に対して低周波数帯域のノイズ成分を減少させ、高周波数帯域のノイズ成分を増加させる変調を行って当該変調を行った前記位相差信号と前記基準クロック信号とから出力クロック信号を生成して出力する出力回路と、
前記出力された出力クロック信号を所定の分周比により分周して前記位相比較回路に前記帰還信号として帰還させる分周回路と
を具備する電子装置。
【符号の説明】
【００７６】
１００  電子装置
１１０  ＡＤ変換回路
１２０  論理回路
２００  クロック生成回路
２１０  位相比較回路
２２０  デジタルフィルタ
２３０  非整数逓倍位相同期回路
２３１  逓倍回路
２３２  位相差検出器
２３３  ローパスフィルタ
２３４  発振器
２３５  可変分周器
２３６  加算器
２３７  基準クロック分周器
２３８  出力クロック分周器
２４０  シグマデルタ変調器
２４１  減算器
２４２  積分器
２４３  加算器
２４４、２４６  遅延メモリ
２４５  量子化器
２５０  帰還分周回路
２６０  時間デジタル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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