(57)【要約】      （修正有）【課題】同期信号の微調整や粗調整を小規模な回路構成で実現できる検出装置、センサー、電子機器及び移動体等を提供する。【解決手段】検出装置は、物理量トランスデューサーの駆動回路と同期信号出力回路５２と物理量に応じた物理量信号の検出処理を行う検出回路を含む。同期信号出力回路５２は、遅延制御信号ＰＮＢを出力する遅延制御回路１６０と、遅延制御信号ＰＮＢによって遅延時間が制御される複数の遅延ユニットＤ０〜Ｄn-1を有する遅延回路１７０と、を含むＤＬＬ回路１５０と、遅延制御信号ＰＮＢによって遅延時間が制御される少なくとも１つの遅延ユニットを有し、駆動回路からの出力信号に基づく入力信号ＩＮを遅延させた信号ＤＬＩをＤＬＬ回路１５０に出力する調整回路１３０と、ＤＬＬ回路１５０からの多相クロック信号に基づいて同期信号ＳＹＣを出力する出力回路１８０を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むＤＬＬ（Delay Locked Loop）回路と、
前記遅延制御信号によって遅延時間が制御される少なくとも１つの遅延ユニットを有し、前記駆動回路からの前記出力信号に基づく入力信号を遅延させた信号を前記ＤＬＬ回路に出力する調整回路と、
前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含むことを特徴とする検出装置。
【請求項２】
請求項１に記載の検出装置において、
前記調整回路は、
前記ＤＬＬ回路の前記遅延回路を構成する前記遅延ユニットよりも遅延時間が少ない遅延ユニットにより構成される第２の遅延回路を含むことを特徴とする検出装置。
【請求項３】
請求項１又は２に記載の検出装置において、
前記調整回路は、
前記ＤＬＬ回路の前記遅延回路を構成する前記遅延ユニットの個数よりも少ない個数の遅延ユニットにより構成される第３の遅延回路を含むことを特徴とする検出装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の検出装置において、
前記出力回路は、
ｍ及びｎが１より大きい整数であり、ｍはｎよりも小さいとき、前記ＤＬＬ回路からのｎ本の前記多相クロック信号のうちのｍ本の多相クロック信号に基づいて、前記同期信号を出力することを特徴とする検出装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の検出装置において、
前記出力回路は、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第１の多相クロック信号群を受けて、第１の信号を出力する第１のセレクターと、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第２の多相クロック信号群を受けて、第２の信号を出力する第２のセレクターと、
前記第１の信号と前記第２の信号を受けて、前記同期信号を出力する第３のセレクターと、
を含むことを特徴とする検出装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の検出装置において、
前記出力回路は、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第１の多相クロック信号群を受けて、第１の信号を出力する第１のセレクターと、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第２の多相クロック信号群を受けて、第２の信号を出力する第２のセレクターと、
前記第１の信号によって立ち下りエッジが設定され、前記第２の信号によって立ち上がりエッジが設定される前記同期信号を出力する波形整形回路と、
を含むことを特徴とする検出装置。
【請求項７】
請求項６に記載の検出装置において、
前記出力回路は、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第３の多相クロック信号群を受けて、第３の信号を出力する第３のセレクターと、
前記ＤＬＬ回路からの前記多相クロック信号のうちの第４の多相クロック信号群を受けて、第４の信号を出力する第４のセレクターと、
前記第３の信号によって立ち下りエッジが設定され、前記第４の信号によって立ち上がりエッジが設定される第２の同期信号を出力する第２の波形整形回路と、
を含むことを特徴とする検出装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の検出装置において、
前記遅延制御回路は、
前記ＤＬＬ回路の入力信号と出力信号の位相比較を行って、前記遅延制御信号を生成することを特徴とする検出装置。
【請求項９】
請求項１乃至７のいずれか一項に記載の検出装置において、
前記遅延制御回路は、
ｎ及びｊが１より大きい整数であり、ｊはｎよりも小さいとき、前記ＤＬＬ回路のｎ本の前記多相クロック信号のうちのｊ本の多相クロック信号の位相比較を行って、前記遅延制御信号を生成することを特徴とする検出装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の検出装置において、
前記ＤＬＬ回路及び前記調整回路を構成する各前記遅延ユニットは、差動入力及び差動出力の差動型回路であることを特徴とする検出装置。
【請求項１１】
物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むＤＬＬ（Delay Locked Loop）回路と、
前記遅延制御信号によって遅延時間が制御される少なくとも１つの遅延ユニットを有し、前記ＤＬＬ回路のループ外に設けられて、前記同期信号の位相を調整する調整回路と、
前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含むことを特徴とする検出装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の検出装置において、
前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置されることを特徴とする検出装置。
【請求項１３】
物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットにより構成される遅延回路と、を有するＤＬＬ（Delayed Locked Loop）回路と、
前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含み、
前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置されることを特徴とする検出装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の検出装置において、
第１の方向に直交する方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、
前記ＤＬＬ回路の前記複数の遅延ユニットのうちの第１の遅延ユニット群は、各前記遅延ユニットの入力から出力へと向かう方向が前記第１の方向に沿って配置され、
前記第１の遅延ユニット群に続く第２の遅延ユニット群は、前記第１の遅延ユニット群の前記第２の方向側に配置され、各前記遅延ユニットの入力から出力へと向かう方向が前記第３の方向に沿って配置されることを特徴とする検出装置。
【請求項１５】
請求項１乃至１４のいずれか一項に記載の検出装置と、
前記物理量トランスデューサーと、
を含むことを特徴とするセンサー。
【請求項１６】
請求項１乃至１４のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
【請求項１７】
請求項１乃至１４のいずれか一項に記載の検出装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置、センサー、電子機器及び移動体等に関する。
【背景技術】
【０００２】
デジタルカメラ、スマートフォン等の電子機器や車、飛行機等の移動体には、外的な要因で変化する物理量を検出するためのジャイロセンサーが組み込まれている。ジャイロセンサーは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。
【０００３】
例えばジャイロセンサーの一つとして、水晶圧電振動ジャイロセンサーなどの振動ジャイロセンサーが知られている。振動ジャイロセンサーでは、回転によって発生するコリオリ力に対応した物理量を検出している。
【０００４】
このようなジャイロセンサーの検出装置では、不要信号の除去のために同期検波回路が設けられる。適正な同期検波を行うためには、振動子からの検出信号と、同期検波回路に用いられる同期信号（参照信号、検波信号）との間の位相関係が適正となるように調整する必要がある。このような位相調整に関する従来技術としては、例えば特許文献１、２に開示される従来技術が知られている。
【０００５】
例えば特許文献１には、ＰＬＬ（Phase Locked Loop）回路により構成される位相調整回路を設けて、同期信号の位相調整を行う技術が開示されている。特許文献１には、ＤＬＬ(Delay Locked Loop)回路により構成される位相調整回路を設けて、同期信号の位相調整を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１６３４７７号公報
【特許文献２】特開２００９−２８１８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のように位相調整回路をＰＬＬ回路で構成する手法では、消費電力が増加したり、回路が大規模化するなどの問題が生じる。
【０００８】
また位相調整回路をＤＬＬ回路で構成する特許文献２において、位相の微調整を実現するためには、小さい位相調整量（例えば０．５度）の複数の遅延ユニットが直列に接続された遅延回路が必要になる。従って、遅延ユニットの数が多くなってしまい、遅延回路の大規模化を招く。またＤＬＬ回路からの多相クロック信号から同期信号を選択するセレクターを設けた場合に、セレクターの回路面積の増加や、ＤＬＬ回路とセレクターとを接続する信号線の配線領域の面積の増加を招き、検出装置が大規模化するなどの問題が生じる。
【０００９】
本発明の幾つかの態様によれば、同期信号の微調整や粗調整を小規模な回路構成で実現できる検出装置、センサー、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。
【００１１】
本発明の一態様は、物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、を含み、前記同期信号出力回路は、遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むＤＬＬ（Delay Locked Loop）回路と、前記遅延制御信号によって遅延時間が制御される少なくとも１つの遅延ユニットを有し、前記駆動回路からの前記出力信号に基づく入力信号を遅延させた信号を前記ＤＬＬ回路に出力する調整回路と、前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、を含む検出装置に関係する。
【００１２】
本発明の一態様によれば、同期信号出力回路が同期信号を出力し、検出回路が同期信号を用いて物理量信号の検出処理を行う。この同期信号出力回路には、遅延制御回路と遅延回路を有するＤＬＬ回路と、出力回路と、調整回路が設けられる。そして調整回路は、ＤＬＬ回路の遅延ユニット用の遅延制御信号に基づいて、その遅延ユニットの遅延時間が制御されて、駆動回路からの出力信号に基づく入力信号を遅延させた信号を、ＤＬＬ回路に出力する。従って、ＤＬＬ回路が遅延時間をロックした場合に、その遅延制御信号に基づく遅延時間で、調整回路の遅延ユニットにより入力信号が遅延して、ＤＬＬ回路に入力されるようになる。これにより、同期信号の位相の微調整や粗調整等が可能になる。
【００１３】
また本発明の一態様では、前記調整回路は、前記ＤＬＬ回路の前記遅延回路を構成する前記遅延ユニットよりも遅延時間が少ない遅延ユニットにより構成される第２の遅延回路を含んでもよい。
【００１４】
このようにすれば、同期信号の位相の微調整が可能になり、高分解能の位相調整等を実現できるようになる。
【００１５】
また本発明の一態様では、前記調整回路は、前記ＤＬＬ回路の前記遅延回路を構成する前記遅延ユニットの個数よりも少ない個数の遅延ユニットにより構成される第３の遅延回路を含んでもよい。
【００１６】
このようにすれば、同期信号の位相の粗調整が可能になり、ワイドレンジの位相調整等を実現できるようになる。
【００１７】
また本発明の一態様では、ｍ及びｎが１より大きい整数であり、ｍはｎよりも小さいとき、前記出力回路は、前記ＤＬＬ回路からのｎ本の前記多相クロック信号のうちのｍ本の多相クロック信号に基づいて、前記同期信号を出力してもよい。
【００１８】
このようにすれば、多相クロック信号の配線領域等が原因となって回路が大規模化するなどの事態を抑制できる。
【００１９】
また本発明の一態様では、前記出力回路は、前記ＤＬＬ回路からの前記多相クロック信号のうちの第１の多相クロック信号群を受けて、第１の信号を出力する第１のセレクターと、前記ＤＬＬ回路からの前記多相クロック信号のうちの第２の多相クロック信号群を受けて、第２の信号を出力する第２のセレクターと、前記第１の信号と前記第２の信号を受けて、前記同期信号を出力する第３のセレクターと、を含んでもよい。
【００２０】
このようにすれば、第１の多相クロック信号群や第２の多相クロック信号群に対応する調整範囲で、位相を調整することが可能になり、ワイドレンジの位相調整等を実現できるようになる。
【００２１】
また本発明の一態様では、前記出力回路は、前記ＤＬＬ回路からの前記多相クロック信号のうちの第１の多相クロック信号群を受けて、第１の信号を出力する第１のセレクターと、前記ＤＬＬ回路からの前記多相クロック信号のうちの第２の多相クロック信号群を受けて、第２の信号を出力する第２のセレクターと、前記第１の信号によって立ち下がりエッジが設定され、前記第２の信号によって立ち上がりエッジが設定される前記同期信号を出力する波形整形回路と、を含んでもよい。
【００２２】
このようにすれば、同期信号のデューティー比の調整等が可能になり、例えばデューティー比を５０％に近づけて、検出装置の検出性能を向上できるようになる。
【００２３】
また本発明の一態様では、前記出力回路は、前記ＤＬＬ回路からの前記多相クロック信号のうちの第３の多相クロック信号群を受けて、第３の信号を出力する第３のセレクターと、前記ＤＬＬ回路からの前記多相クロック信号のうちの第４の多相クロック信号群を受けて、第４の信号を出力する第４のセレクターと、前記第３の信号によって立ち下がりエッジが設定され、前記第４の信号によって立ち上がりエッジが設定される第２の同期信号を出力する第２の波形整形回路と、を含んでもよい。
【００２４】
このようにすれば、デューティー比の調整等が行われた同期信号に加えて、デューティー比の調整等が行われた第２の同期信号も同時に出力できるようになる。
【００２５】
また本発明の一態様では、前記遅延制御回路は、前記ＤＬＬ回路の入力信号と出力信号の位相比較を行って、前記遅延制御信号を生成してもよい。
【００２６】
このような位相比較を行うことで、ＤＬＬ回路による遅延時間のロックが可能になる。
【００２７】
また本発明の一態様では、前記遅延制御回路は、ｎ及びｊが１より大きい整数であり、ｊはｎよりも小さいとき、前記ＤＬＬ回路のｎ本の前記多相クロック信号のうちのｊ本の多相クロック信号の位相比較を行って、前記遅延制御信号を生成してもよい。
【００２８】
このような位相比較を行うことで、ＤＬＬ回路による遅延時間のロックが可能になると共に、疑似ロックの発生等についても抑制できるようになる。
【００２９】
また本発明の一態様では、前記ＤＬＬ回路及び前記調整回路を構成する各前記遅延ユニットは、差動入力及び差動出力の差動型回路であってもよい。
【００３０】
このようにすれば、製造プロセスのバラツキ等が原因となって、ＤＬＬ回路のロック機能が正常に働かなくなってしまう事態等を抑制できる。
【００３１】
本発明の一態様は、物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、を含み、前記同期信号出力回路は、遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むＤＬＬ（Delay Locked Loop）回路と、前記遅延制御信号によって遅延時間が制御される少なくとも１つの遅延ユニットを有し、前記ＤＬＬ回路のループ外に設けられて、前記同期信号の位相を調整する調整回路と、前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、を含む検出装置に関係する。
【００３２】
本発明の一態様によれば、同期信号出力回路が同期信号を出力し、検出回路がこの同期信号を用いて物理量信号の検出処理を行う。この同期信号出力回路には、遅延制御回路と遅延回路を有するＤＬＬ回路と、出力回路と、調整回路が設けられる。そして調整回路は、ＤＬＬ回路のループ外に設けられ、同期信号の位相を調整する。更に、この調整回路では、ＤＬＬ回路の遅延ユニット用の遅延制御信号に基づいて、その遅延ユニットの遅延時間が制御される。従って、ＤＬＬ回路が遅延時間をロックした場合に、その遅延制御信号により、調整回路の遅延ユニットの遅延時間が制御されて、同期信号の位相が調整される。これにより、同期信号の位相の微調整や粗調整等が可能になる。
【００３３】
また本発明の一態様では、前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置されてもよい。
【００３４】
また本発明の一態様は、物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、を含み、前記同期信号出力回路は、遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットにより構成される遅延回路と、を有するＤＬＬ（Delayed Locked Loop）回路と、前記ＤＬＬ回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、を含み、前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置される検出装置に関係する。
【００３５】
本発明の一態様によれば、駆動回路からの出力信号により、同期信号出力回路が同期信号を出力し、検出回路がこの同期信号を用いて物理量信号の検出処理を行う。そして、同期信号出力回路は、ＤＬＬ回路と出力回路を有し、駆動回路は、同期信号出力回路と検出回路の間に配置される。このようにすれば、同期信号出力回路と検出回路の間の距離を離すことができるため、同期信号出力回路のＤＬＬ回路の複数の遅延ユニットが発生したデジタルノイズが、検出回路に伝達されて、検出性能が低下する等の事態を抑制できる。
【００３６】
また本発明の一態様では、第１の方向に直交する方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、前記ＤＬＬ回路の前記複数の遅延ユニットのうちの第１の遅延ユニット群は、各前記遅延ユニットの入力から出力へと向かう方向が前記第１の方向に沿って配置され、前記第１の遅延ユニット群に続く第２の遅延ユニット群は、前記第１の遅延ユニット群の前記第２の方向側に配置され、各前記遅延ユニットの入力から出力へと向かう方向が前記第３の方向に沿って配置されてもよい。
【００３７】
このようにすれば、ＤＬＬ回路の複数の遅延ユニットを効率良くレイアウト配置できるようになる。そして、例えば第１の遅延ユニット群から第２の遅延ユニット群への折り返し地点の調整等により、同期信号出力回路の第１の方向での幅の調整等も可能になり、レイアウト効率を向上できる。
【００３８】
本発明の他の態様は、上記に記載の検出装置と、前記物理量トランスデューサーとを含むセンサーに関係する。
【００３９】
本発明の他の態様は、上記に記載の検出装置を含む電子機器に関係する。
【００４０】
本発明の他の態様は、上記に記載の検出装置を含む移動体に関係する。
【図面の簡単な説明】
【００４１】
【図１】本実施形態の検出装置、電子機器、ジャイロセンサーの構成例。
【図２】検出装置の詳細な構成例。
【図３】図３（Ａ）〜図３（Ｄ）は同期検波の説明図。
【図４】図４（Ａ）、図４（Ｂ）は本実施形態の比較例。
【図５】本実施形態の同期信号出力回路の基本構成例。
【図６】同期信号出力回路の詳細な第１の構成例。
【図７】遅延ユニットの一例である電流制御型インバーター回路の構成例。
【図８】図８（Ａ）、図８（Ｂ）は遅延制御回路の構成例。
【図９】同期信号出力回路の詳細な第２の構成例。
【図１０】遅延ユニットの一例である差動型回路の構成例。
【図１１】同期信号出力回路の詳細な第３の構成例。
【図１２】同期信号出力回路の詳細な第４の構成例。
【図１３】図１３（Ａ）、図１３（Ｂ）は遅延制御回路の構成例。
【図１４】遅延制御回路の動作を説明する信号波形例。
【図１５】波形整形回路の構成例。
【図１６】図１６（Ａ）、図１６（Ｂ）は波形整形回路の動作を説明する信号波形例。
【図１７】検出装置のレイアウト配置例。
【図１８】同期信号出力回路のレイアウト配置例。
【図１９】全差動スイッチングミキサー方式の検出装置の構成例。
【図２０】本実施形態の検出装置を適用した移動体の一例。
【発明を実施するための形態】
【００４２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサーが圧電型の振動子（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動子（振動ジャイロ）や、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー、センサー等にも本発明は適用可能である。
【００４３】
１．電子機器、ジャイロセンサー
図１に本実施形態の検出装置２０を含むジャイロセンサー５１０（広義にはセンサー）と、ジャイロセンサー５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサー５１０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。
【００４４】
電子機器５００はジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。処理部５２０（ＣＰＵ、ＭＰＵ等）はジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。
【００４５】
ジャイロセンサー５１０（センサー）は振動子１０、検出装置２０を含む。図１の振動子１０（広義には物理量トランスデューサー）は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子１１、１２と、検出用振動子１６、１７を有する。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。
【００４６】
検出装置２０は、駆動回路３０、同期信号出力回路５２、検出回路６０を含む。駆動回路３０は、振動子１０からのフィードバック信号を受けて、振動子１０を駆動する。例えば、駆動回路３０は、駆動信号（駆動電圧）を出力して振動子１０を駆動する。そして振動子１０からフィードバック信号を受け、これにより振動子１０を励振させる。
【００４７】
同期信号出力回路５２は、駆動回路３０からの信号を受けて、同期信号ＳＹＣを出力する。例えば同期信号出力回路５２は、駆動回路３０が有するＩ／Ｖ変換回路（増幅回路）からのＩ／Ｖ変換（電流／電圧変換）後の信号を受ける。そして、この信号（２値化後の信号）の位相が調整された信号を同期信号ＳＹＣとして、検出回路６０の同期検波回路に出力する。
【００４８】
検出回路６０は、振動子１０からの信号と、同期信号出力回路５２からの同期信号ＳＹＣに基づいて所望信号（物理量に応じた物理量信号）の検出処理を行い、検出データを出力する。例えば、検出回路６０は、駆動信号により駆動される振動子１０から検出信号（検出電流、電荷）を受ける。そして検出信号に対して、同期信号を用いて同期検波処理を行い、振動子１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。
【００４９】
具体的には、駆動回路３０からの交流の駆動信号（駆動電圧）が駆動用振動子１１の駆動端子２に印加される。すると逆圧電効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号として駆動回路３０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。
【００５０】
駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１に示す方向で振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号（第１、第２の検出信号）として検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号を受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。即ち、検出軸１９を中心に振動子１０（ジャイロセンサー）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力（広義には物理量）に応じた信号である所望信号（物理量に応じた物理量信号）を検出することで、ジャイロセンサーの回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。
【００５１】
なお図１では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。
【００５２】
２．検出装置
図２に本実施形態の検出装置２０の詳細な構成例を示す。
【００５３】
駆動回路３０は、振動子１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動子１０に出力する駆動信号出力回路５０を含む。なお、駆動回路３０の構成は図２に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５４】
増幅回路３２（Ｉ／Ｖ変換回路）は、振動子１０からのフィードバック信号ＤＩを増幅する。例えば振動子１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、キャパシター、抵抗素子、演算増幅器などにより実現できる。
【００５５】
駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０は、矩形波（又は正弦波）の駆動信号を出力する。この駆動信号出力回路５０はコンパレーター等により実現できる。なお増幅回路３２と駆動信号出力回路５０の間に、例えばフィルター部（ハイパスフィルター、ローパスフィルター）などの他の回路を設けてもよい。
【００５６】
ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子１０からのフィードバック信号ＤＩの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。
【００５７】
同期信号出力回路５２は、増幅回路３２による増幅後（Ｉ／Ｖ変換後）の出力信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。例えば同期信号出力回路５２は、正弦波（交流）の出力信号ＤＶに対して２値化処理を行って、矩形波の信号を生成する２値化回路を含むことができる。この２値化回路はコンパレーター等により実現できる。そして同期信号出力回路５２は、２値化後の矩形波の信号の位相調整を行って、同期信号ＳＹＣを生成して、同期検波回路８１に出力する。
【００５８】
検出回路６０は、増幅回路６１、同期検波回路８１、Ａ／Ｄ変換回路１００を含む。増幅回路６１は、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、信号増幅や電荷−電圧変換を行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。
【００５９】
制御部１２０は、検出装置２０の各回路の制御処理や、デジタルフィルター処理などのデジタル信号処理を行う。例えば制御部１２０は、駆動回路３０、同期信号出力回路５２、検出回路６０に対して制御信号を出力して、これらの回路を制御する。また制御部１２０は、Ａ／Ｄ変換回路１００からのデジタル信号に基づいて、不要信号成分の除去や帯域制限のためのデジタルフィルター処理を行う。
【００６０】
３．同期検波
次に、図３（Ａ）〜図３（Ｄ）の模式図を用いて同期検波について説明する。なお実際には、不要信号の振幅は所望信号（物理量に応じた物理量信号）の振幅に比べて非常に大きいが、図面の都合上、不要信号の振幅と所望信号の振幅を等しくしている。
【００６１】
図３（Ａ）のように所望信号の位相と同期信号の位相が完全に揃っている場合には、同期検波後に所望信号と不要信号は図３（Ｂ）のようになる。即ち所望信号は、完全な全波整流波形になり、不要信号は、正の部分と負の部分の面積が等しい波形になる。従って、後段のローパスフィルター等で平滑化することで、所望信号のＤＣ成分が出力信号として出力されるようになり、不要信号の成分が出力信号に現れることはない。このように同期検波を行うことで、所望信号に対して９０度の位相差がある機械振動漏れ等の不要信号を除去できる。
【００６２】
一方、図３（Ｃ）のように所望信号の位相と同期信号の位相がγだけずれている場合には、同期検波後に所望信号と不要信号は図３（Ｄ）のようになる。即ち所望信号は、完全な全波整流波形ではなく、負の成分を含む。また、不要信号は、正の部分と負の部分の面積が等しくならない。従って、後段のローパスフィルター等で平滑化することで得られる出力信号において、所望信号のＤＣ成分が図３（Ｂ）の場合よりも小さくなると共に、不要信号の成分が現れるようになり、ゼロ点変動等の原因になる。
【００６３】
以上のような同期検波を適正に実現するためには、検出信号（所望信号）と同期信号との間の位相関係が適正となるように調整する位相調整回路が必要になる。
【００６４】
そして、検出装置の評価や設計や構成の自由度を高めるためには、広い調整範囲（例えば１８０度程度）での位相調整（ワイドレンジ位相調整）の実現が望まれる。例えば検出装置の評価時において、検出信号と同期信号との間の位相関係を様々に変化させて、漏れ信号が検出性能に与える影響等を評価できれば、利便性を向上できる。
【００６５】
また、検波効率を精度良く合わせるためには、小さな位相調整量（例えば０．５度程度）の位相調整（高分解能位相調整）の実現が望まれる。例えば、検出装置の製造時において、検出信号と同期信号との間の位相関係を微調整し、位相の調整データを不揮発性メモリー等に書き込むことで、検出装置の実動作時の検出性能を向上できる。
【００６６】
また駆動周波数（振動周波数）が異なる複数種類の振動子に対応するためには、広い範囲の動作周波数対応（ワイドレンジ周波数対応）が望まれる。例えば低い駆動周波数（例えば５０ｋＨｚ以下）の振動子であっても、高い駆動周波数（例えば２００ｋＨｚ以上）の振動子であっても、同じ回路構成の検出装置で検出及び駆動を実現できることが望ましい。
【００６７】
図４（Ａ）、図４（Ａ）に、本実施形態の比較例となる位相調整回路の例を示す。図４（Ａ）はＰＬＬ回路を用いた位相調整回路の例である。この位相調整回路は、位相比較器６１０、チャージポンプ回路６１２、ローパスフィルター６１４、ＶＣＯ（電圧制御発振器）６１６、分周回路６１８、６２０を含む。
【００６８】
ＶＣＯ６１６は、入力信号ＩＮとの位相比較結果に基づく制御電圧ＶＣを受け、入力信号ＩＮの周波数を逓倍（例えば３６０倍、７２０倍）した周波数で発振する。そしてＶＣＯ６１６により生成された多相クロック信号の中から選択されたクロック信号ＣＫＳＥＬを分周回路６２０に出力する。分周回路６２０は、入力信号ＩＮとクロック信号ＣＫＳＥＬに基づいて、入力信号ＩＮの位相をずらした信号を同期信号ＳＹＣとして出力する。
【００６９】
この図４（Ａ）の比較例では、ＶＣＯ６１６が高い周波数で発振するため、消費電力が大きくなる。例えば入力信号ＩＮの周波数（駆動回路の駆動周波数）が１００ｋＨｚであり、位相調整量を１度（degree）のステップにする場合には、ＶＣＯ６１６は、１００ｋＨｚを３６０倍に逓倍した３６ＭＨｚで発振する必要がある。位相調整量を０．５度のステップにする場合には、ＶＣＯ６１６は、１００ｋＨｚを７２０倍に逓倍した７２ＭＨｚで発振する必要がある。従って、図４（Ａ）の比較例では、位相調整量の分解能を高めようとすると、消費電力が非常に大きくなってしまう。また分周回路６２０に位相選択の機能が必要になり、回路が大規模化する。
【００７０】
図４（Ｂ）はＤＬＬ回路を用いた位相調整回路の例である。この位相調整回路は、位相比較器６３０、チャージポンプ回路６３２、ローパスフィルター６３４、遅延回路６３６、セレクター６３８を含む。
【００７１】
図４（Ｂ）では、ＤＬＬ回路を構成する遅延回路６３６は、直列接続されたｎ個の遅延ユニットＤ０〜Ｄn-1を有する。図４（Ｂ）の構成で位相調整量を０．５度ステップにするためには、ｎ＝７２０個の遅延ユニットが必要になってしまい、遅延回路６３６の回路規模が大きくなってしまう。即ち、前述した高分解能の位相調整を実現しようとすると、回路の大規模化を招く。またワイドレンジの位相調整に対応するために、例えば位相調整範囲を１８０度というように広い範囲に設定しようとすると、ｎ＝３６０本（或いは７２０本）の多相クロック信号の中から信号を選択するセレクター６３８が必要になり、セレクター６３８の回路が大規模化する。また遅延回路６３６とセレクター６３８を接続する信号線の配線領域も大きくなってしまい、位相調整回路の大規模化を招く。
【００７２】
４．同期信号出力回路
図５に、以上のような問題点を解決する本実施形態の同期信号出力回路５２の基本構成例を示す。この同期信号出力回路５２は、調整回路１３０とＤＬＬ(Delay Locked Loop)回路１５０と出力回路１８０を有する。具体的には、図５の同期信号出力回路５２は、２値化回路５４と位相調整回路５６を有し、位相調整回路５６は、調整回路１３０とＤＬＬ回路１５０と出力回路１８０により構成されている。なお、同期信号出力回路５２の構成は図５に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７３】
２値化回路（波形整形回路）５４は、駆動回路３０からの正弦波の出力信号ＤＶを受けて、出力信号ＤＶの２値化処理（波形整形）を行って、例えば矩形波の信号ＩＮを出力する。この２値化回路５４は、例えば出力信号ＤＶと基準電圧（駆動信号の基準電圧）とを比較して、信号ＩＮを出力するコンパレーター等により実現できる。
【００７４】
なお、駆動回路３０からの出力信号ＤＶは、図２に示すようにＩ／Ｖ変換後（増幅後）の信号であるが、出力信号ＤＶに対してフィルター処理（ハイパスフィルター、ローパスフィルター等）を施した信号を同期信号出力回路５２（２値化回路５４）に入力してもよい。
【００７５】
そして本実施形態の同期信号出力回路５２（位相調整回路５６）は、入力信号ＩＮの位相調整を行い、位相調整後の信号を同期信号ＳＹＣとして出力する。
【００７６】
具体的には、ＤＬＬ回路１５０は、遅延制御回路１６０と遅延回路１７０を有する。遅延制御回路１６０は遅延制御信号ＰＮＢを出力する。例えば遅延制御回路１６０は、ＤＬＬ回路１５０からのフィードバック信号に基づく位相比較処理を行って、遅延制御信号ＰＮＢを生成する。この位相比較処理としては後述するように種々の処理を想定できる。
【００７７】
遅延回路１７０は複数の遅延ユニットＤ０〜Ｄn-1（第１〜第ｎの遅延ユニット）を有する。これらの遅延ユニットＤ０〜Ｄn-1は直列接続される。例えば第ｋ（１≦ｋ＜ｎ）の遅延ユニットＤkの出力が、次段の第ｋ＋１の遅延ユニットＤk+1に入力され、第ｋ＋１の遅延ユニットＤk+1の出力が、次段の第ｋ＋２の遅延ユニットＤk+2に入力される。
【００７８】
遅延ユニットＤ０〜Ｄn-1は、遅延制御回路１６０からの遅延制御信号ＰＮＢにより遅延時間が制御される。例えば遅延ユニットＤ０〜Ｄn-1が電流制御型のインバーター回路である場合には、遅延制御信号ＰＮＢは、このインバーター回路に流れる電流（バイアス電流）を制御する信号である。そして、インバーター回路に流れる電流が大きくなれば、遅延時間は短くなり、電流が小さくなれば、遅延時間は長くなる。そして遅延回路１７０からの信号が遅延制御回路１６０にフィードバックされることで、ＤＬＬ回路１５０のループが形成され、Ｄ０〜Ｄn-1の各遅延ユニットの遅延時間がロックされるＤＬＬ動作が行われる。具体的には、遅延ユニットＤ０から遅延ユニットＤn-1までの位相差が、例えば３６０度になるように、Ｄ０〜Ｄn-1の各遅延ユニットの遅延時間がロックされる。
【００７９】
出力回路１８０は、ＤＬＬ回路１５０からの多相クロック信号に基づいて、同期信号ＳＹＣを出力する。多相クロック信号は位相が順次シフトしたクロック信号である。例えば多相クロック信号の第１のクロック信号は遅延ユニットＤ０の出力信号である。また多相クロック信号の第２、第３のクロック信号は遅延ユニットＤ１、Ｄ２の出力信号である。そして第２のクロック信号は第１のクロック信号に対して、遅延ユニットＤ１の遅延時間の分だけ位相がシフトしており、第３のクロック信号は第２のクロック信号に対して、遅延ユニットＤ２の遅延時間の分だけ位相がシフトしている。
【００８０】
調整回路１３０は、遅延制御信号ＰＮＢによって遅延時間が制御される少なくとも１つの遅延ユニットを有する。そして駆動回路３０からの出力信号ＤＶに基づく入力信号ＩＮ（例えば出力信号ＤＶを２値化した信号）を遅延させた信号ＤＬＩを、ＤＬＬ回路１５０に出力する。即ち、信号ＩＮが、調整回路１３０が有する遅延ユニットにより遅延し、遅延後の信号ＤＬＩがＤＬＬ回路１５０に入力される。
【００８１】
具体的には調整回路１４０は、遅延回路１７０の遅延ユニットＤ０〜Ｄn-1と同様の構成の遅延ユニットを有する。そして、この調整回路１３０の遅延ユニットも、ＤＬＬ回路１５０の遅延ユニットＤ０〜Ｄn-1と同様に、遅延制御信号ＰＮＢに基づいて、その遅延時間が制御される。例えば遅延ユニットＤ０〜Ｄn-1が電流制御型のインバーター回路で構成される場合に、調整回路１３０も同様の構成の電流制御型のインバーター回路で構成される。そして、このインバーター回路は、ＤＬＬ回路１５０の遅延ユニットＤ０〜Ｄn-1を構成するインバーター回路と同様に、遅延制御信号ＰＮＢに基づいて、その遅延時間が制御される。なお、調整回路１４０の遅延ユニットの遅延時間が、遅延回路１７０の各遅延ユニットＤ０〜Ｄn-1の遅延時間よりも短くなったり、長くなるように設定してもよい。
【００８２】
以上の本実施形態の同期信号出力回路５２によれば、調整回路１３０の遅延ユニットは、ＤＬＬ回路１５０の遅延回路１７０で用いられる遅延制御信号ＰＮＢを用いて、遅延時間が制御される。そしてこの調整回路１７０の遅延ユニットにより、入力信号ＩＮを遅延させた信号ＤＬＩが、ＤＬＬ回路１５０に入力される。
【００８３】
例えば遅延回路１７０の遅延ユニットＤ０〜Ｄn-1の個数がｎ＝３６０であり、１個の遅延ユニットの位相遅れ（位相変化量）が１度になるように、ＤＬＬ回路１５０によりＤ０〜Ｄn -1の各遅延ユニットの遅延時間がロックされたとする。
【００８４】
この場合に、例えば、遅延回路１７０のＤ０〜Ｄn-1の各遅延ユニットの半分の遅延時間の遅延ユニットを、調整回路１３０に設ければ、０．５度ステップの位相の微調整が、調整回路１３０により実現できるようになる。また例えば、遅延制御信号ＰＮＢにより制御される３０個の遅延ユニットを、調整回路１３０に設ければ、３０度ステップの位相の粗調整が、調整回路１３０により実現できるようになる。従って本実施形態によれば、遅延制御信号ＰＮＢにより遅延時間が制御される調整回路１３０を追加するだけという簡素な手法で、位相の微調整や粗調整を実現できる。
【００８５】
特に本実施形態では、調整回路１３０については、ＤＬＬ回路１５０のループ（遅延時間のロックループ）内に入っていない点が特徴である。このようにすれば、遅延制御信号ＰＮＢによって設定される位相調整量（遅延時間）については、ＤＬＬ回路１５０のループによりロックされて固定されるようになる。例えば遅延回路１７０の遅延ユニットの段数を３６０段にすれば、遅延制御信号ＰＮＢによって設定される位相調整量は１度（degree）に固定され、１８０段にすれば２度に固定される。そして調整回路１３０はＤＬＬ回路１５０のループ内に入っていないため、調整回路１３０での遅延ユニットの段数を増減させても、遅延制御信号ＰＮＢによって設定される位相調整量は影響を受けず、変化しない。従って、調整回路１３０での遅延ユニットの段数の設定や、遅延ユニットの遅延時間の設定により、位相の正確な微調整や粗調整を実現できるという利点がある。
【００８６】
また本実施形態では出力回路１８０は、例えばＤＬＬ回路１５０からのｎ本の多相クロック信号のうちのｍ本の多相クロック信号に基づいて、同期信号ＳＹＣを出力している。ここでｍ及びｎは１より大きい整数であり、ｍはｎより小さい（ｍ＜ｎ）。
【００８７】
即ち図４（Ｂ）の比較例では、セレクター６３８には遅延回路６３６からの全ての多相クロック信号ＤＬ０〜ＤＬn-1が入力されている。
【００８８】
これに対して図５の本実施形態では、遅延ユニットＤ０〜Ｄn-1により生成されたｎ本の多相クロック信号のうちの一部の多相クロック信号だけが出力回路１８０に入力される。そして、この出力回路１８０は、この一部の多相クロック信号だけを用いて同期信号ＳＹＣを出力する。
【００８９】
こうすることで、図４（Ｂ）に比べて出力回路１８０の回路規模を縮小できる。即ち出力回路１８０にセレクターを設けた場合に、本実施形態によれば、セレクターの選択対象となる信号線の本数（ｍ本）が少なくなるため、セレクターの回路規模を縮小できる。また、遅延回路１７０と出力回路１８０を接続する信号線の本数が少ないため、これらの信号線の配線領域も小さくなり、回路のレイアウト面積を縮小できる。
【００９０】
なお図５では、調整回路１３０を、ＤＬＬ回路１５０の前段側（入力側）に設けているが、本実施形態はこれに限定されず、種々の変形実施が可能である。例えば調整回路１３０を、ＤＬＬ回路１５０の後段側（出力側）に設けてもよい。例えば出力回路１８０での信号の位相を、調整回路１３０により調整することで、同期信号ＳＹＣの位相を調整（微調整、粗調整）してもよい。例えば後述する出力回路１８０のセレクターの出力信号の位相を調整回路１３０により調整することで、同期信号ＳＹＣの位相を調整してもよい。このように、調整回路１３０は、遅延制御信号ＰＮＢによって遅延時間が制御される少なくとも１つの遅延ユニットを有し、ＤＬＬ回路１５０のループ外（遅延時間のロックのループの外）に設けられて、同期信号ＳＹＣの位相を調整する回路であればよい。また本実施形態の同期信号出力回路５２は、ジャイロセンサー５１０等の検出装置２０以外の用途の位相調整回路として用いることも可能である。
【００９１】
５．第１の構成例
図６に本実施形態の同期信号出力回路５２の詳細な第１の構成例を示す。図６では、遅延回路ＤＣＭは、３６０個の直列接続された遅延ユニットＤ０〜Ｄ３５９を有する。この遅延回路ＤＣＭは図５のＤＬＬ回路１５０の遅延回路１７０に相当する。
【００９２】
遅延ユニットＤ０〜Ｄ３５９は、バイアス電流により遅延時間が制御される電流制御型のインバーター回路により構成される。図７に電流制御型のインバーター回路の構成例を示す。このインバーター回路は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）の間に直列接続されるＰ型のトランジスターＴＡ１、ＴＡ２とＮ型のトランジスターＴＡ３、ＴＡ４を有する。トランジスターＴＡ２、ＴＡ３のゲートには、前段のインバーター回路からの入力信号ＩＮＩＶが入力され、トランジスターＴＡ２、ＴＡ３のドレインからは、次段のインバーター回路への出力信号ＱＩＶが出力される。トランジスターＴＡ１のゲートには、遅延制御信号ＰＢが入力され、トランジスターＴＡ４のゲートには、遅延制御信号ＮＢが入力される。これらの遅延制御信号ＰＢ、ＮＢによりインバーター回路に流れるバイアス電流が制御されて、遅延時間が制御される。この遅延時間は、例えば、トランジスターＴＡ２、ＴＡ３のドレインに接続されるキャパシターＣＡの容量値やトランジスターＴＡ１、ＴＡ４のトランジスターサイズ（Ｗ／Ｌ）などにより設定できる。なおキャパシターＣＡはドレイン容量等の寄生容量であってもよい。
【００９３】
図６では、遅延制御回路１６０は、ＤＬＬ回路１５０の入力信号ＤＬＩと出力信号ＤＬＱの位相比較を行って、遅延制御信号ＰＢ、ＮＢ（図５のＰＮＢに相当）を生成している。
【００９４】
具体的には、遅延制御回路１６０は、位相比較器１６２、チャージポンプ回路１６４、ローパスフィルター１６６、バイアス回路１６８を含む。位相比較器１６２は、ＤＬＬ回路１５０（遅延回路ＤＣＭ）の入力信号ＤＬＩと出力信号ＤＬＱの位相比較を行い、位相比較結果信号である信号ＵＰ、ＤＮを出力する。チャージポンプ回路１６４は、位相比較器１６２からの信号ＵＰ、ＤＮに基づいてチャージポンプ動作を行う。そしてローパスフィルター１６６による平滑後の制御電圧ＶＣＴが、バイアス回路１６８に出力される。バイアス回路１６８は、この制御電圧ＶＣＴに基づいて遅延制御信号（電流制御信号）ＰＢ、ＮＢを生成して出力する。
【００９５】
図８（Ａ）にチャージポンプ回路１６４及びローパスフィルター１６６の構成例を示す。図８（Ａ）では、信号ＵＰがＨレベル（アクティブ）になると、電流源ＩＳＵの電流ｉｕｐが、オンになったトランジスターＴＢ１を介して流れて、キャパシターＣＢを充電する。これにより制御電圧ＶＣＴは上昇する。また信号ＤＮがＨレベル（アクティブ）になると、電流源ＩＳＤの電流ｉｄｎが、オンになったトランジスターＴＢ２を介して、キャパシターＣＢから放電される。これにより制御電圧ＶＣＴは低下する。
【００９６】
図８（Ｂ）はバイアス回路１６８の構成例である。このバイアス回路１６８は、カレントミラー回路を構成するＰ型のトランジスターＴＣ１、ＴＣ２と、これらのトランジスターＴＣ１、ＴＣ２の各々に直列に接続されるトランジスターＴＣ３、ＴＣ４を有する。トランジスターＴＣ３のゲートには、上述した制御電圧ＶＣＴが入力される。そしてトランジスターＴＣ３のドレイン電圧が遅延制御信号ＰＢとして出力され、トランジスターＴＣ４のドレイン電圧が遅延制御信号ＮＢとして出力される。
【００９７】
例えば遅延回路ＤＣＭでの遅延時間が長くなり、出力信号ＤＬＱの位相が遅れると（入力信号ＤＬＩに対する相対的な位相差が大きくなると）、位相比較器１６２からの信号ＵＰがＨレベルになり、図８（Ａ）で説明したように制御電圧ＶＣＴが上昇する。すると図８（Ｂ）から明らかなように遅延制御信号ＰＢの電圧が低下し、遅延制御信号ＮＢの電圧が上昇する。これにより図７から明らかなように、遅延ユニットＤ０〜Ｄ３５９を構成する電流制御型のインバーター回路のバイアス電流が増え、遅延回路ＤＣＭでの遅延時間を短くするフィードバック制御が行われるようになる。
【００９８】
一方、遅延回路ＤＣＭでの遅延時間が短くなり、出力信号ＤＬＱの位相が進むと（入力信号ＤＬＩに対する相対的な位相差が小さくなると）、位相比較器１６２からの信号ＤＮがＨレベルになり、図８（Ａ）で説明したように制御電圧ＶＣＴが低下する。すると図８（Ｂ）から明らかなように遅延制御信号ＰＢの電圧が上昇し、遅延制御信号ＮＢの電圧が低下する。これにより図７から明らかなように、電流制御型のインバーター回路のバイアス電流が減少し、遅延回路ＤＣＭでの遅延時間を長くするフィードバック制御が行われるようになる。
【００９９】
以上のようなフィードバック制御により、ＤＬＬ回路１５０の入力信号ＤＬＩと出力信号ＤＬＱの位相差が例えば３６０度にロックされる。これにより、これにより、３６０段のＤ０〜Ｄ３５９の各遅延ユニットの位相遅れが１度にロックされる。
【０１００】
なお図６では、遅延ユニットＤ０〜Ｄ３５９に流れるバイアス電流を模式的に示すために電流源ＩＳＰ、ＩＳＮを記載している。しかしながら、実際には上述のように、バイアス回路１６８からの遅延制御信号ＰＢ、ＮＢが図７のインバーター回路のトランジスターＴＡ１、ＴＡ４のゲートに入力されることで、遅延ユニットＤ０〜Ｄ３５９に流れるバイアス電流が制御されている。
【０１０１】
そして図６では、調整回路１３０は、位相の微調整用の遅延回路ＤＣＦと、位相の粗調整用の遅延回路ＤＣＣ（ＤＣＣ１、ＤＣＣ２）を有している。
【０１０２】
ここで、微調整用の遅延回路ＤＣＦ（第２の遅延回路）は、ＤＬＬ回路１５０の遅延回路ＤＣＭを構成する遅延ユニットＤ０〜Ｄ３５９よりも遅延時間が少ない遅延ユニットＤＦにより構成される。例えば遅延ユニットＤＦは、遅延ユニットＤ０〜Ｄ３５９と同様に、図７に示す電流制御型のインバーター回路により構成される。但し、例えばキャパシターＣＡの容量値やトランジスターＴＡ１、ＴＡ４のトランジスターサイズの設定等により、遅延ユニットＤＦは、遅延ユニットＤ０〜Ｄ３５９の遅延時間（１段）の例えば半分の遅延時間（０．５段）になっている。
【０１０３】
従って、遅延ユニットＤ０〜Ｄ３５９の位相遅れが、ＤＬＬ回路１５０により、１度にロックされている場合には、遅延ユニットＤＦの位相遅れは０．５度に固定される。従って、この遅延ユニットＤＦを有する遅延回路ＤＣＦにより、０．５度ステップという位相の微調整が可能になる。例えば図６のスイッチＳ５、Ｓ１、Ｓ３をオンにして、他のスイッチ（Ｓ２、Ｓ６、Ｓ７）をオフにすれば、信号ＩＮは、遅延回路ＤＣＦを通って信号ＤＩＮとしてＤＬＬ回路１５０に入力されることになる。そして信号ＤＬＩは、遅延回路ＤＣＦにより遅延することで、信号ＩＮに対して０．５度だけ位相が遅れた信号になる。
【０１０４】
また遅延回路ＤＣＣ１（第３の遅延回路）は、ＤＬＬ回路１５０の遅延回路ＤＣＭを構成する遅延ユニットＤ０〜Ｄ３５９の個数（３６０段）よりも少ない個数（３０段）の遅延ユニットＤＧ０〜ＤＧ２９により構成される。同様に遅延回路ＤＣＣ２（第３の遅延回路）も、遅延ユニットＤ０〜Ｄ３５９の個数（３６０段）よりも少ない個数（３０段）の遅延ユニットＤＨ０〜ＤＨ２９により構成される。
【０１０５】
そして、遅延ユニットＤＧ０〜ＤＧ２９、ＤＨ０〜ＤＨ２９は、図７に示す電流制御型のインバーター回路により構成されており、その遅延時間も遅延ユニットＤ０〜Ｄ３５９と同じ遅延時間に設定されている。
【０１０６】
従って、遅延回路ＤＣＣ１、ＤＣＣ２の各々により、３０度ステップの位相の粗調整が可能になる。例えばスイッチＳ１、Ｓ６、Ｓ２、Ｓ３をオンにして、他のスイッチをオフにすれば、信号ＤＬＩは、遅延回路ＤＣＣ１により遅延することで、信号ＩＮに対して３０度だけ位相が遅れた信号になる。またスイッチＳ１、Ｓ６、Ｓ７をオンにして、他のスイッチをオフにすれば、信号ＤＬＩは、遅延回路ＤＣＣ１及びＤＣＣ２により遅延することで、信号ＩＮに対して６０度だけ位相が遅れた信号になる。
【０１０７】
また図６では、出力回路１８０は、第１、第２、第３のセレクター１８２、１８４、１８６を有する。第１のセレクター１８２は、ＤＬＬ回路１５０からの多相クロック信号（ｎ＝３６０本のクロック信号）のうちの第１の多相クロック信号群であるＤＬ０〜ＤＬ２９を受けて、第１の信号ＳＬＤ０を出力する。第２のセレクター１８４は、ＤＬＬ回路１５０からの多相クロック信号のうちの第２の多相クロック信号群であるＤＬ９０〜ＤＬ１１９を受けて、第２の信号ＳＬＤ９０を出力する。第３のセレクター１８６は、第１の信号ＳＬＤ０と第２の信号ＳＬＤ９０を受けて、同期信号ＳＹＣを出力する。
【０１０８】
具体的には、セレクター１８２は、３０度の位相範囲の多相クロック信号ＤＬ０〜ＤＬ２９の中から選択したクロック信号を、信号ＳＬＤ０として出力する。セレクター１８４は、３０度の位相範囲の多相クロック信号ＤＬ９０〜ＤＬ１１９の中から選択したクロック信号を、信号ＳＬＤ９０として出力する。そしてセレクター１８６は、信号ＳＬＤ０、ＳＬＤ９０のいずれかを選択して、同期信号ＳＹＣとして出力する。即ち出力回路１８０は、ＤＬＬ回路１５０からのｎ＝３６０本の多相クロック信号のうちのｍ＝６０本の多相クロック信号に基づいて、同期信号ＳＹＣを出力している。
【０１０９】
以上の第１の構成例によれば、３６０段の遅延段で構成される遅延回路ＤＣＭ（Ｄ０〜Ｄ３５９）の２カ所から、それぞれ連続した３０段分のクロック信号ＤＬ０〜ＤＬ２９、ＤＬ９０〜ＤＬ１１９をセレクター１８２、１８４により選択できる。従って、３０度の範囲での位相選択が可能になる。
【０１１０】
更に、３０段の遅延段で構成される遅延回路ＤＣＣ１、ＤＣＣ２が、遅延回路ＤＣＭの前段側に設けられて、スイッチにより選択可能になっている。従って、クロック信号ＤＬ０として、０度、３０度又は６０度の位相遅れ信号を出力することが可能になる。またクロック信号ＤＬ９０として、９０度、１２０度又は１５０度の位相遅れ信号を出力することが可能になる。
【０１１１】
例えばスイッチＳ３だけをオンにして、遅延回路ＤＣＣ１、ＤＣＣ２（及びＤＣＦ）を非選択状態にすると、クロック信号ＤＬ０として０度の位相遅れ信号が出力される。そしてセレクター１８２の選択により、０度〜２９度の範囲の位相遅れ信号をＳＬＤ０として出力できる。またクロック信号ＤＬ９０として９０度の位相遅れ信号が出力される。そしてセレクター１８４の選択により、９０度〜１１９度の範囲の位相遅れ信号をＳＬＤ９０として出力できる。
【０１１２】
またスイッチＳ１、Ｓ６、Ｓ２、Ｓ３だけをオンにして、遅延回路ＤＣＣ１を選択状態にすると、クロック信号ＤＬ０として３０度の位相遅れ信号が出力される。そしてセレクター１８２の選択により、３０度〜５９度の範囲の位相遅れ信号をＳＬＤ０として出力できる。またクロック信号ＤＬ９０として１２０度の位相遅れ信号が出力される。そしてセレクター１８４の選択により、１２０度〜１４９度の範囲の位相遅れ信号をＳＬＤ９０として出力できる。
【０１１３】
またスイッチＳ１、Ｓ６、Ｓ７だけをオンにして、遅延回路ＤＣＣ１、ＤＣＣ２の両方を選択状態にすると、クロック信号ＤＬ０として６０度の位相遅れ信号を出力される。そしてセレクター１８２の選択により、６０度〜８９度の範囲の位相遅れ信号をＳＬＤ０として出力できる。またクロック信号ＤＬ９０として１５０度の位相遅れ信号が出力される。そしてセレクター１８４の選択により、１５０度〜１７９度の範囲の位相遅れ信号を出力できる。
【０１１４】
従って、結局、１８０度程度の範囲（０度〜１７９度）の位相遅れ信号を、同期信号ＳＹＣとして出力できるようになる。例えばセレクター１８６が信号ＳＬＤ０を選択することで、０度〜８９度の範囲の位相遅れ信号が同期信号ＳＹＣとして出力され、セレクター１８６が信号ＳＬＤ９０を選択することで、９０度〜１７９度の範囲の位相遅れ信号が同期信号ＳＹＣとして出力されるようになる。従って、前述したワイドレンジの位相調整が可能になり、検出装置２０の評価や設計や構成の自由度を高めることが可能になる。例えば検出装置２０の評価時において、検出信号と同期信号との間の位相関係を様々に変化させて、漏れ信号が検出性能に与える影響等を評価できるようになる。
【０１１５】
また図６では、遅延時間が１／２であり、０．５段分の遅延段に相当する微調整用の遅延回路ＤＣＦが、遅延回路ＤＣＭの前段側に設けられ、スイッチにより選択可能になっている。従って、同期信号ＳＹＣとして０．５度の位相遅れの信号を出力できる。例えば、前述のように、遅延回路ＤＣＣ１、ＤＣＣ２及びセレクター１８２、１８４、１８６により、０度〜１７９の範囲での位相遅れ信号を出力する手法と組合わせることで、０〜１７９度の範囲での０．５度刻みの位相遅れ信号を、同期信号ＳＹＣとして出力できるようになる。即ち、０度、０．５度、１度、１．５度、２度・・・・・・、１７８度、１７８．５度、１７９度というような、０〜１７９度の範囲での０．５度刻みの位相遅れの信号を、同期信号ＳＹＣとして出力できる。従って、前述した高分解能の位相調整が実現可能になり、検出装置２０の検出性能を向上できる。
【０１１６】
また、遅延ユニットに供給するバイアス電流を可変に制御することで、前述したワイドレンジの周波数への対応も可能になる。例えば図８（Ｂ）のバイアス回路１６８において、例えばトランジスターＴＣ３に流れる電流を可変に制御することで、遅延ユニットを構成する電流制御型のインバーター回路に流れるバイアス電流も可変に制御できる。従って、対応可能な周波数レンジを広げることが可能になる。例えば低い駆動周波数の振動子であっても、高い駆動周波数の振動子であっても、同じ回路構成の検出装置２０で検出処理等を実現できるようになる。
【０１１７】
以上のように本実施形態によれば、ワイドレンジの位相調整（１８０度の位相調整範囲）、高分解能の位相調整（０．５度の分解能）、ワイドレンジの周波数対応の全てを実現できる位相調整回路を、回路規模の増加を最小限に抑えながら、低消費電力で実現することが可能になる。
【０１１８】
６．第２の構成例
図９に本実施形態の同期信号出力回路５２の詳細な第２の構成例を示す。図９の第２の構成例が、図６の第１の構成例と異なる点は、ＤＬＬ回路１５０、調整回路１３０の遅延回路ＤＣＭ、ＤＣＦ、ＤＣＣ１、ＤＣＣ２を構成する遅延ユニットが、差動入力及び差動出力の差動型回路（差動型インバータ回路、差動型増幅回路）である点である。
【０１１９】
図１０に差動型回路（全差動型回路）の具体的な回路構成例を示す。この差動型回路は、トランジスターＴＤ１〜ＴＤ６とキャパシターＣＤ１、ＣＤ２を有する。Ｐ型のトランジスターＴＤ１、Ｎ型のトランジスターＴＤ４のゲートには、各々、遅延制御信号ＰＢ、ＮＢが入力される。そして、直列接続されたトランジスターＴＤ２及びＴＤ３と、直列接続されたトランジスターＴＤ５及びＴＤ６とが、トランジスターＴＤ１とＴＤ４の間に並列接続されている。この差動型回路によっても、図７の回路と同様に、遅延制御信号ＰＢ、ＮＢに基づいてバイアス電流が制御されて、その遅延時間を制御できる。
【０１２０】
トランジスターＴＤ２及びＴＤ３のゲートは、差動型回路の非反転入力端子（＋）となっており、信号Ｐが入力される。トランジスターＴＤ５及びＴＤ６のゲートは、反転入力端子（−）となっており、信号Ｎが入力される。トランジスターＴＤ２及びＴＤ３のドレインは、非反転出力端子（＋）となっており、信号ＸＰが出力される。トランジスターＴＤ５及びＴＤ６のドレインは、反転出力端子（−）となっており、信号ＸＮが出力される。なお「Ｘ」は負論理の意味である。
【０１２１】
例えば前段の差動型回路（例えば図９のＤ０）の非反転出力端子から出力された信号ＸＰは、次段の差動型回路（Ｄ１）の反転入力端子に対して、信号Ｎとして入力される。前段の差動型回路（Ｄ０）の反転出力端子から出力された信号ＸＮは、次段の差動型回路（Ｄ１）の非反転入力端子に対して、信号Ｐとして入力される。
【０１２２】
例えば、適正な同期検波を実現するためには、同期信号ＳＹＣのデューティー比（矩形波のパルス幅をパルス周期で割った比）は５０％であることが望ましい。
【０１２３】
この点、図７の回路構成であると、製造プロセスのバラツキ等に起因してＰ型トランジスターとＮ型トランジスターのバランスのズレが大きくなると、信号が遅延ユニットを通る間に、信号のデューティー比が５０％から外れていってしまう。このようなデューティー比のズレについては、後述する波形整形回路により補正が可能である。しかしながら、遅延回路ＤＣＭの遅延ユニットの数が多い場合に、Ｐ型トランジスターとＮ型トランジスターのバランスのズレが大きいと、デューティー比の５０％からのズレが非常に大きくなってしまう。この結果、位相比較器１６２での位相比較ができなくなり、ＤＬＬ回路１５０のロック機能が働かなくなってしまうおそれがある。
【０１２４】
この点、図１０の差動型回路によれば、製造プロセスのバラツキ等に起因してＰ型トランジスターとＮ型トランジスターのバランスにズレが生じても、信号が遅延ユニットを通る間に信号のデューティー比が５０％から外れていってしまうのを最小限に抑えることができる。従って、デューティー比を５０％に近づくように維持することが可能になり、ＤＬＬ回路１５０のロック機能が正常に働かなくなってしまう事態の発生を防止できる。
【０１２５】
７．第３の構成例
図１１に本実施形態の同期信号出力回路５２の詳細な第３の構成例を示す。図１１の第３の構成例が図６の第１の構成例と異なる点は、遅延回路ＤＣＭの遅延段が１８０段となっている点である。即ち、遅延回路ＤＣＭはｎ＝１８０個の直列接続された遅延ユニットＤ０〜Ｄ１７９により構成される。そしてセレクター１８２は、多相クロック信号ＤＬ０〜ＤＬ１４の中から選択した信号をＳＤＬ０として出力する。セレクター１８４は、多相クロック信号ＤＬ４５〜ＤＬ５９の中から選択した信号をＳＤＬ４５として出力する。そしてセレクター１８６は、信号ＳＤＬ０、ＳＤＬ４５のいずれかを同期信号ＳＹＣとして出力する。
【０１２６】
また、調整回路１３０の微調整用の遅延回路ＤＣＦとして、遅延時間が遅延ユニットＤ０〜Ｄ１７９の１／４（０．２５段）である遅延ユニットＤＦ１を有する遅延回路ＤＣＦ１が設けられている。また、遅延時間が遅延ユニットＤ０〜Ｄ１７９の１／２（０．５段）である遅延ユニットＤＦ２を有する遅延回路ＤＣＦ２が設けられている。また調整回路１３０の粗調整用の遅延回路ＤＣＣとして、１５個の遅延ユニットで構成される遅延回路ＤＣＣ１、ＤＣＣ２が設けられている。
【０１２７】
図１１では、ＤＬＬ回路１５０の遅延回路ＤＣＭには、１８０個の遅延ユニットＤ０〜Ｄ１７９が設けられている。従って、ＤＬＬ回路１５０により、Ｄ０〜Ｄ１７９の各遅延ユニットの位相遅れが２度になるようにロックされる。従って、遅延時間が１／４である遅延ユニットＤＦ１を有する遅延回路ＤＣＦ１により、２度×０．２５＝０．５度の位相の微調整が可能になる。また遅延時間が１／２である遅延ユニットＤＦ１を有する遅延回路ＤＣＦ２により、２度×０．５＝１度の位相の微調整が可能になる。従って、これらを組合わせることで、例えば０．５度、１度、１．５度の位相の微調整が可能になる。
【０１２８】
また１５個の遅延ユニットを有する遅延回路ＤＣＣ１、ＤＣＣ２により、クロック信号ＤＬ０として、０度、３０度、６０度の信号を出力できる。更にセレクター１８２、１８４等により、３０度の範囲での位相選択が可能になる。
【０１２９】
従って、この第３の構成例によっても、ワイドレンジの位相調整、高分解能の位相調整、ワイドレンジの周波数対応を、少ない消費電流の小規模の回路構成で実現できる。
【０１３０】
８．第４の構成例
図１２に本実施形態の同期信号出力回路５２の詳細な第４の構成例を示す。第４の構成例では、遅延ユニットとして図１０の差動型回路が用いられている。そしてＤＬＬ回路１５０の遅延回路ＤＣＭは、直列接続された遅延ユニットＤ０〜Ｄ４０４を有する。
【０１３１】
また、調整回路１３０は、遅延回路ＤＣＭの前段に設けられる微調整用の遅延回路ＤＣＦと、遅延回路ＤＣＦの前段に設けられる粗調整用の遅延回路ＤＣＣを有する。微調整用の遅延回路ＤＣＦは、遅延時間が１／２の遅延ユニットＤＦを有する。粗調整用の遅延回路ＤＣＣは、３０個の遅延ユニットから構成される遅延回路ＤＣＣ１、ＤＣＣ２、ＤＣＣ３を有する。
【０１３２】
また図１２の遅延制御回路１６０は、ＤＬＬ回路１５０の多相クロック信号ＤＬ０〜ＤＬ４０５のうちの多相クロック信号ＤＬ４５、ＤＬ９０、ＤＬ１３５、ＤＬ１８０、ＤＬ２２５、ＤＬ２７０、ＤＬ３１５、ＤＬ３６０、ＤＬ４０５を用いて、遅延制御信号ＰＢ、ＮＢを生成している。即ち、遅延制御回路１６０は、ＤＬＬ回路１５０のｎ本の多相クロック信号のうちのｊ本の多相クロック信号の位相比較を行って、遅延制御信号ＰＢ、ＮＢを生成している。そして、各遅延ユニットの位相遅れが１度になるように、ＤＬＬ回路１５０による遅延時間のロック動作が行われる。ここでｊ及びｎは１より大きい整数であり、ｊはｎより小さい（ｊ＜ｎ）。
【０１３３】
また出力回路１８０は、ＤＬＬ回路１５０からの多相クロック信号のうちの第１の多相クロック信号群であるＤＬ１６４〜ＤＬ１９６を受けて、第１の信号ＳＤＦを出力する第１のセレクター１９１を有する。また、ＤＬＬ回路１５０からの第２の多相クロック信号群であるＤＬ３４４〜ＤＬ３７５を受けて、第２の信号ＳＤＲを出力する第２のセレクター１９２を有する。また、第１の信号ＳＤＦによって立ち下がりエッジが設定され、第２の信号ＳＤＲによって立ち上がりエッジが設定される同期信号ＳＹＣを出力する波形整形回路１９６を有する。
【０１３４】
更に出力回路１８０は、ＤＬＬ回路１５０からの第３の多相クロック信号群であるＤＬ７４〜ＤＬ１０５を受けて、第３の信号ＳＤ９０Ｆを出力する第３のセレクター１９３を有する。またＤＬＬ回路１８０からの第４の多相クロック信号群であるＤＬ２５４〜ＤＬ２８５を受けて、第４の信号ＳＤ９０Ｒを出力する第４のセレクター１９４を有する。また第３の信号ＳＤ９０Ｆによって立ち下りエッジが設定され、第４の信号ＳＤ９０Ｒによって立ち上がりエッジが設定される第２の同期信号ＳＹＣ９０を出力する波形整形回路１９８を有する。
【０１３５】
即ち、図１２の出力回路１８０では、セレクター１９１は、同期信号ＳＹＣの立ち下がりエッジを設定するための信号ＳＤＦを、ＤＬ１６４〜ＤＬ１９５の中から選択している。セレクター１９２は、同期信号ＳＹＣの立ち上がりエッジを設定するための信号ＳＤＲを、ＤＬ３４４〜ＤＬ３７５の中から選択している。従って、セレクター１９１、１９２での信号選択を制御することで、同期信号ＳＹＣのデューティー比を自在に設定できる。これにより、同期信号ＳＹＣのデューティー比を理想的なデューティー比である５０％に設定できるようになる。
【０１３６】
またセレクター１９３は、同期信号ＳＹＣ９０の立ち下がりエッジを設定するための信号ＳＤ９０Ｆを、ＤＬ７４〜ＤＬ１０５の中から選択している。またセレクター１９４は、同期信号ＳＹＣ９０の立ち上がりエッジを設定するための信号ＳＤ９０Ｒを、ＤＬ２５４〜ＤＬ２８５の中から選択している。従って、セレクター１９３、１９４での信号選択を制御することで、同期信号ＳＹＣ９０のデューティー比を自在に設定できる。これにより、同期信号ＳＹＣ９０のデューティー比を理想的なデューティー比である５０％に設定できるようになる。
【０１３７】
また同期信号ＳＹＣ９０は、同期信号ＳＹＣに対して位相が９０度進んだ信号になっている。そして図１２では、これらの同期信号ＳＹＣとＳＹＣ９０を、同時に出力できる構成になっている。
【０１３８】
そして同期信号ＳＹＣは、３６０段目の遅延ユニットを基準に＋１６度〜１５度の範囲で位相が設定可能になっており、同期信号ＳＹＣ９０は、２７０段目の遅延ユニットを基準に＋１６度〜１５度の範囲で位相が設定可能になっている。これらの同期信号ＳＹＣ、ＳＹＣ９０は、それぞれ別々に位相及びデューティー比の設定が可能となっている。
【０１３９】
図１３（Ａ）、図１３（Ｂ）に、第４の構成例における遅延制御回路１６０の構成例を示す。図１３（Ａ）は位相比較器１６２の構成例であり、図１３（Ｂ）はチャージポンプ回路１６４の構成例である。
【０１４０】
図１３（Ａ）に示すように、位相比較器１６２は、ＮＡＮＤ回路ＮＡ１〜ＮＡ１０とインバーター回路ＩＶ１〜ＩＶ８を有する。ＮＡＮＤ回路ＮＡ１には、クロック信号ＤＬ４５とクロック信号ＤＬ９０の反転信号が入力される。ＮＡＮＤ回路ＮＡ２には、クロック信号ＤＬ９０とクロック信号ＤＬ１３５の反転信号が入力される。ＮＡＮＤ回路ＮＡ３には、クロック信号ＤＬ１３５とクロック信号ＤＬ１８０の反転信号が入力される。このように図１３（Ａ）の位相比較器１６２では、４５度の位相刻みでクロック信号を取り出して、ＮＡＮＤ回路ＮＡ１〜ＮＡ８により２つの信号の位相比較を行っている。このように、多くのクロック信号の位相比較を行うことで、ＤＬＬ回路１５０が、目的とする遅延時間（周波数）とは異なる遅延時間に疑似ロックしてしまう事態を防止できる。例えば、ＤＬＬ回路１５０によりロックされる遅延時間が、目的とする遅延時間の倍の時間になる（周波数が半分になる）などの疑似ロックを抑制できる。
【０１４１】
そしてＮＡＮＤ回路ＮＡ１〜ＮＡ４の出力信号ＰＬ０〜ＰＬ３はＮＡＮＤ回路ＮＡ９に入力され、ＮＡＮＤ回路ＮＡ９は信号ＰＷ４Ｐを出力する。ＮＡＮＤ回路ＮＡ５〜ＮＡ９の出力信号ＰＬ４〜ＰＬ７はＮＡＮＤ回路ＮＡ１０に入力され、ＮＡＮＤ回路ＮＡ１０は信号ＰＷ４Ｎを出力する。
【０１４２】
図１３（Ｂ）に示すようにチャージポンプ回路１６４は、Ｄ型のフリップフロップ回路ＤＦ１、ＤＦ２とＮＡＮＤ回路ＮＡ１１を有する。フリップフロップ回路ＤＦ１、ＤＦ２のクロック端子には、図１３（Ａ）の位相比較器１６２からの信号ＰＷ４Ｐ、ＰＷ４Ｎが入力される。フリップフロップ回路ＤＦ１、ＤＦ２のデータ端子は、Ｈレベル（高電位電源電圧）に設定される。フリップフロップ回路ＤＦ１、ＤＦ２の出力信号は、ＮＡＮＤ回路ＮＡ１１に入力され、ＮＡＮＤ回路ＮＡ１１の出力信号は、フリップフロップ回路ＤＦ１、ＤＦ２のリセット端子に入力される。
【０１４３】
図１４は、第４の構成例の遅延制御回路１６０の動作を説明する信号波形例である。信号ＤＬＩが遅延回路ＤＣＭに入力されると、Ａ１に示すような多相クロック信号が生成される。これらの多相クロック信号がＮＡＮＤ回路ＮＡ１〜ＮＡ４、ＮＡ５〜ＮＡ８に入力されることで、Ａ２に示す信号ＰＬ０〜ＰＬ３がＮＡＮＤ回路ＮＡ１〜ＮＡ４から出力され、Ａ３に示す信号ＰＬ４〜ＰＬ７がＮＡＮＤ回路ＮＡ５〜ＮＡ８から出力される。
【０１４４】
そして信号ＰＬ０〜ＰＬ３がＮＡＮＤ回路ＮＡ９に入力されることで、Ａ４に示す信号ＰＷ４Ｐが生成される。この信号ＰＷ４Ｐは、信号ＰＬ０〜ＰＬ３の論理和（ＯＲ）をとった信号に相当する。また信号ＰＬ４〜ＰＬ７がＮＡＮＤ回路ＮＡ１０に入力されることで、Ａ５に示す信号ＰＷ４Ｎが生成される。この信号ＰＷ４Ｎは、信号ＰＬ４〜ＰＬ７の論理和をとった信号に相当する。
【０１４５】
遅延回路ＤＣＭでの信号の遅延時間が長くなると、信号ＰＷ４Ｐの立ち上がりエッジ（例えばＡ６）の方が、信号ＰＷ４Ｎの立ち上がりエッジ（例えばＡ７）よりも先に立ち上がる。信号ＰＷ４Ｐが先に立ち上がることで、図１３（Ｂ）に示すようにデータ端子がＨレベル（高電位電源電圧）に設定されたフリップ回路ＤＦ１の出力信号ＵＰがＨレベル（アクティブ）になる。これにより遅延ユニットに流れる電流が増え、遅延回路ＤＣＭでの信号の遅延時間を短くするフィードバックがかかることになる。
【０１４６】
一方、遅延回路ＤＣＭでの信号の遅延時間が短くなると、信号ＰＷ４Ｎの立ち上がりエッジ（Ａ７）の方が、信号ＰＷ４Ｐの立ち上がりエッジ（Ａ６）よりも先に立ち上がる。信号ＰＷ４Ｎが先に立ち上がることで、データ端子がＨレベルに設定されたフリップ回路ＤＦ２の出力信号ＤＮがＨレベルになる。これにより遅延ユニットに流れる電流が減少し、遅延回路ＤＣＭでの信号の遅延時間を長くするフィードバックがかかることになる。
【０１４７】
図１５は図１２の波形整形回路１９６の構成例であり、図１６（Ａ）はその動作を説明する信号波形例である。なお波形整形回路１９８は同様の構成であるため、図１６（Ｂ）にその動作を説明する信号波形例を示し、その詳細な説明は省略する。
【０１４８】
図１５に示すように波形整形回路１９６は、Ｄ型のフリップフロップＤＦ１１〜ＤＦ１５と、排他的論理和回路ＥＸＲを有する。
【０１４９】
図１６（Ａ）の信号波形例に示すように、イネーブル信号ＥＮがＨレベルになった後、信号ＥＮＯＵＴ、ＥＮＯＵＴＦがＨレベルになり、フリップフロップ回路ＤＦ１５のリセット状態が解除される。その後、Ｂ１に示す信号ＳＤＦの立ち上がりエッジにより、フリップフロップ回路ＤＦ１５の出力信号ＦＥ２がＢ２に示すようにＨレベルになり、Ｂ３に示すように同期信号ＳＹＣがＬレベルになる。即ち図１２のセレクター１９１が出力する信号ＳＤＦにより、同期信号ＳＹＣの立ち下がりエッジが設定される。
【０１５０】
また、Ｂ１に示すように信号ＳＤＦがＨレベルになることにより、信号ＥＮＯＵＴＲがＨレベルになり、フリップフロップ回路ＤＦ１４のリセット状態が解除される。その後、Ｂ４に示す信号ＳＤＲが立ち上がりエッジにより、フリップフロップ回路ＤＦ１４の出力信号ＲＥ２がＢ５に示すようにＨレベルになり、Ｂ６に示すように同期信号ＳＹＣがＨレベルになる。即ち図１２のセレクター１９２が出力する信号ＳＤＲにより、同期信号ＳＹＣの立ち上がりエッジが設定される。
【０１５１】
このような波形整形回路１９６を設けることで、同期信号ＳＹＣのデューティー比を５０％に設定することが可能になる。即ち、同期検波回路８１に入力される同期信号ＳＹＣのデューティー比が５０％からずれると、１／ｆノイズ等が発生して、検波の誤差が生じる。これによって、感度に誤差が生じたり、ゼロ点変動が生じるなどの問題が発生する。
【０１５２】
この点、本実施形態のような波形整形回路１９６を設ければ、同期信号ＳＹＣのデューティー比を５０％に設定することが容易になり、検出装置２０の検出性能の向上を図れる。
【０１５３】
９．レイアウト配置
図１７に本実施形態の検出装置（２０）を半導体デバイス７００で実現した場合の回路のレイアウト配置例を示す。
【０１５４】
図１７に示すように半導体デバイス（半導体チップ）７００には、同期信号出力回路（５２）、駆動回路（３０）、検出回路（６０）、制御部（１２０）がレイアウト配置されている。また半導体デバイス７００の端部の領域には、パッドやＩ／Ｏ回路が配置されるＩ／Ｏ領域（インターフェース領域）７０２が設けられている。検出装置の入力信号や出力信号は、このＩ／Ｏ領域７０２を介して入出力される。
【０１５５】
半導体デバイス７００では、半導体プロセスを用いて、半導体の基板にウェル領域（Ｐウェル、Ｎウェル）、拡散領域（Ｐ型、Ｎ型）、ゲート酸化膜、絶縁膜、ポリシリコン層、金属配線層等が形成されている。これにより同期信号出力回路、駆動回路、検出回路、制御部のトランジスターや信号線が形成される。図１７は、半導体の基板に直交する方向で見た平面視の図である。
【０１５６】
図１７において、第１の方向ＤＲ１に直交する方向を第２の方向ＤＲ２とし、第１の方向ＤＲ１の反対方向を第３の方向ＤＲ３とし、第２の方向ＤＲ２の反対方向を第４の方向ＤＲ４とする。第１の方向ＤＲ１は、矩形の半導体デバイス７００の第１の辺から対抗する第３の辺へと向かう方向である。第２の方向ＤＲ２は、半導体デバイス７００の第２の辺から対抗する第４の辺へと向かう方向である。
【０１５７】
そして図１７では、駆動回路は、同期信号出力回路（位相調整回路）と検出回路の間に配置（レイアウト配置）される。即ち、同期信号出力回路の第２の方向ＤＲ２側に駆動回路が配置され、駆動回路の第２の方向ＤＲ２側に検出回路が配置されている。また同期信号出力回路、駆動回路、検出回路の第１の方向ＤＲ１側に制御部が配置されている。なお図１７における同期信号出力回路、駆動回路、検出回路、制御部は、これらの各回路のトランジスターや信号線が形成される回路配置領域を示したものである。
【０１５８】
例えば図２の検出装置の回路図（スケマティック図）では、駆動回路３０の下側に同期信号出力回路５２が配置され、同期信号出力回路５２の下側に検出回路６０が配置されている。即ち、駆動回路３０からの信号は同期信号出力回路５２に入力され、同期信号出力回路５２からの同期信号ＳＹＣは検出回路６０に入力される。図２は、この信号の流れに沿うように、駆動回路３０の下側に同期信号出力回路５２を配置し、同期信号出力回路５２の下側に検出回路６０を配置している。
【０１５９】
これに対して本実施形態では、半導体デバイス７００でのレイアウト配置（チップ上での実際のトランジスター等の配置）においては、図２の信号の流れとは異なり、駆動回路の第４の方向ＤＲ４側（図面における上側）に、同期信号出力回路を配置し、駆動回路の第２の方向ＤＲ２側（下側）に、検出回路を配置している。
【０１６０】
即ち、図５等で説明したように、同期信号出力回路の遅延回路には多数の遅延ユニットが設けられて、ＤＬＬ回路による遅延時間のロック動作が行われる。従って、例えば駆動周波数のクロック周波数で多数の遅延ユニットが動作するため、高いノイズレベルのデジタルノイズを発生するおそれがある。
【０１６１】
一方、検出回路において所望信号を検出する際には、高いＳ／Ｎ比の検出処理を行う必要があるため、ノイズレベルが極めて低いノイズ環境であることが望ましい。このため、高いノイズレベルのデジタルノイズを発生する同期信号出力回路が、検出回路の近くに配置されると、検出処理でのＳ／Ｎ比が劣化して、検出性能が低下するおそれがある。この点、駆動回路においては、検出回路に要求されるような、ノイズレベルが極めて低いノイズ環境は要求されない。
【０１６２】
そこで図１７では、駆動回路を挟んで、同期信号出力回路と検出回路とが配置されるレイアウト手法を採用している。このようにすれば、同期信号出力回路と検出回路との間の距離を離すことができる。これにより、同期信号出力回路で発生したデジタルノイズが検出回路に伝達されるのを抑制できる。従って、同期信号出力回路のデジタルノイズが要因となって、検出回路の性能が低下する事態を抑制できるようになる。
【０１６３】
また図１７では、例えば駆動回路や検出回路の第１の方向ＤＲ１での幅に合わせて、同期信号出力回路の幅を決定して配置している。このようにすることで、半導体デバイス７００の全体でのレイアウト効率を向上できる。従って、半導体デバイス７００のチップ面積を縮小でき、低コスト化等を実現できる。
【０１６４】
また図１７では、同期信号出力回路、駆動回路、検出回路の第１の方向ＤＲ１側に制御部を配置している。このようなレイアウト配置によれば、制御部からの出力信号や制御部への入力信号の配線を、ショートパスで同期信号出力回路、駆動回路、検出回路に接続することが可能になる。これによりレイアウト効率を向上でき、半導体デバイス７００の小規模化を図れる。
【０１６５】
図１８は、同期信号出力回路の詳細なレイアウト配置例を示す図である。図１８では、同期信号出力回路への入力信号は、図１２の遅延回路ＤＣＣ１、ＤＣＣ２、ＤＣＣ３、ＤＣＦの遅延ユニットにより遅延しながら信号伝達され、遅延回路ＤＣＭに入力される。そして遅延回路ＤＣＭの遅延ユニットＤ０、Ｄ１・・・・Ｄ４０４により遅延しながら信号伝達される。
【０１６６】
この場合にＤＬＬ回路（１５０）の遅延回路（ＤＣＭ）の複数の遅延ユニット（Ｄ０〜Ｄ４０４）のうちの第１の遅延ユニット群は、Ｅ１に示すように、各遅延ユニットの入力から出力へと向かう方向が第１の方向ＤＲ１に沿って配置される。即ち、これらの第１の遅延ユニット群は、Ｅ１に示すように第１の方向ＤＲ１に沿って直列接続されて配置される。
【０１６７】
また第１の遅延ユニット群に続く第２の遅延ユニット群は、Ｅ２に示すように、Ｅ１に示す第１の遅延ユニット群の第２の方向ＤＲ２側に配置される。そして第２の遅延ユニット群は、Ｅ２に示すように、各遅延ユニットの入力から出力へと向かう方向が第３の方向ＤＲ３に沿って配置される。即ち、これらの第２の遅延ユニット群は、Ｅ２に示すように第３の方向ＤＲ３に沿って直列接続されて配置される。
【０１６８】
また第２の遅延ユニット群に続く第３の遅延ユニット群は、Ｅ３に示すように、Ｅ２に示す第２の遅延ユニット群の第２の方向ＤＲ２側に配置される。そして第３の遅延ユニット群は、Ｅ３に示すように、各遅延ユニットの入力から出力へと向かう方向が第１の方向ＤＲ１に沿って配置される。
【０１６９】
また第３の遅延ユニット群に続く第４の遅延ユニット群は、Ｅ４に示すように、Ｅ３に示す第３の遅延ユニット群の第２の方向ＤＲ２側に配置される。そして第４の遅延ユニット群は、Ｅ４に示すように、各遅延ユニットの入力から出力へと向かう方向が第３の方向ＤＲ３に沿って配置される。
【０１７０】
このように図１８では、ＤＬＬ回路の遅延ユニットの第１の遅延ユニット群は、Ｅ１に示すように第１の方向ＤＲ１に沿って配置され、これに続く第２の遅延ユニット群は、Ｅ２に示すように第１の方向ＤＲ１とは反対方向の第３の方向ＤＲ３に沿って配置される。また第３の遅延ユニット群は、Ｅ３に示すように第１の方向ＤＲ１に沿って配置され、これに続く第４の遅延ユニット群は、Ｅ４に示すように第３の方向ＤＲ３に沿って配置される。
【０１７１】
こうようにレイアウト配置することで、遅延ユニットのレイアウト効率を高めることができ、同期信号出力回路のレイアウト面積の縮小化を図れる。
【０１７２】
また、複数の遅延ユニットを図１８のように配置することで、同期信号出力回路の第１の方向ＤＲ１での幅が、駆動回路や検出回路の第１の方向ＤＲ１での幅に合致するようにレイアウト配置する手法を採用できるようになり、レイアウト効率を向上できる。
【０１７３】
例えばアナログ回路等の設計を行って、駆動回路や検出回路の回路構成を決定し、駆動回路や検出回路のレイアウト配置パターンを決定する。そして決定されたレイアウトパターンで、図１７に示すように駆動回路、検出回路をレイアウト配置する。
【０１７４】
次に同期信号出力回路をレイアウト配置する際には、駆動回路や検出回路の第１の方向での幅と合致（略合致）するように、同期信号出力回路の幅を決定する。即ち、図１８において、複数の遅延ユニットの配置における折り返し地点を調整することで、同期信号出力回路の幅を、駆動回路や検出回路の幅に合致させる。例えばＥ１に示す第１の遅延ユニット群と、Ｅ２に示す第２の遅延ユニット群の折り返し地点ＲＰに配置される遅延ユニットを決定することで、同期信号出力回路の幅を調整できる。
【０１７５】
このようにすれば、図１７において駆動回路の第４の方向ＤＲ４側の領域に、駆動回路の幅と同じ幅の同期信号出力回路をレイアウト配置できるようになる。従って、検出装置の全体のレイアウト効率を向上でき、半導体デバイス７００の小面積化、低コスト化を図れるようになる。
【０１７６】
また図１８では、セレクター等により構成される出力回路（１８０）は、ＤＬＬ回路の複数の遅延ユニット（Ｄ０〜Ｄ４０４）の第２の方向ＤＲ２側に配置される。このようにすれば、ＤＬＬ回路の複数の遅延ユニットから出力回路に入力される多相クロック信号のレイアウト配線の効率を高めることができ、同期信号出力回路のレイアウト面積の縮小化を図れる。例えば図１２のクロック信号ＤＬ１６４〜ＤＬ１９５、ＤＬ３４４〜ＤＬ３７５、ＤＬ７４〜ＤＬ１０５、ＤＬ２５４〜ＤＬ２８５の信号線が、互いに重ならないようにレイアウト配線して、出力回路１８０のセレクター１９１、１９２、１９３、１９４に接続する。こうすれば、これらの信号線の配線領域の増加が原因となって同期信号出力回路のレイアウト面積が増加してしまう事態を防止できるようになる。なお図１８に示すように出力回路の第２の方向ＤＲ２側には、チャージポンプ回路やローパスフィルターのキャパシター等がレイアウト配置されている。
【０１７７】
１０．検出回路
図１９に検出回路６０の詳細な構成例を示す。図１９は全差動スイッチングミキサー方式の検出回路６０の例である。
【０１７８】
検出回路６０は、第１、第２のＱ／Ｖ変換回路６２、６４、第１、第２のゲイン調整アンプ７２、７４、スイッチングミキサー８０、第１、第２のフィルター９２、９４、Ａ／Ｄ変換回路１００を含む。なお、検出回路６０の構成は図１９に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１７９】
Ｑ／Ｖ変換回路６２、６４（電荷−電圧変換回路）には振動子１０からの差動の第１、第２の検出信号ＩＱ１、ＩＱ２が入力される。そしてＱ／Ｖ変換回路６２、６４は振動子１０で発生した電荷（電流）を電圧に変換する。これらのＱ／Ｖ変換回路６２、６４は帰還抵抗を有する連続型の電荷−電圧変換回路である。
【０１８０】
ゲイン調整アンプ７２、７４は、Ｑ／Ｖ変換回路６２、６４の出力信号ＱＡ１、ＱＡ２をゲイン調整して増幅する。ゲイン調整アンプ７２、７４は、いわゆるプログラマブルゲインアンプであり、設定されたゲインで信号ＱＡ１、ＱＡ２を増幅する。例えばＡ／Ｄ変換回路１００の電圧変換範囲に適合する振幅の信号に増幅する。
【０１８１】
スイッチングミキサー８０は、駆動回路３０からの同期信号ＳＹＣに基づいて差動の同期検波を行うミキサーである。具体的にはスイッチングミキサー８０では、ゲイン調整アンプ７２の出力信号ＱＢ１が第１の入力ノードＮＩ１に入力され、ゲイン調整アンプ７４の出力信号ＱＢ２が第２の入力ノードＮＩ２に入力される。そして駆動回路３０からの同期信号ＳＹＣにより差動の同期検波を行って、差動の第１、第２の出力信号ＱＣ１、ＱＣ２を第１、第２の出力ノードＮＱ１、ＮＱ２に出力する。このスイッチングミキサー８０により、前段の回路（Ｑ／Ｖ変換回路、ゲイン調整アンプ）が発生したノイズ（１／ｆノイズ）などの不要信号が高周波帯域に周波数変換される。また、コリオリ力に応じた信号である所望信号が直流信号に落とし込まれる。
【０１８２】
フィルター９２には、スイッチングミキサー８０の第１の出力ノードＮＱ１からの第１の出力信号ＱＣ１が入力される。フィルター９４には、スイッチングミキサー８０の第２の出力ノードＮＱ２からの第２の出力信号ＱＣ２が入力される。これらのフィルター９２、９４は、例えば不要信号を除去（減衰）して所望信号を通過させる周波数特性を有するローパスフィルターである。例えばスイッチングミキサー８０により高周波帯域に周波数変換された１／ｆノイズ等の不要信号は、フィルター９２、９４により除去される。またフィルター９２、９４は、例えばパッシブ素子で構成されるパッシブフィルターである。即ち、フィルター９２、９４としては、演算増幅器を用いずに、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターを採用できる。
【０１８３】
Ａ／Ｄ変換回路１００は、フィルター９２からの出力信号ＱＤ１とフィルター９４からの出力信号ＱＤ２を受けて、差動のＡ／Ｄ変換を行う。具体的には、Ａ／Ｄ変換回路１００は、フィルター９２、９４をアンチエイリアシング用のフィルター（前置きフィルター）として、出力信号ＱＤ１、ＱＤ２のサンプリングを行ってＡ／Ｄ変換を行う。そして本実施形態では、フィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に入力される。
【０１８４】
Ａ／Ｄ変換回路１００としては、例えばデルタシグマ型や逐次比較型などの種々の方式のＡ／Ｄ変換回路を採用できる。デルタシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のデルタシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。また逐次比較型を採用する場合には、例えばＤＡＣの素子バラツキよるＳ／Ｎ比の劣化を抑制するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。
【０１８５】
制御部１２０は、各種のデジタル信号処理を行う。例えば制御部１２０は、所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、Ａ／Ｄ変換回路１００等により発生したノイズを除去するデジタルフィルター処理を行う。また、ゲイン補正（感度調整）、オフセット補正などのデジタル補正処理を行う。
【０１８６】
図１９の検出装置２０では、全差動スイッチングミキサー方式を採用している。この全差動スイッチングミキサー方式によれば、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生した１／ｆノイズ等は、スイッチングミキサー８０での周波数変換とフィルター９２、９４によるローパスフィルター特性により除去される。そしてゲイン調整アンプ７２、７４とＡＤ変換回路１００の間には、ゲインは稼げないが１／ｆノイズが発生しないスイッチングミキサー８０や、低ノイズのパッシブ素子により構成されるフィルター９２、９４が設けられる構成となっている。従って、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生したノイズが除去されると共に、スイッチングミキサー８０やフィルター９２、９４が発生するノイズも最小限に抑えられるため、低ノイズの状態の信号ＱＤ１、ＱＤ２をＡ／Ｄ変換回路１００に入力して、Ａ／Ｄ変換できるようになる。しかも、信号ＱＤ１、ＱＤ２を差動信号としてＡ／Ｄ変換できるため、シングルエンドの信号でＡ／Ｄ変換する場合に比べて、Ｓ／Ｎ比を更に向上できるようになる。
【０１８７】
特に全差動スイッチングミキサー方式では、スイッチングミキサー８０に入力される同期信号ＳＹＣのデューティー比が５０％に設定されることが重要になる。デューティー比が５０％から外れると、１／ｆノイズ等により検出性能が大幅に劣化する。この点、本実施形態の同期信号出力回路５２によれば、例えば図１２に示すような波形整形回路１９６、１９８を設けることで、同期信号ＳＹＣのデューティー比が５０％に設定されるような調整が可能になる。従って、全差動スイッチングミキサー方式の検出装置２０における検出性能を向上できる。
【０１８８】
なお本実施形態の検出装置２０は図１９に示すような全差動スイッチングミキサー方式の構成には限定されない。例えば離散型Ｑ／Ｖ変換回路と当該離散型Ｑ／Ｖ変換回路にダイレクトに接続されるＡ／Ｄ変換回路からなるダイレクトサンプリング方式の構成など、種々の構成を採用できる。
【０１８９】
図２０に本実施形態の検出装置２０を含む移動体の例を示す。本実施形態の検出装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２０は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動子１０と検出装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給されることができる。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。
【０１９０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量トランスデューサー、センサー、物理量等）と共に記載された用語（振動子、ジャイロセンサー、角速度等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、検出装置やセンサーや電子機器や移動体の構成、振動子の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１９１】
Ｄ０〜Ｄn-1、ＤＦ、ＤＧ０〜ＤＧ２９、ＤＨ０〜ＤＨ２９  遅延ユニット、
ＤＣＭ、ＤＣＦ、ＤＣＦ１、ＤＣＦ２、ＤＣＣ、ＤＣＣ１〜ＤＣＣ３  遅延回路、
ＰＮＢ、ＰＢ、ＮＢ  遅延制御信号、ＤＬ０〜ＤＬ４０５  多相クロック信号、
ＩＮ、ＤＬＩＮ  入力信号、ＤＬＱ  出力信号、ＳＹＣ  同期信号、
１０  振動子、２０  検出装置、３０  駆動回路、３２  増幅回路、
４０  ゲイン制御回路、５０  駆動信号出力回路、５２  同期信号出力回路、
５４  ２値化回路、５６  位相調整回路、
６０  検出回路、６２、６４  Ｑ／Ｖ変換回路、７２、７４  ゲイン調整アンプ、
８０  スイッチングミキサー、９２、９４  フィルター、１００  Ａ／Ｄ変換回路、
１２０  制御部、１３０  調整回路、１５０  ＤＬＬ回路、１６０  遅延制御回路、
１６２  位相比較器、１６４  ローパスフィルター、１６８  バイアス回路、
１７０  遅延回路、１８０  出力回路、
１８２、１８４、１８６、１９１〜１９４、１９６、１９８  セレクター、
２０６  自動車  ２０７  車体、２０８  車体姿勢制御装置、２０９  車輪、
５００  電子機器、５１０  ジャイロセンサー、５２０  処理部、５３０  メモリー、
５４０  操作部、５５０  表示部、
６１０  位相比較器、６１２  チャージポンプ回路、６１４  ローパスフィルター、
６１６  ＶＣＯ、６１８、６２０  分周回路、
６３０  位相比較器、６３２  チャージポンプ回路、６３４  ローパスフィルター、
６３６  遅延回路、６３８  セレクター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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