(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】基板Ｓの上方に形成されたチャネル層ＣＨと、チャネル層ＣＨ上に形成され、チャネル層ＣＨよりバンドギャップが広い障壁層ＢＡと、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔと、溝Ｔ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、を有するように半導体装置を構成する。そして、溝Ｔの底面の端部が丸みを帯びた形状であり、溝Ｔの底面の端部に接するゲート絶縁膜ＧＩが丸みを帯びた形状である。このように、溝Ｔの底面の端部に、丸みを持たせることで、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができる。これにより、溝Ｔの底面の端部においてもチャネルＣが形成され、チャネルＣの抵抗を小さくすることができる。【選択図】図１
2015037148.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記溝の底面の端部が丸みを帯びた形状であり、前記溝の底面の端部に接する前記ゲート絶縁膜が丸みを帯びた形状である、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、√２×Ｔｈ／２以上√２×Ｔｈ未満である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、Ｔｈ以上√２×Ｔｈ×０．８以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極を有する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記溝の側壁がテーパー形状である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記溝は、その断面が円弧状の凹部である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記溝の上部の前記ゲート電極の底部が、前記第２窒化物半導体層の表面の位置よりも高い位置に配置されている、半導体装置。
【請求項８】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記溝の底面の端部が面取りされた形状であり、前記溝の底面の端部に接する前記ゲート絶縁膜が面取りされた形状である、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記溝の底面の端部が、テーパー形状である、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記溝の底面の端部が、第１テーパー形状部および前記第１テーパー形状部の下方に位置する第２テーパー形状部よりなり、前記第２テーパー形状部と前記溝の底面とのなす角が、前記第１テーパー形状部と前記溝の底面とのなす角より小さい、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記溝の底面の端部が、複数のテーパー形状部よりなる、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、√２×Ｔｈ／２以上√２×Ｔｈ未満である、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、Ｔｈ以上√２×Ｔｈ×０．８以下である、半導体装置。
【請求項１４】
請求項８記載の半導体装置において、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極を有する、半導体装置。
【請求項１５】
請求項８記載の半導体装置において、
前記溝の側壁がテーパー形状である、半導体装置。
【請求項１６】
請求項８記載の半導体装置において、
前記溝の上部の前記ゲート電極の底部が、前記第２窒化物半導体層の表面の位置よりも高い位置に配置されている、半導体装置。
【請求項１７】
（ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成することにより積層体を形成する工程、
（ｂ）前記積層体をエッチングすることにより、溝を形成する工程、
（ｃ）前記溝の内部にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記（ｂ）工程は、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達し、その底面の端部が丸みを帯びた形状または面取りされた形状である前記溝を形成する工程である、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程は、化学気相成長法により前記ゲート絶縁膜を形成する工程である、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、√２×Ｔｈ／２以上√２×Ｔｈ未満である、半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
前記溝の底面の端部に位置する前記ゲート絶縁膜の膜厚は、前記溝の側壁の前記ゲート絶縁膜の膜厚をＴｈとした場合に、Ｔｈ以上√２×Ｔｈ×０．８以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、高耐圧および高速スイッチ特性から、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。
【０００３】
例えば、以下の特許文献１（特開２００８−３０６０８３号公報）には、ゲート電極の底面部に、傾斜変化部を有するIII−Ｖ族窒化物半導体電界効果型トランジスタが開示されている。
【０００４】
また、以下の特許文献２（特開２０１２−２４８６３６号公報）には、チャネル層と、このチャネル層と電子供給層とのヘテロ接合界面の２ＤＥＧとを有する電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３０６０８３号公報
【特許文献２】特開２０１２−２４８６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本願において開示される一実施の形態に示される半導体装置は、第２窒化物半導体層を貫通し、第１窒化物半導体層の途中まで到達する溝内にゲート絶縁膜を介して配置されたゲート電極を有する。そして、この溝の底面の端部が丸みを帯びた形状または面取りされた形状である。
【００１０】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１窒化物半導体層とその上部の第２窒化物半導体層との積層体をエッチングすることにより、溝を形成する工程を有する。そして、この工程は、第２窒化物半導体層を貫通し、第１窒化物半導体層の途中まで到達し、その底面の端部が丸みを帯びた形状または面取りされた形状である溝を形成する工程である。
【発明の効果】
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１２】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の構成例を示す平面図である。
【図１０】実施の形態１の半導体装置の溝部近傍の構成を示す断面図である。
【図１１】第１比較例の半導体装置の溝部近傍の構成を示す断面図である。
【図１２】第２比較例の半導体装置の溝部近傍の構成を示す断面図である。
【図１３】第３比較例の半導体装置の溝部近傍の構成を示す断面図である。
【図１４】実施の形態１の半導体装置の変形例の構成を模式的に示す断面図である。
【図１５】実施の形態２の半導体装置の構成を模式的に示す断面図である。
【図１６】実施の形態２の半導体装置の溝の底面の端部の他の構成を示す断面図である。
【図１７】実施の形態３の半導体装置の第１例の構成を模式的に示す断面図である。
【図１８】実施の形態３の半導体装置の第２例の構成を模式的に示す断面図である。
【図１９】実施の形態４の半導体装置の第１例の構成を模式的に示す断面図である。
【図２０】実施の形態４の半導体装置の第２例の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、
特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２〜図８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００２０】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【００２１】
本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成された積層体（窒化物半導体領域）を有する。
【００２２】
また、本実施の形態の半導体装置のゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達するように掘り込まれた溝Ｔの内部に、ゲート絶縁膜ＧＩを介して形成されている。
【００２３】
さらに、本実施の形態の半導体装置のソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。
【００２４】
以下に、詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。
【００２５】
この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。即ち、歪緩和層ＳＴＲの主面（上面）上に、バッファ層ＢＵとチャネル層ＣＨと障壁層ＢＡとが、下から順に形成（積層）されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれオーミック層ＯＬを介して形成されている。バッファ層ＢＵは、チャネル層ＣＨと歪緩和層ＳＴＲとの間に位置する中間層である。
【００２６】
ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセス、凹部ともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。このソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ障壁層ＢＡと接続するように形成されている。この接続は、オーミック層ＯＬを介して接続され、オーミック接続となる。
【００２７】
ゲート電極ＧＥ上には、絶縁層ＩＬ１が形成されている。また、上記ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に形成されている。この絶縁層ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ２が形成されている。
【００２８】
本実施の形態においては、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍に、チャネルＣが形成される。
【００２９】
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
【００３０】
チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【００３１】
ここで、本実施の形態においては、溝Ｔの底面の端部がラウンド化している。言い換えれば、溝Ｔの底面の端部が丸みを帯びた形状となっている。このように、溝Ｔの底面の端部に、丸みを持たせることで、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができる。別の言い方をすれば、溝Ｔの底面の端部に接するゲート絶縁膜ＧＩの膜厚を低減することができる。これにより、溝Ｔの底面の端部においてもチャネルＣが形成され、チャネルＣの抵抗を小さくすることができる。また、溝Ｔの底面の端部においてもチャネルＣが形成されることで、チャネルＣと２次元電子ガス２ＤＥＧとの距離を小さくすることができるため、これらの間の寄生抵抗を低減することができる。
【００３２】
［製法説明］
次いで、図２〜図８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００３３】
図２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属化学気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。
【００３４】
次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属化学気相成長法などを用いてヘテロエピタキシャル成長させる。
【００３５】
次いで、図３に示すように、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム（ＧａＮ）層を、有機金属化学気相成長法などを用いてヘテロエピタキシャル成長させる。
【００３６】
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えばＡｌＧａＮ層を、有機金属化学気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
【００３７】
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
【００３８】
次いで、図４に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を熱ＣＶＤ（Chemical Vapor Deposition、化学気相成長）法などを用いて、障壁層ＢＡ上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに開口部を形成する。
【００３９】
次いで、図５に示すように、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。
【００４０】
この際、エッチング条件を調整することにより、溝Ｔの底面の端部をラウンド化させる。言い換えれば、溝Ｔの底面の端部に丸みを持たせる。エッチングガスとしては、例えば、塩素系のガス（例えば、ＢＣｌ３など）を用いる。
【００４１】
例えば、障壁層ＢＡおよびチャネル層ＣＨを、絶縁膜ＩＦをマスクとして、異方的なエッチング成分が大きい状態でエッチングした後、異方的なエッチング成分より等方的なエッチング成分が大きい状態に変更しエッチングする。これにより、溝Ｔの底面の端部をラウンド化することができる。等方的なエッチング成分を大きくするには、例えば、基板Ｓに加えるバイアス電位を小さくしてエッチングする。この他、エッチングガス種を変えるほか、プラズマ密度を高くする、ガス圧を高くする、プロセスガス流速を早めるなど、種々のエッチング条件を調整することで、溝Ｔの底面の端部をラウンド化することができる。
【００４２】
本発明者らの検討によれば、エッチング条件を調整しつつ、ＢＣｌ３を用いてエッチングを行ったところ、所望の溝深さにおいて底面の端部がラウンド化した溝Ｔを形成することができた。
【００４３】
このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。
【００４４】
次いで、図６に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、アルミナ（酸化アルミニウム膜、Ａｌ２Ｏ３）をＣＶＤ法などを用いて、溝Ｔ内を含む絶縁膜ＩＦ上に堆積する。ＣＶＤ法などの堆積法を用いた場合、膜材料は等方的に堆積する。ゲート絶縁膜ＧＩとして、アルミナの他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。
【００４５】
次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて、溝Ｔの内部を埋め込む程度の膜厚で堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ａｕ／Ｎｉ膜をパターニングすることによりゲート電極ＧＥを形成する。なお、このＡｕ／Ｎｉ膜のエッチングの際、下層のゲート絶縁膜ＧＩおよび絶縁膜ＩＦをエッチングしてもよい。また、ゲート電極ＧＥの形成材料としては、Ａｕ／Ｎｉ膜以外の金属膜を用いてもよく、また、不純物を含有した多結晶シリコン膜などを用いてもよい。
【００４６】
次いで、図７に示すように、ゲート電極ＧＥ上に、絶縁層ＩＬ１を形成する。ゲート電極ＧＥおよび障壁層ＢＡ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。この後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁層ＩＬ１中にコンタクトホールＣ１を形成する。このコンタクトホールＣ１は、ゲート電極ＧＥの両側の障壁層ＢＡ上に配置される。
【００４７】
次いで、図８に示すように、コンタクトホールＣ１の内部を含む絶縁層ＩＬ１上に、オーミック層ＯＬを形成する。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ膜ともいう）を、蒸着法などを用いて、コンタクトホールＣ１内を含む絶縁層ＩＬ１上に堆積する。さらに、例えば、チタン（Ｔｉ）膜と、その上部の窒化チタン（ＴｉＮ）膜からなる積層膜（ＴｉＮ／Ｔｉ膜ともいう）を、スパッタリング法などを用いて、Ａｌ／Ｔｉ膜上に堆積する。これにより、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜ともいう）を形成し、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜とＧａＮ系半導体界面の接触がオーミック接触となる。次いで、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜（オーミック層ＯＬ）上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜およびアルミニウム合金膜をパターニングすることにより、コンタクトホールＣ１内に、オーミック層ＯＬを介してソース電極ＳＥおよびドレイン電極ＤＥが形成される。
【００４８】
次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図１参照）。
【００４９】
以上の工程により、図１に示す半導体装置を形成することができる。なお、上記半導体装置を構成するソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥの平面形状（レイアウト）について制限は無いが、例えば、図９に示す平面形状とすることができる。図９は、本実施の形態の半導体装置の構成例を示す平面図である。なお、図９においては、簡易的に、ソース電極ＳＥとゲート電極ＧＥとの間、ゲート電極ＧＥとドレイン電極ＤＥとの間を同様に表示してある。
【００５０】
図９に示すように、Ｙ方向に延在するソース電極ＳＥが、Ｘ方向に一定の間隔をおいて配置されている。また、Ｙ方向に延在するドレイン電極ＤＥが、Ｘ方向に一定の間隔をおいて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。さらに、複数のソース電極ＳＥのそれぞれと複数のドレイン電極ＤＥのそれぞれとの間には、Ｙ方向に延在するゲート電極ＧＥが配置されている。
【００５１】
複数のドレイン電極ＤＥは、ドレインパッドＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図９においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ軸方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００５２】
複数のソース電極ＳＥは、ソースパッドＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図９においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ軸方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００５３】
ソースパッドＳＰ（ドレインパッドＤＰ）の両側（図９においては、右側および左側）には、ゲートパッドＧＰが配置されている。そして、複数のゲート電極ＧＥは、ソース電極ＳＥの他端側（図９においては、下側）に、Ｘ方向に延在するように配置されたゲート配線ＧＬと電気的に接続される。さらに、このＸ軸方向に延在するゲート配線ＧＬは、紙面の左端および右端に配置されたゲートパッドＧＰと電気的に接続されている。
【００５４】
以上、詳細に説明したように、本実施の形態によれば、溝Ｔの底面の端部をラウンド化したので（図１参照）、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができる。以下に、この効果について、図１０〜図１３を参照しながら説明する。図１０は、本実施の形態の半導体装置の溝部近傍の構成を示す断面図である。図１１〜図１３は、それぞれ第１〜第３比較例の半導体装置の溝部近傍の構成を示す断面図である。
【００５５】
本実施の形態においては、図１０に示すように、溝Ｔの底面の端部をラウンド化したので、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができる。例えば、図１１に示す第１比較例の場合は、溝Ｔの底面の端部が、断面形状においてＬ字状（コーナー状）となっている。このような場合、溝Ｔの側壁部および底面部において同程度の膜厚Ｔｈのゲート絶縁膜ＧＩが形成された場合、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間の距離、即ち、当該部位におけるゲート絶縁膜ＧＩの膜厚は、√２×Ｔｈ（＞Ｔｈ）となる。なお、√２×Ｔｈは、２の平方根とＴｈとの積であり、別の表記をすれば“（２）１／２×Ｔｈ”となる。
【００５６】
このように、ゲート絶縁膜ＧＩの膜厚が、溝Ｔの底面の中央部や溝Ｔの側壁部と比較し、溝Ｔの底面の端部において大きくなる。このため、溝Ｔの底面の端部においては、チャネルＣが形成され難くなり、チャネルＣの抵抗が大きくなる。また、チャネルＣと２次元電子ガス２ＤＥＧとの接続部において、寄生抵抗が生じる。その結果、半導体装置のオン抵抗が大きくなってしまう。
【００５７】
これに対し、本実施の形態（図１０）によれば、溝Ｔの底面の端部をラウンド化したので、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができる。これにより、溝Ｔの底面の端部においてもチャネルＣが形成され、チャネルＣの抵抗を小さくすることができる。また、溝Ｔの底面の端部においてもチャネルＣが形成されることで、チャネルＣと２次元電子ガス２ＤＥＧとの距離を小さくすることができるため、これらの間の寄生抵抗を低減することができる。その結果、半導体装置のオン抵抗を低減することができる。
【００５８】
また、溝Ｔの底面の端部においては、溝Ｔの側壁部に順次堆積するゲート絶縁膜ＧＩ材料と、溝Ｔの底面部に順次堆積するゲート絶縁膜ＧＩ材料とが合わさる箇所であるため、ゲート絶縁膜ＧＩが厚膜化しやすい。よって、図１２に示す第２比較例のように、Ｌ字状の溝Ｔの底面の端部においては、√２×Ｔｈ以上の膜厚のゲート絶縁膜ＧＩが形成され得る（図１２の矢印部参照）。このような第２比較例においては、図１１の場合より、さらに、チャネルＣが形成され難くなり、オン抵抗が大きくなってしまう。
【００５９】
これに対し、本実施の形態（図１０）においては、溝Ｔの底面の端部をラウンド化したので、当該部位において、ゲート絶縁膜ＧＩが厚膜化し難く、図１２に示す第２比較例の場合よりオン抵抗を低減することができる。
【００６０】
さらに、図１３に示す第３比較例のように、溝Ｔの形成の際、溝の底面の端部においてサブトレンチが生じる場合がある。このような場合には、サブトレンチ内のゲート絶縁膜ＧＩの膜厚が加算され、当該部位（図１３の破線で丸く囲んだ部位）においては、益々チャネルＣが形成され難くなる。このようなサブトレンチは、溝Ｔのエッチングの際に形成されやすい。これに対し、本実施の形態（図１０）においては、溝Ｔの底面の端部をラウンド化できるように、エッチング条件を制御するため、上記のようなサブトレンチが生じ難く、図１３に示す第３比較例の場合よりオン抵抗を低減することができる。
【００６１】
以上詳細に説明したように、本実施の形態の半導体装置によれば、効果的に半導体装置のオン抵抗を低減することができる。
【００６２】
なお、上記製造工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００６３】
（変形例）
以下に、本実施の形態の変形例について説明する。上記実施の形態においては、溝Ｔの内部を含む障壁層ＢＡ上の絶縁膜ＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを同時にエッチングした、即ち、同一のレジストマスクを用いて同じ平面外形状にパターニングしたが、これらを異なる平面形状としてもよい。図１４は、本実施の形態の半導体装置の変形例の構成を模式的に示す断面図である。図１４（Ａ）は、第１変形例の半導体装置の断面図、図１４（Ｂ）は、第２変形例の半導体装置の断面図である。なお、本変形例において、絶縁膜ＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ以外の構成や製造工程は、上記実施の形態と同様であるため、その説明を省略する。
【００６４】
例えば、図１４（Ａ）に示すように、溝Ｔの内部を含む障壁層ＢＡ上の絶縁膜ＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥのうち、ゲート絶縁膜ＧＩおよびゲート電極ＧＥをエッチングした後、別の工程で、障壁層ＢＡ上の絶縁膜ＩＦをエッチングしてもよい。この絶縁膜ＩＦのエッチングは、例えば、ソース電極ＳＥ、ドレイン電極ＤＥの形成工程の前に行う。また、絶縁膜ＩＦ上に、絶縁層ＩＬ１を形成した後、コンタクトホールＣ１を形成する際に（図７参照）、絶縁膜ＩＦをエッチングしてもよい。
【００６５】
この場合、図１４（Ａ）に示すように、ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。そして、ゲート絶縁膜ＧＩ下の絶縁膜ＩＦは、ゲート絶縁膜ＧＩやゲート電極ＧＥの端部からソース電極ＳＥ側に延在するように配置されている。また、ゲート絶縁膜ＧＩ下の絶縁膜ＩＦは、ゲート絶縁膜ＧＩやゲート電極ＧＥの端部からドレイン電極ＤＥ側に延在するように配置されている。
【００６６】
また、図１４（Ｂ）に示すように、溝Ｔの内部を含む障壁層ＢＡ上の絶縁膜ＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥのそれぞれを、異なる平面形状としてもよい。この場合、溝Ｔの内部を含む障壁層ＢＡ上の絶縁膜ＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥのうち、ゲート電極ＧＥをエッチングした後、ゲート絶縁膜ＧＩをエッチングする。この際、ゲート電極ＧＥ下のゲート絶縁膜ＧＩは、ゲート電極ＧＥの端部からソース電極ＳＥ側またはドレイン電極ＤＥ側に延在するように配置されている。そして、ゲート絶縁膜ＧＩをエッチング後、障壁層ＢＡ上の絶縁膜ＩＦをエッチングする。この絶縁膜ＩＦのエッチングは、例えば、ソース電極ＳＥ、ドレイン電極ＤＥの形成工程の前に行う。また、絶縁膜ＩＦ上に、絶縁層ＩＬ１を形成した後、コンタクトホールＣ１を形成する際に（図７参照）、絶縁膜ＩＦをエッチングしてもよい。
【００６７】
この場合も、図１４（Ｂ）に示すように、ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。そして、ゲート電極ＧＥ下のゲート絶縁膜ＧＩは、ゲート電極ＧＥの端部からソース電極ＳＥ側に延在するように配置されている。また、ゲート電極ＧＥ下のゲート絶縁膜ＧＩは、ゲート電極ＧＥの端部からドレイン電極ＤＥ側に延在するように配置されている。また、ゲート絶縁膜ＧＩ下の絶縁膜ＩＦは、ゲート絶縁膜ＧＩやゲート電極ＧＥの端部からソース電極ＳＥ側に延在するように配置されている。また、ゲート絶縁膜ＧＩ下の絶縁膜ＩＦは、ゲート絶縁膜ＧＩやゲート電極ＧＥの端部からドレイン電極ＤＥ側に延在するように配置されている。
【００６８】
（実施の形態２）
実施の形態１においては、溝Ｔの底面の端部をラウンド化、言い換えれば、溝Ｔの底面の端部に丸みを持たせたが、溝Ｔの底面の端部の形状は曲面である必要はなく、溝Ｔの底面のＬ字状の端部を面取りした形状としてもよい。図１５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。なお、本実施の形態において、溝Ｔ以外の構成や製造工程は、実施の形態１と同様であるため、その説明を省略する。
【００６９】
図１５に示すように、本実施の形態の半導体装置においては、溝Ｔの底面の端部に二段階のテーパー（テーパー形状部）ＴＰ１、ＴＰ２を設ける。
【００７０】
例えば、溝Ｔの底面の端部に、チャネル層ＣＨや障壁層ＢＡの表面、または溝Ｔの底面の中央部の表面である（０００１）Ｇａ面に対し、２２．５°の法線ベクトルを有するテーパーＴＰ１と、同じ面に対し、６７．５°の法線ベクトルを有するテーパーＴＰ２とからなる二段階のテーパーＴＰ１、ＴＰ２を設ける。これらのテーパーＴＰ１、ＴＰ２は連続して設けられる。また、テーパーＴＰ１は、溝Ｔの側壁から連続して配置され、また、テーパーＴＰ２は、テーパーＴＰ１の下方に配置されるとともに、溝Ｔの底面から連続して配置される。さらに、テーパーＴＰ２と溝Ｔの底面とのなす角θ２は、テーパーＴＰ１と溝Ｔの底面とのなす角θ１より小さい（θ１＞θ２）。
【００７１】
このように、溝Ｔの底面の端部を二段階のテーパー構造（ＴＰ１、ＴＰ２）とすることにより、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間の距離、即ち、当該部位におけるゲート絶縁膜ＧＩの膜厚を、Ｔｈ以下とすることができる。よって、本実施の形態（図１５）によれば、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚（平均膜厚）を実施の形態１（図１０等参照）の場合より低減することができる。ここで言う“膜厚（平均膜厚）”とは、例えば、溝Ｔの底面の端部であって、溝Ｔの側面部のゲート絶縁膜ＧＩの表面の延長線と溝Ｔの底面部のゲート絶縁膜ＧＩの表面の延長線とで区画される領域（図１５の部分拡大図参照）のゲート絶縁膜ＧＩの膜厚（平均膜厚）として定義される。
【００７２】
このように、ゲート絶縁膜ＧＩの膜厚（平均膜厚）を低減することにより、溝Ｔの底面の端部においてもチャネルＣが形成され、チャネルＣの抵抗を小さくすることができる。また、溝Ｔの底面の端部においてもチャネルＣが形成されることで、チャネルＣと２次元電子ガス２ＤＥＧとの距離を小さくすることができるため、これらの間の寄生抵抗を低減することができる。その結果、半導体装置のオン抵抗を低減することができる。
【００７３】
なお、図１５においては、溝Ｔの底面の端部に二段階のテーパーＴＰ１、ＴＰ２を設けたが、三段階以上のテーパーを設けてもよい。この場合も、より下層に位置するテーパーのなす角は、順次小さくなる。例えば、ｎ番目のテーパーＴＰｎとその下層の（ｎ＋１）番目のテーパーＴＰｎ＋１について、テーパーＴＰｎのなす角θｎと、テーパーＴＰｎ＋１のなす角θｎ＋１とは、θｎ＞θｎ＋１の関係を有する。
【００７４】
また、溝Ｔの底面の端部に１つのテーパーを設けてもよい。図１６は、本実施の形態の半導体装置の溝の底面の端部の他の構成を示す断面図である。
【００７５】
図１６に示す半導体装置においては、溝Ｔの底面の端部にテーパーＴＰを設けている。例えば、溝Ｔの底面の端部に、チャネル層ＣＨや障壁層ＢＡの表面、または溝Ｔの底面の中央部の表面である（０００１）Ｇａ面に対し、４５°の法線ベクトルを有するテーパーＴＰを設けている。テーパーＴＰは、溝Ｔの側壁から連続して配置され、また、テーパーＴＰは、溝Ｔの底面から連続して配置されている。
【００７６】
この場合、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間の距離、即ち、当該部位におけるゲート絶縁膜ＧＩの膜厚を、√２×Ｔｈ／２とすることができる。なお、√２×Ｔｈ／２は、２の平方根とＴｈとの積の半分であり、別の表記をすれば“（２）１／２×Ｔｈ÷２”となる。よって、図１６に示す形態によれば、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を、さらに低減することができる。これにより、溝Ｔの底面の端部においてもチャネルＣが形成され、チャネルＣの抵抗を小さくすることができる。また、溝Ｔの底面の端部においてもチャネルＣが形成されることで、チャネルＣと２次元電子ガス２ＤＥＧとの距離を小さくすることができるため、これらの間の寄生抵抗を低減することができる。その結果、半導体装置のオン抵抗を低減することができる。
【００７７】
なお、本実施の形態においては、説明を簡易にするために、各テーパーの法線ベクトルの角度や長さを幾何学的に説明したが、各テーパーの法線ベクトルの角度や長さはこれらのものに限定されるものではない。即ち、溝Ｔの底面の端部を１のテーパーまたは複数の連続するテーパーで構成し、究極には、実施の形態１のようにラウンド化することで、溝Ｔの底面の端部のゲート絶縁膜ＧＩの膜厚（平均膜厚）を、√２×Ｔｈ／２以上√２×Ｔｈ未満とすることができる。溝Ｔの底面の端部のゲート絶縁膜ＧＩの膜厚（平均膜厚）としては、Ｔｈ以上√２×Ｔｈ×０．８以下の範囲とすることがより好ましい。このように、Ｔの底面の端部のゲート絶縁膜ＧＩの膜厚（平均膜厚）を低減することで、チャネルＣの抵抗を小さくすることができ、半導体装置のオン抵抗を低減することができる。
【００７８】
また、上記二段階のテーパー（ＴＰ１、ＴＰ２）やテーパーＴＰは、溝Ｔの形成の際のエッチング条件を調整することにより形成することができる。例えば、実施の形態１と同様に、異方的なエッチング成分が大きい状態でエッチングした後、異方的なエッチング成分より等方的なエッチング成分が大きい状態でエッチングするなど、種々のエッチング条件（バイアス条件、エッチングガス種、ガス流速、ガス圧、プラズマ密度など）を調整することで、溝Ｔの底面の端部にテーパー（ＴＰ１、ＴＰ２、ＴＰ）を形成することができる。
【００７９】
ここで、上記実施の形態１および２においては、溝の底面の端部の断面形状を単純な円弧状または所定の角度のテーパー形状として説明したが、これらは一例にすぎず、これらの形状に限定されるものではない。即ち、溝の底面の端部を丸みを帯びた形状とし、または、溝の底面の端部を面取りされた形状とすることで、溝Ｔの底面の端部のゲート絶縁膜ＧＩの膜厚を低減することができれば、丸みのアール（曲率）や面取りのテーパー角度などは種々の値をとり得るものである。
【００８０】
（実施の形態３）
（第１例）
実施の形態１においては、溝Ｔの側面を、チャネル層ＣＨや障壁層ＢＡの表面、または溝Ｔの底面の中央部の表面である（０００１）Ｇａ面に対し、ほぼ垂直（θ＝９０°）としたが、溝Ｔの側面（側壁）を、テーパー形状としてもよい。図１７は、本実施の形態の半導体装置の第１例の構成を模式的に示す断面図である。なお、本実施の形態において、溝Ｔ以外の構成や製造工程は、実施の形態１と同様であるため、その説明を省略する。
【００８１】
図１７に示すように、本第１例においては、溝Ｔの側壁と、障壁層ＢＡ、チャネル層ＣＨや溝Ｔの底面の表面、言い換えれば、（０００１）Ｇａ面とのなす角（テーパー角θ）が、９０°未満となっている（θ＜９０°）。
【００８２】
例えば、ＢＣｌ３を用いた一般的なドライエッチングによれば、テーパー角θを６０〜８０°程度に制御することが可能である。
【００８３】
このように、溝Ｔの側面をテーパー形状とすることで、溝Ｔの側壁部に順次堆積するゲート絶縁膜ＧＩ材料と、溝Ｔの底面部に順次堆積するゲート絶縁膜ＧＩ材料との併合度合いが緩和され、ゲート絶縁膜ＧＩが厚膜化を抑制することができる。
【００８４】
また、溝Ｔの側面をテーパー形状とするとともに、溝Ｔの底面の端部をラウンド化または面取りした形状とすることで、実施の形態１および２で詳細に説明したように、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができ、半導体装置のオン抵抗を低減することができる。
【００８５】
（第２例）
上記第１例においては、溝Ｔにテーパー形状の側面を設けたが、溝Ｔの側面と底面とを一体としてラウンド化してもよい。図１８は、本実施の形態の半導体装置の第２例の構成を模式的に示す断面図である。なお、本実施の形態において、溝Ｔ以外の構成や製造工程は、実施の形態１と同様であるため、その説明を省略する。
【００８６】
図１８に示すように、本第２例においては、溝Ｔの側壁と底面とが一体となり、ラウンド化している。言い換えれば、溝Ｔの側壁と底面とが一体となり、丸みを有している。
【００８７】
即ち、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、その断面形状が円弧状の溝（凹部）Ｔを形成する。このような溝（凹部）Ｔは、エッチング条件を調整する（例えば、主として等方的なエッチングを行う）ことにより形成することができる。
【００８８】
このように、溝Ｔの側面と底面とを一体としてラウンド化することで、溝Ｔの内部に堆積するゲート絶縁膜ＧＩを均一化しつつ、その厚膜化を抑制することができる。
【００８９】
また、溝Ｔの側面と底面とを一体としてラウンド化することで、実施の形態１および２で詳細に説明したように、半導体装置のオン抵抗を低減することができる。
【００９０】
（実施の形態４）
（第１例）
実施の形態１（図１０）においては、ゲート電極ＧＥの底部が、障壁層ＢＡの表面の位置よりも低い位置に表示されているが、ゲート電極ＧＥの底部を、障壁層ＢＡの表面の位置よりも高い位置に配置してもよい。図１９は、本実施の形態の半導体装置の第１例の構成を模式的に示す断面図である。なお、本実施の形態において、溝Ｔ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ以外の構成や製造工程は、上記実施の形態と同様であるため、その説明を省略する。
【００９１】
図１９に示すように、本第１例においては、溝Ｔの上部のゲート電極ＧＥの底部が、障壁層ＢＡの表面の位置よりも距離Ｄだけ高い位置に配置されている。
【００９２】
例えば、溝Ｔの深さ、即ち、障壁層ＢＡの表面から溝Ｔの底面までの距離を、４０ｎｍ程度、ゲート絶縁膜ＧＩの膜厚を１００ｎｍ程度とした場合、溝Ｔの内部は、ゲート絶縁膜ＧＩで埋め込まれ、ゲート絶縁膜ＧＩの表面（ゲート電極ＧＥの底面）と障壁層ＢＡの表面との距離Ｄは、６０ｎｍ程度となる。
【００９３】
このように、ゲート電極ＧＥの底部を、障壁層ＢＡの表面の位置よりも高い位置に配置することにより、ゲート電極ＧＥの熱膨張による、溝Ｔの側壁や底面（特に、溝Ｔの底面の端部）に対する応力を緩和することができる。例えば、溝Ｔおよびゲート電極ＧＥの形成工程の後の熱処理工程（例えば、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥの形成工程における熱処理工程、具体的には、５５０℃で３０分程度の熱処理）などによる応力を緩和することができる。
【００９４】
また、ゲート電極ＧＥの底部を、障壁層ＢＡの表面の位置よりも高い位置に配置するとともに、溝Ｔの底面の端部をラウンド化または面取りした形状とすることで、実施の形態１および２で詳細に説明したように、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができ、半導体装置のオン抵抗を低減することができる。
【００９５】
（第２例）
実施の形態３（図１７）においては、ゲート電極ＧＥの底部が、障壁層ＢＡの表面の位置よりも低い位置に表示されているが、ゲート電極ＧＥの底部を、障壁層ＢＡの表面の位置よりも高い位置に配置してもよい。図２０は、本実施の形態の半導体装置の第２例の構成を模式的に示す断面図である。なお、本実施の形態において、溝Ｔ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ以外の構成や製造工程は、上記実施の形態と同様であるため、その説明を省略する。
【００９６】
図２０に示すように、本第２例においては、溝Ｔの上部のゲート電極ＧＥの底部が、障壁層ＢＡの表面の位置よりも距離Ｄだけ高い位置に配置されている。
【００９７】
例えば、溝Ｔの深さ、即ち、障壁層ＢＡの表面から溝Ｔの底面までの距離を、４０ｎｍ程度、ゲート絶縁膜ＧＩの膜厚を１００ｎｍ程度、テーパー角θを６０°程度とした場合、溝Ｔの内部は、ゲート絶縁膜ＧＩで埋め込まれ、ゲート絶縁膜ＧＩの表面（ゲート電極ＧＥの底面）と障壁層ＢＡの表面との距離Ｄは、６０ｎｍ程度となる。
【００９８】
このように、ゲート電極ＧＥの底部を、障壁層ＢＡの表面の位置よりも高い位置に配置することにより、ゲート電極ＧＥの熱膨張による、溝Ｔの側壁や底面（特に、溝Ｔの底面の端部）に対する応力を緩和することができる。例えば、溝Ｔおよびゲート電極ＧＥの形成工程の後の熱処理工程（例えば、オーミック層ＯＬ、ソース電極ＳＥおよびドレイン電極ＤＥの形成工程における熱処理工程、具体的には、５５０℃で３０分程度の熱処理）などによる応力を緩和することができる。
【００９９】
また、溝Ｔの側面をテーパー形状とすることで、実施の形態３において説明したように、溝Ｔの側壁部に順次堆積するゲート絶縁膜ＧＩ材料と、溝Ｔの底面部に順次堆積するゲート絶縁膜ＧＩ材料との併合度合いが緩和され、ゲート絶縁膜ＧＩの部分的な厚膜化を抑制することができる。
【０１００】
さらに、溝Ｔの底面の端部をラウンド化または面取りした形状とすることで、実施の形態１〜３で詳細に説明したように、ゲート電極ＧＥの底面の端部と溝Ｔの底面の端部との間に位置するゲート絶縁膜ＧＩの膜厚を低減することができ、半導体装置のオン抵抗を低減することができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
２ＤＥＧ  ２次元電子ガス
ＢＡ  障壁層
ＢＵ  バッファ層
Ｃ  チャネル
Ｃ１  コンタクトホール
ＣＨ  チャネル層
Ｄ  距離
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート配線
ＧＰ  ゲートパッド
ＩＦ  絶縁膜
ＩＬ１  絶縁層
ＩＬ２  絶縁層
ＮＵＣ  核生成層
ＯＬ  オーミック層
Ｓ  基板
ＳＥ  ソース電極
ＳＰ  ソースパッド
ＳＴＲ  歪緩和層
Ｔ  溝
Ｔｈ  膜厚
ＴＰ  テーパー
ＴＰ１  テーパー
ＴＰ２  テーパー
【図１】
2015037148.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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