(57)【要約】【課題】本発明の実施形態は、データ書込み時の消費電流を抑制しバンド幅を向上させた不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、データ書き込みの際、書き込みステップを繰り返し実行する制御部とを備え、前記データ書き込みの際に１回目に実行される前記書き込みステップを第１書き込みステップ、２回目以降に実行される前記書き込みステップを第２書き込みステップとし、同時に選択されるベイの数を同時選択ベイ数、一の前記ベイ内で同時に選択される前記メモリセルの数を同時選択ビット数とした場合、前記制御部は、前記第１書き込みステップと、前記第２書き込みステップとで、前記同時選択ビット数及び前記同時選択ベイ数の少なくとも一方を切り替えることを特徴とする。【選択図】図７
2015076116.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を含む複数のメモリセルを有し、所定数の前記メモリセルを含む複数のベイに分割されたメモリセルアレイと、
データ書き込みの際、書き込みステップを繰り返し実行する制御部と
を備え、
前記データ書き込みの際に１回目に実行される前記書き込みステップを第１書き込みステップ、２回目以降に実行される前記書き込みステップを第２書き込みステップとし、同時に選択される前記ベイの数を同時選択ベイ数、一の前記ベイ内で同時に選択される前記メモリセルの数を同時選択ビット数とした場合、
前記制御部は、前記第１書き込みステップと、前記第２書き込みステップとで、前記同時選択ビット数及び前記同時選択ベイ数の少なくとも一方を切り替える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記第２書き込みステップ時の前記同時選択ビット数を、前記第１書き込みステップ時の前記同時選択ビット数と同じにする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記第２書き込みステップ時の前記同時選択ビット数を、前記第１書き込みステップ時の前記同時選択ビット数よりも多くする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記第２書き込みステップ時の前記同時選択ベイ数を、前記第１書き込みステップ時の前記同時選択ベイ数よりも少なくする
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記第２書き込みステップ時の前記同時選択ベイ数を、前記第１書き込みステップ時の前記同時選択ベイ数と同じにする
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を含む複数のメモリセルを有し、所定数の前記メモリセルを含む複数のベイに分割されたメモリセルアレイと、
データ書き込みの際、書き込みステップを繰り返し実行する制御部と
を備え、
前記データ書き込みの際に１回目に実行される前記書き込みステップを第１書き込みステップ、２回目以降に実行される前記書き込みステップを第２書き込みステップとし、同時に選択される前記ベイの数を同時選択ベイ数、一の前記ベイ内で同時に選択される前記メモリセルの数を同時選択ビット数とし、所望のデータが書き込まれていない前記メモリセルの数をエラービット数とした場合、
前記制御部は、前記エラービット数に応じて、前記第２書き込みステップ時の前記同時選択ビット数及び前記同時選択ベイ数の組み合わせを切り替える
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記制御部は、前記エラービット数が所定の数よりも少ない場合、前記第２書き込みステップ時の前記同時選択ベイ数を第１同時選択ベイ数とし、前記エラービット数が前記所定の数以上の場合、前記第２書き込みステップ時の前記同時選択ベイ数を前記第１同時選択ベイ数よりも少ない第２同時選択ベイ数とする
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記制御部は、前記第２書き込みステップ時の前記同時選択ビット数は、前記エラービット数が前記所定の数よりも少ない場合と、前記エラービット数が前記所定の数以上の場合とで、同じである
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記制御部は、前記第２書き込みステップ時の前記同時選択ビット数を、前記第１書き込みステップ時の前記同時選択ビット数よりも多くする
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１０】
前記制御部は、前記第２書き込みステップ時の前記同時選択ベイ数を、前記第１書き込みステップ時の前記同時選択ベイ数よりも少なくする
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルの微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。抵抗変化型メモリの場合、メモリセルをクロスポイント型で形成できるため、３次元構造のメモリセルアレイを構成することが容易となる。
【０００３】
このような抵抗変化型メモリの中には、メモリセルアレイをいくつかのベイに区画した上で、選択したベイの中の選択した複数のメモリセルに対して同時にデータ書き込みするものがある。
ここで、データ書込み時の消費電流の抑制やバンド幅の向上が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７５５４８３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、データ書込み時の消費電流を抑制しバンド幅を向上させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を含む複数のメモリセルを有し、所定数の前記メモリセルを含む複数のベイに分割されたメモリセルアレイと、データ書き込みの際、書き込みステップを繰り返し実行する制御部とを備え、前記データ書き込みの際に１回目に実行される前記書き込みステップを第１書き込みステップ、２回目以降に実行される前記書き込みステップを第２書き込みステップとし、同時に選択される前記ベイの数を同時選択ベイ数、一の前記ベイ内で同時に選択される前記メモリセルの数を同時選択ビット数とした場合、前記制御部は、前記第１書き込みステップと、前記第２書き込みステップとで、前記同時選択ビット数及び前記同時選択ベイ数の少なくとも一方を切り替えることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図の一例である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。
【図３Ａ】同実施形態に係る不揮発性半導体記憶装置のメモリセル１つ分の断面図の一例である。
【図３Ｂ】同実施形態に係る不揮発性半導体記憶装置のメモリセルの等価回路図の一例である。
【図４】同実施形態に係る半導体記憶装置の可変抵抗素子の例を示す図である。
【図５】同実施形態に係る不揮発性半導体記憶装置のベイアドレス、カラムアドレス、センスアンプアドレス、及びページアドレスの割り付けの示す図の一例である。
【図６】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートの一例である。
【図７】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセットステップ時の同時選択ビット／ベイ数を示す図の一例である。
【図８】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１リセットステップ時の書き込みサイクル及び選択ページの関係を示す図の一例である。
【図９】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第２リセットステップ時の書き込みサイクル及び選択ページの関係を示す図の一例である。
【図１０】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１リセットステップ後の各ページの読み出しデータを示す図の一例である。
【図１１】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセットステップ時の消費電流及びバンド幅の変化を示す図の一例である。
【図１２】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセットステップ時全体の消費電流及びバンド幅の関係を示す図の一例である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の同時選択ビット／ベイ数を示す図の一例である。
【図１４】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１セットステップ時の書き込みサイクル及び選択ページの関係の一例を示す図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第２セットステップ時の書き込みサイクル及び選択ページの関係の一例を示す図である。
【図１６】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１セットステップ後の各ページの読み出しデータを示す図の一例である。
【図１７】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の消費電流及びバンド幅の変化を示す図の一例である。
【図１８】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時全体の消費電流及びバンド幅の関係を示す図の一例である。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第２セットステップ時の書き込みサイクル及び選択ページの関係を示す図の一例である。
【図２０】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第２セットステップ時の書き込みサイクル及び選択ページの関係を示す図の一例である。
【図２１】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の消費電流に対するページ数の分布図の一例である。
【図２２】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時のバンド幅に対するページ数の分布図の一例である。
【図２３】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の消費電流に対するページ数の分布図の一例である。
【図２４】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時のバンド幅に対するページ数の分布図の一例である。
【図２５】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１セットステップ後の各ページの読み出しデータを示す図の一例である。
【図２６】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の消費電流及びバンド幅の変化を示す図の一例である。
【図２７】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時全体の消費電流及び動作速度の関係を示す図の一例である。
【図２８】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートの一例である。
【図２９】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。
【図３０】同実施形態に係る不揮発性半導体記憶装置の平面レイアウトの一例を示す図である。
【図３１】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのベイ及びその周辺回路の構成図の一例である。
【図３２】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセット／セットステップ時の消費電流及びバンド幅の変化を示す図の一例である。
【図３３】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセット／セットステップ時全体の消費電流及びバンド幅の関係を示す図の一例である。
【図３４】同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイのバイアス状態を示す図の一例である。
【図３５】同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの選択ベイを示す図の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図の一例である。
【００１１】
この不揮発性半導体記憶装置は、データを記憶するメモリセルアレイ１０、このメモリセルアレイ１０に読み書きするデータを保持するページレジスタ２０、このページレジスタ２０が保持するデータを参照しつつデータの読み書きのためにメモリセルアレイ１０を制御するロジック回路３０、並びに、このロジック回路３０によるメモリセルアレイ１０の制御に用いられるパラメータを記憶するＲＯＭヒューズ４０（記憶部）を備える。なお、ページレジスタ２０及びロジック回路３０は、制御部に含まれる。
【００１２】
次に、メモリセルアレイ１０について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示す斜視図である。図２には、互いに直交する３方向としてＸ方向、Ｙ方向、及びＺ方向も示した。
【００１３】
メモリセルアレイ１０は、Ｙ方向に延びる複数のビット線ＢＬ（第１配線）、Ｘ方向に延びる複数のワード線ＷＬ（第２配線）、並びに、これら複数のビット線ＢＬ及び複数のワード線ＷＬの各交差部において両配線に挟まれるように配置されたメモリセルＭＣを有する。ビット線ＢＬ及びワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１４】
次に、メモリセルＭＣについて説明する。
図３Ａ及び３Ｂは、本実施形態に係る半導体記憶装置のメモリセルの断面図及びメモリセルの等価回路図である。図３Ａは、図２におけるＩ−Ｉ´線で切断して矢印方向に見た場合のメモリセル１つ分の断面図の一例である。
【００１５】
メモリセルＭＣは、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１６】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２及びＥＬ３が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｒＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。なお、電極ＥＬ３上には、必要に応じて、図３Ｂに示すように、配向性を一様にするためのＷ等からなるトップ電極ＥＬＴを配置しても良い。また、メモリセルＭＣには、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１７】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの、酸化膜の酸素濃度を変化させることにより膜の抵抗を変化させるもの、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
【００１８】
図４は、ＲｅＲＡＭ素子の例を示す図である。図４に示すＲｅＲＡＭ素子は、電極層１１及び１３間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００１９】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば、記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２０】
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｒＩｒＯｘ、ＰｒＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３Ａ及び３Ｂと上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２１】
また、メモリセルＭＣは、ダイオードを有さない構造にすることもできる。例えば、イオン型の抵抗変化型のメモリセルが挙げられる。抵抗変化材には、多結晶若しくはアモルファス状態のＳｉ、又は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＨｆＳｉＯ、ＨｆＯ、ＡｌＯなどを用いることができる。また、抵抗変化材には上述した材料の積層膜を用いることもできる。また、抵抗変化材料の電極として、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。また、抵抗変化材の電極と反対側にＴａＳｉＮのストッパ層を挿入することもできる。
【００２２】
次に、メモリセルアレイ１０のベイアドレス、カラムアドレス、センスアンプアドレス、及びページアドレスの割り付けについて説明する。
【００２３】
図５は、本実施形態に係る不揮発性半導体記憶装置のベイアドレス、カラムアドレス、センスアンプアドレス、及びページアドレスの割り付けの一例を示す図である。図５では、センスアンプアドレスは「ＳＡアドレス」と表記する。
【００２４】
図５の例では、メモリセルアレイ１０は、２つのベイに区画されている。これら２つのベイには、ベイアドレスとして＜１＞、＜２＞が割り付けられている。これらベイ＜１＞、＜２＞はそれぞれ、８つのビットを有する場合を例に挙げて説明する。ここでページとは読み書きの単位である。１ページは１６ビットであり、１ビットは、例えば、１つのワード線ＷＬに共通に接続されたメモリセルＭＣからなる。ベイ＜１＞の８つのビットには、ページアドレスとして＜１＞〜＜８＞が割り付けられている。また、ベイ＜２＞の８つのビットには、ページアドレスとして＜９＞〜＜１６＞が割り付けられている。これらページ＜１＞〜＜１６＞は、４つのビット毎に１つのカラムを構成する。ベイ＜１＞のページ＜１＞〜＜４＞で構成されるカラムと、ベイ＜２＞のページ＜９＞〜＜１２＞で構成されるカラムには、共通のカラムアドレス＜１＞が割り付けられている。また、ベイ＜１＞のページ＜５＞〜＜８＞で構成されるカラムと、ベイ＜２＞のページ＜１３＞〜＜１６＞で構成されるカラムには、共通のカラムアドレス＜２＞が割り付けられている。更に、これらカラム＜１＞、＜２＞は、各ビットに対応する４つのセンスアンプを共有する。これら４つのセンスアンプには、センスアンプアドレス＜１＞〜＜４＞が割り付けられている。
【００２５】
次に、メモリセルアレイ１０に対するデータ書き込みについて説明する。
データ書き込みは、前述した不揮発性半導体装置の各構成によって以下のような処理される。図１のブロック図の一例を用いて説明する。
【００２６】
始めに、外部から書き込みデータが入力されると、ページレジスタ２０は、自身が持つデータキャッシュ２１に書き込みデータを保持する。
【００２７】
続いて、ロジック回路３０が、データキャッシュ２１が保持する書き込みデータを参照し（ステップＳ１０１）、後述する書き込みシーケンスによってメモリセルアレイ１０の書き込み対象ページにデータを書き込む（図６のステップＳ１６１、Ｓ１７１）。
【００２８】
続いて、ページレジスタ２０が、自身が持つ書き込みデータ判定回路２２によって、書き込み対象ページからの読み出しデータと、データキャッシュ２１が保持する書き込みデータとを比較する（図６のステップＳ１６２、Ｓ１７２）。
【００２９】
この書き込みデータ判定回路２２による判定の結果、読み出しデータと書き込みデータが一致している場合、データ書き込みを完了する（図６のステップＳ１６３、Ｓ１７３）。一方、読み出しデータと書き込みデータが一致していない場合、ロジック回路３０によってメモリセルアレイ１０に再びデータを書き込む（図６のステップＳ１６４、Ｓ１７４）。
【００３０】
図６は、同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートの一例である。
【００３１】
書き込みシーケンスは、連続するリセットシーケンス及びセットシーケンスからなる。リセットシーケンスは、可変抵抗素子ＶＲをリセット動作させる処理である。一方、セットシーケンスは、可変抵抗素子ＶＲをセット動作させる処理である。可変抵抗素子ＶＲの高抵抗状態及び低抵抗状態をそれぞれ、２値のデータ“０”及び“１”に割り付けた場合、リセットシーケンスは、メモリセルＭＣに対するデータ“０”の書き込み、セットシーケンスは、メモリセルＭＣに対するデータ“１”の書き込みとなる。
【００３２】
書き込みシーケンスは、始めに、ステップＳ１５１において、ＲＯＭヒューズ４０に対して、リセットシーケンス及びセットシーケンスで用いるパラメータを読み出す。このパラメータについては後述する。
【００３３】
続いて、ステップＳ１６１において、書き込み対象ページに対して１回目のリセットステップを実行する。ここで、リセットステップとは、書き込みデータが“０”であるアドレスのメモリセルＭＣにデータ“０”を書き込むステップであり、メモリセルＭＣに対して可変抵抗素子ＶＲのリセット動作に必要なリセットパルスを印加するステップである。以下において、書き込みシーケンスにおいて１回目に実行するリセットステップを、「第１リセットステップ」と呼ぶ。
【００３４】
続いて、ステップＳ１６２において、書き込み対象ページに対してベリファイステップを実行する。ベリファイステップとは、書き込み対象ページに正しくデータが書き込まれたかを確認するステップである。このベリファイステップでは、書き込みデータが“０”であるアドレスのメモリセルＭＣからの読み出しデータが“０”であるかを確認する。この確認の結果、データ“０”が書き込まれていないメモリセルＭＣ（以下において「エラービット」と呼ぶこともある）がある場合、処理をステップＳ１６４に進める（ステップＳ１６３のＹＥＳ）。一方、エラービットがない場合、処理をステップＳ１７１に進める（ステップＳ１６３のＮＯ）。ここで言う「エラービットがない場合」には、ＥＣＣを考慮した上で、エラービットがない場合も含まれる。
【００３５】
続いて、ステップＳ１６４において、書き込み対象ページに対して再びリセットステップを実行する。なお、ここでは、ステップＳ１６２においてエラービットと判定されたメモリセルＭＣにのみリセットパルスを印加する。以下において、書き込みシーケンスにおいて２回目以降に実行するリセットステップを、「第２リセットステップ」と呼ぶ。その後、処理をステップＳ１６２に戻す。
上記ステップＳ１６１〜Ｓ１６４が、リセットシーケンスとなる。
【００３６】
続いて、ステップＳ１７１において、書き込み対象ページに対して１回目のセットステップを実行する。ここで、セットステップとは、書き込みデータが“１”であるアドレスのメモリセルＭＣにデータ“１”を書き込むステップであり、メモリセルＭＣに対して可変抵抗素子ＶＲのセット動作に必要なセットパルスを印加するステップである。以下において、書き込みシーケンスにおいて１回目に実行するセットステップを、「第１セットステップ」と呼ぶ。また、第１リセットステップと第１セットステップを総じて「第１書き込みステップ」と呼ぶこともある。なお、リセットパルスとセットパルスは、書き込みパルスに含まれる。
【００３７】
続いて、ステップＳ１７２において、書き込み対象ページに対してベリファイステップを実行する。このベリファイステップでは、書き込みデータが“１”であるアドレスのメモリセルＭＣからの読み出しデータが“１”であるかを確認する。この確認の結果、データ“１”が書き込まれていないメモリセルＭＣ（エラービット）がある場合、処理をステップＳ１７４に進める（ステップＳ１７３のＹＥＳ）。一方、エラービットがない場合、書き込みシーケンスを完了する（ステップＳ１７３のＮＯ）。
【００３８】
続いて、ステップＳ１７４において、書き込み対象ページに対して再びセットステップを実行する。なお、ここでは、ステップＳ１７２においてエラービットと判定されたメモリセルＭＣにのみセットパルスを印加する。以下において、書き込みシーケンスにおいて２回目以降に実行するセットステップを、「第２セットステップ」と呼ぶ。また、第２リセットステップと第２セットステップを総じて「第２書き込みステップ」と呼ぶこともある。その後、処理をステップＳ１７２に戻す。
上記ステップＳ１７１〜Ｓ１７４が、セットシーケンスとなる。
【００３９】
次に、書き込みステップについて説明する。なお、以下の説明は、図５に示すアドレス割り付けを前提としている。また、本実施形態では、リセットステップを例に説明するが、セットステップであっても同様に適用できる点に留意されたい。
【００４０】
１回のリセットステップでは、一連の書き込みサイクル（以下、単に「サイクル」と呼ぶこともある）によってページ＜１＞〜＜１６＞に対するデータ書き込みを実行するが、本実施形態では、第１リセットステップと第２リセットステップで異なる書き込みサイクルを実行する。具体的には、同時に選択するベイの数（以下、「同時選択ベイ数」と呼ぶこともある）と１ベイ当たりの同時に選択するページの数を第１リセットステップ及び第２リセットステップで切り替える。以下の説明では、１ページ当たりのメモリセル数を１として説明する。そのため、１ベイ当たりの同時に選択するページの数を「同時選択ビット数」と呼ぶこともある。
【００４１】
図７は、同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセットステップ時の同時選択ビット／ベイ数を示す図の一例である。
【００４２】
図７の例では、第１リセットステップにおける同時選択ビット数を４、同時選択ベイ数を２とし、第２リセットステップにおける同時選択ビット数を４、同時選択ベイ数を１としている。つまり、第２リセットステップでは、第１リセットステップよりも同時選択ベイ数を少なくする。なお、これら４つのパラメータは、ＲＯＭヒューズ４０に記憶しておき、リセットステップの際にロジック回路３０から参照できるようにしておけば良い（図６のステップＳ１５１）。また、図７のパラメータは、ダイソートテストやシミュレーションなどにより求められ、製品出荷前にＲＯＭヒューズ４０に記憶しておくことができる。
【００４３】
図７の場合、第１リセットステップは、例えば、図８のような書き込みシーケンスになる。つまり、サイクル＜１＞では、ベイ＜１＞のページ＜１＞〜＜４＞並びにベイ＜２＞のページ＜９＞〜＜１２＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜５＞〜＜８＞並びにベイ＜２＞のページ＜１３＞〜＜１６＞が選択される。この場合、１サイクル当たりの選択ビット数は、８ビット／サイクルとなる。
【００４４】
一方、第２リセットステップは、例えば、図９のような書き込みシーケンスになる。つまり、サイクル＜１＞では、ベイ＜１＞のページ＜１＞〜＜４＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜５＞〜＜８＞が選択される。続いて、サイクル＜３＞では、ベイ＜２＞のページ＜９＞〜＜１２＞が選択され、サイクル＜４＞では、ベイ＜２＞のページ＜１３＞〜＜１６＞が選択される。この場合、１サイクル当たりの選択ビット数は、４ビット／サイクルとなる。
【００４５】
ここで、書き込みデータに対して、第１リセットステップ後のページ＜１＞〜＜１６＞からの読み出しデータが図１０のようになっている場合を考える。この場合、書き込みデータと読み出しデータを比べると、ページ＜１４＞のメモリセルＭＣがエラービットとなる（図１０の下線）。即ち、ベリファイステップＳ１６２でエラービット有りの場合に相当する。その後、第２リセットステップでは、ページ＜１４＞のメモリセルＭＣにのみリセットパルスが印加される（図１０の下線）。
【００４６】
次に、本実施形態の効果について説明する。
図１１は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセットステップ時の消費電流及びバンド幅の変化を示す図の一例である。また、図１２は、リセットステップ時全体の消費電流（Ｉｃｃ）及びバンド幅（ＢＷ）の関係を示す図の一例である。なお、図１１及び図１２には、同時選択ビット／ベイ数を固定した比較例についても示している。
【００４７】
ここで、例として、リセットステップ時全体のバンド幅をＢＷ≧Ｔ１、消費電流をＩｃｃ≦Ａ１にしたい場合を考える（図１２の斜線で施した範囲）。第２リセットステップでは、第１リセットステップ時に高抵抗状態にならなかったメモリセルＭＣに対してリセットパルスを印加する。このため、第２リセットステップにおいては第１リセットステップ時よりも高さが高い、又は、幅が広いリセットパルスを印加する場合がある。そのため、消費電流は大きくなり、図１１に示すように、第２リセットステップの電流特性は、第１リセットステップの電流特性に対して右方向（Ｉｃｃが増加する方向）に移動する。
【００４８】
比較例の場合、図１１のように、第２リセットステップ時の同時選択ベイ数が第１リセットステップ時と同じため、第２リセットステップ時の消費電流が上がってしまう（図１１の点線矢印ａ）。そのため、図１２のように、リセットステップ時全体のバンド幅ＢＷはＴ１よりも大きくできるが、消費電流ＩｃｃはＡ１よりも大きくなってしまう（図１２の黒丸ａ）。
【００４９】
その点、本実施形態の場合、図７に示すように、第２リセットステップ時の同時選択ベイ数を第１リセットステップ時よりも少なくするため、図１１のように、第２リセットステップ時の消費電流Ｉｃｃを下げることができる（図１１の点線矢印ｂ）。その結果、図１２のように、リセットステップ時全体のバンド幅をＢＷ≧Ｔ１、消費電流をＩｃｃ≦Ａ１にすることができる（図１２の白抜き丸ｂ）。
【００５０】
本実施形態によれば、第１リセットステップ及び第２リセットステップ時の同時選択ベイ数を少なくすることで、必要なバンド幅ＢＷを確保しつつ、リセットステップ時全体の消費電流Ｉｃｃを抑制することができる。
【００５１】
［第２の実施形態］
第２の実施形態では、セットステップ時に同時選択ビット数を増やす場合について説明する。
【００５２】
図１３は、同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の同時選択ビット／ベイ数を示す図の一例である。
【００５３】
図１３の例では、第１セットステップにおける同時選択ビット数を１、同時選択ベイ数を２とし、第２セットステップにおける同時選択ビット数を４、同時選択ベイ数を２としている。つまり、第２セットステップでは、第１セットステップよりも同時選択ビット数を多くする。なお、これら４つのパラメータは、ＲＯＭヒューズ４０に記憶しておき、セットステップの際にロジック回路３０から参照できるようにしておけば良い（図６のステップＳ１５１）。また、図１３のパラメータは、ダイソートテストやシミュレーションなどにより求められ、製品出荷前にＲＯＭヒューズ４０に記憶しておくことができる。
【００５４】
図１３の場合、第１セットステップは、例えば、図１４のような書き込みシーケンスになる。つまり、サイクル＜１＞では、ベイ＜１＞のページ＜１＞並びにベイ＜２＞のページ＜９＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜２＞並びにベイ＜２＞のページ＜１０＞が選択される。同様に、サイクル＜３＞からサイクル＜８＞まで、ベイ＜１＞並びに＜２＞からそれぞれ１ページずつ選択される。この場合、１サイクル当たりの選択ビット数は、２ビット／サイクルとなる。
【００５５】
一方、第２セットステップは、例えば、図１５のような書き込みシーケンスになる。つまり、サイクル＜１＞では、ベイ＜１＞のページ＜１＞〜＜４＞並びにベイ＜２＞のページ＜９＞〜＜１２＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜５＞〜＜８＞並びにベイ＜２＞のページ＜１３＞〜＜１６＞が選択される。この場合、１サイクル当たりの選択ビット数は、８ビット／サイクルとなる。
【００５６】
ここで、書き込みデータに対して、第１セットステップ後のページ＜１＞〜＜１６＞からの読み出しデータが図１６のようになっている場合を考える。この場合、書き込みデータと読み出しデータを比べると、ページ＜１５＞のメモリセルＭＣがエラービットである（図１６の下線）。即ち、ベリファイステップＳ１６２でエラービット有りの場合に相当する。その後、第２セットステップでは、ページ＜１５＞のメモリセルにのみセットパルスが印加される（図１６の下線）。
【００５７】
次に、本実施形態の効果について説明する。
図１７は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットステップ時の消費電流及びバンド幅の関係の変化を示す図の一例である。また、図１８は、セットステップ時全体の消費電流（Ｉｃｃ）及びバンド幅（ＢＷ）の関係を示す図の一例である。なお、図１７及び図１８には、同時選択ビット／ベイ数を固定した比較例についても示している。
【００５８】
ここで、例として、セットステップ時全体のバンド幅をＢＷ≧Ｔ２、消去電流おＩｃｃ≦Ａ２にしたい場合を考える（図１８の斜線で施した範囲）。第２セットステップでは、第１セットステップ時に低抵抗状態になったメモリセルに対してセットパルスを印加しない。このため、第２セットステップにおいては第１セットステップ時よりも消費電流が小さくなる場合がある。そのため、図１７に示すように、第２セットステップの電流特性は、第１セットステップの電流特性に対して左方向（Ｉｃｃが減少する方向）に移動する。
【００５９】
比較例の場合、図１７のように、第２セットステップ時の消費電流は第１ステップ時よりも下がるが、バンド幅ＢＷは第２ステップ時と同じになってしまう（図１７の点線矢印ａ）。そのため、図１８のように、セットステップ時全体の消費電流はＡ２以下にできるが、バンド幅ＢＷはＴ２よりも小さくなってしまう（図１８の黒丸ａ）。
【００６０】
その点、本実施形態の場合、図１３に示すように、第２セットステップ時の同時選択ビット数を第１セットステップ時よりも少なくするため、図１７のように、第２セットステップ時のバンド幅ＢＷを上げることができる（図１７の点線矢印ｂ）。その結果、図１８のように、セットステップ時全体のバンド幅をＢＷ≧Ｔ２、消費電流をＩｃｃ≦Ａ２にすることができる（図１８の白抜き丸ｂ）。
【００６１】
本実施形態によれば、第１セットステップ及び第２セットステップ時の同時選択ビット数を少なくすることで、可能な消費電流Ｉｃｃの範囲内において、セットステップ時全体のバンド幅ＢＷを上げることができる。
【００６２】
［第３の実施形態］
第３の実施形態では、第１書き込みステップ後のメモリセルＭＣのエラー数を考慮した同時選択ベイ数及び同時選択ビット数の設定方法について説明する。なお、ここではセットステップを例に説明するが、本実施形態は、リセットステップに対しても同様に適用することができる。
【００６３】
１サイクル当たりの選択ビット数が同じ場合でも、同時選択ビット数と同時選択ベイ数の組み合わせによって、バンド幅ＢＷ及び消費電流Ｉｃｃは異なってくる。
【００６４】
本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第１セットステップと第２セットステップの書き込みサイクル及び選択ページの関係の一例を示すのが、図１９と図２０である。
【００６５】
図１９は、第１セットステップの図で、１ベイ当たりの同時選択ビット数が多く、同時選択ベイ数が少ない場合である。即ち、１サイクル当たりの選択ビット数は４であるが、同時選択ベイ数が１のため、１ベイ当たり４ビットを選択する場合である。図１９の例の場合、サイクル＜１＞では、ベイ＜１＞のページ＜１＞〜＜４＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜５＞〜＜８＞が選択される。続いて、サイクル＜３＞では、ベイ＜２＞のページ＜９＞〜＜１２＞が選択され、サイクル＜４＞では、ベイ＜２＞のページ＜１３＞〜＜１６＞が選択される。
【００６６】
図２０は、第２セットステップの図で、１ベイ当たりの同時選択ビット数が少なく、同時選択ベイ数が多い場合である。即ち、１サイクル当たりの選択ビット数は２であるが、同時選択ベイ数が２のため、１ベイ当たり２ビットを選択する場合である。図２０の例の場合、サイクル＜１＞では、ベイ＜１＞のページ＜１＞及び＜２＞並びにベイ＜２＞のページ＜９＞及び＜１０＞が選択され、サイクル＜２＞では、ベイ＜１＞のページ＜３＞及び＜４＞並びにベイ＜２＞のページ＜１１＞及び＜１２＞が選択される。続いて、サイクル＜３＞では、ベイ＜１＞のページ＜５＞及び＜６＞並びにベイ＜２＞のページ＜１３＞及び＜１４＞が選択され、サイクル＜４＞では、ベイ＜１＞のページ＜７＞及び＜８＞並びにベイ＜２＞のページ＜１５＞及び＜１６＞が選択される。
【００６７】
第１セットステップ時よりも第２セットステップの時の１ベイ当たりの同時選択ビット数を少なくし、同時選択ベイ数を多くした場合、バンド幅ＢＷ及び消費電流Ｉｃｃは次のようになる。なお、１サイクル当たりの選択ビット数は比較例と同じである。
【００６８】
図２１及び２２は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットシーケンス時のページ数に関する分布図の一例である。図２１は、消費電流Ｉｃｃに対するページ数の分布図の一例であり、図２２は、バンド幅ＢＷに対するページ数の分布図の一例である。なお、図２１及び２２には、同時選択ビット／ベイ数を固定した比較例についても示している。
【００６９】
比較例の場合、図２１及び２２の上図に示すように、消費電流Ｉｃｃに対するページ数はほぼ正規分布となり、バンド幅ＢＷに対するページ数は一定となる。
【００７０】
一方、第１セットステップよりも第２セットステップの時の１ベイ当たりの同時選択ビット数を少なくし、同時選択ベイ数を多くした場合を考える。この場合、図２１の点線円ａで示すように、消費電流Ｉｃｃは大きくなるが、図２２の点線円ａで示すように、バンド幅ＢＷを上げることができる。なお、消費電流Ｉｃｃに対するページ数とバンド幅ＢＷに対するページ数のメジアン値は、いずれも比較例と変わらない（図２１及び２２の矢印ｂ）。
【００７１】
逆に、第１セットステップ時よりも第２セットステップ時の１ベイ当たりの同時選択ビット数を多くし、同時選択ベイ数を少なくした場合、バンド幅ＢＷ及び消費電流Ｉｃｃは次のようになる。なお、１サイクル当たりの選択ビット数は比較例と同じである。
【００７２】
図２３及び２４は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるセットシーケンス時のページ数に関する分布図の一例である。図２３は、消費電流Ｉｃｃに対するページ数の分布図の一例であり、図２４は、バンド幅ＢＷに対するページ数の分布図の一例である。なお、図２３及び２４には、図２１及び２２と同じ比較例についても示している。
【００７３】
第１セットステップ時よりも第２セットステップ時の同時選択ビット数を多くし、同時選択ベイ数を少なくした場合を考える。この場合、図２４の点線円ａで示すように、バンド幅ＢＷは下がるが、図２３の点線円ａで示すように、消費電流Ｉｃｃを小さくすることができる。
【００７４】
次に、図２１〜２４を用いた上記説明を踏まえ、本実施形態に係るセットステップについて図１９及び２０を用いて説明する。
【００７５】
図２３及び２４は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおける第２セットステップ時の書き込みサイクル及び選択ページの関係を示す図である。
【００７６】
ここで、書き込みデータに対して、第１セットステップ後のページ＜１＞〜＜１６＞からの読み出しデータが図２５のようになっている場合を考える。この場合、書き込みデータと読み出しデータを比べると、ページ＜２＞、＜３＞等、７つのメモリセルＭＣがエラービットとなる（図２５の下線）。即ち、ベリファイステップＳ１６２でエラービット有りの場合に相当する。その後、第２セットステップでは、ページ＜２＞、＜３＞等、７つのペのメモリセルＭＣにのみセットパルスが印加される（図１９及び２０の下線）。
【００７７】
次に、本実施形態の効果について説明する。
図２６は、本実施形態に係る不揮発性半導体記憶装置に書き込みシーケンスにおけるセットステップ時の消費電流及びバンド幅の変化を示す図の一例である。また、図２７は、セットステップ時全体の消費電流（Ｉｃｃ）及びバンド幅（ＢＷ）の関係を示す図である。
【００７８】
１ベイ当たりの同時選択ビット数を多くし、同時選択ベイ数を少なくした場合、選択ベイが少ない分だけ、選択１ベイ当たりに流れる周辺回路の電流は同じなので選択ベイ数が少ない分だけ消費電流Ｉｃｃが低減される。その一方、サイクル＜２＞とサイクル＜３＞の間において、選択ベイを切り替える時間が必要となるため、その分だけ書き込み時間が長くなる。即ち、バンド幅ＢＷを大きくした分が損なわれる。そのため、１ベイ当たりの同時選択ビット数を少なくし、同時選択ベイ数を多くした場合に比べて、バンド幅ＢＷは下がるように見えるが、消費電流Ｉｃｃを小さくすることができる（図２６の点線矢印ａ）。その結果、セットステップ時全体の消費電流Ｉｃｃも抑制することができる（図２７の黒丸ａ）。
【００７９】
一方、１ベイ当たりの同時選択ビット数を少なくし、同時選択ベイ数を多くした場合、常にベイ＜１＞及び＜２＞が選択されており、選択ベイの切り替え時間が発生しない。その一方、選択ベイが多いため、消費電流Ｉｃｃが大きくなってしまう。そのため、同時選択ビット数を多くし、同時選択ベイ数を少なくした場合に比べて、消費電流Ｉｃｃは大きくなるが、バンド幅ＢＷを上がったように見ることができる（図２６の矢印ｂ）。その結果、セットステップ時全体のバンド幅（ＢＷ）を速くすることができる（図２７の黒丸ｂ）。
【００８０】
以上から、セットステップ時全体の消費電流を、例えばＩｃｃ≦Ａ３にしたい場合、図２３のように、１ベイ当たりの同時選択ビット数を多くし、同時選択ベイ数を少なくすれば良い。他方、セットステップ時全体の消費電流Ｉｃｃの制限は緩いが、バンド幅（ＢＷ）を、例えばＢＷ≧Ｔ３にしたい場合、図２４のように、１ベイ当たりの同時選択ビット数を少なくし、同時選択ベイ数を多くすれば良い。
【００８１】
つまり、同じ１サイクル当たりの書き込みビット数を確保する場合でも、同時選択ベイ数を少なくすることで消費電流Ｉｃｃをより抑えることができ、１ベイ当たりの同時選択ビット数を少なくすることによって動作速度をより上げることができる。
【００８２】
そこで、本実施形態では、第１セットステップ時の各ページのデータ書き込み状況に応じて、１ベイ当たりの同時選択ビット数及び同時選択ベイ数のいずれを多くするかを選択して第２セットステップを実行する。
【００８３】
メモリセルＭＣがエラービットである場合、次のセットステップでは、そのメモリセルＭＣにセットパルスを印加する。その際、エラービットを含むベイにある他のメモリセルＭＣには、抵抗状態が遷移しないようにビット線ＢＬを選択しない。つまり、エラービット数が多いほど、第２セットステップで選択するビットが多いため、ビットの選択の数に比例した周辺回路の電流が増える。そのため、消費電流Ｉｃｃが大きくなってしまう。
【００８４】
そこで、エラービット数が多い場合、図２３のように、同時選択ベイ数を少なくすることで消費電流Ｉｃｃを抑制することができる。一方、エラービット数が比較的少ない場合、図２４のように、同時選択ベイ数を多くすることで消費電流Ｉｃｃの制限内においてバンド幅ＢＷを上げることができる。
【００８５】
ここで、図２８に本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートの一例を示す。第１の実施形態と同様のステップについては同じ符号を記し、説明を省略する。制御部は、ステップＳ２０１及びＳ３０１においてエラービット数を判断する。このエラービット数に応じて第２セットステップ時の同時選択ビット／ベイ数の組み合わせを切り替える。
【００８６】
なお、第１セットステップ時、並びに、第２セットステップ時のエラービット数が多い場合及び少ない場合の３つの場合で用いる同時選択ビット／ベイ数のパラメータは、ＲＯＭヒューズ４０に記憶しておき、エラービット数の大小に応じて、ロジック回路３０から選択的に参照できるようにしておけば良い（図２８のステップＳ１５１）。
【００８７】
本実施形態によれば、エラービット数に応じて、第２セットステップ時の同時選択ビット／ベイ数の組み合わせを切り替えることで、セットステップ時全体のバンド幅ＢＷ及び消費電流Ｉｃｃを最適な値に調整することができる。
【００８８】
［第４の実施形態］
第４の実施形態では、ビット線ＢＬを垂直に配置させた構造のメモリセルアレイを備える不揮発性半導体記憶装置について説明する。
【００８９】
図２９は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。図２９には、互いに直交する３方向としてＸ方向、Ｙ方向、及びＺ方向も示した。
【００９０】
このメモリセルアレイ１１０は、Ｙ方向及びＸ方向と交差する不揮発性半導体記憶装置の積層方向（Ｚ方向）に延びる複数のビット線ＢＬ（第１配線）を有する。複数のビット線ＢＬは、Ｙ方向及びＸ方向にマトリクス状に配置されている。また、メモリセルアレイ１１０は、柄部分ＷＬａがＹ方向に延び、櫛歯部分ＷＬｂがＸ方向に延びる両櫛歯状に形成された複数のワード線ＷＬ（第２配線）を有する。複数のワード線ＷＬは、Ｚ方向に平行に並べられて配置されている。各ワード線ＷＬの複数ある櫛歯部分ＷＬｂはそれぞれ、Ｙ方向で隣接するビット線ＢＬ間に１つおきに配置されている。これによって、同じＺ方向の位置に配置されたＸ方向で隣接するワード線ＷＬ同士を、対向する櫛歯部分ＷＬｂが互い違いにビット線ＢＬ間にくるように配置するこができる。また、メモリセルアレイ１１０は、複数のビット線ＢＬと複数のワード線ＷＬが持つ複数の櫛歯部分ＷＬｂとの各交差部にはそれぞれ可変抵抗素子を含むメモリセルＭＣが形成されている。
【００９１】
また、メモリセルアレイ１１０は、Ｙ方向に延びる複数のグローバルビット線ＧＢＬを有する。グローバルビット線ＧＢＬは、半導体基板（図示せず）とメモリセルＭＣの配置領域との間に配置されている。各グローバルビット線ＧＢＬは、選択ゲートＳＧを介して、Ｙ方向に複数並ぶビット線ＢＬの端部に電気的に接続されている。Ｘ方向に並ぶ複数の選択ゲートＳＧは、共通の信号によって制御される。また、メモリセルアレイは、ワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶを有する。このワード線ドライバＷＬＤＲＶは、半導体基板上に配置されている。
【００９２】
図３０は、本実施形態に係る不揮発性半導体記憶装置の平面レイアウトを示す図の一例である。
【００９３】
このレイアウトの場合、図３０上では、半導体基板上の右部分にメモリセルアレイ１１０が配置されており、半導体基板上の左部分は周辺回路の配置領域になっている。メモリセルアレイ１１０は、例えば１６個のベイに分割されている。１６個のベイは、Ｘ方向及びＹ方向に４×４で配置されている。周辺回路の配置領域の左端には、縦方向に延びる長方形のパッドの配置領域（図中のＰＡＤ）が配置されている。そして、このパッドの配置領域の内側には、入出力インタフェースの配置領域（図中のＩＯ）、ロジック回路１３０の配置領域（図中のＬｏｇｉｃ）、ＲＯＭヒューズ１４０の配置領域（図中のＲＦ）、及びアナログ回路の配置領域（図中のＡｎａｌｏｇ）が並んでいる。ここで、ＲＯＭヒューズ１４０には、第１〜第３の実施形態と同様、リセットシーケンス及びセットシーケンスで用いるパラメータが記憶されている。
【００９４】
図３１は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのベイ及びその周辺回路の構成図の一例である。図３１は、ベイ１個分の機能ブロック図の一例である。
【００９５】
図３１には、周辺回路として、ワード線ドライバＷＬＤＲＶ、グローバルビット線ドライバＧＢＬＤＲＶ、センスアンプＳＡ、マルチプレクサＭＵＸが示されている。
【００９６】
ワード線ドライバＷＬＤＲＶは、ワード線ＷＬを駆動する回路である。ワード線ドライバＷＬＤＲＶは、各ワード線ＷＬに１つずつ設けられている。グローバルビット線ドライバＧＢＬＤＲＶは、グローバルビット線ＧＢＬを駆動する回路である。グローバルビット線ドライバＧＢＬＤＲＶは、各グローバルビット線ＧＢＬのＹ方向の端部に１つずつ設けられている。センスアンプＳＡは、グローバルビット線ＧＢＬを流れるセル電流を検知・増幅する回路である。センスアンプＳＡは、マルチプレクサＭＵＸを介して所定数のグローバルビット線ＧＢＬ毎に１つずつ設けられている。所定数のグローバルビット線ＧＢＬは、マルチプレクサＭＵＸによって１つだけ選択せれ、センスアンプＳＡに電気的に接続される。
【００９７】
なお、ＶＢＬ構造のメモリセルアレイ１１０の場合、ワード線ＷＬの一方側にある櫛歯部分ＷＬｂに共通に接続された複数のメモリセルＭＣの纏りを、Ｚ方向に見て同じ位置に積層されている複数のワード線ＷＬ分だけまとめたものが、１つのＣｏｍｂを構成している。また、Ｙ方向に並ぶ複数のＣｏｍｂが、１つのカラムとなる。そして、Ｘ方向に並ぶ複数のカラムが、１つのベイとなる。
【００９８】
次に、図２９に示す構造のメモリセルアレイ１１０を用いた場合であって、第１リセット／セットステップと第２リセット／セットステップで同時選択ビット数及び同時選択ベイ数を切り替えた場合の効果について説明する。
【００９９】
例として、第２リセット／セットステップ時の同時選択ベイ数を第１リセット／セットステップ時よりも少なくした場合の効果について図３２及び３３を用いて説明する。なお、この例では、同時選択ビット数については切り替えない。
【０１００】
図３２は、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスにおけるリセット／セットステップ時の消費電流及びバンド幅の変化を示す図の一例である。また、図３３は、リセット／セットステップ時全体の消費電流及びバンド幅の関係を示す図の一例である。なお、図３２及び３３には、同時選択ビット／ベイ数を固定した比較例についても示している。
【０１０１】
ここで、例として、リセット／セットステップ時全体のバンド幅をＢＷ≧Ｔ４、消費電流をＩｃｃ≦Ａ４にしたい場合を考える（図３３の斜線を施した範囲）。第２リセットステップでは、第１リセットステップ時に高抵抗状態になったメモリセルに対してリセットパルスを印加しない。このため、第２リセットステップにおいては第１リセットステップ時よりも消費電流が小さくなる場合がある。そのため、図３２に示すように、第２リセットステップの電流特性は、第１リセットステップの電流特性に対して左方向（Ｉｃｃが減少する方向）に移動する。
【０１０２】
比較例の場合、図３２のように、第２リセット／セットステップ時の同時選択ベイ数が第１リセット／セットステップ時と同じため、第２リセット／セットステップ時の消費電流を十分に小さくすることができない（図３２の点線矢印ａ）。そのため、図３３のように、リセット／セットステップ時全体の消費電流ＩｃｃはＡ４よりも大きくなってしまう（図３３の黒丸ａ）。
【０１０３】
その点、本実施形態の場合、第２リセット／セットステップ時の同時選択ベイ数を第１リセット／セットステップ時よりも少なくするため、図３２のように、第２リセット／セットステップ時の消費電流Ｉｃｃを十分に下げることができる（図３２の点線矢印ｂ）。その結果、図３３のように、リセット／セットステップ時全体のバンド幅をＢＷ≧Ｔ４、消費電流をＩｃｃ≦Ａ４にすることができる（図３３の白抜き丸ｂ）。
【０１０４】
その他の場合については、第１〜第３の実施形態と同様の効果を得ることができる。例えば、第２リセット／セットステップ時の同時選択ビット数を第１リセット／セットステップ時よりも多くした場合、図１７及び１８を用いて説明したように、同時選択ビット／ベイ数を固定する場合に比べて、リセット／セットステップ時全体のバンド幅ＢＷを大きく上げることができる。
【０１０５】
次に、第１リセット／セットステップ時と第２リセット／セットステップ時で同時選択ビット／ベイ数を切り替える場合の、メモリセルＭＣ及びベイの選択方法について簡単に説明しておく。
【０１０６】
始めに、同時選択ビット数を切り替える場合について説明する。
図３４は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイのバイアス状態を示す図の一例である。図３４中（Ａ）は、第１リセット／セットステップ時であり、図３４中（Ｂ）は、第２リセット／セットステップ時である。図３４は、同時選択ビット数を１ビットから４ビットにした場合の例である。なお、図３４において、ＷＬｓは選択ワード線、ＷＬｈは非選択ワード線、ＢＬｓは選択ビット線、ＢＬｈは非選択ビット線、ＭＣｓは選択メモリセル、ＭＣｈは選択ワード線及び非選択ビット線間の半選択メモリセル、ＭＣｆは非選択ワード線及び選択ビット線間の半選択メモリセル、ＭＣｕは非選択ワード線及び非選択ビット線間の非選択メモリセル、ＳＧｓは選択ビット線に接続された選択ゲート、ＳＧｕは非選択ビット線に接続された選択ゲート、ＧＢＬはグローバルビット線をそれぞれ表わしている。
【０１０７】
第１リセット／セットステップでは、図３４中（Ａ）に示すように、１つのベイの中から点線楕円ｒ１で示すメモリセルのみを選択メモリセルＭＣｓする。この場合、選択ゲートＳＧｓのみに選択信号ＳＧを入力し、その他の選択ゲートＳＧｕには、非選択信号ＳＧ＿ＵＮを入力する。これによって、ビット線ＢＬｓのみが選択される。また、ワード線ドライバＷＬＤＲＶによってワード線ＷＬｓにメモリセルＭＣのリセット／セット動作に必要な選択電位が設定される。これによって、点線楕円ｒ１で示すメモリセルＭＣｓにのみリセット／セットパルスを印加することができる。
【０１０８】
第２リセット／セットステップでは、図３４中（Ｂ）に示すように、１つのベイの中から点線楕円ｒ１〜ｒ４で示す４つのメモリセルＭＣｓを同時に選択する。この場合、４つの選択ゲートＳＧｓ（３つの選択ゲートＳＧｓは図示していない）に選択信号ＳＧを入力し、その他の選択ゲートＳＧｕには、非選択信号ＳＧ＿ＵＮを入力する。これによって、４つのビット線ＢＬｓが選択される。また、ワード線ドライバＷＬＤＲＶによってワード線ＷＬｓにメモリセルＭＣのリセット／セット動作に必要な選択電位が設定される。これによって、点線楕円ｒ１〜ｒ４で示す４つのメモリセルＭＣｓにリセット／セットパルスを印加することができる。
【０１０９】
続いて、同時選択ベイ数を切り替える場合について説明する。
図３５は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの選択ベイを示す図である。図３５中（Ａ）は、第１リセット／セットステップ時であり、図３５中（Ｂ）は、第２リセット／セットステップ時である。図３５は、同時選択ベイ数を２ベイから１ベイにした場合の例である。この場合、第１リセット／セットステップでは、図３５中（Ａ）に示すように、２つのベイ＜２，１＞及び＜４，１＞を選択し、第２リセット／セットステップでは、図３５中（Ｂ）に示すように、ベイ＜４，１＞のみを選択するようにする。
【０１１０】
なお、同時選択ビット数及び同時選択ベイ数の一方のみを切り替える場合、双方共に切り替える場合のいずれにおいても、第１〜第３の実施形態と同様に、第１リセット／セットステップ終了時のエラービット（メモリセルＭＣ）以外には書き込みパルスを印加しないようにする。
【０１１１】
以上、本実施形態によれば、ＶＢＬ構造のメモリセルアレイを用いる場合であっても、第１リセット／セットステップ及び第２リセット／セットステップ時の同時選択ビット／ベイ数を切り替えることで、第１〜第３の実施形態と同様に、リセット／セットステップ時全体のバンド幅ＢＷ及び消費電流Ｉｃｃを適切な値に容易に調整することができる。
【０１１２】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１３】
１０・・・メモリセルアレイ、１１・・・電極層、１２・・・記録層、１３・・・電極層、１４・・・メタル層、２０・・・ページレジスタ、３０・・・ロジック回路、４０・・・ＲＯＭヒューズ、１１０・・・メモリセルアレイ、１３０・・・ロジック回路、１４０・・・ＲＯＭヒューズ。
【図１】
2015076116.tif 000003
【図２】
2015076116.tif 000004
【図３Ａ】
2015076116.tif 000005
【図３Ｂ】
2015076116.tif 000006
【図４】
2015076116.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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