(57)【要約】      （修正有）【課題】ジッタの少ない可変遅延回路を提供する。【解決手段】第１の入力端子とタップ用の第２の入力端子とを有する複数の遅延ユニットを備え、第１の入力端子が前段の遅延ユニットの出力端子につながるように縦続接続された遅延段２と、遅延段２と同一構成の遅延ユニットを備え、遅延段２により遅延された原パルス信号が入力される補償段２’と、遅延段２及び補償段２’の各遅延ユニットに電力を供給する電源回路１と、遅延段２と補償段２’における各遅延量を制御するための制御信号を遅延段２及び補償段２’の各遅延ユニットに入力する制御回路３とを有し、制御回路３は、遅延段２の遅延量と前記補償段２’の遅延量の和が一定となるように各遅延量を制御することにより、電源回路１による電力供給の負荷を一定に保持する。【選択図】図１
2015037233.tif 000002
【特許請求の範囲】
【請求項１】
入力された原パルス信号を遅延させて出力する可変遅延回路において、
第１の入力端子とタップ用の第２の入力端子とを有する複数の遅延ユニットを備え、前記第１の入力端子が前段の遅延ユニットの出力端子につながるように縦続接続された遅延段と、
前記遅延段と同一構成の遅延ユニットを備え、前記遅延段により遅延された前記原パルス信号が入力される補償段と、
前記遅延段及び前記補償段の各遅延ユニットに電力を供給する電源回路と、
前記遅延段と前記補償段における各遅延量を制御するための制御信号を前記遅延段及び前記補償段の各遅延ユニットに入力する制御回路と、を有し、
前記制御回路は、
前記遅延段の遅延量と前記補償段の遅延量の和が一定となるように各遅延量を制御することにより、前記電源回路による電力供給の負荷を一定に保つことを特徴とする可変遅延回路。
【請求項２】
前記補償段は、
遅延後の原パルス信号を各遅延ユニットの前記第２の入力端子から入力することを特徴とする請求項１に記載の可変遅延回路。
【請求項３】
前記補償段は、
遅延後の原パルス信号を先頭の遅延ユニットの前記第１の入力端子から入力することを特徴とする請求項１に記載の可変遅延回路。
【請求項４】
前記遅延段及び前記補償段と同一構成の遅延ユニットを備え、前記遅延段の遅延量と前記補償段の遅延量の和を模擬するダミー遅延回路を更に有し、
前記ダミー遅延回路は、
前記電源回路から供給される電力を電源とし、遅延後の原パルス信号を前記補償段の各遅延ユニットの前記第２の入力端子に出力することを特徴とする請求項３に記載の可変遅延回路。
【請求項５】
前記補償段の先頭の遅延ユニットの前記第１の入力端子に入力される前記遅延段からの遅延後の原パルス信号のパルス幅を狭める狭パルス化回路と、
前記補償段の各遅延ユニットの前記第２の入力端子に入力される前記ダミー遅延回路からの遅延後の原パルス信号のパルス幅を広げる広パルス化回路と、
を更に有することを特徴とする請求項４に記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスパターン発生器やＬＳＩテスタ等の計測器に用いられる高精度な可変遅延回路に関するものであり、特に遅延回路自身の動作による、電源電圧の不規則な変動を軽減して、ジッタの少ない遅延信号を得る技術に関する。
【背景技術】
【０００２】
高精度可変遅延回路には、バイポーラトランジスタ等で実現される電流切り替え型の論理ゲート（以下、定電流論理ゲート）が使われてきた。定電流論理ゲートは、その一部に定電流源を内蔵しており、消費電力の変動（ダイナミック成分）が極めて少ないという優れた特長を有する。
【０００３】
その反面、定常電流が流れるために消費電力はＣＭＯＳ論理ゲートに比べて大きく、昨今の低消費電力ＬＳＩには受け容れ難くなりつつある。このような情勢を踏まえて、高精度可変遅延回路についてもＣＭＯＳ化が強く要望されるに至った。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】宮崎祐行、外１名、“低電力システムクロック発生回路向け並列位相比較型ディレー・ロックド・ループ”、低電力ＬＳＩ論文小特集、電子情報通信学会論文誌C、Vol.J83-C、No.6、2000年6月、p.502-508
【非特許文献２】榎本忠儀、“ＣＭＯＳ集積回路―入門から実用まで―”、培風館、1996年10月30日刊、p.63、p.70-73
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳ論理ゲートによる従来の高精度可変遅延回路１００の構成を図９に示す（非特許文献１参照）。これは、入力端子Ｔｐｉから入力された原パルス信号を一定の時間遅延させて、出力端子Ｔｐｏから出力するものである。
【０００６】
この高精度可変遅延回路１００は、電源回路１と、複数の遅延ユニット２ｎ（ｎ：ａ〜ｄ）を縦続接続して成る遅延段２と、各遅延ユニット２ｎを制御する制御回路３’と、インバータ４とで主に構成される。
【０００７】
電源回路１は遅延回路の要とも言える出力電圧ＶＤＤの安定した電圧を各遅延ユニット２ｎの電源端子等に供給する機能を、遅延ユニット２ｎは入力パルス信号を単位時間遅延させて出力する機能を、制御回路３’は各遅延ユニット２ｎに設けられたタップ入力の活性／非活性を遅延ユニット毎に制御する機能を、インバータ４はパルス信号の極性を負極性から正極性に変換する機能を有している。
【０００８】
電源回路１の出力節点ＶＤＤに設けられた容量Ｃ１は、バイパス・コンデンサである。ＣＭＯＳ論理ゲートのスイッチング動作に伴う短時間かつ大電流の電力需要に対して、電荷（電流）の一時的な供給源となり、出力電圧ＶＤＤの変動を抑える働きがある。
【０００９】
遅延ユニット２ｎの機能図を図１０（ａ）に示す。Ｔｉｎ＿１は第１の入力端子、Ｔｉｎ＿２はタップ用の第２の入力端子、Ｔｉｎ＿Ｓはタップ入力の活性／非活性を制御する信号の入力端子（以下、制御入力端子）、Ｔｏｕｔは出力端子である。遅延段２は、各遅延ユニットの第１の入力端子Ｔｉｎ＿１が前段の遅延ユニットの出力端子Ｔｏｕｔにつながるように縦続接続されている。
【００１０】
第１の入力端子Ｔｉｎ＿１から入力された原パルス信号は、ＡＮＤゲートを経て出力端子Ｔｏｕｔに至る。その際、ＡＮＤゲートの導通抵抗と負荷容量Ｃ２の大きさで決まる時定数に応じて、出力パルス信号に１単位の遅延が発生する。
【００１１】
第２の入力端子Ｔｉｎ＿２とＡＮＤゲートのもうひとつの入力との間には、スイッチＳＷが設けられており、その開閉は制御入力端子Ｔｉｎ＿Ｓに入力されるタップ入力の活性／非活性を制御する信号によって制御される。第２の入力端子Ｔｉｎ＿２から入力されたパルス信号は、スイッチＳＷが閉状態の時のみＡＮＤゲートを経て出力端子Ｔｏｕｔに至る。第２の入力端子Ｔｉｎ＿２から入力されたパルス信号についても、前述の時定数に応じて、出力パルス信号に遅延が発生する。
【００１２】
遅延ユニット２ｎのＣＭＯＳ論理ゲートによる実現例を図１０（ｂ）と（ｃ）に示す。同図では簡便のためにシンボル（論理記号）表記を用いている。そのため各論理ゲートには、電源端子（ＶＤＤ）が明記されていないが、遅延ユニットを構成するＣＭＯＳ論理ゲートに関しては、何れも当該電源端子を電源回路１の出力節点ＶＤＤに接続して用いる。
【００１３】
同図（ｂ）と（ｃ）の構成は異なるが、同一機能である。何れもスイッチＳＷはＮＡＮＤゲートを用いて実現されており、そのスイッチＳＷは、制御入力端子Ｔｉｎ＿ＳがＬレベルの時に開状態、Ｈレベルの時に閉状態である。なお、ＣＭＯＳ論理ゲートの具体的な回路構成については、例えば非特許文献２を参照されたい。ＡＮＤゲートについては、例えばＮＡＮＤ回路の出力にひとつのインバータ回路を縦続接続することにより、実現可能である。
【００１４】
図１０（ｂ）において、負極性パルス信号を第１の入力端子Ｔｉｎ＿１から入力した場合、太線で示す経路を経て、出力端子Ｔｏｕｔには負極性の遅延パルス信号が得られる。図１０（ｃ）の構成においても同様である。
【００１５】
また、図１０（ｃ）において、正極性パルス信号を第２の入力端子Ｔｉｎ＿２から入力した場合、太線で示す経路を経て、出力端子Ｔｏｕｔには極性が反転した負極性の遅延パルス信号が得られる。図１０（ｂ）の構成においても同様である。
【００１６】
図９に戻り、入力端子Ｔｐｉから入力された原パルス信号は、経路を太線で示すように、後寄りの３つの遅延ユニット２ｂ〜２ｄとインバータ４を経由して出力端子Ｔｐｏから出力される。各遅延ユニット２ｂ〜２ｄは、それぞれ１単位の遅延を発生するので、この例では３単位遅延した原パルス信号を得られる。
【００１７】
遅延量は、経由する遅延ユニットの数を変えることにより自由に設定可能である。一例として、制御回路３’の４つの制御出力に関して、Ｓ１ａをＨｉｇｈレベル（以後、Ｈレベル）に、Ｓ２ａ〜Ｓ４ａをＬｏｗレベル（以後、Ｌレベル）に設定すると、原パルス信号は、４つ全ての遅延ユニット２ａ〜２ｄを経由することになり、４単位遅延した原パルス信号を得られる。
【００１８】
また、Ｓ３ａをＨレベル（他はＬレベル）に設定すると、原パルス信号が経由する遅延ユニットは２ｃと２ｄのみになり、原パルス信号の遅延時間は２単位になる。同様に、Ｓ４ａをＨレベル（他はＬレベル）に設定すると、原パルス信号が経由する遅延ユニットは２ｄのみになり、遅延時間は１単位になる。以上が従来の高精度可変遅延回路において、遅延時間を可変にする原理である。
【００１９】
遅延段２の各遅延ユニット２ｎは、遅延ユニット内に設けられた負荷容量Ｃ２の充放電に要する時間を利用して１単位の遅延を発生させている。充電は電源回路１から供給される電荷（電流）によって行われるので、負荷容量Ｃ２の充放電は遅延ユニットのダイナミックな消費電力になる。
【００２０】
ここで、高精度可変遅延回路１００が所定の遅延を発生させる際に、原パルス信号が通過する遅延ユニットの数をＮ、高精度可変遅延回路内を伝搬する原パルス信号のＨレベルをＶＤＤ、ＬレベルをＧＮＤ、すなわち、論理振幅をＶＤＤ、高精度可変遅延回路１００に原パルス信号が入力される周期をＴとすると、遅延段２の消費電力Ｐは式（１）で与えられる。
【００２１】
Ｐ＝Ｎ・Ｃ２・ＶＤＤ２／Ｔ      ・・・（１）
つまり、消費電力Ｐは、原パルス信号が通過する遅延ユニットの数Ｎの関数になる。これより、遅延ユニット２ｎあたりの消費電力ΔＰ（以後、１単位の消費電力）を式（２）のように定義して以下の説明で用いる。
【００２２】
ΔＰ＝Ｃ２・ＶＤＤ２／Ｔ      ・・・（２）
このような高精度可変遅延回路１００の一つ利用形態として、周期Ｔのシステム・クロックに同期して動作する高精度可変遅延回路を考える。そして、図１１を参照しながら、ＣＭＯＳ論理ゲートによる従来の高精度可変遅延回路に内在する課題を以下に説明する。
【００２３】
高精度可変遅延回路１００には、システム・クロック（図示せず）に同期して原パルス信号が毎サイクル入力され、かつ、その遅延量をサイクル毎に変更するものとする。図１１の例では、その遅延量を、第１のサイクルでは中程度に、第２のサイクルでは最大（周期Ｔにほぼ等しい長さ）に、第３のサイクルでは短く設定する。
【００２４】
原パルス信号が遅延ユニットを通過する際の負荷容量Ｃ２の充放電により、電力の供給元である電源回路１の出力電圧（節点ＶＤＤの電位）は僅かではあるが徐々に低下する。これは、出力節点ＶＤＤに設けたバイパス・コンデンサの容量Ｃ１が電力の突発的な需要に対する一時的な供給源になっているためである。
【００２５】
原パルス信号が高精度可変遅延回路１００の出力部に設けたインバータ４（図９参照）を通過すると、電力の消費がなくなるので電源回路１内の制御機構の働きにより、出力電圧は目標レベルまで回復する（第１のサイクル）。
【００２６】
また、設定遅延量が大きい場合は、第２のサイクルのように、当該第２のサイクル内で目標レベルまで回復できずに後続の第３のサイクルが始まる。つまり、電源回路１の出力電圧の初期値が目標レベルより低い状態で遅延段２の動作が始まるので、各遅延ユニット２ｎが生じる遅延量は設計値より大きく、出力端子Ｔｐｏから出力される原パルス信号の遅延量も増大する。具体的には、破線で示す本来の波形が実線の波形になる。この現象は、第３のサイクルに設定される遅延量の大小とは無関係に発生する。
【００２７】
以上をまとめると、従来の高精度可変遅延回路には、現サイクルの入力信号（原パルス信号）の遅延量が前サイクルの入力信号（ひとつ前の原パルス信号）に設定された遅延量の影響を受けて変動するため、ジッタが大きいという欠点がある。ジッタを抑えるには可変遅延回路の最大遅延量に対して、システムの周期を十分長く設定する等、使用上の配慮が必要である。そのため、低消費電力というＣＭＯＳ構成の特長を十分に活かしきれず、当該高精度可変遅延回路の適用領域を狭いものにしている。
【００２８】
本発明は、上記課題を解決するためになされたものであり、ジッタの少ない可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００２９】
請求項１に記載の可変遅延回路は、入力された原パルス信号を遅延させて出力する可変遅延回路において、第１の入力端子とタップ用の第２の入力端子とを有する複数の遅延ユニットを備え、前記第１の入力端子が前段の遅延ユニットの出力端子につながるように縦続接続された遅延段と、前記遅延段と同一構成の遅延ユニットを備え、前記遅延段により遅延された前記原パルス信号が入力される補償段と、前記遅延段及び前記補償段の各遅延ユニットに電力を供給する電源回路と、前記遅延段と前記補償段における各遅延量を制御するための制御信号を前記遅延段及び前記補償段の各遅延ユニットに入力する制御回路と、を有し、前記制御回路は、前記遅延段の遅延量と前記補償段の遅延量の和が一定となるように各遅延量を制御することにより、前記電源回路による電力供給の負荷を一定に保つことを要旨とする。
【００３０】
請求項２に記載の可変遅延回路は、請求項１に記載の可変遅延回路において、前記補償段は、遅延後の原パルス信号を各遅延ユニットの前記第２の入力端子から入力することを要旨とする。
【００３１】
請求項３に記載の可変遅延回路は、請求項１に記載の可変遅延回路において、前記補償段は、遅延後の原パルス信号を先頭の遅延ユニットの前記第１の入力端子から入力することを要旨とする。
【００３２】
請求項４に記載の可変遅延回路は、請求項３に記載の可変遅延回路において、前記遅延段及び前記補償段と同一構成の遅延ユニットを備え、前記遅延段の遅延量と前記補償段の遅延量の和を模擬するダミー遅延回路を更に有し、前記ダミー遅延回路は、前記電源回路から供給される電力を電源とし、遅延後の原パルス信号を前記補償段の各遅延ユニットの前記第２の入力端子に出力することを要旨とする。
【００３３】
請求項５に記載の可変遅延回路は、請求項４に記載の可変遅延回路において、前記補償段の先頭の遅延ユニットの前記第１の入力端子に入力される前記遅延段からの遅延後の原パルス信号のパルス幅を狭める狭パルス化回路と、前記補償段の各遅延ユニットの前記第２の入力端子に入力される前記ダミー遅延回路からの遅延後の原パルス信号のパルス幅を広げる広パルス化回路と、を更に有することを要旨とする。
【発明の効果】
【００３４】
本発明によれば、遅延段に電力を供給する電源回路のサイクル毎の負荷を均一化（負荷変動の軽減）できる。これにより、電源回路の出力電圧の時間変動が適用先システムのシステム・クロック等に同期した周期的なものになるため、ジッタの少ない高精度な遅延出力信号を得られる。
【図面の簡単な説明】
【００３５】
【図１】第１の実施例に係る高精度可変遅延回路の構成図である。
【図２】ジッタ低減の効果を説明する図である。
【図３】第２の実施例に係る高精度可変遅延回路の構成図である。
【図４】第３の実施例に係る高精度可変遅延回路の構成図である。
【図５】ダミー遅延回路の構成図である。
【図６】第４の実施例に係る高精度可変遅延回路の構成図である。
【図７】狭パルス化回路及び広パルス化回路の構成図である。
【図８】遅延ユニットの他の構成例を示す図である。
【図９】従来の高精度可変遅延回路の構成図である。
【図１０】従来の高精度可変遅延回路及び第１〜第４の実施例に係る遅延ユニットの構成例を示す図である。
【図１１】ジッタの発生の仕組みを説明する図である。
【発明を実施するための形態】
【００３６】
本発明の実施例について、図面を参照して詳細に説明する。
【００３７】
〔第１の実施例〕
第１の実施例に係る高精度可変遅延回路１００の構成を図１に示す。図９に示した従来例との主たる違いは、遅延段２の出力に複数の遅延ユニット２ｎ’（ｎ’：ｅ〜ｆ）を縦続接続して成る補償段２’を付加して、補償段中の特定の遅延ユニット２ｎ’に対して原パルス信号を伝搬させることにある。これにより、原パルス信号が通過する遅延ユニットの総数を補償する、すなわち不変にできるので、電源回路１の負荷が一定に保たれる。
【００３８】
以下、前述の課題での説明内容と重複するのを避けて、図９の従来例との違いに絞って詳述する。図１内の補償段２’の機能・構成は遅延段２と同じであり、遅延段２を経た原パルス信号、厳密にはその極性を反転した原パルス信号を入力信号としている。また、その入力先を各遅延ユニット２ｎ’の第２の入力端子Ｔｉｎ＿２に設定している。
【００３９】
制御回路３は、従来の制御回路３’を機能拡張したものであり、遅延段２の制御（遅延量の制御）に用いる第１の制御出力Ｓ１ａ〜Ｓ４ａに加えて、補償段２’の制御（遅延量の制御）に用いる第２の制御出力Ｓ１ｂ〜Ｓ４ｂを各遅延ユニットに入力する。
【００４０】
４つの第１の制御出力（「第１の制御信号」と同義）は、それぞれ、図９に示した従来例中の制御出力に相当する。一方、第２の制御出力は、第１の制御信号から一意に発生可能であり、Ｓ１ａとＳ１ｂ、Ｓ２ａとＳ２ｂ、Ｓ３ａとＳ３ｂ、Ｓ４ａとＳ４ｂは、それぞれ同じ論理状態（Ｈレベル又はＬレベル）をとる。
【００４１】
具体的には、原パルス信号が遅延段２及び補償段２’を伝搬する際の所要時間を考慮した上で、第１の制御信号を一定量遅延させた信号を第２の制御信号（「第２の制御出力」と同義）に用いてもよい。
【００４２】
入力端子Ｔｐｉから入力された原パルス信号は、経路を太線で示すように、遅延段２の後寄りの３つの遅延ユニット２ｂ〜２ｄとインバータ４とを経由して出力端子Ｔｐｏから出力されると共に、さらに補償段２’の後寄りの２つの遅延ユニット２ｇ，２ｈを通過する。
【００４３】
それら各遅延ユニットは、原パルス信号が通過する際に負荷容量Ｃ２の充放電によって、それぞれ１単位の電力を消費するので、図１の例では総計５単位の電力が消費される。なお、補償段２’が消費する電力は、原パルス信号が経由する遅延ユニットの数を変えることにより、自由に設定可能である。
【００４４】
一例として、出力端子Ｔｐｏから４単位遅延した原パルス信号を得られるように、第１の制御出力に関してＳ１ａをＨレベル、Ｓ２ａ〜Ｓ４ａをＬレベルに設定すると、第２の制御出力は一意に、Ｓ１ｂがＨレベル、Ｓ２ｂ〜Ｓ４ｂがＬレベルに設定される。その結果、原パルス信号は、遅延段中の４つ全ての遅延ユニット２ａ〜２ｄと補償段２’の最終に位置する遅延ユニット２ｈとを経由するので、電力の消費は５単位になる。
【００４５】
また、２単位遅延した原パルス信号を得られるように、Ｓ３ａをＨレベル（他の第１の制御出力はＬレベル）に設定すると一意に、Ｓ３ｂがＨレベル（他の第２の制御出力はＬレベル）に設定される。その結果、原パルス信号が経由する遅延ユニットは、遅延段中の２ｃと２ｄ、補償段中の２ｆ〜２ｈになるので、電力の消費はやはり５単位になる。
【００４６】
同様に、１単位遅延した原パルス信号を得られるように、Ｓ４ａをＨレベル（他の第１の制御出力はＬレベル）に設定すると一意に、Ｓ４ｂがＨレベル（他の第２の制御出力はＬレベル）に設定される。その結果、原パルス信号が経由する遅延ユニットは、遅延段中の２ｄ、補償段中の２ｅ〜２ｈになるので、電力の消費はやはり５単位になる。
【００４７】
以上をまとめると、遅延段２に設定される遅延量の大小に依存することなく、電力の消費を５単位にできるので、電源回路１の負荷は一定に保たれる。
【００４８】
引き続き、本発明による改善効果について、図２を参照しながら、前述の課題で用いた周期Ｔのシステム・クロックに同期して動作する高精度可変遅延回路を例に説明する。
【００４９】
高精度可変遅延回路１００には、システム・クロック（図示せず）に同期して原パルス信号が毎サイクル入力され、かつ、その遅延量をサイクル毎に変更するものとする。図２の例では、その遅延量を、第１のサイクルでは中程度に、第２のサイクルでは最大（周期Ｔにほぼ等しい長さ）に、第３のサイクルでは短く設定する。
【００５０】
原パルス信号が遅延ユニットを通過する際の負荷容量Ｃ２の充放電により、電力の供給元である電源回路１の出力電圧（節点ＶＤＤの電位）は僅かではあるが徐々に低下する。また、原パルス信号が高精度可変遅延回路１００の出力部のインバータ４（図１参照）を通過すると、遅延段２に代わって、補償段２’による電力の消費が始まるので、節点ＶＤＤの電位は低下を続ける。そして、補償段２’の電力の消費が終わると、電源回路内の制御機構の働きにより、出力電圧ＶＤＤは目標レベルまで回復する。
【００５１】
つまり、制御回路３により、遅延段２の遅延量と補償段２’の遅延量の和が常に一定となるように各遅延量が制御されるため、ＶＤＤ節点の電位の時間変化は設定遅延量の大小に関わらず同じであり、システム・クロック等に同期した周期的な変化になる（第１〜第３のサイクル）。これにより、原パルス信号が入力端子Ｔｐｉから入力された時に、ＶＤＤの電位が決められた一定のレベル（目標レベル）にあることを保証できるので、ジッタの少ない高精度な遅延出力信号を得られる。
【００５２】
〔第２の実施例〕
第２の実施例に係る高精度可変遅延回路１００の構成を図３に示す。図１に示した第１の実施例との主たる違いは、遅延段２で遅らせた原パルス信号の入力先を補償段２’の先頭の遅延ユニット２ｅの第１の入力端子Ｔｉｎ＿１に設定していること、補償段２’の各遅延ユニット２ｎ’（ｎ’：ｅ〜ｈ）の第２の入力端子をＶＤＤ節点に接続することにある。
【００５３】
ここで、補償段２’を伝搬する原パルス信号の極性は、第１の実施例と異なり正極性である。また、制御回路３の第２の制御出力Ｓ１ｂ〜Ｓ４ｂに関して、第１の実施例とは逆順に補償段２’の各遅延ユニット２ｎ’に接続する。第２の制御出力は、第１の実施例と同様に、第１の制御出力から一意に発生するものであり、Ｓ１ａとＳ１ｂ、Ｓ２ａとＳ２ｂ、Ｓ３ａとＳ３ｂ、Ｓ４ａとＳ４ｂは、それぞれ同じ論理状態（Ｈレベル又はＬレベル）をとる。
【００５４】
入力端子Ｔｐｉから入力された原パルス信号は、経路を太線で示すように、遅延段２の後寄りの３つの遅延ユニット２ｂ〜２ｄとインバータ４とを経由して出力端子Ｔｐｏから出力されると共に、さらに補償段２’の先頭の遅延ユニット２ｅを通過して、２番目の遅延ユニット２ｆの入力ゲート（入力端子がＴｉｎ＿１端子に接続された論理ゲート）に達して消失する。
【００５５】
原パルス信号は、その負極性、正極性の別なく、制御入力端子Ｔｉｎ＿ＳがＬレベルに設定された遅延ユニットを通過可能である（例えば図１０（ｄ）参照）。しかし、図１０（ｅ）に示すように、第２の入力端子Ｔｉｎ＿２と制御入力端子Ｔｉｎ＿Ｓが共にＨレベル（ここではＶＤＤレベル）に制御されていると、遅延ユニット内のＡＮＤゲートを通過できずに消失する。つまり、負荷容量Ｃ２の充放電は起きない。当該遅延ユニットの出力端子Ｔｏｕｔは、第１の入力端子Ｔｉｎ＿１の状態変化に関わらず、Ｌレベルを維持する。それ故、図３の例の場合、消費される電力の総計は４単位（斜線を施した４つの遅延ユニット分）になる。なお、補償段２’が消費する電力は、原パルス信号が経由する遅延ユニットの数を変えることにより、自由に設定可能である。
【００５６】
一例として、出力端子Ｔｐｏから４単位遅延した原パルス信号を得られるように、第１の制御出力に関してＳ１ａをＨレベル、Ｓ２ａ〜Ｓ４ａをＬレベルに設定すると、第２の制御出力は一意に、Ｓ１ｂがＨレベル、Ｓ２ｂ〜Ｓ４ｂがＬレベルに設定される。その結果、原パルス信号は遅延段中の２ａ〜２ｄまでの全ての遅延ユニットを経由し、補償段２’の先頭に位置する遅延ユニット２ｅの入力ゲートにて消失する。それ故、電力の消費はやはり４単位になる。
【００５７】
また、２単位遅延した原パルス信号を得られるように、Ｓ３ａをＨレベル（他の第１の制御出力はＬレベル）に設定すると一意に、Ｓ３ｂがＨレベル（他の第２の制御出力はＬレベル）に設定される。その結果、原パルス信号が経由する遅延ユニットは遅延段中の２ｃと２ｄ、補償段中の２ｅと２ｆになるので、電力の消費はやはり４単位になる。
【００５８】
同様に、１単位遅延した原パルス信号を得られるように、Ｓ４ａをＨレベル（他の第１の制御出力はＬレベル）に設定すると、一意的にＳ４ｂがＨレベル（他の第２の制御出力はＬレベル）に設定される。その結果、原パルス信号が経由する遅延ユニットは遅延段中の２ｄ、補償段中の２ｅ〜２ｇになるので、電力の消費はやはり４単位になる。
【００５９】
以上をまとめると、遅延段２に設定される遅延量の大小に依存することなく、電力の消費を４単位にできるので、電源回路１の負荷は一定に保たれる。それ故、第１の実施例と同様にジッタの少ない高精度な遅延出力信号を得られる。また、電力の消費が第１の実施例に比べて１単位分少なくなることは問題ではなく、むしろ好ましい状況となる。
【００６０】
〔第３の実施例〕
第３の実施例に係る高精度可変遅延回路１００の構成を図４に示す。図３に示した第２の実施例との主たる違いは、複数の遅延ユニットを縦続接続して成るダミー遅延回路５を有すること、ダミー遅延回路５は電源回路１から供給される電力を電源とすること、ダミー遅延回路５で遅らせた原パルス信号を補償段２’の各遅延ユニットの第２の入力端子に入力することである。
【００６１】
ダミー遅延回路５は、原パルス信号が遅延段２及び補償段２’の遅延ユニットを通過する際に発生する遅延を正確に模擬するためのものある。ここで、原パルス信号がインバータ４を通過する際の遅延時間は、遅延ユニットあたりの遅延時間に比べて十分小さく、ここでは無視し得る。
【００６２】
ダミー遅延回路５の具体的な構成例を図５に示す。図４に示した第３の実施例の場合、原パスル信号は遅延段２に設定される遅延量に関わらず、遅延段２と補償段２’を合わせて合計４つの遅延ユニット２ｂ〜２ｅを通過する。この状況を鑑みて、図５の例では、４つの遅延ユニット２ｉ〜２ｌを縦続接続している。
【００６３】
正極性の原パルス信号の入力先は、先頭の遅延ユニット２ｉである限り、第１の入力端子Ｔｉｎ＿１でも、第２の入力端子Ｔｉｎ＿２でもよい。但し、後者の場合は先頭の遅延ユニットに限り、第１の入力端子Ｔｉｎ＿１と制御入力端子Ｔｉｎ＿Ｓを共にＨレベル状態（ＶＤＤ電位）に設定すると共に、最終の遅延ユニット２ｌの出力端子Ｔｏｕｔにパルス信号の極性を負極性から正極性に変換するためのひとつのインバータを縦続接続する必要がある。
【００６４】
第３の実施例において、遅延段２及び補償段２’の動作は第２の実施例と同じである。動作上の違いは、ダミー遅延回路５から出力される原パルス信号をタイミング信号に用いて、補償段２’を伝搬する原パルス信号の消失を制御している点にある。図１０（ｆ）を更に用いて、補償段中の遅延ユニット２ｆの動作を以下に詳述する。
【００６５】
制御入力端子Ｔｉｎ＿ＳはＨレベル（ここではＶＤＤレベル）に設定されており、第１の入力端子Ｔｉｎ＿１に入力される原パルス信号と同じタイミングにて、同一発生元からのもうひとつの原パルス信号が破線の経路（図４参照）にて第２の入力端子Ｔｉｎ＿２に入力される。
【００６６】
Ｔｉｎ＿２に入力される原パルス信号は前述のダミー遅延回路５を経たものであるが、Ｔｉｎ＿１に入力される原パルス信号と遅延時間が等しく設定されているので、Ｔｉｎ＿１がＨレベルの期間、出力端子ＴｏｕｔをＬレベルに制御する。それ故、第１の入力端子Ｔｉｎ＿１に入力された原パルス信号は、入力先のＡＮＤゲートを通過できずに消失する。当該遅延ユニット２ｆの出力端子Ｔｏｕｔは、第１の入力端子Ｔｉｎ＿１の状態変化に関わらず、Ｌレベルを維持することになる。
【００６７】
以上述べたように、第３の実施例では、ダミー遅延回路５から出力される同一発生元からのもうひとつの原パルス信号をタイミング信号に用いて、補償段中を伝搬する原パルス信号の消失を制御している（自己同期設計；Ｓｅｌｆ−ｔｉｍｅｄ  ｌｏｇｉｃ）。また、上述の例では、遅延ユニット２ｆの入力部に設けたＡＮＤゲートの入力のひとつ（Ｔｉｎ＿１とは別の入力）をＬレベルに制御する期間を最小化している。
【００６８】
これにより、複数のパルス信号が空間的に密接して補償段中を伝搬するような状況下においても、他のパルス信号を誤って消失させることなく、対象のパルス信号のみを選択的に補償段中から消失できる。補償段中を伝搬する特定のパルス信号の消失（消去動作）に必要なタイミング信号にダミー遅延回路５を経た原パルス信号を用いるので、制御回路３の第２の制御出力に厳しいタイミング精度は不要であり、制御回路３の設計が容易になるという利点がある。
【００６９】
また、遅延段２と補償段２’で消費される電力の合計が遅延段２に設定される遅延量の大小に依存することなく、４単位であることは第２の実施例と同じである。これに加えて第３の実施例では、ダミー遅延回路５で消費される４単位の電力が必要になるので、総計で８単位の電力が消費される。消費される電力量に違いはあるが、電源回路１の負荷が一定に保たれることは第２の実施例と同じであり、ジッタの少ない高精度な遅延出力信号を得られる。
【００７０】
〔第４の実施例〕
第４の実施例に係る高精度可変遅延回路１００の構成を図６に示す。図４に示した第３の実施例との主たる違いは、補償段２’の先頭の遅延ユニット２ｅの第１の入力端子に入力される原パルス信号のパルス幅を狭める狭パルス化回路６と、補償段２’の各遅延ユニット２ｎ’（ｎ’：ｅ〜ｈ）の第２の入力端子に入力される同一発生元からのもうひとつの原パルス信号のパルス幅を広げる広パルス化回路７を具備する点である。
【００７１】
狭パルス化回路６と広パルス化回路７の具体的な構成例を図７（ａ）と（ｂ）に示す。図中の固定遅延は後述のタイミング・マージンを生成するための微小遅延を得るためのものであり、例えば、偶数個のインバータを縦続接続することにより実現できる。
【００７２】
図７（ａ）の狭パルス化回路６の動作波形と図７（ｂ）の広パルス化回路７の動作波形とを対比する形で図７（ｃ）に示す。同図において、入力信号となる正極性パルス信号の波形ＩＮは、狭パルス化回路６と広パルス化回路７とで共通である。ＯＵＴ＿ａは狭パルス化回路６の出力波形、ＯＵＴ＿ｂは広パルス化回路７の出力波形を表わしている。また説明の都合により、ＮＡＮＤゲートとインバータの伝搬遅延時間（信号が入力から出力に伝搬する際の遅延時間）を零としている。
【００７３】
正極性のパルス信号を狭パルス化回路６に入力すると、パルス信号の立上りエッジに固定遅延分の遅延が発生する。パルス信号の立下りエッジには遅延が発生しないので、出力パルス信号のパルス幅は固定遅延の遅延量だけ狭くなる。
【００７４】
一方、広パルス化回路の場合は、パルス信号の立下りエッジに固定遅延分の遅延が発生する。パルス信号の立上りエッジには遅延が発生しないので、出力パルス信号のパルス幅は固定遅延の遅延量だけ広くなる。
【００７５】
さらに、これらの（同一の入力パルス信号から生成した）出力パルス信号の間には、狭パルス化された出力パルス信号が広パルス化された出力パルス信号に固定遅延の遅延量相当のタイミング・マージンを以って包含されるという関係がある。それ故、第３の実施例に狭パルス化回路６と広パルス化回路７を導入して第４の実施例のように構成することにより、補償段２’を伝搬するパルス信号を消失させる際のタイミング・マージンを拡大できる。なお、狭パルス化回路６と広パルス化回路７の消費電力は、遅延ユニットの消費電力に比べて十分小さく、ここでは無視し得る。
【００７６】
また、遅延段２と補償段２’、そしてダミー遅延回路５の電力の消費が遅延段２に設定される遅延量に依存することなく総計で８単位になることや、電源回路１の負荷が一定に保たれることは第３の実施例と同じであり、ジッタの少ない高精度な遅延出力信号を得られる。
【００７７】
最後に、本発明の第１〜第４の実施例には種々の変形例が考えられる。遅延段２、補償段２’、そしてダミー遅延回路５の構成に関して、縦続接続される遅延ユニットの数に制限はない。その他、遅延ユニット２ｎ，２ｎ’は、ＡＮＤゲートやＮＡＮＤゲートの代わりに、ＯＲゲートやＮＯＲゲートを用いて構成してもよい。図８はその具体例であり、図８（ａ）は機能図、同図（ｂ）と（ｃ）はＮＯＲゲートによるスイッチ機能の実現例を示している。なお、図８の遅延ユニットを使用する際は、制御回路３の制御出力の極性（ＨレベルとＬレベルの別）を反転すると共に、遅延段２、補償段２’、そしてダミー遅延回路５の不使用入力端子の電位設定をＶＤＤレベルからＧＮＤレベル、もしくはＧＮＤレベルからＶＤＤレベルに変更する必要がある。これらの変更は高精度可変遅延回路１００を実現する上で何ら不利益になることはなく、第１〜第４の実施例と同等の効果を得られる。
【符号の説明】
【００７８】
１…電源回路
２…遅延段
２’…補償段
２ａ〜２ｌ…遅延ユニット
３，３’…制御回路
４…インバータ
５…ダミー遅延回路
６…狭パルス化回路
７…広パルス化回路
Ｃ１，Ｃ２…容量
ＶＤＤ，ＯＵＴ＿ａ，ＯＵＴ＿ｂ…回路節点
Ｓ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂ…制御出力
Ｔｉｎ＿１，Ｔｉｎ＿２，Ｔｉｎ＿Ｓ，Ｔｐｉ，Ｔｐｏ…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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