(57)【要約】【課題】簡易に製造することのできる選択トランジスタを有する半導体記憶装置及びその製造方法を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第１配線又は前記第２配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える。異なる２つの前記第１配線に接続された２つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、１つのゲート電極を共有するよう構成されている。【選択図】図８
2015159260.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、
前記第１配線又は前記第２配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備え、
異なる２つの前記第１配線に接続された２つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、１つのゲート電極を共有するよう構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
２つの前記選択トランジスタのうち、上層に形成された前記選択トランジスタのチャネル領域に不純物が注入されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
２つの前記選択トランジスタのうち、上層に形成された前記選択トランジスタのソース電極とドレイン電極との間に応力性絶縁膜が設けられている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、
前記第１配線又は前記第２配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える半導体記憶装置の製造方法であって、
前記基板の上方に第１の選択トランジスタを形成する工程と、
前記第１の選択トランジスタと１つのゲート電極を共有するように、前記基板に垂直な方向に第２の選択トランジスタを形成する工程と、
２つの前記選択トランジスタを異なる２つの前記第１配線に接続する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２の選択トランジスタのチャネル領域に不純物を注入する工程をさらに備える
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記第２の選択トランジスタのソース電極とドレイン電極との間に応力性絶縁膜を設ける工程をさらに備える
ことを特徴とする請求項４又は５記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
このような高密度メモリセルアレイでは、メモリセルアレイに含まれるビット線及びワード線を選択するための選択トランジスタも、メモリセルアレイと同様に積層構造とすることができる。しかし、メモリセルアレイが高密度化して、必要な選択トランジスタの数が増えると、選択トランジスタの配置や製造方法が複雑になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１０７８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施の形態は、簡易に製造することのできる選択トランジスタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差するように延びる複数の第２配線、及び前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルを基板に垂直な方向に積層したメモリセルアレイと、前記第１配線又は前記第２配線を選択するための複数の選択トランジスタを含む選択トランジスタ層とを備える。異なる２つの前記第１配線に接続された２つの前記選択トランジスタは、前記基板に垂直な方向に積層されるように形成されるとともに、１つのゲート電極を共有するよう構成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１及びその周辺回路の回路図である。
【図５】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の別の構成例を示す。
【図６】第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１の別の構成例を示す。
【図７】第１の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層、配線層及び周辺回路層の構成を示す斜視図である。
【図８】第１の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び配線層の構成を示す断面図である。
【図９】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の構成を示す断面図である。
【図１０】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の構成を示す断面図である。
【図１１】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１２】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１３】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１４】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１５】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１６】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１７】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１８】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図１９】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２０】第１の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２１】比較例の半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層、配線層及び周辺回路層の構成を示す断面図である。
【図２２】第２の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び配線層の構成を示す断面図である。
【図２３】第２の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２４】第２の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２５】第２の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２６】第２の実施の形態に係る半導体記憶装置の選択トランジスタ層及び配線層の製造方法を示す断面図である。
【図２７】第２の実施の形態に係る半導体記憶装置の効果を説明するグラフである。
【図２８】第２の実施の形態に係る半導体記憶装置の効果を説明するグラフである。
【図２９】第３の実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び配線層の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてビット線ＢＬ０〜ＢＬ２が、図示しない基板の表面に平行なＹ方向に配設される。ビット線ＢＬと交差するように複数本の第２の配線としてワード線ＷＬ０〜ＷＬ２が、図示しない基板の表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。この電極ＥＬ２に用いられる金属元素のイオンが、可変抵抗素子ＶＲ中に移動して、伝導フィラメントを形成する。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
【００１４】
電極ＥＬ１、ＥＬ２としては、Ａｕ、Ｆｅ、Ｃｒ、Ｈｆ、Ｐｔ、Ｒｕ、Ｚｒ又はＩｒや、これらの窒化物又は炭化物、若しくはカルコゲナイド材料などを用いることができる。電極ＥＬ１、ＥＬ２としては、上記のような金属や半導体元素のうち複数を含む合金材料を用いてもよい。
【００１５】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
【００１６】
可変抵抗素子ＶＲとしては、シリコン酸化膜のほかに、シリコン酸窒化膜、ポリシリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体、高誘電率絶縁膜、これらの単層、又はこれらの積層膜を用いることができる。
【００１７】
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬと間に正電圧を印加することにより、電極ＥＬ２から、可変抵抗素子ＶＲ中に金属イオンが移動し、低抵抗状態（オン状態）となる。逆に、ビット線ＢＬとワード線ＷＬとの間に負電圧を印加することにより、金属イオンが可変抵抗素子ＶＲから電極ＥＬ２に戻り、高抵抗状態（オフ状態）となる。このメモリセルＭＣに対する書き込み・消去は、ワード線ＷＬとビット線ＢＬとの電圧によって制御される。
【００１８】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端は、ビット線選択トランジスタＱＢｉ（ｉ＝０〜２）を介して、カラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端は、ワード線選択トランジスタＱＷｉ（ｉ＝０〜２）を介して、ロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。ビット線選択トランジスタＱＢｉ（ｉ＝０〜２）のゲート電極には、各ビット線ＢＬを選択するビット線選択信号ＢＳｉ（ｉ＝０〜２）が供給されている。ワード線選択トランジスタＱＷｉ（ｉ＝０〜２）のゲート電極には、各ワード線ＷＬを選択するワード線選択信号ＷＳｉ（ｉ＝０〜２）が供給されている。
【００１９】
このカラム系周辺回路２ａ及びロウ系周辺回路３ａから、ワード線選択トランジスタＱＷとビット線選択トランジスタＱＢを介して、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。ワード線選択トランジスタＱＷとビット線選択トランジスタＱＢを用いた制御により、メモリセルアレイ１中の任意のメモリセルＭＣの書き込み・消去が制御できる。
【００２０】
メモリセルアレイ１中のビット線ＢＬ（例えばビット線ＢＬ０）の電圧は、ビット線選択トランジスタＱＢ０のゲート電圧と、ビット線選択トランジスタＱＢ０のドレインに接続されるデコーダ（カラム系周辺回路２ａ）の出力電圧によって制御される。ビット線ＢＬｉ（ｉ＝０〜２）の電圧を制御するビット線選択トランジスタＱＢｉ（ｉ＝０〜２）は、ドレインとゲートの少なくともいずれか一方が他のビット線選択トランジスタＱＢｉ（ｉ＝０〜２）とは異なる回路に接続される。これにより、カラム系周辺回路２ａの制御により、任意のビット線ＢＬｉ（ｉ＝０〜２）を選択することができ、その結果として任意のメモリセルＭＣを選択することができる。
【００２１】
カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
【００２２】
［積層メモリセルアレイの例］
また、図５に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図６は、図５のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ビット線ＢＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ワード線ＷＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ビット線ＢＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。
【００２３】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群ＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、メモリセル群ＭＡＴ毎、又はメモリセル群ＭＡＴ内のセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２４】
［積層メモリセルアレイ、選択トランジスタ層及び周辺回路層の構成］
次に、本実施の形態に係る半導体記憶装置の積層メモリセルアレイ、選択トランジスタ層及び周辺回路の構成について説明する。図７は、積層メモリセルアレイ、選択トランジスタ層、配線層、及び周辺回路層の構成を示す斜視図である。
【００２５】
本実施の形態では、メモリセルアレイ１は、図５及び図６を用いて説明した積層メモリセルアレイとして構成されているものとする。図７に示すように、本実施の形態では、セルアレイ層ＭＡ０〜ＭＡ３の４つのセルアレイ層が設けられている。図７においては、容易に理解しやすいように、セルアレイ層ＭＡ０〜ＭＡ３がそれぞれ分離されて図示されているが、各セルアレイ層ＭＡ０〜ＭＡ３は、図５及び図６を用いて説明したように、ビット線ＢＬ又はワード線ＷＬを介して積層されている。
【００２６】
セルアレイ層ＭＡ０〜ＭＡ３のＺ方向の下層には、配線層ＬＬ１、選択トランジスタＱＢ、ＱＷが形成される選択トランジスタ層ＨＵ、及び、配線層ＬＬ２が設けられている。配線層ＬＬ２の下層には、半導体基板上に形成されたカラム系周辺回路２ａ及びロウ系周辺回路３ａを含む周辺回路層ＰＣＬが設けられている。
【００２７】
以下に説明する実施の形態では、ビット線選択トランジスタＱＢが選択トランジスタ層ＨＵ中に形成されるものとして説明する。ワード線選択トランジスタＱＷはシリコン基板上の周辺回路層ＰＣＬ中に形成されていてもよいし、選択トランジスタ層ＨＵ中に形成されていてもよい。
【００２８】
次に、このように形成されたセルアレイ層ＭＡ０〜ＭＡ３、選択トランジスタ層ＨＵ、及び配線層ＬＬ１、ＬＬ２の詳細な構成について説明する。図８は、図７に示すセルアレイ層ＭＡ０〜ＭＡ３、選択トランジスタ層ＨＵ、及び配線層ＬＬ１、ＬＬ２のＸ方向に沿う断面図である。
【００２９】
図８に示すように、ビット線ＢＬ又はワード線ＷＬを介してメモリセルＭＣが積層されたセルアレイ層ＭＡ０〜ＭＡ３が形成されている。また、選択トランジスタ層ＨＵには、選択トランジスタＱＢ、ＱＢ’が形成されている。選択トランジスタＱＢ、ＱＢ’の構成は後に詳述する。
【００３０】
セルアレイ層ＭＡ０、ＭＡ１に設けられたビット線ＢＬ００は、ビア１７、２４、２７、配線２５及びパッド１８を介して選択トランジスタＱＢのソース電極３３に接続される。セルアレイ層ＭＡ２、ＭＡ３に設けられたビット線ＢＬ１０は、ビア１１、１３、１５、２１、２３、４１、６１、６３、配線６２及びパッド１２、１４、１６、２２、３１、５１を介して選択トランジスタＱＢ’のソース電極５３に接続される。
【００３１】
選択トランジスタＱＢのドレイン電極３５は、ビア２８、２９、４７、６７、６９、配線２６及びパッド３７、５７、６８を介して周辺回路層ＰＣＬに設けられるデコーダ等の回路に接続される。選択トランジスタＱＢ’のドレイン電極５５は、ビア６４、６６及びパッド６５を介して周辺回路層ＰＣＬに設けられるデコーダ等の回路に接続される。ここで、選択トランジスタＱＢと、選択トランジスタＱＢ’とは周辺回路層ＰＣＬの異なる回路に接続される。
【００３２】
［選択トランジスタの構造］
次に、選択トランジスタＱＢ、ＱＢ’の構造について詳細に説明する。選択トランジスタＱＢは、ソース電極３３及びバリアメタル層３４と、ドレイン電極３５及びバリアメタル層３６とを備える。また、選択トランジスタＱＢは、ポリシリコン層４２を備える。そして、選択トランジスタＱＢは、ゲート酸化膜４３及びゲート電極４４を備える。ポリシリコン層４２は、選択トランジスタＱＢのチャネル領域として機能する。このポリシリコン層４２には不純物拡散層が設けられておらず、ソース電極３３及びドレイン電極３５と、ゲート電極４４とのオーバーラップ領域がソース領域・ドレイン領域として機能する。
【００３３】
選択トランジスタＱＢ’は、ソース電極５３及びバリアメタル層５４と、ドレイン電極５５及びバリアメタル層５６とを備える。また、選択トランジスタＱＢ’は、ポリシリコン層４６を備える。そして、選択トランジスタＱＢ’は、ゲート酸化膜４５及びゲート電極４４を備える。ポリシリコン層４６は、選択トランジスタＱＢ’のチャネル領域として機能する。このポリシリコン層４６には不純物拡散層が設けられておらず、ソース電極５３及びドレイン電極５５と、ゲート電極４４とのオーバーラップ領域がソース領域・ドレイン領域として機能する。
【００３４】
ここで、選択トランジスタＱＢ及び選択トランジスタＱＢ’は、周辺回路層ＰＣＬが設けられる半導体基板に垂直な方向（Ｚ方向）に積層されるように形成されている。また、選択トランジスタＱＢ及び選択トランジスタＱＢ’は、１つのゲート電極４４を共有している。選択トランジスタＱＢ及び選択トランジスタＱＢ’は、ゲート電極４４を挟んで対称の形状を有するよう構成されている。
【００３５】
パッド３１、５１、３７、５７には、それぞれバリアメタル層３２、５２、３８、５８が設けられている。このバリアメタル層３２、５２、３８、５８は、後述する製造方法で示すように、選択トランジスタＱＢ、ＱＢ’のソース電極３３、５３、及びドレイン電極３５、５５のバリアメタル層３４、５４、３６、５６と同時に形成されるものである。
【００３６】
図９及び図１０は、図８に示すＡ−Ａ’線及びＢ−Ｂ’線に沿って、半導体基板に水平に選択トランジスタ層ＨＵを切断した断面を上から見た断面図である。図９及び図１０は、Ａ−Ａ’線及びＢ−Ｂ’線の断面の構成に加え、選択トランジスタＱＢ、ＱＢ’の他の構成の一部も示している。
【００３７】
図９に示すように、選択トランジスタＱＢ’は、ゲート電極４４と、その下部に設けられたソース電極５３及びドレイン電極５５を備える（ポリシリコン層４６は図示を省略）。ここで、図８乃至図１０には図示されていない他のビット線ＢＬから延びる配線が、他の選択トランジスタへと延長している。この配線は、配線６２とともに、配線層ＬＬ２内に設けることができる。
【００３８】
また、図１０に示すように、選択トランジスタＱＢは、ゲート電極４４と、その上部に設けられたソース電極３３及びドレイン電極３５を備える（ポリシリコン層４２は図示を省略）。ここで、図８乃至図１０には図示されていない他のビット線ＢＬから延びる配線が、他の選択トランジスタへと延長している。この配線は、配線２５とともに、配線層ＬＬ１内に設けることができる。
【００３９】
図８乃至図１０を用いて説明した半導体記憶装置において、選択トランジスタ層ＨＵ中に形成される選択トランジスタＱＢ、ＱＢ’のチャネルとしては、ポリシリコン層４２、４６のほかに、単結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体、酸化物半導体（例えばＩｎＧａＺｎＯ）等を用いることができる。また、選択トランジスタＱＢ、ＱＢ’のゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜の単層、又はこれらが積層された構造等を用いることができる。そして、選択トランジスタＱＢ、ＱＢ’のゲート電極としては、ポリシリコン、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣ、又はポリシリコンと金属との積層膜等を用いることができる。
【００４０】
ワード線ＷＬ、ビット線ＢＬ、選択トランジスタＱＢ、ＱＢ’の電極、ビア、配線、パッド等の材料としては、タングステン等の金属、単層のチタンナイトライド又はこれらが積層された構造を用いることができる。選択トランジスタＱＢ、ＱＢ’のバリアメタル層３４、３６、５４、５６の材料としては、チタンナイトライド等の金属を用いることができる。
【００４１】
柱状に形成されたメモリセルＭＣの一辺の幅は、典型的には５ｎｍ〜１００ｎｍ程度である。メモリセルＭＣの可変抵抗素子ＶＲ及び電極ＥＬ１、ＥＬ２の厚さは、典型的には１ｎｍ〜５０ｎｍ程度である。選択トランジスタＱＢ、ＱＢ’のゲート長（ソース電極３３、５３と、ドレイン電極３５、５５とのＸ方向の間隔）は、典型的には５０ｎｍ〜１μｍ程度、ゲート幅（ゲート電極４４のＹ方向の幅）は、典型的には５ｎｍ〜１μｍ程度、ゲート酸化膜４３、４５の膜厚は、典型的には１ｎｍ〜１０ｎｍ程度、ポリシリコン層４２、４６の膜厚は、典型的には３ｎｍ〜５０ｎｍ程度である。
【００４２】
［製造方法］
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図１１乃至図２０は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。図１１乃至図２０は、図８に示す断面に対応する断面を示している。
【００４３】
まず、図１１に示すように、カラム系周辺回路２ａ、ロウ系周辺回路３ａ及びその他の周辺回路が形成された周辺回路層ＰＣＬ上に、層間絶縁膜ＩＬを堆積する。その後、ビア孔のパターニングを行い、ビア孔に金属膜（例えば、タングステン）を埋め込んでからＣＭＰ（Chemical Mechanical Polishing）を行い、ビア６６、６９を形成する。
【００４４】
次に、図１２に示すように、層間絶縁膜ＩＬの堆積、ビア孔又は配線パターンのパターニング、ビア孔への金属膜（例えば、タングステン）埋め込み、及びＣＭＰ（Chemical Mechanical Polishing）を２回繰り返して行い、配線６２、パッド６５、６８、及びビア６１、６３、６４、６７を形成する。
【００４５】
次に、図１３に示すように、金属膜、バリアメタル膜、及びハードマスクＨＭを堆積した後、パターニングを行うことにより、パッド５１、５７、ソース電極５３、ドレイン電極５６及びバリアメタル層５２、５４、５５、５８を形成する。ハードマスクＨＭとしては、例えばシリコン窒化膜を用いることができる。
【００４６】
次に、図１４に示すように、層間絶縁膜ＩＬを堆積した後、ハードマスクＨＭをストッパとして、ＣＭＰ（Chemical Mechanical Polishing）を行う。続いて、ハードマスクＨＭをウェットエッチングにより除去し、層間絶縁膜ＩＬのエッチバックを行う。
【００４７】
次に、図１５に示すように、アモルファスシリコンを堆積した後、結晶化アニールを行う。その後、パターニングを行い、ポリシリコン層４６を形成する。ここで、結晶化アニールを行う条件としては、例えば、温度は５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間の条件で行うことができる。なお、結晶化アニールはこの段階で行わずに、選択トランジスタ層ＨＵを全て形成した後に行ってもよい。
【００４８】
次に、図１６に示すように、シリコン酸化膜、金属膜（例えば、タングステン）、及びハードマスクＨＭを堆積した後、パターニングを行うことにより、ゲート酸化膜４５及びゲート電極４４を形成する。
【００４９】
次に、図１７に示すように、層間絶縁膜ＩＬを堆積した後、ハードマスクＨＭをストッパとして、ＣＭＰ（Chemical Mechanical Polishing）を行う。続いて、ハードマスクＨＭをウェットエッチングにより除去し、層間絶縁膜ＩＬのエッチバックを行う。その後、ビア孔のパターニングを行い、ビア孔に金属膜（例えば、タングステン）を埋め込んでからＣＭＰ（Chemical Mechanical Polishing）を行い、ビア４１、４７を形成する。
【００５０】
次に、図１８に示すように、シリコン酸化膜、アモルファスシリコン、及びハードマスクＨＭを堆積した後、結晶化アニールを行う。その後、パターニングを行い、ゲート酸化膜４３及びポリシリコン層４２を形成する。ここで、結晶化アニールを行う条件としては、例えば、温度は５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間の条件で行うことができる。なお、結晶化アニールはこの段階で行わずに、選択トランジスタ層ＨＵを全て形成した後に行ってもよい。
【００５１】
次に、図１９に示すように、層間絶縁膜ＩＬを堆積した後、ハードマスクＨＭをストッパとして、ＣＭＰ（Chemical Mechanical Polishing）を行う。続いて、ハードマスクＨＭをウェットエッチングにより除去し、層間絶縁膜ＩＬのエッチバックを行う。続いて、さらに層間絶縁膜ＩＬを堆積した後、ビア孔のパターニングを行う。そして、ビア孔へバリアメタル膜（例えば、チタンナイトライド）及び金属膜（例えば、タングステン）を埋め込んでからＣＭＰ（Chemical Mechanical Polishing）を行い、パッド３１、３７、ソース電極３３、ドレイン電極３５及びバリアメタル層３２、３６、３５、３８を形成する。
【００５２】
次に、図２０に示すように、層間絶縁膜ＩＬの堆積、ビア孔又は配線パターンのパターニング、ビア孔への金属膜（例えば、タングステン）埋め込み、及びＣＭＰ（Chemical Mechanical Polishing）を２回繰り返して行い、配線２５、２６、パッド２２、及びビア２３、２７、２８、２９を形成する。
【００５３】
この後、既知の方法により、上層のビア、パッド、及びセルアレイ層ＭＡ０〜ＭＡ３を形成することにより、図８に示す本実施の形態に係る半導体記憶装置を製造することができる。
【００５４】
［効果］
このように構成された本実施の形態に係る積層メモリセルアレイ１、選択トランジスタ層ＨＵ、配線層ＬＬ１、ＬＬ２及び周辺回路層ＰＣＬの効果について、比較例を参照して説明する。図２１は、比較例に係る半導体記憶装置の構成を示す断面図である。図２１は、図８に対応する断面を示している。
【００５５】
図２１に示すように、比較例の半導体記憶装置は、２つの選択トランジスタＱＢ、ＱＢ’が、Ｚ方向に沿って積み重ねられるように形成されている。ただし、２つの選択トランジスタＱＢ、ＱＢ’は、個別に形成され、選択トランジスタＱＢ、ＱＢ’に設けられた２つのゲート電極が分離されている点において、上述の実施の形態と異なる。
【００５６】
図２１に示す比較例の半導体記憶装置では、セルアレイ層ＭＡ０、ＭＡ１に設けられたビット線ＢＬ００は、ビア１７、２４、２７、配線２５及びパッド１８を介して選択トランジスタＱＢのソース電極３３に接続される。セルアレイ層ＭＡ２、ＭＡ３に設けられたビット線ＢＬ１０は、ビア１１、１３、１５、２１、２３、６３、配線６２及びパッド１２、１４、１６、２２を介して選択トランジスタＱＢ’のソース電極５３に接続される。
【００５７】
選択トランジスタＱＢのドレイン電極３５は、ビア２８を介して周辺回路層ＰＣＬに設けられるデコーダ等の回路に接続される。選択トランジスタＱＢ’のドレイン電極５５は、ビア６４を介して周辺回路層ＰＣＬに設けられるデコーダ等の回路に接続される。ここで、選択トランジスタＱＢと、選択トランジスタＱＢ’とは周辺回路層ＰＣＬの異なる回路に接続される。
【００５８】
選択トランジスタＱＢは、ソース電極３３及びバリアメタル層３４と、ドレイン電極３５及びバリアメタル層３６とを備える。また、選択トランジスタＱＢは、ポリシリコン層４２を備える。そして、選択トランジスタＱＢは、ゲート酸化膜４３及びゲート電極Ｇ１を備える。
【００５９】
選択トランジスタＱＢ’は、ソース電極５３及びバリアメタル層５４と、ドレイン電極５５及びバリアメタル層５６とを備える。また、選択トランジスタＱＢ’は、ポリシリコン層４６を備える。そして、選択トランジスタＱＢ’は、ゲート酸化膜４５及びゲート電極Ｇ２を備える。
【００６０】
ここで、比較例の選択トランジスタＱＢ及び選択トランジスタＱＢ’は、Ｚ方向に積み重ねられるよう構成されているものの、選択トランジスタＱＢ及び選択トランジスタＱＢ’は、個別に形成されている。選択トランジスタＱＢ及び選択トランジスタＱＢ’は、それぞれ、別のゲート電極Ｇ１、Ｇ２を有するよう構成されている。
【００６１】
図２１に示す比較例の半導体記憶装置では、選択トランジスタＱＢ’のゲート電極Ｇ２に印加された電圧により、選択トランジスタＱＢのポリシリコン層４２のチャネル領域のポテンシャルが影響を受けることがある。選択トランジスタＱＢ’の動作状況によって、選択トランジスタＱＢのしきい値電圧及びドレイン電流が変動するおそれがある。
【００６２】
一方、図８に示す本実施の形態の半導体記憶装置では、選択トランジスタＱＢと、選択トランジスタＱＢ’とが単一のゲート電極４４を共有している。この場合、ゲート電極４４に印加された電圧は、選択トランジスタＱＢ及び選択トランジスタＱＢ’のいずれにとっても動作に必要な電圧であり、この電圧が選択トランジスタＱＢ、ＱＢ’のしきい値電圧及びドレイン電流に影響を与えることはない。その結果、図８に示す本実施の形態の半導体記憶装置では、選択トランジスタＱＢ及び選択トランジスタＱＢ’の安定的な動作を実現することができる。
【００６３】
また、選択トランジスタＱＢ、ＱＢ’は周辺回路層ＰＣＬの異なる回路に接続されている。そのため、ゲート電極４４に電圧を印加して選択トランジスタＱＢ、ＱＢ’を動作状態にさせたとしても、周辺回路層ＰＣＬの異なる回路の制御により、ビット線ＢＬ００とビット線ＢＬ１０とを別々に制御することができる。
【００６４】
また、図１１〜図２０に示す本実施の形態の半導体記憶装置の製造方法では、選択トランジスタＱＢと選択トランジスタＱＢ’が１つののゲート電極４４を共有するように、半導体記憶装置を製造している。そのため、本実施の形態の半導体記憶装置の製造方法は、図２１に示す比較例のように、２つの選択トランジスタＱＢ、ＱＢ’に対し別々のゲート電極Ｇ１、Ｇ２を形成する場合に比べ、ゲート電極加工工程及びゲート電極に接続する配線加工工程を削減することができる。その結果、製造工程にかかるコストを低減することができる。
【００６５】
本実施の形態の半導体記憶装置の製造方法では、選択トランジスタＱＢ、ＱＢ’の拡散層を形成せず、ソース電極３３、５３、及びドレイン電極３５、５５と、ゲート電極４４とのオーバーラップ領域がソース領域・ドレイン領域として機能する。そのため、拡散層の活性化に必要な高温プロセスが不要となり、下層の周辺回路層ＰＣＬに形成されたデコーダを含むＣＭＯＳ回路の特性が劣化することを防ぐことができる。
【００６６】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図２２を参照して説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００６７】
本実施の形態の半導体記憶装置は、上層に設けられる選択トランジスタＱＢと、下層に設けられる選択トランジスタＱＢ’とを、異なる構造のトランジスタで形成する点において、第１の実施の形態と異なる。以下、図２２を参照して、本実施の形態に係る半導体記憶装置の構成を説明する。
【００６８】
［選択トランジスタの構造］
本実施の形態でも、選択トランジスタＱＢ及び選択トランジスタＱＢ’は、Ｚ方向に積層するように形成されるとともに、１つのゲート電極４４を共有している。選択トランジスタＱＢ及び選択トランジスタＱＢ’は、ゲート電極４４を挟んで対称の形状を有するよう構成されている。
【００６９】
ここで、本実施の形態において、上層の選択トランジスタＱＢは、ポリシリコン層４２に不純物（例えば、フッ素）が注入された不純物拡散層３９を有する。一方、下層の選択トランジスタＱＢ’は、ポリシリコン層４６には不純物は注入されていない。選択トランジスタＱＢのポリシリコン層４２に注入する不純物としては、フッ素のほかに、ゲルマニウム、シリコン等を用いることができる。これらの不純物の濃度としては、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３程度とすることができる。
【００７０】
［製造方法］
次に、本実施の形態に係る半導体記憶装置の製造方法について説明する。図２３乃至図２６は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【００７１】
本実施の形態に係る半導体記憶装置の製造方法は、図１８に示す工程までは、第１の実施形態に係る半導体記憶装置の製造方法と同様である。図２３は、図１８の後の半導体記憶装置の製造方法を示す断面図である。図１８に示す工程の後、層間絶縁膜ＩＬを堆積した後、ハードマスクＨＭをストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行う。続いて、ハードマスクＨＭをウェットエッチングにより除去し、層間絶縁膜ＩＬのエッチバックを行う。続いて、バリアメタル膜（例えば、チタンナイトライド）、金属膜（例えば、タングステン）、及びハードマスクＨＭを順に堆積する。これにより、図２３に示す構造となる。
【００７２】
次に、図２４に示すように、パターニングを行って、ソース電極３３、ドレイン電極３５及びバリアメタル層３４、３５を形成する。
【００７３】
次に、図２５に示すように、ソース電極３３、ドレイン電極３５及びバリアメタル層３４、３５をマスクとして、ポリシリコン層４２に不純物（例えば、フッ素）の注入を行う。続いて、注入した不純物の活性化のための熱処理を行う。
【００７４】
次に、図２６に示すように、層間絶縁膜ＩＬを堆積した後、ＣＭＰ（Chemical Mechanical Polishing）を行う。そして、ビア孔のパターニングを行う。ビア孔へ金属膜（例えば、タングステン）を埋め込んでからＣＭＰ（Chemical Mechanical Polishing）を行い、パッド３１、３７を形成する。
【００７５】
この後、既知の方法により、上層のビア、パッド、及び積層メモリセルアレイ１を形成することにより、図２２に示す本実施の形態に係る半導体記憶装置を製造することができる。
【００７６】
［効果］
本実施の形態に係る半導体記憶装置でも、選択トランジスタＱＢと、選択トランジスタＱＢ’とが単一のゲート電極４４を共有している。本実施の形態の半導体記憶装置でも、選択トランジスタＱＢ及び選択トランジスタＱＢ’の安定的な動作を実現することができる。
【００７７】
次に、本実施の形態に係る半導体記憶装置におけるポリシリコン層４２への不純物注入による特性の変化について説明する。図２７及び図２８は、本実施の形態に係る半導体記憶装置の効果を説明するグラフである。
【００７８】
図２７及び図２８は、ゲート幅（ゲート電極４４のＹ方向の幅）２５ｎｍ、高さ２５ｎｍのポリシリコン層４２を有する選択トランジスタＱＢにおいて、ポリシリコン層４２にドーズ量３×１０１４ｃｍ−２のフッ素注入を行った場合と、行っていない場合とのドレイン電流の変化を示している。図２７は、ゲート長（ソース電極３３と、ドレイン電極３５とのＸ方向の間隔）が１μｍの選択トランジスタＱＢ、図２８は、ゲート長が１００ｎｍの選択トランジスタＱＢの結果を示している。また、図２７及び図２８は、フッ素注入を実施した素子と、フッ素注入を実施しない素子とをそれぞれ２０個ずつ測定した結果を示している。
【００７９】
図２７に示すように、ゲート長１μｍの選択トランジスタＱＢでは、フッ素注入により平均的なドレイン電流が約１４％増加する。一方、図２８に示すように、ゲート長１００ｎｍの選択トランジスタＱＢでは、フッ素注入によりドレイン電流が約７％減少する。ゲート長が長い選択トランジスタＱＢでは、ドレイン電流がチャネルの移動度のみに依存し、ゲート長が短い選択トランジスタＱＢでは、ドレイン電流がチャネルの移動度とソース領域・ドレイン領域の寄生抵抗との両方に依存することを考えると、この結果は、フッ素注入によりチャネル移動度は改善（増加）するが、ソース領域・ドレイン領域の寄生抵抗は劣化（増加）することを示唆している。
【００８０】
従って、ゲート長が短い選択トランジスタＱＢでフッ素注入によるドレイン電流改善効果を得るためには、ソース領域・ドレイン領域の寄生抵抗に影響を与えないことが必要とされる。そのため、ポリシリコン層４２のソース領域・ドレイン領域にはフッ素を注入せず、チャネル領域のみにフッ素を注入する必要がある。
【００８１】
なお、フッ素注入によってチャネル移動度が改善するのは、ポリシリコン層４２中及びポリシリコン層４２とゲート酸化膜４３との界面の欠陥がフッ素により修復されるためと考えられる。また、フッ素注入によってソース領域・ドレイン領域の寄生抵抗が劣化するのは、ソース領域・ドレイン領域の不純物の活性化をフッ素が阻害するためだと考えられる。
【００８２】
本実施の形態では、ソース電極３３、ドレイン電極３５及びバリアメタル層３４、３６をマスクとして選択トランジスタＱＢのポリシリコン層４２のみに不純物を注入するため、選択トランジスタＱＢのドレイン電流を大きく改善することができる。また、ポリシリコン層４２のソース領域・ドレイン領域にはフッ素が注入されないため、ソース領域・ドレイン領域の寄生抵抗は増加することがない。そして、不純物注入のマスクとしてソース電極３３、ドレイン電極３５及びバリアメタル層３４、３６を用いているため、マスク形成用のリソグラフィ工程を必要とせず、製造工程にかかるコストを低減することができる。
【００８３】
本実施の形態では、上層の選択トランジスタＱＢのドレイン電流を不純物注入により改善できるため、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’との間のドレイン電流差を低減することができる。不純物注入量を適切に制御すれば、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’との間のドレイン電流差を完全に無くすことも可能である。
【００８４】
選択トランジスタＱＢでは、ポリシリコン層４２の膜厚が薄いほどドレイン電流が減少する。そのため、複数の選択トランジスタＱＢ間でポリシリコン層４２の膜厚にばらつきがあった場合、ドレイン電流値も複数の選択トランジスタＱＢ間でばらつくおそれがある。本実施の形態では、選択トランジスタＱＢのポリシリコン層４２の膜厚が薄いほど、ポリシリコン層４２とゲート酸化膜４３との界面に多くの不純物が到達して、より大きな電流改善効果をもたらす。その結果、複数の選択トランジスタＱＢ間のポリシリコン層４２の膜厚ばらつきに起因するドレイン電流ばらつきを低減することが可能となる。
【００８５】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図２９を参照して説明する。第３の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００８６】
本実施の形態の半導体記憶装置は、上層に設けられる選択トランジスタＱＢと、下層に設けられる選択トランジスタＱＢ’とを、異なる構造のトランジスタで形成する点において、第１の実施の形態と異なる。以下、図２９を参照して、本実施の形態に係る半導体記憶装置の構成を説明する。
【００８７】
［選択トランジスタの構造］
本実施の形態でも、選択トランジスタＱＢ及び選択トランジスタＱＢ’は、Ｚ方向に積層するように形成されるとともに、１つのゲート電極４４を共有している。選択トランジスタＱＢ及び選択トランジスタＱＢ’は、ゲート電極４４を挟んで対称の形状を有するよう構成されている。
【００８８】
ここで、本実施の形態において、上層の選択トランジスタＱＢは、ポリシリコン層４２の上でソース電極３３とドレイン電極３５との間に、応力性絶縁膜４０を有する。応力性絶縁膜４０としては、シリコン窒化膜、シリコン酸化膜などを用いることができる。応力性絶縁膜４０は、選択トランジスタＱＢのソース電極３３とドレイン電極３５との間に、ゲート長方向（Ｘ方向）に伸張性のひずみを生じさせるものでもよいし、ゲート長方向に圧縮性のひずみを生じさせるものでもよい。
【００８９】
選択トランジスタＱＢがｎ型トランジスタである場合、選択トランジスタＱＢのゲート長方向に伸張性のひずみを生じさせる応力性絶縁膜４０を設けることができる。選択トランジスタＱＢがｐ型トランジスタである場合、選択トランジスタＱＢのゲート長方向に圧縮性のひずみを生じさせる応力性絶縁膜４０を設けることができる。
【００９０】
本実施の形態の半導体記憶装置の製造方法は、上述の実施の形態において、ソース電極３３、ドレイン電極３５、バリアメタル層３４、３６を形成した後、応力性絶縁膜４０を堆積し、ＣＭＰ（Chemical Mechanical Polishing）を行う。この他のプロセスは上述の実施の形態の半導体記憶装置と同一である。
【００９１】
また、応力性絶縁膜４０を堆積した後に熱処理を行って、選択トランジスタＱＢのポリシリコン層４２に生じさせるひずみの量を増加させることも可能である。
【００９２】
［効果］
本実施の形態に係る半導体記憶装置でも、選択トランジスタＱＢと、選択トランジスタＱＢ’とが単一のゲート電極４４を共有している。本実施の形態の半導体記憶装置では、選択トランジスタＱＢ及び選択トランジスタＱＢ’の安定的な動作を実現することができる。
【００９３】
本実施の形態の半導体記憶装置では、応力性絶縁膜４０により選択トランジスタＱＢのチャネル領域となるポリシリコン層４２にひずみが発生し、チャネル移動度が向上する。この結果、選択トランジスタＱＢのドレイン電流が増加する。本実施の形態では、上層の選択トランジスタＱＢのドレイン電流を応力性絶縁膜４０により改善できるため、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’との間のドレイン電流差を低減することができる。応力性絶縁膜４０の特性を適切に制御すれば、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’との間のドレイン電流差を完全に無くすことも可能である。
【００９４】
また、本実施の形態の半導体記憶装置の製造方法では、第１又は第２の実施の形態の層間絶縁膜ＩＬを堆積する工程を、応力性絶縁膜４０を堆積する工程に変えるだけなので、新たなプロセス工程の追加を必要とせず、製造工程に必要なコストが増加することがない。
【００９５】
選択トランジスタＱＢ、ＱＢ’ではゲート長（ソース電極とドレイン電極の間隔）が長いほどドレイン電流が減少するため、素子間でゲート長にばらつきがあった場合、ドレイン電流値も素子間でばらついてしまう。本実施の形態の半導体記憶装置では、選択トランジスタＱＢのゲート長が長いほど、応力性絶縁膜４０の体積が大きくなり、より大きな電流改善効果をもたらす。そのため、選択トランジスタＱＢ間のゲート長ばらつきによるドレイン電流ばらつきを低減することが可能である。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９７】
例えば、選択トランジスタＱＢ、ＱＢ’のチャネル及びソース領域・ドレイン領域に不純物を注入してもよい（ｎ型選択トランジスタであればｎ型不純物、ｐ型選択トランジスタであればｐ型不純物）。この場合、いわゆる接合レストランジスタとして動作し、ソース領域・ドレイン領域の寄生抵抗を低減することができる。
【００９８】
また、選択トランジスタ層ＨＵに選択トランジスタを複数積層していく場合、上層の選択トランジスタほど作製プロセス中に受ける熱負荷が少ない。そのため、上層の選択トランジスタほどチャネル領域となるポリシリコン層の結晶性が低く、ドレイン電流が小さくなってしまうおそれがある。上述の実施の形態の半導体記憶装置において、上層の選択トランジスタＱＢのゲート長を下層の選択トランジスタＱＢ’よりも短くする、又は上層の選択トランジスタＱＢのゲート幅を下層の選択トランジスタＱＢ’よりも長くすることにより、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’の電流差を低減することができる。ゲート長とゲート幅とを適切に制御すれば、上層の選択トランジスタＱＢと下層の選択トランジスタＱＢ’の電流差を完全に無くすことも可能である。
【００９９】
上述の実施の形態は、ビット線ＢＬに接続されるビット線選択トランジスタＱＢを例にして説明したが、この構成をワード線選択トランジスタＱＷに適用することもできる。異なるセルアレイ層ＭＡに設けられたワード線ＷＬが共通に接続されている場合には、ワード線選択トランジスタＱＷは、比較例のように単独に構成されていてもよい。
【符号の説明】
【０１００】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＥＬ・・・電極。
【図１】
2015159260.tif 000003
【図２】
2015159260.tif 000004
【図３】
2015159260.tif 000005
【図４】
2015159260.tif 000006
【図５】
2015159260.tif 000007
【図６】
2015159260.tif 000008
【図７】
2015159260.tif 000009
【図８】
2015159260.tif 000010
【図９】
2015159260.tif 000011
【図１０】
2015159260.tif 000012
【図１１】
2015159260.tif 000013
【図１２】
2015159260.tif 000014
【図１３】
2015159260.tif 000015
【図１４】
2015159260.tif 000016
【図１５】
2015159260.tif 000017
【図１６】
2015159260.tif 000018
【図１７】
2015159260.tif 000019
【図１８】
2015159260.tif 000020
【図１９】
2015159260.tif 000021
【図２０】
2015159260.tif 000022
【図２１】
2015159260.tif 000023
【図２２】
2015159260.tif 000024
【図２３】
2015159260.tif 000025
【図２４】
2015159260.tif 000026
【図２５】
2015159260.tif 000027
【図２６】
2015159260.tif 000028
【図２７】
2015159260.tif 000029
【図２８】
2015159260.tif 000030
【図２９】
2015159260.tif 000031