(57)【要約】【課題】スイッチング素子のゲートに定格以上の電位が加わる可能性があるという課題や、スイッチング素子が導通から遮断に変化する際の制御信号の波形が緩やかに変化するため、損失が大きいという課題を解決する。【解決手段】本発明のスイッチング素子用ゲート電圧駆動回路は、スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、正負が反転する電圧を生成する制御電圧生成回路と、負電位印加用キャパシタと、負電位印加用キャパシタの電極間に所定の期間、一定の電圧を印加するキャパシタ印加回路と、スイッチングトランジスタのゲート電極とソース電極間に接続されたVgs制限回路と、を備えたことを特徴とする。【選択図】図４
2015037226.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
正負が反転する電圧を生成する制御電圧生成回路と、
負電位印加用キャパシタと、
前記負電位印加用キャパシタの電極間に所定の期間、一定の電圧を印加するキャパシタ印加回路と、
前記スイッチングトランジスタのゲート電極とソース電極間に接続されたVgs制限回路と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
【請求項２】
前記Vgs制限回路が、ツェナーダイオードを備えることを特徴とする請求項１に記載のスイッチング素子用ゲート電圧駆動回路。
【請求項３】
前記キャパシタ印加回路が、直列に接続したダイオードとツェナーダイオードを備えることを特徴とする請求項１又は２のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。
【請求項４】
前記Vgs制限回路に流れる電流を制限する電流制限回路をさらに備えたことを特徴とする請求項1から３のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。
【請求項５】
前記電流制限回路が、ツェナーダイオードを備えることを特徴とする請求項４に記載のスイッチング素子用ゲート電圧駆動回路。
【請求項６】
前記電流制限回路が、前記ツェナーダイオードと並列に接続した抵抗を備えることを特徴とする請求項５に記載のスイッチング素子用ゲート電圧駆動回路。
【請求項７】
前記制御電圧生成回路が、トランスを備えたことを特徴とする請求項１から６のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。
【請求項８】
前記トランスは減極性であることを特徴とする請求項7に記載のスイッチング素子用ゲート電圧駆動回路。
【請求項９】
前記制御電圧生成回路が、第２の負電位印加用キャパシタを備えたことを特徴とする請求項１から６のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。
【請求項１０】
前記制御電圧生成回路が、さらに逆相の制御信号φ1とφ2で制御される複数のスイッチ素子を備えたことを特徴とする請求項９に記載のスイッチング素子用ゲート電圧駆動回路。
【請求項１１】
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
一次側が制御信号により電流の導通と遮断が制御される減極性トランスと、
前記減極性トランスの二次側の一方の端子に一端が接続された負電位印加用キャパシタと、
前記減極性トランスと前記負電位印加用キャパシタが接続された節点にカソードが接続されたダイオードと、
前記ダイオードのアノードと前記負電位印加用キャパシタの他端に接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点にカソードが接続されたVgs制限用ツェナーダイオードと、
前記Vgs制限用ツェナーダイオードのアノードと前記減極性トランスの他方の端子に接続された電流制限用ツェナーダイオードと、
前記電流制限用ツェナーダイオードの両端に並列に接続された抵抗と、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
【請求項１２】
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
一次側が制御信号により電流の導通と遮断が制御される減極性トランスと、
前記減極性トランスの二次側の一方の端子に一端が接続された負電位印加用キャパシタと、
前記減極性トランスと前記負電位印加用キャパシタが接続された節点にカソードが接続されたダイオードと、
前記ダイオードのアノードと前記負電位印加用キャパシタの他端に接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点と前記減極性トランスの二次側の他方の端子に接続されたVgs制限用ツェナーダイオードと、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
【請求項１３】
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
定電圧電源に、一端が接続された第１のスイッチと、
接地電位に、一端が接続された第２のスイッチと、
前記第1のスイッチの他端に、一端が接続された第３のスイッチと、
前記第２のスイッチの他端に、一端が接続された第４のスイッチと、
前記第１のスイッチの他端に、一端が接続された第５のスイッチと、
前記第２のスイッチの他端に、一端が接続された第６のスイッチと、
前記第５にスイッチの他端と前記第６のスイッチの他端に、一端が接続された負電位印加用キャパシタと、
前記負電位印加用キャパシタの一端にカソードが接続されたダイオードと、
前記負電位印加用キャパシタの他端と、前記ダイオードのアノードに接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点と、前記第３のスイッチの他端と前記第４のスイッチの他端に、アノードが接続されたVgs制限用ツェナーダイオードと、
前記第１のスイッチの他端と、前記第２のスイッチの他端に接続された第２の負電位印加用キャパシタと、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御回路に用いられるスイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
モータ駆動用のインバータや、太陽光発電装置のパワーコンディショナーなどスイッチング素子を用いた電力制御回路はその電力効率の高さから現在、広く用いられている。さらに、地球温暖化防止や東日本大震災後のエネルギー不足の解決のため、電力制御回路の更なる高効率化が強く望まれている。
【０００３】
省電力化を実現する鍵として電力制御回路にシリコンカーバイド（以下、「SiC」という。) や窒化ガリウム (以下、「GaN」という。) などのワイドギャップ半導体の利用が期待されている。GaNよりも実用化が早いと考えられるSiC半導体は、絶縁破壊電圧がシリコン半導体に対して約10倍、熱伝導率が約3倍である。このためSiCを用いてスイッチング素子を実現すれば、シリコン半導体の限界値を超えた低オン抵抗を実現することが出来る。さらに、低いオン抵抗により電力損失を減らせるうえに高温動作も可能であるため装置の小型化も期待できる。しかし、SiC半導体は製造上の困難さからまだ実用化されているとは言い難い。現在では、素子メーカからの量産がようやく始まりつつある状況である。
【０００４】
SiCを用いた素子のうち、ダイオードと接合ゲート型電界効果トランジスタ(以下、「JFET」という。) の開発が先行しており、スイッチング素子の本命として期待されている金属-酸化物-半導体電界効果型トランジスタ (以下、「MOSFET」という。) の開発は遅れている。その中でノーマリオン型の素子であるSiC-静電誘導型トランジスタ(以下、「SIT」という。) の開発が先行している。SiC-SITはSiC中の不純物拡散係数を極めて低くできるため低オン抵抗化に適している。一般にノーマリオン型のスイッチング素子は安全確保が難しいことから電力制御回路への応用は適さないといわれている。これは、ノーマリオン型のスイッチング素子は、入力信号が零（ゲート・ソース間電圧が０V）であるときにスイッチが導通状態となるため、ノーマリオン型の素子を用いてブリッジ回路を構成した場合、スイッチング素子への入力信号がない電源の正負の端子が短絡されるためである。
【０００５】
そのため、ノーマリオン型の素子を電力制御回路に応用するためにはノーマリオン型のスイッチング素子を安全に駆動するための駆動回路が必要となる。Siを用いたMOSFETや絶縁ゲート型バイポーラトランジスタ(以下、「IGBT」という。)  などのスイッチング素子であっても駆動回路は必要であるため、これまでにも駆動回路の開発・提案は数多くなされている。しかし、ノーマリオン型のスイッチング素子に用いることが出来る駆動回路の提案は少ない。
【０００６】
ノーマリオン型のSiC-JFETスイッチング素子への応用を想定した駆動回路が非特許文献１に開示されている。これは、加極性トランスを用いて正の単電源から負電源を生成してゲート-ソース間に印加する回路であり、ノーマリオン型のスイッチング素子を遮断することが出来る。
【０００７】
図１は非特許文献１に記載されたゲート駆動回路の回路図である。回路シミュレーションを行うために、ASIC部分をトランスと接地間に設けたMOSトランジスタM1で代用した回路を図２に示す。M1のゲートに加える制御信号電位Vcntと、出力としてスイッチング素子M0のゲート・ソース間に加わる電圧Vgsのシミュレーション結果を図３に示す。Vcntが十分大きく、M1が導通するとき、Vgsは負の電圧となりM0は遮断する。一方、Vcntが0となり、M1が遮断する期間のうち、回路定数に依存する一定の期間のみM0は導通する。
【０００８】
次に、このゲート駆動回路の動作を詳細に説明する。まず、時刻t0にM1が短絡すると、トランスの1次側の巻線にVinが加わり、トランスの2次側巻線には逆の極性の電圧Vsが生じる。この時M0のゲート・ソース間に存在する寄生ダイオードには逆方向電圧が加わり、電流Isは流れずトランスにエネルギーが蓄積される。Vgsは負となり、M0がノーマリオンの場合しきい値電圧Vthは負であるが、Vsが十分低い負の値であればM0は遮断する。
【０００９】
この場合、時刻t0にM1が短絡した瞬間、トランスの2次側巻線には瞬間的に大きな電流が流れ、瞬時的にはM0のゲートに絶対値の大きい負の電圧が加わることがあり、許容できる定格電圧を超える可能性があるという問題がある。
【００１０】
次に、時刻t1においてM1が遮断されると、トランスに蓄えられたエネルギーにより図２中に示す向きにIsが流れる。このときVgs は、M0のゲート・ソース間に存在する寄生ダイオードの順方向電圧となり、M0が導通するとともに、C１には -(VD1+|VZ1|)が充電される。
【００１１】
Isは時間とともに減少し時刻t2に０となる。このときVgsとC１の両端の電圧は異なるため、次の瞬間からトランスの２次側の巻き線には逆向きの電流が流れVgsは低下する。この電荷の移動は、制御対象となるスイッチングトランジスタM0のゲート・ソース間容量およびトランスの２次側インダクタの値に依存して流れるため、図３に示すような傾きを持ってVgsが低下する。
【００１２】
VgsがM0のしきい電圧を下回るまでM0は導通状態であり、Vgsがしきい電圧を下回ったときにM0は遮断する。理想的には、スイッチング素子は完全に遮断または導通している際には電力を消費しない。これは遮断時にはスイッチング素子を流れる電流が０となり、導通時にはスイッチ両端の電圧が０となるためである。
【００１３】
しかし、スイッチ素子が導通状態から遮断状態に遷移する間には、流れる電流とスイッチ両端の電圧が非零となる時間が存在し、その期間電力を消費する。この損失は「スイッチング損失」と呼ばれる。上述した従来のゲート駆動回路ではVgsが緩やかに遷移するため、スイッチング素子が導通から遮断へ遷移する時間が長くなる。このため、スイッチング素子のスイッチング損失が大きくなってしまうという問題もある。また、駆動対象となるスイッチング素子が導通する時間が回路定数に依存するため、回路定数を選択することによりデューティ比の最大値などを決定しようとすると、設計が困難になるという課題もある。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】R.Kelley, M.S.Mazzola, “SiC JFET gate driver design for use in DC/DCconverters” Proc. of IEEE Applied Power Electronics Conference and Exposition,2006
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上説明したように、非特許文献１に記載のゲート駆動回路では、スイッチング素子のゲートに定格以上の電位が加わる可能性があるという課題や、スイッチング素子が導通から遮断に変化する際の制御信号の波形が緩やかに変化するため、損失が大きいという課題がある。
【課題を解決するための手段】
【００１６】
本発明のスイッチング素子用ゲート電圧駆動回路は、スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、正負が反転する電圧を生成する制御電圧生成回路と、負電位印加用キャパシタと、負電位印加用キャパシタの電極間に所定の期間、一定の電圧を印加するキャパシタ印加回路と、スイッチングトランジスタのゲート電極とソース電極間に接続されたVgs制限回路と、を備えたことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、スイッチングトランジスタのゲート電位に定格以上の電圧が印加されない、またスイッチングトランジスタが導通から遮断に変化する際の制御信号の波形が速やかに変化するため、損失が小さいというような効果がある。
【図面の簡単な説明】
【００１８】
【図１】は、非特許文献1に記載の従来技術によるゲート駆動回路の回路図である。
【図２】は、非特許文献1に記載のゲート駆動回路を基にした、従来技術によるゲート駆動回路のシミュレーション用回路である。
【図３】は、図２に示す従来技術によるゲート駆動回路のVcnt、Vgsシミュレーション波形を示すグラフである。
【図４】は、本発明によるスイッチング素子用ゲート駆動回路の実施の形態を説明するための回路図である。
【図５】は、本発明によるスイッチング素子用ゲート駆動回路の実施例１を説明するための回路図である。
【図６】は、本発明によるスイッチング素子用ゲート駆動回路の実施例１を説明するためのシミュレーション波形を示した図である。
【図７】は、本発明によるスイッチング素子用ゲート駆動回路の実施例1を説明するためのVgsシミュレーション波形を示した図であり、従来技術によるシミュレーション波形と対比して示している。
【図８】は、本発明によるスイッチング素子用ゲート駆動回路の実施例２を説明するための回路図である。
【図９】は、本発明によるスイッチング素子用ゲート駆動回路の実施例２を説明するためのシミュレーション波形を示した図である。
【図１０】は、本発明によるスイッチング素子用ゲート駆動回路の実施例３を説明するための回路図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態について詳細に説明する。
【００２０】
本発明によるスイッチング素子用ゲート駆動回路の模式的な回路図を図４に示す。定電圧源６に接続された制御電圧生成回路１は、内部で生成される又は外部から与えられる制御信号により、正負が反転する電圧Vsを節点N1、N2間に出力する。節点N1は電流制限回路５を介して、出力端子OUTGに接続されている。一方節点N2は負電位印加用キャパシタ２とキャパシタ印加回路３の並列回路を介して出力端子OUTSに接続されている。またVgs制限回路４がOUTGとOUTS間に接続されている。実際にスイッチング素子の駆動回路として使用する場合には、OUTGはスイッチング素子であるスイッチングトランジスタ７のゲートGに接続されるとともに、OUTSはスイッチングトランジスタ7のソースSに接続される。ここで電流制限回路５、Vgs制限回路４、キャパシタ印加回路３はそれぞれ、所定の電流-電圧特性を有し、所定の値以上の順方向及び逆方向電流が流れるとき、ほぼ一定の電圧を示すような、電圧制限特性を有する回路である。特にキャパシタ印加回路３は順方向には所定の電流値以上で一定の電圧を示すが、逆方向の電流は流さないような整流性のある回路である。また、許容できる電流やスイッチング動作のサイクルによっては電流制限回路５は必ずしも必要ではなく、節点N1が直接出力端子OUTGと直結されていてもよい。スイッチングトランジスタのゲートに安定動作のために直列に接続する抵抗素子や寄生抵抗で代用することも可能である。
【００２１】
Vｓが負から正に転じた場合には、N1の電位がN2の電位よりも大きくなり、N1から電流制限回路５、Vgs制限回路４、キャパシタ印加回路３を介してN2に電流Iｓが流れる。Isがこの方向に流れるときVgs制限回路４の両端には所定の電圧が生じ、その電圧がスイッチングトランジスタ７のゲート・ソース間に印加される。ゲート・ソース間電圧Vgsがスイッチングトランジスタ７のしきい値電圧Vthより大きければ、スイッチングトランジスタ７は導通状態となる。同時にキャパシタ印加回路３にIｓが流れることにより、その両端に所定の電圧が生じ、負電位印加用キャパシタ２の両端にその電位が加わり、キャパシタの容量に応じた電荷が蓄えられる。
【００２２】
一方、Vsが正から負に転じた場合には、キャパシタ印加回路３の整流性により、キャパシタ印加回路３を介した電流は流れず、負電位印加用キャパシタ２からVgs制限回路４、電流制限回路５を介して放電電流が流れる。Vgs制限回路４の両端には逆方向の電流に応じた電圧が生じ、その電圧がスイッチングトランジスタ７のゲート・ソース間に印加される。この場合、ソース電位のほうが高いため、Vgsは負の値となり、スイッチングトランジスタ７のしきい値電圧Vthよりも低く設定することで、スイッチングトランジスタ７を遮断することができる。スイッチングトランジスタ７がノーマリオンの場合、Vthは負の値を持つため、十分低く設定する必要がある。
【００２３】
ここで、スイッチングトランジスタとしては、ジャンクションゲート型電界効果型トランジスタ（以下、「J-FET」という。）、金属半導体接合型電界効果型トランジスタ、（以下「MESFET」という。）、静電誘導型トランジスタ(以下、「SIT」という。）、MOSFETなど種々のトランジスタを用いることができる。
【実施例１】
【００２４】
以下に、本発明の実施例について図面を参照しながら詳細に説明する。
【００２５】
図５に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例においては、制御電圧生成回路は減極性トランスT1と1次側に接続された制御用のスイッチとして働くMOSFET M1で構成されている。またキャパシタ印加回路は通常のダイオードD1とツェナーダイオードZ1を直列接続回路である。Vgs制限回路はツェナーダイオードZ3である。さらに、電流制限回路はツェナーダイオードZ2と抵抗R1の並列接続回路である。ここでR1の抵抗値は、通常のバイアス状態で流れる電流がZ2に流れる電流に比べ小さい電流となる程度の比較的大きな抵抗である。
【００２６】
本実施例の動作を、図６のシミュレーション波形により説明する。外部から与えられる制御信号の電位Vcntの立ち上がり時T0において、MOSFET M1が導通しトランスT1の１次側の巻線に定電源の電圧Vinが印加され、1次側電流Ipが流れる。同時に２次側巻線には励磁電流Isが発生し、電圧Vsが生じる。ツェナーダイオードZ2、ツェナーダイオードZ3の順方向、ツェナーダイオードZ1の逆方向、及びダイオードD1の順方向に流れる。
【００２７】
このとき、ツェナーダイオードZ3は順方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位VgsはZ3の順方向電圧となる。M0がノーマリオンのトランジスタであればしきい値電圧Vthは負であるので、十分に導通状態となる。また、負電位印加用キャパシタC1の端子間にはダイオードD1の順方向電圧とツェナーダイオードZ1のツェナー電圧の和VD1+｜VZ1｜が印加され、C1の容量に応じた電荷が充電される。このときC1のトランス側の端子が負であり、スイッチングトランジスタM0側の端子が正である。
【００２８】
ここで、制御信号の切り替え時間（立上りから立下りまでの時間）によっては、その後Isが減少し、ゼロとなる場合がある。その場合、M0のゲートからトランスへ向けてはツェナーダイオードZ2の逆方向となるためツェナー電圧以下の電位差では、抵抗R1の値に応じた電流により緩やかにVgsが減少する。制御信号の切り替え時間に応じてR1の抵抗値を大きく設定することでVgsの減少を防ぐことができ、導通状態を維持することができる。
【００２９】
次に、時刻T1において、Vcntが立下り、MOSFET M1が遮断すると、Ipはゼロとなる。同時に２次側の巻線に逆方向の励磁電流が発生するため、Isは負の値となる。しかし、ダイオードD1は逆方向バイアスとなるため、D1及びツェナーダイオードZ1には電流は流れない。その代りに、負電位印加用キャパシタ C1に蓄えられた電荷が、ツェナーダイオードZ3、ツェナーダイオードZ2の逆方向に流れ、それぞれの両端にはZ3、Z2のツェナー電圧が生じる。このとき、ツェナーダイオードZ3は逆方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位Vgsは負の値であるZ3のツェナー電圧に制限され、定格を超えることはない。Vthは負であるが、ツェナー電圧をVthよりも低く設定しておけばM0は十分遮断する。C1の容量が放電電流で流れる電荷に比較して十分に大きい場合はその両端の電圧の低下は少なく、ほぼD1の順方向電圧とZ1のツェナー電圧の和に等しい電圧VD1+｜VZ1｜を維持する。
【００３０】
トランスに蓄えられたエネルギーが消費されると、Isの絶対値は減少し、やがて時刻t2においてゼロとなる。その後、スイッチングトランジスタM0のゲート-ソース間電位VgsはC1の両端の電圧-（VD1+｜VZ1｜）になるように変化し、その速度はM0のゲート・ソース間容量Cgsと抵抗R1で決まるが、CgsがC1よりも小さく設定することで、短時間で変化する。-（VD1+｜VZ1｜）をM0のしきい値電圧Vthより十分に低く設定しておくことで、M0は十分に遮断する。
【００３１】
図7に従来技術と比較して本実施例のVgs波形を示す。図7の上段が本実施例によるVgs波形であり、下段が従来技術のVgs波形である。比較のためにVgsの立ち上がり時間をそろえている。制御信号の切り替えに伴い、本実施例のVgs波形は急峻に立上がり、立下がりが行われている。一方、従来技術のVgsの立下がりはIｓがゼロとなる時間に起こり、回路定数に依存する傾きで低下する。本比較によれば、Vth付近で本提案回路は従来技術の回路の約25倍の傾きを有する。従って、本発明によれば、過渡時間によるスイッチング損失が少ないということができる。
【００３２】
以上、説明したように本実施例によれば、スイッチングトランジスタのゲート・ソース間電圧の定格を超えることもなく、導通、遮断それぞれの状態の過渡時間を少なくすることで、損失の少ない、安定なスイッチング素子の制御が可能となる。
【実施例２】
【００３３】
以下に、本発明の別な実施例について図面を参照しながら詳細に説明する。
【００３４】
図８に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例においては、実施例１と比較して、電流制限回路５を設けていない。
【００３５】
本実施例の動作を、図９のシミュレーション波形により説明する。比較のため、ツェナーダイオードZ2を設けた場合と合わせて記載している。外部から与えられる制御信号の電位Vcntの立ち上がり時T0において、２次側巻線には励磁電流Isが発生し、ツェナーダイオードZ3の順方向、ツェナーダイオードZ1の逆方向、及びダイオードD1の順方向に流れる。IsはツェナーダイオードZ2が接続されている場合に比べて大きな値となり、また時間経過に対する減少する量も大きい。しかしながら、制御信号の切り替え時間を短くしておけば、この間はスイッチングトランジスタの導通を維持する。
【００３６】
実施例1と同様に、ツェナーダイオードZ3は順方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位VgsはZ3の順方向電圧となり、M0は十分に導通状態となる。また、負電位印加用キャパシタC1の端子間にはダイオードD1の順方向電圧とツェナーダイオードZ2のツェナー電圧の和VD1+｜VZ1｜が印加され、C1の容量に応じた電荷が充電される。
【００３７】
次に、時刻T1において、Vcntが立下り、MOSFET M1が遮断すると、２次側の巻線に逆方向の励磁電流が発生し、負電位印加用キャパシタ C1に蓄えられた電荷が、ツェナーダイオードZ3の逆方向に流れ、両端にはZ3のツェナー電圧が生じる。このとき、ツェナーダイオードZ3は逆方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位Vgsは負の値であるZ3のツェナー電圧に制限され、定格を超えることはない。Vthは負であるが、ツェナー電圧をVthよりも低く設定しておけばM0は十分遮断する。実施例1の場合と同様に十分なスイッチングトランジスタの制御が可能である。
【実施例３】
【００３８】
以下に、本発明のトランスを使用しない実施例について説明する。
【００３９】
図１０に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例において制御電圧生成回路は、トランスを用いず、キャパシタと、逆相信号であるφ1とφ2により制御されるスイッチ素子により構成されている。
【００４０】
Vinは定電圧源のDC電圧であり、点線の矩形で示される制御電圧生成回路に入力されている。制御電圧生成回路は第2の負電位印加用キャパシタC2と6個のスイッチ素子を備えている。スイッチング素子SW1とSW2はVinと接地電位をそれぞれ制御電圧生成回路に印加するためのスイッチ素子であり、SW3〜SW6はキャパシタC2とキャパシタ印加回路すなわちツェナーダイオードZ3及びVgs制限回路すなわちダイオードD1とツェナーダイオードZ1の直列接続回路との接続を、反転するためのスイッチ素子である。
【００４１】
またφ1とφ2はそれぞれパルス信号であり、φ1とφ2は相補信号である。つまりφ1とφ2は電位が反転した信号である。SW1、SW2、SW3、SW6の4つのスイッチ素子はφ1で制御され、SW4とSW5の2つのスイッチ素子はφ2で制御される。すなわち、SW1、SW2、SW3、SW6が閉のときはSW4、SW5は開であり、SW1、SW2、SW3、SW6が開のときはSW4、SW5は閉である。
【００４２】
SW1、SW2、SW3、SW6が閉で、SW4、SW5が開のとき、節点N1とN2の間にはVinが印加され、ツェナーダイオードZ3は順方向、ツェナーダイオードZ1には逆方向、ダイオードD1には順方向の電圧が加わり、電圧に応じた電流が流れる。同時にキャパシタC1にはD1の順方向電圧とZ1のツェナー電圧の和に等しい電圧VD1+｜VZ1｜が印加され、またスイッチングトランジスタのVgsには、Z1の順方向電圧が印加され、スイッチングトランジスタは導通する。
【００４３】
次にSW1、SW2、SW3、SW6が開で、SW4、SW5が閉のとき、外部からの電位の接続は遮断され、内部のキャパシタC2に蓄えられたVinの電圧が逆転し、節点N1とN2の間には-Vinが印加され、ツェナーダイオードZ3は逆方向、ツェナーダイオードZ1には順方向、ダイオードD1には逆方向の電圧が加わる。D1に逆方向電流が流れないため、キャパシタC1に蓄えられていた電荷が放電され、スイッチングトランジスタのVgsには、Z3のツェナー電圧が印加され、Vthよりも低ければスイッチングトランジスタは遮断する。C2の容量を十分大きくすることで、切り替え時間が短ければN1、N2には十分な電位差を与え続けることができ、安定した動作が可能である。
【００４４】
本実施例では、トランスを使う必要がなく、実施例1及び2よりも、小型化が可能であり、製造コストも低くすることができる。
【産業上の利用可能性】
【００４５】
本発明によるスイッチング素子用ゲート駆動回路は、ノーマリオン型のスイッチングトランジスタを安定して制御することができる。またノーマリオン型に限定することなく、ノーマリオフ型のスイッチングトランジスタの制御にも用いることが可能であり、JFETに限らず、MOSFETやSIT、IGBTに適用することも可能であり、トランジスタ材料もSiCやGaN、Siやその他の化合物半導体材料のトランジスタへも適用が可能である。
【符号の説明】
【００４６】
１    制御電圧生成回路
２    負電位印加用キャパシタ
３    キャパシタ印加用回路
４    Vgs制限回路
５    電流制限回路
６    定電圧源
７    スイッチングトランジスタ
【図１】
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【図２】
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【図４】
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【図５】
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【図８】
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【図１０】
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【図３】
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【図６】
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【図７】
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【図９】
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