(57)【要約】      （修正有）【課題】新規構造の画素部を提供する。【解決手段】画素部は、第１のトランジスタのチャネル形成領域を有する第１の半導体層と、第２のトランジスタのチャネル形成領域を有する第２の半導体層と、第１のトランジスタのゲート電極として機能する領域を有する第１の導電層と、第２のトランジスタのゲート電極として機能する領域を有する第２の導電層と、第１の配線として機能する領域を有し、且つ第１の導電層と電気的に接続された第３の導電層と、第２の配線として機能する領域を有し、且つ第１の半導体層と電気的に接続された第４の導電層と、第１の半導体層及び第２の導電層と電気的に接続された第５の導電層と、第２の半導体層と電気的に接続された第６の導電層と、第２の半導体層と電気的に接続された第７の導電層と、画素電極４３として機能する領域を有し、且つ第７の導電層と電気的に接続された第８の導電層と、を有する。【選択図】図２８
2015007779.tif 000002
【特許請求の範囲】
【請求項１】
画素部を有し、
前記画素部は、トランジスタと、前記トランジスタと電気的に接続されている画素電極と、導電膜と、第１及び第２の絶縁膜と、を有し、
前記トランジスタは、半導体層と、第１のゲート電極と、第２のゲート電極と、ソース電極又はドレイン電極と、を有し、
前記半導体層は、第１のチャネル形成領域と、第２のチャネル形成領域と、を有し、
前記第１のゲート電極は、前記第１のチャネル形成領域と重なる領域を有し、
前記第２のゲート電極は、前記第２のチャネル形成領域と重なる領域を有し、
前記ソース電極又はドレイン電極は、前記第２のゲート電極を介して前記第２のチャネル形成領域と重なる領域を有し、
前記第１の絶縁膜は、前記ソース電極又はドレイン電極上方に設けられ、
前記導電膜は、前記第１の絶縁膜上方に設けられ、
前記導電膜は、前記ソース電極又はドレイン電極を介して前記第２のゲート電極と重なる領域を有し、
前記第２の絶縁膜は、前記導電膜上方に設けられ、
前記画素電極は、前記第２の絶縁膜上方に設けられていることを特徴とする表示装置。
【請求項２】
請求項１において、
前記画素部は、液晶と、対向電極と、を有し、
前記液晶は、前記画素電極と前記対向電極との間に設けられていることを特徴とする表示装置。
【請求項３】
請求項１乃至請求項３のいずれか一項に記載の表示装置と、
操作スイッチ、音声入力部、受像部、又はバッテリと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータのシリアル−パラレル変換を行うデジタルデータ分割回路（
Ｓｅｒｉａｌ−ｔｏ−Ｐａｒａｌｌｅｌ  Ｃｏｎｖｅｒｓｉｏｎ  Ｃｉｒｃｕｉｔ：ＳＰ
Ｃ）に関する。また本発明は、そのデジタルデータ分割回路を有する半導体装置に関する
。
【背景技術】
【０００２】
デジタルデータを入力信号とする半導体装置の一例として、アクティブマトリクス型の
液晶表示装置がある。近年、アクティブマトリクス型液晶表示装置は、多結晶シリコンに
よって形成された複数のＴＦＴ（薄膜トランジスタ）によって構成され、画像を表示する
アクティブマトリクス回路と駆動回路とが一体形成されるようになってきている。
【０００３】
デジタルデータ分割回路は、入力信号となるデジタルデータ（以下、入力デジタルデー
タ）の入力を受け、その入力デジタルデータのパルス長を時間伸長（何倍に伸長しても良
いが、ａ倍（ａは２以上の自然数）に伸長するのが最も一般的である）した修正デジタル
データを、アクティブマトリクス型液晶表示装置のソース信号線駆動回路に入力する。入
力デジタルデータのパルス長をａ倍に時間伸長するということは、言い換えれば、入力デ
ジタルデータの周波数を１／ａ倍に落とすことである。
【０００４】
デジタルデータ分割回路は、次のような意義を有している。つまり、アクティブマトリ
クス型液晶表示装置に入力されるデジタルデータは、数１０ＭＨｚであるのが通常である
が、近年の高精細・高解像度・多階調の要求に対して、百数１０ＭＨｚのものが一般化す
る可能性もある。
【０００５】
しかし、このような高周波数のデジタルデータの処理を行うには、アクティブマトリク
ス型液晶表示装置内のソース信号線駆動回路中のＴＦＴの性能は十分ではなく、動作が不
可能か、または信頼性の上で難があった。そこで、ソース信号線駆動回路が完全に動作可
能な程度にまで入力デジタル信号の周波数を落とすことが不可欠であり、デジタルデータ
分割回路が入力デジタルデータの周波数を落とすという役割を担っている。なお、デジタ
ルデータ分割回路は、ソース信号線駆動回路と比較して回路の規模が小さく、回路内を流
れるクロック信号の“なまり”（クロック信号のパルスの立ち上がり時または立ち下がり
時の信号遅延）も小さいので、高速駆動が可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、デジタルデータ分割回路は、ソース信号線駆動回路等に比較して高速
駆動が可能であるが、近年の高精細・高解像度・多階調の要求に対して、その高速動作の
信頼性・安定性の面では少々難があった。
【０００７】
従来本出願人が用いてきたデジタルデータ分割回路の一例としては、本出願人による特
許出願である特願平９−３５６２３８号（特開平１１−２３１７９８号）に記載のデジタ
ルデータ分割回路がある。
【０００８】
前記特許出願に係るデジタルデータ分割回路は、入力デジタルデータの周波数と同じ周
波数のクロック信号がその動作にとって必要であった。例えば、前記特許出願に係るデジ
タルデータ分割回路には、シリアルに入力される８０ＭＨｚのデジタルデータを、８個の
パラレルなデジタルデータに変換するために、８０ＭＨｚのクロック信号が常時供給され
ており、その動作の消費電力、安定性、信頼性等に問題があった。
【課題を解決するための手段】
【０００９】
そこで、本発明は上述の問題に鑑みてなされたものであり、消費電力、安定性、信頼性
に優れた新規なデジタルデータ分割回路を提供するものである。
【００１０】
以下に本発明のデジタルデータ分割回路およびそれを用いた半導体表示装置の構成につ
いて述べる。
【００１１】
本発明によると、  ｍＨｚでシリアルに入力されるデジタルデータを、２y個のパラレ
ルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデジタルデータ分割回路におい
て（ｍは正数、ｙは自然数）、  （ｍ／２）Ｈｚ以下の複数のクロック信号によって動作
することを特徴とするデジタルデータ分割回路が提供される。
【００１２】
このように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの１／２
以下の周波数のクロック信号で動作が可能である。
【００１３】
なお、本明細書においては、クロック信号やデジタル信号の周波数を規定することが多
いが、これらの周波数はおおよその周波数であり、均等な周波数が含まれるものとする。
【００１４】
また、本発明によると、  ｍＨｚでシリアルに入力されるデジタルデータを、２y個の
パラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデジタルデータ分割回路
において（ｍは正数、ｙは自然数）、  （ｍ／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数
のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される
。
【００１５】
また、本発明によると、  ｍＨｚでシリアルに入力されるｘビットデジタルデータの各
ビットデジタルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換
し出力するデジタルデータ分割回路において（ｍは正数、ｘおよびｙは自然数）、  前記
デジタルデータ分割回路は、ｘビットデジタルデータの各ビットデジタルデータが入力さ
れるｘ個のＳＰＣ／ｂｉｔ回路を有しており、  前記ＳＰＣ／ｂｉｔ回路は、第１から第
ｙステージ回路を有しており、  前記第ｙステージ回路は、２y-1個のシリアルに入力さ
れる前記各ビットデジタルデータの周波数を１／２にし、かつ２y個のパラレルなビット
デジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
【００１６】
また、本発明によると、  ｍＨｚでシリアルに入力されるｘビットデジタルデータの各
ビットデジタルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換
し出力するデジタルデータ分割回路において（ｍは正数、ｘおよびｙは自然数）、  前記
デジタルデータ分割回路は、ｘビットデジタルデータの各ビットデジタルデータが入力さ
れるｘ個のＳＰＣ／ｂｉｔ回路を有しており、  前記ＳＰＣ／ｂｉｔ回路は、数式（１）
で表される個数の基本ユニットを有しており、  前記数式（１）で表される個数の基本ユ
ニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を１／２にし、かつ
前記２個のパラレルなデジタルデータに変換することを特徴とするデジタルデータ分割回
路が提供される。
【００１７】
また、本発明によると、  画素ＴＦＴがマトリクス状に配置されたアクティブマトリク
ス回路と、  前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、  ｍＨｚでシリアルに入力されるデジタルデータを、２y個のパラ
レルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデジタルデータ分割回路（ｍ
は正数、ｙは自然数）と、を有するアクティブマトリクス型表示装置であって、  （ｍ／
２）Ｈｚ以下の複数のクロック信号によって動作することを特徴とするアクティブマトリ
クス型表示装置が提供される。
【００１８】
また、本発明によると、  画素ＴＦＴがマトリクス状に配置されたアクティブマトリク
ス回路と、  前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、  ｍＨｚでシリアルに入力されるデジタルデータを、２y個のパラ
レルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデジタルデータ分割回路（ｍ
は正数、ｙは自然数）と、を有するアクティブマトリクス型表示装置であって、  （ｍ／
２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数のクロック信号によって動作することを特徴と
するアクティブマトリクス型表示装置が提供される。
【００１９】
また、本発明によると、  画素ＴＦＴがマトリクス状に配置されたアクティブマトリク
ス回路と、  前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、  ｍＨｚでシリアルに入力されるｘビットデジタルデータの各ビッ
トデジタルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出
力するデジタルデータ分割回路（ｍは正数、ｘおよびｙは自然数）と、を有するアクティ
ブマトリクス型表示装置であって、  前記デジタルデータ分割回路は、ｘビットデジタル
データの各ビットデジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ回路を有しており、
前記ＳＰＣ／ｂｉｔ回路は、第１から第ｙステージ回路を有しており、  前記第ｙステ
ージ回路は、２y-1個のシリアルに入力されるデジタルデータの周波数を１／２にし、か
つ前記２y個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリ
クス型表示装置が提供される。
【００２０】
また、本発明によると、  画素ＴＦＴがマトリクス状に配置されたアクティブマトリク
ス回路と、  前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、  ｍＨｚでシリアルに入力されるｘビットデジタルデータの各ビッ
トデジタルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出
力するデジタルデータ分割回路（ｍは正数、ｘおよびｙは自然数）と、を有するアクティ
ブマトリクス型表示装置であって、  前記デジタルデータ分割回路は、ｘビットデジタル
データの各ビットデジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ回路を有しており、
前記ＳＰＣ／ｂｉｔ回路は、数式（１）で表される個数の基本ユニットを有しており、
前記数式（１）で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデ
ジタルデータの周波数を１／２にし、かつ前記２個のパラレルなデジタルデータに変換す
ることを特徴とするアクティブマトリクス型表示装置が提供される。
【発明の効果】
【００２１】
本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分以下の
周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジ
タルデータ分割回路は安定性および信頼性に優れている。
【００２２】
また、本発明のデジタルデータ分割回路は、従来のデジタルデータ分割回路よりも回路
を構成する素子数や配線が少なく小面積である。よって、本発明のデジタルデータ分割回
路を用いたアクティブマトリクス型半導体表示装置のサイズを小さくできる。
【図面の簡単な説明】
【００２３】
【図１】実施形態１のデジタルデータ分割回路のブロック図である。
【図２】実施形態１のデジタルデータ分割回路のクロックジェネレータおよびＳＰＣ／ｂｉｔ回路の回路構成を示す図である。
【図３】実施形態１のデジタルデータ分割回路のＳＰＣ基本ユニットの回路構成を示す図である。
【図４】実施形態１のデジタルデータ分割回路のＤラッチ回路の回路構成を示す図である。
【図５】実施形態１のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図６】実施形態２のデジタルデータ分割回路のブロック図である。
【図７】実施形態２のデジタルデータ分割回路のクロックジェネレータおよびＳＰＣ／ｂｉｔ回路の回路構成を示す図である。
【図８】実施形態２のデジタルデータ分割回路のデジタルデータ並べ替えスイッチの回路構成を示す図である。
【図９】実施形態２のデジタルデータ分割回路の動作を説明するタイミングチャートである。
【図１０】本発明のデジタルデータ分割回路を用いた実施形態３のアクティブマトリクス型液晶表示装置のブロック図である。
【図１１】実施形態３のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１２】実施形態３のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１３】実施形態３のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１４】実施形態３のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１５】実施形態４のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１６】実施形態４のアクティブマトリクス型液晶表示装置の作製工程例である。
【図１７】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだプロジェクターの例である。
【図１８】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【図１９】実施形態３の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図２０】実施形態３の作製方法によって作製された本発明のデジタルデータ分割回路の動作波形を示すオシロスコープ図である。
【図２１】ＴＦＴ特性のグラフである。
【図２２】本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の表示例である。
【図２３】本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の表示例。
【図２４】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図２５】実施形態９のアクティブマトリクス型ＥＬパネルの構成を示す図である
【図２６】実施形態１０のアクティブマトリクス型ＥＬパネルの構成を示す図である
【図２７】実施形態１１のアクティブマトリクス型ＥＬパネルの断面図である。
【図２８】実施形態１１のアクティブマトリクス型ＥＬパネルの上面図および回路図である。
【図２９】実施形態１２のアクティブマトリクス型ＥＬパネルの断面図である。
【図３０】実施形態１３のアクティブマトリクス型ＥＬパネルの回路図である。
【図３１】本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【発明を実施するための形態】
【００２４】
以下に本発明のデジタルデータ分割回路を実施形態をもって説明する。ただし、本発明
のデジタルデータ分割回路は、以下の実施形態に限定されるわけではない。
【実施例１】
【００２５】
本発明のデジタルデータ分割回路の一実施形態について説明する。図１を参照する。図
１には、本実施形態の８ビットデジタルデータ分割回路の回路構成がブロック図で示され
ている。本実施形態の８ビットデジタルデータ分割回路は、８０ＭＨｚでシリアルに入力
される８ビットのデジタルデータ（DIGITAL DATA-1（ＬＳＢ）〜DIGITAL DATA-8（ＭＳＢ
））をパラレル変換し、各ビットにつき８個のパラレルな１０ＭＨｚデジタルデータを出
力する。
【００２６】
図１の本実施形態のデジタルデータ分割回路において、ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬ
Ｋ＿ＧＥＮ＿Ｒはクロックジェネレータ回路であり、デジタルデータ分割回路の動作に必
要な複数のクロック信号を生成する回路である。このクロックジェネレータ回路ＣＬＫ＿
ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒは、本発明のデジタルデータ分割回路の一部である
としてもよいし、外部回路であるとしてもよい。本実施形態においては、クロックジェネ
レータ回路ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒには、４０ＭＨｚのクロック信
号（ＣＫ４０）およびその反転信号である反転クロック信号（ＣＫ４０Ｂ）が外部から入
力される。このように、クロック信号の周波数は外部から入力されるデジタルデータの周
波数（本実施形態では８０ＭＨｚ）の１／２でよい。このことは、本発明のデジタルデー
タ分割回路の特徴の一つである。
【００２７】
また、クロックジェネレータ回路ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒには、
リセット信号（ＲＥＳ）が入力される。このリセット信号のパルス入力によって本実施形
態のデジタルデータ分割回路の動作が始まる。
【００２８】
クロックジェネレータ回路ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒは、外部から
入力される４０ＭＨｚのクロック信号を基に２０ＭＨｚおよび１０ＭＨｚのクロック信号
を生成し、以下に説明するＳＰＣ／ｂｉｔ回路にこれらのクロック信号および反転クロッ
ク信号を供給する。図１に示すクロックジェネレータＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿
ＧＥＮ＿Ｒの出力ＣＫ４０＿Ｏからは４０ＭＨｚのクロック信号が出力され、出力ＣＫ４
０Ｂ＿Ｏからはその反転クロック信号が出力される。また、出力ＣＫ２０＿Ｏからは２０
ＭＨｚのクロック信号が出力され、出力ＣＫ２０Ｂ＿Ｏからはその反転クロック信号が出
力される。さらに、出力ＣＫ１０＿Ｏからは１０ＭＨｚのクロック信号が出力され、出力
ＣＫ１０Ｂ＿Ｏからはその反転クロック信号が出力される。
【００２９】
なお、本実施形態においては、２つのクロックジェネレータＣＬＫ＿ＧＥＮ＿Ｌおよび
ＣＬＫ＿ＧＥＮ＿Ｒが用いられているが、いずれか一方だけ用いるようにしても構わない
。
【００３０】
ＳＰＣ／ｂｉｔ回路は、デジタルデータ１ビットに対応する回路であり、本実施形態に
おいては、８個のＳＰＣ／ｂｉｔ回路（ＳＰＣ／ｂｉｔ−１回路〜ＳＰＣ／ｂｉｔ−８回
路）がデジタルデータ分割回路に含まれる。本実施形態のデジタルデータ分割回路は、８
ビットのデジタルデータ（DIGITAL DATA-1（ＬＳＢ）
〜DIGITAL DATA-8（ＭＳＢ））を扱うので、ＳＰＣ／ｂｉｔ−１回路〜ＳＰＣ／ｂｉｔ−
８回路には、それぞれデジタルデータの各ビットデータ（DIGITAL VIDEO-1〜DIGITAL VID
EO-8）が入力される。
【００３１】
ＳＰＣ／ｂｉｔ回路は、クロックジェネレータＣＬＫ＿ＧＥＮから供給されるクロック
信号（ＣＫ４０、ＣＫ４０Ｂ、ＣＫ２０、ＣＫ２０Ｂ、ＣＫ１０およびＣＫ１０Ｂ）に基
づいて、各ビットにつき８０ＭＨｚでシリアルに入力されるデジタルデータをパラレル変
換し、８個のパラレルなデジタルデータを１０ＭＨｚで出力する。
【００３２】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるＳＰＣ／ｂｉｔ回路に
ついて説明する。図２を参照する。図２には、本実施形態のデジタルデータ分割回路のク
ロックジェネレータＣＬＫ＿ＧＥＮ＿Ｌおよびデジタルデータの最下位ビット（DIGITAL 
DATA-1）が入力されるＳＰＣ／ｂｉｔ−１回路が示されている。なお、デジタルデータ（
DIGITAL DATA-2〜DIGITAL DATA-８）がそれぞれ入力されるＳＰＣ／ｂｉｔ回路も、図２
に示されるＳＰＣ／ｂｉｔ−１回路と同様である。
【００３３】
図２に示すように本実施形態では、ＳＰＣ／ｂｉｔ−１回路は、第１ステージ回路（Ｓ
ｔａｇｅ１）、第２ステージ回路（Ｓｔａｇｅ２）、および第３ステージ回路（Ｓｔａｇ
ｅ３）を有している。
【００３４】
ＳＰＣ／ｂｉｔ−１回路は７個のＳＰＣ基本ユニットを有している。第１ステージ回路
は１個のＳＰＣ基本ユニットを有しており、第２ステージ回路は２個のＳＰＣ基本ユニッ
トを有しており、第３ステージ回路は４個のＳＰＣ基本ユニットを有している。
【００３５】
第１ステージ回路のＳＰＣ基本ユニットには、クロックジェネレータＣＬＫ＿ＧＥＮ＿
ＬおよびＣＬＫ＿ＧＥＮ＿Ｒから４０ＭＨｚのクロック信号（ＣＫ４０）およびその反転
クロック信号（ＣＫ４０Ｂ）が供給される。第１ステージのＳＰＣ基本ユニットの入力（
ＩＮ）には、外部から８０ＭＨｚのデジタルデータが入力される。図２に示すＳＰＣ／ｂ
ｉｔ−１回路の第１ステージ回路のＳＰＣ基本ユニットの入力（ＩＮ）には、外部からの
８０ＭＨｚの８ビットデジタルデータの最下位ビット（DIGITAL DATA-1）が入力される。
第１ステージ回路のＳＰＣ基本ユニットの出力ＯＵＴ１およびＯＵＴ２からは、第２ステ
ージ回路の２個のＳＰＣ基本ユニットのそれぞれの入力（ＩＮ）へ４０ＭＨｚのデジタル
データが出力される。
【００３６】
第２ステージ回路の２個のＳＰＣ基本ユニットには、クロックジェネレータＣＬＫ＿Ｇ
ＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒから２０ＭＨｚのクロック信号（ＣＫ２０）およびそ
の反転クロック信号（ＣＫ２０Ｂ）が供給される。第２ステージ回路の各ＳＰＣ基本ユニ
ットの出力ＯＵＴ１およびＯＵＴ２からは、第３ステージ回路の４個のＳＰＣ基本ユニッ
トの各入力（ＩＮ）へ２０ＭＨｚのデジタルデータが出力される。
【００３７】
第３ステージ回路の４個のＳＰＣ基本ユニットには、クロックジェネレータＣＬＫ＿Ｇ
ＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒから１０ＭＨｚのクロック信号（ＣＫ１０）およびそ
の反転クロック信号（ＣＫ１０Ｂ）が供給される。第３ステージ回路の各ＳＰＣ基本ユニ
ットの出力ＯＵＴ１およびＯＵＴ２からは１０ＭＨｚのデジタルデータが出力される。
【００３８】
なお、残りの上位７ビットのデジタルデータ（DIGITAL DATA-2〜DIGITAL DATA-８）が
それぞれ入力されるＳＰＣ／ｂｉｔ−２〜ＳＰＣ／ｂｉｔ−８回路においても、上述した
様な動作がおこなわれ、各ＳＰＣ／ｂｉｔ回路の第３ステージ回路の各ＳＰＣ基本ユニッ
トの出力ＯＵＴ１およびＯＵＴ２からは、１０ＭＨｚのデジタルデータが出力される。
【００３９】
ここで、図３に本実施形態のデジタルデータ分割回路のＳＰＣ／ｂｉｔ回路を構成する
ＳＰＣ基本ユニットの回路構成について説明する。図３を参照する。図３には、１つのＳ
ＰＣ基本ユニットの回路構成がブロックで示されている。なお、本実施形態においては、
いずれのＳＰＣ基本ユニットも図３に示す通りの構成を有している。ただし、各ステージ
回路のＳＰＣ基本ユニットは、それぞれ動作周波数が異なるので、異なる特性を有するト
ランジスタで構成されるようにしても良い。
【００４０】
図３のＳＰＣ基本ユニットにおいて、Ｈ−ＤＬおよびＬ−ＤＬはＤラッチ回路と呼ばれ
るラッチ回路である。Ｈ−ＤＬは入力されるラッチ信号がＨｉの時、入力信号（ＩＮ）を
ラッチするＤラッチ回路であり、Ｌ−ＤＬは入力されるラッチ信号がＬｏの時、入力信号
（ＩＮ）をラッチするＤラッチ回路である。
【００４１】
ここで図４を参照し、本実施形態のＤラッチ回路Ｈ−ＤＬおよびＬ−ＤＬの回路構成を
説明する。なお、図４で説明する以外のＤラッチ回路を用いても良い。
【００４２】
図４（Ａ）にはＤラッチ回路Ｈ−ＤＬが、図４（Ｂ）にはＤラッチ回路Ｌ−ＤＬが示さ
れている。Ｄラッチ回路Ｈ−ＤＬおよびＬ−ＤＬは、それぞれ、２個のクロックドインバ
ータ回路および１個のインバータ回路を有している。クロックドインバータ回路は、入力
されるクロック信号および反転クロック信号に基づいて動作するインバータ回路である。
図４（Ｃ）に、本実施形態のクロックドインバータ回路の回路図を示しておく。
【００４３】
Ｄラッチ回路Ｈ−ＤＬおよびＬ−ＤＬには、クロック信号（ＣＫ）およびその反転クロ
ック信号（ＣＫＢ）が入力される。本実施形態においては、Ｄラッチ回路Ｈ−ＤＬおよび
Ｌ−ＤＬは、クロック信号（ＣＫ）がラッチ信号に対応する。
また、Ｄラッチ回路Ｈ−ＤＬは、クロック信号（ＣＫ）がＨｉの時、入力ＩＮより入力さ
れる入力信号をラッチし、出力ＯＵＴから信号を出力する。また、Ｄラッチ回路Ｌ−ＤＬ
は、クロック信号（ＣＫ）がＬｏの時、入力ＩＮより入力される入力信号をラッチし、出
力ＯＵＴから信号を出力する。
【００４４】
ここで図１、図２および図５を参照しながら、本実施形態のデジタルデータ分割回路の
動作をタイミングチャートを用いて詳細に説明する。図５に示すタイミングチャートには
、クロックジェネレータＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒに入力される信号
として、４０ＭＨｚのクロック信号（ＣＫ４０）（ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿Ｇ
ＥＮ＿Ｒから各ＳＰＣ／ｂｉｔに入力される４０ＭＨｚのクロック信号でもある）、その
反転信号（ＣＫ４０Ｂ）およびリセット信号（ＲＥＳ）が示されている。
【００４５】
また、図５のタイミングチャートには、ＣＬＫ＿ＧＥＮから各ＳＰＣ／ｂｉｔに入力さ
れる２０ＭＨｚのクロック信号、１０ＭＨｚのクロック信号（ＣＫ１０）が示されている
。
【００４６】
また、ＳＰＣ／ｂｉｔ−１回路〜ＳＰＣ／ｂｉｔ−８回路に入力されるシリアルな８０
ＭＨｚの８ビットのデジタルデータの最下位ビット（Ａ、Ｂ、Ｃ、…、Ａ'、Ｂ'、Ｃ'、
…、Ａ''、Ｂ''、Ｃ''、…）が示されている。なお、１つのデジタルデータ（例えばＡ）
のデータ長は、１２．５ｎｓｅｃである。
【００４７】
さらに、図５のタイミングチャートには、各ＳＰＣ／ｂｉｔ回路のＯＵＴ１００ならび
にＯＵＴ２００（Ｓｔａｇｅ１）、ＯＵＴ１１０、ＯＵＴ１２０、ＯＵＴ２１０ならびに
ＯＵＴ２２０（Ｓｔａｇｅ２）、およびＯＵＴ１１１（ＰＡＯ）、ＯＵＴ１１２（ＰＥＯ
）、ＯＵＴ１２１（ＰＣＯ）、ＯＵＴ１２２（ＰＧＯ）、ＯＵＴ２１１（ＰＢＯ）、ＯＵ
Ｔ２１２（ＰＦＯ）、ＯＵＴ２２１（ＰＤＯ）ならびにＯＵＴ２２２（ＰＨＯ）（Ｓｔａ
ｇｅ３）から出力されるデジタル信号が示されている。
【００４８】
図５のタイミングチャートに示されるように、各ＳｔａｇｅのＳＰＣ基本ユニットは、
入力されるデジタルデータの周波数を１／２に落とし（言い換えると、データ長を倍にし
）、かつ２個のパラレルなデジタル信号に順次変換する。
【００４９】
まず、各ＳＰＣ／ｂｉｔ回路のＳｔａｇｅ１のＳＰＣ基本ユニットは、８０ＭＨｚでシ
リアルに入力されるデジタルデータを、パラレルな４０ＭＨｚのデジタルデータに変換し
、ＯＵＴ１００およびＯＵＴ２００からＳｔａｇｅ２の２個のＳＰＣ基本ユニットの入力
（ＩＮ）にそれぞれ出力する。例えば、８０ＭＨｚでシリアルに入力されるデジタルデー
タ（ＡおよびＢ、それぞれデータ長１２．５ｎｓｅｃ）を、４０ＭＨｚのパラレルな２個
のデジタルデータ（ＡおよびＢ、それぞれデータ長２５ｎｓｅｃ）に変換する。
【００５０】
各ＳＰＣ／ｂｉｔ回路のＳｔａｇｅ２の２個のＳＰＣ基本ユニットは、４０ＭＨｚでシ
リアルに入力されるデジタルデータをパラレルな２０ＭＨｚのデジタルデータに変換し、
ＯＵＴ１１０、ＯＵＴ１２０、ＯＵＴ２１０およびＯＵＴ２２０からＳｔａｇｅ３の４個
のＳＰＣ基本ユニットにそれぞれ出力する。例えば、４０ＭＨｚでシリアルに入力される
デジタルデータ（ＡおよびＣ、それぞれデータ長２５ｎｓｅｃ）を、２０ＭＨｚのパラレ
ルな２個のデジタルデータ（ＡおよびＣ、それぞれデータ長５０ｎｓｅｃ）に変換する。
【００５１】
さらに、各ＳＰＣ／ｂｉｔ回路のＳｔａｇｅ３のＳＰＣ基本ユニットは、２０ＭＨｚで
シリアルに入力されるデジタルデータをパラレルな１０ＭＨｚのデジタルデータに変換し
、ＯＵＴ１１１（ＰＡＯ）、ＯＵＴ１１２（ＰＥＯ）、ＯＵＴ１２１（ＰＣＯ）、ＯＵＴ
１２２（ＰＧＯ）、ＯＵＴ２１１（ＰＢＯ）、ＯＵＴ２１２（ＰＦＯ）、ＯＵＴ２２１（
ＰＤＯ）、およびＯＵＴ２２２（ＰＨＯ）からそれぞれ出力する。例えば、２０ＭＨｚで
シリアルに入力されるデジタルデータ（ＡおよびＥ、それぞれデータ長５０ｎｓｅｃ）を
、１０ＭＨｚのパラレルな２個のデジタルデータ（ＡおよびＥ、それぞれデータ長１００
ｎｓｅｃ）に変換する。
【００５２】
従って、出力ＰＡＯ、ＰＢＯ、ＰＣＯ、ＰＤＯ、ＰＥＯ、ＰＦＯ、ＰＧＯ、ＰＨＯから
は、それぞれ１０ＭＨｚのデジタルデータが出力されることになる。
【００５３】
上述の動作が全てのＳＰＣ／ｂｉｔ回路で行われ、結果として、シリアルに入力される
８０ＭＨｚの８ビットデジタルデータが、８個のパラレルな１０ＭＨｚの８ビットデジタ
ルデータに変換されることになる。
【００５４】
なお、本実施形態では、本発明のデジタルデータ分割回路が、シリアルな８０ＭＨｚの
８ビットデジタルデータを、パラレルな８個の１０ＭＨｚの８ビットデジタルデータに変
換する場合について説明したが、本発明のデジタルデータ分割回路は、この場合に限られ
ず適用され得る。
【００５５】
本発明のデジタルデータ分割回路は、ｍＨｚでシリアルに入力されるデジタルデータを
、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出力することができる
。なお、ｍは正数、ｙは自然数である。この場合、本発明のデジタルデータ分割回路は、
（ｍ／２）Ｈｚ以下の複数のクロック信号によって動作することができることが理解され
る。
【００５６】
なおクロック信号は、（ｍ／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数のクロック信号
が用いられることになる。
【００５７】
また、本発明のデジタルデータ分割回路が扱うデジタルデータがｘビットである場合に
は、デジタルデータの各ビットデジタルデータが入力されるＳＰＣ／ｂｉｔ回路は、ＳＰ
Ｃ／ｂｉｔ−１回路〜ＳＰＣ／ｂｉｔ−ｘ回路までのｘ個となる。また、各ＳＰＣ／ｂｉ
ｔ回路は、下記数式（１）で表される個数のＳＰＣ基本ユニットを有していることになる
。なお、ｘは２以上の自然数である。
【数１】
2015007779.tif 000003
【００５８】
詳細には、第１ステージ回路は１個のＳＰＣ基本ユニットを有しており、第２ステージ
回路は２個のＳＰＣ基本ユニットを有しており、第ｋステージ回路は２k-1個のＳＰＣ基
本ユニットを有しており、第ｙステージ回路は２y-1個のＳＰＣ基本ユニットを有してい
る。なお、ｋは１乃至ｙの自然数である。
【００５９】
ｘビットデジタルデータの各ビットデジタルデータは、各ＳＰＣ／ｂｉｔ回路に入力さ
れ、各ＳＰＣ／ｂｉｔ回路の第ｋステージ回路は２k-1個のシリアルに入力されるデジタ
ルデータの周波数を１／２にし、かつ２k個のパラレルなデジタルデータに変換し、次段
である第（ｋ＋１）ステージ回路の各ＳＰＣ基本ユニットへデジタルデータを出力する。
なお、最終段のステージ回路は、デジタルデータ分割回路の出力として各ビットデジタル
データを出力する。
【００６０】
上述のように、本発明のデジタルデータ分割回路は、周波数、ビット数、分割数に限定
されない。
【００６１】
また、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波数の半分
以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明
のデジタルデータ分割回路は安定性、信頼性、消費電力に優れている。
【実施例２】
【００６２】
本実施形態では、本発明のデジタルデータ分割回路の別の実施形態について説明する。
本実施形態のデジタルデータ分割回路は、実施形態１のデジタルデータ分割回路にデジタ
ルデータ並び替え機能を追加したものである。他の構成は、実施形態１と同様である。
【００６３】
図６を参照する。図６には、本実施形態のデジタルデータ分割回路の回路構成がブロッ
ク図で示されている。本実施形態においても実施形態１と同様に、８ビットのデジタルデ
ータを扱う。本実施形態の８ビットデジタルデータ分割回路も、実施形態１と同様、８０
ＭＨｚでシリアルに入力される８ビットのデジタルデータ（DIGITAL DATA-1（ＬＳＢ）〜
DIGITAL DATA-8（ＭＳＢ））をパラレル変換し、各ビットにつき８個のパラレルな１０Ｍ
Ｈｚデジタルデータを出力する。
【００６４】
図６に示すように、本実施形態のデジタルデータ分割回路には、デジタルデータ並び替
え機能を実現するためのデジタルデータ並び替え信号（ＬＲ）およびその反転信号（ＬＲ
Ｂ）が、各ＳＰＣ／ｂｉｔ回路の入力ＬＲ＿ＬおよびＬＲＢ＿Ｌに入力される。
【００６５】
ここで、本実施形態のデジタルデータ分割回路の構成要素であるＳＰＣ／ｂｉｔ回路に
ついて説明する。図７を参照する。図７には、本実施形態のデジタルデータ分割回路のク
ロックジェネレータＣＬＫ＿ＧＥＮ＿Ｌおよびデジタルデータの最下位ビット（DIGITAL 
DATA-1）が入力されるＳＰＣ／ｂｉｔ−１回路が示されている。なお、デジタルデータ（
DIGITAL DATA-2〜DIGITAL DATA-８）がそれぞれ入力されるＳＰＣ／ｂｉｔ回路も、図６
に示されるＳＰＣ／ｂｉｔ回路と同様である。
【００６６】
図６に示すように本実施形態では、ＳＰＣ／ｂｉｔ−１回路は７個のＳＰＣ基本ユニッ
ト、および８個のデジタルデータ並び替えスイッチＳＷ＿ＬＲを有している。７個のＳＰ
Ｃ基本ユニットの接続についても実施形態１と同様である。
【００６７】
ここで、図８に本実施形態のデジタルデータ並び替えスイッチＳＷ＿ＬＲの回路図を示
す。本実施形態においては、ＳＷ＿ＬＲは、Ｐチャネル型トランジスタ（Ｐｃｈ  Ｔｒ）
とＮチャネル型トランジスタ（Ｎｃｈ  Ｔｒ）とで構成されるアナログスイッチを２個有
している。本実施形態のデジタルデータ並び替えスイッチＳＷ＿ＬＲは、入力ＬＲおよび
ＬＲＢに入力される信号によって、入力Ｐ１または入力Ｐ２のいずれかの信号を出力Ｐ３
から出力することができる。
【００６８】
ＬＲ＝ＨｉかつＬＲＢ＝Ｌｏの時、デジタルデータ並び替えスイッチＳＷ＿ＬＲは、Ｐ
１に入力されるデジタルデータをＰ３から出力する。また、ＬＲ＝ＬｏかつＬＲＢ＝Ｈｉ
の時、デジタルデータ並び替えスイッチＳＷ＿ＬＲは、Ｐ２に入力されるデジタルデータ
をＰ３から出力する。
【００６９】
本実施形態のデジタルデータ分割回路の動作をタイミングチャートを用いて説明する。
図９を参照する。第３ステージ回路のＳＰＣ基本ユニットの出力ＯＵＴ１１１、ＯＵＴ１
１２、ＯＵＴ１２１、ＯＵＴ１２２、ＯＵＴ２１１、ＯＵＴ２１２、ＯＵＴ２２１、およ
びＯＵＴ２２２までは、実施形態１と同様であるので、実施形態１を参照されたい。
【００７０】
各ＳＰＣ／ｂｉｔ回路の第３ステージ回路のＳＰＣ基本ユニットは、２０ＭＨｚでシリ
アルに入力されるデジタルデータをパラレルな１０ＭＨｚのデジタルデータに変換し、Ｏ
ＵＴ１１１、ＯＵＴ１１２、ＯＵＴ１２１、ＯＵＴ１２２、ＯＵＴ２１１、ＯＵＴ２１２
、ＯＵＴ２２１、およびＯＵＴ２２２からそれぞれ出力する。
【００７１】
デジタルデータ並び替えスイッチに入力する信号がＬＲ＝ＨｉかつＬＲＢ＝Ｌｏの時、
デジタルデータ並び替えスイッチＳＷ＿ＬＲは、Ｐ１に入力されるデジタルデータをＰ３
から出力する。よって、図９のタイミングチャートに示すように、出力ＰＡＯ、ＰＥＯ、
ＰＣＯ、ＰＧＯ、ＰＢＯ、ＰＦＯ、ＰＤＯ、ＰＨＯからは、それぞれ、デジタルデータＡ
、Ｅ、Ｃ、Ｇ、Ｂ、Ｆ、Ｄ、Ｈが出力される。
【００７２】
デジタルデータ並び替えスイッチに入力する信号がＬＲ＝ＬｏかつＬＲＢ＝Ｈｉの時、
デジタルデータ並び替えスイッチＳＷ＿ＬＲは、Ｐ２に入力されるデジタルデータをＰ３
から出力する。よって、図９のタイミングチャートの括弧に示すように、出力ＰＡＯ、Ｐ
ＥＯ、ＰＣＯ、ＰＧＯ、ＰＢＯ、ＰＦＯ、ＰＤＯ、ＰＨＯからは、それぞれ、デジタルデ
ータＨ、Ｄ、Ｆ、Ｂ、Ｇ、Ｃ、Ｅ、Ａが出力される。
【００７３】
上述の動作が全てのＳＰＣ／ｂｉｔ回路で行われ、結果として、シリアルに入力される
８０ＭＨｚの８ビットデジタルデータが、１０ＭＨｚの８個のパラレルな８ビットデジタ
ルデータに変換されることになる。
【００７４】
このように、デジタルデータ並び替えスイッチに入力する信号ＬＲを制御することによ
って、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うことがで
きる。
【００７５】
なお、本実施形態においては、デジタルデータ並び替えスイッチに入力する信号ＬＲを
制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替
えを行うようにしたが、外部から入力されるデジタルデータをあらかじめ並べ替えてから
入力するという方法を実施することもできる。特にこの方法は、実施形態１のデジタルデ
ータ分割回路のように、デジタルデータ並べ替えスイッチを有していない実施形態に有用
である。
【実施例３】
【００７６】
本実施形態においては、上述の実施形態１または２のデジタルデータ分割回路を、アク
ティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。
【００７７】
図１０を参照する。図１０は、本実施形態のアクティブマトリクス型液晶表示装置の概
略ブロック図である。１００１はソース信号線駆動回路Ａであり、１００２はソース信号
線駆動回路Ｂである。１００３はゲート信号線駆動回路である。１００４はアクティブマ
トリクス回路である。１００５はデジタルデータ分割回路であり、上述の実施形態２で説
明されたデジタルデータ並び替え機能付きのものである。
【００７８】
ソース信号線駆動回路Ａ１００１は、シフトレジスタ回路（２４０ステージ×２のシフ
トレジスタ回路）１００１−１、ラッチ回路１（９６０×８デジタルラッチ回路）１００
１−２、ラッチ回路２（９６０×８デジタルラッチ回路）１００１−３、セレクタ回路１
（２４０のセレクタ回路）１００１−４、Ｄ／Ａ変換回路（２４０のＤ／Ａ変換回路（Ｄ
ＡＣともいう））１００１−５、セレクタ回路２（２４０のセレクタ回路）１００１−６
を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有して
いる。また、説明の便宜上、ＤＡＣ１００１−５にはレベルシフタ回路が含まれている。
【００７９】
シフトレジスタ回路１００１−１にはクロック信号（ＣＫ）およびスタートパルス（Ｓ
Ｐ）が入力される。ラッチ回路１（１００１−２）にはデジタルデータ分割回路１００５
によって周波数を１０ＭＨｚに落とされた８個のパラレルな８ビットデジタルデータが入
力される。ラッチ回路２（１００１−３）にはラッチ信号（Ｌａｔｃｈ  Ｓｉｇｎａｌ）
が入力される。セレクタ回路１（１００１−４）には選択信号（Ｓｅｌｅｃｔ  Ｓｉｇｎ
ａｌ）が入力される。Ｄ／Ａ変換回路１００１−５には高電位電源（ＤＣ＿ＶＩＤＥＯ＿
Ｈ）、低電位電源（ＤＣ＿ＶＩＤＥＯ＿Ｌ）、オフセット電源（ＤＣ＿ＶＩＤＥＯ＿Ｍ）
、リセットパルス（ＲｅｓＡおよびＲｅｓＢ）が入力される。また、セレクタ回路２（１
００１−６）には選択信号（Ｓｅｌｅｃｔ  Ｓｉｇｎａｌ）が入力される。
【００８０】
ソース信号線駆動回路Ｂ１００２は、ソース信号線駆動回路Ａ１００１と同じ構成を有
する。なお、ソース信号線駆動回路Ａ１００１は、奇数番目のソース信号線に映像信号（
階調電圧信号）を供給し、ソース信号線駆動回路Ｂ１００２は、偶数番目のソース信号線
に映像信号を供給するようになっている。
【００８１】
なお、本実施形態のアクティブマトリクス型液晶表示装置においては、回路レイアウト
の都合上、アクティブマトリクス回路の上下を挟むように２つのソース信号線駆動回路Ａ
およびソース信号線駆動回路Ｂを設けたが、回路レイアウト上、可能であれば、ソース信
号線駆動回路を１つだけ設けるようにしても良い。
【００８２】
また、１００３はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、
レベルシフタ回路等（いずれも図示せず）を有している。
【００８３】
アクティブマトリクス回路１００４は、１９２０×１０８０（横×縦）個の画素を有し
ている。各画素には画素ＴＦＴ（薄膜トランジスタ）が配置されており、各画素ＴＦＴの
ソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている
。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素Ｔ
ＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（階調電圧）の供給を
制御している。各画素電極に映像信号（階調電圧）が供給され、各画素電極と対向電極と
の間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００８４】
本実施形態では、デジタルデータ分割回路１００５には、外部から８０ＭＨｚの８ビッ
トデジタルデータが入力される。デジタルデータ分割回路１００５は、外部から入力され
る８０ＭＨｚの８ビットデジタルデータをシリアル−パラレル変換し、８個のパラレルな
１０ＭＨｚのデジタルデータをソース信号線駆動回路に供給する。
【００８５】
ここで、本実施形態のアクティブマトリクス型液晶表示装置の動作について順を追って
説明する。
【００８６】
まず、ソース信号線側駆動回路Ａ１００１の動作を説明する。シフトレジスタ回路１０
０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレ
ジスタ回路１００１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ
）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の
回路へタイミング信号を順次供給する。
【００８７】
シフトレジスタ回路１００１−１からのタイミング信号は、バッファ回路等によってバ
ッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子
が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生
ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッフ
ァ回路が設けられる。
【００８８】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（１００１−２
）に供給される。ラッチ回路１（１００１−２）は、８ビットデジタルデータ（8bit dig
ital data）を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（１００１
−２）は、前記タイミング信号が入力されると、本発明のデジタルデータ分割回路から供
給される８ビットデジタルデータを順次取り込み、保持する。
【００８９】
ラッチ回路１（１００１−２）の全てのステージにラッチ回路にデジタルデータの書き
込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、順方向走査の場
合、ラッチ回路１（１００１−２）の中で一番左側のステージのラッチ回路にデジタルデ
ータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルデー
タの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン
期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００９０】
１ライン期間の終了後、シフトレジスタ回路１００１−１の動作タイミングに合わせて
、ラッチ回路２（１００１−３）にラッチシグナル（Latch Signal）が供給される。この
瞬間、ラッチ回路１（１００１−２）に書き込まれ保持されているデジタルデータは、ラ
ッチ回路２（１００１−３）に一斉に送出され、ラッチ回路２（１００１−３）の全ステ
ージのラッチ回路に書き込まれ、保持される。
【００９１】
デジタルデータをラッチ回路２（１００１−３）に送出し終えたラッチ回路１（１００
１−２）には、シフトレジスタ回路１００１−１からのタイミング信号に基づき、再び本
発明のデジタルデータ分割回路から供給されるデジタルデータの書き込みが順次行われる
。
【００９２】
この２順目の１ライン期間中には、ラッチ回路２（１００１−３）に書き込まれ、保持
されているデジタルデータが、セレクタ回路１（１００１−４）によって順次選択され、
Ｄ／Ａ変換回路（ＤＡＣ）１００１−５に供給される。なお本実施形態では、セレクタ回
路１（１００１−４）においては、１つのセレクタ回路がソース信号線４本に対応してい
る。
【００９３】
なお、セレクタ回路については、本出願人による特許出願である特願平９−２８６０９
８号に記載されているものを用いることもできる。
【００９４】
セレクタ回路１（１００１−４）は、入力される選択信号（Select Signal）
によって、１ライン走査期間（水平走査期間）の１／４づつ、４本のソース信号線に対応
するデジタルデータが選択され出力される。
【００９５】
本実施形態のセレクタ回路１００１−４においては、ソース信号線４本毎に一つのセレ
クタ回路が設けられている。また、１ライン走査期間の１／４づつ、対応するソース信号
線にラッチ回路２（１００１−３）から供給される８ビットデジタルデータが選択される
。
【００９６】
セレクタ回路１（１００１−４）で選択された８ビットデジタルデータがＤＡＣ１００
１−５に供給される。本実施形態には、どのようなＤ／Ａ変換回路を用いても良いが、本
出願人による特許出願である特願平１０−３４４７３２号に記載されているＤ／Ａ変換回
路を用いることが好ましい。
【００９７】
Ｄ／Ａ変換回路１００１−５から出力されるアナログデータ（階調電圧）は、セレクタ
回路２（１００１−６）によって、上述のセレクタ回路１（１００１−４）と同様に１／
４ライン期間づつ選択され、ソース信号線に供給される。
【００９８】
ソース信号線に供給されるアナログデータは、ソース信号線に接続されているアクティ
ブマトリクス回路の画素ＴＦＴのソース領域に供給される。
【００９９】
１００２はソース信号線駆動回路Ｂであり、その構成はソース信号線駆動回路Ａ１００
１と同じである。ソース信号線駆動回路Ｂ１００２は、偶数番目のソース信号線にアナロ
グデータを供給する。
【０１００】
ゲート信号線駆動回路１００３においては、シフトレジスタ（図示せず）からのタイミ
ング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供
給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、
１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には
電流容量の大きなものが用いられる。
【０１０１】
このように、ゲート信号線駆動回路１００３からの走査信号によって対応する画素ＴＦ
Ｔのスイッチングが行われ、ソース信号線駆動回路１００１および１００２からのアナロ
グデータ（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【０１０２】
本実施形態のように、本発明のデジタルデータ分割回路をアクティブマトリクス型液晶
表示装置に用いると、高周波数のデジタルデータを処理することができる。
【０１０３】
ここで、本実施形態で説明した、本発明のデジタルデータ分割回路を有するアクティブ
マトリクス型液晶表示装置の作製方法例を以下に説明する。本実施形態では、絶縁表面を
有する基板上に複数のＴＦＴを形成し、アクティブマトリクス回路、ソース信号線駆動回
路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を
同一基板上に形成する例を図１１〜図１４に示す。なお、以下の例では、アクティブマト
リクス回路の１つの画素ＴＦＴと、他の回路（ソース信号線駆動回路、ゲート信号線駆動
回路、デジタルデータ分割回路、および他の周辺回路）の基本回路であるＣＭＯＳ回路と
が同時に形成される様子を示す。また、以下の例では、ＣＭＯＳ回路においてはＰチャネ
ル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲート電極を備えている場合につい
て、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲー
ト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。また、以下
の例では、画素ＴＦＴはダブルゲートのＮチャネル型ＴＦＴである、シングルゲート、ト
リプルゲート等のＴＦＴとしてもよい。
【０１０４】
図１１（Ａ）を参照する。まず、絶縁表面を有する基板として石英基板５００１を準備
する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英
基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基
板またはシリコン基板を用いても良い。次に、下地膜５００１を形成する。本実施形態で
は、下地膜５００１には酸化シリコン（ＳｉＯ2）が用いられた。次に、非晶質シリコン
膜５００３を形成する。非晶質シリコン膜５００３は、最終的な膜厚（熱酸化後の膜減り
を考慮した膜厚）
が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ、より好ましくは２５ｎｍ）となる様に調
節する。
【０１０５】
なお、非晶質シリコン膜５００３の成膜に際して膜中の不純物濃度の管理を徹底的に行
うことが重要である。本実施形態の場合、非晶質シリコン膜５００３中では、後の結晶化
を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏ
ｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3以下、好ましくは２×１０17
ａｔｏｍｓ／ｃｍ3以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3未満（代表的
には１×１０18ａｔｏｍｓ／ｃｍ3以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）
となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の
際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果にお
ける最小値で定義される。
【０１０６】
上記構成を得るため、本実施形態で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニン
グを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００
〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガス
を流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１０７】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3ガスの流量を３００ｓ
ｃｃｍとした場合、約２μｍ厚の付着物（主にシリコンを主成分する）
を４時間で完全に除去することができる。
【０１０８】
また、非晶質シリコン膜５００３中の水素濃度も非常に重要なパラメータであり、水素
含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン
膜５００３の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマＣＶＤ法を用いることも可能である。
【０１０９】
次に、非晶質シリコン膜５００３の結晶化工程を行う。結晶化の手段としては特開平７
−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施形態２のどちら
の手段でも良いが、本実施形態では、同公報の実施例２に記載した技術内容（特開平８−
７８３２９号公報に詳しい）を利用するのが好ましい。
【０１１０】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク
絶縁膜５００４を１５０ｎｍに形成する。マスク絶縁膜５００４は触媒元素を添加するた
めに複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定す
ることができる（図１１（Ｂ））。
【０１１１】
そして、非晶質シリコン膜５００３の結晶化を助長する触媒元素としてニッケル（Ｎｉ
）を含有した溶液（Ｎｉ酢酸塩エタノール溶液）５００５をスピンコート法により塗布す
る。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）
、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１１（Ｂ））。
【０１１２】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラ
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述す
る横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な
技術となる。
【０１１３】
触媒元素の添加工程が終了したら、次に、４５０℃で１時間程度の水素出しの後、不活
性雰囲気、水素雰囲気または酸素雰囲気中において５００〜９６０℃（代表的には５５０
〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質シリコン膜５００３の結晶
化を行う。本実施形態では窒素雰囲気で６００℃で１２時間の加熱処理を行う。
【０１１４】
この時、非晶質シリコン膜５００３の結晶化は、ニッケルを添加した領域５００６で発
生した核から優先的に進行し、基板５００１の基板面に対してほぼ平行に成長した多結晶
シリコン膜からなる結晶領域５００７が形成される。この結晶領域５００７を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶
性に優れるという利点がある。
【０１１５】
なお、マスク絶縁膜５００４を用いずに、Ｎｉ酢酸溶液を非晶質シリコン膜の全面に塗
布し結晶化させることもできる。
【０１１６】
図１１（Ｄ）を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リン
イオンのドーピングを選択的に行う。マスク絶縁膜５００４が形成された状態で、リンの
ドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜５００４で覆われていない
部分５００８のみに、リンがドーピングされる（これらの領域をリン添加領域５００８と
呼ぶ）。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リ
ンがマスク絶縁膜５００４を突き抜けないようにする。このマスク絶縁膜５００４は、必
ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないの
で都合がよい。
【０１１７】
リンのドーズ量は、１×１０14から２×１０15ｉｏｎｓ／ｃｍ2程度とすると良い。本
実施形態では、２×１０15ｉｏｎｓ／ｃｍ2のドーズをイオンドーピング装置を用いて行
った。
【０１１８】
なお、イオンドープの際の加速電圧は１０ｋｅＶとした。１０ｋｅＶの加速電圧であれ
ば、リンは１５０ｎｍのマスク絶縁膜をほとんど通過することができない。
【０１１９】
図１１（Ｅ）を参照する。次に、６００℃の窒素雰囲気にて１〜１２時間（本実施形態
では１２時間）熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図１１（Ｅ）において矢印で示されるように、ニッケルがリンに
吸い寄せられることになる。６００℃の温度のもとでは、リン原子は膜中をほとんど動か
ないが、ニッケル原子は数１００μｍ程度またはそれ以上の距離を移動することができる
。このことからリンがニッケルのゲッタリングに最も適した元素の１つであることが理解
できる。
【０１２０】
次に図１２（Ａ）を参照し、多結晶シリコン膜をパターニングする工程を説明する。こ
のとき、リンの添加領域５００８、すなわちニッケルがゲッタリングされた領域が残らな
いようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層５００９〜５０１１が得られた。得られた多結晶シリコン膜の活性層５００９〜５０
１１が後にＴＦＴの活性層となる。
【０１２１】
図１２（Ｂ）を参照する。活性層５００９〜５０１１を形成したら、その上にシリコン
を含む絶縁膜でなるゲート絶縁膜５０１２を７０ｎｍに成膜する。そして、酸化性雰囲気
において、８００〜１１００℃（好ましくは９５０〜１０５０℃）で加熱処理を行い、活
性層５００９〜５０１１とゲート絶縁膜５０１２の界面に熱酸化膜（図示せず）を形成す
る。
【０１２２】
なお、ゲート絶縁膜を成膜した後、部分的に該ゲート絶縁膜を除去し、更にゲート絶縁
膜を形成することによって、本発明のデジタルデータ分割回路や駆動回路等の高速動作が
必要となる部分のゲート絶縁膜の膜厚を薄くするようにしても良い。
【０１２３】
また、触媒元素をゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス
）を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含
ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で
行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難と
なり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含
むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ
2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが
できる。
この工程においては、例えばＨＣｌを用いた場合、活性層中のニッケルが塩素の作用によ
りゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考え
られる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒
元素のゲッタリングプロセスを、マスク絶縁膜５００４を除去した後、活性層をパターン
ニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパ
ターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わ
せて行なってもよい。
【０１２４】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって
後のゲート電極の原型を形成する。本実施形態では２ｗｔ％のスカンジウムを含有したア
ルミニウム膜を４００ｎｍに形成した。
【０１２５】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極
を形成しても良い。
【０１２６】
次に、特開平７−１３５３１８号公報記載の技術により多孔性陽極酸化膜５０１３〜５
０２０、無孔性陽極酸化膜５０２１〜５０２４およびゲート電極５０２５〜５０２８を形
成する（図１２（Ｂ））。
【０１２７】
こうして図１２（Ｂ）の状態が得られたら、次にゲート電極５０２５〜５０２８および
多孔性陽極酸化膜５０１３〜５０２０をマスクとしてゲート絶縁膜５０１２をエッチング
する。そして、多孔性陽極酸化膜５０１３〜５０２０を除去し、図１２（Ｃ）の状態を得
る。なお、図１２（Ｃ）において５０２９〜５０３１で示されるのは加工後のゲート絶縁
膜である。
【０１２８】
図１３（Ａ）を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不
純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボ
ロン）またはＧａ（ガリウム）を用いれば良い。
【０１２９】
本実施形態では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添
加をそれぞれ２回の工程に分けて行う。
【０１３０】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不
純物添加（本実施形態ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ
-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×
１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１３１】
さらに、２回目の不純物添加を低加速電圧１０ｋｅＶ程度で行い、ｎ+領域を形成する
。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このｎ
+領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する
。
【０１３２】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域およびド
レイン領域５０３３および５０３４、低濃度不純物領域５０３７、チャネル形成領域５０
４０が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域および
ドレイン領域５０３５および５０３６、低濃度不純物領域５０３８及び５０３９、チャネ
ル形成領域５０４１および５０４２が確定する（図１３（Ａ））。
【０１３３】
なお、図１３（Ａ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性
層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１３４】
次に、図１３（Ｂ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク５０４
３を設け、Ｐ型を付与する不純物イオン（本実施形態ではボロンを用いる）の添加を行う
。
【０１３５】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャ
ネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（
ボロン）イオンを添加する。
【０１３６】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域およびドレイン領域
５０４５および５０４４、低濃度不純物領域５０４６、チャネル形成領域５０４７が形成
される（図１３（Ｂ））。
【０１３７】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極
を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
【０１３８】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによっ
て不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復され
る。
【０１３９】
図１３（Ｃ）を参照する。次に、第１層間絶縁膜５０４８として酸化シリコン膜と窒化
シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレ
イン電極５０４９〜５０５３を形成する。なお、第１層間絶縁膜５０４８として有機性樹
脂膜を用いることもできる。
【０１４０】
図１４を参照する。次に、第２層間絶縁膜５０５４を窒化シリコン膜で形成する。そし
て次に、有機性樹脂膜からなる第３層間絶縁膜５０５６を０．５〜３μｍの厚さに形成す
る。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率
が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上
述した以外の有機性樹脂膜を用いることもできる。
【０１４１】
次に、第３層間絶縁膜５０５６の一部をエッチングし、画素ＴＦＴのドレイン電極５０
５３の上部に第２層間絶縁膜を挟んでブラックマトリクス５０５５を形成する。本実施形
態では、ブラックマトリクス５０５５にはＴｉ（チタン）が用いられた。なお、本実施形
態では、画素ＴＦＴとブラックマトリクスとの間で保持容量５０５８が形成される。
【０１４２】
次に、第２層間絶縁膜５０５４および第３層間絶縁膜５０５６にコンタクトホールを形
成し、画素電極５０５７を１２０ｎｍの厚さに形成する。なお、本実施形態は透過型のア
クティブマトリクス液晶表示装置の例であるため、画素電極５０５７を構成する導電膜と
してＩＴＯ等の透明導電膜を用いる。
【０１４３】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行う
ことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。なお、こ
の水素化処理を、プラズマ化させることによってできた水素で行っても良い。
【０１４４】
以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を有するアクテ
ィブマトリクス基板が完成する。
【０１４５】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブ
マトリクス型液晶表示装置を作製する工程を説明する。
【０１４６】
図１４（Ｂ）の状態のアクティブマトリクス基板に配向膜５０５９を形成する。本実施
形態では、配向膜５０５９にはポリイミドを用いた。次に、対向基板を用意する。対向基
板は、ガラス基板５０６０、透明導電膜から成る対向電極５０６１、配向膜５０６２とで
構成される。
【０１４７】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビ
ング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチルト角を持つよ
うなポリイミドを用いた。
【０１４８】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶５０６３を注入し、封止剤（図示せず）によって完全に封止する。本実施
形態では、液晶５０６３にネマチック液晶を用いた。
【０１４９】
よって、図１４（Ｃ）に示すような透過型のアクティブマトリクス型液晶表示装置が完
成する。
【０１５０】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光
（代表的にはエキシマレーザー光）によって、非晶質シリコン膜の結晶化を行ってもよい
。
【０１５１】
また、多結晶シリコン膜を用いる代わりに、スマートカット、ＳＩＭＯＸ、ＥＬＴＲＡ
Ｎ（エルトラン）等のＳＯＩ構造（ＳＯＩ基板）を用いて他のプロセスを行ってもよい。
【０１５２】
ここで図１９および図２０を参照し、本実施形態のアクティブマトリクス型液晶表示装
置の動作結果について解説する。図１９には、本実施形態のデジタルデータ分割回路を動
作させた時のオシロスコープ図が示されている。
【０１５３】
図１９には、クロックジェネレータＣＬＫ＿ＧＥＮ＿ＬまたはＣＬＫ＿ＧＥＮ＿Ｒから
のクロック信号の出力波形が示されている。図中、Ｒｅｆ１はＣＫ４０＿Ｏの出力波形（
約４０ＭＨｚ）であり、Ｒｅｆ２はＣＫ２０＿Ｏの出力波形（約２０ＭＨｚ）であり、Ｒ
ｅｆ３はＣＫ１０＿Ｏの出力波形（約１０ＭＨｚ）である。なお、Ｒｅｆ５はリセットパ
ルス（ＲＥＳ）であり、Ｒｅｆ４はそのリセットパルスをデジタルデータ分割回路におい
て実測した信号波形である。
【０１５４】
図２０（Ａ）、（Ｂ）および（Ｃ）には、８ビットのデジタルデータの最下位ビットが
入力されるＳＰＣ／ｂｉｔ−１回路における出力波形を示している。
【０１５５】
図２０（Ａ）には、ＳＰＣ／ｂｉｔ−１回路のＳｔａｇｅ１のＳＰＣ基本ユニットに入
力される約４０ＭＨｚのクロック信号ＣＫ４０（Ｒｅｆ１）ならびに８０ＭＨｚのデジタ
ルデータ（Ｒｅｆ２）、およびＯＵＴ１００ならびにＯＵＴ２００からそれぞれ出力され
る２個の４０ＭＨｚのパラレルなデジタルデータ（Ｒｅｆ３ならびにＲｅｆ４）が示され
ている。また、リセットパルス（Ｒｅｆ５）
が示されている。
【０１５６】
ＳＰＣ／ｂｉｔ−１回路の入力ＩＮには、８０ＭＨｚのデジタルデータ（Ｒｅｆ２）が
入力される。この８０ＭＨｚデジタルデータは、最左のパルスから順に、Ｈｉ、Ｌｏ、Ｌ
ｏ、Ｈｉ、Ｌｏ、Ｌｏ、Ｈｉ、Ｈｉというシリアルなデジタルデータである。なお、この
８０ＭＨｚのシリアルなデジタルデータは、図５のタイミングチャートにおいては、DIGI
TAL DATAのＡ、Ｄ、Ｇ、ＨのデータがＨｉであり、その他のデータがＬｏであるとした場
合である。
【０１５７】
出力ＯＵＴ１００およびＯＵＴ２００からそれぞれ出力されるデジタルデータ（Ｒｅｆ
３およびＲｅｆ４）をみると、入力されるデジタルデータ（Ｒｅｆ２）
の周波数が１／２（約４０ＭＨｚ）となり、２つのパラレルなデジタルデータ（Ｒｅｆ３
およびＲｅｆ４）に変換されている様子がわかる。この様子は、図５のタイミングチャー
トにおいて、DIGITAL DATAのＡ、Ｄ、Ｇ、ＨのＨｉのデータが出力ＯＵＴ１００およびＯ
ＵＴ２００からどのような順序で出力されているかを参考にすると良い。
【０１５８】
図２０（Ｂ）には、ＳＰＣ／ｂｉｔ−１回路のＳｔａｇｅ２のＳＰＣ基本ユニットに入
力される約２０ＭＨｚのクロック信号ＣＫ２０（Ｒｅｆ１）ならびに４０ＭＨｚのデジタ
ルデータ（Ｒｅｆ２）、および出力ＯＵＴ１１０ならびにＯＵＴ１２０からそれぞれ出力
される２個の２０ＭＨｚのパラレルなデジタルデータ（Ｒｅｆ３ならびにＲｅｆ４）が示
されている。また、リセットパルス（Ｒｅｆ５）が示されている。
【０１５９】
図２０（Ｂ）においても、出力ＯＵＴ１１０およびＯＵＴ１２０からそれぞれ出力され
るデジタルデータ（Ｒｅｆ３およびＲｅｆ４）をみると、入力されるデジタルデータ（Ｒ
ｅｆ２）の周波数が１／２（約２０ＭＨｚ）となり、２つのパラレルなデジタルデータ（
Ｒｅｆ３およびＲｅｆ４）に変換されている様子がわかる。
【０１６０】
また、図２０（Ｃ）には、ＳＰＣ／ｂｉｔ−１回路のＳｔａｇｅ３のＳＰＣ基本ユニッ
トに入力される約１０ＭＨｚのクロック信号ＣＫ１０（Ｒｅｆ１）ならびに２０ＭＨｚの
デジタルデータ（Ｒｅｆ２）、および出力ＯＵＴ１１１ならびにＯＵＴ１１２からそれぞ
れ出力される２個の１０ＭＨｚのパラレルなデジタルデータ（Ｒｅｆ３ならびにＲｅｆ４
）が示されている。また、リセットパルス（Ｒｅｆ５）が示されている。
【０１６１】
図２０（Ｃ）においても、出力ＯＵＴ１１１およびＯＵＴ１１２からそれぞれ出力され
るデジタルデータ（Ｒｅｆ３およびＲｅｆ４）をみると、入力されるデジタルデータ（Ｒ
ｅｆ２）の周波数が１／２（約１０ＭＨｚ）となり、２つのパラレルなデジタルデータ（
Ｒｅｆ３およびＲｅｆ４）に変換されている様子がわかる。
【０１６２】
上述のように、本発明のデジタルデータ分割回路は、入力されるデジタルデータの周波
数が約８０ＭＨｚという高周波数にもかかわらず、安定した動作を示した。また、今回作
製した本発明のデジタルデータ分割回路の最高動作周波数は、１４０ＭＨｚ(入力するデ
ジタルデータは１４０ＭＨｚ、クロック信号は７０ＭＨｚ)であった。
【実施例４】
【０１６３】
本実施形態では、上述の実施形態３で説明した、本発明のデジタルデータ分割回路を有
するアクティブマトリクス型液晶表示装置の作製方法の別の例について説明する。本実施
形態においても、絶縁表面を有する基板上に複数のＴＦＴを形成し、アクティブマトリク
ス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回
路、および他の周辺回路等を同一基板上に形成する例を示す。なお、ここでは、ＣＭＯＳ
回路の基本構成であるインバータ回路を図１５および図１６を用いて説明する。
【０１６４】
図１５を参照する。基板６００１はガラス基板、プラスチック基板、セラミックス基板
などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面
に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英
基板をもちいることも可能である。
【０１６５】
そして、基板６００１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地
膜６００２と、酸化シリコン膜から成る下地膜６００３が形成される。
これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板６００１
からＴＦＴに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのため
に、窒化シリコン膜からなる下地膜６００２を２０〜１００ｎｍ、代表的には５０ｎｍの
厚さに形成し、さらに酸化シリコン膜ならなる下地膜６００３を５０〜５００ｎｍ、代表
的には１５０〜２００ｎｍの厚さに形成すれば良い。
【０１６６】
勿論、下地膜を窒化シリコン膜からなる下地膜６００２または、酸化シリコン膜ならな
る下地膜６００３のどちらか一方のみで形成しても良いが、ＴＦＴの信頼性のを考慮する
と２層構造とすることが最も望ましかった。
【０１６７】
下地膜６００３に接して形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、ス
パッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固
相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形
成される微結晶半導体を適用することも可能である。
ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコ
ンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材
料を用いることもできる。
【０１６８】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成されるものである
。プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の割合で膜中に水
素が含まれているが、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水
素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非
晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１６９】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜６００２
と下地膜６００３と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された
後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。
その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができた。
【０１７０】
非晶質半導体膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術
を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を用いる
こともできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体
膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性
を得ることができる。
【０１７１】
こうして形成された結晶質半導体膜を、第１のフォトマスクを使用して、公知のパター
ニング法によりレジストマスクを形成し、ドライエッチング法により第２の島状半導体層
（活性層）６００４と、第１の島状半導体層（活性層）６００５を形成した。
【０１７２】
次に、第２の島状半導体層６００４と、第１の島状半導体層６００５との表面に、酸化
シリコンまたは窒化シリコンを主成分とするゲート絶縁膜６００６を形成する。ゲート絶
縁膜６００６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ
、好ましくは５０〜１５０ｎｍとして形成すれば良い（図１５（Ａ））。
【０１７３】
そして、第２のフォトマスクにより、第２の島状半導体層６００４と、第１の島状半導
体層６００５のチャネル形成領域を覆うレジストマスク６００７、６００８を形成した。
このとき、配線を形成する領域にもレジストマスク６００９を形成しておいても良い。
【０１７４】
そして、ｎ型を付与する不純物元素を添加することにより第２の不純物領域を形成する
工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ
）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、
フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜
６００６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高
めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3
の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層に
リンが添加された領域６０１０、６０１１が形成された。ここで形成された第２の不純物
領域の一部は、ＬＤＤ領域として機能するものである(図１５（Ｂ）)。
【０１７５】
レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、ア
ッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し
、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に
水蒸気を添加しておくと効果的であった。
【０１７６】
そして、ゲート絶縁膜６００６の表面に第１の導電層６０１２を形成した。第１の導電
層６０１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用い
て形成する。そして、第１の導電層６００７の厚さは１０〜１００ｎｍ、好ましくは１５
０〜４００ｎｍで形成すれば良い（図１５（Ｃ））。
【０１７７】
例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx（x=2.4<X<2.7）などの化合物を用いるこ
とができる。
【０１７８】
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製す
る回路の面積との関係で、１００ｃｍ2程度までならば問題なく使用することができた。
【０１７９】
次に、第３のフォトマスクによりレジストマスク６０１３、６０１４、６０１５、６０
１６を形成した。レジストマスク６０１３は、ｐチャネル型ＴＦＴのゲート電極を形成す
るためのものであり、レジストマスク６０１５、６０１６は、ゲート配線およびゲートバ
スラインを形成するためのものであった。また、レジストマスク６０１４は第１の島状半
導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマ
スクとするために設けられた。
【０１８０】
第１の導電層はドライエッチング法により不要な部分が除去され、第２のゲート電極６
０１７と、ゲート配線６０１９と、ゲートバスライン６０２０が形成された。ここで、エ
ッチング後残渣が残っている場合には、アッシング処理すると良かった。
【０１８１】
そして、レジストマスク６０１３、６０１４、６０１５、６０１６をそのまま残して、
ｐチャネル型ＴＦＴが形成される第２の島状半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加して第３の不純物領域を形成する工程を行った。ｐ型を付与する不純物
元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）
、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボ
ラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとし
て、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｄ）に示すように
ボロンが高濃度に添加された第３の不純物領域６０２１、６０２２が形成された。
【０１８２】
図１５（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いて
レジストマスク６０２３、６０２４、６０２５を形成した。第４のフォトマスクはｎチャ
ネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１
のゲート電極６０２６が形成された。このとき第１のゲート電極６０２６は、第２の不純
物領域６０１０、６０１１の一部とゲート絶縁膜を介して重なるように形成された（図１
５（Ｅ））。
【０１８３】
そして、レジストマスク６０２３、６０２４、６０２５を完全に除去した後、第５のフ
ォトマスクによりレジストマスク６０２９、６０３０、６０３１を形成した。レジストマ
スク６０３０は第１のゲート電極６０２６とを覆って、さらに第２の不純物領域６０１０
、６０１１の一部と重なる形で形成されたものであった。レジストマスク６０３０は、Ｌ
ＤＤ領域のオフセット量を決めるものであった。
【０１８４】
また、ここでレジストマスク６０３０を使用してゲート絶縁膜の一部を除去して、第１
の不純物領域が形成される半導体層の表面を露出させておいても良い。
このようにすると、次の工程で実施されるｎ型を付与する不純物元素を添加する工程を効
果的に実施することができる。
【０１８５】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行っ
た。そして、ソース領域となる第１の不純物領域６０３２とドレイン領域となる第１の不
純物領域６０３３が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドー
プ法で行った。この工程でも、ゲート絶縁膜６００６を通してその下の半導体層にリンを
添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型
を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×
１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした（図１６（Ａ
））。
【０１８６】
そして、ゲート絶縁膜６００６、第１および第２のゲート電極６０２６、６０１７、ゲ
ート配線６０２７、ゲートバスライン６０２８の表面に第１の層間絶縁膜６０３４、第２
の層間絶縁膜６０３５を形成した。第１の層間絶縁膜６０３４は窒化シリコン膜であり、
５０ｎｍの厚さで形成された。また第２の層間絶縁膜６０３５は酸化シリコン膜であり、
９５０ｎｍの厚さに形成された。
【０１８７】
ここで形成された窒化シリコン膜から成る第１の層間絶縁膜６０３４は次の熱処理の工
程を行うために必要なものであった。これは第１および第２のゲート電極６０２６、６０
１７、ゲート配線６０２７、ゲートバスライン６０２８の表面が酸化することを防ぐため
に効果的であった。
【０１８８】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を
活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピッ
ドサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基
板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させ
ることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処
理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは
４５０℃、２時間の処理を行った。
【０１８９】
この熱処理の工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い
。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、
好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、
１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても
良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することによ
り、ＴＦＴの特性を向上させることができた。
【０１９０】
第１の層間絶縁膜６０３４、第２の層間絶縁膜６０３５はその後、第６のフォトマスク
を用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴの
ソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第２の導
電層を形成し、第７のフォトマスクを用いたパターニングの工程によりソース電極６０３
６、６０３７とドレイン電極６０３８を形成した。図示していないが、本実施形態ではこ
の電極第２の導電層を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５
０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１９１】
以上の工程で、ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成され、ｎチ
ャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に形成された。
【０１９２】
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域６０４２、第１の不純物領域
６０４５、６０４６、第２の不純物領域６０４３、６０４４が形成された。ここで、第２
の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）６０４３ａ、６０４４ａと、
ゲート電極と重ならない領域（ＬＤＤ領域）６０４３ｂ、６０４４ｂがそれぞれ形成され
た。そして、第１の不純物領域６０４５はソース領域として、第１の不純物領域６０４６
はドレイン領域となった。
【０１９３】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域６０３９、第３の不純物領域６０４０
、６０４１が形成された。そして、第３の不純物領域６０４０はソース領域として、第３
の不純物領域６０４１はドレイン領域となった（図１６（Ｂ）
）。
【０１９４】
また、図１６（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造
、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は、図
１６（Ｂ）と対応している。本実施形態において、ゲート電極とゲート配線とゲートバス
ラインとは、第１の導電層から形成されている。
【０１９５】
図１５と図１６では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせ
て成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、
アクティブマトリクス回路等も同様に作製される。
【０１９６】
作製されたアクティブマトリクス基板は、実施形態３と同様の方法によってアクティブ
マトリクス型液晶表示装置とされる。
【実施例５】
【０１９７】
上述の実施形態３および４のアクティブマトリクス型液晶表示装置においては、ネマチ
ック液晶を用いたＴＮモードが表示モードとして用いられているが、他の表示モードをも
用いることができる。
【０１９８】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アク
ティブマトリクス型液晶表示装置を構成してもよい。
【０１９９】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized M
onostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-S
cale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thre
sholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response
Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdle
ss antiferroelectricity in liquid crystals and its application to displays" by S
. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２００】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（
セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２０１】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対す
る光透過率の特性を示す例を図２４に示す。図２４に示すグラフの縦軸は透過率（任意単
位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層
の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏
光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２０２】
図２４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電
圧駆動かつ階調表示が可能となることがわかる。
【０２０３】
このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明のデジタルデータ分割
回路を有するアクティブマトリクス型液晶表示装置に用いた場合にも、ＤＡＣ（Ｄ／Ａ変
換回路）の出力電圧を下げることができるので、ＤＡＣの動作電源電圧を下げることがで
き、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス液
晶表示装置の低消費電力化および高信頼性が実現できる。
【０２０４】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較
的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍま
たは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０２０５】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
【０２０６】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実
現されるので、アクティブマトリクス液晶表示装置の低消費電力が実現される。
【０２０７】
なお、図２４に示すような電気光学特性を有する液晶は、いかなるものも本発明の液晶
表示装置の表示媒体として用いることができる。
【０２０８】
また、本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装
置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用い
てもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【０２０９】
また、アクティブマトリクス型液晶表示装置のアクティブマトリクス回路に用いられる
アクティブ素子には、ＴＦＴの他ＭＩＭ素子等が用いられても良い。
【０２１０】
また、上述の実施形態３および４では、トップゲート型のＴＦＴを例にとって説明した
が、本発明のデジタルデータ分割回路を有するアクティブマトリクス型半導体表示装置（
代表的には液晶表示装置）は、逆スタガ型のようなボトムゲイト型ＴＦＴによって構成さ
れてもよい。
【実施例６】
【０２１１】
本発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置（ア
クティブマトリクス型液晶表示装置を含む）には様々な用途がある。本実施形態では、本
発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込
んだ半導体装置について説明する。
【０２１２】
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマ
ウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モ
バイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図１７、図１８
および図３１に示す。
【０２１３】
図１７（Ａ）はフロント型プロジェクタ−であり、本体１０００１、アクティブマトリ
クス型半導体表示装置１０００２（代表的には液晶表示装置）、光源１０００３、光学系
１０００４、スクリーン１０００５で構成されている。なお、図１７（Ａ）には、半導体
表示装置を１つ組み込んだフロントプロジェクターが示されているが、アクティブマトリ
クス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによ
って、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２１４】
図１７（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７はアクテ
ィブマトリクス型半導体表示装置であり、１０００８は光源であり、１０００９はリフレ
クター、１００１０はスクリーンである。なお、図１７（Ｂ）
には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応さ
せる）組み込んだリア型プロジェクタが示されている。
【０２１５】
図１８（Ａ）は携帯電話であり、本体１１００１、音声出力部１１００２、音声入力部
１１００３、アクティブマトリクス型半導体表示装置１１００４、操作スイッチ１１００
５、アンテナ１１００６で構成される。
【０２１６】
図１８（Ｂ）はビデオカメラであり、本体１２００１、アクティブマトリクス型半導体
表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２
００５、受像部１２００６で構成される。
【０２１７】
図１８（Ｃ）はモバイルコンピュータであり、本体１３００１３、カメラ部１３００２
、受像部１３００３、操作スイッチ１３００４、アクティブマトリクス型半導体表示装置
１３００５で構成される。
【０２１８】
図１８（Ｄ）はヘッドマウントディスプレイであり、本体１４００１、アクティブマト
リクス型半導体表示装置１４００２で構成される。
【０２１９】
図１８（Ｅ）は携帯書籍（電子書籍）であり、本体１５００１、アクティブマトリクス
型半導体表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００
５、アンテナ１５００６で構成される。
【０２２０】
図３１（Ａ）はパーソナルコンピュータであり、本体１６００１、画像入力部１６００
２、表示部１６００３、キーボード１６００４等を含む。本願発明を表示部１６００３に
適用することができる。
【０２２１】
図３１（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体１７００１、表示部１７００２、スピーカ部１７００３、記録媒体１
７００４、操作スイッチ１７００５等を含む。なお、このプレーヤーは記録媒体としてＤ
ＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映
画鑑賞やゲームやインターネットを行うことができる。本願発明は表示部１７００２やそ
の他の信号制御回路に適用することができる。  
【実施例７】
【０２２２】
本実施形態においては、本発明のデジタルデータ分割回路を有するアクティブマトリク
ス型液晶表示装置の別の作製例について説明する。なお、本実施例においては、特に説明
しない部分には実施形態３に示した作製例とほぼ同様のプロセスを適用できる。
【０２２３】
本実施形態においては、図１１（Ａ）の状態において、触媒元素の添加工程として、マ
スク絶縁膜５００４を用いずにＮｉ酢酸溶液を非晶質シリコン膜の全面に塗布した。
【０２２４】
触媒元素の添加工程が終了したら、次に、４５０℃で１時間程度の水素出しの後、不活
性雰囲気、水素雰囲気または酸素雰囲気中において ５００〜９６０℃（代表的には５５
０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質シリコン膜４００３の結
晶化を行う。本実施形態では窒素雰囲気で５９０℃で８時間の加熱処理を行う。
【０２２５】
その後、触媒元素をゲッタリングするための加熱処理（触媒元素のゲッタリングプロセ
ス）を行う。本実施形態の場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロ
ゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッ
タリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうこと
が好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとし
て、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ2、Ｂｒ2等
のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。本
実施形態においては、Ｏ2およびＨＣｌ雰囲気下９５０℃で行い、熱酸化膜の形成と同時
にゲッタリングプロセスを行った。
【０２２６】
その後、ゲイト絶縁膜を形成する。本実施形態では、ゲイト絶縁膜の厚さは、最終膜厚
が約５０ｎｍとなるようにした。
【０２２７】
その他の工程については、実施形態３を参照することができる。
【０２２８】
本実施形態の作製工程によって得られたＴＦＴの特性を以下の表１に示す。
【表１】
2015007779.tif 000004
【０２２９】
表１においては、Ｌ／Ｗ（チャネル長／チャネル幅）、Ｉon（オン電流）、Ｉoff（オ
フ電流）、Ｉon／Ｉoff（オン電流とオフ電流との比の常用対数をとったもの）、Ｖth（
しきい値電圧）、Ｓvalue（Ｓ値）、μＦＥ（電界効果移動度）
を示している。なお、＊印がついたものは、Ｌ＝５０μmとしたＴＦＴのμＦＥを示す。
【０２３０】
ここで、図２１に、本実施例の作製工程によって得られたＴＦＴ特性のグラフを示す。
図２１において、Ｖｇはゲイト電圧、Ｉｄはドレイン電流、Ｖｄはドレイン電圧を示す。
【実施例８】
【０２３１】
本実施形態においては、本出願人が作製した本発明のデジタルビデオデータ分割回路を
有するアクティブマトリクス型液晶表示装置の例について説明する。
【０２３２】
下記の表２には、本出願人が作製した本発明のデジタルビデオデータ分割回路を有する
アクティブマトリクス型液晶表示装置の仕様が示されている。
【表２】
2015007779.tif 000005
【０２３３】
なお、表２におけるdata driverおよびscan driverは、それぞれ、ソース信号線駆動回
路、ゲイト信号線駆動回路のことである。また、アドレッシングモード（Addressing mod
e）として、ソースライン反転表示を行った。
【０２３４】
図２２には、本実施形態で説明する本発明のデジタルビデオデータ分割回路（８ビット
）を有するアクティブマトリクス型液晶表示装置の表示例が示されている。
【０２３５】
また、図２３には、本実施形態で説明する本発明のデジタルビデオデータ分割回路（８
ビット）を有するアクティブマトリクス型液晶表示装置を３個用いたフロント型プロジェ
クターの表示例である。なお、フロント型プロジェクタ−については、実施形態６を参照
されたい。
【０２３６】
図２２および図２３によると、本発明のデジタルビデオデータ分割回路を有するアクテ
ィブマトリクス型液晶表示装置は、１９８０×１０８０画素という高解像度にもかかわら
ず、非常に精細な表示が実現できており、かつ非常に細かな階調表示が実現できているこ
とがわかる。
【実施例９】
【０２３７】
本実施形態では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製
した例について説明する。
【０２３８】
図２５（Ａ）は本実施形態のＥＬ表示装置の上面図である。図２５（Ａ）において、４
０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆
動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至
り、外部機器へと接続される。
【０２３９】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材７０１０、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリン
グ材）７００１が設けられている。
【０２４０】
また、図２５（Ｂ）は、本実施形態のＥＬ表示装置の断面構造であり、基板４０１０、
下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ
４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形
成されている。これらのＴＦてゃ公知の構造（トッピゲート構造またはボトムゲート構造
）を用いればよい。
【０２４１】
駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層
間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続
する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウ
ムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合
物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形
成し、画素電極４０２７上に開口部を形成する。
【０２４２】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０２４３】
本実施形態では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマ
スクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青
色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ
）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすること
もできる。
【０２４４】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ
層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施
形態ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述
のような成膜を可能とする。
【０２４５】
なお、本実施形態では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アル
ミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬ
ｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する
。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０
３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に
所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰ
Ｃ４０１７に接続される。
【０２４６】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するた
めに、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０２４７】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜７０１３、充
填材７０１４、カバー材７０１０が形成される。
【０２４８】
さらに、ＥＬ素子部を囲むようにして、カバー材７０１０と基板４０１０の内側にシール
材７０００が設けられ、さらにシール材７０００の外側には密封材（第２のシール材）７
００１が形成される。
【０２４９】
このとき、この充填材７０１４は、カバー材７０１０を接着するための接着剤としても
機能する。充填材７０１４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。この充填材７０１４の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
【０２５０】
また、充填材７０１４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２５１】
スペーサーを設けた場合、パッシベーション膜７０１３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２５２】
また、カバー材７０１０としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２５３】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材７０１０が透光
性を有する必要がある。
【０２５４】
また、配線４０１６はシール材７０００および密封材７００１と基板４０１０との隙間
を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説
明したが、他の配線４０１４、４０１５も同様にしてシール材７０００および密封材７０
０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【実施例１０】
【０２５５】
本実施形態では、本願発明を用いて実施形態９とは異なる形態のＥＬ表示装置を作製し
た例について、図２６（Ａ）、２６（Ｂ）を用いて説明する。図２５（Ａ）、２５（Ｂ）
と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２５６】
図２６（Ａ）は本実施形態のＥＬ表示装置の上面図であり、図２６（Ａ）をＡ-Ａ'で切
断した断面図を図２６（Ｂ）に示す。
【０２５７】
実施形態９に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成
する。
【０２５８】
さらに、EL素子を覆うようにして充填材７０１４を設ける。この充填材７０１４は、カ
バー材７０１０を接着するための接着剤としても機能する。充填材７０１４としては、Ｐ
ＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）
を用いることができる。この充填材７０１４の内部に乾燥剤を設けておくと、吸湿効果を
保持できるので好ましい。
【０２５９】
また、充填材７０１４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２６０】
スペーサーを設けた場合、パッシベーション膜７０１３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２６１】
また、カバー材７０１０としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２６２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光
性を有する必要がある。
【０２６３】
次に、充填材７０１４を用いてカバー材７０１０を接着した後、充填材７０１４の側面
（露呈面）を覆うようにフレーム材７０１１を取り付ける。フレーム材７０１１はシール
材（接着剤として機能する）７０１２によって接着される。このとき、シール材７０１２
としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂
を用いても良い。なお、シール材７０１２はできるだけ水分や酸素を透過しない材料であ
ることが望ましい。また、シール材７０１２の内部に乾燥剤を添加してあっても良い。
【０２６４】
また、配線４０１６はシール材７０１２と基板４０１０との隙間を通ってＦＰＣ４０１
７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４
０１４、４０１５も同様にしてシール材７０１２の下を通ってＦＰＣ４０１７に電気的に
接続される。
【実施例１１】
【０２６５】
本実施形態ではＥＬ表示パネルの画素部のさらに詳細な断面構造を図２７に、上面構造
を図２８（Ａ）に、回路図を図２８（Ｂ）に示す。図２７、図２８（Ａ）、図２８（Ｂ）
では共通の符号を用いるので互いに参照すればよい。
【０２６６】
図２７において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２はＮＴＦ
Ｔを用いて形成される。本実施形態ではダブルゲート構造としているが、構造及び作製プ
ロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実
質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという
利点がある。なお、本実施形態ではダブルゲート構造としているが、シングルゲート構造
でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造で
も構わない。また、ＰＴＦＴを用いて形成しても構わない。
【０２６７】
また、電流制御用ＴＦＴ３５０３はＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート
電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦ
Ｔ３５０２のゲート電極３９ａ、３９ｂを電気的に接続するゲート配線である。
【０２６８】
電流制御用ＴＦＴ３５０３はＥＬ素子を流れる電流量を制御するための素子であるため
、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でも
ある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に
重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２６９】
また、本実施形態では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示している
が、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦ
Ｔを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行
えるようにした構造としても良い。このような構造は熱による劣化対策として有効である
。
【０２７０】
また、図２８（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる
配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁
膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。こ
のコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するため
のコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６
に接続され、常に一定の電圧が加えられている。
【０２７１】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベー
ション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化
膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従
って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化して
おくことが望ましい。
【０２７２】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御
用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。
【０２７３】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝
（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示して
いないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系
材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（Ｐ
ＶＫ）系、ポリフルオレン系などが挙げられる。
【０２７４】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.B
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２７５】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２７６】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。
【０２７７】
例えば、本実施形態ではポリマー系材料を発光層として用いる例を示したが、低分子系
有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材
料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いるこ
とができる。
【０２７８】
本実施形態では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリ
アニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注
入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施形態の場合、発光層４
５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極
は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物
や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や
正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２７９】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素
子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成
されたコンデンサを指す。図２８（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く
、明るい画像表示が可能となる。
【０２８０】
ところで、本実施形態では、陽極４７の上にさらに第２パッシベーション膜４８を設け
ている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好まし
い。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣
化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによ
りＥＬ表示装置の信頼性が高められる。
【０２８１】
以上のように本実施形態のＥＬ表示パネルは図２７のような構造の画素からなる画素部
を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電
流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【実施例１２】
【０２８２】
本実施形態では、実施形態１１に示した画素部において、ＥＬ素子３５０５の構造を反
転させた構造について説明する。説明には図２９を用いる。なお、図２７の構造と異なる
点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することと
する。
【０２８３】
図２９において、電流制御用ＴＦＴ３５０３はＰＴＦＴを用いて形成される。
【０２８４】
本実施形態では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化イ
ンジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズ
との化合物でなる導電膜を用いても良い。
【０２８５】
そして、絶縁膜でなるバンク５１ａ、５１ｂが形成された後、溶液塗布によりポリビニ
ルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネー
トでなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰
極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される
。
【０２８６】
本実施形態の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成さ
れた基板の方に向かって放射される。
【０２８７】
実施形態６の電子機器の表示部として本実施形態のＥＬ表示パネルを用いることは有効
である。
【実施例１３】
【０２８８】
本実施形態では、図２８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例に
ついて図３０（Ａ）〜（Ｃ）に示す。なお、本実施形態において、３８０１はスイッチン
グ用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配
線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供
給線、３８０７はＥＬ素子とする。
【０２８９】
図３０（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即
ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２９０】
また、図３０（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合
の例である。なお、図３０（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート
配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
【０２９１】
また、図３０（Ｃ）は、図３０（Ｂ）の構造と同様に電流供給線３８０８をゲート配線
３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。
【０２９２】
なお、本実施形態の構成は、実施形態９または１０の構成と自由に組み合わせて実施す
ることが可能である。また、実施形態６の電子機器の表示部として本実施形態のが素行構
造を有するＥＬ表示パネルを用いることは有効である。
【実施例１４】
【０２９３】
実施形態１１に示した図２８（Ａ）、２８（Ｂ）では電流制御用ＴＦＴ３５０３のゲー
トにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデ
ンサ３５０４を省略することも可能である。実施形態１１の場合、電流制御用ＴＦＴ３５
０３は、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有して
いるＴＦＴを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ３５０４の代わりとして
積極的に用いる点に特徴がある。
【０２９４】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積
によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決ま
る。
【０２９５】
また、本実施形態１３に示した図３０（Ａ），（Ｂ），（Ｃ）の構造においても同様に
、コンデンサ３８０５を省略することは可能である。
【０２９６】
なお、本実施形態の構成は、実施形態９~１３の構成と自由に組み合わせて実施するこ
とが可能である。また、実施形態６の電子機器の表示部として本実施形態の画素構造を有
するＥＬ表示パネルを用いることは有効である。
【符号の説明】
【０２９７】
ＣＬＫ＿ＧＥＮ＿Ｌ    クロックジェネレータ
ＣＬＫ＿ＧＥＮ＿Ｒ    クロックジェネレータ
１００１              ソース信号線駆動回路Ａ
１００１−２          ラッチ回路１
１００１−３          ラッチ回路２
１００１−４          セレクタ回路１
１００１−５          Ｄ／Ａ変換回路（ＤＡＣ）
１００１−６          セレクタ回路２
１００２              ソース信号線駆動回路Ｂ
１００３              ゲート信号線駆動回路
１００５              デジタルデータ分割回路
【図１】
2015007779.tif 000006
【図２】
2015007779.tif 000007
【図３】
2015007779.tif 000008
【図４】
2015007779.tif 000009
【図５】
2015007779.tif 000010
【図６】
2015007779.tif 000011
【図７】
2015007779.tif 000012
【図８】
2015007779.tif 000013
【図９】
2015007779.tif 000014
【図１０】
2015007779.tif 000015
【図１１】
2015007779.tif 000016
【図１２】
2015007779.tif 000017
【図１３】
2015007779.tif 000018
【図１４】
2015007779.tif 000019
【図１５】
2015007779.tif 000020
【図１６】
2015007779.tif 000021
【図１７】
2015007779.tif 000022
【図１８】
2015007779.tif 000023
【図１９】
2015007779.tif 000024
【図２０】
2015007779.tif 000025
【図２１】
2015007779.tif 000026
【図２２】
2015007779.tif 000027
【図２３】
2015007779.tif 000028
【図２４】
2015007779.tif 000029
【図２５】
2015007779.tif 000030
【図２６】
2015007779.tif 000031
【図２７】
2015007779.tif 000032
【図２８】
2015007779.tif 000033
【図２９】
2015007779.tif 000034
【図３０】
2015007779.tif 000035
【図３１】
2015007779.tif 000036