(57)【要約】【課題】初期動作において可変遅延回路を高速にロックさせる。【解決手段】クロック信号ＲＣＬＫを遅延させてクロック信号ＤＣＬＫを生成する可変遅延回路１１０と、クロック信号ＤＣＬＫを遅延させてクロック信号ＦＣＬＫを生成するレプリカ回路１３０と、クロック信号ＲＣＬＫとクロック信号ＦＣＬＫとの位相差を検出する位相差検出回路１５０と、直列接続される複数個のラッチＬ０〜Ｌｎを有するレジスタ１２０とを備える。ラッチＬ０〜Ｌｎは、位相差検出回路１５０によって検出された位相差の相当する時間だけ、順次反転される。そして、レジスタ１２０は、反転されたラッチＬ０〜Ｌｎに基づいて可変遅延回路１１０の遅延量を制御する。【選択図】図２
2015076711.tif 000002
【特許請求の範囲】
【請求項１】
内部クロック信号を遅延させ、遅延内部クロック信号として出力するレプリカ回路と、
外部クロック信号と前記遅延内部クロック信号との位相差を検出する位相差検出回路と、
前記外部クロック信号に前記位相差の期間とほぼ等しい遅延時間を加算することによって前記内部クロック信号を生成する可変遅延回路と、
直列接続される複数個のラッチを有し、前記位相差の期間だけ１又は２以上の前記ラッチを順次反転させ、前記遅延時間を定義するラッチを指定するレジスタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記外部クロック信号と前記遅延内部クロック信号のいずれの位相が早いかを検出するクロック信号検出回路と、
前記クロック信号検出回路の検出結果に基づいて前記遅延時間を定義するラッチを変更することにより、前記遅延時間を加算または減算する制御回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変遅延回路は、直列接続された複数の往路論理回路と、直列接続された複数の復路論理回路と、前記複数の往路論理回路と前記複数の復路論理回路とをそれぞれ接続する複数の折り返し論理回路と、を含み、
前記複数の折り返し論理回路は、それぞれ対応する前記複数個のラッチによって活性化されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記レジスタは、前記複数個のラッチにそれぞれ対応する複数個のダミーラッチをさらに有し、
前段のラッチの出力ノードは、後段のラッチの入力ノード及び後段のダミーラッチの入力ノードに共通に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記可変遅延回路は、前記複数の復路論理回路にそれぞれ対応する複数のダミー復路論理回路をさらに含み、
前段の復路論理回路の出力ノードは、後段の復路論理回路の入力ノード及び後段のダミー復路論理回路の入力ノードに共通に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の往路論理回路、前記複数の復路論理回路及び前記複数の折り返し論理回路は、いずれもＮＡＮＤ回路を含んでいることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の折り返し論理回路にそれぞれ含まれるＮＡＮＤ回路は、第１及び第２の入力ノードと、出力ノードと、第１の電源ラインと前記出力ノードとの間に並列接続された第１導電型の第１及び第２のトランジスタと、第２の電源ラインと前記出力ノードとの間に直列接続された第２導電型の第３及び第４のトランジスタと、前記第２の電源ラインと前記出力ノードとの間に直列接続された前記第２導電型の第５及び第６のトランジスタとを含み、
前記第１の入力ノードは前記第１、第３及び第６のトランジスタの制御電極に接続され、
前記第２の入力ノードは前記第２、第４及び第５のトランジスタの制御電極に接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部クロック信号に同期してデータストローブ信号を外部に出力する出力回路をさらに備え、
前記レプリカ回路は、前記出力回路と同じ遅延量を有する出力レプリカ回路を含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部クロック信号を生成するための可変遅延回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、位相制御された内部クロック信号を生成するクロック生成回路を備えていることがある。代表的なクロック生成回路としては、ＤＬＬ（Delay Locked Loop）回路が知られている。ＤＬＬ回路は、外部クロック信号を遅延させることによって内部クロック信号を生成するための可変遅延回路を有している。
【０００３】
ＤＬＬ回路においては、初期動作にかかる時間が問題となることがある。初期動作においては、内部クロック信号の位相が大きく変化するので、内部クロック信号がロックするまでに比較的長い時間がかかるからである。ここで、「ロック」とは内部クロック信号が正しく位相制御された状態を指す。この問題を解決する方法として、特許文献１にはオシレータを用いて位相差を直接測定する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の方法では、位相差の測定結果を数値化し、その数値に基づいて可変遅延回路の遅延量を制御している。このため、位相差を数値化する回路や、得られた数値をデコードする回路などが必要であり、回路構成が複雑であるという問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、内部クロック信号を遅延させ、遅延内部クロック信号として出力するレプリカ回路と、外部クロック信号と前記遅延内部クロック信号との位相差を検出する位相差検出回路と、前記外部クロック信号に前記位相差の期間とほぼ等しい遅延時間を加算することによって前記内部クロック信号を生成する可変遅延回路と、直列接続される複数個のラッチを有し、前記位相差の期間だけ１又は２以上の前記ラッチを順次反転させ、前記遅延時間を定義するラッチを指定するレジスタとを備える。
【発明の効果】
【０００７】
本発明の半導体装置においては、位相差の期間だけラッチを順次反転させるだけで遅延時間が定義されるため、位相差を数値化する必要がない。このため、ＤＬＬ回路の回路規模を削減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】クロック信号検出回路１４０の回路図である。
【図４】クロック信号検出回路１４０の動作を説明するための波形図である。
【図５】位相差検出回路１５０の回路図である。
【図６】位相差検出回路１５０の動作を説明するための波形図である。
【図７】制御回路１６０の構成を示すブロック図である。
【図８】論理回路１６２の回路図である。
【図９】論理回路１６２の動作を示す波形図である。
【図１０】論理回路１６３の回路図である。
【図１１】論理回路１６３の動作を示す波形図である。
【図１２】論理回路１６３の動作を示す波形図である。
【図１３】可変遅延回路１１０及びレジスタ１２０の回路図である。
【図１４】ＤＬＬ回路１００の初期動作の一例を示す波形図である。
【図１５】ＤＬＬ回路１００の初期動作の他の例を示す波形図である。
【図１６】可変遅延回路１１０による遅延量が加算される例を示す波形図である。
【図１７】可変遅延回路１１０による遅延量が減算される例を示す波形図である。
【図１８】一般的な２入力のＮＡＮＤ回路の回路図である。
【図１９】改良された２入力のＮＡＮＤ回路の回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されている。カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１２】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１３】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１４】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、メモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１５】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＤＣＬＫを生成する回路である。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＤＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＤＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。
【００１６】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電圧ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電圧ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１７】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１８】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００１９】
図２に示すように、ＤＬＬ回路１００は、クロック信号ＲＣＬＫを受けてクロック信号ＤＣＬＫを生成する回路である。クロック信号ＲＣＬＫは、外部クロック信号ＣＫ，ＣＫＢを受ける入力回路２５によって生成される。入力回路２５は、相補の外部クロック信号ＣＫ，ＣＫＢを単相化することによってクロック信号ＲＣＬＫを生成する。したがって、クロック信号ＲＣＬＫは外部クロック信号ＣＫ，ＣＫＢとほぼ同じ波形を有している。このため、本明細書では、内部クロック信号ＲＣＬＫを外部クロック信号ＣＫ，ＣＫＢと同一視することがある。
【００２０】
ＤＬＬ回路１００に入力されたクロック信号ＲＣＬＫは、可変遅延回路１１０によって遅延される。可変遅延回路１１０の遅延量は、レジスタ１２０の設定値によって制御される。可変遅延回路１１０によって遅延されたクロック信号ＲＣＬＫは、クロック信号ＤＣＬＫとして出力される。上述の通り、クロック信号ＤＣＬＫは出力回路３０ａに供給され、データストローブ信号ＤＱＳなどの出力タイミングを規定する。
【００２１】
図２に示すように、クロック信号ＲＣＬＫは、ＤＬＬ回路１００内のレプリカ回路１３０に供給される。レプリカ回路１３０は、出力レプリカ回路１３１と入力レプリカ回路１３２が直列に接続された構成を有している。出力レプリカ回路１３１は、出力回路３０ａのレプリカ回路である。したがって、出力レプリカ回路１３１は出力回路３０ａと実質的に同じ遅延量を有している。同様に、入力レプリカ回路１３２は、入力回路２５のレプリカ回路である。したがって、入力レプリカ回路１３２は入力回路２５と実質的に同じ遅延量を有している。
【００２２】
かかる構成により、出力レプリカ回路１３１から出力されるクロック信号ＭＤＱＳは、データストローブ端子３２から出力されるデータストローブ信号ＤＱＳと正確に同期する。そして、データストローブ信号ＤＱＳは、ＤＬＬ回路１００の動作により、外部クロック信号ＣＫ，ＣＫＢと正確に同期する。この場合、入力レプリカ回路１３２から出力されるクロック信号ＦＣＬＫ（遅延内部クロック信号）は、入力回路２５から出力されるクロック信号ＲＣＬＫと正確に同期することになる。クロック信号ＦＣＬＫは、クロック信号検出回路１４０及び位相差検出回路１５０に供給される。
【００２３】
クロック信号検出回路１４０は、クロック信号ＲＣＬＫとクロック信号ＦＣＬＫの位相を比較する回路である。比較の結果、いずれの位相が進んでいるかによって、制御信号ＰＳＥＮ，ＮＳＥＮのいずれか一方を活性化させる。制御信号ＰＳＥＮ，ＮＳＥＮは、制御回路１６０に供給される。尚、クロック信号検出回路１４０は、位相比較器あるいはフェーズディレクタと呼ばれることもある。
【００２４】
位相差検出回路１５０は、クロック信号ＲＣＬＫとクロック信号ＦＣＬＫの位相差を検出する回路である。検出の結果は、制御信号ＰＳＥＥＮＢ，ＰＳＯＥＮＢ，ＰＳＥＮＤとして、制御回路１６０に供給される。
【００２５】
図３は、クロック信号検出回路１４０の回路図である。
【００２６】
図３に示すように、クロック信号検出回路１４０は、３つのＳＲ（セットリセット）ラッチ回路１４１〜１４３を備えている。ＳＲラッチ回路１４１は、クロック信号ＲＣＬＫがローレベルになるとセットされる。また、ＳＲラッチ回路１４１は、クロック信号ＲＣＬＫの立ち上がりにおいてクロック信号ＦＣＬＫがローレベルであるとリセットされる。また、ＳＲラッチ回路１４１には、ＳＲラッチ回路１４２の出力信号も供給されている。これにより、ＳＲラッチ回路１４２がリセットされている期間においては、ＳＲラッチ回路１４１はセット状態を維持する。
【００２７】
ＳＲラッチ回路１４２も、クロック信号ＲＣＬＫがローレベルになるとセットされる。また、ＳＲラッチ回路１４２は、ＳＲラッチ回路１４１がセットされている状態で、クロック信号ＲＣＬＫの立ち上がりにおいてクロック信号ＦＣＬＫがローレベルであるとリセットされる。
【００２８】
ＳＲラッチ回路１４３は、ＳＲラッチ回路１４２がリセットされるとセットされ、ＳＲラッチ回路１４１がリセットされるとリセットされる。ＳＲラッチ回路１４３のセット側出力はインバータ１４４，１４５を介し、制御信号ＰＳＥＮとして出力される。また、ＳＲラッチ回路１４３のリセット側出力はインバータ１４６，１４７を介し、制御信号ＮＳＥＮとして出力される。
【００２９】
尚、ＮＡＮＤ回路１４８は、クロック信号ＲＣＬＫとクロック信号ＦＣＬＫの入力負荷を一致させるためのダミー回路である。
【００３０】
図４は、クロック信号検出回路１４０の動作を説明するための波形図である。
【００３１】
図４（ａ），（ｂ）に示すように、クロック信号ＲＣＬＫの立ち上がりエッジにおいてクロック信号ＦＣＬＫがローレベルである場合には、制御信号ＰＳＥＮ，ＮＳＥＮはそれぞれローレベル及びハイレベルとなる。図４（ａ）に示すケースのように、この状態が継続すれば、制御信号ＰＳＥＮ，ＮＳＥＮはそれぞれローレベル及びハイレベルを維持する。このことは、クロック信号ＲＣＬＫに対してクロック信号ＦＣＬＫの位相が遅れている場合、制御信号ＰＳＥＮ，ＮＳＥＮがそれぞれローレベル及びハイレベルとなることを意味する。
【００３２】
一方、図４（ｂ）に示すケースでは、次のクロック信号ＲＣＬＫの立ち上がりエッジにおいてクロック信号ＦＣＬＫがハイレベルである。この場合、制御信号ＰＳＥＮ，ＮＳＥＮはそれぞれハイレベル及びローレベルとなる。このことは、クロック信号ＲＣＬＫに対してクロック信号ＦＣＬＫの位相が進んでいる場合、制御信号ＰＳＥＮ，ＮＳＥＮがそれぞれハイレベル及びローレベルとなることを意味する。
【００３３】
図５は、位相差検出回路１５０の回路図である。
【００３４】
図５に示すように、位相差検出回路１５０は、直列接続された３つのラッチ回路１５１〜１５３を備えている。このうち、ラッチ回路１５１，１５３はクロック信号ＲＣＬＫの立ち上がりエッジに同期してラッチ動作を行う。また、ラッチ回路１５２はクロック信号ＦＣＬＫの立ち上がりエッジに同期してラッチ動作を行う。初段のラッチ回路１５１には、リセット信号ＲＳＴの反転信号が入力される。リセット信号ＲＳＴは、ＤＬＬ回路１００を初期化する際に活性化されるほか、所定のタイミングで定期的に活性化される信号である。
【００３５】
また、ラッチ回路１５１の出力信号とリセット信号ＲＳＴの反転信号は、ＮＡＮＤ回路１５４に入力される。ＮＡＮＤ回路１５４の出力信号は、制御信号ＰＳＯＥＮＢとして用いられる。さらに、ラッチ回路１５２の出力信号と制御信号ＰＳＯＥＮＢの反転信号は、ＮＡＮＤ回路１５５に入力される。ＮＡＮＤ回路１５５の出力信号は、制御信号ＰＳＥＥＮＢとして用いられる。そして、ラッチ回路１５３の出力信号と制御信号ＰＳＥＥＮＢの反転信号は、ＡＮＤ回路１５６に入力される。ＡＮＤ回路１５６の出力信号は、制御信号ＰＳＥＮＤとして用いられる。
【００３６】
図６は、位相差検出回路１５０の動作を説明するための波形図である。
【００３７】
図６に示す例では、時刻ｔ１０においてリセット信号ＲＳＴがハイレベルからローレベルに変化している。リセット信号ＲＳＴがハイレベルに活性化している期間は、制御信号ＰＳＯＥＮＢ，ＰＳＥＥＮＢはハイレベル、制御信号ＰＳＥＮＤはローレベルに固定される。
【００３８】
そして、時刻ｔ１０においてリセット信号ＲＳＴがハイレベルからローレベルに変化すると、ラッチ回路１５１〜１５３のラッチデータが順次反転する。具体的には、時刻ｔ１１においてクロック信号ＲＣＬＫが立ち上がるとラッチ回路１５１が反転し、制御信号ＰＳＯＥＮＢがローレベルに変化する。次に、時刻ｔ１２においてクロック信号ＦＣＬＫが立ち上がるとラッチ回路１５２が反転し、制御信号ＰＳＥＥＮＢがローレベルに変化する。そして、時刻ｔ１３においてクロック信号ＲＣＬＫが再び立ち上がるとラッチ回路１５３が反転し、制御信号ＰＳＥＮＤがハイレベルに変化する。
【００３９】
その後は、制御信号ＰＳＯＥＮＢ，ＰＳＥＥＮＢはハイレベル、制御信号ＰＳＥＮＤはローレベルに固定される。ここで、制御信号ＰＳＥＥＮＢがローレベルに変化してから、制御信号ＰＳＥＮＤがハイレベルに変化するまでの時間は、クロック信号ＲＣＬＫとクロック信号ＦＣＬＫの位相差に相当する。
【００４０】
このようにして生成された制御信号ＰＳＥＮ，ＮＳＥＮ，ＰＳＥＥＮＢ，ＰＳＯＥＮＢ，ＰＳＥＮＤは、図２に示した制御回路１６０に供給される。詳細については後述するが、制御回路１６０によるレジスタ１２０の制御は、初期動作と追従動作に分けられる。
【００４１】
初期動作とは、位相差検出回路１５０から供給される制御信号に基づいて、クロック信号ＤＣＬＫの位相を一度にジャンプさせる動作である。初期動作の詳細については、図１４及び図１５を参照しながら追って説明するが、初期動作における各種制御信号の波形は図６に示すとおりとなる。例えば、時刻ｔ１２〜ｔ１３の期間は制御信号ＤＰＳＥがハイレベルとなる。また、時刻ｔ１１〜ｔ１３の期間は制御信号ＤＰＳＯがハイレベルとなる。制御信号ＤＮＳＥ，ＤＮＳＯはローレベルを維持する。
【００４２】
図６に示す例では、時刻ｔ１４に初期動作が完了しており、この時点でクロック信号ＲＣＬＫとＦＣＬＫの位相が一致する。これに対し、初期動作が行われない比較例においては、図６に示すようにクロック信号ＲＣＬＫとＦＣＬＫの位相は直ちには一致しない。
【００４３】
追従動作は、初期動作が行われた後に実行される。追従動作とは、クロック信号検出回路１４０から供給される制御信号に基づいて、クロック信号ＦＣＬＫをクロック信号ＲＣＬＫに追従させる動作である。追従動作の詳細については、図１６及び図１７を参照しながら追って説明する。
【００４４】
図７は、制御回路１６０の構成を示すブロック図である。
【００４５】
図７に示すように、制御回路１６０は、分周回路１６１と論理回路１６２，１６３を備えている。分周回路１６１は、クロック信号ＲＣＬＫを分周することによって、より周波数の低いクロック信号ＳＣＬＫを生成する。分周比は例えば２である。
【００４６】
論理回路１６２には、制御信号ＰＳＥＮ，ＮＳＥＮ、クロック信号ＳＣＬＫ及びリセット信号ＲＳＴが供給される。論理回路１６２は、これらの信号に基づき、制御信号ＮＳＥ，ＮＳＯ，ＰＳＥ，ＰＳＯを生成する。
【００４７】
論理回路１６３には、制御信号ＮＳＥ，ＮＳＯ，ＰＳＥ，ＰＳＯ，ＰＳＥＥＮＢ，ＰＳＯＥＮＢ，ＰＳＥＮＤ及びリセット信号ＲＳＴが供給される。論理回路１６３は、これらの信号に基づき、制御信号ＤＮＳＥ，ＤＮＳＯ，ＤＰＳＥ，ＤＰＳＯを生成する。
【００４８】
図８は、論理回路１６２の回路図である。また、図９は、論理回路１６２の動作を示す波形図である。
【００４９】
図８に示すように、論理回路１６２は、クロック信号ＳＣＬＫに同期したトグル動作を行うフリップフロップ回路２００を備えている。フリップフロップ回路２００は、リセット信号ＲＳＴがローレベルになると活性化され、出力信号Ｑ及び反転出力信号ＱＢの生成を開始する。より具体的に説明すると、フリップフロップ回路２００は、ラッチ回路２１０，２２０が循環接続された構成を有している。ラッチ回路２１０の出力ノードとラッチ回路２２０の入力ノードとの間には、トランスファゲート２３１が接続されている。また、ラッチ回路２２０の出力ノードとラッチ回路２１０の入力ノードとの間には、トランスファゲート２３２が接続されている。
【００５０】
ラッチ回路２１０は、ＮＯＲ回路２１１、インバータ回路２１２及びトランスファゲート２１３が循環接続された構成を有している。ＮＯＲ回路２１１の一方の入力ノードには入力信号ＭＱＩが供給され、他方の入力ノードにはリセット信号ＲＳＴが供給される。入力信号ＭＱＩは、トランスファゲート２３２を通過した出力信号Ｑである。
【００５１】
ラッチ回路２２０は、ＮＯＲ回路２２１、インバータ回路２２２及びトランスファゲート２２３が循環接続された構成を有している。ＮＯＲ回路２２１の一方の入力ノードには反転出力信号ＱＢが供給され、他方の入力ノードにはリセット信号ＲＳＴが供給される。反転出力信号ＱＢは、トランスファゲート２３１を通過したラッチ回路２１０の出力信号ＭＱＢである。
【００５２】
トランスファゲート２１３，２３１は、クロック信号ＳＣＬＫがハイレベルである場合に導通状態となる。一方、トランスファゲート２２３，２３２は、クロック信号ＳＣＬＫがローレベルである場合に導通状態となる。
【００５３】
かかる構成により、出力信号Ｑ及び反転出力信号ＱＢは、図９に示すようにクロック信号ＳＣＬＫの立ち上がりエッジに同期して反転する。
【００５４】
図８に示すように、論理回路１６２は、ＮＯＲ回路２４１，２４２とＡＮＤ回路２５１〜２５４をさらに含む。ＮＯＲ回路２４１，２４２の一方の入力ノードには、出力信号Ｑ及び反転出力信号ＱＢがそれぞれ供給される。ＮＯＲ回路２４１，２４２の他方の入力ノードには、反転クロック信号ＳＣＬＫＢが供給される。かかる構成により、ＮＯＲ回路２４１，２４２の出力信号ＫＢ，ＪＢは、図９に示すようにクロック信号ＳＣＬＫがハイレベルとなる度に交互にハイレベルとなる。
【００５５】
出力信号ＪＢは、ＡＮＤ回路２５１，２５３の一方の入力ノードに供給される。出力信号ＫＢは、ＡＮＤ回路２５２，２５４の一方の入力ノードに供給される。ＡＮＤ回路２５１，２５２の他方の入力ノードには、制御信号ＰＳＥＮが供給される。ＡＮＤ回路２５３，２５４の他方の入力ノードには、制御信号ＮＳＥＮが供給される。
【００５６】
かかる構成により、制御信号ＰＳＥＮがハイレベルに活性化している場合には、クロック信号ＳＣＬＫに同期して制御信号ＰＳＥ，ＰＳＯが交互に活性化する。制御信号ＰＳＥＮが活性化するのは、クロック信号ＦＣＬＫの位相が進んでいる場合である。一方、制御信号ＮＳＥＮがハイレベルに活性化している場合には、クロック信号ＳＣＬＫに同期して制御信号ＮＳＥ，ＮＳＯが交互に活性化する。制御信号ＮＳＥＮが活性化するのは、クロック信号ＦＣＬＫの位相が遅れている場合である。
【００５７】
図１０は、論理回路１６３の回路図である。また、図１１及び図１２は、論理回路１６３の動作を示す波形図である。
【００５８】
図１０に示すように、論理回路１６３は、ＯＲ回路２６１〜２６４とＮＯＲ回路２７１，２７２を備えている。ＯＲ回路２６１〜２６４の一方の入力ノードには、制御信号ＰＳＥ，ＰＳＯ，ＮＳＥ，ＮＳＯがそれぞれ供給される。ＯＲ回路２６３，２６４の他方の入力ノードには、リセット信号ＲＳＴが供給される。また、ＯＲ回路２６１の他方の入力ノードには、ＮＯＲ回路２７１の出力信号が供給される。ＮＯＲ回路２７１には、制御信号ＰＳＥＥＮＢ，ＰＳＥＮＤが供給される。さらに、ＯＲ回路２６２の他方の入力ノードには、ＮＯＲ回路２７２の出力信号が供給される。ＮＯＲ回路２７２には、制御信号ＰＳＯＥＮＢ，ＰＳＥＮＤが供給される。
【００５９】
かかる構成により、制御信号ＰＳＥＮＤがハイレベルである場合、制御信号ＤＰＳＥ，ＤＰＳＯは制御信号ＰＳＥ，ＰＳＯと同一波形となる。図１１には、制御信号ＰＳＥ，ＰＳＯが交互に活性化し、これにより制御信号ＤＰＳＥ，ＤＰＳＯが交互に活性化する状態が示されている。この場合、制御信号ＤＮＳＥ，ＤＮＳＯはローレベルに維持される。一方、リセット信号ＲＳＴがローレベルである場合、制御信号ＤＮＳＥ，ＤＮＳＯは制御信号ＮＳＥ，ＮＳＯと同一波形となる。図１２には、制御信号ＮＳＥ，ＮＳＯが交互に活性化し、これにより制御信号ＤＮＳＥ，ＤＮＳＯが交互に活性化する状態が示されている。
【００６０】
但し、制御信号ＰＳＥＥＮＢ，ＰＳＥＮＤの両方がローレベルである場合は、制御信号ＤＰＳＥが強制的にハイレベルとなる。また、制御信号ＰＳＯＥＮＢ，ＰＳＥＮＤの両方がローレベルである場合は、制御信号ＤＰＳＯが強制的にハイレベルとなる。制御信号ＰＳＥＥＮＢ，ＰＳＥＮＤの両方がローレベルとなるのは、図６に示した時刻ｔ１２〜ｔ１３の期間である。また、制御信号ＰＳＯＥＮＢ，ＰＳＥＮＤの両方がローレベルとなるのは、図６に示した時刻ｔ１１〜ｔ１３の期間である。つまり、いずれの状態もリセット信号ＲＳＴがローレベルに変化した直後において現れ、その後、該状態は出現しない。これは、位相差検出回路１５０の機能によるものである。
【００６１】
このようにして制御回路１６０により生成される制御信号ＤＮＳＥ，ＤＮＳＯ，ＤＰＳＥ，ＤＰＳＯは、図２に示したレジスタ１２０に供給される。
【００６２】
図１３は、可変遅延回路１１０及びレジスタ１２０の回路図である。
【００６３】
図１３に示すように、レジスタ１２０は、直列に接続された複数のラッチＬ０〜Ｌｎと、直列に接続された複数のダミーラッチＤＬ０〜ＤＬｎとを備えている。図１３には、初段のラッチＬ０、最終段のラッチＬｎ、偶数段のラッチＬｉ−１（ｉ＝０〜ｎ−１）、奇数段のラッチＬｉだけが図示されている。ラッチＬ０〜Ｌｎは、いずれも循環接続された２つのＮＡＮＤ回路３０１，３０２からなる。ＮＡＮＤ回路３０１の一方の入力ノードはＮＡＮＤ回路３０２の出力ノードに接続されている。また、ＮＡＮＤ回路３０２の一方の入力ノードはＮＡＮＤ回路３０１の出力ノードに接続されている。
【００６４】
前段のラッチＬｉと後段のラッチＬｉ＋１との間には、ＮＡＮＤ回路３０３，３０６が挿入されている。具体的に説明すると、ＮＡＮＤ回路３０３の一方の入力ノードは、前段のラッチＬｉに含まれるＮＡＮＤ回路３０１の出力ノードに接続されている。ＮＡＮＤ回路３０３の他方の入力ノードには、制御信号ＤＰＳＥ又はＤＰＳＯが供給される。ここで、偶数段目のラッチに出力信号を供給するＮＡＮＤ回路３０３については、制御信号ＤＰＳＥが供給される。一方、奇数段目のラッチに出力信号を供給するＮＡＮＤ回路３０３については、制御信号ＤＰＳＯが供給される。
【００６５】
また、初段のラッチＬ０のＮＡＮＤ回路３０１には、ＮＡＮＤ回路３０４の出力信号が供給される。ＮＡＮＤ回路３０４の一方の入力ノードには制御信号ＤＰＳＯが供給される。ＮＡＮＤ回路３０４の他方の入力ノードはハイレベルに固定されている。さらに、最終段のラッチＬｎのＮＡＮＤ回路３０１からの出力信号は、ＮＡＮＤ回路３０５の一方の入力ノードに供給される。ＮＡＮＤ回路３０５の他方の入力ノードはローレベルに固定されている。ＮＡＮＤ回路３０５は、最終段のラッチＬｎに含まれるＮＡＮＤ回路３０１の負荷を、他のラッチＬ０〜Ｌｎ−１に含まれるＮＡＮＤ回路３０１の負荷と一致させるためのダミー回路である。
【００６６】
ＮＡＮＤ回路３０６の一方の入力ノードは、後段のラッチＬｉ＋１に含まれるＮＡＮＤ回路３０２の出力ノードに接続されている。ＮＡＮＤ回路３０６の他方の入力ノードには、制御信号ＤＮＳＥ又はＤＮＳＯが供給される。ここで、偶数段目のラッチに出力信号を供給するＮＡＮＤ回路３０６については、制御信号ＤＮＳＥが供給される。一方、奇数段目のラッチに出力信号を供給するＮＡＮＤ回路３０６については、制御信号ＤＮＳＯが供給される。
【００６７】
また、最終段のラッチＬｎのＮＡＮＤ回路３０２には、ＮＡＮＤ回路３０７の出力信号が供給される。ＮＡＮＤ回路３０７の一方の入力ノードには制御信号ＤＮＳＥが供給される。ＮＡＮＤ回路３０７の他方の入力ノードはハイレベルに固定されている。さらに、初段のラッチＬ０のＮＡＮＤ回路３０２からの出力信号は、ＮＡＮＤ回路３０８の一方の入力ノードに供給される。ＮＡＮＤ回路３０８の他方の入力ノードはローレベルに固定されている。ＮＡＮＤ回路３０８は、初段のラッチＬ０に含まれるＮＡＮＤ回路３０２の負荷を、他のラッチＬ１〜Ｌｎに含まれるＮＡＮＤ回路３０２の負荷と一致させるためのダミー回路である。
【００６８】
ダミーラッチＤＬ０〜ＤＬｎは、ラッチＬ０〜Ｌｎと同じ回路構成を有している。つまり、ダミーラッチＤＬ０〜ＤＬｎは、いずれも循環接続された２つのＮＡＮＤ回路３１１，３１２からなる。そして、ＮＡＮＤ回路３１１の一方の入力ノードはＮＡＮＤ回路３１２の出力ノードに接続されている。また、ＮＡＮＤ回路３１２の一方の入力ノードはＮＡＮＤ回路３１１の出力ノードに接続されている。
【００６９】
また、ＮＡＮＤ回路３１１の他方の入力ノードは、ＮＡＮＤ回路３０１と同様、ＮＡＮＤ回路３０３又は３０４の出力ノードに接続されている。さらに、ＮＡＮＤ回路３１２の他方の入力ノードは、ＮＡＮＤ回路３０２と同様、ＮＡＮＤ回路３０６又は３０７の出力ノードに接続されている。
【００７０】
かかる構成により、ダミーラッチＤＬ０〜ＤＬｎの保持内容は、ラッチＬ０〜Ｌｎの保持内容と常に一致する。図１３に示すように、ダミーラッチＤＬ０〜ＤＬｎは直列接続されていない。ＮＡＮＤ回路３１１，３１２の出力信号ＳＥＬＴｊ，ＳＥＬＢｊ（ｊ＝０〜ｎ）は、可変遅延回路１１０に供給される。出力信号ＳＥＬＴｊ，ＳＥＬＢｊは相補の信号である。
【００７１】
可変遅延回路１１０は、直列接続されたＮＡＮＤ回路３２１と、直列接続されたＮＡＮＤ回路３２２を備えている。ＮＡＮＤ回路３２１，３２２は、ラッチＬ０〜Ｌｎ（及びダミーラッチＤＬ０〜ＤＬｎ）に対応してそれぞれ設けられている。このうち、ＮＡＮＤ回路３２１は、クロック信号ＲＣＬＫを図１３の左側から右側に伝搬させる往路論理回路を構成する。一方、ＮＡＮＤ回路３２２は、クロック信号ＤＣＬＫを図１３の右側から左側に伝搬させる復路論理回路を構成する。
【００７２】
より具体的に説明すると、前段のラッチＬｉに対応するＮＡＮＤ回路３２１の出力ノードは、後段のラッチＬｉ＋１に対応するＮＡＮＤ回路３２１の一方の入力ノードに接続されている。初段のラッチＬ１に対応するＮＡＮＤ回路３２１の一方の入力ノードには、クロック信号ＲＣＬＫが供給される。そして、ＮＡＮＤ回路３２１の他方の入力ノードには、対応する出力信号ＳＥＬＴｊが供給される。
【００７３】
かかる構成により、対応する出力信号ＳＥＬＴｊがハイレベルであるＮＡＮＤ回路３２１は、クロック信号ＲＣＬＫを後段に伝搬する。逆に、対応する出力信号ＳＥＬＴｊがローレベルである場合には、当該ＮＡＮＤ回路３２１によってクロック信号ＲＣＬＫの伝搬が阻止される。
【００７４】
また、可変遅延回路１１０には、ＮＡＮＤ回路３２１に入力されるクロック信号ＲＣＬＫを、ＮＡＮＤ回路３２２に転送するＮＡＮＤ回路３２３をさらに備えている。ＮＡＮＤ回路３２３は、往路論理回路を伝搬するクロック信号ＲＣＬＫを復路論理回路に転送する折り返し論理回路を構成する。
【００７５】
より具体的に説明すると、ＮＡＮＤ回路３２３の一方の入力ノードは前段のＮＡＮＤ回路３２１の出力ノードに接続されている。ＮＡＮＤ回路３２３の他方の入力ノードには、対応する出力信号ＳＥＬＢｊが供給される。そして、ＮＡＮＤ回路３２３の出力ノードは、ＮＡＮＤ回路３２２，３２４の一方の入力ノードに供給される。
【００７６】
かかる構成により、対応する出力信号ＳＥＬＢｊがハイレベルであるＮＡＮＤ回路３２３は、クロック信号ＲＣＬＫを対応するＮＡＮＤ回路３２２に転送する。尚、ＮＡＮＤ回路３２４は、ＮＡＮＤ回路３２２，３２３の負荷を、ＮＡＮＤ回路３０１，３０３と一致させるためのダミー回路である。
【００７７】
そして、後段のラッチＬｉ＋１に対応するＮＡＮＤ回路３２２の出力ノードは、前段のラッチＬｉに対応するＮＡＮＤ回路３２２の他方の入力ノードに接続されている。このため、ＮＡＮＤ回路３２３によって折り返されたクロック信号ＲＣＬＫは、直列接続されたＮＡＮＤ回路３２２を伝搬し、クロック信号ＤＣＬＫとして出力される。但し、出力信号ＳＥＬＢ１〜ＳＥＬＢｎが全てローレベルである場合には、最終段まで伝搬したクロック信号ＲＣＬＫがＮＡＮＤ回路３２５を介して折り返される。
【００７８】
以上が可変遅延回路１１０及びレジスタ１２０の回路構成である。かかる構成により、可変遅延回路１１０を伝搬するクロック信号ＲＣＬＫの折り返し位置は、ラッチＬ０〜Ｌｎの保持内容によって決まる。例えば、出力信号ＳＥＬＴ０〜ＳＥＬＴ９がハイレベルで、出力信号ＳＥＬＴ１０がローレベルである場合を考える。この場合、クロック信号ＲＣＬＫは９段分のＮＡＮＤ回路３２１を通過した後、ＮＡＮＤ回路３２３によって折り返される。この時点で、１０段分のＮＡＮＤ回路を経由することになる。そして、折り返されたクロック信号ＲＣＬＫは、さらに１０段分のＮＡＮＤ回路３２２を通過し、クロック信号ＤＣＬＫとして出力される。これにより、合計で２０段分のＮＡＮＤ回路を経由することになる。つまり、クロック信号ＤＣＬＫは、クロック信号ＲＣＬＫに対して２０段分のＮＡＮＤ回路の遅延時間に相当する遅れを持つことになる。
【００７９】
尚、上記の場合、ラッチＬ０〜Ｌ９はハイレベル、ラッチＬ１０はローレベルをラッチしている。つまり、ラッチＬ０〜Ｌ９に含まれるＮＡＮＤ回路３０１はハイレベルを出力し、その前後に接続されたＮＡＮＤ回路３０３，３０４は、ローレベルを出力する。一方、ラッチＬ１０に含まれるＮＡＮＤ回路３０１はローレベルを出力している。そして、ＮＡＮＤ回路３０４から数えて、折り返し位置に応答するラッチＬ１０までのＮＡＮＤ回路３０１，３０３の段数は、２０段である。つまり、クロック信号ＲＣＬＫが経由するＮＡＮＤ回路の段数と等しい。
【００８０】
しかも、上述したＮＡＮＤ回路は、いずれも２入力であり、且つ、後段に２入力のＮＡＮＤ回路が２個接続された構成を有している。このことは、各ＮＡＮＤ回路の負荷、言い換えれば、信号が各ＮＡＮＤ回路を通過するのに要する時間が互いに等しいことを意味する。ダミーラッチＤＬ０〜ＤＬｎや、ダミーのＮＡＮＤ回路３０５，３０８，３２４は、いずれも上記の条件を満たすためのダミー回路である。
【００８１】
図１４は、ＤＬＬ回路１００の初期動作の一例を示す波形図である。図１４に示す例では、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差がクロックサイクルの１／２未満である。
【００８２】
本例においては、図６に示した例と同様、時刻ｔ２０においてリセット信号ＲＳＴがハイレベルからローレベルに変化している。リセット信号ＲＳＴがハイレベルに活性化している期間は、制御信号ＰＳＯＥＮＢ，ＰＳＥＥＮＢはハイレベル、制御信号ＰＳＥＮＤはローレベルに固定される。また、リセット信号ＲＳＴがハイレベルに活性化している期間は、図１０に示した論理回路１６３により、制御信号ＤＮＳＥ，ＤＮＳＯがハイレベルになる。このため、図１３に示したラッチＬ０〜Ｌｎは最終段（Ｌｎ）側から順次リセットされる。これにより、所定期間が経過後、全てのラッチＬ０〜Ｌｎがリセットされる。
【００８３】
そして、時刻ｔ２０においてリセット信号ＲＳＴがハイレベルからローレベルに変化する。その後、時刻ｔ２１においてクロック信号ＲＣＬＫが立ち上がると制御信号ＰＳＯＥＮＢがローレベルに変化する。次に、時刻ｔ２２においてクロック信号ＤＣＬＫが立ち上がると制御信号ＰＳＥＥＮＢがローレベルに変化する。そして、時刻ｔ２３においてクロック信号ＲＣＬＫが再び立ち上がると、制御信号ＰＳＥＮＤがハイレベルに変化する。以上の動作は、図６を用いて説明したとおりである。
【００８４】
制御信号ＰＳＯＥＮＢ，ＰＳＥＮＤが両方ともローレベルである期間は、図１０に示した論理回路１６３の動作により、制御信号ＤＰＳＯがハイレベルとなる。また、制御信号ＰＳＥＥＮＢ，ＰＳＥＮＤが両方ともローレベルである期間は、論理回路１６３の動作により、制御信号ＤＰＳＥがハイレベルとなる。
【００８５】
制御信号ＤＰＳＯがハイレベルになると、図１３に示したＮＡＮＤ回路３０４の出力信号がローレベルに反転する。これにより、初段のラッチＬ０に含まれるＮＡＮＤ回路３０１の出力信号がハイレベルに反転する。但し、制御信号ＤＰＳＥがローレベルである期間においては、次のＮＡＮＤ回路３０３の出力信号はハイレベルに固定されているため、ＮＡＮＤ回路の反転は初段のラッチＬ０で停止する。
【００８６】
そして、制御信号ＤＰＳＥがハイレベルに変化すると、レジスタ１２０内のＮＡＮＤ回路は連鎖的に反転する。これにより、ラッチＬ１，Ｌ２，Ｌ３・・・の保持内容がこの順に高速に反転する。この動作は、制御信号ＤＰＳＯ，ＤＰＳＥがローレベルに戻ると停止する。このことは、制御信号ＤＰＳＯ，ＤＰＳＥの両方がハイレベルである期間だけ、ラッチＬ１，Ｌ２，Ｌ３・・・が連鎖的に反転することを意味する。したがって、どのラッチで反転が停止するかは、制御信号ＤＰＳＥのパルス幅によって定義される。
【００８７】
制御信号ＤＰＳＥのパルス幅は、図１４から明らかなとおり、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差に相当する。したがって、当該位相差が長いほど連鎖的な反転が長期間継続し、より後段のラッチで反転が停止する。図１４に示す例では、ラッチＬｍまで反転が継続し、ラッチＬｍ＋１にて反転が停止している。このため、ＳＥＬＴ０〜ＳＥＬＴｍはハイレベル、ＳＥＬＴｍ＋１以降はローレベルとなる。
【００８８】
以上の動作が行われると、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差はほぼゼロとなる。なぜならば、ＮＡＮＤ回路３０４からラッチＬｍ＋１までの区間に存在するＮＡＮＤ回路の数は、可変遅延回路１１０内におけるクロック信号ＲＣＬＫの伝搬経路に存在するＮＡＮＤ回路の数とほぼ一致するからである。しかも、可変遅延回路１１０及びレジスタ１２０に含まれるＮＡＮＤ回路は、互いに負荷が等しい。このため、通過するＮＡＮＤ回路の段数が等しければ、信号の伝搬時間も等しくなる。
【００８９】
このようにして、可変遅延回路１１０による遅延時間の調整は、初期動作によって直ちに完了し、ほぼロック状態となる。特に限定されるものではないが、調整ピッチの細かい別の可変遅延回路を可変遅延回路１１０に対して直列に設けることが好ましい。つまり、可変遅延回路１１０によって内部クロック信号ＤＣＬＫの位相を粗く調整し、別の可変遅延回路によって内部クロック信号ＤＣＬＫの位相を細かく調整することが好ましい。
【００９０】
図１５は、ＤＬＬ回路１００の初期動作の他の例を示す波形図である。図１５に示す例では、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差がクロックサイクルの１／２以上である。
【００９１】
図１５に示す動作は、基本的に図１４に示した動作と同じである。但し、図１５に示す例では、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差が大きいため、制御信号ＤＰＳＯ，ＤＰＳＥの両方がハイレベルである期間が長い。このため、ラッチＬ１，Ｌ２，Ｌ３・・・の連鎖的な反転が図１４の例よりも長時間継続する。図１５に示す例では、ラッチＬｋ（ｋ＞ｍ）まで反転が継続し、ラッチＬｋ＋１にて反転が停止している。このため、ＳＥＬＴ０〜ＳＥＬＴｋはハイレベル、ＳＥＬＴｋ＋１以降はローレベルとなる。
【００９２】
これにより、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相差はほぼゼロとなる。このように、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫがどのような位相差を有している場合であっても、初期動作によって直ちにほぼロック状態となる。
【００９３】
初期動作が完了した後は、ロック状態が維持されるよう、可変遅延回路１１０の調整が継続的に実行される。これは、電源電圧や温度の変化などが原因で、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相が時間とともにずれるからである。
【００９４】
初期動作後における可変遅延回路１１０の調整動作は、次のようにして行われる。
【００９５】
まず、クロック信号ＤＣＬＫの位相がクロック信号ＲＣＬＫに対して進んだ場合には、可変遅延回路１１０による遅延量が増大する方向に制御される。クロック信号ＤＣＬＫの位相がクロック信号ＲＣＬＫに対して進んだ場合、クロック信号検出回路１４０は制御信号ＰＳＥＮをハイレベルとする。この場合、図１６に示すように、クロック信号ＳＣＬＫに同期して制御信号ＤＰＳＥ，ＤＰＳＯが交互にハイレベルとなる。制御信号ＤＰＳＥ，ＤＰＳＯが交互にハイレベルになると、ハイレベルを保持するラッチとローレベルを保持するラッチとの境界位置が図１３の右側に移動する。図１６に示す例では、ハイレベルを保持する最後のラッチが、ラッチＬｍ−１，Ｌｍ，Ｌｍ＋１・・・へと移動する。これに応じて、可変遅延回路１１０による遅延量が加算される。
【００９６】
一方、クロック信号ＤＣＬＫの位相がクロック信号ＲＣＬＫに対して遅れた場合には、可変遅延回路１１０による遅延量が減少する方向に制御される。クロック信号ＤＣＬＫの位相がクロック信号ＲＣＬＫに対して遅れた場合、クロック信号検出回路１４０は制御信号ＮＳＥＮをハイレベルとする。この場合、図１７に示すように、クロック信号ＳＣＬＫに同期して制御信号ＤＮＳＥ，ＤＮＳＯが交互にハイレベルとなる。制御信号ＤＮＳＥ，ＤＮＳＯが交互にハイレベルになると、イレベルを保持するラッチとローレベルを保持するラッチとの境界位置が図１３の左側に移動する。図１７に示す例では、ハイレベルを保持する最後のラッチが、ラッチＬｍ＋１，Ｌｍ，Ｌｍ−１・・・へと移動する。これに応じて、可変遅延回路１１０による遅延量が減算される。
【００９７】
このような動作を繰り返し実行することにより、クロック信号ＤＣＬＫとクロック信号ＲＣＬＫの位相が一致した状態が保たれる。つまり、ロック状態に維持される。
【００９８】
以上説明したように、本実施形態によるＤＬＬ回路１００によれば、位相差検出回路１５０を用いた初期動作によって、直ちにロック状態となる。このため、リセット状態が解除された後、非常に短時間でＤＬＬ回路１００をロックさせることが可能となる。また、位相差検出回路１５０及び制御回路１６０ともに、単純な論理回路によって構成されていることから、回路規模も抑制される。
【００９９】
図１８は、一般的な２入力のＮＡＮＤ回路の回路図である。
【０１００】
図１８に示すＮＡＮＤ回路は、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、Ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２からなる。トランジスタＰ１，Ｐ２は、電源電位ＶＰＥＲＩが供給される電源配線ＶＬと出力ノードＯＵＴとの間に並列接続されている。一方、トランジスタＮ１，Ｎ２は、接地電位ＶＳＳが供給される電源配線ＳＬと出力ノードＯＵＴとの間に直列接続されている。トランジスタＰ１，Ｎ１のゲート電極は第１の入力ノードＩＮ１に接続されている。トランジスタＰ２，Ｎ２のゲート電極は第２の入力ノードＩＮ２に接続されている。
【０１０１】
図１８に示すＮＡＮＤ回路は、入力ノードＩＮ１がハイレベルの状態で、入力ノードＩＮ２がローレベルからハイレベルに変化すると、出力ノードＯＵＴがローレベルに変化する。同様に、入力ノードＩＮ２がハイレベルの状態で、入力ノードＩＮ１がローレベルからハイレベルに変化すると、出力ノードＯＵＴがローレベルに変化する。しかし、出力ノードＯＵＴがローレベルに変化するタイミングは、前者の条件と後者の条件とで異なる。これは、トランジスタＮ１が出力ノードＯＵＴ側に接続され、トランジスタＮ２が電源配線ＳＬ側に接続されているからである。
【０１０２】
図１９は、改良された２入力のＮＡＮＤ回路の回路図である。
【０１０３】
図１９に示すＮＡＮＤ回路は、Ｎチャンネル型ＭＯＳトランジスタＮ３，Ｎ４が追加されている点において、図１８に示したＮＡＮＤ回路と相違している。その他の点は、図１８に示したＮＡＮＤ回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０４】
トランジスタＮ３，Ｎ４は、接地電位ＶＳＳが供給される電源配線ＳＬと出力ノードＯＵＴとの間に直列接続されている。トランジスタＮ３のゲート電極は第２の入力ノードＩＮ２に接続されている。トランジスタＮ４のゲート電極は第１の入力ノードＩＮ１に接続されている。そして、トランジスタＮ１，Ｎ３が出力ノードＯＵＴ側に接続され、トランジスタＮ２，Ｎ４が出力ノードＯＵＴ側に接続されている。
【０１０５】
かかる構成により、入力ノードＩＮ１と入力ノードＩＮ２は、回路上の条件が互いに同じになる。このため、入力ノードＩＮ１がハイレベルに変化した場合と、入力ノードＩＮ２がハイレベルに変化した場合とで、出力ノードＯＵＴがローレベルに変化するタイミングに差が生じない。
【０１０６】
したがって、図１９に示すＮＡＮＤ回路を図１３に示した直列接続されたＮＡＮＤ回路に用いれば、いずれの入力ノードを前段のＮＡＮＤ回路に接続しても、遅延時間に差が生じなくなる。直列接続されたＮＡＮＤ回路とは、例えば、ＮＡＮＤ回路３０１〜３０３，３０６，３２１，３２２である。図１９に示すＮＡＮＤ回路を用いれば、設計時における配線接続の制約が少なくなるため、設計が容易となる。
【０１０７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０８】
例えば、上記実施形態に示した各種論理回路の回路構成はあくまで一例であり、本発明がこれに限定されるものではない。
【０１０９】
また、上記実施形態においては、リセット時に全てのラッチＬ０〜Ｌｎをリセットすることによって可変遅延回路１１０の遅延量を最小に設定している。その後、リセット信号ＲＳＴが非活性化すると、クロック信号ＲＣＬＫ，ＤＣＬＫの位相差に応じて、ラッチＬ０〜Ｌｎをこの順に反転させ、遅延量を増大させている。しかしながら、本発明においてはこれと逆の動作を行っても構わない。この場合、リセット時に全てのラッチＬ０〜Ｌｎをセットすることによって可変遅延回路１１０の遅延量を最大に設定すればよい。その後、リセット信号ＲＳＴが非活性化すると、クロック信号ＲＣＬＫ，ＤＣＬＫの位相差に応じて、ラッチＬ０〜Ｌｎを逆順に反転させ、遅延量を減少させればよい。
【符号の説明】
【０１１０】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１〜２４    外部端子
２５      入力回路
３０      データ入出力回路
３０ａ    出力回路
３１      データ端子
３２      データストローブ端子
４０      電源回路
４１，４２    電源端子
１００    ＤＬＬ回路
１１０    可変遅延回路
１２０    レジスタ
１３０    レプリカ回路
１３１    出力レプリカ回路
１３２    入力レプリカ回路
１４０    クロック信号検出回路
１４１〜１４３    ＳＲラッチ回路
１４４〜１４７    インバータ
１４８    ＮＡＮＤ回路
１５０    位相差検出回路
１５１〜１５３    ラッチ回路
１５４，１５５    ＮＡＮＤ回路
１５６    ＡＮＤ回路
１６０    制御回路
１６１    分周回路
１６２，１６３    論理回路
２００    フリップフロップ回路
２１０，２２０    ラッチ回路
２１１，２２１    ＮＯＲ回路
２１２，２２２    インバータ回路
２１３，２２３，２３１，２３２    トランスファゲート
２４１，２４２    ＮＯＲ回路
２５１〜２５４    ＡＮＤ回路
２６１〜２６４    ＯＲ回路
２７１，２７２    ＮＯＲ回路
３０１〜３０８，３１１，３１２，３２１〜３２５    ＮＡＮＤ回路
ＢＬ      ビット線
ＤＬ０〜ＤＬｎ    ダミーラッチ
ＩＮ１，ＩＮ２    入力ノード
Ｌ０〜Ｌｎ    ラッチ
ＭＣ      メモリセル
Ｎ１〜Ｎ２    Ｎチャンネル型ＭＯＳトランジスタ
ＯＵＴ    出力ノード
Ｐ１，Ｐ２    Ｐチャンネル型ＭＯＳトランジスタ
ＳＡ      センスアンプ
ＳＬ，ＶＬ    電源配線
ＷＬ      ワード線
【図１】
2015076711.tif 000003
【図２】
2015076711.tif 000004
【図３】
2015076711.tif 000005
【図４】
2015076711.tif 000006
【図５】
2015076711.tif 000007
【図６】
2015076711.tif 000008
【図７】
2015076711.tif 000009
【図８】
2015076711.tif 000010
【図９】
2015076711.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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