(57)【要約】【課題】実施形態は、製造工程の簡略化および小型化が可能な不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、下地層上に設けられた第１配線と、前記第１配線上に設けられ、複数のメモリセルを含む第１メモリセルアレイと、前記第１配線と、前記第１メモリセルアレイと、の間に設けられ、前記複数のメモリセルのうちの第１セルグループを選択する第１選択素子と、を備える。前記第１選択素子は、第１制御電極を有する。さらに、前記不揮発性記憶装置は、前記第１配線と同じ配線階層に設けられ、前記第１制御電極に電気的に接続される第２配線と、前記第１制御電極と前記第２配線とを電気的に接続する第１プラグと、を備える。前記第１プラグは、その底部において前記第２配線に接し、その側面において前記第１制御電極に接する。【選択図】図１
2015050456.tif 000002
【特許請求の範囲】
【請求項１】
下地層上に設けられた第１配線と、
前記第１配線上に設けられ、複数のメモリセルを含む第１メモリセルアレイと、
前記第１配線と、前記第１メモリセルアレイと、の間に設けられた第１制御電極を有する第１選択素子と、
前記第１配線と同じ配線階層に設けられ、前記第１制御電極に電気的に接続される第２配線と、
前記第１制御電極と前記第２配線とを電気的に接続する第１プラグであって、その底部は前記第２配線に接し、その側面は前記第１制御電極に接する第１プラグと、
を備えた不揮発性記憶装置。
【請求項２】
前記下地層と前記第１配線との間に設けられ、前記第１メモリセルアレイを駆動する回路と、
前記第１メモリセルアレイの上に設けられ、前記第１メモリセルアレイに電気的に接続された第３配線を含む配線層と、
前記回路と前記第３配線とを電気的に接続する第２プラグと、
をさらに備え、
前記第２配線は、前記第２プラグを迂回するように設けられる請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１配線が延びる第１方向と交差する第２方向に延びる第４配線と、
前記第１方向及び前記第２方向に交差する第３方向に延びる第５配線を更に具備し、
前記第４配線は前記第１選択素子に接続され、前記第４配線と前記第５配線の交差部分に前記メモリセルが配置される請求項２記載の不揮発性記憶装置。
【請求項４】
前記第１プラグの他方の端は、絶縁膜に覆われる請求項１または２に記載の不揮発性記憶装置。
【請求項５】
前記下地層上において、前記第１メモリセルアレイに並設された第２メモリセルアレイと、
前記下地層と前記第２メモリセルアレイとの間に設けられ、第２制御電極を有する第２選択素子と、
をさらに備え、
前記第２配線は、前記第１制御電極と、前記第２制御電極と、を電気的に接続する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第１配線は、前記下地層の上面に平行な第１方向に延在し、
前記第１選択素子は、前記第１配線に接続され、前記下地層の上面に垂直な第２方向に延在する素子部を含み、
前記第１制御電極は、前記下地層の上面に平行な平面内において前記第１方向に交差する第３方向に延在し、前記素子部の側面に絶縁膜を介して向き合う請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記第１制御電極は、前記第３方向に延在する第１の部分と、前記第１プラグに接する部分と、前記第１プラグに接する部分において折り返し前記第３方向とは逆方向に延在する第２の部分と、を有し、
前記第１の部分および前記第２の部分は、前記素子部を介して向き合う請求項６記載の不揮発性記憶装置。
【請求項８】
前記第１プラグは、前記折り返し部において前記第１制御ゲート電極の側面に接する請求項７記載の不揮発性記憶装置。
【請求項９】
前記下地層と前記第１配線との間に設けられ、前記第１メモリセルアレイを駆動する回路と、
前記第１メモリセルアレイの上に設けられ、前記第１メモリセルアレイに電気的に接続された第３配線を含む配線層と、
前記第２方向に延在し、前記回路と前記第３配線とを電気的に接続する第２プラグと、
をさらに備え、
前記第２配線は、前記第２プラグを迂回するように設けられる請求項６〜８のいずれか１つに記載の不揮発性記憶装置。
【請求項１０】
前記下地層上に設けられ、前記第３方向において前記第１メモリセルアレイに並設された第２メモリセルアレイと、
前記下地層と前記第２メモリセルアレイとの間に設けられ、前記第３方向に延在する第２制御電極を有する第２選択素子と、
前記第１配線と、前記第１メモリセルアレイと、の間に設けられ、前記第１方向において前記第１選択素子に並設された第３選択素子であって、前記第３方向に延在する第３制御電極を有する第３選択素子と、
前記下地層と前記第２メモリセルアレイと、の間に設けられ、前記第１方向において前記第２選択素子に並設された第４選択素子であって、前記第３制御電極を前記第３選択素子と共有する第４選択素子と、
をさらに備え、
前記第２配線は、前記第１制御電極と、前記第２制御電極と、を電気的に接続し、
前記第３制御電極は、前記第２プラグを迂回した前記第２配線の上に設けられる請求項９記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
次世代の不揮発性記憶装置を実現するために、３次元構造のメモリセルアレイの開発が進められている。例えば、下地となる半導体基板に駆動回路を設け、その上にメモリセルアレイを配置した記憶装置が有る。駆動回路とメモリセルアレイの間には、複数の選択素子が設けられ、選択素子のそれぞれは、メモリセルアレイに含まれる複数のメモリセルのうちの１つ、あるいは、複数のメモリセルを選択する。このような記憶装置は、駆動回路とメモリセルアレイとを電気的に接続する縦方向の配線と、複数の選択素子を制御する横方向の配線を含む。
【０００３】
一方、記憶容量の増大などにより、メモリセルアレイと駆動回路とを接続する配線数が増加する。したがって、記憶装置のサイズを縮小するためには、配線のレイアウトや配線構造を工夫する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１２／０２６１６３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、製造工程の簡略化および小型化が可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、下地層上に設けられた第１配線と、前記第１配線上に設けられ、複数のメモリセルを含む第１メモリセルアレイと、前記第１配線と、前記第１メモリセルアレイと、の間に設けられ、前記複数のメモリセルのうちの第１セルグループを選択する第１選択素子と、を備える。前記第１選択素子は、第１制御電極を有する。さらに、前記不揮発性記憶装置は、前記第１配線と同じ配線階層に設けられ、前記第１制御電極に電気的に接続される第２配線と、前記第１制御電極と前記第２配線とを電気的に接続する第１プラグと、を備える。前記第１プラグは、その底部において前記第２配線に接し、その側面において前記第１制御電極に接する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性記憶装置の模式断面図の一例である。
【図２】実施形態に係る不揮発性記憶装置のメモリ部を模式的に表す斜視図の一例である。
【図３】実施形態に係るメモリ部を上方から見た透視図の一例である。
【図４】実施形態に係る不揮発性記憶装置の製造過程を表す模式図の一例である。
【図５】図４に続く製造過程を表す模式図の一例である。
【図６】図５に続く製造過程を表す模式図の一例である。
【図７】図６に続く製造過程を表す模式図の一例である。
【図８】図７に続く製造過程を表す模式図の一例である。
【図９】図８に続く製造過程を表す模式図の一例である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
図１は、実施形態に係る不揮発性記憶装置１の模式断面図の一例である。不揮発性記憶装置１は、例えば、３次元構造を有する不揮発性メモリであり、下地層上に設けられたメモリ部５と、メモリ部５と下地層との間に設けられた回路６と、メモリ部５の上に設けられた配線層７と、を備える。
【００１０】
下地層は、例えば、シリコンウェーハであり、その上面にメモリ部５を駆動する回路６が設けられる。回路６は、例えば、ＣＭＯＳ回路などを有するロジック回路である。また、下地層は、シリコンウェーハに限定される訳ではなく、例えば、炭化シリコン（ＳｉＣ）などの化合物半導体基板、または、基板上に形成された半導体層もしくは絶縁層であっても良い。
【００１１】
図２は、実施形態に係る不揮発性記憶装置１のメモリ部５を模式的に表す斜視図の一例である。メモリ部５は、下地層上に設けられた第１配線（以下、グローバルビット線１０）と、その上に設けられたメモリセルアレイ２０と、グローバルビット線１０とメモリセルアレイ２０との間に設けられた選択素子（選択トランジスタ３０）と、を備える。
【００１２】
グローバルビット線１０は、下地層の上面に平行な第１方向（以下、Ｘ方向）に延在し、複数の選択トランジスタ３０がその上に並設される。選択トランジスタ３０は、それぞれ素子部３１と、制御電極（以下、ゲート電極３５）と、を含む。素子部３１は、グローバルビット線１０に接続され、下地層の上面に垂直な第２方向（Ｚ方向）に延在する。ゲート電極３５は、下地層の上面に平行な平面内においてＸ方向に交差する第３方向（Ｙ方向）に延在し、ゲート絶縁膜３３を介して素子部３１の側面に向き合う。選択トランジスタ３０は、例えば、Ｚ方向に電流を流す薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）である。
【００１３】
この例では、第１方向をＸ方向、第２方向をＺ方向、第３方向をＹ方向として説明する。各配線の延在方向は相互に直交するが、厳密な意味での直交に限定されない。例えば、製造技術等に起因した直交からのズレを許容し、概ね直交する状態であれば良い。また、第３方向は、Ｘ方向に直交するＹ方向に限らず、Ｘ−Ｙ平面内においてＸ方向に交差する方向であれば良い。
【００１４】
メモリセルアレイ２０は、複数のローカルビット線２３（第５配線）を含む。それぞれのローカルビット線２３は、素子部３１に接続されＺ方向に延在する。すなわち、選択トランジスタ３０は、グローバルビット線１０とローカルビット線２３との間の電気的な導通をオン／オフ制御する。また、Ｘ方向において隣り合う２つのローカルビット線２３の間には、記憶層２７を介して複数のワード線２５（第４配線）が設けられる。複数のワード線２５は、Ｚ方向に絶縁膜を介して積層される。
【００１５】
図３は、実施形態に係るメモリ部５を上方から見た透視図の一例である。図３は、ローカルビット線２３に対するワード線２５の配置の一例を表している。なお、図３において、Ｙ方向におけるグローバルビット線１０の間、ローカルビット線２３の間の絶縁膜は、図面を見やすくするため、図示を省略している。
【００１６】
図３に表すように、複数のグローバルビット線１０がＹ方向に平行に配置される。１つのグローバルビット線１０の上には、複数のローカルビット線２３がＸ方向に並んで配置される。また、ローカルビット線２３は、Ｙ方向にも並ぶように配置される。すなわち、ローカルビット線２３は、複数のグローバルビット線１０の上にマトリックス配置される。
【００１７】
図３に表すワード線２５は、例えば、Ｘ方向に隣り合うローカルビット線２３の間においてＹ方向に延在する延在部２５ｃと、複数の延在部２５ｃを電気的に束ねる共通部２５ｄと、を有する。Ｘ方向に隣り合うローカルビット線２３の間の１つ置きのスペースに配置された延在部２５ｃは、共通部２５ｄにより電気的に束ねられる。すなわち、Ｚ方向に積層されるワード線２５の１つの階層において、複数の延在部２５ｃを電気的に束ねた２つのワード線２５ａおよび２５ｂが設けられる。そして、各ローカルビット線２３のＸ方向における一方の側にワード線２５ａが設けられ、他方の側にワード線２５ｂが設けられる。
【００１８】
メモリセルＭＣは、ローカルビット線２３と、ワード線２５と、が記憶層２７を介して向き合う部分にそれぞれ形成される。すなわち、メモリセルアレイ２０は、３次元配置された複数のメモリセル（ＭＣ）を含む。
【００１９】
本明細書では、ワード線２５ａおよび２５ｂを総称して、ワード線２５と表現する。また、他の構成要素においても、同種の要素に別の符号を付与して区別する場合と、１つの符号により同種の要素を総称する場合がある。
【００２０】
さらに、図３に表すように、選択トランジスタ３０のゲート電極３５は、ワード線２５よりも下層において、Ｙ方向に延在する。また、ゲート電極３５は、各ローカルビット線２３の下に設けられた素子部３１の側面に、ゲート絶縁膜３３を介して向き合う。
【００２１】
ゲート電極３５は、Ｘ方向において、素子部３１の両側に設けられ、素子部３１の対向する側面にそれぞれ向き合う。また、ゲート電極３５ａとゲート電極３５ｂが、それぞれ１つ置きに配置される。
【００２２】
メモリセルアレイ２０ａとメモリセルアレイ２０ｂの間には、シャント領域ＳＮＴが設けられる。
【００２３】
ゲート電極３５ａは、例えば、Ｙ方向に延在する第１の部分３５ａａと、折り返し部３５ｅと、Ｙ方向とは逆方向に延在する第２の部分３５ａｂと、を有する。そして、第１の部分３５ａａおよび第２の部分３５ａｂは、１つの素子部３１の対向する２つの側面にそれぞれ向き合う。
【００２４】
一方、ゲート電極３５ｂは、Ｙ方向にそれぞれ延在する第１の部分３５ｂａと、折り返し部３５ｅと、第２の部分３５ｂｂと、を有する。そして、第１の部分３５ｂａおよび第２の部分３５ｂｂは、１つの素子部３１の対向する２つの側面にそれぞれ向き合う。ここで、折り返し部３５ｅはシャント領域ＳＮＴに配置される。ゲート電極３５ａとゲート電極３５ｂのレイアウトは、Ｙ方向において対象とすることができる。ここで、コンタクト部が折り返し部３５ｅに形成される。このようなレイアウトにすることにより、Ｘ方向に隣接するコンタクト部を１つおきのゲート電極３５に形成し、その間の距離を離すことができる。また、折り返し部３５ｅをＸ方向において同じ位置にすることにより、ゲート電極３５の接続を容易にすることができる。
【００２５】
実施形態に係るメモリ部５では、１つのローカルビット線２３に沿って配置されたメモリセルのグループ（例えば、第１セルグループ）と、１つのワード線２５に接続されたメモリセルのグループ（例えば、第２セルグループ）は、１つのメモリセルを共有する。そして、１つの選択トランジスタ３０をオンさせることにより、１つの第１セルグループを選択し、１つのワード線に電圧を印加することにより、１つの第２セルグループに電圧を加えることができる。これにより、第１セルグループと第２セルグループに共有されるメモリセルを動作させることができる。
【００２６】
次に、図１を参照して不揮発性記憶装置１の構造を詳細に説明する。この例では、メモリ部５は、第１メモリセルアレイ（以下、メモリセルアレイ２０ａ）および第２メモリセルアレイ（以下、メモリセルアレイ２０ｂ）を含む。メモリセルアレイ２０ａおよび２０ｂは、下地層上においてＹ方向に並べて配置される。
【００２７】
図１に表すように、回路６の各素子を絶縁する層間絶縁膜６５の上に複数のグローバルビット線１０が設けられる。そして、メモリセルアレイ２０ａと、グローバルビット線１０と、の間には、第１選択素子（以下、選択トランジスタ３０ａ）が設けられる。一方、メモリセルアレイ２０ｂと、グローバルビット線１０と、の間には、第２選択素子（以下、選択トランジスタ３０ｂ）が設けられる。図１の断面においては、選択トランジスタ３０ａは、ゲート電極３５ａを有し、選択トランジスタ３０ｂは、ゲート電極３５ｂを有する。ゲート電極３５ａおよび３５ｂは、共にＹ方向に延在する。
【００２８】
メモリセルアレイ２０ａの下に設けられたグローバルビット線１０と、メモリセルアレイ２０ｂの下に設けられたグローバルビット線１０と、の間に、第２配線（以下、ゲート間配線４０）が設けられる。ゲート間配線４０は、グローバルビット線１０と同じ配線レベル（階層）に設けられ、ゲート電極３５ａと、ゲート電極３５ｂと、を電気的に接続する。
【００２９】
実施形態では、ゲート電極３５ａと、ゲート間配線４０と、を電気的に接続する第１プラグ（以下、プラグ５０）が設けられる。プラグ５０の一方の端（下端）は、ゲート間配線４０に接し、その側面はゲート電極３５ａに接する。一方、ゲート電極３５ｂは、別のプラグ５０を介してゲート間配線４０に電気的に接続される。
【００３０】
ゲート電極３５は、素子部３１に向き合う面とは反対側の面においてプラグ５０の側面に接する。例えば、素子部３１に向き合う面を内面とすれば、ゲート電極３５は、その外面においてプラグ５０に接する。具体的には、図３に示す折り返し部３５ｅの外面においてプラグ５０に接する。
【００３１】
回路６は、下地層と、グローバルビット線１０と、の間に設けられる。回路６は、例えば、下地層の上面に設けられたＭＯＳ(Metal Oxide Semiconductor)トランジスタ６０と、引き出し線６７と、プラグ６８と、接続端子６９と、を含む。これらの回路要素は、層間絶縁膜６５により絶縁されている。
【００３２】
ＭＯＳトランジスタ６０は、下地層、例えば、シリコンウェーハに設けられた活性領域６１と、ゲート絶縁膜６２と、ゲート電極６３と、ソースドレイン領域６４と、を含む。隣り合う活性領域６１の間には、ＳＴＩ(Shallow Trench Isolation)６６が設けられる。
【００３３】
一方、メモリセルアレイ２０ａおよび２０ｂの上に設けられる配線層７は、各メモリセルアレイ２０に電気的に接続された第３配線（以下、引き出し線７１）を含む。引き出し線７１は、層間絶縁膜７３の中に設けられ、例えば、メモリセルアレイ２０のワード線２５に電気的に接続される。さらに、層間絶縁膜７３の上にパッド配線８１が設けられる。パッド配線８１は、絶縁膜８３および保護膜８５に覆われる。
【００３４】
図１に表すように、回路６の接続端子６９は、第２プラグ（以下、プラグ５５）を介して引き出し線７１に電気的に接続される。すなわち、回路６と、メモリセルアレイ２０と、の間は、プラグ５５および引き出し線７１を介して電気的に接続される。
【００３５】
例えば、プラグ５０および５５は、同じプロセスで形成されるコンタクトプラグである。プラグ５０は、ゲート電極３５と、ゲート間配線４０と、の間を電気的に接続するために設けられる。すなわち、プラグ５０のゲート間配線４０に接する端部とは反対側の端部は、上層の配線に接続されず絶縁膜に覆われる。一方、プラグ５５は、上層の引き出し線７１に接続される。
【００３６】
このように、ゲート電極３５とゲート間配線４０との間を、プラグ５０を用いて接続することにより、製造工程の簡略化を実現できる。すなわち、ゲート電極３５と、ゲート間配線４０と、を直接コンタクトさせる場合には、ゲート間配線４０上の絶縁膜１６にコンタクトホールを形成しゲート間配線４０を露出させた部分を形成しておき、その露出部上にゲート電極３５を形成する。その後、ゲート電極３５を覆う絶縁膜を形成してプラグ５５を形成するためのコンタクトホールを形成する。これに対し、実施形態では、絶縁膜１６の一部を除去しゲート間配線４０を露出させるコンタクトホール５１を、プラグ５５を形成するためのコンタクトホール５３と同時に形成することができる。このため、絶縁膜１６にゲート間配線４０を露出させるコンタクトホールを形成する過程を省略することができる。
【００３７】
また、ゲート間配線４０は、プラグ５５を迂回するように設けられる。すなわち、Ｙ方向に延在するゲート電極３５と、Ｚ方向に延在するプラグ５５と、が交差する部分において、プラグ５５を迂回するゲート間配線４０を用いることにより、不揮発性半導体記憶装置を小型化することができる。
【００３８】
例えば、メモリセルアレイ２０ａ、２０ｂ間のシャント領域ＳＮＴにおいて、ワード線ＷＬを下層の回路６に電気的に接続する場合がある。それぞれのワード線は、図１に示すワード線フックアップ部ＳＫから、コンタクトプラグにより上層の引き出し線７１に引き出された後に、プラグ５５、接続端子６９、プラグ６８を介して下層の回路６に接続される。ここで、ワード線フックアップ部ＳＫはプラグ５５よりも上層に配置される。この場合、ゲート間配線４０を、プラグ５５を迂回するようなレイアウトすることにより、プラグ５５とゲート間配線４０の干渉を避けることができる。
【００３９】
また、ゲート電極３５は、後に説明するように側壁を利用して形成された電極であるため、レイアウトにより引き回すことは難しい。そこで、ゲート電極３５の１層下のゲート間配線４０を用いてプラグ５５を迂回するようなレイアウトが、不揮発性半導体記憶装置の小型化に有効である。
【００４０】
次に、図４〜９を参照して、不揮発性記憶装置１の製造方法を説明する。図４〜９は、実施形態に係る不揮発性記憶装置１の製造過程を表す模式図の一例である。例えば、シリコンウェーハの上に回路６を形成し、その上にメモリ部５を形成する過程を表している。
【００４１】
図４は、回路６の上に形成されたグローバルビット線１０と、ゲート間配線４０と、を模式的に表す斜視図である。同図では、回路６の接続端子６９を示すために層間絶縁膜６５の図示を省略している。また、この過程では、複数のグローバルビット線１０が設けられるが、簡単のために１つのグローバルビット線１０を例示している。
【００４２】
グローバルビット線１０およびゲート間配線４０は、同じ階層の配線であり、同時に形成される。例えば、ＣＶＤ法を用いてタングステン（Ｗ）等の金属膜を層間絶縁膜６５の上に形成し、その後、グローバルビット線１０およびゲート間配線４０の形状に加工する。
【００４３】
図４に表すように、グローバルビット線１０は、Ｘ方向に延在するストライプ状に形成される。一方、ゲート間配線４０は、Ｙ方向に延在する迂回部４０ａと、その両端においてＸ方向に折れ曲がったコンタクト部４０ｂと、を有する。すなわち、ゲート間配線４０は、上面視において、下層の接続端子６９と重ならないように、迂回して形成される。また、グローバルビット線１０とゲート間配線４０は同じ層に配置され、同時に加工して形成すことができる。
【００４４】
次に、図５（ａ）は、ウェーハの上面を模式的に表す平面図であり、図５（ｂ）および５（ｃ）は、図５（ａ）中に示したＡ−Ａ線およびＢ−Ｂ線に沿った断面をそれぞれ表している。グローバルビット線１０上に、例えば、ポリシリコンＰＳを堆積する。続いて、ポリシリコンＰＳがグローバルビット線１０上に残るように、加工する。その後、ポリシリコンＰＳ間に絶縁膜１５を堆積させる。さらに、ポリシリコンＰＳ及び絶縁膜１５上に絶縁膜３９を堆積させる。
【００４５】
図５（ａ）に表すように、絶縁膜３９は、Ｙ方向に延在するストライプ状に形成された複数の部分（マスク部３９ａおよび３９ｂ）を含む。マスク部３９ａは、その一方の端がゲート間配線４０のコンタクト部４０ｂの上に位置し、隣り合うゲート間配線４０の間の配線スペース４３の上には延在しない。一方、マスク部３９ｂは、ゲート間配線４０の上に延在する。
【００４６】
次に、絶縁膜３９をマスクとしてポリシリコンを加工する。図５（ｂ）および５（ｃ）に表すように、マスク部３９ａの下にはポリシリコンＰＳ及び絶縁膜１５からなる芯材３６が形成され、マスク部３９ｂの下にはポリシリコンＳＰ及び絶縁膜１５からなる芯材３７が形成される。
【００４７】
芯材３６は、隣り合うゲート間配線４０の間の配線スペース４３の上には延在せず、芯材３７は、ゲート間配線４０の迂回部４０ａの上に延在する。すなわち、芯材３６は、上面視した場合、回路６の接続端子６９と重ならないように形成される。また、芯材３７は、グローバルビット線１０の上、および、ゲート間配線４０の少なくとも一部の上に形成されることになる。その後、マスク材（絶縁膜３９）をマスクとしてポリシリコンＳＰ及び絶縁膜１５を加工する。図５（ｂ）および５（ｃ）に表すように、マスク部３９ａの下にはポリシリコンＰＳ及び絶縁膜１５からなる芯材３６が形成され、マスク部３９ｂの下にはポリシリコンＳＰ及び絶縁膜１５からなる芯材３７が形成される。
【００４８】
さらに、全面に絶縁膜１６を堆積させエッチバックすることにより、図５（ｂ）、５（ｃ）に示すような、芯材３６と芯材３７の間、及び、芯材３７間に絶縁膜１６が配置された構造が得られる。ここで、絶縁膜１６の上面は芯材３６、３７の上面よりも低い。
【００４９】
図６は、芯材３６および３７の配置を模式的に表す斜視図である。同図では、グローバルビット線１０、ゲート間配線４０および接続端子６９と、芯材３６および３７の関係を示すために、絶縁膜の表示を省略している。
【００５０】
図６に表すように、芯材３６は、Ｘ方向において隣り合うゲート間配線４０の間の配線スペース４３の上には延在しない。一方、芯材３６は、ゲート間配線４０の接続端子６９を迂回した部分の上に延在する。この結果、Ｘ方向に隣り合う芯材３７の間に配線スペース４３が確保される。後述するように、配線スペース４３には、接続端子６９に連通するプラグ５５が形成される。
【００５１】
次に、芯材３６および３７の側面にゲート絶縁膜３３及びゲート電極３５を形成する（図８（ｂ）参照）。例えば、芯材３６および３７を覆う金属膜を形成後、ＲＩＥ(Reactive Ion Etching)を用いて芯材３６および３７の側面にゲート電極３５となる部分を残す。すなわち、異方性エッチングにより、芯材３６と芯材３７の間、および、それぞれの上部に形成された金属膜を除去（エッチバック）する。ゲート電極３５となる金属膜には、例えば、ポリシリコンや窒化チタン（ＴｉＮ）を用いることができる。また、ゲート電極３５の底面は絶縁膜１６の上面と接している。すなわちゲート電極３５はグローバルビット線１０とは、絶縁膜１６により電気的に分離される。
【００５２】
このように、ゲート電極３５は芯材３６、３７の側面に沿って形成される。すなわち、ゲート電極３５のレイアウトは芯材３６、３７のパターンに依存し、自由にレイアウトすることが難しい。
【００５３】
続いて、ゲート間配線４０に連通する第１コンタクトホール（以下、コンタクトホール５１）、および、接続端子６９に連通する第２コンタクトホール（以下、コンタクトホール５３）を配線スペース４３に形成する。
【００５４】
図７（ａ）および７（ｂ）は、コンタクトホール５１および５３を形成したウェーハを表す模式図である。図７（ａ）は、ウェーハの上面を表す平面図であり、図７（ｂ）は、図７（ａ）に示すＣ−Ｃ線に沿った断面図である。
【００５５】
コンタクトホール５１は、絶縁膜１５の上面からゲート間配線４０に連通するように形成される。コンタクトホール５３は、絶縁膜１５の上面から接続端子６９に連通するように形成される。
【００５６】
コンタクトホール５１および５３は、ＲＩＥの異方性エッチングにより同時に形成することができる。ここで、コンタクトホール５１はゲート電極３５の側面を露出しつつ、絶縁膜１６を除去して、ゲート間配線４０の上面を露出する。ここで、ゲート電極３５及びゲート間配線４０のエッチングレートは絶縁膜のエッチングレートよりも高くなるように設定する。その結果、コンタクトホール５１の底面がゲート間配線４０の上面付近に位置し、コンタクトホール５３の底面は接続端子６９の上面付近に位置する。また、ゲート電極３５が除去されることなく残存する。また、コンタクトホール５１および５３は、絶縁膜１５の上面からの距離が深くなるにつれて、その幅が狭くなるテーパ形状に形成することが可能である。
【００５７】
例えば、コンタクトホール５１がテーパ形状であれば、ゲート間配線４０に連通するコンタクト面積が小さくても、絶縁膜１５の上に形成されるエッチングマスク（図示しない）の開口を大きくすることが可能である。これにより、コンタクトホール５１および５３を形成するためのフォトリソグラフィの難易度を下げることができる。また、絶縁膜１５のエッチングも容易になる。
【００５８】
コンタクトホール５１の側壁には、ゲート電極３５ａの折り返し部３５ｅが露出する。すなわち、芯材３６の側面には、ゲート電極３５ａが形成される（図３参照）。芯材３６の一方の側面には、Ｙ方向に延在する部分３５ａａが形成され、他方の側面には、逆方向（−Ｙ方向）に延在する部分３５ａｂが形成される。そして、ゲート間配線４０の上に位置する端部には、折り返し部３５ｅが形成される。
【００５９】
折り返し部３５ｅは、例えば、Ｚ方向に厚さが薄くなる形状に形成される。すなわち、折り返し部３５ｅのＹ方向の幅は、ゲート間配線４０から離れるにしたがって狭くなるように形成される。
【００６０】
次に、図８（ａ）〜８（ｃ）は、コンタクトホール５１および５３の内部に、それぞれ導電体、例えば、金属を埋め込み、プラグ５０および５５を形成したウェーハを表す模式図である。図８（ａ）は、ウェーハの上面を表す平面図である。図８（ｂ）は、図８（ａ）に示すＤ−Ｄ線に沿った断面図であり、図８（ｃ）は、Ｅ−Ｅ線に沿った断面図である。
【００６１】
コンタクトホール５１および５３の内部に、例えば、バリアメタルおよびメタルを埋め込み、ウェーハの上面を平坦化する。各コンタクトホールの内面を覆うバリアメタルとして、例えば、ＴｉＮを用いることができる。コンタクトホールの内部を埋め込むメタルには、例えば、タングステン（Ｗ）を用いることができる。また、ゲート電極３５の側面とプラグ５５が接触するため、コンタクト抵抗を小さくすることができる。
【００６２】
図８（ｃ）に表すように、プラグ５０は、コンタクトホール５１の底面においてゲート間配線４０に接する。また、コンタクトホール５１の側壁においてゲート電極３５に接する。これにより、ゲート電極３５と、ゲート間配線４０と、の間が電気的に接続される。また、プラグ５０は、Ｚ方向において、ゲート間配線４０から離れるに従いその幅が広くなる形状を有する。
【００６３】
一方、プラグ５５の一方の端は、コンタクトホール５３の底面において回路６の接続端子６９に接する。そして、コンタクトホール５３の他方の端は、絶縁膜１５の上面に露出する。
【００６４】
図８（ｂ）に表すように、芯材３６の側面にはゲート絶縁膜３３を介してゲート電極３５ａが形成され、芯材３７の側面にはゲート絶縁膜３３を介してゲート電極３５ｂが形成される。これにより、芯材３６および３７の素子部３１を含む部分には、選択トランジスタ３０が形成される。
【００６５】
ゲート電極３５は、ＲＩＥの異方性エッチングを用いて形成されるため、Ｚ方向に厚さが薄くなる形状となる。すなわち、ゲート電極３５は、グローバルビット線１０から離れるにつれて厚さが薄くなる（すなわち、Ｘ方向の幅が狭くなる）形状に形成される。
【００６６】
次に、図９（ａ）に表すように、選択トランジスタ３０の上に、メモリセルアレイ２０と配線層７とを形成する。図９（ａ）は、例えば、図８（ａ）に示すＦ−Ｆ線に沿った断面図である。
【００６７】
例えば、選択トランジスタ３０ａおよび３０ｂの上に、ワード線２５を積層し、パターニングする。その後、パターニングされたワード線２５の間に設けられた溝中に記憶層２７とローカルビット線２３とを形成し、メモリセルアレイ２０ａおよび２０ｂを完成させる（図２参照）。
【００６８】
図９（ａ）に表すように、フックアップ部ＳＫにおいては、ワード線２５及び絶縁膜の積層体ＳＫＡ、ＳＫＣは、プラグ５０の上にも配置されている。しかし、積層体ＳＫＡ、ＳＫＣは、絶縁膜２６を介してプラグ５０に積層されているため、プラグ５０が各積層体に電気的に接続されることはない。
【００６９】
図９（ｂ）は、図９（ａ）中に示す領域９Ｂの拡大図である。同図に表すように、プラグ５０は、その側面において、コンタクトホール５１の側壁に露出したゲート電極３５の折り返し部３５ｅに接する。このように、プラグ５０はゲート電極３５とゲート間配線４０と、の間のみを電気的に接続する。
【００７０】
また、フックアップ部ＦＵの下に、ゲート電極３５の接続用のプラグ５０を配置することができるため、フックアップ部ＦＵのレイアウトを縮小化することが可能である。
【００７１】
続いて、メモリセルアレイ２０の上に層間絶縁膜７３を形成し、層間絶縁膜７３中に引き出し線７１ａおよび７１ｂを形成する。引き出し線７１ａおよび７１ｂは、積層体ＳＫＢのワード線２５の１つに電気的に接続される。ここで、積層体ＳＫＢの最上層のワード線２５を階段形状にすることにより、それぞれのワード線２５が最上層に位置する部分を形成する。その結果、全ての層のワード線ＷＬを引き出し線７１及びプラグ５５により下層の回路６に電気的に接続することができる。図９（ａ）においては、一例として引き出し線７１ａおよび７１ｂは、それぞれ異なる階層のワード線２５に接続される図を示している。また、引き出し線７１ａおよび７１ｂは、プラグ５５にも電気的に接続される。さらに、配線層７の上に、パッド配線８１および絶縁膜８３、８５を形成して不揮発性記憶装置１を完成させる（図１参照）。
【００７２】
図９（ａ）に表すように、ワード線２５は、配線層７の引き出し線７１およびプラグ５５を介して回路６に電気的に接続される。回路６は、ワード線２５に電圧を印加し、所定のメモリセルＭＣを動作させる。
【００７３】
上記のように実施形態に係る不揮発性記憶装置１は、２つのメモリセルアレイ２０ａおよび２０ｂを備え、その間に回路６と各メモリセルアレイとの間を電気的に接続するＺ方向の配線（プラグ５５）が形成される。一方、芯材３６および３７の側面に形成される配線（ゲート電極３５）は、Ｙ方向に延在する。この例では、Ｙ方向に延在する配線をゲート間配線４０を用いて迂回させることにより、Ｚ方向に延在する配線のマージンを確保する。
【００７４】
別の観点から見れば、メモリセルアレイ２０ａとグローバルビット線１０との間には、Ｙ方向に延在するゲート電極３５ａを有する選択トランジスタ３０ａと、同じくＹ方向に延在するゲート電極３５ｂを有する選択トランジスタ３０ｃ（第３選択素子）が形成される。選択トランジスタ３０ａと選択トランジスタ３０ｃは、例えば、グローバルビット線１０の上においてＸ方向に並設される（図２参照）。
【００７５】
一方、メモリセルアレイ２０ｂとグローバルビット線１０との間には、ゲート電極３５ａを有する選択トランジスタ３０ｂと、ゲート電極３５ｂを有する選択トランジスタ３０ｄ（第４選択素子）が形成される。選択トランジスタ３０ｂと選択トランジスタ３０ｃは、例えば、グローバルビット線１０の上においてＸ方向に並設される（図２参照）。
【００７６】
そして、上記の製造過程において説明したように、選択トランジスタ３０ａのゲート電極３５ａと、選択トランジスタ３０ｂのゲート電極３５ａは、ゲート間配線４０を介して電気的に接続される。一方、ゲート電極３５ｂは、ゲート間配線４０の上に延在し、選択トランジスタ３０ｃおよび選択トランジスタ３０ｄに共有される。すなわち、Ｘ方向において隣り合う選択トランジスタ３０の一方のゲート電極３５を、ゲート間配線４０により迂回させることでプラグ５５を形成する配線スペース４３を確保する。
【００７７】
さらに、ゲート電極３５とゲート間配線４０とを電気的に接続するために、プラグ５５と同時に形成することが可能なプラグ５０を用いる。これにより、製造過程を簡略化し、製造効率を向上させることが可能となる。また、プラグ５０の形状をテーパ状とすることにより、プラグ５０の上部のサイズをゲート間配線４０におけるコンタクト面積よりも大きくすることが可能となる。これにより、プラグ５０の形成過程におけるフォトリソグラフィおよびエッチングの難易度を軽減し、製造歩留りを向上させることができる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７９】
［付記１］  
下地層上に設けられた第１配線と、
前記第１配線上に設けられ、複数のメモリセルを含む第１メモリセルアレイと、
前記第１配線と、前記第１メモリセルアレイと、の間に設けられ、第１制御電極を有する第１選択素子と、
前記第１配線と同じレベルに設けられ、前記第１制御電極に電気的に接続される第２配線と、
を有する不揮発性記憶装置の製造方法であって、
前記第１選択素子と、前記第２配線と、を覆う絶縁膜に、前記第２配線の上面を露出し、前記第１制御電極の一部を側壁に露出させた第１コンタクトホールを形成し、
前記第１コンタクトホールの内部に導電体を埋め込み、前記第１制御電極と前記第２配線とを電気的に接続する第１プラグを形成する不揮発性記憶装置の製造方法。
［付記２］  
前記第１コンタクトホールと同時に、前記下地層と前記第１配線との間に設けられ前記メモリセルアレイを駆動する回路に連通する第２コンタクトホールを形成し、
前記第１コンタクトホールおよび前記第２コンタクトホールの内部に導電体を埋め込み、前記第１プラグと、前記第１メモリセルアレイと前記回路との間を電気的に接続する第２プラグと、を同時に形成する付記１記載の不揮発性記憶装置の製造方法。
［付記３］  
前記下地層を基準にして、前記第１コンタクトホールの底部は、前記第２コンタクトホールの底部よりも高い位置にある付記２記載の不揮発性記憶装置の製造方法。
【符号の説明】
【００８０】
１・・・不揮発性記憶装置、  ５・・・メモリ部、  ６・・・回路、  ７・・・配線層、  １０・・・グローバルビット線、  １５、１６、２６、３９、８３・・・絶縁膜、  ２０、２０ａ、２０ｂ・・・メモリセルアレイ、  ２３・・・ローカルビット線、  ２５、２５ａ、２５ｂ・・・ワード線、  ２５ｃ・・・延在部、  ２５ｄ・・・共通部、  ２７・・・記憶層、  ３０、３０ａ、３０ｂ、３０ｃ、３０ｄ・・・選択トランジスタ、  ３１・・・素子部、  ３３、６２・・・ゲート絶縁膜、  ３５、３５ａ、３５ｂ、６３・・・ゲート電極、  ３５ａａ、３５ｂａ・・・第１の部分、  ３５ａｂ、３５ｂｂ・・・第２の部分、  ３５ｅ・・・折り返し部、  ３６、３７・・・芯材、  ３９ａ、３９ｂ・・・マスク部、  ４０・・・ゲート間配線、  ４０ａ・・・迂回部、  ４０ｂ・・・コンタクト部、  ４３・・・配線スペース、  ５０、５５、６８・・・プラグ、  ５１、５３・・・コンタクトホール、  ６０・・・トランジスタ、  ６１・・・活性領域、  ６４・・・ソースドレイン領域、  ６５・・・層間絶縁膜、  ６７、７１、７１ａ・・・引き出し線、  ６９・・・接続端子、  ７３・・・層間絶縁膜、  ８１・・・パッド配線、  ８５・・・保護膜、  ＳＫ・・・フックアップ部、  ＳＫＡ、ＳＫＢ、ＳＫＣ・・・積層体、  ＳＮＴ・・・シャント領域
【図１】
2015050456.tif 000003
【図２】
2015050456.tif 000004
【図３】
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【図４】
2015050456.tif 000006
【図５】
2015050456.tif 000007
【図６】
2015050456.tif 000008
【図７】
2015050456.tif 000009
【図８】
2015050456.tif 000010
【図９】
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