(57)【要約】【課題】層の表面の平坦性を向上させる。【解決手段】まず、第１部分ＰＴ１及び第２部分ＰＴ２を有する下地ＵＬの上に、第１層ＩＮＳＬ１を形成する。第２部分ＰＴ２は、第１部分ＰＴ１よりも上面が高い。ここで、第１層ＩＮＳＬ１の膜厚を、第１部分ＰＴ１と第２部分ＰＴ２の高低差よりも厚くする。次いで、第１層ＩＮＳＬ１上に第２層ＩＮＳＬ２を形成する。次いで、第１層ＩＮＳＬ１よりも第２層ＩＮＳＬ２のほうが研磨レートが遅い条件で、第２層ＩＮＳＬ２を研磨し、第１部分ＰＴ１上に位置する第１層ＩＮＳＬ１の少なくとも一部及び第２部分ＰＴ２上に位置する第１層ＩＮＳＬ１の少なくとも一部が露出した状態で研磨を止める。【選択図】図２
2015028972.tif 000002
【特許請求の範囲】
【請求項１】
第１部分と、前記第１部分よりも上面が高い第２部分とを有する下地の上に、第１層を、前記第１部分と前記第２部分の高低差よりも厚く形成する工程と、
前記第１層上に第２層を形成する工程と、
前記第２層よりも前記第１層のほうが研磨レートが速い条件で、前記第２層を研磨し、前記第１部分上に位置する前記第１層の少なくとも一部及び前記第２部分上に位置する前記第１層の少なくとも一部が露出した状態で研磨を止める研磨工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下地は、上面の高さが前記第１部分と前記第２部分の間に位置する第３部分を有している半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１部分は基板であり、
前記第２部分は、前記基板上に形成された第１のゲート電極であり、
前記第３部分は、前記基板上に形成された第２のゲート電極である半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１のゲート電極は、不揮発メモリのゲート電極であり、
前記第２のゲート電極は、前記不揮発メモリを制御する制御回路を構成するトランジスタのゲート電極である半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１層の膜厚は、前記第２部分と前記第１部分の高低差よりも１００ｎｍ以上厚い半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第１層の膜厚は、前記第２部分と前記第１部分の高低差の１．２倍以上である半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１部分は第１の層間絶縁膜であり、
前記第２部分は、前記第１の層間絶縁膜上に形成された配線であり、
前記第１層は、前記第１の層間絶縁膜上に位置する第２の層間絶縁膜である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記第１部分は基板であり、
前記第２部分は、前記基板上に形成されたダミーゲート電極であり、
前記第１層は絶縁膜であり、
前記研磨工程の後に、
前記ダミーゲート電極を除去し、前記第１層に凹部を形成する工程と、
前記凹部内にゲート電極を埋め込む工程と、
を備える半導体装置の製造方法。
【請求項９】
第１部分と、前記第１部分よりも上面が高い第２部分とを有する下地上に、第１層を、前記第１部分と前記第２部分の高低差よりも厚く形成する工程と、
前記第１層上に第２層を形成する工程と、
前記第２層よりも前記第１層のほうが研磨レートが速い条件で、前記第２層を研磨する研磨工程と、
を備え、
前記研磨工程における研磨量は、前記第２層の膜厚の±２００ｎｍである半導体装置の製造方法。
【請求項１０】
下地上に、第１層及び第２層をこの順に積層した積層膜を形成する積層膜形成工程と、
前記第２層よりも前記第１層のほうが研磨レートが速い条件で、前記積層膜を研磨する研磨工程と、
を備え、
前記研磨工程における研磨量は、前記第２層の膜厚の±２００ｎｍである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば凸部の上に膜を形成する工程を有する半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の微細化を行うためには、絶縁層などの層を平坦化する必要が出てくる。
【０００３】
例えば特許文献１には、互いに高さが異なる第１部分と第２部分とを有する層の上に、第１の層及び第２の層を形成し、その後、第２の層の上から研磨を行うことが記載されている。ここで、第２の層は、第１の層よりも研磨レートが低い。そして、研磨工程において、第２部分の上に第２の層を残しつつ、第１部分の上の第１の層を露出させるようにしている。これにより、第１の層及び第２の層からなる積層膜の平坦性が向上する、と記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５００９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者が検討した結果、特許文献１に記載の技術を用いても、十分に層の表面を平坦化できない場合があることが判明した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１部分及び第２部分を有する下地の上に、第１層を形成する。第２部分は、第１部分よりも上面が高い。ここで、第１層の膜厚を、第１部分と第２部分の高低差よりも厚くする。次いで、第１層上に第２層を形成する。次いで、第１層よりも第２層のほうが研磨レートが遅い条件で、第２層を研磨し、第１部分上に位置する第１層及び第２部分上に位置する第１層それぞれの少なくとも一部が露出した状態で研磨を止める。
【発明の効果】
【０００７】
前記一実施の形態によれば、層の表面の平坦性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】実施形態の効果を説明するための図である。
【図４】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図７】図６に示した半導体装置の製造方法を示す断面図である。
【図８】図６に示した半導体装置の製造方法を示す断面図である。
【図９】図６に示した半導体装置の製造方法を示す断面図である。
【図１０】図６に示した半導体装置の製造方法を示す断面図である。
【図１１】図６に示した半導体装置の製造方法を示す断面図である。
【図１２】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】図１２に示した半導体装置の製造方法を示す断面図である。
【図１４】図１２に示した半導体装置の製造方法を示す断面図である。
【図１５】図３に示したデータを取る際に使用した容量素子を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１及び図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置の製造方法は、以下の工程を有している。まず、第１部分ＰＴ１及び第２部分ＰＴ２を有する下地ＵＬの上に、第１層ＩＮＳＬ１を形成する。第２部分ＰＴ２は、第１部分ＰＴ１よりも上面が高い。ここで、第１層ＩＮＳＬ１の膜厚を、第１部分ＰＴ１と第２部分ＰＴ２の高低差よりも厚くする。次いで、第１層ＩＮＳＬ１上に第２層ＩＮＳＬ２を形成する。次いで、第１層ＩＮＳＬ１よりも第２層ＩＮＳＬ２のほうが研磨レートが遅い条件で、第２層ＩＮＳＬ２を研磨し、第１部分ＰＴ１上に位置する第１層ＩＮＳＬ１の少なくとも一部及び第２部分ＰＴ２上に位置する第１層ＩＮＳＬ１の少なくとも一部が露出した状態で研磨を止める。以下、詳細に説明する。
【００１１】
まず、図１（ａ）に示すように、第１部分ＰＴ１上に第２部分ＰＴ２を形成する。第１部分ＰＴ１は、例えば半導体基板などの基板（例えばシリコン基板）であっても良いし、層間絶縁膜などの絶縁層であっても良い。第２部分ＰＴ２は、例えば配線などの導電パターンであり、ポリシリコンや金属（例えばＡｌ、ＴｉＮ、又はＷ）などの導電材料によって形成されている。ただし、第２部分ＰＴ２は、絶縁材料によって形成されていても良い。第２部分ＰＴ２は、例えば、第１部分ＰＴ１上に膜を形成し、この膜上にレジストパターンを形成し、このレジストパターンをマスクとして膜をエッチングすることにより、形成される。
【００１２】
なお、第２部分ＰＴ２がＡｌ配線などの配線である場合、第１部分ＰＴ１は第１の層間絶縁膜であり、後述する第１層ＩＮＳＬ１は、第２の層間絶縁膜である。また、第１部分ＰＴ１の上には、複数の第２部分ＰＴ２が互いに平行に延在するように形成されている。
【００１３】
また、第２部分ＰＴ２及び第１部分ＰＴ１は、同一の層（又は基板）によって形成されていても良い。この場合、第１部分ＰＴ１は、この同一の層を選択的にエッチングされることにより、形成される。
【００１４】
次いで、図１（ｂ）に示すように、下地ＵＬ上に、第１層ＩＮＳＬ１を形成する。第１層ＩＮＳＬ１の膜厚ｔ１は、図１（ａ）に示した第１部分ＰＴ１と第１部分ＰＴ１の高さの差ｈ１よりも大きい。このため、第２部分ＰＴ２の上にも十分な厚さの第１層ＩＮＳＬ１が形成される。第１層ＩＮＳＬ１は、例えば絶縁膜である。
【００１５】
第１層ＩＮＳＬ１の厚さｔ１は、例えば、高さの差ｈ１よりも１００ｎｍ以上厚い（好ましくは２００ｎｍ以上厚い）。また、第１層ＩＮＳＬ１の厚さｔ１は、例えば高さの差ｈ１の１．２倍以上であるのが好ましく、また２倍以下であるのが好ましい。また、第１層ＩＮＳＬ１の膜厚ｔ１と高さの差ｈ１の差は、研磨処理後における第１部分ＰＴ１上の第１層ＩＮＳＬ１の厚さの差ｔ３（図２（ｂ）参照）よりも大きいのが好ましい。
【００１６】
第１層ＩＮＳＬ１の厚さを上記のように設定すると、後述する研磨工程が終了した後において、第２層ＩＮＳＬ２の大部分（又は全て）を除去することができ、かつ第２部分ＰＴ２が第１層ＩＮＳＬ１から露出することを抑制できる。
【００１７】
次いで、図２（ａ）に示すように、第１層ＩＮＳＬ１上に第２層ＩＮＳＬ２を形成する。第１層ＩＮＳＬ１が絶縁膜の場合、第２層ＩＮＳＬ２も絶縁膜である。第２層ＩＮＳＬ２の膜厚は、例えば第１層ＩＮＳＬ１よりも薄い。
【００１８】
この段階では、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の積層膜の上面は、第１部分ＰＴ１と第２部分ＰＴ２の段差をある程度反映した状態になっている。このため、第２層ＩＮＳＬ２のうち第２部分ＰＴ２の上に位置する部分は、第２層ＩＮＳＬ２のうち第１部分ＰＴ１の上に位置する部分よりも、上方に位置する。同様に、第１層ＩＮＳＬ１のうち第２部分ＰＴ２の上に位置する部分も、第１層ＩＮＳＬ１のうち第１部分ＰＴ１の上に位置する部分よりも、上方に位置する。
【００１９】
次いで、図２（ｂ）に示すように、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の積層膜を、ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨する。ここで、第２層ＩＮＳＬ２の研磨レートよりも第１層ＩＮＳＬ１の研磨レートが速くなるように、研磨条件を設定する。ここで、第１層ＩＮＳＬ１と第２層ＩＮＳＬ２の材料の組み合わせを変えても、第２層ＩＮＳＬ２の研磨レートよりも第１層ＩＮＳＬ１の研磨レートが速くなるようにすることができる。例えば、第１層ＩＮＳＬ１の研磨速度を、第２層ＩＮＳＬ２の研磨速度の１．２倍以上にする。
【００２０】
また、この研磨工程における研磨量ｐの設定値は、例えば第２層ＩＮＳＬ２の厚さｔ２±２００ｎｍの範囲内（例えば厚さｔ２以上厚さｔ２＋２００ｎｍ以下の範囲内）、好ましくは第２層ＩＮＳＬ２の厚さｔ２±１００ｎｍの範囲内にする。本図に示す例では、研磨量ｐは、厚さｔ２よりも多くなっている。このため、研磨後の状態においては、第２層ＩＮＳＬ２は除去されている。
【００２１】
第２層ＩＮＳＬ２よりも第１層ＩＮＳＬ１よりものほうが研磨レートを速くするためには、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の膜の組み合わせ、及び研磨条件を適切に設定すればよい。第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２が絶縁膜の場合、第１層ＩＮＳＬ１は、例えばＯ３及びＴＥＯＳ（Tetraethyl orthosilicate）を用いて形成された膜（Ｏ３−ＴＥＯＳ膜）であり、第２層ＩＮＳＬ２は、例えばＴＥＯＳ（Tetraethyl orthosilicate）を用いて形成された膜（ｐ−ＴＥＯＳ膜）である。
【００２２】
この工程により、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の積層膜（又は第１層ＩＮＳＬ１）の上面は平坦化する。ここでは、第１部分ＰＴ１上と第２部分ＰＴ２の段差部分において平坦化される。また、例えば下地ＵＬが半導体ウェハ上に形成されていた場合、ウェハ面内における研磨量のばらつきも小さくなる。この理由は、以下の通りである。
【００２３】
研磨前の状態において、第２層ＩＮＳＬ２のうち第２部分ＰＴ２の上に位置する部分は、第２層ＩＮＳＬ２のうち第１部分ＰＴ１の上に位置する部分よりも、上方に位置している。このため、第２層ＩＮＳＬ２のうち、まず第２部分ＰＴ２の上に位置する部分が第１部分ＰＴ１の上に位置する部分よりも早く研磨される。その結果、まず、第２部分ＰＴ２上に位置する部分において、第１層ＩＮＳＬ１が露出する。上記したように、第１層ＩＮＳＬ１の研磨レートは、第２層ＩＮＳＬ２の研磨レートよりも速い。このため、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の積層膜のうち第２部分ＰＴ２の上に位置する部分は、この積層膜のうち第１部分ＰＴ１の上に位置する部分よりも多く研磨される。その結果、この積層膜は平坦化される。
【００２４】
なお、研磨工程における研磨量の設定値ｐが第２層ＩＮＳＬ２の厚さｔ２よりも小さい場合（例えば研磨量ｐの設定値が、第２層ＩＮＳＬ２の厚さｔ２−２００ｎｍ以上厚さｔ２未満の範囲内にある場合）であっても、第２部分ＰＴ２の上に位置する第１層ＩＮＳＬ１が露出して、上記した効果が得られる場合がある。
【００２５】
図３は、研磨工程における研磨量と、研磨後の膜の表面の凹凸（段差）の関係を示すグラフである。本図に示すデータは、図１５に示す容量素子ＭＩＭを用いて得られたものである。容量素子ＭＩＭは、ポリシリコンからなる配線状の下部電極ＬＥを基板ＳＵＢ上に形成し、下部電極ＬＥの上面及び側面、並びに下部電極ＬＥの周囲に誘電膜ＤＩＥを形成し、さらに誘電膜ＤＩＥ上に上部電極ＵＥを形成したものである。下部電極ＬＥは、例えばゲート電極と同一工程で形成されている。本図に示す例において、第１部分ＰＴ１は、上部電極ＵＥのうち下部電極ＬＥの上に位置する部分であり、第２部分ＰＴ２は、上部電極ＵＥのうち基板ＳＵＢ上に位置する部分である。第１部分ＰＴ１の高さは９０ｎｍであり、第２部分ＰＴ２の高さは２００ｎｍである。そしてこれらの間の段差は、１１０ｎｍである。第１層ＩＮＳＬ１は、Ｏ３−ＴＥＯＳ膜であり、第２層ＩＮＳＬ２はｐ−ＴＥＯＳ膜である。比較例１は、第１層ＩＮＳＬ１のみを形成した場合を示している。実施例１は、第２層ＩＮＳＬ２の厚さｔ２が３００ｎｍの場合であり、実施例２は、厚さｔ２が２００ｎｍの場合を示している。
【００２６】
この図から、いずれの実施例においても、比較例に対して段差が小さくなっていることが分かる。またいずれの実施例においても、段差は、研磨量が第２層ＩＮＳＬ２の膜厚前後の場合に特に小さくなっている。
【００２７】
以上、本実施形態によれば、下地ＵＬに段差があった場合であっても、下地ＵＬ上の膜を平坦化することができる。
【００２８】
（第２の実施形態）
図４及び図５は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施例は、第１部分ＰＴ１の上に第２部分ＰＴ２のみではなく第３部分ＰＴ３も形成されている点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。第３部分ＰＴ３の上面は、第１部分ＰＴ１の上面と第２部分ＰＴ２の上面の間にある。言い換えると、第１部分ＰＴ１の上面を基準にした場合の第３部分ＰＴ３の高さｈ２は、第２部分ＰＴ２の高さより小さい。
【００２９】
本実施形態において、第２部分ＰＴ２は、例えば不揮発メモリのゲート電極又は容量素子であり、第３部分ＰＴ３は、例えばロジック回路又はメモリ制御回路のトランジスタのゲート電極である。第２部分ＰＴ２が容量素子の場合、第２部分ＰＴ２は、例えば、ポリシリコン、絶縁膜、及びポリシリコンをこの順に積層した構造を有している。また、第１部分ＰＴ１は、例えば基板又は素子分離膜である。
【００３０】
本実施形態においても、図４（ａ），（ｂ）に示すように、第１部分ＰＴ１、第２部分ＰＴ２、及び第３部分ＰＴ３を含む下地ＵＬ上に、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２をこの順に積層する。
【００３１】
次いで、図５に示すように、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の積層膜を研磨する。
【００３２】
なお、上記した工程の詳細は、第１の実施形態と同様である。
【００３３】
本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００３４】
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態において、半導体装置ＳＤは、不揮発メモリ素子ＭＭ及びトランジスタＴＲを有している。トランジスタＴＲは、例えば不揮発メモリ素子ＭＭの制御回路の一部であるが、制御回路とは別のロジック回路の一部であっても良い。不揮発メモリ素子ＭＭ及びトランジスタＴＲは、基板ＳＵＢ（例えばシリコン基板などの半導体基板）を用いて形成されている。基板ＳＵＢには、不揮発メモリ素子ＭＭを形成するためのウェルＷＬ２、及びトランジスタＴＲを形成するためのウェルＷＬ１が形成されている。不揮発メモリ素子ＭＭとトランジスタＴＲの間には、素子分離膜ＥＩが形成されている。素子分離膜ＥＩは、例えばＳＴＩ法を用いて形成されているが、ＬＯＣＯＳ法を用いて形成されていても良い。
【００３５】
不揮発メモリ素子ＭＭは、ＭＯＮＯＳ（Metal-Oxide-Nitride -Oxide-Semiconductor）であり、基板ＳＵＢ上にコントロールゲート電極ＣＧＥ及びメモリゲート電極ＭＧＥを並べ、これら２つの電極の間にトラップ絶縁膜ＭＩを挟んだ構成を有している。
【００３６】
コントロールゲート電極ＣＧＥ及びメモリゲート電極ＭＧＥは、例えばポリシリコンにより形成されている。コントロールゲート電極ＣＧＥの上には、キャップ絶縁膜ＣＩ、例えば窒化シリコン膜が形成されている。またコントロールゲート電極ＣＧＥと基板ＳＵＢの間には、ゲート絶縁膜ＧＩＮＳ１が形成されている。
【００３７】
トラップ絶縁膜ＭＩは、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層した構造（ＯＮＯ膜）である。なお、トラップ絶縁膜ＭＩは、メモリゲート電極ＭＧＥと基板ＳＵＢの間にも形成されている。
【００３８】
また、コントロールゲート電極ＣＧＥのうちトラップ絶縁膜ＭＩとは逆側の側面、及びメモリゲート電極ＭＧＥのうちトラップ絶縁膜ＭＩとは逆側の側面のそれぞれには、サイドウォールＳＷ１が形成されている。
【００３９】
さらに、不揮発メモリ素子ＭＭは、基板ＳＵＢに形成された拡散層ＤＩＦ１，ＤＩＦ２及び低濃度拡散層ＬＤＩＦ１，ＬＤＩＦ２を有している。拡散層ＤＩＦ１，ＤＩＦ２は、サイドウォールＳＷ１、メモリゲート電極ＭＧＥ及びゲート電極ＧＥを挟んで互いに対向している。また低濃度拡散層ＬＤＩＦ１，２は、いずれもサイドウォールＳＷ１の下に位置している。
【００４０】
本図に示す例では、２つの不揮発メモリ素子ＭＭが互いに対向している。そしてこれら２つの不揮発メモリ素子ＭＭは、拡散層ＤＩＦ１を共有している。
【００４１】
トランジスタＴＲは、ゲート絶縁膜ＧＩＮＳ２、ゲート電極ＧＥ、サイドウォールＳＷ２、拡散層ＤＩＦ３，ＤＩＦ４、及び低濃度拡散層ＬＤＩＦ３，４を有している。ゲート絶縁膜ＧＩＮＳ２は例えば酸化シリコン膜であり、ゲート電極ＧＥは例えばポリシリコン膜である。ゲート電極ＧＥは、例えばコントロールゲート電極ＣＧＥと同一工程で形成されている。拡散層ＤＩＦ３，ＤＩＦ４は、トランジスタＴＲのソース／ドレインである。低濃度拡散層ＬＤＩＦ３，４は基板ＳＵＢのうちサイドウォールＳＷ２の下に位置する部分に形成されている。
【００４２】
また、メモリゲート電極ＭＧＥの上にはシリサイドＳＩＬ１が形成されており、拡散層ＤＩＦ１，２の上にはシリサイドＳＩＬ２が形成されている。また、ゲート電極ＧＥの上にはシリサイドＳＩＬ３が形成されており、拡散層ＤＩＦ３の上にはシリサイドＳＩＬ４が形成されている。シリサイドＳＩＬ１，ＳＩＬ２，ＳＩＬ３，ＳＩＬ４は、例えばＮｉシリサイド又はＣｏシリサイドであるが、他の金属のシリサイドであっても良い。
【００４３】
不揮発メモリ素子ＭＭ及びトランジスタＴＲの上には、絶縁膜ＩＮＳＬ３が形成されている。絶縁膜ＩＮＳＬ３は、例えば窒化シリコン膜であり、後述するコンタクトを形成するときのエッチングストッパーとして機能する。絶縁膜ＩＮＳＬ３の上には、層間絶縁膜としての第１層ＩＮＳＬ１が形成されている。第１層ＩＮＳＬ１は、例えばＯ３−ＴＥＯＳ膜である。第１層ＩＮＳＬ１には、コンタクトＣＯＮ１，ＣＯＮ３，ＣＯＮ４が埋め込まれている。コンタクトＣＯＮ１，ＣＯＮ３，ＣＯＮ４は、例えばＷによって形成されている。コンタクトＣＯＮ１は不揮発メモリ素子ＭＭの拡散層ＤＩＦ１（又はＤＩＦ２）に接続しており、コンタクトＣＯＮ３はトランジスタＴＲのゲート電極ＧＥに接続している。さらに、コンタクトＣＯＮ４はトランジスタＴＲの拡散層ＤＩＦ３（又は拡散層ＤＩＦ４）に接続している。また、図６の断面図では表示されないが、メモリゲート電極ＭＧＥには、コンタクトが接続している。
【００４４】
そして、本実施形態において、基板ＳＵＢは、第２の実施形態における第１部分ＰＴ１に対応している。また、コントロールゲート電極ＣＧＥ及びキャップ絶縁膜ＣＩの積層膜（第１のゲート電極）は、第２の実施形態における第２部分ＰＴ２に対応している。また、ゲート電極ＧＥ（第２のゲート電極）は、第３の実施形態における第３部分ＰＴ３に対応している。そしてコントロールゲート電極ＣＧＥとキャップ絶縁膜ＣＩの積層膜と、ゲート電極ＧＥの段差（高さの差）は、例えば８０ｎｍ以上３００ｎｍ以下である。
【００４５】
図７〜図１１は、本実施形態に係る半導体装置ＳＤの製造方法を示す断面図である。
【００４６】
まず、図７（ａ）に示すように、基板ＳＵＢに素子分離膜ＥＩ、ウェルＷＬ１，ＷＬ２を形成する。次いで、基板ＳＵＢの上にゲート絶縁膜ＧＩＮＳを形成する。ゲート絶縁膜ＧＩＮＳは、例えば熱酸化法によって形成されるが、堆積法によって形成されても良い。次いで、ゲート絶縁膜ＧＩＮＳ上に、ゲート電極ＧＥ及びコントロールゲート電極ＣＧＥとなる導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜の上にキャップ絶縁膜ＣＩとなる絶縁膜を形成する。次いで、この絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜及び導電膜の積層膜をエッチングする。これにより、ゲート電極ＧＥ、コントロールゲート電極ＣＧＥ、及びキャップ絶縁膜ＣＩが形成される。その後、レジストパターンを除去する。
【００４７】
なお、本図に示す状態において、ゲート電極ＧＥ上にもキャップ絶縁膜ＣＩが形成されている。ただし、ゲート電極ＧＥ上のキャップ絶縁膜ＣＩは、後述する図９（ｂ）に示す工程の前に除去される。例えばゲート電極ＧＥ上のキャップ絶縁膜ＣＩは、図７（ａ）に示した工程と図７（ｂ）に示す工程の間で除去されても良い。以下、図７（ｂ）以降では、ゲート電極ＧＥ上のキャップ絶縁膜ＣＩを省略する。
【００４８】
次いで、図７（ｂ）に示すように、コントロールゲート電極ＣＧＥの側面を熱酸化する。これにより、トラップ絶縁膜ＭＩの酸化シリコン膜ＯＬ１が形成される。
【００４９】
次いで、図８（ａ）に示すように、酸化シリコン膜ＯＬ１上に、トラップ絶縁膜ＭＩの窒化シリコン膜ＮＬ及びその上の酸化シリコン膜ＯＬ２をこの順に積層する。これにより、コントロールゲート電極ＣＧＥの側面にトラップ絶縁膜ＭＩが形成される。次いで、トラップ絶縁膜ＭＩ上に、メモリゲート電極ＭＧＥとなる導電膜、例えばポリシリコン膜を堆積し、このポリシリコン膜をエッチバックする。これにより、メモリゲート電極ＭＧＥが形成される。
【００５０】
なお、この状態では、コントロールゲート電極ＣＧＥの両側面にトラップ絶縁膜ＭＩ及びメモリゲート電極ＭＧＥが形成されている。そこで、図８（ｂ）に示すように、コントロールゲート電極ＣＧＥの一方の側面のメモリゲート電極ＭＧＥ及びトラップ絶縁膜ＭＩを除去する。この工程は、例えばレジストパターンを用いたエッチングにより、行われる。またこの工程において、ゲート電極ＧＥの側面に形成されたトラップ絶縁膜ＭＩ及びメモリゲート電極ＭＧＥも除去される。
【００５１】
次いで、基板ＳＵＢに不純物をイオン注入する。これにより、基板ＳＵＢには低濃度拡散層ＬＤＩＦ１，ＬＤＩＦ２，ＬＤＩＦ３，ＬＤＩＦ４が形成される。次いで、サイドウォールＳＷ１，２を、エッチバック法を用いて形成する。
【００５２】
次いで、図９（ａ）に示すように、基板ＳＵＢに不純物をイオン注入する。これにより、基板ＳＵＢには拡散層ＤＩＦ１，ＤＩＦ２，ＤＩＦ３，ＤＩＦ４が形成される。
【００５３】
次いで、図９（ｂ）に示すように、拡散層ＤＩＦ１，ＤＩＦ２，ＤＩＦ３，ＤＩＦ４それぞれの上、メモリゲート電極ＭＧＥの上、及びゲート電極ＧＥの上に、シリサイドとなる金属膜を形成する。次いで、この金属膜を熱処理する。これにより、シリサイドＳＩＬ１，ＳＩＬ２，ＳＩＬ３，ＳＩＬ４が形成される。
【００５４】
次いで、図１０（ａ）に示すように、絶縁膜ＩＮＳＬ３を形成する。絶縁膜ＩＮＳＬ３は、例えばプラズマＣＶＤ法を用いて形成される。
【００５５】
次いで、図１０（ｂ）に示すように、絶縁膜ＩＮＳＬ３上に、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２を形成する。第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の形成方法は、第２の実施形態と同様である。
【００５６】
次いで、図１１に示すように、第１層ＩＮＳＬ１と第２層ＩＮＳＬ２の積層膜を、ＣＭＰ法を用いて研磨する。この研磨方法も、第２の実施形態と同様である。これにより、平坦な層間絶縁膜が形成される。本図に示す例では、層間絶縁膜は、第１層ＩＮＳＬ１で形成されている。ただし、第２層ＩＮＳＬ２の一部は第１層ＩＮＳＬ１上に残っていても良い。
【００５７】
その後、層間絶縁膜にコンタクトＣＯＮ１，ＣＯＮ２，ＣＯＮ３，ＣＯＮ４を埋め込む。このようにして、図６に示した半導体装置ＳＤが形成される。
【００５８】
本実施形態によれば、コントロールゲート電極ＣＧＥとキャップ絶縁膜ＣＩの積層膜と、ゲート電極ＧＥとの段差は大きくなるが、第２の実施形態と同様の方法によって層間絶縁膜（例えば第１層ＩＮＳＬ１の単層膜）を形成しているため、層間絶縁膜の平坦性は高くなる。
【００５９】
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、トランジスタＴＲ２を有している。トランジスタＴＲ２は、基板ＳＵＢ上に、ゲート絶縁膜ＧＩＮＳ３上にメタルゲート電極ＭＴＧＥを積層した構成を有している。基板ＳＵＢは、例えばシリコン基板である。ゲート絶縁膜ＧＩＮＳ３は、例えば酸化シリコン膜よりも誘電率が高い材料、例えばＨｆＳｉＯ（ハフニウムシリケート）又はＨｆＳｉＯＮによって形成されている。メタルゲート電極ＭＴＧＥは、例えばＡｌによって形成されている。
【００６０】
メタルゲート電極ＭＴＧＥの２つの側面は、サイドウォールＳＷ３で覆われている。サイドウォールＳＷ３の下には低濃度拡散層ＬＤＩＦ５，ＬＤＩＦ６が形成されている。低濃度拡散層ＬＤＩＦ５は拡散層ＤＩＦ５に繋がっており、低濃度拡散層ＬＤＩＦ６は拡散層ＤＩＦ６に繋がっている。拡散層ＤＩＦ５，６は、トランジスタＴＲ２のソース／ドレインである。また、拡散層ＤＩＦ５の上には、第１層ＩＮＳＬ１が形成されている。第１層ＩＮＳＬ１の上面は、サイドウォールＳＷ３の上面及びメタルゲート電極ＭＴＧＥの上面と同一面を形成している。言い換えると、隣り合うサイドウォールＳＷ３の間は、第１層ＩＮＳＬ１で埋まっている。
【００６１】
図１３及び図１４は、図１２に示した半導体装置ＳＤの製造方法を示す断面図である。
【００６２】
まず、図１３（ａ）に示すように、基板ＳＵＢ（第１部分）に素子分離膜（図示省略）を形成する。次いで、基板ＳＵＢ上にゲート絶縁膜ＧＩＮＳ３となる絶縁膜を、例えば堆積法を用いて形成する。次いで、ゲート絶縁膜ＧＩＮＳ３上に、ダミーゲート電極となる膜、例えばポリシリコン膜を形成する。次いで、このポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ゲート絶縁膜ＧＩＮＳ３となる絶縁膜及びダミーゲート電極となる膜の積層膜をエッチングする。これにより、ダミーゲート電極ＤＧＥ（第２部分）及びゲート絶縁膜ＧＩＮＳ３が形成される。その後、レジストパターンを除去する。
【００６３】
次いで、低濃度拡散層ＬＤＩＦ５，ＬＤＩＦ６、サイドウォールＳＷ３、及び拡散層ＤＩＦ５，ＤＩＦ６を形成する。これらの形成方法は、第３の実施形態において低濃度拡散層ＬＤＩＦ３，４、サイドウォールＳＷ２、及び拡散層ＤＩＦ３，ＤＩＦ４を形成した方法と同様である。
【００６４】
次いで、基板ＳＵＢ上、サイドウォールＳＷ３上、及びダミーゲート電極ＤＧＥ上に、絶縁膜ＩＮＳＬ４を形成する。絶縁膜ＩＮＳＬ４は、例えば窒化シリコン膜であり、例えばプラズマＣＶＤ法を用いて形成される。
【００６５】
次いで、絶縁膜ＩＮＳＬ４上に、第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２を形成する。第１層ＩＮＳＬ１及び第２層ＩＮＳＬ２の形成方法は、第３の実施形態と同様である。
【００６６】
次いで、図１３（ｂ）に示すように、第１層ＩＮＳＬ１と第２層ＩＮＳＬ２の積層膜を、ＣＭＰ法を用いて研磨し、第１層ＩＮＳＬ１の上面を平坦化する。このとき、ダミーゲート電極ＤＧＥの上面が露出するようにする。この研磨方法も、第３の実施形態と同様である。ただし、第２層ＩＮＳＬ２の一部は第１層ＩＮＳＬ１上に残っていても良い。
【００６７】
次いで、図１４（ａ）に示すように、ダミーゲート電極ＤＧＥをエッチングにより除去する。これにより、凹部ＤＥＰが形成される。凹部ＤＥＰの底面には、ゲート絶縁膜ＧＩＮＳ３が位置している。
【００６８】
次いで、図１４（ｂ）に示すように、凹部ＤＥＰ内及び第１層ＩＮＳＬ１上に、メタルゲート電極ＭＴＧＥとなる金属膜ＭＴＬを、例えばスパッタリング法又はＣＶＤ法を用いて形成する。
【００６９】
次いで、図１４（ｃ）に示すように、第１層ＩＮＳＬ１上に位置する金属膜ＭＴＬを、ＣＭＰ法を用いて除去する。これにより、メタルゲート電極ＭＴＧＥが形成される。
【００７０】
本実施形態によれば、第１層ＩＮＳＬ１の表面は平坦化されている。このため、第１層ＩＮＳＬ１上に位置する金属膜ＭＴＬを除去する際、第１層ＩＮＳＬ１の表面に金属膜ＭＴＬが残りにくくなる。従って、隣り合うメタルゲート電極ＭＴＧＥが短絡するなどの問題が発生することを抑制できる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
ＣＧＥ コントロールゲート電極
ＣＩ キャップ絶縁膜
ＣＯＮ１ コンタクト
ＣＯＮ３ コンタクト
ＣＯＮ４ コンタクト
ＤＥＰ 凹部
ＤＧＥ ダミーゲート電極
ＤＩＦ１ 拡散層
ＤＩＦ２ 拡散層
ＤＩＦ３ 拡散層
ＤＩＦ４ 拡散層
ＤＩＦ５ 拡散層
ＤＩＦ６ 拡散層
ＥＩ 素子分離膜
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＩＮＳＬ１ 第１層
ＩＮＳＬ２ 第２層
ＩＮＳＬ３ 絶縁膜
ＩＮＳＬ４ 絶縁膜
ＬＤＩＦ１ 低濃度拡散層
ＬＤＩＦ２ 低濃度拡散層
ＬＤＩＦ３ 低濃度拡散層
ＬＤＩＦ４ 低濃度拡散層
ＬＤＩＦ５ 低濃度拡散層
ＬＤＩＦ６ 低濃度拡散層
ＭＧＥ メモリゲート電極
ＭＩ トラップ絶縁膜
ＭＭ 不揮発メモリ素子
ＭＴＧＥ メタルゲート電極
ＭＴＬ 金属膜
ＯＬ１ 酸化シリコン膜
ＯＬ２ 酸化シリコン膜
ＰＴ１ 第１部分
ＰＴ２ 第２部分
ＰＴ３ 第３部分
ＳＤ 半導体装置
ＳＩＬ１ シリサイド
ＳＩＬ２ シリサイド
ＳＩＬ３ シリサイド
ＳＩＬ４ シリサイド
ＳＵＢ 基板
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＳＷ３ サイドウォール
ＴＲ トランジスタ
ＴＲ２ トランジスタ
ＵＬ 下地
ＷＬ１ ウェル
ＷＬ２ ウェル
【図１】
2015028972.tif 000003
【図２】
2015028972.tif 000004
【図３】
2015028972.tif 000005
【図４】
2015028972.tif 000006
【図５】
2015028972.tif 000007
【図６】
2015028972.tif 000008
【図７】
2015028972.tif 000009
【図８】
2015028972.tif 000010
【図９】
2015028972.tif 000011
【図１０】
2015028972.tif 000012
【図１１】
2015028972.tif 000013
【図１２】
2015028972.tif 000014
【図１３】
2015028972.tif 000015
【図１４】
2015028972.tif 000016
【図１５】
2015028972.tif 000017