(57)【要約】【課題】  多相クロック出力機能を有するクロック生成回路において、クロック間の位相ばらつきによる性能悪化を抑制する。【解決手段】  本発明は、互いに位相の異なる複数のクロックを生成するリングオシレータ部と、前記複数のクロックのそれぞれの間の位相差を検出する位相検出器と、前記位相検出器によって検出された前記位相差のそれぞれに基づいて、前記複数のクロックのうちの特定のクロックの位相を制御する負荷制御回路と、を備える、クロック生成回路である。【選択図】  図１
2015159355.tif 000002
【特許請求の範囲】
【請求項１】
互いに位相の異なる複数のクロックを生成するリングオシレータ部と、
前記複数のクロックのそれぞれの間の位相差を検出する位相検出器と、
前記位相検出器によって検出された前記位相差のそれぞれに基づいて、前記複数のクロックのうちの特定のクロックの位相を制御する負荷制御回路と、
を備える、クロック生成回路。
【請求項２】
前記リングオシレータ部は、
リング接続された複数の可変遅延回路を有し、
前記複数の可変遅延回路のそれぞれは、
入力されるクロックに対して所定の遅延時間を与えたクロックを次段の可変遅延回路に出力し、
前記負荷制御回路は、前記複数の可変遅延回路のうちの前記特定のクロックを生成する可変遅延回路の所定の遅延時間を制御することによって、前記特定のクロックの位相を制御する、
請求項１記載のクロック生成回路。
【請求項３】
前記負荷制御回路は、前記位相検出器によって検出された前記位相差のうちの基準位相差に対して最も離れた位相差を形成するクロックの組み合わせのうちの一方を、前記特定のクロックとして、選択する、請求項１又は２記載のクロック生成回路。
【請求項４】
前記負荷制御回路は、前記最も離れた位相差が、前記基準位相差に近づくように、前記特定のクロックの位相を制御する、請求項３記載のクロック生成回路。
【請求項５】
前記基準位相差は、前記位相検出器によって検出された異なる前記位相差の最小値と最大値との間の略中央の値である、請求項３又は４記載のクロック生成回路。
【請求項６】
前記基準位相差は、前記位相検出器によって検出された異なる前記位相差の、中間値、中央値又は平均値のいずれかである、請求項５記載のクロック生成回路。
【請求項７】
前記リングオシレータ部は、外部から与えられる所定の電位に基づいて、前記複数のクロックの周波数を制御する、請求項２乃至６のいずれかに記載のクロック生成回路。
【請求項８】
前記複数の可変遅延回路のそれぞれは、出力線と接地線との間に設けられ、
前記複数の可変遅延回路のそれぞれは、
前記入力されるクロックの電位に基づいて、前記出力線の電位を制御する第１のトランジスタと、
前記出力線と前記接地線とに接続されるキャパシタと、
前記出力線と電源線とに接続され、所定の抵抗値を有する負荷回路と、を有し、
前記負荷回路は、前記負荷制御回路によって前記所定の抵抗値が制御される、
請求項７記載のクロック生成回路。
【請求項９】
前記負荷回路は、
前記所定の電位に基づいて、前記出力線の電位を保持する第２のトランジスタと、
前記電源線と前記出力線との間に並列的に複数接続され、前記負荷制御回路によってオン／オフ制御される複数の第３のトランジスタと、を有する、
請求項８記載のクロック生成回路。
【請求項１０】
前記複数のクロックのうちの一対のクロックを選択し、該選択した一対のクロックを前記位相検出器に出力する、クロック選択回路をさらに備える、請求項１乃至９のいずれかに記載のクロック生成回路。
【請求項１１】
複数の可変遅延回路を用いて、互いに位相の異なる複数のクロックを生成することと、
前記生成された複数のクロックのそれぞれの間の位相差を検出することと、
前記検出された位相差から得られる基準位相差に対して、最も離れた位相差を形成するクロックの組み合わせを特定することと、
前記検出されたクロックの組み合わせのうちの一方のクロックの位相を制御することと、
を含む、クロックの位相補正方法。
【請求項１２】
前記位相を制御することは、前記一方のクロックを生成する可変遅延回路の所定の遅延時間を制御することを含む、請求項１１記載のクロックの位相補正方法。
【請求項１３】
前記位相を制御した後に、前記クロックの組み合わせの位相差を再検出することと、
前記再検出の結果、前記基準位相差に対して最も離れた位相差が増加又は変化していないと判断される場合、前記可変遅延回路の前記所定の遅延時間を一つ前の状態に再制御し、前記基準位相差に対して最も離れた位相差が減少したと判断される場合に、前記位相を制御することと、
をさらに含む、請求項１２記載のクロックの位相補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路及びクロックの位相補正方法に関し、特に、多相クロック出力機能を有するクロック生成回路及びクロックの位相補正方法に関する。
【背景技術】
【０００２】
従来から、所定の周波数を有するクロックを生成するクロック生成回路として、電圧制御発振回路（ＶＣＯ：voltage Controlled Oscillator）が一般的に用いられている。電圧制御発振回路は、入力信号の電位に応じて出力クロックの発振周波数を制御するクロック生成回路である。電圧制御発振回路は、特定の機能に特化された半導体集積回路（例えば、ＡＳＩＣ：Application Specific Integrated Circuitや、ＡＳＳＰ：Application Specific Standard Produce）において用いられる場合、典型的には、互いに位相の異なる複数のクロック（多相クロック）の出力を求められることが多い。斯かる半導体集積回路は、情報家電や自動車エレクトロニクスといった多くの分野で必要とされるため、多相クロック出力機能を有する電圧制御発振回路が昨今の情報化社会において果たす役割は重大である。
【０００３】
多相クロック出力機能を有する電圧制御発振回路において、その性能は、例えば出力される各クロック間の位相ばらつきの多寡や、各クロックのデューティレシオ、発振レンジによって示される。従来の電圧制御発振回路の設計工程においては、上述したような位相ばらつきや、各クロックのデューティレシオ、発振レンジは、性能に与える影響が小さいパラメータであったが、昨今のクロックの高周波数化と、半導体集積回路の微細化による製造ばらつきの増大とに伴って、それらは、斯かる性能に与える影響ほど無視できなくなってきている。このため、クロックの高周波数化及び製造ばらつきによる電圧制御発振回路の性能の悪化を抑制する技術が提案されている。
【０００４】
例えば、特許文献１は、反転回路を複数段縦続接続して正帰還ループを構成し、該反転回路の出力信号の立ち上りエッジ及び立ち下りエッジの両方のディレイ量を制御信号によって同じように制御できるようにし、出力クロックのデューティレシオが変動しないように立ち上りエッジ及び立ち下りエッジのディレイ量を制御できるようにするリングオシレータ型電圧制御発振回路を開示する。
【０００５】
また、特許文献２は、制御回路と、対称性負荷遅延セルのリングとを備える電圧制御発振回路を開示する。より具体的には、特許文献２に開示される電圧制御発振回路において、該対象性負荷遅延セルのリングは、レベルシフト回路と、電流ソース接続されたトランジスタと並列に結合されたダイオード接続されたトランジスタとを含む、２つの新規な対称性負荷を有する。また、該電圧制御発振回路における制御回路は、発振器入力信号をバイアス制御信号に変換し、該バイアス制御信号に基づいて、対称性負荷の実効的な抵抗を、遅延セルの遅延が入力信号の関数であるように制御する。さらに、該制御回路は、発振遅延セル出力信号が一定の振幅を有するように、遅延セルのレベルシフト回路を制御するために、制御ループの対称性負荷レプリカを用いる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−０６６６９３号公報
【特許文献２】特表２０１２−５１８９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に開示される電圧制御発振回路は、クロックの高周波数化と製造ばらつきとに起因する電圧制御発振回路における出力クロックのデューティレシオを補正する。しかしながら、斯かる電圧制御発振回路は、出力クロック間の位相ばらつきを補正する機能は有しておらず、従って、出力クロック間の位相ばらつきに起因する電圧制御発振回路の性能の悪化を抑制することはできなかった。
【０００８】
また、上述した特許文献２に開示される電圧制御発振回路は、電圧制御発振回路をより広い周波数レンジで動作させることで、クロックの高周波数化と製造ばらつきに起因する周波数レンジの悪化を抑制する。しかしながら、斯かる電圧制御発振回路もまた、出力クロック間の位相ばらつきを補正する機能は有しておらず、従って、出力クロックの位相ばらつきに起因する電圧制御発振回路の性能の悪化を抑制することはできなかった。
【０００９】
そこで、本発明は、クロック間の位相ばらつきによる性能悪化を抑制することのできる、多相クロック出力機能を有するクロック生成回路を提供することを目的とする。
【００１０】
より具体的には、本発明は、出力される多相クロック間の位相ばらつきを補正することができる、多相クロック出力機能を有するクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１２】
即ち、ある観点に従う本発明は、互いに位相の異なる複数のクロックを生成するリングオシレータ部と、前記複数のクロックのそれぞれの間の位相差を検出する位相検出器と、前記位相検出器によって検出された前記位相差のそれぞれに基づいて、前記複数のクロックのうちの特定のクロックの位相を制御する負荷制御回路と、を備える、クロック生成回路である。
【００１３】
ここで、前記リングオシレータ部は、リング接続された複数の可変遅延回路を有し、前記複数の可変遅延回路のそれぞれは、入力されるクロックに対して所定の遅延時間を与えたクロックを次段の可変遅延回路に出力し、前記負荷制御回路は、前記複数の可変遅延回路のうちの前記特定のクロックを生成する可変遅延回路の所定の遅延時間を制御することによって、前記特定のクロックの位相を制御しても良い。
【００１４】
さらに、前記負荷制御回路は、前記位相検出器によって検出された前記位相差のうちの基準位相差に対して最も離れた位相差を形成するクロックの組み合わせのうちの一方を、前記特定のクロックとして、選択しても良い。
【００１５】
さらに、また、前記負荷制御回路は、前記最も離れた位相差が、前記基準位相差に近づくように、前記特定のクロックの位相を制御しても良い。
【００１６】
さらに、前記基準位相差は、前記位相検出器によって検出された異なる前記位相差の最小値と最大値との間の略中央の値であっても良い。
【００１７】
さらに、また、前記基準位相差は、前記位相検出器によって検出された異なる前記位相差の、中間値、中央値又は平均値のいずれかであっても良い。
【００１８】
また、前記リングオシレータ部は、外部から与えられる所定の電位に基づいて、前記複数のクロックの周波数を制御しても良い。
【００１９】
さらに、前記複数の可変遅延回路のそれぞれは、出力線と接地線との間に設けられ、前記複数の可変遅延回路のそれぞれは、前記入力されるクロックの電位に基づいて、前記出力線の電位を制御する第１のトランジスタと、前記出力線と前記接地線とに接続されるキャパシタと、前記出力線と電源線とに接続され、所定の抵抗値を有する負荷回路とを有し、前記負荷回路は、前記負荷制御回路によって前記所定の抵抗値が制御されても良い。
【００２０】
さらに、また、前記負荷回路は、前記所定の電位に基づいて、前記出力線の電位を保持する第２のトランジスタと、前記電源線と前記出力線との間に並列的に複数接続され、前記負荷制御回路によってオン／オフ制御される複数の第３のトランジスタと、を有しても良い。
【００２１】
また、前記クロック生成回路は、前記複数のクロックのうちの一対のクロックを選択し、該選択した一対のクロックを前記位相検出器に出力する、クロック選択回路をさらに備えても良い。
【００２２】
さらに、別の観点に従う本発明は、複数の可変遅延回路を用いて、互いに位相の異なる複数のクロックを生成することと、前記生成された複数のクロックのそれぞれの間の位相差を検出することと、前記検出された位相差から得られる基準位相差に対して、最も離れた位相差を形成するクロックの組み合わせを特定することと、前記検出されたクロックの組み合わせのうちの一方のクロックの位相を制御することと、を含む、クロックの位相補正方法である。
【００２３】
ここで、前記位相を制御することは、前記一方のクロックを生成する可変遅延回路の所定の遅延時間を制御することを含んでも良い。
【００２４】
前記位相を制御することは、前記クロックの組み合わせの位相差を再検出することと、前記再検出の結果、前記基準位相差に対して最も離れた位相差が増加又は変化していないと判断される場合、前記可変遅延回路の前記所定の遅延時間を一つ前の状態に再制御し、前記基準位相差に対して最も離れた位相差が減少したと判断される場合に、前記位相を制御することと、をさらに含んでも良い。
【発明の効果】
【００２５】
本発明によれば、クロック生成回路は、多相クロック出力における、各出力クロック間の位相ばらつきを補正することができるようになる。
【００２６】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。
【図２】本発明の一実施形態に係るクロック生成回路における出力クロックのタイミングチャートである。
【図３】本発明の一実施形態に係るクロック生成回路における可変遅延回路の構成の一例を示す図である。
【図４】本発明の一実施形態に係るクロック生成回路が有する可変遅延回路における負荷回路の構成の一例を示す図である。
【図５】本発明の一実施形態に係るクロック生成回路におけるクロック選択回路の構成の一例を示す図である。
【図６】本発明の一実施形態に係るクロック生成回路における位相検出器の構成の一例を示す図である。
【図７】本発明の一実施形態に係る位相検出器におけるマルチパス出力制御回路の構成の一例を示す図である。
【図８】本発明の一実施形態にかかるクロック生成回路が有する位相検出器における、各種の信号のタイミングチャートである。
【図９】本発明の一実施形態に係る負荷制御回路の構成の一例を示す図である。
【図１０】本発明の一実施形態に係るクロック生成回路における、各出力クロック間の位相ばらつきの補正の動作を概略的に説明するためのフローチャートである。
【発明を実施するための形態】
【００２８】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００２９】
図１は、本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。同図に示すように、クロック生成回路１は、例えば、バイアス回路（図示せず）からバイアス信号ＶＰ及びＶＮを受け、該信号の電位に応じた周波数で発振することによって、出力クロックＰＨ（本例ではＰＨ０乃至ＰＨ７）を生成し、後段の論理回路（図示せず）に出力する電圧制御発振回路である。クロック生成回路１は、例えば、可変遅延回路１０（０）乃至１０（３）（以下、「可変遅延回路１０」と総称することもある。）と、クロック選択回路２０と、位相検出器３０と、負荷制御回路４０と、コントローラ５０とを含んで構成される。本例では、４個の可変遅延回路１０（０）乃至１０（３）が示されているが、特にこれに限られるものではなく、可変遅延回路１０は必要な数だけ設けられて良い。
【００３０】
可変遅延回路１０は、差動入力端子ＩＰ及びＩＮで一対の出力クロックＰＨ０乃至ＰＨ７を受け、該クロックに対して所定の遅延時間Ｄを与えた後に、該クロックを差動出力端子ＯＰ及びＯＮから出力する。また、可変遅延回路１０は、バイアス回路（図示せず）から出力されるバイアス信号ＶＰ及びＶＮと、後述する負荷制御回路４０から出力される負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］乃至ＳＷ＿ＰＨ７［Ｎ：０］に基づいて、上述した所定の遅延時間Ｄを調整する。
【００３１】
また、可変遅延回路１０（０）乃至１０（３）は、前段の可変遅延回路１０から出力される出力クロックＰＨ０乃至ＰＨ７を受け、該クロックに所定の遅延時間Ｄを与えて次段の可変遅延回路１０に出力するようにリング状に構成されることで、リングオシレータ構成を実現する。より具体的には、可変遅延回路１０（０）は、差動入力端子ＩＮ及びＩＰで出力クロックＰＨ３及びＰＨ７を受け、該クロックに所定の遅延時間Ｄを与え、出力クロックＰＨ０及びＰＨ４として、該クロックを可変遅延回路１０（１）に出力する。可変遅延回路１０（１）は、差動入力端子ＩＰ及びＩＮで出力クロックＰＨ０及びＰＨ４を受け、該クロックに所定の遅延時間Ｄを与え、出力クロックＰＨ１及びＰＨ５として、該クロックを可変遅延回路１０（２）に出力する。可変遅延回路１０（２）は、差動入力端子ＩＰ及びＩＮで出力クロックＰＨ１及びＰＨ５を受け、該クロックに所定の遅延時間Ｄを与え、出力クロックＰＨ２及びＰＨ６として、該クロックを可変遅延回路１０（３）に出力する。可変遅延回路１０（３）は、差動入力端子ＩＰ及びＩＮで出力クロックＰＨ２及びＰＨ６を受け、該クロックに所定の遅延時間Ｄを与え、出力クロックＰＨ３及びＰＨ７として、該クロックを可変遅延回路１０（０）に出力する。該リングオシレータ構成は、可変遅延回路１０における所定の遅延時間Ｄに基づいて、上述した出力クロックＰＨ０乃至ＰＨ７の発振周波数を制御することができる。該リングオシレータ構成は、上述したように、出力クロックＰＨ０乃至ＰＨ７を後段の論理回路（図示せず）に出力する。
【００３２】
クロック選択回路２０は、後述するコントローラ５０から出力される選択信号ＣＫＳＥＬ［２：０］に基づいて、可変遅延回路１０（０）乃至１０（３）から出力される出力クロックＰＨ０乃至ＰＨ７のうちの一対のクロックを選択し、該一対のクロックを選択クロックＣＫＡ及びＣＫＢとして、選択クロック線Ｗ＿ＣＫＡ及びＷ＿ＣＫＢを介して、位相検出器３０にそれぞれ出力する。
【００３３】
位相検出器３０は、コントローラ５０からイネーブル端子ＥＮに出力されるイネーブル信号ＥＮＡに基づいて、クロック選択回路２０から入力端子ＣＫ０及びＣＫ１に出力される選択クロックＣＫＡ及びＣＫＢの位相差を検出し、該検出した位相差を位相差信号ＰＨＤＩＦＦ［Ｍ：０］として、該信号を出力端子ＯＵＴから負荷制御回路４０に出力する。また位相検出器３０は、該位相差の検出が終了した後に、カウントクロックＣＮＴ＿ＣＫを出力端子ＣＮＴＯからコントローラ５０に出力する。さらに、位相検出器３０は、シフトクロックＳＨＦ＿ＣＫを生成し、該クロックを出力端子ＣＬＫＯから負荷制御回路４０に出力する。
【００３４】
負荷制御回路４０は、負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］乃至ＳＷ＿ＰＨ７［Ｎ：０］に基づいて、可変遅延回路１０（０）乃至１０（３）における後述する負荷回路１００の抵抗値を制御することによって、上述した所定の遅延時間Ｄを制御する。より具体的には、負荷制御回路４０は、コントローラ５０から出力される選択信号ＣＫＳＥＬ［２：０］と位相検出器３０から出力されるシフトクロックＳＨＦ＿ＣＫに基づいて、位相検出器３０から出力される位相差信号ＰＨＤＩＦＦ［Ｍ：０］が示す選択クロックＣＫＡ及びＣＫＢの位相差を、出力クロックＰＨ０乃至ＰＨ７の組み合わせの数だけ保持する。また、負荷制御回路４０は、コントローラ５０から出力される開始信号ＳＴＡに基づいて、該保持した位相差における基準位相差から最も離れた位相差を持つ出力クロックＰＨ０乃至ＰＨ７の特定の組み合わせを検出し、該組み合わせと該組み合わせにおける位相差とに基づいて位相情報信号ＰＨ＿ＮＵＭ［７：０］と終了信号ＥＮＤとを生成し、該２つの信号をコントローラ５０に出力する。ここで、基準位相差は、該保持した位相差の最小値から最大値までの間の中央近傍の値であり、例えば該保持した位相差の中間値や中央値、平均値である。さらに、負荷制御回路４０は、該組み合わせと該組み合わせにおける位相差とに基づいて、負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］乃至ＳＷ＿ＰＨ７［Ｎ：０］を生成し、該信号をコントローラ５０から出力される更新信号ＵＰＤ［７：０］に基づいて可変遅延回路１０（０）乃至１０（３）に出力する。負荷制御回路４０はコントローラ５０から出力される初期化信号ＩＮＩに基づいて、リセットが行われる。なお、本例では、可変遅延回路１０が４個設けられる場合における、負荷制御回路４０の構成が示されているが、特にこれに限られるものではなく、例えば負荷制御回路４０における負荷制御信号ＳＷ＿ＰＨ０乃至ＳＷ＿ＰＨ７の本数は可変遅延回路１０の数に応じて変更されても良い。
【００３５】
コントローラ５０は、クロック選択回路２０と、位相検出器３０と、負荷制御回路４０とを制御することによって、可変遅延回路１０（０）乃至１０（３）で実現されるリングオシレータ構成における、出力クロックＰＨ０乃至ＰＨ７の位相ばらつきを制御する。
【００３６】
具体的には、コントローラ５０は、クロック選択回路２０の制御において、選択信号ＣＫＳＥＬ［２：０］をクロック選択回路２０に出力し、クロック選択回路２０における出力クロックＰＨ０乃至ＰＨ７の選択を制御する。
【００３７】
また、コントローラ５０は、位相検出器３０の制御において、位相検出器３０にイネーブル信号ＥＮＡを出力することによって、位相検出器３０の動作のオン／オフを制御する。さらに、コントローラ５０は、位相検出器３０から出力されるカウントクロックＣＮＴ＿ＣＫに基づいて、選択信号ＣＫＳＥＬ［２：０］の状態を変更する。
【００３８】
さらに、コントローラ５０は、負荷制御回路４０の制御において、開始信号ＳＴＡを負荷制御回路４０に出力し、負荷制御回路４０における補正対象となる組み合わせの検出の動作を制御する。また、コントローラ５０は、初期化信号ＩＮＩを負荷制御回路４０に出力し、負荷制御回路４０をリセットする。また、コントローラ５０は、イネーブル信号ＥＮＡを出力することによって、負荷制御回路４０の動作のオン／オフを制御する。さらに、コントローラ５０は、負荷制御回路４０から出力される終了信号ＥＮＤと、位相情報信号ＰＨ＿ＮＵＭ［７：０］とに基づいて、更新信号ＵＰＤ［７：０］を生成し、該信号によって負荷制御回路４０における負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］乃至ＳＷ＿ＰＨ７［Ｎ：０］の生成及び出力を制御する。
【００３９】
なお、本例では、４個の可変遅延回路１０に基づくコントローラ５０の構成が示されているが、特にこれに限られるものではない。例えばコントローラ５０は、可変遅延回路１０の数に応じた選択信号ＣＫＳＥＬのビット数を持つように、構成されても良い。
【００４０】
以上のように構成されるクロック生成回路１は、出力クロックＰＨ０乃至ＰＨ７における各クロック間の位相差を検出し、該位相差に基づいて、基準位相差に対して最も離れた位相差を有する出力クロックＰＨ０乃至ＰＨ７の特定の組み合わせを検出する。そして、クロック生成回路１は、該検出結果に基づいて、該当する出力クロックＰＨ０乃至ＰＨ７を出力する可変遅延回路１０における所定の遅延時間Ｄを変更することによって、出力クロックＰＨ０乃至ＰＨ７間の位相ばらつきを補正することができる。
【００４１】
図２は、本発明の一実施形態に係るクロック生成回路における出力クロックのタイミングチャートである。同図において、Ｔは、出力クロックＰＨ０の周期である。
【００４２】
同図に示すように、可変遅延回路１０（０）乃至１０（３）によって実現されるリングオシレータ構成によって、出力クロックＰＨ１の状態は出力クロックＰＨ０に対してＴ／８だけ遅延して遷移し、同様に出力クロックＰＨ２乃至ＰＨ７の状態はそれぞれ出力クロックＰＨ１乃至６に対してＴ／８だけ遅延して遷移し、さらに出力クロックＰＨ０の状態は、出力クロックＰＨ８に対してＴ／８だけ遅延して遷移する。なお、種々の要因によって発生する、各出力クロックＰＨ０乃至ＰＨ７の間に存在する位相ばらつきは、上述したように、クロック選択回路２０、位相検出器３０、負荷制御回路４０及びコントローラ５０によって抑制される。
【００４３】
図３は、本発明の一実施形態に係るクロック生成回路における可変遅延回路の構成の一例を示す図である。可変遅延回路１０は、例えば、差動出力回路であり、トランジスタＴＲ１１、ＴＲ１２及びＴＲ１３と、負荷回路１００（０）及び１００（１）（以下、「負荷回路１００」と総称することもある。）と、キャパシタＣ１１及びＣ１２とを含んで構成される。なお、本例においては、可変遅延回路１０（０）に関して、その構成及び動作を述べるが、他の可変遅延回路１０（１）乃至１０（３）についても同様である。
【００４４】
トランジスタＴＲ１１は、電圧制御素子として機能し、出力クロックＰＨ７の電位に基づいて、出力電流ＩＯＵＴＮを生成し、該電流を負荷回路１００（０）及び差動出力端子ＯＮに供給することにより、該端子の電圧を制御する。トランジスタＴＲ１１は、例えば、ＮＭＯＳトランジスタを含んで構成され、そのドレインは出力線Ｗ＿ＯＮを介して、負荷回路１００（０）のＶＬ端子と、キャパシタＣ１１の一端と、差動出力端子ＯＮとに接続される一方、そのソースはトランジスタＴＲ１３のドレイン及びトランジスタＴＲ１２のソースに接続され、また、そのゲートは差動入力端子ＩＰに接続される。
【００４５】
トランジスタＴＲ１２は、電圧制御素子として機能し、出力クロックＰＨ３の電位に基づいて、出力電流ＩＯＵＴＰを生成し、該電流を負荷回路１００（１）及び差動出力端子ＯＰに供給する。トランジスタＴＲ１２は、例えば、ＮＭＯＳトランジスタを含んで構成され、そのドレインは出力線Ｗ＿ＯＰを介して、負荷回路１００（１）のＶＬ端子と、キャパシタＣ１２の一端と、差動出力端子ＯＰとに接続される一方、そのソースは上述したようにトランジスタＴＲ１３のドレイン及びトランジスタＴＲ１１のソースに接続され、また、そのゲートは差動入力端子ＩＮに接続される。
【００４６】
トランジスタＴＲ１３は、電流源として機能し、バイアス線Ｗ＿ＶＮの電位に基づいて、出力電流ＩＯＵＴを生成し、該電流をトランジスタＴＲ１１及びＴＲ１２に供給する。トランジスタＴＲ１３は、例えば、ＮＭＯＳトランジスタを含んで構成され、そのソースは接地線ＧＮＤに接続される一方、そのドレインは上述したようにトランジスタＴＲ１１及びＴＲ１２のソースに接続され、また、そのゲートはバイアス線Ｗ＿ＶＮに接続される。
【００４７】
負荷回路１００は、バイアス信号ＶＰに基づいて、差動出力端子ＯＰ及びＯＮの電位を調整する。即ち、負荷回路１００は、トランジスタＴＲ１１及びＴＲ１２によって供給される出力電流ＩＯＵＴＮ及びＩＯＵＴＰによる電圧降下によって、差動出力端子ＯＮ及びＯＰの電位を調整する。負荷回路１００の抵抗値は可変とすることができる。負荷回路１００は、負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］及びＳＷ＿ＰＨ４［Ｎ：０］に基づいてその抵抗値を調整し、さらに後述するキャパシタＣ１１又はＣ１２と遅延回路を構成することによって、出力クロックＰＨ３及びＰＨ７に対する出力クロックＰＨ０及びＰＨ４の遅延時間Ｄを調整する。負荷回路１００（０）においては、端子ＶＬは上述したように、出力線Ｗ＿ＯＮを介して、トランジスタＴＲ１１のドレインと、キャパシタＣ１１の一端と、差動出力端子ＯＮとに接続され、端子ＶＭはバイアス信号線Ｗ＿ＶＰに接続され、また、端子ＶＨは電源線ＶＤＤに接続される。なお、端子ＰＨ［Ｎ：０］には、負荷制御信号ＳＷ＿ＰＨ４［Ｎ：０］が入力される。一方、負荷回路１００（１）においては、端子ＶＬは上述したように、出力線Ｗ＿ＯＰを介して、トランジスタＴＲ１２のドレインと、キャパシタＣ１２の一端と、差動出力端子ＯＰとに接続され、端子ＶＭはバイアス信号線Ｗ＿ＶＰに接続され、また、端子ＶＨは電源線ＶＤＤに接続される。なお、端子ＰＨ［Ｎ：０］には、負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］が入力される。
【００４８】
キャパシタＣ１１は、負荷回路１００（０）と遅延回路を構成することによって、出力クロックＰＨ４の遅延時間Ｄを調整する。キャパシタＣ１１は、例えば、信号配線の寄生容量や、セラミックコンデンサ、容量セルであり、上述したように、その一端は出力線Ｗ＿ＯＮを介して、トランジスタＴＲ１１のドレインと、負荷回路１００（０）の端子ＶＬと、差動出力端子ＯＮとに接続され、その他端は接地線ＧＮＤに接続される。
【００４９】
キャパシタＣ１２は、負荷回路１００（１）と遅延回路を構成することによって、出力クロックＰＨ０の遅延時間Ｄを調整する。キャパシタＣ１２は、例えば、信号配線の寄生容量や、セラミックコンデンサ、容量セルであり、上述したように、その一端は出力線Ｗ＿ＯＰを介して、トランジスタＴＲ１２のドレインと、負荷回路１００（１）の端子ＶＬと、差動出力端子ＯＰとに接続され、その他端は接地線ＧＮＤに接続される。
【００５０】
図４は、本発明の一実施形態に係るクロック生成回路が有する可変遅延回路における負荷回路の構成の一例を示す図である。負荷回路１００は、例えば、論理否定回路１１０（０）乃至１１０（Ｎ）と、トランジスタＴＲ１０１乃至ＴＲ１０７とを含んで構成される。また、負荷回路１００においては、トランジスタＴＲ１０３のゲートと、トランジスタＴＲ１０４及びＴＲ１０５のソースと、トランジスタＴＲ１０６及びＴＲ１０７のドレインとを接続する信号配線上にノードａが設けられる。なお、本例においては、負荷遅延回路１００（０）に関して、その構成及び動作を述べるが、負荷回路１００（１）についても同様である。
【００５１】
論理否定回路１１０は、例えばインバータ回路であり、端子ＰＨから入力される負荷制御信号ＳＷ＿ＰＨに対して論理否定を行い、否定負荷制御信号ＳＷ＿ＰＨＢとして、該信号をトランジスタＴＲ１０６及びＴＲ１０７のゲートに出力する。論理否定回路１１０においては、その入力端子は負荷制御信号線Ｗ＿ＰＨを介して端子ＰＨと、トランジスタＴＲ１０４及びＴＲ１０５のゲートとに接続され、その出力端子はトランジスタＴＲ１０６及びＴＲ１０７のゲートとに接続される。
【００５２】
トランジスタＴＲ１０１は、電圧電流変換素子として機能し、バイアス信号線Ｗ＿ＶＰの電位に基づいて、出力線Ｗ＿ＯＮの電位を一定に保持する。トランジスタＴＲ１０１は、例えば、ＰＭＯＳトランジスタを含んで構成され、そのソースは端子ＶＨを介して、電源線ＶＤＤに接続される一方、そのドレインはトランジスタＴＲ１０２のドレイン及びゲートと、トランジスタＴＲ１０３及びＴＲ１０５のドレインと、トランジスタＴＲ１０７のソースと、端子ＶＬを介して、出力線Ｗ＿ＯＮに接続され、また、そのゲートは端子ＶＭを介してバイアス信号線Ｗ＿ＶＰに接続される。
【００５３】
トランジスタＴＲ１０２は、可変抵抗として機能し、出力線Ｗ＿ＯＮの電位に基づいて、自身のソースとドレインとの間の抵抗値を調整する。トランジスタＴＲ１０２は、例えば、ＰＭＯＳトランジスタを含んで構成され、そのソースは端子ＶＨを介して、電源線ＶＤＤに接続される一方、そのドレイン及びゲートは上述したようにトランジスタＴＲ１０１、ＴＲ１０３及びＴＲ１０５のドレインと、トランジスタＴ１０７のソースと、端子ＶＬを介して、出力線Ｗ＿ＯＮに接続される。
【００５４】
トランジスタＴＲ１０３は、可変抵抗として機能し、ノードａの電位に基づいて、自身のソースとドレインとの間の抵抗値を調整する。トランジスタＴＲ１０３は、例えば、ＰＭＯＳトランジスタを含んで構成され、そのソースは端子ＶＨを介して、電源線ＶＤＤに接続される一方、そのドレインは上述したようにトランジスタＴＲ１０１、ＴＲ１０２及びＴＲ１０５のドレインと、トランジスタＴＲ１０７のソースと、トランジスタＴＲ１０２のゲートと、端子ＶＬを介して、出力線Ｗ＿ＯＮに接続され、また、そのゲートはノードａを介してトランジスタＴＲ１０４及びＴＲ１０５のソースと、トランジスタＴＲ１０６及びＴＲ１０７のドレインとに接続される。
【００５５】
トランジスタＴＲ１０４は、電源スイッチとして機能し、負荷制御信号ＳＷ＿ＰＨの電位に基づいて、電源線ＶＤＤからトランジスタＴＲ１０３のゲートへの電流の供給のオン／オフを切り替える。トランジスタＴＲ１０４は、例えば、ＮＭＯＳトランジスタを含んで構成され、そのドレインは端子ＶＨを介して電源線ＶＤＤに接続される一方、そのソースは上述したようにノードａを介してトランジスタＴＲ１０５のソースと、ＴＲ１０６及びＴＲ１０７のドレインと、トランジスタＴＲ１０３のゲートに接続され、また、そのゲートはトランジスタＴＲ１０５のゲートと、負荷制御信号線Ｗ＿ＰＨを介して端子ＰＨと、論理否定回路１１０の入力端子とに接続される。
【００５６】
トランジスタＴＲ１０５は、電源スイッチとして機能し、負荷制御信号ＳＷ＿ＰＨの電位に基づいて、トランジスタＴＲ１０３のゲートから出力線Ｗ＿ＯＮへの電流の引き抜きのオン／オフを切り替える。トランジスタＴＲ１０５は、例えば、ＰＭＯＳトランジスタを含んで構成され、そのドレインは上述したようにトランジスタＴＲ１０１、ＴＲ１０２及びＴＲ１０３のドレインと、トランジスタＴＲ１０７のソースとに接続される一方、そのソースは上述したようにノードａを介してトランジスタＴＲ１０７及びＴＲ１０６のドレインと、トランジスタＴＲ１０４のソースとに接続され、また、そのゲートは上述したようにトランジスタＴＲ１０４のゲートと、負荷制御信号線Ｗ＿ＰＨを介して端子ＰＨと、論理否定回路１１０の入力端子とに接続される。
【００５７】
トランジスタＴＲ１０６は、電源スイッチとして機能し、否定負荷制御信号ＳＷ＿ＰＨＢの電位に基づいて、電源線ＶＤＤからトランジスタＴＲ１０３のゲートへの電流の供給のオン／オフを切り替える。トランジスタＴＲ１０６は、例えば、ＰＭＯＳトランジスタを含んで構成され、そのソースは端子ＶＨを介して電源線ＶＤＤに接続される一方、そのドレインは上述したようにノードａを介してトランジスタＴＲ１０４及びＴＲ１０５のソースと、ＴＲ１０７のドレインと、トランジスタＴＲ１０３のゲートに接続され、また、そのゲートは上述したようにトランジスタＴＲ１０７のゲートと、論理否定回路１１０の出力端子とに接続される。
【００５８】
トランジスタＴＲ１０７は、電源スイッチとして機能し、否定負荷制御信号ＳＷ＿ＰＨＢの電位に基づいて、トランジスタＴＲ１０３のゲートから出力線Ｗ＿ＯＮへの電流の引き抜きのオン／オフを切り替える。トランジスタＴＲ１０７は、例えば、ＮＭＯＳトランジスタを含んで構成され、そのソースは上述したようにトランジスタＴＲ１０１、ＴＲ１０２、ＴＲ１０３及びＴＲ１０５のドレインに接続される一方、そのドレインは上述したようにノードａを介してトランジスタＴＲ１０４及びＴＲ１０５のソースと、ＴＲ１０６のドレインと、トランジスタＴＲ１０３のゲートに接続され、また、そのゲートは上述したようにトランジスタＴＲ１０６のゲートと、論理否定回路１１０の出力端子とに接続される。
【００５９】
トランジスタＴＲ１０４乃至ＴＲ１０７は、負荷制御信号ＳＷ＿ＰＨに基づいて、ノードａの電位を調整し、トランジスタＴＲ１０３のオン／オフを切り替える。即ち、負荷制御信号ＳＷ＿ＰＨの電位が電源線ＶＤＤの電位（即ち“Ｈ”）である場合、トランジスタＴＲ１０４及びＴＲ１０６はオンとなり、トランジスタＴＲ１０４及びＴＲ１０６は、電源線ＶＤＤからノードａを介してトランジスタＴＲ１０３のゲートに対して電流を供給する一方で、トランジスタＴＲ１０５及びＴＲ１０７はオフとなり、トランジスタ１０５及びＴＲ１０７は、トランジスタＴＲ１０３のゲートからノードａを介して出力線Ｗ＿ＯＮに電流を引き抜かない。斯かる場合、ノードａの電位は“Ｈ”となり、該電位に基づいてトランジスタＴＲ１０３はオフとなり、また、そのドレインとソースとの間には電流が流れない。また、負荷制御信号ＳＷ＿ＰＨの電位が接地線ＧＮＤの電位（即ち“Ｌ”）である場合、トランジスタ１０５及びＴＲ１０７はオンとなり、トランジスタ１０５及びＴＲ１０７は、トランジスタＴＲ１０３のゲートからノードａを介して出力線Ｗ＿ＯＮに電流を引き抜く一方で、トランジスタＴＲ１０４及びＴＲ１０６はオフとなり、トランジスタＴＲ１０４及びＴＲ１０６は電源線ＶＤＤからノードａを介してトランジスタＴＲ１０３のゲートに対して電流を供給しない。斯かる場合、ノードａの電位は出力線Ｗ＿ＯＮと同じとなり、該電位に基づいてトランジスタＴＲ１０３はオンとなり、トランジスタＴＲ１０２と同様に、可変抵抗として機能する。
【００６０】
負荷回路１００（０）の端子ＶＨと端子ＶＬとの間の抵抗値は、電源線ＶＤＤ、バイアス信号線Ｗ＿ＶＰ及び出力線Ｗ＿ＯＮの電位が一定である場合、負荷制御信号ＳＷ＿ＰＨの電位に基づいて変動する。上述したように、トランジスタＴＲ１０３は、負荷制御信号ＳＷ＿ＰＨに電位に基づいてオン／オフを切り替える。トランジスタＴＲ１０３がオフである場合、負荷回路１００（０）における端子ＶＨから端子ＶＬに電流が流れる経路は、トランジスタＴＲ１０１及びＴＲ１０２であり、該抵抗値はトランジスタＴＲ１０１及びＴＲ１０２のソースとドレインとの間の抵抗値である。トランジスタＴＲ１０３がオンである場合、負荷回路１００（０）における端子ＶＨから端子ＶＬに電流が流れる経路は、トランジスタＴＲ１０１及びＴＲ１０２の他に、トランジスタＴＲ１０３が加わるため、該抵抗値はトランジスタＴＲ１０３がオフである場合に比べて低くなる。
【００６１】
トランジスタＴＲ１０３乃至ＴＲ１０７及び対応する論理否定回路１１０によって構成される可変抵抗構成は複数設けられても良い。即ち、可変抵抗構成は、端子ＶＨと端子ＶＬを基点として並列的に（Ｎ＋１）個接続され、それぞれが（Ｎ＋１）ビットの負荷制御信号ＳＷ＿ＰＨ［Ｎ：０］によって制御されても良い。斯かる負荷回路１００（０）においては、その抵抗値は、負荷制御信号ＳＷ＿ＰＨ［Ｎ：０］に基づいて（Ｎ＋１）段階に調整され得る。
【００６２】
上述した、可変遅延回路１０（０）の所定の遅延時間Ｄは、以下の式に示す関係を有することになる。
【数１】
2015159355.tif 000003
ただし、ＣはキャパシタＣ１１における容量値、ΔＣは容量値Ｃの変動量、Ｗは負荷回路１００におけるトランジスタＴＲ１０２のゲート幅、ΔＷはゲート幅Ｗの変動量、Ｌは負荷回路１００におけるトランジスタＴＲ１０２のゲート長、ΔＬはゲート長Ｌの変動量、Ｖｇｓは負荷回路１００におけるトランジスタＴＲ１０２におけるゲートとソースとの間の電位差、Ｖｔｈは負荷回路１００におけるトランジスタＴＲ１０２におけるしきい値電圧、ΔＶｔｈはしきい値電圧Ｖｔｈの変動量である。
【００６３】
従って、数１が示すように、例えば可変遅延回路１０（０）における所定の遅延時間Ｄは、キャパシタＣ１１の容量値と、負荷回路１００におけるトランジスタＴＲ１０２のゲートサイズ（即ちゲート幅／ゲート長）と、しきい値電圧Ｖｔｈとに比例し、負荷回路１００におけるトランジスタＴＲ１０２におけるゲートとソースとの間の電位差に反比例する。即ち、所定の遅延時間Ｄの変動量をΔＤと定義すると、所定の遅延時間Ｄに対する変動量ΔＤの割合は、出力クロックＰＨ０乃至ＰＨ７の周波数によらず一定である。具体的には、可変遅延回路１０（０）において、出力クロックＰＨ０乃至ＰＨ７の周波数が低い場合、変動量ΔＤの値は遅延時間Ｄの値に応じて大きくなり、出力クロックＰＨ０乃至ＰＨ７の周波数が高い場合、変動量ΔＤの値は遅延時間Ｄの値に応じて小さくなる。従って、可変遅延回路１０においては、例えば、出力クロックＰＨ０乃至ＰＨ７が、位相検出器３０が該クロック間の位相ばらつき（即ち、可変遅延回路１０（０）乃至１０（３）における所定の遅延時間Ｄのばらつき）を検出できない程度に高速に交番する場合においても、該クロックの周波数を低下させた上で、所定の遅延時間Ｄは調整され得る。
【００６４】
図５は、本発明の一実施形態に係るクロック生成回路におけるクロック選択回路の構成の一例を示す図である。クロック選択回路２０は、例えば、基準クロック選択回路２１と、参照クロック選択回路２２とを含んで構成される。なお、同図において、クロック選択回路２０の構成が示されているが、クロック選択回路２０はこの構成に限られるものではなく、可変遅延回路１０の数に応じてその構成は変更され得る。
【００６５】
基準クロック選択回路２１は、選択信号ＣＫＳＥＬ［０］乃至ＣＫＳＥＬ［２］に基づいて、出力クロックＰＨ０乃至ＰＨ７のうち、いずれか一つを選択し、該クロックを選択クロックＣＫＡとして出力する。基準クロック選択回路２１は、例えば選択回路２１１（０）乃至２１１（６）を含んで構成される。なお、本例においては、上述した可変遅延回路１０が４個設けられている場合の基準選択回路２１の構成が示されている。基準選択回路２１の構成はこの構成に限られるものではなく、例えば、基準選択回路２１における選択回路２１１（０）乃至２１１（６）は、可変遅延回路１０の数に応じて必要なだけ設けられても良い。
【００６６】
選択回路２１１（０）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ０及びＰＨ１のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ０１として選択回路２１１（４）の入力端子Ａ０に出力する。具体的には、選択回路２１１（０）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ０を選択し、該電位が“Ｈ”である場合出力クロックＰＨ１を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ０１として選択回路２１１（４）の入力端子Ａ０に出力する。
【００６７】
選択回路２１１（１）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ２及びＰＨ３のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ２３として選択回路２１１（４）の入力端子Ａ１に出力する。具体的には、選択回路２１１（１）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ２を選択し、該電位が“Ｈ”である場合出力クロックＰＨ３を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ２３として選択回路２１１（４）の入力端子Ａ１に出力する。
【００６８】
選択回路２１１（２）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ４及びＰＨ５のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ４５として選択回路２１１（５）の入力端子Ａ０に出力する。具体的には、選択回路２１１（２）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ４を選択し、該電位が“Ｈ”である場合出力クロックＰＨ５を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ４５として選択回路２１１（５）の入力端子Ａ０に出力する。
【００６９】
選択回路２１１（３）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ６及びＰＨ７のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ６７として選択回路２１１（５）の入力端子Ａ１に出力する。具体的には、選択回路２１１（３）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ６を選択し、該電位が“Ｈ”である場合出力クロックＰＨ７を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ６７として選択回路２１１（５）の入力端子Ａ１に出力する。
【００７０】
選択回路２１１（４）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［１］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ０１及びＭＰＨ２３のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ０１２３として選択回路２１１（６）の入力端子Ａ０に出力する。具体的には、選択回路２１１（４）は、例えば、選択信号ＣＫＳＥＬ［１］の電位が“Ｌ”である場合選択クロックＭＰＨ０１を選択し、該電位が“Ｈ”である場合選択クロックＭＰＨ２３を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ０１２３として選択回路２１１（６）の入力端子Ａ０に出力する。
【００７１】
選択回路２１１（５）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［１］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ４５及びＭＰＨ６７のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ４５６７として選択回路２１１（６）の入力端子Ａ１に出力する。具体的には、選択回路２１１（５）は、例えば、選択信号ＣＫＳＥＬ［１］の電位が“Ｌ”である場合選択クロックＭＰＨ４５を選択し、該電位が“Ｈ”である場合選択クロックＭＰＨ６７を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ４５６７として選択回路２１１（６）の入力端子Ａ１に出力する。
【００７２】
選択回路２１１（６）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［２］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ０１２３及びＭＰＨ４５６７のいずれか一方を選択し、該クロックを選択クロックＣＫＡとして出力端子Ｙから出力する。具体的には、選択回路２１１（６）は、例えば、選択信号ＣＫＳＥＬ［２］の電位が“Ｌ”である場合選択クロックＭＰＨ０１２３を選択し、該電位が“Ｈ”である場合選択クロックＭＰＨ４５６７を選択し、該クロックを選択クロックＣＫＡとして出力端子Ｙから選択クロック線Ｗ＿ＣＫＡに出力する。
【００７３】
参照クロック選択回路２２は、選択信号ＣＫＳＥＬ［０］乃至ＣＫＳＥＬ［２］に基づいて、出力クロックＰＨ０乃至ＰＨ７のうち、いずれか一つを選択し、該クロックを選択クロックＣＫＢとして出力する。参照クロック選択回路２２は、例えば選択回路２２１（０）乃至２２１（６）を含んで構成される。なお、本例においては、上述した可変遅延回路１０が４個設けられている場合の参照選択回路２２の構成が示されている。参照選択回路２２の構成はこの構成に限られるものではなく、例えば、参照選択回路２２における選択回路２２１（０）乃至２２１（６）は、可変遅延回路１０の数に応じて必要なだけ設けられても良い。
【００７４】
選択回路２２１（０）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ１及びＰＨ２のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ１２として選択回路２２１（４）の入力端子Ａ０に出力する。具体的には、選択回路２２１（０）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ１を選択し、該電位が“Ｈ”である場合出力クロックＰＨ２を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ１２として選択回路２２１（４）の入力端子Ａ０に出力する。
【００７５】
選択回路２２１（１）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ３及びＰＨ４のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ３４として選択回路２２１（４）の入力端子Ａ１に出力する。具体的には、選択回路２２１（１）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ３を選択し、該電位が“Ｈ”である場合出力クロックＰＨ４を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ３４として選択回路２２１（４）の入力端子Ａ１に出力する。
【００７６】
選択回路２２１（２）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ５及びＰＨ６のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ５６として選択回路２２１（５）の入力端子Ａ０に出力する。具体的には、選択回路２２１（２）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ５を選択し、該電位が“Ｈ”である場合出力クロックＰＨ６を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ５６として選択回路２２１（５）の入力端子Ａ０に出力する。
【００７７】
選択回路２２１（３）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［０］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される出力クロックＰＨ７及びＰＨ０のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ７０として選択回路２２１（５）の入力端子Ａ１に出力する。具体的には、選択回路２２１（３）は、例えば、選択信号ＣＫＳＥＬ［０］の電位が“Ｌ”である場合出力クロックＰＨ７を選択し、該電位が“Ｈ”である場合出力クロックＰＨ０を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ７０として選択回路２２１（５）の入力端子Ａ１に出力する。
【００７８】
選択回路２２１（４）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［１］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ１２及びＭＰＨ３４のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ１２３４として選択回路２２１（６）の入力端子Ａ０に出力する。具体的には、選択回路２２１（４）は、例えば、選択信号ＣＫＳＥＬ［１］の電位が“Ｌ”である場合選択クロックＭＰＨ１２を選択し、該電位が“Ｈ”である場合選択クロックＭＰＨ３４を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ１２３４として選択回路２２１（６）の入力端子Ａ０に出力する。
【００７９】
選択回路２２１（５）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［１］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ５６及びＭＰＨ７０のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ５６７０として選択回路２２１（６）の入力端子Ａ１に出力する。具体的には、選択回路２２１（５）は、例えば、選択信号ＣＫＳＥＬ［１］の電位が“Ｌ”である場合選択クロックＭＰＨ５６を選択し、該電位が“Ｈ”である場合選択クロックＭＰＨ７０を選択し、該クロックを出力端子Ｙから選択クロックＭＰＨ５６７０として選択回路２２１（６）の入力端子Ａ１に出力する。
【００８０】
選択回路２２１（６）は、例えば、選択端子ＳＬに入力される選択信号ＣＫＳＥＬ［２］に基づいて、入力端子Ａ０及びＡ１にそれぞれ入力される選択クロックＭＰＨ１２３４及びＭＰＨ５６７０のいずれか一方を選択し、該クロックを出力端子Ｙから選択クロックＣＫＢとして出力する。具体的には、選択回路２２１（６）は、例えば、選択信号ＣＫＳＥＬ［２］の電位が“Ｌ”である場合選択クロックＭＰＨ１２３４を選択し、該電位が“Ｈ”である場合選択クロックＰＨ５６７０を選択し、選択クロックＣＫＢとして、該クロックを出力端子Ｙから選択クロック線Ｗ＿ＣＫＢに出力する。
【００８１】
図６は、本発明の一実施形態に係るクロック生成回路における位相検出器の構成の一例を示す図である。位相検出器３０は、例えば遅延回路３１（０）乃至３１（Ｍ−１）と、出力制御回路３２（０）乃至３２（Ｍ）と、論理否定回路３３及び３４と、マルチパス出力制御回路３５とを含んで構成される。
【００８２】
遅延回路３１は、例えばインバータ回路であり、入力端子に入力されるクロックに対して、所定の遅延時間Δｔを与え、該クロックを出力端子から論理否定を介して出力する。遅延回路３１は、典型的には、選択クロック線Ｗ＿ＣＫＡ上にＭ個設けられる。より具体的には、最前段である遅延回路３１（０）は、入力端子で選択クロックＣＫＡを受け、該クロックに対して所定の遅延時間Δｔを与え、該遅延させたクロックを、遅延クロックＤＣＫ０［１］として、出力端子から論理否定を介して遅延回路３１（１）の入力端子と、後述する出力制御回路３２（１）のデータ入力端子Ｄとに出力する。２段目以降の遅延回路３１（Ｘ）は、遅延回路３１（Ｘ−１）から出力される、遅延クロックＤＣＫ０［Ｘ］を受け、該クロックに対して所定の遅延時間Δｔを与え、該遅延させたクロックを、遅延クロックＤＣＫ０［Ｘ＋１］として、出力端子から論理否定を介して遅延回路３１（Ｘ＋１）の入力端子と、出力制御回路３２（Ｘ＋１）のデータ入力端子Ｄとに出力する。また、最後段である遅延回路３１（Ｍ−１）は、入力端子で遅延クロックＤＣＫ０［Ｍ−１］を受け、該クロックに対して所定の遅延時間Δｔを与え、該遅延させたクロックを、遅延クロックＤＣＫ０［Ｍ］として、出力端子から論理否定を介して出力制御回路３２（Ｍ）のデータ入力端子Ｄに出力する。ここで、Ｍは例えば、後述するマルチパス出力制御回路３５が出力するパラレルのデジタル信号である位相差信号ＰＨＤＩＦＦのビット数に対応する値である。また、Ｘは、例えば、１乃至Ｍ−２の値である。
【００８３】
出力制御回路３２は、選択クロックＣＫＡ及びＣＫＢの位相差を検出し、該位相差をパラレルの位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］として、該信号をマルチパス出力制御回路３５のデータ入力端子Ｄ［０］乃至Ｄ［Ｍ］に出力する。出力制御回路３２は、例えばＤ型フリップフロップ回路により構成され、典型的には選択クロック線Ｗ＿ＣＫＡと、選択クロック線Ｗ＿ＣＫＢとを基点として、該選択クロック線の間に並列的にＭ＋１個設けられる。
【００８４】
より具体的には、出力制御回路３２（０）は、クロック端子ＣＫに入力される選択クロックＣＫＢに基づいて、データ入力端子Ｄに入力される選択クロックＣＫＡを、出力端子ＮＱから論理否定を介して、マルチパス出力制御回路３５のデータ入力端子Ｄ［０］に出力する。なお、出力制御回路３２（０）の出力端子ＮＱより出力される該信号は、ここでは、位相差ビット信号ＰＨＤ［０］と呼ぶ。
【００８５】
また、出力制御回路３２（ｉ）は（ｉは１乃至Ｍのうち偶数を示す）、クロック端子ＣＫに入力される選択クロックＣＫＢに基づいて、データ入力端子Ｄに入力される遅延クロックＤＣＫ０［ｉ］を、出力端子ＮＱから論理否定を介して、マルチパス出力制御回路３５のデータ入力端子Ｄ［ｉ］に出力する。なお、出力制御回路３２（ｉ）の出力端子Ｑより出力される該信号は、ここでは、位相差ビット信号ＰＨＤ［ｉ］と呼ぶ。
【００８６】
また、出力制御回路３２（ｊ）は（ｊは１乃至Ｍのうち奇数を示す）、クロック端子ＣＫに入力される選択クロックＣＫＢに基づいて、データ入力端子Ｄに入力される遅延クロックＤＣＫ０［ｊ］を、出力端子Ｑから、マルチパス出力制御回路３５のデータ入力端子Ｄ［ｊ］に出力する。なお、出力制御回路３２（ｊ）の出力端子Ｑより出力される該信号は、ここでは、位相差ビット信号ＰＨＤ［ｊ］と呼ぶ。
【００８７】
なお、本実施形態においては、位相差ビット信号ＰＨＤ［０］及びＰＨＤ［ｉ］は、対応する出力制御回路３２の出力端子ＮＱより出力されているが、これに限られるものではなく、該信号はそれぞれ該出力制御回路３２の出力端子Ｑより出力されても良い。また、位相差ビット信号ＰＨＤ［Ｍ］及びＰＨＤ［ｊ］は、対応する出力制御回路３２の出力端子Ｑより出力されているが、これに限られるものではなく、該信号はそれぞれ該出力制御回路３２の出力端子ＮＱより出力されても良い。
【００８８】
論理否定回路３３は、例えばインバータ回路であり、後述するマルチパス出力制御回路３５が、位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］を取り込むタイミングを制御する。論理否定回路３３は、選択クロックＣＫＢに対して論理否定を行うことで、キャプチャクロックＣＡＰ＿ＣＫを生成し、該クロックをマルチパス出力制御回路３５のキャプチャ端子ＣＡＰに出力する。
【００８９】
論理否定回路３４は、例えばインバータ回路であり、後述するマルチパス出力制御回路３５における位相差信号ＰＨＤＩＦＦ［Ｍ：０］の出力タイミングを制御する。論理否定回路３４は、選択クロックＣＫＡに対して論理否定を行うことで、シフトクロックＳＨＦ＿ＣＫを生成し、該クロックをマルチパス出力制御回路３５のシフト端子ＳＨＩＦＴに出力する。
【００９０】
マルチパス出力制御回路３５は、遅延回路３１及び出力制御回路３２が検出する選択クロックＣＫＡに対する選択クロックＣＫＢの位相差に基づいて、パラレルのデジタル信号である位相差信号ＰＨＤＩＦＦ［Ｍ：０］を生成し、該信号を所定のタイミングに基づいて出力する。具体的には、マルチパス出力制御回路３５は、論理否定回路３３が出力するキャプチャクロックＣＡＰ＿ＣＫに基づいて、データ入力端子Ｄ［０］乃至Ｄ［Ｍ］に入力される位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］を保持し、該信号に基づいて位相差信号ＰＨＤＩＦＦ［Ｍ：０］を生成する。マルチパス出力制御回路３５は、シフト端子ＳＨＩＦＴに入力されるシフトクロックＳＨＦ＿ＣＫに基づいて、位相差信号ＰＨＤＩＦＦ［Ｍ：０］を出力端子ＯＵＴから出力する。また、マルチパス出力制御回路３５は、イネーブル端子ＥＮに入力されるイネーブル信号ＥＮＡに基づいて、リセットされる。
【００９１】
図７は、本発明の一実施形態に係る位相検出器におけるマルチパス出力制御回路の構成の一例を示す図である。マルチパス出力制御回路３５は、例えば出力制御回路３５１（０）乃至３５１（Ｍ）及び３５３（０）乃至３５３（Ｍ）と、排他的論理和３５２（０）乃至３５２（Ｍ）と、カウンタ３５４とを含んで構成される。
【００９２】
出力制御回路３５１（０）乃至３５１（Ｍ）は、位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］を受け、選択クロックＣＫＢの立下りエッジに基づいて、該信号を排他的論理和回路３５２（０）乃至３５２（Ｍ）に出力する。具体的には、出力制御回路３５１（０）乃至３５１（Ｍ）は、例えばＤ型フリップフロップを含んで構成され、クロック端子ＣＫに入力されるキャプチャクロックＣＡＰ＿ＣＫに基づいて、データ入力端子Ｄに入力される位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］を、それぞれ出力端子Ｑから排他的論理和回路３５２（０）乃至３５２（Ｍ）に出力する。また、出力制御回路３５１（０）乃至３５１（Ｍ）は、イネーブル端子に入力されるイネーブル信号ＥＮＡに基づいて、リセットが行われる。
【００９３】
排他的論理和回路３５２（０）乃至３５２（Ｍ）は、位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］の論理と、ビット信号ＰＨＤＥＦ［０］乃至ＰＨＤＥＦ［Ｍ］の論理との比較に基づいて、位相差比較信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［Ｍ］を生成し出力する。具体的には、排他的論理和回路３５２（０）乃至３５２（Ｍ）は、その入力端子の一方に入力されるビット信号ＰＨＤＥＦ［０］乃至ＰＨＤＥＦ［Ｍ］の論理と、出力制御回路３５１（０）乃至３５１（Ｍ）からその入力端子の他方に入力される位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］の論理を比較する。排他的論理和回路３５２（０）乃至３５２（Ｍ）は、該論理が一致すると判断する場合、その電位を“Ｌ”として位相差信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［Ｍ］を生成し、該信号を出力制御回路３５３（０）乃至３５３（Ｍ）のデータ入力端子Ｄに出力する。一方、排他的論理和回路３５２（０）乃至３５２（Ｍ）は、該論理が一致しないと判断する場合、その電位を“Ｈ”として位相差信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［Ｍ］を生成し、該信号を出力制御回路３５３（０）乃至３５３（Ｍ）のデータ入力端子Ｄに出力する。なお、ビット信号ＰＨＤＥＦ［Ｍ：０］はマルチパス出力制御回路３５において生成され、一定の状態に保持される。ビット信号ＰＨＤＥＦ［Ｍ：０］は位相差信号ＰＨＤＩＦＦ［Ｍ：０］を負荷制御回路４０（図１参照）において処理できるように、位相差ビット信号ＰＨＤ［０］乃至ＰＨＤ［Ｍ］を信号変換するためのものであり、ビット信号ＰＨＤＥＦ［Ｍ：０］は斯かる効果を有する値であればどのような値であっても良い。
【００９４】
カウンタ３５４は、コントローラ５０から出力されるイネーブル信号ＥＮＡに基づいて、論理否定回路３４から出力されるシフトクロックＳＨＦ＿ＣＫを、カウントクロックＣＮＴ＿ＣＫとして出力し、該クロックの交番回数によって位相検出器３０における位相差の検出回数を制御する。具体的には、カウンタ３５４は、イネーブル信号ＥＮＡの電位が“Ｈ”の場合、シフトクロックＳＨＦ＿ＣＫをカウントクロックＣＮＴ＿ＣＫとして、該クロックを出力制御回路３５３（０）乃至３５３（Ｍ）のクロック端子ＣＫ及びコントローラ５０に出力する。一方、カウンタ３５４は、イネーブル信号ＥＮＡの電位が“Ｌ”の場合、カウントクロックＣＮＴ＿ＣＫの出力を停止する。
【００９５】
出力制御回路３５３（０）乃至３５３（Ｍ）は、位相差比較信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［Ｍ］を受け、選択クロックＣＫＡの立下りエッジに基づいて、該信号を位相差信号ＰＨＤＩＦＦ［０］乃至ＰＨＤＩＦＦ［Ｍ］として出力する。具体的には、出力制御回路３５３（０）乃至３５３（Ｍ）は、Ｄ型フリップフロップを含んで構成され、クロック端子ＣＫに入力されるカウントクロックＣＮＴ＿ＣＫに基づいて、データ入力端子Ｄに入力される位相差信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［Ｍ］を、それぞれ位相差信号ＰＨＤＩＦＦ［０］乃至ＰＨＤＩＦＦ［Ｍ］として、該信号を出力端子Ｑから出力する。また、出力制御回路３５３（０）乃至３５３（Ｍ）は、イネーブル端子に入力されるイネーブル信号ＥＮＡに基づいて、リセットが行われる。
【００９６】
次に、位相検出器３０の動作の詳細について、図６乃至図８を参照しつつ説明する。
【００９７】
図８は、本発明の一実施形態にかかるクロック生成回路が有する位相検出器における、各種の信号のタイミングチャートである。同図に示すような、選択クロックＣＫＡ及びＣＫＢが、図６に示す位相検出器に入力された場合、各種の内部信号の状態は以下のように遷移し、位相検出器３０は、選択クロックＣＫＡ及に対する選択クロックＣＫＢの位相差を検出し、該位相差に基づいて位相差信号ＰＨＤＩＦＦを生成し出力する。なお、以降では、各種の信号において、その電位が“Ｈ”である状態を“１”と定義し、また、その電位が“Ｌ”である状態を“０”と定義する。また、Ｍの値は６であると仮定する。また、ビット信号ＰＨＤＥＦ［０］乃至ＰＨＤＥＦ［６］の各ビットの状態は、“０００００００”であると仮定する。
【００９８】
選択クロックＣＫＡは、選択回路２０（図１参照）によって選択された、クロック生成回路１における出力クロックの一つであり、一定の周波数で交番する。同図において、選択クロックＣＫＡの状態は、時刻ｔ１（０）及びｔ１（１）において“０”から“１”に遷移し、また時刻ｔ４（０）及びｔ４（１）において“１”から“０”に遷移する。
【００９９】
遅延クロックＤＣＫ０［１］は、遅延回路３１（０）によって選択クロックＣＫＡに対して所定の遅延時間Δｔが与えられ、さらに論理否定を与えられることで生成されたクロックである。遅延クロックＤＣＫ０［１］の状態は、選択クロックＣＫＡに対して、所定の遅延時間Δｔ分だけ遅れて遷移する。
【０１００】
遅延クロックＤＣＫ０［２］乃至ＤＣＫ０［６］は、遅延回路３１（１）乃至３１（５）によってそれぞれ遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［５］に対して所定の遅延時間Δｔが与えられ、さらに論理否定を与えられることで生成されるクロックである。遅延クロックＤＣＫ０［２］乃至ＤＣＫ０［６］の状態は、遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［５］に対して、所定の遅延時間Δｔ分だけ遅れて遷移する。
【０１０１】
選択クロックＣＫＢは、選択回路２０（図１参照）によって選択された、クロック生成回路１における出力クロックの一つであり、一定の周波数で交番する。選択クロックＣＫＢとは、選択クロックＣＫＡとの間には、位相差ΔＴが存在する。選択クロックＣＫＢの状態は、時刻ｔ２において“０”から“１”に遷移し、また時刻ｔ３において“１”から“０”に遷移する。
【０１０２】
位相差ビット信号ＰＨＤ［６：０］は、出力制御回路３２（０）乃至３２（６）によって出力されるパラレルのデジタル信号である。位相差ビット信号ＰＨＤ［６：０］の各ビットの状態は、選択クロックＣＫＢの状態が“０”から“１”に遷移する時（即ち時刻ｔ２において）、選択クロックＣＫＡ及び遅延クロックＤＣＫ０［ｊ］の状態と、ＤＣＫ０［ｉ］の状態に論理否定を介した状態とにそれぞれ遷移する。
【０１０３】
位相差比較信号ＰＨＤ＿ＣＭＰ［６：０］は、マルチパス出力制御回路３５における排他的論理和回路３５２（０）乃至３５２（６）において、位相差ビット信号ＰＨＤ［６：０］と所定のビット列ＰＨＤＥＦ［６：０］との比較結果に基づいて生成される。位相差信号ＰＨＤ＿ＣＭＰ［６：０］の状態は、選択クロックＣＫＢの状態が“１”から“０”に遷移する時（即ち時刻ｔ３において）、該比較結果に基づいた状態に遷移する。位相差信号ＰＨＤ＿ＣＭＰ［６：０］の各ビットの状態は、該時刻において、例えば、対応する位相差ビット信号ＰＨＤ［６：０］の各ビットの状態と、対応する所定のビット列ＰＨＤＥＦ［６：０］の状態とが一致する場合、“０”に遷移し、該ビット同士の状態が一致しない場合、“１”に遷移する。
【０１０４】
位相差信号ＰＨＤＩＦＦ［６：０］は、出力制御回路３５３（０）乃至３５３（６）によって出力されるパラレルのデジタル信号である。位相差信号ＰＨＤＩＦＦ［６：０］の各ビットの状態は、選択クロックＣＫＡの状態が“１”から“０”に遷移する時（即ち時刻ｔ４（０）及びｔ４（１）において）、位相差比較信号ＰＨＤ＿ＣＭＰ［０］乃至ＰＨＤ＿ＣＭＰ［６］の状態にそれぞれ遷移する。
【０１０５】
上述したように、時刻ｔ１（０）以前における、選択クロックＣＫＡ及び遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［６］の状態は、それぞれ“０１０１０１０”である。また、選択クロックＣＫＡ及び遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［３］の状態は、時刻ｔ２より前のタイミングで遷移するのに対して、遅延クロックＤＣＫ０［４］及びＤＣＫ０［６］の状態は、時刻ｔ２より後のタイミングで遷移するため、時刻ｔ２における選択クロックＣＫＡ及び遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［６］の状態は“１０１００１０”となる。斯かる場合、位相差ビット信号ＰＨＤ[６：０]の状態は、時刻ｔ２において、“１１１００００”に遷移し、位相差比較信号ＰＨＤ＿ＣＭＰ［６：０］の状態は、時刻ｔ３において、“１１１００００”に遷移する。さらに、位相差信号ＰＨＤＩＦＦ［６：０］の状態は、時刻ｔ４（１）において、“１１１００００”に遷移する。位相差信号ＰＨＤＩＦＦ［６：０］は、その状態が“０”であるビットの数によって、選択クロックＣＫＡに対する選択クロックＣＫＢの位相差ΔＴを示す。
【０１０６】
上述したように、位相検出器３０は、選択クロックＣＫＡに対する選択クロックＣＫＢの位相差ΔＴを、選択クロックＣＫＡに対して遅延時間Δｔずつ遅らせた遅延クロックＤＣＫ０［１］乃至ＤＣＫ０［６］の状態を、選択クロックＣＫＢによってパラレルのデジタル信号ＰＨＤ［６：０］に変換することで得ることができ、該信号をデジタル信号ＰＨＤＩＦＦ［６：０］に変換し出力する。
【０１０７】
なお同図においては、説明の簡単のため、Ｍの値は６と仮定されたが、本実施形態においては、これに限られるものではない。Ｍの値は例えば、以下のようにして、定められる。例えば、出力クロックＰＨ０乃至ＰＨ７が１ＧＨｚで交番する場合、該クロック間の位相差Ｔ／８（図２参照）はそれぞれ１２５ｐｓである。該位相差Ｔ／８のばらつきを５ｐｓ刻みで補正する場合、１２５ｐｓ／５ｐｓ=２５により、上述した負荷回路１００における可変抵抗構成は、ＴＲ１０２とＴＲ１０３のゲートサイズの比を２５：１とすれば、該構成一つあたり該位相差Ｔ／２５分だけ所定の遅延時間Ｄを調整することになる。
【０１０８】
さらに、上述したように、本実施形態に係るクロック生成回路１は、出力クロックＰＨ０乃至ＰＨ７の周波数を低下させた上で、各出力クロックＰＨ０乃至ＰＨ７の位相ばらつきを調整することができる。その周波数の低下度合Ｒは例えば、以下のようにして定められる。位相検出器３０における遅延回路３１における所定の遅延時間Δｔが５０ｐｓであり、かつ出力クロックＰＨ０乃至ＰＨ７の位相ばらつきを５ｐｓ刻みで補正する場合、該クロックの低下度合Ｒは、５ｐｓ／５０ｐｓにより、１／１０と定められる。斯かる場合、本実施形態に係るクロック生成回路１は、該クロックの周波数を元の周波数に対して１／１０まで低下させることで、該クロックの間の位相ばらつきを検出することができる。
【０１０９】
通常１ＧＨｚで発振するクロック生成回路1が１／１０の周波数である１００ＭＨｚで発振する場合、該位相差は１．２５ｎｓとなる。図８における遅延回路３１が有する遅延時間が５０ｐｓである場合、該位相差を検出するためには１．２５ｎｓ／５０ｐｓにより、少なくとも２５個の遅延回路３１が必要となる。即ち、斯かる場合において、Ｍの値は２５以上と定められる。
【０１１０】
図９は、本発明の一実施形態に係る負荷制御回路の構成の一例を示す図である。負荷制御回路４０は、分配回路４１と、レジスタ４２（０）乃至４２（７）及び４４（０）乃至（７）と、演算装置４３とを含んで構成される。
【０１１１】
分配回路４１は、位相差信号ＰＨＤＩＦＦ［Ｍ：０］を、クロック選択回路２０において選択された出力クロックＰＨ０乃至ＰＨ７の組み合わせに対応する分配位相差信号
ＰＨＤＩＦＦ０１［Ｍ：０］、ＰＨＤＩＦＦ１２［Ｍ：０］、ＰＨＤＩＦＦ２３［Ｍ：０］、ＰＨＤＩＦＦ３４［Ｍ：０］、ＰＨＤＩＦＦ４５［Ｍ：０］、ＰＨＤＩＦＦ５６［Ｍ：０］、ＰＨＤＩＦＦ６７［Ｍ：０］及びＰＨＤＩＦＦ７０［Ｍ：０］として、該信号を該信号に対応するレジスタ４２（０）乃至４２（７）に出力する。具体的には、分配回路４１は、コントローラ５０から出力される選択信号ＣＫＳＥＬ［２：０］に基づいて、位相検出器３０から出力される位相差信号ＰＨＤＩＦＦ［Ｍ：０］を、分配位相差信号ＰＨＤＩＦＦ０１［Ｍ：０］乃至ＰＨＤＩＦＦ７０［Ｍ：０］のうちのいずれか一つとして、該信号を、該信号に対応するレジスタ４２（０）乃至４２（７）に出力する。
【０１１２】
レジスタ４２（０）乃至４２（７）は、分配回路から出力される分配位相差信号ＰＨＤＩＦＦ０１［Ｍ：０］乃至ＰＨＤＩＦＦ７０［Ｍ：０］を保持し、位相検出器３０から出力されるシフトクロックＳＨＦ＿ＣＫに基づいて、該信号を演算装置４３に出力する。また、レジスタ４２（０）乃至４２（７）は、コントローラ５０から出力されるイネーブル信号ＥＮＡに基づいてリセットが行われる。
【０１１３】
演算装置４３は、出力クロックＰＨ０乃至ＰＨ７の間の位相差における基準位相差から最も離れた位相差を持つ特定の該クロックの組み合わせと、該組み合わせにおける位相差とを検出する。具体的には、演算装置４３は、コントローラ５０から出力される開始信号ＳＴＡに基づいて、レジスタ４２（０）乃至４２（７）から出力される分配位相差信号ＰＨＤＩＦＦ０１［Ｍ：０］乃至ＰＨＤＩＦＦ７０［Ｍ：０］が示す、出力クロックＰＨ０乃至ＰＨ７の間の位相差における基準位相差を検出する。また、演算装置４３は、該位相差における基準位相差から最も離れた位相差をもつ特定の出力クロックＰＨ０乃至ＰＨ７の組み合わせと、該組み合わせにおける位相差とを検出する。演算装置４３は、位相検出器３０から出力されるシフトクロックＳＨＦ＿ＣＫに基づいて、検出した出力クロックＰＨ０乃至ＰＨ７の組み合わせに対応する出力クロック制御信号ＣＮＴ＿ＰＨ０乃至ＣＮＴ＿ＰＨ７を生成し、レジスタ４４（０）乃至４４（７）に出力する。また、演算装置４３は、検出した出力クロックＰＨ０乃至ＰＨ７の組み合わせにおける位相差を示す位相情報信号ＰＨ＿ＮＵＭ［７：０］を生成し、該信号をコントローラ５０に出力するとともに、該検出の終了を示す終了信号ＥＮＤを生成し、該信号をコントローラ５０に出力する。
【０１１４】
レジスタ４４（０）乃至４４（７）は、演算装置４３から出力される出力クロック制御信号ＣＮＴ＿ＰＨ０乃至ＣＮＴ＿ＰＨ７を保持し、位相検出器３０から出力されるシフトクロックＳＨＦ＿ＣＫと、コントローラ５０から出力される更新信号ＵＰＤ［７：０］とに基づいて、該信号を負荷制御信号ＳＷ＿ＰＨ０［Ｎ：０］乃至ＳＷ＿ＰＨ７［Ｎ：０］として可変遅延回路１０（０）乃至１０（３）に出力する。具体的には、レジスタ４４（０）乃至４４（７）は、更新信号ＵＰＤ［７：０］の電位が“Ｈ”の場合、シフトクロックＳＨＦ＿ＣＫに基づいて、出力クロック制御信号ＣＮＴ＿ＰＨ０乃至ＣＮＴ＿ＰＨ７を負荷制御信号ＳＷ＿ＰＨ０乃至ＳＷ＿ＰＨ７として該信号を可変遅延回路１０（０）乃至１０（３）に出力する。一方、レジスタ４４（０）乃至４４（７）は、更新信号ＵＰＤ［７：０］の電位が“Ｌ”の場合、負荷制御信号ＳＷ＿ＰＨ０乃至ＳＷ＿ＰＨ７の電位を維持して該信号を可変遅延回路１０（０）乃至１０（３）に出力する。また、レジスタ４４（０）乃至４４（７）は、コントローラ５０から出力される初期化信号ＩＮＩに基づいてリセットが行われる。
【０１１５】
次に、クロック生成回路１における、出力クロックＰＨ０乃至ＰＨ７における各クロック間の位相ばらつきの補正の動作を、図１及び図１０を参照しつつ説明する。図１０は、本発明の一実施形態に係るクロック生成回路における、各出力クロック間の位相ばらつきの補正の動作を概略的に説明するためのフローチャートである。
【０１１６】
まず、クロック生成回路１は、バイアス信号ＶＰ及びＶＮの電位をそれぞれ上昇及び下降させることによって、位相検出器３０が出力ＰＨ０乃至ＰＨ７の間の位相ばらつきを検出できる程度に、該クロックの周波数を下降させる（Ｓ１００１）。
【０１１７】
次に、コントローラ５０は、上述したように、初期化信号ＩＮＩ、選択信号ＣＫＳＥＬ［２：０］、イネーブル信号ＥＮＡ及び開始信号ＳＴＡによって、クロック選択回路２０、位相検出器３０及び負荷制御回路４０をそれぞれ制御することによって、出力クロックＰＨ０乃至ＰＨ７の間の位相差を検出する。該位相差を検出する出力クロックＰＨ０乃至ＰＨ７の組み合わせは、例えば、可変遅延回路１０（０）乃至１０（３）におけるそれぞれの入力端子ＩＰ及びＩＮに入力されるクロックと、それぞれの出力端子ＯＰ及びＯＮから出力されるクロックである（Ｓ１００２）。
【０１１８】
次に、負荷制御回路４０は、ステップＳ１００２において検出された該位相差を比較する。負荷制御回路４０は、該位相差における基準位相差から最も離れた位相差（即ち位相ばらつき）と、該位相差を持つ特定の出力クロックＰＨ０乃至ＰＨ７の組み合わせとを検出して、それらを位相情報信号ＰＨ＿ＮＵＭ［７：０］として、該信号をコントローラ５０に出力する（Ｓ１００３）。コントローラ５０は、該信号が示す位相ばらつきを内部レジスタ（図示せず）に保持し、該位相ばらつきが規定の値よりも大きいと判断する場合、ステップＳ１００４で示す処理に移行する（Ｓ１００３のＹｅｓ）。これに対して、コントローラ５０は、該位相ばらつきが規定の値よりも小さいと判断する場合（Ｓ１００３のＮｏ）、出力クロックＰＨ０乃至ＰＨ７において位相ばらつきはないものとして、該内部レジスタをリセットした後に、ステップＳ１００９で示す処理に移行する。ここで、規定の値は、例えば、上述した位相差信号ＰＨＤＩＦＦ［Ｍ：０］のビット数における２ビット分と決められても良い。
【０１１９】
コントローラ５０は、位相情報信号ＰＨ＿ＮＵＭ［７：０］に基づいて、ステップＳ１００３において検出された該位相差における基準位相差から最も離れた位相差を持つ特定の出力クロックＰＨ０乃至ＰＨ７の組み合わせを特定する（Ｓ１００４）。
【０１２０】
次に、コントローラ５０は、ステップＳ１００４において特定された出力クロックＰＨ０乃至ＰＨ７の組み合わせに対応する、負荷制御回路における負荷制御信号ＳＷ＿ＰＨ０［Ｍ：０］乃至ＳＷ＿ＰＨ７［Ｍ：０］を更新信号ＵＰＤ［７：０］で制御することによって、該組み合わせに対応する可変遅延回路１０（０）乃至１０（３）の所定の遅延時間Ｄを調整する（Ｓ１００５）。
【０１２１】
続いて、コントローラ５０は、再度、上述したように、初期化信号ＩＮＩ、選択信号ＣＫＳＥＬ［２：０］、イネーブル信号ＥＮＡ及び開始信号ＳＴＡによって、それぞれクロック選択回路２０、位相検出器３０及び負荷制御回路４０を制御することによって、出力クロックＰＨ０乃至ＰＨ７の間の位相差を検出する（Ｓ１００６）。
【０１２２】
次に、負荷制御回路４０は、ステップＳ１００６において検出された該位相差を比較する。負荷制御回路４０は、該位相差における基準位相差から最も離れた位相差（即ち位相ばらつき）と、該位相差を持つ特定の出力クロックＰＨ０乃至ＰＨ７の組み合わせとを検出して、それらを位相情報信号ＰＨ＿ＮＵＭ［７：０］として該信号をコントローラ５０に出力する（Ｓ１００７）。コントローラ５０は、該信号が示す位相ばらつきと内部レジスタ（図示せず）に保存されている位相ばらつきとを比較し、該位相ばらつきが内部レジスタの値よりも小さいと判断する場合、該内部レジスタの位相ばらつきの値を更新した後にステップＳ１００４で示す処理に移行する（Ｓ１００７のＹｅｓ）。これに対して、コントローラ５０は、該位相ばらつきが該内部レジスタの値よりも大きいと判断する場合（Ｓ１００７のＮｏ）、可変遅延回路１０の所定の遅延時間Ｄを一つ前の状態に再調整し、さらに該内部レジスタをリセットする（Ｓ１００８）。
【０１２３】
クロック生成回路１は、バイアス信号ＶＰ及びＶＮの電位をそれぞれ上昇及び下降させることによって、実際の動作で使用される周波数まで、該クロックの周波数を上昇させ、クロック生成回路１における出力クロックＰＨ０乃至ＰＨ７の位相ばらつきの調整を終了する（Ｓ１００９）。
【０１２４】
上述したように、本実施形態に係るクロック生成回路１は、出力クロックＰＨ０乃至ＰＨ７の間の位相差を検出し、該検出した位相差における基準位相差から最も離れた位相差を持つ特定の該クロックの組み合わせに対応する可変遅延回路１０（０）乃至１０（３）における所定の遅延時間Ｄを調整する。従って、本実施形態に係るクロック生成回路１は、出力クロックＰＨ０乃至ＰＨ７の間の位相ばらつきを補正することができ、該位相ばらつきに基づくクロック生成回路１の性能悪化を抑制することができる。
【０１２５】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１２６】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１２７】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１２８】
本発明は、半導体集積回路の分野に広く利用することができる。
【符号の説明】
【０１２９】
１…クロック生成回路
１０…可変遅延回路
２０…クロック選択回路
２１…基準クロック選択回路
２２…参照クロック選択回路
３０…位相検出器
３１…遅延回路
３２…出力制御回路
３３，３４…論理否定回路
３５…マルチパス出力制御回路
４０…負荷制御回路
４１…分配回路
４２，４４…レジスタ
４３…演算装置
５０…コントローラ
１００…負荷回路
１１０…論理否定回路
２１１，２２１…選択回路
３５１，３５３…出力制御回路
３５２…排他的論理和回路
３５４…カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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