(57)【要約】      （修正有）【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。【解決手段】半導体構造２００の活性領域１０２、第１ゲート１１４、活性領域に形成され、第１ゲートに隣接した第１領域に設置された第１ソース１１６及び活性領域に形成され、第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む活性領域に設置された電界効果トランジスタ１０８、第１ドレインに隣接して設置された分離ゲート１４０及び活性領域に形成され、分離ゲートに隣接して設置されて、それと第１ドレインが分離ゲートの異なる側に位置する分離ソース１４２を含む活性領域に設置された分離構造と、を含む。【選択図】図２
2015159302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備えた集積回路であって、このＩＣセルは、
前記第１境界と前記活性領域に設置された第１ソース、前記半導体基板に設置され、前記第１ソースに隣接し、前記第１ソースよりも前記第２境界に近接する第１ゲート、及び、前記活性領域に設置され、前記第１ゲートが前記第１ソースと前記第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、
前記活性領域に設置され、前記第１ドレインから前記第２境界の方に離間した第２ソースと、半導体基板上で、前記第１ドレインと前記第２ソースの間に設置された第２ゲートを有する第２電界効果トランジスタ（ＦＥＴ）であって、この第２ＦＥＴは、前記第１ドレインを前記第１ＦＥＴと共有することと、
前記活性領域に設置され、前記第２ソースから前記第２境界の方に離間した第２ドレインと、半導体基板上で、前記第２ソースと前記第２ドレインの間に設置された第３ゲートを有する第３電界効果トランジスタ（ＦＥＴ）であって、この第３ＦＥＴは、前記第２ソースを前記第２ＦＥＴと共有することと、
前記第２境界上に形成され、前記第２ドレインから離間した第１分離ソース、及び
前記基板上で、前記第２ドレインと前記第１分離ソースの間に設置された第１分離ゲートであって、最初の前記ＩＣセルは、前記第１及び第２境界上にそれぞれ対称的に設置された前記第１ソース及び前記第１分離ソースを有することを備えた分離構造と、を含み、前記第１分離ゲートは、電気的に浮遊しており、前記第３ＦＥＴと前記分離構造は、前記第２ドレインを共有する集積回路。
【請求項２】
半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備えた集積回路であって、このＩＣセルは、
前記第１境界と前記活性領域に設置された第１ソース、前記半導体基板に設置され、前記第１ソースに隣接し、前記第１ソースよりも前記第２境界に近接する第１ゲート、及び、前記活性領域に設置され、前記第１ゲートが前記第１ソースと前記第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、
前記活性領域に設置され、前記第１ドレインから前記第２境界の方に離間した第２ソースと、半導体基板上で、前記第１ドレインと前記第２ソースの間に設置された第２ゲートを有する第２電界効果トランジスタ（ＦＥＴ）であって、この第２ＦＥＴは、前記第１ドレインを前記第１ＦＥＴと共有することと、
前記活性領域に設置され、前記第２ソースから前記第２境界の方に離間した第２ドレインと、半導体基板上で、前記第２ソースと前記第２ドレインの間に設置された第３ゲートを有する第３電界効果トランジスタ（ＦＥＴ）であって、この第３ＦＥＴは、前記第２ソースを前記第２ＦＥＴと共有することと、
前記第２境界上に形成され、前記第２ドレインから離間した第１分離ソース、及び
前記基板上で、前記第２ドレインと前記第１分離ソースの間に設置された第１分離ゲートであって、最初の前記ＩＣセルは、前記第１及び第２境界上にそれぞれ対称的に設置された前記第１ソース及び前記第１分離ソースを有することを備えた分離構造と、を含み、
前記第１分離ゲートは、電気的に浮遊しており、前記第１ゲートは、電気的に浮遊しているとともに、前記分離構造の第２分離ゲートとして機能するように構成され、前記第１ソースは、前記分離構造の第２分離ソースとして機能するように構成される集積回路。
【請求項３】
半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備えた集積回路であって、このＩＣセルは、
前記第１境界と前記活性領域に設置された第１ソース、前記半導体基板に設置され、前記第１ソースに隣接し、前記第１ソースよりも前記第２境界に近接する第１ゲート、及び、前記活性領域に設置され、前記第１ゲートが前記第１ソースと前記第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、
前記活性領域に設置され、前記第１ドレインから前記第２境界の方に離間した第２ソースと、半導体基板上で、前記第１ドレインと前記第２ソースの間に設置された第２ゲートを有する第２電界効果トランジスタ（ＦＥＴ）であって、この第２ＦＥＴは、前記第１ドレインを前記第１ＦＥＴと共有することと、
前記活性領域に設置され、前記第２ソースから前記第２境界の方に離間した第２ドレインと、半導体基板上で、前記第２ソースと前記第２ドレインの間に設置された第３ゲートを有する第３電界効果トランジスタ（ＦＥＴ）であって、この第３ＦＥＴは、前記第２ソースを前記第２ＦＥＴと共有することと、
少なくとも１つの追加トランジスタセットであって、この追加トランジスタセットの各々は、
前記活性領域に設置された第１追加ドレイン、前記半導体基板上に設置され、前記第１追加ドレインに隣接し、前記第１追加ドレインよりも前記第２境界に近接する第１追加ゲート、及び、前記活性領域に設置され、前記第１追加ゲートが前記第１追加ドレインと前記第１追加ソースの間に介在するように位置決めされた第１追加ソースを有する第１追加電界効果トランジスタ（ＦＥＴ）、及び、
前記活性領域に設置され、前記第１追加ソースから前記第２境界の方に離間した第２追加ドレインと、前記半導体基板上で、前記追加第１ソースと前記第２追加ドレインの間に設置された第２追加ゲートを有する第２追加電界効果トランジスタ（ＦＥＴ）を備え、この第２追加ＦＥＴは、前記第１追加ソースを前記第１追加ＦＥＴと共有することを含むことと、
前記第２境界上に形成され、前記第２ドレインから離間した第１分離ソース、及び
前記基板上で、前記第２ドレインと前記第１分離ソースの間に設置された第１分離ゲートであって、最初の前記ＩＣセルは、前記第１及び第２境界上にそれぞれ対称的に設置された前記第１ソース及び前記第１分離ソースを有することを備えた分離構造と、を含み、前記第１分離ゲートは、電気的に浮遊しており、
前記少なくとも１つの追加トランジスタセットの第１セットの前記第１追加ＦＥＴの前記第１追加ドレインは、前記第２ドレインであり、
前記少なくとも１つの追加トランジスタセットの最終セットの前記第２追加ＦＥＴの前記第２追加ドレイン及び前記第１分離ソースは、前記第１分離ゲートの対向側に設置され、
前記第１セットに加えて、前記少なくとも１つの追加トランジスタセットの前記第１追加ＦＥＴの前記第１追加ドレインは、それぞれ前記少なくとも１つの追加トランジスタセットの上述のセットの前記第２追加ＦＥＴの前記第２追加ドレインである集積回路。
【請求項４】
前記第１ゲートは、電気的に浮遊しており、前記分離構造の第２分離ゲートとして機能するように構成され、前記第１ソースは、前記分離構造の第２分離ソースとして機能するように構成される請求項３に記載の集積回路。
【請求項５】
前記第２分離ソースは、電力線Ｖｄｄと電力線Ｖｓｓのうちの一方に電気的にバイアスされる請求項４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、性能を改善する新しいレイアウト構造を有する集積回路に関するものである。
【背景技術】
【０００２】
例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）の半導体装置が各種の技術ノードによって縮小された時、デバイスのパッキング密度とデバイス性能は、デバイスレイアウトと分離により促される。標準のセルベース設計の間、基準セルは、自動設置ルートツール（ａｕｔｏ−ｐｌａｃｅｍｅｎｔ−ｒｏｕｔｅ  ｔｏｏｌ）によって無作為に配置することができる。電気的短絡の問題を避けるために、セル間（ｉｎｔｅｒ−ｃｅｌｌ）またはセル内（ｉｎｔｒａ−ｃｅｌｌ）のレイアウトでは、素子のソースが他の素子のドレインに隣接した時、下記の方法がスタンダードセルレイアウト設計に用いられる。まず、スタンダードセルレイアウトは、分離された活性領域アイランドを採用して、１つの素子のソースと他の素子のドレインを分離する。次に、空間がセル境界と活性領域間に保留される。しかし、このような不連続的な活性領域は、連続的な活性領域に比べて、比較的乏しいデバイス速度とデバイス性能を有する。異なる素子のソースとドレイン間の保留された空間は、活性領域を遮断する（ｃｕｔ  ｏｆｆ）。活性領域と境界間の保留された空間は、活性領域の連続性を遮断する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【課題を解決するための手段】
【０００４】
よって、本発明の一態様によれば、集積回路は、半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備え、このＩＣセルは、第１境界と活性領域に設置された第１ソース、半導体基板に設置され、第１ソースに隣接し、第１ソースよりも第２境界に近接する第１ゲート、及び、活性領域に設置され、第１ゲートが第１ソースと第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、活性領域に設置され、第１ドレインから第２境界の方に離間した第２ソースと、半導体基板上で、第１ドレインと第２ソースの間に設置された第２ゲートを有し、第１ドレインを第１ＦＥＴと共有する第２ＦＥＴと、活性領域に設置され、第２ソースから第２境界の方に離間した第２ドレインと、半導体基板上で、第２ソースと第２ドレインの間に設置された第３ゲートを有し、第２ソースを第２ＦＥＴと共有する第３ＦＥＴと、第２境界上に形成され、第２ドレインから離間した第１分離ソース、及び基板上で、第２ドレインと第１分離ソースの間に設置された第１分離ゲートであって、ＩＣセルは、第１及び第２境界上にそれぞれ対称的に設置された第１ソース及び第１分離ソースを有することを備えた分離構造と、を含み、第１分離ゲートは、電気的に浮遊しており、第３ＦＥＴと分離構造は、第２ドレインを共有する。
【０００５】
また、本発明の一態様によれば、集積回路は、半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備え、このＩＣセルは、第１境界と活性領域に設置された第１ソース、半導体基板に設置され、第１ソースに隣接し、第１ソースよりも第２境界に近接する第１ゲート、及び、活性領域に設置され、第１ゲートが第１ソースと第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、活性領域に設置され、第１ドレインから第２境界の方に離間した第２ソースと、半導体基板上で、第１ドレインと第２ソースの間に設置された第２ゲートを有し、第１ドレインを第１ＦＥＴと共有する第２ＦＥＴと、活性領域に設置され、第２ソースから第２境界の方に離間した第２ドレインと、半導体基板上で、第２ソースと第２ドレインの間に設置された第３ゲートを有し、第２ソースを第２ＦＥＴと共有する第３ＦＥＴと、第２境界上に形成され、第２ドレインから離間した第１分離ソース、及び基板上で、第２ドレインと第１分離ソースの間に設置された第１分離ゲートであって、ＩＣセルは、第１及び第２境界上にそれぞれ対称的に設置された第１ソース及び第１分離ソースを有することを備えた分離構造と、を含み、第１分離ゲートは、電気的に浮遊しているとともに、分離構造の第２分離ゲートとして機能するように構成され、第１ソースは、分離構造の第２分離ソースとして機能するように構成される。
【０００６】
さらに、本発明の一態様によれば、集積回路は、半導体基板に画定された活性領域に形成され、第１境界と第２境界を画定する集積回路（ＩＣ）セルを備え、このＩＣセルは、第１境界と活性領域に設置された第１ソース、半導体基板に設置され、第１ソースに隣接し、第１ソースよりも第２境界に近接する第１ゲート、及び、活性領域に設置され、第１ゲートが第１ソースと第１ドレインの間に介在するように位置決めされた第１ドレインを有する第１電界効果トランジスタ（ＦＥＴ）と、活性領域に設置され、第１ドレインから第２境界の方に離間した第２ソースと、半導体基板上で、第１ドレインと第２ソースの間に設置された第２ゲートを有し、第１ドレインを第１ＦＥＴと共有する第２ＦＥＴと、活性領域に設置され、第２ソースから第２境界の方に離間した第２ドレインと、半導体基板上で、第２ソースと第２ドレインの間に設置された第３ゲートを有し、第２ソースを第２ＦＥＴと共有する第３ＦＥＴと、少なくとも１つの追加トランジスタセットであって、これらの各々は、活性領域に設置された第１追加ドレイン、半導体基板上に設置され、第１追加ドレインに隣接し、第１追加ドレインよりも第２境界に近接する第１追加ゲート、及び、活性領域に設置され、第１追加ゲートが第１追加ドレインと第１追加ソースの間に介在するように位置決めされた第１追加ソースを有する第１追加ＦＥＴ、及び、活性領域に設置され、第１追加ソースから第２境界の方に離間した第２追加ドレインと、半導体基板上で、追加第１ソースと第２追加ドレインの間に設置された第２追加ゲートを有し、第１追加ソースを第１追加ＦＥＴと共有する第２追加ＦＥＴを備えることと、第２境界上に形成され、第２ドレインから離間した第１分離ソース、及び基板上で、第２ドレインと第１分離ソースの間に設置された第１分離ゲートであって、ＩＣセルは、第１及び第２境界上にそれぞれ対称的に設置された第１ソース及び第１分離ソースを有することを備えた分離構造と、を含み、第１分離ゲートは、電気的に浮遊しており、少なくとも１つの追加トランジスタセットの第１セットの第１追加ＦＥＴの第１追加ドレインは、第２ドレインであり、少なくとも１つの追加トランジスタセットの最終セットの第２追加ＦＥＴの第２追加ドレイン及び第１分離ソースは、第１分離ゲートの対向側に設置され、第１セットに加えて、少なくとも１つの追加トランジスタセットの第１追加ＦＥＴの第１追加ドレインは、それぞれ少なくとも１つの追加トランジスタセットの上述のセットの第２追加ＦＥＴの第２追加ドレインである。
第１ゲートは、電気的に浮遊しており、分離構造の第２分離ゲートとして機能するように構成され、第１ソースは、分離構造の第２分離ソースとして機能するように構成されてもよい。
第２分離ソースは、電力線Ｖｄｄと電力線Ｖｓｓのうちの一方に電気的にバイアスされてもよい。
【０００７】
集積回路は、活性領域に形成され第１ＩＣセルに隣接して設置された第２ＩＣセルを更に含むことができ、第２ＩＣセルは、第３境界と第４境界を画定し、第３境界は第２境界と重なり合う。第２ＩＣセルは、第３境界に設置された第２ソースを有する少なくとも１つのＦＥＴ、及び、半導体基板に設置され、第２ソースに隣接した第２ゲートと、第２ゲートが第２ソースと第２ドレイン間に介在するように位置決めされた第２ドレインを含む。第２ＩＣセルは、第２ドレインに隣接して設置された第２分離ゲートと、第４境界上に形成されて、第２ＩＣセルが第３と第４境界にそれぞれ対称的に設置された第２ソースと第２分離ソースを有するように第２分離ゲートに隣接した第２分離ソースを含む第２分離構造も含む。集積回路では、第２ソースと第１分離ソースが重なり合い、第２ＩＣセルの適合する機能に構成することができる。集積回路は、活性領域に形成され第１ＩＣセルに隣接して設置された第３ＩＣセルを更に含むことができ、前記第３ＩＣセルは、第５境界と第６境界を画定し、第５境界は第４境界と重なり合う。第３ＩＣセルは、第５境界に設置された第３ソースを有する少なくとも１つのＦＥＴ、半導体基板に設置され、第３ソースに隣接した第３ゲートと、第３ゲートが第３ソースと第３ドレイン間に介在するように位置決めされた第３ドレインを含む。第３ＩＣセルは、第３ドレインに隣接して設置された第３分離ゲートと、第６境界上に形成されて、第３ＩＣセルが第５と第６境界にそれぞれ対称的に設置された第３ソースと第３分離ソースを有するように第３分離ゲートに隣接した第３分離ソースを含む第３分離構造も含む。第３分離ソースと第１ソースは重なり合い、第３ＩＣセルの適合する機能に構成することができる。第１分離ゲートは、電気的に浮遊にすることができる。ＦＥＴは、ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）を含む。あるいは又、ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）を含む。
【０００８】
本開示は、もう１つの実施例にて半導体基板上に形成された集積回路（ＩＣ）セルを備えた集積回路も提供し、このＩＣセルは、半導体基板のウェルに画定され連続して延伸し、ｎ型ドーパントを有する第１活性領域、半導体基板のウェルに画定され連続して延伸し、分離機構（ｆｅａｔｕｒｅ）によって第１活性領域から分離されて、ｐ型ドーパントを有する第２活性領域と、第１活性領域に形成された第１ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタ、第２活性領域に形成された第１ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、第１活性領域に形成され、第１ＰＭＯＳトランジスタに隣接する第２ＰＭＯＳトランジスタ、第２活性領域に形成され、第１ＮＭＯＳトランジスタに隣接する第２ＮＭＯＳトランジスタ、第１活性領域に形成された第１分離構造と、第２活性領域に形成された第２分離構造を含む。第１ＰＭＯＳトランジスタは、第１活性領域に形成された第１ソースと第１ドレインと、半導体基板に形成され、第１ソースと第１ドレイン間に介在する第１ゲートを含む。第１ＮＭＯＳトランジスタは、第２活性領域に形成された第２ソースと第２ドレインと、半導体基板に形成され、第２ソースと第２ドレイン間に介在する第２ゲートを含む。第２ＰＭＯＳトランジスタは、第３ゲート、第３ソース、及び第３ゲートに隣接して設置された第１ドレインを含み、第１と第２ＰＭＯＳトランジスタは、第１ドレインを共有する。第２ＮＭＯＳトランジスタは、第４ゲート、第４ソース、及び第４ゲートに隣接して設置された第２ドレインを含み、第１と第２ＮＭＯＳトランジスタは、第２ドレインを共有する。第１分離構造は、電気的に浮遊している第１分離ゲートと、第１分離ソースと第１ドレインは第１分離ゲートの異なる側に位置するように第１分離ゲートに隣接して位置決めされた第１分離ソースを含む。第２分離構造は、第２ドレインに隣接して設置された第２分離ゲートと、第２分離ソースと第２ドレインは第２分離ゲートの異なる側に位置するように第２分離ゲートに隣接して位置決めされた第２分離ソースを含む。
【０００９】
開示された集積回路では、第１ゲートと第２ゲートが延伸されて互いに接続し、第１ドレインと第２ドレインが電気的に接続される。第１ソースと第１分離ソースは、電力線Ｖｄｄに電気的に接続することができる。第２ソースと第２分離ソースは電力線Ｖｓｓに電気的に接続することができる。第１分離ソースは、電力線Ｖｄｄに接続され、第１分離構造に隣接して設置された第２ＰＭＯＳトランジスタを第１ＰＭＯＳトランジスタから電気的に分離する。第２分離ソースは、電力線Ｖｓｓに接続され、第２分離構造に隣接して設置された第２ＮＭＯＳトランジスタを第１ＮＭＯＳトランジスタから電気的に分離する。集積回路は、第１活性領域に形成され、第１ＰＭＯＳトランジスタに隣接し、第１ソースに隣接した第３ゲート、第３ゲートが第３ドレインと第１ソース間に設置されるように位置決めされた第３ドレインを含む第２ＰＭＯＳトランジスタと、第２活性領域に形成され、第１ＮＭＯＳトランジスタに隣接し、第２ソースに隣接した第４ゲート、第４ゲートが第４ドレインと第２ソース間に設置されるように位置決めされた第４ドレインを含む第２ＮＭＯＳトランジスタを更に含むことができる。第１ゲートと第１分離ゲートは、第１金属をそれぞれ含むことができ、第２ゲートと第２分離ゲートは、第１金属と異なる第２金属をそれぞれ含むことができる。第１ソースと第１ドレインは、シリコンゲルマニウム（ＳｉＧｅ）を含むことができ、第２ソースと第２ドレインは、炭化ケイ素（ＳｉＣ）を含むことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の異なる態様に基づいて構成された、各実施例の半導体構造の上面図である。
【図２】本発明の異なる態様に基づいて構成された、各実施例の半導体構造の上面図である。
【発明を実施するための形態】
【００１１】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
[実施例]
【００１２】
図１は、本発明の異なる態様に基づいて構成された、半導体構造１００の上面図である。１つ以上の実施例に基づいて半導体構造１００が下記に説明される。半導体構造１００は、半導体基板に画定された第１活性領域１０２と第１活性領域１０４を含む（図示せず）。半導体基板は、シリコン基板である。半導体基板は、選択的にまたは付加的に他の適合する半導体材料を含むことができる。各種の浅溝型素子分離（ＳＴＩ）が半導体基板に形成されて、第１と第２活性領域がそれによって定められて分離される。第１活性領域１０２の半導体基板は、ｎ型ドーパントを含む。例えば、第１活性領域１０２は、イオン注入によって形成されたｎウェルを含む。第２活性領域１０４の半導体基板は、ｐ型ドーパントを含み、イオン注入または拡散によってその中に形成される。
【００１３】
例えばＩＣセル１０６の１つ以上の集積回路（ＩＣ）セルは、活性領域１０２と１０４に形成される。その上に形成された複数のＩＣセルを有する活性領域１０２と１０４は、分離構造によって分離された多数のサブ活性領域１０２と分離構造によって分離された多数のサブ活性領域１０４とは代わり、連続的であり、よって、素子領域は、最大化され、更にデバイス性能が改善される。図１では、ＩＣセル１０６は、一例として示され、本発明の態様に基づいて構成される。ＩＣセル１０６は、１つ以上の動作可能な（ｏｐｅｒａｔｉｏｎａｌ）電界効果トランジスタ（ＦＥＴ）１０８を含む。この実施例では、１つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタ１１０とｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ１１２が説明に提供される。特定例では、ＰＭＯＳ１１０とＮＭＯＳトランジスタ１１２が配置され、インバーターとして接続される。ＰＭＯＳトランジスタ１１０は、第１活性領域１０２に形成されたゲート１１４を含み、第１活性領域を越えて更に延伸される。ＰＭＯＳトランジスタ１１０は、第１活性領域１０２に形成されたソース１１６とドレイン１１８を含み、ゲート１１４の側辺に設置され、よってゲート１１４がソース１１６とドレイン１１８の間に設置される。チャネルは、基板に画定され（ｄｅｆｉｎｅｄ）、ソース１１６とドレイン１１８の間と、ゲート１１４の下方に位置される。ＮＭＯＳトランジスタ１１２は、第２活性領域１０４に形成されたゲート１１４を含み、第２活性領域を越えて更に延伸される。この特定の実施例では、ＮＭＯＳトランジスタ１１２のゲートとＰＭＯＳトランジスタ１１０のゲートは、接続されるように配置されるため、同じ参照番号１１４で標示される。ＮＭＯＳトランジスタ１１２は、第２活性領域１０４に形成されたソース１２０とドレイン１２２を含み、ゲート１１４の側辺に設置され、よってゲート１１４がソース１２０とドレイン１２２の間に設置される。
【００１４】
ＰＭＯＳトランジスタ１１０のソース１１６は、電力線１２４（またはＶｄｄ）に接続され、ソースコンタクト（ｃｏｎｔａｃｔ）１２６によって適当なバイアスを提供する。ＮＭＯＳトランジスタ１１２のソース１２０は、電力線１２８（またはＶｓｓ）に接続され、ソースコンタクト１３０によって適当なバイアスを提供する。この実施例では、ＰＭＯＳトランジスタ１１０のドレイン１１８とＮＭＯＳトランジスタ１１２のドレイン１２２は、ドレイン１１８のドレインコンタクト１３４とドレイン１２２のドレインコンタクト１３６を通して導電構造１３２によって接続される。
【００１５】
ＩＣセル１０６は、第１活性領域１０２に形成され、トランジスタ領域１０８に隣接して設置された分離構造１３８を含む。分離構造は、第１活性領域に形成され、ドレイン１１８に隣接して設置された分離ゲート１４０を含む。分離構造は、分離ソース１４２も含む。この実施例では、分離ソース１４２は、コンタクト１４４によって電力線１２４に接続される。ＩＣセル１０６は、第２活性領域１０４に形成され、トランジスタ領域１０８に隣接して設置されたもう１つの分離構造１４６も含む。分離構造１４６は、第２活性領域に形成され、ドレイン１２２に隣接して設置された分離ゲート１４８を含む。分離構造１４６は、分離ソース１５０も含む。この実施例では、分離ソース１５０は、コンタクト１５２によって電力線１２８に接続される。一例では、分離ゲート１４０と１４８は、浮遊している（ｆｌｏａｔｅｄ）。
【００１６】
ＩＣセル１０６の構造では、動作可能なＰＭＯＳトランジスタのソース１１６と分離構造の分離ソース１４２は、ＩＣセルの外縁に対称的に設置され、ＩＣセルが両側でソースと隣接される。他のセルも同じように配置され、各ＩＣセルが両側の境界部でソースと隣接される。各境界のソースは、各ＩＣセルの特定設計に基づいた動作可能なトランジスタのソース、または分離構造の分離ソースであることができる。このような配置では、全てのＩＣセルは、両側の境界でソースと隣接される。よって、ＩＣセルが設計に基づいて設置された時、１つのＩＣセルからのソースのみが隣接するＩＣセルのソースの隣になる。ＩＣセル間の分離は、自動的に維持される。また、ＩＣセルは、連続的な活性領域に設置され、改善されたデバイス性能を有する。同様に、第２活性領域１０４のＮＭＯＳトランジスタと分離構造１４６は、ＩＣセルが両方の境界でソースと隣接されるように配置される。少なくとも１つの境界のソースは、分離構造の分離ソースである。図１に示された上述の例は、１つのＰＭＯＳと１つのＮＭＯＳトランジスタを表している。しかし、動作可能なトランジスタ領域１０８は、それが両方の境界でソースに隣接されるならば、設計に応じて必要なだけのトランジスタを含むことができる。境界のソースのうち少なくとも１つは、分離ソースである。各ＩＣセルは、設計される機能に基づいて異なる数のトランジスタ、異なるレイアウトと、異なる配置を有することができる。両側の境界の構造（ｆｅａｔｕｒｅｓ）は、分離ソース及び／または動作可能なトランジスタのソースを含むソースである。例えば、同じ活性領域（例えば第１または第２活性領域）の動作可能なトランジスタのアレイが設置され、隣接したトランジスタが共通ソースを共有（シェア）するか、または共通ドレインを共有する。もう１つの実施例では、１つのＩＣセルの境界ソースが隣接するＩＣセルの境界ソースと一体化されてパッキング密度を更に増加することができる。
【００１７】
図２は、本発明の態様に基づいて構成された、１つ以上の実施例に基づいた半導体構造２００の上面図である。半導体構造２００は、図１の半導体構造１００に類似している。よって、図１と図２の類似の構造は、簡易化と明確さのために同じ番号で標示される。半導体構造２００は、半導体基板１５４に画定された活性領域１０２を含む。半導体基板は、シリコンを含み、選択的にまたは付加的に他の適合する半導体材料を含むことができる。例えば、浅溝型素子分離（ＳＴＩ）などの各種の分離構造が、第１活性領域１０２と他の活性領域を画定した半導体基板に形成されて、それによって互いに分離される。第１活性領域１０２の半導体基板は、例えばｎ型ドーパントまたはｐ型ドーパントなど、適合するドーパントでドープされ、イオン注入、または拡散、または他の適合する技術によってその中に形成される。
【００１８】
複数の集積回路（ＩＣ）セルは、連続的な活性領域１０２に形成される。よって性能が改善される。説明のために、例示のＩＣセル１５６が図２に示され、本開示の態様に基づいて構築される。ＩＣセルは、第１境界１５８と第２境界１６０を有する領域に画定される。ＩＣセル１５６は、少なくとも活性領域１０２に部分的に形成され、越えて延伸することができる。例えば、ＩＣセル１５６は、反対のドーパントを有するもう１つの領域に延伸することができ、ＮＭＯＳとＰＭＯＳトランジスタの両方がそれぞれ分離した活性領域に形成されてＩＣセル内に統合される。ＩＣセル１５６は、１つ以上の動作可能なトランジスタ領域１０８を含む。この実施例では、１つの金属酸化物半導体（ＭＯＳ）トランジスタ１６２が説明のために示される。一例では、トランジスタは、活性領域１０２がｎ型にドープされている場合はｐ型ＭＯＳ（ＰＭＯＳ）トランジスタであり、または活性領域１０２がｐ型にドープされている場合はｎ型ＭＯＳ（ＮＭＯＳ）トランジスタである。トランジスタ１６２は、活性領域１０２に形成されたゲート１１４を含み、活性領域を越えて更に延伸されることができる。トランジスタ１６２は、活性層１０２に形成されたソース１１６とドレイン１１８を含み、ゲート１１４の異なる側に設置され、ゲート１１４がソース１１６とドレイン１１８の間に設置される。ソース１１６は、ＩＣセルの境界線１５８に形成され、境界線１５８に垂直した方向に沿って境界線１５８を越えて更に延伸することができる。チャネルは、基板に画定され、ソース１１６とドレイン１１８間に配置され、ゲート１１４の下方に配置される。トランジスタ１６２のソース１１６は、電力線１２４に接続され、ソースコンタクト１２６によって適当な電気的バイアスを提供する。この例では、トランジスタ１６２のドレイン１１８は、ドレインコンタクト１３４によって導電構造１３２に接続され、適当なバイアスまたは信号を提供する。
【００１９】
ＩＣセル１０６は、活性領域１０２に形成され、トランジスタ領域１０８に隣接して設置された分離構造１３８を含む。分離構造は、第１活性領域に形成され、ドレイン１１８に隣接して設置された分離ゲート１４０を含む。分離構造は、分離ソース１４２も含む。分離ソース１４２は、ＩＣセルの境界線１６０に形成され、境界線１６０に垂直した方向に沿って境界線１６０を越えて更に延伸することができる。この実施例では、分離ソース１４２は、コンタクト１４４によって電力線１２４に接続される。一例では、分離ゲート１４０は、電気的にバイアスされていないため、浮遊している（ｆｌｏａｔｉｎｇ）。
【００２０】
ＩＣセル１０６の構造では、トランジスタ１６２のソース１１６と分離構造１３８の分離ソース１４２は、境界線１５８と１６０にそれぞれ対称的に設置され、ＩＣセル１０８が両側でソースにより隣接される（ｂｏｒｄｅｒｅｄ）。あるいは又、トランジスタ領域１０８が境界線１５８に隣接したドレインとなった場合、第２分離構造が加えられて第２分離構造の分離ソースが境界に形成される。例えば、分離構造は、境界線１５８とトランジスタ領域１０８のエッジの間に設置された分離ゲートを含む。第２分離構造の分離ソースは、第２分離構造の分離ゲートに隣接した境界１５８に形成される。第２分離構造の分離ソースは、電力線１２４に接続され、ＩＣセルが両側に一定した境界ソースを有する。他のセルも同様に配置され、ＩＣセルが両側の境界部でソースにより隣接される。各境界のソースは、各ＩＣセルの特定設計に基づいた動作可能なトランジスタのソースまたは分離構造の分離ソースであることができる。このような配置では、全てのＩＣセルは、両側の境界でソースにより隣接される。よって、ＩＣセルが設計に基づいて設置された時、１つのＩＣセルからのソースのみが隣接するＩＣセルのソースの隣となる。ＩＣセル間の分離は、本質的に含まれる。また、ＩＣセルは、連続的な活性領域に設置され、一定したデバイス性能を有する。図２に示された上述の例は、１つのトランジスタを表している。しかし、動作可能なトランジスタ領域１０８は、それが両方の境界でソースにより隣接する条件にて、設計に応じて必要なだけのトランジスタを含むことができる。境界ソースのうちの少なくとも１つは、分離ソースである。各ＩＣセルは、設計される機能に基づいて異なる数のトランジスタ、異なるレイアウトと、異なる配置を有することができる。両側の境界の構造は、分離ソース及び／または動作可能なトランジスタのソースを含むソースで構成される。例えば、同じ活性領域の動作可能なトランジスタのアレイが設置され、隣接したトランジスタが共通ソースを共有するか、または共通ドレインを共有する。もう１つの例では、１つのＩＣセルの境界ソースが隣接するＩＣセルの境界ソースと一体化されてパッキング（充填）密度を更に増加することができる。上述のように、上述の半導体構造２００は、活性領域１０２に形成されたＩＣセルの一部とすることができる。例えば、ＰＭＯＳトランジスタは、ｎ型ドープされた活性領域に形成され、ＮＭＯＳトランジスタは、ｐ型ドープされた活性領域に形成され、それらは、ＳＴＩによって分離される。ＮＭＯＳとＰＭＯＳトランジスタは、適当に配置されて設計回路機能を提供する。
【００２１】
１つ以上の実施例に挙げた構造に関する利点は、隣接するＩＣセルが連続的な活性領域に形成されることで一定したデバイス性能を有することである。もう１つの例では、デバイス速度が改善される。もう１つの例では、開示した構造内に素子領域ペナルティ（ｐｅｎａｌｔｙ）がない。他の利点も各種のアプリケーションに含まれることができる。例えば、開示した構造に応じて、回路レイアウトだけが異なるように設計されているため、製造プロセスの流れを変えることがない。よって、付加のマスクコストと製造コストが掛からない。
【００２２】
本開示の実施例が詳細に説明されているが、本開示の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。１つの実施例では、分離ゲートはゲート電圧に適合してバイアスされ、漏電を減少する。他の実施例では、分離ゲートは、それらが連続的な活性領域に形成された時、第１トランジスタのソースと第１トランジスタに隣接した第２トランジスタのドレインの間に設置される。もう１つの実施例は、１つの動作可能なトランジスタと分離構造が１つの標準のＩＣセルを形成し、動作可能なトランジスタのソースと分離ソースがＩＣセルの外縁に対称的に設置されている。このようなＩＣセルは、設計された回路に基づいて連続的な活性領域で繰り返すことができる。このＩＣセルの構造は、類似のＩＣセルに隣接して設置された時、分離の問題がなくなる。半導体構造１００と２００の各種のデバイス構造とこれらを形成する方法が実施例に基づいて下記に更に説明される。１つの実施例では、半導体基板はあるいは又、他の半導体材料、例えばダイアモンド、炭化ケイ素、ガリウムヒ素、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓまたはＧａＩｎＰなどを含むことができる。上述の例を推進させるために、ソースとドレインは、シリコンとは異なるエピタキシー成長の半導体に形成され、歪みチャネル（ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ）を達成する。１つの実施例では、シリコンゲルマニウム（ＳｉＧｅ）は、エピタキシープロセスによってシリコン基板の第１活性領域に形成され、ＰＭＯＳトランジスタのソースとドレインを形成する。もう１つの実施例では、炭化ケイ素（ＳｉＣ）は、エピタキシープロセスによってシリコン基板の第２活性領域に形成され、ＮＭＯＳトランジスタのソースとドレインを形成する。もう１つの実施例では、トランジスタ領域は、ｎ型ドーパントの第１活性領域に形成されたエピタキシーのＳｉＧｅのソース／ドレイン領域を有するＰＭＯＳトランジスタと、ｐ型ドーパントの第２活性領域に形成されたエピタキシーのＳｉＣのソース／ドレイン領域を有するＮＭＯＳトランジスタを含む。チャネルは、基板に画定され、各トランジスタのソースとドレイン間で、且つ関連するゲートの下方に配置される。よって、チャネルは、エピタキシー成長の半導体によって歪みを受け、素子のキャリア移動度を容易にし、デバイス性能を改善する。
【００２３】
もう１つの実施例では、各トランジスタのゲートは、基板に設置された高ｋ誘電体層、高ｋ誘電体層に設置された金属層を含む。また、例えば酸化ケイ素などの界面層が高ｋ誘電体層と金属層の間に設置することができる。両動作可能な素子に用いる金属ゲートと分離ゲートは、構成、寸法、形成と、構造の観点から類似している。これらのゲートスタックは、単一のプロセスで形成することができる。一実施例では、高ｋ誘電体層は、半導体基板に形成される。金属ゲート層は、高ｋ誘電体層に形成される。キャッピング層は、高ｋ誘電体層と金属層の間に更に設置される。高ｋ誘電体層は、例えば原子層堆積（ＡＬＤ）などの適合するプロセスによって形成される。高ｋ誘電体層を形成する他の方法は、有機金属気相成長法（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、ＵＶオゾン酸化と、分子線エピタキシー法を含む。一実施例では、高ｋ誘電材料は、ＨｆＯ２を含む。もう１つの実施例では、高ｋ誘電材料は、Ａｌ２Ｏ３を含む。あるいは又、高ｋ誘電体層は、金属窒化物、金属ケイ酸塩、または他の金属酸化物を含む。金属ゲート層は、ＰＶＤまたは他の適合するプロセスによって形成される。金属ゲート層は、窒化チタンを含む。もう１つの実施例では、金属ゲート層は、窒化タンタル、窒化モリブデン、または窒化チタンアルミを含む。キャッピング層は、高ｋ誘電体層と金属層の間に更に設置される。キャッピング層は、酸化ランタン（ＬａＯ）を含む。キャッピング層は、他の適合する材料を選択的に含むことができる。続いて各種のゲート材料層がパターン化され、動作可能な素子とダミーゲートの両方に用いるゲートスタックを形成する。ゲート材料層をパターン化する方法は、各種のドライとウェットエッチングのステップを提供し、パターン化されたマスクを用いて各種の開口を画定することを含む。パターン化されたマスクの開口内のゲート層は、エッチングプロセスによって除去される。
【００２４】
もう１つの実施例では、半導体基板は、例えば埋込誘電体層などの絶縁層上に形成された半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造を含むことができる。あるいは又、基板は、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ）技術、ウエハーボンディング、選択エピタキシャル成長（ＳＥＧ）といわれる方法、または他の適合する方法などによって形成される、例えば埋込酸化物（ＢＯＸ）層などの埋込誘電体層を含むこともできる。もう１つの実施例では、ＳＴＩの形成は、基板に溝（トレンチ）をエッチングし、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの絶縁材料によって溝を充填する。充填された溝は、溝を充填する、例えば、窒化ケイ素を有する熱酸化ライナー層（ｔｈｅｒｍａｌ  ｏｘｉｄｅ  ｌｉｎｅｒ  ｌａｙｅｒ）などの多層構造を有することができる。１つの実施例では、ＳＴＩ構造は、例えば、パッド酸化物を成長させる、低圧化学気相成長（ＬＰＣＶＤ）の窒化物層を形成する、フォトレジストとマスキングを用いてＳＴＩ開口をパターン化する、基板に溝をエッチングする、熱酸化トレンチライナー（ｔｈｅｒｍａｌ  ｏｘｉｄｅ  ｔｒｅｎｃｈ  ｌｉｎｅｒ）を選択的に成長させて溝のインターフェースを改善する、ＣＶＤ法で酸化物を溝に充填する、化学機械研磨（ＣＭＰ）を用いてエッチバックする、窒素化合物ストリッピングを用いてＳＴＩ構造を残すなどのプロセス順序を用いて形成することができる。
【００２５】
１つ以上のイオン注入のステップが各種のソースとドレイン、及び／または低ドープドレイン（ＬＤＤ）構造を形成するように更に行われる。一例では、ＬＤＤ領域がゲートスタック及び／またはエピタキシーのソースとドレイン領域の形成後に形成され、ゲートと位置合わせされる。ゲートスペーサは、金属ゲートスタックの側壁に形成されることができる。続いて重ソース・ドレインドーププロセスが行われて重ドープソースと重ドープドレインを形成する。よって、重ドープソースとドレインがスペーサーの外縁に実質的に位置合わせされる。ゲートスペーサは、多層構造を有することができ、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の誘電材料を有することができる。ｎ型ドーパントまたはｐ型ドーパントのいずれかのドープされたソースとドレイン領域とＬＤＤ領域は、例えばイオン注入などの従来のドーピングプロセスによって形成される。関連するドープ領域を形成するため用いられるＮ型ドーパントの不純物は、リン、ヒ素、及び／または他の材料を含むことができる。Ｐ型ドーパントの不純物は、ホウ素、インジウム、及び／または他の材料を含むことができる。シリサイドは、ソースとドレインに形成され、コンタクト抵抗を減少する。続いてシリサイドは、金属層を堆積するステップ、金属層がケイ素と反応してシリサイドを形成できるように金属層をアニールするステップと、反応されない金属層を除去するステップを含むプロセスによって、ソースとドレインに形成することができる。
【００２６】
続いて、層間誘電体（ＩＬＤ）層が基板に形成され、化学機械研磨（ＣＭＰ）プロセスが基板に施されて基板を研磨する。もう１つの例では、エッチング停止層（ＥＳＬ）がＩＬＤ層を形成する前にゲートスタックの上部に形成される。一実施例では、上述で形成されたゲートスタックは、最終の金属ゲート構造であり、最終の回路に留まる。もう１つの実施例では、上述で形成されたゲートスタックが部分的に除去され、続いて、例えばサーマルバジェットなどの各種の製造性を考慮した、適合する材料で再充填される。この場合、ＣＭＰプロセスがポリシリコンの面が露出されるまで継続される。もう１つの実施例では、ＣＭＰプロセスは、ハードマスク層で停止され、続いてハードマスクがウェットエッチングプロセスによって除去される。
【００２７】
多層配線（ＭＬＩ）は、基板に形成され、各種のデバイス構造を電気的に接続し、関数回路を形成する。多層配線は、例えば従来のビアまたはコンタクトなどの垂直相互接続と、例えば金属線などの水平相互接続を含む。各種の配線構造は、銅、タングステンと、シリサイドを含む各種の導電材料を含むことができる。一例では、ダマシンプロセスが銅に関連した多層配線構造を形成するように用いられる。もう１つの実施例では、タングステンがタングステンプラグをコンタクトホールに形成するように用いられる。
【００２８】
半導体構造１００または２００は、例として提供される。トランジスタは、選択的に他のタイプの電界効果トランジスタ（ＦＥＴ）であることができる。半導体構造１００または２００は、例えばデジタル回路、イメージセンサデバイス、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、及び／または他のマイクロ電子デバイスなどの各種のアプリケーションに用いられることができる。もう１つの実施例では、半導体構造１００または２００は、フィン電界効果トランジスタを含む。当然ながら、本発明の態様は、他のタイプのトランジスタに応用及び／または容易に適応されることもでき、センサセル、メモリセル、ロジックセルなどを含む多くの異なるアプリケーションに用いられることもできる。
【００２９】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００３０】
１００、２００  半導体構造
１０２  第１活性領域
１０４  第２活性領域
１０８  動作可能な電界効果トランジスタ（ＦＥＴ）
１１０  ＰＭＯＳトランジスタ
１１２  ＮＭＯＳトランジスタ
１１４  ゲート
１１６、１２０  ソース
１１８、１２２  ドレイン
１２４、１２８  電力線
１２６、１３０  ソースコンタクト
１３２  導電構造
１３４、１３６  ドレインコンタクト
１３８、１４６  分離構造
１４０、１４８  分離ゲート
１４２、１５０  分離ソース
１４４、１５２  コンタクト
１５４  半導体基板
１５６  ＩＣセル
１５８  境界線
１６０  境界線
１６２  トランジスタ
【図１】
2015159302.tif 000003
【図２】
2015159302.tif 000004