(57)【要約】【課題】チャネル領域に効果的なひずみ印加が可能で、さらに意図しない短チャネル化の発生を防止することができるＧｅ基板に形成されたｎＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供する。【解決手段】Ｇｅ基板１０上に形成されたＳｉＧｅ層１５Ｓと、ＳｉＧｅ層１５Ｓ上に形成されたＧｅ層１６Ｓと、ＳｉＧｅ層１５Ｓ及びＧｅ層１６Ｓと離隔して配置されたＳｉＧｅ層１５Ｄと、ＳｉＧｅ層１５Ｄ上に形成され、Ｇｅ層１６Ｓと離隔して配置されたＧｅ層１６Ｄと、Ｇｅ層１６Ｓ，１６ＤのＧｅ基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１２と、ゲート電極１２の側面上に形成された側壁絶縁膜１４と、Ｇｅ層１６Ｓ上に形成されたＳｉＧｅ層１７Ｓと、Ｇｅ層１６Ｄ上に形成されたＳｉＧｅ層１７Ｄとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇｅ半導体基板と、
前記Ｇｅ半導体基板上に形成された第１の下部ＳｉＧｅ層と、
前記第１の下部ＳｉＧｅ層上に形成された第１のＧｅ層と、
前記Ｇｅ半導体基板上に形成され、前記第１の下部ＳｉＧｅ層及び前記第１のＧｅ層と離隔して配置された第２の下部ＳｉＧｅ層と、
前記第２の下部ＳｉＧｅ層上に形成され、前記第１のＧｅ層と離隔して配置された第２のＧｅ層と、
前記第１のＧｅ層と前記第２のＧｅ層との間の前記Ｇｅ半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された第１、第２の側壁絶縁膜と、
前記第１のＧｅ層上に形成された第１の上部ＳｉＧｅ層と、
前記第２のＧｅ層上に形成された第２の上部ＳｉＧｅ層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のＧｅ層は前記Ｇｅ基板と前記第１の側壁絶縁膜との間に配置された第１のエクステンション領域であり、前記第２のＧｅ層は前記Ｇｅ基板と前記第２の側壁絶縁膜との間に配置された第２のエクステンション領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の下部ＳｉＧｅ層、前記第１のＧｅ層、及び第１の上部ＳｉＧｅ層はソース領域を構成し、前記第２の下部ＳｉＧｅ層、前記第２のＧｅ層、及び第２の上部ＳｉＧｅ層はドレイン領域を構成していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の下部ＳｉＧｅ層と前記第２の下部ＳｉＧｅ層は、前記ゲート絶縁膜下のチャネル領域に引っ張り応力を発生させることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の上部ＳｉＧｅ層と前記第２の上部ＳｉＧｅ層は、前記ゲート絶縁膜下のチャネル領域に引っ張り応力を発生させることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１の上部ＳｉＧｅ層上に形成された第３のＧｅ層と、
前記第２の上部ＳｉＧｅ層上に形成された第４のＧｅ層と、
をさらに具備することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記Ｇｅ半導体基板はｐ型半導体であり、前記第１、第２の下部ＳｉＧｅ層、前記第１、第２のＧｅ層、及び前記第１、第２の上部ＳｉＧｅ層はｎ型半導体であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
Ｇｅ半導体基板上にゲート絶縁膜、ゲート電極を形成し、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極の両側の前記Ｇｅ半導体基板にリセスを形成する工程と、
前記リセス内の前記Ｇｅ半導体基板上に、エピタキシャル成長によりＳｉＧｅ層を形成する工程と、
前記リセス内の前記ＳｉＧｅ層上に、エピタキシャル成長によりＧｅ層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記リセスは、ＨＣｌガスを用いたエッチングにより形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＨＣｌガスを用いたエッチングでは、前記Ｇｅ半導体基板に平行な方向のエッチングレートがＧｅ半導体基板に垂直な方向のエッチングレートより大きいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記Ｇｅ層は、エクステンション領域であることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｇｅ基板に形成されたＭＩＳＦＥＴを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
短チャネルを有するＭＩＳＦＥＴ（metal-insulator semiconductor電界効果トランジスタ）を作製する場合、一般的に、ＭＩＳＦＥＴのソース領域及びドレイン領域としてのエクステンション領域を、不純物のイオン注入及び活性化アニールにより形成する。
【０００３】
また、チャネル領域に引っ張り力あるいは圧縮力を印加することにより、チャネル領域に歪みを発生させることによって移動度を向上させる技術が知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M.Koike et al., J.Appl. Phys. v104, p023523(2008).
【非特許文献２】Y.Moriyama et al., E-MRS  Fall  Meeting  Abstract  No.１３A  −１４.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲルマニウム（Ｇｅ）基板に形成された、Ｇｅからなるチャネル領域を有するｎチャネルＭＩＳＦＥＴ（以下、Ｇｅ-ｎＭＩＳＦＥＴと記す）の場合、Ｇｅ中でのｎ型不純物の拡散速度が高いため、イオン注入及び活性化アニールでエクステンション領域を形成するとき、活性化アニールによりチャネル領域にまで不純物が拡散し、意図しない短チャネル化が発生するという問題がある。
【０００６】
また、イオン注入及び活性化アニールでエクステンション領域を形成した場合、エクステンション領域（Ｇｅ基板）直下には、チャネル領域に引っ張り応力（あるいは圧縮応力）を印加するためのストレッサー（例えば、ＳｉＧｅ層）を形成できず、エクステンション領域の上部にのみストレッサーを形成することになるため、チャネル領域に効果的に歪みを発生させることが困難である。
【０００７】
さらに、ＳｉＧｅ中の不純物活性化率は、Ｇｅ中に比べ著しく低いため、エクステンション領域および電極との接合を形成するソース・ドレイン最上部は、不純物ドープされたＧｅ層であることが求められる。
【０００８】
発明が解決しようとする課題は、チャネル領域に効果的なひずみ印加が可能で、さらに意図しない短チャネル化の発生を防止することができるＧｅ基板に形成されたｎＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
実施形態の半導体装置及びその製造方法は、Ｇｅ半導体基板と、前記Ｇｅ半導体基板上に形成された第１の下部ＳｉＧｅ層と、前記第１の下部ＳｉＧｅ層上に形成された第１のＧｅ層と、前記Ｇｅ半導体基板上に形成され、前記第１の下部ＳｉＧｅ層及び前記第１のＧｅ層と離隔して配置された第２の下部ＳｉＧｅ層と、前記第２の下部ＳｉＧｅ層上に形成され、前記第１のＧｅ層と離隔して配置された第２のＧｅ層と、前記第１のＧｅ層と前記第２のＧｅ層との間の前記Ｇｅ半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面上に形成された第１、第２の側壁絶縁膜と、前記第１のＧｅ層上に形成された第１の上部ＳｉＧｅ層と、前記第２のＧｅ層上に形成された第２の上部ＳｉＧｅ層とを具備することを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】図１は本実施形態のＧｅ-ｎＭＩＳＦＥＴの構造を示す断面図である。
【図２】図２は本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。
【図３】図３は本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。
【図４】図４は本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。
【図５】図５は本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。
【図６】図６は本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。
【図７】図７は本実施形態におけるリセス形成時のエッチングレートを示す図である。
【図８】図８は本実施形態におけるリセス形成のエッチング状態を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態の半導体装置及びその製造方法について説明する。ここでは、半導体装置として、Ｇｅ-ｎＭＩＳＦＥＴを例に挙げる。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
本実施形態のＧｅ-ｎＭＩＳＦＥＴについて説明する。
【００１３】
図１は、本実施形態のＧｅ-ｎＭＩＳＦＥＴの構造を示す断面図である。
【００１４】
図示するように、ゲルマニウム（Ｇｅ）半導体基板（以下、Ｇｅ基板と記す）１０上にはゲート絶縁膜１１が形成され、ゲート絶縁膜１１上にはゲート電極１２が形成されている。ゲート電極１２上にはキャップ絶縁膜１３が形成されている。さらに、ゲート絶縁膜１１、ゲート電極１２、及びキャップ絶縁膜１３の側面上には側壁絶縁膜１４が形成されている。
【００１５】
Ｇｅ基板１０には、ゲート電極１２を挟むようにソース領域とドレイン領域が配置されている。ソース領域は、Ｇｅ基板１０上に順に形成されたｎ+ＳｉＧｅ層１５Ｓ、ｎ+Ｇｅ層１６Ｓ、ｎ+ＳｉＧｅ層１７Ｓ、及びｎ+Ｇｅ層１８Ｓを有する。ドレイン領域は、Ｇｅ基板１０上に順に形成されたｎ+ＳｉＧｅ層１５Ｄ、ｎ+Ｇｅ層１６Ｄ、ｎ+ＳｉＧｅ層１７Ｄ、及びｎ+Ｇｅ層１８Ｄを有する。ｎ+ＳｉＧｅ層１５Ｓ、ｎ+ＳｉＧｅ層１７Ｓ、ｎ+ＳｉＧｅ層１５Ｄ、及びｎ+ＳｉＧｅ層１７Ｄは、Ｓｉ１−ＸＧｅＸ（例えば、ｘ＝０.７）であり、ｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されたＳｉＧｅ半導体層である。ｎ+Ｇｅ層１６Ｓ、ｎ+Ｇｅ層１８Ｓ、ｎ+Ｇｅ層１６Ｄ、及びｎ+Ｇｅ層１８Ｄは、ｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されたＧｅ半導体層である。
【００１６】
ｎ+ＳｉＧｅ層１５Ｓ及びｎ+Ｇｅ層１６Ｓと、ｎ+ＳｉＧｅ層１５Ｄ及びｎ+Ｇｅ層１６Ｄは、ゲート電極１２の両側のＧｅ基板１０にそれぞれ形成されたリセス内に配置されている。ｎ+ＳｉＧｅ層１５Ｓ及びｎ+Ｇｅ層１６Ｓは、側壁絶縁膜１４下まで達している。すなわち、ｎ+ＳｉＧｅ層１５Ｓ及びｎ+Ｇｅ層１６Ｓは、Ｇｅ基板１０と側壁絶縁膜１４との間に配置されている。同様に、ｎ+ＳｉＧｅ層１５Ｄ及びｎ+Ｇｅ層１６Ｄは、側壁絶縁膜１４下まで達している。すなわち、ｎ+ＳｉＧｅ層１５Ｄ及びｎ+Ｇｅ層１６Ｄは、Ｇｅ基板１０と側壁絶縁膜１４との間に配置されている。
【００１７】
ｎ+ＳｉＧｅ層１５Ｓ，１５Ｄは、ゲート絶縁膜１１下のチャネル領域に対するストレッサーとして働く。すなわち、ｎ+ＳｉＧｅ層１５Ｓ，１５Ｄは、Ｇｅから形成されたチャネル領域に対して引っ張り応力を印加する。これにより、チャネル領域は、引っ張り歪みを発生する。
【００１８】
ｎ+Ｇｅ層１６Ｓ，１６Ｄは、側壁絶縁膜１４の下部にエクステンション領域を実現するｎ+Ｇｅ層であり、Ｇｅ基板１０（あるいはｎ+ＳｉＧｅ層１５Ｓ，１５Ｄ）と側壁絶縁膜１４との間に配置されている。
【００１９】
ｎ+ＳｉＧｅ層１７Ｓはｎ+Ｇｅ層１６Ｓ上に形成され、ｎ+ＳｉＧｅ層１７Ｄはｎ+Ｇｅ層１６Ｄ上に形成されている。ｎ+ＳｉＧｅ層１７Ｓ，１７Ｄは、ｎ+ＳｉＧｅ層１５Ｓ，１５Ｄと同様に、ゲート絶縁膜１１下のチャネル領域に対するストレッサーとして働く。すなわち、ｎ+ＳｉＧｅ層１７Ｓ，１７Ｄは、チャネル領域に対して引っ張り応力を印加することにより、チャネル領域に引っ張り歪みを発生させる。
【００２０】
ｎ+Ｇｅ層１８Ｓはｎ+ＳｉＧｅ層１７Ｓ上に形成され、ｎ+Ｇｅ層１８Ｄはｎ+ＳｉＧｅ層１７Ｄ上に形成されている。ｎ+Ｇｅ層１８Ｓ，１８Ｄにコンタクトプラグが接続された際、ｎ+Ｇｅ層１８Ｓ，１８Ｄは、コンタクトプラグとの間のコンタクト抵抗を低減する。
【００２１】
本実施形態では、エクステンション領域としてのｎ+Ｇｅ層１６Ｓ，１６Ｄ下にそれぞれｎ+ＳｉＧｅ層１５Ｓ，１５Ｄを配置することにより、チャネル領域のより近くにｎ+ＳｉＧｅ層１５Ｓ，１５Ｄを配置できるため、チャネル領域への効果的な歪み印加が可能である。これにより、ｎＭＩＳＦＥＴにおける電子移動度を向上させることができる。さらに、エクステンション領域を提供するｎ+Ｇｅ層１６Ｓ，１６Ｄ上にｎ+ＳｉＧｅ層１７Ｓ，１７Ｄを配置することにより、すなわち、エクステンション領域を挟むように、ストレッサー（ｎ+ＳｉＧｅ層）を配置することにより、チャネル領域へのより効果的な歪み印加が可能である。これにより、ｎＭＩＳＦＥＴにおける電子移動度をより向上させることができる。また、ｎ+Ｇｅ層１８Ｓ，１８Ｄは、ソース領域及びドレイン領域とコンタクトプラグとのコンタクト抵抗を低下させるために有効である。
【００２２】
次に、本実施形態のＧｅ-ｎＭＩＳＦＥＴの製造方法について説明する。図２−図６は、Ｇｅ-ｎＭＩＳＦＥＴの製造方法を示す断面図である。本実施態様の製造方法では、ソース領域及びドレイン領域の形成にイオン注入及び活性化アニールを必要とせず、in-situでドープド・エピタキシャル成長により、エクステンション領域の形成が可能である。また、そのエクステンション領域の形成のために、深さ方向より横方向のエッチングレートが大きい異方性エッチングにより、リセスの形成を行う。
【００２３】
まず、図２に示すように、Ｇｅ基板１０上に、ゲート絶縁膜１１、ゲート電極１２、及びキャップ絶縁膜１３を順に形成する。さらに、ゲート絶縁膜１１、ゲート電極１２、及びキャップ絶縁膜１３の側面上に側壁絶縁膜１４を形成する。
【００２４】
次に、図３に示すように、ゲート電極１２の両側のＧｅ基板１０にリセスを形成する。これらリセスは、エクステンション領域及びストレッサーを形成するためのものである。このリセス形成工程は、従来使用されてきた、ＲＩＥとウエットエッチングを用いるのではなく、エピタキシャル成長装置内でエピタキシャル成長用のエッチングガスとして用意されているガスを用いてエッチングを行う。
【００２５】
ここでのリセス形成では、一般的によく使用されているＨＣｌガスを用いる。例えば、４００℃、２０Torr、ＨＣｌ/Ｈ２＝１００sccm/１０slmという条件では、図７に示すように、Ｇｅ基板の縦方向（Ｇｅ基板面に垂直な方向）のエッチングレートが１.９５nm/min.と扱いやすい条件となる（ブレイクスルータイムが、約３分であることに注意)。図７において、Ａは縦方向のエッチングレートを示し、Ｂは横方向（Ｇｅ基板面に平行な方向）のエッチングレートを示す。横方向のエッチングレートは、縦方向のエッチングレートの約１.８倍である。
【００２６】
この条件でエッチングを進めると、図８に示すように、エクステンション領域の形成に適した形状となる。図８において、２はＧｅ基板の縦方向のエッチング状態、３はシリコン酸化膜下におけるＧｅ基板の横方向のエッチング状態をそれぞれ示し、１はシリコン酸化膜の高さ（ゲートの高さに相当）を示す。なお、このリセス形成工程は、ｎ+ＳｉＧｅ層１５Ｓ，１５Ｄをエピタキシャル成長させる工程前のクリーニング工程となる。
【００２７】
次に、リセスの形成を行った後、引き続き、エピタキシャル成長装置内で、エクステンション領域およびストレッサーのエピタキシャル成長を連続して行う。例えば、３５nm深さのリセスを形成後、４００℃、１５Torrの成長条件で、厚さ２０nmのｎ+ＳｉＧｅ層１５Ｓ，１５Ｄ（下部ストレッサー）、厚さ１５nm のｎ+Ｇｅ層１６Ｓ，１６Ｄ（エクステンション領域）、厚さ２０nmのｎ+ＳｉＧｅ層１７Ｓ，１７Ｄ（上部ストレッサー）、厚さ２０nm のｎ+Ｇｅ層１７Ｓ，１７Ｄをリセス内のＧｅ基板１０上に順に形成する。
【００２８】
詳述すると、リセス内のＧｅ基板１０の（１００）面に、ｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をドープしながらｎ+ＳｉＧｅ層１５Ｓ，１５Ｄをエピタキシャル成長させる。なおこのとき、リセス内のＧｅ基板１０の（１１１）面にもｎ+ＳｉＧｅが形成されるが、（１１１）面であるためｎ+ＳｉＧｅの成長レートは著しく低い。このため、（１１１）面に形成されるｎ+ＳｉＧｅは無視して良い。
【００２９】
続いて、ｎ+ＳｉＧｅ層１５Ｓ，１５Ｄ上に、例えばリンまたはヒ素をドープしながらＧｅ層１６Ｓ，１６Ｄをエピタキシャル成長させる。続いて、Ｇｅ層１６Ｓ，１６Ｄ上に、例えばリンまたはヒ素をドープしながらｎ+ＳｉＧｅ層１７Ｓ，１７Ｄをエピタキシャル成長させる。さらに、ｎ+ＳｉＧｅ層１７Ｓ，１７Ｄ上に、例えばリンまたはヒ素をドープしながらＧｅ層１８Ｓ，１８Ｄをエピタキシャル成長させる。
【００３０】
その後は、Ｇｅ層１８Ｓ，１８Ｄ上にコンタクトプラグを形成する等の通常のＭＩＳＦＥＴの製造工程を経て、Ｇｅ-ＭＩＳＦＥＴが製造される。
【００３１】
前述した製造方法では、ＨＣｌガスを用いた異方性エッチングによりリセスを形成し、不純物を導入しながらエピタキシャル成長によりリセス内にストレッサー（ＳｉＧｅ層）及びエクステンション領域（Ｇｅ層）を形成する。これにより、チャネル領域のより近くにストレッサーを配置できるため、チャネル領域への効果的な歪み印加が可能である。これによって、ｎＭＩＳＦＥＴにおける電子移動度を向上させることができる。
【００３２】
また、エクステンション領域は、不純物をドープしつつエピタキシャル成長させたものであるため、活性化率が高く、活性化アニールを必要としない。これにより、エピタキシャル領域に対する活性化アニールによって生じるチャネル領域への不純物拡散を抑制でき、意図しない短チャネル化を抑制できる。
【００３３】
さらに、エピタキシャル成長を行う直前に、リセスを形成するためのエッチングを行っているため、エピタキシャル成長を行う前のＧｅ結晶表面の高温水素クリーニングが不要となる。これにより、高温水素クリーニング工程が削減できる。
【００３４】
以上説明したように本実施形態によれば、チャネル領域に効果的なひずみ印加が可能で、意図しない短チャネル化の発生を防止することができるＧｅ基板に形成されたｎＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することができる。
【００３５】
また、本実施形態ではｎＭＩＳＦＥＴに関して説明したが、本発明はストレッサー材料としてＧｅＳｎの様にＧｅより格子定数の大きい材料を利用してｐＭＩＳＦＥＴを形成した場合にも，本実施形態の構造及び製造方法を適用することにより、同様の効果を得ることが可能である。
【００３６】
また、本実施形態のＧｅ-ｎＭＩＳＦＥＴ及びその製造方法は、システムＬＳＩやイメージセンサ等に用いることが可能である。
【００３７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１０…ゲルマニウム（Ｇｅ）半導体基板（Ｇｅ基板）
１１…ゲート絶縁膜
１２…ゲート電極
１３…キャップ絶縁膜
１４…側壁絶縁膜
１５Ｓ，１５Ｄ…ｎ+ＳｉＧｅ層
１６Ｓ，１６Ｄ…ｎ+Ｇｅ層
１７Ｓ，１７Ｄ…ｎ+ＳｉＧｅ層
１８Ｓ，１８Ｄ…ｎ+Ｇｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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