(57)【要約】【課題】マイクロコンピュータから直接ＦＰＧＡにＦＰＧＡデータを出力できるようにして、ＦＰＧＡが含まれる回路の回路規模を抑制し、また、消費電力を抑制する。【解決手段】ＦＰＧＡ１０１は、データ出力元が任意のデータ出力速度でデータを出力することを許容するデバッグポート１０５を有する。マイクロコンピュータ１０２は、ＦＰＧＡ１０１のデバッグポート１０５に接続され、入力したＦＰＧＡデータをＦＰＧＡ１０１のデバッグポート１０５に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と、
前記ＦＰＧＡに出力するＦＰＧＡデータを記憶するマイクロコンピュータとを有し、
前記ＦＰＧＡは、
データ出力元からのデータを入力する入力ポートであって、前記データ出力元が任意のデータ出力速度でデータを出力することを許容する入力ポートを有し、
前記マイクロコンピュータは、
前記ＦＰＧＡの前記入力ポートに接続され、
前記ＦＰＧＡデータを前記ＦＰＧＡの前記入力ポートに出力することを特徴とするＦＰＧＡシステム。
【請求項２】
前記ＦＰＧＡの前記入力ポートは、
前記ＦＰＧＡのデバッグに用いられるデバッグポートであることを特徴とする請求項１に記載のＦＰＧＡシステム。
【請求項３】
前記マイクロコンピュータは、
前記ＦＰＧＡデータを構成する、前記ＦＰＧＡのプログラミングのためのコンフィグレーションデータを記憶する、不揮発性の第１の記憶部と、
前記ＦＰＧＡデータを構成する、前記ＦＰＧＡに設定するパラメータデータを記憶する、揮発性の第２の記憶部とを有することを特徴とする請求項１に記載のＦＰＧＡシステム。
【請求項４】
前記第１の記憶部は、
前記ＦＰＧＡ以外は前記コンフィグレーションデータを読み出すことができないフラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であり、
前記第２の記憶部は、
前記マイクロコンピュータに実装されているプログラムにより前記パラメータデータを消去することができるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であることを特徴とする請求項３に記載のＦＰＧＡシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が含まれる構成に関する。
【背景技術】
【０００２】
ＦＰＧＡは、多数の論理回路を一つの半導体チップに集積し，アレイ状にしたデジタルＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であり、製造後に論理回路をプログラミングすることができる。
従来は、例えば、図２に示す構成にて、ＦＰＧＡのプログラムを外部から書き換えていた。
【０００３】
図２では、基板２００上にＦＰＧＡ２０１、マイクロコンピュータ２０２、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２０３、スイッチ２０４、平滑コンデンサー２０５、電池２０６が配置されている。
ＦＰＧＡデータには、ＦＰＧＡ２０１のプログラミングのためのコンフィグレーションデータが含まれる。
またコンフィグレーションデータにはパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ２０２からＳＲＡＭ２０３に書き込まれ、リセット時にＦＰＧＡ２０１がＳＲＡＭ２０３から読込む。
ＳＲＡＭ２０３の電源は、電池２０６から供給されており、基板２００への電源供給が無くなった場合でもＳＲＡＭ２０３に書込まれたコンフィグレーションデータを保持できるよう配慮されている。
コンフィグレーションデータには、通常、頻繁に書き換えられるデータ（ＩＰアドレスなど）や秘匿すべきパラメータデータが含まれている。
そしてパラメータデータの消去が必要になった時には、ＳＲＡＭ２０３への電源供給を断つことでＳＲＡＭ２０３内のコンフィグレーションデータと共に消去することができる。
【０００４】
なお、ＦＰＧＡに関する従来技術として、例えば、特許文献１に記載の技術がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１３５８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２に示す従来の構成では、ＦＰＧＡ２０１、マイクロコンピュータ２０２の他にＳＲＡＭ２０３が配置されているため回路規模が大きいという課題がある。
また電池２０６に対しＳＲＡＭ２０３の消費電力が大きいという課題がある。
この課題に対して、ＳＲＡＭ及びフラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が内蔵されているマイクロコンピュータを用い、マイクロコンピュータをＦＰＧＡのフラッシュＲＯＭポートに接続し、マイクロコンピュータからＦＰＧＡのフラッシュＲＯＭポートにＦＰＧＡデータを出力するということが考えられる。
しかし、フラッシュＲＯＭポートの読込み速度に比べてマイクロコンピュータのデータ出力速度が低速であるため、マイクロコンピュータをフラッシュＲＯＭポートに接続しても、フラッシュＲＯＭポートとマイクロコンピュータとの間で同期をとることができず、マイクロコンピュータからＦＰＧＡにＦＰＧＡデータを出力することができないという課題がある。
【０００７】
この発明は、上記のような課題を解決することを主な目的の一つとしており、マイクロコンピュータから直接ＦＰＧＡにＦＰＧＡデータを出力できるようにして、ＦＰＧＡが含まれる回路の回路規模を低減し、また、消費電力を低減することを主な目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るＦＰＧＡシステムは、
ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と、
前記ＦＰＧＡに出力するＦＰＧＡデータを記憶するマイクロコンピュータとを有し、
前記ＦＰＧＡは、
データ出力元からのデータを入力する入力ポートであって、前記データ出力元が任意のデータ出力速度でデータを出力することを許容する入力ポートを有し、
前記マイクロコンピュータは、
前記ＦＰＧＡの前記入力ポートに接続され、
前記ＦＰＧＡデータを前記ＦＰＧＡの前記入力ポートに出力することを特徴とする。
【０００９】
前記ＦＰＧＡの前記入力ポートは、
前記ＦＰＧＡのデバッグに用いられるデバッグポートであることを特徴とする。
【００１０】
前記マイクロコンピュータは、
前記ＦＰＧＡデータを構成する、前記ＦＰＧＡのプログラミングのためのコンフィグレーションデータを記憶する、不揮発性の第１の記憶部と、
前記ＦＰＧＡデータを構成する、前記ＦＰＧＡに設定するパラメータデータを記憶する、揮発性の第２の記憶部とを有することを特徴とする。
【００１１】
前記第１の記憶部は、
前記ＦＰＧＡ以外は前記コンフィグレーションデータを読み出すことができないフラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であり、
前記第２の記憶部は、
前記マイクロコンピュータに実装されているプログラムにより前記パラメータデータを消去することができるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、マイクロコンピュータから直接ＦＰＧＡにＦＰＧＡデータを出力することができるため、ＳＲＡＭやフラッシュＲＯＭを不要とすることができ、回路規模及び消費電力を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係るＦＰＧＡを含む回路構成を示す図。
【図２】従来のＦＰＧＡを含む回路構成を示す図。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１は、本実施の形態に係る回路構成を示す。
図１の構成では、基板１００にＦＰＧＡ１０とマイクロコンピュータ１０２とスイッチ１０５が配置されている。
マイクロコンピュータ１０２には、ＳＲＡＭ１０３（第２の記憶部の例）とフラッシュＲＯＭ１０４（第１の記憶部の例）が含まれる。
また、マイクロコンピュータ１０２は、ＦＰＧＡ１０１のデバッグポート１０５に接続されている。
デバッグポート１０５は、ＦＰＧＡ１０１のデバッグに用いられる。
デバッグポート１０５は、データ出力元からのデータを入力する入力ポートであり、データ出力元が任意のデータ出力速度でデータを出力することができる入力ポートである。
つまり、デバッグポート１０５は、データ出力元にデータの出力を要求することなく、データ出力元から出力されたデータを（パッシブに）入力する入力ポートである。
デバッグポート１０５は、例えば、ＪＴＡＧポートである。
なお、ＦＰＧＡ１０１とマイクロコンピュータ１０２とを合わせてＦＰＧＡシステムともいう。
【００１５】
マイクロコンピュータ１０２は、外部からＦＰＧＡデータを入力する。
前述のように、ＦＰＧＡデータには、ＦＰＧＡ１０１のプログラミングのためのコンフィグレーションデータと、ＦＰＧＡ１０１に設定するパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ１０２内のフラッシュＲＯＭ１０４に書き込まれ、リセット時にＦＰＧＡ１０１がデバッグポート１０５を介してフラッシュＲＯＭ１０４から読込む。
フラッシュＲＯＭ１０４は、外部から（ＦＰＧＡ１０１以外には）コンフィグレーションデータを読み出すことができない構成であることが望ましい。
パラメータデータは、通常、頻繁に書き換えられるデータ（ＩＰアドレスなど）や秘匿すべきデータであるため、マイクロコンピュータ１０２内のＳＲＡＭ１０３で保持する。
また、ＦＰＧＡ１０１は、デバッグポート１０５を介して、必要に応じて、ＳＲＡＭ１０３からパラメータデータを読込む。
マイクロコンピュータ１０２は、自身のデータ出力速度にてコンフィグレーションデータ及びパラメータデータをＦＰＧＡ１０１に出力することができる。
【００１６】
このように、本実施の形態では、マイクロコンピュータ１０２をデバッガとして動作させ、ＦＰＧＡのデバッグ機能を利用することで、マイクロコンピュータ１０２による低速の書込みを可能とする。
【００１７】
そして、マイクロコンピュータ１０２から直接ＦＰＧＡ１０１にＦＰＧＡデータを出力することができるので、マイクロコンピュータ１０２の外側にＳＲＡＭを配置する必要がない。
このため、ＦＰＧＡが含まれる回路の回路規模を低減することができ、また、消費電力を低減することができる。
【００１８】
また、従来の構成では、マイクロコンピュータ外のＳＲＡＭにパラメータデータを含むすべてのコンフィグレーションデータを収容している。
つまり、マイクロコンピュータ外のＳＲＡＭを大容量にする必要がある。
本実施の形態では、マイクロコンピュータにおいて、コンフィグレーションデータの大部分を電力を消費しないフラッシュＲＯＭに収容し、パラメータデータだけをＳＲＡＭの収容することができる。
このため、小容量のＳＲＡＭを使用することで、消費電力を削減することができる。
【００１９】
また、本実施の形態では、マイクロコンピュータ１０２が、パラメータデータを消去すべき事象が発生したことを検知し、マイクロコンピュータ１０２に実装されているプログラムによりＳＲＡＭ１０３内のパラメータデータを消去することができる。
図２に示す従来の構成では、パラメータデータを消去すべき事象が発生した場合には、ＳＲＡＭ２０３へ電力供給を断つことでパラメータデータを消去している。
例えば図２に示す電源回路上のコンデンサー２０５の存在により、電力供給の切断の指示が発行されてから実際にＳＲＡＭ２０３への電力供給が切断されるまでにタイムラグが発生する。
一般に電源回路に入っているコンデンサー２０５にチャージされている電荷が放電するまでは電源が供給されてしまうので、一定の時間が経過するまでＳＲＡＭ２０３のパラメータデータを消去することができない。
図２の構成では、電源の安定性を求めるとコンデンサー２０５の放電に要する時間（パラメータデータが消去されるまでの時間）が長くなり、パラメータデータが消去されるまでの時間を短くしようとすると安定性が損なわれるという矛盾がある。
これに対して、本実施の形態では、マイクロコンピュータ１０２に実装されているプログラムにより、図２の構成の場合に比べて短い時間でＳＲＡＭ１０３内のパラメータデータを消去することができる。
また、本実施の形態では、図２の構成のような矛盾が生じることなく、安定性を損なわずに素早くパラメータデータを消去することができる。
【００２０】
以上、本実施の形態では、ＳＲＡＭ１０３とフラッシュＲＯＭ１０４が含まれるマイクロコンピュータ１０２をＦＰＧＡ０１のデバッグポート１０５に接続し、マイクロコンピュータ１０２から直接ＦＰＧＡ１０１にＦＰＧＡデータを出力するＦＰＧＡシステムを説明した。
また、ＦＰＧＡ１０１以外は、フラッシュＲＯＭ１０４からコンフィグレーションデータを読み出すことができないことを説明した。
また、マイクロコンピュータ１０２に実装されているプログラムにより素早くＳＲＡＭ１０３内のパラメータデータを消去可能であることを説明した。
【００２１】
なお、以上の説明では、マイクロコンピュータ１０２をＦＰＧＡ１０１のデバッグポート１０５に接続する例を説明したが、データ出力元のデータ出力速度に合わせてデータを入力できるポートであれば、デバッグポート１０５以外のポートであってもよい。
【符号の説明】
【００２２】
１００  基板、１０１  ＦＰＧＡ、１０２  マイクロコンピュータ、１０３  ＳＲＡＭ、１０４  フラッシュＲＯＭ、１０５  デバッグポート、１０６  スイッチ、２００  基板、２０１  ＦＰＧＡ、２０２  マイクロコンピュータ、２０３  ＳＲＡＭ、２０４  スイッチ、２０５  平滑コンデンサー、２０６  電池。
【図１】
2015053654.tif 000003
【図２】
2015053654.tif 000004