(57)【要約】      （修正有）【課題】過剰な電位上昇を抑制可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、少なくとも一部のものが直列接続された複数のメモリセルトランジスタと、複数のメモリセルとそれぞれ接続された複数のワード線と、制御回路を含んでいる。制御回路は、複数のワード線のうちの選択ワード線WLnに読み出し電位VCGRVを印加し、読み出し電位の印加の前に複数のワード線のうちの複数の非選択ワード線に複数のメモリセルトランジスタを導通させるための第１電位VREADを印加し、複数の非選択ワード線のうちの相違するものに相違するタイミングで第１電位の印加を開始する。【選択図】図６
2015130213.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一部のものが直列接続された複数のメモリセルトランジスタと、
前記複数のメモリセルとそれぞれ接続された複数のワード線と、
前記複数のワード線のうちの選択ワード線に読み出し電位を印加し、前記読み出し電位の印加の前に前記複数のワード線のうちの複数の非選択ワード線に前記複数のメモリセルトランジスタを導通させるための第１電位を印加し、前記複数の非選択ワード線のうちの相違するものに相違するタイミングで前記第１電位の印加を開始する、制御回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記複数のワード線は行列状に配置されており、
前記制御回路は、前記複数の非選択ワード線のうちの前記選択ワード線の相対する２つの側において隣接する第１、第２非選択ワード線に相違するタイミングで前記第１電位の印加を開始する、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置において、
前記複数のワード線の各々は、第１方向に沿って幅を有し、第２方向に沿って延び、
前記第１、第２非選択ワード線は、前記第１、第２方向に交わる第３方向に沿って並んでいる、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置において、
前記複数の非選択ワード線は、前記選択ワード線に隣接する複数の隣接非選択ワード線を含み、
前記隣接非選択ワード線は、前記第１、第２非選択ワード線を含み、
前記複数の隣接ワード線は、各々が１または複数の隣接ワード線を含んだ複数の隣接ワード線グループに分けられており、
前記制御回路は、
前記複数の隣接ワード線グループの各々において、この隣接ワード線グループに含まれる非選択ワード線に同じタイミングで前記第１電位を印加し、
前記複数の隣接ワード線グループごとに相違するタイミングで前記第１電位を印加し、
前記選択ワード線のアドレスに基づいて定まる相違するタイミングで前記第１電位の印加を開始する、
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置において、
前記制御回路は、前記複数の非選択ワード線の前記第１電位の印加開始前に、前記複数の非選択ワード線をフローティングにする、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元構造のＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８５５１８３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
過剰な電位上昇を抑制可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、は、少なくとも一部のものが直列接続された複数のメモリセルトランジスタと、前記複数のメモリセルとそれぞれ接続された複数のワード線と、前記複数のワード線のうちの選択ワード線に読み出し電位を印加し、前記読み出し電位の印加の前に前記複数のワード線のうちの複数の非選択ワード線に前記複数のメモリセルトランジスタを導通させるための第１電位を印加し、前記複数の非選択ワード線のうちの相違するものに相違するタイミングで前記第１電位の印加を開始する制御回路と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの一部の回路図。
【図３】第１実施形態に係るメモリセルアレイの一部の斜視図。
【図４】第１実施形態のメモリセルアレイの一部の構造の断面の例。
【図５】半導体記憶装置のいくつかの要素の電位のタイミングチャート。
【図６】第１実施形態に係る半導体記憶装置のいくつかの要素の電位のタイミングチャート。
【図７】第１実施形態に係るワード線のゾーンを示している。
【図８】第１実施形態の電位印加のタイミングのバリエーションを示している。
【図９】第１実施形態の半導体記憶装置の一部の回路を示している。
【図１０】第１実施形態の半導体記憶装置の一部を示している。
【図１１】第１実施形態の半導体記憶装置の一部を示している。
【図１２】第１実施形態の半導体記憶装置の一部を示している。
【図１３】第２実施形態に係る半導体記憶装置のいくつかの要素の電位のタイミングチャート。
【発明を実施するための形態】
【０００７】
実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図面は模式的なものである。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１０のブロック図である。図１は、半導体記憶装置１０と通信するメモリコントローラ２０も示している。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９等の要素を含んでいる。
【００１０】
半導体記憶装置１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数のメモリブロック（物理ブロック）を含んでいる。各メモリブロックは、複数のメモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を含んでいる。
【００１１】
ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線電圧や選択ゲート電圧を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、メモリブロック、ワード線等を選択する。
【００１２】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、また半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルＭＣに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプユニットを含み、ビット線ＢＬを介してメモリセルＭＣのデータを読み出し、ビット線ＢＬを介してメモリセルＭＣの状態を検出する。半導体記憶装置１０は、１つのメモリセルＭＣにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、下位ページデータおよび上位ページデータの一方を保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの下位ビットの組からなる。上位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１３】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。
【００１４】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドに基づく所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧（電位）を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データのメモリコントローラ２０からの入力またはメモリコントローラ２０への出力を制御する。
【００１５】
メモリセルアレイ１は、図２に示されている要素および接続を有する。図２は、第１実施形態に係るメモリセルアレイ１の一部（２つのメモリブロックＭＢ）の回路図である。図２に示されているように、メモリセルアレイ１は、複数のビット線ＢＬと、ソース（セルソース）線ＳＬと、複数のメモリブロックＭＢを有する。各メモリブロックＭＢにおいて、１本のビット線ＢＬには、ｉ＋１個のストリングＳＴＲが接続されている。
【００１６】
１つのストリングＳＴＲは、直列接続されたＮ＋１個（Ｎは例えば４７）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ４７、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。
【００１７】
各ストリングＳＴＲにおいて、トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ４７のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。トランジスタＳＤＴｒのドレインは、対応する１つのビット線ＢＬに接続されている。各要素の間の領域は層間絶縁膜により埋め込まれている。
【００１８】
ワード線ＷＬの延びる方向に沿って並ぶ複数のストリングＳＴＲはストリング群ＳＴＲＧを構成する。例えば、ワード線ＷＬの延びる方向に沿って並びかつ全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングＳＴＲは、１つのストリング群ＳＴＲＧを構成する。各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒ０のそれぞれのゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒＸ（Ｘは、０〜Ｎの整数）のそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。
【００１９】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。
【００２０】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。
【００２１】
１ストリング群ＳＴＲＧ中の複数のストリングＳＴＲの同じ１つのワード線ＷＬと接続された複数のセルトランジスタＭＴｒは物理ユニットを構成する。１つの物理ユニットの記憶空間は、１または複数のページを構成する。１ページは、物理ユニット中の一部のセルトランジスタＭＴｒの記憶空間から構成されていてもよい。データは、ページ単位で読み出される。書き込みは、ページごとであってもよいし、物理ユニットごとであってもよい。
【００２２】
各メモリブロックＭＢにおいて、相違するストリングＳＴＲ中の同じ番号（アドレス、ＩＤ）のワード線ＷＬは相互に接続されている。すなわち、例えば、１メモリブロックＭＢ中の全ストリングのワード線ＷＬ０は相互に接続されており、ワード線ＷＬＸは相互に接続されている。
【００２３】
セルトランジスタＭＴｒへのアクセスのために、１つのメモリブロックＭＢが選択され、１つのストリング群ＳＴＲＧが選択される。メモリブロックＭＢの選択のために、ブロックアドレス信号により特定されたメモリブロックＭＢでのみ、ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬへの電圧供給を制御するトランジスタに、これらのトランジスタをオンさせる電圧が供給される。この電圧供給によりトランジスタがオンすることによって、選択メモリブロックＭＢ中のワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬがコアドライバ９中のドライバと接続される。
【００２４】
さらに、１つのストリング群ＳＴＲＧの選択のために、選択ストリング群ＳＴＲＧ中でのみ、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒが選択用の電圧を受け取る。非選択ストリング群ＳＴＲＧ中では、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、非選択用の電圧を受け取る。選択用電圧は、読み出し、書き込み等の動作に依存する。同じく、非選択用電圧も、読み出し、書き込み等の動作に依存する。
【００２５】
図３は、一実施形態に係るメモリセルアレイの一部の斜視図である。図３に示されているように、ソース線ＳＬはＷＬ方向に沿って延びている。ビット線ＢＬは、ＢＬ方向に沿って延びている。ＢＬ方向はＷＬ方向に直交する。
【００２６】
各ストリングＳＴＲは、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。メモリストリングＭＳは、基板ｓｕｂの積層方向に沿って上方に位置する。図３は、１つのストリングＳＴＲが１６のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５を含む例を示している。セルトランジスタＭＴｒ０〜ＭＴｒ７は、この順で、積層方向に沿って基板ｓｕｂに近づく方向に並んでいる。セルトランジスタＭＴｒ８〜ＭＴｒ１５は、この順で、積層方向に沿って基板ｓｕｂから離れる方向に沿って並んでいる。セルトランジスタＭＴｒは、半導体柱ＳＰ、半導体柱ＳＰの表面の絶縁膜、ワード線（制御ゲート）ＷＬをそれぞれ含んでいる。バックゲートトランジスタＢＴｒは、最も下のセルトランジスタＭＴｒ７、ＭＴｒ８の間に接続されている。
【００２７】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、最も上のセルトランジスタＭＴｒ０、ＭＴｒ１５の積層方向に沿った上方に位置する。トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。
【００２８】
ＷＬ方向に沿って並ぶ複数のストリングはストリング群を構成する。例えば、ＷＬ方向に沿って並び全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングは、ストリング群を構成する。各ストリング群において、その複数のストリングのそれぞれのセルトランジスタＭＴｒ０のそれぞれのゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ストリング群において、その複数のストリングのそれぞれのセルトランジスタＭＴｒＸのそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。ワード線ＷＬは、ＷＬ方向に延びる。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。
【００２９】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。各ストリングにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのドレインは、同じビット線ＢＬに接続されている。選択ゲート線ＳＧＤＬはＷＬ方向に延びる。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。
【００３０】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。ＢＬ方向に沿って並ぶ２つのストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのソースは、同じソース線ＳＬに接続されている。各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。選択ゲート線ＳＧＳＬおよびソース線ＳＬは、ＷＬ方向に延びる。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。
【００３１】
図２を参照して説明したように、相違するストリングＳＴＲの同じアドレスのワード線ＷＬは相互に電気的に接続されている。このため、相違するストリングＳＴＲに属する同じアドレスの隣接するワード線ＷＬは、相互に接続されている。たとえば、各メモリストリングＭＳのうちのバックゲートトランジスタＢＴｒよりもトランジスタＳＳＴｒ側にあるセルトランジスタＭＴｒのワード線ＷＬは、一方の端部において、相互に接続されている。すなわち、１メモリブロックＭＢ中のワード線ＷＬ０は、その端部において、ＢＬ方向に沿って延びる相互接続部によって相互に接続されている。よって、ワード線ＷＬ０は、ＢＬ方向およびＷＬ方向からなる面に沿って観察されると、櫛状の形状を有している。ワード線ＷＬ１〜ＷＬ７も、ワード線ＷＬ０と同じ形状を有する。同様に、各メモリストリングＭＳのうちのバックゲートトランジスタＢＴｒよりもトランジスタＳＤＴｒ側にあるセルトランジスタＭＴｒのワード線ＷＬは、他方の端部において相互に接続されている。すなわち、１メモリブロックＭＢ中のワード線ＷＬ８は、その端部において、ＢＬ方向に沿って延びる相互接続部によって相互に接続されている。よって、ワード線ＷＬ８は、ＢＬ方向およびＷＬ方向からなる面に沿って観察されると、櫛状の形状を有している。ワード線ＷＬ８〜ＷＬ１５も、ワード線ＷＬ８と同じ形状を有する。ワード線ＷＬ０〜ＷＬ７の接続部と、ワード線ＷＬ８〜ＷＬ１５の相互接続部は、ＢＬ方向およびＷＬ方向からなる面において、相対する側にある。そして、各層において、相違するアドレスのワード線ＷＬの歯の部分が交互に並んでいる。
【００３２】
メモリセルアレイ１の構造の他の例については、例えば、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号明細書に記載されている。また、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号明細書、“不揮発性半導体記憶装置及びその製造方法”と題された２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号明細書、“半導体メモリ及びその製造方法”と題された２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号明細書に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３３】
図４は、メモリセルアレイ１の一部の構造の断面の例を示している。図４に示されているように、複数のワード線ＷＬが行列状に配置されている。図の上下方向は、半導体基板（図示せず）の表面と交わる方向に相当する。図４は、上下方向に沿ってＬ個のワード線ＷＬが並んでいる例を示している。
【００３４】
ある１つのワード線（選択ワード線）ＷＬｎとこれを貫く１つの半導体柱ＳＰとによるセルトランジスタＭＴｒからデータを読み出す際、図５に示されているように、選択ワード線ＷＬｎの電位が読み出し電位ＶＣＧＲＶへと上げられる。選択ワード線ＷＬｎの電位ＶＣＧＲＶへの上昇に先立って、選択ワード線ＷＬｎ以外の全てのワード線（非選択ワード線）ＷＬが、時刻Ｔ１０１から電位ＶＲＥＡＤへと上げられる。この非選択ワード線ＷＬの充電により、以下の現象が生じ得る。
【００３５】
互いに隣接するワード線ＷＬは、容量結合（カップリング）している。この容量カップリングは、図５に示されているように、非選択ワード線ＷＬの充電によって選択ワード線ＷＬの電位を上昇させる。上昇した選択ワード線ＷＬｎの電位は、電位ＶＣＧＲＶへの充電の開始に先立って、電位ＶＳＳまで戻る必要がある。時刻Ｔ１０１から選択ワード線ＷＬｎの電位が電位ＶＳＳまで戻るのに要する時間、すなわち時刻Ｔ１０１から時刻Ｔ１０２までの時間は、本明細書においてセットアップ時間と称される。セットアップ時間は短い方が好ましい。一方で、半導体記憶装置１０の性能向上のためにワード線ＷＬ相互の間隔は減少する方向に、またワード線ＷＬの厚さは増大する方向に進んでおり、これらの傾向はワード線ＷＬのカップリング容量を増大させる。カップリング容量の増大は、前述の非選択ワード線ＷＬの電位上昇による選択ワード線ＷＬの電位上昇（カップリングノイズ）を増大させ、想定を超えた過大な電位上昇（オーバーシュート）につながり得る。
【００３６】
そこで、第１実施形態に係る半導体記憶装置１０は、以下のように動作するように構成されている。
【００３７】
図６は、第１実施形態に係る半導体記憶装置１０のいくつかの要素の電位のタイミングチャートである。図６の動作を行うための具体的な構成については、後に記述される。
【００３８】
図６に示されているように、図４と同じく、選択ワード線ＷＬｎの電位ＶＳＳから電位ＶＣＧＲＶへの上昇に先立って、全ての非選択ワード線ＷＬは、電位ＶＳＳから電位ＶＲＥＡＤへと上げられる。ワード線ＷＬは、読み出し、書き込み等の動作以外の間、電位ＶＳＳに固定されている。電位ＶＣＧＲＶは、選択ワード線ＷＬｎをその一部に含んだ１または複数のセルトランジスタ（選択セルトランジスタ）ＭＴｒからデータを読み出すために、選択ワード線ＷＬｎに印加される。半導体記憶装置１０が１つのセルトランジスタＭＴｒにおいて１ビットのデータを保持する場合は、電位ＶＣＧＲＶは１つの値である。半導体記憶装置１０は、あらかじめ定められた値の電位ＶＣＧＲＶを選択ワード線ＷＬｎに印加する。一方、半導体記憶装置１０が、１つのセルトランジスタＭＴｒにおいて２ビット以上のデータを保持する場合は、半導体記憶装置１０は、複数の値のうちのセルトランジスタＭＴｒによって保持されているデータに応じた１つの値の電位ＶＣＧＲＶを選択ワード線ＷＬｎに印加する。一方、電位ＶＲＥＡＤは、非選択ワード線ＷＬｎを含んだセルトランジスタ（非選択セルトランジスタ）ＭＴｒを、非選択セルトランジスタＭＴｒによって保持されているデータに関わらずオンさせる大きさを有する。
【００３９】
半導体記憶装置１０は、時刻Ｔ１から、選択ワード線ＷＬｎの上下に隣接する（上下隣接の）２つのワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）のうちの任意の一方を電位ＶＲＥＡＤへと充電する。図６および以下の記述は、ワード線ＷＬ（ｎ＋１）が選ばれている例を取り上げている。次に、半導体記憶装置１０は、時刻Ｔ２から、選択ワード線ＷＬｎの上下に隣接する２つのワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）のうちの他方、すなわちワード線ＷＬ（ｎ−１）を電位ＶＲＥＡＤへと充電する。
【００４０】
半導体記憶装置１０は、ワード線ＷＬ（ｎ＋１）の層より上層の非選択ワード線ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）、およびワード線ＷＬ（ｎ−１）の層より下層の非選択ワード線ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（Ｌ−１）、ＷＬＬ〜ＷＬ（ｎ−２）も時刻Ｔ１またはＴ２から、電位ＶＲＥＡＤへと充電する。非選択ワード線ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）、ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（Ｌ−１）、ＷＬＬ〜ＷＬ（ｎ−２）の各々は、時刻Ｔ１から充電されてもよいし、時刻Ｔ２から充電されてもよい。図６は、非選択ワード線ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）、ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（Ｌ−１）、ＷＬＬ〜ＷＬ（ｎ−２）がみな、時刻Ｔ１から、充電される例を示している。
【００４１】
半導体記憶装置１０は、時刻Ｔ３から、選択ワード線ＷＬｎの左右に隣接する（左右隣接の）ワード線ＷＬ（２Ｌ−ｎ−１）を電位ＶＲＥＡＤへと充電する。次いで、半導体記憶装置１０は、時刻Ｔ４から選択ワード線ＷＬに隣接する残りの非選択ワード線ＷＬｎ、すなわち選択ワード線ＷＬｎに斜めに隣接する（斜め隣接の）ワード線ＷＬ（２Ｌ−ｎ）、ＷＬ（２Ｌ−ｎ−２）を電位ＶＲＥＡＤへと充電する。
【００４２】
このように、第１実施形態では、非選択ワード線ＷＬの電位ＶＲＥＡＤへの充電の開始が、１または複数の非選択ワード線ＷＬごとに相違するタイミングで開始する。充電開始の順序は、図６の例に限られず、任意に決定されることが可能である。さらに、同じタイミングで充電開始されるワード線ＷＬの組も図６の例に限られない。少なくとも、相違する非選択ワード線ＷＬの間で電位ＶＲＥＡＤへの立ち上がりが相違するタイミングで開始される。ただし、少なくとも選択ワード線ＷＬｎの上下に隣接する非選択ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）は、相違するタイミングで充電開始されることが好ましい。全非選択ワード線ＷＬのうちでワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）からの選択ワード線ＷＬｎへの影響が最も大きく、よってこれらの充電を同時に開始することは、その時の選択ワード線ＷＬｎへの影響が大きくなるからである。同時に充電開始される非選択ワード線ＷＬの組み合わせについては後に詳述される。
【００４３】
非選択ワード線ＷＬの充電開始のタイミングが、時刻Ｔ１〜Ｔ４に亘って分散され、このことは、図６に示されるような選択ワード線ＷＬｎのカップリングによる電位上昇につながる。まず、時刻Ｔ１から、隣接ワード線ＷＬ（ｎ＋１）の電位上昇によって、選択ワード線ＷＬｎの電位は上昇する。しかしながら、時刻Ｔ１からは、図４の例よりも少数の非選択ワード線ＷＬが充電される。このため、時刻Ｔ１からの選択ワード線ＷＬの電位上昇は、図４の時刻Ｔ１０１からの電位上昇より小さく、選択ワード線ＷＬｎの電位は速やかに電位ＶＳＳへと下降する。
【００４４】
同様に、時刻Ｔ２から、隣接ワード線ＷＬ（ｎ−１）の電位上昇によって、選択ワード線ＷＬｎの電位は上昇する。しかしながら、やはり、時刻Ｔ２からの選択ワード線ＷＬｎの電位上昇は小さく、選択ワード線ＷＬｎの電位は速やかに電位ＶＳＳへと下降する。なお、非選択ワード線ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（ｎ−２）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）の電位上昇による選択ワード線ＷＬｎへの影響は隣接ワード線ＷＬよりもはるかに小さい。よって、図６では、時刻Ｔ１からの選択ワード線ＷＬｎの電位上昇と、時刻Ｔ２からの選択ワード線ＷＬｎの電位上昇は、同じに描かれている。
【００４５】
また、時刻Ｔ３から、隣接ワード線ＷＬ（２Ｌ−ｎ−１）の電位上昇によって、選択ワード線ＷＬｎの電位は上昇する。しかしながら、やはり、時刻Ｔ３からの選択ワード線ＷＬｎの電位上昇は小さく、選択ワード線ＷＬｎの電位は速やかに電位ＶＳＳへと下降する。
【００４６】
さらに、時刻Ｔ４から、隣接ワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）の電位上昇によって、選択ワード線ＷＬｎの電位は上昇する。しかしながら、やはり、時刻Ｔ４からの選択ワード線ＷＬｎの電位上昇は小さく、選択ワード線ＷＬｎの電位は速やかに電位ＶＳＳへと下降する。その後、時刻Ｔ５において、選択ワード線ＷＬｎが電位ＶＣＧＲＶへと充電される。図６のその他の信号については後述される。
【００４７】
以上のように、選択ワード線ＷＬｎへの隣接ワード線ＷＬからの影響が生じるタイミングが分散され、このことは、選択ワード線ＷＬｎの電位上昇のピークを図５でのピークより小さくする。すなわち、複数の非選択ワード線ＷＬの電位ＶＲＥＡＤへの上昇開始のタイミングを分散させることにより、選択ワード線ＷＬｎのカップリングによる電位上昇の大きさを制御できる。同時に電位上昇する（充電開始される）非選択ワード線ＷＬの組（非選択ワード線セット）を適切に選択すれば、選択ワード線ＷＬｎの電位のオーバーシュートを回避できる。オーバーシュートは、セットアップ時間を長くし、セットアップ時間が予め規定された時間を超えてしまう可能性があり、また、選択ワード線ＷＬに対する想定以上のディスターブを引き起こし得る。これらの現象は誤読み出しにつながり得る。これに対して、オーバーシュートの回避は、セットアップ時間が意図せず規定値を超えることの回避につながる。
【００４８】
非選択ワード線セットは、以下の検討事項に基づいて決定されることが可能である。まず、上記のように、少なくとも選択ワード線ＷＬｎの上下に隣接する１対の非選択ワード線ＷＬは、相違するタイミングで充電開始されることが好ましい。全非選択ワード線ＷＬのうちでワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）からの選択ワード線ＷＬｎへの影響が最も大きいからであり、これは、上下に並ぶワード線ＷＬは対抗する面積が、他の組み合わせのワード線ＷＬが相互に対抗する面積より大きいこと等に起因する。
【００４９】
また、選択ワード線ＷＬｎと斜めに隣接するワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）は、ワード線ＷＬｎに対する影響が小さいと考えられる。このため、同じタイミングで充電が開始されても、それによる選択ワード線ＷＬｎの電位上昇量は、選択ワード線ＷＬｎに上下で隣接するワード線ＷＬ（ｎ−１）またはＷＬ（ｎ＋１）単独による影響より小さい場合があり、その可能性は高い。そのため、ワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）は、同じタイミングで充電開始される（非選択ワード線セットを形成する）。同様に、選択ワード線ＷＬｎの左右に隣接するワード線ＷＬ（２Ｌ−ｎ−１）も、ワード線ＷＬｎに対する影響が小さいと考えられる。ワード線ＷＬｎと、それに斜めに隣接するワード線ＷＬ（２Ｌ−ｎ−１）は、小さな面積で対向するからである。ただし、１つの斜め隣接ワード線ＷＬによる影響は小さくても、４つの斜め隣接ワード線ＷＬが存在するので、影響の合計は大きい場合がある。そのような場合は、斜め隣接ワード線ＷＬの組は２以上のサブセットに分割され、サブセットごとに相違するタイミングで充電開始される。同様に、選択ワード線ＷＬｎの左右に隣接するワード線ＷＬ（２Ｌ−ｎ−１）も、ワード線ＷＬｎに対する影響が小さいと考えられる。そこで、左右隣接ワード線ＷＬのうちの１または複数と、１または複数の斜め隣接ワード線ＷＬとが非選択ワード線セットを形成してもよい。さらに、上下または斜め隣接ワード線ＷＬによる影響が小さい場合、上下または斜め隣接ワード線ＷＬの１または複数が１つの上下隣接ワード線ＷＬとともに非選択ワード線セットを形成してもよい。非選択ワード線セットを適切に形成することにより、その非選択ワード線ＷＬによる選択ワード線ＷＬｎの電位上昇量が制御される。電位上昇量の抑制は、１回の電位上昇によるディスターブの量の低下につながる。
【００５０】
また、例えば図３の左右に隣接するワード線ＷＬの間に、上下に延びる導電体が設けられている場合がある。そのような例では、選択ワード線ＷＬｎは、上下に隣接するワード線ＷＬのみと容量結合している。このため、左右に隣接する非選択ワード線ＷＬの電位上昇による選択ワード線ＷＬｎの電位上昇は考慮される必要がない。
【００５１】
さらに、米国特許出願１２／４０７，４０３号明細書に記載のタイプのメモリセルアレイの構造が、メモリセルアレイ１に適用された場合も、選択ワード線ＷＬｎは、上下に隣接するワード線ＷＬのみと容量結合している。このため、やはり、左右に隣接する非選択ワード線ＷＬの電位上昇による選択ワード線ＷＬｎの電位上昇は考慮される必要がない。
【００５２】
また、非選択ワード線セットのメンバー、および（または）非選択ワード線セットを同時充電開始するタイミングが、ワード線ＷＬの高さに基づいて決定されてもよい。たとえば、図７に示されているように、各ストリングにおいて、ワード線ＷＬの複数の層が独立した複数のゾーンに分けられる。各ゾーンは、１または連続して並ぶ複数のワード線ＷＬを含んでいる。
【００５３】
具体的な例として、あるゾーンでは、非選択ワード線ＷＬは少ないサブセットに分割され、別のゾーンでは、非選択ワード線ＷＬは多くのサブセットに分割される。より具体的には、第１ゾーンでは、第１サブセットは２つの上下隣接ワード線ＷＬを含み、第２サブセットは２つの左右隣接ワード線ＷＬを含み、第３サブセットは４つの斜め隣接ワード線ＷＬを含んでいる。第２ゾーンは、第１および第２サブセットはそれぞれ２つの上下隣接するワード線ＷＬの一方および他方を含み、第３および第４サブセットはそれぞれ２つの左右隣接ワード線ＷＬの一方および他方を含み、第５サブセットは４つの斜め隣接ワード線を含んでいる。これらの例で言及されていない残りのワード線ＷＬ（例えば、上下隣接ワード線ＷＬよりさらに上または下のワード線ＷＬ）は、選択ワード線ＷＬｎへの影響が小さいため、上記のように、任意のサブセットに含められることが可能である。
【００５４】
たとえば、第１ゾーン（少ないサブセットを含むゾーン）はより上のゾーンであり、例えば図７のゾーン０である。また、第２ゾーン（多いサブセットを含むゾーン）はより下のゾーンであり、例えば図７のゾーン２である。半導体柱ＳＰは、ワード線ＷＬおよび層間絶縁膜を貫くメモリホールに導電材料を埋め込むことにより形成され、メモリホールは、現在の技術では、深さに応じて径がばらつき、ひいては半導体柱ＳＰの径もばらつき得る。半導体柱ＳＰの径のばらつきに起因して、ワード線ＷＬと半導体柱ＳＰとが面する面の大きさも、深さによってばらつく。すなわち、ワード線ＷＬの位置の高さに基づいて、ワード線ＷＬの特性がばらつく。特に、ワード線ＷＬの相互間の容量が支配的である場合には、半導体柱ＳＰの径が小さいほど、ワード線ＷＬと半導体柱ＳＰ中のチャネルとの間の容量は小さくなり、ワード線ＷＬの充放電により長い時間が必要になる。半導体柱ＳＰの径が小さいほど、ワード線間のカップリング容量は大きくなり、上述のカップリング容量による影響も半導体柱ＳＰの径のばらつきによりばらつく。具体的には、ワード線カップリングがより小さいゾーン（例えば最上のゾーン）で使用されるのと同じ非選択ワード線セットがワード線カップリングがより大きいゾーン（例えば最下のゾーン）で用いられると、カップリングによる選択ワード線ＷＬｎの電位上昇量が不均一になる場合がある。そこで、このようにワード線カップリングがより大きいゾーン（例えばゾーン０）では、第１ゾーンとして例示されているようにより少ない数のワード線ＷＬにより非選択ワード線セットが形成される。および（または）、第２ゾーンとして例示されているように、選択ワード線ＷＬｎと大きな容量カップリングを有するワード線ＷＬは、単独で非選択ワード線セットを構成する。この結果、ワード線カップリングがより大きいゾーンでは、ワード線カップリングが小さいゾーンでのものよりもセットアップ時間は長くなるかもしれないが、選択ワード線ＷＬｎの電位のオーバーシュートの回避に加え、ディスターブの影響をゾーン間で揃えることができる。ゾーンの数は、２または４以上であってもよい。また、各ゾーンが、１層のワード線ＷＬのみを含んでいてもよい。
【００５５】
加えて、あるいは代替的に、ゾーン間で非選択ワード線のメンバーは共通であるが、相違するゾーンでは相違するタイミングで電位上昇が開始される。非選択ワード線セットのメンバーが同じであれば、ワード線カップリングのより大きいゾーンは、選択ワード線ＷＬｎの放電により長時間を要する。そこで、図８に示されているように、ワード線カップリングのより大きいゾーン（例えばより下層）では、電位ＶＣＧＲＶへの充電開始のタイミングの間隔が、より小さいゾーンでのものよりも長くされる。図７との関連でより具体的にさらに記述されるとすると、より上のゾーン（例えばゾーン０）では、時刻Ｔ１とＴ２の間隔、および時刻Ｔ２とＴ３の間隔はより短く、より下のゾーン（例えばゾーン２）では、時刻Ｔ１とＴ２の間隔、および時刻Ｔ２とＴ３の間隔はより短い。この結果、ワード線カップリングのより大きいゾーンで、選択ワード線ＷＬｎの放電が不十分であることに起因して生じ得るデータの誤読み出しを抑制できる。
【００５６】
各ストリングにおいて、最下または最上のワード線ＷＬが、１つのゾーンを形成してもよい。すなわち、１ストリングあたり、最上のゾーンは最上のワード線ＷＬのみを含み、最下のゾーンは最下のワード線ＷＬのみを含む。最下または最上のワード線ＷＬは、上下方向に沿って上または下にのみしか隣接ワード線ＷＬを有しないからである。
【００５７】
次に、ワード線ＷＬの充電開始タイミングを制御するための構成の例が記述される。ワード線ＷＬ０〜ＷＬ（２Ｌ−１）に対して、ＣＧ線ＣＧ０〜ＣＧ（２Ｌ−１）がそれぞれ設けられている。ワード線ＷＬ０〜ＷＬ（２Ｌ−１）はそれぞれＣＧ線ＣＧ０〜ＣＧ（２Ｌ−１）と選択的に接続されて、接続されたＣＧ線ＣＧから電位を受け取る。各ワード線ＷＬの電位の上昇タイミングは、対応するＣＧ線ＣＧの電位上昇のタイミングの制御を通じて制御される。図９は、第１実施形態の半導体記憶装置の一部の回路を示しており、ある１つのアドレス（ＩＤ）を有するワード線ＷＬ（例えばＷＬｎ）に関連する１つのアドレス（ＩＤ）のＣＧ線ＣＧ（例えばＣＧｎ）についての要素および接続を、対応するＣＧ線ＣＧについての代表として示している。すなわち、図９と同様の要素および接続の組が、各ＣＧ線ＣＧについて設けられている。図１０〜図１２も、第１実施形態の半導体記憶装置の一部を示しており、図９に関連する部分をより詳細に示している。
【００５８】
図９に示されているように、１つのＣＧ線ＣＧに対して、１つのＣＧドライバＣＧＤが設けられている。すなわち、ＣＧ線ＣＧ０〜ＣＧ（２Ｌ−１）に対してＣＧドライバＣＧＤ０〜ＣＧＤ（２Ｌ−１）が設けられている。ＣＧドライバＣＧＤは、例えば図１のコアドライバ９に含まれており、複数の電位のうちの選択された１つを選択されたタイミングで出力できるように構成されている。そのために、ＣＧドライバＣＧＤは、例えば図１０に示されている要素および接続を有する。ＣＧドライバＣＧＤは、種々の大きさの電位、例えば電位ＶＣＧＳＥＬ、ＶＰＡＳＳ、ＶＲＥＡＤ、ＶＩＳＯ等を図１の電圧発生回路８から受け取る。電圧発生回路８は、各電位を発生するための回路（図示せず）を含んでいる。各電位は、トランジスタ１００、１０１、１０３、１０４を介して、出力ＣＧＯに供給される。電位ＶＣＧＳＥＬは、読み出しまたは書き込みの際に選択ワード線ＷＬｎに印加される電位の総称であり、書き込み（プログラム）電位ＶＰＧＭ、電位ＶＣＧＲＶ等を含む。電位ＶＰＡＳＳ、ＶＩＳＯは、書き込みの際に非選択ワード線ＷＬに印加される。
【００５９】
トランジスタ１０１、１０２、１０３、１０４は、ゲートにおいて、レベルシフタＬ／Ｓ３、ローカルポンプＬ／Ｐ６、Ｌ／Ｐ８、レベルシフタＬ／Ｓ４の出力をそれぞれ受け取る。レベルシフタＬ／Ｓ３、Ｌ／Ｓ４、ローカルポンプＬ／Ｐ６、Ｌ／Ｐ８は、図１の制御回路５からイネーブル信号を受け取ると、オンする。図１０では、電位ＶＲＥＡＤの制御に関わるローカルポンプＬ／Ｐ８のイネーブル信号ＥＮ（ＥＮｎ）のみ描かれている。制御回路５は、上記したタイミングで各ワード線ＷＬの電位が上昇するタイミングで、各ＣＧドライバＣＧＤのためのイネーブル信号を出力する。特に、第１実施形態に係る読み出しの際、制御回路５は、ＣＧドライバＣＧＤ０〜ＣＧＤ（２Ｌ−１）に、それぞれイネーブル信号ＥＮ０〜ＥＮ（２Ｌ−１）を出力する。ＣＧドライバＣＧＤは、半導体記憶装置１０のスタンバイ状態の間、出力ＣＧＯをトランジスタ１０５によってＶＳＳに固定している。そして、ＣＧドライバＣＧＤは、読み出し、書き込み等の動作の開始に伴って、出力の電位ＶＳＳへの固定を解除するとともに特定の電位を出力する。
【００６０】
上記のように、制御回路５は、選択ワード線ＷＬｎのアドレスに基づいて、相違するタイミングで相違する非選択ワード線ＷＬを立ち上げる。その目的で、制御回路５は、非選択ワード線ＷＬを立ち上げるタイミングに基づいて、イネーブル信号ＥＮ０〜ＥＮ（２Ｌ−１）を出力する。図６の例に従えば、制御回路５は、時刻Ｔ１において、イネーブル信号ＥＮ（ｎ＋１）、ＥＮ０〜ＥＮ（２Ｌ−ｎ−３）、ＥＮ（ｎ＋２）〜ＥＮ（２Ｌ−１）、ＥＮ（２Ｌ−ｎ＋１）〜ＥＮ（Ｌ−１）、ＥＮＬ〜ＥＮ（ｎ−２）をハイレベルにし、時刻Ｔ２において、イネーブル信号ＥＮ（ｎ−１）をハイレベルにする。制御回路５は、次いで、時刻Ｔ３においてイネーブル信号ＥＮ（２Ｌ−ｎ−１）をハイレベルにし、時刻Ｔ４においてイネーブル信号ＥＮ（２Ｌ−ｎ−２）、ＥＮ（２Ｌ−ｎ）をハイレベルにする。また、時刻Ｔ１に先立つ時刻Ｔ０において、電位ＶＲＥＡＤの発生回路がイネーブルにされて電位ＶＲＥＡＤの出力を開始する。
【００６１】
セットアップ時間の経過後、時刻Ｔ５において、制御回路５は、選択ワード線ＷＬｎのためのＣＧ線ＣＧｎのＣＧドライバＣＧＤｎをイネーブルにしてＣＧドライバに電位ＶＣＧＲＶを出力させる。
【００６２】
図９に戻る。ＣＧドライバＣＧＤの出力は、図９および図１１に示されているように、対応する１つのグローバルＣＧ線ＧＣＧ（ＧＣＧｎ）と接続されている。グローバルＣＧ線ＧＣＧに付随して描かれている抵抗および容量は、寄生抵抗及び寄生容量を表している。ある１つのアドレス（ＩＤ）を有するグローバルＣＧ線ＧＣＧは、複数の（図１１は、４つを例示）プレーンのための部分へと分岐されている。すなわち、各プレーンに同じＣＧ線ＣＧが設けられており、半導体記憶装置１０はプレーンセレクタ（スイッチ）ＰＬＳを含んでおり、グローバルＣＧ線ＧＣＧはプレーンセレクタＰＬＳによって選択された１または複数のＣＧ線ＣＧと接続される。プレーンセレクタＰＬＳは、例えば制御回路５から信号Ｇ＿ｇｌｏｂａｌＩを受け取り、グローバルＣＧ線ＧＣＧを信号Ｇ＿ｇｌｏｂａｌＩによって特定される１または複数のプレーンのＣＧ線ＣＧに接続する。ＣＧ線ＣＧに付随して描かれている抵抗および容量は、寄生抵抗及び寄生容量を表している。
【００６３】
各プレーンにおいて、ある１つのアドレスを有するＣＧ線ＣＧは、さらに、複数のチャンクの各々のための部分へと分岐されている。すなわち、各プレーンは複数（図１１は、２つを例示）のチャンクを含んでいる。各チャンクにＣＧ線ＩＣＧが設けられている。そして、半導体記憶装置１０はチャンクセレクタ（スイッチ）ＣＨＳを含んでおり、各プレーンのＣＧ線ＣＧはチャンクセレクタＣＨＳによって選択された１または複数のＣＧ線ＩＣＧと接続される。ＣＧ線ＩＣＧに付随して描かれている抵抗および容量は、寄生抵抗及び寄生容量を表している。
【００６４】
図９、図１２に示されているように、各チャンクにおいて、ある１つのアドレスを有するＣＧ線ＩＣＧは、複数のブロックＭＢの各々のための部分へと分岐されている。すなわち、各チャンクは、複数（例えば４７４）のメモリブロックＭＢを含んでおり、半導体記憶装置１０は転送ゲートｘｆｅｒを含んでおり、１つのＣＧ線ＩＣＧが転送ゲートｘｆｅｒによって選択された１または複数のメモリブロックＭＢの対応するワード線ＷＬと接続される。転送ゲートｘｆｅｒは、図１の例えばロウデコーダ２に含まれている。転送ゲートｘｆｅｒは、複数の転送ゲートトラジスタＸＴｒを含んでおり、各転送ゲートトランジスタＸＴｒは対応するレベルシフタＬＳから信号を受け取るとオンする。レベルシフタＬＳは、図１のアドレス・コマンドレジスタ７およびコアドライバ９から種々の制御信号を受け取り、受け取った制御信号により選択されると、対応する転送ゲートトランジスタをオンする。
【００６５】
以上のようなＣＧ線ＣＧのネットワークにより、アドレスの相違する複数のＣＧ線ＣＧの各々が、選択された１または複数のプレーン、選択された１または複数のチャンク、選択された１または複数のメモリブロックの対応するワード線ＷＬに接続されることが可能になっている。
【００６６】
以上説明したように、第１実施形態によれば、相違する非選択ワード線ＷＬは相違するタイミングで電位ＶＲＥＡＤへと上げられる。このことは、選択ワード線ＷＬｎへの隣接非選択ワード線ＷＬからの影響が生じるタイミングを分散させる。同時に電位上昇する非選択ワード線ＷＬ（非選択ワード線セット）の適切な組み合わせを通じて、選択ワード線ＷＬｎの電位のオーバーシュートを回避できる。オーバーシュートの回避は、セットアップ時間が意図せず規定値を超えることの回避につながる。また、非選択ワード線セットのメンバーの適切な選択を通じて、選択ワード線ＷＬｎの複数の電位上昇の量を均一にすることができる。このことは、ディスターブの均一化につながる。
【００６７】
また、非選択ワード線ＷＬの充電開始タイミングの分散を利用して、非選択ワード線セットのメンバー、および（または）非選択ワード線セットを同時充電開始するタイミングが、ワード線ＷＬの位置の高さに基づいて決定される。そして、１または複数のアドレスのワード線ＷＬごとに、非選択ワード線セットのメンバー、および（または）非選択ワード線セットを同時充電開始するタイミングが最適化される。最適化を適切に調節することにより、相違する高さのワード線ＷＬでのディスターブおよび（または）セットアップ時間のばらつきを抑制できる。
【００６８】
（第２実施形態）
第２実施形態は、第１実施形態のバリエーションに関し、非選択ワード線ＷＬの電位の制御に関する。
【００６９】
図１３は、第２実施形態に係る半導体記憶装置１０のいくつかの要素の電位のタイミングチャートである。図１３に示されているように、制御回路５は、相違する非選択ワード線ＷＬを相違するタイミングで電位ＶＲＥＡＤに立ち上げる。非選択ワード線セットのメンバーの組み合わせは、第１実施形態のように、任意に選択されることが可能である。図１３は、図６と同じ例に基づいている。すなわち、制御回路５は、時刻Ｔ１１からワード線ＷＬ（ｎ＋１）、ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）、ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（Ｌ−１）、ＷＬＬ〜ＷＬ（２Ｌ−１）を電位ＶＲＥＡＤへと立ち上げる。制御回路５は、時刻Ｔ１２から、ワード線ＷＬ（ｎ−１）を電位ＶＲＥＡＤへと立ち上げる。制御回路５は、時刻Ｔ１３からワード線ＷＬ（２Ｌ−ｎ−１）を電位ＶＲＥＡＤへと立ち上げ、時刻Ｔ１４からワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）を電位ＶＲＥＡＤへと充電する。
【００７０】
一方、第２実施形態では、制御回路５は、非選択ワード線ＷＬは、電位ＶＲＥＡＤへの電位上昇の開始までの間、電位ＶＳＳに固定されずにフローティングにされる。すなわち、半導体記憶装置１０での読み出し開始に伴い、制御回路５は、非選択ワード線ＷＬをフローティングにし、その後、非選択ワード線ＷＬをそれぞれの対応するタイミングで電位ＶＲＥＡＤへと立ち上げる。より具体的には、図１３の例に従えば、制御回路５は、時刻Ｔ１１において、ワード線ＷＬ（ｎ＋１）、ＷＬ０〜ＷＬ（２Ｌ−ｎ−３）、ＷＬ（ｎ＋２）〜ＷＬ（２Ｌ−１）、ＷＬ（２Ｌ−ｎ＋１）〜ＷＬ（Ｌ−１）、ＷＬＬ〜ＷＬ（２Ｌ−１）を電位ＶＳＳへの固定から解放するとともに電位ＶＲＥＡＤへと立ち上げる。一方、制御回路５は、時刻Ｔ１１において、時刻Ｔ１１から電位ＶＲＥＡＤへの充電を開始されない非選択ワード線ＷＬ（ｎ−１）、ＷＬ（２Ｌ−ｎ−１）、ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）を電位ＶＳＳへの固定から解放して、フローティングにする。フローティングとされているワード線ＷＬ（ｎ−１）、ＷＬ（２Ｌ−ｎ−１）、ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）の電位は、他の充電開始済みのワード線ＷＬとのカップリングにより上昇する。
【００７１】
次いで、制御回路５は、時刻Ｔ１２において、ワード線ＷＬ（ｎ−１）を電位ＶＳＳへの固定から解放するとともに電位ＶＲＥＡＤへと立ち上げる。一方、制御回路５は、ワード線ＷＬ（２Ｌ−ｎ−１）、ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）をフローティングに維持する。フローティングとされているワード線ＷＬ（２Ｌ−ｎ−１）、ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）の電位は、他の充電開始済みのワード線ＷＬとのカップリングにより上昇する。時刻Ｔ１３において、制御回路５は、ワード線ＷＬ（２Ｌ−ｎ−１）を電位ＶＳＳへの固定から解放するとともに電位ＶＲＥＡＤへと立ち上げる。一方、制御回路５は、ワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）をフローティングに維持する。フローティングとされているワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）の電位は、他の充電開始済みのワード線とのカップリングにより上昇する。時刻Ｔ１４において、制御回路５は、ワード線ＷＬ（２Ｌ−ｎ−２）、ＷＬ（２Ｌ−ｎ）を電位ＶＳＳへの固定から解放するとともに電位ＶＲＥＡＤへと立ち上げる。
【００７２】
以上説明したように、第２実施形態によれば、第１実施形態と同じく相違する非選択ワード線ＷＬを相違するタイミングで電位ＶＲＥＡＤへと上げられる。このため、第１実施形態と同じ利点を得られる。また、第２実施形態によれば、非選択ワード線ＷＬが、電位ＶＲＥＡＤへの充電開始までの間フローティングとされる。このため、非選択ワード線ＷＬの電位ＶＲＥＡＤへの充電開始の時点で、この非選択ワード線ＷＬは、すでにカップリングにより電位ＶＳＳよりも高い電位を有している。すなわち、電位上昇の開始の時点の電位と目標の電位ＶＲＥＡＤとの差は、非フローティングの場合よりも小さい。よって、非選択ワード線ＷＬを電位ＶＳＳから電位ＶＲＥＡＤへと充電する例よりも、選択ワード線ＷＬｎが非選択ワード線ＷＬの電位上昇によって上昇する電位の量は小さい。すなわち、選択ワード線ＷＬｎが受けるカップリングの影響は小さい。
【００７３】
その他、各実施形態は、上記のものに限定されず、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００７４】
１０…半導体記憶装置、２０…メモリコントローラ、１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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