(57)【要約】【課題】突入電流の大きさを低減可能な半導体装置および半導体リレーを提供する。【解決手段】半導体装置１０は、第１フォトサイリスタ１９と第２フォトサイリスタ２０が逆並列接続されたフォトトライアック１と、第１フォトサイリスタ１９を制御する第１制御回路２と、第２フォトサイリスタ２０を制御する第２制御回路３とを備える。第１制御回路２は、第１抵抗８と、第１抵抗８と並列に接続された第１インピーダンス素子３８とを備える。第２制御回路３は、第２抵抗９と、第２抵抗９と並列に接続された第２インピーダンス素子３９とを備える。第１制御回路２は、第１フォトサイリスタ１９が光を受光したときに第１抵抗８と第１インピーダンス素子３８との合成抵抗が小さくなるように構成されている。第２制御回路３は、第２フォトサイリスタ２０が光を受光したときに第２抵抗９と第２インピーダンス素子３９との合成抵抗が小さくなるように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１フォトサイリスタと第２フォトサイリスタが逆並列に接続されたフォトトライアックと、前記第１フォトサイリスタを制御する第１制御回路と、前記第２フォトサイリスタを制御する第２制御回路とを備え、
前記第１制御回路は、前記第１フォトサイリスタの前記ゲート・カソード間に接続された第１抵抗と、前記第１抵抗と並列に接続された第１インピーダンス素子とを備え、前記第２制御回路は、前記第２フォトサイリスタの前記ゲート・カソード間に接続された第２抵抗と、前記第２抵抗と並列に接続された第２インピーダンス素子とを備え、
前記第１制御回路は、前記第１フォトサイリスタが光を受光したときに、前記第１抵抗と前記第１インピーダンス素子との合成抵抗が、受光前に比べて小さくなるように構成され、前記第２制御回路は、前記第２フォトサイリスタが光を受光したときに、前記第２抵抗と前記第２インピーダンス素子との合成抵抗が、受光前に比べて小さくなるように構成されていることを特徴とする半導体装置。
【請求項２】
前記第１インピーダンス素子は、第１電界効果トランジスタにより形成され、前記第２インピーダンス素子は、第２電界効果トランジスタにより形成され、
前記第１電界効果トランジスタのドレインは、前記第１フォトサイリスタの前記ゲートに接続され、前記第１電界効果トランジスタのゲートは、前記第１電界効果トランジスタの前記ドレインに接続され、前記第１電界効果トランジスタのソースは、前記第１フォトサイリスタの前記カソードに接続され、前記第２電界効果トランジスタのドレインは、前記第２フォトサイリスタの前記ゲートに接続され、前記第２電界効果トランジスタのゲートは、前記第２電界効果トランジスタの前記ドレインに接続され、前記第２電界効果トランジスタのソースは、前記第２フォトサイリスタの前記カソードに接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１インピーダンス素子は、第１フォトレジスタにより形成され、前記第２インピーダンス素子は、第２フォトレジスタにより形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１フォトレジスタは、第１フォトＭＯＳＦＥＴであり、前記第２フォトレジスタは、第２フォトＭＯＳＦＥＴであり、
前記第１フォトＭＯＳＦＥＴのドレインは、前記第１フォトサイリスタの前記ゲートに接続され、前記第１フォトＭＯＳＦＥＴのソースは、前記第１フォトサイリスタの前記カソードに接続され、前記第２フォトＭＯＳＦＥＴのドレインは、前記第２フォトサイリスタの前記ゲートに接続され、前記第２フォトＭＯＳＦＥＴのソースは、前記第２フォトサイリスタの前記カソードに接続されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
発光素子と、前記発光素子からの光を受光する前記フォトトライアックを有する請求項１ないし請求項４のいずれか１項に記載の半導体装置とを備えていることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトトライアックを備えた半導体装置およびそれを用いた半導体リレーに関するものである。
【背景技術】
【０００２】
従来、半導体リレーとしては、交流電源と電気的に接続された負荷を制御する電力半導体装置が知られている。この種の電力半導体装置としては、例えば、図１３に示す構成を有するソリッドステートリレー７１が提案されている（特許文献１）。
【０００３】
ソリッドステートリレー７１は、発光ダイオード７２と、発光ダイオード７２からの光を受光するフォトトライアック７３と、図示されていない負荷に流れる電流（負荷電流）Ｉpを制御するトライアック７４とを備えている。
【０００４】
発光ダイオード７２のアノード電極７２ａは、アノード端子７５ａと電気的に接続されている。発光ダイオード７２のカソード電極７２ｂは、カソード端子７５ｂと電気的に接続されている。フォトトライアック７３の第１電極７３ａは、第１制御端子７６と電気的に接続されている。フォトトライアック７３の第２電極７３ｂは、トライアック７４のゲート電極７４ｃと電気的に接続されている。トライアック７４の第１電極７４ａは、第１出力端子７７ａと電気的に接続されている。トライアック７４の第２電極７４ｂは、第２出力端子７７ｂと電気的に接続されている。
【０００５】
特許文献１には、第１制御端子７６と第１出力端子７７ａとの間に、外付け抵抗７８が接続されている旨が記載されている。また、特許文献１には、外付け抵抗７８が、ソリッドステートリレー７１に外付けされた保護素子である旨が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１９６５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ソリッドステートリレー７１は、外付け抵抗７８および第１出力端子７７ａの接続点Ｐ１と、第２出力端子７７ｂとの間に、例えば、負荷および交流電源の直列回路（図示せず）などが接続される。そのため、ソリッドステートリレー７１では、例えば、フォトトライアック７３のターンオン時間がトライアック７４のターンオン時間よりも短い場合、外付け抵抗７８を通してフォトトライアック７３に過大な突入電流が流れる可能性がある。
【０００８】
本発明は上記事由に鑑みて為されたものであり、その目的は、突入電流の大きさを低減可能な半導体装置およびそれを用いた半導体リレーを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、第１フォトサイリスタと第２フォトサイリスタが逆並列に接続されたフォトトライアックと、前記第１フォトサイリスタを制御する第１制御回路と、前記第２フォトサイリスタを制御する第２制御回路とを備え、
前記第１制御回路は、前記第１フォトサイリスタの前記ゲート・カソード間に接続された第１抵抗と、前記第１抵抗と並列に接続された第１インピーダンス素子とを備え、前記第２制御回路は、前記第２フォトサイリスタの前記ゲート・カソード間に接続された第２抵抗と、前記第２抵抗と並列に接続された第２インピーダンス素子とを備え、
前記第１制御回路は、前記第１フォトサイリスタが光を受光したときに、前記第１抵抗と前記第１インピーダンス素子との合成抵抗が、受光前に比べて小さくなるように構成され、前記第２制御回路は、前記第２フォトサイリスタが光を受光したときに、前記第２抵抗と前記第２インピーダンス素子との合成抵抗が、受光前に比べて小さくなるように構成されていることを特徴とする。
【００１０】
この半導体装置において、前記第１インピーダンス素子は、第１電界効果トランジスタにより形成され、前記第２インピーダンス素子は、第２電界効果トランジスタにより形成され、
前記第１電界効果トランジスタのドレインは、前記第１フォトサイリスタの前記ゲートに接続され、前記第１電界効果トランジスタのゲートは、前記第１電界効果トランジスタの前記ドレインに接続され、前記第１電界効果トランジスタのソースは、前記第１フォトサイリスタの前記カソードに接続され、前記第２電界効果トランジスタのドレインは、前記第２フォトサイリスタの前記ゲートに接続され、前記第２電界効果トランジスタのゲートは、前記第２電界効果トランジスタの前記ドレインに接続され、前記第２電界効果トランジスタのソースは、前記第２フォトサイリスタの前記カソードに接続されていることが好ましい。
【００１１】
この半導体装置において、前記第１インピーダンス素子は、第１フォトレジスタにより形成され、前記第２インピーダンス素子は、第２フォトレジスタにより形成されていることが好ましい。
【００１２】
この半導体装置において、前記第１フォトレジスタは、第１フォトＭＯＳＦＥＴであり、前記第２フォトレジスタは、第２フォトＭＯＳＦＥＴであり、
前記第１フォトＭＯＳＦＥＴのドレインは、前記第１フォトサイリスタの前記ゲートに接続され、前記第１フォトＭＯＳＦＥＴのソースは、前記第１フォトサイリスタの前記カソードに接続され、前記第２フォトＭＯＳＦＥＴのドレインは、前記第２フォトサイリスタの前記ゲートに接続され、前記第２フォトＭＯＳＦＥＴのソースは、前記第２フォトサイリスタの前記カソードに接続されていることが好ましい。
【００１３】
本発明の半導体リレーは、発光素子と、前記発光素子からの光を受光する前記フォトトライアックを有する前記半導体装置とを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置では、前記第１制御回路が、前記第１フォトサイリスタが光を受光したときに、前記第１抵抗と前記第１インピーダンス素子との合成抵抗が小さくなるように構成されている。また、本発明の半導体装置では、前記第２制御回路が、前記第２フォトサイリスタが光を受光したときに、前記第２抵抗と前記第２インピーダンス素子との合成抵抗が小さくなるように構成されている。よって、本発明の半導体装置においては、突入電流の大きさを低減することが可能となる。
【００１５】
本発明の半導体リレーでは、発光素子と、前記発光素子からの光を受光する前記フォトトライアックを有する前記半導体装置とを備えている。よって、本発明の半導体リレーにおいては、突入電流の大きさを低減可能な半導体装置を備えた半導体リレーを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の半導体装置の等価回路図である。
【図２】実施形態１の半導体装置の概略構成図である。
【図３】実施形態１の半導体装置において、（ａ）は概略平面図、（ｂ）は（ａ）の要部を示す図である。
【図４】実施形態１の半導体リレーの回路図である。
【図５】比較例の半導体リレーに関し、フォトトライアックに流れる電流の変化を示す説明図である。
【図６】実施形態１の半導体リレーに関し、フォトトライアックに流れる電流の変化を示す説明図である。
【図７】比較例の半導体リレーに関し、（ａ）は交流電源の交流電圧の変化を示す説明図、（ｂ）は突入電流の説明図である。
【図８】（ａ）は図７中のｔ１時点における図７（ａ）の拡大図、（ｂ）は図７中のｔ１時点における図７（ｂ）の拡大図である。
【図９】実施形態１の半導体リレーに関し、（ａ）は交流電源の交流電圧の変化を示す説明図、（ｂ）は突入電流の説明図である。
【図１０】（ａ）は図９中のｔ２時点における図９（ａ）の拡大図、（ｂ）は図９中のｔ２時点における図９（ｂ）の拡大図である。
【図１１】実施形態２の半導体装置の等価回路図である。
【図１２】実施形態２の半導体装置の概略平面図である。
【図１３】従来例のソリッドステートリレーの回路図である。
【発明を実施するための形態】
【００１７】
（実施形態１）
以下、本実施形態の半導体装置１０について、図１〜図３を参照しながら説明する。
【００１８】
半導体装置１０は、例えば、半導体リレー１１（図４参照）に用いられるものである。
【００１９】
半導体リレー１１は、図４に示すように、発光素子１２と、発光素子１２からの光を受光するフォトトライアック１を有する半導体装置１０と、一対の入力端子１３，１４と、一対の接続端子１５，１６とを備えている。また、半導体リレー１１は、抵抗３１と、双方向サイリスタ３２と、一対の出力端子３３，３４とを備えている。
【００２０】
発光素子１２としては、例えば、発光ダイオードなどを用いることができる。発光素子１２のアノードは、入力端子１３と電気的に接続されている。発光素子１２のカソードは、入力端子１４と電気的に接続されている。なお、本実施形態では、発光素子１２として、発光ダイオードを用いているが、これを特に限定するものではない。
【００２１】
フォトトライアック１は、発光素子１２と光学的に結合される。本実施形態では、フォトトライアック１と発光素子１２とを光学的に結合させるために、フォトトライアック１と発光素子１２とを対向して配置させてある。これにより、フォトトライアック１は、発光素子１２からの光を受光することが可能となる。
【００２２】
接続端子１５は、抵抗３１の一端と電気的に接続されている。抵抗３１の他端は、出力端子３３と電気的に接続されている。双方向サイリスタ３２の第１主端子は、出力端子３３と電気的に接続されている。双方向サイリスタ３２の第２主端子は、出力端子３４と電気的に接続されている。双方向サイリスタ３２のゲート端子は、接続端子１６と電気的に接続されている。
【００２３】
半導体装置１０は、第１フォトサイリスタ１９と第２フォトサイリスタ２０が逆並列に接続されたフォトトライアック１と、第１フォトサイリスタ１９を制御する第１制御回路２と、第２フォトサイリスタ２０を制御する第２制御回路３とを備えている。言い換えれば、半導体装置１０は、図２および図３に示すように、第１フォトサイリスタ１９と、抵抗（第１抵抗）８と、第１インピーダンス素子３８と、第２フォトサイリスタ２０と、抵抗（第２抵抗）９と、第２インピーダンス素子３９とを備えている。第１インピーダンス素子３８は、第１電界効果トランジスタ１７により形成されている。第２インピーダンス素子３９は、第２電界効果トランジスタ１８により形成されている。なお、以下では、説明の便宜上、第１電界効果トランジスタ１７を、第１ＦＥＴ（Field Effect Transistor）１７と略称する。また、以下では、説明の便宜上、第２電界効果トランジスタ１８を、第２ＦＥＴ１８と略称する。
【００２４】
第１フォトサイリスタ１９は、ｐ形アノード領域２５、ｎ形ゲート領域２１、ｐ形ゲート領域２３およびｎ形カソード領域２４により構成されたｐｎｐｎ構造を有している。ｎ形ゲート領域２１としては、例えば、導電形がｎ形の半導体基板などを用いることができる。本実施形態では、ｐ形アノード領域２５、ｐ形ゲート領域２３およびｎ形カソード領域２４が、ｎ形の半導体基板にそれぞれ形成されている。また、本実施形態では、ｐ形アノード領域２５と、ｎ形ゲート領域２１と、ｐ形ゲート領域２３とで、ｐｎｐ形のトランジスタ（第１トランジスタ）４を構成している。また、本実施形態では、ｎ形ゲート領域２１と、ｐ形ゲート領域２３と、ｎ形カソード領域２４とで、ｎｐｎ形のトランジスタ（第２トランジスタ）５を構成している。なお、半導体基板の導電形は、ｎ形に限らず、ｐ形でもよい。半導体基板としては、シリコン基板を採用しているが、シリコン基板以外でもよい。
【００２５】
ｐ形アノード領域２５は、接続端子１５と電気的に接続されている。ｎ形カソード領域２４は、接続端子１６と電気的に接続されている。ｐ形ゲート領域２３は、抵抗８を介してｎ形カソード領域２４と電気的に接続されている。また、ｐ形ゲート領域２３は、第１ＦＥＴ１７のドレイン領域４０を介してドレイン電極５８と電気的に接続されている。また、ｐ形ゲート領域２３は、第１ＦＥＴ１７のゲート電極４１と電気的に接続されている。また、ｎ形カソード領域２４は、第１ＦＥＴ１７のソース領域４２を介してソース電極５９と電気的に接続されている。ドレイン領域４０とソース領域４２とは、上述のｎ形の半導体基板に形成されたウェル領域６０内にそれぞれ設けられている。第１ＦＥＴ１７のゲート電極４１は、ドレイン領域４０とソース領域４２とに跨って配置されている。
【００２６】
第２フォトサイリスタ２０は、ｐ形アノード領域２２、ｎ形ゲート領域２１、ｐ形ゲート領域２６およびｎ形カソード領域２７により構成されたｐｎｐｎ構造を有している。本実施形態では、ｐ形アノード領域２２、ｐ形ゲート領域２６およびｎ形カソード領域２７が、上述のｎ形の半導体基板にそれぞれ形成されている。また、本実施形態では、ｎ形ゲート領域２１と、ｐ形ゲート領域２６と、ｎ形カソード領域２７とで、ｎｐｎ形のトランジスタ（第３トランジスタ）６を構成している。また、本実施形態では、ｐ形アノード領域２２と、ｎ形ゲート領域２１と、ｐ形ゲート領域２６とで、ｐｎｐ形のトランジスタ（第４トランジスタ）７を構成している。
【００２７】
ｐ形アノード領域２２は、接続端子１６と電気的に接続されている。ｎ形カソード領域２７は、接続端子１５と電気的に接続されている。ｐ形ゲート領域２６は、抵抗９を介してｎ形カソード領域２７と電気的に接続されている。また、ｐ形ゲート領域２６は、第２ＦＥＴ１８のドレイン領域４３を介してドレイン電極６１と電気的に接続されている。また、ｐ形ゲート領域２６は、第２ＦＥＴ１８のゲート電極４４と電気的に接続されている。また、ｎ形カソード領域２７は、第２ＦＥＴ１８のソース領域４５を介してソース電極６２と電気的に接続されている。ドレイン領域４３とソース領域４５とは、上述のｎ形の半導体基板に形成されたウェル領域６３内にそれぞれ設けられている。第２ＦＥＴ１８のゲート電極４４は、ドレイン領域４３とソース領域４５とに跨って配置されている。
【００２８】
ｐ形アノード領域２５と、ｎ形カソード領域２７と、第２ＦＥＴ１８のソース領域４５とは、コンタクトホールを通して金属配線５０により接続されている。ｐ形ゲート領域２３と第１ＦＥＴ１７のドレイン領域４０とは、コンタクトホールを通して金属配線５１により接続されている。ｐ形ゲート領域２３と第１ＦＥＴ１７のゲート電極４１とは、コンタクトホールを通して金属配線５１により接続されている。ソース電極６２は、金属配線５０の一部により形成されている。ドレイン電極５８は、金属配線５１の一部により形成されている。ゲート電極４１は、金属配線５１の一部により形成されている。なお、図３中の一点鎖線は、コンタクトホールを表している。
【００２９】
ｐ形アノード領域２２と、ｎ形カソード領域２４と、第１ＦＥＴ１７のソース領域４２とは、コンタクトホールを通して金属配線５２により接続されている。ｐ形ゲート領域２６と第２ＦＥＴ１８のドレイン領域４３とは、コンタクトホールを通して金属配線５３により接続されている。ｐ形ゲート領域２６と第２ＦＥＴ１８のゲート電極４４とは、コンタクトホールを通して金属配線５３により接続されている。ソース電極５９は、金属配線５２の一部により形成されている。ドレイン電極６１は、金属配線５３の一部により形成されている。ゲート電極４４は、金属配線５３の一部により形成されている。なお、本実施形態では、金属配線５０〜５３の材料として、例えば、アルミニウム合金（Ａｌ−Ｓｉ）などを用いている。
【００３０】
本実施形態の半導体装置１０の等価回路は、図１に示すような等価回路図で表される。
【００３１】
フォトトライアック１は、第１トランジスタ４および第２トランジスタ５を有する第１フォトサイリスタ１９と、第３トランジスタ６および第４トランジスタ７を有する第２フォトサイリスタ２０とを備えている。
【００３２】
第１トランジスタ４のエミッタは、接続端子１５と電気的に接続されている。第１トランジスタ４のベースは、第２トランジスタ５のコレクタと電気的に接続されている。第１トランジスタ４のコレクタは、第２トランジスタ５のベースと電気的に接続されている。第２トランジスタ５のエミッタは、接続端子１６と電気的に接続されている。
【００３３】
第３トランジスタ６のエミッタは、接続端子１５と電気的に接続されている。第３トランジスタ６のベースは、第４トランジスタ７のコレクタと電気的に接続されている。第３トランジスタ６のコレクタは、第４トランジスタ７のベースと電気的に接続されている。第４トランジスタ７のエミッタは、接続端子１６と電気的に接続されている。
【００３４】
第１制御回路２は、第２トランジスタ５を制御する。また、第１制御回路２は、第２トランジスタ５のベース・エミッタ間に接続されている。第１制御回路２は、抵抗８と、抵抗８と並列に接続された第１インピーダンス素子３８とを備えている。第１インピーダンス素子３８は、第１ＦＥＴ１７により形成されている。第１ＦＥＴ１７は、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴにより構成することができる。なお、本実施形態では、第１ＦＥＴ１７として、ｎチャネルＭＯＳＦＥＴを用いているが、これを特に限定するものではない。
【００３５】
抵抗８の一端は、第２トランジスタ５のベースと電気的に接続されている。抵抗８の他端は、第２トランジスタ５のエミッタと電気的に接続されている。
【００３６】
第１ＦＥＴ１７のドレインは、抵抗８の一端と電気的に接続されている。第１ＦＥＴ１７のゲートは、第１ＦＥＴ１７のドレインと電気的に接続されている。第１ＦＥＴ１７のソースは、抵抗８の他端と電気的に接続されている。
【００３７】
第２制御回路３は、第３トランジスタ６を制御する。また、第２制御回路３は、第３トランジスタ６のベース・エミッタ間に接続されている。第２制御回路３は、抵抗９と、抵抗９と並列に接続された第２インピーダンス素子３９とを備えている。第２インピーダンス素子３９は、第２ＦＥＴ１８により形成されている。第２ＦＥＴ１８は、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴにより構成することができる。なお、本実施形態では、第２ＦＥＴ１８として、ｎチャネルＭＯＳＦＥＴを用いているが、これを特に限定するものではない。
【００３８】
抵抗９の一端は、第３トランジスタ６のベースと電気的に接続されている。抵抗９の他端は、第３トランジスタ６のエミッタと電気的に接続されている。
【００３９】
第２ＦＥＴ１８のドレインは、抵抗９の一端と電気的に接続されている。第２ＦＥＴ１８のゲートは、第２ＦＥＴ１８のドレインと電気的に接続されている。第２ＦＥＴ１８のソースは、抵抗９の他端と電気的に接続されている。
【００４０】
以下、本実施形態の半導体リレー１１の動作について、図１および図４に基づいて説明する。なお、以下では、一対の入力端子１３，１４間に、例えば、電流源（図示せず）が電気的に接続されているものとして説明する。また、以下では、一対の出力端子３３，３４間に、例えば、負荷および交流電源の直列回路（図示せず）が電気的に接続されているものとして説明する。
【００４１】
半導体リレー１１では、発光素子１２に電流が流れると、発光素子１２が発光する。また、半導体リレー１１では、出力端子３３が出力端子３４よりも高電位である場合に、フォトトライアック１が発光素子１２からの光を受光すると、半導体装置１０の第２トランジスタ５にベース電流が流れる。
【００４２】
半導体装置１０では、第２トランジスタ５にベース電流が流れると、第１制御回路２の抵抗８にも電流が流れる。これにより、半導体装置１０では、抵抗８の両端間に電圧が発生する。よって、半導体装置１０では、抵抗８の両端電圧が第１ＦＥＴ１７の第１閾値電圧以上のときに、第１ＦＥＴ１７がオン状態となる。
【００４３】
また、半導体装置１０では、第１ＦＥＴ１７がオン状態になると、第１制御回路２のインピーダンスが、第１ＦＥＴ１７がオフ状態のときの第１制御回路２のインピーダンスよりも小さくなる。これにより、半導体装置１０では、第２トランジスタ５をオフ状態からオン状態にするまでの時間を、第１ＦＥＴ１７がオフ状態において第２トランジスタ５をオフ状態からオン状態にするまでの時間よりも長くすることが可能となる。第１ＦＥＴ１７がオン状態のときの第１制御回路２のインピーダンスは、第１ＦＥＴ１７のオン抵抗と抵抗８との合成抵抗である。要するに、第１ＦＥＴ１７がオン状態のときの第１制御回路２のインピーダンスは、第１インピーダンス素子３８と抵抗８との合成抵抗である。
【００４４】
半導体装置１０では、第２トランジスタ５がオン状態になると、第２トランジスタ５にコレクタ電流が流れるので、第１トランジスタ４がオン状態となる。また、半導体装置１０では、第１トランジスタ４がオン状態になると、第１トランジスタ４にコレクタ電流が流れるので、第２トランジスタ５がオン状態を維持する。これにより、半導体装置１０のフォトトライアック１は、導通状態（オン状態）となる。
【００４５】
また、半導体リレー１１では、出力端子３４が出力端子３３よりも高電位である場合に、フォトトライアック１が発光素子１２からの光を受光すると、半導体装置１０の第３トランジスタ６にベース電流が流れる。
【００４６】
半導体装置１０では、第３トランジスタ６にベース電流が流れると、第２制御回路２の抵抗９にも電流が流れる。これにより、半導体装置１０では、抵抗９の両端間に電圧が発生する。よって、半導体装置１０では、抵抗９の両端電圧が第２ＦＥＴ１８の第２閾値電圧以上のときに、第２ＦＥＴ１８がオン状態となる。
【００４７】
また、半導体装置１０では、第２ＦＥＴ１８がオン状態になると、第２制御回路３のインピーダンスが、第２ＦＥＴ１８がオフ状態のときの第２制御回路３のインピーダンスよりも小さくなる。これにより、半導体装置１０では、第３トランジスタ６をオフ状態からオン状態にするまでの時間を、第２ＦＥＴ１８がオフ状態において第３トランジスタ６をオフ状態からオン状態にするまでの時間よりも長くすることが可能となる。第２ＦＥＴ１８がオン状態のときの第２制御回路３のインピーダンスは、第２ＦＥＴ１８のオン抵抗と抵抗９との合成抵抗である。要するに、第２ＦＥＴ１８がオン状態のときの第２制御回路３のインピーダンスは、第２インピーダンス素子３９と抵抗９との合成抵抗である。
【００４８】
半導体装置１０では、第３トランジスタ６がオン状態になると、第３トランジスタ６にコレクタ電流が流れるので、第４トランジスタ７がオン状態となる。また、半導体装置１０では、第４トランジスタ７がオン状態になると、第４トランジスタ７にコレクタ電流が流れるので、第３トランジスタ６がオン状態を維持する。これにより、半導体装置１０のフォトトライアック１は、導通状態（オン状態）となる。
【００４９】
ところで、本願発明者は、半導体装置１０において、第１インピーダンス素子３８および第２インピーダンス素子３９を備えていない比較例の半導体装置を考えた。また、本願発明者は、比較例の半導体装置を用いた比較例の半導体リレーを考えた。なお、以下では、比較例の半導体リレーにおいて、半導体リレー１１と同様の構成要件に同一の符号を付して説明する。
【００５０】
比較例の半導体リレーでは、一対の出力端子３３，３４間に負荷および交流電源の直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光すると、フォトトライアック１に電流Ｉ1が流れる（図５参照）。なお、図５では、縦軸がフォトトライアック１に流れる電流Ｉ1の大きさを表し、横軸が時間ｔを表している。また、交流電源の交流電圧の絶対値は、例えば、２００Ｖに設定されている。
【００５１】
これに対して、本実施形態の半導体リレー１１では、一対の出力端子３３，３４間に上記直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光すると、フォトトライアック１に電流Ｉ2が流れる（図６参照）。また、本実施形態の半導体リレー１１では、フォトトライアック１が発光素子１２からの光を受光すると、フォトトライアック１に流れる電流Ｉ2が、比較例の半導体リレーにおけるフォトトライアック１に流れる電流Ｉ1に比べて、緩やかに立ち上がる。これにより、本実施形態の半導体リレー１１では、フォトトライアック１のターンオン時間を、比較例の半導体リレーにおけるフォトトライアック１のターンオン時間よりも長くすることが可能となる。なお、図６では、縦軸がフォトトライアック１に流れる電流Ｉ2の大きさを表し、横軸が時間ｔを表している。比較例の半導体リレーにおけるフォトトライアック１のターンオン時間は、１〔μｓ〕である。本実施形態の半導体リレー１１におけるフォトトライアック１のターンオン時間は、１０〔μｓ〕である。
【００５２】
また、比較例の半導体リレーでは、一対の出力端子３３，３４間に上記直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光したとき、抵抗３１に突入電流ＩL1が流れる（図７（ｂ）および図８（ｂ）参照）。なお、図７（ｂ）では、縦軸が突入電流ＩL1の大きさを表し、横軸が時間ｔを表している。また、図８（ｂ）では、縦軸が突入電流ＩL1の大きさを表し、横軸が時間ｔを表している。また、図７中のｔ１は、フォトトライアック１が発光素子１２からの光を受光した時点を表している。また、図７（ａ）および図８（ａ）は、一対の出力端子３３，３４間に印加された交流電圧ＶLの変化をそれぞれ表している。また、図７（ａ）では、縦軸が交流電圧ＶLの電圧値を表し、横軸が時間ｔを表している。また、図８（ａ）では、縦軸が交流電圧ＶLの電圧値を表し、横軸が時間ｔを表している。また、図８は、図７中のｔ１時点における各波形の拡大図を表している。
【００５３】
これに対して、本実施形態の半導体リレー１１では、一対の出力端子３３，３４間に上記直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光したとき、抵抗３１に突入電流ＩL2が流れる（図９（ｂ）および図１０（ｂ）参照）。なお、図９（ｂ）では、縦軸が突入電流ＩL2の大きさを表し、横軸が時間ｔを表している。また、図１０（ｂ）では、縦軸が突入電流ＩL2の大きさを表し、横軸が時間ｔを表している。また、図９中のｔ２は、フォトトライアック１が発光素子１２からの光を受光した時点を表している。また、図９（ａ）および図１０（ａ）は、一対の出力端子３３，３４間に印加された交流電圧ＶLの変化をそれぞれ表している。また、図９（ａ）では、縦軸が交流電圧ＶLの電圧値を表し、横軸が時間ｔを表している。また、図１０（ａ）では、縦軸が交流電圧ＶLの電圧値を表し、横軸が時間ｔを表している。また、図１０は、図９中のｔ２時点における各波形の拡大図を表している。
【００５４】
本実施形態の半導体リレー１１では、フォトトライアック１のターンオン時間を、比較例の半導体リレーにおけるフォトトライアック１のターンオン時間よりも長くすることが可能となる。そのため、本実施形態の半導体リレー１１では、抵抗３１に流れる突入電流ＩL2を、比較例の半導体リレーにおける抵抗３１に流れる突入電流ＩL1よりも小さくすることが可能となる。よって、本実施形態の半導体リレー１１では、比較例の半導体リレーに比べて、突入電流の大きさを低減することが可能となる。すなわち、本実施形態の半導体装置１０では、比較例の半導体装置に比べて、突入電流の大きさを低減することが可能となる。
【００５５】
また、本願発明者は、比較例の半導体装置に、ゼロクロス回路を備えた参考例の半導体装置を考えた。また、本願発明者は、参考例の半導体装置を用いた参考例の半導体リレーを考えた。なお、以下では、参考例の半導体リレーにおいて、半導体リレー１１と同様の構成要件に同一の符号を付して説明する。
【００５６】
参考例の半導体リレーでは、一対の出力端子３３，３４に上記直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光すると、交流電源の交流電圧ＶLの絶対値が所定電圧（例えば、５Ｖ）以下となるときに、フォトトライアック１がターンオンする。これにより、参考例の半導体リレーでは、比較例の半導体リレーに比べて、突入電流の大きさを低減することが可能となる。
【００５７】
しかしながら、参考例の半導体リレーでは、一対の出力端子３３，３４に上記直列回路が電気的に接続されている場合に、フォトトライアック１が発光素子１２からの光を受光すると、交流電源の交流電圧ＶLの絶対値が上記所定電圧よりも大きいときに、フォトトライアック１をターンオンできない。
【００５８】
これに対して、本実施形態の半導体リレー１１では、参考例の半導体リレーにおけるゼロクロス回路を備えることなく、比較例の半導体リレーに比べて、突入電流の大きさを低減することが可能となる。すなわち、本実施形態の半導体装置１０では、参考例の半導体装置におけるゼロクロス回路を備えることなく、比較例の半導体装置に比べて、突入電流の大きさを低減することが可能となる。
【００５９】
以上説明した本実施形態の半導体装置１０は、第１フォトサイリスタ１９と第２フォトサイリスタ２０が逆並列に接続されたフォトトライアック１を備えている。また、半導体装置１０は、第１フォトサイリスタ１９を制御する第１制御回路２と、第２フォトサイリスタ２０を制御する第２制御回路３とを備えている。
【００６０】
第１制御回路２は、第１フォトサイリスタ１９のゲート・カソード間に接続された第１抵抗８と、第１抵抗８と並列に接続された第１インピーダンス素子３８とを備えている。第２制御回路３は、第２フォトサイリスタ２０のゲート・カソード間に接続された第２抵抗９と、第２抵抗９と並列に接続された第２インピーダンス素子３９とを備えている。
【００６１】
第１制御回路２は、第１フォトサイリスタ１９が光を受光したときに、第１抵抗８と第１インピーダンス素子３８との合成抵抗が、受光前に比べて小さくなるように構成されている。第２制御回路３は、第２フォトサイリスタ２０が光を受光したときに、第２抵抗９と第２インピーダンス素子３９との合成抵抗が、受光前に比べて小さくなるように構成されている。これにより、本実施形態の半導体装置１０では、比較例の半導体装置に比べて、突入電流の大きさを低減することが可能となる。
【００６２】
また、本実施形態の半導体リレー１１は、発光素子１２と、発光素子１２からの光を受光するフォトトライアック１を有する半導体装置１０とを備えている。これにより、本実施形態の半導体リレー１１では、突入電流の大きさを低減可能な半導体装置１０を備えた半導体リレー１１を提供することができる。
【００６３】
（実施形態２）
本実施形態の半導体装置１０は、基本構成が実施形態１と同じであり、図１１に示すように、第１制御回路２および第２制御回路３の構成がそれぞれ異なる点などが実施形態１と相違する。なお、本実施形態では、実施形態１と同様の構成要素に同一の符号を付して説明を適宜省略する。また、本実施形態の半導体装置１０の等価回路は、図１１に示すような等価回路図で表される。
【００６４】
第１インピーダンス素子３８は、第１フォトレジスタ３５により形成されている。第１フォトレジスタ３５は、フォトＭＯＳＦＥＴ（第１フォトＭＯＳＦＥＴ）である。なお、本実施形態では、第１フォトレジスタ３５として、フォトＭＯＳＦＥＴを用いているが、フォトＭＯＳＦＥＴ以外でもよい。
【００６５】
第１フォトレジスタ３５は、発光素子１２と光学的に結合される。本実施形態では、第１フォトレジスタ３５と発光素子１２とを光学的に結合させるために、第１フォトレジスタ３５と発光素子１２とを対向して配置させてある。これにより、第１フォトレジスタ３５は、発光素子１２からの光を受光することが可能となる。
【００６６】
第１フォトレジスタ３５のドレインは、抵抗８の一端と電気的に接続されている。第１フォトレジスタ３５のソースは、抵抗８の他端と電気的に接続されている。
【００６７】
第２インピーダンス素子３９は、第２フォトレジスタ３６により形成されている。第２フォトレジスタ３６は、フォトＭＯＳＦＥＴ（第２フォトＭＯＳＦＥＴ）である。なお、本実施形態では、第２フォトレジスタ３６として、フォトＭＯＳＦＥＴを用いているが、フォトＭＯＳＦＥＴ以外でもよい。
【００６８】
第２フォトレジスタ３６は、発光素子１２と光学的に結合される。本実施形態では、第２フォトレジスタ３６と発光素子１２とを光学的に結合させるために、第２フォトレジスタ３６と発光素子１２とを対向して配置させてある。これにより、第２フォトレジスタ３６は、発光素子１２からの光を受光することが可能となる。
【００６９】
第２フォトレジスタ３６のドレインは、抵抗９の一端と電気的に接続されている。第２フォトレジスタ３６のソースは、抵抗９の他端と電気的に接続されている。
【００７０】
本実施形態の半導体装置１０は、図１２に示すように、第１フォトサイリスタ１９と、抵抗８と、第１フォトレジスタ３５と、第２フォトサイリスタ２０と、抵抗９と、第２フォトレジスタ３６とを備えている。
【００７１】
ｐ形ゲート領域２３は、第１フォトレジスタ３５のドレイン領域４６を介してドレイン電極６４と電気的に接続されている。ｎ形カソード領域２４は、第１フォトレジスタ３５のソース領域４７を介してソース電極６５と電気的に接続されている。ｐ形ゲート領域２６は、第２フォトレジスタ３６のドレイン領域４８を介してドレイン電極６６と電気的に接続されている。ｎ形カソード領域２７は、第２フォトレジスタ３６のソース領域４９を介してソース電極６７電気的に接続されている。ドレイン領域４６とソース領域４７とは、上述のｎ形の半導体基板に形成されたウェル領域６８内にそれぞれ設けられている。ドレイン領域４８とソース領域４９とは、上述のｎ形の半導体基板に形成されたウェル領域６９内にそれぞれ設けられている。
【００７２】
ｐ形アノード領域２５と、ｎ形カソード領域２７と、第２フォトレジスタ３６のソース領域４９とは、コンタクトホールを通して金属配線５４により接続されている。ｐ形ゲート領域２３と第１フォトレジスタ３５のドレイン領域４６とは、コンタクトホールを通して金属配線５５により接続されている。ｐ形アノード領域２２と、ｎ形カソード領域２４と、第１フォトレジスタ３５のソース領域４７とは、コンタクトホールを通して金属配線５６により接続されている。ｐ形ゲート領域２６と第２フォトレジスタ３６のドレイン領域４８とは、コンタクトホールを通して金属配線５７により接続されている。ソース電極６７は、金属配線５４の一部により形成されている。ドレイン電極６４は、金属配線５５の一部により形成されている。ソース電極６５は、金属配線５６の一部により形成されている。ドレイン電極６６は、金属配線５７の一部により形成されている。なお、図１２中の一点鎖線は、コンタクトホールを表している。また、本実施形態では、金属配線５４〜５７の材料として、例えば、アルミニウム合金（Ａｌ−Ｓｉ）などを用いている。
【００７３】
以下、本実施形態の半導体リレー１１の動作について、図１１に基づいて説明する。なお、以下では、本実施形態の半導体リレー１１において、実施形態１の半導体リレー１１と同様の構成要素に同一の符号を付して説明する。また、以下では、一対の入力端子１３，１４間に、例えば、電流源が電気的に接続されているものとして説明する。また、以下では、一対の出力端子３３，３４間に、例えば、負荷および交流電源の直列回路が電気的に接続されているものとして説明する。
【００７４】
半導体リレー１１では、発光素子１２に電流が流れると、発光素子１２が発光する。また、半導体リレー１１では、出力端子３３が出力端子３４よりも高電位である場合に、フォトトライアック１が発光素子１２からの光を受光すると、半導体装置１０の第２トランジスタ５にベース電流が流れる。また、半導体リレー１１では、発光素子１２が発光すると、第１フォトレジスタ３５が発光素子１２からの光を受光するので、第１フォトレジスタ３５がオン状態となる。
【００７５】
また、半導体装置１０では、第１フォトレジスタ３５がオン状態になると、第１制御回路２のインピーダンスが、第１フォトレジスタ３５がオフ状態のときの第１制御回路２のインピーダンスよりも小さくなる。これにより、半導体装置１０では、第２トランジスタ５をオフ状態からオン状態にするまでの時間を、第１フォトレジスタ３５がオフ状態において第２トランジスタ５をオフ状態からオン状態にするまでの時間よりも長くすることが可能となる。第１フォトレジスタ３５がオン状態のときの第１制御回路２のインピーダンスは、第１フォトレジスタ３５のオン抵抗と抵抗８との合成抵抗である。要するに、第１フォトレジスタ３５がオン状態のときの第１制御回路２のインピーダンスは、第１インピーダンス素子３８と抵抗８との合成抵抗である。
【００７６】
半導体装置１０では、第２トランジスタ５がオン状態になると、第２トランジスタ５にコレクタ電流が流れるので、第１トランジスタ４がオン状態となる。また、半導体装置１０では、第１トランジスタ４がオン状態になると、第１トランジスタ４にコレクタ電流が流れるので、第２トランジスタ５がオン状態を維持する。これにより、半導体装置１０のフォトトライアック１は、導通状態（オン状態）となる。
【００７７】
また、半導体リレー１１では、出力端子３４が出力端子３３よりも高電位である場合に、フォトトライアック１が発光素子１２からの光を受光すると、半導体装置１０の第３トランジスタ６にベース電流が流れる。また、半導体リレー１１では、発光素子１２が発光すると、第２フォトレジスタ３６が発光素子１２からの光を受光するので、第２フォトレジスタ３６がオン状態となる。
【００７８】
また、半導体装置１０では、第２フォトレジスタ３６がオン状態になると、第２制御回路３のインピーダンスが、第２フォトレジスタ３６がオフ状態のときの第２制御回路３のインピーダンスよりも小さくなる。これにより、半導体装置１０では、第３トランジスタ６をオフ状態からオン状態にするまでの時間を、第２フォトレジスタ３６がオフ状態において第３トランジスタ６をオフ状態からオン状態にするまでの時間よりも長くすることが可能となる。第２フォトレジスタ３６がオン状態のときの第２制御回路３のインピーダンスは、第２フォトレジスタ３６のオン抵抗と抵抗９との合成抵抗である。要するに、第２フォトレジスタ３６がオン状態のときの第２制御回路３のインピーダンスは、第２インピーダンス素子３９と抵抗８との合成抵抗である。
【００７９】
半導体装置１０では、第３トランジスタ６がオン状態になると、第３トランジスタ６にコレクタ電流が流れるので、第４トランジスタ７がオン状態となる。また、半導体装置１０では、第４トランジスタ７がオン状態になると、第４トランジスタ７にコレクタ電流が流れるので、第３トランジスタ６がオン状態を維持する。これにより、半導体装置１０のフォトトライアック１は、導通状態（オン状態）となる。
【００８０】
したがって、本実施形態の半導体リレー１１でも、フォトトライアック１のターンオン時間を、比較例の半導体リレーにおけるフォトトライアック１のターンオン時間よりも長くすることが可能となる。これにより、本実施形態の半導体リレー１１でも、抵抗３１に流れる突入電流を、比較例の半導体リレーにおける抵抗３１に流れる突入電流よりも小さくすることが可能となる。よって、本実施形態の半導体リレー１１でも、比較例の半導体リレーに比べて、突入電流の大きさを低減することが可能となる。すなわち、本実施形態の半導体装置１０でも、比較例の半導体装置に比べて、突入電流の大きさを低減することが可能となる。
【符号の説明】
【００８１】
１  フォトトライアック
２  第１制御回路
３  第２制御回路
８  抵抗（第１抵抗）
９  抵抗（第２抵抗）
１０  半導体装置
１１  半導体リレー
１２  発光素子
１７  第１電界効果トランジスタ
１８  第２電界効果トランジスタ
１９  第１フォトサイリスタ
２０  第２フォトサイリスタ
３５  第１フォトレジスタ
３６  第２フォトレジスタ
３８  第１インピーダンス素子
３９  第２インピーダンス素子
【図１】
2015076683.tif 000003
【図２】
2015076683.tif 000004
【図３】
2015076683.tif 000005
【図４】
2015076683.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015076683.tif 000011
【図１０】
2015076683.tif 000012
【図１１】
2015076683.tif 000013
【図１２】
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【図１３】
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