(57)【要約】【課題】ドレインディスターブを抑制できるようにした不揮発性記憶素子及び不揮発性記憶装置を提供する。【解決手段】シリコン基板１に形成された第１導電型の第１不純物拡散層１０と、シリコン基板１のうち第１不純物拡散層１０から離れた領域に形成された第１導電型の第２不純物拡散層２０と、シリコン基板１のうち第１不純物拡散層１０と第２不純物拡散層２０との間のチャネル領域上に形成されたトンネルゲート絶縁膜３０と、トンネルゲート絶縁膜３０上に形成された浮遊ゲート電極４０と、浮遊ゲート電極４０上に形成されたゲート絶縁膜５０と、ゲート絶縁膜５０上に形成された第２ゲート電極６０と、を有する。第１不純物拡散層１０の平面視による形状は、チャネル領域から−Ｘ方向に延設された第１延設領域１１と、第１延設領域１１から−Ｙ方向に延設された第２延設領域１２とを有する形状である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型の第１不純物拡散層と、
前記半導体基板のうち前記第１不純物拡散層から離れた領域に形成された第１導電型の第２不純物拡散層と、
前記半導体基板のうち前記第１不純物拡散層と前記第２不純物拡散層との間のチャネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
前記第１不純物拡散層は、平面視で、
前記チャネル領域から第１の方向に延設された第１延設領域と、
前記第１延設領域から前記第１の方向と交差する第２の方向に延設された第２延設領域と、を有する不揮発性記憶素子。
【請求項２】
前記第２不純物拡散層は、平面視で、
前記チャネル領域から第３の方向に延設された第３延設領域と、
前記第３延設領域から前記第３の方向と交差する第４の方向に延設された第４延設領域と、を有する請求項１に記載の不揮発性記憶素子。
【請求項３】
前記第１不純物拡散層と前記第２不純物拡散層は、平面視で、同一の形状且つ同一の大きさである請求項２に記載の不揮発性記憶素子。
【請求項４】
前記第１不純物拡散層と前記第２不純物拡散層は、平面視で、前記チャネル領域の中心に対して点対称に配置されている請求項３に記載の不揮発性記憶素子。
【請求項５】
前記第１の不純物拡散層は、前記第２延設領域にドレイン層を有し、
前記第２の不純物拡散層は、前記第４延設領域にソース層を有する請求項２から請求項４の何れか一項に記載の不揮発性記憶素子。
【請求項６】
前記第１不純物拡散層は、前記第２延設領域の端部にドレインコンタクトを有し、
前記第２不純物拡散層は、前記第４延設領域の端部にソースコンタクトを有する請求項５に記載の不揮発性記憶素子。
【請求項７】
前記第１の不純物拡散層は、前記ドレイン層と前記第１延設領域の前記チャネル領域側の端部との間に、前記ドレイン層よりも第１導電型の不純物濃度が低いドリフト層を有する請求項１から請求項６の何れか一項に記載の不揮発性記憶素子。
【請求項８】
前記半導体基板に形成された第２導電型の第３不純物拡散層、を有し、
前記第３不純物拡散層内に前記第１不純物拡散層と前記第２不純物拡散層とが形成されている請求項１から請求項７の何れか一項に記載の不揮発性記憶素子。
【請求項９】
半導体基板に形成された第１導電型の第１不純物拡散層と、
前記半導体基板のうち前記第１不純物拡散層から離れた領域に形成された第１導電型の第２不純物拡散層と、
前記半導体基板のうち前記第１不純物拡散層と前記第２不純物拡散層との間のチャネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
前記第１不純物拡散層の平面視による形状がＬ字形状を有する不揮発性記憶素子。
【請求項１０】
前記第２不純物拡散層の平面視による形状がＬ字形状を有する請求項９に記載の不揮発性記憶素子。
【請求項１１】
前記第２ゲート電極が、平面視で長方形状であり、
前記第１不純物拡散層は、平面視で、前記制御ゲート電極の長辺の中央から該長辺と交差する第１の方向に延在し、さらに、前記第１の方向と交差する第２の方向に延在するＬ字形状であり、
前記第２不純物拡散層は、平面視で、前記制御ゲート電極のもう一辺の長辺の中央から、該長辺と交差する第３の方向に延在し、さらに、前記第３の方向から交差し、前記第２の方向とは逆の第４の方向に延在するＬ字形状である請求項１０に記載の不揮発性記憶素子。
【請求項１２】
前記第１不純物拡散層は、Ｌ字形状のドリフト層と、前記チャネル領域から離れた前記Ｌ字形状の端部に形成された、前記ドリフト層よりも第１導電型の不純物濃度が高いドレイン層と、を有する請求項９から請求項１１の何れか一項に記載の不揮発性記憶素子。
【請求項１３】
請求項１から請求項８の何れか一項に記載の不揮発性記憶素子を複数備える不揮発性記憶装置。
【請求項１４】
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第２延設領域を共有している請求項１３に記載の不揮発性記憶装置。
【請求項１５】
請求項２から請求項６の何れか一項に記載の不揮発性記憶素子を複数備え、
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第２延設領域を共有し、
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第４延設領域を共有している不揮発性記憶装置。
【請求項１６】
請求項９から請求項１２の何れか一項に記載の不揮発性記憶素子を複数備える不揮発性記憶装置。
【請求項１７】
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第１不純物拡散層を共有し、該共有された第１不純物拡散層は平面視でＴ字形状を有する請求項１６に記載の不揮発性記憶装置。
【請求項１８】
請求項１０又は請求項１１に記載の不揮発性記憶素子を複数備え、
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第１不純物拡散層を共有し、該共有された第１不純物拡散層は平面視でＴ字形状を有し、
前記複数の不揮発性記憶素子のうち、少なくとも隣り合う２つの不揮発性記憶素子が、隣り合う他の不揮発性記憶素子と前記第２不純物拡散層を共有し、該共有された第２不純物拡散層は平面視でＴ字形状を有する不揮発性記憶装置。
【請求項１９】
前記複数の不揮発性記憶素子が行方向、及び該行方向と平面視で直交する列方向にそれぞれ配置されている請求項１３から請求項１８の何れか一項に記載の不揮発性記憶装置。
【請求項２０】
前記複数の不揮発性記憶素子のうち、前記行方向又は前記列方向に配置された不揮発性記憶素子の前記第１不純物拡散層を互いに導通させる第１配線と、
前記複数の不揮発性記憶素子のうち、前記行方向又は前記列方向に配置された不揮発性記憶素子の前記第２不純物拡散層を互いに導通させる第２配線と、を備える請求項１９に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子及び不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来から、データの書き込み、消去とも電気的に可能な不揮発性記憶装置として、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている（例えば、特許文献１参照）。ＥＥＰＲＯＭは平面視でマトリクス状に配置された複数のメモリセルを有し、メモリセル毎にデータの書き込み（Ｐｒｏｇｒａｍ）や消去（Ｅｒａｓｅ）を行うことが可能となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２８０７３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込み、又は消去するときは、浮遊ゲート電極に電荷を注入する。例えば、メモリセルにデータを書き込むときは浮遊ゲート電極に電子を注入し、データを消去するときは浮遊ゲート電極にホールを注入する。そして、浮遊ゲート電極に電荷を注入することにより、メモリセルの閾値電圧Ｖｔｈを、書き込み状態のＶｔｈ、又は消去状態のＶｔｈに設定する。
【０００５】
しかしながら、従来のＥＥＰＲＯＭでは、複数のメモリセルの中から任意のメモリセルを選択し、選択したメモリセル（以下、選択メモリ）の浮遊ゲート電極に電荷を注入する場合、選択メモリ以外のメモリセル（以下、非選択メモリセル）においても浮遊ゲート電極に電荷が意図せず注入されて、非選択メモリのＶｔｈが変動してしまう（即ち、データが化けてしまう）可能性がある。
【０００６】
例えば選択メモリを書き込み状態から消去状態にする場合は、図１２に示すように、選択メモリのドレイン層５１５にビット線６１０を介して電圧ＶＭ又はＶＨを印加する（│ＶＭ│＜│ＶＨ│）。また、選択メモリの制御ゲート電極５６０を０Ｖに固定する。これにより、選択メモリのドレイン層５１５から浮遊ゲート電極５４０にホールが注入され、選択メモリは書き込み状態から消去状態に書き換えられる。
【０００７】
ここで、選択メモリのドレイン層５１５に接続するビット線６１０は、非選択メモリのドレイン層５１５にも接続しており、非選択メモリのドレイン層５１５にもＶＭ又はＶＨが印加される。その結果、一部の非選択メモリでは、ドレイン層５１５から浮遊ゲート電極５４０に電子が意図せず注入されて、データが化けてしまう可能性がある。以下、この現象をドレインディスターブ（Ｄｒａｉｎ  Ｄｉｓｔｕｒｂ）と称する。
【０００８】
そこで、本発明はこのような事情に鑑みてなされたものであって、ドレインディスターブを抑制できるようにした不揮発性記憶素子及び不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様に係る不揮発性記憶素子は、半導体基板に形成された第１導電型の第１不純物拡散層と、前記半導体基板のうち前記第１不純物拡散層から離れた領域に形成された第１導電型の第２不純物拡散層と、前記半導体基板のうち前記第１不純物拡散層と前記第２不純物拡散層との間のチャネル領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、前記第１不純物拡散層は、平面視で、前記チャネル領域から第１の方向に延設された第１延設領域と、前記第１延設領域から前記第１の方向と交差する第２の方向に延設された第２延設領域とを有する。ここで、「チャネル領域」とは、第２ゲート電極に電圧が印加される、又は印加されないことにより、チャネル（即ち、電流経路）が形成される領域のことをいう。
【００１０】
本発明の別の態様に係る不揮発性記憶素子は、半導体基板に形成された第１導電型の第１不純物拡散層と、前記半導体基板のうち前記第１不純物拡散層から離れた領域に形成された第１導電型の第２不純物拡散層と、前記半導体基板のうち前記第１不純物拡散層と前記第２不純物拡散層との間のチャネル領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、前記第１不純物拡散層の平面視による形状がＬ字形状を有する。
【００１１】
本発明の一態様に係る不揮発性記憶装置は、上記の不揮発性記憶素子を複数備える。
【発明の効果】
【００１２】
本発明によれば、ドレインディスターブを抑制できるようにした不揮発性記憶素子及び不揮発性記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る不揮発性記憶素子１００の構成例を模式的に示す図である。
【図２】実施形態に係る不揮発性記憶装置２００の第１の構成例を模式的に示す図である。
【図３】不揮発性記憶装置２００の第２の構成例を模式的に示す図である。
【図４】不揮発性記憶装置２００の第３の構成例を模式的に示す図である。
【図５】不揮発性記憶装置２００において、選択メモリに対する消去動作時のバイアス状態を示す図である。
【図６】不揮発性記憶装置２００の変形例を模式的に示す図である。
【図７】不揮発性記憶素子１００の第１の変形例を模式的に示す図である。
【図８】不揮発性記憶素子１００の第２の変形例を模式的に示す図である。
【図９】比較例に係る不揮発性記憶素子５００の構成例を模式的に示す図である。
【図１０】実施形態によるドレインディスターブの抑制効果を示す図である。
【図１１】実施形態によるジャンクションリークの低減効果を示す図である。
【図１２】課題を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施形態について説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（不揮発性記憶素子）
まず始めに、本発明の実施形態に係る不揮発性記憶素子の構成例について説明する。
図１は本発明の実施形態に係る不揮発性記憶素子１００の構成例を模式的に示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）の不揮発性記憶素子１００をＡ１−Ａ´１線に沿って切断した断面図である。なお、図１（ａ）、図１（ｂ）において、不揮発性記憶素子１００のスケールは変えている。また、Ｘ軸とＹ軸は平面視で直交しており、例えば、Ｘ軸は不揮発性記憶素子１００のチャネル長方向に平行な方向であり、Ｙ軸は不揮発性記憶素子１００のチャネル幅方向に平行な方向である。不揮発性記憶素子１００は、例えば、ＥＥＰＲＯＭが備える複数のメモリセルのうちの１メモリセルである。
【００１６】
図１（ａ）及び図１（ｂ）に示すように、この不揮発性記憶素子１００は、例えばシリコン基板１に形成されたＮ型のウェル拡散層３と、ウェル拡散層３内に形成されたＰ型の第１不純物拡散層（ドレイン側の不純物拡散層）１０と、ウェル拡散層３内の第１不純物拡散層から離れた領域に形成されたＰ型の第２不純物拡散層（ソース側の不純物拡散層）２０と、ウェル拡散層３内の第１不純物拡散層１０と第２不純物拡散層２０との間のチャネル領域６の一部（後述のＮ型領域５）上に形成されたトンネルゲート絶縁膜３０と、トンネルゲート絶縁膜３０上に形成された浮遊ゲート電極４０と、浮遊ゲート電極４０上に形成されたゲート絶縁膜５０と、ゲート絶縁膜５０上に形成された制御ゲート電極６０と、ウェル拡散層３内に形成されたＳＴＩ層７と、ウェル拡散層３内に形成されたＮ型の不純物拡散層（Ｎ＋層）９と、を有する。
【００１７】
なお、チャネル領域６は、例えば、ウェル拡散層３よりもＮ型の不純物濃度が高いＮ型の閾値調整層（Ｎ−層）１７、２７と、これら閾値調整層１７、２７に挟まれたＮ型領域（ウェル拡散層３の表面近傍の領域）５とを有する。閾値調整層１７、２７は、プログラム状態の閾値を調整するための不純物拡散層である。閾値調整層１７、２７は、例えばＮ型の不純物濃度が互いに同一である。
【００１８】
図１（ａ）に示すように、第１不純物拡散層１０は、平面視で、チャネル領域６から第１の方向に延設された第１延設領域１１と、第１延設領域１１から第１の方向と交差する第２の方向に延設された第２延設領域１２とを有する。即ち、第１不純物拡散層１０の平面視による形状（以下、平面形状）は、第１延設領域１１と第２延設領域１２とを有する形状である。
【００１９】
例えば、第１の方向はＸ軸のマイナス（−）方向であり、第２の方向はＸ軸と平面視で直交するＹ軸のマイナス（−）方向である。なお、以下の説明では、Ｘ軸のマイナス（−）方向を−Ｘ方向といい、Ｘ軸のプラス（＋）方向を＋Ｘ方向という。また、Ｙ軸のマイナス（−）方向を−Ｙ方向といい、Ｙ軸のプラス（＋）方向を＋Ｙ方向という。図１（ａ）では、第２延設領域１２が、第１延設領域１１の−Ｘ方向の端部から−Ｙ方向に延設されており、第１不純物拡散層１０の平面形状がＬ字の形状（以下、Ｌ字形状）である場合を示している。
【００２０】
図１（ｂ）に示すように、第１不純物拡散層１０は、ドレイン層（Ｐ＋層）１５と、ドレイン層１５よりもＰ型の不純物濃度が低いＰＤＤ層（Ｐ  Ｄｒｉｆｔ  Ｄｉｆｆｕｓｉｏｎ：Ｐ層）１６とを有する。第１不純物拡散層１０を構成する各層と、閾値調整層１７との位置関係について説明すると、ドレイン層１５は、第２延設領域１２の−Ｙ方向の端部に位置する。また、ＰＤＤ層１６は、ドレイン層１５と第１延設領域１１の＋Ｘ方向の端部（即ち、チャネル領域６側の端部）との間に位置する。ＰＤＤ層１６は、ドレイン層１５及び閾値調整層１７とそれぞれ接している。閾値調整層１７は制御ゲート電極６０で覆われている。
【００２１】
図１（ｂ）に示すように、ＰＤＤ層１６は、ドレイン層１５と閾値調整層１７との間からドレイン層１５下まで連続して形成されていてもよい。また、ドレイン層１５上にドレインコンタクト電極１９が形成されている。即ち、第１不純物拡散層１０は、第２延設領域の端部にドレインコンタクトを有する。
図１（ａ）に示すように、第２不純物拡散層２０の平面形状は、チャネル領域６から第３の方向に延設された第３延設領域２１と、第３延設領域２１から第３の方向と交差する第４の方向に延設された第４延設領域２２とを有する形状である。例えば、第３の方向は＋Ｘ方向であり、第４の方向は＋Ｙ方向である。図１（ａ）では、第４延設領域１２が、第３延設領域１１の＋Ｘ方向の端部から＋Ｙ方向に延設されており、第２不純物拡散層２０の平面形状がＬ字形状である場合を示している。
【００２２】
図１（ｂ）に示すように、第２不純物拡散層２０は、ソース層（Ｐ＋層）２５と、ソース層２５よりもＰ型の不純物濃度が低いＰＤＤ層（Ｐ層）２６とを有する。例えば、ソース層２５はドレイン層１５とＰ型の不純物濃度が同一であり、ＰＤＤ層２６はＰＤＤ層１６とＰ型の不純物濃度が同一である。
第２不純物拡散層２０を構成する各層と、閾値調整層２７との位置関係について説明すると、ソース層２５は、第４延設領域２２の＋Ｙ方向の端部に位置する。また、ＰＤＤ層２６は、ソース層２５と第３延設領域２１の−Ｘ方向の端部（即ち、チャネル領域６側の端部）に位置する。ＰＤＤ層２６は、ソース層２５及び閾値調整層２７とそれぞれ接している。閾値調整層２７は制御ゲート電極６０で覆われている。
【００２３】
図１（ｂ）に示すように、ＰＤＤ層２６は、ソース層２５と閾値調整層２７との間からソース層２５下まで連続して形成されていてもよい。また、ソース層２５上にソースコンタクト電極２９が形成されている。即ち、第２不純物拡散層２０は、第４延設領域の端部にソースコンタクトを有する。
なお、図１（ａ）では、第１不純物拡散層１０と第２不純物拡散層２０は、平面視で、同一の形状且つ同一の大きさであり、チャネル領域６の中心に対して点対称に配置されている場合を示している。
【００２４】
トンネルゲート絶縁膜３０は、例えばシリコン酸化膜（ＳｉＯ２膜）からなる。また、浮遊ゲート電極４０は、例えばポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）からなる。図１（ｂ）に示すように、浮遊ゲート電極４０の両側の側面には、例えばシリコン酸化膜からなるサイドウォール４１が形成されている。
ゲート絶縁膜５０は、例えばシリコン酸化膜からなる。一例を挙げると、ゲート絶縁膜５０は、例えば、ポリシリコン膜を熱酸化することにより形成された熱酸化膜（ＳｉＯ２膜）５１と、ＬＰＣＶＤ法により熱酸化膜５１上に形成されたＬＰＣＶＤ膜（ＳｉＮ膜）５２と、ＨＬＤ法によりＬＰＣＶＤ膜５２上に形成されたＨＬＤ膜（ＳｉＯ２膜）５３の３層構造を有する。
【００２５】
また、制御ゲート電極６０は、例えばポリシリコン膜からなる。制御ゲート電極６０の両側の側面には、例えばシリコン酸化膜からなるサイドウォール６１が形成されている。制御ゲート電極６０及びサイドウォール６１と、シリコン基板１との間には絶縁膜７０が配置されている。絶縁膜７０は、例えば、シリコン基板１表面を熱酸化することにより形成された熱酸化膜７１(ＲＴＡで形成)と、熱酸化膜７１上に形成された熱酸化膜７２（炉体で形成）と、熱酸化膜７２上に形成されたＨＬＤ膜７３の３層構造を有する。
【００２６】
ＳＴＩ層７は絶縁層である。第２不純物拡散層２０とＰ型の不純物拡散層９との間にＳＴＩ層７が配置されており、ＳＴＩ層７下にウェル拡散層３の下部が存在する。また、Ｐ型の不純物拡散層９上にボディコンタクト電極８０が配置されている。これにより、ボディコンタクト電極８０及び不純物拡散層９を介して、ウェル拡散層３の電位（即ち、ボディ電位）を制御できるようになっている。
なお、図１（ａ）では、図面の複雑化を回避するために、図１（ｂ）に示したサイドウォール４１、６１、絶縁膜７０及びボディコンタクト電極８０の図示を省略している。後述の図２から図４、図６から図８においても同様である。
【００２７】
（不揮発性記憶装置）
次に、本発明の実施形態に係る不揮発性記憶装置の構成例について説明する。
図２は、本発明の実施形態に係る不揮発性記憶装置２００の第１の構成例を模式的に示す平面図である。不揮発性記憶装置２００は、例えば、ＥＥＰＲＯＭである。
図２に示すように、不揮発性記憶装置２００は、シリコン基板１と、シリコン基板１に形成された複数の不揮発性記憶素子（メモリセル）１００と、第１ビット線１１０と、第２ビット線１２０と、ワード線１３０と、ボディバイアス線（図示せず）とを備える。
【００２８】
第１ビット線１１０は、複数の不揮発性記憶素子１００のうち、行方向に配置された不揮発性記憶素子１００のドレイン層１５を互いに導通させる配線である。第２ビット線１２０は、複数の不揮発性記憶素子１００のうち、行方向に配置された不揮発性記憶素子１００のソース層２５を互いに導通させる配線である。ワード線１３０は、複数の不揮発性記憶素子１００のうち、列方向に配置された不揮発性記憶素子１００の制御ゲート電極６０を互いに導通させる配線である。ボディバイアス線は、ボディ電位を制御するため配線である。
【００２９】
第１ビット線１１０、第２ビット線１２０、ワード線１３０及びボディバイアス線は、図示しない層間絶縁膜を介して、シリコン基板１の上方に配設されている。また、不揮発性記憶素子１００は、シリコン基板１上に形成された他の素子、他の回路等を備えていてもよい。なお、図２及び、後述の図３、図４、図６では、図面の複雑化を回避するためにボディバイアス線の図示を省略している（図１（ｂ）及び図５では、ボディバイアス線１４０を図示している。）。
【００３０】
図３は、不揮発性記憶装置２００の第２の構成例を模式的に示す平面図である。図３に示すように、不揮発性記憶装置２００が備える複数の不揮発性記憶素子１００の各々は、隣り合う他の不揮発性記憶装置２００と、第２延設領域１２及び第４延設領域２２の少なくとも一方を共有してもよい。
即ち、少なくとも隣り合う２つの不揮発性記憶素子１００が、隣り合う他の不揮発性記憶素子１００と第１不純物拡散層１０を共有し、該共有された第１不純物拡散層１０は平面視で（Ｌ字の一部が互いに重なった）Ｔ字形状を有してもよい。同様に、少なくとも隣り合う２つの不揮発性記憶素子１００が、隣り合う他の不揮発性記憶素子１００と第２不純物拡散層２０を共有し、該共有された第２不純物拡散層２０は平面視で（Ｌ字の一部が互いに重なった）Ｔ字形状を有してもよい。これにより、図２に示した第１の構成例と比べて、不揮発性記憶装置２００の縮小化（シュリンク）が可能である。
【００３１】
図４は、不揮発性記憶装置２００の第３の構成例を模式的に示す平面図である。図４に示すように、不揮発性記憶装置２００は、複数の不揮発性記憶素子１００が行方向、及び該行方向と平面視で直交する列方向にそれぞれ配置されていてもよい（即ち、マトリクス状に配置されていてもよい）。なお、行方向はＸ軸及びＹ軸の一方に平行な方向であり、列方向はＸ軸及びＹ軸の他方に平行な方向である。
【００３２】
図４に示す第３の構成例では、複数の不揮発性記憶素子１００は、行方向で隣り合う他の不揮発性記憶素子１００との間で、第１の不純物拡散層１０の第２延設領域１２、又は、第２の不純物拡散層２０の第４延設領域２２をそれぞれ共有するように配置されている。即ち、共有された第１不純物拡散層１０、共有された第２不純物拡散層２０はそれぞれ、Ｔ字形状を有している。これにより、不揮発性記憶装置２００の縮小化が図られている。
【００３３】
また、第１ビット線１１０と第２ビット線１２０は、図示しない層間絶縁膜を介して、不揮発性記憶素子１００の上方で行方向に沿ってそれぞれ延設されている。
そして、第１ビット線１１０は行方向に配置された複数の不揮発性記憶素子１００のドレインコンタクト電極１９にそれぞれ接続し、第２ビット線１２０は行方向に配置された複数の不揮発性記憶素子１００のソースコンタクト電極２９にそれぞれ接続している。これにより、第１ビット線１１０は行方向に配置された複数の不揮発性記憶素子１００の第１不純物拡散層１０を互いに導通させ、第２ビット線１２０は行方向に配置された複数の不揮発性記憶素子１００の第２不純物拡散層２０を互いに導通させる。
【００３４】
また、図４に示す第３の構成例では、行方向に配置された複数の不揮発性記憶素子１００の制御ゲート電極６０は、列方向に沿って連続して形成されている。また、これら制御ゲート電極６０の、列方向の一端部上に制御ゲートコンタクト電極１５０が形成されている。ワード線１３０は、図示しない層間絶縁膜を介して、不揮発性記憶素子１００の上方で列方向に延設されており、制御ゲートコンタクト電極１５０に接続している。
【００３５】
この実施形態では、シリコン基板１が本発明の「半導体基板」に該当し、トンネルゲート絶縁膜３０が本発明の「第１ゲート絶縁膜」に対応している。また、浮遊ゲート電極４０が本発明の「第１ゲート電極」に対応し、ゲート絶縁膜５０が本発明の「第２ゲート絶縁膜」に対応している。さらに、制御ゲート電極６０が本発明の「第２ゲート電極」に対応している。また、ＰＤＤ層１６が本発明の「ドリフト層」に対応し、ウェル拡散層３が本発明の「第３不純物拡散層」に対応している。さらに、第１ビット線１１０が本発明の「第１配線」に対応し、第２ビット線１２０が本発明の「第２配線」に対応している。
【００３６】
（実施形態の効果）
本発明の実施形態は、以下の効果を奏する。
（１）複数の不揮発性記憶素子１００を例えばマトリクス状に配置したときに、隣り合う不揮発性記憶素子１００の一方と他方との間の空きスペースに、第２延設領域１２を配置することができる。これにより、不揮発性記憶素子１００の配置間隔を広げることなく、（即ち、不揮発性記憶素子１００の配置密度を損なうことなく）、第１不純物拡散層１０のチャネル領域６側の端部から、該チャネル領域６の反対側の端部までの距離を長くすることができる。従って、ＰＤＤ層１６のチャネル領域６側の端部からドレイン層１５側の端部までの距離（即ち、ドレインドリフト長）ＬＤを長くすることができる。これにより、非選択メモリにおいて、ドレイン層１５から浮遊ゲート電極４０に電荷が意図せず注入されること（即ち、ドレインディスターブ）を抑制することができる。
【００３７】
この効果について、選択メモリを書き込み状態から消去状態にする場合を例に挙げて、より具体的に説明する。
図５は、不揮発性記憶装置２００において、選択メモリに対する消去動作時のバイアス状態を示す概念図である。図５に示すように、選択メモリのドレイン層１５に第１ビット線１１０を介して電圧ＶＭ又はＶＨを印加する（│ＶＭ│＜│ＶＨ│）。また、選択メモリの制御ゲート電極５６０を０Ｖに固定する。さらに、選択メモリの不純物拡散層９をボディバイアス線１４０を介して、ＶＨに固定する。これにより、選択メモリのドレイン層１５から浮遊ゲート電極４０にホールが注入され、選択メモリは書き込み状態から消去状態へと書き換えられる。
【００３８】
ここで、選択メモリのドレイン層１５に接続する第１ビット線１１０は、非選択メモリのドレイン層１５にも接続しており、非選択メモリのドレイン層１５にもＶＭ又はＶＨが印加される。しかしながら、例えば図１（ａ）に示したように、ドレイン層１５を有する第１不純物拡散層１０の平面形状は例えばＬ字形状であり、ドレインドリフト長ＬＤを長くすることができるので、ドレイン層１５から浮遊ゲート電極４０に至る間の電界を弱くすることができる。これにより、ドレインディスターブを抑制することができる。なお、ＶＭは例えば５．５Ｖに設定することができ、ＶＨは例えば１３Ｖに設定することができる。
（２）また、ドレインドリフト長ＬＤを長くすることができるので、不揮発性記憶素子のドレイン、ボディ間のジャンクションリークを低減することも可能である。
【００３９】
（変形例）
（１）上記の実施形態では、図４に示したように、第１ビット線１１０及び第２ビット線１２０が行方向に延設されており、ワード線１３０が列方向に延設されている場合について説明した。しかしながら、本発明の実施形態はこれに限定されるものではない。
図６は、不揮発性記憶装置２００の変形例を模式的に示す平面図である。図６に示すように、第１ビット線１１０及び第２ビット線１２０は、行方向ではなく、列方向に延設されていてもよい。このような構成であっても、ドレインドリフト長ＬＤを長くすることができるので、実施形態の効果（１）（２）と同様の効果を奏する。
（２）また、上記の実施形態では、図１（ａ）に示したように、第１不純物拡散層１０の第２延設領域１２は、第１延設領域１１から−Ｙ方向に延設されている場合について説明した。しかしながら、本実施形態はこれに限定されるものではない。
【００４０】
図７は、不揮発性記憶素子１００の第１の変形例を模式的に示す平面図である。図７に示すように、第２延設領域１２は、第１延設領域１１から＋Ｙ方向に延設されていてもよい。即ち、本発明の第２の方向と第４の方向は、同一の方向でもよい。図７では、第１不純物拡散層１０と第２不純物拡散層２０は、平面視で、同一の形状且つ同一の大きさであり、チャネル幅に平行な方向（即ち、Ｙ軸）に沿ってチャネル領域６の中心を通る線に対して、線対称に配置されている場合を示している。このような構成であっても、ドレインドリフト長ＬＤを長くすることができるので、実施形態の効果（１）（２）と同様の効果を奏する。
【００４１】
（３）また、上記の実施形態では、図１（ａ）に示したように、第２不純物拡散層２０の平面形状は、チャネル領域６から＋Ｘ方向に延設された第３延設領域２１と、第３延設領域２１から＋Ｙ方向に延設された第４延設領域２２とを有する形状である場合について説明した。しかしながら、本実施形態はこれに限定されるものではない。
図８は、不揮発性記憶素子１００の第２の変形例を模式的に示す平面図である。第２の不純物拡散層２０の平面形状は第３延設領域２１のみを有する形状であってもよい。即ち、第２の不純物拡散層２０の平面形状は、Ｌ字ではなく、直線の帯状であってもよい。このような構成であっても、ドレインドリフト長ＬＤを長くすることができるので、実施形態の効果（１）（２）と同様の効果を奏する。
【００４２】
（４）また、上記の実施形態では、第１不純物拡散層１０の平面視による形状が一つのＬ字形状である場合について説明した。しかしながら、本発明はこれに限定されるものではない。第１不純物拡散層１０の平面視による形状は、Ｌ字形状を有するもの、即ち、複数のＬ字を繋げた多段Ｌ字形状や、Ｌ字に他の形状を繋げた形状であってもよい。同様に、第２不純物拡散層２０の平面視による形状も、複数のＬ字を繋げた多段Ｌ字形状や、Ｌ字に他の形状を繋げた形状であってもよい。このような構成であっても、実施形態の効果（１）（２）と同様の効果を奏する。
【００４３】
（５）上記の実施形態では、本発明の第１導電型がＰ型で、第２導電型がＮ型である場合について説明したが、本発明はこれに限定されるものではない。第１導電型がＮ型で、第２導電型がＰ型でもよい。このような場合であっても、実施形態の効果（１）（２）と同様の効果を奏する。
【００４４】
（検証）
本発明者は、実施形態の効果を以下のように検証した。
（１）比較例について
図９は、本発明の比較例に係る不揮発性記憶素子５００の構成例を模式的に示す平面図である。不揮発性記憶素子５００は、ＥＥＰＲＯＭが備える複数のメモリセルのうちの１メモリセルである。
【００４５】
図９に示すように、不揮発性記憶素子５００は、シリコン基板に形成された第１不純物拡散層４１０と、シリコン基板の第１不純物拡散層４１０から離れた領域に形成された第２不純物拡散層４２０と、シリコン基板の第１不純物拡散層４１０と第２不純物拡散層４２０との間のチャネル領域上にトンネルゲート絶縁膜を介して形成された浮遊ゲート電極４４０と、浮遊ゲート電極４４０上にゲート絶縁膜を介して形成された制御ゲート電極４６０とを有する。また、第１不純物拡散層４１０はＰ型のドレイン層（Ｐ＋層）４１５とＰＤＤ層（Ｐ層）４１６とを有する。第２不純物拡散層４２０はＰ型のソース層（Ｐ＋層）４２５とＰＤＤ層（Ｐ層）４２６とを有する。ドレイン層４１５上にはドレインコンタクト電極４１９が形成され、ソース層４２５上にはソースコンタクト電極４２９が形成されている。
【００４６】
（２）ドレインディスターブの抑制効果について
図１（ａ）及び図１（ｂ）に示した不揮発性記憶素子１００と、図９に示した不揮発性記憶素子５００とを用意した。ここで用意した不揮発性記憶素子１００、５００のゲート長Ｌｓｇはそれぞれ０．２６０μｍである。これら不揮発性記憶素子１００、５００において、ドレイン電位ＶＤを５．５（Ｖ）に設定し、ボディ電位ＶＢを１３（Ｖ）に設定した（ドレイン電圧＝ＶＤ−ＶＢ＝−７．５（Ｖ）に設定した。）。次に、前述のようにＶＤ、ＶＢを設定した不揮発性記憶素子１００、５００を９０℃の雰囲気下に置き、経過時間（ｓｔｒｅｓｓ  ｔｉｍｅ）に対する閾値電圧の変化量ΔＶｔｈを測定した。
【００４７】
図１０は、本発明の実施形態によるドレインディスターブの抑制効果を示す図である。図１０の縦軸は閾値電圧の変化量ΔＶｔｈを対数で示し、縦軸は経過時間（ｓｔｒｅｓｓ  ｔｉｍｅ）を対数で示す。図１０に示すように、不揮発性記憶素子１００は不揮発性記憶素子５００と比べて、経過時間に対する閾値電圧の変化量ΔＶｔｈがきわめて小さく、ドレインディスターブが十分に抑制されていることが確認された。
【００４８】
（３）ジャンクションリークの低減効果について
図１（ａ）及び図１（ｂ）に示した不揮発性記憶素子１００と、図９に示した不揮発性記憶素子５００とを用意した。次に、不揮発性記憶素子１００、５００の閾値電圧Ｖｔｈをそれぞれ−３．２（Ｖ）に設定し、制御ゲート電極とソース層は接地電位である０Ｖに設定したＥｅｒａｃｅ状態で、ブレークダウン電圧ＢＶＤＳＳをそれぞれ測定した。そして、これらブレークダウン電圧ＢＶＤＳＳの測定結果から、ドレイン電流の差分ΔＩＤを算出した。
【００４９】
図１１は、本発明の実施形態によるジャンクションリークの低減効果を示す図である。図１１の縦軸はドレイン電流の差分ΔＩＤを示す。ΔＩＤ＝│ＩＤ２００│−│ＩＤ１００│である。ＩＤ２００は、不揮発性記憶装置２００のＢＶＤＳＳを測定した際のドレイン電流である。ＩＤ１００は、揮発性記憶素子１００のＢＶＤＳＳを測定した際のドレイン電流である。また、図１１の横軸はドレイン電圧の絶対値│ＶＤ−ＶＢ│を示す。図１１に示すように、│ＶＤ−ＶＢ│≒１０〜１５（Ｖ）の範囲でΔＩＤが大きいことから、ジャンクションリークの低減効果が確認された。
【００５０】
また、待機時の不揮発性記憶素子１００、即ち、不揮発性記憶装置２００の非選択メモリでは、ＶＤ＝ＶＭ又はＶＨ、ＶＢ＝ＶＨに設定される。このため、│ＶＭ−ＶＨ│≒１０〜１５（Ｖ）の場合は、非選択メモリにおいてジャンクションリークの低減効果が顕著であり、待機時消費電力を低減できる可能性があることがわかった。また、│ＶＭ−ＶＨ│＜１０（Ｖ）の場合でも、比較例と同等、又は同等以上にジャンクションリークが低いことを確認した。
【００５１】
＜その他＞
本発明は、以上に記載した実施形態、変形例に限定されるものではない。当業者の知識に基づいて実施形態や変形例に設計の変更等を加えてもよく、また、実施形態や変形例を任意に組み合わせてもよく、そのような変更が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００５２】
１  シリコン基板
３  ウェル拡散層
５  Ｎ型領域
６  チャネル領域
７  ＳＴＩ層
９  不純物拡散層
１０  第１不純物拡散層
１１  第１延設領域
１２  第２延設領域
１５  ドレイン層
１６、２６  ＰＤＤ層
１７、２７  閾値調整層
１９  ドレインコンタクト電極
２０  第２不純物拡散層
２１  第３延設領域
２２  第４延設領域
２５  ソース層
２９  ソースコンタクト電極
３０  トンネルゲート絶縁膜
４０  浮遊ゲート電極
４１、６１  サイドウォール
５０  ゲート絶縁膜
５１、７１、７２  熱酸化膜
５２  ＬＰＣＶＤ膜
５３、７３  ＨＬＤ膜
６０  制御ゲート電極
８０  ボディコンタクト電極
１００  不揮発性記憶素子
１１０  第１ビット線
１２０  第２ビット線
１３０  ワード線
１４０  ボディバイアス線
１５０  制御ゲートコンタクト電極
２００  不揮発性記憶装置
【図１】
2015159145.tif 000003
【図２】
2015159145.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015159145.tif 000011
【図１０】
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【図１１】
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【図１２】
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