(57)【要約】【課題】高ｋ絶縁体及び金属ゲートを有する論理トランジスタならびに高電圧であるトランジスタと一体化する。【解決手段】半導体構造を作成する方法は、不揮発性メモリ部分、第１の高電圧部分、第２の高電圧部分及び論理部分内の基板の主面上の酸化物層の上に第１の導電層を形成する工程を含む。第１の導電層が第１の高電圧部分及び第２の高電圧部分ならびに論理部分内にあるままである間に、不揮発性メモリ部分内にメモリセルが作製される。第１の高電圧部分及び第２の高電圧部分内にトランジスタゲートを形成するために第１の導電層がパターニングされる。不揮発性メモリ部分ならびに第１の高電圧部分及び第２の高電圧部分の上に保護マスクが形成される。保護マスクが不揮発性メモリ部分ならびに第１の高電圧部分及び第２の高電圧部分内にあるままである間に論理部分内にトランジスタゲートが形成される。【選択図】図６
2015037191.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分を有する基板を使用して半導体構造を製造するための方法において、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び論理部分内の前記基板の主面上に第１の酸化物を成長させる工程と、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内の前記第１の酸化物の上方に第１の導電層を堆積させる工程と、
前記高電圧部分及び前記中電圧部分を露出させるために、前記第１の導電層をパターニング及びエッチングする工程と、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内に第２の酸化物を成長させる工程と、
前記高電圧部分にマスクを設ける工程と、
前記高電圧部分にマスクを設ける間に、前記不揮発性メモリ部分、中電圧部分、及び前記論理部分から前記第２の酸化物をエッチングする工程と、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内に第３の酸化物を成長させる工程と、
前記高電圧部分及び前記中電圧部分にマスクを設ける工程と、
前記高電圧部分及び前記中電圧部分にマスクを設けたままにしながら、前記不揮発性メモリ部分及び前記論理部分内の前記第３の酸化物及び前記第１の導電層をエッチングする工程と、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内に第４の酸化物を成長させる工程と、
前記不揮発性メモリ部分内に動作中に高電圧を必要とするメモリセルを作製する工程であって、該メモリセルを作製する工程は、前記不揮発性メモリ部分内の第２の導電層内のインプラントを実行するときに、前記高電圧部分、前記中電圧部分、及び前記論理部分の上で保護層を使用する工程を含む、作製する工程と、
前記高電圧部分、前記中電圧部分、及び前記論理部分の上方の前記保護層を除去する工程と、
前記高電圧部分及び前記中電圧部分内のトランジスタゲートをパターニングする工程と、
前記不揮発性メモリ部分、前記高電圧部分、及び前記中電圧部分内に保護マスクを堆積する工程と、
前記保護マスクが前記不揮発性メモリ部分、前記高電圧部分及び前記中電圧部分内にあるままである間に前記論理部分内に論理デバイスを形成する工程とを備える、方法。
【請求項２】
前記メモリセルを作製する工程は、
前記第２の導電層を注入し、前記第２の導電層及び前記第４の酸化物をパターニングすることによって選択ゲートを形成する工程と、
前記選択ゲート、ならびに、前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内の前記基板の上方に電荷蓄積層を形成する工程と、
前記不揮発性メモリ部分、前記高電圧部分、前記中電圧部分、及び前記論理部分内の前記電荷蓄積層の上方に第３の導電層を堆積する工程と、
前記不揮発性メモリ部分内の、前記電荷蓄積層の残った部分、及び、前記選択ゲートの一部の上に制御ゲートを形成し、前記高電圧部分、前記中電圧部分、及び前記論理部分内の前記電荷蓄積層及び前記第３の導電層を除去するために前記第３の導電層及び前記電荷蓄積層をパターニングする工程とをさらに備える、請求項１に記載の方法。
【請求項３】
前記電荷蓄積層は、上部絶縁体層と下部絶縁体層との間の個別の蓄積素子、及び、上部絶縁体層と下部絶縁体層との間の連続した蓄積素子から成る群のうちの１つを含む、請求項２に記載の方法。
【請求項４】
前記保護層はフォトレジストを含んでなる、請求項１に記載の方法。
【請求項５】
前記保護マスクは窒化物層及び酸化物層を含んでなる、請求項１に記載の方法。
【請求項６】
前記論理デバイスを前記形成する工程は、
前記論理部分の上方に高ｋ絶縁体を形成する工程と、
前記高ｋ絶縁体の上方にバリア層を形成する工程と、
前記バリア層をパターニングする工程とを備える、請求項１に記載の方法。
【請求項７】
前記論理デバイスを前記形成する工程は、
前記バリア層の上方にポリシリコン層を形成する工程と、
前記ポリシリコン層及び前記高ｋ絶縁体をパターニングする工程であって、ゲートスタックを残すために前記バリア層を前記パターニングする工程と整合して行う、前記ポリシリコン層及び前記高ｋ絶縁体をパターニングする工程とをさらに備える、請求項６に記載の方法。
【請求項８】
前記メモリセルを前記作製する工程は、
前記第２の導電層のためにポリシリコンの層を堆積させる工程をさらに備える、請求項１に記載の方法。
【請求項９】
前記メモリセルを前記作製させる工程は、
前記第３の導電層のためにポリシリコンの層を堆積させる工程をさらに備える、請求項２に記載の方法。
【請求項１０】
前記第２の酸化物は、前記不揮発性メモリ部分及び前記論理部分内の前記第１の導電層上に成長される、請求項１に記載の方法。
【請求項１１】
不揮発性メモリ部分、第１の高電圧部分、第２の高電圧部分及び論理部分を有する基板を使用して半導体構造を製造する方法において、
前記不揮発性メモリ部分、前記第１の高電圧部分及び第２の高電圧部分、ならびに論理部分内の前記基板の主面上の酸化物層の上に第１の導電層を形成する工程と、
前記第１の導電層が前記第１の高電圧部分及び第２の高電圧部分ならびに前記論理部分内にあるままである間に、前記不揮発性メモリ部分内にメモリセルを作製する工程と、
前記第１の高電圧部分及び第２の高電圧部分内にトランジスタゲートを形成するために前記第１の導電層をパターニングする工程と、
前記不揮発性メモリ部分ならびに前記第１の高電圧部分及び第２の高電圧部分の上方に保護マスクを形成する工程と、
前記保護マスクが前記不揮発性メモリ部分ならびに前記第１の高電圧部分及び第２の高電圧部分内にあるままである間に前記論理部分内にトランジスタゲートを形成する工程とを備える、方法。
【請求項１２】
前記メモリセルを前記作製する工程は、
前記第１の導電層の一部分を注入し、前記第１の導電層をパターニングすることによって選択ゲートを形成する工程と、
前記選択ゲート、ならびに、前記不揮発性メモリ部分、ならびに前記第１の電圧部分及び第２の電圧部分、ならびに前記論理部分内の前記基板の上に電荷蓄積層を形成する工程と、
前記不揮発性メモリ部分、前記第１の高電圧部分及び第２の高電圧部分、ならびに前記論理部分内の前記電荷蓄積層の上に第２の導電層を堆積する工程と、
前記不揮発性メモリ部分内の、前記電荷蓄積層の残った部分、及び、前記選択ゲートの一部の上に制御ゲートを形成し、前記第１の高電圧部分及び第２の高電圧部分ならびに前記論理部分内の前記電荷蓄積層及び前記第２の導電層を除去するために前記第２の導電層及び電荷蓄積層をパターニングする工程とをさらに備える、請求項１１に記載の方法。
【請求項１３】
前記電荷蓄積層は、上部絶縁体層と下部絶縁体層との間の個別の蓄積素子、及び、上部絶縁体層と下部絶縁体層との間の連続した蓄積素子から成る群のうちの１つを含む、請求項１２に記載の方法。
【請求項１４】
前記メモリセルを前記作製する工程のための前記第１の導電層を前記パターニングする工程と、前記第１の高電圧部分及び第２の高電圧部分内に前記トランジスタゲートを形成するために前記第１の導電層をパターニングする工程は同時に実行される、請求項１２に記載の方法。
【請求項１５】
前記メモリセルを前記作製する工程は、前記メモリセルのゲートを形成するために前記第１の導電層をパターニングする工程を含み、前記第１の高電圧部分及び第２の高電圧部分内に前記トランジスタゲートを形成するために前記第１の導電層を前記パターニングする工程は、前記メモリセルの前記ゲートを形成するために前記第１の導電層をパターニングする工程と同時に実行される、請求項１１に記載の方法。
【請求項１６】
前記保護マスクは窒化物層及び酸化物層を含む、請求項１１に記載の方法。
【請求項１７】
前記トランジスタゲートを前記形成する工程は、
高ｋ絶縁体を形成する工程と、
前記高ｋ絶縁体の上方にバリア層を形成する工程と、
前記バリア層の上方にポリシリコン層を形成する工程と、
前記高ｋ絶縁体、前記バリア層、及び前記ポリシリコン層をパターニングする工程とを備える、請求項１１に記載の方法。
【請求項１８】
前記第１の導電層はポリシリコンの層である、請求項１１に記載の方法。
【請求項１９】
前記作製する工程は、前記不揮発性メモリ部分内の第２の導電層内でインプラントを実行するときに前記第１の高電圧部分及び第２の高電圧部分ならびに前記論理部分の上の保護層を使用する工程を含んでなる、請求項１１に記載の方法。
【請求項２０】
前記メモリセルを作製する前に、
前記第１の高電圧部分及び第２の高電圧部分を露出させるために前記第１の導電層をパターニング及びエッチングする工程と、
前記不揮発性メモリ部分、前記第１の高電圧部分及び第２の高電圧部分、ならびに前記論理部分内に第２の酸化物を成長させる工程と、
前記第１の高電圧部分をマスキングする工程と、
前記第１の高電圧部分がマスキングされている間に前記不揮発性メモリ部分、前記第２の高電圧部分、及び前記論理部分から前記第２の酸化物をエッチングする工程と、
前記不揮発性メモリ部分、前記第１の高電圧部分及び第２の高電圧部分、ならびに前記論理部分内に第３の酸化物を成長させる工程と、
前記第１の高電圧部分及び前記第２の高電圧部分にマスクを設ける工程と、
前記第１の高電圧部分及び第２の高電圧部分にマスクを設けたままである間に、前記不揮発性メモリ部分及び前記論理部分内の前記第３の酸化物及び前記第１の導電層をエッチングする工程と、
前記不揮発性メモリ部分、前記第１の高電圧部分及び第２の高電圧部分、ならびに前記論理部分内に第４の酸化物を成長させる工程とをさらに備える、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して不揮発性メモリ（ＮＶＭ）セル及び他のトランジスタタイプに関し、より詳細には、不揮発性メモリセルを、高ｋ絶縁体及び金属ゲートを有する論理トランジスタならびに高電圧であるトランジスタと一体化することに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）と論理トランジスタとを一体化することは、電荷を蓄積する不揮発性メモリトランジスタ、及び、一般的に高速動作のために意図されている論理トランジスタに対して要件が異なることに起因して常に問題になっていた。電荷を蓄積する必要性は、ほとんどは、フローティングゲートを使用することによって対処されてきたが、ナノ結晶又は窒化物も用いられていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５６１４７４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これらの場合のいずれにおいても、この特有の層が必要であることによって、不揮発性メモリトランジスタと論理トランジスタとを一体化することが困難になる。特定のタイプの電荷蓄積層が、一体化を達成するのに利用可能である選択肢に大きな影響を及ぼす可能性もある。さらに複雑になるのが、論理トランジスタが高ｋ金属ゲートトランジスタ及び高電圧トランジスタであるときである。高ｋ絶縁体は一般的に、概して不揮発性メモリセル及び高電圧トランジスタにとって最良である高温に耐えることができない。さらに、高電圧トランジスタは一般的に、ゲート絶縁体のために相対的に厚い酸化物層を有し、これは、エッチングされると、それに応じて絶縁酸化物に陥凹が生じ、論理トランジスタチャネル領域の側壁表面が露出する可能性がある。トランジスタ領域側壁表面が露出することによって、トランジスタの閾値電圧を制御することが困難になり、したがって、これらのトランジスタの漏れ問題をもたらす。
【０００５】
したがって、上記で提起された問題のうちの１つ以上を改善する一体化を提供することが必要とされている。
【課題を解決するための手段】
【０００６】
一態様において、集積回路の不揮発性メモリ（ＮＶＭ）部分内の不揮発性メモリセルと集積回路の論理部分内の論理トランジスタとの一体化は、論理部分をマスキングしながら、電荷蓄積層を含む、不揮発性メモリ部分内の不揮発性メモリセルのゲート構造を形成することを含む。論理ゲートは、その後不揮発性メモリ部分内の側壁スペーサを形成するのに使用されるハードマスクを用いて不揮発性メモリ部分をマスキングしながら形成される。ソース／ドレインインプラントが、不揮発性メモリ及び論理部分内で同時に実行される。このことは、図面及び以下の記載を参照することによって、より良く理解される。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に応じた処理の一段階における不揮発性メモリ構造及び論理トランジスタ構造を有する半導体構造の断面図。
【図２】図１の後続の工程の処理を示す半導体構造の断面図。
【図３】図２の後続の工程の処理を示す半導体構造の断面図。
【図４】図３の後続の工程の処理を示す半導体構造の断面図。
【図５】図４の後続の工程の処理を示す半導体構造の断面図。
【図６】図５の後続の工程の処理を示す半導体構造の断面図。
【図７】第２の実施形態による処理の一工程を示す半導体構造の断面図。
【図８】図７の後続の工程の処理を示す半導体構造の断面図。
【図９】図８の後続の工程の処理を示す半導体構造の断面図。
【図１０】図９の後続の工程の処理を示す半導体構造の断面図。
【図１１】図１０の後続の工程の処理を示す半導体構造の断面図。
【図１２】図１１の後続の工程の処理を示す半導体構造の断面図。
【図１３】図１２の後続の工程の処理を示す半導体構造の断面図。
【図１４】図１３の後続の工程の処理を示す半導体構造の断面図。
【図１５】図１４の後続の工程の処理を示す半導体構造の断面図。
【図１６】図１５の後続の工程の処理を示す半導体構造の断面図。
【図１７】図１６の後続の工程の処理を示す半導体構造の断面図。
【図１８】図１７の後続の工程の処理を示す半導体構造の断面図。
【図１９】図１８の後続の工程の処理を示す半導体構造の断面図。
【発明を実施するための形態】
【０００８】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【０００９】
本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、及び上記の組み合わせのような、任意の半導体材料又は材料の組み合わせであることができる。酸化物層は、別途指摘しない限り、シリコン酸化物層を指す。同様に、窒化物層は、別途指摘しない限り、シリコン窒化物層を指す。
【００１０】
図１には、基板１２と、基板１２内の分離領域１４と、基板１２内の分離領域１６と、基板１２内の分離領域１８と、基板１２内の分離領域２０と、基板１２内の分離領域２２とを有する集積回路の半導体構造１０が示されている。分離領域１４と１６との間に不揮発性メモリ部分２４があり、分離領域１６と１８との間に第１の高電圧部分２６があり、分離領域１８と２０との間に第２の高電圧部分２８があり、分離領域２０と２２との間に論理部分３０がある。基板１２は、不揮発性メモリ部分２４内のウェル３２と、第１の高電圧部分２６及び第２の高電圧部分２８内のウェル３４と、論理部分３０内のウェル３６とを有する。ウェル３２、３４及び３６はＰ型ウェルであってもよく、基板１２はＰ型であってもよい。図示されていないが、Ｎ型ウェルも存在してもよい。
【００１１】
図２には、不揮発性メモリ部分２４内の基板１２上の酸化物層３８、第１の高電圧部分２６内の基板１２上の酸化物層４０、第２の高電圧部分２８内の基板１２上の酸化物層４２、論理部分３０内の基板１２上の酸化物層４４、分離領域１４，１６，１８，２０，２２ならびに酸化物層３８，４０，４２，４４上のポリシリコン層４６が成長された後の半導体構造１０が示されており、これらの酸化物層は相対的に薄く、約３０オングストローム厚であってもよい。酸化物層は、高品質になるように成長され、摂氏９００度又はさらにはそれ以上の温度において成長される。ポリシリコン層４６は約６００オングストローム厚であってもよい。
【００１２】
図３には、ポリシリコン層４６がパターニングされて、酸化物層３８、ならびに分離領域１４及び１６の一部の上にポリシリコン層４６の一部が残され、酸化物層４４、ならびに分離領域２０及び２２の一部の上にポリシリコン層４６の一部が残された後の半導体構造１０が示されている。このパターニングは、パターン化エッチングで一般であるように、フォトレジストをマスクとして使用する。
【００１３】
図４には、酸化物層４０及び４２が除去され、酸化物層４８及び５０が約１００オングストロームまで成長された後の半導体構造１０が示されている。酸化物層４０及び４２が薄いことによって、酸化物層４０及び４２を除去するエッチングに起因する分離領域１６，１８，２０に対する影響は最小限である。分離領域１６，１８，２０、ならびに分離領域１４，２２の深さは、約２５００オングストロームであってもよい。さらに、酸化物層４８及び５０の酸化物成長は、それらが成長される基板１２をいくらか消費する。これには、高電圧部分２６及び２８内の基板１２の上面が、高電圧部分２６及び２８と接合している分離領域１８、ならびに分離領域１６及び２０の一部とほぼ同一平面上にあるままであるという効果がある。酸化物４８及び５０が成長している間、酸化物層５２が、ポリシリコン層４６の、不揮発性メモリ部分２４内の部分上に成長され、酸化物層５４が、ポリシリコン層４６の、論理部分３０内の部分上に成長される。
【００１４】
図５には、酸化物層５０、５２及び５４のパターン化エッチングを実行した後の半導体構造１０が示されている。これは、第１の高電圧部分２６内に酸化物層４８を残す。
図６には、第２の高電圧部分２８内の基板１２の上面上に酸化物層６０が成長され、また、第１の高電圧部分２６内に追加の酸化物が成長されて、結果として、第１の高電圧部分２６の酸化物層４８よりも厚く、酸化物層６０よりも厚い酸化物層５８がもたらされた後の半導体構造１０が示されている。酸化物層６０は１２５オングストロームまで成長されてもよく、それによって、酸化物層５８の結果としての厚さは約２００オングストロームである。酸化物の成長速度は、厚さが増大するにつれて低減する。この酸化物成長によって、酸化物層５６及び６２も厚くなる。高電圧部分２６及び２８内の基板１２の上面がいくらか消費される。この酸化物成長の直前に、露出した酸化物をエッチングすることになる事前洗浄が行われる。この事前洗浄中、不揮発性メモリ部分２４内の基板１２の上面と一致する分離領域１４及び１６、ならびに、論理部分３０内の基板１２の上面と一致する分離領域２０及び２２は、ポリシリコン層４６の残った部分によって保護される。酸化物層５８が酸化物層６０よりも厚いことによって、第２の高電圧部分２８は、中電圧部分と考えられ得る。
【００１５】
図７には、パターン化エッチングが実行されて、酸化物層５６及び６２ならびにポリシリコン層４６の残った部分が除去された後の半導体構造１０が示されている。このエッチング中、第１の高電圧部分２６内の基板１２の上面と一致する分離領域１６及び１８、ならびに、第２の高電圧部分２８内の基板１２の上面と一致する分離領域１８及び２０は、フォトレジストマスクを使用して保護される。
【００１６】
図８には、パターン化エッチングが行われて、両方とも非常に薄く、約３０オングストロームのみの酸化物層３８及び４４が除去された後の半導体構造１０が示されている。その後、酸化物の成長が不揮発性メモリ部分２４、高電圧部分２６及び２８、ならびに論理部分３０上で実行される。その結果、両方とも約２６〜３２オングストローム厚の、不揮発性メモリ部分２４内の酸化物層６４及び論理部分３０内の酸化物層７０がもたらされる。これによって、高電圧部分２６及び２８内で酸化物がさらに１５〜２０オングストロームまで成長して、結果として第１の高電圧部分２６内の酸化物層６６及び第２の高電圧部分２８内の酸化物層６８がもたらされる。
【００１７】
図９には、不揮発性メモリ部分２４、高電圧部分２６及び２８、ならびに論理部分３０内にポリシリコン層７２が堆積されて、酸化物層６４，６６，６８，７０ならびに分離部分１４，１６，１８，２０，２２が被覆された後の半導体構造１０が示されている。ポリシリコン層７２は、約８００オングストローム厚であってもよい。
【００１８】
図１０には、高電圧部分２６及び２８ならびに論理部分３０の上にパターン化フォトレジスト層７４が形成されて、ポリシリコン層７２からドーピングポリシリコン層７８が形成されるようにインプラントが実行された後の半導体構造１０が示されている。これによって、ドーピングポリシリコン層７８からその後形成される制御ゲートが十分に導電性になることが保証される。
【００１９】
図１１には、ドーピングポリシリコン層７８がパターニングされて、ドーピングポリシリコン層７８の、分離領域１４に近い方の部分から第１の選択ゲートが形成され、ドーピングポリシリコン層７８の、分離領域１６に近い方の部分から第２の選択ゲートが形成された後の半導体構造１０が示されている。
【００２０】
図１２には、不揮発性メモリ部分２４、高電圧部分２６及び２８、ならびに論理部分３０内に電荷蓄積層８０が形成された後の半導体構造１０が示されている。電荷蓄積層８０は、下部酸化物８２、ナノ結晶８４を代表とする複数のナノ結晶、及び、ナノ結晶の間及び上にある上部酸化物８６から形成される。電荷蓄積層は、高電圧部分２６及び２８内ならびに論理部分３０内ではポリシリコン層７２の上にある。不揮発性メモリ部分２４内では、電荷蓄積層８０は、ドーピングポリシリコン層７８から形成された第１の選択ゲート及び第２の選択ゲートの上にあり、間にあり、それらのゲートの側壁に沿ったところにある。電荷蓄積層は、分離領域１４及び１６と、ドーピングポリシリコン層７８から形成された選択ゲートとの間の領域内の不揮発性メモリ２４部分においては基板１２の上にある。
【００２１】
図１３には、不揮発性メモリ部分２４、高電圧部分２６及び２８、ならびに論理部分３０内の電荷蓄積層８０の上にポリシリコン層８８が形成された後の半導体構造１０が示されている。
【００２２】
図１４には、ポリシリコン層８８及び電荷蓄積層８０のパターン化エッチングが実行されて、ポリシリコン層７８の第１の部分の上及びその右側に沿ったところにポリシリコン層８８の第１の部分を制御ゲートとして残し、ポリシリコン層７８の第２の部分の上及びその左側に沿ったところにポリシリコン層８８の第２の部分を制御ゲートとして残すことによって制御ゲートが形成された後の半導体構造１０が示されている。ポリシリコン層８８は、高電圧部分２６及び２８ならびに論理部分３０の上では除去される。ポリシリコン層８８の第１の部分はポリシリコン層７８の第１の部分から右に側方に延在し、ポリシリコン層８８の第２の部分はポリシリコン層７８の第２の部分から左に側方に延在する。電荷蓄積層８０は、ポリシリコン層７８及び８８の第１の部分の間とポリシリコン層７８及び８８の第２の部分の間にある。その結果、各々が、酸化物層６４の上の選択ゲート、電荷蓄積層の上の、電荷蓄積層が基板１２の上面上にある部分、選択ゲートの片側に沿った部分、及び、選択ゲートの上の、電荷蓄積層が選択ゲートと制御ゲートとの間にある部分を有する制御ゲートから成る２つのゲートスタックがもたらされる。
【００２３】
図１５には、ポリシリコン層７２のパターン化エッチングが実行されて、第１の高電圧部分２６内の、高電圧トランジスタのゲートとしての部分、及び、第２の高電圧部分２８内の、高電圧トランジスタのゲートとしての部分が残された後の半導体構造１０が示されている。酸化物層６６が第１の高電圧部分２６の高電圧トランジスタのゲート絶縁体であり、酸化物層６８が第２の高電圧部分２８の高電圧トランジスタのゲート絶縁体である。ポリシリコン層７２は論理部分３０の上ではそのままである。このように、不揮発性メモリ部分２４ならびに高電圧部分２６及び２８のゲート構造が完成される。
【００２４】
図１６には、酸化物層９０、窒化物層９２、及び酸化物層９４が堆積され、その後、パターニングされて、論理部分３０から酸化物層９０、窒化物層９２、酸化物層９４、及びポリシリコン層７２が除去された後の半導体構造１０が示されている。酸化物層９０は、拡張インプラントのためのマスクとして機能することになる側壁スペーサを形成するために選択される厚さを有する。その結果、ＮＶＭ部分２４ならびに高電圧部分２６及び２８のゲート構造は酸化物層９０、窒化物層９２、及び酸化物層９４によって保護され、論理部分３０は、酸化物層９４も除去する事前洗浄によって容易に除去される酸化物層７０のみを有することになる。
【００２５】
図１７には、高ｋ絶縁体９８、仕事関数金属１００、及びポリシリコン層であってもよい上側ゲート１０２を有するゲート構造９６が形成された後の半導体構造１０が示されている。これは、不揮発性メモリ部分２４、高電圧部分２６及び２８ならびに論理部分３０の完成されたゲート構造を示している。これらは、分離領域２０及び２２の、ウェル３６に隣接している部分に最小限にしか影響を与えないエッチングによって達成される。酸化物層７０が除去された後、図１７に示す結果に達するのに酸化物エッチングは必要とされない。図１に示す共面構造に始まって、ゲート構造９６を形成する前の、ウェル３６に隣接する分離領域２０及び２２と接するわずかな酸化物エッチングは、両方とも非常に薄く、論理部分３０内の基板１２の上面と分離領域２０及び２２の上面との間の共平面性にほとんど影響を及ぼさない酸化物層４４及び酸化物層７０を除去するものである。ゲート構造９６が形成された後、ゲートはすでに分離領域と交差しており、それによって、後続のエッチングは、あったとしても、分離領域と活性領域との間の共平面性からの大幅な逸脱を結果としてももたらすエッチングによって引き起こされるタイプの漏れに最小限の影響しか及ぼさないため、分離領域２０及び２２に影響を与え得る酸化物エッチングは最小限の影響しか及ぼさない。ウェル３２、３４、及び３６の、表面にある領域及び表面付近の領域は、活性領域と考えられ得る。
【００２６】
図１８には、図１７及び図１８に示すような酸化物層９０を使用して不揮発性メモリ部分２４ならびに高電圧部分２６及び２８のゲート構造の周囲に側壁スペーサが形成された後の半導体構造１０が示されている。酸化物層９０から側壁スペーサが形成される前に、ゲート構造９６の周囲の窒化物から成る側壁スペーサ１０４及び側壁スペーサ１０４の周囲の酸化物から成る側壁スペーサ１０６を形成するのに使用するために窒化物層及び酸化物層が堆積される。
【００２７】
図１９には、拡張インプラントが実行され、不揮発性メモリ部分２４、高電圧部分２６及び２８、ならびに論理部分３０のゲート構造の周囲に酸化物から成る側壁スペーサ１０８が形成され、ディープソース／ドレインインプラントが実行された後が示されている。これらのソース／ドレインインプラントは、十分に導電性のゲートを作成するのに有効である。その結果、不揮発性メモリ部分２４内のソース／ドレイン領域１１０、１１２、及び１１４、第１の高電圧部分２６内のソース／ドレイン領域１１５及び１１６、第２の高電圧部分２８内のソース／ドレイン領域１１８及び１２０、ならびに論理部分３０内のソース／ドレイン領域１２２及び１２４がもたらされる。
【００２８】
図１５に示す構造は、ゲート絶縁体のための高ｋ絶縁体及びゲート絶縁体の直上の金属を使用して形成されることになる論理トランジスタの周縁を画定する分離領域に最小限の影響しか及ぼさずに、様々な厚さの成長酸化物を有するゲートを含むゲートがどのように達成され得るかを示している。活性部と分離部との間の共平面性からの大きな逸脱を引き起こす可能性が最も高い酸化物は、この場合は、酸化物６６及び６８である、高電圧動作のための厚い酸化物を形成するためのものである。対応する酸化物は論理部分３０内には成長されなかった。これらの酸化物のエッチングも、論理部分３０の活性部／分離部接合面において阻害されなかった。
【００２９】
以上に、半導体デバイスを作成する方法が提供された。方法は、不揮発性メモリ（ＮＶＭ）部分、高電圧部分、中電圧部分、及び論理部分を有する基板を使用する工程を含む。方法は、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内の基板の主面上に第１の酸化物を成長させる工程をさらに含む。方法は、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内の第１の酸化物の上に第１の導電層を堆積する工程をさらに含む。方法は、高電圧部分及び中電圧部分を露出させるために、第１の導電層をパターニング及びエッチングする工程をさらに含む。方法は、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内に第２の酸化物を成長させる工程をさらに含む。方法は、高電圧部分をマスキングする工程をさらに含む。方法は、高電圧部分がマスキングされている間に、不揮発性メモリ部分、中電圧部分、及び論理部分から第２の酸化物をエッチングする工程をさらに含む。方法は、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内に第３の酸化物を成長させる工程をさらに含む。方法は、高電圧部分及び中電圧部分をマスキングする工程をさらに含む。方法は、高電圧部分及び中電圧部分がマスキングされたままにしながら、不揮発性メモリ部分及び論理部分内の第３の酸化物及び第１の導電層をエッチングする工程をさらに含む。方法は、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内に第４の酸化物を成長させる工程をさらに含む。方法は、不揮発性メモリ部分内に動作中に高電圧を必要とするメモリセルを作製する工程をさらに含み、作製する工程は、不揮発性メモリ部分内の第２の導電層内のインプラントを実行するときに、高電圧部分、中電圧部分、及び論理部分の上で保護層を使用する工程を含む。方法は、高電圧部分、中電圧部分、及び論理部分の上の保護層を除去する工程をさらに含む。方法は、高電圧部分及び中電圧部分内のトランジスタゲートをパターニングする工程をさらに含む。方法は、不揮発性メモリ部分、高電圧部分、及び中電圧部分内に保護マスクを堆積する工程をさらに含む。方法は、保護マスクが不揮発性メモリ部分、高電圧部分及び中電圧部分内にあるままである間に論理部分内に論理デバイスを形成する工程をさらに含む。方法は、メモリセルを作製する工程が、第２の導電層を注入し、第２の導電層及び第４の酸化物をパターニングすることによって選択ゲートを形成する工程と、選択ゲート、ならびに、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内の基板の上に電荷蓄積層を形成する工程と、不揮発性メモリ部分、高電圧部分、中電圧部分、及び論理部分内の電荷蓄積層の上に第３の導電層を堆積する工程と、不揮発性メモリ部分内の、電荷蓄積層の残った部分、及び、選択ゲートの一部の上に制御ゲートを形成し、高電圧部分、中電圧部分、及び論理部分内の電荷蓄積層及び第３の導電層を除去するために第３の導電層及び電荷蓄積層をパターニングする工程とをさらに含むことをさらに特徴としてもよい。方法は、ことをさらに特徴としてもよい。方法は、電荷蓄積層が、上部絶縁体層と下部絶縁体層との間の個別の蓄積素子、及び、上部絶縁体層と下部絶縁体層との間の連続した蓄積素子から成る群のうちの１つを含むことをさらに特徴としてもよい。方法は、保護層がフォトレジストを含むことをさらに特徴としてもよい。方法は、保護マスクが窒化物層及び酸化物層を含むことをさらに特徴としてもよい。方法は、論理デバイスを形成する工程が、論理部分の上に高ｋ絶縁体を形成する工程と、高ｋ絶縁体の上にバリア層を形成する工程と、バリア層をパターニングする工程とを含むことをさらに特徴としてもよい。方法は、論理デバイスを形成する工程が、バリア層の上にポリシリコン層を形成する工程と、ポリシリコン層及び高ｋ絶縁体をパターニングする工程であって、ポリシリコン層及び高ｋ絶縁体をパターニングする工程は、ゲートスタックを残すためにバリア層をパターニングする工程と並列される、パターニングする工程とをさらに含むことをさらに特徴としてもよい。方法は、メモリセルを作製する工程が、第３の導電層のためにポリシリコンの層を堆積する工程をさらに含むことをさらに特徴としてもよい。方法は、第２の酸化物が、不揮発性メモリ部分及び論理部分内の第１の導電層上に成長されることをさらに特徴としてもよい。
【００３０】
不揮発性メモリ（ＮＶＭ）部分、第１の高電圧部分、第２の高電圧部分及び論理部分を有する基板を使用して半導体構造を作成する方法も開示される。方法は、不揮発性メモリ部分、第１の高電圧部分、第２の高電圧部分及び論理部分内の基板の主面上の酸化物層の上に第１の導電層を形成する工程を含む。方法は、第１の導電層が第１の高電圧部分及び第２の高電圧部分ならびに論理部分内にあるままである間に、不揮発性メモリ部分内にメモリセルを作製する工程をさらに含む。方法は、第１の高電圧部分及び第２の高電圧部分内にトランジスタゲートを形成するために第１の導電層をパターニングする工程をさらに含む。方法は、不揮発性メモリ部分ならびに第１の高電圧部分及び第２の高電圧部分の上に保護マスクを形成する工程をさらに含む。方法は、保護マスクが不揮発性メモリ部分ならびに第１の高電圧部分及び第２の高電圧部分内にあるままである間に論理部分内にトランジスタゲートを形成する工程をさらに含む。方法は、メモリセルを作製する工程が、第１の導電層の一部分を注入し、第１の導電層をパターニングすることによって選択ゲートを形成する工程と、選択ゲート、ならびに、不揮発性メモリ部分、ならびに第１の電圧部分及び第２の電圧部分、ならびに論理部分内の基板の上に電荷蓄積層を形成する工程と、不揮発性メモリ部分、第１の高電圧部分及び第２の高電圧部分、ならびに論理部分内の電荷蓄積層の上に第２の導電層を堆積する工程と、不揮発性メモリ部分内の、電荷蓄積層の残った部分、及び、選択ゲートの一部の上に制御ゲートを形成し、第１の高電圧部分及び第２の高電圧部分ならびに論理部分内の電荷蓄積層及び第２の導電層を除去するために第２の導電層及び電荷蓄積層をパターニングする工程とをさらに含むことをさらに特徴としてもよい。方法は、電荷蓄積層が、上部絶縁体層と下部絶縁体層との間の個別の蓄積素子、及び、上部絶縁体層と下部絶縁体層との間の連続した蓄積素子から成る群のうちの１つを含むことをさらに特徴としてもよい。方法は、メモリセルを作製する工程のための第１の導電層をパターニングする工程と、第１の高電圧部分及び第２の高電圧部分内にトランジスタゲートを形成するために第１の導電層をパターニングする工程が同時に実行されることをさらに特徴としてもよい。方法は、メモリセルを作製する工程が、メモリセルのゲートを形成するために第１の導電層をパターニングする工程を含み、第１の高電圧部分及び第２の高電圧部分内にトランジスタゲートを形成するために第１の導電層をパターニングする工程が、メモリセルのゲートを形成するために第１の導電層をパターニングする工程と同時に実行されることをさらに特徴としてもよい。方法は、保護マスクが窒化物層及び酸化物層を含むことをさらに特徴としてもよい。方法は、トランジスタゲートを形成する工程が、高ｋ絶縁体を形成する工程と、高ｋ絶縁体の上にバリア層を形成する工程と、バリア層の上にポリシリコン層を形成する工程と、高ｋ絶縁体、バリア層、及びポリシリコン層をパターニングする工程とを含むことをさらに特徴としてもよい。方法は、第１の導電層がポリシリコンの層であることをさらに特徴としてもよい。方法は、作製する工程が、不揮発性メモリ部分内の第２の導電層内でインプラントを実行するときに第１の高電圧部分及び第２の高電圧部分ならびに論理部分の上の保護層を使用する工程を含むことをさらに特徴としてもよい。方法は、メモリセルを作製する前に、第１の高電圧部分及び第２の高電圧部分を露出させるために第１の導電層をパターニング及びエッチングする工程と、不揮発性メモリ部分、第１の高電圧部分及び第２の高電圧部分、ならびに論理部分内に第２の酸化物を成長させる工程と、第１の高電圧部分をマスキングする工程と、第１の高電圧部分がマスキングされている間に不揮発性メモリ部分、第２の高電圧部分、及び論理部分から第２の酸化物をエッチングする工程と、不揮発性メモリ部分、第１の高電圧部分及び第２の高電圧部分、ならびに論理部分内に第３の酸化物を成長させる工程と、第１の高電圧部分及び第２の高電圧部分をマスキングする工程と、第１の高電圧部分及び第２の高電圧部分がマスキングされたままである間に、不揮発性メモリ部分及び論理部分内の第３の酸化物及び第１の導電層をエッチングする工程と、不揮発性メモリ部分、第１の高電圧部分及び第２の高電圧部分、ならびに論理部分内に第４の酸化物を成長させる工程とをさらに含んでもよい。
【００３１】
その上、本明細書及び特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示又は他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００３２】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変及び変更を為すことができる。たとえば、さらなるレベルの高電圧ならびに異なるウェル型及び対応するトランジスタ型のような、異なる又は追加の型の活性領域が使用されてもよい。したがって、本明細書及び図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、又は問題に対する解決策も、任意の又はすべての請求項の重要な、必要とされる、又は基本的な特徴又は要素として解釈されるようには意図されていない。
【００３３】
さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つ又は２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」及び「１つ以上」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上」又は「少なくとも１つの」及び「１つの（“ａ”ｏｒ“ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
【００３４】
別途記載されない限り、「第１の」及び「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的な又は他の優先順位付けを示すようには意図されていない。
【図１】
2015037191.tif 000003
【図２】
2015037191.tif 000004
【図３】
2015037191.tif 000005
【図４】
2015037191.tif 000006
【図５】
2015037191.tif 000007
【図６】
2015037191.tif 000008
【図７】
2015037191.tif 000009
【図８】
2015037191.tif 000010
【図９】
2015037191.tif 000011
【図１０】
2015037191.tif 000012
【図１１】
2015037191.tif 000013
【図１２】
2015037191.tif 000014
【図１３】
2015037191.tif 000015
【図１４】
2015037191.tif 000016
【図１５】
2015037191.tif 000017
【図１６】
2015037191.tif 000018
【図１７】
2015037191.tif 000019
【図１８】
2015037191.tif 000020
【図１９】
2015037191.tif 000021