(57)【要約】【課題】実施形態は、３次元構造のメモリセルアレイの動作を安定化し、その特性および信頼性を向上させた不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、下地層に対して平行な平面内において第１の方向に並設された負数の積層電極であって、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、前記複数の積層電極のそれぞれを前記第１方向および前記第２方向に直交する第３方向に貫通する複数の半導体層と、前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、を備える。さらに、隣り合う前記積層電極の間に設けられた絶縁体と、前記隣り合う積層電極の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する連結部と、を備える。そして、前記半導体層の前記下地層側の端は、前記連結部と前記下地層との間に位置する。【選択図】図１
2015028988.tif 000002
【特許請求の範囲】
【請求項１】
下地層に対して平行な平面内において第１の方向に並設された複数の積層電極であって、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、
前記第１方向および前記第２方向に直交する第３方向に前記複数の積層電極のそれぞれを貫通する複数の半導体層と、
前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、
前記複数の積層電極のうちの隣り合う２つの積層電極の間に設けられた絶縁体と、
前記下地層と前記積層電極との間に設けられ、前記隣り合う積層電極の一方を貫く前記複数の半導体層のうちの１つと、他方を貫く前記複数の半導体層のうちの１つと、を電気的に接続する連結部と、
を備え、
前記半導体層の前記下地層側の端は、前記連結部と前記下地層との間に位置する不揮発性記憶装置。
【請求項２】
前記絶縁体の前記下地層側の端は、前記連結部と前記下地層の間に位置する請求項１記載の不揮発性記憶装置。
【請求項３】
前記絶縁体の前記第１方向の幅は、前記メモリ膜の厚さの２倍未満であり、
前記絶縁体は、前記メモリ膜と同じ材料を含む請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記下地層と前記積層電極との間に設けられ、前記連結部を覆う導電層と、
前記導電層と前記下地層との間に設けられ、前記下地層に対してエッチングの選択性を有するバリア層と、
をさらに備えた請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記半導体層の前記端は、前記バリア層の近傍に位置し、
前記絶縁体の前記下地層側の端は、前記バリア層に接する請求項４記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける微細化技術により実現される。また、不揮発性記憶装置のさらなる大容量化のために、３次元構造のメモリセルアレイの開発が必要である。しかしながら、３次元構造の高度な微細化に伴い、メモリセルアレイの動作が不安定になる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０４４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、３次元構造のメモリセルアレイの動作を安定化し、その特性および信頼性を向上させた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、下地層に対して平行な平面内において第１の方向に並設された複数の積層電極であって、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、前記複数の積層電極のそれぞれを前記第１方向および前記第２方向に直交する第３方向に貫通する複数の半導体層と、前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、を備える。さらに、前記複数の積層電極のうちの隣り合う２つの積層電極の間に設けられた絶縁体と、前記下地層と前記積層電極との間に設けられ、前記隣り合う積層電極の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する連結部と、を備える。そして、前記半導体層の前記下地層側の端は、前記連結部と前記下地層との間に位置する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を表す模式断面図。
【図２】第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図。
【図３】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】図７に続く製造過程を表す模式断面図。
【図９】第２実施形態に係る不揮発性記憶装置を表す模式断面図。
【図１０】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１１】図１０に続く製造過程を表す模式断面図。
【図１２】図１１に続く製造過程を表す模式断面図。
【図１３】図１２に続く製造過程を表す模式断面図。
【図１４】図１３に続く製造過程を表す模式断面図。
【図１５】第３実施形態に係る不揮発性記憶装置を表す模式断面図。
【図１６】第３実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１７】図１６に続く製造過程を表す模式断面図。
【図１８】図１７に続く製造過程を表す模式断面図。
【図１９】図１８に続く製造過程を表す模式断面図。
【図２０】図１９に続く製造過程を表す模式断面図。
【図２１】図２０に続く製造過程を表す模式断面図。
【図２２】第４実施形態に係る不揮発性記憶装置を表す模式断面図。
【図２３】第４実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図２４】図２３に続く製造過程を表す模式断面図。
【図２５】図２４に続く製造過程を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る不揮発性記憶装置１００を表す模式断面図である。  
図２は、第１実施形態に係る不揮発性記憶装置１００を模式的に表す斜視図である。  不揮発性記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、３次元構造のメモリセルアレイ１を備える。
【０００９】
以下の説明では、図１および図２中に示すＸ方向（第１方向）、Ｙ方向（第２方向）およびＺ方向（第３方向）を用いて各構成要素の配置および形状を説明する。Ｚ方向は、Ｘ方向およびＹ方向を含むＸ−Ｙ平面に対して垂直である。なお、Ｚ方向を上方、その反対の−Ｚ方向を下方として説明することがある。
【００１０】
図１は、メモリセルアレイ１のワードラインに直交する断面を表している。同図に表すように、メモリセルアレイ１は、下地層（例えば、基板１０）の上に設けられた導電層１５と、導電層１５の上に設けられた複数の積層電極２０と、を備える。
【００１１】
図２に表すように、複数の積層電極２０は、下地層に対して平行なＸ−Ｙ平面内において、Ｘ方向に並設される。また、複数の積層電極２０のそれぞれは、Ｘ方向に直交するＹ方向に延在する。
【００１２】
下地層（以下、基板１０）は、例えば、シリコン基板である。導電層１５は、例えば、基板１０の上に層間絶縁膜１３を介して設けられる。基板１０は、例えば、メモリセルアレイ１を駆動する周辺回路を含んでも良い。
【００１３】
積層電極２０は、Ｚ方向に積層された複数の電極層（以下、ワードライン２１）と、それぞれのワードライン２１の間に設けられた絶縁層２３と、を含む。複数の積層電極２０のうちの隣り合う２つの積層電極２０の間には、絶縁体４０が設けられる。そして、ワードライン２１は、絶縁体４０に接する端部２１ａにシリサイドを含む。
【００１４】
メモリセルアレイ１は、複数の半導体層３０と、メモリ膜３３と、連結部５０と、をさらに備える。複数の半導体層３０は、複数の積層電極２０のそれぞれをＺ方向に貫通する。メモリ膜３３は、複数の半導体層３０のそれぞれと、積層電極２０と、の間に設けられる。連結部５０は、基板１０と積層電極２０との間に設けられ、隣り合う積層電極２０の一方を貫く複数の半導体層３０のうちの１つ（半導体層３０ａ）と、他方を貫く複数の半導体層３０のうちの１つ（半導体層３０ｂ）と、を電気的に接続する。そして、半導体層３０の下地層側の端は、連結部５０と下地層との間に位置する。
【００１５】
以下の説明では、半導体層３０ａと半導体層３０ｂとを区別して説明する場合と、半導体層３０ａと半導体層３０ｂとを総称して半導体層３０と表現する場合がある。他の構成要素についても同様である。
【００１６】
メモリ膜３３は、例えば、シリコン酸化膜およびシリコン窒化膜を含む多層膜である。メモリ膜３３は、例えば、半導体層３０から注入された電荷を保持する。そして、ワードライン２１と、半導体層３０と、の間にメモリセルＭＣを形成する。メモリセルＭＣは、それぞれの半導体層３０において、その延在方向に沿って複数設けられる。
【００１７】
メモリセルアレイ１は、積層電極２０の上に設けられた制御電極（以下、選択ゲート電極３５）をさらに備える。選択ゲート電極３５は、例えば、メモリ膜３３を介して半導体層３０に向き合う。そして、選択ゲート電極３５は、複数の半導体層３０のそれぞれの電気的な導通をオンオフ制御する。すなわち、メモリ膜３３は、選択トランジスタＳＧのゲート絶縁膜としても機能する。
【００１８】
メモリセルアレイ１の上には、配線層６０が設けられる。配線層６０は、ビット線６１（第１配線）と、ソース線６３（第２配線）と、を含む。ビット線６１は、隣り合う積層電極２０の一方を貫く半導体層３０ａにコンタクトプラグ６５を介して電気的に接続される。ソース線６３は、隣り合う積層電極２０の他方を貫く半導体層３０ｂにコンタクトプラグ６７を介して電気的に接続される。
【００１９】
このように、半導体層３０ａおよび３０ｂは、連結部５０を介して電気的に接続されたＮＡＮＤストリング７０を形成する。ＮＡＮＤストリング７０は、半導体層３０ａおよび３０ｂのそれぞれに設けられた複数のメモリセルＭＣと、その両側に設けられた選択トランジスタＳＧと、を含む。そして、メモリセルアレイ１は、Ｘ方向およびＹ方向にそれぞれ並設された複数のＮＡＮＤストリングス７０を含む３次元構造を有する。
【００２０】
次に、図３（ａ）〜図８（ｂ）を参照して、不揮発性記憶装置１００の製造方法を説明する。図３（ａ）〜図８（ｂ）は、第１実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。以下の説明では、メモリセルが形成される過程の基板１０をウェーハと称する場合がある。
【００２１】
図３（ａ）に表すように、層間絶縁膜１３の上に設けられた導電層１５に溝５１を形成する（図１参照）。具体的には、例えば、フォトリソグラフィにより導電層１５の上にエッチングマスク（図示しない）を形成する。続いて、導電層１５を選択的にエッチングし、連結部５０に相当する深さの溝５１を形成する。導電層１５は、例えば、多結晶シリコンを含む。
【００２２】
次に、図３（ｂ）に表すように、溝５１の内部に犠牲膜５３を埋め込む。例えば、導電層１５の上に、溝５１の深さよりも厚いシリコン窒化膜を形成する。続いて、シリコン窒化膜をエッチバックし、隣り合う溝５１の間に導電層１５を露出させる。これにより、溝５１の内部にシリコン窒化膜（犠牲膜５３）を形成することができる。
【００２３】
次に、図３（ｃ）に表すように、導電層１５および犠牲膜５３の上に、絶縁層２５、積層体１２０および絶縁層２７を形成する。積層体１２０は、絶縁層２５の上に交互に積層された導電層２２と絶縁層２３とを含む。この例では、導電層２２の積層数を４層として表しているが、より多層の導電層２２を形成することが好ましい。
【００２４】
導電層２２は、例えば、多結晶シリコン層である。絶縁層２３は、例えば、シリコン酸化膜である。そして、絶縁層２３は、隣接する導電層２２の間に印加される電圧に対し、その間の絶縁耐圧を維持できる厚さに形成する。絶縁層２５は、連結部５０と、積層電極２０と、の間の絶縁耐圧を維持できる厚さに形成する。また、絶縁層２５は、導電層２２および絶縁層２３のエッチング過程において、バリア層として機能することが望ましい。
【００２５】
絶縁層２５には、導電層２２および絶縁層２３に対してエッチングの選択性を有する材料を用いる。すなわち、導電層２２および絶縁層２３のエッチング過程において、絶縁層２５のエッチング速度は、導電層２２のエッチング速度および絶縁層２３のエッチング速度よりも遅い。または、絶縁層２５は、エッチングされない。絶縁層２５には、例えば、酸化タンタルなどの金属酸化物を用いる。
【００２６】
絶縁層２７は、例えば、シリコン酸化膜を含み、その上に設けられる選択ゲート電極３５と、積層電極２０と、の間に印加される電圧に対し、その間の絶縁耐圧を維持できる厚さに形成する。
【００２７】
次に、図４（ａ）に表すように、犠牲膜５３の直上において、導電層２２を分断する溝（以下、スリット４１）を形成する。スリット４１は、例えば、Ｙ方向に延在し、導電層２２をストライプ状のワードライン２１に分断する。
【００２８】
スリット４１は、絶縁層２７の上面から絶縁層２５に至る深さに形成される。すなわち、絶縁層２５は、バリア層として機能し、スリット４１が犠牲膜５３を分断することを防ぐ。
【００２９】
次に、図４（ｂ）に表すように、スリット４１の内部に犠牲膜４３を形成する。犠牲膜４３は、例えば、シリコン窒化膜である。例えば、スリット４１の内部を埋め込み、絶縁層２７の上面を覆うシリコン窒化膜をウェーハ上に形成する。続いて、スリット４１の内部を埋め込んだ部分を残すようにシリコン窒化膜をエッチバックし、絶縁層２７の上に形成された部分を除去する。
【００３０】
次に、図５（ａ）に表すように、導電層３４および絶縁層２９を絶縁層２７の上に形成する。導電層３４は、例えば、多結晶シリコン層である。絶縁層２９は、導電層３４を保護するために、その上に形成される。絶縁層２９は、例えば、シリコン酸化膜を含む。
【００３１】
続いて、絶縁層２９の上面から導電層１５に至る深さのメモリホール３７ａおよび３７ｂを形成する。メモリホール３７ａおよび３７ｂの基板１０の側の端３７ｅは、基板１０と、犠牲膜５３と、の間に位置する（図１参照）。例えば、メモリホール３７ａおよび３７ｂは、絶縁層２５および犠牲膜５３を貫通し導電層１５に至る。また、メモリホール３７ａおよび３７ｂは、導電層１５を貫通し層間絶縁膜１３に達する深さに形成しても良い。
【００３２】
次に、図５（ｂ）に表すように、メモリホール３７ａおよび３７ｂを介して犠牲膜５３をエッチングし、メモリホール３７ａとメモリホール３７ｂを連通させる溝５１を再生する。
【００３３】
次に、図６（ａ）に表すように、メモリホール３７ａの内面、メモリホール３７ｂの内面、および、溝５１の内面にメモリ膜３３を形成する。メモリ膜３３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。メモリ膜３３は、例えば、ワードライン２１の側からブロック膜、チャージ膜、ゲート酸化膜を含む。ブロック膜は、例えば、絶縁性の金属酸化膜を含む。チャージ膜は、例えば、シリコン窒化膜であり、ゲート酸化膜は、例えば、シリコン酸化膜である。
【００３４】
続いて、図６（ｂ）に表すように、メモリ膜３３の上に半導体層３０を形成する。メモリホール３７ａおよび３７ｂの内面には、半導体層３０ａおよび３０ｂがそれぞれ形成される。半導体層３０ａおよび３０ｂは、メモリホール３７ａおよび３７ｂの内部を閉塞させても良いし、中心に空洞を有する中空構造であっても良い。
【００３５】
溝５１の内面には、連結部５０のコア部３０ｃが形成される。連結部５０は、例えば、コア部３０ｃと、コア部３０ｃを覆う絶縁膜（以下、メモリ膜３３ａ）と、を有する。コア部３０ｃは、例えば、半導体層３０ａおよび３０ｂと同時に形成される多結晶シリコン層であり、半導体層３０ａと半導体層３０ｂとを電気的に接続する。コア部３０ｃは、溝５１の内部を埋め込んだ構造でも良いし、中空構造であっても良い。
【００３６】
この例では、コア部３０ｃを覆うメモリ膜３３ａは、メモリ膜３３の一部であり、メモリ膜３３と同じ材料を含む。また、メモリ膜３３ａは、例えば、ゲート絶縁膜として機能する厚さに形成される。そして、メモリ膜３３ａを介してコア部３０ｃに向き合う導電層１５は、バックゲートとして機能する。すなわち、導電層１５に電圧を印加することによりメモリ膜３３ａとコア部３０ｃとの界面に蓄積チャネルを形成し、連結部５０の抵抗を低減することができる。
【００３７】
次に、図７（ａ）に表すように、溝４５を形成し、積層電極２０の上に形成された導電層３４を分断する。溝４５は、Ｙ方向に延在し、導電層３４をストライプ状の選択ゲート電極３５に分断する（図２参照）。溝４５は、半導体層３０ａと半導体層３０ｂとの間、および、隣り合う半導体層３０ｂの間に形成される。そして、半導体層３０ａと半導体層３０ｂとの間において、犠牲膜４３に連通する。
【００３８】
続いて、図７（ｂ）に表すように、溝４５を介して犠牲膜４３を選択的に除去し、スリット４１を再生する。犠牲膜４３は、例えば、シリコン窒化膜であり、多結晶シリコンを含むワードライン２１および選択ゲート電極３５、シリコン酸化膜を含む絶縁層２３、２７および２９、バリア層である絶縁層２５に対してエッチングの選択性を有する。すなわち、犠牲膜４３のエッチング速度が他の部分よりも速い。もしくは、犠牲膜４３をエッチングし、且つ、他の部分をエッチングしない条件を選択することが可能である。
【００３９】
次に、図８（ａ）に表すように、溝４５の内面に露出した選択ゲート電極３５の端部３５ａ、および、スリット４１の内面に露出したワードライン２１の端部２１ａをシリサイド化する。例えば、溝４５の内面およびスリット４１の内面にＣＶＤ法を用いてニッケル（Ｎｉ）膜、コバルト（Ｃｏ）膜などの金属膜を形成する。続いて、金属膜が形成されたウェーハを熱処理し、選択ゲート電極３５の端部３５ａ、および、ワードライン２１の端部２１ａをシリサイド化する。さらに、溝４５の内面に露出した絶縁層２７および２９、スリット４１の内面に露出した絶縁層２３および２５の端に形成された金属膜を除去する。
【００４０】
続いて、図８（ｂ）に表すように、スリット４１および溝４５の内部に絶縁体４０を形成する。絶縁体４０は、スリット４１の内部を埋め込んだ部分４０ａ、および、溝４５を埋め込んだ部分４０ｂを含む。
【００４１】
絶縁体４０は、例えば、ＣＶＤ法を用いて形成されるシリコン酸化膜である。例えば、ワードライン２１および選択ゲート電極３５のそれぞれの端部をシリサイド化したウェーハの上にシリコン酸化膜を形成する。そして、スリット４１および溝４５を埋め込んだ部分を残してシリコン酸化膜をエッチバックし、絶縁体４０を形成する。
【００４２】
このように、ワードライン２１の絶縁体４０に接する端部２１ａ、および、選択ゲート電極３５の絶縁体４０に接する端部３５ａは、シリサイドを含み、それぞれの抵抗を低減する。
【００４３】
さらに、絶縁層２９の上に配線層６０を形成し、不揮発性記憶装置１００を完成させる。配線層６０は、ビット線６１と、ソース線６３と、層間絶縁膜６９と、を含む多層配線である（図１参照）。
【００４４】
本実施形態では、半導体層３０の基板側の端が連結部５０と基板１０との間に位置するように設けられる。これにより、導電層１５が、絶縁膜（メモリ膜３３）を介して半導体層３０およびコア部３０ｃに向き合う面積を広くすることができる。その結果、バックゲートとして機能する導電層１５の動作を安定させ、メモリセルアレイ１の信頼性を向上させることができる。
【００４５】
［第２実施形態］  
図９は、第２実施形態に係る不揮発性記憶装置２００を表す模式断面図である。不揮発性記憶装置２００は、３次元構造のメモリセルアレイ２を備える。図９は、メモリセルアレイ２のワードライン２１に直交する断面を表している。
【００４６】
図９に表すように、メモリセルアレイ２は、基板１０の上に設けられた導電層１５と、導電層１５の上に設けられた複数の積層電極２０と、を備える。積層電極２０は、Ｚ方向に積層された複数のワードライン２１と、それぞれのワードライン２１の間に設けられた絶縁層２３と、を含む。
【００４７】
基板１０は、例えば、シリコン基板である。導電層１５は、例えば、基板１０の上に層間絶縁膜１３を介して設けられる。基板１０は、例えば、メモリセルアレイ２を駆動する周辺回路を含んでも良い。
【００４８】
メモリセルアレイ２は、複数の半導体層３０と、メモリ膜３３と、絶縁体（メモリ膜３３ｃ）と、連結部５０と、をさらに備える。  
複数の半導体層３０は、複数の積層電極２０のそれぞれをＺ方向に貫通する。メモリ膜３３は、複数の半導体層３０のそれぞれと、積層電極２０と、の間に設けられる。メモリ膜３３ｃは、複数の積層電極２０のうちの隣り合う２つの積層電極２０の間に設けられる。連結部５０は、基板１０と積層電極２０との間に設けられ、隣り合う積層電極２０の一方を貫く複数の半導体層３０のうちの１つ（半導体層３０ａ）と、他方を貫く複数の半導体層３０のうちの１つ（半導体層３０ｂ）と、を電気的に接続する。
【００４９】
そして、半導体層３０の基板１０の側の端は、連結部５０と基板１０との間に位置する。すなわち、半導体層３０の基板側の端は、導電層１５の中に位置しても良いし、半導体層３０は、導電層１５を貫通しても良い。
【００５０】
さらに、本実施形態では、メモリ膜３３ｃの基板１０の側の端も、連結部５０と基板１０との間に位置する。メモリ膜３３ｃの基板側の端は、導電層１５の中に位置しても良いし、メモリ膜３３ｃは、導電層１５を部分的に分断しても良い。導電層１５は、メモリセルアレイ２の周辺部において一体につながり同電位に保持される。
【００５１】
また、導電層１５と積層電極２０との間には、バリア層（絶縁層２５）が設けられない。例えば、導電層１５と積層電極２０との間には、絶縁層２３が設けられる。そして、本実施形態では、導電層１５と基板１０との間に、バリア層７３を設けることが好ましい。
【００５２】
バリア層７３は、導電層１５に対しエッチングの選択性を有する。例えば、メモリホール３７およびスリット４１の形成時に、それぞれエッチングストップ層として機能する。バリア層７３には、例えば、金属酸化膜を用いることができる。バリア層７３は、導電層もしくは非導電層のいずれであっても良い。
【００５３】
次に、図１０（ａ）〜図１４（ｂ）を参照して、不揮発性記憶装置２００の製造方法を説明する。図１０（ａ）〜図１４（ｂ）は、第２実施形態に係る不揮発性記憶装置２００の製造過程を表す模式断面図である。
【００５４】
図１０（ａ）は、積層体１２０をスリット４１により分断し、積層電極２０を形成した断面を表す模式図である。本実施形態においても、図３（ａ）〜図３（ｃ）に表す製造過程を通して、導電層１５に犠牲膜５３を埋め込む。さらに、導電層１５の上に絶縁層２３を介して積層体１２０および絶縁層２７を形成する。図示しない基板１０と、導電層１５の間には、バリア層７３が設けられる。
【００５５】
スリット４１は、Ｙ方向に延在し、積層体１２０をストライプ状に分断する。また、スリット４１は犠牲膜５３を分断し、基板側の端が犠牲膜５３とバリア層７３との間に位置するように形成される。
【００５６】
スリット４１は、例えば、バリア層７３に連通するように形成しても良い。バリア層７３は、導電層１５、犠牲膜５３、絶縁層２３、積層体１２０および絶縁層２７に対してエッチングの選択性を有する。そして、スリット４１のエッチングの進行を停止させることができる。
【００５７】
続いて、図１０（ｂ）に表すように、スリット４１の内部に犠牲膜４３を形成する。犠牲膜４３は、例えば、シリコン窒化膜である。例えば、ウェーハ上にスリット４１の内部を埋め込み、絶縁層２７の上面を覆うシリコン窒化膜を形成する。続いて、絶縁層２７の上に形成された部分を除去し、スリット４１の内部を埋め込んだ部分を残すようにシリコン窒化膜をエッチバックする。
【００５８】
次に、図１１（ａ）に表すように、導電層３４および絶縁層２９を絶縁層２７の上に形成する。導電層３４は、例えば、多結晶シリコン層である。絶縁層２９は、例えば、シリコン酸化膜を含む。
【００５９】
続いて、絶縁層２９の上面から導電層１５に至る深さのメモリホール３７ａおよび３７ｂを形成する。メモリホール３７ａおよび３７ｂの基板１０の側の端３７ｅは、バリア層７３と、犠牲膜５３と、の間に位置する。例えば、メモリホール３７ａおよび３７ｂは、絶縁層２５および犠牲膜５３を貫通し導電層１５に至る。
【００６０】
メモリホール３７ａおよび３７ｂは、バリア層７３に連通しても良い。すなわち、バリア層７３は、エッチングストップ層として機能し、メモリホール３７の深さのバラツキを抑える。
【００６１】
次に、図１１（ｂ）に表すように、メモリホール３７ａおよび３７ｂを介して犠牲膜４３および５３をエッチングする。これにより、メモリホール３７ａとメモリホール３７ｂを連通させる溝５１、および、スリット４１を再生する。
【００６２】
次に、図１２（ａ）および図１２（ｂ）に表すように、メモリホール３７ａの内面、メモリホール３７ｂの内面、溝５１の内面、および、スリット４１の内部にメモリ膜３３を形成する。
【００６３】
図１２（ａ）は、図１２（ｂ）に示す１２Ａ−１２Ａ線に沿った断面である。図１２（ｂ）は、ワードライン２１に直交する断面である。以下、図１３および１４において同じ。
【００６４】
図１２（ａ）に表すように、メモリ膜３３は、メモリホール３７ａおよび３７ｂのそれぞれの内面を覆う。また、メモリ膜３３は、スリット４１の内部を閉塞させるように形成される。すなわち、スリット４１のＸ方向の幅は、例えば、その内部に形成されるメモリ膜３３ｃの膜厚の２倍以下である。
【００６５】
また、図１２（ｂ）に表すように、溝５１とバリア層７３の間に形成されたスリット４１も、メモリ膜３３ｃにより閉塞される。スリット４１を閉塞させるメモリ膜３３ｃの基板側の端３３ｅは、例えば、バリア層７３に接触しても良い。
【００６６】
続いて、図１３（ａ）および図１３（ｂ）に表すように、メモリ膜３３の上に半導体層３０を形成する。メモリホール３７ａおよび３７ｂの内面には、半導体層３０ａおよび３０ｂがそれぞれ形成される。半導体層３０ａおよび３０ｂは、メモリホール３７ａおよび３７ｂの内部を閉塞させても良いし、中心に空洞を有する中空構造であっても良い。
【００６７】
溝５１の内面には、連結部５０のコア部３０ｃが形成される。連結部５０は、例えば、コア部３０ｃと、コア部３０ｃを覆うメモリ膜３３ａと、を有する。そして、導電層１５は、連結部５０の下面および側面を覆う。
【００６８】
コア部３０ｃは、例えば、多結晶シリコン層であり、半導体層３０ａおよび３０ｂと同時に形成される。コア部３０ｃは、半導体層３０ａと半導体層３０ｂを電気的に接続する。また、コア部３０ｃは、溝５１の内部を閉塞させた構造でも良いし、中空構造であっても良い。一方、スリット４１の内部は、メモリ膜３３ｃにより閉塞されているため、そこに半導体層は形成されない。
【００６９】
また、半導体層３０の基板側の端３０ｅにおいて、メモリ膜３３がバリア層７３に接しても良い。すなわち、半導体層３０の基板側の端３０ｅは、メモリ膜３３を介したバリア層７３の近傍に位置しても良い。
【００７０】
次に、図１４（ａ）および図１４（ｂ）に表すように、積層電極２０の上に形成された導電層３４を分断する溝４５を形成する。溝４５は、Ｙ方向に延在し、導電層３４をストライプ状の選択ゲート電極３５に分断する。溝４５は、半導体層３０ａと半導体層３０ｂとの間、および、隣り合う半導体層３０ｂの間に形成される。そして、半導体層３０ａと半導体層３０ｂとの間において、メモリ膜３３ｃに連通する。
【００７１】
続いて、溝４５の内部に絶縁体４６を形成する。絶縁体４６は、例えば、ＣＶＤ法を用いて形成されるシリコン酸化膜である。例えば、溝４５を埋め込む厚さのシリコン酸化膜をウェーハ上に形成する。そして、溝４５を埋め込んだ部分を残してシリコン酸化膜をエッチバックし、絶縁体４６を形成する。さらに、図９に表すように、絶縁層２９の上に配線層６０を形成し、不揮発性記憶装置２００を完成させる。
【００７２】
本実施形態では、導電層１５と積層電極２０との間にバリア層を設けない。これにより、選択ゲート電極３５の上に設けられる絶縁層２９の上面から導電層１５に至るメモリホール３７の形成を容易にすることができる。
【００７３】
第１実施形態に示す例では、導電層１５と積層電極２０との間に絶縁層２５（バリア層）が設けられる。絶縁層２５は、積層電極２０に含まれるワードライン２１および絶縁層２３に対してエッチングの選択性を有する。このため、メモリホール３７の形成過程において、絶縁層２５に貫通孔を形成するエッチングの難易度が高くなる。その結果、メモリホール３７のサイズにバラツキが生じデバイス特性を悪化させることがある。
【００７４】
一方、導電層１５と積層電極２０との間にバリア層を設けない場合は、導電層２２を分断してワードライン２１を形成する工程において、スリット４１が犠牲膜５３を分断しないようにエッチングを停止することが難しい。このため、絶縁体４０が連結部５０を分断するおそれが生じる。
【００７５】
本実施形態では、導電層１５と積層電極２０との間にバリア層を設けない。このため、メモリホール３７の形成が容易となり、例えば、絶縁層２９から導電層１５に至るメモリホール３７を１つの工程で形成することが可能となる。さらに、連結部５０を形成するための溝５１からスリット４１に埋め込まれた犠牲膜４３をエッチングし、且つ、溝５１からスリット４１を閉塞させる絶縁体（メモリ膜３３ｃ）を形成する。この結果、絶縁体による連結部５０の分断を回避し、メモリホール３７のサイズを均一化することが可能となる。この結果、不揮発性記憶装置２００のデバイス特性を向上させることができる。
【００７６】
［第３実施形態］  
図１５は、第２実施形態に係る不揮発性記憶装置３００を表す模式断面図である。不揮発性記憶装置３００は、３次元構造のメモリセルアレイ３を備える。図１５は、メモリセルアレイ３のワードライン２１に直交する断面を表している。
【００７７】
図１５に表すように、メモリセルアレイ３は、基板１０の上に設けられた導電層１５と、導電層１５の上に設けられた複数の積層電極２０と、を備える。積層電極２０は、Ｚ方向に積層された複数のワードライン２１と、それぞれのワードライン２１の間に設けられた絶縁層２３と、を含む。
【００７８】
基板１０は、例えば、シリコン基板である。導電層１５は、例えば、基板１０の上に層間絶縁膜１３を介して設けられる。基板１０は、例えば、メモリセルアレイ３を駆動する周辺回路を含んでも良い。
【００７９】
メモリセルアレイ３は、複数の半導体層３０と、メモリ膜３３と、絶縁体４０と、連結部５０と、をさらに備える。  
複数の半導体層３０は、複数の積層電極２０のそれぞれをＺ方向に貫通する。メモリ膜３３は、複数の半導体層３０のそれぞれと、積層電極２０と、の間に設けられる。絶縁体４０は、複数の積層電極２０のうちの隣り合う２つの積層電極２０の間に設けられる。連結部５０は、基板１０と積層電極２０との間に設けられ、隣り合う積層電極２０の一方を貫く複数の半導体層３０のうちの１つ（半導体層３０ａ）と、他方を貫く複数の半導体層３０のうちの１つ（半導体層３０ｂ）と、を電気的に接続する。
【００８０】
そして、半導体層３０の基板１０の側の端は、連結部５０と基板１０との間に位置する。すなわち、半導体層３０の基板側の端は、導電層１５の中に位置しても良いし、半導体層３０は、導電層１５を貫通しても良い。
【００８１】
さらに、本実施形態では、絶縁体４０の基板１０の側の端も、連結部５０と基板１０との間に位置する。絶縁体４０の基板側の端は、導電層１５の中に位置しても良いし、絶縁体４０は、導電層１５を部分的に分断しても良い。
【００８２】
また、導電層１５と積層電極２０との間には、バリア層（絶縁層２５）が設けられない（図１参照）。例えば、導電層１５と積層電極２０との間には、絶縁層２３が設けられる。そして、好ましくは、導電層１５と基板１０との間に、バリア層７３を設ける。
【００８３】
絶縁体４０に接するワードライン２１の端部２１ａ、選択ゲート電極３５の端部３５ａおよび導電層１５の端部１５ａはシリサイドを含む。すなわち、絶縁体４０に接する導電層の端部がシリサイド化され、低抵抗化される。
【００８４】
次に、図１６（ａ）〜図２１（ｂ）を参照して、不揮発性記憶装置３００の製造方法を説明する。図１６（ａ）〜図２１（ｂ）は、第３実施形態に係る不揮発性記憶装置３００の製造過程を表す模式断面図である。本実施形態では、図１１（ｂ）に表す工程までは、不揮発性記憶装置２００と同じ製造方法を用いる。
【００８５】
図１６（ａ）は、図１６（ｂ）に示す１６Ａ−１６Ａ線に沿った断面である。図１６（ｂ）は、ワードライン２１に直交する断面である。以下、図１７〜図１９および図２０において同じである。
【００８６】
図１６（ａ）および図１６（ｂ）に表すように、メモリホール３７ａの内面、メモリホール３７ｂの内面、溝５１の内面、および、スリット４１の内部に犠牲膜４７を形成する。犠牲膜４７は、例えば、シリコン窒化膜である。
【００８７】
図１６（ａ）に表すように、犠牲膜４７は、メモリホール３７ａおよび３７ｂのそれぞれの内面を覆う。そして、犠牲膜４７は、スリット４１の内部を閉塞させるように形成する。すなわち、犠牲膜４７は、その膜厚がスリット４１のＸ方向の幅の２分の１以上となるように形成する。さらに、犠牲膜４７は、メモリホール３７ａおよび３７ｂを閉塞させない厚さに形成することが望ましい。
【００８８】
図１６（ｂ）に表すように、溝５１とバリア層７３の間に形成されたスリット４１も、犠牲膜４７により閉塞される。
【００８９】
次に、図１７（ａ）および図１７（ｂ）に表すように、メモリホール３７ａの内面、メモリホール３７ｂの内面、および、溝５１の内面に形成された犠牲膜４７を除去する。例えば、等方性のドライエッチング条件を用いることにより、スリット４１を閉塞させた部分４７ａを残して犠牲膜４７を除去することができる。
【００９０】
次に、図１８（ａ）および図１８（ｂ）に表すように、メモリホール３７ａの内面、メモリホール３７ｂの内面、および、溝５１の内面にメモリ膜３３と、半導体層３０と、を形成する。
【００９１】
図１８（ａ）に表すように、メモリ膜３３は、メモリホール３７ａおよび３７ｂのそれぞれの内面を覆う。半導体層３０は、メモリホール３７ａおよび３７ｂの内部を完全に埋め込んでも良いし、中心に空洞を有する中空構造であっても良い。
【００９２】
図１８（ｂ）に表すように、溝５１の内面には、メモリ膜３３の一部であるメモリ膜３３ａが形成される。さらに、溝５１の内部には、連結部５０のコア部３０ｃが形成される。コア部３０ｃは、半導体層３０ａおよび３０ｂと同時に形成され、例えば、多結晶シリコンを含む。コア部３０ｃは、溝５１の内部を埋め込んだ構造でも良いし、中空構造であっても良い。一方、スリット４１の内部は、犠牲膜４７により閉塞されているため、そこに半導体層３０は形成されない。
【００９３】
次に、図１９（ａ）および図１９（ｂ）に表すように、溝４５を形成し、積層電極２０の上に形成された導電層３４を分断する。図１９（ａ）に表すように、溝４５は、Ｙ方向に延在し、導電層３４をストライプ状の選択ゲート電極３５に分断する。
【００９４】
図１９（ｂ）に表すように、溝４５は、半導体層３０ａと半導体層３０ｂとの間、および、隣り合う半導体層３０ｂの間に形成される。そして、半導体層３０ａと半導体層３０ｂとの間において、犠牲膜４７ａに連通する。
【００９５】
次に、図２０に表すように、溝４５を介して犠牲膜４７ａを選択的に除去し、スリット４１を再生する。犠牲膜４７ａは、例えば、シリコン窒化膜であり、ワードライン２１および選択ゲート電極３５、絶縁層２３および２９に対してエッチングの選択性を有する。すなわち、犠牲膜４７ａは、選択的に除去することができる。
【００９６】
次に、図２１（ａ）および図２１（ｂ）に表すように、溝４５の内面に露出した選択ゲート電極３５の端部３５ａ、および、スリット４１の内面に露出したワードライン２１の端部２１ａをシリサイド化する。例えば、溝４５の内面およびスリット４１の内面にＣＶＤ法を用いてニッケル（Ｎｉ）膜、コバルト（Ｃｏ）膜などの金属膜を形成する。続いて、金属膜が形成されたウェーハを熱処理し、導電層１５の端部１５ａ、ワードライン２１の端部２１ａ、および、選択ゲート電極３５の端部３５ａをシリサイド化する。さらに、溝４５の内面に露出した絶縁層２７および２９、スリット４１の内面に露出した絶縁層２３および２５の端に形成された金属膜を除去する。
【００９７】
続いて、スリット４１および溝４５の内部に絶縁体４０を形成する。絶縁体４０は、例えば、シリコン酸化膜である。さらに、絶縁層２９の上に配線層６０を形成し、半導体層３０ａとビット線６１との間、および、半導体層３０ｂとソース線６３との間をそれぞれ電気的に接続する。これにより、不揮発性記憶装置３００を完成させる。
【００９８】
本実施形態では、導電層１５と積層電極２０との間にバリア層を設けないことにより、メモリホール３７の形成を容易とする。さらに、連結部５０を形成するための溝５１からスリット４１に犠牲膜４７ａを埋め込む。これにより、連結部５０の分断を回避し、メモリホール３７のサイズを均一化することが可能となる。さらに、導電層３４を分断する溝４５を介して犠牲膜４７ａを除去し、ワードライン２１および選択ゲート電極３５の端部をシリサイド化する。このように、不揮発性記憶装置３００では、メモリホールのサイズの均一化、および、導電層１５（バックゲート）、ワードライン２１、選択ゲート電極３５の低抵抗化によりデバイス特性を向上させることができる。
【００９９】
［第４実施形態］  
図２２は、第２実施形態に係る不揮発性記憶装置４００を表す模式断面図である。不揮発性記憶装置４００は、３次元構造のメモリセルアレイ４を備える。図２２は、メモリセルアレイ４のワードライン２１に直交する断面を表している。
【０１００】
図２２に表すように、メモリセルアレイ４は、基板１０の上に設けられた導電層１５と、導電層１５の上に設けられた複数の積層電極２０と、を備える。積層電極２０は、Ｚ方向に積層された複数のワードライン２１と、それぞれのワードライン２１の間に設けられた絶縁層２３と、を含む。
【０１０１】
基板１０は、例えば、シリコン基板である。導電層１５は、例えば、基板１０の上に層間絶縁膜１３を介して設けられる。基板１０は、例えば、メモリセルアレイ４を駆動する周辺回路を含んでも良い。
【０１０２】
メモリセルアレイ４は、複数の半導体層３０と、メモリ膜３３と、絶縁体（メモリ膜３３ｃ）と、連結部５０と、をさらに備える。  
複数の半導体層３０は、複数の積層電極２０のそれぞれをＺ方向に貫通する。メモリ膜３３は、複数の半導体層３０のそれぞれと、積層電極２０と、の間に設けられる。メモリ膜３３ｃは、複数の積層電極２０のうちの隣り合う２つの積層電極２０の間に設けられる。連結部５０は、基板１０と積層電極２０との間に設けられ、隣り合う積層電極２０の一方を貫く複数の半導体層３０のうちの１つ（半導体層３０ａ）と、他方を貫く複数の半導体層３０のうちの１つ（半導体層３０ｂ）と、を電気的に接続する。
【０１０３】
そして、半導体層３０の基板１０の側の端は、連結部５０と基板１０との間に位置する。すなわち、半導体層３０の基板側の端は、導電層１５の中に位置しても良いし、半導体層３０は、導電層１５を貫通しても良い。
【０１０４】
さらに、本実施形態では、メモリ膜３３ｃの基板１０の側の端も、連結部５０と基板１０との間に位置する。メモリ膜３３ｃの基板側の端は、導電層１５の中に位置しても良いし、メモリ膜３３ｃは、導電層１５を部分的に分断しても良い。
【０１０５】
また、導電層１５と積層電極２０との間には、バリア層（絶縁層２５）が設けられない（図１参照）。例えば、導電層１５と積層電極２０との間には、絶縁層２３が設けられる。そして、好ましくは、導電層１５と基板１０との間に、バリア層７３を設ける。
【０１０６】
本実施形態では、メモリ膜３３ｃに接するワードライン２１の端部２１ａおよび導電層１５の端部１５ａはシリサイドを含む。さらに、メモリ膜３３に接するワードライン２１の端部２１ｂおよび選択ゲート電極の端部３５ｂもシリサイドを含む。すなわち、本実施形態では、半導体層３０にメモリ膜３３を介して向き合う導電層の端部もシリサイド化され、低抵抗化される。
【０１０７】
次に、図２３〜図２５（ｂ）を参照して、不揮発性記憶装置４００の製造方法を説明する。図２３〜図２５（ｂ）は、第４実施形態に係る不揮発性記憶装置４００の製造過程を表す模式断面図である。本実施形態では、図１１（ｂ）に表す工程までは、不揮発性記憶装置２００と同じ製造方法を用いる。
【０１０８】
図２３は、ワードライン２１に直交する断面を表す模式図である。同図に表すように、メモリホール３７、スリット４１および溝５１のそれぞれの内面に露出した導電層１５、ワードライン２１および導電層３４の各端部をシリサイド化する。
【０１０９】
例えば、メモリホール３７を介して、メモリホール３７の内面、スリット４１の内面、および、溝５１の内面に、ニッケル（Ｎｉ）膜、コバルト（Ｃｏ）膜などの金属膜を形成する。続いて、金属膜が形成されたウェーハを熱処理し、導電層１５の端部１５ａ、ワードライン２１の端部２１ａ、２１ｂおよび導電層３４の端部３５ｂをシリサイド化する。
【０１１０】
次に、図２４（ａ）および図２４（ｂ）に表すように、メモリホール３７の内面、および、溝５１の内面にメモリ膜３３と、半導体層３０と、を形成する。また、スリット４１の内部にメモリ膜３３ｃを埋め込む。
【０１１１】
図２４（ａ）は、図２４（ｂ）に示す２４Ａ−２４Ａ線に沿った断面である。図２４（ｂ）は、ワードライン２１に直交する断面である。図２５（ａ）および図２５（ｂ）においても同様である。
【０１１２】
図２４（ａ）に表すように、メモリ膜３３は、メモリホール３７ａおよび３７ｂのそれぞれの内面を覆う。メモリ膜３３は、シリサイド化されたワードライン２１の端部２１ｂに接する。
【０１１３】
スリット４１は、メモリ膜３３の一部であるメモリ膜３３ｃにより埋め込まれる。スリット４１のＸ方向の幅は、メモリ膜３３ｃの膜厚の２倍以下である。また、メモリ膜３３ｃは、ワードライン２１のシリサイド化された端部２１ａに接する。
【０１１４】
図２４（ｂ）に表すように、半導体層３０は、メモリホール３７の内部を埋め込む。半導体層３０は、メモリホール３７の内部を完全に閉塞させても良いし、中心に空洞を有する中空構造であっても良い。
【０１１５】
溝５１の内面には、メモリ膜３３の一部であるメモリ膜３３ａが形成される。さらに、溝５１の内部には、連結部５０のコア部３０ｃが形成される。コア部３０ｃは、半導体層３０ａおよび３０ｂと同時に形成され、例えば、多結晶シリコンを含む。コア部３０ｃは、溝５１の内部を閉塞させた構造でも良いし、中空構造であっても良い。一方、スリット４１の内部は、メモリ膜３３ｃにより閉塞されているため、そこに半導体層は形成されない。
【０１１６】
次に、図２５（ａ）および図２５（ｂ）に表すように、積層電極２０の上に形成された導電層３４を分断する溝４５を形成する。溝４５は、Ｙ方向に延在し、導電層３４をストライプ状の選択ゲート電極３５に分断する。そして、溝４５は、半導体層３０ａと半導体層３０ｂとの間において、メモリ膜３３ｃに連通する。
【０１１７】
続いて、溝４５の内部に絶縁体４６を形成し、さらに、絶縁層２９の上に配線層６０を形成する。これにより、不揮発性記憶装置４００を完成させる。
【０１１８】
本実施形態でも、導電層１５と積層電極２０との間にバリア層を設けないことにより、メモリホール３７の形成を容易とする。さらに、連結部５０を形成するための溝５１からスリット４１にメモリ膜３３ｃを埋め込む。これにより、連結部５０の分断を回避し、メモリホール３７のサイズを均一化することが可能となる。さらに、メモリホール３７を介して、メモリホール３７、スリット４１および溝５１の内面に露出した、導電層１５、ワードライン２１および導電層３４の各端部をシリサイド化する。また、本実施形態では、第３実施形態に係る製造方法における犠牲膜４７を除去する工程が省かれるため、製造工程の簡略化が可能である。
【０１１９】
このように、不揮発性記憶装置４００では、メモリホールのサイズの均一化、および、導電層１５（バックゲート）、ワードライン２１、選択ゲート電極３５の低抵抗化によりデバイス特性を向上させることができる。
【０１２０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２１】
１、２、３、４・・・メモリセルアレイ、  １０・・・基板、  １３、６９・・・層間絶縁膜、  １５、２２、２９、３４・・・導電層、  １５ａ、２１ａ、２１ｂ、３５ａ、３５ｂ・・・端部、  ２０・・・積層電極、  ２１・・・ワードライン、  ２３、２５、２７、２９・・・絶縁層、  ３０、３０ａ、３０ｂ・・・半導体層、  ３０ｃ・・・コア部、  ３０ｅ、３３ｅ、３７ｅ・・・端、  ３３、３３ａ、３３ｃ・・・メモリ膜、  ３５・・・選択ゲート電極、  ３７、３７ａ、３７ｂ・・・メモリホール、  ４０、４６・・・絶縁体、  ４０ａ、４０ｂ・・・部分、  ４１・・・スリット、  ４３、４７、４７ａ、５３・・・犠牲膜、  ４５、５１・・・溝、  ５０・・・連結部、  ６０・・・配線層、  ６１・・・ビット線、  ６３・・・ソース線、  ６５、９７・・・コンタクトプラグ、  ７０・・・ＮＡＮＤストリング、  ７３・・・バリア層、  １２０・・・積層体、１００、２００、３００、４００・・・不揮発性記憶装置
【図１】
2015028988.tif 000003
【図２】
2015028988.tif 000004
【図３】
2015028988.tif 000005
【図４】
2015028988.tif 000006
【図５】
2015028988.tif 000007
【図６】
2015028988.tif 000008
【図７】
2015028988.tif 000009
【図８】
2015028988.tif 000010
【図９】
2015028988.tif 000011
【図１０】
2015028988.tif 000012
【図１１】
2015028988.tif 000013
【図１２】
2015028988.tif 000014
【図１３】
2015028988.tif 000015
【図１４】
2015028988.tif 000016
【図１５】
2015028988.tif 000017
【図１６】
2015028988.tif 000018
【図１７】
2015028988.tif 000019
【図１８】
2015028988.tif 000020
【図１９】
2015028988.tif 000021
【図２０】
2015028988.tif 000022
【図２１】
2015028988.tif 000023
【図２２】
2015028988.tif 000024
【図２３】
2015028988.tif 000025
【図２４】
2015028988.tif 000026
【図２５】
2015028988.tif 000027