(57)【要約】【課題】キャリブレーション回路によるインピーダンス調整動作をより正確に行う。【解決手段】ノードＮ２及びキャリブレーション端子ＺＱ間に接続される抵抗素子ｒ２と、ノードＮ２に接続されインピーダンスコードＲＰＣＯＤＥに応じてインピーダンスが制御されるプルアップレプリカユニットＲＵ３と、ノードＮ２に接続され非活性状態に固定されるプルダウンレプリカユニットＲＵ４とを備える。インピーダンスコードＲＰＣＯＤＥは、キャリブレーション端子ＺＱの電位に応じて制御回路１１１によって生成される。本発明によれば、出力ユニットと同じ回路構成を有するレプリカユニット１０１を用いていることから、キャリブレーション回路によるインピーダンス調整動作をより正確に行うことが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１及び第２の外部端子と、
第１ノードと、前記第１ノード及び前記第１の外部端子間に接続される第１の抵抗素子と、前記第１ノードに接続された第１導電型のトランジスタを含み、第１コードに応じてインピーダンスが制御される第１ユニットと、前記第１ノードに接続された第２導電型のトランジスタを含む第２ユニットとを有する出力ユニットと、
第２ノードと、前記第２ノード及び前記第２の外部端子間に接続される第２の抵抗素子と、前記第２ノードに接続された前記第１導電型のトランジスタを含み、前記第１コードに応じてインピーダンスが制御される第３ユニットと、前記第２ノードに接続され非導通状態とされた前記第２導電型のトランジスタを含む第４ユニットと、前記第２の外部端子の電位に応じて前記第１コードを生成する第１制御回路とを有するキャリブレーション回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２ユニットは、第２コードに応じてインピーダンスが制御され、
前記キャリブレーション回路は、第３及び第４ノードと、前記第３ノード及び前記第４ノード間に接続される第３の抵抗素子と、前記第３ノードに接続され非導通状態とされた前記第１導電型のトランジスタを含む第５ユニットと、前記第３ノードに接続された前記第２導電型のトランジスタを含み、前記第２コードに応じてインピーダンスが制御される第６ユニットと、前記第４ノードの電位に応じて前記第２コードを生成する第２制御回路とをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャリブレーション回路は、第５ノードと、前記第４ノード及び前記第５ノード間に接続される第４の抵抗素子と、前記第５ノードに接続された前記第１導電型のトランジスタを含み、前記第１コードに応じてインピーダンスが制御される第７ユニットと、前記第５ノードに接続され非導通状態とされた前記第２導電型のトランジスタを含む第８ユニットとをさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２制御回路は、前記第１コードを固定した状態で前記第４ノードの電位を参照することにより、前記第２コードを生成することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力ユニットは、前記第１の外部端子に接続された前記第１導電型のトランジスタを含み、第３コードに応じてインピーダンスが制御される第９ユニットをさらに有することを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１、第２及び第９ユニットは、互いに排他的に活性化されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
リード動作時においては前記第１又は第２ユニットが活性化し、ＯＤＴ動作時においては前記第９ユニットが活性化することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第９ユニットのインピーダンスは、前記第１及び第２ユニットのインピーダンスと異なることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第９ユニットのインピーダンスは、前記第１及び第２ユニットのインピーダンスよりも高いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記出力ユニットは、前記第９ユニット及び前記第１の外部端子間に接続される第５の抵抗素子をさらに有することを特徴とする請求項５乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第９ユニットは、前記第１の抵抗素子と前記第５の抵抗素子の接続点に接続されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第９ユニットと前記第５の抵抗素子の合成インピーダンスは、前記第１又は第２ユニットと前記第１及び第５の抵抗素子の合成インピーダンスと等しいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２の外部端子には、前記合成インピーダンスと等しいリファレンス抵抗が接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記キャリブレーション回路は、第６乃至第８ノードと、前記第６ノード及び前記第７ノード間に接続される第６の抵抗素子と、前記第６ノード及び前記第８ノード間に接続される第７の抵抗素子と、前記第６ノードに接続された前記第１導電型のトランジスタを含み、前記第３コードに応じてインピーダンスが制御される第１０ユニットと、前記第８ノードに接続された前記第２導電型のトランジスタを含み、前記第２コードに応じてインピーダンスが制御される第１１ユニットと、前記第６ノードの電位に応じて前記第３コードを生成する第３制御回路とをさらに有することを特徴とする請求項５乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記キャリブレーション回路は、前記第２の外部端子に接続され非導通状態とされた前記第１導電型のトランジスタを含む第１２ユニットをさらに有することを特徴とする請求項５乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
複数の前記第３ユニットが並列に接続されていることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力ユニットのインピーダンスを制御するキャリブレーション回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、データを外部に出力するための出力ユニットを備えている。出力ユニットは、活性化時に所望のインピーダンスが得られるよう設計されているが、プロセスばらつきや温度変化などの影響により、必ずしも設計通りのインピーダンスが得られるとは限らない。このため、出力ユニットのインピーダンスを高精度に制御する必要のある半導体装置においては、キャリブレーション回路と呼ばれるインピーダンス調整回路が内蔵されている（特許文献１参照）。
【０００３】
特許文献１に記載されたキャリブレーション回路は、出力ユニットに含まれるプルアップユニットと同じ回路構成を有するレプリカユニットがキャリブレーション端子に接続された構成を有している。そして、キャリブレーション端子の電位が所望のレベルと一致するよう、当該レプリカユニットのインピーダンスを制御し、これを出力ユニットのプルアップユニットに反映させることによってキャリブレーションを行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたキャリブレーション回路においては、キャリブレーション端子に接続されたレプリカユニットがプルアップユニットのレプリカ回路だけであることから、プルアップユニット及びプルダウンユニットからなる出力ユニットとは実際の回路構成が異なる。このため、回路構成の違いに起因する調整誤差が生じるという問題があった。
【０００６】
このような問題は、出力ユニットに含まれる抵抗素子がプルアップユニットとプルダウンユニットで共有されている場合には特に顕著となる。これは、抵抗素子がプルアップユニットとプルダウンユニットで共有されている場合、これらを一列に配列するレイアウトを採用することが好適であるところ、この中からプルダウンユニットが削除された構成を有するレプリカユニットは、実際の出力ユニットと比べてレイアウトが大きく異なるためである。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１及び第２の外部端子と、第１ノードと、前記第１ノード及び前記第１の外部端子間に接続される第１の抵抗素子と、前記第１ノードに接続された第１導電型のトランジスタを含み、第１コードに応じてインピーダンスが制御される第１ユニットと、前記第１ノードに接続された第２導電型のトランジスタを含む第２ユニットとを有する出力ユニットと、第２ノードと、前記第２ノード及び前記第２の外部端子間に接続される第２の抵抗素子と、前記第２ノードに接続された前記第１導電型のトランジスタを含み、前記第１コードに応じてインピーダンスが制御される第３ユニットと、前記第２ノードに接続され非導通状態とされた前記第２導電型のトランジスタを含む第４ユニットと、前記第２の外部端子の電位に応じて前記第１コードを生成する第１制御回路とを有するキャリブレーション回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、出力ユニットと同じ回路構成を有するレプリカユニットを用いていることから、キャリブレーション回路によるインピーダンス調整動作をより正確に行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】第１の実施形態において使用するデータ入出力回路５０の一部を示す回路図である。
【図３】第１の実施形態による出力ユニットＯＢの回路図である。
【図４】第１の実施形態にて使用するキャリブレーション回路１００の回路図である。
【図５】出力ユニットＯＢの電流電圧特性を示すグラフである。
【図６】第２の実施形態において使用するデータ入出力回路５０の一部を示す回路図である。
【図７】第２の実施形態による出力ユニットＯＢの回路図である。
【図８】第２の実施形態にて使用するキャリブレーション回路１００の回路図である。
【図９】第３の実施形態による出力ユニットＯＢの回路図である。
【図１０】第３の実施形態にて使用するキャリブレーション回路１００の回路図である。
【図１１】第４の実施形態によるキャリブレーション回路１００の回路図である。
【図１２】出力ユニットの一例を示す回路図である。
【図１３】図１２に示した出力ユニットをキャリブレーションするためのキャリブレーション回路の回路図である。
【図１４】改良された出力ユニットの回路図である。
【図１５】改良された出力ユニットのレイアウトを説明するための図である。
【発明を実施するための形態】
【００１０】
本発明の好ましい実施形態について説明する前に、本発明者らが発明の完成に至るまでの検討内容について説明する。
【００１１】
図１２は出力ユニットの回路図である。図１３は、一例としての図１２に示した出力ユニットをキャリブレーションするためのキャリブレーション回路の回路図である。
【００１２】
図１２に示す出力ユニットは、データ入出力端子ＤＱとプルアップユニットＰＵ及びプルダウンユニットＰＤとの間に抵抗素子ｒ０１，ｒ０２がそれぞれ接続された構成を有している。このような構成を有する出力ユニットをキャリブレーションする場合、図１３に示すキャリブレーション回路を考えることが出来る。
【００１３】
図１３に示すキャリブレーション回路は、キャリブレーション端子ＺＱに接続されたプルアップレプリカユニットＲＵ０１と、ノードＮ０１に接続されたプルアップレプリカユニットＲＵ０２及びプルダウンレプリカユニットＲＵ０３を備えている。プルアップレプリカユニットＲＵ０１，ＲＵ０２は複数のＰチャンネル型ＭＯＳトランジスタが並列接続された構成を有しており、プルダウンレプリカユニットＲＵ０３は複数のＮチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。また、これらのレプリカユニットＲＵ０１〜ＲＵ０３には、それぞれ抵抗素子ｒ０３〜ｒ０５が直列に接続されている。
【００１４】
図１３に示すキャリブレーション回路の動作は次の通りである。
【００１５】
まず、プルアップレプリカユニットＲＵ０１を活性化させた状態で、キャリブレーション端子ＺＱに現れる電位とリファレンス電位ＺＱＶＲＥＦとを制御回路ＣＮＴ１によって比較する。これにより、プルアップレプリカユニットＲＵ０１のインピーダンスと、リファレンス抵抗ＲＺＱのインピーダンスが比較され、その結果に基づいてインピーダンスコードＲＰＣＯＤＥが更新される。インピーダンスコードＲＰＣＯＤＥはプルアップレプリカユニットＲＵ０１に供給され、これにより、プルアップレプリカユニットＲＵ０１のインピーダンスがリファレンス抵抗ＲＺＱのインピーダンスとほぼ一致するよう制御される。プルアップレプリカユニットＲＵ０１のインピーダンスは、プルアップレプリカユニットＲＵ０２にも反映される。
【００１６】
次に、プルアップレプリカユニットＲＵ０２及びプルダウンレプリカユニットＲＵ０３を活性化させた状態で、ノードＮ０１に現れる電位とリファレンス電位ＺＱＶＲＥＦとを制御回路ＣＮＴ２によって比較する。これにより、プルアップレプリカユニットＲＵ０２のインピーダンスと、プルダウンレプリカユニットＲＵ０３のインピーダンスが比較され、その結果に基づいてインピーダンスコードＲＮＣＯＤＥが更新される。インピーダンスコードＲＮＣＯＤＥはプルダウンレプリカユニットＲＵ０３に供給され、これにより、プルダウンレプリカユニットＲＵ０３のインピーダンスがリファレンス抵抗ＲＺＱのインピーダンスとほぼ一致するよう制御される。
【００１７】
しかしながら、図１２に示した出力ユニットは、データ入出力端子ＤＱに２つの抵抗素子ｒ０１，ｒ０２が接続されており、抵抗素子（配線や拡散層によって形成される）自身が持つ容量によって、データ入出力端子ＤＱにおける端子容量が大きいという問題があった。近年においては、データ入出力端子ＤＱ（特にＤＱＳ端子）の端子容量を低減することが求められており、これを実現するために図１４に示す出力ユニットの採用が検討されている。
【００１８】
図１４に示す出力ユニットは、抵抗素子ｒ０６がプルアップユニットＰＵとプルダウンユニットＰＤで共有された構成を有している。つまり、プルアップユニットＰＵとプルダウンユニットＰＤの接続点であるノードＮ０２とデータ入出力端子ＤＱとの間に抵抗素子ｒ０６が接続された構成を有している。この構成によれば、抵抗素子の削減に応じてデータ入出力端子における端子容量を削減することが出来る。
【００１９】
このような構成を有する出力ユニットを採用する場合、図１３に示したキャリブレーション回路では、出力ユニットとキャリブレーション回路とで回路構成及びレイアウトが相違するという問題が生じる。
【００２０】
つまり、図１４に示す出力ユニットを半導体基板上にレイアウトする場合、図１５に示すように、プルアップユニットＰＵ、プルダウンユニットＰＤ及び抵抗素子ｒ０６をデータ入出力端子ＤＱに対して一列にレイアウトすることが効率的であるところ、図１３に示したキャリブレーション回路では、キャリブレーション端子ＺＱにプルダウンレプリカユニットが接続されていないため、出力ユニットと同じ回路構成を採ることができない。このため、回路構成の相違及びレイアウトの相違によって、キャリブレーション誤差が生じてしまう。
【００２１】
以下説明する第１〜第４の実施形態は、上述した問題を解決するものであって、抵抗素子がプルアップユニットＰＵとプルダウンユニットＰＤで共有されている場合であっても精度良くキャリブレーション動作を行うことが可能な半導体装置を提供するものである。
【００２２】
尚、一般的な出力ユニットには、出力ユニットがＯＤＴ（On Die Termination）機能を有している場合に生じる第３の問題も存在するが、これについては第２及び第３の実施形態に関連して説明する。
【００２３】
図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００２４】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路１００の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗ＲＺＱに接地電位ＶＳＳが供給されている。
【００２５】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００２６】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプＭＡＭＰによってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路５０に供給される。
【００２７】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２４，２５、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。
【００２８】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ１３に供給され、モード信号ＭＡＤＤについてはモードレジスタ１４に供給される。
【００２９】
モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。モードレジスタ１４から出力されるモード信号としては、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢ，ＯＤＴＡ〜ＯＤＴＣが含まれ、これらはデータ入出力回路５０に供給される。ここで、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢはリード動作時における出力インピーダンスを選択するための信号であり、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣはＯＤＴ動作時における終端インピーダンスを選択するための信号である。
【００３０】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。また、コマンド信号ＣＯＭのうち、クロックイネーブル信号ＣＫＥについては、内部クロック発生回路３６にも供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００３１】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２にラッチされたロウアドレスＸＡＤＤがロウデコーダ１２に供給される。これにより、当該ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択される。
【００３２】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２にラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３に供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬが選択される。
【００３３】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプＭＡＭＰ及びデータ入出力回路５０を介して、データ入出力端子ＤＱから外部に出力される。
【００３４】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路５０及びメインアンプＭＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００３５】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号ＭＡＤＤを入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００３６】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路１００はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００３７】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、クロックイネーブル信号ＣＫＥによって活性化される内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路５０に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００３８】
また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレス制御回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００３９】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路１００にて使用される基準電位である。
【００４０】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路５０に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路５０によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路５０については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００４１】
キャリブレーション端子ＺＱは、キャリブレーション回路１００に接続されている。キャリブレーション回路１００は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路５０に供給され、これによって、データ入出力回路５０に含まれる出力ユニットのインピーダンスが指定される。
【００４２】
図２は、データ入出力回路５０の一部を示す回路図である。
【００４３】
図２に示すように、データ入出力回路５０には、ＦＩＦＯ回路５１及びデータ出力回路５２が含まれている。ＦＩＦＯ回路５１は、リードライトバスＲＷＢＳを介して転送されたリードデータＤＡＴＡＯ，ＤＡＴＡＥを内部クロック信号ＬＣＬＫに同期してパラレルシリアル変換するラッチ回路ＬＴ１〜ＬＴ３を備えている。これにより、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＡＴＡＯ，ＤＡＴＡＥは、データ出力回路５２にシリアルに供給されることになる。
【００４４】
データ出力回路５２は、ＦＩＦＯ回路５１とデータ入出力端子ＤＱとの間に並列に接続された７つの出力ユニットＯＢ１〜ＯＢ７を備えている。これら出力ユニットＯＢ１〜ＯＢ７は互いに同じ回路構成を有しており、活性化させる出力ユニットＯＢ１〜ＯＢ７の個数を選択することによって、データ入出力端子ＤＱから出力されるリードデータのインピーダンスが切り替えられる。以下、特に区別する必要がない場合には、各出力ユニットＯＢ１〜ＯＢ７を単に「出力ユニットＯＢ」と表記することがある。本実施形態においては７つの出力ユニットＯＢ１〜ＯＢ７を用いているが、本発明において出力ユニットＯＢの個数がこれに限定されないことは言うまでもない。
【００４５】
本実施形態では、７つの出力ユニットＯＢ１〜ＯＢ７が３つのグループに分類されている。第１のグループは４つの出力ユニットＯＢ１〜ＯＢ４からなるグループであり、これらに共通の論理回路５３及び選択回路５６を介してＦＩＦＯ回路５１に接続されている。また、第２のグループは２つの出力ユニットＯＢ５，ＯＢ６からなるグループであり、これらに共通の論理回路５４及び選択回路５７を介してＦＩＦＯ回路５１に接続されている。さらに、第３のグループは１つの出力ユニットＯＢ７からなるグループであり、論理回路５５及び選択回路５８を介してＦＩＦＯ回路５１に接続されている。
【００４６】
選択回路５６〜５８は、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢ，ＯＤＴＡ〜ＯＤＴＣに基づいてイネーブル信号を生成し、これにより当該グループに含まれる出力ユニットＯＢ１〜ＯＢ７を活性化させるか否かを選択する。ここで、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢはリード動作における出力インピーダンスを選択するための信号であり、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣはＯＤＴ動作時における終端インピーダンスを選択するための信号である。
【００４７】
本実施形態では、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢがそれぞれ選択回路５７，５８に供給され、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣがそれぞれ選択回路５６〜５８に供給される。選択回路５６にはリード動作時に対応するインピーダンス選択信号は入力されず、したがって、リード動作時においては出力ユニットＯＢ１〜ＯＢ４が常に活性化される。
【００４８】
出力ユニットＯＢのインピーダンスは、いずれも例えば２４０Ωとなるように設計されている。このため、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢを活性レベルとすることにより、出力ユニットＯＢ１〜ＯＢ７を全て活性化させれば、リードデータのインピーダンスは３４．３Ω（＝２４０Ω／７）となる。また、インピーダンス選択信号ＲｏｎＡのみを活性レベルとすることにより、６個の出力ユニットＯＢ１〜ＯＢ６を活性化させれば、リードデータのインピーダンスは４０Ω（＝２４０Ω／６）となる。さらに、インピーダンス選択信号ＲｏｎＢのみを活性レベルとすることにより、５個の出力ユニットＯＢ１〜ＯＢ４，ＯＢ７を活性化させれば、リードデータのインピーダンスは４８Ω（＝２４０Ω／５）となる。そして、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢをいずれも非活性レベルとすることにより、４個の出力ユニットＯＢ１〜ＯＢ４を活性化させれば、リードデータのインピーダンスは６０Ω（＝２４０Ω／４）となる。
【００４９】
このようなインピーダンス選択は、ＯＤＴ動作時においてもインピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣを用いて同様に行うことができる。
【００５０】
但し、出力ユニットＯＢのインピーダンスは、プロセスばらつきや温度変化などの影響により、必ずしも設計通りに２４０Ωとなるとは限らない。このようなインピーダンスのずれを補正すべく、出力ユニットＯＢはインピーダンス調整可能なプルアップユニットＰＵとインピーダンス調整可能なプルダウンユニットＰＤが用いられている。そして、そのインピーダンス調整は、対応する論理回路５３〜５５によって行われる。
【００５１】
論理回路５３〜５５には、対応する選択回路５６〜５８からそれぞれイネーブル信号ＥＮが供給されるとともに、キャリブレーション回路１００によって生成されたインピーダンスコードＺＱＣＯＤＥが共通に供給される。そして、論理回路５３〜５５は、イネーブル信号ＥＮ及びインピーダンスコードＺＱＣＯＤＥを入力信号とする論理演算を行うことによってイネーブル信号Ｐｅｎ，Ｎｅｎを生成し、これらを出力ユニットＯＢに供給する。これにより、出力ユニットＯＢのインピーダンスが所望の値（２４０Ω）に調整される。
【００５２】
インピーダンスコードＺＱＣＯＤＥには、プルダウンユニットＰＤのインピーダンスを調整するインピーダンスコードＲＰＣＯＤＥと、プルダウンユニットＰＤのインピーダンスを調整するインピーダンスコードＲＮＣＯＤＥが含まれている。本実施形態では、インピーダンスコードＲＰＣＯＤＥ，ＲＮＣＯＤＥがいずれもｎ＋１ビットの信号からなる。
【００５３】
図３は、第１の実施形態による出力ユニットＯＢの回路図である。
【００５４】
図３に示すように、第１の実施形態による出力ユニットＯＢは、電源電位ＶＤＤＱが供給される配線とノードＮ１との間に接続されたプルアップユニットＰＵと、電源電位ＶＳＳＱが供給される配線とノードＮ１との間に接続されたプルダウンユニットＰＤと、ノードＮ１とデータ入出力端子ＤＱとの間に接続された抵抗素子ｒ１によって構成されている。抵抗素子ｒ１は、ノードＮ１とデータ入出力端子ＤＱとの間に不可避的に存在する寄生抵抗ではなく、タングステンなどの高抵抗材料や拡散層を用いた抵抗体である。したがって、チップ上における抵抗素子ｒ１の占有面積は、その抵抗値に比例して大きくなる。本実施形態では、抵抗素子ｒ１の抵抗値が１２０Ωである。
【００５５】
プルアップユニットＰＵは、並列接続された複数のＰチャンネル型ＭＯＳトランジスタＲＰＴ０〜ＲＰＴｎからなり、各トランジスタＲＰＴ０〜ＲＰＴｎのゲート電極には、対応する論理回路５３〜５５から供給されるイネーブル信号Ｐｅｎの対応するビットが入力される。これにより、プルアップ動作時においては、インピーダンスコードＲＰＣＯＤＥに基づいて任意のトランジスタＲＰＴ０〜ＲＰＴｎをオンさせることができ、これによりハイレベルのリードデータを出力する際の出力インピーダンスを所定値、例えば１２０Ωに調整することができる。ハイレベルのリードデータを出力する際の出力インピーダンスは、プルアップユニットＰＵと抵抗素子ｒ１の合成インピーダンスによって定義される。
【００５６】
プルダウンユニットＰＤは、並列接続された複数のＮチャンネル型ＭＯＳトランジスタＲＮＴ０〜ＲＮＴｎからなり、各トランジスタＲＮＴ０〜ＲＮＴｎのゲート電極には、対応する論理回路５３〜５５から供給されるイネーブル信号Ｎｅｎの対応するビットが入力される。これにより、プルダウン動作時においては、インピーダンスコードＲＮＣＯＤＥに基づいて任意のトランジスタＲＮＴ０〜ＲＮＴｎをオンさせることができ、これによりローレベルのリードデータを出力する際の出力インピーダンスを所定値、例えば１２０Ωに調整することができる。ローレベルのリードデータを出力する際の出力インピーダンスは、プルダウンユニットＰＤと抵抗素子ｒ１の合成インピーダンスによって定義される。
【００５７】
このように、第１の実施形態による出力ユニットＯＢは、抵抗素子ｒ１がプルアップユニットＰＵ及びプルダウンユニットＰＤに対して共有されている。そして、プルアップ動作時においては、プルアップユニットＰＵと抵抗素子ｒ１の合成インピーダンスである２４０Ωでデータ入出力端子ＤＱが駆動され、プルダウン動作時においては、プルダウンユニットＰＤと抵抗素子ｒ１の合成インピーダンスである２４０Ωでデータ入出力端子ＤＱが駆動される。
【００５８】
かかる構成により、データ入出力端子ＤＱに接続される抵抗体は、インピーダンスが１２０Ωである抵抗素子ｒ１のみとなることから、データ入出力端子ＤＱに付加される端子容量を図１２の構成と比べて小さくすることができる。
【００５９】
但し、プルアップユニットＰＵ及びプルダウンユニットＰＤに対して抵抗素子ｒ１を共有させると、既に説明したとおり、一般的なキャリブレーション回路を用いた場合に精度上の問題が生じる。次に説明するキャリブレーション回路１００は、このような問題が解決されており、精度良くキャリブレーション動作を行うことが可能である。
【００６０】
図４は、第１の実施形態にて使用するキャリブレーション回路１００の回路図である。
【００６１】
図４に示すキャリブレーション回路１００は、インピーダンスコードＲＰＣＯＤＥによって制御されるプルアップレプリカユニットＲＵ３，ＲＵ７と、インピーダンスコードＲＮＣＯＤＥによって制御されるプルダウンレプリカユニットＲＵ６に加え、非活性状態に固定されるプルダウンレプリカユニットＲＵ４，ＲＵ８と、非活性状態に固定されるプルアップレプリカユニットＲＵ５を備える点に特徴を有している。
【００６２】
より具体的に説明すると、キャリブレーション回路１００は、電源電位ＶＤＤＱが供給される配線とノードＮ２との間に接続されたプルアップレプリカユニットＲＵ３と、電源電位ＶＳＳＱが供給される配線とノードＮ２との間に接続されたプルダウンレプリカユニットＲＵ４と、ノードＮ２とキャリブレーション端子ＺＱとの間に接続された抵抗素子ｒ２を備えている。抵抗素子ｒ２は、出力ユニットＯＢに含まれる抵抗素子ｒ１と同じインピーダンスを有している。
【００６３】
ここで、プルアップレプリカユニットＲＵ３は、出力ユニットＯＢに含まれるプルアップユニットＰＵと同じ回路構成を有しており、インピーダンスコードＲＰＣＯＤＥによってインピーダンスが制御される。これに対し、プルダウンレプリカユニットＲＵ４は、出力ユニットＯＢに含まれるプルダウンユニットＰＤと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、プルダウンレプリカユニットＲＵ４を構成する複数のＮチャンネル型ＭＯＳトランジスタのゲート電極が接地電位ＶＳＳＱに固定されている。
【００６４】
かかる構成により、プルアップレプリカユニットＲＵ３、プルダウンレプリカユニットＲＵ４及び抵抗素子ｒ２からなるレプリカブロック１０１は、プルアップ動作時における出力ユニットＯＢの回路構成を正確に再現している。
【００６５】
また、キャリブレーション回路１００は、電源電位ＶＤＤＱが供給される配線とノードＮ５との間に接続されたプルアップレプリカユニットＲＵ７と、電源電位ＶＳＳＱが供給される配線とノードＮ５との間に接続されたプルダウンレプリカユニットＲＵ８と、ノードＮ５とノードＮ４との間に接続された抵抗素子ｒ４を備えている。他方、プルアップレプリカユニットＲＵ７及びノードＮ５の間並びにプルダウンレプリカユニットＲＵ８及びノードＮ５のそれぞれの間には抵抗素子は設けられていない。抵抗素子ｒ４についても、出力ユニットＯＢに含まれる抵抗素子ｒ１と同じインピーダンスを有している。
【００６６】
ここで、プルアップレプリカユニットＲＵ７は、出力ユニットＯＢに含まれるプルアップユニットＰＵと同じ回路構成を有しており、インピーダンスコードＲＰＣＯＤＥによってインピーダンスが制御される。これに対し、プルダウンレプリカユニットＲＵ８は、出力ユニットＯＢに含まれるプルダウンユニットＰＤと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、プルダウンレプリカユニットＲＵ８を構成する複数のＮチャンネル型ＭＯＳトランジスタのゲート電極が接地電位ＶＳＳＱに固定されている。
【００６７】
かかる構成により、プルアップレプリカユニットＲＵ７、プルダウンレプリカユニットＲＵ８及び抵抗素子ｒ４からなるレプリカブロック１０２についても、プルアップ動作時における出力ユニットＯＢの回路構成を正確に再現している。
【００６８】
さらに、キャリブレーション回路１００は、電源電位ＶＤＤＱが供給される配線とノードＮ３との間に接続されたプルアップレプリカユニットＲＵ５と、電源電位ＶＳＳＱが供給される配線とノードＮ３との間に接続されたプルダウンレプリカユニットＲＵ６と、ノードＮ３とノードＮ４との間に接続された抵抗素子ｒ３を備えている。同じく、プルアップレプリカユニットＲＵ５及びノードＮ３並びにプルダウンレプリカユニットＲＵ６及びノードＮ３のそれぞれの間には抵抗素子は設けられていない。抵抗素子ｒ３についても、出力ユニットＯＢに含まれる抵抗素子ｒ１と同じインピーダンスを有している。
【００６９】
ここで、プルダウンレプリカユニットＲＵ６は、出力ユニットＯＢに含まれるプルダウンユニットＰＤと同じ回路構成を有しており、インピーダンスコードＲＮＣＯＤＥによってインピーダンスが制御される。これに対し、プルアップレプリカユニットＲＵ５は、出力ユニットＯＢに含まれるプルアップユニットＰＵと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、プルアップレプリカユニットＲＵ５を構成する複数のＰチャンネル型ＭＯＳトランジスタのゲート電極が電源電位ＶＤＤＱに固定されている。
【００７０】
かかる構成により、プルアップレプリカユニットＲＵ５、プルダウンレプリカユニットＲＵ６及び抵抗素子ｒ３からなるレプリカブロック１０３は、プルダウン動作時における出力ユニットＯＢの回路構成を正確に再現している。
【００７１】
ここで、キャリブレーション端子ＺＱの電位は、プルアップレプリカユニットＲＵ３を活性化させた状態で、制御回路１１１によってリファレンス電位ＺＱＶＲＥＦと比較される。本実施形態においては、リファレンス電位ＺＱＶＲＥＦのレベルはＶＤＤＱ／２である。
【００７２】
制御回路１１１は、キャリブレーション端子ＺＱの電位がリファレンス電位ＺＱＶＲＥＦよりも高い場合には、インピーダンスコードＲＰＣＯＤＥを更新することによってプルアップレプリカユニットＲＵ３（ＲＵ７）のインピーダンスを上昇させる。逆に、キャリブレーション端子ＺＱの電位がリファレンス電位ＺＱＶＲＥＦよりも低い場合、制御回路１１１はインピーダンスコードＲＰＣＯＤＥを更新することによってプルアップレプリカユニットＲＵ３（ＲＵ７）のインピーダンスを低下させる。したがって、このような動作を繰り返せば、キャリブレーション端子ＺＱの電位がリファレンス電位ＺＱＶＲＥＦとほぼ一致する。この状態は、プルアップレプリカユニットＲＵ３（ＲＵ７）と抵抗素子ｒ２の合成インピーダンスがリファレンス抵抗ＲＺＱのインピーダンスとほぼ一致した場合に得られる。
【００７３】
また、ノードＮ４の電位は、プルアップレプリカユニットＲＵ７及びプルダウンレプリカユニットＲＵ６を活性化させた状態で、制御回路１１２によってリファレンス電位ＺＱＶＲＥＦと比較される。
【００７４】
制御回路１１２は、ノードＮ４の電位がリファレンス電位ＺＱＶＲＥＦよりも高い場合には、インピーダンスコードＲＮＣＯＤＥを更新することによってプルダウンレプリカユニットＲＵ６のインピーダンスを低下させる。逆に、ノードＮ４の電位がリファレンス電位ＺＱＶＲＥＦよりも低い場合、制御回路１１２はインピーダンスコードＲＮＣＯＤＥを更新することによってプルダウンレプリカユニットＲＵ６のインピーダンスを上昇させる。したがって、このような動作を繰り返せば、ノードＮ４の電位がリファレンス電位ＺＱＶＲＥＦとほぼ一致する。この状態は、プルダウンレプリカユニットＲＵ６と抵抗素子ｒ３の合成インピーダンスがプルアップレプリカユニットＲＵ７と抵抗素子ｒ４の合成インピーダンス、すなわち、リファレンス抵抗ＲＺＱのインピーダンスとほぼ一致した場合に得られる。
【００７５】
したがって、まず制御回路１１１を用いてプルアップレプリカユニットＲＵ３のキャリブレーションを行い、これによって得られたインピーダンスコードＲＰＣＯＤＥをプルアップレプリカユニットＲＵ７に反映させた状態で、制御回路１１２を用いてプルダウンレプリカユニットＲＵ６のキャリブレーションを行えば、インピーダンスコードＲＮＣＯＤＥを得ることができる。このようにして得られたインピーダンスコードＲＰＣＯＤＥ，ＲＮＣＯＤＥは、データ入出力回路５０に含まれる論理回路５３〜５５に供給されるため、各出力ユニットＯＢ１〜ＯＢ７のインピーダンスを所望の値、つまり２４０Ωに調整することができる。
【００７６】
このように、第１の実施形態では、各レプリカブロック１０１〜１０３に非活性状態であるレプリカユニットＲＵ４，ＲＵ８，ＲＵ５がそれぞれ設けられており、出力ユニットＯＢの回路構成が正確に再現されている。ここで、非活性状態とはレプリカユニット内に設けられている各トランジスタがオフ状態となった状態を指す。例えばＰチャンネル型トランジスタのゲート電極にはＶＤＤＱが、Ｎチャンネル型トランジスタのゲート電極にはＶＳＳＱが其々供給された状態である。これにより、正確なキャリブレーション動作を行うことが可能となる。
【００７７】
しかも、インピーダンスコードＲＮＣＯＤＥの生成においては、プルアップ動作を行うレプリカブロック１０２と、プルダウン動作を行うレプリカブロック１０３の両方を用いていることから、出力ユニットＯＢ内において抵抗素子ｒ１が共有されているにもかかわらず、これを正しく再現した状態でキャリブレーション動作を行うことができる。
【００７８】
尚、図３に示した第１の実施形態による出力ユニットＯＢは、リード動作だけでなくＯＤＴ動作も可能である。例えば、終端レベルがＶＤＤＱ／２レベルである場合には、ＯＤＴ動作時においてプルアップユニットＰＵとプルダウンユニットＰＤの両方を活性化させればよい。また、終端レベルがＶＤＤＱレベルである場合には、ＯＤＴ動作時においてプルアップユニットＰＵを活性化させればよい。
【００７９】
但し、リード動作時とＯＤＴ動作時では、出力ユニットＯＢに求められる特性が異なるため、図３に示した出力ユニットＯＢのように、リード動作時とＯＤＴ動作時とで同じプルアップユニットＰＵ又はプルダウンユニットＰＤを用いることが適切ではない場合もある。このような場合、以下に説明する第２又は第３の実施形態による出力ユニットＯＢを用いることが好ましい。
【００８０】
第２及び第３の実施形態について説明する前に、リード動作時及びＯＤＴ動作時において出力ユニットＯＢに求められる特性について説明する。
【００８１】
図５は、出力ユニットＯＢの電流電圧特性を示すグラフである。
【００８２】
図５に示す符号Ａ〜Ｃは、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスが抵抗素子ｒ１のインピーダンスよりも低い場合、ほぼ同じである場合及び高い場合の電流電圧特性をそれぞれ示している。また、符号Ｒは、プルアップユニットＰＵ及びプルダウンユニットＰＤを理想的な抵抗素子と見なした場合の電流電圧特性である。
【００８３】
プルアップユニットＰＵ及びプルダウンユニットＰＤは、ＭＯＳトランジスタからなるため、理想的な抵抗素子とは異なる電流電圧特性を有している。このため、図５に示すように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスと抵抗素子ｒ１のインピーダンスとの大小関係に応じて、最終的に得られる電流電圧特性に違いが生じる。
【００８４】
ここで、リード動作時においては、十分な駆動能力が必要であることから、符号Ａで示す特性を有していることが好ましい。これに対し、ＯＤＴ動作時においては、終端すべき信号（例えばライトデータ）を必要以上に減衰させないよう、符号Ｂ又はＣで示す特性を有していることが好ましい。したがって、リード動作時とＯＤＴ動作時とで同じプルアップユニットＰＵ又はプルダウンユニットＰＤを用いると、リード動作において求められる電流電圧特性とＯＤＴ動作において求められる電流電圧特性の両方を満足することは困難となる。
【００８５】
このような問題は、リード動作時とＯＤＴ動作時とで異なるプルアップユニットＰＵ又はプルダウンユニットＰＤを用いることで解決することができる。この点に着目し、第２及び第３の実施形態による出力ユニットＯＢにおいては、ＯＤＴ専用のプルアップユニットＰＵを用いている。
【００８６】
まず、第２の実施形態について説明する。
【００８７】
図６は、第２の実施形態において使用するデータ入出力回路５０の一部を示す回路図である。
【００８８】
図６に示すように、第２の実施形態にて使用するデータ入出力回路５０においては、キャリブレーション回路１００によって生成されたインピーダンスコードＯＰＣＯＤＥが論理回路５３〜５５にさらに供給される。インピーダンスコードＯＰＣＯＤＥは、出力ユニットＯＢに含まれる終端ユニットＯＤＴＰＵのインピーダンスを調整するコードであり、本実施形態ではｎ＋１ビット構成である。そして、論理回路５３〜５５はＯＤＴ動作時においてイネーブル信号Ｏｅｎを対応する出力ユニットＯＢに供給する。その他の回路構成については、図２に示したデータ入出力回路５０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８９】
図７は、第２の実施形態による出力ユニットＯＢの回路図である。
【００９０】
図７に示すように、第２の実施形態による出力ユニットＯＢは、電源電位ＶＤＤＱが供給される配線とノードＮ９との間に接続された終端ユニットＯＤＴＰＵと、ノードＮ９とデータ入出力端子ＤＱとの間に接続された抵抗素子ｒ５が追加された構成を有している。プルアップユニットＰＵ、プルダウンユニットＰＤ及び終端ユニットＯＤＴＰＵは、互いに排他的に活性化される。その他の回路構成については、図３に示した出力ユニットＯＢと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９１】
抵抗素子ｒ５は、ノードＮ９とデータ入出力端子ＤＱとの間に不可避的に存在する寄生抵抗ではなく、タングステンなどの高抵抗材料や拡散層を用いて付加された抵抗体である。本実施形態では、抵抗素子ｒ１の抵抗値が１６０Ω、抵抗素子ｒ５の抵抗値が１２０Ωである。
【００９２】
終端ユニットＯＤＴＰＵは、並列接続された複数のＰチャンネル型ＭＯＳトランジスタＯＰＴ０〜ＯＰＴｎからなり、各トランジスタＯＰＴ０〜ＯＰＴｎのゲート電極には、対応する論理回路５３〜５５から供給されるイネーブル信号Ｏｅｎの対応するビットが入力される。これにより、ＯＤＴ動作時においては、インピーダンスコードＯＰＣＯＤＥに基づいて任意のトランジスタＯＰＴ０〜ＯＰＴｎをオンさせることができ、これによりＯＤＴ動作時における終端インピーダンスを所定値、例えば１２０Ωに調整することができる。ＯＤＴ動作時における終端インピーダンスは、終端ユニットＯＤＴＰＵと抵抗素子ｒ５の合成インピーダンスによって定義される。本実施形態における合成インピーダンスは２４０Ωであり、終端ユニットＯＤＴＰＵに１２０Ωが割り当てられ、抵抗素子ｒ５に１２０Ωが割り当てられる。
【００９３】
プルアップユニットＰＵ及びプルダウンユニットＰＤの回路構成は、図３に示した回路構成と同じであるが、活性化時におけるインピーダンスが相違している。具体的には、プルアップユニットＰＵ及びプルダウンユニットＰＤとも、活性化時におけるインピーダンスが８０Ωとなるよう設計されている。
【００９４】
したがって、プルアップ動作時においては、プルアップユニットＰＵに８０Ωが割り当てられ、抵抗素子ｒ１に１６０Ωが割り当てられる結果、ハイレベルのリードデータを出力する際の合成インピーダンスは２４０Ωとなる。同様に、プルダウン動作時においては、プルダウンユニットＰＤに８０Ωが割り当てられ、抵抗素子ｒ１に１６０Ωが割り当てられる結果、ローレベルのリードデータを出力する際の合成インピーダンスも２４０Ωとなる。
【００９５】
このように、第２の実施形態においては、リード動作時及びＯＤＴ動作時のいずれにおいても、合成インピーダンスが２４０Ωであるものの、その配分が互いに相違する。つまり、リード動作時においてはインピーダンスの低いプルアップユニットＰＵ又はプルダウンユニットＰＤが活性化することから、図５に示した符号Ａで示す電流電圧特性を得ることができる。一方、ＯＤＴ動作時においてはインピーダンスの高い終端ユニットＯＤＴＰＵが活性化することから、図５に示した符号Ｂで示す電流電圧特性を得ることができる。これにより、リード動作時及びＯＤＴ動作時ともに好ましい電流電圧特性を確保することが可能となる。
【００９６】
図８は、第２の実施形態にて使用するキャリブレーション回路１００の回路図である。
【００９７】
図８に示すキャリブレーション回路１００は、レプリカブロック１０４，１０５が追加されているとともに、レプリカブロック１０１に終端レプリカユニットＲＵ１２及び抵抗素子ｒ８が追加され、レプリカブロック１０２に終端レプリカユニットＲＵ１３及び抵抗素子ｒ９が追加され、レプリカブロック１０３に終端レプリカユニットＲＵ１４及び抵抗素子ｒ１０が追加されている。その他の回路構成については、図４に示したキャリブレーション回路１００と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９８】
レプリカブロック１０１内の終端レプリカユニットＲＵ１２及び抵抗素子ｒ８は、電源電位ＶＤＤＱが供給される配線とキャリブレーション端子ＺＱとの間に直列に接続されている。終端レプリカユニットＲＵ１２は、終端ユニットＯＤＴＰＵと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、終端レプリカユニットＲＵ１２を構成する複数のＰチャンネル型ＭＯＳトランジスタのゲート電極が電源電位ＶＤＤＱに固定されている。また、抵抗素子ｒ８は、出力ユニットＯＢに含まれる抵抗素子ｒ５と同じインピーダンスを有している。
【００９９】
かかる構成により、レプリカブロック１０１は、プルアップ動作時における出力ユニットＯＢの回路構成を正確に再現している。
【０１００】
レプリカブロック１０２内の終端レプリカユニットＲＵ１３及び抵抗素子ｒ９は、電源電位ＶＤＤＱが供給される配線とノードＮ４との間に直列に接続されている。終端レプリカユニットＲＵ１３は、終端ユニットＯＤＴＰＵと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、終端レプリカユニットＲＵ１３を構成する複数のＰチャンネル型ＭＯＳトランジスタのゲート電極が電源電位ＶＤＤＱに固定されている。また、抵抗素子ｒ９は、出力ユニットＯＢに含まれる抵抗素子ｒ５と同じインピーダンスを有している。
【０１０１】
かかる構成により、レプリカブロック１０２についても、プルアップ動作時における出力ユニットＯＢの回路構成を正確に再現している。
【０１０２】
レプリカブロック１０３内の終端レプリカユニットＲＵ１４及び抵抗素子ｒ１０は、電源電位ＶＤＤＱが供給される配線とノードＮ４との間に直列に接続されている。終端レプリカユニットＲＵ１４は、終端ユニットＯＤＴＰＵと同じ回路構成を有しているものの、非活性状態に固定されている。具体的には、終端レプリカユニットＲＵ１４を構成する複数のＰチャンネル型ＭＯＳトランジスタのゲート電極が電源電位ＶＤＤＱに固定されている。また、抵抗素子ｒ１０は、出力ユニットＯＢに含まれる抵抗素子ｒ５と同じインピーダンスを有している。
【０１０３】
かかる構成により、レプリカブロック１０３は、プルダウン動作時における出力ユニットＯＢの回路構成を正確に再現している。
【０１０４】
レプリカブロック１０４は、レプリカブロック１０３と同様の回路構成を有している。つまり、レプリカブロック１０４は、電源電位ＶＤＤＱが供給される配線とノードＮ８との間に接続されたプルアップレプリカユニットＲＵ１５と、電源電位ＶＳＳＱが供給される配線とノードＮ８との間に接続されたプルダウンレプリカユニットＲＵ１１と、ノードＮ８とノードＮ６との間に接続された抵抗素子ｒ７と、電源電位ＶＤＤＱが供給される配線とノードＮ６との間に直列に接続された終端レプリカユニットＲＵ１６及び抵抗素子ｒ１１を備えている。抵抗素子ｒ７は出力ユニットＯＢに含まれる抵抗素子ｒ１と同じインピーダンスを有しており、抵抗素子ｒ１１は出力ユニットＯＢに含まれる抵抗素子ｒ５と同じインピーダンスを有している。
【０１０５】
かかる構成により、レプリカブロック１０４は、プルダウン動作時における出力ユニットＯＢの回路構成を正確に再現している。
【０１０６】
レプリカブロック１０５は、電源電位ＶＤＤＱが供給される配線とノードＮ７との間に接続されたプルアップレプリカユニットＲＵ１７と、電源電位ＶＳＳＱが供給される配線とノードＮ７との間に接続されたプルダウンレプリカユニットＲＵ１８と、ノードＮ７とノードＮ６との間に接続された抵抗素子ｒ６と、電源電位ＶＤＤＱが供給される配線とノードＮ６との間に直列に接続された終端レプリカユニットＲＵ１０及び抵抗素子ｒ１２を備えている。抵抗素子ｒ６は出力ユニットＯＢに含まれる抵抗素子ｒ１と同じインピーダンスを有しており、抵抗素子ｒ１２は出力ユニットＯＢに含まれる抵抗素子ｒ５と同じインピーダンスを有している。
【０１０７】
レプリカブロック１０５内においては、プルアップレプリカユニットＲＵ１７及びプルダウンレプリカユニットＲＵ１８がいずれも非活性状態に固定される一方、終端レプリカユニットＲＵ１０については、インピーダンスコードＯＰＣＯＤＥによってインピーダンスが制御される。
【０１０８】
かかる構成により、レプリカブロック１０５は、ＯＤＴ動作時における出力ユニットＯＢの回路構成を正確に再現している。
【０１０９】
ここで、ノードＮ６の電位は、終端レプリカユニットＲＵ１０及びプルダウンレプリカユニットＲＵ１１を活性化させた状態で、制御回路１１３によってリファレンス電位ＺＱＶＲＥＦと比較される。制御回路１１３は、ノードＮ６の電位がリファレンス電位ＺＱＶＲＥＦよりも高い場合には、インピーダンスコードＯＰＣＯＤＥを更新することによって終端レプリカユニットＲＵ１０のインピーダンスを上昇させる。逆に、ノードＮ６の電位がリファレンス電位ＺＱＶＲＥＦよりも低い場合、制御回路１１３はインピーダンスコードＯＰＣＯＤＥを更新することによって終端レプリカユニットＲＵ１０のインピーダンスを低下させる。したがって、このような動作を繰り返せば、ノードＮ６の電位がリファレンス電位ＺＱＶＲＥＦとほぼ一致する。この状態は、終端レプリカユニットＲＵ１０と抵抗素子ｒ１２の合成インピーダンスがプルダウンレプリカユニットＲＵ１１と抵抗素子ｒ７の合成インピーダンス、すなわち、リファレンス抵抗ＲＺＱのインピーダンスとほぼ一致した場合に得られる。
【０１１０】
したがって、まず制御回路１１１を用いてプルアップレプリカユニットＲＵ３のキャリブレーションを行い、これによって得られたインピーダンスコードＲＰＣＯＤＥをプルアップレプリカユニットＲＵ７に反映させる。次に、制御回路１１２を用いてプルダウンレプリカユニットＲＵ６のキャリブレーションを行い、インピーダンスコードＲＮＣＯＤＥを得る。さらに、インピーダンスコードＲＮＣＯＤＥをプルダウンレプリカユニットＲＵ１１に反映させた状態で、制御回路１１３を用いて終端レプリカユニットＲＵ１０のキャリブレーションを行い、インピーダンスコードＯＰＣＯＤＥを得る。このようにして得られたインピーダンスコードＲＰＣＯＤＥ，ＲＮＣＯＤＥ，ＯＰＣＯＤＥは、データ入出力回路５０に含まれる論理回路５３〜５５に供給される。これにより、各出力ユニットＯＢ１〜ＯＢ７のリード動作時及びＯＤＴ動作時におけるインピーダンスを所望の値、つまり２４０Ωに調整することができる。
【０１１１】
このように、第２の実施形態では、各出力ユニットＯＢ１〜ＯＢ７が終端ユニットＯＤＴＰＵを備えていることから、第１の実施形態による効果に加え、リード動作時及びＯＤＴ動作時のいずれにおいても、所望の電流電圧特性を得ることができる。
【０１１２】
しかも、出力ユニットＯＢを再現したレプリカブロック１０１〜１０５を用いてインピーダンスコードＲＰＣＯＤＥ，ＲＮＣＯＤＥ，ＯＰＣＯＤＥの生成を行っていることから、正確なキャリブレーション動作を行うことが可能となる。
【０１１３】
次に、本発明の第３の実施形態について説明する。
【０１１４】
図９は、第３の実施形態による出力ユニットＯＢの回路図である。
【０１１５】
図９に示すように、第３の実施形態による出力ユニットＯＢは、抵抗素子ｒ５が抵抗素子ｒ１に対して直列に接続されている点において、図７に示した出力ユニットＯＢと相違している。つまり、本実施形態では、終端ユニットＯＤＴＰＵが抵抗素子ｒ１と抵抗素子ｒ５の接続点に接続されている。その他の回路構成については、図７に示した出力ユニットＯＢと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１１６】
本実施形態においては、抵抗素子ｒ１の抵抗値が４０Ω、抵抗素子ｒ５の抵抗値が１２０Ωである。つまり、より抵抗値の低い抵抗素子ｒ１を使用するため、その分、チップ上における占有面積を削減することができるばかりでなく、データ入出力端子ＤＱに付加される端子容量を低減することが可能となる。
【０１１７】
プルアップユニットＰＵ及びプルダウンユニットＰＤの回路構成は、図７に示した回路構成と同じであり、活性化時におけるインピーダンスが８０Ωとなるよう設計されている。これにより、プルアップユニットＰＵ又はプルダウンユニットＰＤが活性化すると、合成インピーダンスは２４０Ω（＝８０Ω＋４０Ω＋１２０Ω）となる。また、終端ユニットＯＤＴＰＵの回路構成も、図７に示した回路構成と同じであり、活性化時におけるインピーダンスが１２０Ωとなるよう設計されている。これにより、終端ユニットＯＤＴＰＵが活性化すると、合成インピーダンスは２４０Ω（＝１２０Ω＋１２０Ω）となる。
【０１１８】
図１０は、第３の実施形態にて使用するキャリブレーション回路１００の回路図である。図１０に示すキャリブレーション回路１００は、抵抗素子ｒ８〜ｒ１２の接続位置が出力ユニットＯＢに合わせて変更されている他は、図８に示したキャリブレーション回路１００と同じである。したがって、重複する説明は省略する。
【０１１９】
このように、第３の実施形態においては、抵抗素子ｒ１，ｒ５がプルアップユニットＰＵ及びプルダウンユニットＰＤからみて直列に接続されていることから、上述した通り、より抵抗値の低い抵抗素子ｒ１を使用することができる。これにより、第１及び第２の実施形態による効果に加え、チップ上における占有面積を削減することができるとともに、データ入出力端子ＤＱの端子容量を低減することが可能となる。
【０１２０】
次に、本発明の第４の実施形態について説明する。
【０１２１】
図１１は、第４の実施形態によるキャリブレーション回路１００の回路図である。
【０１２２】
本実施形態によるキャリブレーション回路１００は、リードデータの中心レベルが４／５×ＶＤＤＱである場合に用いられ、図１１に示すレプリカブロック１０１，１０２，１０５がそれぞれ４台並列に接続されている点、並びに、リファレンス電位ＺＱＶＲＥＦが４／５×ＶＤＤＱレベルである点において、第２及び第３の実施形態と相違する。このようなキャリブレーション回路１００を用いたキャリブレーション動作は、次のように行う。
【０１２３】
まず、制御回路１１１を用いて４台のレプリカブロック１０１にそれぞれ含まれるプルアップレプリカユニットＲＵ３のキャリブレーションを行う。この場合、４台のプルアップレプリカユニットＲＵ３が並列に接続されていることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＺＱＶＲＥＦ（４／５×ＶＤＤＱ）とほぼ一致するよう、インピーダンスコードＲＰＣＯＤＥが生成される。
【０１２４】
次に、インピーダンスコードＲＰＣＯＤＥを４台のレプリカブロック１０２にそれぞれ含まれるプルアップレプリカユニットＲＵ７に反映させた状態で、制御回路１１２を用いて、レプリカブロック１０３に含まれるプルダウンレプリカユニットＲＵ６のキャリブレーションを行う。ここでも、４台のプルアップレプリカユニットＲＵ７が並列に接続されていることから、ノードＮ４の電位がリファレンス電位ＺＱＶＲＥＦ（＝４／５×ＶＤＤＱ）とほぼ一致するよう、インピーダンスコードＲＮＣＯＤＥが生成される。
【０１２５】
次に、インピーダンスコードＲＮＣＯＤＥをレプリカブロック１０４に含まれるプルダウンレプリカユニットＲＵ１１に反映させた状態で、制御回路１１３を用いて、４台のレプリカブロック１０５にそれぞれ含まれる終端レプリカユニットＲＵ１０のキャリブレーションを行う。ここでも、４台の終端レプリカユニットＲＵ１０が並列に接続されていることから、ノードＮ６の電位がリファレンス電位ＺＱＶＲＥＦ（＝４／５×ＶＤＤＱ）とほぼ一致するよう、インピーダンスコードＯＰＣＯＤＥが生成される。
【０１２６】
そして、得られたインピーダンスコードＲＰＣＯＤＥ，ＲＮＣＯＤＥ，ＯＰＣＯＤＥを出力ユニットＯＢ内に供給すれば、４／５×ＶＤＤＱレベルを中心としたリード動作を行うことが可能となる。
【０１２７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２８】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４，２５    電源端子
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
５０      データ入出力回路
５１      ＦＩＦＯ回路
５２      データ出力回路
５３〜５５    論理回路
５６〜５８    選択回路
１００    キャリブレーション回路
１０１〜１０５    レプリカブロック
１１１〜１１３    制御回路
ＢＬ，／ＢＬ    ビット線
ＣＮＴ１，ＣＮＴ２    制御回路
ＤＱ      データ入出力端子
ＬＩＯＴ／ＬＩＯＢ    ローカルＩＯ線
ＬＴ１〜ＬＴ３    ラッチ回路
ＭＡＭＰ  メインアンプ
ＭＣ      メモリセル
ＭＩＯＴ／ＭＩＯＢ    メインＩＯ線
Ｎ０１，Ｎ０２，Ｎ１〜Ｎ９    ノード
ＯＢ１〜ＯＢ７    出力ユニット
ＯＤＴＰＵ    終端ユニット
ＯＰＴ０〜ＯＰＴｎ    トランジスタ
ＰＤ      プルダウンユニット
ＰＵ      プルアップユニット
ＲＮＴ０〜ＲＮＴｎ    トランジスタ
ＲＰＴ０〜ＲＰＴｎ    トランジスタ
ＲＵ０１，ＲＵ０２，ＲＵ３，ＲＵ５，ＲＵ７，ＲＵ１５，ＲＵ１７    プルアップレプリカユニット
ＲＵ０３，ＲＵ４，ＲＵ６，ＲＵ８，Ｒ１１，ＲＵ１８    プルダウンレプリカユニット
ＲＵ１０，ＲＵ１２〜ＲＵ１４，ＲＵ１６    終端レプリカユニット
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗
ＳＡＭＰ  センスアンプ
ＴＧ      スイッチ回路
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
ｒ０１〜ｒ０６，ｒ１〜ｒ１２    抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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