(57)【要約】【課題】複数の回路部の各々に設けられた揮発性メモリに対して共通の書込み可能な不揮発性メモリからパラレル／シリアル変換部を介してデータを書き込むにあたって、短時間で書き込みを行うこと。【解決手段】複数の回路部であるＰＬＬ１〜ＰＬＬ４に夫々対応してパラレル／シリアル変換部７１〜７４を設けている。そしてフラッシュメモリ６のデータのアドレスの呼び出し順またはフラッシュメモリ６内のデータのマッピングを工夫することにより、バイト単位で分割される分割データ１Ａ−１、１Ａ−２等について、各ＰＬＬ１〜ＰＬＬ４に対応するデータの間で同じ順番の分割データを順次対応するパラレル／シリアル変換部７１〜７４に読み出すようにプログラムを構成する。【選択図】  図１
2015069552.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路部の各々に設けられ、複数バイトのデータがシリアル伝送により書きこまれる揮発性メモリと、
前記複数の回路部の各々の揮発性メモリに書きこむデータが記憶されると共に、１バイトのデータ毎にアドレスが割り当てられ、パラレルデータとして読み出される書込み可能な不揮発性メモリと、
前記複数の回路部に夫々対応して設けられると共に、パラレルデータをシリアルデータに変換する複数のパラレル／シリアル変換部と、
前記揮発性メモリに対する書き込み制御と、前記不揮発性メモリに対するアドレス信号の出力と前記複数のパラレル／シリアル変換部を選択するための信号の出力とを行う制御部と、を備え、
各回路部に対応するデータにおいてバイト単位で分割される分割データのうち先頭の分割データを、対応するパラレル／シリアル変換部に前記不揮発性メモリから順番に読み出し、その後先頭のデータに続く分割データを対応するパラレル／シリアル変換部に前記不揮発性メモリから順番に読み出し、こうして各回路部に対応するデータの間で同じ順番の分割データを順次対応するパラレル／シリアル変換部に読み出すように、前記制御部による不揮発性メモリ内のデータのアドレスの呼び出し順を設定するかまたは不揮発性メモリ内のデータのマッピングを設定したことを特徴とするデータ処理装置。
【請求項２】
前記複数の回路部の各々の揮発性メモリに対応する複数バイトのデータは１バイトずつ分割されていることを特徴とする請求項１記載のデータ処理装置。
【請求項３】
複数の回路部の各々の揮発性メモリの書き込みのタイミング信号であるクロック信号は、各回路部の間でクロックの周期の１／ｎ（ｎは２以上の整数）だけ順次ずれていることを特徴とする請求項１または２記載のデータ処理装置。
【請求項４】
複数の回路部の各々に設けられ、複数バイトのデータがシリアル伝送により書きこまれる揮発性メモリと、
前記複数の回路部の各々の揮発性メモリに書きこむデータが記憶されると共に、１バイトのデータ毎にアドレスが割り当てられ、パラレルデータとして読み出される書込み可能な不揮発性メモリと、
前記複数の回路部に夫々対応して設けられ、パラレルデータをシリアルデータに変換する複数のパラレル／シリアル変換部と、
前記複数のパラレル／シリアル変換部に各々対応して設けられ、前記不揮発性メモリから対応する前記回路部の揮発性メモリに記憶すべき全てのデータが一旦保持される中間保持回路
前記不揮発性メモリ及び中間保持回路に対するアドレス信号の出力と前記複数のパラレル／シリアル変換部の選択と前記不揮発性メモリから揮発性メモリに対する書きこみ制御とを行う制御部と、を備え、
前記制御部は、前記複数のパラレル／シリアル変換部に各々対応して設けられた中間保持回路に前記不揮発性メモリから順次データを保持させ、中間保持回路に保持されているデータをパラレル／シリアル変換部を通じて前記揮発性メモリに書き込むように構成されていることを特徴とするデータ処理装置。
【請求項５】
前記揮発性メモリはフラッシュメモリである請求項１ないし４のいずれか一項に記載のデータ処理装置。
【請求項６】
前記揮発性メモリはレジスタである１ないし５のいずれか一項に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリなどの不揮発性メモリに記憶されているデータをレジスタなどの揮発性メモリに書きこむデータ処理装置に関する。
【背景技術】
【０００２】
電子機器の中には、動作パラメータを不揮発性メモリに記憶しておき、電源投入時あるいはその後にオペレータからの指示により前記メモリ内の動作パラメータを揮発性メモリに読み出し、この動作パラメータを用いて運転が行われるものがある。この種の電子機器としては例えばディジタル処理を用いた周波数シンセサイザが挙げられる。この周波数シンセサイザは、電圧制御発振器を含むアナログ回路とＰＬＬループの一部においてディジタル処理を行うディジタル処理部とからなる回路部分と、この回路部分を制御するコントローラと、を備えている。周波数シンセサイザの動作パラメータとしては、ディジタル処理に必要な演算のパラメータ、公称周波数、周波数の可変幅などが挙げられるが、アラームのオン／オフの設定状態（異常が生じたときにアラームが発せられるか否かの設定状態）なども含まれる。
【０００３】
特許文献１には、ディジタル処理を用いた周波数シンセサイザにおいて、電源投入時にＥＥＰＲＯＭに記憶されている動作パラメータをレジスタに書きこむ技術が記載されている。また特許文献２には、ｎ個の周波数設定データを夫々ｎ個のシリアル／パラレル変換部を介してｎ個のデータ保持回路に保持することが記載されている。しかし特許文献１、２には、フラッシュメモリから揮発性メモリに動作パラメータを書きこむ時間を短縮し、前記コントローラを含むＬＳＩの回路規模を削減する技術に関しては記載されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９８８７２号（段落００２９）
【特許文献２】特開２００４−８８５２９号（段落００２９）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明はこのような事情の下になされたものであり、その目的は、複数の回路部の各々に設けられた揮発性メモリに対して共通の書込み可能な不揮発性メモリからパラレル／シリアル変換部を介してデータを書き込むにあたって、短時間で書き込みを行うことができるデータ処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデータ処理装置は、複数の回路部の各々に設けられ、複数バイトのデータがシリアル伝送により書きこまれる揮発性メモリと、
前記複数の回路部の各々の揮発性メモリに書きこむデータが記憶されると共に、１バイトのデータ毎にアドレスが割り当てられ、パラレルデータとして読み出される書込み可能な不揮発性メモリと、
前記複数の回路部に夫々対応して設けられると共に、パラレルデータをシリアルデータに変換する複数のパラレル／シリアル変換部と、
前記揮発性メモリに対する書き込み制御と、前記不揮発性メモリに対するアドレス信号の出力と前記複数のパラレル／シリアル変換部を選択するための信号の出力とを行う制御部と、を備え、
各回路部に対応するデータにおいてバイト単位で分割される分割データのうち先頭の分割データを、対応するパラレル／シリアル変換部に前記不揮発性メモリから順番に読み出し、その後先頭のデータに続く分割データを対応するパラレル／シリアル変換部に前記不揮発性メモリから順番に読み出し、こうして各回路部に対応するデータの間で同じ順番の分割データを順次対応するパラレル／シリアル変換部に読み出すように、前記制御部による不揮発性メモリ内のデータのアドレスの呼び出し順を設定するかまたは不揮発性メモリ内のデータのマッピングを設定したことを特徴とする。
他の発明のデータ処理装置は、複数の回路部の各々に設けられ、複数バイトのデータがシリアル伝送により書きこまれる揮発性メモリと、
前記複数の回路部の各々の揮発性メモリに書きこむデータが記憶されると共に、１バイトのデータ毎にアドレスが割り当てられ、パラレルデータとして読み出される書込み可能な不揮発性メモリと、
前記複数の回路部に夫々対応して設けられ、パラレルデータをシリアルデータに変換する複数のパラレル／シリアル変換部と、
前記複数のパラレル／シリアル変換部に各々対応して設けられ、前記不揮発性メモリから対応する前記回路部の揮発性メモリに記憶すべき全てのデータが一旦保持される中間保持回路
前記不揮発性メモリ及び中間保持回路に対するアドレス信号の出力と前記複数のパラレル／シリアル変換部の選択と前記不揮発性メモリから揮発性メモリに対する書きこみ制御とを行う制御部と、を備え、
前記制御部は、前記複数のパラレル／シリアル変換部に各々対応して設けられた中間保持回路に前記不揮発性メモリから順次データを保持させ、中間保持回路に保持されているデータをパラレル／シリアル変換部を通じて前記揮発性メモリに書き込むように構成されていることを特徴とする。
【発明の効果】
【０００７】
本発明は、複数の回路部の各々に設けられた揮発性メモリに対して共通の書込み可能な不揮発性メモリからパラレル／シリアル変換部を介してデータを書き込むにあたって、複数の回路部に夫々対応してパラレル／シリアル変換部を設けている。そして不揮発性メモリ内のデータのアドレスの呼び出し順を設定するかまたは不揮発性メモリ内のデータのマッピングを工夫することにより、バイト単位で分割される分割データについて、各回路部に対応するデータの間で同じ順番の分割データを順次対応するパラレル／シリアル変換部に読み出すようにしている。従ってデータの書き込みのいわば律速になっているパラレル／シリアル変換部における処理を、各パラレル／シリアル変換部の間で並行して行うことができる。このため共通の不揮発性メモリから各揮発性メモリに対して短時間で書き込みを行うことができ、また回路規模も小さい。
【０００８】
また他の発明は、複数の回路部に夫々対応して中間保持回路及びパラレル／シリアル変換部の組を設け、前記不揮発性メモリから中間保持回路に順次データを保持させ、中間保持回路に保持されているデータをパラレル／シリアル変換部を通じて前記揮発性メモリに書き込むように構成している。このためパラレル／シリアル変換部における処理を、各パラレル／シリアル変換部の間で並行して行うことができるため、共通の不揮発性メモリから各揮発性メモリに対して短時間で書き込みを行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態（第２の実施形態）の全体構成を示すブロック図である。
【図２】第１の実施形態のＰＬＬ回路部に関連する回路を詳細に示すブロック図である。
【図３】第１の実施の形態におけるフラッシュメモリ内のデータとＰＬＬ内のレジスタのデータとの関係を示す説明図である。
【図４】第１の実施の形態におけるデータ処理及び比較例におけるデータ処理と時間との関係を示す説明図である。
【図５】比較例の全体構成を示すブロック図である。
【図６】本発明の第２の実施の形態におけるフラッシュメモリ内のデータを示す説明図である。
【図７】本発明の第３の実施形態の制御部内の一部を示すブロック図である。
【図８】本発明の第１の実施形態及び第２の実施形態におけるレジスタに関するタイムチャートである。
【図９】本発明の第３の実施形態におけるレジスタに関するタイムチャートである。
【図１０】本発明の第４の実施形態の全体構成を示すブロック図である。
【図１１】第４の実施の形態におけるデータ処理と時間との関係を示す説明図である。
【発明を実施するための形態】
【００１０】
[第１の実施形態]
本発明のデータ処理装置を電子機器である周波数シンセサイザに適用した実施形態について説明する。周波数シンセサイザは、図１に示すように４つの回路部であるＰＬＬ１〜ＰＬＬ４と、これら４つの回路部であるＰＬＬ１〜ＰＬＬ４に対して動作パラメータを設定するための集積回路部５と、を備えている。集積回路部５はＦＰＧＡ（Field Programmable Gate Alley）からなるＬＳＩにより構成されている。ＰＬＬ１〜ＰＬＬ４は、同一の構成であることからＰＬＬ１を代表して説明する。図２は、周波数シンセサイザの発振回路部に相当する部分を示している。発振回路部は、電圧制御発振器（ＶＣＯ）１１と、電圧制御発振器１１の出力を１／Ｎに分周する分周回路１２と、ＰＬＬ（Phase Locked Loop）回路部１３と、を備えている。ＰＬＬ回路部１３は、説明の便宜上ＰＬＬ１と呼ぶ。
【００１１】
ＰＬＬ１は、例えばディジタル値である周波数設定値が入力されることにより、当該周波数データに対応する例えば矩形波からなる周波数の信号を出力するＤＤＳ（Direct  Digital  Synthesizer）を含むディジタル回路１４を備えている。矩形波である周波数信号は、リファレンスクロックであり、このリファレンスクロックの位相と分周器１２から出力されるパルスの位相とが位相比較部１５にて比較される。位相比較部１５における比較結果である位相差がチャージポンプ１６によりアナログ化され、アナログ化された信号はループフィルタ１７に入力され、ここで積分されて電圧制御発振器１１の制御電圧とされる。電圧制御発振器１１から分周器１２、位相比較部１５からチャージポンプ１６及びループフィルタ１７を経て電圧制御発振器１１に戻るループがＰＬＬに相当するかもしれないが、この明細書ではディジタル回路部分をＰＬＬ１と呼ぶことにする。
【００１２】
ＰＬＬ１は、図２（ａ）に示すように複数バイトのデータ例えば３バイト（２４ビット）のデータが各々書き込まれる揮発性メモリであるレジスタが４個設けられている。４つのレジスタに対して符号Ｒ１〜Ｒ４を割り当てる。各レジスタＲ１〜Ｒ４は、各々２４ビットのデータからなる周波数設定値、周波数設定可能な可変幅、ＰＬＬ１に含まれている温度補償を行う回路部分のパラメータ値などのデータが記憶される部分である。  
ＰＬＬ１には、フラッシュメモリ６からパラレル／シリアル変換部７１を介して、後述のようにレジスタＲ１〜Ｒ４に夫々対応するデータ１Ａ〜１Ｄが送られる。このためＰＬＬ１には、図２（ｂ）に示すようにデータ１Ａ〜１ＤをレジスタＲ１〜Ｒ４に振り分けるためにシフトレジスタ１０、選択回路２００及びアンド回路２０１〜２０４などが設けられている。
【００１３】
図１に戻って、ＰＬＬ２〜ＰＬＬ４もＰＬＬ１と同様に構成されている。従って図１に示す周波数シンセサイザは、各ＰＬＬ１〜ＰＬＬ４に夫々接続されている４個の電圧制御発振器１１から同時に４個の発振出力を得ることができる。  
一方、集積回路部５は、書込み可能な不揮発性メモリであるフラッシュメモリ６と、４つのパラレル／シリアル変換部７１〜７４と、制御部８と、を備えている。
【００１４】
フラッシュメモリ６は、各ＰＬＬ１〜ＰＬＬ４のレジスタに書き込むべきデータが記憶されている。図３は、フラッシュメモリ６のメモリ領域と各ＰＬＬ１〜ＰＬＬ４のレジスタとデータとを対応付けて示す説明図である。既述のように４つのレジスタＲ１〜Ｒ４の各々は、２４ビットのデータ即ち３バイト分のデータを保持できる。フラッシュメモリ６には、ＰＬＬ１のレジスタＲ１に保持される３バイトのデータがアドレス１００番地から１０２番地のメモリ領域に記憶され、レジスタＲ２に保持される３バイトのデータがアドレス１０３番地から１０５番地のメモリ領域に記憶され、レジスタＲ３に保持される３バイトのデータがアドレス１０６番地から１０８番地のメモリ領域に記憶され、レジスタＲ４に保持される３バイトのデータがアドレス１０９番地から１１１番地のメモリ領域に記憶されている。なおこれらアドレスの番地の数字は便宜上の数字である。
【００１５】
図３においてデータ１Ａ、１Ｂ、１Ｃ、１Ｄの各々は、例えば一つの動作パラメータを構成する２４ビットのデータであり、夫々レジスタＲ１〜Ｒ４に記憶されるデータである。データ１Ａは、各々１バイトのデータ１Ａ−１、データ１Ａ−２及びデータ１Ａ−３から構成されており、これらデータ１Ａ−１、データ１Ａ−２及びデータ１Ａ−３が既述のように順番にアドレスが並ぶメモリ領域に記憶されている。データ１Ａ、１Ｂ、１Ｃ、１Ｄのアルファベットはデータの種別が４個あることを示しており、ハイフォンに続く数字は１バイトのデータの区別を示している。このため模式的な説明をすれば、データ１Ａ、１Ｂ、１Ｃ、１Ｄは４つのパラメータであるということができる。しかし実際には２４ビットの例えば上位８ビットは一の演算を行うための一の係数であり、下位１６ビットは前記演算を行うための他の係数であってもよい。即ち２４ビット単位のデータは複数のパラメータを含むものであってもよい。
【００１６】
以上のように、ＰＬＬ１のレジスタＲ１〜Ｒ４の合計１２バイト（３バイト×４）のビット信号との並びと、フラッシュメモリ６におけるアドレス１００番地から１１１番地までの１２バイトのデータの並びとは互に対応している。  
フラッシュメモリ６のメモリ領域には、データ１Ｄの後に続いてＰＬＬ２のデータ２Ａ、２Ｂ、２Ｃ、２Ｄが記憶されている。即ち、ＰＬＬ２のレジスタＲ１に保持される３バイトのデータがアドレス１１２番地から１１４番地のメモリ領域に記憶され、レジスタＲ２に保持される３バイトのデータがアドレス１１５番地から１１７番地のメモリ領域に記憶され、レジスタＲ３に保持される３バイトのデータがアドレス１１８番地から１２０番地のメモリ領域に記憶され、レジスタＲ４に保持される３バイトのデータがアドレス１２１番地から１２３番地のメモリ領域に記憶されている。なお、図３では紙面の制約からメモリ領域の一部が省略されている。
【００１７】
更にフラッシュメモリ６のメモリ領域には、データ２Ｄの後に続いてＰＬＬ３のデータ３Ａ、３Ｂ、３Ｃ、３Ｄが記憶され、更にまたデータ３Ｄの後に続いてＰＬＬ４のデータ４Ａ、４Ｂ、４Ｃ、４Ｄが記憶されている。データの先頭についている符号はＰＬＬの符号と対応しており、従ってデータ２Ａ（２Ａ−１、２Ａ−２及び２Ａ−３）以降の意味及びレジスタＲ１〜Ｒ４との対応関係は、既に詳述したＰＬＬ１におけるデータ１Ａ、１Ｂ、１Ｃ、１Ｄに関する説明事項と同様である。
【００１８】
このようにフラッシュメモリ６には、ＰＬＬ１に対応する先頭のバイト単位のデータ１Ａ−１からＰＬＬ４に対応する最後尾のバイト単位のデータ４Ｄ−３が番地順に並んでいる。従ってフラッシュメモリ６のメモリ領域から後述の図５に示す比較例のように番地順に読み出して、パラレルデータからシリアルデータに変換し、各ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４のラッチのタイミングを制御すると、ＰＬＬ１のレジスタＲ１〜Ｒ４から順番にデータが保持され、図３の右側に示すようにＰＬＬ１〜ＰＬＬ４にデータが書き込まれる。しかし本発明では、後述のように番地の読み出し順を工夫している。
【００１９】
ここで集積回路部５の構成要素の説明に戻って、４つのパラレル／シリアル変換部７１〜７４は、夫々ＰＬＬ１〜ＰＬＬ４に対応して設けられている。パラレル／シリアル変換部７１はＰＬＬ１の４つのレジスタＲ１〜Ｒ４に接続されており、フラッシュメモリ６から１バイトずつ読み出されたパラレル信号、即ち８ビットのパラレル信号をシリアル信号に変換するためのものである。他のパラレル／シリアル変換部７２（７３、７４）についても対応するＰＬＬ２（ＰＬＬ３、ＰＬＬ４）の４つのレジスタＲ１〜Ｒ４に接続されている。図１中８４は、フラッシュメモリ６と各パラレル／シリアル変換部７１〜７４とを接続する８ビットのデータバスである。
【００２０】
これらパラレル／シリアル変換部７１〜７４は、後述の制御部８から出力される選択信号ＬＤ１〜ＬＤ４の入力により、フラッシュメモリ６から読み出された１バイト単位のデータの書き込みが行われる。従って例えば、パラレル／シリアル変換部７１に選択信号ＬＤ１が入力されていて、他のパラレル／シリアル変換部７２（７３、７４）に選択信号ＬＤ（２）〜ＬＤ４が入力されていないときには、パラレル／シリアル変換部７１だけにデータが書き込まれる。なお、図１には、選択信号ＬＤ１〜ＬＤ４が記載されているが、同時にこれらの選択信号が入力されている状態を示しているものではない。
【００２１】
一方、各パラレル／シリアル変換部７１〜７４内のメモリ（図示していない）内のデータは、クロック信号により所定の順序で例えば上位ビットから順番にビット信号が読み出されて、対応するＰＬＬ１〜ＰＬＬ４のシフトレジスタ１０（図２（ｂ）参照）に書き込まれる。シフトレジスタ１０の２４ビット分のデータラインは、各レジスタＲ１〜Ｒ４に接続されている。ＰＬＬ１の４つのレジスタＲ１〜Ｒ４には、各々ラッチイネーブル信号の信号路が接続されており、シフトレジスタ１０に書き込まれたデータは、対応するラッチイネーブル信号の入力によりレジスタＲ１〜Ｒ４に保持される。ラッチイネーブル信号は、後述の制御部８から出力される。
【００２２】
ＰＬＬ１を例にとると、パラレル／シリアル変換部７１からシフトレジスタ１０に、レジスタＲ１〜Ｒ４に保持すべきビット信号が順次送られるが、シフトレジスタ１０にレジスタＲ１に対応するデータが並んだ時に、ラッチイネーブル信号によりレジスタＲ１に当該データが保持される。当該データがレジスタＲ１にだけ保持され、レジスタＲ２〜Ｒ４に保持されないようにするために、各レジスタＲ１〜Ｒ４に対応するデータの下位２ビットをコントロールビットとして用いている。このコントロールビットは選択回路２００に入力される。例えば図３に示すデータを用いるなら、データ１Ａ〜１Ｄのコントロールビットは、夫々「１，１」、「１，０」、「０，０」、「０，１」として設定される。
【００２３】
そしてシフトレジスタ１０にデータ１Ａが並んだときには、コントロールビットが「１，１」であり、選択回路２００に論理「１，１」が入力されたときに、レジスタＲ１に対応するアンド回路２０１の一端に論理「１」が入力されてラッチイネーブル信号ＬＥ１がレジスタＲ１だけに入力されることにより、レジスタＲ１にデータ１Ａが保持される。同様にシフトレジスタ１０にデータ１Ｂが並んだ時には、コントロールビットが「１，０」であり、選択回路２００に論理「１，０」が入力されたときに、レジスタＲ２に対応するアンド回路２０２の一端に論理「１」が入力されてラッチイネーブル信号ＬＥ１がレジスタＲ２だけに入力されることにより、レジスタＲ２にデータ１ｂが保持される。このように選択回路２００にデータ１Ａ〜１Ｄに対応するコントロールビットに基づく論理が入力されたときに、データ１Ａ〜１Ｄに対応するレジスタＲ１〜Ｒ４へラッチイネーブル信号ＬＥ１が入力されるように、ＰＬＬ１内にデータ振り分け回路部（シフトレジスタ１０、選択回路２００及びアンド回路２０１〜２０４）が設けられている。
【００２４】
こうしてパラレル／シリアル変換部７１〜７４からのデータとクロック信号とがシフトレジスタ１０に送られ、ラッチイネーブル信号のタイミングによって、図３に示したようにレジスタＲ１〜Ｒ４に夫々データ１Ａ〜１Ｄが保持される。
【００２５】
制御部８は、フラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータを書き込むための動作状態を制御するステートマシン８２とその動作状態により各回路に送る信号のタイミングを発生させてそのタイミングで信号を出力するタイミング発生部８１とを備えている。制御部８とフラッシュメモリ６とは、フラッシュメモリ６のアドレスを選択するためのアドレスバス８３が接続されている。また制御部８と各パラレル／シリアル変換部７１〜７４とは、パラレル／シリアル変換部７１〜７４を選択する選択信号ＬＤ１〜ＬＤ４の信号路により接続されている。
【００２６】
更にまた制御部８からＰＬＬ１〜ＰＬＬ４の各レジスタＲ１〜Ｒ４には、既述のラッチイネーブル信号を出力する信号路と、クロック信号を送るための信号路とが形成されている。各レジスタＲ１〜Ｒ４のビット信号の書き込みは、クロック信号により行われる。クロック信号の信号路は、ＰＬＬ１〜ＰＬＬ４ごとに設けられており、クロック信号は各レジスタＲ１〜Ｒ４に同時に入力される。図１では、各ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に対応するクロック信号をＣＬＯＣＫ１〜ＣＬＯＣＫ４として示している。
【００２７】
次に上述実施の形態の作用について説明する。周波数シンセサイザの電源を立ち上げると、ステートマシン８２が起動し、状態ステートに基づいて次のような動作が実行される。図３にて詳述したように、フラッシュメモリ６には、ＰＬＬ１に対応する先頭のバイト単位のデータ１Ａ−１からＰＬＬ４に対応する最後尾のバイト単位のデータ４Ｄ−３が番地順に並んでいる。先ずフラッシュメモリ６に記憶されている各ＰＬＬ１〜ＰＬＬ４に対応するバイト単位のデータ群（バイト単位で分割される分割データ群）のうち先頭のデータを、対応するパラレル／シリアル変換部７１〜７４に前記不揮発性メモリから順番に読み出す。具体的には、データ１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１が順次パラレル／シリアル変換部７１〜７４に読み出される。
【００２８】
次いで各ＰＬＬ１〜ＰＬＬ４に対応するバイト単位のデータ群うち後続のデータを同様に前記フラッシュメモリ６から順番に読み出す。具体的には、データ１Ａ−２、２Ａ−２、３Ａ−２、４Ａ−２が順次パラレル／シリアル変換部７１〜７４に読み出される。更に続くデータを同様にして順番にフラッシュメモリ６から読み出す。
【００２９】
こうしてＰＬＬ１〜ＰＬＬ４の夫々に対応するメモリ領域毎に同じ順番の１バイト分のデータがパラレル／シリアル変換部７１〜７４に振り分けられ、この動作が前記順番を１番ずつ繰り上げて行われる。このような動作は、フラッシュメモリ６のメモリ領域のアドレスの読み出し順を図３に示すように設定することにより行われる。即ち、ステートマシン８２において、アドレスの読み出し順が１００、１１２、１２４、１３６、１０１、１１３……１３５、１４７として規定されている。そして前記アドレスの読み出しのタイミングに合わせて制御部８からＬＤ１〜ＬＤ４を順次サイクリックに出力する。
【００３０】
一方、パラレル／シリアル変換部７１〜７４に読み出された１バイト単位のデータは、シリアルデータとして、対応するＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に出力される。パラレル／シリアル変換部７１に着目すると、先頭のデータ１Ａ−１の４ビット目のビット信号がＰＬＬ１のレジスタＲ１に送られた後、次のクロック信号によりフラッシュメモリ６から次のデータ１Ａ−２がパラレル／シリアル変換部７１に読み出される。従ってパラレル／シリアル変換部７１にデータが貯められながら、既に読み出されたデータのビット信号がクロック信号に同期してＰＬＬ１のレジスタＲ１〜Ｒ４に送られる。
【００３１】
そしてフラッシュメモリ６から最初のデータ１Ａ−１をパラレル／シリアル変換部７１に読み出したクロック信号から数えて２６番目のクロック信号に同期して、ＰＬＬ１のレジスタＲ１にラッチイネーブル信号ＬＥ１が入力される。言い換えると、パラレル／シリアル変換部７１から先頭のビット信号をレジスタＲ１に送ったクロック信号から数えて２５番目のクロック信号に同期してレジスタＲ１にラッチイネーブル信号ＬＥ１が入力される。
【００３２】
このためＰＬＬ１のレジスタＲ１に最初の２４ビットのデータ、即ち３バイト分のデータ１Ａが保持される。既述のようにレジスタＲ１〜Ｒ４の間でラッチイネーブル信号ＬＥ１の入力のタイミングはクロック信号の２５個分だけ順次ずれており、その後２４ビットのデータがＰＬＬ１側に送られる度に、レジスタＲ２、Ｒ３、Ｒ４の順で当該データが保持される。こうして図３に示すように後続の３バイト分のデータ１Ｂ、１Ｃ、１Ｄが順次レジスタＲ２、Ｒ３、Ｒ４に保持される。  
パラレル／シリアル変換部７２〜７４についても同様にパラレル／シリアル変換部７２〜７４に読み出された１バイト単位のデータについても、シリアルデータとして、対応するＰＬＬ２〜ＰＬＬ４のレジスタＲ１〜Ｒ４に出力される。この結果図３に示すようにＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータ１Ａ、１Ｂ…４Ｃ、４Ｄが書き込まれる（保持される）。
【００３３】
図４の下段側の図は、ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでの時間を示す説明図であり、プログラムの動作開始時点を時刻ｔ０としている。横方向の位置は、時刻ｔ０から経過した時間をクロック信号の数で表している。そして実線で囲んだ４個の枠の各々は、ＰＬＬ１〜ＰＬＬ４の各々のレジスタ群（Ｒ１〜Ｒ４）を表しており、各実線の枠を点線により４つに分割された分割領域の並びは、レジスタＲ１〜Ｒ４の各々に対応している。即ち、図４に示すレジスタの表示は図３に示すレジスタの表示に対応している。従って図４において１つの分割領域の横幅は２５個のクロック信号の時間に相当するが、図示の便宜上、時刻ｔ０からレジスタＲ１〜Ｒ４への先頭のビット信号の送信時までのクロック信号の数に相当する時間の長さと、各分割領域のクロック信号の数に相当する時間の長さとは、対応していない。
【００３４】
ここで制御部８は、この例では１０ＭＨｚのクロック信号により動作しており、従ってクロック信号の時間間隔は１００ｎｓである。フラッシュメモリ６からは図３に記載したようにデータが読み出されることから、ＰＬＬ１のレジスタＲ１に先頭のビット信号が送られる時点は、時刻ｔ０から１クロック信号分（フラッシュメモリ６から１バイトのデータを読み出すに必要な時間）だけ遅れた時点である。ＰＬＬ２のレジスタＲ１に先頭のビット信号が送られる時点は、ＰＬＬ１のレジスタＲ１に先頭のビット信号が送られたタイミングの次のクロック信号のタイミングであるから時刻ｔ０から２クロック信号だけ遅れた時点である。ＰＬＬ３のレジスタＲ１及びＰＬＬ４のレジスタＲ１に先頭のビット信号が送られる時点は、夫々時刻ｔ０から３クロック信号、４クロック信号遅れた時点である。
【００３５】
レジスタＲ１〜Ｒ４が夫々データ１Ａ〜１Ｄを保持するために必要なクロック信号の数は２５個である。その理由は、データ１Ａ〜１Ｄの各々は３バイト（２４ビット）であるが、２４ビットのデータが並んだ後にレジスタＲ１〜Ｒ４ラッチするためのラッチイネーブル信号ＬＥ１〜ＬＥ４が必要であり、この信号の長さは１クロック信号に相当するからである。従ってパラレル／シリアル変換部７１〜７４の各々において、フラッシュメモリ６から先頭のデータ（１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１）が読み出されてから最後のデータ（１Ｄ−３、２Ｄ−３、３Ｄ−３、４Ｄ−３）がＰＬＬ１〜ＰＬＬ４の各レジスタＲ４に保持されるまでの時間は、
（２４＋１）×４（レジスタ）×１００ｎｓ＝１０ｍｓとなる。
【００３６】
ＰＬＬ１〜ＰＬＬ４の各々に対応するデータ群の先頭のデータのうち、フラッシュメモリ６から読み出されるタイミングが最も遅いデータはＰＬＬ４に対応するデータ４Ａ−１である。このデータ４Ａ−１がパラレル／シリアル変換部７４に読み出されるまでのｔ０からの時間は４つのクロック信号分に相当し、４００ｎｓである。従ってフラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータを書きこみ終わるまでの時間は、時刻ｔ０を基準にすると１０ｍｓ＋４００ｎｓとなる。以上の一連のデータの書き込みを実行するために行われるアドレスバス８３へのアドレス信号の出力、選択信号ＬＤ１〜ＬＤ４の出力、ラッチイネーブル信号ＬＥ１〜ＬＥ４の出力は、ＣＰＵ８２がプログラム８１のステップを読み出すことにより実行される。
【００３７】
ここで比較例について図５を参照しながら説明する。図５において図１と同一部分は同一の符号を付してある。この比較例は、ＰＬＬ１〜ＰＬＬ４のレジスタ群（Ｒ１〜Ｒ４）に対してパラレル／シリアル変換部７０を共通化している。フラッシュメモリ６内に記憶されているデータは図３に示したデータと同じであるが、アドレスの読み出し順は１００番地から順番に１番地ずつ増加して読み出される。ＰＬＬ１のレジスタＲ１〜Ｒ４にデータ１Ａ〜１Ｄが書きこまれると、続いてＰＬＬ２のレジスタＲ１〜Ｒ４にデータ２Ａ〜２Ｄが書きこまれ、その後、ＰＬＬ３、ＰＬＬ４のレジスタＲ１〜Ｒ４に順番にデータ３Ａ〜３Ｄ、データ４Ａ〜４Ｄが書きこまれる。
【００３８】
図４の上段側は、比較例において、ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでの時間（設定時間）を示す説明図である。この場合には、ＰＬＬ１〜ＰＬＬ４のデータの設定（レジスタＲ１〜Ｒ４におけるデータの保持）が終了するまでの時間は、１００ｎｓと、ＰＬＬ１〜ＰＬＬ４の各々におけるデータの書きこみ時間（１０ｍｓ）の４倍の時間である４０ｍｓとの合計時間となる。１００ｎｓは、フラッシュメモリ６から先頭のデータ１Ａをパラレル／シリアル変換部７０に読み出すための１クロック信号分に相当する時間である。従って第１の実施形態と比較例とを比較すると、第１の実施形態の手法の方が各段にデータの設定時間が短いことが理解される。
【００３９】
上述実施の形態によれば、フラッシュメモリ６からＰＬＬ１〜ＰＬＬ４の各々に設けられたレジスタＲ１〜Ｒ４に対してパラレル／シリアル変換部を介してデータを書き込むにあたって、ＰＬＬ１〜ＰＬＬ４に夫々対応してパラレル／シリアル変換部７１〜７４を設けている。そしてフラッシュメモリ６内のデータのアドレスの呼び出し順を工夫して、バイト単位で分割される分割データ（１Ａ−１、１Ａ−２…４Ｄ−３）について、各ＰＬＬ１〜ＰＬＬ４に対応するデータの間で同じ順番の分割データを順次対応するパラレル／シリアル変換部７１〜７４に読み出すようにしている。従ってデータの書き込みのいわば律速になっているパラレル／シリアル変換部における処理を、各パラレル／シリアル変換部７１〜７４の間で並行して（時間を重ねて）行うことができる。このため共通のフラッシュメモリ６からＰＬＬ１〜ＰＬＬ４の各レジスタＲ１〜Ｒ４に対して短時間で書き込みを行うことができ、また回路規模も小さい。
【００４０】
上述の例では、制御部８はステートマシーンを用いているが、プログラムを用いてデータの書き込み制御をおこなってもよい。
[第２の実施形態]
第２の実施形態の回路構成（ハード構成）は第１の実施形態の図１と同じである。また第２の実施形態は、フラッシュメモリ６とパラレル／シリアル変換部７１〜７４とを接続する８ビットのデータバス８４に出力されるデータとそのタイミングとの関係、パラレル／シリアル変換部７１〜７４に対するデータの割り振りに関しても、第１の実施形態と同じである。即ち前記データバス８４の後段側においては、ハード構成も動作も同じであるということができる。第１の実施形態では、フラッシュメモリ６のアドレスの呼び出し順を工夫しているのに対して、第２の実施形態では、メモリ領域内におけるデータの配置（マッピング）を工夫している。
【００４１】
図６は、フラッシュメモリ６のメモリ領域内のデータの配置を示している。第２の実施形態では、番地の順番に従ってデータを呼び出したときに、即ち番地を１番地ずつ増やしていくことによりデータを呼び出したときに、第１の実施形態において説明した、前記メモリ領域内から呼び出されるデータの順番となるように、データが配置されている。第１の実施形態では、図３に示すようにフラッシュメモリ６から、データ１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１、１Ａ−２、２Ａ−２、……３Ｄ−３、４Ｄ−３の順番となるようにデータが呼び出されており、第２の実施形態では、この順番でデータが配置されている。「この順番でデータが配置されている」とは、前記データの順番と番地の順番とが対応しているという意味である。
【００４２】
このため第２の実施形態におけるステートマシン８２では、フラッシュメモリ６のメモリ領域の番地が１番地ずつ増えるように状態ステートが制御される。  
第２の実施形態においても、ステートマシン８１の動作開始時点ｔ０からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでのタイムチャートは、第１の実施形態と同様に図４の下段のように表されるので、同様の効果がある。
【００４３】
第１の実施形態及び第２の実施形態では、フラッシュメモリ６から１バイトずつデータを各パラレル／シリアル変換部７１〜７４に振り分けているが、１バイトに限らず複数バイト例えば２バイトずつ振り分けてもよい。この場合には、フラッシュメモリ６からＰＬＬ１に対応する先頭２バイトのデータ１Ａ−１、１Ａ−２がパラレル／シリアル変換部７１に読み出される。次いでフラッシュメモリ６からＰＬＬ２に対応する先頭２バイトのデータ２Ａ−１、２Ａ−２がパラレル／シリアル変換部７１に読み出される。同様にしてＰＬＬ３、ＰＬＬ４に対応するデータについても２バイトずつデータが処理される。その後、ＰＬＬ１に戻って次の２バイトのデータ１Ａ−３、１Ｂ−１がパラレル／シリアル変換部７１に読み出され、後続のデータについても対応するパラレル／シリアル変換部７１〜７４に読み出され、第１の実施形態と同様にしてレジスタＲ１〜Ｒ４に対してデータの書き込みが行われる。
[第３の実施形態]
第３の実施形態は、第１の実施形態及び第２の実施形態において、レジスタＲ１〜Ｒ４に対して入力されるクロック信号について、ＰＬＬ１〜ＰＬＬ４毎に位相をずらしている。具体的には制御部８に外部から８０ＭＨｚのクロック信号が入力され、このクロック信号を１／８に分周して１０ＭＨｚのクロック信号をフラッシュメモリ６、パラレル／シリアル変換部７１〜７４、ＰＬＬ１〜ＰＬＬ４に供給している。そして８０ＭＨｚのクロック信号を用いて、ＰＬＬ１〜ＰＬＬ４に夫々供給されるクロック信号ＣＬＯＣＫ１〜ＣＬＯＣＫ４の位相をこの順番で例えば１クロック信号の１／８だけ遅らせている。
【００４４】
図７はＣＬＯＣＫ１〜ＣＬＯＣＫ４を生成するための回路であり、８０ＭＨｚのクロック信号を分周器にて１／８に分周し、１０ＭＨｚのクロック信号を得ている。このクロック信号はＣＬＯＣＫ１として使用されると共にフラッシュメモリ６に供給される。更にＣＬＯＣＫ１は遅延回路５２にて８０ＭＨｚのクロック信号により例えば８０ＭＨｚの１クロック信号分だけ（１０ＭＨｚのクロック信号の１／８の位相だけ）遅延される。遅延したクロック信号はＣＬＯＣＫ２として使用され、同様にして遅延回路５３、５４から夫々更に１０ＭＨｚのクロック信号の１／８の位相だけ順次遅延したＣＬＯＣＫ３、ＣＬＯＣＫ４が得られる。図７に示す回路は制御部８内に設けられている。
【００４５】
図８は第１の実施形態あるいは第２の実施形態において、ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に対して入力されるクロック信号ＣＬＯＣＫ１〜ＣＬＯＣＫ４と、ラッチイネーブル信号ＬＥ１〜ＬＥ４と、データとの関係を示すタイムチャートである。図８の右側の縦の点線位置において、クロックＣＬＯＣＫ１〜ＣＬＯＣＫ４及びラッチイネーブル信号ＬＥ１、ＬＥ２の立ち上がり、立ち下りのタイミングが同時に重なるので、ノイズが発生する。
【００４６】
これに対して第３の実施形態では、図８に対応するタイムチャートは図９のように示される。図９の右側の縦の点線付近に着目すると、クロックＣＬＯＣＫ１〜ＣＬＯＣＫ４の立ち上がり、立ち下がりのタイミングがずれており、またラッチイネーブル信号ＬＥ１〜ＬＥ４の間においても立ち上がり、立ち下がりのタイミングがずれている。即ち第３の実施形態では、第１の実施形態あるいは第１の実施形態に比べて、出力の同時スイッチングする素子の数が１／４になるので、同時スイッチングによるノイズが軽減されると共に、同時スイッチングに伴う電流の流れる基づく消費電力が少なくなる。
【００４７】
なお、ＣＬＯＣＫ１〜ＣＬＯＣＫ４の位相のずれ量は、位相をずらさない場合よりも効果があれば、１クロックの１／８の時間に限られるものではない。
[第４の実施形態]
図１０は本発明の第４の実施形態を示しており、図１と同じ符号は同じ部分あるいは相当部分を示している。この例では、４つのパラレル／シリアル変換部７１〜７４の前段に、パラレル／シリアル変換部７１〜７４に対応して４つの中間保持回路９１〜９４を設けており、両者を８ビットのデータバス（パラレル信号伝送路）により接続している。中間保持回路９１〜９４としては例えばラッチ回路あるいはＲＡＭ（Random Access Memory）を用いることができる。そして制御部８と４つの中間保持回路９１〜９４との間は、アドレスバス８３１により接続されている。アドレスバス８３１の途中に設けられたラッチ回路８３２は、フラッシュメモリ６からの読み出しと中間保持回路９１〜９４への書き込みとのタイミングを調整するための回路である。なお、アドレスバス８３と８３１とは図１０では、制御部８側が共通化されているように記載されているが、実際には別のアドレスバスである。
【００４８】
図３のデータを記載した部分を利用して説明する。まずフラッシュメモリ６からＰＬＬ１に対応するデータ１Ａ〜１Ｄを順次読み出すと共に、制御部５から中間保持回路９１に対応するアドレスを出力し、データ１Ａ〜１Ｄを中間保持回路９１に保持させる。次にフラッシュメモリ６からＰＬＬ２に対応するデータ２Ａ〜２Ｄを順次読み出して中間保持回路９２に保持させ、更に後続のデータ３Ａ〜３Ｄ、データ４Ａ〜４Ｄについて、順次中間保持回路９３、９４に保持させる。その後、中間保持回路９１〜９４から夫々パラレル／シリアル変換部７１〜７４にデータを送り、パラレル／シリアル変換部７１〜７４からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に対してデータの書き込みを行う。
【００４９】
中間保持回路９１、パラレル／シリアル変換部７１、ＰＬＬ１のレジスタＲ１〜Ｒ４に関するデータの流れについて説明すると、中間保持回路９１からパラレル／シリアル変換部７１に１クロック信号の入力毎に１バイトずつデータが移される。一方パラレル／シリアル変換部７１からは１ビットずつデータがＰＬＬ１のレジスタＲ１〜Ｒ４に送られる。他の３つのチャンネルにおいても同様にデータ処理が行われる。
【００５０】
図１１は図１０の回路を用いてデータ処理を行った場合において、プログラムの動作開始時点ｔ０からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでのタイムチャートである。フラッシュメモリ６から中間保持回路９１〜９４にすべてのデータ１Ａ〜４Ｄが書き込まれるまでに要する時間は、  
１２バイト×４×１００ｎｓ＝４．８ｍｓである。  
その後、中間保持回路９１〜９４からパラレル／シリアル変換部７１〜７４に夫々データが送られる。パラレル／シリアル変換部７１〜７４では、データが送られるとすぐにＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に並行して（時間を重ねて）データが書き込まれる。中間保持回路９１〜９４からパラレル／シリアル変換部７１〜７４に先頭のデータ１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１が１クロック信号を使って送られる。またパラレル／シリアル変換部７１〜７４からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータを送るのに要する時間は既述のように１０ｍｓである。従って、フラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでの時間は、４．８ｍｓ＋１００ｎｓ（１クロック信号分）＋１０ｍｓとなる。なお、図１１では、１００ｎｓについては省略している。
【００５１】
第４の実施形態では、ＰＬＬ１〜ＰＬＬ４に夫々対応して中間保持回路９１〜９４及びパラレル／シリアル変換部７１〜７４の組を設け、フラッシュメモリ６から中間保持回路９１〜９４に順次データを保持させ、中間保持回路９１〜９４に保持されているデータをパラレル／シリアル変換部７１〜７４を通じてレジスタＲ１〜Ｒ４に書き込むように構成している。このためパラレル／シリアル変換部７１〜７４からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に対する書き込み処理を、各パラレル／シリアル変換部７１〜７４の間で並行して行うことができる。従ってフラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に対して短時間で書き込みを行うことができる。
【００５２】
以上の例では不揮発性メモリとしてフラッシュメモリを挙げているが、例えばＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などであってもよい。また揮発性メモリとしてレジスタを挙げているが、例えばＳＲＡＭ（Static Random Access Memory）などであってもよい。
【００５３】
本発明が適用される電子機器としては、周波数シンセサイザに限られるものではなく、他の通信機器や、半導体製造などの用いられる露光機などであってもよい。
【符号の説明】
【００５４】
ＰＬＬ１〜ＰＬＬ４    回路部
Ｒ１〜Ｒ４            レジスタ
１３                  ＰＬＬ回路部
５                    集積回路部
５１                  分周回路
５２〜５４            遅延回路
６                    フラッシュメモリ
７１〜７４            パラレル／シリアル変換部
８                    制御部
９１〜９４            中間保持回路
【図１】
2015069552.tif 000003
【図２】
2015069552.tif 000004
【図３】
2015069552.tif 000005
【図４】
2015069552.tif 000006
【図５】
2015069552.tif 000007
【図６】
2015069552.tif 000008
【図７】
2015069552.tif 000009
【図８】
2015069552.tif 000010
【図９】
2015069552.tif 000011
【図１０】
2015069552.tif 000012
【図１１】
2015069552.tif 000013
【手続補正書】
【提出日】平成25年10月30日(2013.10.30)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2015069552.tif 000014
【図２】
2015069552.tif 000015
【図３】
2015069552.tif 000016
【図４】
2015069552.tif 000017
【図５】
2015069552.tif 000018
【図６】
2015069552.tif 000019
【図７】
2015069552.tif 000020
【図８】
2015069552.tif 000021
【図９】
2015069552.tif 000022
【図１０】
2015069552.tif 000023
【図１１】
2015069552.tif 000024
【手続補正書】
【提出日】平成26年8月25日(2014.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
レジスタＲ１〜Ｒ４が夫々データ１Ａ〜１Ｄを保持するために必要なクロック信号の数は２５個である。その理由は、データ１Ａ〜１Ｄの各々は３バイト（２４ビット）であるが、２４ビットのデータが並んだ後にレジスタＲ１〜Ｒ４をラッチするためのラッチイネーブル信号ＬＥ１〜ＬＥ４が必要であり、この信号の長さは１クロック信号に相当するからである。従ってパラレル／シリアル変換部７１〜７４の各々において、フラッシュメモリ６から先頭のデータ（１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１）が読み出されてから最後のデータ（１Ｄ−３、２Ｄ−３、３Ｄ−３、４Ｄ−３）がＰＬＬ１〜ＰＬＬ４の各レジスタＲ４に保持されるまでの時間は、
（２４＋１）×４（レジスタ）×１００ｎｓ＝１０μｓとなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ＰＬＬ１〜ＰＬＬ４の各々に対応するデータ群の先頭のデータのうち、フラッシュメモリ６から読み出されるタイミングが最も遅いデータはＰＬＬ４に対応するデータ４Ａ−１である。このデータ４Ａ−１がパラレル／シリアル変換部７４に読み出されるまでのｔ０からの時間は４つのクロック信号分に相当し、４００ｎｓである。従ってフラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータを書きこみ終わるまでの時間は、時刻ｔ０を基準にすると１０μｓ＋４００ｎｓとなる。以上の一連のデータの書き込みを実行するために行われるアドレスバス８３へのアドレス信号の出力、選択信号ＬＤ１〜ＬＤ４の出力、ラッチイネーブル信号ＬＥ１〜ＬＥ４の出力は、ＣＰＵ８２がプログラム８１のステップを読み出すことにより実行される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図４の上段側は、比較例において、ＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでの時間（設定時間）を示す説明図である。この場合には、ＰＬＬ１〜ＰＬＬ４のデータの設定（レジスタＲ１〜Ｒ４におけるデータの保持）が終了するまでの時間は、１００ｎｓと、ＰＬＬ１〜ＰＬＬ４の各々におけるデータの書きこみ時間（１０μｓ）の４倍の時間である４０μｓとの合計時間となる。１００ｎｓは、フラッシュメモリ６から先頭のデータ１Ａをパラレル／シリアル変換部７０に読み出すための１クロック信号分に相当する時間である。従って第１の実施形態と比較例とを比較すると、第１の実施形態の手法の方が各段にデータの設定時間が短いことが理解される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図１１は図１０の回路を用いてデータ処理を行った場合において、プログラムの動作開始時点ｔ０からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでのタイムチャートである。フラッシュメモリ６から中間保持回路９１〜９４にすべてのデータ１Ａ〜４Ｄが書き込まれるまでに要する時間は、  
１２バイト×４×１００ｎｓ＝４．８μｓである。  
その後、中間保持回路９１〜９４からパラレル／シリアル変換部７１〜７４に夫々データが送られる。パラレル／シリアル変換部７１〜７４では、データが送られるとすぐにＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４に並行して（時間を重ねて）データが書き込まれる。中間保持回路９１〜９４からパラレル／シリアル変換部７１〜７４に先頭のデータ１Ａ−１、２Ａ−１、３Ａ−１、４Ａ−１が１クロック信号を使って送られる。またパラレル／シリアル変換部７１〜７４からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータを送るのに要する時間は既述のように１０μｓである。従って、フラッシュメモリ６からＰＬＬ１〜ＰＬＬ４のレジスタＲ１〜Ｒ４にデータが書き込まれるまでの時間は、４．８μｓ＋１００ｎｓ（１クロック信号分）＋１０μｓとなる。なお、図１１では、１００ｎｓについては省略している。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2015069552.tif 000025
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2015069552.tif 000026