(57)【要約】【課題】出力バッファにおいて、スタンバイ時のサブスレッショルドリーク電流を低減する。【解決手段】電源電位ＶＤＤＱが供給される一端と、出力ノードｎに接続される他端とを有するプルアップ回路ＰＵと、電源電位ＶＳＳＱが供給される一端と、出力ノードｎに接続される他端とを有するプルダウン回路ＰＤと、リードデータＲＤに応じてプルアップ回路ＰＵ及びプルダウン回路ＰＤそれぞれの導通状態を制御する出力制御回路１７と、電源電位ＶＤＤＱの供給される電源配線とプルアップ回路ＰＵの間に挿入された電流カット回路ＣＴＵとを備え、プルアップ回路ＰＵ及び電流カット回路ＣＴＵはそれぞれＭＯＳトランジスタを含んで構成され、電流カット回路ＣＴＵを構成するＭＯＳトランジスタのスレッショルド電圧は、プルアップ回路ＰＵを構成するＭＯＳトランジスタのスレッショルド電圧に比べて大きい。【選択図】図３
2015076655.tif 000002
【特許請求の範囲】
【請求項１】
出力ノードと、
第１の電源電位が供給される一端と、前記出力ノードに接続される他端とを有する第１の出力回路と、
第１の電源電位とは異なる第２の電源電位が供給される一端と、前記出力ノードに接続される他端とを有する第２の出力回路と、
出力データに応じて前記第１及び第２の出力回路それぞれの導通状態を制御する出力制御回路と、
前記第１の電源電位の供給される電源配線と前記第１の出力回路の間に挿入された第１の電流カット回路とを備え、
前記第１の出力回路及び前記第１の電流カット回路は、それぞれ少なくとも１つのＭＯＳトランジスタを含んで構成され、
前記第１の電流カット回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧は、前記第１の出力回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧に比べて大きい
ことを特徴とする半導体装置。
【請求項２】
前記第１の電源電位は前記第２の電源電位より高い
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の出力回路は、互いに並列に接続された複数のＮチャンネル型ＭＯＳトランジスタを含んで構成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電源電位は前記第２の電源電位より低い
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の出力回路は、互いに並列に接続された複数のＰチャンネル型ＭＯＳトランジスタを含んで構成される
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
外部から供給されるコマンド信号に応じて内部コマンド信号を生成するコマンドデコーダと、
前記内部コマンド信号に応じて、前記第１の電流カット回路の導通状態を制御する電流カット制御回路と
をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
一端が前記第２の電源電位の供給される電源配線に、他端が前記第２の出力回路にそれぞれ接続される第２の電流カット回路をさらに備え、
前記第２の出力回路及び前記第２の電流カット回路は、それぞれ少なくとも１つのＭＯＳトランジスタを含んで構成され、
前記第２の電流カット回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧は、前記第２の出力回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧に比べて大きい
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１及び第２の出力回路並びに前記第１の電流カット回路のオン抵抗は、前記出力ノードの電位が、前記第１の電源電位より低く前記第２の電源電位より高い第１のリファレンス電位と前記第２の電源電位との間で変化するよう設定される
ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項９】
前記第１及び第２の出力回路はそれぞれインピーダンス調整可能に構成され、
前記半導体装置は、前記第１の出力回路及び前記第１の電流カット回路の合成インピーダンスに対する前記第２の出力回路のインピーダンスの比が、第１の電源電位から第１のリファレンス電位を減じてなる電位差に対する第１のリファレンス電位から第２の電源電位を減じてなる電位差の比に等しくなるよう、前記第１及び第２の出力回路それぞれのインピーダンスを調整するキャリブレーション回路をさらに備える
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
キャリブレーション抵抗が接続されるキャリブレーション端子と、
前記第１のリファレンス電位を生成する第１の電位生成回路と、
前記第１のリファレンス電位と前記第２の電源電位の中間電位に等しい第２のリファレンス電位を生成する第２の電位生成回路とをさらに備え、
前記キャリブレーション回路は、
それぞれ前記第２の出力回路のレプリカであり、前記第２の電源電位が供給される一端と、前記キャリブレーション端子に接続される他端とを有する複数の第１のレプリカ回路と、
前記第１の電流カット回路のレプリカであり、前記第１の電源電位が供給される一端を有する第２のレプリカ回路と、
前記第１の出力回路のレプリカであり、前記第２のレプリカ回路の他端に接続される一端を有する第３のレプリカ回路と、
前記第２の出力回路のレプリカであり、前記第２の電源電位が供給される一端と、前記第３のレプリカ回路の他端に接続される他端とを有する第４のレプリカ回路とを有し、
前記キャリブレーション回路は、前記キャリブレーション端子の電位が前記第２のリファレンス電位に等しくなるよう前記複数の第１のレプリカ回路及び前記第４のレプリカ回路それぞれのインピーダンスを調整した後、前記第３のレプリカ回路の他端の電位が前記第１のリファレンス電位に等しくなるよう前記第３のレプリカ回路のインピーダンスを調整し、さらに、調整の結果得られた値に等しくなるよう前記第１及び第２の出力回路それぞれのインピーダンスを調整する
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
キャリブレーション抵抗が接続されるキャリブレーション端子と、
前記第１のリファレンス電位を生成する第１の電位生成回路とをさらに備え、
前記キャリブレーション回路は、
前記第１の電流カット回路のレプリカであり、前記第１の電源電位が供給される一端を有する第５のレプリカ回路と、
前記第１の出力回路のレプリカであり、前記第５のレプリカ回路の他端に接続される一端と、前記キャリブレーション端子に接続される他端とを有する第６のレプリカ回路と、
前記第１の電流カット回路のレプリカであり、前記第１の電源電位が供給される一端を有する第７のレプリカ回路と、
前記第１の出力回路のレプリカであり、前記第７のレプリカ回路の他端に接続される一端を有する第８のレプリカ回路と、
前記第２の出力回路のレプリカであり、前記第２の電源電位が供給される一端と、前記第８のレプリカ回路の他端に接続される他端とを有する第９のレプリカ回路とを有し、
前記キャリブレーション回路は、前記キャリブレーション端子の電位が前記第１のリファレンス電位に等しくなるよう前記第６のレプリカ回路及び前記第８のレプリカ回路それぞれのインピーダンスを調整した後、前記第８のレプリカ回路の他端の電位が前記第１のリファレンス電位に等しくなるよう前記第９のレプリカ回路のインピーダンスを調整し、さらに、調整の結果得られた値に等しくなるよう前記第１及び第２の出力回路それぞれのインピーダンスを調整する
ことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
キャリブレーション抵抗が接続されるキャリブレーション端子と、
前記第１のリファレンス電位を生成する第１の電位生成回路と、
前記第１のリファレンス電位と前記第２の電源電位の中間電位に等しい第２のリファレンス電位を生成する第２の電位生成回路とをさらに備え、
前記キャリブレーション回路は、
前記第１の電流カット回路のレプリカであり、前記第１の電源電位が供給される一端を有する第５のレプリカ回路と、
前記第１の出力回路のレプリカであり、前記第５のレプリカ回路の他端に接続される一端と、前記キャリブレーション端子に接続される他端とを有する第６のレプリカ回路と、
前記第１の電流カット回路のレプリカであり、前記第１の電源電位が供給される一端を有する第７のレプリカ回路と、
前記第１の出力回路のレプリカであり、前記第７のレプリカ回路の他端に接続される一端を有する第８のレプリカ回路と、
前記第２の出力回路のレプリカであり、前記第２の電源電位が供給される一端と、前記第８のレプリカ回路の他端に接続される他端とを有する第９のレプリカ回路とを有し、
前記キャリブレーション回路は、前記キャリブレーション端子の電位が前記第２のリファレンス電位に等しくなるよう前記第６のレプリカ回路及び前記第８のレプリカ回路それぞれのインピーダンスを調整した後、前記第８のレプリカ回路の他端の電位が前記第２のリファレンス電位に等しくなるよう前記第９のレプリカ回路のインピーダンスを調整し、その後、前記キャリブレーション端子の電位が前記第１のリファレンス電位に等しくなるよう前記第６のレプリカ回路のインピーダンスを再調整し、さらに、最終的に得られた値に等しくなるよう前記第１及び第２の出力回路それぞれのインピーダンスを調整する
ことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インピーダンス調整が可能な出力バッファを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置においては、多数のＭＯＳトランジスタが用いられる。これらのＭＯＳトランジスタには低い動作電圧で高い動作速度を実現することが求められており、そのために近年では、低スレッショルド電圧のＭＯＳトランジスタが利用されるようになっている。ただし、低スレッショルド電圧のＭＯＳトランジスタはオフ時のリーク電流（サブスレッショルドリーク電流）が大きいので、サブスレッショルド電流の低減が課題となっている。
【０００３】
特許文献１，２には、スレッショルド電圧の小さいＭＯＳトランジスタによって構成したＣＭＯＳに関して、サブスレッショルドリーク電流を低減する技術の例が開示されている。このうち特許文献２の図２には、ＣＭＯＳを構成するＰＭＯＳとＮＭＯＳのうち、スタンバイ時にオフ状態となる方のソースと対応する電源配線の間に高スレッショルド電圧のＭＯＳトランジスタを挿入することによって、スタンバイ時のサブスレッショルドリーク電流を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３０４４３号公報
【特許文献２】特開２０００−１９５２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置には、プルアップ回路とプルダウン回路からなる出力バッファを備えるものがある。この種の出力バッファでは、ハイレベルを出力する場合にはプルアップ回路がオン状態、プルダウン回路がオフ状態にそれぞれ制御され、ローレベルを出力する場合にはプルアップ回路がオフ状態、プルダウン回路がオン状態にそれぞれ制御される。スタンバイ時には、プルアップ回路及びプルダウン回路ともにオフ状態に制御され、出力端子はハイインピーダンスの状態となる。
【０００６】
プルアップ回路及びプルダウン回路はそれぞれＭＯＳトランジスタによって構成されるが、近年では、これらプルアップ回路及びプルダウン回路にも、低スレッショルド電圧のＭＯＳトランジスタを用いて低動作電圧・高動作速度を実現することが必要とされている。したがって、出力バッファに関しても、スタンバイ時のサブスレッショルドリーク電流を低減する技術が求められている。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、出力ノードと、第１の電源電位が供給される一端と、前記出力ノードに接続される他端とを有する第１の出力回路と、第１の電源電位とは異なる第２の電源電位が供給される一端と、前記出力ノードに接続される他端とを有する第２の出力回路と、出力データに応じて前記第１及び第２の出力回路それぞれの導通状態を制御する出力制御回路と、前記第１の電源電位の供給される電源配線と前記第１の出力回路の間に挿入された第１の電流カット回路とを備え、前記第１の出力回路及び前記第１の電流カット回路は、それぞれ少なくとも１つのＭＯＳトランジスタを含んで構成され、前記第１の電流カット回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧は、前記第１の出力回路を構成する前記少なくとも１つのＭＯＳトランジスタそれぞれのスレッショルド電圧に比べて大きいことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１の出力回路を低スレッショルド電圧のＭＯＳトランジスタにより構成した場合に電源配線と出力ノードの間を流れ得るサブスレッショルドリーク電流の流れを、第１の電流カット回路をオフとすることによって遮断することができる。したがって、第１及び第２の出力回路を含んで構成される出力バッファにおいて、スタンバイ時のサブスレッショルドリーク電流を低減することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施の形態による半導体装置１０を備えるシステム６の構成を示すブロック図である。
【図２】図１に示した半導体装置１０の全体構成を示すブロック図である。
【図３】図２に示した入出力回路１６の内部構成を示すブロック図である。
【図４】図３に示した出力制御回路１７及び出力バッファＯＢの内部構成を示す回路図である。
【図５】コマンド信号ＣＯＭにより規定される図２に示した半導体装置１０の状態と、図３に示したプルアップ回路ＰＵ及び電流カット回路ＣＴＵそれぞれの導通状態との関係を示す表である。
【図６】図２に示したキャリブレーション回路３４及び内部電源発生回路３７の構成を示すブロック図である。
【図７】図２に示したキャリブレーション回路３４及び内部電源発生回路３７の構成の第１の変形例を示すブロック図である。
【図８】図２に示したキャリブレーション回路３４及び内部電源発生回路３７の構成の第２の変形例を示すブロック図である。
【図９】図３に示した出力制御回路１７及び出力バッファＯＢの内部構成の変形例を示す回路図である。
【図１０】図２に示した入出力回路１６の内部構成の第１の変形例を示すブロック図である。
【図１１】図１０に示した出力制御回路１７及び出力バッファＯＢの内部構成を示す回路図である。
【図１２】図２に示した入出力回路１６の内部構成の第２の変形例を示すブロック図である。
【図１３】図３に示した電流カット回路ＣＴＵ及びプルアップ回路ＰＵに関する構成の変形例を示図である。
【図１４】本発明の背景技術による半導体装置に含まれる入出力回路１６の内部構成を示すブロック図である。
【図１５】（ａ）は、図１４のプルアップ回路ＰＵをＰチャンネル型ＭＯＳトランジスタＰＵＰで構成した場合における、定常状態の電位関係を示す図であり、（ｂ）は、（ａ）に示した構成のＩ−Ｖ特性を示す図であり、（ｃ）は、図１４のプルアップ回路ＰＵをＮチャンネル型ＭＯＳトランジスタＰＵＮで構成した場合における、定常状態の電位関係を示す図であり、（ｄ）は、（ｃ）に示した構成のＩ−Ｖ特性を示す図である。
【図１６】図１５（ａ）（ｃ）のそれぞれに示した電流Ｉの時間変化を示す図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０を備えたシステム６の構成を示すブロック図である。
【００１２】
図１に示すシステム６は、複数の半導体装置１０及びこれを制御するコントローラ８を備えて構成される。特に限定されるものではないが、半導体装置１０はＤＲＡＭであり、コントローラ８から供給されるコマンドアドレス信号ＣＡに基づいてリード動作及びライト動作を行う。
【００１３】
図１に示すように、半導体装置１０はデータ入出力端子ＤＱ及びキャリブレーション端子ＺＱを有している。データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子である。半導体装置１０がデータ入出力端子ＤＱから出力したリードデータは、データバスＤＢを介して、コントローラ８に供給される。また、ライトデータは、データバスＤＢを介して、コントローラ８からデータ入出力端子ＤＱに供給される。図示するように、データバスＤＢは、複数の半導体装置１０に対して共通に接続されている。
【００１４】
なお、本実施の形態では半導体装置１０をデータ入力（ライト動作）の可能な半導体装置としているが、本発明は、ＲＯＭ系の半導体メモリデバイスのようにデータ出力（リード動作）のみに対応する半導体装置にも適用できる。この場合、データ入出力端子ＤＱの代わりにデータ出力端子が用いられる。
【００１５】
キャリブレーション端子ＺＱは、リードデータの出力を行う出力バッファ（図２に示す出力バッファＯＢ）のキャリブレーションを行うために設けられる端子である。キャリブレーション端子ＺＱには、所定の抵抗値を有するリファレンス抵抗（図２に示すリファレンス抵抗ＲＺＱ）が接続される。キャリブレーションの詳細については、後述する。
【００１６】
図１に示すように、システム６は、具体的にはデスクトップパソコン７００、ノートパソコン７０１、スマートフォン７０２などを構成するコンピュータシステムである。デスクトップパソコン７００を構成するシステム６を例に取って説明すると、コントローラ８はＣＰＵであり、図示した複数の半導体装置１０だけでなく、キーボードやマウスなどの入力装置、ディスプレイやスピーカーなどの出力装置、ネットワークアダプタなどの通信装置、ハードディスクなどの記憶装置など、デスクトップパソコン７００に備えられる各種の装置を制御する役割を担う。
【００１７】
次に、図２を参照しながら、半導体装置１０の全体構成について説明する。半導体装置１０は、単一の半導体チップに集積されたＤＤＲ４(Double Data Rate 4)型のＤＲＡＭであり、外部基板９に実装されている。外部基板９は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスは、キャリブレーション回路３４が行うキャリブレーション動作において、基準インピーダンスとして参照される。なお、同図には、キャリブレーション端子ＺＱがリファレンス抵抗ＲＺＱを介して電源電位ＶＳＳＱ（グランド電位）の供給される電源配線に接続される場合を例示しているが、リファレンス抵抗ＲＺＱを介して電源電位ＶＤＤＱ（電源電位ＶＳＳＱより高い電位）の供給される電源配線に接続される場合もある。いずれを選択するかは、キャリブレーション動作の内容に応じて決定される。リファレンス抵抗ＲＺＱの具体的な抵抗値は、通常、２４０Ωである。
【００１８】
図２に示すように、半導体装置１０はメモリセルアレイＭＡを有している。メモリセルアレイＭＡは、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。各ビット線ＢＬは、センス回路１１内のセンスアンプ（不図示）を介して、ＦＩＦＯ回路１５に接続される。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬ（センスアンプ）の選択はカラムデコーダ１３によって行われる。
【００１９】
半導体装置１０は、外部端子として、上述したデータ入出力端子ＤＱ及びキャリブレーション端子ＺＱの他にも、コマンドアドレス端子２１、クロック端子２３、及び電源端子２４，２５を備えて構成される。
【００２０】
コマンドアドレス端子２１は、図１に示したコントローラ８からコマンドアドレス信号ＣＡの入力を受け付ける端子である。コマンドアドレス信号ＣＡは、アドレス信号ＡＤＤ及びコマンド信号ＣＯＭによって構成される。
【００２１】
アドレス信号ＡＤＤは、複数ビットからなるアドレス情報である。コマンドアドレス端子２１に供給されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給される。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３、センス回路１１、又はモードレジスタ１４に供給される。モードレジスタ１４は半導体装置１０の動作モードを示すパラメータが設定される回路であり、モードレジスタ１４に供給されるアドレス信号ＡＤＤは、パラメータの設定内容を示している。
【００２２】
コマンド信号ＣＯＭは、コントローラ８が発行する各種のコマンドを表す信号である。この各種のコマンドには、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、モードレジスタセットコマンド、キャリブレーションコマンド、パワーダウンコマンド、パワーダウンイグジットコマンドなどが含まれる。コマンドアドレス端子２１に供給されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコーダ３３に供給される。
【００２３】
コマンドデコーダ３３は、コマンド信号ＣＯＭをデコードすることによって、各種の内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、プリチャージ信号ＩＰＲＥ、モードレジスタセット信号ＭＲＳ、カットオフ制御信号ＣＵＴＯＦＦ、キャリブレーション信号ＣＡＬなどがある。
【００２４】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがアクティブコマンドである場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される（ロウアクセス）。
【００２５】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがリードコマンド又はライトコマンドである場合に活性化される信号である。カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される（カラムアクセス）。
【００２６】
以上の構成により、コントローラ８は、アクティブコマンド及びリードコマンドを順次入力するとともに、それぞれに同期してロウアドレス及びカラムアドレスを入力することにより、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに記憶されるリードデータを読み出すことができる。リードデータは、センス回路１１、ＦＩＦＯ回路１５、及び入出力回路１６を介して、複数のデータ入出力端子ＤＱからデータバスＤＢ（図１）に出力される。
【００２７】
また、コントローラ８は、アクティブコマンド及びライトコマンドを順次入力するとともに、それぞれに同期してロウアドレス及びカラムアドレスを入力し、その後、データバスＤＢにライトデータを供給することにより、ライトデータを半導体装置１０のメモリセルＭＣに書き込むことができる。データバスＤＢに供給されたライトデータは、複数のデータ入出力端子ＤＱを介して入出力回路１６に取り込まれた後、ＦＩＦＯ回路１５及びセンス回路１１を介してメモリセルアレイＭＡに供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２８】
プリチャージ信号ＩＰＲＥは、コマンド信号ＣＯＭがプリチャージコマンドである場合に活性化される信号である。プリチャージ信号ＩＰＲＥが活性化すると、センス回路１１により、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤに対応するビット線ＢＬのプリチャージが実行される。
【００２９】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドである場合に活性化される信号である。したがって、コントローラ８は、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力することにより、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４の設定値には、図示するように、内部電源発生回路３７に供給されるモード信号ＭＯＤＥが含まれる。
【００３０】
キャリブレーション信号ＣＡＬは、コマンド信号ＣＯＭがキャリブレーションコマンドである場合に活性化される信号である。キャリブレーション信号ＣＡＬが活性化すると、キャリブレーション回路３４によってキャリブレーション動作が実行され、キャリブレーションコードＺＱＣＯＤＥが生成される。キャリブレーション回路３４の回路構成及びキャリブレーション動作の詳細については、後述する。
【００３１】
コマンドデコーダ３３は、コマンド信号ＣＯＭがパワーダウンコマンドである場合には、半導体装置１０をパワーダウンモードにエントリさせるための処理を行う。パワーダウンモードでは、パワーダウンイグジットコマンド以外のコマンドの入力が禁止される。一方、コマンド信号ＣＯＭがパワーダウンイグジットコマンドである場合には、半導体装置１０をパワーダウンモードから復帰させるための処理を行う。これにより、外部からパワーダウンイグジットコマンド以外のコマンドを入力することが可能になる。
【００３２】
半導体装置１０に設けられた外部端子の説明に戻る。クロック端子２３には、外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＩＣＬＫを生成する回路である。内部クロック信号ＩＣＬＫは内部クロック発生回路３６に供給され、これによってデータ入出力用の内部クロック信号ＬＣＬＫが生成される。内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給され、リードデータの出力タイミングや、ライトデータの入力タイミングを決めるタイミング信号として用いられる。また、内部クロック信号ＩＣＬＫは、キャリブレーション回路３４などの各種回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００３３】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは、内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩや、リファレンス電位ＶＲＥＦＤＱ，ＶＯＨを発生させる機能を有している。なお、内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＶＲＥＦＤＱ，ＶＯＨは、キャリブレーション回路３４にて使用される基準電位である。リファレンス電位ＶＲＥＦＤＱ，ＶＯＨについては、後ほど詳しく説明する。
【００３４】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱは、入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００３５】
本発明は、以上説明した構成のうち、入出力回路１６及びその中に含まれる出力バッファＯＢの各構成と、キャリブレーション回路３４の構成とに特徴を有する。以下、本発明の理解を容易にするために本発明の背景技術による入出力回路１６の構成に触れた後、これら本発明の特徴にかかる構成について、詳しく説明する。
【００３６】
まず、本発明の背景技術による入出力回路１６について、図１４〜図１６を参照して説明する。
【００３７】
図１４に示すように、背景技術による入出力回路１６は、出力バッファＯＢ、入力バッファＩＢ、及び出力制御回路１７を有して構成される。出力バッファＯＢ及び入力バッファＩＢは、データ入出力端子ＤＱに共通に接続される。リードデータＲＤを出力する場合（リード動作を行う場合）には、図２に示したＦＩＦＯ回路１５から出力制御回路１７にリードデータＲＤが供給され、出力制御回路１７がこのリードデータＲＤに応じて出力バッファＯＢを制御することにより、リードデータＲＤの出力が実行される。ライトデータＷＤの入力を受け付ける場合（ライト動作を行う場合）には、データ入出力端子ＤＱに供給されたライトデータＷＤが、入力バッファＩＢを介して、図２に示したＦＩＦＯ回路１５に転送される。
【００３８】
出力バッファＯＢは、データ入出力端子ＤＱに接続される出力ノードｎと、プルアップ回路ＰＵ及びプルダウン回路ＰＤとを含んで構成される。
【００３９】
プルアップ回路ＰＵは、電源電位ＶＤＤＱが供給される一端と、出力ノードｎに接続される他端とを有して構成される。図示していないが、プルアップ回路ＰＵは、一端と他端の間に複数のＭＯＳトランジスタが並列に接続された構成を有している。プルアップ回路ＰＵの導通状態は、これらのＭＯＳトランジスタのオンオフによって制御される。すなわち、いずれか１つでもＭＯＳトランジスタがオンになった場合、プルアップ回路ＰＵはオン状態となり、出力ノードｎと電源電位ＶＤＤＱが供給される電源配線とが、プルアップ回路ＰＵを介して互いに接続される。一方、すべてのＭＯＳトランジスタがオフになった場合、プルアップ回路ＰＵはオフ状態となり、出力ノードｎと電源電位ＶＤＤＱが供給される電源配線とが、少なくとも理想的には電気的に切り離される。実際には、ＭＯＳトランジスタのサブスレッショルドリーク電流があるので、出力ノードｎと電源電位ＶＤＤＱが供給される電源配線とが電気的に完全に切り離されることはない。
【００４０】
プルダウン回路ＰＤは、電源電位ＶＳＳＱが供給される一端と、出力ノードｎに接続される他端とを有して構成される。図示していないが、プルダウン回路ＰＤも、一端と他端の間に複数のＭＯＳトランジスタが並列に接続された構成を有している。プルダウン回路ＰＤの導通状態は、これらのＭＯＳトランジスタのオンオフによって制御される。すなわち、いずれか１つでもＭＯＳトランジスタがオンになった場合、プルダウン回路ＰＤはオン状態となり、出力ノードｎと電源電位ＶＳＳＱが供給される電源配線とが、プルダウン回路ＰＤを介して互いに接続される。一方、すべてのＭＯＳトランジスタがオフになった場合、プルダウン回路ＰＤはオフ状態となり、出力ノードｎと電源電位ＶＳＳＱが供給される電源配線とが、少なくとも理想的には電気的に切り離される。実際には、ＭＯＳトランジスタのサブスレッショルドリーク電流があるので、出力ノードｎと電源電位ＶＳＳＱが供給される電源配線とが電気的に完全に切り離されることはない。
【００４１】
なお、プルアップ回路ＰＵ及びプルダウン回路ＰＤがそれぞれ複数のＭＯＳトランジスタを有しているのは、インピーダンスを調整するためである。つまり、回路をオン状態とする場合にオンさせるＭＯＳトランジスタの個数を制御することで、回路のインピーダンスを変更することができる。半導体装置１０では、これを利用して、出力バッファＯＢのインピーダンス調整が行われる。そのための具体的な動作が上述したキャリブレーション動作であり、上述したキャリブレーション回路３４によって実行される。詳しくは後述する。
【００４２】
出力制御回路１７は、図２に示したＦＩＦＯ回路１５から供給されるリードデータＲＤに応じて、プルアップ回路ＰＵに供給するリードデータＲＤＴと、プルダウン回路ＰＤに供給するリードデータＲＤＢとを生成するよう構成される。リードデータＲＤＴは、リードデータＲＤの電位レベルがハイレベルであった場合にプルアップ回路ＰＵをオン状態とし、リードデータＲＤの電位レベルがローレベルであった場合にプルアップ回路ＰＵをオフ状態とするためのデータである。一方、リードデータＲＤＢは、リードデータＲＤの電位レベルがローレベルであった場合にプルダウン回路ＰＤをオン状態とし、リードデータＲＤの電位レベルがハイレベルであった場合にプルダウン回路ＰＤをオフ状態とするためのデータである。
【００４３】
出力制御回路１７には、図２に示したキャリブレーション回路３４からキャリブレーションコードＺＱＣＯＤＥも供給される。出力制御回路１７は、このキャリブレーションコードＺＱＣＯＤＥに応じて、プルアップ回路ＰＵ及びプルダウン回路ＰＤそれぞれの中にある複数のＭＯＳトランジスタのうち、オンさせるものの個数を制御する役割も果たす。
【００４４】
図１にも示したように、データ入出力端子ＤＱは、データバスＤＢを介してコントローラ８及び他の半導体装置１０に接続される。データ入出力端子ＤＱから見てデータバスＤＢの先にあるこれらの装置には、図１４に示すように、終端抵抗４０が配置される。なお、図１４の例では、データバスＤＢと電源電位ＶＳＳＱが供給される電源配線との間に終端抵抗４０が設けられているが、データバスＤＢと電源電位ＶＤＤＱが供給される電源配線との間に終端抵抗４０が設けられる場合もある。終端抵抗４０は、データバスＤＢを通じて送られる信号が反射することを防止するためのもので、当該装置が信号の送り先でない場合に有効化される。図示していないが、本実施の形態で説明している半導体装置１０も終端抵抗４０を有効化する機能を有しており、これはオンダイターミネーション（ＯＤＴ）機能と呼ばれる。
【００４５】
ここで、プルアップ回路ＰＵの構成について、図１５（ａ）〜（ｄ）を参照しながら詳しく説明する。なお、図１５（ａ）（ｃ）には、プルアップ回路ＰＵを構成する複数のＭＯＳトランジスタのひとつを代表として示している。図示した電位差Ｖは終端抵抗４０の両端の電位差であり、電流Ｉは、プルアップ回路ＰＵから終端抵抗４０に流れ込む電流である。データバスＤＢは定常状態でほぼ無損失とみなせるため、ここでは無視している。また、図１５（ａ）〜（ｄ）にはプルダウン回路ＰＤがオフ状態の場合を示しており、プルダウン回路ＰＤのサブスレッショルドリーク電流については無視している。さらに、図１５（ｂ）（ｄ）は、電源電位ＶＳＳＱをゼロとして描いたものである。
【００４６】
プルアップ回路ＰＵは、図１５（ａ）に示したようにＰチャンネル型ＭＯＳトランジスタＰＵＰによって構成してもよい（以下では「ＰＭＯＳ駆動」という）し、図１５（ｃ）に示したようにＮチャンネル型ＭＯＳトランジスタＰＵＮによって構成してもよい（以下では「ＮＭＯＳ駆動」という）。以下、ＰＭＯＳ駆動に着目して説明すると、出力制御回路１７からプルアップ回路ＰＵに供給されるリードデータＲＤＴ（図１４）は、図１５（ａ）に示すように、ゲート電圧ＶｉｎとしてＭＯＳトランジスタＰＵＰのゲート電極に印加される。出力ノードｎを流れる電流Ｉ（ＭＯＳトランジスタＰＵＰのドレイン電流）は、図１５（ｂ）に示すように、このゲート電圧Ｖｉｎと電位差Ｖとによって決まる。同図には、ゲート電圧Ｖｉｎの４つのパターン［０］〜［３］について、ＭＯＳトランジスタＰＵＰのＩ−Ｖ特性を示している。これらのＩ−Ｖ特性から理解されるように、電流Ｉは、ゲート電圧Ｖｉｎが大きいほど大きくなる。
【００４７】
電位差Ｖは、変動範囲ＶＳＷＩＮＧの範囲で変動する。変動範囲ＶＳＷＩＮＧの最小値は電源電位ＶＳＳＱである。変動範囲ＶＳＷＩＮＧの最大値をリファレンス電位ＶＯＨと称することにすると、リファレンス電位ＶＯＨは、ゲート電圧Ｖｉｎの最大値によって決まるＭＯＳトランジスタＰＵＰのＩ−Ｖ特性と、図示した直線Ｌの交点の電圧Ｖとなる。なお、図１５（ｂ）の例では、パターン［３］に対応するゲート電圧Ｖｉｎが、ゲート電圧Ｖｉｎの最大値であるとしている。また、直線Ｌは終端抵抗４０の負荷線であり、（Ｖ，Ｉ）＝（ＶＳＳＱ，０）の点を通る傾き１／ＲＴＴの直線である。ただし、ＲＴＴは終端抵抗４０の抵抗値である。上記交点と、（Ｖ，Ｉ）＝（ＶＤＤＱ，０）の点を通る直線の傾きから、ＭＯＳトランジスタＰＵＰのオン抵抗Ｒｏｎが求められる。
【００４８】
近年、高速動作を実現するために、出力ノードｎに現れるリードデータＲＤの振幅を小さくすることが検討されている。これは、上記の例ではリファレンス電位ＶＯＨを小さくすることに相当し、上記説明から理解されるように、ＭＯＳトランジスタＰＵＰのオン抵抗Ｒｏｎを大きくすることによって実現される。
【００４９】
以上の説明は、ＮＭＯＳ駆動についても同様である。ただし、ＭＯＳトランジスタＰＵＰのＩ−Ｖ特性が図１５（ｃ）に示すように定電流源的である（ソース接地動作）のに対し、ＭＯＳトランジスタＰＵＮのＩ−Ｖ特性は、図１５（ｃ）に示すように、定電圧源的なもの（ソースフォロア動作）となる。
【００５０】
ＮＭＯＳ駆動は、ＰＭＯＳ駆動に比べて高い電流能力と高い動作速度を得ることができるという特徴を有している。以下、詳しく説明する。
【００５１】
まず電流能力に関して、ＭＯＳトランジスタの電流能力は、利得係数が大きいほど大きくなる。そこで、ＭＯＳトランジスタＰＵＰの利得係数βＰとＭＯＳトランジスタＰＵＮの利得係数βＮとをそれぞれ求めると、飽和電流の近似式を用いて、次の式（１）及び式（２）のようになる。ただし、ＶｔｈｐはＭＯＳトランジスタＰＵＰのスレッショルド電圧であり、ＶｔｈｎはＭＯＳトランジスタＰＵＮのスレッショルド電圧である。
【００５２】
【数１】
2015076655.tif 000003
【００５３】
【数２】
2015076655.tif 000004
【００５４】
式（１）及び式（２）より、利得係数βＰと利得係数βＮとの比が次の式（３）のように求められる。
【００５５】
【数３】
2015076655.tif 000005
【００５６】
式（３）より、｜Ｖｔｈｐ｜＞ＶＯＨ＋Ｖｔｈｎとならない限り、利得係数βＮは利得係数βＰより大きくなることが理解される。通常は｜Ｖｔｈｐ｜≦ＶＯＨ＋Ｖｔｈｎであるから、利得係数βＮは利得係数βＰより大きくなると言える。したがって、ＮＭＯＳ駆動では、ＰＭＯＳ駆動に比べて高い電流能力が得られると言える。
【００５７】
次に動作速度に関しては、容量Ｃを駆動する場合を微小信号で線形近似することにより、ステップ入力ｖ０に対する電流Ｉの応答及び電位差Ｖの応答を、次の式（４）〜式（７）のように表すことができる。ただし、ｉＰ、ｖＰ、ｇｍｐはそれぞれ、ＰＭＯＳ駆動に関して、電流Ｉの応答、電位差Ｖの応答、及び相互コンダクタンスである。また、ｉＮ、ｖＮ、ｇｍｎはそれぞれ、ＮＭＯＳ駆動に関して、電流Ｉの応答、電位差Ｖの応答、及び相互コンダクタンスである。相互コンダクタンスｇｍｐ，ｇｍｎはそれぞれ、式（１）及び式（２）から式（８）及び式（９）のように表される。
【００５８】
【数４】
2015076655.tif 000006
【００５９】
ここで、通常、相互コンダクタンスｇｍｐ，ｇｍｎの間には次の式（１０）及び式（１１）の関係が成り立つ。この関係を前提にして式（４）と式（６）を比較すると、電流ｉＮは、電圧ｖＮがステップ入力ｖ０に追従する前の段階（括弧内第１項）では電流ｉＰより高速に応答し、電圧ｖＮがステップ入力ｖ０に追従した後の段階（括弧内第２項）では電流ｉＰと同程度に変化することが理解される。また、時定数も、１＋ｇｍｎ・ＲＴＴの分だけ、電流ｉＮの方が小さくなっている。これらの結果として、ＮＭＯＳ駆動では、ＰＭＯＳ駆動に比べて高速な動作が可能になる。図１６には、電流ｉＰ，ｉＮをそれぞれ実測した結果を示しているが、この結果にも、ＮＭＯＳ駆動によれば、ＰＭＯＳ駆動に比べて高速な動作が可能になることが示されている。
【００６０】
【数５】
2015076655.tif 000007
【００６１】
このように、プルアップ回路ＰＵをＮＭＯＳ駆動とすれば、ＰＭＯＳ駆動とする場合に比べ、高い電流能力と高い動作速度を得ることができる。ただし、ＮＭＯＳ駆動には、Ｖｔｈｎ＞ＶＤＤＱ−ＶＯＨになると動作点を得ることができなくなるという特徴があり、そのためにスレッショルド電圧Ｖｔｈｎを低い値に抑える必要がある。プルアップ回路ＰＵをＮＭＯＳ駆動とする場合には、この観点からもサブスレッショルドリーク電流を低減する必要が生ずる。
【００６２】
以下、本発明の特徴にかかる構成について、詳しく説明する。
【００６３】
図３に示すように、本実施の形態による入出力回路１６は、図１４に示した出力バッファＯＢにおいて、プルアップ回路ＰＵ（第１の出力回路）と電源電位ＶＤＤＱ（第１の電源電位）が供給される電源配線との間に電流カット回路ＣＴＵ（第１の電流カット回路）を挿入するとともに、電流カット制御回路１８を新たに設けてなる構成を有している。
【００６４】
具体的な電流カット回路ＣＴＵは、図４に示すように、１つのＰチャンネル型ＭＯＳトランジスタによって構成される。このＭＯＳトランジスタのスレッショルド電圧は、プルアップ回路ＰＵを構成する各ＭＯＳトランジスタのスレッショルド電圧に比べて大きな値に設定されている。したがって、プルアップ回路ＰＵを低スレッショルド電圧のＭＯＳトランジスタにより構成した場合に、出力ノードｎ及び終端抵抗４０を経由して流れ得るプルアップ回路ＰＵのサブスレッショルドリーク電流の流れを、電流カット回路ＣＴＵをオフとすることによって遮断することができる。
【００６５】
なお、図４には、プルアップ回路ＰＵ及びプルダウン回路ＰＤ（第２の出力回路）並びに出力制御回路１７の一部分に関して、それぞれの具体的な構成の一例も示している。同図に示すように、図示した例によるプルアップ回路ＰＵは、電流カット回路ＣＴＵと出力ノードｎとの間に５つのＮチャンネル型ＭＯＳトランジスタＰＵ１〜ＰＵ５が並列に接続された構成を有している。また、図示した例によるプルダウン回路ＰＤは、電源電位ＶＳＳＱ（第２の電源電位）が供給される電源配線と出力ノードｎとの間に５つのＮチャンネル型ＭＯＳトランジスタＰＤ１〜ＰＤ５が並列に接続された構成を有している。なお、ここではＮチャンネル型ＭＯＳトランジスタによってプルアップ回路ＰＵを構成しているが、図１５を参照して説明したように、Ｐチャンネル型ＭＯＳトランジスタによってプルアップ回路ＰＵを構成してもよい。また、ここではプルアップ回路ＰＵ及びプルダウン回路ＰＤがそれぞれ５つのＭＯＳトランジスタにより構成されるとしているが、これらの回路を構成するＭＯＳトランジスタの個数は５つに限られない。
【００６６】
キャリブレーションコードＺＱＣＯＤＥは、図４に示すように、プルアップ回路ＰＵ及びプルダウン回路ＰＤに含まれるＭＯＳトランジスタごとの部分コードから構成される。図４の例では、キャリブレーションコードＺＱＣＯＤＥは、それぞれＭＯＳトランジスタＰＵ１〜ＰＵ５に対応する部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎと、それぞれＭＯＳトランジスタＰＤ１〜ＰＤ５に対応する部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎとによって構成される。出力制御回路１７は、プルアップ回路ＰＵ及びプルダウン回路ＰＤに含まれるＭＯＳトランジスタごとに論理回路を有しており、リードデータＲＤＴ，ＲＤＢのうちの対応するものと、対応する部分コードとを論理演算することによって得られる信号を、対応するＭＯＳトランジスタのゲート電極に供給するように構成される。なお、図４では論理回路をアンド回路としているが、論理回路の具体的な構成は、入力信号がハイアクティブな信号であるかローアクティブな信号であるかという点や、対応するＭＯＳトランジスタの種類などに応じて、適宜選択される。
【００６７】
図３に戻る。電流カット制御回路１８は、図２に示したコマンドデコーダ３３から供給されるカットオフ制御信号ＣＵＴＯＦＦ（内部コマンド信号）に応じて、電流カット回路ＣＴＵの導通状態を制御するための制御信号ＣＴＲＬＢを生成する回路である。ここで、コマンドデコーダ３３は、各種のコマンド信号ＣＯＭに応じてカットオフ制御信号ＣＵＴＯＦＦの電位を制御するように構成される。したがって、制御信号ＣＴＲＬＢは、各種のコマンド信号ＣＯＭの状態に応じて変化する信号となる。
【００６８】
図５を参照して、コマンド信号ＣＯＭにより規定される半導体装置１０の状態（状態Ｓ１〜Ｓ８）と、プルアップ回路ＰＵ及び電流カット回路ＣＴＵそれぞれの導通状態との関係について、詳しく説明する。なお、状態Ｓ１〜Ｓ８は、数字の順に時系列で記載されている。また、同図に示すパターン［１］〜［４］は、電流カット回路ＣＴＵの状態の変化パターンのバリエーションを示しており、実際の半導体装置ではパターン［１］〜［４］のうちのいずれか１つが採用され、コマンドデコーダ３３のプログラムに組み込まれる。以下、パターン［１］〜［３］に着目して説明し、パターン［４］については、その後まとめて説明する。
【００６９】
まず初めに、状態Ｓ１（ＰｏｗｅｒＤｏｗｎ）は、コマンド信号ＣＯＭとして上述したパワーダウンコマンドが入力されたことにより、半導体装置１０がパワーダウンモードにエントリしている状態である。パターン［１］〜［３］のいずれが採用される場合においても、コマンドデコーダ３３は、コマンドアドレス入力回路３１からパワーダウンコマンドであるコマンド信号ＣＯＭが供給されると、電流カット回路ＣＴＵをオフにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。これにより、電流カット制御回路１８は、電流カット回路ＣＴＵをオフの状態とする。
【００７０】
次に、状態Ｓ２（ＰｏｗｅｒＤｏｗｎより復帰）は、コマンド信号ＣＯＭとしてパワーダウンイグジットコマンドが入力されたことにより、半導体装置１０がパワーダウンモードから復帰しつつある状態である。状態Ｓ２は、次に外部から何らかのコマンド信号ＣＯＭが供給されるまで継続する。パターン［３］が採用される場合、コマンドデコーダ３３は、コマンドアドレス入力回路３１からパワーダウンイグジットコマンドであるコマンド信号ＣＯＭが供給されると、電流カット回路ＣＴＵをオンにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。これにより、電流カット制御回路１８は、電流カット回路ＣＴＵをオンの状態とする。一方、パターン［１］［２］が採用される場合には、コマンドアドレス入力回路３１からパワーダウンイグジットコマンドであるコマンド信号ＣＯＭが供給されても、コマンドデコーダ３３はカットオフ制御信号ＣＵＴＯＦＦの生成を行わず、したがって、電流カット回路ＣＴＵの状態はそれまでの状態のままで維持される。
【００７１】
状態Ｓ３（ＰＲＥ）は、コマンド信号ＣＯＭとしてプリチャージコマンドが入力されたことにより、センス回路１１がビット線ＢＬをプリチャージしている状態である。パターン［１］［２］が採用される場合、コマンドデコーダ３３は、コマンドアドレス入力回路３１からプリチャージコマンドであるコマンド信号ＣＯＭが供給されると、電流カット回路ＣＴＵをオフにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。これにより、電流カット制御回路１８は、電流カット回路ＣＴＵをオフの状態とする。なお、図５の状態Ｓ３では、直前の状態Ｓ２で電流カット回路ＣＴＵがオフの状態にあるため、電流カット回路ＣＴＵの状態は特に変化していない。一方、パターン［３］が採用される場合には、コマンドアドレス入力回路３１からアクティブコマンドであるコマンド信号ＣＯＭが供給されても、コマンドデコーダ３３はカットオフ制御信号ＣＵＴＯＦＦの生成を行わない。したがって、電流カット回路ＣＴＵの状態変更は発生しない。
【００７２】
状態Ｓ４（ＡＣＴ）は、コマンド信号ＣＯＭとしてアクティブコマンドが入力されたことにより、ロウデコーダ１２がワード線ＷＬを活性化している状態である。パターン［２］が採用される場合、コマンドデコーダ３３は、コマンドアドレス入力回路３１からアクティブコマンドであるコマンド信号ＣＯＭが供給されると、電流カット回路ＣＴＵをオンにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。これにより、電流カット制御回路１８は、電流カット回路ＣＴＵをオンの状態とする。一方、パターン［１］［３］が採用される場合には、コマンドアドレス入力回路３１からアクティブコマンドであるコマンド信号ＣＯＭが供給されても、コマンドデコーダ３３はカットオフ制御信号ＣＵＴＯＦＦの生成を行わない。したがって、電流カット回路ＣＴＵの状態変更は発生しない。
【００７３】
状態Ｓ５（ＷＲＩＴＥ）は、コマンド信号ＣＯＭとしてライトコマンドが入力されたことに応じて、カラムデコーダ１３がビット線ＢＬをＦＩＦＯ回路１５に接続している状態である。ライトコマンドの入力では、図５に示すように、電流カット回路ＣＴＵの状態変更は発生しない。
【００７４】
状態Ｓ６（ＲＥＡＤ）は、コマンド信号ＣＯＭとしてリードコマンドが入力されたことに応じて、カラムデコーダ１３がビット線ＢＬをＦＩＦＯ回路１５に接続している状態である。この場合、図５に示すように、リードデータＲＤの値に応じてプルアップ回路ＰＵの導通状態が変化する。具体的には、リードデータＲＤがローレベル（Ｌ）である場合、出力制御回路１７の制御により、プルアップ回路ＰＵはオフとなる。図示していないが、このときプルダウン回路ＰＤがオンとなっており、出力ノードｎにはプルダウン回路ＰＤを介して電源電位ＶＳＳＱが供給される。一方、リードデータＲＤがハイレベル（Ｈ）である場合、出力制御回路１７の制御により、プルアップ回路ＰＵはオンとなる。したがって、出力ノードｎにはプルアップ回路ＰＵを介して電源電位ＶＤＤＱが供給される。このときのプルダウン回路ＰＤはオフとなっている。
【００７５】
パターン［１］が採用される場合、コマンドデコーダ３３は、コマンドアドレス入力回路３１からリードコマンドであるコマンド信号ＣＯＭが供給されると、電流カット回路ＣＴＵをオンにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。これにより、電流カット制御回路１８は、電流カット回路ＣＴＵをオンの状態とする。一方、パターン［２］［３］が採用される場合には、コマンドアドレス入力回路３１からアクティブコマンドであるコマンド信号ＣＯＭが供給されても、コマンドデコーダ３３はカットオフ制御信号ＣＵＴＯＦＦの生成を行わない。したがって、電流カット回路ＣＴＵの状態変更は発生しない。
【００７６】
状態Ｓ７（ＰＲＥ）は、状態Ｓ３と同様、コマンド信号ＣＯＭとしてプリチャージコマンドが入力されたことにより、センス回路１１がビット線ＢＬをプリチャージしている状態である。パターン［１］［２］が採用される場合、状態Ｓ３に関して説明したように、コマンドデコーダ３３は、電流カット回路ＣＴＵをオフにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。したがって、電流カット回路ＣＴＵの状態はオフに変化する。一方、パターン［３］が採用される場合には、状態Ｓ３に関して説明したとおり、カットオフ制御信号ＣＵＴＯＦＦの生成が行われず、したがって、電流カット回路ＣＴＵの状態変更は発生しない。
【００７７】
状態Ｓ８（ＰｏｗｅｒＤｏｗｎ）は、状態Ｓ１と同様、コマンド信号ＣＯＭとしてパワーダウンコマンドが入力されたことにより、半導体装置１０がパワーダウンモードにエントリしている状態である。この場合、状態Ｓ１に関して説明したように、コマンドデコーダ３３は、電流カット回路ＣＴＵをオフにするためのカットオフ制御信号ＣＵＴＯＦＦを生成し、電流カット制御回路１８に供給する。したがって、パターン［３］が採用される場合、電流カット回路ＣＴＵの状態はここでオフに変化する。パターン［１］［２］が採用される場合については、状態Ｓ７ですでにオフの状態となっているため、ここでは電流カット回路ＣＴＵの状態変更は発生しない。
【００７８】
ここで、パターン［１］〜［３］では、状態Ｓ６が継続している間、電流カット回路ＣＴＵをオンの状態に維持していたが、電流カット回路ＣＴＵを必ずオンに制御しなければならないのは、プルアップ回路ＰＵがオンとなる場合、すなわち、ハイレベルであるリードデータＲＤを出力する場合だけである。したがって、図５に示すパターン［４］のように、プルアップ回路ＰＵがオンとなる場合にのみ電流カット回路ＣＴＵをオンに制御し、その他の場合には電流カット回路ＣＴＵをオフに制御することとしてもよい。この場合、カットオフ制御信号ＣＵＴＯＦＦは必ずしも必要ではなく、図３に破線矢印で示したように、リードデータＲＤを電流カット制御回路１８にも供給し、電流カット制御回路１８は、リードデータＲＤの電位レベルに応じて電流カット回路ＣＴＵのオンオフ制御を行うこととしてもよい。
【００７９】
以上説明したように、本実施の形態による半導体装置１０では、プルアップ回路ＰＵと電源電位ＶＤＤＱが供給される電源配線との間に、高スレッショルド電圧のＭＯＳトランジスタからなる電流カット回路ＣＴＵを挿入し、この電流カット回路ＣＴＵの導通状態をコマンド信号ＣＯＭ（又は／及びリードデータＲＤ）に応じて制御できるようにしたので、出力バッファＯＢにおいて、スタンバイ時のサブスレッショルドリーク電流を低減することが実現されている。
【００８０】
なお、サブスレッショルドリーク電流を低減することだけを考えれば、プルアップ回路ＰＵと電流カット回路ＣＴＵの位置を入れ替えることも考えられる。しかしながら、図５に示したパターン［４］のように電流カット回路ＣＴＵの導通状態もリードデータＲＤによって制御する場合を除き、出力ノードｎに現れる信号波形がなまってしまうため、このような配置を採用することはできない。すなわち、カットオフ制御信号ＣＵＴＯＦＦによって電流カット回路ＣＴＵの導通状態を制御する場合、リード動作期間中、電流カット回路ＣＴＵは常にオンの状態で維持されることになるが、これではローレベルを出力する場合、すなわちプルダウン回路ＰＤをオンにする場合に、電流カット回路ＣＴＵが容量として見えてしまう。その結果として、信号波形がなまってしまうことになる。したがって、上記実施の形態で説明したように、電流カット回路ＣＴＵはプルアップ回路ＰＵから見て電源配線側に設ける必要がある。
【００８１】
次に、キャリブレーション回路３４の構成及び動作について、詳しく説明する。
【００８２】
まず、内部電源発生回路３７には、図６に示すように、キャリブレーション動作に関連して、上述したリファレンス電位ＶＯＨ（第１のリファレンス電位）を生成するＶＯＨ発生器５１（第１の電位生成回路）と、リファレンス電位ＶＯＨと電源電位ＶＳＳＱの中間電位に等しいリファレンス電位ＶＲＥＦＤＱ（第２のリファレンス電位）を生成するＶＲＥＦＤＱ発生器５０（第２の電位生成回路）とが設けられる。リファレンス電位ＶＯＨの値は、上述した式｜Ｖｔｈｐ｜≦ＶＯＨ＋Ｖｔｈｎを満たす範囲で任意に設定可能であるが、ここでは電源電位ＶＤＤＱの１／３であるとして説明する。この場合、リファレンス電位ＶＲＥＦＤＱは、電源電位ＶＤＤＱの１／６となる。
【００８３】
ＶＯＨ発生器５１は、具体的には、図６に示すように、電源電位ＶＤＤＱが供給される電源配線とＶＯＨ発生器５１の出力端の間に１つの抵抗素子が接続され、電源電位ＶＳＳＱが供給される電源配線とＶＯＨ発生器５１の出力端の間に２つの抵抗素子が並列に接続された構成を有している。これら３つの抵抗素子は、互いに同一の抵抗値を有している。これにより、ＶＯＨ発生器５１の出力端から出力される電位は、電源電位ＶＤＤＱの１／３の電位となる。
【００８４】
同様に、ＶＲＥＦＤＱ発生器５０は、電源電位ＶＤＤＱが供給される電源配線とＶＯＨ発生器５１の出力端の間に１つの抵抗素子が接続され、電源電位ＶＳＳＱが供給される電源配線とＶＯＨ発生器５１の出力端の間に５つの抵抗素子が並列に接続された構成を有している。これら６つの抵抗素子は、互いに同一の抵抗値を有している。これにより、ＶＯＨ発生器５１の出力端から出力される電位は、電源電位ＶＤＤＱの１／６の電位となる。
【００８５】
キャリブレーション回路３４は、図６に示すように、複数の第１のレプリカ回路Ｒ１と、それぞれ１つずつの第２〜第４のレプリカ回路Ｒ２〜Ｒ４と、コンパレータ５２，５３と、カウンター５４，５５とを有して構成される。なお、本実施の形態においては、図６に示すように、キャリブレーション端子ＺＱはリファレンス抵抗ＲＺＱを介して、電源電位ＶＤＤＱが供給される電源配線に接続される。
【００８６】
第１のレプリカ回路Ｒ１はプルダウン回路ＰＤのレプリカである。リファレンス電位ＶＯＨを上記のように電源電位ＶＤＤＱの１／３に設定する場合、図６に示すように、５つの第１のレプリカ回路Ｒ１が必要になる。なお、本実施の形態でいう「レプリカ」とは、対象の回路と実質的に同一の構成及び特性を有するように形成された回路である。複数の第１のレプリカ回路Ｒ１は、電源電位ＶＳＳＱが供給される電源配線と、キャリブレーション端子ＺＱとの間に並列に接続される。これにより、複数の第１のレプリカ回路Ｒ１それぞれの一端には電源電位ＶＳＳＱが共通に供給され、それぞれ他端はキャリブレーション端子ＺＱに共通に接続される。
【００８７】
第２のレプリカ回路Ｒ２は第１の電流カット回路ＣＴＵのレプリカであり、電源電位ＶＤＤＱが供給される一端を有して構成される。第２のレプリカ回路Ｒ２を構成するＰチャンネル型ＭＯＳトランジスタのゲート電極には電源電位ＶＳＳＱが図示しない制御回路によって固定的に供給されており、したがって、第２のレプリカ回路Ｒ２は常にオン状態とされている。なお、図示しない制御回路は、キャリブレーション時以外には、第２のレプリカ回路Ｒ２のゲート電極に電源電位ＶＤＤＱを固定的に供給する。これにより、第２のレプリカ回路Ｒ２において、リーク電流がカットされる。第３のレプリカ回路Ｒ２はプルアップ回路ＰＵのレプリカであり、第２のレプリカ回路Ｒ２の他端に接続される一端を有して構成される。また、第４のレプリカ回路Ｒ４はプルダウン回路ＰＤのレプリカであり、電源電位ＶＳＳＱが供給される一端と、第３のレプリカ回路Ｒ３の他端に接続される他端とを有して構成される。これらにより、第２〜第４のレプリカ回路Ｒ２〜Ｒ４の構成は、出力バッファＯＢと同様の構成とされている。
【００８８】
コンパレータ５２，５３及びカウンター５４，５５は、キャリブレーション回路３４によるキャリブレーション動作を実行するための回路である。
【００８９】
コンパレータ５２の非反転入力端子には、ＶＲＥＦＤＱ発生器５０からリファレンス電位ＶＲＥＦＤＱが供給される。コンパレータ５２の反転入力端子は、キャリブレーション端子ＺＱに接続される。コンパレータ５２の出力端子はカウンター５４に接続され、カウンター５４は、コンパレータ５２の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの一部（図４に示した部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎ）を生成するように構成される。生成された部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎは、複数の第１のレプリカ回路Ｒ１及び第４のレプリカ回路Ｒ４に共通に供給される。
【００９０】
コンパレータ５３の非反転入力端子には、ＶＯＨ発生器５１からリファレンス電位ＶＯＨが供給される。コンパレータ５３の反転入力端子は、第３のレプリカ回路Ｒ３の他端（第４のレプリカ回路Ｒ４との接続点）に接続される。コンパレータ５３の出力端子はカウンター５５に接続され、カウンター５５は、コンパレータ５３の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの残りの一部（図４に示した部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎ）を生成するように構成される。生成された部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎは、第３のレプリカ回路Ｒ３に供給される。
【００９１】
以下、コンパレータ５２，５３及びカウンター５４，５５を用いてキャリブレーション回路３４が行うキャリブレーション動作について、詳しく説明する。
【００９２】
本実施の形態において実行されるキャリブレーション動作の基本は、初めに、プルダウン回路ＰＤのインピーダンスをリファレンス抵抗ＲＺＱの抵抗値に合わせた後、プルアップ回路ＰＵ及び電流カット回路ＣＴＵの合成インピーダンスに対するプルダウン回路ＰＤのインピーダンスの比が、電源電位ＶＤＤＱからリファレンス電位ＶＯＨを減じてなる電位差ＶＤＤＱ−ＶＯＨに対するリファレンス電位ＶＯＨから電源電位ＶＳＳＱを減じてなる電位差ＶＯＨ−ＶＳＳＱの比に等しくなるよう、プルアップ回路ＰＵ及びプルダウン回路ＰＤそれぞれのインピーダンスを調整する点にある。
【００９３】
具体的に説明すると、まず初めに、コンパレータ５２及びカウンター５４により、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱに等しくなるように、各第１のレプリカ回路Ｒ１のインピーダンスが調整される。詳しく説明すると、コンパレータ５２は、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱより大きい場合にローレベルを、リファレンス電位ＶＲＥＦＤＱより小さい場合にハイレベルを出力するよう構成される。カウンター５４は、所定時間ごとに入力電位を監視するよう構成される。そして、入力電位がローレベルであった場合、カウンター５４は、第１のレプリカ回路Ｒ１に含まれる複数のＭＯＳトランジスタのうちのオン状態とするものの個数を増やす方向に、部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎの電位レベルを個別に制御する。これにより、各第１のレプリカ回路Ｒ１のインピーダンスが低下するので、キャリブレーション端子ＺＱの電位が低下する。一方、入力電位がハイレベルであった場合、カウンター５４は、第１のレプリカ回路Ｒ１に含まれる複数のＭＯＳトランジスタのうちのオン状態とするものの個数を減らす方向に、部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎの電位レベルを個別に制御する。これにより、各第１のレプリカ回路Ｒ１のインピーダンスが上昇するので、キャリブレーション端子ＺＱの電位が上昇する。以上の制御により、キャリブレーション端子ＺＱの電位は最終的に、リファレンス電位ＶＲＥＦＤＱと等しい状態で安定する。リファレンス電位ＶＲＥＦＤＱは上述したように電源電位ＶＤＤＱの１／６であることから、キャリブレーション端子ＺＱの電位が安定した後の各第１のレプリカ回路Ｒ１のインピーダンスは、リファレンス抵抗ＲＺＱの抵抗値に等しい値となる。
【００９４】
カウンター５４が生成する部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎは、上述したように、第４のレプリカ回路Ｒ４にも供給される。したがって、キャリブレーション端子ＺＱの電位が安定した後には、第４のレプリカ回路Ｒ４のインピーダンスもリファレンス抵抗ＲＺＱに等しい値となる。
【００９５】
次に、コンパレータ５３及びカウンター５５により、第３のレプリカ回路Ｒ３の他端（第４のレプリカ回路Ｒ４との接続点）の電位がリファレンス電位ＶＯＨに等しくなるように、各第３のレプリカ回路Ｒ３のインピーダンスが調整される。詳しく説明すると、コンパレータ５３は、第３のレプリカ回路Ｒ３の他端の電位がリファレンス電位ＶＯＨより大きい場合にローレベルを、リファレンス電位ＶＯＨより小さい場合にハイレベルを出力するよう構成される。カウンター５５は、カウンター５４と同様、所定時間ごとに入力電位を監視するよう構成される。そして、入力電位がローレベルであった場合、カウンター５５は、第３のレプリカ回路Ｒ３に含まれる複数のＭＯＳトランジスタのうちのオン状態とするものの個数を減らす方向に、部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎの電位レベルを個別に制御する。これにより、第３のレプリカ回路Ｒ３のインピーダンスが上昇するので、第３のレプリカ回路Ｒ３の他端の電位が低下する。一方、入力電位がハイレベルであった場合、カウンター５５は、第３のレプリカ回路Ｒ３に含まれる複数のＭＯＳトランジスタのうちのオン状態とするものの個数を増やす方向に、部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎの電位レベルを個別に制御する。これにより、第３のレプリカ回路Ｒ３のインピーダンスが低下するので、第３のレプリカ回路Ｒ３の他端の電位が上昇する。以上の制御により、第３のレプリカ回路Ｒ３の他端の電位は最終的に、リファレンス電位ＶＯＨと等しい状態で安定する。リファレンス電位ＶＯＨは上述したように電源電位ＶＤＤＱの１／３であることから、第３のレプリカ回路Ｒ３の他端の電位が安定した後の第２のレプリカ回路Ｒ２及び第３のレプリカ回路Ｒ３の合成インピーダンスは、リファレンス抵抗ＲＺＱの抵抗値の２倍に等しい値となる。
【００９６】
こうしてキャリブレーション回路３４によって調整されたキャリブレーションコードＺＱＣＯＤＥは、図２乃至図４に示したように、入出力回路１６内の出力制御回路１７に供給される。そして、出力制御回路１７が図４に示した構成を有していることにより、プルアップ回路ＰＵ及びプルダウン回路ＰＤ内の各ＭＯＳトランジスタにキャリブレーション動作の結果が反映される。こうして、半導体装置１０における出力バッファＯＢのキャリブレーション動作が実現される。
【００９７】
なお、図６を参照して説明したキャリブレーション回路３４及び内部電源発生回路３７の構成は一例であり、異なる構成を採用することも可能である。以下、図７及び図８をそれぞれ参照して、キャリブレーション回路３４及び内部電源発生回路３７の構成の第１及び第２の変形例について、詳しく説明する。
【００９８】
まず、図７を参照して、キャリブレーション回路３４及び内部電源発生回路３７の構成の第１の変形例について説明する。
【００９９】
本変形例においては、内部電源発生回路３７は、リファレンス電位ＶＯＨ，ＶＲＥＦＤＱの中ではリファレンス電位ＶＯＨのみを生成するよう構成される。したがって、内部電源発生回路３７は、図７に示すように、ＶＲＥＦＤＱ発生器５０を有していない。
【０１００】
キャリブレーション回路３４は、図７に示すように、それぞれ１つずつの第５〜第９のレプリカ回路Ｒ５〜Ｒ９と、コンパレータ６１，６２と、カウンター６３，６４とを有して構成される。なお、本変形例においては、図７に示すように、キャリブレーション端子ＺＱはリファレンス抵抗ＲＺＱを介して、電源電位ＶＳＳＱが供給される電源配線に接続される。
【０１０１】
第５及び第７のレプリカ回路Ｒ５，Ｒ７はともに第１の電流カット回路ＣＴＵのレプリカであり、それぞれ電源電位ＶＤＤＱが供給される一端を有して構成される。第５及び第７のレプリカ回路Ｒ５，Ｒ７を構成するＰチャンネル型ＭＯＳトランジスタのゲート電極には電源電位ＶＳＳＱが図示しない制御回路によって固定的に供給されており、したがって、第５及び第７のレプリカ回路Ｒ５，Ｒ７はともに常にオン状態とされている。なお、図示しない制御回路は、キャリブレーション時以外には、第５及び第７のレプリカ回路Ｒ５，Ｒ７のゲート電極に電源電位ＶＤＤＱを固定的に供給する。これにより、第５及び第７のレプリカ回路Ｒ５，Ｒ７において、リーク電流がカットされる。
【０１０２】
第６及び第８のレプリカ回路Ｒ６，Ｒ８はともにプルアップ回路ＰＵのレプリカであり、第６のレプリカ回路Ｒ６は第５のレプリカ回路Ｒ５の他端に接続される一端を、第８のレプリカ回路Ｒ８は第７のレプリカ回路Ｒ７の他端に接続される一端を、それぞれ有して構成される。第６のレプリカ回路Ｒ６の他端は、キャリブレーション端子ＺＱに接続される。
【０１０３】
第９のレプリカ回路Ｒ９はプルダウン回路ＰＤのレプリカであり、電源電位ＶＳＳＱが供給される一端と、第８のレプリカ回路Ｒ８の他端に接続される他端とを有して構成される。
【０１０４】
コンパレータ６１，６２及びカウンター６３，６４は、キャリブレーション回路３４によるキャリブレーション動作を実行するための回路である。
【０１０５】
コンパレータ６１の非反転入力端子には、ＶＯＨ発生器５１からリファレンス電位ＶＯＨが供給される。コンパレータ６１の反転入力端子は、キャリブレーション端子ＺＱに接続される。コンパレータ６１の出力端子はカウンター６３に接続され、カウンター６３は、コンパレータ６１の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの一部（図４に示した部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎ）を生成するように構成される。生成された部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎは、第６及び第８のレプリカ回路Ｒ６，Ｒ８に共通に供給される。
【０１０６】
コンパレータ６２の非反転入力端子にも、ＶＯＨ発生器５１からリファレンス電位ＶＯＨが供給される。コンパレータ６２の反転入力端子は、第８のレプリカ回路Ｒ８の他端（第９のレプリカ回路Ｒ９との接続点）に接続される。コンパレータ６２の出力端子はカウンター６４に接続され、カウンター６４は、コンパレータ６２の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの残りの一部（図４に示した部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎ）を生成するように構成される。生成された部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎは、第９のレプリカ回路Ｒ９に供給される。
【０１０７】
本変形例によるキャリブレーション動作では、まず初めに、コンパレータ６１及びカウンター６３により、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨに等しくなるように、第６のレプリカ回路Ｒ６のインピーダンスが調整される。詳しい動作の説明は、図６を参照して説明した構成のものと同様であるから省略する。リファレンス電位ＶＯＨが電源電位ＶＤＤＱの１／３であるとすると、キャリブレーション動作の結果得られる第５のレプリカ回路Ｒ５及び第６のレプリカ回路Ｒ６の合成インピーダンスは、リファレンス抵抗ＲＺＱの抵抗値の２倍に等しい値となる。
【０１０８】
次に、コンパレータ６２及びカウンター６４により、第８のレプリカ回路Ｒ８の他端（第９のレプリカ回路Ｒ９との接続点）の電位がリファレンス電位ＶＯＨに等しくなるように、第９のレプリカ回路Ｒ９のインピーダンスが調整される。リファレンス電位ＶＯＨが電源電位ＶＤＤＱの１／３であるとすると、キャリブレーション動作の結果得られる第９のレプリカ回路Ｒ９のインピーダンスは、リファレンス抵抗ＲＺＱの抵抗値に等しい値となる。
【０１０９】
このように、第１の変形例によるキャリブレーション動作によっても、図６を参照して説明したキャリブレーション動作と同じ結果を得ることができる。
【０１１０】
次に、図８を参照して、キャリブレーション回路３４及び内部電源発生回路３７の構成の第２の変形例について説明する。
【０１１１】
本変形例による内部電源発生回路３７は、ＶＯＨ発生器５１に代えてＶＯＨ発生器７０を有して構成される。ＶＯＨ発生器７０には、図２に示したモードレジスタ１４からモード信号ＭＯＤＥが供給される。モード信号ＭＯＤＥが第１の電位レベルである場合、ＶＯＨ発生器７０は、図６に示したＶＯＨ発生器５１と同様の仕組みにより、リファレンス電位ＶＯＨを生成する。一方、モード信号ＭＯＤＥが第２の電位レベルである場合、ＶＯＨ発生器７０は、ＶＲＥＦＤＱ発生器５０によって生成されるリファレンス電位ＶＲＥＦＤＱを２倍に増幅することにより、リファレンス電位ＶＯＨを生成する。
【０１１２】
キャリブレーション回路３４は、図８に示すように、それぞれ１つずつの第５〜第９のレプリカ回路Ｒ５〜Ｒ９と、増幅回路７１と、スイッチ回路７２と、マルチプレクサ７３と、コンパレータ７４，７５と、カウンター７６，７７と、レジスター７８，７９とを有して構成される。このうち第５〜第９のレプリカ回路Ｒ５〜Ｒ９は、図７に示したものと同じものである。なお、本変形例においては、図８に示すように、キャリブレーション端子ＺＱはリファレンス抵抗ＲＺＱを介して、電源電位ＶＳＳＱが供給される電源配線に接続される。
【０１１３】
増幅回路７１は、ＶＯＨ発生器７０によって生成されたリファレンス電位ＶＯＨを１／２倍に増幅することにより、リファレンス電位ＶＲＥＦＤＱを得る回路である。スイッチ回路７２は、ＶＲＥＦＤＱ発生器５０によって生成されるリファレンス電位ＶＲＥＦＤＱと、増幅回路７１によって生成されるリファレンス電位ＶＲＥＦＤＱとのいずれかを選択し、マルチプレクサ７３及びコンパレータ７５に供給するよう構成される。
【０１１４】
マルチプレクサ７３は、ＶＯＨ発生器７０からリファレンス電位ＶＯＨの供給を受ける入力端子と、スイッチ回路７２からリファレンス電位ＶＲＥＦＤＱの供給を受ける入力端子とを有して構成される。マルチプレクサ７３は、これら２つの入力端子のいずれかを選択し、内部で出力端子に接続する機能を有する。
【０１１５】
コンパレータ７４の非反転入力端子は、マルチプレクサ７３の出力端子に接続される。コンパレータ７４の反転入力端子は、キャリブレーション端子ＺＱに接続される。コンパレータ７４の出力端子はカウンター７６に接続され、カウンター７６は、コンパレータ７４の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの一部（図４に示した部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎ）を生成するように構成される。生成された部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎは、第６及び第８のレプリカ回路Ｒ６，Ｒ８に共通に供給される。
【０１１６】
コンパレータ７５の非反転入力端子には、スイッチ回路７２からリファレンス電位ＶＲＥＦＤＱが供給される。コンパレータ７５の反転入力端子は、第８のレプリカ回路Ｒ８の他端（第９のレプリカ回路Ｒ９との接続点）に接続される。コンパレータ７５の出力端子はカウンター７７に接続され、カウンター７７は、コンパレータ７５の出力信号に基づいてキャリブレーションコードＺＱＣＯＤＥの残りの一部（図４に示した部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎ）を生成するように構成される。生成された部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎは、第９のレプリカ回路Ｒ９に供給される。
【０１１７】
レジスター７８は、カウンター７６から出力される部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎを記憶可能に構成される。同様に、レジスター７９は、カウンター７７から出力される部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎを記憶可能に構成される。
【０１１８】
本変形例によるキャリブレーション動作では、まず初めにマルチプレクサ７３を制御し、リファレンス電位ＶＲＥＦＤＱを出力させる。そして、この状態で、コンパレータ７４及びカウンター７６により、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱに等しくなるように、第６のレプリカ回路Ｒ６のインピーダンスが調整される。リファレンス電位ＶＲＥＦＤＱが電源電位ＶＤＤＱの１／６であるとすると、このキャリブレーション動作の結果得られる第５のレプリカ回路Ｒ５及び第６のレプリカ回路Ｒ６の合成インピーダンスは、リファレンス抵抗ＲＺＱの抵抗値の５倍に等しい値となる。
【０１１９】
次に、マルチプレクサ７３がリファレンス電位ＶＲＥＦＤＱを出力している状態を維持したまま、コンパレータ７５及びカウンター７７により、第８のレプリカ回路Ｒ８の他端（第９のレプリカ回路Ｒ９との接続点）の電位がリファレンス電位ＶＲＥＦＤＱに等しくなるように、第９のレプリカ回路Ｒ９のインピーダンスが調整される。リファレンス電位ＶＲＥＦＤＱが電源電位ＶＤＤＱの１／６であるとすると、このキャリブレーション動作の結果得られる第９のレプリカ回路Ｒ９のインピーダンスは、リファレンス抵抗ＲＺＱの抵抗値に等しい値となる。
【０１２０】
レジスター７９には、この時点でカウンター７７から出力されている部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎを記憶させる。したがって、図３に示した出力制御回路１７には、リファレンス抵抗ＲＺＱの抵抗値に等しいインピーダンスに対応する部分コードＰＤ１ｏｎ〜ＰＤ５ｏｎが供給されることになる。
【０１２１】
次に、マルチプレクサ７３を制御し、リファレンス電位ＶＯＨを出力させる。そして、この状態で、コンパレータ７４及びカウンター７６により、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨに等しくなるように、第６のレプリカ回路Ｒ６のインピーダンスが調整される。リファレンス電位ＶＯＨが電源電位ＶＤＤＱの１／３であるとすると、このキャリブレーション動作の結果得られる第５のレプリカ回路Ｒ５及び第６のレプリカ回路Ｒ６の合成インピーダンスは、リファレンス抵抗ＲＺＱの抵抗値の２倍に等しい値となる。
【０１２２】
レジスター７８には、この時点でカウンター７６から出力されている部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎを記憶させる。したがって、図３に示した出力制御回路１７には、リファレンス抵抗ＲＺＱの抵抗値の２倍に等しいインピーダンスに対応する部分コードＰＵ１ｏｎ〜ＰＵ５ｏｎが供給されることになる。
【０１２３】
このように、第２の変形例によるキャリブレーション動作によっても、図６を参照して説明したキャリブレーション動作と同じ結果を得ることができる。
【０１２４】
次に、図３に示した出力制御回路１７及び出力バッファＯＢの内部構成の変形例について、図９を参照しながら説明する。この変形例では、プルアップ回路ＰＵと出力ノードｎの間に抵抗ＲＥＵが挿入され、プルダウン回路ＰＤと出力ノードｎの間に抵抗ＲＥＤが挿入される。抵抗ＲＥＵ，ＲＥＤそれぞれの抵抗値は、６０Ω程度とすることが好ましい。このような抵抗ＲＥＵ，ＲＥＤを用いることで、静電気放電によってデータ入出力端子ＤＱに印加され得る高電圧から、入出力回路１６を保護することが可能になる。
【０１２５】
次に、図２に示した入出力回路１６の内部構成の第１の変形例について、図１０及び図１１を参照しながら説明する。本変形例では、図１０に示すように、データバスＤＢと電源電位ＶＤＤＱ（第２の電源電位）が供給される電源配線との間に終端抵抗４０が設けられる。このような場合、プルアップ回路ＰＵ（第２の出力回路）と電源電位ＶＤＤＱが供給される電源配線との間ではなく、図１０に示すように、プルダウン回路ＰＤ（第１の出力回路）と電源電位ＶＳＳＱ（第１の電源電位）が供給される電源配線との間に電流カット回路ＣＴＤ（第１の電流カット回路）を挿入することが好ましい。また、図１１に示すように、プルアップ回路ＰＵ及びプルダウン回路ＰＤのそれぞれを、Ｐチャンネル型ＭＯＳトランジスタによって構成することが好ましい。ただし、プルアップ回路ＰＵをＮチャンネル型ＭＯＳトランジスタによって構成し、プルダウン回路ＰＤをＰチャンネル型ＭＯＳトランジスタによって構成してもよい。また、プルアップ回路ＰＵ及びプルダウン回路ＰＤのそれぞれをＮチャンネル型ＭＯＳトランジスタによって構成することも、可能である。
【０１２６】
電流カット回路ＣＴＤは、図１１に示すように、１つのＮチャンネル型ＭＯＳトランジスタによって構成することが好ましい。このＭＯＳトランジスタのスレッショルド電圧は、プルダウン回路ＰＤを構成する各ＭＯＳトランジスタのスレッショルド電圧に比べて大きな値に設定される。したがって、プルダウン回路ＰＤを低スレッショルド電圧のＭＯＳトランジスタにより構成した場合に、終端抵抗４０及び出力ノードｎを経由して流れ得るプルダウン回路ＰＤのサブスレッショルドリーク電流の流れを、電流カット回路ＣＴＤをオフとすることによって遮断することができる。
【０１２７】
電流カット回路ＣＴＤのオンオフ制御は、電流カット回路ＣＴＵと同様、電流カット制御回路１８によって行えばよい。この場合の電流カット制御回路１８は、コマンドデコーダ３３から供給されるカットオフ制御信号ＣＵＴＯＦＦに応じて、電流カット回路ＣＴＤの導通状態を制御するための制御信号ＣＴＲＬＴを生成するように構成される。具体的な制御は、パターン［４］におけるオンとオフが入れ替わる以外は、図５に示した例と同様である。
【０１２８】
このように、本変形例による半導体装置１０によれば、データバスＤＢと電源電位ＶＤＤＱが供給される電源配線との間に終端抵抗４０が設けられる場合においても、スタンバイ時のサブスレッショルドリーク電流を低減することが好適に実現される。なお、電流カット回路ＣＴＤをプルダウン回路ＰＤから見て電源配線側に設ける必要があるのは、電流カット回路ＣＴＵの場合と同様である。
【０１２９】
次に、図２に示した入出力回路１６の内部構成の第２の変形例について、図１２を参照しながら説明する。本変形例は、終端抵抗４０が、図３の例のようにデータバスＤＢと電源電位ＶＳＳＱが供給される電源配線との間に設けられるのか、図１０の例のようにデータバスＤＢと電源電位ＶＤＤＱが供給される電源配線との間に設けられるのか、不明である場合に好適な例である。
【０１３０】
具体的に説明すると、本変形例による入出力回路１６は、図３に示した電流カット回路ＣＴＵ（第１の電流カット回路）と、図１０に示した電流カット回路ＣＴＤ（第２の電流カット回路）との両方を設けた構成を有している。したがって、本変形例による半導体装置１０によれば、データバスＤＢと電源電位ＶＳＳＱ（第２の電源電位）が供給される電源配線との間、データバスＤＢと電源電位ＶＤＤＱ（第１の電源電位）が供給される電源配線との間、いずれに終端抵抗４０が設けられる場合においても、スタンバイ時のサブスレッショルドリーク電流を低減することが好適に実現される。
【０１３１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３２】
例えば、上記実施の形態では出力ノードｎに１つだけ出力バッファＯＢが接続されていたが、図１３に示すように、複数の出力バッファＯＢが並列に接続されるように構成してもよい。この場合、各出力バッファＯＢを構成する電流カット回路ＣＴＤ、プルアップ回路ＰＵ、プルダウン回路ＰＤのトランジスタサイズは、出力バッファＯＢ間で互いに等しくなるようにすることが好ましい。この構成によれば、キャリブレーションで調節可能な範囲を超えて、出力バッファＯＢのインピーダンスを調節することが可能になる。具体的に説明すると、例えば図１３に示すように２のｎ乗個（ｎは０以上の整数）の出力バッファＯＢからなるグループＧｎごとに、リードデータＲＤの出力に用いるか、それとも常にオフとしておくかを決定することで、１つの出力バッファＯＢによって実現されるインピーダンス（例えば２４０Ω）の２ｋ−１分の１（ｋは１からｎまでの整数）のインピーダンスを得ることが可能になる。
【０１３３】
また、上記実施の形態では、電流カット回路ＣＴＵ及び電流カット回路ＣＴＤはそれぞれ１つのＭＯＳトランジスタによって構成されることとしたが、複数のＭＯＳトランジスタを並列に接続することによりこれらの回路を構成することとしてもよい。このようにすることで、電流カット回路ＣＴＵ及び電流カット回路ＣＴＤについても、プルアップ回路ＰＵ、プルダウン回路ＰＤと同様に、インピーダンスを調整することが可能になる。
【符号の説明】
【０１３４】
６              システム
８              コントローラ
９              外部基板
１０            半導体装置
１１            センス回路
１２            ロウデコーダ
１３            カラムデコーダ
１４            モードレジスタ
１５            ＦＩＦＯ回路
１６            入出力回路
１７            出力制御回路
１８            電流カット制御回路
２１            コマンドアドレス端子
２３            クロック端子
２４，２５      電源端子
３１            コマンドアドレス入力回路
３２            アドレスラッチ回路
３３            コマンドデコーダ
３４            キャリブレーション回路
３５            クロック入力回路
３６            内部クロック発生回路
３７            内部電源発生回路
４０            終端抵抗
５０            ＶＲＥＦＤＱ発生器
５１，７０      ＶＯＨ発生器
５２，５３，６１，６２，７４，７５  コンパレータ
５４，５５，６３，６４，７６，７７  カウンター
７１            増幅回路
７２            スイッチ回路
７３            マルチプレクサ
７８，７９      レジスター
７００          デスクトップパソコン
７０１          ノートパソコン
７０２          スマートフォン
ＢＬ            ビット線
ＣＡ            コマンドアドレス信号
ＣＡＬ          キャリブレーション信号
ＣＫ，／ＣＫ    外部クロック信号
ＣＯＭ          コマンド信号
ＣＴＤ          電流カット回路
ＣＴＲＬＢ，ＣＴＲＬＴ  制御信号
ＣＴＵ          電流カット回路
ＣＵＴＯＦＦ    カットオフ制御信号
ＤＢ            データバス
ＤＱ            データ入出力端子
Ｇ１〜Ｇ３      出力バッファＯＢのグループ
ＩＡＣＴ        アクティブ信号
ＩＢ            入力バッファ
ＩＣＬＫ        内部クロック信号
ＩＣＯＬ        カラム信号
ＩＰＲＥ        プリチャージ信号
ＬＣＬＫ        内部クロック信号
ＭＡ            メモリセルアレイ
ＭＣ            メモリセル
ＭＯＤＥ        モード信号
ＭＲＳ          モードレジスタセット信号
ｎ              出力ノード
ＯＢ            出力バッファ
ＰＤ            プルダウン回路
ＰＤ１〜ＰＤ５  プルダウン回路ＰＤの構成トランジスタ
ＰＤ１ｏｎ〜ＰＤ５ｏｎ，ＰＵ１ｏｎ〜ＰＵ５ｏｎ  キャリブレーションコードＺＱＣＯＤＥの部分コード
ＰＵ            プルアップ回路
ＰＵ１〜ＰＵ５  プルアップ回路ＰＵの構成トランジスタ
Ｒ１〜Ｒ９      第１〜第９のレプリカ回路
ＲＤ，ＲＤＴ，ＲＤＢ  リードデータ
ＲＥＤ，ＲＥＵ  抵抗
ＲＺＱ          リファレンス抵抗
ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ  電源電位
ＶＯＨ，ＶＲＥＦＤＱ  リファレンス電位
ＶＰＰ，ＶＰＥＲＩ  内部電位
ＶＳＷＩＮＧ    電圧Ｖの変動範囲
ＷＤ            ライトデータ
ＷＬ            ワード線
ＺＱ            キャリブレーション端子
ＺＱＣＯＤＥ    キャリブレーションコード
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１】
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