(57)【要約】【課題】ゲート絶縁膜の堆積後の熱処理に起因したチャネル移動度の低下を抑制する。【解決手段】炭化珪素基板５０上にゲート絶縁膜１０が形成される。ゲート絶縁膜１０が形成される際にまず、化学気相成長法によって第１の温度で炭化珪素基板５０上に第１の層６ａが堆積される。そして第１の温度よりも高い第２の温度で第１の層６ａがアニールされる。そして第１の層６ａがアニールされた後に第１の層６ａ上に第２の層６ｂが堆積される。このようにしてゲート絶縁膜１０が形成された後に、第２の温度よりも高い温度まで炭化珪素基板５０が加熱される。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素基板上にゲート絶縁膜を形成する工程を備え、前記ゲート絶縁膜を形成する工程は、化学気相成長法によって第１の温度で前記炭化珪素基板上に第１の層を堆積する工程と、前記第１の温度よりも高い第２の温度で前記第１の層をアニールする工程と、前記第１の層をアニールする工程の後に前記第１の層上に第２の層を堆積する工程とを含み、さらに
前記ゲート絶縁膜を形成する工程の後に、前記第２の温度よりも高い温度まで前記炭化珪素基板を加熱する工程を備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記第１および第２の層の各々は、同じ主構成元素を有する、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１の層を堆積する工程は、前記炭化珪素基板上へ、水素元素を含む原料ガスを供給する工程を含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１の層は、アルミニウム元素を含む酸化物から作られている、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１の層の厚さは１５ｎｍ以上である、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１の層の厚さは前記第１および第２の層の厚さの和の４分の１以下である、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程は、前記第１の層を堆積する工程の前に前記炭化珪素基板上に窒化珪素層を形成する工程を含み、前記第１の層を堆積する工程は、前記窒化珪素層を介して前記炭化珪素基板上に前記第１の層を堆積することによって行われる、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１の層をアニールする工程は、前記第１の層からガスを脱離させる工程を含む、請求項１〜７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記炭化珪素基板上に主電極を形成する工程をさらに備え、
前記炭化珪素基板を加熱する工程は、前記炭化珪素基板および前記主電極の間でのオーミック接触を得る工程を含む、請求項１〜８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に、ゲート絶縁膜を有する炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体装置、すなわち炭化珪素（ＳｉＣ）基板を有する半導体装置、には、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）またはＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）のように、ゲート絶縁膜を有するものが含まれる。ゲート絶縁膜としては、熱酸化法によって形成された二酸化珪素（ＳiＯ2）膜がしばしば用いられる。熱酸化によって形成されたＳｉＯ2膜とＳｉＣ基板との界面には多くの界面準位が存在する。この結果、チャネル移動度がバルク中の電子移動度に比べて極めて小さくなる。このため半導体装置のオン抵抗値が理想的な値よりも高くなってしまう。そこで、ゲート絶縁膜を熱酸化法のみに依存して形成するのではなく、堆積法を利用すること、または熱酸化法および堆積法を併用することが検討されている。
【０００３】
非特許文献１によれば、ＳｉＣ基板上にＡｌ2Ｏ3膜を化学気相成長法によって１９０℃または２３０℃で形成する形態が開示されている。またさらに、ＳｉＣ基板とＡｌ2Ｏ3膜との間にごく薄い熱酸化膜を挿入する形態が開示されている。
【０００４】
上記のように堆積法によって形成されたゲート絶縁膜は、リーク電流の低減および比誘電率の向上のために堆積後アニール（ＰＤＡ：Post  Deposition  Anneal）を要することがある。またＰＤＡ処理を行わない場合においても、ゲート絶縁膜の形成後にゲート絶縁膜の高温での加熱が付随的になされる場合が多い。たとえば、ＳｉＣ基板上に設けられたソース電極のオーミック接合を得るために行われる加熱工程が典型的なものである。この工程は、たとえば１０００℃程度の高温で行われる。
【０００５】
特許文献１によれば、４００℃未満の低温で堆積された酸化膜に対して、４００℃以上の高温でＰＤＡ処理が行われる。この際にＭＯＳ界面が劣化することを防止するために、酸素雰囲気の圧力が０．０５Ｐａ以上５Ｐａ以下とされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４９０９９号公報
【非特許文献】
【０００７】
【非特許文献１】S.  Hino,  et  al.,  "High  channel  mobility  4H-SiC  metal-oxide-semiconductor  field-effect  transistor  with  low  temperature  metal-organic  chemical-vapor  deposition  grown  Al2O3  gate  insulator",  Applied  Physics  Letters,  Vol.  92,  (2008),  183503
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１の技術によってある程度は軽減はできるものの、ゲート絶縁膜がその堆積後に高温で加熱されると、界面準位密度が高まることによりチャネル移動度が低下してしまう。そこでこの現象をより抑制する方法が望まれている。
【０００９】
本発明は、以上のような課題を解決するためになされたものであり、その目的は、ゲート絶縁膜の堆積後の熱処理に起因したチャネル移動度の低下を抑制することができる炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。炭化珪素基板上にゲート絶縁膜が形成される。ゲート絶縁膜を形成する工程は、化学気相成長（ＣＶＤ）法によって第１の温度で炭化珪素基板上に第１の層を堆積する工程と、第１の温度よりも高い第２の温度で第１の層をアニールする工程と、第１の層をアニールする工程の後に第１の層上に第２の層を堆積する工程とを含む。ゲート絶縁膜が形成された後に、第２の温度よりも高い温度まで炭化珪素基板が加熱される。
【発明の効果】
【００１１】
本発明によれば、ゲート絶縁膜の堆積後の熱処理に起因したチャネル移動度の低下を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図３】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図４】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図５】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図６】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図７】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図８】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図９】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。
【図１０】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。
【図１１】ゲート絶縁膜のアニール温度と横型ＭＯＳＦＥＴのチャネル移動度との関係を調べた実験の結果を示すグラフ図であり、ＣＶＤ法の前駆体原料にジメチルアミドハイドライドを用いた場合（ａ）、および前駆体原料にトリエチルアルミニウムを用いた場合（ｂ）の図である。
【図１２】アニール温度と、ＣＶＤ法により形成された層からのＯＨ-ガスの脱離の分光法による検出強度と、の関係を調べた実験の結果を示すグラフ図であり、前駆体原料にジメチルアミドハイドライドを用いた場合（ａ）、および前駆体原料にトリエチルアルミニウムを用いた場合（ｂ）の図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて本発明の実施の形態について説明する。図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また結晶学上のミラー指数の表記において、数字上のバーに代わり、数字前のマイナスを用いる。
【００１４】
（装置の構造）
図１を参照して、本実施の形態のＭＯＳＦＥＴ９０（炭化珪素半導体装置）はｎチャネル型かつ縦型のパワーデバイスである。その耐圧は、たとえば数百Ｖ〜３ｋＶ程度を確保し得る。ＭＯＳＦＥＴ９０は、エピタキシャル基板５０（炭化珪素基板）と、ゲート電極７と、ソース電極８（主電極）と、ドレイン電極９と、ゲート絶縁膜１０とを有する。エピタキシャル基板５０は、単結晶基板１と、ドリフト層２と、ベース領域３と、ソース領域４とを有する。
【００１５】
単結晶基板１は、ｎ型（第１の導電型）の炭化珪素から作られている。単結晶基板１の面方位（図中、上面の方位）は、たとえば、（０００１）面、（０００−１）面、または（１１−２０）面である。炭化珪素の結晶構造のポリタイプは、たとえば、４Ｈ、６Ｈまたは３Ｃである。単結晶基板１の一方主面（図中、上面）上には炭化珪素層がエピタキシャルに形成されている。この炭化珪素層の結晶構造は単結晶基板１のものと同様である。この炭化珪素層は、ドリフト層２、ベース領域３およびソース領域４を有する。
【００１６】
ドリフト層２は単結晶基板１上に配置されている。ドリフト層２はｎ型を有する。ドリフト層２の不純物濃度は、単結晶基板１の不純物濃度よりも高いことが好ましく、たとえば１×１０14〜１×１０18ｃｍ-3程度である。ドリフト層２の厚さは、たとえば５〜２００μｍである。
【００１７】
ベース領域３はドリフト層２上にウェル状に形成されている。ベース領域３の深さは、ドリフト層２の厚さを超えないことが要求され、たとえば０．５〜３μｍである。ベース領域３はｐ型（第２の導電型）を有する。ベース領域３のｐ型の不純物濃度は、ドリフト層２におけるｎ型の不純物濃度よりも大きく、たとえば１×１０17〜１×１０19ｃｍ-3程度である。
【００１８】
ソース領域４は、ドリフト層２から分離されるように、ベース領域３上に設けられている。このためソース領域４の深さはベース領域３の深さよりも小さい。ソース領域４はｎ型を有する。ソース領域４の不純物濃度は、たとえば１×１０18〜１×１０21ｃｍ-3程度である。
【００１９】
ゲート絶縁膜１０は、ドリフト層２とソース領域４とをつなぐようにベース領域上に配置された部分を含む。ゲート絶縁膜１０は、窒化珪素層５と、第１および第２の層６ａ，６ｂとを有する。窒化珪素層５、第１の層６ａおよび第２の層６ｂは、エピタキシャル基板５０上に順に積層されている。なお窒化珪素層５およびゲート絶縁膜１０は、ゲート長方向（図１の横方向）においてゲート電極７よりも長く形成されてもよい。また窒化珪素層５は省略されてもよく、この場合、第１の層６ａおよび第２の層６ｂが窒化珪素層５を介さずにエピタキシャル基板５０上に順に積層される。
【００２０】
本実施の形態においては第１および第２の層６ａ，６ｂは、アルミニウム元素を含む酸化物から作られており、具体的にはアルミナ（Ａｌ2Ｏ3）から作られている。よって第１および第２の層６ａ，６ｂの各々は、同じ主構成元素、すなわちＡｌおよびＯを有する。これにより、両者の主要元素が異なる場合に比して、製造方法を簡素化することができる。なお第１および第２の層６ａ，６ｂの材料は必ずしも同じでなくてもよい。またＡｌ2Ｏ3の代わりに、ＳｉＯ2、ＳｉＯＮ、ＨｆＯ2またはＡｌＯＮが用いられてもよい。
【００２１】
ゲート電極７はゲート絶縁膜１０上に設けられている。ゲート電極７の材料は、たとえば、ドープされた多結晶珪素（ポリシリコン）、ドープされた多結晶炭化珪素、低抵抗高融点金属、または低抵抗高融点金属の窒化物である。低抵抗高融点金属は、たとえば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）またはタングステン（Ｗ）である。
【００２２】
ソース電極８はエピタキシャル基板５０の一方主面（図中、上面）上に設けられたオーミック電極である。ソース電極８は、ドリフト層２から離れており、ソース領域４に接触しており、好ましくはベース領域３にも接触している。ドレイン電極９は、エピタキシャル基板５０の他方主面（図中、下面）、言い換えれば単結晶基板１の他方主面（図中、下面）、の上に設けられたオーミック電極である。ソース電極８およびドレイン電極９の材料としては、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）もしくは金（Ａｕ）、またはこれらの複合物を用いることができる。
【００２３】
（装置の動作）
次にＭＯＳＦＥＴ９０の動作について説明する。ゲート電極７にしきい値を超える電圧が印加されると、ゲート電極７直下のベース領域３の表面に反転チャネル層が形成される。これにより、ソース領域４とドリフト層２との間に電荷の流れる経路が形成される。本実施の形態のようにＭＯＳＦＥＴがｎチャネル型の場合、多数キャリアは電子であり、ソース領域４からドリフト層２へ流れ込んだ電子は、ソース電極８およびドレイン電極９の間に印加された電圧により形成される電界に従って、ドリフト層２および単結晶基板１を介してドレイン電極９に到達する。言い換えれば、ドレイン電極９からソース電極８に電流が流れる。なお上記第１および第２の導電型は入れ替えられてもよく、この場合、ＭＯＳＦＥＴはｐチャネル型である。pチャネル型の場合は、多数キャリアは正孔であり、ドレイン電極９から注入された正孔が、ドリフト層２の表面に到達し、次いでベース領域３表面に形成された反転チャネル層を介してソース領域４に流れ込む。
【００２４】
（装置の製造方法）
次にＭＯＳＦＥＴ９０の製造方法について、以下に説明する。
【００２５】
図２を参照して、単結晶基板１上にドリフト層２がエピタキシャル結晶成長法を用いて形成される。これによりエピタキシャル基板５０が得られる。
【００２６】
図３を参照して、ドリフト層２の表面のうちベース領域３が形成されることになる領域が露出するように、写真製版技術を用いてマスク（図示せず）が形成される。マスクの材料は、たとえば、レジスト、二酸化珪素、または窒化珪素である。このマスクを不純物注入阻止膜として用いたイオン注入法により、ドリフト層２上に不純物が添加される。これによりベース領域３が形成される。ＭＯＳＦＥＴ９０（図１）がｎチャネルの場合、不純物としてボロン（Ｂ）またはアルミニウム（Ａｌ）を利用することができる。なおpチャネルの場合はリン（Ｐ）または窒素（Ｎ）を利用することができる。不純物の注入完了後、マスクが除去される。
【００２７】
図４を参照して、ベース領域３の表面のうちソース領域４が形成されることになる領域が露出するように、写真製版技術を用いてマスク（図示せず）が形成される。マスクの材料は、たとえば、レジスト、二酸化珪素、または窒化珪素である。このマスクを不純物注入阻止膜として用いたイオン注入法によりベース領域３に不純物が添加される。これによりソース領域４が形成される。ＭＯＳＦＥＴ９０（図１）がｎチャネルの場合、不純物としてリン（Ｐ）または窒素（Ｎ）を利用することができる。なおpチャネルの場合はボロン（Ｂ）またはアルミニウム（Ａｌ）を利用することができる。不純物の注入完了後、マスクが除去される。なおベース領域３のイオン注入（図３）およびソース領域４のイオン注入（図４）の順番は入れ替えられてもよい。
【００２８】
次に、注入された不純物を活性化するための熱処理が行われる。具体的には、エピタキシャル基板５０を熱処理装置により、たとえば１３００〜１９００℃程度で３０秒〜１時間程度加熱する。
【００２９】
次に図５〜図７の工程によってエピタキシャル基板５０上にゲート絶縁膜１０（図７）が形成される。この方法について、以下に詳しく説明する。
【００３０】
図５を参照して、減圧雰囲気下でエピタキシャル基板５０にラジカル窒素を照射することで、エピタキシャル基板５０上に窒化珪素層５が形成される。この処理の際に温度を５００℃に高めることで、窒化が促進されることにより、充分な膜厚の窒化珪素層５を得ることができる。
【００３１】
図６を参照して、窒化珪素層５を介してエピタキシャル基板５０上に第１の層６ａが堆積される。この堆積はＣＶＤ法によって行われる。ＣＶＤ法はスパッタ法などの物理成長法に比して、膜厚均一性が良好でありまた多数の基板を同時に処理することができることから、量産性に富んだ手法である。
【００３２】
第１の層６ａの堆積が行われる温度（堆積温度）Ｔ１（第１の温度）は、たとえば２００℃程度である。また雰囲気の圧力は、たとえば、０．１〜１０００Ｐａ程度に減圧される。本実施の形態のように第１の層６ａがアルミナから作られる場合、エピタキシャル基板５０への原料の供給は、たとえば、トリエチルアルミニウムおよび水の気相供給によって行われる。これにより、エピタキシャル基板５０上へ、水素元素および酸素元素を含む原料ガスが供給される。第１の層６ａが形成される厚さは、１５ｎｍ程度以上が好ましく、本実施の形態においては１５ｎｍ程度とされる。
【００３３】
次に、第１の層６ａが上記温度Ｔ１よりも高い温度Ｔ２（第２の温度）でアニールされる。温度Ｔ２は、たとえば６００℃程度である。このアニールにより第１の層６ａから残留不純物がガスとして脱離される。本実施の形態においてはＯＨ-ガスが脱離される。このアニールは、窒素もしくはアルゴンなどによる不活性雰囲気下、または高真空下で行われることが好ましい。またアニール時間は、残留ガスを十分に脱離するためには１分以上が好ましい。
【００３４】
図７を参照して、次に第１の層６ａ上に第２の層６ｂが堆積される。第２の層６ｂは第１の層６ａの堆積と同様のＣＶＤ法により堆積し得る。第２の層６ｂの堆積温度は、第１の層６ａの堆積温度に対して高められてもよい。この理由は、第２の層６ｂの堆積中のエピタキシャル基板５０の酸化を第１の層６ａが抑制することから、第２の層６ｂの堆積温度がより高くされてもエピタキシャル基板５０への悪影響が小さいためである。堆積温度をより高くすることで、第２の層６ｂ中の残留不純物を少なくすることにより、第２の層６ｂの質を高めることができる。
【００３５】
第２の層６ｂの厚さは、本実施の形態においては４５ｎｍ程度とされる。これにより第１および第２の層６ａ，６ｂの厚さの和は１５＋４５＝６０ｎｍとされる。よって第１の層６ａの厚さは、第１および第２の層６ａ，６ｂの厚さの和の４分の１以下とされる。
【００３６】
第２の層６ｂの主構成元素は、第１の層６ａの主構成元素（本実施の形態においてはＡｌおよびＯ）と同じであることが好ましい。第１および第２の層６ａ，６ｂの主構成元素が同じである場合において、主構成元素間の組成は異なっていてもよく同じであってもよい。本実施の形態においては、第２の層６ｂの主構成元素およびその組成は、第１の層６ａの主構成元素およびその組成と同じである。言い換えれば、第２の層６ｂの材料は第１の層６ａの材料と同様にＡｌ2Ｏ3である。
【００３７】
以上、図５〜図７の工程によりゲート絶縁膜１０が形成される。
【００３８】
図８を参照して、ゲート絶縁膜１０上にゲート電極７が堆積される。図９を参照して、ゲート電極７が、写真製版技術を用いてパターニングされる。このパターニングは、ゲート電極７がソース領域４と、たとえば１０ｎｍ〜５μｍの範囲で平面的に見て重なり合うように行われることが好ましい。これにより、ゲート電極７の端部におけるフリンジ効果の影響が抑制される。よって、均一にベース領域３表面に電圧が印加されるので、ベース領域３の表面に確実に反転チャネル層を形成することができる。次に、窒化珪素層５およびゲート絶縁膜１０の不要部分が、写真製版技術を用いたパターニングによって除去される。このパターニングにおいてウェットまたはドライエッチングが用いられ得る。このパターニングによりソース領域４の表面が露出される。
【００３９】
図１０を参照して、上記のように露出されたソース領域４の上においてソース電極８の堆積およびそのパターニングが行われる。再び図１を参照して、エピタキシャル基板５０の他方主面（図１の下面）上にドレイン電極９が堆積される。
【００４０】
次に、前述した第１の層６ａのアニール（図６）の温度Ｔ２よりも高い温度Ｔ３までエピタキシャル基板５０が加熱される。これによりソース電極８およびドレイン電極９の各々とエピタキシャル基板５０との間でのオーミック接触が得られる。この、オーミック接触を得る目的でのアニールの温度は、９００℃以上が好ましく、たとえば１０００℃程度で行われる。
【００４１】
なお本実施の形態においては、温度Ｔ２よりも高い温度Ｔ３までエピタキシャル基板５０を加熱する工程は、オーミック接触を得る目的で行われるが、温度Ｔ３での加熱は、ゲート絶縁膜１０が形成された後に行われるものであれば、他の目的で行われるものであってもよい。たとえば、第２の層６ｂの改質を目的として行われてもよい。
【００４２】
（比較例）
上述したように、第１の層６ａの堆積後かつ第２の層６ｂの堆積前に（図６）、温度Ｔ２での第１の層６ａのアニールが行われる。このアニールが行われない比較例においては、第１および第２の層６ａ，６ｂの温度Ｔ１でのＣＶＤ法による堆積後に、ソース電極８およびドレイン電極９のオーミック接触のための温度Ｔ３でのアニールが行われる。ＣＶＤ法による第１および第２の層６ａ，６ｂの堆積は比較的低い温度Ｔ１で行われるので、堆積中、原料ガスから生成される膜中残留不純物、具体的にはＯＨ-ガス、の脱離は不十分なものである。このため、その後の高い温度Ｔ３でのアニールの際に、第１および第２の層６ａ，６ｂの全体からＯＨ-ガスが大量に脱離する。これによりエピタキシャル基板５０の表面が大きく酸化される。よってＭＯＳＦＥＴ９０のチャネル移動度が低下してしまう。
【００４３】
（作用効果）
これに対して本実施の形態によれば、第１の層６ａの堆積後かつ第２の層６ｂの堆積前に（図６）、Ｔ３＞Ｔ２＞Ｔ１を満たす温度Ｔ２でのアニールが行われることで、第１の層６ａからの残留不純物、具体的にはＯＨ-ガス、の脱離が促進される。この時点では第２の層６ｂが未だ堆積されておらず、また、温度Ｔ２は温度Ｔ３より低い。これらの理由により、脱離するＯＨ-ガスの発生量が少なくなる。よって脱離したＯＨ-ガスによるエピタキシャル基板５０の酸化も抑えられる。そして第２の層６ｂの堆積後の温度Ｔ３でのアニールにおいて、第２の層６ｂからエピタキシャル基板５０上へのＯＨ-ガスの拡散が、上記のようにガスの脱離が行われた第１の層６ａによって防止される。このため、第２の層６ｂからのＯＨ-ガスによるエピタキシャル基板５０の酸化も抑えられる。以上のように、第１および第２の層６ａ，６ｂからのＯＨ-ガスによるエピタキシャル基板５０の酸化が抑えられる。これにより、上述した比較例と異なり、ゲート絶縁膜１０の堆積後の温度Ｔ３での熱処理に起因したチャネル移動度の低下を抑制することができる。
【００４４】
第１の層６ａの厚さが１５ｎｍ以上とされる場合、第１の層６ａによって温度Ｔ３のアニール（図１）時に第２の層６ｂからのＯＨ-ガスの拡散を防ぐ作用がより高められるので、エピタキシャル基板５０の酸化がより抑制される。また第１の層６ａの厚さが第１および第２の層６ａ，６ｂの厚さの和の４分の１以下である場合、第１の層６ａの厚さが過度に大きくないことにより、温度Ｔ２でのアニール（図６）時にＯＨ-ガスが過剰に発生することを避けることができる。これによりエピタキシャル基板５０の酸化がより抑制される。
【００４５】
また第１の層６ａはエピタキシャル基板５０上に窒化珪素層５を介して形成される。酸素や水に対するバリア性が高い窒化珪素層５によってエピタキシャル基板５０が保護されることで、エピタキシャル基板５０の酸化がより抑制される。これによりチャネル移動度の低下をより抑制することができる。
【００４６】
（関連した実験の内容）
上記のように本実施の形態によれば、高温アニールに起因したチャネル移動度の劣化を防止するために、ＣＶＤ法で用いた原料ガスから生成される膜中残留不純物の脱離の方法が最適化される。このような着想に想到するまでに本発明者らが行った実験について、以下に説明する。
【００４７】
まず、ポリタイプ４Ｈの結晶構造を有する炭化珪素基板の（０００１）面上にアルミニウム濃度１×１０16ｃｍ-3程度のｐ型エピタキシャル成長層を形成し、その表面にラジカル窒化により窒化珪素層を形成した。窒化珪素層は炭化珪素の意図しない酸化を抑制し、高いチャネル移動度を得るのに有効であることが知られている。その表面にイオン注入法によりｎ型ソース領域とｎ型ドレイン領域とを形成した。その後、トリエチルアルミニウム（Ａｌ（Ｃ2Ｈ5）3）と水（Ｈ2Ｏ）とを前駆体原料とするＣＶＤ法により、１９０℃の堆積温度でＡｌ2Ｏ3ゲート絶縁膜を６０ｎｍ堆積した。
【００４８】
その後、一部の試料（試料Ａ）に対し９００℃の温度にて窒素ガス雰囲気中でアニール処理を行った。このアニール処理は、オーミック電極を得るために必要となる熱処理を模擬している。また、残りの試料（試料Ｂ）にはアニール処理は行わなかった。その後、ゲート絶縁膜上にアルミニウム膜を堆積し、この膜のうちチャネル領域以外の部分を除去することで、ゲート電極を形成した。その後、ｎ型ソース領域およびｎ型ドレイン領域上の一部のゲート絶縁膜を除去し、アルミニウムを堆積後、不要な箇所のアルミニウムを除去することで、ソース電極とドレイン電極とを形成した。以上のようにして横型ＭＯＳＦＥＴを作製した。
【００４９】
ＭＯＳＦＥＴの電気的特性からチャネル移動度を測定した。その結果、チャネル移動度は、試料Ｂにおいては約２００cm2／Ｖｓと高いのに対し、試料Ａにおいては３０ｃｍ2／Ｖｓと低かった。すなわち、９００℃の熱処理においてチャネル移動度が劣化することが確認された。
【００５０】
この原因を探るために、さらに以下の実験を行った。ポリタイプ４Ｈの結晶構造を有する炭化珪素基板の（０００１）面上にアルミニウム濃度１×１０16ｃｍ-3程度のｐ型エピタキシャル成長層を形成し、その後、ジメチルアミドハイドライド（Ｈ（ＣＨ3）2Ａｌ）またはトリエチルアルミニウムと、水とを前駆体原料とするＣＶＤ法により、１９０℃の堆積温度でＡｌ2Ｏ3ゲート絶縁膜を６０ｎｍ堆積した。本実験では窒化珪素層は形成しなかった。その後、一部の試料に対し４００℃または６００℃の温度にて、窒素ガス雰囲気中でアニール処理を行った。その後、前述の方法に従いゲート電極とソース電極とドレイン電極とを形成することで横型ＭＯＳＦＥＴを作製し、そのチャネル移動度を測定した。
【００５１】
図１１（ａ）および図１１（ｂ）のグラフのそれぞれは、前駆体原料にジメチルアミドハイドライドおよびトリエチルアルミニウムを用いた場合のチャネル移動度を示している。なお堆積後にアニール処理を行わなかった場合のチャネル移動度を、グラフの表記の便宜上、アニール温度０℃として表示している。
【００５２】
いずれの前駆体原料を用いた場合でも、ゲート絶縁膜の堆積後にアニール処理を行わなければ、チャネル移動度は３００ｃｍ2／Ｖｓ程度の非常に高い値が得られた。アニール処理を行った場合はチャネル移動度の低下が観察された。具体的には、ジメチルアミドハイドライドと水とを前駆体とした場合、アニール温度が４００℃および６００℃の両方のいずれの場合においてもチャネル移動度は１ｃｍ2／Ｖｓ未満にまで低下した。一方、トリエチルアルミニウムと水とを前駆体とした場合のチャネル移動度は、アニール温度が６００℃の場合は１ｃｍ2／Ｖｓ未満にまで低下したが、アニール温度が４００℃の場合は約８０ｃｍ2／Ｖｓであり低下量が抑制された。このように、ゲート絶縁膜堆積後の熱処理によるチャネル移動度の劣化のしやすさが、前駆体原料の種類に依存することが示された。
【００５３】
この原因を調査するために、同じ堆積条件で炭化珪素基板上にＡｌ2Ｏ3を堆積した後、真空雰囲気中で加熱しながら脱離するガスの組成と量とを昇温脱離ガス分光法により調べた。図１２（ａ）および図１２（ｂ）のグラフのそれぞれは、前駆体原料にジメチルアミドハイドライドおよびトリエチルアルミニウムを用いた場合の、ＯＨ-ガスの検出シグナル強度のアニール温度依存性を示している。
【００５４】
両グラフから、前駆体原料の違いによりＯＨ-ガスの脱離の様子が異なることが明らかになった。具体的には、前駆体原料にジメチルアミドハイドライドを用いた場合、２００〜３００℃程度でＯＨ-ガスが脱離するのに対し、トリエチルアルミニウムを用いた場合、４００〜６００℃程度でＯＨ-ガスが脱離することが示された。特筆すべきは、ＯＨ-ガスが脱離するアニール温度が前述のチャネル移動度の劣化の様子と対応しており、ＯＨ-ガスが脱離するような温度でアニールすることでチャネル移動度が劣化したことである。
【００５５】
この結果から本発明者らは、堆積したＡｌ2Ｏ3のアニール中にこの中から脱離したＯＨ-ガスが炭化珪素基板を酸化することが、チャネル特性を劣化させる原因であると考えた。このことは、前掲した文献：S.  Hino,  et  al.,  "High  channel  mobility  4H-SiC  metal-oxide-semiconductor  field-effect  transistor  with  low  temperature  metal-organic  chemical-vapor  deposition  grown  Al2O3  gate  insulator",  Applied  Physics  Letters,  Vol.  92,  (2008),  183503で説明されているように、１９０℃という炭化珪素がほとんど酸化しない低温でゲート絶縁膜を堆積させるとチャネル移動度が高くなることと整合する。またこのことは、酸素および水に対するバリア性が高いと考えられる窒化珪素層をＡｌ2Ｏ3の下層に形成した方がアニールによるチャネル移動度の劣化が穏やかであることとも整合する。
【００５６】
そこで本発明者らは、ＣＶＤ法によるＡｌ2Ｏ3ゲート絶縁膜の堆積を２段階に分け、間に脱離アニール処理を加えることで、炭化珪素基板の酸化を抑制することができるのではないかと考えた。具体的には、第１の層をＣＶＤ法で堆積後、その堆積温度よりも高く、かつゲート絶縁膜形成後に必要となる高温アニール温度よりも低い温度で、第１の層からＯＨ-ガスを脱離させる脱離アニール処理を行い、その後第２の層を堆積させることで、第１および第２の層を有するゲート絶縁膜を得ることが好ましいと考えた。そしてこれにより以下の作用効果が得られるとの仮説を立てた。
【００５７】
脱離アニールの温度を第１の層の堆積温度よりも高く設定することで、ＯＨ-ガスの蒸気圧を高め、第１の層の堆積中に脱離できなかったＯＨ-ガスを気相中に脱離させる。脱離アニールの時点では未だ第２の層が形成されていないので、脱離するＯＨ-ガスの量が少なく、またその温度も高温アニールに対して低い。このため脱離アニール時の炭化珪素基板の酸化は十分に少ない。その後第２の層が堆積され、次に高温アニールが行われる。この際に、第２の層から発生するＯＨ-ガスが炭化珪素基板へ拡散することを、脱離アニールによって予め焼き締められていた第１の層が防止する。このため、最終的に炭化珪素基板が酸化される量を大幅に低減することができる。
【００５８】
上記の仮説を検証するために、次の方法で横型ＭＯＳＦＥＴを作製した。ポリタイプ４Ｈの結晶構造を有する炭化珪素基板の（０００１）面上にアルミニウム濃度１×１０16ｃｍ-3程度のｐ型エピタキシャル成長層を形成し、その表面にラジカル窒化により窒化珪素層を形成した。比較例としての試料Ｃの作製においては、トリエチルアルミニウムと水とを前駆体原料とし、１９０℃の堆積温度で６０ｎｍのゲート絶縁膜を堆積した。一方、試料Ｄにおいては、同様の堆積方法でまず１５ｎｍのゲート絶縁膜を堆積した後に、窒素雰囲気で６００℃３分の脱離アニールを行い、その後同様の堆積方法で４５ｎｍのＡｌ2Ｏ3を堆積した。これによりＡｌ2Ｏ3の総膜厚を６０ｎｍとした。試料ＣおよびＤの各々に対し、高温アニールを模擬した９００℃３分のアニールを施した。その後、前述の方法でゲート電極、ソース電極およびドレイン電極を形成することで、横型ＭＯＳＦＥＴを作製した。
【００５９】
これらのＭＯＳＦＥＴのチャネル特性を評価した結果、試料Ｃのチャネル移動度が３０ｃｍ2／Ｖｓであったのに対し、試料Ｄのチャネル移動度は９０ｃｍ2／Ｖｓであった。すなわち、比較例の試料Ｃのチャネル移動度に比して、試料Ｄのチャネル移動度の方が格段に高くなることが確かめられた。
【００６０】
（付記）
本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。たとえば、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、ＩＧＢＴなど他の絶縁ゲート型トランジスタ素子であってもよい。また、この絶縁ゲート型トランジスタは、縦型に限定されるものではなく、ソース、ゲートおよびドレイン電極が同一主表面上に形成される横型半導体素子であってもよい。
【符号の説明】
【００６１】
１  単結晶基板、２  ドリフト層、３  ベース領域、４  ソース領域、５  窒化珪素層、６ａ  第１の層、６ｂ  第２の層、７  ゲート電極、８  ソース電極、９  ドレイン電極、１０  ゲート絶縁膜、９０  ＭＯＳＦＥＴ（炭化珪素半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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