(57)【要約】【課題】オフ歪みを増大させることなく、オン歪みを低減する。【解決手段】シャントスイッチ１は、交流信号が印加される第１ノードと、基準電位に設定される第２ノードと、の間に設けられるスイッチ部と、第１ノードと第２ノードとの間に設けられる歪み補償部と、を備える。スイッチ部は、第１ノードと第２ノードとの間に直列的に接続された複数の第１スイッチング素子を有する。歪み補償部は、第１ノードと第２ノードとの間に直列的に接続された複数の第２スイッチング素子と、複数の第２スイッチング素子に直列的に接続され、歪みを生成する歪み生成部と、歪み生成部に並列接続された歪み切替部と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
交流信号が印加される第１ノードと、基準電位に設定される第２ノードと、の間に設けられるスイッチ部と、
前記第１ノードと前記第２ノードとの間に設けられる歪み補償部と、を備え、
前記スイッチ部は、前記第１ノードと前記第２ノードとの間に直列的に接続された複数の第１スイッチング素子を有し、
前記歪み補償部は、
前記第１ノードと第２ノードとの間に直列的に接続された複数の第２スイッチング素子と、
前記複数の第２スイッチング素子に直列的に接続され、歪みを生成する歪み生成部と、
前記歪み生成部に並列接続された歪み切替部と、を有するシャントスイッチ。
【請求項２】
前記複数の第１スイッチング素子は、制御信号により全てがオンまたはオフに切り替えられ、
前記複数の第２スイッチング素子は、前記制御信号により前記複数の第１スイッチング素子に合わせて全てがオンまたは全てがオフに切り替えられ、
前記歪み生成部は、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子がオンのときに前記第１ノードで発生されるオン歪みを相殺するための前記歪みを生成し、
前記歪み切替部は、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子がオンのときに前記歪み生成部に前記歪みを生成させ、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子がオフのときに前記歪み生成部での前記歪みの生成を停止させる請求項１に記載のシャントスイッチ。
【請求項３】
前記歪み切替部は、
前記第２ノードと直列的に接続された前記複数の第２スイッチング素子の一端部との間、あるいは前記第１ノードと直列的に接続された前記複数の第２スイッチング素子の他端部との間に設けられ、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子とは逆のタイミングでオンまたはオフする第３スイッチング素子と、
前記第２ノードと直列的に接続された前記複数の第２スイッチング素子の一端部との間、あるいは前記第１ノードと直列的に接続された前記複数の第２スイッチング素子の他端部との間に設けられ、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子とは逆のタイミングでオンまたはオフする第４スイッチング素子と、を有し、
前記歪み生成部は、
前記第３スイッチング素子のドレイン−ソース間に接続される第１ダイオードと、
前記第４スイッチング素子のドレイン−ソース間に、前記第１ダイオードとは逆向きに接続される第２ダイオードと、を有する請求項１または２に記載のシャントスイッチ。
【請求項４】
前記第２ノードと直列的に接続された前記複数の第２スイッチング素子の一端部との間、あるいは前記第１ノードと直列的に接続された前記複数の第２スイッチング素子の他端部との間に設けられ、前記第３スイッチング素子に直列的に接続される第１インピーダンス素子と、
前記第２ノードと直列的に接続された前記複数の第２スイッチング素子の一端部との間、あるいは前記第１ノードと直列的に接続された前記複数の第２スイッチング素子の他端部との間に設けられ、前記第４スイッチング素子に直列的に接続される第２インピーダンス素子と、を有する請求項３に記載のシャントスイッチ。
【請求項５】
前記第１ダイオードは、前記第３スイッチング素子のボディおよびドレインソース間の寄生ダイオードであり、
前記第２ダイオードは、前記第４スイッチング素子のボディおよびドレイン間の寄生ダイオードである請求項３または４に記載のシャントスイッチ。
【請求項６】
前記第１ダイオードおよび前記第２ダイオードは、ＳＯＩ基板上に設けられるＰＮ接合型ダイオードである請求項３または４に記載のシャントスイッチ。
【請求項７】
前記スイッチ部は、
前記複数の第１スイッチング素子のそれぞれのドレイン−ソース間に接続される複数の第３インピーダンス素子と、
前記複数の第１スイッチング素子のそれぞれのゲートに接続される複数の第４インピーダンス素子と、を有し、
前記歪み補償部は、
前記複数の第２スイッチング素子のそれぞれのドレイン−ソース間に接続される複数の第５インピーダンス素子と、
前記複数の第２スイッチング素子のそれぞれのゲートに接続される複数の第６インピーダンス素子と、
前記第３スイッチング素子および前記第４スイッチング素子のそれぞれのゲートに接続される第７および第８インピーダンス素子と、を有する請求項３乃至６のいずれかに記載のシャントスイッチ。
【請求項８】
前記スイッチ部内の前記複数の第３インピーダンス素子は、前記歪み補償部内の前記複数の第５インピーダンス素子よりもインピーダンスが小さく、
前記スイッチ部内の前記複数の第４インピーダンス素子は、前記歪み補償部内の前記複数の第６インピーダンス素子よりもインピーダンスが小さい請求項７に記載のシャントスイッチ。
【請求項９】
前記スイッチ部内の前記複数の第１スイッチング素子のゲート幅は、前記歪み補償部内の前記複数の第２スイッチング素子のゲート幅よりも大きい請求項７または８に記載のシャントスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シャントスイッチに関する。
【背景技術】
【０００２】
シャントスイッチは、複数のＦＥＴを直列接続して構成され、例えば、高周波信号ノードと接地ノードとの間に接続される。シャントスイッチをオンすると、高周波信号ノードは強制的に接地ノードと同電位になる。
【０００３】
このようなシャントスイッチでは、シャントスイッチがオンのときの歪み（以下、オン歪み）とオフのときの歪み（以下、オフ歪み）をできるだけ小さくする必要がある。一般に、オン歪みとオフ歪みはトレードオフの関係にある。オン歪みを下げるには、シャントスイッチ内のＦＥＴの直列接続段数を減らすのが有効であるが、段数を減らすとオフ歪みが増えてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４１４８５号公報
【特許文献２】特開２００６−５０５８３号公報
【特許文献３】特開２００９−１９４８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態では、オフ歪みを増大させることなく、オン歪みを低減することが可能なシャントスイッチを提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、交流信号が印加される第１ノードと、基準電位に設定される第２ノードと、の間に設けられるスイッチ部と、
前記第１ノードと前記第２ノードとの間に設けられる歪み補償部と、を備え、
前記スイッチ部は、前記第１ノードと前記第２ノードとの間に直列的に接続された複数の第１スイッチング素子を有し、
前記歪み補償部は、
前記第１ノードと第２ノードとの間に直列的に接続された複数の第２スイッチング素子と、
前記複数の第２スイッチング素子に直列的に接続され、歪みを生成する歪み生成部と、
前記歪み生成部に並列接続された歪み切替部と、を有するシャントスイッチが提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るシャントスイッチ１の回路図。
【図２】スイッチ部２がオン状態のときのシャントスイッチ１の等価回路図。
【図３】（ａ）は２つのダイオードを逆向きに並列接続した場合の電圧−電流特性を示すグラフ、（ｂ）は第１スイッチング素子Ｔ11〜Ｔ1nと第２スイッチング素子Ｔ21〜Ｔ2nのＶ−Ｉ特性を示すグラフ。
【図４】図１のシャントスイッチ１と、スイッチ部２のみを含む一比較例に係るシャントスイッチ１と、の３次高調波歪み特性のシミュレーション結果を示すグラフ。
【図５】スイッチ部２がオフ状態のときのシャントスイッチ１の等価回路図。
【図６】第２の実施形態に係るシャントスイッチ１の回路図。
【図７】第３の実施形態に係るシャントスイッチ１の回路図。
【図８】第４の実施形態に係るシャントスイッチ１の回路図。
【図９】第５の実施形態に係るシャントスイッチ１の回路図。
【図１０】（ａ）はボディをドレインに接続したＭＯＳＦＥＴ６を示す図、図１０（ｂ）はボディをソースに接続したＭＯＳＦＥＴ７を示す図。
【図１１】第６の実施形態に係るシャントスイッチ１の回路図。
【図１２】第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nを構成するＭＯＳＦＥＴ８の一例を示す図。
【図１３】図１２の一変形例を示すＭＯＳＦＥＴ９を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態に係るシャントスイッチ１の回路図である。図１のシャントスイッチ１は、高周波信号が供給される高周波信号ノードＲＦ（第１ノード）と接地ノード（第２ノード）との間に設けられるスイッチ部２と、同じく高周波信号ノードＲＦと接地ノードとの間に設けられる歪み補償部３とを備えている。
【００１０】
スイッチ部２は、高周波信号ノードＲＦと接地ノードとの間に直列的に接続され、制御信号により全てがオンまたは全てがオフに切り替えられる複数の第１スイッチング素子Ｔ11〜Ｔ1nを有する。なお、本明細書において、「直列的に接続」とは、隣接する２つの回路素子をその間に何も挟まずに直列接続する場合と、２つの回路素子の間に他の回路素子を挟んで直列接続する場合との双方を含むものとする。
【００１１】
歪み補償部３は、スイッチ部２がオン状態のときの高周波信号ノードＲＦの歪み（オン歪み）を低減するように動作し、スイッチ部２がオフ状態のときには高周波信号ノードＲＦの歪み（オフ歪み）を増大させないように動作する。すなわち、スイッチ部２がオフ状態のときには、歪み補償部３が高周波信号ノードＲＦから等価的に開放されている状態に近づけて、歪み補償部３の影響により高周波信号ノードＲＦのオフ歪みが増えないようにする。すなわち、スイッチ部２がオフ状態のときには、歪み補償部３が高周波信号ノードＲＦに接続されていない場合と同様の歪み特性が得られるようにする。
【００１２】
歪み補償部３は、複数の第２スイッチング素子Ｔ21〜Ｔ2nと、歪み生成部４と、歪み切替部５とを有する。
【００１３】
複数の第２スイッチング素子Ｔ21〜Ｔ2nは、高周波信号ノードＲＦと接地ノードとの間に直列的に接続され、制御信号により複数の第１スイッチング素子Ｔ11〜Ｔ1nに合わせて全てがオンまたは全てがオフに切り替えられる。
【００１４】
歪み生成部４は、複数の第２スイッチング素子Ｔ21〜Ｔ2nに直列的に接続されて、歪みを生成する。より具体的には、歪み生成部４は、複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nがオンのときに、スイッチ部２で発生されるオン歪みを相殺するための新たな歪みを生成する。すなわち、歪み生成部４は、複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nがオンのときに、これらスイッチング素子の電流電圧特性の非線形性を改善する。
【００１５】
より具体的には、歪み生成部４は、第１ダイオードＤ１と第２ダイオードＤ２とを有する。第１ダイオードＤ１は、第３スイッチング素子Ｔ31のドレイン−ソース間に接続されている。第２ダイオードＤ２は、第４スイッチング素子Ｔ32のドレイン−ソース間に接続されている。第１ダイオードＤ１と第２ダイオードＤ２は互いに逆向きに接続されている。第１ダイオードＤ１と第２ダイオードＤ２は、例えばＳＯＩ基板上に形成されるＰＮ接合型ダイオードである。
【００１６】
歪み切替部５は、歪み生成部４に並列接続される。より具体的には、歪み切替部５は、複数の第１スイッチング素子Ｔ11〜Ｔ1nおよび複数の第２スイッチング素子Ｔ21〜Ｔ2nがオンのときに歪み生成部４に新たな歪みを生成させ、複数の第１スイッチング素子Ｔ11〜Ｔ1nおよび複数の第２スイッチング素子Ｔ21〜Ｔ2nがオフのときに歪み生成部４での新たな歪みの生成を停止させる。
【００１７】
歪み切替部５は、第３スイッチング素子Ｔ31と第４スイッチング素子Ｔ32とを有する。
【００１８】
第３スイッチング素子Ｔ31は、接地ノードと直列的に接続された複数の第２スイッチング素子Ｔ21〜Ｔ2nの一端部との間、あるいは高周波信号ノードＲＦと直列的に接続された複数の第２スイッチング素子Ｔ21〜Ｔ2nの他端部との間に設けられ、複数の第１スイッチング素子Ｔ11〜Ｔ1nおよび複数の第２スイッチング素子Ｔ21〜Ｔ2nとは逆のタイミングでオンまたはオフする。
【００１９】
第４スイッチング素子Ｔ32は、接地ノードと直列的に接続された複数の第２スイッチング素子Ｔ21〜Ｔ2nの一端部との間、あるいは高周波信号ノードＲＦと直列的に接続された複数の第２スイッチング素子Ｔ21〜Ｔ2nの他端部との間に設けられ、複数の第１スイッチング素子Ｔ11〜Ｔ1nおよび複数の第２スイッチング素子Ｔ21〜Ｔ2nとは逆のタイミングでオンまたはオフする。
【００２０】
図１の例では、第３スイッチング素子Ｔ31と第４スイッチング素子Ｔ32はそれぞれ、中間ノード（第３ノード）ｎ１と接地ノードの間に接続されている。第１〜第４スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2n、Ｔ31、Ｔ32が同じ導電型である場合は、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nのゲート信号Contを反転した信号Cont/が第３および第４スイッチング素子Ｔ31、Ｔ32のゲートに入力される。ここで、中間ノードｎ１は、高周波信号ノードＲＦと接地ノードの間に設けられるノードである。
【００２１】
より詳細には、図１の例では、中間ノードｎ１と接地ノードとの間に第３スイッチング素子Ｔ31と第１インピーダンス素子Ｒ１とが直列的に接続されており、同じく中間ノードｎ１と接地ノードとの間に第４スイッチング素子Ｔ32と第２インピーダンス素子Ｒ２とが直列的に接続されている。第３スイッチング素子Ｔ31のゲートには、第７インピーダンス素子Ｒgg31を介して制御信号Cont/が入力される。第４スイッチング素子Ｔ32のゲートには、第８インピーダンス素子Ｒgg32を介して制御信号Cont/が入力される。
【００２２】
これら第１インピーダンス素子Ｒ１と第２インピーダンス素子Ｒ２は、第１ダイオードＤ１と第２ダイオードＤ２の非線形性を調整するためのものである。第１インピーダンス素子Ｒ１は第１ダイオードＤ１の寄生抵抗で代用してもよい。同様に、第２インピーダンス素子Ｒ２は第２ダイオードＤ２の寄生抵抗で代用してもよい。
【００２３】
スイッチ部２は、複数の第１スイッチング素子Ｔ11〜Ｔ1nの他に、複数の第１スイッチング素子Ｔ11〜Ｔ1nのそれぞれのドレイン−ソース間に接続される複数の第３インピーダンス素子Ｒds11〜Ｒds1nと、複数の第１スイッチング素子Ｔ11〜Ｔ1nのそれぞれのゲートに接続される複数の第４インピーダンス素子Ｒgg11〜Ｒgg1nとを有する。
【００２４】
歪み補償部３は、複数の第２スイッチング素子Ｔ21〜Ｔ2nの他に、複数の第２スイッチング素子Ｔ21〜Ｔ2nのそれぞれのドレイン−ソース間に接続される複数の第４インピーダンス素子Ｒds21〜Ｒds2nと、複数の第２スイッチング素子Ｔ21〜Ｔ2nのそれぞれのゲートに接続される複数の第５インピーダンス素子Ｒgg21〜Ｒgg2nとを有する。
【００２５】
上述した第１スイッチング素子Ｔ11〜Ｔ1nと第２スイッチング素子Ｔ21〜Ｔ2nは、例えばＳＯＩ（Silicon On Insulator）基板上に形成されたｎ型ＭＯＳＦＥＴである。これらスイッチング素子の閾値電圧は０Ｖ程度である。第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nのゲートに接続された第４インピーダンス素子Ｒgg11〜Ｒgg1nと第６インピーダンス素子Ｒgg21〜Ｒgg2nは、高周波信号のリーク防止用の高抵抗（例えば１００ｋΩ以上）である。なお、第４インピーダンス素子Ｒgg11〜Ｒgg1nと第６インピーダンス素子Ｒgg21〜Ｒgg2nを十分大きく設定しないと、それらは偶数次歪の要因となるため、その観点からも大きい値に設定されている。
第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nのドレイン−ソース間に接続される第３インピーダンス素子Ｒds11〜Ｒds1nと第５インピーダンス素子Ｒds21〜Ｒds2nは、オフ時に各スイッチング素子のドレイン−ソース間に均等に電圧が印加されるようにするためのものであり、高抵抗（例えば１０ｋΩ以上）である。
【００２６】
スイッチ部２内の複数の第３インピーダンス素子Ｒds11〜Ｒds1nは同一のインピーダンス（抵抗値）であるのが望ましく、複数の第４インピーダンス素子Ｒgg11〜Ｒgg1nも同一のインピーダンスであるのが望ましい。同様に、歪み補償部３内の複数の第５インピーダンス素子Ｒds21〜Ｒds2nは同一のインピーダンスであるのが望ましく、複数の第６インピーダンス素子Ｒgg21〜Ｒgg2nも同一のインピーダンスであるのが望ましい。
【００２７】
また、後述のように、スイッチ部２のサイズすなわちディメンジョンを、歪み補償部３のディメンジョンよりも大きくするのが望ましく、それに伴い、第５インピーダンス素子Ｒds21〜Ｒds2nおよび第６インピーダンス素子Ｒgg21〜Ｒgg2nのインピーダンスは調整されるべきである。すなわち、第３インピーダンス素子Ｒds11〜Ｒds1nのインピーダンスよりも第５インピーダンス素子Ｒds21〜Ｒds2nのインピーダンスを大きくするのが望ましい。また、第４インピーダンス素子Ｒgg11〜Ｒgg1nのインピーダンスよりも第６インピーダンス素子Ｒgg21〜Ｒgg2nのインピーダンスを大きくするのが望ましい。
【００２８】
さらに、スイッチ部２のサイズすなわちディメンジョンを、歪み補償部３のディメンジョンよりも大きくするのが望ましい。ここで、ディメンジョンとは、第１スイッチング素子Ｔ11〜Ｔ1nや第２スイッチング素子Ｔ21〜Ｔ2nのゲート幅である。ディメンジョンが大きいほど、スイッチング素子がオフ時のオフ容量が大きくなるため、歪み補償部３のディメンジョンをスイッチ部２のディメンジョンよりも小さくすることで、歪み補償部３のオフ容量をより小さくすることができる。例えば、歪み補償部３内の第２〜第４スイッチング素子Ｔ21〜Ｔ2n、Ｔ31、Ｔ41のゲート幅は３０μｍに設定されるのに対して、スイッチ部２内の第１スイッチング素子Ｔ11〜Ｔ1nのゲート幅は９ｍｍに設定される。
【００２９】
第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nは、制御信号Contがハイレベル（例えば３Ｖ）のときにオンし、高周波信号ノードＲＦと接地ノードとの間は、複数の第１スイッチング素子Ｔ11〜Ｔ1nのオン抵抗の和からなる抵抗Ｒon1になる。この抵抗Ｒon1は数Ω程度であることから、高周波信号ノードＲＦは接地ノードにほぼ短絡された状態になる。
【００３０】
一方、制御信号Contがロウレベル（例えば−２Ｖ）のとき、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nはオフし、高周波信号ノードＲＦと接地ノードはほぼ開放状態になる。高周波信号ノードＲＦを通過する伝送経路の特性インピーダンスが５０Ωのとき、高周波信号ノードＲＦには最大で３５ｄＢｍ程度の電力信号が印加される。このため、高周波信号ノードＲＦと接地ノードの間に複数の第１スイッチング素子Ｔ11〜Ｔ1nを直列的に接続し、第１スイッチング素子Ｔ11〜Ｔ1nの１段当たりの印加電圧を抑制する。直列的に接続する第１スイッチング素子Ｔ11〜Ｔ1nの段数ｎは、高周波信号ノードＲＦに印加される電力信号の大きさによって変わるが、例えばｎ＝３６である。段数を増やしても、高周波信号ノードＲＦと接地ノードの間の抵抗Ｒon1を３Ω程度以下に抑えるには、複数の第１スイッチング素子Ｔ11〜Ｔ1nのゲート幅を例えば９ｍｍ程度まで大きくしなければならない。
【００３１】
図１の制御信号Cont、Cont/は、不図示の制御回路から供給される。この制御回路は、例えば、本シャントスイッチ１が一構成要素として設けられる高周波回路全体の特性を検出する回路の出力信号に基づいて制御信号Cont、Cont/を調整する。
【００３２】
歪み補償部３内の複数の第２スイッチング素子Ｔ21〜Ｔ2n、複数の第５インピーダンス素子Ｒds21〜Ｒds2nおよび複数の第６インピーダンス素子Ｒgg21〜Ｒgg2nは、スイッチ部２と同じように構成されている。直列的に接続される第２スイッチング素子Ｔ21〜Ｔ2nの段数は、例えばスイッチ部２内の第１スイッチング素子Ｔ11〜Ｔ1nの段数と同じに設定されるが、異なる段数でも構わない。
【００３３】
図２はスイッチ部２がオン状態のときのシャントスイッチ１の等価回路図である。スイッチ部２がオン状態のときは、複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nはそれぞれ、等価的に非線形抵抗Ｒon1、Ｒon2で表される。非線形抵抗Ｒon1の線形抵抗成分は例えば２．５Ωであり、非線形抵抗Ｒon2の線形抵抗成分は例えば７４０Ωである。歪み補償部３内の第３スイッチング素子Ｔ31と第４スイッチング素子Ｔ32は、非線形オフ容量Ｃoff31、Ｃoff32で表される。
【００３４】
図２の回路からわかるように、スイッチ部２がオン状態のときには、非線形抵抗Ｒon1の非線形性のために、高周波信号ノードＲＦに高調波歪みが発生する。非線形抵抗Ｒon1が純粋に２端子回路とみなされる場合、奇数次の歪みしか発生しないので、ここでは、最低次である３次高調波を考える。
【００３５】
非線形抵抗Ｒon1は、スイッチ部２内の複数の第１スイッチング素子Ｔ11〜Ｔ1nの電流−電圧特性によって生じるものであり、高周波信号ノードＲＦの印加電圧が大きいほど大きくなる。
【００３６】
一方、第１ダイオードＤ１と第２ダイオードＤ２は中間ノードｎ１に逆向きに接続されており、高周波信号ノードＲＦの印加電圧が大きいほど、その微分抵抗は小さくなる。
【００３７】
図３（ａ）は２つのダイオードを逆向きに並列接続した場合の電圧−電流特性を示すグラフであり、横軸はこれらダイオードの両端電圧、縦軸はこれらダイオードに流れる電流である。また、図３（ｂ）は第１スイッチング素子Ｔ11〜Ｔ1nと第２スイッチング素子Ｔ21〜Ｔ2nのＶ−Ｉ特性を示すグラフであり、横軸はドレイン−ソース間電圧、縦軸はドレイン−ソース間電流である。
【００３８】
図３（ｂ）に示すように、第１スイッチング素子Ｔ11〜Ｔ1nと第２スイッチング素子Ｔ21〜Ｔ2nは、ドレイン−ソース間電圧Vdsが大きくなるほど、ドレイン−ソース間電流Idsの上昇は抑制されて、非線形な特性になる。この非線形特性は、以下の（１）式で表される。
【００３９】
Ｉds＝ｋＶds−ｄＶds３＋…    …（１）
【００４０】
この（１）式の右辺第２項は３次歪み成分であり、図３（ｂ）のグラフが非線形になる主要因である。逆向きに並列接続された２つのダイオードＤ１，Ｄ２は、（１）式の３次歪み成分を相殺する作用を行う。実際には、歪み補償部３内の各回路素子の定数を調整して、（１）式の３次歪み成分が最小となる定数を選択する。例えば、第１および第２ダイオードＤ１，Ｄ２のサイズと、第１および第２インピーダンス素子Ｒ１，Ｒ２のインピーダンスと、を調整して、３次歪み成分を最小化する。
【００４１】
なお、スイッチ部２がオン状態のときには、第３スイッチング素子Ｔ31と第４スイッチング素子Ｔ32はオフ状態であり、図２の非線形オフ容量Ｃoff31、Ｃoff32の両端には第１ダイオードＤ１および第２ダイオードＤ２の順方向電圧程度しか印加されない。よって、非線形オフ容量Ｃoff31、Ｃoff32で発生される歪みは無視することができる。
【００４２】
図４は、図１のシャントスイッチ１と、スイッチ部２のみを含む一比較例に係るシャントスイッチ１と、の３次高調波歪み特性のシミュレーション結果を示すグラフである。このグラフは、高周波信号ノードＲＦに印加される高周波信号の周波数が９１５ＭＨｚの場合を示している。図４の直線ｗ１は一比較例に係るシャントスイッチ１のグラフを示し、曲線ｗ２は図１のシャントスイッチ１のグラフを示している。
【００４３】
図４のグラフｗ１，ｗ２において、３次高調波の許容値を−９０ｄＢｍとすると、一比較例に係る最大許容入力電力は２４．１ｄＢｍであるのに対し、本実施形態の最大許容入力電力は３０．３ｄＢｍであり、約６ｄＢ向上していることがわかる。
【００４４】
なお、図４のシミュレーションで用いた回路定数は以下の通りである。複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nを構成する各ＦＥＴの単位ゲート幅当たりのオン抵抗は、０．６１６Ω・ｍｍ、複数の第１スイッチング素子Ｔ11〜Ｔ1nに対応する各ＦＥＴのゲート幅は９ｍｍ、複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nの縦積み段数ｎ＝３６、複数の第２スイッチング素子Ｔ21〜Ｔ2nに対応する各ＦＥＴのゲート幅は３０μｍ、第１インピーダンス素子Ｒ１と第２インピーダンス素子Ｒ２の抵抗値は２．７ｋΩ、第１ダイオードＤ１と第２ダイオードＤ２の逆電流ＩＳ＝１０−１３Ａである。
【００４５】
図５はスイッチ部２がオフ状態のときのシャントスイッチ１の等価回路図である。スイッチ部２がオフ状態のときは、複数の第１スイッチング素子Ｔ11〜Ｔ1nと複数の第２スイッチング素子Ｔ21〜Ｔ2nはそれぞれ、等価的に非線形オフ容量Ｃoff1、Ｃoff2で表される。
【００４６】
上述したように、本実施形態では、歪み補償部３のディメンジョンをスイッチ部２のディメンジョンよりも小さくするため、非線形オフ容量Ｃoff2の線形成分は、非線形オフ容量Ｃoff1の線形成分の０．３３％程度と非常に小さくなり、複数の第２スイッチング素子Ｔ21〜Ｔ2nで発生されるオフ歪みを無視することができる。
【００４７】
なお、第１ダイオードＤ１と第２ダイオードＤ２は新たな歪み発生源になりうるが、スイッチ部２がオン状態のときは、第３スイッチング素子Ｔ31と第４スイッチング素子Ｔ32がオン状態になり、第３スイッチング素子Ｔ31は等価的にオン抵抗Ｒon31に置換でき、同様に第４スイッチング素子Ｔ32は等価的にオン抵抗Ｒon32に置換できる。よって、中間ノードｎ１からオン抵抗Ｒon31とＲon32を通って電流が流れるため、第１ダイオードＤ１と第２ダイオードＤ２のオフ歪みは無視できる。
【００４８】
このように、第１の実施形態では、スイッチ部２の他に歪み補償部３を設け、歪み補償部３の内部に、スイッチ部２に同期してオンまたはオフする複数の第２スイッチング素子Ｔ21〜Ｔ2nと、歪み生成部４と、歪み切替部５とを設ける。スイッチ部２がオンすると、複数の第２スイッチング素子Ｔ21〜Ｔ2nもオンし、歪み生成部４は、高周波信号ノードＲＦのオン歪みが低減するように第１ダイオードＤ１と第２ダイオードＤ２を動作させる。これにより、高周波信号ノードＲＦのオン歪みを低減できる。
【００４９】
また、スイッチ部２よりも歪み補償部３のディメンジョンを小さくするため、スイッチ部２がオフの場合には、スイッチ部２のオフ容量よりも歪み補償部３のオフ容量が小さくなり、歪み補償部３の有無によって高周波信号ノードＲＦのオフ歪みがほとんど変わらなくなる。
【００５０】
よって、第１の実施形態によれば、オフ歪みを増やさずに、オン歪みを低減できる。より詳細には、スイッチ部２がオン状態での高周波信号ノードＲＦにおける３次高調波歪みを低減できる。
【００５１】
（第２の実施形態）
以下に説明する第２の実施形態は、スイッチ部２と歪み補償部３とで、一部の回路部品を共用するものである。
【００５２】
図６は第２の実施形態に係るシャントスイッチ１の回路図である。図６のシャントスイッチ１は、スイッチ部２内の複数の第１スイッチング素子Ｔ11〜Ｔ1nのそれぞれのゲートと、歪み補償部３内の対応する第２スイッチング素子Ｔ21〜Ｔ2nのゲートとを接続している。これにより、図１の複数の第２スイッチング素子Ｔ21〜Ｔ2nの各ゲートに接続されていた複数の第６インピーダンス素子Ｒgg21〜Ｒgg2nが不要となる。
【００５３】
これにより、図６のシャントスイッチ１は、図１のシャントスイッチ１よりも回路面積を縮小できる。また、図６のシャントスイッチ１においても、オフ歪みを増やさずに、オン歪みを低減できる。
【００５４】
（第３の実施形態）
以下に説明する第３の実施形態は、歪み補償部３内の歪み生成部４と歪み切替部５の内部構成が第１の実施形態と異なるものである。
【００５５】
図７は第３の実施形態に係るシャントスイッチ１の回路図である。図７のシャントスイッチ１は、図１とは異なる回路構成の歪み生成部４と歪み切替部５を有する。より具体的には、第１インピーダンス素子Ｒ１と第３スイッチング素子Ｔ31の接続順序と、第２インピーダンス素子Ｒ２と第４スイッチング素子Ｔ32の接続順序とが、図１とは逆になっている。より具体的には、中間ノードｎ１に第１インピーダンス素子Ｒ１の一端と第２インピーダンス素子Ｒ２の一端とが接続され、接地ノードに第３スイッチング素子Ｔ31のソースと第４スイッチング素子Ｔ32のソースが接続されるとともに、接地ノードに第１ダイオードＤ１のカソードと第２ダイオードＤ２のカソードが接続されている。
【００５６】
図７のように一部の回路部品の接続順序が図１と入れ替わっても、回路動作上は変わらないため、第３の実施形態においても、第１および第２の実施形態と同様に、オフ歪みを増大することなく、オン歪みを低減できる。
【００５７】
（第４の実施形態）
以下に説明する第４の実施形態は、歪み補償部３内の複数の第２スイッチング素子Ｔ21〜Ｔ2nと、歪み生成部４および歪み切替部５との接続順序が第１の実施形態と異なるものである。
【００５８】
図８は第４の実施形態に係るシャントスイッチ１の回路図である。図８のシャントスイッチ１における歪み生成部４と歪み切替部５は、高周波信号ノードＲＦと中間ノードｎ１の間に接続されており、複数の第２スイッチング素子Ｔ21〜Ｔ2nは、中間ノードｎ１と接地ノードとの間に接続されている。
【００５９】
図８のように一部の回路部品の接続順序が図１と入れ替わっても、回路動作上は変わらないため、第４の実施形態においても、第１〜第３の実施形態と同様に、オフ歪みを増大することなく、オン歪みを低減できる。
【００６０】
（第５の実施形態）
以下に説明する第５の実施形態は、歪み補償部３内の歪み生成部４と歪み切替部５の内部構成が第１の実施形態と異なるものである。
【００６１】
図９は第５の実施形態に係るシャントスイッチ１の回路図である。図９のシャントスイッチ１は、図８とは異なる回路構成の歪み生成部４と歪み切替部５を有する。より具体的には、第１インピーダンス素子Ｒ１と第３スイッチング素子Ｔ31の接続順序と、第２インピーダンス素子Ｒ２と第４スイッチング素子Ｔ32の接続順序とが、図８とは逆になっている。
【００６２】
図９のように一部の回路部品の接続順序が図８と入れ替わっても、回路動作上は変わらないため、第５の実施形態においても、第４の実施形態と同様に、オフ歪みを増大することなく、オン歪みを低減できる。
【００６３】
（第６の実施形態）
以下に説明する第６の実施形態は、第３および第４スイッチング素子Ｔ31、Ｔ32の寄生ダイオードを第１および第２ダイオードＤ１，Ｄ２として利用するものである。
【００６４】
図１０（ａ）はボディをドレインに接続したＭＯＳＦＥＴ６を示す図、図１０（ｂ）はボディをソースに接続したＭＯＳＦＥＴ７を示す図である。
【００６５】
図１０（ａ）のＭＯＳＦＥＴ６では、ソースとボディとの間に形成される寄生ダイオードを図１等の第１ダイオードＤ１として利用できる。また、図１０（ｂ）のＭＯＳＦＥＴ７では、ドレインとボディとの間に形成される寄生ダイオードを図１等の第２ダイオードＤ２として利用できる。
【００６６】
図１１は第６の実施形態に係るシャントスイッチ１の回路図である。図１１のシャントスイッチ１は、第３スイッチング素子Ｔ31を図１０（ａ）のＭＯＳＦＥＴ６とし、第４スイッチング素子Ｔ32を図１０（ｂ）のＭＯＳＦＥＴ７としている。これにより、第１ダイオードＤ１と第２ダイオードＤ２は不要となる。
【００６７】
このように、第６の実施形態では、ボディをドレインに接続したＭＯＳＦＥＴ６と、ボディをソースに接続したＭＯＳＦＥＴ７とを歪み生成部４内に設けることで、第１ダイオードＤ１と第２ダイオードＤ２を別に設けなくて済み、歪み補償部３の回路構成を簡略化できる。
【００６８】
（第７の実施形態）
以下に説明する第７の実施形態は、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nを構成するＭＯＳＦＥＴのボディをフローティングにするのではなく、適切な電位に設定するものである。
【００６９】
図１２は第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nを構成するＭＯＳＦＥＴ８の一例を示す図である。図１２のＭＯＳＦＥＴ８のゲートには第３インピーダンス素子Ｒds11〜Ｒds1n（または第５インピーダンス素子）を介してゲート電圧Ｖggが印加され、ボディには第７インピーダンス素子Ｒbbを介してボディ電圧Ｖbgが印加されている。
【００７０】
Ｖggが正電圧のときは、Ｖbgには０Ｖ以下の電圧が印加される。また、Ｖggが負電圧のときは、ＶbgにはＶggと同じか、ほぼ同じ電圧が印加される。これにより、オフ時のＮＭＯＳＦＥＴ８のリーク電流が低減する。したがって、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nの段数を削減することができる。
【００７１】
図１３は図１２の一変形例のＭＯＳＦＥＴ９を示す図である。図１３のＭＯＳＦＥＴ９では、図１２の第７インピーダンス素子Ｒbbの代わりにダイオードＤ３を設け、このダイオードＤ３のアノードをボディに、カソードをゲートに接続している。図１３のＭＯＳＦＥＴ９では、Vggが正電圧のときはダイオードD3は逆バイアス状態となって、ボディはフローティングに近い状態になる。一方、Vggが負電位の時はボディはVggに近い電圧になる。よって、図１３のＭＯＳＦＥＴ９でも、オフ時のリーク電流を抑制でき、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nの段数を削減することができる。
【００７２】
このように、第７の実施形態では、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nを構成するＭＯＳＦＥＴのボディを適切な電位に設定するため、オフ時のリーク電流を抑制でき、第１および第２スイッチング素子Ｔ11〜Ｔ1n、Ｔ21〜Ｔ2nの段数を削減できる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１  シャントスイッチ、２  スイッチ部、３  歪み補償部、４  歪み生成部、５  歪み切替部、Ｄ１  第１ダイオード、Ｄ２  第２ダイオード、Ｔ11〜Ｔ1n  第１スイッチング素子、Ｔ21〜Ｔ2n  第２スイッチング素子、Ｔ31  第３スイッチング素子、Ｔ32  第４スイッチング素子、Ｒ１  第１インピーダンス素子、Ｒ２  第２インピーダンス素子、Ｒds11〜Ｒds1n  第３インピーダンス素子、Ｒgg11〜Ｒgg1n  第４インピーダンス素子、Ｒds21〜Ｒds2n  第５インピーダンス素子  Ｒgg21〜Ｒgg2n  第６インピーダンス素子
【図１】
2015076839.tif 000003
【図２】
2015076839.tif 000004
【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
2015076839.tif 000011
【図４】
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【図１０】
2015076839.tif 000013
【図１２】
2015076839.tif 000014
【図１３】
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【手続補正書】
【提出日】平成26年3月11日(2014.3.11)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2015076839.tif 000016
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
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