(57)【要約】【課題】積層型の半導体装置において、半導体チップの各回路に供給される電源電圧を安定させる。【解決手段】  半導体装置は、複数の半導体チップを積層することにより形成される。半導体チップは、貫通電極により互いに接続される。半導体チップにおいては、中央に貫通電極領域、貫通電極領域の外側に周辺回路領域、周辺回路領域の更に外側にメモリセル領域が配置される。貫通電極領域の周囲には、貫通電極と接続される第１の環状電源線が形成される。周辺回路領域に配置されるいずれの周辺回路も、第１の環状電源線を介して貫通電極と間接的に接続される。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の貫通電極により互いに接続される複数の半導体チップを備え、
前記複数の半導体チップそれぞれにおいては、前記複数の貫通電極が形成される貫通電極領域、前記貫通電極領域を囲む回路領域が形成され、
前記貫通電極領域と前記回路領域との境界には、前記複数の貫通電極と接続される第１の環状電源線が形成され、
前記回路領域に形成されるいずれの回路も、前記第１の環状電源線を介して前記貫通電極と間接的に接続されることを特徴とする半導体装置。
【請求項２】
前記複数の貫通電極は、いずれも前記第１の環状電源線と直接的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路領域には、メモリセルアレイおよび前記メモリセルアレイを制御する制御回路が形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の環状電源線の内側においては、メッシュ状に第１の電源線が配置されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記貫通電極領域に形成される複数の貫通電極には、複数の電源電圧が供給され、
前記貫通電極領域の周囲には、前記複数の電源電圧に対応して複数の前記第１の環状電源線が形成されることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の環状電源線の外側においては、前記第１の環状電源線から第２の電源線が延伸し、
前記回路の全部または一部は、前記第２の電源線を介して前記第１の環状電源線と間接的に接続されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１の環状電源線の断面積は、前記第２の電源線の断面積よりも大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体チップの中央には、複数の貫通電極領域が形成され、
前記第１の環状電源線は、２以上の貫通電極領域の周囲に形成されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体チップの中央には、複数のチャネルに対応して複数の貫通電極領域、複数の前記回路領域が形成され、
同じチャネルに対応する前記回路領域の周囲には、第２の環状電源線が形成されることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記第２の環状電源線は、前記第１の環状電源線と接続され、
いずれの前記回路も、前記第２の環状電源線を介して前記第１の環状電源線と間接的に接続されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の環状電源線の内側においては、メッシュ状に第３の電源線が配置されることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記半導体チップには複数の評価パッドが形成され、
前記複数の評価パッドは、いずれも前記第１の電源環状線と直接的に接続されることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
複数の貫通電極が形成される貫通電極領域、前記貫通電極領域を囲む回路領域が形成され、
前記貫通電極領域と前記回路領域との境界には、前記複数の貫通電極と接続される第１の環状電源線が形成され、
前記回路領域に形成されるいずれの回路も、前記第１の環状電源線を介して前記貫通電極と間接的に接続されることを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを貫通電極によって電気的に接続することにより構成される積層型の半導体装置とその半導体チップに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数の半導体チップ（メモリチップ）を積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１１９３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的な積層型の半導体装置においては、最下層の半導体チップを外部電源に接続し、貫通電極を介して上層の半導体チップにも電源電圧を供給する。貫通電極には電源線が接続され、内部回路はこの電源線から電源電圧を供給される。
【０００５】
貫通電極を半導体チップの中央部に配置する場合、半導体チップの周縁部ほど、いいかえれば、貫通電極から遠いほど電源線の電圧は不安定となる。そこで、複数の貫通電極に対して複数の電源線を接続し、更に、これらの電源線を互いに接続して電源網を構築することにより周縁部における電源電圧を安定化させることもある。
【０００６】
しかし、ＤＲＡＭの動作周波数の高速化や記憶容量の増加（チップサイズの拡大）にともない、電源電圧を安定供給可能な電源網を構築するのが困難になることが予想される。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、複数の貫通電極により互いに接続される複数の半導体チップを備える。複数の半導体チップそれぞれにおいては、複数の貫通電極が形成される貫通電極領域、貫通電極領域を囲む回路領域が形成される。貫通電極領域と回路領域との境界には、複数の貫通電極と接続される第１の環状電源線が形成される。回路領域に形成されるいずれの回路も、第１の環状電源線を介して貫通電極と間接的に接続される。
【０００８】
本発明に係る半導体チップには、複数の貫通電極が形成される貫通電極領域、貫通電極領域を囲む回路領域が形成される。貫通電極領域と回路領域との境界には、複数の貫通電極と接続される第１の環状電源線が形成される。回路領域に形成されるいずれの回路も、第１の環状電源線を介して貫通電極と間接的に接続される。
【発明の効果】
【０００９】
本発明によれば、積層型の半導体装置において、電源品質を改善できる。
【図面の簡単な説明】
【００１０】
【図１】半導体チップの模式的な平面図である。
【図２】半導体装置の貫通電極周辺部の断面図である。
【図３】半導体チップの貫通電極周辺部の拡大断面図である。
【図４】一般的に想定される電源網を示す平面図である。
【図５】本実施形態における電源網を示す平面図である。
【図６】貫通電極領域の周辺拡大図である。
【図７】第１環状電源線と貫通電極、電源線、各回路の接続関係を示す模式図である。
【図８】第１環状電源線の別の配線方法を示す図である。
【図９】第１環状電源線に加えて、第２環状電源線、第３環状電源線を形成した場合の電源網を示す平面図である。
【図１０】３種類以上の電源電圧を供給するときの第１環状電源線の構成を示す平面図である。
【図１１】評価パッドと第１環状電源線の接続関係を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、半導体チップ１００の模式的な平面図である。半導体チップ１００は、いわゆるワイドＩＯ型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、互いに独立して動作可能な４つのチャネルＣＨ−Ａ〜ＣＨ−Ｄを備えている。そして、複数の半導体チップ１００が積層されて、積層型の半導体装置２００が形成される（図２参照）。
【００１３】
１つの半導体チップ１００の中央には４つの貫通電極領域１０６ａ〜１０６ｄが設けられる。これらをまとめていうときや特に区別しないときには貫通電極領域１０６とよぶ。後述のメモリセル領域１０２、周辺回路領域１０４等についても同様である。４つの貫通電極領域１０６ａ〜１０６ｄの外側には４つの周辺回路領域１０４ａ〜１０４ｄが形成される。更に、その外側には４つのメモリセル領域１０２ａ〜１０２ｄが形成される。このようにチャネルＣＨごとに、メモリセル領域１０２、周辺回路領域１０４、貫通電極領域１０６が形成される。メモリセル領域１０２と周辺回路領域１０４により「回路領域」が形成される。
【００１４】
メモリセル領域１０２においては、既知のように、ロウデコーダＸＤＥＣとカラムデコーダＹＤＥＣによりアクセス対象となるメモリセルが指定される。貫通電極領域１０６には、複数の貫通電極（Through Silicon ViaまたはThrough Substrate Via）が形成される。貫通電極により複数の半導体チップ１００は電気的に接続される。貫通電極には信号線となるものもあれば電源線となるものもある。以下においては、電源線となる貫通電極を対象として説明する。周辺回路領域１０４は、貫通電極領域１０６から供給される電源電圧に基づき動作する各種の制御回路が形成される領域である。具体的には、データ入出力回路やコマンド・デコーダ、アドレス・デコーダ、ＤＬＬ（Delay Locked Loop）回路、タイミング・ジェネレータ等である。
【００１５】
更に、半導体チップ１００の中央部にはＸ方向に沿って評価パッド領域１０８が形成される。評価パッド領域１０８には複数の評価パッド１１０（図４参照）が配列される。評価パッド１１０は半導体チップ１００をウェハー状態で動作テストするときにテスターのプローブを接触させるための電極である。なお、半導体装置２００の積層時の構造的な強度を確保するためにダミーの貫通電極などからなるサポートバンプを設けることもある。
【００１６】
図２は、半導体装置２００の貫通電極周辺部の断面図である。図２に示す半導体装置２００においては、４つの半導体チップ１００−１〜１００−４が積層されている。各半導体チップ１００の中央部に形成される貫通電極ＴＳＶは上下で接続される。最下層の半導体チップ１００−１には外部端子１１２が接続されており、外部端子１１２から貫通電極を介して各半導体チップ１００に電源電圧が供給される。また、各貫通電極ＴＳＶには電源線１１４が接続され、電源線１１４を介して半導体チップ１００の各内部回路に電源電圧が供給される。
【００１７】
図３は、半導体チップ１００の貫通電極周辺部の拡大断面図である。図３に示すように、貫通電極はシリコン基板１２２と配線層１２４を貫く。貫通電極のシリコン基板１２２側における裏面端部１３２は裏面バンプ１２８で覆われ、配線層１２４の表面側における表面端部１３０は表面バンプ１２６により覆われる。裏面バンプ１２８は、下層の半導体チップ１００の表面バンプ１２６と接する電極である。表面バンプ１２６は、上層の半導体チップ１００の裏面バンプ１２８と接する電極である。
【００１８】
配線層１２４は、第１配線層１４０、第２配線層１３８、第３配線層１３６および第４配線層１３４を含む。第１配線層１４０と第２配線層１３８はビア導体ＶＩＡ３により接続され、第２配線層１３８と第３配線層１３６はビア導体ＶＩＡ２により接続され、第３配線層１３６と第４配線層１３４はビア導体ＶＩＡ１により接続される。これらの配線層やビア導体は酸化膜により覆われている。貫通電極に供給される電源電圧は、配線層やビア導体を介して、シリコン基板１２２や配線層１２４内部に形成される各種回路に供給される。
【００１９】
図４は、一般的に想定される電源網を示す平面図である。ここでは、電源電圧ＶＤＤ，ＶＳＳという２種類の電源電圧を貫通電極領域１０６から供給するとして説明する。貫通電極領域１０６において、電源電圧ＶＤＤを供給する貫通電極には電源線１１４Ｄが接続され、電源電圧ＶＳＳを供給する貫通電極には電源線１１４Ｓが接続される。電源線１１４Ｄ，１１４Ｓはいずれも貫通電極からｙ方向に引き出される。
【００２０】
周辺回路領域１０４やメモリセル領域１０２におけるさまざまな回路はそのレイアウト位置に関わらず所望の電源電圧を供給する必要がある。しかし、周辺回路領域１０４ａに形成される回路Ａと回路Ｂの場合、貫通電極から電源電圧が供給されるまでの経路の長さが異なるため、寄生抵抗成分や寄生容量成分の差により、回路Ａ，Ｂに与えられる電源電圧ＶＤＤ，ＶＳＳの安定性が若干異なる。そこで、電源線１１４Ｄ，１１４Ｓをｘｙ方向にメッシュ状に接続して電源を強化し、電源電圧を安定化させている。このようにして、チャネルＣＨ−Ａ〜ＣＨ−Ｄそれぞれに対応して、チャネル電源網１１６ａ〜１１６ｄが構成される。
【００２１】
各チャネル電源網１１６への電源電圧供給を更に安定させるためには、チャネル電源網１１６ａ〜１１６ｄを互いに接続することが望ましい。しかし、チャネル電源網１１６とチャネル電源網１１６の間の境界領域１２０ａ〜１２０ｄには評価パッド１１０や回路、信号線、サポートバンプ等が形成されるため、接続可能な箇所は限定される。また、境界領域１２０にあるさまざまな回路要素を避けながらチャネル電源網１１６同士を接続する場合には、電源線１１４のレイアウトが複雑化しやすい。
【００２２】
今後、ＤＲＡＭの動作周波数の高速化が進むと、電源線１１４に重畳されるノイズが大きくなる。また、記憶容量の増大にともないメモリセル領域１０２が拡大していくと、チャネル電源網１１６がますます大きくなり、貫通電極から遠い位置における電圧変動を抑制するのが難しくなることが懸念される。
【００２３】
図５は、本実施形態における電源網を示す平面図である。図６は、貫通電極領域１０６の周辺拡大図である。本実施形態においては、貫通電極領域１０６を囲むように第１環状電源線１４２Ｄ，１４２Ｓを形成する。まとめて、第１環状電源線１４２とよぶ。第１環状電源線１４２は、貫通電極領域１０６と周辺回路領域１０４の境界に形成される。第１環状電源線１４２は貫通電極から特に安定した電源電圧を供給されるべき電源線の一種である。
【００２４】
４つのチャネル電源網１１６ａ〜１１６ｄは、いずれも、第１環状電源線１４２と複数の箇所にて接続される。各チャネル電源網１１６は、第１環状電源線１４２を介して互いに接続されている。このような接続方法により、貫通電極領域１０６から遠い回路に供給される電源電圧の変動を抑制する。
【００２５】
また、チャネル電源網１１６は、第１環状電源線１４２のどこにでも接続できるため、チャネル電源網１１６と第１環状電源線１４２の接続を強固かつ確実にできる。もちろん、図５に示したように、チャネル電源網１１６同士を境界領域１２０においても接続してもよいし、しなくてもよい。第１環状電源線１４２は、第１配線層１４０〜第４配線層１３４のうち、いずれかの一層において形成されてもよいし、複数層において形成されてもよい。また、第１環状電源線１４２の内側に、メッシュ状の電源線１１４（第１の電源線）を形成してもよい。このようなメッシュ状の電源線１１４により、第１環状電源線１４２の電源電圧をいっそう安定させることができる。
【００２６】
図７は、第１環状電源線１４２と貫通電極１４４、電源線１１４、各回路の接続関係を示す模式図である。貫通電極領域１０６ａ〜１０６ｄの周りには、図５，図６に示したように第１環状電源線１４２が形成される。第１環状電源線１４２は、周辺回路領域１０４と貫通電極領域１０６の境界に形成され、貫通電極はすべて第１環状電源線１４２の内側にあり、周辺回路領域１０４の周辺回路はすべて第１環状電源線１４２の外側にある。
【００２７】
貫通電極領域１０６ａに形成される貫通電極１４４からｙ方向に引き出された電源線１１４−１は、貫通電極１４４と直接的に接続される。ここで「直接的に接続」とは、電源線１１４がある方向に引き出されたあと、別の電源線１１４や回路等と接続することなく、目的の電源線１１４に接続することをいう。「間接的に接続」とは、直接的な接続ではない接続方法をいう。
【００２８】
貫通電極１４４は、第１環状電源線１４２と最短距離にて直接的に接続される。また、複数の貫通電極１４４は、第１環状電源線１４２の複数箇所にて接続される。このため、第１環状電源線１４２に供給される電源電圧は安定したものになる。また、図５，図６において示したように、第１環状電源線１４２はその内側においてメッシュ状の電源線１１４（第１の電源線）により接続されるため、第１環状電源線１４２の電源電圧は更に安定する。実質的には、第１環状電源線１４２には、貫通電極１４４とほとんど同等の安定した電源電圧が供給される。更に第１環状電源線１４２の電源電圧を安定させる上では、第１環状電源線１４２の断面積を他の電源線１１４の断面積よりも大きくして内部抵抗を下げることが望ましい。
【００２９】
第１環状電源線１４２の外側には複数の電源線１１４（第２の電源線）がｙ方向に延伸している。図７においては、回路Ｃは第１環状電源線１４２と電源線１１４−２を介して直接的に接続されている。また、回路Ｂは電源線１１４−５を介して、電源線１１４−３（第２の電源線）と接続されている。回路Ａは電源線１１４−６を介して電源線１１４−３（第２の電源線）と接続されている。すなわち、回路Ａ，Ｂは第１環状電源線１４２とは間接的に接続され、回路Ｃは第１環状電源線１４２と直接的に接続されるが、いずれの回路も貫通電極１４４とは第１環状電源線１４２を介して間接的に接続される。
【００３０】
まとめると、周辺回路領域１０４の制御回路は第１環状電源線１４２と直接的に接続されるものもあれば間接的に接続されるものもあるが、すべての回路は貫通電極１４４とは第１環状電源線１４２を介して間接的に接続される。メモリセル領域１０２の各回路も第１環状電源線１４２を介して貫通電極１４４と間接的に接続される。本実施形態においては、すべての回路に電源電圧を供給する第１環状電源線１４２の電源電圧を安定させることにより、半導体チップ１００のすべての回路への電源電圧の供給を安定化させている。
【００３１】
図８は、第１環状電源線１４２の別の配線方法を示す図である。図５においては４つの貫通電極領域１０６を１つの第１環状電源線１４２により囲んでいるが、第１環状電源線１４２はすべての貫通電極領域１０６を囲む必要はない。たとえば、図８のように貫通電極領域１０６ａ，１０６ｄを囲む第１環状電源線１４２−１と、貫通電極領域１０６ｂ，１０６ｃを囲む第１環状電源線１４２−２のように、貫通電極領域１０６を２つずつ囲んでもいい。また、第１環状電源線１４２−１により貫通電極領域１０６ａ，１０６ｂを囲み、第１環状電源線１４２−２により貫通電極領域１０６ｃ，１０６ｄを囲んでもよい。
【００３２】
図９は、第１環状電源線１４２に加えて、第２環状電源線１４６、第３環状電源線１４８を形成した場合の電源網を示す平面図である。図９においては、チャネルＣＨ−Ａのメモリセル領域１０２ａ、周辺回路領域１０４ａの周囲に第２環状電源線１４６ａが形成される。第２環状電源線１４６ａの内側にはメッシュ状に電源線１１４（第３の電源線）が形成され、これによりチャネル電源網１１６ａが形成される。他のチャネルＣＨ−Ｂ〜ＣＨ−Ｄについても同様である。
【００３３】
第２環状電源線１４６も第１環状電源線１４２と同様、貫通電極１４４よりも太い導線にて形成されてもよい。第１環状電源線１４２と第２環状電源線１４６は、複数箇所にて直接的に接続される。このため、第２環状電源線１４６においても、第１環状電源線１４２と同様に均一かつ安定的に電源電圧が供給される。また、第２環状電源線１４６の内部のメッシュ配線（第３の電源線）にも第２環状電源線１４６の電圧を安定させる。メモリセル領域１０２や周辺回路領域１０４に形成される各種回路は、第２環状電源線１４６と直接的または間接的に接続される。
【００３４】
更に、境界領域１２０ａ〜１２０ｄにも第３環状電源線１４８ａ〜１４８ｄを同様に形成してもよい。第２環状電源線１４６は、第３環状電源線１４８と１以上の箇所にて接続される。第３環状電源線１４８は、評価パッド１１０やサポートバンプなどの各種回路要素を避けるように形成されることが好ましい。また、第３環状電源線１４８は、第１環状電源線１４２とも接続されることが好ましい。図９に示す構成によれば、第１環状電源線１４２、第２環状電源線１４６および第３環状電源線１４８に安定した電源電圧を供給できる。
【００３５】
図１０は、３種類以上の電源電圧を供給するときの第１環状電源線１４２の構成を示す平面図である。図５では、電源電圧ＶＤＤ，ＶＳＳに対応して第１環状電源線１４２を２重に構成したが、３種類以上の電源電圧を供給するときの考え方も同じである。図１０において、第１環状電源線１４２ＳＱには電源電圧ＶＳＳＱ、第１環状電源線１４２ＤＱには電源電圧ＶＤＤＱ、第１環状電源線１４２ＳＳには特定用途向けの電源電圧ＶＳＳが供給される。特定用途向けの電源電圧ＶＳＳとは、ノイズ対策として、通常の電源電圧ＶＳＳの貫通電極から別経路に分岐させて供給される電源電圧であり、例えばセンスアンプなどに用いられる。
【００３６】
図１１は、評価パッド１１０と第１環状電源線１４２の接続関係を示す平面図である。半導体チップ１００の動作テスト時においては、評価パッド１１０からテスト用の電源電圧が供給される。一方、通常動作時においては、貫通電極１４４から電源電圧が供給される。上述のように、評価パッド１１０は半導体チップ１００をウェハー状態で動作テストするときにテスターのプローブを接触させるための電極である。このため、テストが終了して出荷されたあとは評価パッド１１０は使用されない。
【００３７】
図４に示した構成の場合、回路Ａ，Ｂに対して評価パッド１１０から電源電圧を供給する場合と、貫通電極１４４から電源電圧を場合では接続条件が大きく異なる。たとえば、回路Ａは評価パッド１１０からは近いが、貫通電極１４４からは遠いため、テスト時と通常動作時で実際に供給される電源電圧の条件が異なる可能性がある。
【００３８】
これに対し、図１１では評価パッド１１０はすべて第１環状電源線１４２と直接的に接続される。これは貫通電極１４４と同じ接続方法である。評価パッド１１０は、すべて第１環状電源線１４２の内部に形成するとしてもよい。テスト時と通常動作時のいずれにおいても回路Ａ，Ｂは第１環状電源線１４２から電源電圧を供給される。第１環状電源線１４２の電圧は安定しているため、テスト時と通常動作時において回路に供給される電源電圧の条件を一致させることができる。
【００３９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４０】
１００  半導体チップ
１０２  メモリセル領域
１０４  周辺回路領域
１０６  貫通電極領域
１０８  評価パッド領域
１１０  評価パッド
１１２  外部端子
１１４  電源線
１１６  チャネル電源網
１１８  回路
１２０  境界領域
１２２  シリコン基板
１２４  配線層
１２６  表面バンプ
１２８  裏面バンプ
１３０  表面端部
１３２  裏面端部
１３４  第４配線層
１３６  第３配線層
１３８  第２配線層
１４０  第１配線層
１４２  第１環状電源線
１４４  貫通電極
１４６  第２環状電源線
１４８  第３環状電源線
２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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