(57)【要約】【課題】ダブルパターニングのレイアウト設計方法を提供する。【解決手段】ダブルパターニングのレイアウト設計方法は、スキメティク回路を設計し、前記スキメティク回路上の第１パスと第２パスを含むクリティカルパスを定義して設計し、第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計することを含み、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含む。【選択図】      図１
2015007979.tif 000002
【特許請求の範囲】
【請求項１】
スキメティク回路を設計し、前記スキメティク回路上の第１パスと第２パスを含むクリティカルパスを定義して設計し、
第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計することを含み、
前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含むダブルパターニングのレイアウト設計方法。
【請求項２】
前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計してアンカーリングする、請求項１に記載のダブルパターニングのレイアウト設計方法。
【請求項３】
前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含む、請求項２に記載のダブルパターニングのレイアウト設計方法。
【請求項４】
前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、
前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、
前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含む、請求項２に記載のダブルパターニングのレイアウト設計方法。
【請求項５】
前記ダブルパターニングのレイアウトを設計することは、
前記スキメティク回路に対応するカラーレスレイアウト（ｃｏｌｏｒｌｅｓｓ  ｌａｙｏｕｔ）を設計することをさらに含み、
前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記カラーレスレイアウト上の前記クリティカルパスに対応する多角形を予め着色してアンカーリングする、請求項１に記載のダブルパターニングのレイアウト設計方法。
【請求項６】
前記クリティカルパスに対応する多角形を予めカラーリングすることは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含む、請求項５に記載のダブルパターニングのレイアウト設計方法。
【請求項７】
前記クリティカルパスに対応する多角形を予めカラーリングすることは、
前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、
前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含む、請求項５に記載のダブルパターニングのレイアウト設計方法。
【請求項８】
設計されたスキメティク回路と、前記スキメティク回路上で定義されたクリティカルパス情報を入力され、
第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計し、
前記設計されたダブルパターニングのレイアウトを出力することを含み、
前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含むダブルパターニングのレイアウト設計方法。
【請求項９】
前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計してアンカーリングする、請求項８に記載のダブルパターニングのレイアウト設計方法。
【請求項１０】
少なくとも一つのプロセッサコアを含みデータを処理するコア装置と、
少なくとも一つの揮発性メモリ及び／または少なくとも一つの不揮発性メモリを含みデータを保存するメモリ装置と、
前記コア装置、前記メモリ装置を結合し、データが移動する通路に該当するデータバスを含み、
前記コア装置、メモリ装置のうち少なくとも一つの装置の設計方法は、
前記少なくとも一つの装置のスキメティク回路を設計し、前記スキメティク回路上の第１パスと第２パスを含むクリティカルパスを定義して設計し、
第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計することを含み、
前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含む、システムオンチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルパターニングのレイアウト設計方法に関する。
【背景技術】
【０００２】
ナノスケールのデバイスを製造するため、一つの（ｓｉｎｇｌｅ）マスクを使用する方法の代りに二つ以上のマスクを使用するダブルパターニング（ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ）方法が活用されている。ダブルパターニング方法は一つの層を二つ以上のマスクを使用してパターニングする方法である。ダブルパターニング方法は二つ以上のマスクを使用するため、一つのマスクで実現できなかった解像度を提供できる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、ダブルパターニングによるミスマッチ（ｍｉｓｍａｔｃｈ）を減少させることができるダブルパターニングのレイアウト設計方法を提供することにある。
【０００４】
本発明が解決しようとする他の課題は、ダブルパターニングによるミスマッチ（ｍｉｓｍａｔｃｈ）を減少させることができるダブルパターニングのレイアウト設計方法が適用されたシステムオンチップを提供することにある。
【０００５】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明のダブルパターニングのレイアウト設計方法の一形態は、スキメティク回路（ｓｃｈｅｍａｔｉｃ  ｃｉｒｃｕｉｔ）を設計し、前記スキメティク回路上の第１パスと第２パスを含むクリティカルパス（ｃｒｉｔｉｃａｌ  ｐａｔｈｓ）を定義して設計し、第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計することを含み、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリング（ａｎｃｈｏｒｉｎｇ）することを含む。
【０００７】
本発明のいくつかの実施形態で、前記クリティカルパスを定義することは、前記スキメティク回路上のタイミングにクリティカルな第１信号ラインと第２信号ラインを各々前記第１パスと前記第２パスで定義できる。
【０００８】
本発明のいくつかの実施形態で、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記クリティカルパスに対応する多角形の着色したレイアウト（ｃｏｌｏｒｅｄ  ｌａｙｏｕｔ）を予め（ｐｒｅ）設計してアンカーリングすることができる。
【０００９】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含みうる。
【００１０】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含みうる。
【００１１】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の残りの構成に対応する多角形の着色したレイアウトを設計することを含みうる。
【００１２】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路に対応するカラーレスレイアウト（ｃｏｌｏｒｌｅｓｓ  ｌａｙｏｕｔ）を設計することをさらに含み、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記カラーレスレイアウト上の前記クリティカルパスに対応する多角形を予めカラーリングして達成することができる。
【００１３】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形を予めカラーリングすることは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含みうる。
【００１４】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形を予めカラーリングすることは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含みうる。
【００１５】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトを設計することは、前記カラーレスレイアウト上の残りの多角形をカラーリングすることを含みうる。
【００１６】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトが製造工程のデザインルールを満たすか否かを検証することをさらに含みうる。
【００１７】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトが前記スキメティク回路に対応するか否かを検証することをさらに含みうる。
【００１８】
前記課題を解決するための本発明のダブルパターニングのレイアウト設計方法の他の実施形態は、設計されたスキメティク回路と、前記スキメティク回路上で定義されたクリティカルパス情報を入力され、第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計し、前記設計されたダブルパターニングのレイアウトを出力することを含み、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含む。
【００１９】
本発明のいくつかの実施形態で、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記クリティカルパスに対応する多角形の着色したレイアウトを予め（ｐｒｅ）設計して達成することができる。
【００２０】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含みうる。
【００２１】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形の着色したレイアウトを予め設計することは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含みうる。
【００２２】
本発明のいくつかの実施形態で、前記ダブルパターニングのレイアウトを設計することは、前記スキメティク回路に対応するカラーレスレイアウトを設計することをさらに含み、前記スキメティク回路上の前記クリティカルパスをアンカーリングすることは、前記カラーレスレイアウト上の前記クリティカルパスに対応する多角形を予めカラーリングして達成することができる。
【００２３】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形を予めカラーリングすることは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に一つのカラーを割り当てることを含みうる。
【００２４】
本発明のいくつかの実施形態で、前記クリティカルパスに対応する多角形を予めカラーリングすることは、前記第１パスに対応する第１多角形と前記第２パスに対応する第２多角形に各々複数のカラーを割り当てて、前記第１多角形と前記第２多角形のカラー比率をマッチングさせることを含みうる。
【００２５】
前記課題を解決するための本発明のダブルパターニングのレイアウト設計方法が適用されたシステムオンチップの一形態は少なくとも一つのプロセッサコアを含み、データを処理するコア装置、少なくとも一つの揮発性メモリ及び／または少なくとも一つの不揮発性メモリを含みデータを保存するメモリ装置と、前記コア装置、前記メモリ装置を結合し、データが移動する通路に該当するデータバスを含み、前記コア装置、メモリ装置のうち少なくとも一つの装置の設計方法は、前記少なくとも一つの装置のスキメティク回路を設計し、前記スキメティク回路上の第１パスと第２パスを含むクリティカルパスを定義して設計し、第１カラーの第１マスクレイアウトと第２カラーの第２マスクレイアウトに分離し、前記スキメティク回路に対応するダブルパターニングのレイアウトを設計することを含み、前記ダブルパターニングのレイアウトを設計することは前記スキメティク回路上の前記クリティカルパスをアンカーリングすることを含む。
【００２６】
本発明のその他具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるダブルパターニングのレイアウト設計方法を説明するためのフローチャート。
【図２】図１のレイアウト設計段階を詳細に説明するためのフローチャート。
【図３】図２のクリティカルパスのアンカーリング段階を詳細に説明するためのフローチャート。
【図４】図２のクリティカルパスのアンカーリング段階の応用例を詳細に説明するためのフローチャート。
【図５】本発明の他の実施形態によるダブルパターニングのレイアウト設計方法を説明するためのフローチャート。
【図６ａ】ダブルパターニングの際、隣接パターンのシフト（またはミス−アライン）によるキャパシタンスの変化を説明するための図。
【図６ｂ】ダブルパターニングの際、隣接パターンのシフト（またはミス−アライン）によるキャパシタンスの変化を説明するための図。
【図６ｃ】ダブルパターニングの際、隣接パターンのシフト（またはミス−アライン）によるキャパシタンスの変化を説明するための図。
【図７ａ】同じカラーを有する隣接パターンに工程バリエーションが発生する場合のスキュー（ｓｋｅｗ）をモデリングした図。
【図７ｂ】図７ａの隣接パターンのＲＣバリエーション（ＲＣ  ｖａｒｉａｔｉｏｎ）をまとめた表。
【図８Ａ】互いに異なるカラーを有する隣接パターンに工程バリエーションが発生する場合のスキューをモデリングした図。
【図８Ｂ】図８Ａの隣接パターンのＲＣバリエーションをまとめた表。
【図９】スキメティク回路上のクリティカルパスを説明するための図。
【図１０ａ】本発明の一実施形態によるダブルパターニングのレイアウト設計方法が適用されたレイアウトを説明するための図。
【図１０ｂ】本発明の他の実施形態によるダブルパターニングのレイアウト設計方法が適用されたレイアウトを説明するための図。
【図１１】本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法が適用された例示的なシステムオンチップのブロック図。
【図１２】本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法が提供できる例示的なコンピュータシステムのブロック図。
【発明を実施するための形態】
【００２８】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を指称する。
【００２９】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは中間に他の素子を介在しないことを示す。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００３０】
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（ｏｎ）」と指称された場合、他の素子の真上にまたは中間に他の層または他の素子を介在する場合のすべてを含む。反面、素子が「直接の上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「真上」と指称される場合は、中間に他の素子または層を介在しないことを示す。
【００３１】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に図示するように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に図示する方向に加え、使用時または動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に図示する素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれる。したがって、例示的な用語である「下」は下と上の方向をすべて含み得る。素子は他の方向にも配向し得、これにより空間的に相対的な用語は配向により解釈される。
【００３２】
第１、第２などが多様な素子、構成要素、セクションを叙述するために使用されるが、これら素子、構成要素、セクションはこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素または第１セクションは本発明の技術的思想内で第２構成要素であり得ることは勿論である。
【００３３】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００３４】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
【００３５】
図１は、本発明の一実施形態によるダブルパターニングのレイアウト設計方法を説明するためのフローチャートである。
【００３６】
図１を参照すると、本発明の一実施形態によるダブルパターニングのレイアウト設計方法は、回路設計段階（Ｓ１１０）、レイアウト設計段階（Ｓ１２０）、検証段階（Ｓ１３０）を含む。
【００３７】
先に、回路設計段階（Ｓ１１０）で、スキメティク回路（ｓｃｈｅｍａｔｉｃ  ｃｉｒｃｕｉｔ）を設計する。回路設計段階（Ｓ１１０）では、回路素子の接続状態を表現できるＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）ツールを使用できる。回路設計者はＣＡＤツールを利用して特定機能を行う標準セルまたは非標準セルを含むブロック単位でスキメティク回路を設計できる。図１には明確に示していないが、回路設計段階（Ｓ１１０）は設計されたスキメティク回路の動作をシミュレーションすることをさらに含みうる。
【００３８】
また、回路設計段階（Ｓ１１０）は設計されたスキメティク回路上のクリティカルパス（ｃｒｉｔｉｃａｌ  ｐａｔｈｓ）を定義することを含みうる。クリティカルパスは第１パスと第２パスを含む複数のパス（ｐａｔｈｓ）で構成されうる。例えば、スキメティク回路上でタイミング（ｔｉｍｉｎｇ）にクリティカルな信号ラインをクリティカルパスで定義できる。タイミングにクリティカルな第１信号ラインと第２信号ラインが各々第１パスと第２パスで定義される。
【００３９】
次いで、レイアウト設計段階（Ｓ１２０）で、設計されたスキメティク回路に対応するダブルパターニングのレイアウトを設計する。ダブルパターニングのレイアウトは第１マスクレイアウトと第２マスクレイアウトに分離できる。第１マスクレイアウトは第１カラーを有し、第２マスクレイアウトは第２カラーを有することができる。第１マスクレイアウトと第２マスクレイアウトに互いに異なるカラーを割り当てて、マスク製造工程で複数のマスクに分離する多角形（ｐｏｌｙｇｏｎ）を定義できる。ダブルパターニングのレイアウトは互いに異なるカラーの三つ以上のマスクレイアウトに分離できる。このようなダブルパターニングのレイアウトはマルチパターニングレイアウトと呼ばれる。本明細書でダブルパターニングのレイアウトは、このようなマルチパターニングレイアウトを含むものと定義する。レイアウト設計段階（Ｓ１２０）では、標準セルを含むブロック単位でレイアウトを設計したり、設計されたレイアウトに対するカラーリングを行うことができるＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツールが使用されうる。
【００４０】
また、レイアウト設計段階（Ｓ１２０）はクリティカルパスをアンカーリングすることを含みうる。「アンカーリング」とは、ダブルパターニング方法において、特定の多角形のカラーを予め割り当てることをいう。その後、残りの多角形のカラーはアンカーリング結果に基づいて割り当てることができる。したがって、本明細書で「クリティカルパスをアンカーリングする」とは、ダブルパターニングのレイアウトを設計しながらクリティカルパスに対応する多角形のカラーを予め割り当てることと定義できる。
【００４１】
次いで、検証段階（Ｓ１３０）では、設計されたダブルパターニングのレイアウトに対してＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）またはＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）などの検証を行うことができる。すなわち、設計されたダブルパターニングのレイアウトが製造工程のデザインルールを満たすか否かを検証したり、設計されたダブルパターニングのレイアウトがスキメティク回路に対応するか否かを検証することができる。図１には明確に示していないが、検証段階（Ｓ１３０）で、ポストシミュレーション（Ｐｏｓｔ−Ｓｉｍｕｌａｔｉｏｎ）を行うこともできる。
【００４２】
図２は、図１のレイアウト設計段階を詳細に説明するためのフローチャートである。
【００４３】
図２を参照すると、図１のレイアウト設計段階は着色ドローイング（ｃｏｌｏｒｅｄ  ｄｒａｗｉｎｇ）方法により行われる。「着色ドローイング法」とは、配置及び配線（Ｐｌａｃｅｍｅｎｔ  ＆  Ｒｏｕｔｉｎｇ）とカラーリング（Ｃｏｌｏｒｉｎｇ）とを同時に行いながら、複数のマスクレイアウトを設計することをいう。この場合、デザインルールが相対的に小さいため、レイアウト設計者は最適化した（ｏｐｔｉｍｉｚｅｄ）レイアウトを設計できるが、カラーを考慮するための設計ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ  Ｔｉｍｅ）が増加しうる。このような方法はマニュアルデコンポジション（Ｍａｎｕａｌ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）と呼ばれる。
【００４４】
先ず、設計されたスキメティク回路上のクリティカルパスをアンカーリングすることができる（Ｓ２１０）。着色ドローイング法に従いクリティカルパスをアンカーリングするため、クリティカルパスに対応する多角形の着色したレイアウト（ｃｏｌｏｒｅｄ  ｌａｙｏｕｔ）を予め（ｐｒｅ）設計できる。着色ドローイング法を利用する場合、配置及び配線とカラーリングが同時に行われるため、クリティカルパスに対応する多角形の着色したレイアウトを予め設計することによって、クリティカルパスに対応する多角形のカラーを残りの多角形より先に割り当てることができる。
【００４５】
次いで、設計されたスキメティク回路上の残りの構成に対応する多角形の着色したレイアウトを設計できる（Ｓ２２０）。例えば、レイアウト設計者は設計されたスキメティク回路上の残りの構成に対応する多角形のカラーをランダム（ｒａｎｄｏｍ）にまたは予め定められた規則に従い割り当てることができる。
【００４６】
図３は、図２のクリティカルパスのアンカーリング段階を詳細に説明するためのフローチャートである。
【００４７】
図３を参照すると、先ずカラー次元でのクリティカルパスを分析する（Ｓ２１１）。この際、クリティカルパスに関する情報を利用して設計されたスキメティク回路からクリティカルパスを検出（または検索）できる。次いで、クリティカルパスに同じカラーを割り当てることができる（Ｓ２１２）。具体的には、第１パスに対応する第１多角形と第２パスに対応する第２多角形に一つのカラーを割り当てることができる。同時に第１多角形と第２多角形の配置及び配線が行われうる。
【００４８】
図４は、図２のクリティカルパスのアンカーリング段階の応用例を詳細に説明するためのフローチャートである。説明の便宜上、図３との差異点を中心に説明する。
【００４９】
図４を参照すると、先ず、カラー次元でのクリティカルパスを分析する（Ｓ２２１）。次いで、偶数の工程バリエーション（ｐｒｏｃｅｓｓ  ｖａｒｉａｔｉｏｎ）を生成できる（Ｓ２２２）。具体的には、偶数の工程バリエーションを生成するとは、クリティカルパスの第１パスと第２パスを各々偶数個のパーツに分割（ｓｐｌｉｔ）またはダイシング（ｄｉｃｉｎｇ）し、偶数のマスクレイアウトによってパターニングするようにすることである。次いで、第１パスに対応する第１多角形と第２パスに対応する第２多角形のカラー比率をマッチングさせることができる（Ｓ２２３）。例えば、第１多角形と第２多角形のカラー比率を平均化（ａｖｅｒａｇｉｎｇ）することができる。同時に第１多角形と第２多角形の配置及び配線が行われうる。
【００５０】
図５は、本発明の他の実施形態によるダブルパターニングのレイアウト設計方法を説明するためのフローチャートである。説明の便宜上、レイアウト設計段階での差異点を中心に説明する。
【００５１】
図５を参照すると、本発明の他の実施形態によるダブルパターニングのレイアウト設計方法においてレイアウト設計段階はカラーレスドローイング（ｃｏｌｏｒｌｅｓｓ  ｄｒａｗｉｎｇ）法により行われる。カラーレスドローイング法とは、配置及び配線（Ｐｌａｃｅｍｅｎｔ  ＆  Ｒｏｕｔｉｎｇ）を行い、一つの（ｓｉｎｇｌｅ）マスクレイアウトを設計した後、設計された一つのマスクレイアウトに対するカラーリング（Ｃｏｌｏｒｉｎｇ）を行い、複数のマスクレイアウトに分離することをいう。この場合、デザインルールが相対的に大きいため、レイアウト結果にオーバーヘッド（ｏｖｅｒｈｅａｄ）が生じうるが、設計が容易であるため、ＴＡＴ(Turn-around time)が減少しうる。このような方法は自動分解（Ａｕｔｏｍａｔｅｄ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）と呼ばれることもある。
【００５２】
先ず、設計されたスキメティク回路に対応するカラーレスレイアウトを設計する（Ｓ３１０）。例えば、レイアウトの設計者は、設計されたスキメティク回路上の各構成に対応する多角形をランダム（ｒａｎｄｏｍ）にまたは予め定められた規則に従い設計できる。この際、設計されたカラーレスレイアウトにはカラーが割り当てられていない。すなわち、カラーレスレイアウトは分離していない一つの（ｓｉｎｇｌｅ）マスクレイアウトとして設計される。
【００５３】
次いで、設計されたスキメティク回路上のクリティカルパスをアンカーリングすることができる（Ｓ３２０）。カラーレスドローイング法に従いクリティカルパスをアンカーリングするため、設計されたカラーレスレイアウト上のクリティカルパスに対応する多角形を予めカラーリングできる。カラーレスドローイング法を利用する場合、配置及び配線とカラーリングが順次に行われるため、クリティカルパスに対応する多角形を予めカラーリングすることによってクリティカルパスに対応する多角形のカラーを残りの多角形より先に割り当てることができる。
【００５４】
次いで、設計されたカラーレスレイアウト上の残りの多角形をカラーリングすることができる（Ｓ３３０）。残りの多角形に対するカラーリングは前述したＥＤＡツールにより、自動で（またはソフトウェア的に）行われる。残りの多角形に対するカラーリングはランダムにまたは予め定められたアルゴリズムに従い行われる。
【００５５】
本発明の他の実施形態によるダブルパターニングのレイアウト設計方法におけるレイアウト設計段階のクリティカルパスのアンカーリング段階も、前述した図３ないし図４のクリティカルパスのアンカーリング段階と実質的に類似に行われうる。
【００５６】
図６ａないし図６ｃは、ダブルパターニングの際、隣接パターンのシフト（またはミス−アライン）によるキャパシタンスの変化を説明するための図である。
【００５７】
第１パターン１１と第２パターン１２は互いに異なるマスクレイアウトによって形成された隣接パターンでありうる。例えば、第１パターン１１は第１マスクレイアウトによって形成され、第２パターン１２は第２マスクレイアウトによって形成されうる。ダブルパターニングのレイアウト上で、第１パターン１１に対応する多角形と第２パターン１２に対応する多角形には互いに異なるカラーが割り当てられる。ダブルパターニング技法により、第１パターン１１と第２パターン１２は一つの層に対して順次的なリソグラフィー工程により形成されうる。第１パターン１１と第２パターン１２は金属層またはシリコン層をパターニングして形成されうるが、これに限定されるものではない。
【００５８】
好ましくは、第２パターン１２は第２マスクレイアウトによって設計された位置に形成されなければならない。しかし、工程バリエーション（ｐｒｏｃｅｓｓ  ｖａｒｉａｔｉｏｎ）によって第２パターン１２は第２マスクレイアウトによって設計された位置からシフトされうる。第２パターン１２は第１方向（例えば、図６ａないし図６ｃの左右方向）及び／または第２方向（例えば、図６ａないし図６ｃの上下方向）にシフトされうる。そして、第２パターン１２のシフトは第１パターン１１と第２パターン１２との間の寄生キャパシタンスを変化させる。
【００５９】
図６ａに示すように、第１パターン１１と第２パターン１２との間隔が設計上の間隔ｄを維持する場合、第１パターン１１に影響を及ぼす寄生キャパシタンスはＣ１でありうる。そして、図６ｂに示すように、第２パターン１２が左側にシフトされ、第１パターン１１と第２パターン１２との間隔がｄ−Δｘだけ近くなった場合、第１パターン１１に影響を及ぼす寄生キャパシタンスはＣ２でありうる。これと異なり、図６ｃに示すように、第２パターン１２が右側にシフトされ、第１パターン１１と第２パターン１２との間隔がｄ＋Δｘだけ遠くなった場合、第１パターン１１に影響を及ぼす寄生キャパシタンスはＣ３でありうる。このように、第１パターン１１に影響を及ぼす寄生キャパシタンスは、図６ｂのＣ２の場合、ワースト(worst)条件として作用し、図６ｃのＣ３の場合、ベスト条件として作用する。
【００６０】
一方、キャパシタンスの変化は対応する回路のパフォーマンスを変化させる（例えば、ＡＣミスマッチ）。前述したように、ダブルパターニングのレイアウト上で隣接パターンに互いに異なるカラーが割り当てられるとき、このようなキャパシタンスの変化はグローバル／ローカルに独立的に現れる。特に、ダブルパターニングのレイアウト上でクリティカルパスに互いに異なるカラーが割り当てられる場合は、ＡＣミスマッチがより大きく生じうる。
【００６１】
図７ａは、同じカラーを有する隣接パターンに工程バリエーションが発生する場合のスキュー（ｓｋｅｗ）をモデリングした図であり、図７ｂは、図７ａの隣接パターンのＲＣバリエーション（ＲＣ  ｖａｒｉａｔｉｏｎ）をまとめた表である。
【００６２】
隣接パターン（２１、２２）が同じカラーを有するとは、隣接パターン（２１、２２）が同じマスクレイアウトによってパターニングされたことを示す。
【００６３】
図７ａを参照すると、同じカラーを有する隣接パターン（２１、２２）は工程バリエーションによって同じ方向にシフトされる。例えば、パターンＡ２１の抵抗（ｒｅｓｉｓｔａｎｃｅ）が減少し、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）が増加すると、パターンＢ２２も同様に抵抗が減少してキャパシタンスが増加する。また、パターンＡ２１の抵抗が増加し、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）が減少すると、パターンＢ２２も同様に抵抗が増加してキャパシタンスが減少する。図７ａに示す第１ないし第３ケース（ＣＡＳＥ  １〜３）のように、パターンＡ２１及びパターンＢ２２はすべて左側にシフトされ、設計通りに位置するか、または右側にシフトされうる。しかし、図７ｂに示すように、パターンＡ２１のＲＣバリエーションがベスト条件であるとき、パターンＢ２２のＲＣバリエーションもベスト条件であり、パターンＡ２１のＲＣバリエーションがノミナル条件であるとき、パターンＢ２２のＲＣバリエーションもノミナル条件であり、パターンＡ２１のＲＣバリエーションがワースト条件であるとき、パターンＢ２２のＲＣバリエーションもワースト条件になる。すなわち、パターンＡ２１とパターンＢ２２のＲＣバリエーションは同じ方向性を有して変化するため、工程バリエーションが発生しても隣接パターン（２１、２２）のタイミングスキュー（ｔｉｍｉｎｇ  ｓｋｅｗ）は変化しなくなる。
【００６４】
図８Ａは、互いに異なるカラーを有する隣接パターンに工程バリエーションが発生する場合のスキューをモデリングした図であり、図８Ｂは、図８Ａの隣接パターンのＲＣバリエーションをまとめた表である。
【００６５】
隣接パターン（３１、３２）が互いに異なるカラーを有するとは、隣接パターン（３１、３２）が互いに異なるマスクレイアウトによってパターニングされたことを示す。
【００６６】
図８Ａを参照すると、互いに異なるカラーを有する隣接パターン（３１、３２）は工程バリエーションによって独立的な方向にシフトされる。例えば、パターンＡ３１とパターンＢ３２は同じ方向にシフトされたり、互いに異なる方向にシフトされうる。または、パターンＡ３１とパターンＢ３２のうちいずれか一つのパターンのみがシフトされる場合もある。図８Ａに示す第１ケース（ＣＡＳＥ  １）のように、パターンＡ３１は左側にシフトされ、パターンＢ３２は右側にシフトされうる。または、第２ケース（ＣＡＳＥ  ２）のように、パターンＡ３１及びパターンＢ３２は設計通りに位置できる。または、第３ケース（ＣＡＳＥ  ３）のように、パターンＢ３２のみが右側にシフトされたり、第４ケース（ＣＡＳＥ  ４）のように、パターンＢ３２のみが左側にシフトされうる。そして、図８Ｂに示すように、パターンＡ３１とパターンＢ３２のＲＣバリエーションは独立的に変化するため、パターンＡ３１のＲＣバリエーションがベスト条件でありパターンＢ３２のＲＣバリエーションがワースト条件である場合は、隣接パターン（３１、３２）のタイミングスキューが大きく増加する。
【００６７】
前述した本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法によれば、レイアウト設計段階でクリティカルパスに対応する多角形に同じカラーを割り当てることによって、クリティカルパスのＲＣバリエーションの方向性を同一にするため、ダブルパターニングによるミスマッチを減少させることができる。または、レイアウト設計段階でクリティカルパスに対応する多角形のカラー比率をマッチングさせることによって、クリティカルパスのＲＣバリエーションの方向性をマッチングさせるため、ダブルパターニングによるミスマッチを減少させることができる。
【００６８】
図９は、スキメティク回路上のクリティカルパスを説明するための図であり、図１０ａは、本発明の一実施形態によるダブルパターニングのレイアウト設計方法が適用されたレイアウトを説明するための図であり、図１０ｂは、本発明の他の実施形態によるダブルパターニングのレイアウト設計方法が適用されたレイアウトを説明するための図である。
【００６９】
図９を参照すると、スキメティク回路４０は複数のマクロ（またはコア）ブロック（４１、４２）を含み、構成されうる。第１マクロブロック４１には第１パスが連結され、第２マクロブロックには第２パスが連結されうる。例えば、第１パスを介して第１マクロブロックにクロック信号ＣＫが入力され、第２パスを介して第２マクロブロックにデータ信号Ｄａｔａが入力されうる。図９のクロック信号ＣＫラインとデータ信号Ｄａｔａラインをタイミングにクリティカルなクリティカルパス（ＣＰ１、ＣＰ２）であると仮定して説明する。
【００７０】
図１０ａを参照すると、本発明の一実施形態によるダブルパターニングのレイアウト設計方法を適用した結果、第１パスＣＰ１の多角形と第２パスＣＰ２の多角形には同じカラーが予め割り当てられる。
【００７１】
図１０ｂを参照すると、本発明の他の実施形態によるダブルパターニングのレイアウト設計方法を適用した結果、第１パスＣＰ１の多角形と第２パスＣＰ２の多角形には互いに異なる４個のカラーが予め割り当てられる。そして、第１パスＣＰ１と第２パスＣＰ２のＲＣバリエーションが類似するように、第１パスＣＰ１の多角形と第２パスＣＰ２の多角形のカラー比率がマッチングされうる。
【００７２】
以上で説明したダブルパターニングのレイアウト設計方法は、メモリセル領域（例えば、ＳＲＡＭ、ＤＲＡＭ、Ｆｌａｓｈ  Ｍｅｍｏｒｙなどのメモリ装置のメモリセル領域）、メモリセル領域とカップリングされる論理ブロックまたはトランジスタ（例えば、ｆｉｎ−ＦＥＴ）を含むＩＣ装置などの設計に多様に適用されうる。
【００７３】
図１１は、本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法が適用された例示的なシステムオンチップのブロック図である。
【００７４】
図１１を参照すると、システムオンチップ４００はコア装置（４１０、ＣＯＲＥ）、メモリ装置（４２０、ＭＥＭ）、ディスプレイコントローラ（４３０、ＤＩＳＰＬＡＹ  ＣＯＮＴＲＯＬＬＥＲ）、マルチメディア装置（４４０、ＭＵＬＴＩＭＥＤＩＡ）、周辺装置（４５０、ＰＥＲＩＰＨＥＲＡＬ）、インターフェース装置（４６０、ＩＮＴＥＲＦＡＣＥ）、データバス４７０を含み構成されうる。
【００７５】
コア装置４１０、メモリ装置４２０、ディスプレイコントローラ４３０、マルチメディア装置４４０、周辺装置４５０、インターフェース装置４６０はデータバス４７０により結合される。データバス４７０はデータが移動する通路（ｐａｔｈ）に該当する。
【００７６】
コア装置４１０は一つのプロセッサコア（ｓｉｎｇｌｅ−ｃｏｒｅ）を含んだり、複数のプロセッサコア（ｍｕｌｔｉ−ｃｏｒｅ）を含み、データを処理できる。例えば、コア装置４１０はデュアルコア（ｄｕａｌ−ｃｏｒｅ）、クアッドコア（ｑｕａｄ−ｃｏｒｅ）、ヘキサコア（ｈｅｘａ−ｃｏｒｅ）などのマルチコア（ｍｕｌｔｉ−ｃｏｒｅ）を含みうる。
【００７７】
メモリ装置４２０はデータを保存するように構成されうる。メモリ装置４２０はＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｔａｔｉｃ  ＤＲＡＭ）、ＳＤＲ  ＳＤＲＡＭ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような一つ以上の揮発性メモリ装置及び／またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）のような一つ以上の不揮発性メモリ装置を含みうる。
【００７８】
ディスプレイコントローラ４３０は、ディスプレイ装置を制御し、ディスプレイ装置が画像または映像をディスプレイするようにすることができる。
【００７９】
マルチメディア装置４４０は、２次元／３次元グラフィックエンジン、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、コーデックエンジンなどを含み、マルチメディア演算を処理できる。
【００８０】
周辺装置４５０は、直列通信装置、メモリ管理装置、オーディオ処理装置などを装置を含みうる。
【００８１】
インターフェース装置４６０は、通信ネットワークにデータを伝送したり通信ネットワークからデータを受信する機能を行うことができる。
【００８２】
本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法は、コア装置４１０、メモリ装置４２０、ディスプレイコントローラ４３０、マルチメディア装置４４０などの設計に多様に適用されうる。または、本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法は、全体的なシステムオンチップ４００の設計に適用されることもある。
【００８３】
図１２は、本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法が提供される例示的なコンピュータシステムのブロック図である。
【００８４】
図１２を参照すると、コンピュータシステム１０００は、中央処理装置（１１００、ＣＰＵ）、入出力装置（１２００、Ｉ／Ｏ）、インターフェース装置（１３００、ＩＮＴＥＲＦＡＣＥ）、ＲＡＭ（１４００）、ＲＯＭ（１５００）、ストレージ装置（１６００、ＳＴＯＲＡＧＥ）、データバス（１７００、ＤＡＴＡ  ＢＵＳ）を含み、構成されうる。
【００８５】
中央処理装置１１００、入出力装置１２００、インターフェース装置１３００、ＲＡＭ（１４００）、ＲＯＭ１５００、ストレージ装置１６００はデータバス１７００により結合されうる。データバス１７００はデータが移動する通路（ｐａｔｈ）に該当する。
【００８６】
中央処理装置１１００は、制御装置、演算装置などを含み、プログラムを実行してデータを処理できる。中央処理装置１１００は内部または外部に位置するキャッシュメモリを含みうる。中央処理装置１１００は、本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法のうち少なくとも一部を行うプログラムを実行することができる。
【００８７】
入出力装置１２００はマウス、キーボードなどを含み、データの入力を受ける少なくとも一つの入力装置と、モニタ、スピーカ、プリンタなどを含み、データを出力できる少なくとも一つの出力装置を含みうる。
【００８８】
インターフェース装置１３００は、通信ネットワークにデータを送信したり、通信ネットワークからデータを受信する機能を行うことができる。インターフェース装置１３００は有線または無線形態でありうる。例えば、インターフェース装置１３００はアンテナまたは有無線トランシーバなどを含みうる。
【００８９】
ＲＡＭ１４００とＲＯＭ１５００は、中央処理装置１１００とデータを送受信し、プログラム実行に必要なデータ及び／または命令などを保存できる。
【００９０】
ストレージ装置１６００は、フロッピー（登録商標）ディスク、ハードディスク、ＣＤ−ＲＯＭ、ＤＶＤなどの非揮発性保存装置を含み、データ及び／または命令などを保存できる。本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法のうち少なくとも一部を行うプログラムがストレージ装置１６００に保存されうる。
【００９１】
本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法段階は、プロセッサによって実行されるハードウェアモジュール、ソフトウェアモジュール、またはその２個の結合により直接実現されうる。ソフトウェアモジュールはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱型ディスク、ＣＤ−ＲＯＭ、または本発明の技術分野でよく知られている任意の形態のコンピュータ読み取り可能な記録媒体に常駐することもできる。
【００９２】
本発明のいくつかの実施形態によるダブルパターニングのレイアウト設計方法において、回路設計段階とレイアウト設計段階は一体化した一つのソフトウェアモジュールで実現されたり、互いに異なるソフトウェアモジュールで実現されうる。回路設計モジュールは回路設計者からクリティカルパスに関する情報を入力されたり、予め定められたアルゴリズムによりスキメティク回路上のクリティカルパスを定義できる。レイアウト設計モジュールは設計されたスキメティク回路とクリティカルパス情報をデータの形態で入力され、設計されたダブルパターニングのレイアウトをデータの形態で出力できる。レイアウト設計モジュールはクリティカルパスをアンカーリングしたり、カラーレスレイアウトに対するカラーリングを行うことができる。または、レイアウト設計段階のクリティカルパスのアンカーリング段階が別途のソフトウェアモジュールで実現され、一部のみ完成された着色したレイアウトのデータまたは一部のみカラーリングしたカラーレスレイアウトのデータを出力できる。
【００９３】
例示的な記録媒体はプロセッサに接続され、そのプロセッサは記録媒体から情報を読み出すことができ、記録媒体に情報を書き込むことができる。他の方法で、記録媒体はプロセッサと一体型でありうる。プロセッサ及び記録媒体は注文型集積回路（ＡＳＩＣ）内に常駐することもできる。ＡＳＩＣはユーザ端末機内に常駐することもできる。他の方法で、プロセッサ及び記録媒体はユーザ端末機内に個別構成要素として常駐することもできる。
【００９４】
以上添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【００９５】
Ｓ１１０    回路設計段階
Ｓ１２０    レイアウト設計段階
Ｓ１３０    検証段階
【図１】
2015007979.tif 000003
【図２】
2015007979.tif 000004
【図３】
2015007979.tif 000005
【図４】
2015007979.tif 000006
【図５】
2015007979.tif 000007
【図６ａ】
2015007979.tif 000008
【図６ｂ】
2015007979.tif 000009
【図６ｃ】
2015007979.tif 000010
【図７ａ】
2015007979.tif 000011
【図７ｂ】
2015007979.tif 000012
【図８Ａ】
2015007979.tif 000013
【図８Ｂ】
2015007979.tif 000014
【図９】
2015007979.tif 000015
【図１０ａ】
2015007979.tif 000016
【図１０ｂ】
2015007979.tif 000017
【図１１】
2015007979.tif 000018
【図１２】
2015007979.tif 000019