(57)【要約】【課題】より簡易な構成でスイッチング速度を高めることが可能な炭化珪素半導体装置を提供する。【解決手段】  炭化珪素半導体装置（１）は、ゲート絶縁膜上に配置されたゲート電極（３０）と、ゲートパッド（５９）とを備える。ゲート電極（３０）は、平面視において、ゲートパッド（５９）の外部からゲートパッド（５９）の周縁部に向けて延在するとともに、ゲートパッド（５９）の周縁部においてゲートパッド（５９）と重なる第１の櫛歯状電極部（３６）を含む。ｐ+領域（１７ａ）は、平面視においてゲートパッド（５９）と重なる中央部（２５）と、中央部（２５）からゲートパッド（５９）の外側に向けて延在するとともに、ゲート電極（３０）の第１の櫛歯状電極部（３６）に対して間隔を隔てて対向するように配置された周辺部（２６）とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素層を備え、
前記炭化珪素層は、
導電型としてｎ型を有し、前記炭化珪素層の前記第１の主面を規定する第１の領域と、
前記第１の領域に配置され、導電型としてｐ型を有する第２の領域と、
前記第２の領域に配置され、導電型として前記ｐ型を有し、前記第２の領域の不純物濃度よりも高い不純物濃度を有する第３の領域とを含み、
前記炭化珪素半導体装置は、
前記炭化珪素層の前記第２の領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように配置され、前記ゲート電極を露出させる第１のコンタクトホールが設けられた層間絶縁膜と、
前記層間絶縁膜の上に配置されて、前記第１のコンタクトホールを通じて前記ゲート電極と電気的に接続されたゲートパッドとをさらに備え、
前記ゲート電極は、
平面視において、前記ゲートパッドの外部から前記ゲートパッドの周縁部に向けて延在するとともに、前記ゲートパッドの前記周縁部において前記ゲートパッドと重なる第１の櫛歯状電極部を含み、
前記第３の領域は、
前記平面視において前記ゲートパッドと重なる中央部と、
前記中央部から前記ゲートパッドの外側に向けて延在するとともに、前記ゲート電極の前記第１の櫛歯状電極部に対して間隔を隔てて対向するように配置された第１の周辺部とを含む、炭化珪素半導体装置。
【請求項２】
前記炭化珪素半導体装置は、
前記平面視において前記第２の領域と重なるように配置され、前記ゲート電極を囲むとともに前記ゲートパッドに電気的に接続されるゲートランナをさらに備え、
前記ゲート電極は、
前記平面視において、前記ゲートランナよりも内側から前記ゲートランナに向けて延在するとともに前記ゲートランナと重なる第２の櫛歯状電極部をさらに含み、
前記層間絶縁膜には、前記ゲート電極の前記第２の櫛歯状電極部を前記ゲートランナに電気的に接続するための第２のコンタクトホールが設けられ、
前記第３の領域は、
前記ゲートランナの内周側に向けて延在するとともに、前記ゲート電極の前記第２の櫛歯状電極部に対して間隔を隔てて対向するように配置された第２の周辺部をさらに含む、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第３の領域の前記不純物濃度は、
５×１０18ｃｍ-3以上、２×１０20ｃｍ-3以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート絶縁膜は、熱酸化膜である、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第２の領域に配置され、導電型としてｎ型を有する第４の領域と、
前記第２の領域に配置され、導電型としてｐ型を有する第５の領域と、
前記第３の領域とオーミック接合されるオーミック電極と、
前記オーミック電極、前記第４の領域および前記第５の領域に電気的に接続されるソースパッドとをさらに備える、請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置に関し、特にゲート絶縁膜およびゲート電極を有する炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べて大きなバンドギャップを有する半導体であり、いわゆるワイドバンドギャップ半導体である。半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。さらに、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
たとえば、国際公開第２０１０／０９８２９４号（特許文献１）は、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）のセルを含む炭化珪素半導体装置を開示する。炭化珪素半導体装置は、炭化珪素半導体基板と、炭化珪素半導体基板の主面上に配設された第１導電型のドリフト層と、ドリフト層の上面より前記ドリフト層の内部にまで配設された第２導電型のウェル層とを備える。炭化珪素半導体装置は、さらに、第２導電型の半導体層を備える。この半導体層は、ウェル層の上面上あるいはウェル層の上層部に形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１０／０９８２９４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
国際公開第２０１０／０９８２９４号によれば、ＭＯＳＦＥＴセルがオン状態からオフ状態へと切換わった直後に、ｎ型ドレイン層と、ｐ型ウェル層との間に存在する寄生容量を介して、変位電流がｐ型ウェル層に流れ込む。この変位電流により、ＭＯＳＦＥＴのドレインとソースとの間に、電圧降下が生じる。
【０００６】
ｐ型ウェル層の不純物濃度が低い場合、電圧降下が大きくなる。一方、ＭＯＳＦＥＴセルのオフ状態にはゲート電極の電圧は０Ｖに近い。このため、ｐ型ウェル層とゲート電極との間の電圧差が大きくなる。したがってゲート絶縁膜に大きな電圧が加わりやすい。この結果、ゲート絶縁膜の絶縁性が低下する可能性がある。
【０００７】
国際公開第２０１０／０９８２９４号によれば、炭化珪素半導体基板の主面のうち、ゲートパッドの直下に位置する領域にはゲート酸化膜が配置されていない。しかしながら、このような構造を実現するためには、炭化珪素半導体基板の主面の全体にゲート酸化膜を形成して、続けて、ゲート酸化膜の一部を除去しなければならない。したがって、製造工程の数が増加する。
【０００８】
本発明の目的は、より簡易な構成でスイッチング速度を高めることが可能な炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明のある局面に係る炭化珪素半導体装置は、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素層を備える。炭化珪素層は、導電型としてｎ型を有し、炭化珪素層の前記第１の主面を規定する第１の領域と、第１の領域に配置され、導電型としてｐ型を有する第２の領域と、第２の領域に配置され、導電型としてｐ型を有し、第２の領域の不純物濃度よりも高い不純物濃度を有する第３の領域とを含む。炭化珪素半導体装置は、炭化珪素層の第２の領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ゲート絶縁膜および前記ゲート電極を覆うように配置され、ゲート電極を露出させるコンタクトホールが設けられた層間絶縁膜と、層間絶縁膜の上に配置されて、コンタクトホールを通じてゲート電極と電気的に接続されたゲートパッドとをさらに備える。ゲート電極は、平面視において、ゲートパッドの外部からゲートパッドの周縁部に向けて延在するとともに、ゲートパッドの周縁部においてゲートパッドと重なる櫛歯状電極部を含む。第３の領域は、平面視においてゲートパッドと重なる中央部と、中央部からゲートパッドの外側に向けて延在するとともに、ゲート電極の櫛歯状電極部に対して間隔を隔てて対向するように配置された周辺部とを含む。
【発明の効果】
【００１０】
本発明によれば、より簡易な構成でスイッチング速度を高めることが可能な炭化珪素半導体装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施形態に係る炭化珪素半導体装置の平面図である。
【図２】図１に示したゲートパッドおよびその周辺の構造を模式的に示した平面図である。
【図３】図１に示した炭化珪素半導体装置１の領域２の部分拡大図である。
【図４】図３のＩＶ−ＩＶ線に沿った炭化珪素半導体装置１の一部断面図である。
【図５】図３のＶ−Ｖ線に沿った炭化珪素半導体装置１の一部断面図である。
【図６】図３のＶＩ−ＶＩ線に沿った炭化珪素半導体装置１の一部断面図である。
【図７】図１に示した炭化珪素半導体装置１の領域３の部分拡大図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿った炭化珪素半導体装置１の一部断面図である。
【図９】図７のＩＸ−ＩＸ線に沿った炭化珪素半導体装置１の一部断面図である。
【図１０】本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第１工程を概略的に示す一部断面図である。
【図１１】本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第２工程を概略的に示す一部断面図である。
【図１２】本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第３工程を概略的に示す一部断面図である。
【図１３】本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第４工程を概略的に示す一部断面図である。
【図１４】本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第５工程を概略的に示す一部断面図である。
【図１５】図２に示したｐ＋領域１７ａの他の平面形状の例を示した図である。
【図１６】図２に示したｐ＋領域１７ａのさらに他の平面形状の例を示した図である。
【発明を実施するための形態】
【００１２】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１３】
（１）本発明の実施の形態に係る炭化珪素半導体装置（１）は、第１の主面（１０ａ）と、第１の主面（１０ａ）に対して反対側に位置する第２の主面（１０ｂ）とを有する炭化珪素層（１０）を備える。炭化珪素層（１０）は、導電型としてｎ型を有し、炭化珪素層（１０）の第１の主面（１０ａ）を規定する第１の領域（１１）と、第１の領域（１１）に配置され、導電型としてｐ型を有する第２の領域（１２）と、第２の領域（１２）に配置され、導電型としてｐ型を有し、第２の領域（１２）の不純物濃度よりも高い不純物濃度を有する第３の領域（１７ａ）とを含む。炭化珪素半導体装置（１）は、炭化珪素層（１０）の第２の領域（１２）上に配置されたゲート絶縁膜（２１）と、ゲート絶縁膜（２１）上に配置されたゲート電極（３０）と、ゲート絶縁膜（２１）およびゲート電極（３０）を覆うように配置され、ゲート電極（３０）を露出させる第１のコンタクトホール（３３）が設けられた層間絶縁膜（２９）と、層間絶縁膜（２９）の上に配置されて、第１のコンタクトホール（３３）を通じてゲート電極（３０）と電気的に接続されたゲートパッド（５９）とをさらに備える。ゲート電極（３０）は、平面視において、ゲートパッド（５９）の外部からゲートパッド（５９）の周縁部に向けて延在するとともに、ゲートパッド（５９）の周縁部においてゲートパッド（５９）と重なる第１の櫛歯状電極部（３６）を含む。第３の領域（１７ａ）は、平面視においてゲートパッド（５９）と重なる中央部（２５）と、中央部（２５）からゲートパッド（５９）の外側に向けて延在するとともに、ゲート電極（３０）の第１の櫛歯状電極部（３６）に対して間隔を隔てて対向するように配置された第１の周辺部（２６）とを含む。
【００１４】
この構成によれば、高い不純物濃度を有するｐ型領域（第３の領域）がゲートパッドの下方に配置される。ｐ型領域に広がった空乏層を縮小するためには、その空乏層に正孔を注入する必要がある。ゲートパッドは比較的大きな面積を有する。このため、ゲートパッドの下方に配置されたｐ型領域（第２の領域の一部分）の不純物濃度が低い場合、その領域に生じた空乏層を縮小するのに、ある程度の時間を要する。上記構成によれば高い不純物濃度を有するｐ型領域がゲートパッドの下方に配置される。これにより、第２の領域に広がる空乏層（特に、ゲートパッドの下方に広がる空乏層）を速やかに縮小することができる。したがって、炭化珪素半導体装置のスイッチング速度を高めることができる。
【００１５】
さらに、上記構成によれば、平面視において、ゲート電極と、第３の領域とが重ならない。第２の領域上にはゲート絶縁膜が配置される。したがって第３の領域にもゲート絶縁膜が配置される。高い不純物濃度を有するｐ型領域の上にゲート絶縁膜およびゲート電極が積層された場合、そのゲート絶縁膜にリーク電流が生じる可能性がある。ゲート電極と第３の領域とが重ならないようにゲート電極と第３の領域とを配置することで、構造が複雑になるのを回避しながらリーク電流が生じる可能性を低減することができる。
【００１６】
（２）好ましくは、炭化珪素半導体装置（１）は、平面視において第２の領域（１２）と重なるように配置され、ゲート電極（３０）を囲むとともにゲートパッド（５９）に電気的に接続されるゲートランナ（５０）をさらに備える。ゲート電極（３０）は、平面視において、ゲートランナ（５０）よりも内側からゲートランナ（５０）に向けて延在するとともにゲートランナ（５０）と重なる第２の櫛歯状電極部（３７）をさらに含む。層間絶縁膜（２９）には、ゲート電極（３０）の第２の櫛歯状電極部（３７）をゲートランナ（５０）に電気的に接続するための第２のコンタクトホール（３３ａ）が設けられる。第３の領域（１７ａ）は、ゲートランナ（５０）の内周側に向けて延在するとともに、ゲート電極（３０）の第２の櫛歯状電極部（３７）に対して間隔を隔てて対向するように配置された第２の周辺部（２７）をさらに含む。
【００１７】
この構成によれば、第３の領域は、ゲートランナに接続されるゲート電極の部分とも重ならない。したがって、構造が複雑になるのを回避しながらリーク電流が生じる可能性を低減することができる。さらに、第３の領域を、ゲートパッドの下方だけでなく、ゲートランナの下方にも配置することにより、第２の領域に広がる空乏層に対してより広い範囲から正孔を注入することができる。これにより第２の領域に広がる空乏層をより速やかに縮小することができる。したがって、炭化珪素半導体装置のスイッチング速度を高めることができる。
【００１８】
（３）好ましくは、第３の領域（１７ａ）の不純物濃度は、５×１０18ｃｍ-3以上、２×１０20ｃｍ-3以下である。
【００１９】
この構成によれば、十分に高い不純物濃度（十分に低い電気抵抗値）を有するｐ型領域を形成することができる。これにより、より多くの正孔を空乏層に注入することができる。
【００２０】
（４）好ましくは、ゲート絶縁膜（２１）は、熱酸化膜である。
この構成によれば、より一般的な製法に従って、ゲート絶縁膜を作成することができる。さらに、ゲートパッドの下のゲート絶縁膜に起因してリーク電流が生じる可能性を低減できる。ゲートパッドの下方にゲート絶縁膜が存在しない構造は、複雑になりやすい。また、より多くの製造工程が必要になる。上記の構成によれば、簡素な構成を実現することができる。
【００２１】
（５）好ましくは、炭化珪素半導体装置（１）は、第２の領域（１２）に配置され、導電型としてｎ型を有する第４の領域（１３）と、第２の領域（１２）に配置され、導電型としてｐ型を有する第５の領域（１７）と、第３の領域（１７ａ）とオーミック接合されるオーミック電極（３１ａ）と、オーミック電極（３１ａ）、第４の領域（１３）および第５の領域（１７）に電気的に接続されるソースパッド（５１）とをさらに備える。
【００２２】
この構成によれば、第３の領域とソースパッドの間の電気抵抗値を十分に低くすることができる。
【００２３】
[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２４】
この明細書において、「平面視」とは、炭化珪素層の主面に垂直な方向に沿って、炭化珪素層を見ることを意味する。
【００２５】
図１は、本発明に係る実施形態に係る炭化珪素半導体装置の平面図である。図１を参照して、本発明の実施の形態に係る炭化珪素半導体装置１は、素子領域ＣＬと、終端領域ＴＭとを有する。素子領域ＣＬは、複数のトランジスタ素子を含む。この実施の形態では、トランジスタ素子は、ゲート絶縁膜およびゲート電極を含む素子であり、好ましくはＭＯＳＦＥＴである。終端領域ＴＭは、素子領域ＣＬを囲むように配置される。
【００２６】
素子領域ＣＬは、ゲートパッド５９と、ゲートランナ５０と、ソースパッド５１とを有する。ゲートパッド５９の直下には、導電型としてｐ型を有するボディ領域１２が配置されている。
【００２７】
ゲートランナ５０は、ソースパッド５１の外側に配置されるとともにゲートパッド５９に接続される。平面視においてゲートランナ５０は、ボディ領域１２と重なるように配置される。ソースパッド５１は、ゲートパッド５９およびゲートランナ５０の両方から分離される。
【００２８】
領域２は、ゲートパッド５９の周縁部を含む領域である。領域３は、ゲートランナ５０および終端領域ＴＭを横断する領域である。本実施の形態に係る炭化珪素半導体装置１に関して、代表的に、領域２および領域３で示す部分の構成を以下に詳細に説明する。
【００２９】
図２は、図１に示したゲートパッド５９およびその周辺の構造を模式的に示した平面図である。図２を参照して、ゲート電極３０は、櫛歯状の部分を有する。櫛歯状の部分はゲートパッド５９およびゲートランナ５０に接続される。
【００３０】
具体的には、ゲート電極３０は、ゲートパッド５９に接続される複数の接続部３６を有する。複数の接続部３６は、ゲートパッド５９の外側からゲートパッド５９の周縁部に向けて延在する。
【００３１】
平面視において、コンタクトホール３３がゲートパッド５９の周縁部およびゲート電極３０の接続部３６に重なるように配置される。ゲートパッド５９が、コンタクトホール３３によって、ゲート電極３０の接続部３６に電気的に接続される。
【００３２】
図２で示される範囲の全体にわたり、ボディ領域１２が配置される。特に、ゲートパッド５９の下方にｐ＋領域１７ａが配置される。ｐ＋領域１７ａは、中央部２５と、複数の周辺部２６とを有する。中央部２５は、ゲートパッド５９の中央部の下方に位置する。この実施の形態において、ｐ＋領域１７ａの中央部２５は、隙間のない連続的な領域である。
【００３３】
複数の周辺部２６は、中央部２５からゲートパッド５９の外側に向かって延在する。複数の周辺部２６は、ゲート電極３０の櫛歯状電極部（接続部３６）に対して間隔を隔てて対向するように配置される。
【００３４】
図３は、図１に示した炭化珪素半導体装置１の領域２の部分拡大図である。図４は、図３のＩＶ−ＩＶ線に沿った炭化珪素半導体装置１の一部断面図である。図５は、図３のＶ−Ｖ線に沿った炭化珪素半導体装置１の一部断面図である。図６は、図３のＶＩ−ＶＩ線に沿った炭化珪素半導体装置１の一部断面図である。
【００３５】
図３から図６までを参照して、炭化珪素半導体装置１は、炭化珪素層１０を含む。炭化珪素層１０は、第１の主面１０ａおよび第２の主面１０ｂを有する。炭化珪素層１０は、単結晶基板１９と、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、ｐ＋領域１７，１７ａとを含む。
【００３６】
単結晶基板１９は、ｎ型の導電型を有する。単結晶基板１９は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。単結晶基板１９の一方の面は、炭化珪素層１０の第２の主面１０ｂを規定する。
【００３７】
ドリフト領域１１（第１の領域）は、単結晶基板１９の他方の面に設けられて、ｎ型の導電型を有する。ドリフト領域１１は、たとえばエピタキシャル成長によって形成された層である。ドリフト領域１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ドリフト領域１１の表面が炭化珪素層１０の第１の主面１０ａを規定する。
【００３８】
ボディ領域１２（第２の領域）は、ドリフト領域１１上に設けられる。ボディ領域１２は、ｎ型と異なるｐ型の導電型を有する。
【００３９】
ソース領域１３（第４の領域）は、ボディ領域１２に設けられる。ソース領域１３は、ｎ型の導電型を有する。ソース領域１３の不純物濃度は、ドリフト領域１１の不純物濃度よりも高い。１つの実施形態では、ドリフト領域１１の不純物濃度は７．５×１０15ｃｍ-3程度であり、ソース領域１３の不純物濃度は、たとえば１×１０20ｃｍ-3程度である。
【００４０】
ｐ＋領域１７，１７ａは、ボディ領域１２に設けられて、ｐ型の導電型を有する。ｐ＋領域１７ａ（第３の領域）は、ゲートパッド５９の下方に位置するボディ領域１２に設けられる。ｐ＋領域１７（第５の領域）は、トランジスタ素子（ＭＯＳＦＥＴ）を構成するボディ領域１２に設けられる。
【００４１】
ｐ＋領域１７，１７ａの不純物濃度は、ボディ領域１２の不純物濃度よりも高い。１つの実施形態では、ボディ領域１２の不純物濃度は、１×１０18ｃｍ-3程度である。ｐ＋領域１７ａの不純物濃度は、５×１０18ｃｍ-3程度以上、２×１０20ｃｍ-3程度以下であることが好ましい。なお、ｐ＋領域１７の不純物濃度の範囲は、ｐ＋領域１７ａの不純物濃度の範囲と同じであってもよく、異なっていてもよい。
【００４２】
ｐ＋領域１７ａの不純物濃度が５×１０18ｃｍ-3よりも小さい場合、ゲートパッド５９下のｐ型領域の電気抵抗値を十分に低下させることが難しくなる。一方、炭化珪素に対する固溶限界の観点から、ｐ型不純物の濃度を２×１０20ｃｍ-3以上に高めることは難しい。ｐ＋領域１７ａの不純物濃度が５×１０18ｃｍ-3程度以上、２×１０20ｃｍ-3程度以下であることにより、十分に高い不純物濃度（十分に低い電気抵抗値）を有するｐ型領域をゲートパッド５９の下方に形成することができる。
【００４３】
炭化珪素半導体装置１は、さらに、ゲート絶縁膜２１と、層間絶縁膜２９と、ゲート電極３０と、オーミック電極３１，３１ａと、ソースパッド５１と、ゲートパッド５９とを有する。
【００４４】
ゲート絶縁膜２１は、炭化珪素層１０の第１の主面１０ａ上に配置されて、第１の主面１０ａを覆う。この実施の形態では、ゲート絶縁膜２１は、熱酸化膜であり、具体的には二酸化珪素（ＳｉＯ2）からなる。
【００４５】
ゲート電極３０はゲート絶縁膜２１上に設けられる。ゲート電極３０は、隣り合う２つのトランジスタセルの一方のソース領域１３から他方のソース領域１３まで延在する。ゲート電極３０の下方、かつ、ソース領域１３とドリフト領域１１との間に位置するボディ領域１２の部分には、チャネル領域を形成することができる。ゲート電極３０に印加される電圧により、チャネル領域を通る電流を制御することができる。
【００４６】
層間絶縁膜２９は、ゲート絶縁膜２１上に設けられて、ゲート電極３０およびゲート絶縁膜２１を覆う。コンタクトホール３２（図４参照）は、層間絶縁膜２９およびゲート絶縁膜２１を貫通して、ソース領域１３およびｐ＋領域１７を露出させる。コンタクトホール３２ａ（図４参照）は、層間絶縁膜２９およびゲート絶縁膜２１を貫通して、ｐ＋領域１７ａを露出させる。コンタクトホール３３（図５および図６参照）は、層間絶縁膜２９を貫通して、ゲート電極３０を露出させる。
【００４７】
オーミック電極３１は、コンタクトホール３２に配置されて、ソース領域１３およびｐ＋領域１７にオーミック接合される。オーミック電極３１ａは、コンタクトホール３２ａに配置されて、ｐ＋領域１７ａにオーミック接合される。たとえばオーミック電極３１，３１ａは、ニッケルおよびシリコンを有する材料からなる。オーミック電極３１，３１ａは、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。オーミック電極３１ａにより、ソースパッド５１とｐ＋領域１７ａとの間の電気抵抗の値を下げることができる。
【００４８】
ソースパッド５１およびゲートパッド５９は、たとえばアルミニウムなどの導電性材料からなる電極である。ソースパッド５１は、オーミック電極３１，３１ａに電気的に接続される。ソースパッド５１によって、ソース領域１３、ｐ＋領域１７およびｐ＋領域１７ａが互いに電気的に接続される。ゲート電極３０との接触によって、ゲートパッド５９がゲート電極３０に電気的に接続される。
【００４９】
ドレイン電極４２は、炭化珪素層１０の第２の主面１０ｂ上に設けられる。ドレイン電極４２は、オーミック電極である。ドレイン電極４２の材料は、上述のオーミック電極３１，３１ａの材料と同一でもよく、異なっていてもよい。
【００５０】
図３に示されるように、ゲート電極３０は、素子電極部３５と、複数の接続部３６とを含む。素子電極部３５は、各トランジスタ素子（ＭＯＳＦＥＴセル）のゲート電極としての機能を担う部分である。複数の接続部３６は、所定の間隔ｄ１を隔てて、方向ａ１に沿って並べられる。複数の接続部３６の各々は、素子電極部３５から、方向ａ２に沿って延在する。言い換えると、複数の接続部３６は、櫛歯状に配置された電極部（第１の櫛歯状電極部）である。なお、方向ａ２は、ゲートパッド５９の外部からゲートパッド５９の周縁部に向かう方向である。
【００５１】
方向ａ１と方向ａ２は互いに交差する方向である。１つの実施形態では、方向ａ１は、ゲートパッド５９のいずれか１つの辺に沿った方向である。さらに、方向ａ２は、方向ａ１と直交する方向である。しかしながら方向ａ２は、方向ａ１と斜交していてもよい。
【００５２】
ｐ＋領域１７ａは、中央部２５と、複数の周辺部２６とを含む。平面視において、複数の周辺部２６は、所定の間隔ｄ２を隔てて、方向ａ１に沿って並べられるとともに、方向ａ２と逆の方向に沿って、中央部２５から延在する。したがって、ｐ＋領域１７ａの周辺部２６は櫛歯状に形成されている。方向ａ２と逆の方向とは、ゲートパッド５９の内部からゲートパッド５９の外部へと向かう方向である。
【００５３】
方向ａ１に沿って、ゲート電極３０の接続部３６と、ｐ＋領域１７ａの周辺部２６とが互いに間隔を設けて対向するように配置される。言い換えると、ｐ＋領域１７ａの周辺部２６が、ゲート電極３０の第１の櫛歯状電極部と噛み合うように配置されている。
【００５４】
ｐ＋領域１７ａはゲート電極３０と重ならないように配置される。この実施の形態では、ゲート電極３０の接続部３６と、ｐ＋領域１７ａの周辺部２６とが、ゲートパッド５９の辺に沿って交互に並べられる。ただし、ゲート電極３０の接続部３６とｐ＋領域１７ａの周辺部２６とが交互に配置されるように限定されるものではない。たとえば、複数の接続部３６ごとに１つの周辺部２６が配置されていてもよい。あるいは、複数の周辺部２６ごとに１つの接続部３６が配置されていてもよい。
【００５５】
平面視において、ｐ＋領域１７ａの周辺部２６は、ソースパッド５１に重ねられる。コンタクトホール３２ａが、ｐ＋領域１７ａの周辺部２６およびソースパッド５１に重ねられる。ｐ＋領域１７ａの周辺部２６は、ソースパッド５１の周縁部においてソースパッド５１に電気的に接続される。
【００５６】
ソースパッド５１の周縁部とは、ゲートパッド５９と対向するソースパッド５１の部分である。ソースパッド５１の端（ゲートパッド５９と対向する部分）からコンタクトホール３２ａまでの間の距離は、たとえば製造工程で許容される最小寸法とすることができる。
【００５７】
この実施の形態によれば、ゲートパッド５９の下方に、高い不純物濃度を有するｐ型領域を配置することができる。これにより、ＭＯＳＦＥＴのスイッチング速度の向上を図ることができる。
【００５８】
トランジスタ素子（ＭＯＳＦＥＴ）のオフ状態では、ｎ型のドリフト領域１１とｐ型のボディ領域１２との間に逆バイアス電圧が印加される。このために、ドリフト領域１１とボディ領域１２との接合面から、ドリフト領域１１側およびボディ領域１２側に空乏層が広がる。スイッチング速度の向上を図るためには、その空乏層をできるだけ速やかに縮小させることが好ましい。
【００５９】
ボディ領域１２側に広がった空乏層を縮小するためには、その空乏層に正孔を注入する必要がある。この実施の形態によれば、ゲートパッド５９の下方のボディ領域１２にｐ＋領域１７ａが配置される。ｐ＋領域１７ａは、ソースパッド５１に電気的に接続される周辺部２６を有する。
【００６０】
ｐ＋領域１７ａの不純物濃度はボディ領域１２の不純物濃度よりも高い。ｐ＋領域１７ａによって、ゲートパッド５９の下方のボディ領域１２に広がる空乏層に、より多くの正孔を注入することができる。したがって、ゲートパッド５９の下方のボディ領域１２に広がる空乏層を、より速やかに縮小させることができる。これによりＭＯＳＦＥＴのスイッチング速度の向上を図ることができる。
【００６１】
一方、ＭＯＳＦＥＴがオン状態からオフ状態に切り換わった直後において、ＭＯＳＦＥＴのドレイン電圧が上昇する。この場合、ドリフト領域１１とボディ領域１２との間に存在する寄生容量（接合容量）を介して、変位電流がボディ領域１２に流れ込む。変位電流は、ボディ領域１２を通り、ソースパッド５１へと流れ出る。ボディ領域１２の電気抵抗により、ボディ領域１２の内部において電圧降下が発生する。
【００６２】
ゲートパッド５９の下方において、変位電流がボディ領域１２に流れこんだ場合、その変位電流は、ゲートパッド５９の周囲のソースパッド５１へと流れ出る可能性が高い。ボディ領域１２の不純物濃度が低い上に変位電流の流れる経路が長い。このため、変位電流が流れる経路の電気抵抗値が高くなりやすい。したがって大きな電圧降下がボディ領域１２の内部で発生しやすい。
【００６３】
ボディ領域１２の内部で生じる電圧降下が大きい場合には、ゲート電極３０と、ゲート電極３０に対向するボディ領域１２との間に高い電界が加わりやすい。ゲート絶縁膜２１に高い電界が加わることにより、ゲート絶縁膜２１の劣化が生じる可能性がある。
【００６４】
この実施の形態によれば、ゲートパッド５９の下方のｐ＋領域１７ａにより、ボディ領域１２における電気抵抗値を下げることができる。したがって、ゲートパッド５９の下方において、変位電流がボディ領域１２に流れこんだ場合に、ボディ領域１２の内部に生じる電圧降下を小さくすることができる。これにより、ゲート電極３０と、ゲート電極３０に対向するボディ領域１２との間に加わる電界が小さくなる。したがってゲート絶縁膜２１の保護を図ることができる。
【００６５】
さらに、この実施の形態によれば、ｐ＋領域１７ａ（周辺部２６）は、ソースパッド５１の周縁部においてソースパッド５１に電気的に接続される。これにより、ゲートパッド５９からできるだけ近い位置において、ｐ＋領域１７ａがオーミック電極３１ａを介してソースパッド５１に接続される。
【００６６】
ボディ領域１２側に広がる空乏層に正孔が注入される場合、ＭＯＳＦＥＴのセルよりもゲートパッド５９に近い位置からボディ領域１２に正孔を注入することができる。これにより空乏層をより速やかに縮小させることが可能になる。したがって、ＭＯＳＦＥＴのスイッチング速度の向上を図ることができる。
【００６７】
さらに、ゲートパッド５９の下方で生じる変位電流の経路を短くすることができる。したがって、ボディ領域１２の内部で生じる電圧降下を小さくすることができる。これにより、ゲート絶縁膜２１を保護する効果が高められる。
【００６８】
さらに、この実施の形態によれば、ゲート電極３０と重ならないようにｐ＋領域１７ａが配置される。これにより、ＭＯＳＦＥＴのリーク電流をより小さくすることができる。
【００６９】
ゲート絶縁膜２１の厚みおよび膜質は、たとえばＭＯＳＦＥＴの閾値電圧に影響を与える。ゲート絶縁膜２１の厚みおよび膜質を、半導体チップの面内あるいは半導体ウェハの面内でできるだけ均一にするため、一般的にゲート絶縁膜は熱酸化法によって形成される。
【００７０】
熱酸化法によって形成された絶縁膜（すなわち熱酸化膜）の厚みは、下地の半導体層に含まれる不純物の導電型および濃度に依存する。たとえば同一の成膜条件によってｐ型領域の上に熱酸化膜を形成した場合、ｐ型領域の不純物濃度が高いほど、酸化速度が低下するので熱酸化膜が薄くなりやすい。したがって、ｐ＋領域１７ａ上のゲート絶縁膜２１の厚みは、ボディ領域１２上のゲート絶縁膜２１の厚みに比べて小さくなりやすい。さらに、ｐ型領域の不純物濃度が高いほど、たとえば結晶性の低下（たとえば欠陥の増加）等の理由によって、熱酸化膜の膜質が低下しやすくなる。
【００７１】
このような理由により、ｐ＋領域１７ａ上のゲート絶縁膜２１の絶縁耐圧は低くなりやすい。ＭＯＳＦＥＴのオン状態においてゲート電極３０に印加される電圧は、ソースの電圧に対してＭＯＳＦＥＴの閾値電圧以上高い。ｐ＋領域１７ａ上にゲート絶縁膜２１およびゲート電極３０の両方が積層される場合、ゲート電極３０とｐ＋領域１７ａの間に、リーク電流が発生する可能性がある。
【００７２】
この実施の形態では、平面視において、ゲート電極３０がｐ＋領域１７ａと重ならないように配置される。したがってｐ＋領域１７ａ上のゲート絶縁膜２１にはゲート電極３０が重ねられていない。これにより、ＭＯＳＦＥＴのオン時におけるリーク電流を小さくすることができる。
【００７３】
さらにこの実施の形態では、ゲートパッド５９の中央部の下方にはゲート電極３０が配置されていない。ゲート電極３０、ゲート絶縁膜２１およびボディ領域１２が重ねられるとキャパシタが形成される。ゲート電極３０の面積が大きくなるほど、このキャパシタの容量値が大きくなる。キャパシタの容量値が大きくなると、ゲート電極３０を伝達する信号の遅延が増大する。この実施の形態では、ゲートパッド５９と重なるゲート電極３０の部分の面積を小さくすることができる。これにより、キャパシタの容量値が小さくなるので、ゲート電極３０を伝達する信号の遅延時間を低減することができる。
【００７４】
この実施の形態によれば、ゲートパッド５９の下方だけでなく、ゲートランナ５０の下方にも、ｐ＋領域１７ａが配置される。図７は、図１に示した炭化珪素半導体装置１の領域３の部分拡大図である。図３および図７を参照して、ゲートランナ５０への接続のためのゲート電極３０の構造は、基本的には、ゲートパッドへの接続のためのゲート電極３０の構造と同じである。
【００７５】
図７に示されるように、ゲート電極３０は、素子電極部３５に加えて複数の接続部３７を含む。複数の接続部３７は、櫛歯状に配置された電極部（第２の櫛歯状電極部）である。複数の接続部３６と同様に、複数の接続部３７は、所定の間隔ｄ１を隔てて、方向ａ１に沿って並べられる。さらに、複数の接続部３７の各々は、素子電極部３５から、方向ａ２に沿って延在する。方向ａ２は、ゲートランナ５０よりも内側からゲートランナ５０に向かう方向である。
【００７６】
平面視において、コンタクトホール３３ａがゲートランナ５０およびゲート電極３０の複数の接続部３７に重なるように配置される。これによりゲート電極３０の複数の接続部３７が、ゲートランナ５０に接続される。
【００７７】
ｐ＋領域１７ａは、ゲート電極３０の第２の櫛歯状電極部（複数の接続部３７）と間隔を隔てて対向するように配置された周辺部２７を有する。複数の周辺部２７は、所定の間隔ｄ２を隔てて、方向ａ１に沿って並べられる。さらに複数の周辺部２７は、方向ａ２と逆の方向に延在する。図７に示された構成において、方向ａ２と逆の方向とは、ゲートランナ５０の内側に向かう方向である。
【００７８】
平面視において、コンタクトホール３２ｂが、ｐ＋領域１７ａの周辺部２７およびソースパッド５１に重ねられる。したがってｐ＋領域１７ａの周辺部２７がソースパッド５１に電気的に接続される。周辺部２６と同じく、ｐ＋領域１７ａの周辺部２７は、ソースパッド５１の周縁部においてソースパッド５１に電気的に接続される。
【００７９】
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った炭化珪素半導体装置１の一部断面図である。図９は、図７のＩＸ−ＩＸ線に沿った炭化珪素半導体装置１の一部断面図である。
【００８０】
図７から図９までを参照して、ボディ領域１２の外側には、終端領域ＴＭが設けられる。終端領域ＴＭは、ＪＴＥ(Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域１４と、ガードリング領域１５とを含む。ＪＴＥ領域１４およびガードリング領域１５の各々は、ｐ型の導電型を有する。ＪＴＥ領域１４およびガードリング領域１５の各々に含まれる不純物の濃度は、ボディ領域１２の不純物濃度よりも低い。
【００８１】
ＪＴＥ領域１４は、ボディ領域１２の外側に配置されてボディ領域１２に接触する。これによりＪＴＥ領域１４は、ボディ領域１２に電気的に接続される。ただし、ＪＴＥ領域１４とボディ領域１２との間に別のｐ型領域が配置され、ＪＴＥ領域１４とボディ領域１２とが、そのｐ型領域によって電気的に接続されてもよい。
【００８２】
ガードリング領域１５は、ＪＴＥ領域１４の外側に配置される。ガードリング領域１５は、ＪＴＥ領域１４と離間して設けられている。ガードリング領域１５によって、炭化珪素半導体装置１の耐圧をより向上させることができる。
【００８３】
この実施の形態では、一例として、２つのガードリング領域１５を示す。しかしガードリング領域１５の数は、特に限定されるものではない。さらに、図示しないものの、終端領域ＴＭは、ガードリング領域１５の外周側に、ｎ型を有するフィールドストップ領域を有していてもよい。
【００８４】
この実施の形態によれば、ガードリング領域１５の上端が、炭化珪素層１０の第１の主面１０ａに一致する。しかしガードリング領域１５が、炭化珪素層１０の第１の主面１０ａから離間して設けられていてもよい。このような構成によれば、炭化珪素層１０の第１の主面１０ａとガードリング領域１５との間には、ｎ型の領域が配置される。
【００８５】
ｐ＋領域１７ａが、ゲートパッド５９の下方だけでなく、ゲートランナ５０の下方にも配置される。これにより、ボディ領域１２に広がる空乏層に対して、より広い範囲から正孔を注入することができる。したがって、ボディ領域１２に広がる空乏層をより速やかに縮小することができる。したがって、炭化珪素半導体装置のスイッチング速度を高めることができる。
【００８６】
本実施の形態によれば、ゲート電極３０およびｐ＋領域１７ａの平面レイアウト（マスクパターン）の設計によって、ＭＯＳＦＥＴのスイッチング速度の向上を図ることができる。したがって製造工程の数の増加を抑制できる。この点について、本実施の形態に係る炭化珪素半導体装置１の製造方法の一例を示す。なお、理解が容易になるよう、以下では図９に示した構造が製造方法の説明に用いられる。
【００８７】
図１０は、本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第１工程を概略的に示す一部断面図である。図１０を参照して、まず単結晶基板１９が準備される。次に、単結晶基板１９上における炭化珪素のエピタキシャル成長によって、ドリフト領域１１が形成される。これにより、単結晶基板１９およびドリフト領域１１を有する炭化珪素層１０が形成される。
【００８８】
エピタキシャル成長はＣＶＤ（Chemical  Vapor  Deposition）法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、炭化珪素にｎ型を付与するための不純物として、たとえば窒素（Ｎ）あるいはリン（Ｐ）を導入することが好ましい。
【００８９】
次に、ボディ領域１２、ソース領域１３、ＪＴＥ領域１４、ガードリング領域１５、ｐ＋領域１７，１７ａが、導電型不純物のイオン注入によって形成される。続いて不純物を活性化するための活性化熱処理が行われる。たとえばアルゴン雰囲気中で、１７００℃程度の温度での３０分間の加熱が行われる。
【００９０】
図１１は、本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第２工程を概略的に示す一部断面図である。図１１を参照して、炭化珪素層１０の第１の主面１０ａの熱酸化によってゲート絶縁膜２１が形成される。熱酸化は、炭化珪素層１０を、たとえば、空気中または酸素中で、１２００℃程度の温度で３０分間程度加熱することで行なわれる。
【００９１】
次に窒素アニールが行われる。これにより、炭化珪素層１０とゲート絶縁膜２１との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０21／ｃｍ3程度以上となるように窒素濃度が調整される。たとえば、一酸化窒素ガスなどの窒素を含有するガスの雰囲気中で、１１００℃程度の温度で、１２０分間程度の加熱が行われる。この窒素アニール処理の後、さらに、不活性ガス雰囲気中でアニール処理が行われてもよい。たとえば、アルゴン雰囲気中で、１１００℃程度の温度で、６０分間程度の加熱が行われる。これにより、高いチャネル移動度を再現性よく実現することができる。
【００９２】
図１２は、本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第３工程を概略的に示す一部断面図である。図１２を参照して、ゲート絶縁膜２１上にゲート電極３０が形成される。より具体的に説明すると、たとえば、ＣＶＤ法を用いて、ゲート絶縁膜２１上にドープトポリシリコンが堆積される。次に、フォトリソグラフィ法を用いたパターニングが行なわれる。エッチングによって、図３および図７に示す平面パターンを有するゲート電極３０がゲート絶縁膜２１上に形成される。
【００９３】
図１２に示されるように、ゲート電極３０の接続部３６は、ｐ＋領域１７の周辺部２６とは、方向ａ２の位置が互いにずれている。したがって平面視において、ゲート電極３０の接続部３６と、ｐ＋領域１７の周辺部２６とは重ならない。
【００９４】
図１３は、本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第４工程を概略的に示す一部断面図である。図１３を参照して、ゲート絶縁膜２１およびゲート電極３０を覆う層間絶縁膜２９が形成される。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜２９およびゲート絶縁膜２１にコンタクトホール３２，３３が形成される。
【００９５】
図１４は、本発明の実施の形態に係る炭化珪素半導体装置１の製造方法の第５工程を概略的に示す一部断面図である。図１４を参照して、コンタクトホール３２にオーミック電極３１が形成される。さらに、炭化珪素層１０の第２の主面上にドレイン電極４２が形成される。
【００９６】
次に、スパッタリングによって、たとえばアルミニウムを含む導電性材料が層間絶縁膜２９上に堆積される。フォトリソグラフィおよびエッチングによって、ソースパッド５１、ゲートランナ５０、およびゲートパッド５９（図４等を参照）が形成される。
【００９７】
ｐ＋領域１７ａ上のゲート絶縁膜２１に起因するリークの問題を防ぐために、ｐ＋領域１７ａ上のゲート絶縁膜２１を除去し、その後に、ｐ＋領域１７ａに別の絶縁膜を配置することが考えられる。しかしながら製造工程の数が増加する。
【００９８】
上記の製造方法によれば、ゲートパッド５９の下方のゲート絶縁膜２１を除去する工程が生じない。したがって、本実施の形態によれば、製造工程の数の増加を防ぐことができる。製造工程の数の増加を防ぐことにより、より簡易な構成でスイッチング速度を高めることが可能な炭化珪素半導体装置を提供することができる。
【００９９】
図２に示された構成では、ｐ＋領域１７ａの中央部２５は隙間のない領域である。しかしながらｐ＋領域１７ａの平面形状は図２に示されるように限定されるものではない。
【０１００】
図１５は、図２に示したｐ＋領域１７ａの他の平面形状の例を示した図である。図１５を参照して、中央部２５および周辺部２６は帯状に形成されている。複数の帯状の領域は、互いに間隔を隔てて配置されている。言い換えるとｐ＋領域１７ａは、縞状に形成される。
【０１０１】
図１６は、図２に示したｐ＋領域１７ａのさらに他の平面形状の例を示した図である。図１６を参照して、中央部２５は格子状に形成されている。
【０１０２】
図１５および図１６のいずれの構成においても、ｐ＋領域１７ａの中央部２５によって、ゲートパッド５９の下方にｐ型不純物の濃度の高い領域を形成することができる。
【０１０３】
さらに、中央部２５から、ゲートパッド５９の外側に向けて周辺部２６が延在する。複数の周辺部２６は、間隔を隔てて配置される。これにより、ゲート電極３０の接続部３６（図示せず）と、ｐ＋領域１７ａの周辺部２６とを交互に配置して、両者が重ならないように配置することが可能である。
【０１０４】
なお、上記の実施の形態では、いわゆるプレーナゲート型のＭＯＳＦＥＴが示される。しかしながら、トレンチゲート型のＭＯＳＦＥＴにも本発明は適用可能である。
【０１０５】
また、本実施の形態では、ゲート絶縁膜およびゲート電極を備える炭化珪素半導体装置としてＭＯＳＦＥＴを開示した。しかしながら、ゲート絶縁膜およびゲート電極を備える炭化珪素半導体装置は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。
【０１０６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０７】
１  炭化珪素半導体装置、２，３  領域、１０  炭化珪素層、１０ａ  第１の主面、１０ｂ  第２の主面、１１  ドリフト領域、１２  ボディ領域、１３  ソース領域、１４  ＪＴＥ領域、１５  ガードリング領域、１７，１７ａ  ｐ＋領域、１９  単結晶基板、２１  ゲート絶縁膜、２５  中央部、２６，２７  周辺部、２９  層間絶縁膜、３０  ゲート電極、３１  オーミック電極、３２，３２ａ，３２ｂ，３３，３３ａ  コンタクトホール、３５  素子電極部、３６，３７  接続部、４２  ドレイン電極、５０  ゲートランナ、５１  ソースパッド、５９  ゲートパッド、ＣＬ  素子領域、ＴＭ  終端領域、ａ１，ａ２  方向、ｄ１，ｄ２  間隔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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