(57)【要約】【課題】パーＤＲＡＭアドレッサビリティ機能を有する半導体装置を改良する。【解決手段】ディープパワーダウンモードＤＰＤ中に第１のセルフリフレッシュエントリコマンドＳＲＥ１を受けたことに応答して、ディープパワーダウンモードＤＰＤからの復帰動作ＥＸＩＴＰＲＯＣＥＤＵＲＥを実行し、その後、セルフリフレッシュモードＳＲＭＯＤＥに自動的に遷移する。本発明によれば、ディープパワーダウンモードＤＰＤからの復帰後、自動的にセルフリフレッシュモードＳＲＭＯＤＥに遷移することから、ディープパワーダウンモードＤＰＤからの復帰を待ってセルフリフレッシュエントリコマンドなどを発行する必要がない。【選択図】図１２
2015076110.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、を備え、
前記制御回路は、第１のモードにおいて外部から第１のコマンドが発行された場合には前記第１のモードから第２のモードに遷移し、第３のモードにおいて外部から前記第１のコマンドが発行された場合には前記第３のモードから第４のモードに遷移することを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記第３のモードにおいて外部から前記第１のコマンドが発行された場合には、前記第３のモードから前記第４のモードに遷移し、その後、前記第４のモードから前記第２のモードに遷移することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４のモードから前記第２のモードへの遷移は、外部から発行されるコマンドにかかわらず、前記制御回路によって自動的に行われることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、外部から第２のコマンドが発行された場合には前記第２のモードから前記第１のモードに遷移することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記第１のモードにおいて外部から第３のコマンドが発行された場合には前記第１のモードから前記第２のモードに遷移し、前記第３のモードにおいて外部から前記第３のコマンドが発行された場合には前記第３のモードを維持することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のコマンドは、クロックイネーブル信号とチップセレクト信号の組み合わせによって表されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第１の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３のコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第１の期間とは異なる第２の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の期間は、前記第１の期間よりも短いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のモードは通常モードであり、前記第２のモードはセルフリフレッシュモードであり、前記第３のモードはディープパワーダウンモードであり、前記第４のモードは前記ディープパワーダウンモードからの復帰モードであることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、を備え、
前記制御回路は、ディープパワーダウンモード中に第１のセルフリフレッシュエントリコマンドを受けたことに応答して、前記ディープパワーダウンモードからの復帰動作を実行し、その後、セルフリフレッシュモードに自動的に遷移することを特徴とする半導体装置。
【請求項１２】
前記制御回路は、ディープパワーダウンモード中に第２のセルフリフレッシュエントリコマンドを受けた場合には、前記ディープパワーダウンモードを維持することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記制御回路は、通常モードにおいては、前記第１及び第２のセルフリフレッシュエントリコマンドのいずれを受けた場合であっても、セルフリフレッシュモードに遷移することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１のセルフリフレッシュエントリコマンドは、クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第１の期間が経過した後、チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２のセルフリフレッシュエントリコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第１の期間とは異なる第２の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２の期間は、前記第１の期間よりも短いことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
第１及び第２のメモリチップを含む複数のメモリチップと、
前記複数のメモリチップを制御するコントロールチップと、を備えるデータ処理システムであって、
前記コントロールチップは、前記第１のメモリチップが通常モード、前記第２のメモリチップがディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第１のセルフリフレッシュエントリコマンドを発行することによって前記複数のメモリチップをセルフリフレッシュモードに遷移させ、その後、前記複数のメモリチップに対してセルフリフレッシュイグジットコマンドを発行することによって前記複数のメモリチップを前記通常モードに遷移させることを特徴とするデータ処理システム。
【請求項１８】
前記コントロールチップは、前記第１のメモリチップが前記通常モード、前記第２のメモリチップが前記ディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第２のセルフリフレッシュエントリコマンドを発行することによって、前記第２のメモリチップを前記ディープパワーダウンモードに維持したまま、前記第１のメモリチップを前記セルフリフレッシュモードに遷移させることを特徴とする請求項１７に記載のデータ処理システム。
【請求項１９】
前記第１のセルフリフレッシュエントリコマンドは、クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第１の期間が経過した後、チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項１７又は１８に記載のデータ処理システム。
【請求項２０】
前記第２のセルフリフレッシュエントリコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第１の期間よりも短い第２の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項１９に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、同一ランク（Ｒａｎｋ）内においても個別にコマンドを受信可能な半導体装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、モジュール基板などに複数個搭載されて１又は２以上のランクを構成することがある。ランクとは同時にアクセスされる単位であり、したがって、同一のランクを構成する複数の半導体装置に対してはコントローラから共通のコマンドが入力される。
【０００３】
このため、リード動作時においては同一ランクを構成する複数の半導体装置が並列にリードデータを出力し、ライト動作時においては同一ランクを構成する複数の半導体装置に対して並列にライトデータが入力される。また、動作モードの変更についても、同一ランクを構成する複数の半導体装置に対して共通に実行される。動作モードとしては、通常モードの他に、特許文献１に記載されたディープパワーダウンモードや、特許文献２に記載されたセルフリフレッシュモードなどが存在する。
【０００４】
近年、同一ランクを構成する複数のＤＲＡＭに対して個別にコマンドを投入可能なパーＤＲＡＭアドレッサビリティ（Per DRAM Addressability）と呼ばれる機能が提案されている。パーＤＲＡＭアドレッサビリティ機能を有するＤＲＡＭは、コマンドに同期してデータ入出力端子から入力される選択信号に基づいて、当該コマンドを受信するか否かが選択される。パーＤＲＡＭアドレッサビリティ機能を有するＤＲＡＭを用いれば、同一ランクを構成する一部のＤＲＡＭだけを例えばディープパワーダウンモードにエントリさせることができ、これにより、バス幅の変更やＥＣＣ（Error Correction Code）の使用可否の切り替えなどを動的に実行することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５８７８１号公報
【特許文献２】特開２００８−１４６６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、同一ランクを構成する一部のＤＲＡＭだけを所定の動作モードにエントリさせると、当該所定の動作モードから通常モードに復帰させる際、復帰に要する期間内は他のＤＲＡＭに対して必要なアクセスを行うことができなくなってしまう。例えば、同一ランクを構成する一部のＤＲＡＭだけがディープパワーダウンモードにエントリしている場合、ディープパワーダウンモードから通常モードに復帰するまでの期間は、他のＤＲＡＭに対してリフレッシュコマンドを投入することができない。そして、ディープパワーダウンモードからの復帰には比較的長い時間が必要であることから、スペックで規定されたリフレッシュコマンドの最大発行周期内に他のＤＲＡＭに対してリフレッシュコマンドを発行できないおそれが生じる。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、を備え、前記制御回路は、第１のモードにおいて外部から第１のコマンドが発行された場合には前記第１のモードから第２のモードに遷移し、第３のモードにおいて外部から前記第１のコマンドが発行された場合には前記第３のモードから第４のモードに遷移することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、を備え、前記制御回路は、ディープパワーダウンモード中に第１のセルフリフレッシュエントリコマンドを受けたことに応答して、前記ディープパワーダウンモードからの復帰動作を実行し、その後、セルフリフレッシュモードに自動的に遷移することを特徴とする。
【０００９】
本発明によるデータ処理システムは、第１及び第２のメモリチップを含む複数のメモリチップと、前記複数のメモリチップを制御するコントロールチップと、を備えるデータ処理システムであって、前記コントロールチップは、前記第１のメモリチップが通常モード、前記第２のメモリチップがディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第１のセルフリフレッシュエントリコマンドを発行することによって前記複数のメモリチップをセルフリフレッシュモードに遷移させ、その後、前記複数のメモリチップに対してセルフリフレッシュイグジットコマンドを発行することによって前記複数のメモリチップを前記通常モードに遷移させることを特徴とする。
【発明の効果】
【００１０】
本発明の一側面による半導体装置によれば、同一のコマンドに応答した動作が動作モードによって異なることから、例えば、一部の半導体装置がディープパワーダウンモードからの復帰動作を行っている期間に、他の半導体装置をセルフリフレッシュモードなどに待避させることが可能となる。
【００１１】
また、本発明の他の側面による半導体装置によれば、ディープパワーダウンモードからの復帰後、自動的にセルフリフレッシュモードに遷移することから、ディープパワーダウンモードからの復帰を待ってセルフリフレッシュエントリコマンドなどを発行する必要がなくなる。
【００１２】
さらに、本発明によるデータ処理システムによれば、通常モードのメモリチップとディープパワーダウンモードのメモリチップが混在している場合であっても、単一のコマンドで各メモリチップをセルフリフレッシュモードに遷移させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】判定回路４３ａのブロック図である。
【図３】８個のＤＲＡＭ＃０〜＃７を備えるデータ処理システムのブロック図であり、全てのＤＲＡＭ＃０〜＃７が通常モードである場合を示している。
【図４】８個のＤＲＡＭ＃０〜＃７を備えるデータ処理システムのブロック図であり、ＤＲＡＭ＃０〜＃３が通常モードであり、ＤＲＡＭ＃４〜＃７がディープパワーダウンモードにエントリしている場合を示している。
【図５】９個のＤＲＡＭ＃０〜＃８を備えるデータ処理システムのブロック図であり、ＥＣＣを使用する場合を示している。
【図６】９個のＤＲＡＭ＃０〜＃８を備えるデータ処理システムのブロック図であり、ＥＣＣを使用しない場合を示している。
【図７】８個のＤＲＡＭ＃０〜＃７をモジュール基板６０に搭載した例を示す模式図である。
【図８】８個のＤＲＡＭ＃０〜＃７をパッケージ基板７０に積層した例を示す模式図である。
【図９】リフレッシュコマンドがスペックで規定された最大周期で発行される様子を説明するためのタイミング図である。
【図１０】セルフリフレッシュエントリコマンド発行時における波形図であり、第１の入力パターン（Ａ）と第２の入力パターン（Ｂ）を示している。
【図１１】現在の動作モードと第１の入力パターン（Ａ）及び第２の入力パターン（Ｂ）との関係を説明するための表である。
【図１２】動作モードの異なるＤＲＡＭが混在している場合において、図１０に示した第１の入力パターン（Ａ）のコマンド信号ＣＭＤを入力した場合の動作を説明するためのタイミング図である。
【図１３】動作モードの異なるＤＲＡＭが混在している場合において、図１０に示した第２の入力パターン（Ｂ）のコマンド信号ＣＭＤを入力した場合の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１６】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１７】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
【００１８】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１，３４、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１９】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００２０】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００２１】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５１、カラムコントロール回路５２、モードレジスタ４２、コマンドデコーダ４３、マルチパーパスレジスタ５３などに供給される。ロウコントロール回路５１は、アドレスバッファやリフレッシュカウンタなどを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路５２は、アドレスバッファやバーストカウンタなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００２２】
コマンド端子２８は、チップセレクト信号／ＣＳ、アクト信号／ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤ及びクロックイネーブル信号ＣＫＥに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５１、カラムコントロール回路５２、データコントローラ１５、マルチパーパスレジスタ５３などの動作を制御する。
【００２３】
コマンドデコーダ４３には、判定回路４３ａが含まれている。判定回路４３ａは、図２に示すようにクロックイネーブル信号ＣＫＥとチップセレクト信号／ＣＳを受けてセルフリフレッシュモードへのエントリを判定する回路である。セルフリフレッシュモードは一種のスタンバイモードであり、ロウコントロール回路５１の制御により、メモリセルアレイ１１に対するリフレッシュ動作を自動的に実行する動作モードである。セルフリフレッシュモードにエントリすると、メモリセルアレイ１１のデータは保持されるものの、外部からのアクセスは受け付けない状態となる。また、大部分の回路ブロックが非活性化されるため、消費電流が非常に少ない状態となる。
【００２４】
本実施形態による半導体装置１０には、セルフリフレッシュモードにエントリするためのコマンドとして２つのコマンドが用意されている。１つは第１のセルフリフレッシュエントリコマンドＳＲＥ１、もう１つは第２のセルフリフレッシュエントリコマンドＳＲＥ２であり、いずれも、クロックイネーブル信号ＣＫＥ及びチップセレクト信号／ＣＳの組み合わせによって表される。そして、第１のセルフリフレッシュエントリコマンドＳＲＥ１であるか第２のセルフリフレッシュエントリコマンドＳＲＥ２であるかは、現在の動作モードと、クロックイネーブル信号ＣＫＥ及びチップセレクト信号／ＣＳの変化パターンに応じて、判定回路４３ａによって判定される。詳細については後述する。
【００２５】
また、コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。この誤りの情報、すなわち、ＣＡパリティーエラーステータスは、マルチパーパスレジスタ５３に格納され、その格納された情報がアラート信号ＡＬＲＴとして出力される。
【００２６】
電源端子３０，３１，３４は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰが供給される端子である。電源端子３０，３１，３４を介して供給された電源電位ＶＤＤ，ＶＳＳ，ＶＰＰは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２７】
外部電位ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。外部電位ＶＤＤは、ロウコントロール回路５１、カラムコントロール回路５２などの大部分の周辺回路の動作電位として用いられる。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２８】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。また、データマスク端子３２は、ＤＢＩ端子としても使用される。例えば、端子３２の値がローレベルであるとき、半導体装置１０の中でデータを反転した後、その反転データがメモリセルアレイへ書き込まれ、或いは、半導体装置１０から出力される。端子３２の値がハイレベルであるとき、半導体装置１０の中でデータを反転することなしに、その非反転データがメモリセルアレイに書き込まれ、或いは、半導体装置１０から出力される。端子３２をデータマスク端子及びＤＢＩ端子のいずれとして使用するかは、モードレジスタ４２によって指定される。
【００２９】
コマンドデコーダ４３に入力されるコマンドとしては、上述したセルフリフレッシュエントリコマンドＳＲＥ１，ＳＲＥ２の他、リフレッシュコマンドＲＥＦ、セルフリフレッシュイグジットコマンドＳＲＸ、ディープパワーダウンエントリコマンドＤＰＤなどが用意されている。
【００３０】
リフレッシュコマンドＲＥＦは、リフレッシュ動作を実行する場合に投入されるコマンドであり、通常モード時において定期的に投入される。セルフリフレッシュイグジットコマンドＳＲＸは、セルフリフレッシュモードにエントリしている半導体装置１０を通常モードに復帰させるためのコマンドである。また、ディープパワーダウンエントリコマンドＤＰＤは、半導体装置１０をディープパワーダウンモードにエントリさせるためのコマンドである。ディープパワーダウンモードとは、半導体装置１０を構成する大部分の回路ブロックを非活性化させる一種のスタンバイモードであり、セルフリフレッシュ動作も実行されない。このため、メモリセルアレイ１１のデータは消失するが、消費電流はセルフリフレッシュモード時よりもさらに少なくなる。但し、モードレジスタ４２の設定値などは保存されているため、ディープパワーダウンモードからの復帰は、リセット信号ＲＳＴが入力された場合の初期化動作よりも高速である。
【００３１】
また、本実施形態による半導体装置１０は、いわゆるパーＤＲＡＭアドレッサビリティ機能を備えている。パーＤＲＡＭアドレッサビリティ機能とは、コマンド信号ＣＭＤに同期してデータ入出力端子２１に選択信号を入力することにより、当該コマンド信号ＣＭＤを受け付けるか否かを選択できる機能である。具体的には、データ入出力端子２１にローレベルの選択信号を入力すれば、これに同期して入力したコマンドが当該ＤＲＡＭに対して有効となり、逆に、データ入出力端子２１にハイレベルの選択信号を入力すれば、これに同期して入力したコマンドが当該ＤＲＡＭに対して無効となる。
【００３２】
パーＤＲＡＭアドレッサビリティ機能を使えば、同一ランクに属する複数のＤＲＡＭを個々に制御することができる。例えば、図３に示すデータ処理システムのように、８つのＤＲＡＭ＃０〜＃７が１つのランクを構成している場合、クロック信号、アドレス信号、コマンド信号など、コントローラ２から供給されるコマンドアドレス系信号ＣＡについては、これら８つのＤＲＡＭ＃０〜＃７に共通に入力されるため、通常は、８つのＤＲＡＭ＃０〜＃７が並列にリードライト動作を行う。ここで、１つのＤＲＡＭのデータ入出力端子が８個（＝８ＤＱ）であるとすれば、１つランクは６４ビット（＝６４ＤＱ）のデータ幅を持つことになる。
【００３３】
通常のシステムであれば、データ幅を動的に変更することはできないが、パーＤＲＡＭアドレッサビリティ機能を使って例えば４つのＤＲＡＭ＃４〜＃７を選択的にディープパワーダウンモードにエントリさせれば、残りの４つのＤＲＡＭ＃０〜＃３だけを通常モードで動作させることができる。これにより、データ幅を６４ビットから３２ビット（＝３２ＤＱ）に切り替えることができる。このようなディープパワーダウンモードへの選択的なエントリは、ＤＲＡＭ＃０〜＃３のデータ入出力端子２１にハイレベルの選択信号を入力し、ＤＲＡＭ＃４〜＃７のデータ入出力端子２１にローレベルの選択信号を入力した状態で、これらＤＲＡＭ＃０〜＃７に対し、コントローラ２からディープパワーダウンエントリコマンドを共通に発行すればよい。尚、コマンドアドレス系信号ＣＡは終端抵抗器ＴＲＭによって終端される。
【００３４】
或いは、図５に示すように、９個のＤＲＡＭ＃０〜＃８によって１つのランクを構成し、このうち８個のＤＲＡＭ＃０〜＃７をユーザデータに割り当て、１個のＤＲＡＭ＃８をＥＣＣに割り当てるシステムにおいて、図６に示すように、ＤＲＡＭ＃８だけをディープパワーダウンモードにエントリさせることもできる。これによれば、ＥＣＣを使用するか否かを動的に切り替えることが可能となる。
【００３５】
８個のＤＲＡＭ＃０〜＃７によって１つのランクを構成する場合、図７に示すように、これら８個のＤＲＡＭ＃０〜＃７をモジュール基板６０に搭載しても構わないし、図８に示すように、８個のＤＲＡＭ＃０〜＃７をパッケージ基板７０上に積層しても構わない。
【００３６】
図７に示す例では、モジュール基板６０の長辺に沿ってＤＲＡＭ＃０〜＃７が一列に配置され、ＤＲＡＭ＃３とＤＲＡＭ＃４との間にはレジスタバッファ６１が配置されている。レジスタバッファ６１は、コネクタ６２から供給されるコマンドアドレス系信号ＣＡ及びライトデータＤＱをバッファリングしてＤＲＡＭ＃０〜＃７に供給するとともに、ＤＲＡＭ＃０〜＃７から出力されるリードデータＤＱをバッファリングしてコネクタ６２に供給する役割を果たす。また、モジュール基板６０には終端抵抗器ＴＲＭも搭載されている。
【００３７】
図８に示す例では、パッケージ基板７０上にコントロールチップ７１とＤＲＡＭ＃０〜＃７が立体的に積層され、これらのチップが貫通電極ＴＳＶを介して相互に接続されている。かかる構成により、外部端子７２に供給されるコマンドアドレス系信号ＣＡ及びライトデータＤＱは、コントロールチップ７１を介してＤＲＡＭ＃０〜＃７に供給され、ＤＲＡＭ＃０〜＃７から出力されるリードデータＤＱは、コントロールチップ７１を介して外部端子７２に供給される。
【００３８】
図３〜図６を用いて説明したように、パーＤＲＡＭアドレッサビリティ機能を用いれば、ランク内の一部のＤＲＡＭのみを選択的にディープパワーダウンモードにエントリさせることができる。しかしながら、ディープパワーダウンモードにエントリしているＤＲＡＭを通常モードに復帰させる場合、復帰に要する時間によっては通常モードで動作している他のＤＲＡＭのデータが消失してしまうおそれがある。
【００３９】
図９は、リフレッシュコマンドがスペックで規定された最大周期で発行される様子を説明するためのタイミング図である。
【００４０】
図９に示す例では、時刻ｔ１にリフレッシュコマンドＲＥＦが発行されている。そして、次のリフレッシュコマンドＲＥＦは、時刻ｔ１からｔＲＥＦＩ×９が経過する時刻ｔ３までに発行することがスペック上で規定されている。ｔＲＥＦＩとは、セルフリフレッシュモードにおけるオシレータ周期であり、例えば７．８μｓ（マイクロ秒）である。
【００４１】
ここで、図４に示した例のように、ＤＲＡＭ＃０〜＃３が通常モードで動作し、ＤＲＡＭ＃４〜＃７がディープパワーダウンモードにエントリしているケースにおいて、まず、ＤＲＡＭ＃０〜＃３に対して時刻ｔ１にリフレッシュコマンドＲＥＦを投入し、その直後の時刻ｔ２にＤＲＡＭ＃４〜＃７をディープパワーダウンモードから通常モードに復帰させるイグジットコマンドＥＸＩＴを発行した場合を考える。この場合、ＤＲＡＭ＃０〜＃３については通常モードで動作していることからデータの保持が必要であり、したがって時刻ｔ１からｔＲＥＦＩ×９が経過する時刻ｔ３までに次のリフレッシュコマンドＲＥＦを投入する必要がある。
【００４２】
しかしながら、本例では時刻ｔ２にイグジットコマンドＥＸＩＴが投入されているため、ＤＲＡＭ＃４〜＃７についてはディープパワーダウンモードからの復帰動作が開始される。そして、ディープパワーダウンモードから通常モードに復帰するまでにｔＲＥＦＩ×９よりも長い時間（例えば数百μｓ程度）を要する場合、ＤＲＡＭ＃４〜＃７がディープパワーダウンモードからの復帰動作を行っている途中で、遅くとも時刻ｔ３にはリフレッシュコマンドＲＥＦが投入されることになる。復帰動作中に投入したリフレッシュコマンドＲＥＦは不正なコマンドであり、ＤＲＡＭ＃４〜＃７が誤動作するおそれがある。
【００４３】
このような問題は、本実施形態による半導体装置１０に用意された２種類のセルフリフレッシュエントリコマンドＳＲＥ１，ＳＲＥ２によって解決される。以下、２種類のセルフリフレッシュエントリコマンドＳＲＥ１，ＳＲＥ２について詳しく説明する。
【００４４】
図１０はセルフリフレッシュエントリコマンド発行時における波形図であり、第１の入力パターン（Ａ）と第２の入力パターン（Ｂ）を示している。
【００４５】
図１０に示すように、第１の入力パターン（Ａ）と第２の入力パターン（Ｂ）は、いずれも、クロックイネーブル信号ＣＫＥが活性レベルから非活性レベルに遷移しその後、チップセレクト信号／ＣＳが非活性レベルから活性レベルに遷移する波形を有している。両者の違いは、クロックイネーブル信号ＣＫＥが変化してからチップセレクト信号／ＣＳが変化するまでの時間である。
【００４６】
より具体的に説明すると、第１の入力パターン（Ａ）とは、クロックイネーブル信号ＣＫＥが変化してからチップセレクト信号／ＣＳが変化するまでの時間がＴ１である。一方、第２の入力パターン（Ｂ）とは、クロックイネーブル信号ＣＫＥが変化してからチップセレクト信号／ＣＳが変化するまでの時間がＴ２（＜Ｔ１）である。
【００４７】
ここで、コマンドの判定はクロック信号ＣＫの立ち上がり（クロック信号／ＣＫの立ち下がり）にて行われることから、第１の入力パターン（Ａ）を入力する場合、図１０に示す時刻ｔ１１にてＣＫＥ＝Ｌ，／ＣＳ＝Ｈとし、時刻ｔ１２にてＣＫＥ＝Ｌ，／ＣＳ＝Ｌとする必要がある。一方、第２の入力パターン（Ｂ）を入力する場合、時刻ｔ１１にてＣＫＥ＝Ｌ，／ＣＳ＝Ｌとする必要がある。いずれの入力パターンにおいても、前サイクルである時刻ｔ１０ではＣＫＥ＝Ｈ，／ＣＳ＝Ｈである。尚、ディープパワーダウンモードにエントリしている半導体装置１０はクロック信号ＣＫ，／ＣＫを受信しないため、その動作はクロック信号に対して非同期である。
【００４８】
図１１は、現在の動作モードと第１の入力パターン（Ａ）及び第２の入力パターン（Ｂ）との関係を説明するための表である。
【００４９】
図１１に示すように、通常モードで動作している場合、つまりＩＤＬＥ状態においては、第１の入力パターン（Ａ）及び第２の入力パターン（Ｂ）のいずれが現れた場合も、コマンドデコーダ４３に含まれる判定回路４３ａは、当該コマンド信号ＣＭＤを第２のセルフリフレッシュエントリコマンドＳＲＥ２と解釈する。これに対し、ディープパワーダウンモードにエントリしている場合には、第１の入力パターン（Ａ）が現れた場合は第１のセルフリフレッシュエントリコマンドＳＲＥ１と解釈し、第２の入力パターン（Ｂ）が現れた場合はノーオペレーションコマンドＮＯＰと解釈する。このように、同じコマンドであっても、現在の動作モードによってコマンドの解釈が相違する。
【００５０】
通常のＤＲＡＭにおいては、ＣＫＥ＝Ｌ，／ＣＳ＝Ｌの状態はセルフリフレッシュエントリコマンドＳＲＥと解釈され、当該ＤＲＡＭはセルフリフレッシュモードにエントリする。また、通常のＤＲＡＭにおいては、／ＣＳ＝Ｈの状態はデバイスディセレクトＤＥＳと解釈され、当該タイミングにおける他のコマンド信号ＣＭＤは無視される。
【００５１】
しかしながら、本実施形態においては、ディープパワーダウンモードにエントリしている状態で第１の入力パターン（Ａ）が現れると、第１のセルフリフレッシュエントリコマンドＳＲＥ１と解釈し、以下説明するように、第２のセルフリフレッシュエントリコマンドＳＲＥ２とは異なる動作が行われる。尚、第２のセルフリフレッシュエントリコマンドＳＲＥ２は、通常のＤＲＡＭにおけるセルフリフレッシュエントリコマンドＳＲＥと基本的に同じである。
【００５２】
図１２は、動作モードの異なるＤＲＡＭが混在している場合において、図１０に示した第１の入力パターン（Ａ）のコマンド信号ＣＭＤを入力した場合の動作を説明するためのタイミング図である。
【００５３】
図１２に示す例では、まず、ＤＲＡＭ＃０〜＃３が通常モードで動作し（IDLE）、ＤＲＡＭ＃４〜＃７がディープパワーダウンモード（DPD MODE）にエントリしている状態で、時刻ｔ２１に第１の入力パターン（Ａ）のコマンドが発行されている。上述の通り、第１の入力パターン（Ａ）は、ＩＤＬＥ状態のＤＲＡＭ＃０〜＃３においては第２のセルフリフレッシュエントリコマンドＳＲＥ２と解釈され、ディープパワーダウンモードにエントリしているＤＲＡＭ＃４〜＃７においては第１のセルフリフレッシュエントリコマンドＳＲＥ１と解釈される。
【００５４】
したがって、ＩＤＬＥ状態のＤＲＡＭ＃０〜＃３は時刻ｔ２１においてセルフリフレッシュモード（SR MODE）にエントリする。一方、ディープパワーダウンモードにエントリしているＤＲＡＭ＃４〜＃７は、まずディープパワーダウンモードからの復帰動作（EXIT PROCEDURE）を行い、復帰動作が完了した後の時刻ｔ２２に自動的にセルフリフレッシュモード（SR MODE）にエントリする。かかる動作は、図２に示した判定回路４３ａから出力される内部コマンドＳＲＥ２の活性化に応答して、コントロールロジック回路４４及びロウコントロール回路５１によって行われる。つまり、セルフリフレッシュモードへのエントリは、外部から発行されるコマンドにかかわらず、コントロールロジック回路４４及びロウコントロール回路５１によって自動的に行われる。これにより、全てのＤＲＡＭ＃０〜＃７がセルフリフレッシュモードにエントリした状態となる。
【００５５】
その後、時刻ｔ２３にてセルフリフレッシュイグジットコマンドＳＲＸを発行すれば、全てのＤＲＡＭ＃０〜＃７がセルフリフレッシュモードから通常モード（IDLE）に遷移することになる。
【００５６】
ここで、ＤＲＡＭ＃４〜＃７がディープパワーダウンモードから通常モードに復帰するのに要する時間（時刻ｔ２１〜ｔ２２）は、スペックで定められたリフレッシュコマンドの最大発行周期（ｔＲＥＦＩ×９）よりも長い。しかしながら、本実施形態においては、ＤＲＡＭ＃４〜＃７がディープパワーダウンモードから通常モードへの復帰動作を行っている期間、他のＤＲＡＭ＃０〜＃３はセルフリフレッシュモードにエントリしているため、リフレッシュコマンドを発行する必要がなくなる。これにより、ディープパワーダウンモードからの復帰に長い時間がかかる場合であっても、他のＤＲＡＭ＃０〜＃３のデータが消失することがない。
【００５７】
図１３は、動作モードの異なるＤＲＡＭが混在している場合において、図１０に示した第２の入力パターン（Ｂ）のコマンド信号ＣＭＤを入力した場合の動作を説明するためのタイミング図である。
【００５８】
図１３に示す例では、まず、ＤＲＡＭ＃０〜＃３が通常モードで動作し（IDLE）、ＤＲＡＭ＃４〜＃７がディープパワーダウンモード（DPD MODE）にエントリしている状態で、時刻ｔ３１に第２の入力パターン（Ｂ）のコマンドが発行されている。上述の通り、第２の入力パターン（Ｂ）は、ＩＤＬＥ状態のＤＲＡＭ＃０〜＃３においては第２のセルフリフレッシュエントリコマンドＳＲＥ２と解釈され、ディープパワーダウンモードにエントリしているＤＲＡＭ＃４〜＃７においてはノーオペレーションコマンドＮＯＰと解釈される。
【００５９】
したがって、ＩＤＬＥ状態のＤＲＡＭ＃０〜＃３は、時刻ｔ３１においてセルフリフレッシュモードにエントリする。一方、ディープパワーダウンモードにエントリしているＤＲＡＭ＃４〜＃７は、そのままディープパワーダウンモード（DPD MODE）を継続する。
【００６０】
その後、時刻ｔ３３にてセルフリフレッシュイグジットコマンドＳＲＸを発行すれば、ＤＲＡＭ＃０〜＃３がセルフリフレッシュモードから通常モード（IDLE）に復帰する。
【００６１】
このように、第２の入力パターン（Ｂ）のコマンド信号ＣＭＤを入力すれば、ＤＲＡＭ＃４〜＃７をディープパワーダウンモードのままとしつつ、ＤＲＡＭ＃０〜＃３をセルフリフレッシュモードにエントリさせることができる。
【００６２】
以上説明したように、本実施形態によれば、第１の入力パターン（Ａ）のコマンド信号ＣＭＤを入力することにより、通常モードで動作しているＤＲＡＭ＃０〜＃３をセルフリフレッシュモードにエントリさせるとともに、ディープパワーダウンモードにエントリしているＤＲＡＭ＃４〜＃７をディープパワーダウンモードから復帰させた後、自動的にセルフリフレッシュモードにエントリさせている。これにより、ディープパワーダウンモードからの復帰に長い時間がかかる場合であっても、通常モードで動作しているＤＲＡＭ＃０〜＃３のデータ消失することがない。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６４】
２        コントローラ
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１７      データ入出力回路
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１，３４    電源端子
３２      データマスク端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４３ａ    判定回路
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５１      ロウコントロール回路
５２      カラムコントロール回路
５３      マルチパーパスレジスタ
６０      モジュール基板
６１      レジスタバッファ
６２      コネクタ
７０      パッケージ基板
７１      コントロールチップ
７２      外部端子
ＢＬ      ビット線
ＭＣ      メモリセル
ＳＡ      センスアンプ
ＴＲＭ    終端抵抗器
ＴＳＶ    貫通電極
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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