(57)【要約】【課題】分周回路と第１デバイスとの間のクロックスキューによるタイミング違反の発生を防止することができる同期システムを提供する。【解決手段】同期システムは、分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロックを生成する分周回路と、基準クロックに同期して動作する第１デバイスと、分周クロックに同期して動作する第２デバイスと、分周クロックの１周期ごとに、基準クロックに同期してカウントしたカウント値を出力するとともに、カウント値に基づいて、分周クロックの分周比を検出し第２分周比として出力する分周比検出回路と、カウント値および第２分周比に基づいて、第１デバイスが第２デバイスに対して信号を入出力するためのタイミングを制御するストローブ信号を生成するデコーダとを備える。第１デバイスは、ストローブ信号に基づいて、分周クロックに同期して動作するバスを介して第２デバイスと通信する。【選択図】図１
2015053638.tif 000002
【特許請求の範囲】
【請求項１】
分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロックを生成する分周回路と、
前記基準クロックに同期して動作する第１デバイスと、
前記分周クロックに同期して動作する第２デバイスと、
前記分周クロックの１周期ごとに、前記基準クロックに同期してカウントしたカウント値を出力するとともに、前記カウント値に基づいて、前記分周クロックの分周比を検出し第２分周比として出力する分周比検出回路と、
前記カウント値および前記第２分周比に基づいて、前記第１デバイスが前記第２デバイスに対して信号を入出力するためのタイミングを制御するストローブ信号を生成するデコーダとを備え、
前記第１デバイスは、前記ストローブ信号に基づいて、前記分周クロックに同期して動作するバスを介して前記第２デバイスと通信するものであることを特徴とする同期システム。
【請求項２】
前記分周回路は、
現在の前記分周クロックの分周比である第３分周比を、前記第１分周比に変更する分周比変更回路と、
前記基準クロックに同期して、前記分周比変更回路により変更された第３分周比をカウントしたカウント値を出力する第１カウンタと、
前記第１カウンタのカウント値から、デューティを５０％に近づけた前記分周クロックを生成する波形整形回路とを備える請求項１に記載の同期システム。
【請求項３】
前記分周比変更回路は、前記第１分周比が前記第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｎ（ｎは１以上の整数）ずつ減らし、前記第１分周比が前記第３分周比よりも大きい場合には、前記第３分周比を一気に前記第１分周比に変更し、前記第１分周比と前記第３分周比とが同じ場合には、前記第３分周比を変更しないものである請求項２に記載の同期システム。
【請求項４】
前記分周回路は、分周比更新信号により制御されるタイミングで、前記分周比設定信号により設定される第１分周比を受け取って前記分周比変更回路に入力する分周比更新回路を備える請求項２または３に記載の同期システム。
【請求項５】
前記分周比検出回路は、
前記分周クロックの１周期ごとに、前記基準クロックに同期してカウントしたカウント値を出力する第２カウンタと、
前記第２カウンタのカウント値の最大値を前記第２分周比として出力する分周比決定回路とを備える請求項１〜４のいずれか１項に記載の同期システム。
【請求項６】
前記分周比決定回路は、
前記基準クロックに同期して前記分周クロックの立ち上がりまたは立ち下がりを検出し、前記分周クロックの立ち上がりまたは立ち下がりを検出した場合にアクティブ状態になる最大値検出信号を出力する分周クロック検出回路と、
前記最大値検出信号がアクティブ状態になった場合に、前記基準クロックに同期して前記第２カウンタのカウント値の最大値を保持し、前記第２分周比として出力する最大値検出回路とを備える請求項５に記載の同期システム。
【請求項７】
前記デコーダは、前記第２カウンタのカウント値が最大値になる前記基準クロックのサイクルでは、前記ストローブ信号を生成しないものである請求項５または６に記載の同期システム。
【請求項８】
前記分周比変更回路は、前記第１分周比が現在の前記分周クロックの分周比である第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｍ（ｍは２以上の整数）ずつ減らすものであり、
前記デコーダは、前記第２カウンタのカウント値が最大値から（前記最大値−（ｍ−１））までの前記基準クロックのサイクルでは、前記ストローブ信号を生成しないものである請求項５または６に記載の同期システム。
【請求項９】
請求項１〜８のいずれか１項に記載の同期システムで使用される分周回路。
【請求項１０】
分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロックを生成する分周回路であって、
分周比更新信号により制御されるタイミングで、前記分周比設定信号により設定される第１分周比を受け取る分周比更新回路と、
現在の前記分周クロックの分周比である第３分周比を、前記分周比更新回路により受け取られた第１分周比に変更する分周比変更回路と、
前記基準クロックに同期して、前記分周比変更回路により変更された第３分周比をカウントしたカウント値を出力する第１カウンタと、
前記第１カウンタのカウント値から、デューティを５０％に近づけた前記分周クロックを生成する波形整形回路とを備え、
前記分周比変更回路は、前記第１分周比が前記第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｎ（ｎは１以上の整数）ずつ減らし、前記第１分周比が前記第３分周比よりも大きい場合には、前記第３分周比を一気に前記第１分周比に変更し、前記第１分周比と前記第３分周比とが同じ場合には、前記第３分周比を変更しないものであることを特徴とする分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期システムおよびこの同期システムで使用される分周クロックを生成する分周回路に関するものである。
【背景技術】
【０００２】
図１３は、従来の同期システム８０の構成を表す一例のブロック図である。同図に示す同期システム８０は、第１デバイス８２と、第２デバイス８４と、分周回路８８と、デコーダ（decoder）９２とを備えている。
【０００３】
第１デバイス８２は、ＰＬＬ（位相同期回路）９３等のクロック発生回路から供給される基準クロックに同期して動作し、第２デバイス８４は、分周回路８８により、基準クロックを分周して生成される分周クロックに同期して動作する。
分周クロックの分周比は、外部から入力される分周比設定信号（div_ratio）により設定される第１分周比によって変更可能となっている。
【０００４】
以下、分周回路８８について説明する。
【０００５】
図１４は、図１３に示す分周回路８８の構成を表す一例の回路図である。同図に示す分周回路８８は、セレクタ９８と、フリップフロップ（ＦＦ）１００と、デクリメンタ（−１）１０２と、ＮＯＲ回路１０４とを備えている。
【０００６】
分周回路８８では、デクリメンタ１０２の出力信号が０になった場合、ＮＯＲ回路１０４の出力信号がハイレベル（Ｈ）になり、セレクタ９８から、分周比設定信号（（div_ratio[n:0]））により設定される第１分周比が出力される。セレクタ９８から出力される第１分周比は、基準クロック（clk_PLL）に同期してＦＦ１００に設定され、ＦＦ１００から出力されるカウント値（count, downcount[n:0]）は第１分周比になる。
【０００７】
続いて、デクリメンタ１０２により、ＦＦ１００から出力されるカウント値がデクリメント（−１）される。デクリメンタ１０２の出力信号が０になっていない場合、セレクタ９８から、デクリメンタ１０２の出力信号が出力される。セレクタ９８からの出力信号は、基準クロックに同期してＦＦ１００に設定され、ＦＦ１００から出力されるカウント値はダウンカウントされる。
【０００８】
カウント値は順次デクリメントされ、基準クロックに同期して第１分周比から０までダウンカウントされる。そして、デクリメンタ１０２の出力信号が０になった場合、カウント値に再び第１分周比が設定され、前述の動作が繰り返される。そして、その間、分周回路８８からは、ＦＦ１００のカウント値（count）が出力されるとともに、その最上位ビット（downcount[n]）が分周クロック（clk_DIV）として出力される。
【０００９】
同期システム８０では、第１デバイス８２と第２デバイス８４との間で、分周クロックに同期して動作するバス８６を介して通信が行われる。第１デバイス８２には、通常、分周クロック自体は入力されず、その代わりに、デコーダ９２から入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）からなるストローブ信号が入力されている。これら２つのストローブ信号により、第１デバイス８２は、第２デバイス８４と正常に通信を行うことができる。
【００１０】
入力ストローブ信号は、第１デバイス８２が第２デバイス８４から入力される信号を受け取るタイミングを制御する信号であり、出力ストローブ信号は、第１デバイス８２が第２デバイス８４に入力する信号を出力するタイミングを制御する信号である。
【００１１】
前述のように、分周クロックは、基準クロックを分周して作成されている。従って、入力ストローブ信号および出力ストローブ信号は、分周回路８８から出力されるカウント値をデコードして生成するのが最も簡単である。そのため、これら２つのストローブ信号は、デコーダ９２により、第１分周比およびカウント値に基づいて、カウント値をデコードして作成される。
【００１２】
同期システム８０では、前述のように、分周回路８８により、基準クロックが分周されて、カウント値および分周クロックが生成され、デコーダ９２により、カウント値がデコードされて、入力ストローブ信号および出力ストローブ信号が生成される。そして、第１デバイス８２は、これら２つのストローブ信号に基づいて、バス８６を介して第２デバイス８４と通信を行う。
【００１３】
しかし、従来の同期システム８０には、タイミングクロージャーの面で問題があった。
図１５は、従来の同期システム８０の問題点を表す一例のブロック図である。同図に示すように、実際の同期システム８０では、第１デバイス８２と第２デバイス８４との間のクロックスキューを小さくするために、通常、基準クロックおよび分周クロックの経路にてＣＴＳ（クロックツリーシンセシス）が行われ、クロックツリーが挿入される。
【００１４】
この場合、第１デバイス８２と第２デバイス８４との間のクロックの位相は揃っているとしても、分周回路８８はクロックツリーの上流になるため、分周回路８８から出力されるカウント値と第１デバイス８２に入力される基準クロックとの間のクロックスキューが大きくなる。そのため、分周回路８８と第１デバイス８２との間で巨大なホールド違反が発生する。
【００１５】
また、同期システム８０を実装する場合のピン数の面でもデメリットがある。図１３および図１４に点線で囲んで示すように、分周回路８８が他の回路部分とは別の半導体チップで実装される場合、分周回路８８から出力されるカウント値および分周比設定信号をデコーダ９２に入力する必要がある。これらの信号は、いずれも多ビットで構成されるため、分周回路８８を別の半導体チップで実装した場合、多数のピンが必要になる。
【００１６】
さらに、分周比設定信号により設定される第１分周比を変更する場合、誤動作を防止するために、基準クロックに同期して第１分周比を変更する必要がある。しかも、分周回路８８とデコーダ９２とで第１分周比が変化する基準クロックのサイクルが異なると同期システム８０が誤動作するため、第１分周比を変化させるためのタイミング要求も非常に厳しい。
【００１７】
ここで、本発明に関連性のある先行技術文献として、特許文献１および２がある。
特許文献１には、同期クロックを計数回路で計数して、計数値を０〜３まで繰り返し計数する場合に、計数値が３になるとタイミング信号を発生することが記載されている。
特許文献２には、基準クロック信号の１周期に対応する時間、基本信号のパルス数をカウントすることが記載されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特公平６−５６９５４号公報
【特許文献２】特開２００８−２８８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の第１の目的は、分周回路と第１デバイスとの間のクロックスキューによるタイミング違反の発生を防止することができる同期システムおよび分周回路を提供することにある。
本発明の第２の目的は、分周回路を別の半導体チップで実装した場合に、分周回路と別の回路部分との間を接続するためのピン数を削減することができる同期システムおよび分周回路を提供することにある。
本発明の第３の目的は、分周クロックの分周比を変更する場合のタイミングの問題を解消することができる同期システムおよび分周回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロックを生成する分周回路と、
前記基準クロックに同期して動作する第１デバイスと、
前記分周クロックに同期して動作する第２デバイスと、
前記分周クロックの１周期ごとに、前記基準クロックに同期してカウントしたカウント値を出力するとともに、前記カウント値に基づいて、前記分周クロックの分周比を検出し第２分周比として出力する分周比検出回路と、
前記カウント値および前記第２分周比に基づいて、前記第１デバイスが前記第２デバイスに対して信号を入出力するためのタイミングを制御するストローブ信号を生成するデコーダとを備え、
前記第１デバイスは、前記ストローブ信号に基づいて、前記分周クロックに同期して動作するバスを介して前記第２デバイスと通信するものであることを特徴とする同期システムを提供するものである。
【００２１】
ここで、前記分周回路は、
現在の前記分周クロックの分周比である第３分周比を、前記第１分周比に変更する分周比変更回路と、
前記基準クロックに同期して、前記分周比変更回路により変更された第３分周比をカウントしたカウント値を出力する第１カウンタと、
前記第１カウンタのカウント値から、デューティを５０％に近づけた前記分周クロックを生成する波形整形回路とを備えることが好ましい。
【００２２】
また、前記分周比変更回路は、前記第１分周比が前記第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｎ（ｎは１以上の整数）ずつ減らし、前記第１分周比が前記第３分周比よりも大きい場合には、前記第３分周比を一気に前記第１分周比に変更し、前記第１分周比と前記第３分周比とが同じ場合には、前記第３分周比を変更しないものであることが好ましい。
【００２３】
また、前記分周回路は、分周比更新信号により制御されるタイミングで、前記分周比設定信号により設定される第１分周比を受け取って前記分周比変更回路に入力する分周比更新回路を備えることが好ましい。
【００２４】
また、前記分周比検出回路は、
前記分周クロックの１周期ごとに、前記基準クロックに同期してカウントしたカウント値を出力する第２カウンタと、
前記第２カウンタのカウント値の最大値を前記第２分周比として出力する分周比決定回路とを備えることが好ましい。
【００２５】
また、前記分周比決定回路は、
前記基準クロックに同期して前記分周クロックの立ち上がりまたは立ち下がりを検出し、前記分周クロックの立ち上がりまたは立ち下がりを検出した場合にアクティブ状態になる最大値検出信号を出力する分周クロック検出回路と、
前記最大値検出信号がアクティブ状態になった場合に、前記基準クロックに同期して前記第２カウンタのカウント値の最大値を保持し、前記第２分周比として出力する最大値検出回路とを備えることが好ましい。
【００２６】
また、前記デコーダは、前記第２カウンタのカウント値が最大値になる前記基準クロックのサイクルでは、前記ストローブ信号を生成しないものであることが好ましい。
【００２７】
また、前記分周比変更回路は、前記第１分周比が現在の前記分周クロックの分周比である第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｍ（ｍは２以上の整数）ずつ減らすものであり、
前記デコーダは、前記第２カウンタのカウント値が最大値から（前記最大値−（ｍ−１））までの前記基準クロックのサイクルでは、前記ストローブ信号を生成しないものであることが好ましい。
【００２８】
また、本発明は、上記のいずれかに記載の同期システムで使用される分周回路を提供する。
【００２９】
また、本発明は、分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロックを生成する分周回路であって、
分周比更新信号により制御されるタイミングで、前記分周比設定信号により設定される第１分周比を受け取る分周比更新回路と、
現在の前記分周クロックの分周比である第３分周比を、前記分周比更新回路により受け取られた第１分周比に変更する分周比変更回路と、
前記基準クロックに同期して、前記分周比変更回路により変更された第３分周比をカウントしたカウント値を出力する第１カウンタと、
前記第１カウンタのカウント値から、デューティを５０％に近づけた前記分周クロックを生成する波形整形回路とを備え、
前記分周比変更回路は、前記第１分周比が前記第３分周比よりも小さい場合には、前記分周クロックの所定の周期ごとに、前記第３分周比が前記第１分周比と同じになるまで前記第３分周比を段階的にｎ（ｎは１以上の整数）ずつ減らし、前記第１分周比が前記第３分周比よりも大きい場合には、前記第３分周比を一気に前記第１分周比に変更し、前記第１分周比と前記第３分周比とが同じ場合には、前記第３分周比を変更しないものであることを特徴とする分周回路を提供する。
【発明の効果】
【００３０】
本発明によれば、分周回路により生成された分周クロックの分周比を、分周比検出回路で検出することにより、以下に示す効果を得ることができる。
【００３１】
分周比検出回路は、分周回路の第１カウンタから出力されるカウント値を使用しない。また、分周比検出回路の第２カウンタから出力されるカウント値は、分周クロックの生成に関わっていない。そのため、本発明の構成でＣＴＳを実施しても、分周比検出回路と第１デバイスとの間で大きなクロックスキューが発生することはなく、タイイング違反が発生することはない。
【００３２】
本発明では、分周回路が他の回路部分とは別の半導体チップで実装される場合、両者の間で基準クロックおよび分周クロックの２本だけを接続すればよいため、チップ間を接続するためのピン数を減らすことができ、チップサイズや基板設計の面で有利になる。
【００３３】
本発明では、分周比設定信号を分周回路だけに配っており、分周比検出回路には関係がないため、第１分周比を変化させるタイミングの問題を解消することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の同期システム１０の構成を表す一実施形態のブロック図である。
【図２】図１に示す分周回路１８の構成を表す一例の回路図である。
【図３】図１に示す分周比検出回路２０の構成を表す一例の回路図である。
【図４】分周クロックの分周比が７（８分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図５】分周クロックの分周比が６（７分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図６】分周クロックの分周比が５（６分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図７】分周クロックの分周比が４（５分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図８】分周クロックの分周比が３（４分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図９】分周クロックの分周比が２（３分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図１０】分周クロックの分周比が１（２分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図１１】分周クロックの分周比を７（８分周）から５（６分周）に変更した場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図１２】分周クロックの分周比を５（６分周）から７（８分周）に変更した場合の同期システム１０の動作を表す一例のタイミングチャートである。
【図１３】従来の同期システムの構成を表す一例のブロック図である。
【図１４】図１３に示す分周回路の構成を表す一例の回路図である。
【図１５】従来の同期システムの問題点を表す一例のブロック図である。
【発明を実施するための形態】
【００３５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の同期システムおよび分周回路を詳細に説明する。
【００３６】
図１は、本発明の同期システム１０の構成を表す一実施形態のブロック図である。同図に示す同期システム１０は、図１３に示す従来の同期システム８０に対して本発明を適用したものである。
同期システム１０は、第１デバイス１２と、第２デバイス１４と、分周回路（div）１８と、分周比検出回路（ratio_det）２０と、デコーダ（decoder）２２とを備えている。また、同図には、ＰＬＬ２３も示されている。
【００３７】
第１デバイス１２には、ＰＬＬ２３等のクロック発生回路から基準クロック（clk_PLL）が入力され、デコーダ２２から入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）が入力されている。また、第２デバイス１４には、分周比検出回路２０からバスクロック（clk_BUS）が入力されている。
第１デバイス１２は、基準クロックに同期して動作するものであり、第２デバイス１４は、基準クロックに同期したバスクロック（分周クロック）に同期して動作するものである。
第１デバイス１２と第２デバイス１４との間は、分周クロックに同期して動作するバス１６を介して接続されている。第１デバイス１２は、入力ストローブ信号および出力ストローブ信号により、バス１６を介して第２デバイス１４と通信を行う。
第１デバイス１２はマイクロプロセッサ、第２デバイスは半導体メモリ等の周辺デバイスであり、マイクロプロセッサが、バス１６を介して周辺デバイスにアクセスする同期システムを例示することができる。
【００３８】
続いて、分周回路１８には、ＰＬＬ２３から基準クロック（clk_PLL）が入力され、同期システム１０の外部から分周比設定信号（div_ratio）および分周比更新信号（div_ratio_update）が入力されている。
分周回路１８は、分周比更新信号により制御されるタイミングで分周比設定信号を受け取り、分周比設定信号により設定される第１分周比で基準クロックを分周して分周クロック（clk_DIV）を生成するものである。
分周クロックの分周比は、分周比更新信号により制御される任意のタイミングで、分周比設定信号により設定される第１分周比によって任意の分周比に変更可能である。
【００３９】
続いて、分周比検出回路２０には、ＰＬＬ２３から基準クロック（clk_PLL）が入力され、分周回路１８から分周クロック（clk_DIV）が入力されている。
分周比検出回路２０は、分周クロックの１周期ごとに、基準クロックに同期してカウントしたカウント値（count）を出力するとともに、カウント値に基づいて、分周クロックの分周比を検出し第２分周比（ratio）として出力するものである。また、分周比検出回路２０は、分周クロックを遅延させたバスクロック（clk_BUS）を出力する。
【００４０】
続いて、デコーダ２２には、分周比検出回路２０からのカウント値（count）および第２分周比（ratio）が入力されている。
デコーダ２２は、カウント値および第２分周比に基づいて、入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）、つまり、第１デバイス１２が第２デバイス１４に対して信号を入出力するためのタイミングを制御するストローブ信号を生成するものである。
入力ストローブ信号は、第１デバイス１２が第２デバイス１４から入力される信号を受け取るタイミングを制御する信号であり、出力ストローブ信号は、第１デバイス１２が第２デバイス１４に入力する信号を出力するタイミングを制御する信号である。
【００４１】
次に、分周回路１８について説明する。
【００４２】
図２は、図１に示す分周回路１８の構成を表す一例の回路図である。同図に示す分周回路１８は、分周比更新回路２４と、分周比変更回路（gradual ratio change）２６と、ダウンカウンタ（down counter）２８と、波形整形回路（waveform shaping）３０とを備えている。
【００４３】
分周比更新回路２４には、分周比設定信号（div_ratio）、分周比更新信号（div_ratio_update）および基準クロック（clk_PLL）が入力されている。
分周比更新回路２４は、基準クロックに同期して、分周比更新信号により制御されるタイミングで、分周比設定信号により設定される第１分周比を受け取って分周比変更回路２６に入力するものである。
【００４４】
同図に示す分周比更新回路２４は、分周比更新信号が立ち上がった（ローレベル（Ｌ）からハイレベル（Ｈ）に変化した）ことを検出した場合に、分周比設定信号により設定される第１分周比を更新する。
分周比更新回路２４は、基準クロックに同期して分周比更新信号の立ち上がりを検出し、分周比更新信号が立ち上がった場合にアクティブ状態になる再設定信号（reload）を出力する変更信号検出回路３２と、再設定信号がアクティブ状態になった場合に、基準クロックに同期して分周比設定信号を保持し、分周比再設定信号（div_ratio_reload）として出力する設定信号保持回路３４とを備えている。
【００４５】
変更信号検出回路３２は、３つのフリップフロップ（ＦＦ）３６，３８，４０と、ＡＮＤ回路４２とを備えている。３つのＦＦ３６，３８，４０は、直列に接続され、クロック入力端子には基準クロックが入力されている。１段目のＦＦ３６のデータ入力端子Ｄには分周比更新信号が入力されている。ＡＮＤ回路４２の正転入力端子には、２段目のＦＦ３８のデータ出力端子Ｑからの出力信号が入力され、反転入力端子には、３段目のＦＦ４０のデータ出力端子Ｑからの出力信号が入力されている。ＡＮＤ回路４２からは、再設定信号が出力されている。
【００４６】
設定信号保持回路３４は、ＦＦ４４を備えている。ＦＦ４４のデータ入力端子Ｄには分周比設定信号が入力され、イネーブル入力端子ＥＮには再設定信号が入力され、クロック入力端子には基準クロックが入力されている。ＦＦ４４のデータ出力端子Ｑからは分周比再設定信号が出力されている。
【００４７】
同図に示す分周比更新回路２４では、分周比更新信号が立ち上がると、変更信号検出回路３２により、その立ち上がりが検出され、分周比更新信号が立ち上がってから、基準クロックの２クロック後に１クロックの時間だけ再設定信号がアクティブ状態であるＨになる。再設定信号がアクティブ状態のＨになると、その次の基準クロックに同期して、分周比設定信号が設定信号保持回路３４に保持され、分周比再設定信号として出力される。
【００４８】
続いて、分周比変更回路２６には、基準クロック（clk_PLL）、ダウンカウンタ２８からのダウンカウント値（downcnt）、および、分周比更新回路２４からの分周比再設定信号（div_ratio_reload）が入力されている。
分周比変更回路２６は、分周回路１８において分周クロックの分周比を急激に変化させた場合に、分周比検出回路２０にて分周クロックの分周比の変化の認識が遅れることによる誤動作を防ぐための回路である。
分周比変更回路２６は、分周比再設定信号（分周比設定信号）により設定される第１分周比と現在の分周クロックの分周比である第３分周比（cur_div_ratio）とを比較し、両者が異なる場合に、基準クロックに同期して、第３分周比を第１分周比に変更するものである。
分周比変更回路２６は、本実施形態の場合、第１分周比と第３分周比とを比較し、第１分周比が第３分周比よりも小さい場合には、分周クロックの所定の周期ごとに、第３分周比が第１分周比と同じになるまで第３分周比を段階的にｎ（ｎは１以上の整数）ずつ、例えば、１つずつ減らす。一方で、第１分周比が第３分周比よりも大きい場合には、第３分周比を一気（即座）に第１分周比に変更する。第１分周比と第３分周比とが同じ場合には、第３分周比を変更しない。
【００４９】
続いて、ダウンカウンタ２８には、基準クロック（clk_PLL）、および、分周比変更回路２６からの第３分周比（cur_div_ratio）が入力されている。
ダウンカウンタ（第１カウンタ）２８は、基準クロックに同期して、分周比変更回路２６により変更された第３分周比から最小値の０までダウンカウントし、そのダウンカウント値（downcnt）を出力するものである。
なお、ダウンカウンタ２８の代わりに、０から第３分周比までアップカウントし、そのアップカウント値を出力するアップカウンタを使用することもできる。
【００５０】
続いて、波形整形回路３０には、ダウンカウンタ２８からダウンカウント値（downcnt）が入力される。
波形整形回路３０は、ダウンカウント値から、デューティを５０％に近づけた分周クロック（clk_DIV）を生成するものである。
【００５１】
次に、分周比検出回路２０について説明する。
【００５２】
図３は、図１に示す分周比検出回路２０の構成を表す一例の回路図である。同図に示す分周比検出回路２０は、アップカウンタ４６と、分周比決定回路４８と、遅延回路５０とを備えている。
【００５３】
アップカウンタ４６には、基準クロック（clk_PLL）および後述する分周クロック検出回路５８からの最大値検出信号（pos_det）が入力される。
アップカウンタ（第２カウンタ）４６は、分周クロックの１周期ごとに、基準クロックに同期して、最小値の０から最大値（第３分周比）までアップカウントし、そのアップカウント値（count）を出力するものである。
なお、アップカウンタ４６の代わりに、最大値から０までダウンカウントし、そのダウンカウント値を出力するダウンカウンタを使用することもできる。
【００５４】
同図に示すアップカウンタ４６は、ＡＮＤ回路５２と、ＦＦ（カウンタ）５４と、インクリメンタ（＋１）５６とを備えている。ＦＦ５４のデータ入力端子ＤにはＡＮＤ回路５２の出力信号が入力され、クロック入力端子には基準クロックが入力され、データ出力端子Ｑからはアップカウント値が出力されている。インクリメンタ５６にはアップカウント値が入力されている。ＡＮＤ回路５２の正転入力端子にはインクリメンタ５６の出力信号が入力され、反転入力端子には、最大値検出信号が入力されている。
【００５５】
アップカウンタ４６では、最大値検出信号がアクティブ状態のＨになると、ＡＮＤ回路５２の出力信号がＬになる。ＡＮＤ回路５２の出力信号であるＬは、基準クロックに同期してＦＦ５４に保持され、ＦＦ５４から出力されるアップカウント値は０になる。
【００５６】
その後、最大値検出信号が非アクティブ状態のＬになると、インクリメンタ５６によりインクリメント（＋１）されたアップカウント値が、ＡＮＤ回路５２から出力される。ＡＮＤ回路５２からの出力信号は、基準クロックに同期してＦＦ５４に保持され、アップカウント値はアップカウントされる。
【００５７】
アップカウント値は順次インクリメントされ、基準クロックに同期して０から最大値までアップカウントされる。そして、アップカウント値が最大値になった時、最大値検出信号が再びアクティブ状態のＨになると、アップカウント値が０になり、前述の動作が繰り返される。そして、その間、ＦＦ５４（アップカウンタ４６）からは、アップカウント値が出力される。
【００５８】
続いて、分周比決定回路４８には、基準クロック（clk_PLL）、分周クロック（clk_DIV）、および、アップカウンタ４６からのアップカウント値（count）が入力される。
分周比決定回路４８は、アップカウント値の最大値を第２分周比として出力するものである。
【００５９】
同図に示す分周比決定回路４８は、分周クロックが立ち上がったことを検出した場合に、アップカウント値の最大値を第２分周比として出力する。
分周比決定回路４８は、基準クロックに同期して分周クロックの立ち上がりを検出し、分周クロックが立ち上がった場合にアクティブ状態になる最大値検出信号（pos_det）を出力する分周クロック検出回路５８と、最大値検出信号がアクティブ状態になった場合に、基準クロックに同期してアップカウント値の最大値を保持し、第２分周比（ratio）として出力する最大値検出回路６０とを備えている。
なお、分周クロック検出回路５８は、分周クロックの立ち下がりを検出し、分周クロックが立ち下がった場合にアクティブ状態になる最大値検出信号を出力することもできる。
【００６０】
分周クロック検出回路５８は、２つのＦＦ６２，６４と、ＡＮＤ回路６６とを備えている。２つのＦＦ６２，６４は直列に接続され、クロック入力端子には基準クロックが入力されている。１段目のＦＦ６２のデータ入力端子Ｄには分周クロックが入力されている。ＡＮＤ回路６６の正転入力端子には、１段目のＦＦ６２のデータ出力端子Ｑからの出力信号が入力され、反転入力端子には、２段目のＦＦ６４のデータ出力端子Ｑからの出力信号が入力されている。ＡＮＤ回路６６からは、最大値検出信号が出力されている。
【００６１】
最大値検出回路６０は、ＦＦ６８を備えている。ＦＦ６８のデータ入力端子Ｄにはアップカウンタ４６のアップカウント値が入力され、イネーブル入力端子ＥＮには最大値検出信号が入力され、クロック入力端子には基準クロックが入力されている。ＦＦ６８のデータ出力端子Ｑからは第２分周比が出力されている。
【００６２】
分周比決定回路４８では、分周クロックが立ち上がると、分周クロック検出回路５８により、その立ち上がりが検出され、分周クロックが立ち上がってから、基準クロックの１クロック後に１クロックの時間だけ最大値検出信号がアクティブ状態であるＨになる。最大値検出信号がアクティブ状態のＨになると、その次の基準クロックに同期して、アップカウント値の最大値が最大値検出回路６０に保持され、第２分周比として出力される。
【００６３】
続いて、遅延回路５０には、基準クロック（clk_PLL）および分周クロック（clk_DIV）が入力されている。
遅延回路５０は、基準クロックを遅延しバスクロック（clk_BUS）として出力するものである。
【００６４】
同図に示す遅延回路５０は、２つのＦＦ７０，７２を備えている。２つのＦＦ７０，７２は直列に接続され、クロック入力端子には基準クロックが入力されている。１段目のＦＦ７０のデータ入力端子Ｄには分周クロックが入力され、２段目のＦＦ７２のデータ出力端子Ｑからの出力信号は、バスクロックとして出力されている。
【００６５】
遅延回路５０では、基準クロックに同期して、分周クロックが基準クロックの２クロックの時間だけ遅延され、バスクロックとして出力される。
【００６６】
なお、本実施形態において、分周クロックを基準クロックの２クロックの時間だけ遅延させているのは、後段のデコーダ２２において、入力ストローブ信号および出力ストローブ信号を発生させるタイミングを割り当てる際に都合が良いからでる。従って、デコーダ２２が、本実施形態の場合と異なる実装であれば、分周クロックを遅延させるクロック数は異なる場合があるし、あるいは、遅延させる必要がない場合もありうる。分周クロックを遅延させる必要がない場合には、分周回路１８から出力される分周クロックがそのまま第２デバイス１４に入力される。
【００６７】
次に、同期システム１０の動作を説明する。
まず、基準クロックを８分周した分周クロックを生成する場合を説明する。
【００６８】
図４は、分周クロックの分周比が７（８分周）の場合の同期システム１０の動作を表す一例のタイミングチャートである。同図に示すように、基準クロック（clk_PLL）は、所定の周波数で動作するクロック信号である。基準クロックを８分周した分周クロックを生成する場合、分周比設定信号（div_ratio）により設定される第１分周比は７である。
なお、同図では、分周比更新信号（div_ratio_update）はＬになっているが、このタイミングチャートは、分周比更新信号により制御されるタイミングで、分周比設定信号により第１分周比の７が更新後の第３分周比として既に設定された後の状態を表している。
【００６９】
分周クロックの分周比が７場合、分周回路１８のダウンカウンタ２８のダウンカウント値（div/downcnt）は、第３分周比の７から０までダウンカウントされることを繰り返す。
波形整形回路３０から出力される分周クロック（div/clk_DIV）は、カウンタ値７〜４の期間にＨ、３〜０の期間にＬになる。つまり、分周クロックは、基準クロックを８分周したクロック信号である。
【００７０】
分周比検出回路２０の分周クロック検出回路５８から出力される最大値検出信号（ratio_det/pos_det）は、分周クロック（div/clk_DIV）が立ち上がると、その次の基準クロックで１クロックの時間だけアクティブ状態であるＨになる。
遅延回路５０から出力されるバスクロック（clk_BUS）は、分周クロック（div/clk_DIV）が基準クロックの２クロックの時間だけ遅延されたクロック信号である。
アップカウント値（ratio_det/count）は、最大値検出信号（ratio_det/pos_det）がＨになると、その次の基準クロックで０になり、その後、最大値検出信号がＬになると、０から最大値の７までアップカウントを繰り返す。
最大値検出回路６０から出力される第２分周比（ratio_det/ratio）は、最大値検出信号（ratio_det/pos_det）がＨの場合の、アップカウント値（ratio_det/count）の最大値であり、第１分周比と同じ７になる。
【００７１】
分周クロックの分周比が７場合、デコーダ２２から出力される入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）は、それぞれ、アップカウント値が３および０になると、基準クロックの１クロックの時間だけＨになるように割り当てられている。
【００７２】
図５〜図１０に示すように、分周クロックの分周比が６〜１（７〜２分周）の場合の同期システム１０の動作も同様であるから、その詳細な説明は省略する。
分周クロックの分周比が６（７分周）の場合、入力ストローブ信号および出力ストローブ信号は、それぞれ、アップカウント値が３および０の場合にＨになるように割り当てられている。
分周クロックの分周比が５（６分周）または４（５分周）の場合、入力ストローブ信号および出力ストローブ信号は、それぞれ、アップカウント値が２および０の場合にＨになるように割り当てられている。
分周クロックの分周比が３（４分周）または２（３分周）の場合、入力ストローブ信号および出力ストローブ信号は、それぞれ、アップカウント値が１および０の場合にＨになるように割り当てられている。
分周クロックの分周比が１（２分周）の場合、入力ストローブ信号および出力ストローブ信号は、アップカウント値が０の場合にＨになるように割り当てられている。
【００７３】
次に、分周クロックの分周比を７（８分周）から５（６分周）に変更した場合の同期システム１０の動作を説明する。
【００７４】
図１１は、分周クロックの分周比を７（８分周）から（６分周）５に変更した場合の同期システム１０の動作を表す一例のタイミングチャートである。分周クロックの分周比を７から５に変更する場合、分周比更新信号（div_ratio_update）が立ち上がった後、その次の基準クロック（clk_PLL）に同期して、分周比設定信号（div_ratio）により設定される第１分周比が７から５に変更される。
分周比更新信号が立ち上がると、分周比更新回路２４の変更信号検出回路３２から出力される再設定信号（reload）は、分周比更新信号が立ち上がってから、基準クロックの２クロック後に１クロックの時間だけＨになる。
再設定信号がＨになると、その次の基準クロックで分周比設定信号が設定信号保持回路３４に保持される。設定信号保持回路３４から出力される分周比再設定信号（div_ratio_reload）により設定される第１分周比は、その次の基準クロックで７から５になる。
【００７５】
第１分周比が７から５に変化すると、分周比変更回路２６により、まず、ダウンカウント値（downcnt）が４回０になるのがカウントされた後、現在の分周クロックの分周比である第３分周比の７と第１分周比の５とが比較される。
その結果、第１分周比が第３分周比よりも小さいことから、変更後の第３分周比（cur_div_ratio）は、その次にダウンカウント値が０になると、その次の基準クロックで７から６に変更される。続いて、第３分周比は、その後、ダウンカウント値が４回０になると、その次の基準クロックで６から５に変更される。つまり、第３分周比は定期的に１つずつ減らされる。
【００７６】
第３分周比が７から６になると、ダウンカウント値は、その次にダウンカウント値が０になった後、その次の基準クロックに同期して、変更後の第３分周比の６に設定され、それ以後、基準クロックに同期して、６から０までダウンカウントを繰り返す。
同様に、第３分周比が６から５になると、ダウンカウント値は、その次にダウンカウント値が０になった後、変更後の第３分周比の５に設定され、それ以後、５から０までダウンカウントを繰り返す。
【００７７】
波形整形回路３０から出力される分周クロック（clk_DIV）は、第３分周比が７（８分周）の場合、ダウンカウント値７〜４の期間にＨ、３〜０の期間にＬになる。第３分周比が７から６（７分周）に変化すると、ダウンカウント値６〜３の期間にＨ、２〜０の期間にＬになる。第３分周比が６から５（６分周）に変化すると、ダウンカウント値５〜３の期間にＨ、２〜０の期間にＬになる。つまり、第３分周比が５の場合、分周クロックは、基準クロックを６分周したクロック信号である。
第３分周比が変化すると、ダウンカウント値のカウント周期の変化に応じて、その次にダウンカウント値が０になった後から、分周クロックの周期が変化する。
【００７８】
分周比検出回路２０の分周クロック検出回路５８から出力される最大値検出信号（ratio_det/pos_det）は、分周クロック（div/clk_DIV）が立ち上がると、その次の基準クロックで１クロックの時間だけアクティブ状態であるＨになる。
第３分周比が変化すると、分周クロックの周期の変化に応じて、その次にダウンカウント値が０になった後から、最大値検出信号の周期も変化する。
【００７９】
遅延回路５０から出力されるバスクロック（clk_BUS）は、分周クロック（div/clk_DIV）が基準クロックの２クロックの時間だけ遅延されたクロック信号である。
【００８０】
アップカウント値（ratio_det/count）は、最大値検出信号（ratio_det/pos_det）がＨになると、その次の基準クロックで０になり、その後、最大値検出信号がＬになると、０から最大値までアップカウントを繰り返す。
第３分周比が変化すると、最大値検出信号の周期の変化に応じて、その次にダウンカウント値が０になった後から、アップカウント値のカウント周期が変化する。
【００８１】
最大値検出回路６０から出力される第２分周比（ratio_det/ratio）は、最大値検出信号（ratio_det/pos_det）がＨの場合の、アップカウント値（ratio_det/count）の最大値であり、第３分周比の変化に応じて定期的に７〜５の順序で段階的に１つずつ変化する。
第３分周比が変化すると、アップカウント値のカウント周期の変化に応じて、その後、ダウンカウント値が２回０になった後に、第２分周比が変化する。
【００８２】
デコーダ２２から出力される入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）は、第２分周比（ratio_det/ratio）が７の場合、および、第２分周比が７から６に変化した場合、それぞれ、アップカウント値が３および０になると、基準クロックの１クロックの時間だけＨになるように割り当てられている。同様に、入力ストローブ信号および出力ストローブ信号は、第２分周比が６から５に変化した場合、それぞれ、アップカウント値が２および０になると、基準クロックの１クロックの時間だけＨになるように割り当てられている。
【００８３】
次に、分周クロックの分周比を５（６分周）から７（８分周）に変更した場合の同期システム１０の動作を説明する。
【００８４】
図１２は、分周クロックの分周比を５（６分周）から７（８分周）に変更した場合の同期システム１０の動作を表す一例のタイミングチャートである。分周クロックの分周比を５から７に変更する場合、分周比更新信号（div_ratio_update）が立ち上がった後、その次の基準クロック（clk_PLL）に同期して、分周比設定信号（div_ratio）により設定される第１分周比が５から７に変更される。
分周比更新信号が立ち上がると、分周比更新回路２４の変更信号検出回路３２から出力される再設定信号（reload）は、分周比更新信号が立ち上がってから、基準クロックの２クロック後に１クロックの時間だけＨになる。
再設定信号がＨになると、その次の基準クロックで分周比設定信号が設定信号保持回路３４に保持され、設定信号保持回路３４から出力される分周比再設定信号（div_ratio_reload）により設定される第１分周比は、その次の基準クロックで５から７になる。
【００８５】
第１分周比が５から７に変化すると、分周比変更回路２６により、現在の分周クロックの分周比である第３分周比の５と第１分周比の７とが比較される。
その結果、第１分周比が第３分周比よりも大きいことから、変更後の第３分周比（cur_div_ratio）は、ダウンカウント値（downcnt）が２回０になった後、その次の基準クロックで５から７に変更される。つまり、第３分周比は一気に第１分周比に変更される。
【００８６】
第３分周比が５から７になると、ダウンカウント値は、その次にダウンカウント値が０になった後、その次の基準クロックに同期して、変更後の第３分周比の７に設定され、それ以後、基準クロックに同期して、７から０までダウンカウントを繰り返す。
【００８７】
波形整形回路３０から出力される分周クロック（clk_DIV）は、第３分周比が５（６分周）の場合、ダウンカウント値５〜３の期間にＨ、２〜０の期間にＬになる。第３分周比が５から７（８分周）に変化すると、ダウンカウント値７〜４の期間にＨ、３〜０の期間にＬになる。つまり、第３分周比が７の場合、分周クロックは、基準クロックを８分周したクロック信号である。
第３分周比が変化すると、ダウンカウント値のカウント周期の変化に応じて、その次にダウンカウント値が０になった後から、分周クロックの周期が変化する。
【００８８】
分周比検出回路２０の分周クロック検出回路５８から出力される最大値検出信号（ratio_det/pos_det）は、分周クロック（div/clk_DIV）が立ち上がると、その次の基準クロックで１クロックの時間だけアクティブ状態であるＨになる。
第３分周比が変化すると、分周クロックの周期の変化に応じて、その次にダウンカウント値が０になった後から、最大値検出信号の周期も変化する。
【００８９】
遅延回路５０から出力されるバスクロック（clk_BUS）は、分周クロック（div/clk_DIV）が基準クロックの２クロックの時間だけ遅延されたクロック信号である。
【００９０】
アップカウント値（ratio_det/count）は、最大値検出信号（ratio_det/pos_det）がＨになると、その次の基準クロックで０になり、その後、最大値検出信号がＬになると、０から最大値までアップカウントを繰り返す。
第３分周比が変化すると、最大値検出信号の周期の変化に応じて、その次にダウンカウント値が０になった後から、アップカウント値のカウント周期が変化する。
【００９１】
最大値検出回路６０から出力される第２分周比（ratio_det/ratio）は、最大値検出信号（ratio_det/pos_det）がＨの場合の、アップカウント値（ratio_det/count）の最大値であり、第３分周比の変化に応じて一気に５から７に変化する。
第３分周比が変化すると、アップカウント値のカウント周期の変化に応じて、その後、ダウンカウント値が２回０になった後に、第２分周比が変化する。
【００９２】
デコーダ２２から出力される入力ストローブ信号（strobe_sample）および出力ストローブ信号（strobe_drive）は、第２分周比（ratio_det/ratio）が５の場合、それぞれ、アップカウント値が２および０になると、基準クロックの１クロックの時間だけＨになるように割り当てられている。同様に、入力ストローブ信号および出力ストローブ信号は、第２分周比が５から７に変化した場合、それぞれ、アップカウント値が３および０になると、基準クロックの１クロックの時間だけＨになるように割り当てられている。
【００９３】
同期システム１０では、分周回路１８により生成された分周クロックの分周比を、分周比検出回路２０で検出することにより、以下に示す効果を得ることができる。
【００９４】
分周比検出回路２０は、分周回路１８のダウンカウンタ２８から出力されるダウンカウント値を使用しない。また、分周比検出回路２０のアップカウンタ４６から出力されるアップカウント値は、バスクロック（分周クロック）の生成に関わっていない。そのため、図１に示す同期システム１０の構成でＣＴＳを実施しても、分周比検出回路２０と第１デバイス１２との間で大きなクロックスキューが発生することはなく、タイイング違反が発生することはない。
【００９５】
また、図１に点線で囲んで示すように、分周回路１８が他の回路部分とは別の半導体チップで実装される場合、従来の同期システム８０では、分周回路８８から出力されるカウント値および分周比設定信号からなる多ビットの信号をデコーダ９２に入力する必要があった。これに対し、本実施形態の同期システム１０では、両者の間で基準クロックおよび分周クロックの２本だけを接続すればよいため、チップ間を接続するためのピン数を減らすことができる。そのため、チップサイズや基板設計の面で有利になる。
【００９６】
さらに、従来の同期システム８０のように、分周比設定信号を、分周回路８８とデコーダ９２の両方に配る場合、分周比設定信号により設定される第１分周比を変化させるタイミングが非常に厳しい。これに対し、本実施形態の同期システム１０では、分周比設定信号を分周回路１８だけに配っており、分周比検出回路２０には関係がないため、第１分周比を変化させるタイミングの問題を解消することができる。
【００９７】
本実施形態の場合、分周クロックの分周比をいくつに設定した場合であっても、バスクロックの立ち上がりの基準クロックのサイクルで出力ストローブ信号、立ち下がりの１クロック前の基準クロックで入力ストローブ信号を発生させている。
また、例えば、分周クロックの分周比が６の場合、アップカウント値が分周比と同じ６以上の値の場合には、入力ストローブ信号および出力ストローブ信号ともに発生しない。他の分周比の場合も同じである。
【００９８】
なお、分周クロックの分周比をいくつに設定する場合においても、アップカウント値が最大値になる基準クロックのサイクルでは、入力ストローブ信号および出力ストローブ信号のどちらも生成していない。
【００９９】
その理由は、アップカウント値が最大値になる基準クロックのサイクルは、第３分周比の変更中に欠ける、もしくは、加わる場合があるが、その場合であっても何ら問題が発生しないようにするためである。第３分周比を変更する際には、まず、分周回路１８において第３分周比が変更され、分周クロックの周波数が変更されてから、その変更が分周比検出回路２０において認識され、分周クロックの周波数が検出される。そのため、分周比検出回路２０において検出されている分周比が、例えば、まだ８であるのに対して、分周クロックの分周比は、７もしくは９という場合がある。
【０１００】
しかし、このような場合であっても、アップカウント値が最大値になる基準クロックのサイクルで入力ストローブ信号および出力ストローブ信号を発生させなければ、同期システム１０は正常に動作することができる。
【０１０１】
例えば、図１１に示すように、分周クロックの分周比を７から５に変更する場合には、第３分周比が変化するたびにアップカウント値の７および６が欠けていき、図１２に示すように、分周クロックの分周比を５から７に変更する場合には、第３分周比が変化するたびにアップカウント値の６および７が加わっている。
しかし、どちらの場合にも、入力ストローブ信号および出力ストローブ信号は常に交互に発生しており、同期システム１０の動作には何ら問題は発生しない。
【０１０２】
また、分周比変更回路２６は、第１分周比が第３分周比よりも小さい場合に、第３分周比を定期的に２以上ずつ減らすことも可能である。例えば、第３分周比を２つずつ減らしたい場合、アップカウント値が最大値になる基準クロックのサイクルだけでなく、その１つ前の基準クロックのサイクルでも入力ストローブ信号および出力ストローブ信号を発生しないように割り当てることができればよい。
つまり、分周比変更回路２６が、第１分周比が第３分周比よりも小さい場合に、分周クロックの所定の周期ごとに、第３分周比が第１分周比と同じになるまで第３分周比を段階的にｍ（ｍは２以上の整数）ずつ減らすものである場合、デコーダ２２は、アップカウント値が最大値から（最大値−（ｍ−１））までの基準クロックのサイクルでは、ストローブ信号を生成しないように割り当てることができればよい。
【０１０３】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１０４】
１０，８０  同期システム
１２，８２  第１デバイス
１４，８４  第２デバイス
１６，８６  バス
１８，８８  分周回路
２０  分周比検出回路
２２，９２  デコーダ
２３，９３  ＰＬＬ
２４  分周比更新回路
２６  分周比変更回路
２８  ダウンカウンタ
３０  波形整形回路
３２  変更信号検出回路
３４  設定信号保持回路
３６，３８，４０，４４，５４，６２，６４，６８，７０，７２，１００  フリップフロップ（ＦＦ）
４２，５２，６６  ＡＮＤ回路
４６  アップカウンタ
４８  分周比決定回路
５０  遅延回路
５６  インクリメンタ
５８  分周クロック検出回路
６０  最大値検出回路
９８  セレクタ
１０２  デクリメンタ（−１）
１０４  ＮＯＲ回路
【図１】
2015053638.tif 000003
【図２】
2015053638.tif 000004
【図３】
2015053638.tif 000005
【図４】
2015053638.tif 000006
【図５】
2015053638.tif 000007
【図６】
2015053638.tif 000008
【図７】
2015053638.tif 000009
【図８】
2015053638.tif 000010
【図９】
2015053638.tif 000011
【図１０】
2015053638.tif 000012
【図１３】
2015053638.tif 000013
【図１４】
2015053638.tif 000014
【図１５】
2015053638.tif 000015
【図１１】
2015053638.tif 000016
【図１２】
2015053638.tif 000017