(57)【要約】【課題】フィールドプレートによってゲート容量が大きくなり、トランジスタの高速スイッチング動作に支障を来している。【解決手段】開口ＯＰが、ドレイン電極ＤＥの側に位置する第１側壁ＳＷ１と、ソース電極ＳＥの側に位置する第２側壁ＳＷ２と、を有している。同時に、ゲート電極ＧＥが、平面視でドレイン電極ＤＥと対向する第１側面ＬＳ１を有している。ゲート電極ＧＥの第１側面ＬＳ１は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。さらに第１フィールドプレートＦＰ１の一部が、第１側面ＬＳ１と第１側壁ＳＷ１との間に埋め込まれている。ゲート電極ＧＥと第１フィールドプレートＦＰ１とは、第１絶縁部材ＤＭ１によって電気的に絶縁されている。【選択図】図１
2015050335.tif 000002
【特許請求の範囲】
【請求項１】
第１のＩＩＩ族窒化物半導体層と、
前記第１のＩＩＩ族窒化物半導体層の上に形成された第２のＩＩＩ族窒化物半導体層と、
第１面と、前記第１面を介して前記第２のＩＩＩ族窒化物半導体層と対向する第２面と、を有し、前記第２面は底部が少なくとも前記第２のＩＩＩ族窒化物半導体層の内部に達している開口を有する絶縁層と、
前記第２のＩＩＩ族窒化物半導体層に電気的に接続され、平面視で前記開口を介して互いに対向しているドレイン電極およびソース電極と、
少なくとも一部が前記開口の深さ方向において前記開口の底部を介して前記第１のＩＩＩ族窒化物半導体層と対向しているゲート電極と、
少なくとも一部が平面視で前記開口と前記ドレイン電極との間で前記絶縁層を介して前記第２のＩＩＩ族窒化物半導体層と対向している第１フィールドプレートと、
を備え、
前記開口は、前記ドレイン電極の側に位置する第１側壁と、前記ソース電極の側に位置する第２側壁と、を有し、
前記ゲート電極は、平面視で前記ドレイン電極と対向する第１側面を有し、前記第１側面は、平面視で前記第１側壁および前記第２側壁の内側に位置しており、
前記第１フィールドプレートの一部は、前記第１側面と前記第１側壁との間に埋め込まれており、
前記ゲート電極と前記第１フィールドプレートとは、少なくとも一部が平面視で前記第１側壁および前記第２側壁の内側に位置する第１絶縁部材によって電気的に絶縁されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
少なくとも一部が平面視で前記開口と前記ソース電極との間で前記絶縁層を介して前記第２のＩＩＩ族窒化物半導体層と対向している第２フィールドプレートをさらに備え、
前記ゲート電極は、平面視で前記ソース電極と対向する第２側面を有し、前記第２側面は、平面視で前記第１側壁および前記第２側壁の内側に位置しており、
前記第２フィールドプレートの一部は、前記第２側面と前記第２側壁との間に埋め込まれており、
前記ゲート電極と前記第２フィールドプレートとは、少なくとも一部が平面視で前記第１側壁および前記第２側壁の内側に位置する第２絶縁部材によって電気的に絶縁されている半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１フィールドプレートと前記ドレイン電極とは、前記ドレイン電極および前記ソース電極の対向方向において、平面視で互いに離間して設けられている半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記第１フィールドプレートと前記ドレイン電極とは、前記ドレイン電極および前記ソース電極の対向方向において、平面視で互いに離間して設けられ、
前記第２フィールドプレートと前記ソース電極とは、前記ドレイン電極および前記ソース電極の対向方向において、平面視で互いに離間して設けられている半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１フィールドプレートは、前記ドレイン電極および前記ソース電極の対向方向において前記ドレイン電極と平面視で対向する第１縁部を有し、
前記第２フィールドプレートは、前記ドレイン電極および前記ソース電極の対向方向において前記ソース電極と平面視で対向する第２縁部を有し、
前記第１縁部と前記ドレイン電極との間の間隔は、前記ドレイン電極および前記ソース電極の対向方向において、前記第２縁部と前記ソース電極との間の間隔よりも大きい半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第１側面は、平面視で前記第１側壁および前記第２側壁の対向方向において、前記開口の中央より前記ドレイン電極の側に寄っている半導体装置。
【請求項７】
請求項２に記載の半導体装置であって、
前記ゲート電極の幅は、平面視で前記第１側壁および前記第２側壁の対向方向において、前記第１フィールドプレートの前記一部を前記第１側面と前記第１側壁との間に埋め込むように構成された部分の幅および前記第２フィールドプレートの前記一部を前記第２側面と前記第２側壁との間に埋め込むように構成された部分の幅の各々よりも広い半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
導電膜が平面視で前記開口から前記ドレイン電極の側にかけて形成され、前記導電膜には、平面視で前記第１側壁および前記第２側壁の内側において溝が形成され、前記溝の少なくとも一部には前記第１絶縁部材が埋め込まれており、
前記導電膜は、平面視で前記第１絶縁部材に対して前記ソース電極の側において前記ゲート電極を構成するとともに、平面視で前記第１絶縁部材に対して前記ドレイン電極の側において前記第１フィールドプレートを構成している半導体装置。
【請求項９】
請求項２に記載の半導体装置であって、
絶縁膜が平面視で前記開口の内側から前記開口の外側にかけて設けられ、前記絶縁膜は、平面視で前記開口の内側において、前記ゲート電極および前記開口の形状に沿って形成されており、
導電膜が平面視で前記開口の内側から前記開口の外側にかけて設けられているとともに、前記ゲート電極および前記絶縁膜を覆っており、
前記絶縁膜は、前記第１側面に沿って前記第１絶縁部材を構成するとともに、前記第２側面に沿って前記第２絶縁部材を構成しており、
前記導電膜は、平面視で前記開口から前記ドレイン電極にかけて前記第１フィールドプレートを構成するとともに、平面視で前記開口から前記ソース電極にかけて前記第２フィールドプレートを構成している半導体装置。
【請求項１０】
請求項４に記載の半導体装置であって、
前記第１フィールドプレートは、前記ドレイン電極および前記ソース電極の対向方向において前記ドレイン電極と平面視で対向する第１縁部を有し、
前記第２フィールドプレートは、前記ドレイン電極および前記ソース電極の対向方向において前記ソース電極と平面視で対向する第２縁部を有し、
前記第１側壁と前記第１縁部との間の幅は、前記ドレイン電極および前記ソース電極の対向方向において、前記第２側壁と前記第２縁部との間の幅よりも広く、
前記開口は、前記ドレイン電極および前記ソース電極の対向方向において、前記ドレイン電極よりも前記ソース電極の側に寄っている半導体装置。
【請求項１１】
第１のＩＩＩ族窒化物半導体層と、
前記第１のＩＩＩ族窒化物半導体層の上に形成された第２のＩＩＩ族窒化物半導体層と、
第１面と、前記第１面を介して前記第２のＩＩＩ族窒化物半導体層と対向する第２面と、を有し、前記第２面は底部が少なくとも前記第２のＩＩＩ族窒化物半導体層の内部に達している開口を有する絶縁層と、
前記第２のＩＩＩ族窒化物半導体層に電気的に接続され、平面視で前記開口を介して互いに対向しているドレイン電極およびソース電極と、
少なくとも一部が前記開口の深さ方向において前記開口の底部を介して前記第１のＩＩＩ族窒化物半導体層と対向しているゲート電極と、
少なくとも一部が平面視で前記開口と前記ドレイン電極との間で前記絶縁層を介して前記第２のＩＩＩ族窒化物半導体層と対向している第１フィールドプレートと、
前記ドレイン電極、前記ソース電極、前記ゲート電極および前記第１フィールドプレートにそれぞれ電気的に接続されたドレインパッド、ソースパッド、ゲートパッドおよび第１電極パッドと、
を備え、
前記ゲート電極と前記第１フィールドプレートとは、第１絶縁部材によって電気的に絶縁されており、
前記第１電極パッドは、前記ドレインパッド、前記ソースパッドおよび前記ゲートパッドと異なる位置に設けられている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
少なくとも一部が平面視で前記開口と前記ソース電極との間で前記絶縁層を介して前記第２のＩＩＩ族窒化物半導体層と対向している第２フィールドプレートと、
前記第２フィールドプレートに電気的に接続された第２電極パッドと、
をさらに備え、
前記ゲート電極と前記第２フィールドプレートとは、第２絶縁部材によって電気的に絶縁されており、
前記第２電極パッドは、前記ドレインパッド、前記ソースパッドおよび前記ゲートパッドと異なる位置に設けられている半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記第１電極パッドおよび前記第２電極パッドは、同一の電極パッドである半導体装置。
【請求項１４】
請求項１２に記載の半導体装置であって、
前記第１電極パッドおよび前記第２電極パッドは、異なる電極パッドである半導体装置。
【請求項１５】
請求項１２に記載の半導体装置であって、
電源配線と、
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、
をさらに備え、
前記第１フィールドプレートおよび前記第２フィールドプレートは前記電源配線に電気的に接続されているとともに、前記ＭＯＳＦＥＴのドレインおよびソースの一方は、前記電源配線に電気的に接続され、
前記ゲート電極は、前記ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続されている半導体装置。
【請求項１６】
請求項１２に記載の半導体装置であって、
第１電源配線と、
第２電源配線と、
ＭＯＳＦＥＴと、
をさらに備え、
前記ＭＯＳＦＥＴのドレインおよびソースの一方は、前記第１電源配線に電気的に接続され、
前記第１フィールドプレートおよび前記第２フィールドプレートは、前記第２電源配線に電気的に接続され、
前記ゲート電極は、前記ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続されている半導体装置。
【請求項１７】
請求項１２に記載の半導体装置であって、
第１電源配線と、
第２電源配線と、
第３電源配線と、
ＭＯＳＦＥＴと、
をさらに備え、
前記ＭＯＳＦＥＴのドレインおよびソースの一方は、前記第１電源配線に電気的に接続され、
前記第１フィールドプレートは、前記第２電源配線に電気的に接続され、
前記第２フィールドプレートは、前記第３電源配線に電気的に接続され、
前記ゲート電極は、前記ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続されている半導体装置。
【請求項１８】
請求項１３に記載の半導体装置であって、
前記ドレインパッドおよび前記ソースパッドは、平面視において、前記ゲート電極、前記第１フィールドプレートおよび前記第２フィールドプレートを介して対向しており、
前記ゲートパッドは、前記ドレイン電極および前記ソース電極の対向方向において、前記ドレインパッドおよび前記ソースパッドのいずれか一方の側方に位置しており、
前記電極パッドは、前記ドレインパッドおよび前記ソースパッドの対向方向において、前記ゲートパッドの側方に位置している半導体装置。
【請求項１９】
請求項１８に記載の半導体装置であって、
前記電極パッドは、前記ドレインパッドおよび前記ソースパッドの対向方向において、前記ドレインパッドおよび前記ソースパッドの間に位置している半導体装置。
【請求項２０】
請求項１８に記載の半導体装置であって、
前記ドレイン電極は、平面視で前記ドレインパッドの側から前記ソースパッドの側に向かって延伸しており、
前記ソース電極は、平面視で前記ソースパッドの側から前記ドレインパッドの側に向かって延伸しており、
前記ゲート電極は、平面視で前記ドレイン電極および前記ソース電極の間に位置しており、
平面視において、前記ドレイン電極と前記ゲート電極との間と、前記ソース電極と前記ゲート電極との間と、を縫うように蛇行パターンが形成されており、前記蛇行パターンは、前記ドレイン電極と前記ゲート電極との間において、前記第１フィールドプレートを構成するとともに、前記ソース電極と前記ゲート電極との間において、前記第２フィールドプレートを構成している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばパワーデバイスに適用可能な技術である。
【背景技術】
【０００２】
ＩＩＩ族窒化物半導体により形成されたトランジスタが、パワーデバイスに用いられる場合がある。特許文献１および２には、ＩＩＩ族窒化物半導体により形成されたトランジスタが記載されている。特許文献１および２に記載のトランジスタでは、トランジスタの内部電界を緩和させるため、ゲート電極の側方にフィールドプレートが設けられている。
【０００３】
一方、ゲート電極について種々の構造が近年提唱されている。特許文献３および４には、チャネル上のゲート電極が複数のゲート電極に分割されることが記載されている。特許文献３には、分割された複数のゲート電極に異なる電圧が印加されることが記載されている。特許文献４には、分割されたゲート電極によって、複数入力型論理ゲート回路が構成されることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２４６２４７号公報
【特許文献２】特開２０１０−６７８１６号公報
【特許文献３】特開平６−２８３７１８号公報
【特許文献４】特開平５−３２６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲートリセス（開口）構造を有するＩＩＩ族窒化物半導体高移動度電子トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｍｏｂｉｌｉｔｙ  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ）では、内部電界を緩和するため、ゲート電極の側方にフィールドプレートが設けられる場合がある。一方、このようなフィールドプレートによってゲート容量が大きくなり、トランジスタの高速スイッチング動作に支障を来している。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、リセスが、ドレイン電極の側に位置する第１側壁と、ソース電極の側に位置する第２側壁と、を有している。同時に、ゲート電極が、平面視でドレイン電極と対向する第１側面を有している。ゲート電極の第１側面は、平面視で第１側壁および第２側壁の内側に位置している。さらにフィールドプレートの一部が、第１側面と第１側壁との間に埋め込まれている。ゲート電極とフィールドプレートとは、絶縁部材によって電気的に絶縁されている。
【０００７】
他の実施の形態によれば、ゲート電極とフィールドプレートとが絶縁部材によって電気的に絶縁されている。同時に、ドレイン電極、ソース電極、ゲート電極およびフィールドプレートが、ドレインパッド、ソースパッド、ゲートパッドおよび電極パッドにそれぞれ電気的に接続されている。電極パッドは、ソースパッド、ドレインパッドおよびゲートパッドとは異なる位置に形成されている。
【発明の効果】
【０００８】
前記一実施の形態によれば、ゲート電極とフィールドプレートとに異なる電圧を印加することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１のゲート電極の近傍の拡大図である。
【図３】第１の実施形態に係る半導体装置の電極の平面レイアウトを示す平面図である。
【図４】図１に示される半導体装置の製造方法を示す断面図である。
【図５】図１に示される半導体装置の製造方法を示す断面図である。
【図６】図１に示される半導体装置の製造方法を示す断面図である。
【図７】図１に示される半導体装置の製造方法を示す断面図である。
【図８】図１に示される半導体装置の製造方法を示す断面図である。
【図９】図１に示される半導体装置の製造方法を示す断面図である。
【図１０】図１に示される半導体装置の製造方法を示す断面図である。
【図１１】図１に示される半導体装置の製造方法を示す断面図である。
【図１２】図１の変形例を示す図である。
【図１３】図１の変形例を示す図である。
【図１４】図１の変形例を示す図である。
【図１５】第２の実施形態に係る半導体装置を示す断面図である。
【図１６】図１５に示される半導体装置の製造方法を示す断面図である。
【図１７】図１５に示される半導体装置の製造方法を示す断面図である。
【図１８】図１５に示される半導体装置の製造方法を示す断面図である。
【図１９】図１５に示される半導体装置の製造方法を示す断面図である。
【図２０】図１５に示される半導体装置の製造方法を示す断面図である。
【図２１】図１５に示される半導体装置の製造方法を示す断面図である。
【図２２】図１に示される半導体装置を含む電子装置を示す回路図である。
【図２３】図１に示される半導体装置を含む電子装置を示す回路図である。
【図２４】図１に示される半導体装置を含む電子装置を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。図２は、図１のゲート電極ＧＥの近傍の拡大図である。図３は、半導体装置ＳＤ１の電極の平面レイアウトを示す平面図である。図１は、図３のＡ−Ａ´における断面図である。
【００１２】
本実施形態の半導体装置ＳＤ１は、基板ＳＵＢ（第１のＩＩＩ族窒化物半導体層）と、半導体層ＳＬ（第２のＩＩＩ族窒化物半導体層）と、キャップ層ＣＬ（絶縁層）と、ドレイン電極ＤＥと、ソース電極ＳＥと、ゲート電極ＧＥと、第１フィールドプレートＦＰ１と、を備えている。半導体層ＳＬは、基板ＳＵＢの上に形成されている。キャップ層ＣＬは、第１面と、第２面と、を有している。第２面は、第１面を介して半導体層ＳＬと対向している。第２面は、開口ＯＰを有している。開口ＯＰの底部は、少なくとも半導体層ＳＬの内部に達している。ドレイン電極ＤＥおよびソース電極ＳＥは、半導体層ＳＬに電気的に接続されている。さらにドレイン電極ＤＥおよびソース電極ＳＥは、平面視で開口ＯＰを介して互いに対向している。ゲート電極ＧＥの少なくとも一部は、開口ＯＰの深さ方向において開口ＯＰの底部を介して基板ＳＵＢと対向している。第１フィールドプレートＦＰ１の少なくとも一部は、平面視で開口ＯＰとドレイン電極ＤＥとの間でキャップ層ＣＬを介して半導体層ＳＬと対向している。
【００１３】
本実施形態では、開口ＯＰは、第１側壁ＳＷ１と、第２側壁ＳＷ２と、を有している。第１側壁ＳＷ１は、ドレイン電極ＤＥの側に位置している。第２側壁ＳＷ２は、ソース電極ＳＥの側に位置している。ゲート電極ＧＥは、第１側面ＬＳ１を有している。第１側面ＬＳ１は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。第１フィールドプレートＦＰ１の一部は、第１側面ＬＳ１と第１側壁ＳＷ１との間に埋め込まれている。ゲート電極ＧＥと第１フィールドプレートＦＰ１とは、第１絶縁部材ＤＭ１によって電気的に絶縁されている。第１絶縁部材ＤＭ１の少なくとも一部は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。
【００１４】
半導体装置ＳＤ１では、ゲート電極ＧＥと第１フィールドプレートＦＰ１とが第１絶縁部材ＤＭ１によって電気的に絶縁されている。このため、ゲート電極ＧＥと第１フィールドプレートＦＰ１とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間の電界を緩和するように、ゲート電極ＧＥと第１フィールドプレートＦＰ１とに電圧を印加することができる。加えて、半導体装置ＳＤ１では、第１フィールドプレートＦＰ１の一部が、第１側面ＬＳ１と第１側壁ＳＷ１との間に埋め込まれている。結果、開口ＯＰの第１側壁ＳＷ１の近傍でのオン抵抗を抑制するように、第１フィールドプレートＦＰ１に電圧を印加することができる。
【００１５】
さらに本実施形態では、半導体装置ＳＤ１は、ドレインパッドＤＰ、ソースパッドＳＰと、ゲートパッドＧＰと、電極パッドＥＰと、を備えている。ドレインパッドＤＰ、ソースパッドＳＰ、ゲートパッドＧＰおよび電極パッドＥＰは、それぞれドレイン電極ＤＥ、ソース電極ＳＥ、ゲート電極ＧＥおよび第１フィールドプレートＦＰ１にそれぞれ電気的に接続されている。電極パッドＥＰは、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰと異なる位置に設けられている。
【００１６】
半導体装置ＳＤ１では、ゲートパッドＧＰおよび電極パッドＥＰを介して、ゲート電極ＧＥおよび第１フィールドプレートＦＰ１それぞれに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間の電界を緩和するように、ゲート電極ＧＥと第１フィールドプレートＦＰ１とに電圧を印加することができる。さらに、開口ＯＰの第１側壁ＳＷ１の近傍でのオン抵抗を抑制するように、第１フィールドプレートＦＰ１に電圧を印加することができる。
【００１７】
半導体装置ＳＤ１について、図１から図３を用いて、以下で詳細に説明する。図１から図３では、右手系直交座標によってｘ軸方向、ｙ軸方向およびｚ軸方向が規定されている。ｘ軸方向は、ドレイン電極ＤＥおよびソース電極ＳＥの対向方向である。ｙ軸方向は、ゲート電極ＧＥの延伸方向である。ｚ軸方向は、基板ＳＵＢの厚さ方向である。
【００１８】
まず、図１および図２を用いて、半導体装置ＳＤ１の単位トランジスタについて説明する。基板ＳＵＢは、ＩＩＩ族窒化物半導体（例えば、窒化ガリウム（ＧａＮ））基板である。具体的には、基板ＳＵＢは、ＩＩＩ族窒化物半導体が堆積されたシリコン基板である。
【００１９】
半導体層ＳＬは、基板ＳＵＢの上に形成されている。半導体層ＳＬは、ＩＩＩ族窒化物半導体（例えば、アルミニウム窒化ガリウム（ＡｌＧａＮ））層である。半導体層ＳＬは、基板ＳＵＢの表面とヘテロ接合を形成する。このヘテロ接合によって、基板ＳＵＢの表面には、２次元電子ガス（２ＤＥＧ：Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）が発生する。
【００２０】
キャップ層ＣＬは、半導体層ＳＬの上に形成されている。キャップ層ＣＬは、絶縁層（例えば、窒化ケイ素（ＳｉＮ））である。キャップ層ＣＬは、第１面と、第２面と、を有している。第２面は、第１面を介して半導体層ＳＬと対向している。第２面は、開口ＯＰを有している。開口ＯＰの底部は、少なくとも半導体層ＳＬの内部に達している。これにより、平面視で開口ＯＰと重なる領域には、２ＤＥＧが形成されない。結果、半導体装置ＳＤ１の単位トランジスタは、ノーマリオフトランジスタとなる。本実施形態では、開口ＯＰは、キャップ層ＣＬおよび半導体層ＳＬを貫通して、開口ＯＰの底部は基板ＳＵＢの内部に達している。
【００２１】
半導体装置ＳＤ１は、ゲート絶縁膜ＧＩをさらに備えている。ゲート絶縁膜ＧＩは、平面視でキャップ層ＣＬと重なる領域から平面視で開口ＯＰにと重なる領域にかけて設けられている。ゲート絶縁膜ＧＩは、キャップ層ＣＬの表面および開口ＯＰの形状に沿って形成されている。ゲート絶縁膜ＧＩは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）によって形成されている。
【００２２】
ドレイン電極ＤＥおよびソース電極ＳＥは、半導体層ＳＬに電気的に接続されている。本実施形態では、ドレイン電極ＤＥおよびソース電極ＳＥは、半導体層ＳＬの表面に設けられている。ドレイン電極ＤＥおよびソース電極ＳＥは、平面視で開口ＯＰを介して互いに対向している。ドレイン電極ＤＥおよびソース電極ＳＥは、金属（例えば、窒化チタン（ＴｉＮ））によって形成されている。
【００２３】
ゲート電極ＧＥは、平面視でドレイン電極ＤＥおよびソース電極ＳＥの間に形成されている。ゲート電極ＧＥの少なくとも一部は、開口ＯＰの深さ方向において開口ＯＰを介して基板ＳＵＢと対向している。本実施形態では、ゲート電極ＧＥは、平面視で開口ＯＰの内側に設けられている。ゲート電極ＧＥは、金属（例えば、窒化チタン（ＴｉＮ））によって形成されている。
【００２４】
第１フィールドプレートＦＰ１は、平面視でドレイン電極ＤＥおよびゲート電極ＧＥの間に形成されている。第１フィールドプレートＦＰ１の少なくとも一部は、平面視で開口ＯＰとドレイン電極ＤＥとの間でキャップ層ＣＬを介して基板ＳＵＢと対向している。第１フィールドプレートＦＰ１は、ゲート電極ＧＥと同一の材料（例えば、窒化チタン（ＴｉＮ））によって形成されている。
【００２５】
半導体装置ＳＤ１は、第２フィールドプレートＦＰ２をさらに備えている。第２フィールドプレートＦＰ２は、平面視でソース電極ＳＥおよびゲート電極ＧＥの間に形成されている。第２フィールドプレートＦＰ２の少なくとも一部は、平面視で開口ＯＰとソース電極ＳＥとの間でキャップ層ＣＬを介して基板ＳＵＢと対向している。第２フィールドプレートＦＰ２は、ゲート電極ＧＥと同一の材料（例えば、窒化チタン（ＴｉＮ））によって形成されている。
【００２６】
開口ＯＰは、第１側壁ＳＷ１と、第２側壁ＳＷ２と、を有している。第１側壁ＳＷ１は、ドレイン電極ＤＥの側に位置している。第２側壁ＳＷ２は、ソース電極ＳＥの側に位置している。一方、ゲート電極ＧＥは、第１側面ＬＳ１と、第２側面ＬＳ２と、を有している。第１側面ＬＳ１は、平面視でドレイン電極ＤＥと対向している。第２側面ＬＳ２は、平面視でソース電極ＳＥと対向している。第１側面ＬＳ１および第２側面ＬＳ２は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。
【００２７】
半導体装置ＳＤ１では、第１フィールドプレートＦＰ１の一部が、第１側壁ＳＷ１と第１側面ＬＳ１との間に埋め込まれている。同様に、第２フィールドプレートＦＰ２の一部が、第２側壁ＳＷ２と第２側面ＬＳ２との間に埋め込まれている。さらに、ゲート電極ＧＥと第１フィールドプレートＦＰ１とは、第１絶縁部材ＤＭ１によって電気的に接続されている。同様に、ゲート電極ＧＥと第２フィールドプレートＦＰ２とは、第２絶縁部材ＤＭ２によって電気的に接続されている。第１絶縁部材ＤＭ１の少なくとも一部は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。同様に、第２絶縁部材ＤＭ２の少なくとも一部は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している。本実施形態では、第１絶縁部材ＤＭ１は、平面視で第１側面ＬＳ１と第１側壁ＳＷ１との間に位置している。同様に、第２絶縁部材ＤＭ２は、平面視で第２側面ＬＳ２と第２側壁ＳＷ２との間に位置している。
【００２８】
以上の場合、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間およびゲート−ソース間の電界を緩和するように、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに電圧を印加することができる。加えて、開口ＯＰの第１側壁ＳＷ１の近傍および第２側壁ＳＷ２の近傍でのオン抵抗を抑制するように、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２に電圧を印加することができる。
【００２９】
本実施形態では、第１フィールドプレートＦＰ１とドレイン電極ＤＥとは、ｘ軸方向において、互いに離間して設けられている。同様に、第２フィールドプレートＦＰ２とソース電極ＳＥとは、ｘ軸方向において、互いに離間して設けられている。本実施形態では、第１フィールドプレートＦＰ１は第１縁部ＥＧ１を有している。同様に、第２フィールドプレートＦＰ２は第２縁部ＥＧ２を有している。第１縁部ＥＧ１は、ｘ軸方向においてドレイン電極ＤＥと平面視で対向している縁部である。同様に、第２縁部ＥＧ２は、ｘ軸方向においてソース電極ＳＥと平面視で対向している縁部である。そして第１縁部ＥＧ１とドレイン電極ＤＥとの間の間隔Ｓ１は、ｘ軸方向において、第２縁部ＥＧ２とソース電極ＳＥとの間の間隔Ｓ２よりも大きい。
【００３０】
本実施形態では、第１側面ＬＳ１は、平面視でｘ軸方向において、開口ＯＰの中央よりもドレイン電極ＤＥの側に寄っている。同様に、第２側面ＬＳ２は、平面視でｘ軸方向において、開口ＯＰの中央よりもソース電極ＳＥの側に寄っている。さらに本実施形態では、ゲート電極ＧＥの幅ＷＧは、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の対向方向において、第１フィールドプレートＦＰ１の一部を第１側面ＬＳ１と第１側壁ＳＷ１との間に埋め込むように構成された部分の幅ＷＢ１よりも広い。同時に、ゲート電極ＧＥの幅ＷＧは、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の対向方向において、第２フィールドプレートＦＰ２の一部を第２側面ＬＳ２と第２側壁ＳＷ２との間に埋め込むように構成された部分の幅ＷＢ２よりも広い。
【００３１】
本実施形態では、第１側壁ＳＷ１と第１縁部ＥＧ１との間の幅ＷＦ１（第１フィールドプレートＦＰ１の幅）は、ｘ軸方向において、第２側壁ＳＷ２と第２縁部ＥＧ２との間の幅ＷＦ２（第２フィールドプレートＦＰ２の幅）よりも広い。さらに開口ＯＰは、ｘ軸方向において、ドレイン電極ＤＥよりもソース電極ＳＥの側に寄っている。この場合、ゲート電極ＧＥとドレイン電極ＤＥとの間の距離を大きいものにすることができる。結果、ゲート電極ＧＥとドレイン電極ＤＥとの間の耐圧を大きいものにすることができる。
【００３２】
次に、半導体装置ＳＤ１の電極のレイアウトについて、図３を用いて説明する。図３では、４つの単位トランジスタがｘ軸方向に並列に配置されている。これらのトランジスタの数は、４に限られず、１または２以上（４以外）であってもよい。
【００３３】
本実施形態では、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２は、電極パッドＥＰに電気的に接続されている。すなわち、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２は、同一の電極パッドに電気的に接続されている。ドレインパッドＤＰおよびソースパッドＳＰは、平面視において、ゲート電極ＧＥ、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２を介して対向している。ゲートパッドＧＰは、ｘ軸方向において、ソースパッドＳＰの側方に位置している。電極パッドＥＰは、ｙ軸方向において、ゲートパッドＧＰの側方に位置している。具体的には、電極パッドＥＰは、ｙ軸方向において、ドレインパッドＤＰおよびソースパッドＳＰの間に位置している。なお、ゲートパッドＧＰは、ｘ軸方向において、ソースパッドＳＰの側方ではなく、ドレインパッドＤＰの側方に位置していてもよい。
【００３４】
本実施形態では、ドレイン電極ＤＥは、平面視でドレインパッドＤＰの側からソースパッドＳＰの側に向かって延伸している。同様に、ソース電極ＳＥは、平面視でソースパッドＳＰの側からドレインパッドＤＰの側に向かって延伸している。ゲート電極ＧＥは、平面視でドレイン電極ＤＥおよびソース電極ＳＥの間に位置している。さらに本実施形態では、図３に示されるように、平面視において、ドレイン電極ＤＥとゲート電極ＧＥとの間と、ソース電極ＳＥとゲート電極ＧＥとの間と、を縫うように蛇行パターンが形成されている。蛇行パターンは、図３に示されるように、ドレイン電極ＤＥとゲート電極ＧＥとの間において、第１フィールドプレートＦＰ１を構成している。同様に、蛇行パターンは、ソース電極ＳＥとゲート電極ＧＥとの間において、第２フィールドプレートＦＰ２を構成している。
【００３５】
なお、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２は、互いに異なる電極パッドに接続されていてもよい。この場合、第１フィールドプレートＦＰ１に電気的に接続される電極パッドおよび第２フィールドプレートＦＰ２に電気的に接続される電極パッドは、ドレインパッドＤＰ、ソースパッドＳＰおよびゲートパッドＧＰと異なる位置に設けられる。同時に、第１フィールドプレートＦＰ１に電気的に接続される電極パッドおよび第２フィールドプレートＦＰ２に電気的に接続される電極パッドは、互いに異なる位置に設けられる。
【００３６】
次に、半導体装置ＳＤ１の製造方法について、図４から図１１を用いて説明する。図４から図１１は、半導体装置ＳＤ１の製造方法を示す断面図である。
【００３７】
まず、基板ＳＵＢが準備される。基板ＳＵＢの表面には、ＩＩＩ族窒化物半導体層（例えば、窒化ガリウム（ＧａＮ））が形成されている。次に、ＩＩＩ族窒化物半導体（例えば、アルミニウム窒化ガリウム（ＡｌＧａＮ））の半導体層ＳＬが、エピタキシャル成長（例えば、有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ））によって基板ＳＵＢの表面に形成される。これにより、基板ＳＵＢの表面と半導体層ＳＬとの間でヘテロ接合が形成される。このヘテロ接合によって、基板ＳＵＢの表面に２ＤＥＧが発生する。次に、半導体層ＳＬの表面に絶縁体（例えば、窒化ケイ素（ＳｉＮ））のキャップ層ＣＬが形成される（図４）。
【００３８】
次に、図５に示されるように開口ＯＰが形成される。開口ＯＰの形成には、例えばドライエッチングが用いられる。開口ＯＰは、キャップ層ＣＬを貫通して、開口ＯＰの底部は、少なくとも半導体層ＳＬの内部に達している。本実施形態では、開口ＯＰは、キャップ層ＣＬに加えて、半導体層ＳＬを貫通して、開口ＯＰの底部は、基板ＳＵＢの内部にまで達している。
【００３９】
次に、ゲート絶縁膜ＧＩ（例えば、酸化アルミニウム（Ａｌ２Ｏ３））が図６に示されるように堆積される。図６では、ゲート絶縁膜ＧＩは等方的に堆積されている。このため、ゲート絶縁膜ＧＩは、キャップ層ＣＬの表面および開口ＯＰの形状に沿って形成される。
【００４０】
次に、導電膜ＣＦ１がゲート絶縁膜ＧＩの上に堆積される（図７）。導電膜ＣＦ１は、金属（例えば、窒化チタン（ＴｉＮ））によって形成されている。導電膜ＣＦ１の堆積には、例えば、スパッタが用いられる。
【００４１】
次に、レジスト膜ＲＦ２が、図８に示されるように形成される。次に、レジスト膜ＲＦ２がマスクとして用いられ、導電膜ＣＦ１、半導体層ＳＬおよびキャップ層ＣＬがエッチングされる。具体的には、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の間に溝ＴＲＣ１および溝ＴＲＣ２が形成されるとともに、平面視で開口ＯＰの外側において、導電膜ＣＦ１、半導体層ＳＬおよびキャップ層ＣＬがパターニングされる。結果、ゲート電極ＧＥ、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２が、図９に示されるように形成される。本実施形態では、溝ＴＲＣ１および溝ＴＲＣ２の形成のためのエッチングと、開口ＯＰの外側の導電膜ＣＦ１、ゲート絶縁膜ＧＩおよびキャップ層ＣＬのパターニングのためのエッチングとは、同一の工程で実行される。
【００４２】
溝ＴＲＣ１の幅および溝ＴＲＣ２の幅は、後述の絶縁膜ＤＦが溝ＴＲＣ１の少なくとも一部および溝ＴＲＣ２の少なくとも一部に埋まることができれば、どのような値をとってもよい。溝ＴＲＣ１および溝ＴＲＣ２は、導電膜ＣＦ１を貫通している。溝ＴＲＣ１の底部および溝ＴＲＣ２の底部は、少なくともゲート絶縁膜ＧＩの表面に達している。溝ＴＲＣ１の底部および溝ＴＲＣ２の底部は、ゲート絶縁膜ＧＩの表面で留まることなく、ゲート絶縁膜ＧＩの内部にまで達していてもよい。
【００４３】
次に、レジスト膜ＲＦ２が除去される。次に、絶縁膜ＤＦ（例えば、二酸化ケイ素（ＳｉＯ２））が図１０に示されるように堆積される。このようにして、絶縁膜ＤＦが溝ＴＲＣ１および溝ＴＲＣ２に埋め込まれる。絶縁膜ＤＦの溝ＴＲＣ１に埋め込まれた部分および絶縁膜ＤＦの溝ＴＲＣ２に埋め込まれた部分が、後の工程において、それぞれ、第１絶縁部材ＤＭ１および第２絶縁部材ＤＭ２となる。
【００４４】
次に、溝ＴＲＣ１および溝ＴＲＣ２に埋め込まれた部分を除いて、絶縁膜ＤＦが除去される（図１１）。このようにして、第１絶縁部材ＤＭ１および第２絶縁部材ＤＭ２が、図１１に示されるように形成される。
【００４５】
次に、ドレイン電極ＤＥおよびソース電極ＳＥが形成される。このようにして、半導体装置ＳＤ１が製造される。
【００４６】
本実施形態では、導電膜ＣＦ１が、平面視で開口ＯＰからドレイン電極ＤＥの側にかけて形成される。導電膜ＣＦ１には、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側において溝ＴＲＣ１が形成されている。溝ＴＲＣ１の少なくとも一部は第１絶縁部材ＤＭ１が埋め込まれている。導電膜ＣＦ１は、図１に示されるように、平面視で第１絶縁部材ＤＭ１に対してソース電極ＳＥの側においてゲート電極ＧＥを構成している。同時に導電膜ＣＦ１は、平面視で第１絶縁部材ＤＭ１に対してドレイン電極ＤＥの側において第１フィールドプレートＦＰ１を構成している。
【００４７】
同様に、本実施形態では、導電膜ＣＦ１が、平面視で開口ＯＰからソース電極ＳＥの側にかけて形成される。導電膜ＣＦ１には、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側において溝ＴＲＣ２が形成されている。溝ＴＲＣ２の少なくとも一部は第２絶縁部材ＤＭ２が埋め込まれている。導電膜ＣＦ１は、図１に示されるように、平面視で第２絶縁部材ＤＭ２に対してドレイン電極ＤＥの側においてゲート電極ＧＥを構成している。同時に、導電膜ＣＦ１は、平面視で第２絶縁部材ＤＭ２に対してソース電極ＳＥの側において、第２フィールドプレートＦＰ２を構成している。
【００４８】
本実施形態では、第１絶縁部材ＤＭ１は、溝ＴＲＣ１の全体を埋め込んでいる必要はない。第１絶縁部材ＤＭ１は、図１２に示されるように形成されていてもよい。図１２は、図１の変形例を示す図である。図１２では、第１絶縁部材ＤＭ１は、溝ＴＲＣ１の一部を埋め込んでいる。すなわち、第１絶縁部材ＤＭ１は、溝ＴＲＣ１の内部に空隙が形成されるように、溝ＴＲＣ１に埋め込まれている。第１絶縁部材ＤＭ１が溝ＴＲＣ１の全体に埋め込まれていなくても、溝ＴＲＣ１の内部の空隙によって、ゲート電極ＧＥと第１フィールドプレートＦＰ１とは電気的に絶縁される。このため、第１絶縁部材ＤＭ１は、溝ＴＲＣ１の全体を埋め込んでいる必要はない。同様に、第２絶縁部材ＤＭ２は、溝ＴＲＣ２の全体を埋め込んでいる必要はない。第２絶縁部材ＤＭ２は、第１絶縁部材ＤＭ１と同様に、溝ＴＲＣ２の内部に空隙が形成されるように、溝ＴＲＣ２に埋め込まれていてもよい。図１２に示される半導体装置ＳＤ１であっても、図１に示される半導体装置ＳＤ１と同様の効果を得ることができる。
【００４９】
本実施形態では、第１絶縁部材ＤＭ１および第２絶縁部材ＤＭ２の両方が設けられている必要はない。第２絶縁部材ＤＭ２は、図１３に示されるように設けられていなくてもよい。図１３は、図１の変形例を示す図である。
【００５０】
図１３では、ゲート電極ＧＥと第２フィールドプレートＦＰ２との間に第２絶縁部材ＤＭ２が設けられていない。このため、ゲート電極ＧＥと第２フィールドプレートＦＰ２とには同じ電圧（Ｇ１）が印加される。この場合であっても、ゲート電極ＧＥ（第２フィールドプレートＦＰ２）と第１フィールドプレートＦＰ１とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間の電界を緩和するように、ゲート電極ＧＥ（第２フィールドプレートＦＰ２）と第１フィールドプレートＦＰ１とに電圧を印加することができる。加えて、開口ＯＰの第１側壁ＳＷ１の近傍でのオン抵抗を抑制するように、第１フィールドプレートＦＰ１に電圧を印加することができる。
【００５１】
本実施形態では、第１絶縁部材ＤＭ１を設けないで第２絶縁部材ＤＭ２のみを設けてもよい。この場合であっても、ゲート電極ＧＥ（第１フィールドプレートＦＰ１）と第２フィールドプレートＦＰ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ソース間の電界を緩和するように、ゲート電極ＧＥ（第１フィールドプレートＦＰ１）と第２フィールドプレートＦＰ２とに電圧を印加することができる。加えて、開口ＯＰの第２側壁ＳＷ２の近傍でのオン抵抗を抑制するように、第２フィールドプレートＦＰ２に電圧を印加することができる。
【００５２】
本実施形態では、第１絶縁部材ＤＭ１は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置している必要はない。第１絶縁部材ＤＭ１は、図１４に示されるように設けられていてもよい。図１４は、図１の変形例を示す図である。
【００５３】
図１４では、第１絶縁部材ＤＭ１は、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の外側に位置している。なお、図１４に示される半導体装置ＳＤ１の第１側壁ＳＷ１および第２側壁ＳＷ２は、図２に示される第１側壁ＳＷ１および第２側壁ＳＷ２とそれぞれ同様である。この場合であっても、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間およびゲート−ソース間の電界を緩和するように、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに電圧を印加することができる。
【００５４】
さらに本実施形態では、第２絶縁部材ＤＭ２が、第１絶縁部材ＤＭ１と同様に、平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の外側に位置していてもよい。他の例においては、第１絶縁部材ＤＭ１が平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の内側に位置する一方で、第２絶縁部材ＤＭ２が平面視で第１側壁ＳＷ１および第２側壁ＳＷ２の外側に位置していてもよい。いずれの場合においても、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間およびゲート−ソース間の電界を緩和するように、ゲート電極ＧＥと第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とに電圧を印加することができる。
【００５５】
（第２の実施形態）
図１５は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図である。図１５は、第１の実施形態の図１に対応する。半導体装置ＳＤ２は、以下の点を除いて、半導体装置ＳＤ１と同様の構成を有している。半導体装置ＳＤ２では、絶縁膜ＤＦが開口ＯＰの内側から開口ＯＰの外側にかけて設けられている。同時に絶縁膜ＤＦは、平面視で開口ＯＰの内側において、ゲート電極ＧＥおよび開口ＯＰの形状に沿って形成されている。さらに導電膜ＣＦ２が平面視で開口ＯＰの内側から開口ＯＰの外側にかけて設けられている。同時に導電膜ＣＦ２は、ゲート電極ＧＥおよび絶縁膜ＤＦを覆っている。絶縁膜ＤＦは、第１側面ＬＳ１に沿って第１絶縁部材ＤＭ１を構成している。同様に、絶縁膜ＤＦは、第２側面ＬＳ２に沿って第２絶縁部材ＤＭ２を構成している。導電膜ＣＦ２は、平面視で開口ＯＰからドレイン電極ＤＥにかけて第１フィールドプレートＦＰ１を構成している。同様に、導電膜ＣＦ２は、平面視で開口ＯＰからソース電極ＳＥにかけて第２フィールドプレートＦＰ２を構成している。なお、図１５に示される半導体装置ＳＤ２の第１側面ＬＳ１および第２側面ＬＳ２は、図２に示される第１側面ＬＳ１および第２側面ＬＳ２とそれぞれ同様である。
【００５６】
本実施形態では、ゲート電極ＧＥと導電膜ＣＦ２とが絶縁膜ＤＦによって電気的に絶縁されている。このため、ゲート電極ＧＥと導電膜ＣＦ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間およびゲート−ソース間の電界を緩和するように、ゲート電極ＧＥと導電膜ＣＦ２とに電圧を印加することができる。加えて、開口ＯＰの第１側壁ＳＷ１の近傍および第２側壁ＳＷ２の近傍でのオン抵抗を抑制するように、導電膜ＣＦ２に電圧を印加することができる。なお、図１５に示される半導体装置ＳＤ２の第１側壁ＳＷ１および第２側壁ＳＷ２は、図２に示される第１側壁ＳＷ１および第２側壁ＳＷ２とそれぞれ同様である。
【００５７】
なお、絶縁膜ＤＦは、第１側面ＬＳ１と第１側壁ＳＷ１との間に溝が形成されるように設けられている。導電膜ＣＦ２は、この溝に埋め込まれることができる。同様に、絶縁膜ＤＦは、第２側面ＬＳ２と第２側壁ＳＷ２との間に溝が形成されるように設けられている。導電膜ＣＦ２は、この溝に埋め込まれることができる。
【００５８】
次に、半導体装置ＳＤ２の製造方法について、図１６から図２１を用いて説明する。図１６から図２１は、半導体装置ＳＤ２の製造方法を示す断面図である。
【００５９】
まず、図４から図７に示される工程が、第１の実施形態と同様に実行される。次に、レジスト膜ＲＦ４が図１６に示されるように形成される。次に、レジスト膜ＲＦ４がマスクとして用いられ、導電膜ＣＦ１がエッチングされる。このようにして、開口ＯＰの内部にゲート電極ＧＥが形成される。
【００６０】
次に、レジスト膜ＲＦ４が除去される。次に、レジスト膜ＲＦ６が図１７に示されるように形成される。次に、レジスト膜ＲＦ６がマスクとして用いられ、ゲート絶縁膜ＧＩおよびキャップ層ＣＬが、図１８に示されるようにパターニングされる。
【００６１】
次に、絶縁膜ＤＦ（例えば、二酸化ケイ素（ＳｉＯ２））が図１９に示されるように堆積される。図１９では、絶縁膜ＤＦは等方的に堆積されている。このため、絶縁膜ＤＦは、ゲート電極ＧＥおよび開口ＯＰの形状に沿って形成される。
【００６２】
次に、導電膜ＣＦ２（例えば、窒化チタン（ＴｉＮ））が絶縁膜ＤＦの上に形成される（図２０）。導電膜ＣＦ２の形成には、例えばスパッタが用いられてもよい。次に、導電膜ＣＦ２および絶縁膜ＤＦが、図２１に示されるようにパターニングされる。このようにして、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２が形成される。次に、ドレイン電極ＤＥおよびソース電極ＳＥが形成される。このようにして、半導体装置ＳＤ２が製造される。
【００６３】
本実施形態では、ゲート電極ＧＥと導電膜ＣＦ２とに異なる電圧を印加することができる。結果、ゲート電極ＧＥのゲート容量を抑えつつゲート−ドレイン間およびゲート−ソース間の電界を緩和するように、ゲート電極ＧＥと導電膜ＣＦ２とに電圧を印加することができる。加えて、開口ＯＰの第１側壁ＳＷ１の近傍および第２側壁ＳＷ２の近傍でのオン抵抗を抑制するように、導電膜ＣＦ２に電圧を印加することができる。
【００６４】
（第３の実施形態）
図２２から図２４は、半導体装置ＳＤ１を含む電子装置ＥＡを示す回路図である。電子装置ＥＡは、半導体装置ＳＤ１に加えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含んでいる。図２２から図２４において、Ｇ１、Ｇ２およびＧ３は、ゲート電極ＧＥ、第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２にそれぞれ対応している。
【００６５】
図２２では、電子装置ＥＡは、電源（Ｖｄｄ１）と電気的に接続された電源配線を含んでいる。第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２は、電源配線に電気的に接続されている。同時に、ＭＯＳＦＥＴのドレインおよびソースの一方は、電源配線に電気的に接続されている。さらにゲート電極ＧＥは、ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続している。このようにして、電子装置ＥＡでは、第１フィールドプレートＦＰ１の電位および第２フィールドプレートＦＰ２の電位がＶｄｄ１に固定される。
【００６６】
図２３では、電子装置ＥＡは、第１電源（Ｖｄｄ１）と電気的に接続された第１電源配線と、第２電源（Ｖｄｄ２）と電気的に接続された第２電源配線と、を含んでいる。ＭＯＳＦＥＴのドレインおよびソースの一方は、第１電源配線に電気的に接続されている。第１フィールドプレートＦＰ１および第２フィールドプレートＦＰ２は、第２電源配線に電気的に接続されている。さらにゲート電極ＧＥは、ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続されている。このようにして、電子装置ＥＡでは、第１フィールドプレートＦＰ１の電位および第２フィールドプレートＦＰ２の電位がＶｄｄ２に固定される。
【００６７】
図２４では、電子装置ＥＡは、第１電源（Ｖｄｄ１）と電気的に接続された第１電源配線と、第２電源（Ｖｄｄ２）と電気的に接続された第２電源配線と、第３電源（Ｖｄｄ３）と電気的に接続された第３電源配線と、を含んでいる。ＭＯＳＦＥＴのドレインおよびソースの一方は、第１電源配線に電気的に接続されている。第１フィールドプレートＦＰ１は、第２電源配線に電気的に接続されている。第２フィールドプレートＦＰ２は、第３電源配線に電気的に接続されている。ゲート電極ＧＥは、ＭＯＳＦＥＴのドレインおよびソースの他方と電気的に接続されている。このようにして、電子装置ＥＡでは、第１フィールドプレートＦＰ１の電位および第２フィールドプレートＦＰ２の電位がそれぞれＶｄｄ２およびＶｄｄ３に固定される。
【００６８】
電子装置ＥＡには、半導体装置ＳＤ１に代えて、半導体装置ＳＤ２が用いられてもよい。図２２および図２３の電子装置ＥＡでは、第１フィールドプレートＦＰ１と第２フィールドプレートＦＰ２とは同電位である。このため、図２２および図２３の電子装置ＥＡに、半導体装置ＳＤ２を用いることができる。
【００６９】
電子装置ＥＡには、ＭＯＳＦＥＴに代えて、バイポーラトランジスタが用いられてもよい。この場合、バイポーラトランジスタのベース、コレクタおよびエミッタがＭＯＳＦＥＴのゲート、ドレインおよびソースにそれぞれ対応する。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７１】
ＳＤ１      半導体装置
ＳＤ２      半導体装置
ＥＡ        電子装置
ＳＵＢ      基板
ＳＬ        半導体層
ＣＬ        キャップ層
ＧＩ        ゲート絶縁膜
ＧＥ        ゲート電極
ＤＥ        ドレイン電極
ＳＥ        ソース電極
ＦＰ１      第１フィールドプレート
ＦＰ２      第２フィールドプレート
ＧＰ        ゲートパッド
ＤＰ        ドレインパッド
ＳＰ        ソースパッド
ＥＰ        電極パッド
ＤＭ１      第１絶縁部材
ＤＭ２      第２絶縁部材
ＬＳ１      第１側面
ＬＳ２      第２側面
ＯＰ        開口
ＳＷ１      第１側壁
ＳＷ２      第２側壁
ＥＧ１      第１縁部
ＥＧ２      第２縁部
ＣＦ１      導電膜
ＣＦ２      導電膜
ＤＦ        絶縁膜
ＴＲＣ１    溝
ＴＲＣ２    溝
ＲＦ２      レジスト膜
ＲＦ４      レジスト膜
ＲＦ６      レジスト膜
【図１】
2015050335.tif 000003
【図２】
2015050335.tif 000004
【図３】
2015050335.tif 000005
【図４】
2015050335.tif 000006
【図５】
2015050335.tif 000007
【図６】
2015050335.tif 000008
【図７】
2015050335.tif 000009
【図８】
2015050335.tif 000010
【図９】
2015050335.tif 000011
【図１０】
2015050335.tif 000012
【図１１】
2015050335.tif 000013
【図１２】
2015050335.tif 000014
【図１３】
2015050335.tif 000015
【図１４】
2015050335.tif 000016
【図１５】
2015050335.tif 000017
【図１６】
2015050335.tif 000018
【図１７】
2015050335.tif 000019
【図１８】
2015050335.tif 000020
【図１９】
2015050335.tif 000021
【図２０】
2015050335.tif 000022
【図２１】
2015050335.tif 000023
【図２２】
2015050335.tif 000024
【図２３】
2015050335.tif 000025
【図２４】
2015050335.tif 000026