(57)【要約】【課題】消費電力を低減しつつ高分解能のアナログデジタル変換を行う。【解決手段】アナログデジタル変換器は、入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルがサンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、ランプ信号とサンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、比較器が比較動作を開始してから、予測信号が生成されるまでの期間内に、第１クロック信号に同期して計数動作を行う第１カウンタと、予測信号が生成された以降に、第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、比較器の比較結果に応じて計数値を増減する第２カウンタと、を備える。【選択図】図１
2015130611.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始してから、前記予測信号が生成されるまでの期間内に、第１クロック信号に同期して計数動作を行う第１カウンタと、
前記予測信号が生成された以降に、前記第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第２カウンタと、を備えるアナログデジタル変換器。
【請求項２】
前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、前記予測信号が生成されるまでは、前記バイアス信号と前記サンプル信号との信号レベルの比較を行うか、または前記バイアス信号と前記ランプ信号との信号レベルの比較を行い、前記予測信号が生成された後は、前記ランプ信号と前記サンプル信号との信号レベルの比較を行う請求項１に記載のアナログデジタル変換器。
【請求項３】
前記予測信号が生成されたか否かで、前記バイアス信号と、前記ランプ信号または前記サンプル信号とのいずれかを選択する信号切替部を備え、
前記比較器は、前記信号切替部が選択した信号と、前記ランプ信号または前記サンプル信号との信号レベルを比較する請求項２に記載のアナログデジタル変換器。
【請求項４】
前記比較器は、
前記サンプル信号、前記ランプ信号および前記バイアス信号がそれぞれ入力される３つの入力端子と、
前記サンプル信号と前記ランプ信号との信号レベルの比較結果を出力するか、あるいは前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルの比較結果を出力する出力端子と、
前記予測信号が生成されたか否かで、前記出力端子から、前記バイアス信号と、前記サンプル信号または前記ランプ信号との比較結果を示す信号を出力するか、あるいは前記サンプル信号と前記ランプ信号との比較結果を示す信号を出力するかを切り替える差動増幅器と、を有する請求項２に記載のアナログデジタル変換器。
【請求項５】
入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始すると、第１クロック信号に同期して計数動作を行う第１カウンタと、
前記予測信号が生成された以降に、前記第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第２カウンタと、を備え、
前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、
前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルを比較して、比較結果を示す信号を出力する第１比較部と、
前記サンプル信号と前記ランプ信号との信号レベルを比較して、比較結果を示す信号を出力する第２比較部と、を有し、
前記第２カウンタは、前記第１比較部が前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルが交差したことを検出すると、計数動作を開始し、前記第２比較部の比較結果に基づいて計数値を増減するアナログデジタル変換器。
【請求項６】
入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始すると、第１クロック信号に同期して計数動作を行う第１カウンタと、
前記予測信号が生成された以降に、前記第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第２カウンタと、を備え、
前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、
前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルを比較して、比較結果を示す信号を出力する第１比較部と、
前記サンプル信号と前記ランプ信号との信号レベルを比較して、比較結果を示す信号を出力する第２比較部と、
前記第１比較部での比較結果に基づいて前記第２比較部に電源を供給するか否かを切り替える電源切替部と、を有し、
前記第２カウンタは、前記第１比較部が前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルが交差したことを検出すると、計数動作を開始し、前記第２比較部の比較結果に基づいて計数値を増減するアナログデジタル変換器。
【請求項７】
前記第１カウンタは、前記リセット信号が前記所定論理になると、計数動作を開始する請求項１乃至６のいずれかに記載のアナログデジタル変換器。
【請求項８】
前記リセット信号が前記所定論理になると、前記ランプ信号を生成するランプ信号発生器を備える請求項７に記載のアナログデジタル変換器。
【請求項９】
前記予測信号が生成されると、前記第２クロック信号を生成するクロック生成器を備える請求項１乃至８のいずれかに記載のアナログデジタル変換器。
【請求項１０】
前記クロック生成器が生成する前記第２クロック信号の周波数を調整する周波数調整部を備える請求項９に記載のアナログデジタル変換器。
【請求項１１】
光電変換を行って電気信号を生成する光電変換部と、
前記電気信号を前記入力信号として、前記電気信号に応じたデジタル信号を生成する請求項１乃至１０のいずれかに記載のアナログデジタル変換器と、を備えるイメージセンサ。
【請求項１２】
第１方向にｍ個（ｍは１以上の整数）ずつ、第２方向にｎ個（ｎは１以上の整数）ずつ配置された複数の前記光電変換部が設けられ、
前記第１方向に配置された各光電変換部に対応づけて、ｍ個の前記アナログデジタル変換器が設けられる請求項１１に記載のイメージセンサ。
【請求項１３】
第１方向にｍ個（ｍは１以上の整数）ずつ、第２方向にｎ個（ｎは１以上の整数）ずつ配置された複数の前記光電変換部が設けられ、
前記第２方向に前記電気信号を順に転送する第１転送部と、
前記第１転送部にて転送された前記電気信号を、前記第１方向に順に転送する第２転送部と、を備え、
前記アナログデジタル変換器は、前記第２転送部にて転送された前記電気信号を順にアナログデジタル変換する請求項１１に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積分型のアナログデジタル変換器と、このアナログデジタル変換器を備えたイメージセンサに関する。
【背景技術】
【０００２】
時間デジタル変換器（ＴＤＣ：Time-to-Digital Converter）を用いた積分型アナログデジタル変換器（ＡＤＣ：Analog-to-Digital Converter）が提案されている。この種の積分型ＡＤＣでは、ランプ信号を用いた粗いＡ／Ｄ変換を行うことに加えて、ＴＤＣを用いた微細なＡ／Ｄ変換を行うことで、Ａ／Ｄ変換の分解能を高くするとともに、その高速化を図っている。
【０００３】
しかしながら、ＴＤＣは高速クロック信号を必要としており、ランプ信号を用いた粗いＡ／Ｄ変換を行っている間にも、ＴＤＣに高速クロック信号を供給するようにすると、消費電力が増大してしまう。
【０００４】
また、ランプ信号を用いた粗いＡ／Ｄ変換と、ＴＤＣを用いた微細なＡ／Ｄ変換とでは、それぞれ別個のクロック信号を使用するため、両クロック信号間の位相誤差によりＡ／Ｄ変換性能が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２５４２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した課題を解決するためになされたものであり、消費電力を低減しつつ高分解能のアナログデジタル変換を行うことが可能なアナログデジタル変換器およびイメージセンサを提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態では、入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始してから、前記予測信号が生成されるまでの期間内に、第１クロック信号に同期して計数動作を行う第１カウンタと、
前記予測信号が生成された以降に、前記第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第２カウンタと、を備えるアナログデジタル変換器が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態によるアナログデジタル変換器１の概略構成を示すブロック図。
【図２】第１の実施形態によるアナログデジタル変換器１の詳細な具体例を示すブロック図。
【図３】図２のアナログデジタル変換器１の信号波形図。
【図４】図２をより具体化したアナログデジタル変換器１のブロック図。
【図５】図１の一変形例によるアナログデジタル変換器１のブロック図。
【図６】信号切替部９と比較器５とを結ぶ信号経路の等価回路図、図７はこの信号経路の信号波形図。
【図７】信号切替部９と比較器５とを結ぶ信号経路の信号波形図。
【図８】図５の信号切替部９と比較器５を３入力比較器１３に置換したアナログデジタル変換器１のブロック図。
【図９】３入力比較器１３の内部構成の一例を示す回路図。
【図１０】第３の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図。
【図１１】図１０のアナログデジタル変換器１の信号波形図。
【図１２】第４の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図。
【図１３】第５の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図。
【図１４】高速クロック生成器３１の内部構成の一例を示す回路図。
【図１５】図１３に補正部を追加したアナログデジタル変換器１の概略構成を示すブロック図。
【図１６】補正部４０の内部構成の一例を示すブロック図。
【図１７】図１６のタイミング図。
【図１８】第１〜第６の実施形態のいずれかのアナログデジタル変換器１を有するイメージセンサ５０の概略構成を示すブロック図。
【図１９】ＣＣＤを内蔵するイメージセンサ５０の平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。
（第１の実施形態）
図１は第１の実施形態によるアナログデジタル変換器１の概略構成を示すブロック図である。図１のアナログデジタル変換器１は、サンプラ２と、ランプ信号発生器３と、入力信号予測部４と、比較器５と、Ｆｉｎｅカウンタ６と、Ｃｏａｒｓｅカウンタ７とを備えている。
【００１０】
サンプラ２は、入力信号を所定時間ごとにサンプルしたサンプル信号を保持する。ランプ信号発生器３は、ランプ信号を生成する。ランプ信号とは、時間の経過に応じて信号レベルが単調増加または単調減少する信号である。すなわち、ランプ信号とは、ある時間Δｔが経過する間に出力電圧がΔｖだけ増加する信号か、またはΔｔが経過する間に出力電圧がΔｖだけ減少する信号である。
【００１１】
ランプ信号発生器３は、積分器により構成可能である。積分器では、Δｔは１クロック期間であり、Δｖは１クロック期間内の積分電圧を意味する。ランプ信号発生器３は、積分器のリセット動作が解除された後にランプ信号の生成動作を開始する。
【００１２】
入力信号予測部４は、ランプ信号の信号レベルがサンプル信号の信号レベルと交差する前に予測信号を生成する。予測信号を生成とは、予測信号を所定論理に設定することである。入力信号予測部４は、ランプ信号の信号レベルがサンプル信号の信号レベルに近づくと、所定論理の予測信号を出力する。
【００１３】
比較器５は、ランプ信号とサンプル信号との信号レベルを比較して、比較結果を示す信号を出力する。比較器５は、サンプル信号の信号レベルがランプ信号の信号レベル以上になると、例えば１を出力する。
【００１４】
より詳細には、比較器５は、２種類の比較処理を行う。最初の比較処理では、比較器５は、バイアス信号とサンプル信号との比較処理か、またはバイアス信号とランプ信号との比較処理を行う。２回目の比較処理では、比較器５は、ランプ信号とサンプル信号との比較処理を行う。
【００１５】
Ｃｏａｒｓｅカウンタ７は、比較器５が比較動作を開始してから予測信号が生成されるまでの期間内に、第１クロック信号に同期して計数動作（例えばカウントアップ動作）を行う。Ｃｏａｒｓｅカウンタ７は、リセット信号が所定論理になってリセット状態が解除されると、計数動作を開始する。Ｃｏａｒｓｅカウンタ７は、比較器５が２回目の比較処理を行ってランプ信号とサンプル信号との信号レベルの交差を検出すると、計数動作を停止して、その直前のカウント値を保持する。このカウント値が粗いＡ／Ｄ変換値となる。
【００１６】
例えば、ランプ信号の傾きがＶref［Ｖ］／Ｔ［μsec］で、第１クロック信号の周波数が２N／Ｔ［μsec］の場合、Ｃｏａｒｓｅカウンタ７の出力がＡＤＯであると仮定すると、そのときのランプ信号電圧Ｖramp（ＡＤＯ）は、以下の（１）式で表される。
【００１７】
Ｖramp（ＡＤＯ）
＝（ランプ信号傾き）＊（１／クロック周波数）＊（Ｃｏａｒｓｅカウンタ７の出力）
＝Ｖref／Ｔ＊（Ｔ＊（ＡＤＯ／２Ｎ））
＝Ｖref＊（ＡＤＯ／２Ｎ）          …（１）
【００１８】
Ｆｉｎｅカウンタ６は、予測信号が生成された以降に、第１クロック信号よりも周波数の高い第２クロック信号に同期して計数動作を行い、比較器５の比較結果に応じて計数値を増減する。
【００１９】
Ｆｉｎｅカウンタ６は、サンプル信号の信号レベルがランプ信号の信号レベルに近づくまでは計数動作を停止しており、サンプル信号の信号レベルがランプ信号の信号レベルに近づいたことを示す予測信号が生成されると、計数動作を開始する。
【００２０】
Ｆｉｎｅカウンタ６は、Ｃｏａｒｓｅカウンタ７よりも速い速度で計測動作を行うため、Ｃｏａｒｓｅカウンタ７よりも消費電力が多いが、Ｆｉｎｅカウンタ６が計数動作を行う期間は、Ｃｏａｒｓｅカウンタ７が計数動作を行う期間よりも短い。よって、Ｆｉｎｅカウンタ６による消費電力の増大を抑制できる。
【００２１】
図２は第１の実施形態によるアナログデジタル変換器１の詳細な具体例を示すブロック図、図３は図２のアナログデジタル変換器１の信号波形図である。
【００２２】
図２のアナログデジタル変換器１は、図１の入力信号予測部４の内部構成として、バイアス信号発生器８と、信号切替部９と、トグル回路１０とを有する。
【００２３】
バイアス信号発生器８は、ランプ信号発生器３が生成したランプ信号の信号レベルを変換したバイアス信号を生成する。信号レベルの変換は、ランプ信号の信号レベルを所定量だけ増大させる場合と、減少させる場合とがありうるが、本明細書では、図３に示すように、ランプ信号の信号レベルを所定量だけ増大させたバイアス信号を生成する。
【００２４】
なお、図２に示すように、ランプ信号発生器３とＣｏａｒｓｅカウンタ７にはリセット信号が入力されており、図３の時刻ｔ１でリセットが解除になり、時刻ｔ１以降にランプ信号発生器３はランプ信号を生成し、Ｃｏａｒｓｅカウンタ７は計数動作を開始する。
【００２５】
信号切替部９は、トグル回路１０が保持する信号論理に基づいて、ランプ信号発生器３が生成したランプ信号とバイアス信号発生器８が生成したバイアス信号とのいずれか一方を切り替えて選択して、比較器５に供給する。
【００２６】
時刻ｔ１の時点では、トグル回路１０の出力信号はロウレベルである。よって、信号切替部９はバイアス信号を選択し、比較器５はバイアス信号とサンプル信号とを比較する。上述したように、バイアス信号は、ランプ信号の信号レベルを高くした信号であり、ランプ信号の信号レベルがサンプル信号の信号レベルと交差するよりも速いタイミングで、サンプル信号の信号レベルと交差する。これはすなわち、バイアス信号とサンプル信号とを比較して両信号の信号レベルが交差するタイミングを検出することで、ランプ信号とサンプル信号とが交差するタイミングを予測することを意味する。本実施形態では、バイアス信号とサンプル信号との信号レベルが交差する時点で、入力信号予測部４から予測信号を生成する。この予測信号は、トグル回路１０の出力信号がハイの期間である。
【００２７】
トグル回路１０は、比較器５での比較結果を示す信号が所定論理になったとき、すなわちバイアス信号とサンプル信号との信号レベルが交差したときの比較器５の出力信号により、初期信号を反転保持する。初期信号は例えばロウレベルであり、比較器５の出力信号が所定論理になると、トグル回路１０はハイレベルに変化する。トグル回路１０は、トグルフリップフロップ（ＴＦＦ）やＤ型フリップフロップ（ＤＦＦ）を用いて構成可能である。
【００２８】
図３の例だと、時刻ｔ２のときにバイアス信号とサンプル信号との信号レベルが交差し、比較器５の出力信号はハイレベルになる。比較器５の出力信号がハイレベルになると、トグル回路１０はそのレベルを保持し、トグル回路１０の出力もハイレベルになる。
【００２９】
トグル回路１０が保持する信号は、Ｆｉｎｅカウンタ６の計数動作を開始する信号、すなわちＦｉｎｅカウンタ６のリセットを解除する信号として用いられる。したがって、Ｆｉｎｅカウンタ６は、トグル回路１０が保持動作を行うと、計数動作を開始する。図３では、時刻ｔ２以降に、Ｆｉｎｅカウンタ６がＣｏａｒｓｅカウンタ７よりも速い周期で計数動作を行う様子を示している。
【００３０】
また、トグル回路１０が保持する信号は、信号切替部９の信号を切り替えるためにも用いられる。図３に示すように、時刻ｔ２になると、信号切替部９はランプ信号を選択して比較器５に供給する。よって、時刻ｔ２以降は、比較器５はランプ信号とサンプル信号との信号レベルを比較する。
【００３１】
その後、時刻ｔ３になると、ランプ信号の信号レベルがサンプル信号の信号レベルと交差する。これにより、図３に示すように、比較器５の出力論理が再び変化してハイレベルになり、トグル回路１０の出力論理が反転する。これにより、Ｆｉｎｅカウンタ６は計数動作を停止して、その直前の計数値を保持する。
【００３２】
また、時刻ｔ３で、信号切替部９は、再度バイアス信号を選択する。よって、時刻ｔ３以降は、比較器５はバイアス信号とサンプル信号との信号レベルを比較する。図３からわかるように、サンプル信号よりもバイアス信号の方が信号レベルが大きいため、時刻ｔ３以降はＣｏａｒｓｅカウンタ７は計数動作を行わない。
【００３３】
このように、図２の比較器５は、ランプ信号とサンプル信号との信号レベルの比較を行うだけでなく、バイアス信号とサンプル信号との信号レベルの比較も行う。比較処理の順番としては、まず、バイアス信号とサンプル信号との信号レベルの比較を行った後、ランプ信号とサンプル信号との信号レベルの比較を行う。
【００３４】
すなわち、図２の比較器５は、本来は入力信号予測部４の内部で行うべきバイアス信号とサンプル信号との信号レベルの比較処理を行うことから、入力信号予測部４の内部に比較器を設けなくて済み、入力信号予測部４の内部構成を簡略化できる。
【００３５】
図４は図２をより具体化したアナログデジタル変換器１のブロック図である。図４では、図２のバイアス信号発生器８を、スイッチ１１とキャパシタ１２とで構成している。スイッチ１１は、バイアス電圧設定信号の論理により、バイアス電圧をキャパシタ１２の一端と信号切替部９に供給するか否かを切り替える。キャパシタ１２の他端にはランプ信号が供給されるとともに、信号切替部９が接続されている。
【００３６】
初期状態では、キャパシタ１２には、ランプ信号に応じた電荷が蓄積される。例えば、バイアス電圧設定信号がハイになると、キャパシタ１２の他端側の電圧は、ランプ信号の電圧にバイアス電圧を加えた電圧値になり、これによりバイアス信号が生成される。
【００３７】
図１〜図４では、ランプ信号の信号レベルを変換してバイアス電圧を生成したが、サンプル信号の信号レベルを変換してバイアス電圧を生成してもよい。
【００３８】
図５は図１の一変形例によるアナログデジタル変換器１のブロック図である。図５のバイアス信号発生器８は、サンプル信号の信号レベルを変換してバイアス電圧を生成する。信号切替部９は、トグル回路１０が保持する信号論理に基づいて、サンプラ２がサンプルしたサンプル信号とバイアス信号発生器８が生成したバイアス信号との一つを切り替えて選択し、比較器５に供給する。比較器５は、信号切替部９が選択したサンプル信号またはバイアス信号の信号レベルを、ランプ信号発生器３が生成したランプ信号の信号レベルと比較する。
【００３９】
入力信号予測部４は、ランプ信号とサンプル信号との信号レベルが交差する前に予測信号を生成する必要があることから、図２のように単調増加傾向のランプ信号を用いる場合には、図５のバイアス信号発生器８は、サンプル信号の信号レベルを所定量だけ下げたバイアス信号を生成する。これにより、図２と同様のタイミングで、予測信号が生成されて、その後にＦｉｎｅカウンタ６の計数動作を開始させることができる。
【００４０】
このように、第１の実施形態では、ランプ信号またはサンプル信号の信号レベルを変換したバイアス信号を生成し、バイアス信号がサンプル信号またはランプ信号の信号レベルと交差するタイミングを検出して、予測信号を生成する。予測信号が生成されるまでは、Ｃｏａｒｓｅカウンタ７にておおまかなＡ／Ｄ変換処理を行い、予測信号が生成された後は、Ｆｉｎｅカウンタ６にて微細なＡ／Ｄ変換処理を行う。これにより、高分解能のＡ／Ｄ変換処理を行うことができるとともに、高速の第２クロック信号に同期して動作するＦｉｎｅカウンタ６の動作時間を短縮でき、消費電力の削減が図れる。
【００４１】
（第２の実施形態）
図２や図５の信号切替部９が２つの入力信号の切替を行うと、一時的に比較器５の入力信号レベルが大きく変動するおそれがある。図６は信号切替部９と比較器５とを結ぶ信号経路の等価回路図、図７はこの信号経路の信号波形図である。
【００４２】
信号切替部９と比較器５とを結ぶ信号経路上には、配線抵抗Ｒと、比較器５の入力容量Ｃとが存在する。比較器５の入力容量Ｃが大きい場合、この入力容量Ｃに電荷を充電するセトリング動作に起因して、信号経路の信号レベルの急激な変動が生じる。すなわち、信号切替部９が信号の切替を行って、その結果、比較器５に供給される信号の信号レベルが急激に変化すると、図６の配線抵抗Ｒと比較器５の入力容量Ｃとで構成される低域通過フィルタの出力電圧は、以下の（２）式で表されるようなステップ応答特性を示す。
【００４３】
出力電圧＝信号レベルの差分電圧×（１−ｅｔ／ＣＲ）    …（２）
【００４４】
（２）式において、ｔは経過時間、Ｃは比較器５の入力容量Ｃ、Ｒは配線抵抗Ｒである。この（２）式の信号波形は、図７のようになる。
【００４５】
（２）式からわかるように、比較器５の入力容量Ｃと配線抵抗Ｒからなる低域通過フィルタの時定数は、ＣＲで決定されるため、入力容量Ｃと配線抵抗Ｒがともに大きい場合には、Ｆｉｎｅカウンタ６の計数動作を開始する時点で比較器５が誤った比較結果を出力するおそれがあり、Ａ／Ｄ変換性能に悪影響を与えてしまう。図７のような一時的な信号の落ち込みが解消されるまで待ってから微細なＡ／Ｄ変換処理を行うことも考えられるが、Ａ／Ｄ変換処理に時間がかかる上に、消費電力も増大してしまう。
【００４６】
そこで、図２や図５の信号切替部９と比較器５を一体化した３入力比較器１３を用いることが考えられる。図８は図５の信号切替部９と比較器５を３入力比較器１３に置換したアナログデジタル変換器１のブロック図である。３入力比較器１３には、サンプル信号、ランプ信号およびバイアス信号が入力される他に、トグル回路１０の出力信号が入力される。３入力比較器１３は、トグル回路１０の出力信号の論理に基づいて、サンプル信号とバイアス信号とのいずれか一方を選択して、ランプ信号と比較する。
【００４７】
回路動作的には、図８は図５と同様であるが、３入力比較器１３が信号の切替を行っても、比較器５の入力信号が急激に変動することはない。
【００４８】
図９は３入力比較器１３の内部構成の一例を示す回路図である。３入力比較器１３は、３入力のプリアンプ１４と、このプリアンプ１４の出力を保持するラッチ１５とを有する。
【００４９】
プリアンプ１４は、３入力の差動増幅器であり、電源電圧ノードＶccと第１出力ノードＯＵＴ１との間に接続される第１インピーダンス素子２１と、電源電圧ノードＶccと第２出力ノードＯＵＴ２との間に接続される第２インピーダンス素子２２と、第１出力ノードＯＵＴ１と電流源２３の一端との間に直列接続される第１トランジスタ２４および第２トランジスタ２５と、第１出力ノードＯＵＴ１と電流源２３の一端との間に直列接続される第３トランジスタ２６および第４トランジスタ２７と、第２出力ノードＯＵＴ２と電流源２３の一端との間に直列接続される第５トランジスタ２８および第６トランジスタ２９と、トグル回路１０の出力信号を反転するインバータ３０とを有する。
【００５０】
第２トランジスタ２５のゲートにはサンプル信号が供給され、第４トランジスタ２７のゲートにはバイアス信号が供給され、第６トランジスタ２９のゲートにはランプ信号が供給される。第１トランジスタ２４のゲートにはトグル回路１０の出力信号が供給され、第３トランジスタ２６のゲートにはインバータ３０の出力信号が供給される。第５トランジスタ２８のゲートは電源電圧に設定されている。
【００５１】
図９の３入力比較器１３は、トグル回路１０の出力信号の論理により、第１および第２トランジスタ２４，２５と、第３および第４トランジスタ２６，２７とのいずれか一方に電流が流れ、この電流と第５および第６トランジスタ２８，２９を流れる電流との差分に応じた差動電圧が第１および第２出力ノードＯＵＴ１，ＯＵＴ２から出力される。
【００５２】
図９の３入力比較器１３では、トグル回路１０の出力信号の論理が切り替わっても、第１インピーダンス素子２１に流れる電流が急激に変化するわけではないため、図７のような一時的な信号の落ち込みは原理的に起きないと思われる。
【００５３】
図９の３入力比較器１３を実際に設計する際には、第２、第４および第６トランジスタ２５，２７，２９よりも、第１および第３トランジスタ２４，２６のトランジスタサイズを小さくしてもよい。また、図９の３入力比較器１３にはオフセットがあるため、オフセットキャンセル用の回路を追加してもよい。その際、１種類のオフセット電圧だけを記憶する回路を有する場合は、サンプル信号またはランプ信号がゲート入力されるトランジスタのオフセットを記憶し、バイアス信号がゲート入力されるトランジスタのオフセットは記憶しなくてもよい。その理由は、バイアス信号のオフセットは、アナログデジタル変換器１の変換精度に影響しないためである。
【００５４】
このように、第２の実施形態では、３入力比較器１３を用いて信号の切替と比較を行うため、信号を切り替えた直後に、比較器５の入力信号の信号レベルが急激に変化するような不具合が生じなくなり、安定したＡ／Ｄ変換処理を行うことができる。
【００５５】
（第３の実施形態）
以下に説明する第３の実施形態は、２種類の比較器５を設けるものである。
【００５６】
図１０は第３の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図、図１１は図１０のアナログデジタル変換器１の信号波形図である。図１０のアナログデジタル変換器１は、図１の信号切替部９と比較器５の代わりに、第１比較部５ａと第２比較部５ｂとを備えている。それ以外の構成は図１と共通する。
【００５７】
第１比較部５ａは、バイアス信号とサンプル信号の信号レベルを比較して、比較結果を示す信号を出力する。第２比較部５ｂは、ランプ信号とサンプル信号の信号レベルを比較して、比較結果を示す信号を出力する。
【００５８】
リセットが解除されて、ランプ信号発生器３がランプ信号の生成を開始すると（図１１の時刻ｔ１）、まずは第１比較部５ａが比較処理を開始し、Ｃｏａｒｓｅカウンタ７は計数動作を開始する。第１比較部５ａの出力信号が反転すると（時刻ｔ２）、すなわち、バイアス信号とサンプル信号の信号レベルが交差すると、第２比較部５ｂが比較処理を開始するとともに、Ｆｉｎｅカウンタ６は計数動作を開始する。その後、第２比較部５ｂの出力信号が反転すると（時刻ｔ３）、Ｃｏａｒｓｅカウンタ７とＦｉｎｅカウンタ６はともに計数動作を停止する。
【００５９】
なお、図５の信号切替部９と比較器５の代わりに、図１０と同様の第１比較部５ａと第２比較部５ｂを設けてもよい。
【００６０】
このように、第３の実施形態では、第１比較部５ａと第２比較部５ｂには、それぞれ別々の信号が入力されて、それぞれ別個に比較動作を行うため、第１の実施形態のように比較を行うべき信号を切り替える必要がない。よって、第１比較部５ａと第２比較部５ｂの入力信号が急激に変化することがなく、第１の実施形態で問題となったような比較結果を示す信号が一時的に大きく変動することも起きなくなる。よって、安定して高分解能のＡ／Ｄ変換処理を行うことができる。
【００６１】
（第４の実施形態）
以下に説明する第４の実施形態では、第３の実施形態で説明した第２比較部５ｂに、必要最小限の電源を供給するものである。
【００６２】
図１２は第４の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図である。図１２のアナログデジタル変換器１は、図１０の構成に加えて、第２比較部５ｂに電源を供給するか否かを切り替える電源切替部１６を有する。この電源切替部１６は、第１比較部５ａがバイアス信号とサンプル信号との信号レベルが交差したことを検出して、トグル回路１０の出力信号の論理が反転したときに、第２比較部５ｂに電源を供給する。したがって、第２比較部５ｂは、Ｆｉｎｅカウンタ６が計数動作を開始するタイミングに同期して、サンプル信号とランプ信号との信号レベルの比較動作を行う。
【００６３】
このように、第４の実施形態では、Ｆｉｎｅカウンタ６が計数動作を行う期間に合わせて、第２比較部５ｂに電源を供給して比較動作を開始させるため、第２比較部５ｂでの電源消費を最小限に抑えることができ、第３の実施形態よりもさらに消費電力の削減を図れる。
【００６４】
（第５の実施形態）
以下に説明する第５の実施形態では、Ｆｉｎｅカウンタ６を動作させるのに用いられる高速の第２クロック信号をアナログデジタル変換器１の内部で生成するものである。
【００６５】
図１３は第５の実施形態に係るアナログデジタル変換器１の概略構成を示すブロック図である。図１３のアナログデジタル変換器１は、図１に高速クロック生成器３１を追加したものである。高速クロック生成器３１は、入力信号予測部４が予測信号を生成すると、高速の第２クロック信号の生成を開始する。すなわち、高速クロック生成器３１は、ランプ信号の信号レベルを変換したバイアス信号とサンプル信号の信号レベルが交差した以降に、第２クロック信号の生成を開始する。Ｆｉｎｅカウンタ６は、高速クロック生成器３１が生成した第２クロック信号に同期させて、計数動作を開始させる。
【００６６】
第２クロック信号は、Ｃｏａｒｓｅカウンタ７を動作させる第１クロック信号よりも高速であるため、第２クロック信号を生成する回路として、基準となるクロック信号の位相を少しずつずらした多相クロック信号を生成する多相クロック生成器と、多相クロック信号を順に選択して第２クロック信号を生成するデコーダとを設けることが考えられるが、回路構成が複雑化してしまう。そこで、本実施形態では、簡易な回路構成で第２クロック信号を生成する高速クロック生成器３１を設けた。
【００６７】
図１４は高速クロック生成器３１の内部構成の一例を示す回路図である。図１４の高速クロック生成器３１は、直列接続された複数段のインバータ３２と、最終段のインバータ３２の出力ノードと初段のインバータ３２の入力ノードとの間に接続される第１スイッチ３３と、初段のインバータ３２の入力ノードと接地ノードとの間に接続される第２スイッチ３４と、制御信号を反転するインバータ３５とを有する。
【００６８】
図１４の制御信号は、入力信号予測部４が生成した予測信号であり、例えば、バイアス信号とサンプル信号の信号レベルが交差すると、ハイレベルになる信号である。
【００６９】
第１スイッチ３３と第２スイッチ３４は、制御信号により排他的にオンまたはオフに切り替えられる。具体的には、バイアス信号とサンプル信号の信号レベルが交差するまでは、第１スイッチ３３がオフして、第２スイッチ３４がオンする。よって、高速クロック生成器３１は動作停止状態になる。バイアス信号とサンプル信号の信号レベルが交差すると、第１スイッチ３３がオンして、第２スイッチ３４がオフする。よって、高速クロック生成器３１は、複数段のインバータ３２がリング状に接続された発振回路となり、高速の第２クロック信号の生成が行われる。
【００７０】
複数段のインバータ３２で第２クロック信号を生成するには、３つ以上の奇数個のインバータ３２をリング状に接続する必要がある。各インバータ３２の信号伝搬遅延時間とインバータ３２の接続段数とによって、第２クロック信号の周波数が決定される。
【００７１】
複数段のインバータ３２の遅延時間をｔdとすると、第２クロック信号の周波数は１／２ｔdとなる。この遅延量を適切に設定することで、所望のＡ／Ｄ変換を行うことができる。例えば、Ｆｉｎｅカウンタ６の分解能をＭビットとし、１クロックをΔｔとした場合、複数段のインバータ３２の遅延量ｔdは、以下の（３）式で表される。
【００７２】
ｔd＝Δｔ／２Ｍ＋１    …（３）
【００７３】
このように、第５の実施形態では、Ｆｉｎｅカウンタ６を動作させるための第２クロック信号をアナログデジタル変換器１内の高速クロック生成器３１で生成するため、外部から高速クロック信号を入力しなくて済み、ノイズやタイミングのずれを防止できる。また、内部に高速クロック生成器３１を設けることで、必要最小限の時間だけ第２クロック信号を生成でき、消費電力の削減が図れる。
【００７４】
（第６の実施形態）
図１４のように、複数段のインバータ３２の遅延時間を利用して高速の第２クロック信号を生成する場合、各インバータ３２の遅延時間のばらつきにより周波数が変動してしまうおそれがある。各インバータ３２の遅延時間のばらつきは、製造ばらつきや環境変化、経年変化等による各インバータ３２内のトランジスタの特性ばらつきにより生じうる。
このため、複数段のインバータ３２の遅延時間を補正するための補正部を設けるのが望ましい。
【００７５】
図１５は図１３に補正部（周波数調整部）４０を追加したアナログデジタル変換器１の概略構成を示すブロック図である。補正部４０は、高速クロック生成器３１と同様に、入力信号予測部４が生成した予測信号に基づいて、高速クロック生成器３１が生成する第２クロック信号の周波数を調整する。
【００７６】
図１６は補正部４０の内部構成の一例を示すブロック図である。図１６の補正部４０は、オア回路４１と、同期リセット付カウンタ４２と、デジタル比較器４３と、判定部４４と、アップダウンカウンタ４５とを有する。
【００７７】
オア回路４１は、入力信号予測部４が生成する予測信号に対応する制御信号または補正イネーブル信号の論理和信号を生成して、高速クロック生成器３１に供給する。これにより、高速クロック生成器３１は、予測信号が入力された場合、あるいは補正イネーブル信号が入力されたときに、第２クロック信号を生成することになる。
【００７８】
同期リセット付カウンタ４２は、高速クロック生成器３１が生成した第２クロック信号に同期して、カウントアップ動作を継続する。また、同期リセット付カウンタ４２は、外部からのクロック信号（以下、外部クロック信号）にてリセットされる。外部クロック信号は、第２クロック信号よりも、かなり周波数が遅い信号である。したがって、同期リセット付カウンタ４２は、外部クロック信号の１周期の期間内に、高速クロック生成器３１が生成した第２クロック信号の周期を計数する動作を行う。
【００７９】
デジタル比較器４３は、同期付カウンタのカウント値と第１設定値とを比較して、例えば、両者が一致すると１を出力し、一致しなければ０を出力する。
【００８０】
アップダウンカウンタ４５は、例えばデジタル比較器４３の出力が０の間はカウントアップ動作を行い、デジタル比較器４３の出力が１の間はカウントダウン動作を行う。
【００８１】
判定部４４は、例えばデジタル比較器４３の出力が０から１に変わった回数をカウントし、そのカウント値が設定値２と等しくなると、例えば１を出力する。アップダウンカウンタ４５は、判定部４４の出力が１になると、計数動作を停止し、補正部４０による補正シーケンスを終了する。
【００８２】
アップダウンカウンタ４５の出力は、図１４の制御信号として用いられる。すなわち、アップダウンカウンタ４５がカウントアップすると、図１４の第１スイッチ３３がオンするとともに第２スイッチ３４がオフし、高速クロック生成器３１は周波数を上げる動作を行う。また、アップダウンカウンタ４５がカウントダウンすると、図１４の第１スイッチ３３がオフするとともに第２スイッチ３４がオンして、高速クロック生成器３１は周波数を下げる動作を行う。
【００８３】
図１７は図１６のタイミング図である。以下、図１７を用いて補正部４０の動作を説明する。まず、時刻ｔ１で補正イネーブル信号がハイになると、補正部４０は第２クロック信号の周波数の補正処理を開始する。図１７の例では、同期リセット付カウンタ４２の初期値を３としている。
【００８４】
その後、時刻ｔ２およびそれ以降に同期リセット付カウンタ４２は、カウントアップ動作を行う。当初は、デジタル比較器４３の出力は０であるため、アップダウンカウンタ４５もカウントアップ動作を行う。
【００８５】
時刻ｔ３のときに、同期リセット付カウンタ４２のカウント値は８になり、デジタル比較器４３の出力は１に変わる（時刻ｔ４）。これにより、アップダウンカウンタ４５はカウントダウン動作を行う。したがって、高速クロック生成器３１は、第２クロック信号の周波数を下げる補正処理を行う。同期リセット付カウンタ４２は、高速クロック生成器３１が生成する第２クロック信号の周波数が下がると、カウントダウン動作を行う。これにより、デジタル比較器４３の出力は再び０になり（時刻ｔ５）、アップダウンカウンタ４５はカウントアップ動作を行う。
【００８６】
以上のように、同期リセット付カウンタ４２とアップダウンカウンタ４５が何度かカウントアップ動作とカウントダウン動作を繰り返すと、時刻ｔ６で、判定部４４の出力はハイになる。
【００８７】
このように、第６の実施形態では、Ｆｉｎｅカウンタ６を動作させるための第２クロック信号を生成する高速クロック生成器３１の周波数調整を行う補正部４０を設けるため、高速クロック生成器３１内のインバータ３２の遅延時間にばらつきがあっても、所望の周波数の第２クロック信号を生成でき、高分解のＡ／Ｄ変換処理を行うことができる。
【００８８】
ところで、上述した第１〜第６の実施形態では、アナログデジタル変換器１の内部にランプ信号発生器３を設ける例を示したが、ランプ信号発生器３は、アナログデジタル変換器１の外部に設けてもよい。この場合、アナログデジタル変換器１には、外部のランプ信号発生器が生成したランプ信号が入力されることになる。
【００８９】
（第７の実施形態）
上述した第１〜第６の実施形態で説明したアナログデジタル変換器１は、イメージセンサに組み込むことが可能である。
【００９０】
図１８は第１〜第６の実施形態のいずれかのアナログデジタル変換器１を有するイメージセンサ５０の概略構成を示すブロック図である。図１８のイメージセンサ５０は、ＣＭＯＳセンサであり、画素アレイ部５１と、行選択部５２と、読み出し回路５３と、選択部５４と、演算部５５と、ランプ信号発生器３と、基準クロック発生器５６とを備えている。
【００９１】
画素アレイ部５１は、行方向および列方向に配置された複数のＣＭＯＳセンサを有する。行選択部５２は、これら複数のＣＭＯＳセンサのうち、特定の行に並ぶ複数のＣＭＯＳセンサを選択する。
【００９２】
読み出し回路５３は、画素アレイ部５１内の列方向に並ぶＣＭＯＳセンサの数分の複数のアナログデジタル変換器１を有する。これらアナログデジタル変換器１は、上述した第１〜第６の実施形態のいずれかのアナログデジタル変換器１である。ランプ信号発生器３の内部構成は共通であり、すべてのアナログデジタル変換器１で共用できるため、図１８の各アナログデジタル変換器１の内部には、ランプ信号発生器３は含んでおらず、読み出し回路５３とは別個に設けている。
【００９３】
基準クロック発生器５６は、アナログデジタル変換器１内のＣｏａｒｓｅカウンタ７を動作させる第１クロック信号を生成する。場合によっては、Ｆｉｎｅカウンタ６を動作させる第２クロック信号も、基準クロック発生器５６で生成してもよい。
【００９４】
アナログデジタル変換器１内のＣｏａｒｓｅカウンタ７のカウント値がＡ／Ｄ変換値となるが、このカウント値を平均化などして最終的なＡ／Ｄ変換値を求めるのが演算部５５である。演算部５５での演算処理は、すべてのアナログデジタル変換器で共通するため、図１８では、演算部５５をアナログデジタル変換器１の外部に設けている。選択部５４は、いずれか一つのアナログデジタル変換器１の出力信号を選択して、演算部５５に供給する。選択部５４は、各アナログデジタル変換器１を順に選択するため、演算部５５では、すべてのアナログデジタル変換器１のＡ／Ｄ変換値を順に求めることになる。
【００９５】
第１〜第６の実施形態によるアナログデジタル変換器１は、上述したように、消費電力を増大させずに高分解能でＡ／Ｄ変換処理を行うことができることから、図１８のように複数のアナログデジタル変換器１を内蔵するイメージセンサ５０に適用することで、高分解能かつ低消費電力という特徴をよりいっそう生かすことができる。
【００９６】
図１８はＣＭＯＳセンサの例を示したが、本実施形態によるイメージセンサ５０は、ＣＣＤ（Charge Coupled Device）にも適用可能である。図１９はＣＣＤを内蔵するイメージセンサ５０の平面図である。図１９のイメージセンサ５０は、垂直転送用ＣＣＤを有する画素アレイ部５１と、水平転送用ＣＣＤ６２と、電荷電圧変換部６３と、Ａ／Ｄ変換器１と、演算部５５とを有する。
【００９７】
画素アレイ部５１は、各画素ごとに設けられる光電変換部およびトランスファゲートと、列単位で設けられる垂直転送ＣＣＤとを有する。
【００９８】
図１８のイメージセンサ５０では、各行の複数の光電変換部で光電変換された電気信号が垂直転送用ＣＣＤを通って水平転送用ＣＣＤ６２まで転送され、その後、水平転送用ＣＣＤ６２内を順に転送されて、電荷電圧変換部６３で電圧信号に変換された後、Ａ／Ｄ変換器１でＡ／Ｄ変換される。
【００９９】
図１７のＣＭＯＳセンサからなるイメージセンサ５０は、複数のＡ／Ｄ変換器１が必要であるのに対して、図１８のＣＣＤからなるイメージセンサ５０は、一つのＡ／Ｄ変換器１のみで足りる。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１  アナログデジタル変換器、２  サンプラ、３  ランプ信号発生器、４  入力信号予測部、５  比較器、５ａ  第１比較部、５ｂ  第２比較部、６  Ｆｉｎｅカウンタ、７  Ｃｏａｒｓｅカウンタ、８  バイアス信号発生器、９  信号切替部、１０  トグル回路、１１  スイッチ、１２  キャパシタ、１３  ３入力比較器、１４  プリアンプ、１５  ラッチ、１６  電源切替部、３１  高速クロック生成器、４０  調整部、５０  イメージセンサ、５１  画素アレイ部、５２  行選択部、５３  ランプ信号発生器、５４  選択部、５５  演算部、５６  基準クロック発生器、６２  水平転送用ＣＣＤ、６３  電荷電圧変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2015130611.tif 000017
【図１６】
2015130611.tif 000018
【図１７】
2015130611.tif 000019
【図１８】
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【図１９】
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