(57)【要約】【課題】半導体装置の信頼性を向上させる。特に、メモリセルから誤った情報が読み出されることを抑制する。【解決手段】第１の低濃度領域ＬＤ１は、ウェルＷＥＬに形成されており、平面視において側壁絶縁膜ＳＷの下に位置している。第１の低濃度領域ＬＤ１は第２導電型を有しており、かつ、ドレインＤＲＮ１よりも第２導電型の不純物濃度が低い。第２の低濃度領域ＬＤ２はウェルＷＥＬに形成されており、平面視においてスペーサー絶縁膜ＳＩＮＳ１の下に位置している。そして、第２の低濃度領域ＬＤ２における第２導電型の不純物濃度は、第１の低濃度領域ＬＤ１における第２導電型の不純物濃度よりも低く、かつ、ウェルＷＥＬのうち絶縁膜ＧＩＮＳ１の下に位置する部分における第２導電型の不純物濃度よりも高い。【選択図】図１
2015130438.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された第１導電型のウェルと、
前記基板のうち前記ウェルが形成されている領域に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極の第１の側壁を覆うスペーサー絶縁膜と、
前記スペーサー絶縁膜を介して前記浮遊ゲート電極に対向する選択ゲート電極と、
前記選択ゲート電極のうち前記スペーサー絶縁膜とは逆側の側面に形成された側壁絶縁膜と、
前記ウェルに形成され、平面視において前記側壁絶縁膜を介して前記浮遊ゲート電極とは逆側に位置する第１の第２導電型領域と、
前記ウェルに形成され、平面視において前記浮遊ゲート電極を介して前記第１の第２導電型領域とは逆側に位置する第２の第２導電型領域と、
前記ウェルに形成され、平面視において前記側壁絶縁膜の下に位置し、前記第１の第２導電型領域よりも第２導電型の不純物濃度が低い第２導電型の第１の低濃度領域と、
前記ウェルに形成され、平面視において前記スペーサー絶縁膜の下に位置する第２の低濃度領域と、
を備え、
前記第２の低濃度領域における第２導電型の不純物濃度は、前記第１の低濃度領域における第２導電型の不純物濃度よりも低く、かつ前記ウェルのうち前記第1絶縁膜の下に位置する部分における第２導電型の不純物濃度よりも高い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の低濃度領域において、第２導電型の不純物濃度は第１導電型の不純物濃度よりも低い半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２の低濃度領域において、第２導電型の不純物濃度は第１導電型の不純物濃度よりも高い半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の低濃度領域における第１導電型の不純物濃度は、前記ウェルにおける第１導電型の不純物濃度よりも高い半導体装置。
【請求項５】
基板に第１導電型のウェルを形成する工程と、
前記基板のうち前記ウェルが形成されている領域に、第1絶縁膜、及び前記第1絶縁膜上に位置する浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の第１の側壁を覆うスペーサー絶縁膜を形成する工程と、
前記ウェルに斜め方向から第２導電型の不純物イオンを注入することにより、前記ウェルのうち前記浮遊ゲート電極で覆われていない領域及び前記スペーサー絶縁膜の下方に位置する領域に、低濃度領域を形成する工程と、
前記低濃度領域のうち前記スペーサー絶縁膜で覆われていない領域に、第１導電型の不純物イオンを注入する工程と、
前記スペーサー絶縁膜を介して前記浮遊ゲート電極に対向する選択ゲート電極を形成する工程と、
前記ウェルに、平面視において前記選択ゲート電極及び前記浮遊ゲート電極を介して互いに逆側に位置する第１の第２導電型領域及び第２の第２導電型領域を形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
基板に第１導電型のウェルを形成する工程と、
前記基板のうち前記ウェルが形成されている領域に、第1絶縁膜、及び前記第1絶縁膜上に位置する浮遊ゲート電極を形成する工程と、
前記ウェルに第２導電型の不純物イオンを注入することにより、前記ウェルのうち前記浮遊ゲート電極で覆われていない領域に、低濃度領域を形成する工程と、
前記浮遊ゲート電極の第１の側壁を覆うスペーサー絶縁膜を形成する工程と、
前記低濃度領域のうち前記スペーサー絶縁膜で覆われていない領域に、第１導電型の不純物イオンを注入する工程と、
前記スペーサー絶縁膜を介して前記浮遊ゲート電極に対向する選択ゲート電極を形成する工程と、
前記ウェルに、平面視において前記選択ゲート電極及び前記浮遊ゲート電極を介して互いに逆側に位置する第１の第２導電型領域及び第２の第２導電型領域を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば不揮発メモリを有する半導体装置及び半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
不揮発メモリの一つに、スプリットゲート型の不揮発メモリがある（例えば特許文献１参照）。この型の不揮発メモリにおいて、選択ゲート電極は、スペーサー絶縁膜を介して浮遊ゲート電極及び制御ゲート電極に接している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スペーサー絶縁膜は、一般的にエッチバック法を用いて形成されている。このため、スペーサー絶縁膜の膜厚には製造起因のばらつきが生じる。そしてスペーサー絶縁膜が設計値よりもある程度厚くなった場合、選択ゲート電極と制御ゲート電極の距離が離れてしまうため、選択ゲート電極及び制御ゲート電極の双方に規定の電圧を加えても、ドレインとソースの間に電流が流れない場合が出てくる。この場合、メモリセルから誤った情報が読み出されてしまう。本願の主な課題は、不揮発性メモリの信頼性を向上させることにある。特に、メモリセルから誤った情報が読み出されてしまうことを抑制することにある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、浮遊ゲート電極は、第１絶縁膜の上に形成されている。スペーサー絶縁膜は、浮遊ゲート電極の２つの側面の第１の側壁を覆っている。選択ゲート電極は、スペーサー絶縁膜を介して選択ゲート電極に対向している。側壁絶縁膜は、選択ゲート電極のうちスペーサー絶縁膜とは逆側の側面に形成されている。第１の低濃度領域は、ウェルに形成されており、平面視において側壁絶縁膜の下に位置している。第１の低濃度領域は第２導電型を有しており、かつ、ドレインよりも第２導電型の不純物濃度が低い。第２の低濃度領域はウェルに形成されており、平面視においてスペーサー絶縁膜の下に位置している。そして、第２の低濃度領域における第２導電型の不純物濃度は、第１の低濃度領域における第２導電型の不純物濃度よりも低く、かつ、ウェルのうち第１絶縁膜の下に位置する部分における第２導電型の不純物濃度よりも高い。
【発明の効果】
【０００６】
前記一実施の形態によれば、不揮発性メモリセルの信頼性を向上させることができる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１のＡ−Ａ´断面における不純物濃度のプロファイルの第１例を示す図である。
【図３】図１のＡ−Ａ´断面における不純物濃度のプロファイルの第２例を示す図である。
【図４】図１に示した半導体装置の製造方法の一例を示す断面図である。
【図５】図１に示した半導体装置の製造方法の一例を示す断面図である。
【図６】図１に示した半導体装置の製造方法の一例を示す断面図である。
【図７】図１に示した半導体装置の製造方法の一例を示す断面図である。
【図８】第２の低濃度領域を形成するときのイオン注入の条件を説明するための図である。
【図９】スペーサー絶縁膜の厚さとドレイン−ソース間のオン電流との関係を示す図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、不揮発メモリを有している。具体的には、半導体装置ＳＤは、基板ＳＵＢ、絶縁膜ＧＩＮＳ１（第１絶縁膜ＧＩＮＳ１）、浮遊ゲート電極ＦＧＥ、スペーサー絶縁膜ＳＩＮＳ１、選択ゲート電極ＷＧＥ、側壁絶縁膜ＳＷ、ドレインＤＲＮ１（第１の第２導電型領域）、ソースＳＯＵ１（第２の第２導電型領域）、第１の低濃度領域ＬＤ１、及び第２の低濃度領域ＬＤ２を備えている。
【００１０】
ウェルＷＥＬは第１導電型であり、基板ＳＵＢに形成されている。絶縁膜ＧＩＮＳ１は、基板ＳＵＢのうちウェルＷＥＬが形成されている領域に形成されている。絶縁膜ＧＩＮＳ１は、例えば基板ＳＵＢの表面に形成されている。浮遊ゲート電極ＦＧＥは、絶縁膜ＧＩＮＳ１の上に形成されている。スペーサー絶縁膜ＳＩＮＳ１は、浮遊ゲート電極ＦＧＥの２つの側面のうちの一方（第１の側壁）を覆っている。選択ゲート電極ＷＧＥは、スペーサー絶縁膜ＳＩＮＳ１を介して選択ゲート電極ＷＧＥに対向している。側壁絶縁膜ＳＷは、選択ゲート電極ＷＧＥのうちスペーサー絶縁膜ＳＩＮＳ１とは逆側の側面に形成されている。
【００１１】
ドレインＤＲＮ１はウェルＷＥＬに形成されており、平面視において側壁絶縁膜ＳＷを介して浮遊ゲート電極ＦＧＥとは逆側に位置している。ソースＳＯＵ１は、ウェルＷＥＬに形成されており、浮遊ゲート電極ＦＧＥを介してドレインＤＲＮ１とは逆側に位置している。ドレインＤＲＮ１及びソースＳＯＵ１は、第２導電型を有している。
【００１２】
第１の低濃度領域ＬＤ１は、ウェルＷＥＬに形成されており、平面視において側壁絶縁膜ＳＷの下に位置している。第１の低濃度領域ＬＤ１は第２導電型を有しており、かつ、ドレインＤＲＮ１よりも第２導電型の不純物濃度が低い。第２の低濃度領域ＬＤ２はウェルＷＥＬに形成されており、平面視においてスペーサー絶縁膜ＳＩＮＳ１の下に位置している。そして、第２の低濃度領域ＬＤ２における第２導電型の不純物濃度は、第１の低濃度領域ＬＤ１における第２導電型の不純物濃度よりも低く、かつ、ウェルＷＥＬのうち絶縁膜の下に位置する部分における第２導電型の不純物濃度よりも高い。
【００１３】
以下、第１導電型をｐ型として、第２導電型をｎ型として、半導体装置ＳＤについて詳細に説明を行う。ただし、第１導電型がｎ型であって、第２導電型がｐ型であってもよい。
【００１４】
基板ＳＵＢは、例えばシリコン基板などの半導体基板である。ウェルＷＥＬは、例えば基板ＳＵＢにｐ型の不純物イオンを注入することにより形成されている。ただし、基板ＳＵＢがｐ型の基板である場合、基板ＳＵＢそのものがウェルＷＥＬとなる場合もある。また、ウェルＷＥＬにも、ｎ型の不純物が含まれる場合もある。ただし、この場合において、ｎ型の不純物の濃度は、ｐ型の不純物の濃度よりも低い。
【００１５】
本図に示す例において、半導体装置ＳＤはスプリットゲート型の不揮発メモリを複数有している。不揮発メモリは、他の不揮発メモリとソースＳＯＵ１を共有している。言い換えると、２つの不揮発メモリは、ソースＳＯＵ１を基準に線対称な構成を有している。
【００１６】
不揮発メモリは、絶縁膜ＧＩＮＳ１の上に、浮遊ゲート電極ＦＧＥ、絶縁膜ＧＩＮＳ２、及び制御ゲート電極ＣＧＥをこの順に積層した積層構造を有している。絶縁膜ＧＩＮＳ１は、例えば酸化シリコン膜であり、例えば基板ＳＵＢを熱酸化することにより形成されている。浮遊ゲート電極ＦＧＥ及び制御ゲート電極ＣＧＥは、例えばいずれもポリシリコン膜によって形成されている。また、絶縁膜ＧＩＮＳ２は、例えば酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層した膜（ＯＮＯ膜）によって形成されている。また、制御ゲート電極ＣＧＥの上にはマスク膜ＭＳＫが形成されている。マスク膜ＭＳＫはハードマスク膜であり、例えば窒化シリコン膜等の絶縁膜によって形成されている。マスク膜ＭＳＫは、制御ゲート電極ＣＧＥを形成するときに用いられたマスク膜である。
【００１７】
本図に示す例では、２つの積層構造が、互いに対向する位置に配置されている。そして、２つの積層構造の間には、消去ゲート電極ＥＧＥが形成されている。上記した２つの積層構造は、いずれもスペーサー絶縁膜ＳＩＮＳ２を介して消去ゲート電極ＥＧＥに面している。また、消去ゲート電極ＥＧＥと基板ＳＵＢの間には、絶縁膜ＩＮＳＬが形成されている。絶縁膜ＩＮＳＬは、例えば酸化シリコン膜であり、その膜厚は絶縁膜ＧＩＮＳ１よりも厚い。また、絶縁膜ＩＮＳＬは、基板ＳＵＢを熱酸化することにより形成されている。そして、ウェルＷＥＬのうち消去ゲート電極ＥＧＥの下に位置する領域には、ｎ＋型のソースＳＯＵ１が形成されている。
【００１８】
上記した積層構造のうち消去ゲート電極ＥＧＥとは逆側の側面には、スペーサー絶縁膜ＳＩＮＳ１が形成されている。そしてスペーサー絶縁膜ＳＩＮＳ１のうち上記した積層構造とは逆側の面には、選択ゲート電極ＷＧＥが形成されている。選択ゲート電極ＷＧＥと基板ＳＵＢの間には、ゲート絶縁膜ＧＩＮＳ３が形成されている。ゲート絶縁膜ＧＩＮＳ３は、例えば酸化シリコン膜であり、その膜厚は絶縁膜ＧＩＮＳ１よりも薄い。また、絶縁膜ＧＩＮＳ３は、基板ＳＵＢを熱酸化することにより形成されている。
【００１９】
選択ゲート電極ＷＧＥのうちスペーサー絶縁膜ＳＩＮＳ１とは逆側の側面には、側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、例えば酸化シリコン膜によって形成されている。
【００２０】
そして、ウェルＷＥＬのうち、平面視において側壁絶縁膜ＳＷを基準に選択ゲート電極ＷＧＥとは逆側の領域には、ｎ＋型のドレインＤＲＮ１が形成されている。また、ウェルＷＥＬのうち側壁絶縁膜ＳＷの下方に位置する領域には、ｎ−型の第１の低濃度領域ＬＤ１が形成されている。第１の低濃度領域ＬＤ１におけるｐ型の不純物濃度は、ウェルＷＥＬにおけるｐ型の不純物濃度よりも高い。
【００２１】
また、ウェルＷＥＬのうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する領域には第２の低濃度領域ＬＤ２が形成されている。上記したように、第２の低濃度領域ＬＤ２におけるｎ型の不純物濃度は、第１の低濃度領域ＬＤ１におけるｎ型の不純物濃度よりも低く、かつウェルＷＥＬのうちスペーサー絶縁膜ＳＩＮＳ１の下に位置する部分におけるｎ型の不純物濃度よりも高い。第２の低濃度領域ＬＤ２において、ｎ型の不純物濃度は、ｐ型の不純物濃度よりも低い場合もあれば、ｐ型の不純物濃度よりも高い場合もある。前者の場合、第２の低濃度領域ＬＤ２は、ウェルＷＥＬよりも不純物濃度が低いｐ型の領域となり、後者の場合、第２の低濃度領域ＬＤ２は、第１の低濃度領域ＬＤ１よりも不純物濃度が低いｎ型の領域となる。なお、第２の低濃度領域ＬＤ２におけるｐ型の不純物濃度は、ウェルＷＥＬのうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する領域におけるｐ型の不純物濃度より高いこともあるし、ほぼ同じ場合もある。
【００２２】
なお、スペーサー絶縁膜ＳＩＮＳ２は、例えば窒化シリコン膜の上に酸化シリコン膜を積層した構成を有している。これらのうち、窒化シリコン膜は、マスク膜ＭＳＫ、制御ゲート電極ＣＧＥ、及び絶縁膜ＧＩＮＳ２の側壁を覆っているが、浮遊ゲート電極ＦＧＥ及び絶縁膜ＧＩＮＳ１の側壁を覆っていない。一方、酸化シリコン膜は、マスク膜ＭＳＫ、制御ゲート電極ＣＧＥ、絶縁膜ＧＩＮＳ２、浮遊ゲート電極ＦＧＥ及び絶縁膜ＧＩＮＳ１の側壁を覆っている。
【００２３】
また、スペーサー絶縁膜ＳＩＮＳ１は、酸化シリコン膜の上に窒化シリコン膜を積層した構成を有している。ただし、スペーサー絶縁膜ＳＩＮＳ１の酸化シリコン膜及び窒化シリコン膜は、いずれも、マスク膜ＭＳＫ、制御ゲート電極ＣＧＥ、絶縁膜ＧＩＮＳ２、浮遊ゲート電極ＦＧＥ及び絶縁膜ＧＩＮＳ１の側壁を覆っている。
【００２４】
また、絶縁膜ＧＩＮＳ２、制御ゲート電極ＣＧＥ、及びマスク膜ＭＳＫは、浮遊ゲート電極ＦＧＥのうち消去ゲート電極ＥＧＥ側の端部を覆っていない。
【００２５】
そして、浮遊ゲート電極ＦＧＥと消去ゲート電極ＥＧＥの間には、トンネル絶縁膜ＧＩＮＳ４（絶縁膜ＧＩＮＳ４）が形成される。絶縁膜ＧＩＮＳ４は、浮遊ゲート電極ＦＧＥに書き込まれている情報を消去するときにおける、電荷のルートとなっている。なお、絶縁膜ＧＩＮＳ４は、スペーサー絶縁膜ＳＩＮＳ２の上及びマスク膜ＭＳＫにも形成されている。
【００２６】
このような半導体装置ＳＤにおいて、不揮発メモリへの情報の書き込みは、ソース・サイド・インジェクションによって、ホットエレクトロンを浮遊ゲート電極ＦＧＥに注入することで行われる。すなわち、ソースＳＯＵ１に電圧（例えば４．５Ｖ）を印可し、選択ゲート電極ＷＧＥにソースＳＯＵ１よりも低い電圧（例えば２Ｖ）を印可し、ドレインＤＲＮ１を選択ゲート電極ＷＧＥより低い電圧（例えば０．５Ｖ）にした上で、制御ゲート電極ＣＧＥにソースＳＯＵ１よりも高い電圧（例えば１０Ｖ）を印加する。一方、不揮発メモリから情報を消去するときには、ＦＮトンネルによって、浮遊ゲート電極ＦＧＥから電子を消去ゲートに引き抜くことによって行われる。すなわち、消去ゲート電極ＥＧＥに電圧（例えば１２Ｖ）を印加し、残りの電極（ドレインＤＲＮ１、ソースＳＯＵ１、制御ゲート電極ＣＧＥ、及び選択ゲート電極ＷＧＥ）を０Ｖにする。
【００２７】
図２は、図１のＡ−Ａ´断面における不純物濃度のプロファイルの第１例を示す図である。本図に示す例において、第２の低濃度領域ＬＤ２は、ｐ型の不純物領域になっている。
【００２８】
詳細には、ドレインＤＲＮ１、第１の低濃度領域ＬＤ１、及びウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分におけるｐ型の不純物濃度は、他の領域（例えばソースＳＯＵ１やウェルＷＥＬのうち浮遊ゲート電極ＦＧＥの下方に位置する部分）におけるｐ型の不純物濃度に比べて少し高くなっている。例えば、ソースＳＯＵ１やウェルＷＥＬのうち浮遊ゲート電極ＦＧＥの下方に位置する部分におけるｐ型の不純物濃度は、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。一方、ドレインＤＲＮ１、第１の低濃度領域ＬＤ１、及びウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分において、ｐ型の不純物濃度は、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００２９】
また、ｎ型の不純物濃度であるが、ドレインＤＲＮ１及びソースＳＯＵ１が最も高く、その次に第１の低濃度領域ＬＤ１が高く、その次に、ウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分、及び第２の低濃度領域ＬＤ２が高い。また、ウェルＷＥＬのうち浮遊ゲート電極ＦＧＥの下方に位置する部分において、ｎ型の不純物濃度は検出限界以下となっている。
【００３０】
そして、ウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分、及び、第２の低濃度領域ＬＤ２において、ｎ型の不純物濃度は、ｐ型の不純物濃度よりも低くなっている。一方、第１の低濃度領域ＬＤ１において、ｎ型の不純物濃度は、ｐ型の不純物濃度よりも高くなっている。例えば、ドレインＤＲＮ１及びソースＳＯＵ１におけるｎ型の不純物濃度は、５×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。また、ウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分におけるｎ型の不純物濃度は、５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。一方、ウェルＷＥＬのうち選択ゲート電極ＷＧＥの下方に位置する部分、及び第２の低濃度領域ＬＤ２におけるｎ型の不純物濃度は、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００３１】
そして、第２の低濃度領域ＬＤ２におけるｐ型の不純物の実効濃度（すなわちｐ型の不純物の濃度とｎ型の不純物濃度の差）は、ウェルＷＥＬのうち浮遊ゲート電極ＦＧＥの下方に位置する部分におけるｐ型の不純物の実効濃度よりも低くなっている。
【００３２】
また、第２の低濃度領域ＬＤ２におけるｎ型の不純物濃度は、平面視において浮遊ゲート電極ＦＧＥに近づくにつれて小さくなっている。これは、後述するように、第２の低濃度領域ＬＤ２のｎ型の不純物は、スペーサー絶縁膜ＳＩＮＳ１が形成された後、斜め方向からイオン注入されているためである。
【００３３】
図３は、図１のＡ−Ａ´断面における不純物濃度のプロファイルの第２例を示す図である。本図に示す例は、第２の低濃度領域ＬＤ２において、ｎ型の不純物濃度が、ｐ型の不純物濃度よりも高くなっている点を除いて、図２に示した例と同様である。このため、第２の低濃度領域ＬＤ２は、ｎ型の不純物領域になっている。ただし、第２の低濃度領域ＬＤ２におけるｎ型の不純物の実効濃度（すなわちｎ型の不純物の濃度とｐ型の不純物濃度の差）は、第１の低濃度領域ＬＤ１におけるｎ型の不純物の実効濃度よりも低くなっている。
【００３４】
図４〜図７は、図１に示した半導体装置ＳＤの製造方法の一例を示す断面図である。本図に示す工程の概略は、以下の通りである。まず、基板ＳＵＢにウェルＷＥＬを形成する。次いで、基板ＳＵＢのうちウェルＷＥＬが形成されている領域に、絶縁膜ＧＩＮＳ１および浮遊ゲート電極ＦＧＥを形成する。次いで、浮遊ゲート電極ＦＧＥにスペーサー絶縁膜ＳＩＮＳ１を形成する。次いで、ウェルＷＥＬに、ウェルに斜め方向からｎ型の不純物イオンを注入することにより、第２の低濃度領域ＬＤ２（低濃度領域）を形成する。この工程において第２の低濃度領域ＬＤ２は、ウェルＷＥＬのうち、スペーサー絶縁膜ＳＩＮＳ１の下方に位置する部分の他、浮遊ゲート電極ＦＧＥで覆われていない領域にも形成される。次いで、第２の低濃度領域ＬＤ２のうちスペーサー絶縁膜ＳＩＮＳ１で覆われていない領域に、ｐ型の不純物イオンを注入する。次いで、選択ゲート電極ＷＧＥを形成し、さらに、ドレインＤＲＮ１及びソースＳＯＵ１を形成する。なお、基板ＳＵＢには、必要なタイミングで素子分離膜（図示せず）が形成されている。この素子分離膜は、例えばＳＴＩ構造を有している。以下、詳細に説明する。
【００３５】
まず図４（ａ）に示すように、基板ＳＵＢにｐ型の不純物イオンを注入する。これにより、基板ＳＵＢにはウェルＷＥＬが形成される。次いで、基板ＳＵＢを熱酸化することにより、絶縁膜ＧＩＮＳ１を形成する。絶縁膜ＧＩＮＳ１は、基板ＳＵＢのうち素子分離膜が形成されていない領域に形成される。次いで、絶縁膜ＧＩＮＳ１上に、導電膜ＣＮＬ１を形成する。導電膜ＣＮＬ１は、例えばポリシリコン膜であり、例えばプラズマＣＶＤ法を用いて形成される。
【００３６】
次いで、導電膜ＣＮＬ１上に、絶縁膜ＧＩＮＳ２となる絶縁膜、制御ゲート電極ＣＧＥとなる導電膜、及びマスク膜ＭＳＫを、この順に形成する。これらの膜は、例えばプラズマＣＶＤ法を用いて形成される。次いで、マスク膜ＭＳＫ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてマスク膜ＭＳＫを選択的にエッチングする。これにより、マスク膜ＭＳＫには開口パターンが形成される。次いで、マスク膜ＭＳＫをマスクとしたエッチングを行う。これにより、制御ゲート電極ＣＧＥ及び絶縁膜ＧＩＮＳ２が形成される。なお、制御ゲート電極ＣＧＥを形成するときのエッチングにおいて、絶縁膜ＧＩＮＳ２はエッチングストッパーとして機能する。また、絶縁膜ＧＩＮＳ２をエッチングする時において、導電膜ＣＮＬ１はエッチングストッパーとして機能する。
【００３７】
次いで、図４（ｂ）に示すように、導電膜ＣＮＬ１のうち隣り合う制御ゲート電極ＣＧＥの間に位置する領域（すなわち消去ゲート電極ＥＧＥが形成される領域）を、レジストパターンＰＲ１で覆う。次いで、レジストパターンＰＲ１をマスクとして導電膜ＣＮＬ１をエッチングする。これにより、浮遊ゲート電極ＦＧＥが形成される。このエッチングにおいて、絶縁膜ＧＩＮＳ１がエッチングストッパーとして機能する。なお、本図に示す状態において、隣り合う２つの浮遊ゲート電極ＦＧＥは互いにつながった状態になっている。
【００３８】
次いで、図４（ｃ）に示すように、レジストパターンＰＲ１を除去する。次いで、マスク膜ＭＳＫ側面上、制御ゲート電極ＣＧＥの側面上、絶縁膜ＧＩＮＳ２の側面上、浮遊ゲート電極ＦＧＥの上、及び絶縁膜ＧＩＮＳ１の上を含む全面上に、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２となる絶縁膜を形成する。本図に示す例において、この絶縁膜は、例えば酸化シリコン膜と窒化シリコン膜の積層構造を有している。次いで、この絶縁膜をエッチバックする。これにより、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２が形成される。
【００３９】
次いで、図４（ｃ）に示すように、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２の上を含む全面に、絶縁膜ＩＮＳＬ１を形成する。絶縁膜ＩＮＳＬ１は、例えば酸化シリコン膜である。
【００４０】
次いで、図５（ａ）に示すように、レジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、基板ＳＵＢのうちドレインＤＲＮ１を形成すべき領域を覆っているが、ソースＳＯＵ１を形成すべき領域に開口を有している。次いで、レジストパターンＰＲ２及び絶縁膜ＩＮＳＬ１をマスクとして、絶縁膜ＩＮＳＬ１、浮遊ゲート電極ＦＧＥ、及び絶縁膜ＧＩＮＳ１をエッチングする。これにより、絶縁膜ＩＮＳＬ１、浮遊ゲート電極ＦＧＥ、及び絶縁膜ＧＩＮＳ１のうちソースＳＯＵ１を形成すべき領域に位置する部分は、除去される。
【００４１】
次いで、図５（ｂ）に示すように、レジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、基板ＳＵＢのうちドレインＤＲＮ１を形成すべき領域を覆っているが、ソースＳＯＵ１を形成すべき領域に開口を有している。次いで、レジストパターンＰＲ３マスクとして、基板ＳＵＢにｎ型の不純物イオンを注入する。これにより、基板ＳＵＢにはソースＳＯＵ１が形成される。
【００４２】
その後、図５（ｃ）に示すように、レジストパターンＰＲ３を除去する。次いで、浮遊ゲート電極ＦＧＥのうち消去ゲート電極ＥＧＥが形成されるべき側の側面の上にトンネル絶縁膜として、絶縁膜ＧＩＮＳ４を形成する。この工程において、絶縁膜ＧＩＮＳ４は、マスク膜ＭＳＫ１上、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２上、及び基板ＳＵＢ上にも形成される。
【００４３】
次いで、図６（ａ）に示すように、レジストパターンＰＲ４を形成する。次いで、レジストパターンＰＲ４をマスクとして絶縁膜ＧＩＮＳ４をエッチングする。これにより、絶縁膜ＧＩＮＳ４は、スペーサー絶縁膜ＳＩＮＳ２上、２つの浮遊ゲート電極ＦＧＥの側面上、及び基板ＳＵＢのうち２つの浮遊ゲート電極ＦＧＥの間に位置する部分を残して除去される。なお、絶縁膜ＧＩＮＳ４は、マスク膜ＭＳＫの上面のうちスペーサー絶縁膜ＳＩＮＳ２側の端部にも残っていてもよい。
【００４４】
なお、後述の図６（ｂ）及び図６（ｃ）で説明する第２の低濃度領域ＬＤ２の形成工程とｐ型の不純物を垂直方向から注入する工程は、絶縁膜ＧＩＮＳ４を除去する前に行っても良い。すなわち、図５（ｃ）の状態で行っても良い。その場合、これらの工程の後に絶縁膜ＧＩＮＳ４を除去し、その後、基板ＳＵＢを熱酸化することで、絶縁膜ＧＩＮＳ３および絶縁膜ＩＮＳＬを形成する。
【００４５】
その後、図６（ｂ）に示すように、レジストパターンＰＲ４を除去する。次いで、レジストパターンＰＲ５を形成する。レジストパターンＰＲ５は、基板ＳＵＢのうち２つの浮遊ゲート電極ＦＧＥの間に位置する領域を覆っている。次いで、基板ＳＵＢを回転さながら、基板ＳＵＢにｎ型の不純物イオンを斜め方向から注入する。これにより、基板ＳＵＢのうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する部分、ならびに浮遊ゲート電極ＦＧＥ及びレジストパターンＰＲ５で覆われていない部分には、第２の低濃度領域ＬＤ２が形成される。なお、このときのイオン注入条件の詳細例については後述する。
【００４６】
次いで、図６（ｃ）に示すように、レジストパターンＰＲ５をマスクとして、ｐ型の不純物を垂直方向から注入する。これにより、第２の低濃度領域ＬＤ２のうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する部分を除いた領域には、ｐ型の不純物が注入される。これにより、第２の低濃度領域ＬＤ２のうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する部分以外の領域は、実質的に消える。
【００４７】
その後、図７（ａ）に示すように、レジストパターンＰＲ５を除去する。次いで、熱酸化法により、ドレイン側の基板ＳＵＢに絶縁膜ＧＩＮＳ３を形成する。ここで同時にソース側の基板ＳＵＢも酸化されるので、残されていた絶縁膜ＧＩＮＳ４の膜厚が増加することで、絶縁膜ＩＮＳＬが形成される。その後、基板ＳＵＢの上に導電膜（例えばポリシリコン膜）をプラズマＣＶＤ法により形成する。次いで、この導電膜上にメモリセルを露出するレジストパターン（図示せず）を形成し、この導電膜に対して異方性のドライエッチングを実施する。これにより、メモリセル内で、消去ゲート電極ＥＧＥおよび選択ゲート電極ＷＧＥが自己整合的に形成される。
【００４８】
次いで、消去ゲート電極ＥＧＥ、マスク膜ＭＳＫ、及び選択ゲート電極ＷＧＥをマスクとして、基板ＳＵＢにｎ型の不純物をイオン注入する。これにより、基板ＳＵＢには第１の低濃度領域ＬＤ１が形成される。次いで、基板ＳＵＢ上に絶縁膜（例えば酸化シリコン膜）を、プラズマＣＶＤ法を用いて形成し、この絶縁膜をエッチバックする。これにより、側壁絶縁膜ＳＷが形成される。なお、側壁絶縁膜ＳＷは酸化シリコン膜と窒化シリコン膜の積層膜としても良い。
【００４９】
次いで、図７（ｂ）に示すように、消去ゲート電極ＥＧＥ、マスク膜ＭＳＫ、選択ゲート電極ＷＧＥ、及び側壁絶縁膜ＳＷをマスクとして、基板ＳＵＢにｎ型の不純物をイオン注入する。これにより、ドレインＤＲＮ１が形成される。このようにして、図１に示した半導体装置ＳＤが形成される。
【００５０】
図８は、第２の低濃度領域ＬＤ２を形成するときのイオン注入の条件を説明するための図である。浮遊ゲート電極ＦＧＥの高さをｈ）、絶縁膜ＧＩＮＳ１の厚さをｔ１、スペーサー絶縁膜ＳＩＮＳ１の厚さをｔ２とする。スペーサー絶縁膜ＳＩＮＳ１の下方にイオン注入し、かつ浮遊ゲート電極ＦＧＥの下方にはなるべくイオン注入しないようにするためには、イオン注入の角度θは、以下の式の通りにするのが好ましい。
tanθ＝t2/ｈ・・・（１）
【００５１】
また、イオン注入における注入エネルギーは、使用するドーパントにおいて、あるエネルギーでの飛程をＲｐ、飛程の標準偏差をσとすると、以下の式（２）が成立する。
注入幅Ｌ＝（ｈ＋ｔ１）/ cosθ＝Ｒｐ＋３σ・・・（２）
【００５２】
この関係が成り立つことで、実効的に斜め注入ドーパントによる低濃度領域の存在範囲は、かなりの精度でスペーサー絶縁膜ＳＩＮＳ１の下方に限定される。
【００５３】
例えばウェルＷＥＬが有するｐ型の不純物をＢとして、スペーサー絶縁膜ＳＩＮＳ１を形成するときのｎ型の不純物をＡｓとして、ｔ１＝１０ｎｍ、ｔ２＝３０ｎｍとする。この場合、ｈ＝３００ｎｍの場合は、θ＝５．７°、Ｌ＝３１２ｎｍ、好適なＡｓのイオン注入エネルギーは２８０ｋｅＶとなり、ｈ＝２００ｎｍの場合は、θ＝８．５°、Ｌ＝２１２ｎｍ、好適なＡｓのイオン注入エネルギーは１９０ｋｅＶとなる。また、ｈ＝１００ｎｍの場合は、θ＝１６．７°、Ｌ＝１１５ｎｍ、好適なＡｓのイオン注入エネルギーは１００ｋｅＶとなり、ｈ＝５０ｎｍの場合は、θ＝３１．０°、Ｌ＝７０ｎｍ、好適なＡｓのイオン注入エネルギーは５０ｋｅＶとなる。
【００５４】
図９は、スペーサー絶縁膜ＳＩＮＳ１の厚さとドレインＤＲＮ１−ソースＳＯＵ１間のオン電流との関係を示す図である。具体的には、第２の低濃度領域ＬＤ２を形成しない場合（比較例）、第２の低濃度領域ＬＤ２におけるｎ型の不純物濃度がｐ型の不純物濃度よりも低い場合（第２の低濃度領域ＬＤ２がｐ型の場合）、及び、第２の低濃度領域ＬＤ２におけるｎ型の不純物濃度がｐ型の不純物濃度よりも高い場合（第２の低濃度領域ＬＤ２がｎ型の場合）について、示している。
【００５５】
比較例において、第２の低濃度領域ＬＤ２が厚くなると、基板ＳＵＢのうち第２の低濃度領域ＬＤ２の下方に位置する部分には反転層ができにくくなる。従って、第２の低濃度領域ＬＤ２の厚さが一定値以上になると、オン電流は急激に小さくなる。この場合、メモリセルから誤った情報が読み出される可能性が出てくる。
【００５６】
これに対して、上記した実施形態によれば、基板ＳＵＢのうちスペーサー絶縁膜ＳＩＮＳ１の下方に位置する部分には、第２の低濃度領域ＬＤ２が形成されている。第２の低濃度領域ＬＤ２には、ｎ型の不純物が注入されている。このため、第２の低濃度領域ＬＤ２における実効的なｐ型の不純物濃度は、ウェルＷＥＬにおける実効的なｐ型の不純物濃度よりも低い。従って、スペーサー絶縁膜ＳＩＮＳ１が設計値より厚くなり、選択ゲート電極ＷＧＥと制御ゲート電極ＣＧＥの距離が離れても、基板ＳＵＢのうち選択ゲート電極ＷＧＥと制御ゲート電極ＣＧＥの間に位置する部分のオン抵抗は小さくなる。従って、選択ゲート電極ＷＧＥと制御ゲート電極ＣＧＥの距離が離れていても、選択ゲート電極ＷＧＥ及び制御ゲート電極ＣＧＥの双方に電圧を加えると、ドレインからソースに電流が流れる。このため、メモリセルから誤った情報が読み出されることを抑制できる。
【００５７】
また、第２の低濃度領域ＬＤ２において、ｎ型の不純物濃度がｐ型の不純物濃度よりも低い場合、第２の低濃度領域ＬＤ２はｐ型領域のままであるため、不揮発メモリの書き込み特性は低下しない。
【００５８】
一方、第２の低濃度領域ＬＤ２においてｎ型の不純物濃度がｐ型の不純物濃度よりも低い場合、第２の低濃度領域ＬＤ２はｎ型領域になる。このため、図１１に示すように、選択ゲート電極ＷＧＥと制御ゲート電極ＣＧＥの距離が離れていた場合に、選択ゲート電極ＷＧＥ及び制御ゲート電極ＣＧＥの双方に電圧を加えると、ドレインからソースにさらに電流が流れやすくなる。従って、メモリセルから誤った情報が読み出されることをさらに抑制できる。
【００５９】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの製造方法を説明するための断面図である。本実施形態に係る半導体装置ＳＤは、第２の低濃度領域ＬＤ２を形成するタイミングを除いて、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００６０】
詳細には、図１０（ａ）に示すように、まず、基板ＳＵＢにウェルＷＥＬを形成し、さらに、絶縁膜ＧＩＮＳ１、浮遊ゲート電極ＦＧＥ、絶縁膜ＧＩＮＳ２、制御ゲート電極ＣＧＥ、及びマスク膜ＭＳＫを形成する。この工程は、第１の実施形態において図４（ａ）及び（ｂ）に示したとおりである。
【００６１】
次いで、図１０（ｂ）に示すように、レジストパターンＰＲ６を形成する。レジストパターンＰＲ６のパターン形状は、レジストパターンＰＲ５のパターン形状と同様である。次いで、レジストパターンＰＲ５をマスクとして、ｎ型の不純物イオンを基板ＳＵＢに垂直な方向から注入する。これにより、第２の低濃度領域ＬＤ２が形成される。
【００６２】
その後、レジストパターンＰＲ６を除去する。その後の工程は、図４（ｂ）に示したタイミングで第２の低濃度領域ＬＤ２を形成しない点を除いて、第１の実施形態において図４（ｃ）〜図７（ｂ）を用いて説明したとおりである（図１０（ｃ））。
【００６３】
本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００６４】
（第３の実施形態）
図１１〜図１４は、第３の実施形態に係る半導体装置ＳＤの製造方法を示す断面図である。本実施形態によって製造される半導体装置ＳＤは、メモリ領域ＦＭＲ及びロジック領域ＬＧＣＲを有している。メモリ領域ＦＭＲには、第１の実施形態に示した不揮発メモリが複数形成されている。一方、ロジック領域ＬＧＣＲには、少なくとも一つのロジック回路が形成されている。このロジック回路は、トランジスタを有している。また、半導体装置ＳＤは、さらにこのトランジスタより高耐圧なトランジスタも有している。このトランジスタは、ロジック回路のトランジスタよりもゲート絶縁膜が厚い。
【００６５】
まず、図１１（ａ）に示すように、基板ＳＵＢにウェルＷＥＬを形成する。ウェルＷＥＬは、メモリ領域ＦＭＲ及びロジック領域ＬＧＣＲの双方に形成される。次いで、メモリ領域ＦＭＲに、絶縁膜ＧＩＮＳ１、導電膜ＣＮＬ１、絶縁膜ＧＩＮＳ２、制御ゲート電極ＣＧＥ、及びマスク膜ＭＳＫを形成する。これらの形成方法は、第１の実施形態と同様である。この工程において、ロジック領域ＬＧＣＲにも、絶縁膜ＧＩＮＳ１及び導電膜ＣＮＬ１が形成される。
【００６６】
次いで、図１１（ｂ）に示すように、レジストパターンＰＲ１を形成し、レジストパターンＰＲ１をマスクとしたエッチングを行う。これにより、浮遊ゲート電極ＦＧＥが形成される。またこの工程において、ロジック領域ＬＧＣＲに位置する導電膜ＣＮＬ１は除去される。
【００６７】
次いで、図１１（ｃ）に示すように、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２を形成する。これらの形成方法は、第１の実施形態と同様である。なお、この工程において、絶縁膜ＧＩＮＳ１のうち浮遊ゲート電極ＦＧＥ又はスペーサー絶縁膜ＳＩＮＳ１で覆われていない部分は除去される。
【００６８】
次いで、図１１（ｄ）に示すように、絶縁膜ＩＮＳＬ１を形成する。絶縁膜ＩＮＳＬ１は、ロジック領域ＬＧＣＲに位置する基板ＳＵＢ上にも形成される。
【００６９】
次いで、図１２（ａ）に示すように、レジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、ロジック領域ＬＧＣＲに位置する基板ＳＵＢも覆っている。次いで、レジストパターンＰＲ２及び絶縁膜ＩＮＳＬ１をマスクとして、浮遊ゲート電極ＦＧＥ及び絶縁膜ＧＩＮＳ１をエッチングする。これにより、浮遊ゲート電極ＦＧＥ及び絶縁膜ＧＩＮＳ１のうちソースＳＯＵ１を形成すべき領域に位置する部分は、除去される。
【００７０】
その後、図１２（ｂ）に示すように、レジストパターンＰＲ２を除去する。次いで、高耐圧トランジスタのゲート絶縁膜ＧＩＮＳ５を、プラズマＣＶＤ法やＣＶＤ法などの堆積法を用いて形成する。この工程において、メモリ領域ＦＭＲに位置する基板ＳＵＢ上、スペーサー絶縁膜ＳＩＮＳ１，ＳＩＮＳ２上、マスク膜ＭＳＫ上、及び浮遊ゲート電極ＦＧＥの側面のうち露出している部分の上にもゲート絶縁膜ＧＩＮＳ５が形成される。さらに、ロジック領域ＬＧＣＲに位置する基板ＳＵＢ上にもゲート絶縁膜ＧＩＮＳ５が形成される。
【００７１】
次いで、図１２（ｃ）に示すように、レジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、ロジック領域ＬＧＣＲに位置する基板ＳＵＢも覆っている。次いで、レジストパターンＰＲ３マスクとして、基板ＳＵＢにｎ型の不純物イオンを注入する。これにより、基板ＳＵＢにはソースＳＯＵ１が形成される。さらに、レジストパターンＰＲ３をマスクとしてエッチングを行う。これにより、ゲート絶縁膜ＧＩＮＳ５のうちレジストパターンＰＲ３で覆われていない部分（例えばソースＳＯＵ１上に位置する部分、浮遊ゲート電極ＦＧＥの一方の側面の上に位置する部分、及びスペーサー絶縁膜ＳＩＮＳ２の上に位置する部分）は、除去される。
【００７２】
その後、図１２（ｄ）に示すように、レジストパターンＰＲ３を除去する。次いで、トンネル絶縁膜として、絶縁膜ＧＩＮＳ４を形成する。絶縁膜ＧＩＮＳ４は、例えばＣＶＤ法で形成されている。なお、メモリ領域ＦＭＲのドレイン側及びロジック領域ＬＧＣＲの絶縁膜ＧＩＮＳ５上にも、絶縁膜ＧＩＮＳ４が形成されるが、ここでは簡略化のために図１２（ｄ）においては、ゲート絶縁膜ＧＩＮＳ５上のトンネル絶縁膜ＧＩＮＳ４は、絶縁膜ＧＩＮＳ５と一体化して示している。
【００７３】
次いで、図１３（ａ）に示すように、レジストパターンＰＲ４を形成する。レジストパターンＰＲ４は、ロジック領域ＬＧＣＲに位置する基板ＳＵＢも覆っている。次いで、レジストパターンＰＲ４をマスクとしたイオン注入を行うことにより、第２の低濃度領域ＬＤ２を形成する。この工程は、第１の実施形態において図６（ａ），（ｂ）を用いて説明した通りである。
【００７４】
次いで、図１３（ｂ）に示すように、レジストパターンＰＲ５を形成し、レジストパターンＰＲ５をマスクとしたエッチングを行うことにより、絶縁膜ＧＩＮＳ４及びゲート絶縁膜ＧＩＮＳ５のうち不要な部分を除去する。この工程は、第１の実施形態において図６（ａ）を用いて説明したとおりである。
【００７５】
その後、図１３（ｃ）に示すように、レジストパターンＰＲ５を除去する。次いで、熱酸化法により、ドレイン側の基板ＳＵＢに絶縁膜ＧＩＮＳ３を形成する。ここで同時にソース側の基板ＳＵＢも酸化されるので、残されていた絶縁膜ＧＩＮＳ４の膜厚が増加することで、絶縁膜ＩＮＳＬが形成される。また、この時にロジック領域ＬＧＣＲにおいては、トランジスタのゲート絶縁膜となるゲート絶縁膜ＧＩＮＳ６が形成される。
【００７６】
その後、基板ＳＵＢの上に例えばポリシリコン膜等の導電膜を形成する。図示はしないが、メモリ領域ＦＭＲを露出し、且つ、ロジック領域ＬＧＣＲの一部を覆うレジストパターンを用いて、異方性ドライエッチングにより導電膜を加工する。これにより、消去ゲート電極ＥＧＥおよび選択ゲート電極ＷＧＥを形成する。この工程は、第１の実施形態において図７（ａ）を用いて説明した通りである。なお、この工程において、ロジック領域ＬＧＣＲには、トランジスタのゲート電極ＧＥが形成される。
【００７７】
次いで、図１４（ａ）に示すように、第１の低濃度領域ＬＤ１及び側壁絶縁膜ＳＷを形成する。この工程は、第１の実施形態において図７（ａ）を用いて説明した通りである。
また、この工程において、ロジック領域ＬＧＣＲには、トランジスタの低濃度領域ＬＤ３が形成され、かつ、ゲート電極ＧＥの側壁に側壁絶縁膜ＳＷが形成される。
【００７８】
次いで、図１４（ｂ）に示すように、メモリ領域ＦＭＲにドレインＤＲＮ１を形成する。この工程は、第１の実施形態において図７（ｂ）を用いて説明した通りである。また、この工程において、ロジック領域ＬＧＣＲには、トランジスタのドレインＤＲＮ２及びソースＳＯＵ２が形成される。
【００７９】
本実施形態によっても、第１の実施形態と同様の効果が得られる。なお、本実施形態において、第２の低濃度領域ＬＤ２を第２の実施形態と同様の方法で形成してもよい。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８１】
ＣＧＥ 制御ゲート電極
ＣＮＬ１ 導電膜
ＤＲＮ１ ドレイン
ＤＲＮ２ ドレイン
ＥＧＥ 消去ゲート電極
ＦＧＥ 浮遊ゲート電極
ＦＭＲ メモリ領域
ＧＥ ゲート電極
ＧＩＮＳ１  絶縁膜
ＧＩＮＳ２  絶縁膜
ＧＩＮＳ３  絶縁膜
ＧＩＮＳ４  絶縁膜
ＧＩＮＳ５  絶縁膜
ＧＩＮＳ６  絶縁膜
ＩＮＳＬ 絶縁膜
ＩＮＳＬ１ 絶縁膜
ＬＤ１ 低濃度領域
ＬＤ２ 低濃度領域
ＬＤ３ 低濃度領域
ＬＧＣＲ ロジック領域
ＭＳＫ マスク膜
ＰＲ１ レジストパターン
ＰＲ２ レジストパターン
ＰＲ３ レジストパターン
ＰＲ４ レジストパターン
ＰＲ５ レジストパターン
ＰＲ６ レジストパターン
ＳＤ 半導体装置
ＳＩＮＳ１  スペーサ絶縁膜
ＳＩＮＳ２  スペーサ絶縁膜
ＳＯＵ１ ソース
ＳＯＵ２ ソース
ＳＵＢ 基板
ＳＷ  側壁絶縁膜
ＷＥＬ ウェル
ＷＧＥ 選択ゲート電極
【図１】
2015130438.tif 000003
【図２】
2015130438.tif 000004
【図３】
2015130438.tif 000005
【図４】
2015130438.tif 000006
【図５】
2015130438.tif 000007
【図６】
2015130438.tif 000008
【図７】
2015130438.tif 000009
【図８】
2015130438.tif 000010
【図９】
2015130438.tif 000011
【図１０】
2015130438.tif 000012
【図１１】
2015130438.tif 000013
【図１２】
2015130438.tif 000014
【図１３】
2015130438.tif 000015
【図１４】
2015130438.tif 000016