(57)【要約】【課題】ゲート電極の仕事関数を自由に設定し、トランジスタの閾値電圧Ｖｔを調整できるようにする。【解決手段】半導体装置は、半導体基板１の表層に設けられたゲート電極溝１４と、前記ゲート電極溝に設けられたゲート絶縁膜５と、前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜４と、前記積層バリア膜上に設けられたゲート電極層６と、をゲート電極に備える。【選択図】図８
2015050291.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜と、
前記積層バリア膜上に設けられた導電膜層と、
をゲート電極に備える半導体装置。
【請求項２】
前記積層バリア膜は前記バリア膜と前記仕事関数調整膜とをそれぞれ複数膜含む請求項１に記載の半導体装置。
【請求項３】
前記バリア膜はＴｉ、ＴｉＮ、Ｐｔ、及びＷＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１又は２に記載の半導体装置。
【請求項４】
前記仕事関数調整膜はＳｉＮ、ＡｌＯ２、ＡｌＮ、ＴｉＯ２、及びＣＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜はシリコン酸化膜を含む請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は前記シリコン酸化膜上に高誘電率膜をさらに含む請求項５に記載の半導体装置。
【請求項７】
前記高誘電率膜はＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯｘ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含む膜である請求項６に記載の半導体装置。
【請求項８】
前記導電膜層は多結晶シリコン、Ｗ、ＷＮ、ＷＳｉ、Ｔａ、Ｒｕ、及びＡｌからなる群から選択される少なくとも一つの材料を含む膜である請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記バリア膜はＴｉＮを含み、前記仕事関数調整膜はＳｉＮを含む請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板表層に設けられたゲート溝と、
前記ゲート溝上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜と、
前記積層バリア膜上に設けられた導電膜層と、
をゲート電極に備える半導体装置。
【請求項１１】
前記積層バリア膜は前記バリア膜と前記仕事関数調整膜とをそれぞれ複数膜含む請求項１０に記載の半導体装置。
【請求項１２】
前記バリア膜はＴｉ、ＴｉＮ、Ｐｔ、及びＷＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記仕事関数調整膜はＳｉＮ、ＡｌＯ２、ＡｌＮ、ＴｉＯ２、及びＣＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１０〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜はシリコン酸化膜を含む請求項１０〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記導電膜層は多結晶シリコン、Ｗ、ＷＮ、ＷＳｉ、Ｔａ、Ｒｕ、及びＡｌからなる群から選択される少なくとも一つの材料を含む膜である請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、バリア膜を形成する工程と仕事関数調整膜を形成する工程とを交互に行って積層バリア膜を形成する工程と、
前記積層バリア膜上に導電膜層を形成する工程と、
を備えてゲート電極を形成する半導体装置の製造方法。
【請求項１７】
前記積層バリア膜を形成する工程は、前記バリア膜を形成する工程と前記仕事関数調整膜を形成する工程とをそれぞれ複数工程含む請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記バリア膜はＴｉ、ＴｉＮ、Ｐｔ、及びＷＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記仕事関数調整膜はＳｉＮ、ＡｌＯ２、ＡｌＮ、ＴｉＯ２、及びＣＮからなる群から選択される少なくとも一つの材料を含む膜である請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記ゲート絶縁膜はシリコン酸化膜を含む請求項１６〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記ゲート絶縁膜は前記シリコン酸化膜上に高誘電率膜をさらに含む請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記高誘電率膜はＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯｘ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含む膜である請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記導電膜層は多結晶シリコン、Ｗ、ＷＮ、ＷＳｉ、Ｔａ、Ｒｕ、及びＡｌからなる群から選択される少なくとも一つの材料を含む膜である請求項１６〜２２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、半導体装置を構成するトランジスタにおけるゲート電極の配線幅の縮小化、薄膜化で配線抵抗が問題になっている。このような問題に対処するために、バリア膜を備えるゲート電極が用いられ、ゲート電極にはメタルが用いられるようになってきている。例えばバリア膜には窒化チタンＴｉＮが用いられ、ゲート電極にはタングステンＷが用いられる。このようなゲート電極はメタルゲート電極と呼ばれている。
【０００３】
しかし、メタルゲート電極ではメタル固有の仕事関数でトランジスタの閾値電圧Ｖｔ（以下、閾値Ｖｔと呼ぶ）が決まってしまい、チャネルドープで閾値Ｖｔを調整しようとしても調整できる範囲には限界がある。
【０００４】
特許文献１には、メタルゲート電極にＴａ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌ、ＴａＡｌＮ、ＴａＳｉ、ＴａＡｌＳｉＮ、ＴａＣ及びＴａＣＮのうちいずれか１つからなる単層膜または少なくとも２つからなる積層膜を堆積し、窒素量を変えてＴａＮ膜等の仕事関数を変えることが開示されている。
【０００５】
特許文献２には、半導体領域上に高誘電体材料からなる高誘電体膜を形成し、この高誘電体膜の所定の領域には閾値Ｖｔ調整用不純物として窒素を導入することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８８０９６号公報、［０００７］、［００１８］
【特許文献２】特開２０１０−１５７５８７号公報、［００１２］、［００１３］
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１、２等の手法では、閾値Ｖｔの調整には限界があった。
【課題を解決するための手段】
【０００８】
本発明者は、ＴｉＮによるバリア膜とＳｉＮ膜とを複数積層にし、Ｓｉのａｔｍ%を変化させることで、ゲート電極の仕事関数を変化させ、閾値Ｖｔをシフトさせることができることを見出した。
【０００９】
本発明の第１の態様によれば、半導体基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜と、前記積層バリア膜上に設けられた導電膜層と、をゲート電極に備える半導体装置が提供される。
【００１０】
本発明の第２の態様によれば、半導体基板表層に設けられたゲート溝と、前記ゲート溝上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜と、前記積層バリア膜上に設けられた導電膜層と、をゲート電極に備える半導体装置が提供される。
【００１１】
本発明の第３の態様によれば、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、バリア膜を形成する工程と仕事関数調整膜を形成する工程とを交互に行って積層バリア膜を形成する工程と、前記積層バリア膜上に導電膜層を形成する工程と、を備えてゲート電極を形成する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、ゲート電極の仕事関数を自由に設定し、トランジスタの閾値電圧Ｖｔを調整することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体装置（ＤＲＡＭメモリセル）におけるセル領域の平面図（図ａ）及び周辺回路領域の平面図（図ｂ）である。
【図２】図１（ｂ）のＡ−Ａ’断面（図の右側）及び図１（ａ）のＢ−Ｂ’断面を示した図である。
【図３】半導体基板におけるセル領域内に、ゲート電極を形成するためのゲート電極溝を形成する工程を説明するための断面図である。
【図４】図３に続いて、ゲート電極溝内を酸化してゲート絶縁膜を形成する工程を説明するための断面図である。
【図５】図４に続いて、ゲート電極溝内に、積層バリア膜と、ワード線として作用するゲート電極とを形成する工程について説明するための断面図である。
【図６】図５における積層バリア膜の成膜方法について説明するための断面図である。
【図７】トランジスタの閾値電圧Ｖｔシフト量のＴｉＳｉＮ膜中のＳｉ濃度依存性を示したグラフ図である。
【図８】図５におけるメタルゲート電極をエッチバックしてゲート電極溝内にゲート電極（ワード線）を形成する工程を説明するための断面図である。
【図９】図８に続く製造工程を説明するための断面図である。
【図１０】図９に続く、層間絶縁膜の形成工程を説明するための断面図である。
【図１１】図１０に続く、周辺回路領域側の処理工程を説明するための断面図である。
【図１２】図１１に続く、周辺回路領域側の処理工程を説明するための断面図である。
【図１３】図１２に続く、周辺回路領域側の処理工程を説明するための断面図である。
【図１４】図１３に続く、周辺回路領域側の処理工程を説明するための断面図である。
【図１５】図１４に続く、周辺回路領域側の処理工程を説明するための断面図である。
【図１６】図１５に続く、セル領域側のビット線形成工程を説明するための断面図である。
【図１７】図１６に続く、セル領域側のビット線形成工程を説明するための断面図である。
【図１８】図１７に続く、セル領域側のビット線形成工程を説明するための断面図である。
【図１９】図１８に続く、製造工程を説明するための断面図である。
【図２０】図１９に続く、製造工程を説明するための断面図である。
【発明を実施するための形態】
【００１４】
図１、図２を参照して、本発明による半導体装置の実施形態について説明する。
【００１５】
本発明による半導体装置の実施形態の概略構成は、以下の通りである。
【００１６】
半導体基板表層に設けられたゲート電極溝と、前記ゲート電極溝上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、バリア膜と仕事関数調整膜とが交互に積層された積層バリア膜と、前記積層バリア膜上に設けられた導電膜層と、をゲート電極に備える半導体装置。
【００１７】
上記各構成要素のうち、本実施形態による半導体装置の特徴は、上記積層バリア膜にある。以降の説明では、上記積層バリア膜は積層膜と呼ばれ、導電層膜はワード線と呼ばれることがある。
【００１８】
図１は、本発明の実施形態に係る半導体装置のセル領域平面図（図ａ）及び周辺回路領域平面図（図ｂ）であり、セル内はキャパシタ形成時の平面図、周辺回路領域は配線形成時の平面図である。図１（ａ）には、互いに直角なＸ方向及びＹ方向と、Ｘ方向を含む平面内でＸ方向にある角度をなすＸ’方向を示している。
【００１９】
図２は、図１（ｂ）のＡ−Ａ’断面（図の右側）及び図１（ａ）のＢ−Ｂ’断面（図の左側）を示した図である。
【００２０】
最初に、図１を参照して、半導体装置１００について説明する。半導体装置１００はＤＲＡＭ（dynamic random access memory）セルである。
【００２１】
図１（ａ）のセル領域について説明すると、半導体基板（シリコン基板）１上において、Ｘ’方向に連続して延在する素子分離領域１２と、同じくＸ’方向に連続して延在する活性領域１３とが、Ｙ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２及び複数の活性領域１３に跨って、Ｙ方向に連続して延在する埋込みワード線（以下、ワード線）ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄが配置されている。
【００２２】
また、ワード線ＷＬ１０ｂとワード線ＷＬ１０ｃに挟まれるように埋込みダミーワード線（以下、ダミーワード線）ＤＷＬ１０が配置されている。ダミーワード線ＤＷＬ１０は、各々の活性領域１３の延在方向に隣接するセルトランジスタ間を、寄生トランジスタをオフ状態に保つことにより素子分離し、連続する帯状の活性領域１３を複数の独立した活性領域に分割する機能を有する。具体的には、ダミーワード線ＤＷＬ１０の左側に位置する活性領域１３は第１活性領域１３ａとなり、ダミーワード線ＤＷＬ１０の右側に位置する活性領域１３は第２活性領域１３ｂとなり分割されている。
【００２３】
第１活性領域１３ａは、ダミーワード線ＤＷＬ１０の左側に隣接して配置される第２容量コンタクト領域３７ｂと、第２容量コンタクト領域３７ｂに隣接して配置されるワード線ＷＬ１０ｂと、ワード線ＷＬ１０ｂに隣接して配置されるビット線（ＢＬ）コンタクト領域３２ａと、ビット線コンタクト領域３２ａに隣接して配置されるワード線ＷＬ１０ａと、ワード線ＷＬ１０ａに隣接して配置される第１容量コンタクト領域３７ａと、で構成されている。第１容量コンタクト領域３７ａと、ワード線ＷＬ１０ａと、ビット線コンタクト領域３２ａと、で第１セルトランジスタＴｒ１が構成されている。ビット線コンタクト領域３２ａと、ワード線ＷＬ１０ｂと、第２容量コンタクト領域３７ｂと、で第２セルトランジスタＴｒ２が構成されている。
【００２４】
同様にして、第２活性領域１３ｂ側では、第３、第４セルトランジスタＴｒ３、Ｔｒ４が構成されている。
【００２５】
図１（ｂ）の周辺回路領域は、Ｎチャンネル周辺トランジスタのためのＮチャンネルトランジスタ領域（以下、Ｎｃｈ−Ｔｒ領域）とＰチャンネル周辺トランジスタのためのＰチャンネルトランジスタ領域（以下、Ｐｃｈ−Ｔｒ領域）とを含む。各チャンネルトランジスタ領域では、活性領域において周辺トランジスタゲート、周辺コンタクトが形成され、周辺コンタクトには配線が接続されている。
【００２６】
次に、図２を参照して、図２の左側に示されているセル領域側について説明する。図２の左側を参照すると、半導体基板１に、セルトランジスタのゲート電極を兼ねるワード線用のゲート電極溝１４が設けられている。各々のゲート電極溝１４の内面を覆う熱酸化膜で構成されるゲート絶縁膜（酸化膜）５、積層バリア膜（積層膜）４を介して、タングステンによるワード線ＷＬ１０ａ及びワード線ＷＬ１０ｂが各々のゲート電極溝１４内に設けられている。各々のワード線を覆い、且つ、各々のゲート電極溝１４を埋設してキャップ絶縁膜２７が設けられている。ゲート絶縁膜５は、例えばシリコン酸化膜を含むことができ、シリコン酸化膜上に高誘電率膜をさらに含んでも良い。積層バリア膜４は、バリアメタルＴｉＮ膜（概略構成で記載したバリア膜）とＳｉＮ膜（概略構成で記載した仕事関数調整膜）を積層してなり、本実施形態の特徴となるので後で詳しく説明する。
【００２７】
ワード線ＷＬ１０ａの左側に位置する半導体ピラーは、第１容量コンタクト領域３７ａ（図１ａ）となり、その上面にはソース／ドレインの一方となる不純物拡散層２８ａが設けられている。ワード線ＷＬ１０ａとワード線ＷＬ１０ｂの間に位置する半導体ピラーは、ビット線（ＢＬ）コンタクト領域３２ａとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層２９ａが設けられている。また、ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは、第２容量コンタクト領域３７ｂとなり、その上面にはソース／ドレインの一方となる不純物拡散層２９ｂが設けられている。
【００２８】
不純物拡散層２８ａとゲート絶縁膜５と第１ワード線ＷＬ１０ａと不純物拡散層２９ａとで第１のトランジスタＴｒ１（図１ａ）が構成される。また、不純物拡散層２９ａとゲート絶縁膜５と第２ワード線ＷＬ１０ｂと不純物拡散層２９ｂとで第２のトランジスタＴｒ２（図１ａ）が構成されている。各々のワード線上面を覆うように、キャップ絶縁膜２７が設けられている。
【００２９】
素子分離領域１２の上面及び不純物拡散層２８ａ、２９ｂが形成された半導体基板１の上面には、シリコン窒化膜からなる層間絶縁膜３０が設けられている。
【００３０】
キャップ絶縁膜２７上には、ビット線コンタクト領域３２ａにおいてポリＳｉ膜３１−１、ＷＳｉ膜３１−２を介して不純物拡散層２９ａに接続される、タングステンによるビット線（ＢＬ）２６が設けられる。ビット線２６の上面にはハードマスクシリコン窒化膜（カバー絶縁膜）３３が設けられている。ビット線２６の側壁を覆うように、全面にライナーシリコン窒化膜（ライナー絶縁膜）３４が設けられる。ライナー絶縁膜３４上には、隣接するビット線間に形成されている凹部空間を埋設する層間ＳＯＤ（Spin On Dielectric）膜３５が設けられている。
【００３１】
層間ＳＯＤ膜３５、ライナーシリコン窒化膜３４、及び層間絶縁膜３０を貫通して、２つの容量コンタクトホールが設けられている。これら容量コンタクトホールによって、第１、第２容量コンタクト領域３７ａ、３７ｂにそれぞれ、第１、第２容量コンタクトプラグ３８ａ、３８ｂが接続されている。第１、第２容量コンタクトプラグ３８ａ、３８ｂの上部にそれぞれ、第１、第２容量コンタクトパッド４２ａ、４２ｂが接続されている。第１、第２容量コンタクトパッド４２ａ，４２ｂ上にはキャパシタ下部電極４４が設けられる。キャパシタ下部電極４４の表面を覆うキャパシタ絶縁膜４５が設けられ、キャパシタ絶縁膜４５上にキャパシタ上部ポリシリコン電極４６、キャパシタ上部タングステン電極４７が設けられている。４８は、キャパシタ下部電極４４をサポートするためのキャパシタ支え膜である。
【００３２】
続いて、図２の右側に示されている周辺回路領域側について説明する。図１（ｂ）及び図２の右側を参照すると、周辺回路領域にはＮ型及びＰ型のプレーナー型トランジスタが形成されている。半導体基板（シリコン基板）１上において、素子分離領域１２に囲まれた第１活性領域と第２活性領域が配置される。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。第１活性領域にはＮ型の電界効果トランジスタ２４が、第２活性領域にはＰ型の電界効果トランジスタ２５が構成されている。第１活性領域、第２活性領域、及び素子分離領域１２に跨って、Ｙ方向に連続して延在するゲート電極１１が配置されている。
【００３３】
Ｎ型トランジスタ２４は、第１活性領域のゲート電極１１とゲート電極１１の両側に隣接して配置されるＮ型のソース／ドレイン領域１５で構成されている。Ｐ型トランジスタ２５は、第２活性領域のゲート電極１１とゲート電極１１の両側に隣接して配置されるＰ型のソース／ドレイン領域１６で構成されている。
【００３４】
Ｎ型トランジスタ２４では、半導体基板１に、Ｐウェル領域ＰＷが設けられている。半導体基板１の上面を覆うＮ型トランジスタ用のゲート絶縁膜５Ｎ及び積層膜３Ｎを介して、ゲート電極１１が設けられている。半導体基板１において、ゲート電極１１に対して自己整合となる位置にソース／ドレイン領域１５及びＬＤＤ（Lightly Doped Drain）注入領域２２を備えた構造になっている。そして、半導体基板１上には、上記ゲート電極１１、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。ライナー絶縁膜１８上には、層間ＳＯＤ膜（層間絶縁膜）３５が設けられている。
【００３５】
層間ＳＯＤ膜３５、ライナー絶縁膜１８を貫通して、コンタクトホールが設けられている。このコンタクトホールによって、ソース／ドレイン領域１５にコンタクトプラグ２０が接続されている。コンタクトプラグ２０上にはタングステン配線２１が接続されている。
【００３６】
一方、Ｐ型トランジスタ２５では、半導体基板１に、Ｎウェル領域ＮＷが設けられている。半導体基板１の上面を覆うＰ型トランジスタ用のゲート絶縁膜５Ｐを介して、ゲート電極１１が設けられている。半導体基板１において、ゲート電極１１に対して自己整合となる位置にソース／ドレイン領域１６及びＬＤＤ注入領域２３を備えた構造になっている。そして、半導体基板１上には、上記ゲート電極１１、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。ライナー絶縁膜１８上には、層間ＳＯＤ膜（層間絶縁膜）３５が設けられている。
【００３７】
層間ＳＯＤ膜３５、ライナー絶縁膜１８を貫通して、コンタクトホールが設けられ、このコンタクトホールによって、ソース／ドレイン領域１６にコンタクトプラグ２０が接続されている。コンタクトプラグ２０にはタングステン配線２１が接続されている。
【００３８】
次に、図３〜図２０を参照して、上記半導体装置の製造過程を順に説明する。
【００３９】
本発明による半導体装置の製造方法の実施形態について概略すると、以下の通りである。
【００４０】
半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、バリア膜を形成する工程と仕事関数調整膜を形成する工程とを交互に行って積層バリア膜を形成する工程と、前記積層バリア膜上に導電膜層を形成する工程と、を備えてゲート電極を形成する半導体装置の製造方法。
【００４１】
上記各工程のうち、本実施形態による半導体装置の製造方法の特徴は、上記積層バリア膜を形成する工程にある。それ故、積層バリア膜を形成する工程以外の工程は、以降で説明される方法に限られるものではない。よって、積層バリア膜を形成する工程以外の工程は、説明を簡単にする。
【００４２】
図３は、半導体基板１におけるセル領域内に、ゲート電極を形成するためのゲート電極溝１４を形成する工程を説明するための図である。ゲート電極溝１４を形成する前に、半導体基板１には複数の素子分離領域１２が形成されると共に、周辺回路領域において素子分離領域で囲まれた領域にはＰウェル領域ＰＷとＮウェル領域ＮＷが形成されている。また、素子分離領域１２を除くセル領域上、周辺回路領域上にはシリコン酸化膜（熱酸化膜）と、シリコン窒化膜とが形成されている。
【００４３】
図４を参照して、図３に続いて、ゲート電極溝１４内を酸化してゲート電極溝１４の内壁にゲート絶縁膜（ゲート酸化膜）５が形成される。
【００４４】
図５は、図４に続いて、ゲート電極溝１４内に、積層バリア膜４と、ワード線として作用するゲート電極とを形成する工程を説明するための図である。
【００４５】
積層バリア膜４は、バリア膜と仕事関数調整膜からなる。バリア膜用のバリアメタルを、例えば窒化チタンＴｉＮとし、仕事関数調整膜を、例えばシリコン窒化膜ＳｉＮとすることにより積層バリア膜ＴｉＳｉＮとしている。ゲート電極としては、例えばタングステンＷを用いている。図５では、セル領域及び周辺回路領域全体にメタルによるゲート電極が形成されており、ゲート電極溝１４内にある本来のゲート電極と区別するために、便宜上、このゲート電極をメタルゲート電極と呼ぶ。
【００４６】
積層バリア膜ＴｉＳｉＮはＣＶＤ法の一種であるＳＦＤ（Sequential Flow Deposition）技術を使い、ガス供給とパージを１サイクルとし、数サイクル繰り返して成膜する。ガス供給時間を、例えばＳｉを８ａｔｍ％の濃度で形成する場合、１サイクルでの膜厚はＴｉＮ：０．７ｎｍ、ＳｉＮ：０．１ｎｍとし、６サイクルで形成した。
【００４７】
バリア膜と仕事関数調整膜の組合せは、ＴｉＮとＳｉＮに限るものではなく、バリア膜用のメタルとしては、Ｔｉ、ＴｉＮ、Ｐｔ、ＷＮ等を用いることができる。仕事関数調整膜としては、ＳｉＮ、ＡｌＯ２、ＡｌＮ、ＴｉＯ２、ＣＮ等を用いることができる。また、これらを組み合わせた積層バリア膜を用いることができる。
【００４８】
図６を参照して、積層バリア膜ＴｉＳｉＮの成膜方法について説明する。
【００４９】
ＴｉＳｉＮはＳＦＤ技術を用い、バリア膜となる窒化チタンＴｉＮと、ＳｉＮによる仕事関数調整膜を積層する。ＳＦＤ技術に代えてＡＬＤ（Atomic Layer Deposition）技術を用いることもできる。バリア膜と仕事関数調整膜とを交互に積層する工程を１Ｃｙｃｌｅとし、図６では４Ｃｙｃｌｅ繰り返して積層バリア膜ＴｉＳｉＮの成膜が行われる。
【００５０】
図７は、トランジスタの閾値電圧Ｖｔシフト量のＴｉＳｉＮ膜中のＳｉ濃度依存性を示したグラフ図である。
【００５１】
ＴｉＮのみのバリア膜からＴｉＮとＳｉＮの膜の比率を増加させることで、ＴｉＳｉＮ膜中のＳｉ濃度を増加させることができる。
【００５２】
図７から明らかなように、ＴｉＳｉＮ膜中のＳｉ濃度が増加するにつれて閾値電圧Ｖｔシフト量が大きくなっている。
【００５３】
図８は、図５におけるメタルゲート電極をエッチバックしてゲート電極溝１４内にゲート電極層６（ワード線ＷＬ１０）を形成する工程を示した断面図である。周辺回路領域におけるメタルゲート電極は完全に除去されている。
【００５４】
図９では、ゲート電極溝内のゲート電極層６を覆うように、ライナーシリコン窒化膜７、ＳＯＤ膜８を形成した後、ＣＭＰ（Chemical Mechanical Polishing）にて、図３で形成されたシリコン窒化膜が露出するまで平坦化する。
【００５５】
図１０では、図９で形成されたライナーシリコン窒化膜７、ＳＯＤ膜８をドライエッチングで除去し、ハードマスクシリコン窒化膜の一部をウェットエッチングで除去し、図２に示す部分を残す。続いて、セル領域、周辺回路領域全面に層間絶縁膜３０を形成する。
【００５６】
図１１では、周辺回路領域にフォトレジスト工程を実施してエッチングを行い、周辺回路領域の拡散層を露出させる。
【００５７】
図１２では、周辺Ｎｃｈ−Ｔｒ用ゲート絶縁膜５Ｎとしてゲート酸化膜、その上に高誘電率膜としてＨｆＯ２を用いてＨｆＯ２／ＳｉＯ２膜を形成する。続いて、ＡＬＤ技術にて積層にした周辺ＮｃｈーＴｒ用バリアメタルＴｉＮとＳｉＮとの積層膜ＴｉＳｉＮを形成し、更に保護シリコン酸化膜Iを形成する。
【００５８】
図１３では、周辺Ｎｃｈ−Ｔｒ領域をフォトレジストで保護し、保護領域以外の保護シリコン酸化膜I、周辺Ｎｃｈ−Ｔｒ用バリアメタルＴｉＳｉＮ、周辺Ｎｃｈ−Ｔｒ用ゲート酸化膜を除去する。
【００５９】
図１４では、周辺Ｐｃｈ−Ｔｒ用ゲート絶縁膜５Ｐとしてゲート酸化膜、その上に高誘電率膜としてＨｆＯ２を用いてＨｆＯ２／ＳｉＯ２膜を形成する。続いて、ＡＬＤ技術にてＴｉＮとＡｌＯ２とを積層にした周辺Ｐｃｈ−Ｔｒ用バリアメタルＴｉＡｌＮを形成し、更に保護シリコン酸化膜IIを形成する。
【００６０】
ここで、図１２、図１４で用いる高誘電率膜としては、ＨｆＯ２のほかに、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯｘ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３を用いることができる。
【００６１】
図１５では、周辺Ｐｃｈ−Ｔｒ領域をフォトレジストで保護し、保護領域以外の保護シリコン酸化膜II、周辺Ｐｃｈ−Ｔｒ用バリアメタルＴｉＡｌＮを除去した後、フォトレジストを剥離する。
【００６２】
図１６では、セル領域側の処理に戻り、ビット線２６（図２）形成用のビットコンタクト開口２６ａを形成する。
【００６３】
図１７では、ＡＬＤ技術にてビット線となる多結晶シリコン（ポリＳｉ）３１−１を形成する。
【００６４】
図１８では、セル領域をフォトレジストで保護し、周辺回路領域の周辺Ｎｃｈ−Ｔｒ、Ｐｃｈ−Ｔｒ部分のバリアメタルＴｉＳｉＮを除去した後、フォトレジストを剥離し、保護シリコン酸化膜I、IIを除去する。
【００６５】
図１９では、ビット線ゲート電極のＷＳｉ３１−２、タングステン、ハードマスクシリコン窒化膜を順に形成する。ここではＷ／ＷＳｉの積層を例示しているが、Ｗ／ＷＳｉ積層に代えて、ポリＳｉ単層、Ｗ単層、Ｔａ単層、Ｒｕ単層、Ａｌ単層、Ｗ／ＷＮ層、Ｗ／ＴｉＮ層、これらの組み合わせなどを用いることができる。
【００６６】
図２０では、ポリＳｉ３１−１、ＷＳｉ３１−２、タングステン、ハードマスクシリコン窒化膜をドライエッチングしてビット線２６（図２）を形成する。一方、周辺回路領域のトランジスタ２４、２５のゲート電極１１を形成する。この後、周辺回路領域のトランジスタ部には、図２で説明した拡散層１５，１６、サイドウォール１７等の形成を行うが、これらの形成は本発明の要旨ではないので説明は省略する。
【００６７】
続いて、層間ＳＯＤ膜３５（図２）を形成した後、コンタクトホールを開口し、コンタクトプラグ３８ａ、３８ｂ、２０及び配線を形成する。
【００６８】
上述したように、上記実施形態では、セル領域側のトランジスタの電極、配線材料としてメタル配線を用いている。
【００６９】
従来は、メタル配線のバリアメタルとしてＴｉＮを用いているが、この場合、前述したように、トランジスタの仕事関数が一定で、チャネルドープでトランジスタの閾値電圧Ｖｔを調整しようとしても調整には限界がある。
【００７０】
これに対し、本発明では、ゲート電極のバリアメタルとしてＴｉＮとＳｉＮとが積層された積層バリア膜を用いているため、バリアメタル膜中のＳｉ濃度を変化させることで仕事関数を自由に設定し、トランジスタの閾値電圧Ｖｔが調整しやすくなる。
【００７１】
以上、本発明を、好ましい実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【００７２】
例えば、上記実施形態では、ゲート電極溝内のゲート電極に適用して説明したが、これに限られるものでないことは言うまでも無い。
【符号の説明】
【００７３】
１    半導体基板
１１    ゲート電極
１２    素子分離領域
１４    ゲート電極溝
１５，１６    ソース／ドレイン領域
１７    サイドウォール
１８    ライナー絶縁膜
２６    ビット線
１００    半導体装置
Ｔｒ１〜Ｔｒ４    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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