(57)【要約】【課題】立ち上がり時間の変動が少なくて集積化に適した高速な電源スイッチ回路を備えた半導体集積回路を提供すること。【解決手段】入力電源電圧が印加される第１の電源線と、所定の負荷回路にバイアス電圧を供給する第２の電源線を有する。第１と第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受ける第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース・ドレイン電流経路に直列に接続される抵抗を有する。第１と第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受ける第２のＭＯＳトランジスタを有する。第１のタイミングで前記第１のＭＯＳトランジスタをオンさせる制御信号を生成し、所定時間経過後の第２のタイミングで第２のＭＯＳトランジスタをオンさせる第２の制御信号を生成する制御回路を有する。【選択図】図３
2015053612.tif 000002
【特許請求の範囲】
【請求項１】
入力電源電圧が印加される第１の電源線と、
所定の負荷回路にバイアス電圧を供給する第２の電源線と、
前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受ける第１のＰＭＯＳトランジスタと、
前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受けるＮＭＯＳトランジスタと、
第１のタイミングで前記第１のＰＭＯＳトランジスタをオンさせるための第１の制御信号を生成し、所定の時間を経過した第２のタイミングで、前記入力電源電圧より所定の電圧分昇圧した、前記ＮＭＯＳトランジスタをオンさせるための第２の制御信号を生成する制御回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第２の制御信号は、前記入力電源電圧に対し、前記ＮＭＯＳトランジスタのゲート・ソース間の耐圧として設定した電圧分だけ昇圧されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のＰＭＯＳトランジスタのドレイン電極と前記第２の電源線との間に接続される抵抗と、
前記抵抗の一端にソース電極が接続され、前記抵抗の他端にドレイン電極が接続され、そのゲート電極に制御信号を受ける第２のＰＭＯＳトランジスタを備え、
前記制御回路は、前記第１のタイミングと第２のタイミングの間の第３のタイミングで、前記第２のＰＭＯＳトランジスタをオンさせるための第３の制御信号を生成することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記ＮＭＯＳトランジスタのバックゲート電極は、前記ＮＭＯＳトランジスタのソース電極に接続されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
入力電源電圧が印加される第１の電源線と、
所定の負荷回路にバイアス電圧を供給する第２の電源線と、
前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受ける第１のＭＯＳトランジスタと、
前記第１の電源線と前記第２の電源線との間で、前記第１のＭＯＳトランジスタのソース・ドレイン電流経路に直列に接続される抵抗と、
前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲート電極に制御信号を受ける第２のＭＯＳトランジスタと、
第１のタイミングで前記第１のＭＯＳトランジスタをオンさせるための第１の制御信号を生成し、所定の時間を経過した第２のタイミングで前記第２のＭＯＳトランジスタをオンさせるための第２の制御信号を生成する制御回路と、
を具備することを特徴とする半導体集積回路。
【請求項６】
前記抵抗の一端にソース電極が接続され、前記抵抗の他端にドレイン電極が接続された第３のＭＯＳトランジスタを備え、
前記制御回路は、前記第１のタイミングと前記第２のタイミングの間の第３のタイミングで、前記第３のＭＯＳトランジスタをオンさせるための第３の制御信号を生成することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
ソース・ドレイン電流経路が前記第１の電源線と前記第２の電源線との間に接続され、そのゲート電極に制御信号を受ける第４のＭＯＳトランジスタを備え、前記制御回路は、前記第１のタイミングと前記第２のタイミングの間の第４のタイミングで前記第４のＭＯＳトランジスタをオンさせるための第４の制御信号を生成することを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記制御回路）は、前記第２の電源ラインの電圧と所定のイネーブル信号を入力とする論理回路を有し、前記論理回路の出力信号から前記第３の制御信号、または、前記第４の制御信号を生成することを特徴とする請求項６または７に記載の半導体集積回路。
【請求項９】
前記制御回路は、前記論理回路の出力信号の電圧を引き上げるプルアップ回路を有することを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記抵抗は、多結晶シリコンにより構成されることを特徴とする請求項５乃至９のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源スイッチ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、入力電源電圧が印加される電源線と、負荷回路の電源線との間に電源スイッチ回路を設ける半導体集積回路の技術が開示されている。動作に必要な負荷回路以外は電源スイッチ回路をオフにして負荷回路の待機時電流を極力減らす事と、必要な時に負荷回路の電源を迅速に立ち上げる事や立ち上げで生じる突入電流で誤動作が生じない様に突入電流を制限することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−７２１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、立ち上がり時間の変動が少なくて集積化に適した高速な電源スイッチ回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、入力電源電圧が印加される第１の電源線と、所定の負荷回路に電源電圧を供給する第２の電源線を有する。前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲートに第１の制御信号を受ける第１のＭＯＳトランジスタを有する。前記第１の電源線と前記第２の電源線との間で、前記第１のＭＯＳトランジスタのソース・ドレイン電流経路に直列に接続される抵抗を有する。前記第１の電源線と前記第２の電源線との間にソース・ドレイン電流経路が接続され、そのゲートに第２の制御信号を受ける第２のＭＯＳトランジスタを有する。第１のタイミングで前記第１のＭＯＳトランジスタをオンさせるための第１の制御信号を生成し、所定の時間を経過した第２のタイミングで前記第２のＭＯＳトランジスタをオンさせるための第２の制御信号を生成する制御回路を備える半導体集積回路が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の半導体集積回路を示す図である。
【図２】図２は、第１の実施形態の半導体集積回路の動作波形を概略的に示す図である。
【図３】図３は、第２の実施形態の半導体集積回路を示す図である。
【図４】図４は、第２の実施形態の半導体集積回路の第１の動作波形を概略的に示す図である。
【図５】図５は、第２の実施形態の半導体集積回路の第２の動作波形を概略的に示す図である。
【図６】図６は、第３の実施形態の半導体集積回路を示す図である。
【図７】図７は、第３の実施形態の半導体集積回路の動作波形を概略的に示す図である。
【図８】図８は、第４の実施形態の半導体集積回路を示す図である。
【図９】図９は、第４の実施形態の半導体集積回路の動作波形を概略的に示す図である。
【図１０】図１０は、第５の実施形態の半導体集積回路を示す図である。
【図１１】図１１は、第５の実施形態の半導体集積回路の動作波形を概略的に示す図である。
【図１２】図１２は、第５の実施形態の信号生成回路の一つの実施形態を示す図である。
【図１３】図１３は、第６の実施形態の半導体集積回路を示す図である。
【図１４】図１４は、第６の実施形態の半導体集積回路の動作波形を概略的に示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路を示す図である。本実施形態の半導体集積回路は、第１の電源端子１と第２の電源端子２を有する。更に、第１の電源線３、第２の電源線４、及び、第３の電源線５を有する。第１の電源端子１には、入力電源電圧ＶＤＤＣが印加される。第１の電源端子１は、第１の電源線３に接続される。第２の電源端子２には、接地電位ＶＳＳが印加される。第２の電源端子２は、第３の電源線５に接続される。ソース電極が第１の電源線３に接続され、ドレイン電極が第２の電源線４に接続される第１のプレスイッチＰＭＯＳトランジスタ７を有する。第１のプレスイッチＰＭＯＳトランジスタ７のバックゲート電極は、そのソース電極に接続されている。ソース電極が第２の電源線４に接続され、ドレイン電極が第１の電源線３に接続される主スイッチＮＭＯＳトランジスタ８を有する。主スイッチＮＭＯＳトランジスタ８のバックゲート電極は、そのソース電極に接続されている。第２の電源線４と第３の電源線５間には、負荷回路９が接続される。負荷回路９は、第２の電源線４の出力電圧ＶＤＤＶによりバイアスされる。
【０００９】
主スイッチＮＭＯＳトランジスタ８と第１のプレスイッチＰＭＯＳトランジスタ７の導通を制御する制御信号を生成する制御回路６を有する。第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極には、制御回路６から、プレイネーブル信号ＰｒｅＥＮが、インバータ１０を介して供給される。主スイッチＮＭＯＳトランジスタ８のゲート電極には、制御回路６から、駆動信号ＥＮＨＶが供給される。
【００１０】
第１の実施形態の動作を、図２に示す動作波形図を用いて説明する。制御回路６は、プレイネーブル信号ＰｒｅＥＮを生成する（図２（ｉ））。プレイネーブル信号ＰｒｅＥＮから所定時間経過したタイミングで、主イネーブル信号ＭａｉｎＥＮが生成される（図２（ｉｉ））。主イネーブル信号ＭａｉｎＥＮに応答して、チャージポンプ回路（図示せず）が、駆動信号ＥＮＨＶを生成する（図２（ｉｉｉ））。駆動信号ＥＮＨＶが、主スイッチＮＭＯＳトランジスタ８のゲート電極に供給される。
【００１１】
駆動信号ＥＮＨＶは、例えば、入力電源電圧ＶＤＤＣを、制御回路６内のチャージポンプ回路（図示せず）により所定の電圧まで昇圧するなどして生成される。駆動信号ＥＮＨＶの電圧は、主スイッチＮＭＯＳトランジスタ８の耐圧を超えないような手順で印加する。第１のプレスイッチＰＭＯＳトランジスタ７がオンすることにより第２の電源線４の出力電圧ＶＤＤＶが、ほぼ入力電源電圧ＶＤＤＣまで上昇したところで、主スイッチＮＭＯＳトランジスタ８をオン状態にすることができる電圧を印加する。また、駆動信号ＥＮＨＶの電圧は、主スイッチＮＭＯＳトランジスタ８の駆動能力を最大限生かすことのできる条件を考慮して選定する。例えば、主スイッチＮＭＯＳトランジスタ８のゲート・ソース間やゲート・ドレイン間やソース・ドレイン間の耐圧が入力電源電圧ＶＤＤＣに等しい電圧ＶＤＤＣで設計されている場合には、駆動信号ＥＮＨＶは、入力電源電圧ＶＤＤＣの２倍の電圧まで昇圧される。主スイッチＮＭＯＳトランジスタ８のバックゲート電極をソース電極に接続することによりバックゲート効果による閾値の上昇を回避してオン抵抗が増えることを防ぐことができる。
【００１２】
プレイネーブル信号ＰｒｅＥＮが、インバータ１０で反転されて第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に印加されることにより、同トランジスタ７がオンする。これにより、第２の電源線４の出力電圧ＶＤＤＶが立ち上がる（図２（ｉｖ））。
【００１３】
本実施形態においては、主スイッチトランジスタとして、ＰＭＯＳトランジスタよりも駆動能力の高いＮＭＯＳトランジスタ８を用いる。従って、主スイッチＮＭＯＳトランジスタ８の寸法を小さくしても、負荷回路９に十分な電流を供給できる。主スイッチＮＭＯＳトランジスタ８の寸法を小さくすることにより、オフ時の漏れ電流を小さくすることが出来る為、不要な電力消費を低減することが出来る。また、第１のプレスイッチＰＭＯＳトランジスタ７により第２の電源線４の出力電圧ＶＤＤＶを立ち上げた後に主スイッチＮＭＯＳトランジスタ８をオンさせる為、主スイッチＮＭＯＳトランジスタ８のソース・ドレイン電極間の電圧が小さくなった状態で主スイッチＮＭＯＳトランジスタ８がオンすることになるため、主スイッチＮＭＯＳトランジスタ８がオンすることによる突入電流を抑制することが出来る。更に、主スイッチＮＭＯＳトランジスタ８のオン抵抗は小さい為、主スイッチＮＭＯＳトランジスタ８をオンさせることにより、第２の電源線４の出力電圧ＶＤＤＶは、ほぼ第１の電源線３の入力電源電圧ＶＤＤＣまで上昇させることが出来る。
【００１４】
（第２の実施形態）
図３は、第２の実施形態の半導体集積回路を示す図である。第１の実施形態の半導体集積回路に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、第１のプレスイッチＰＭＯＳトランジスタ７のドレイン電極と第２の電源線４の間に抵抗１１が接続される。抵抗１１は、抵抗値のばらつきの小さい、例えば、多結晶シリコンで構成される。抵抗１１の一端にソース電極が接続され、抵抗１１の他端にドレイン電極が接続される第２のプレスイッチＰＭＯＳトランジスタ１２を有する。第２のプレスイッチＰＭＯＳトランジスタ１２のバックゲート電極は、第１の電源線３に接続される。
【００１５】
第２の実施形態の動作を、図４に示す動作波形図を用いて説明する。制御回路６は、第１のプレイネーブル信号ＰｒｅＥＮ１を出力する（図４（ｉ））。所定の時間経過したタイミングで第２のプレイネーブル信号ＰｒｅＥＮ２を出力する（図４（ｉｉ））。更に所定の時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮを生成する（図４（ｉｉｉ））。制御回路６内に構成されるチャージポンプ（図示せず）が主イネーブル信号ＭａｉｎＥＮに応答して、駆動信号ＥＮＨＶを生成する（図４（ｉｖ））。駆動信号ＥＮＨＶは、例えば、入力電源電圧ＶＤＤＣの２倍の値まで昇圧される。駆動信号ＥＮＨＶが、主スイッチトランジスタ８のゲート電極に供給される。
【００１６】
第１のプレイネーブル信号ＰｒｅＥＮ１が、インバータ１０で反転されて、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に印加されることにより、第１のプレスイッチＰＭＯＳトランジスタ７がオンする。これにより、第２の電源線４の出力電圧ＶＤＤＶが高精度な抵抗１１によって概ね決まる時定数から変動の少ない時間で大きく上昇する。この時の第２の電源線４の出力電圧ＶＤＤＶは、第１の電源線３の電圧から、第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗と抵抗１１と負荷電流による電圧降下分だけ低い電圧となる。
【００１７】
第２のプレイネーブル信号ＰｒｅＥＮ２が、インバータ１３で反転されて、第２のプレスイッチＰＭＯＳトランジスタ１２のゲート電極に印加されることにより、第２のプレスイッチＰＭＯＳトランジスタ１２がオンする。これにより、抵抗１１が第２のプレスイッチトランジスタ１２のソース・ドレイン電流経路によりシャントされる。この為、抵抗１１による電圧降下分がほぼ取り除かれ、第２の電源線４の出力電圧ＶＤＤＶは、ほぼ入力電源電圧ＶＤＤＣまで上昇する（図４（ｖ））。第２のプレイネーブル信号ＰｒｅＥＮ２の立ち上がりから所定時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮが出力され、主スイッチＮＭＯＳトランジスタ８のゲート電極に供給される（図４（ｉｖ））。これにより、主スイッチＮＭＯＳトランジスタ８がオンする。
【００１８】
本実施形態においても、主スイッチトランジスタ８として、駆動能力の大きいＮＭＯＳトランジスタを用いる。この為、主スイッチトランジスタ８のサイズを小さくしても、十分な電流を負荷回路９に供給することが可能である。主スイッチトランジスタ８のサイズを小さくすることで、主スイッチトランジスタ８をオフした時の漏れ電流を低減することが出来る。これにより、不要な電力消費を低減することが出来る。また、第１のプレスイッチＰＭＯＳトランジスタ７に接続された抵抗１１により、第１のプレスイッチＰＭＯＳトランジスタ７がオンした際の突入電流が抑制される。更に、第１のプレスイッチＰＭＯＳトランジスタ７と第２のプレスイッチＰＭＯＳトランジスタ１２をオンにして、第２の電源線４の出力電圧ＶＤＤＶが立ち上がった後で主スイッチＮＭＯＳトランジスタ８をオンにする。従って、主スイッチＮＭＯＳトランジスタ８がオンするタイミングでは、主スイッチＮＭＯＳトランジスタ８のソース・ドレイン電極間の電圧は小さくなっているため、主スイッチＮＭＯＳトランジスタ８がオンすることにより生じる突入電流を抑制することが出来る。
【００１９】
図５は、第２の実施形態の半導体集積回路の第２の動作波形を概略的に示す図である。図５に示す動作においては、第１のプレイネーブル信号ＰｒｅＥＮ１と第２のプレイネーブル信号ＰｒｅＥＮ２が立ち下がった後においても、主イネーブル信号ＭａｉｎＥＮがＨｉｇｈの状態の期間を有する（図５（ｉ）（ｉｉ）（ｉｉｉ））。すなわち、第１のプレスイッチＰＭＯＳトランジスタ７と第２のプレスイッチＰＭＯＳトランジスタ１２がオフとなった後に、主スイッチＮＭＯＳトランジスタ８がオン状態を維持する期間を設けている。この期間においては、制御回路６内のチャージポンプ回路（図示せず）を降圧動作に移行させる制御信号Ｄｏｗｎが生成され（図５（ｉｖ））、制御回路６からの駆動信号ＥＮＨＶの信号レベルが下がる（図５（ｖ））。駆動信号ＥＮＨＶのレベルを、主スイッチＮＭＯＳトランジスタ８がオン出来る電圧に維持することにより、駆動信号ＥＮＨＶから主スイッチＮＭＯＳトランジスタ８のゲート・ソース間電圧分だけ低い電圧を、第２の電源線４に供給することが出来る（図５（ｖｉ））。すなわち、主スイッチＮＭＯＳトランジスタ８を、ソースフォロワ回路として用いることにより、駆動信号ＥＮＨＶの電圧に応じて変化する任意の電圧を、第２の電源線４に供給することが出来る。
【００２０】
（第３の実施形態）
図６は、第３の実施形態の半導体集積回路を示す図である。既述の実施形態の半導体集積回路に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態は、主スイッチトランジスタとして、ＰＭＯＳトランジスタ１８を有する。主スイッチＰＭＯＳトランジスタ１８のソース電極は第１の電源線３に接続され、ドレイン電極は第２の電源線４に接続される。主スイッチＰＭＯＳトランジスタ１８のバックゲート電極は、第１の電源線３に接続される。
【００２１】
第３の実施形態の動作を、図７の動作波形図を用いて説明する。制御回路６は、所定のタイミングで第１のプレイネーブル信号ＰｒｅＥＮ１を出力する（図７（ｉ））。第１のプレイネーブル信号ＰｒｅＥＮ１は、インバータ１０で反転され、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。これにより、第１のプレスイッチＰＭＯＳトランジスタ７がオンする。この時に流れる突入電流の最大値は、次の式（１）で示される。
【００２２】
【数１】
2015053612.tif 000003
【００２３】
式（１）において、ＶＤＤＣは入力電源電圧、Ｒ７は第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗、Ｒｐｏｌｙは抵抗１１を示す。
【００２４】
第１の電源線３と第２の電源線４との間の電圧差は、電流Ｉｒｕｓｈ１を上限とした電流を流して、第１の電源線３と第２の電源線４との間の電圧差はＶｄｏｒｐ１まで縮小して落ち着く。電圧差Ｖｄｒｏｐ１は、次の式（２）で示すことが出来る。
【００２５】
【数２】
2015053612.tif 000004
【００２６】
式（２）において、負荷電流Ｉは停止状態の負荷回路の消費電流なので、Ｉｒｕｓｈ１よりも大幅に少ない電流である。この為、電圧差Ｖｄｒｏｐ１と入力電源電圧ＶＤＤＣの関係は、次の式（３）で表すことが出来る。
【００２７】
【数３】
2015053612.tif 000005
【００２８】
従って、第２の電源線４の電圧は大きく立ち上がる。言い換えると、第２の電源線４の電圧が大きく立ち上がる時間の大部分を決めるのは、Ｒ７とＲｐｏｌｙを合わせた抵抗値である。高速立ち上げを行うために、いかにばらつき無くこの抵抗値を作り込むかに懸かっており、例えば多結晶シリコンで構成される高精度な抵抗をＲｐｏｌｙに用いて第２の電源線４の立ち上がり時間を精度良く決定することが高速立ち上げには重要となる。
【００２９】
第１のプレイネーブル信号ＰｒｅＥＮ１から所定の時間経過したタイミングで第２のプレイネーブル信号ＰｒｅＥＮ２が生成される（図７（ｉｉ））。第２のプレイネーブル信号ＰｒｅＥＮ２は、インバータ１３で反転されて、第２のプレスイッチＰＭＯＳトランジスタ１２のゲート電極に供給される。これにより、第２のプレスイッチＰＭＯＳトランジスタ１２がオンする。この時に流れる突入電流の最大値は、次の式（４）で示される。
【００３０】
【数４】
2015053612.tif 000006
【００３１】
式（４）において、Ｒ１２は、第２のプレスイッチＰＭＯＳトランジスタ１２のオン抵抗を示す。
【００３２】
第２のプレイネーブル信号ＰｒｅＥＮ２から所定の時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮが生成され（図７（ｉｉｉ））、インバータ１９で反転されて、主スイッチＰＭＯＳトランジスタ１８のゲート電極に印加される。これにより、主スイッチＰＭＯＳトランジスタ１８がオンする。
【００３３】
第２の電源線４の出力電圧ＶＤＤＶは、第１のプレスイッチＰＭＯＳトランジスタ７がオンした段階で大きく立ち上がる。そして、入力電源電圧ＶＤＤＣよりも、抵抗１１による電圧降下と、第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗による電圧降下分だけ低い電圧まで上昇する。
【００３４】
第２のプレスイッチＰＭＯＳトランジスタ１２がオンすることにより、抵抗１１が第２のプレスイッチトランジスタ１２のソース・ドレイン電流経路によりシャントされる。この為、抵抗１１による電圧降下が取り除かれ、第２の電源線４の出力電圧ＶＤＤＶは、ほぼ入力電源電圧ＶＤＤＣまで上昇する（図７（ｉｖ））。第２のプレイネーブル信号ＰｒｅＥＮ２の立ち上がりから所定時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮが出力され（図７（ｉｉｉ））、主スイッチＰＭＯＳトランジスタ１８のゲート電極に供給される。これにより、主スイッチＰＭＯＳトランジスタ１８がオンする。この時に流れる突入電流の最大値は、次の式（５）で示される。
【００３５】
【数５】
2015053612.tif 000007
【００３６】
式（５）において、Ｒ１８は、主スイッチＰＭＯＳトランジスタ１８のオン抵抗を示す。図７（ｖ）は、第１の電源線３を流れる電源電流を示す。
【００３７】
各素子の抵抗値は、突入電流の関係を式（６）の様に設定し、各突入電流が許容範囲を超えないような値となるように、Ｉｒｕｓｈ１やＩｒｕｓｈ２やＩｒｕｓｈ３へと割り振る中で決定される。すなわち、式（１）と式（４）と式（５）の右辺を、式（６）に代入して求めることが出来る。第１と第２のプレスイッチだけでは突入電流が許容範囲を超える様な場合には、新たにプレスイッチを追加して突入電流の割り振り先を増やして解決することは言うまでもない。
【００３８】
【数６】
2015053612.tif 000008
【００３９】
（第４の実施形態）
図８は、第４の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、ソース電極が第１の電源線３に接続され、ドレイン電極が第２の電源線４に接続される第３のプレスイッチＰＭＯＳトランジスタ２２を有する。第３のプレスイッチＰＭＯＳトランジスタ２２のバックゲート電極は、第１の電源線３に接続される。
【００４０】
第４の実施形態の動作を、図９の動作波形図を用いて説明する。制御回路６は、所定のタイミングで第１のプレイネーブル信号ＰｒｅＥＮ１を出力する（図９（ｉ））。第１のプレイネーブル信号ＰｒｅＥＮ１は、インバータ１０で反転され、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。これにより、第１のプレスイッチＰＭＯＳトランジスタ７がオンする。この時に流れる突入電流の最大値は、次の式（７）で示される。
【００４１】
【数７】
2015053612.tif 000009
【００４２】
式（７）において、ＶＤＤＣは入力電源電圧、Ｒ７は第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗、Ｒｐｏｌｙは抵抗１１を示す。
【００４３】
第１のプレイネーブル信号ＰｒｅＥＮ１から所定の時間経過したタイミングで第２のプレイネーブル信号ＰｒｅＥＮ２が生成される（図９（ｉｉ））。第２のプレイネーブル信号ＰｒｅＥＮ２は、インバータ１３で反転され、第３のプレスイッチＰＭＯＳトランジスタ２２のゲート電極に供給される。これにより、第３のプレスイッチＰＭＯＳトランジスタ２２がオンする。この時に流れる突入電流の最大値は、次の式（８）で示される。
【００４４】
【数８】
2015053612.tif 000010
【００４５】
式（８）において、Ｒ２２は、第３のプレスイッチＰＭＯＳトランジスタ２２のオン抵抗、Ｉは負荷電流を示す。
【００４６】
第２のプレイネーブル信号ＰｒｅＥＮ２の立ち上りから所定の時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮが生成される（図９（ｉｉｉ））。主イネーブル信号ＭａｉｎＥＮが、インバータ１９で反転され、主スイッチＰＭＯＳトランジスタ１８のゲート電極に印加される。これにより、主スイッチＰＭＯＳトランジスタ１８がオンする。
【００４７】
第２の電源線４の出力電圧ＶＤＤＶは、第１のプレスイッチＰＭＯＳトランジスタ７がオンした段階で立ち上がる。そして、入力電源電圧ＶＤＤＣよりも、抵抗１１による電圧降下と、第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗による電圧降下分だけ低い電圧まで上昇する(図９（ｉｖ）)。
【００４８】
第３のプレスイッチＰＭＯＳトランジスタ２２がオンすることにより、第１のプレスイッチＰＭＯＳトランジスタ７と抵抗１１が、第３のプレスイッチトランジスタ２２のソース・ドレイン電流経路によりシャントされる。この為、抵抗１１による電圧降下が取り除かれ、第２の電源線４の出力電圧ＶＤＤＶは、ほぼ入力電源電圧ＶＤＤＣまで上昇する（図９（ｉｖ））。第２のプレイネーブル信号ＰｒｅＥＮ２の立ち上がりから所定時間経過したタイミングで主イネーブル信号ＭａｉｎＥＮが出力され（図９（ｉｉｉ））、主スイッチＰＭＯＳトランジスタ１８のゲート電極に供給される。これにより、主スイッチＰＭＯＳトランジスタ１８がオンする。この時に流れる突入電流の最大値は、次の式（９）で示される。
【００４９】
【数９】
2015053612.tif 000011
【００５０】
図９（ｖ）は、第１の電源線３を流れる電源電流を示す。
【００５１】
各素子の抵抗値は、突入電流の関係を式（１０）の様に設定し、各突入電流が許容範囲を超えないように、Ｉｒｕｓｈ１やＩｒｕｓｈ２やＩｒｕｓｈ３へと割り振る中で決定される。すなわち、式（７）と式（８）と式（９）の右辺を式（１０）に代入して求めることが出来る。第１と第２のプレスイッチだけでは突入電流が許容範囲を超える様な場合には、新たにプレスイッチを追加して突入電流の割り振り先を増やして解決することは言うまでもない。
【００５２】
【数１０】
2015053612.tif 000012
【００５３】
（第５の実施形態）
図１０は、第５の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、イネーブル信号ＰｗＥＮに応答して、第１のプレスイッチＰＭＯＳトランジスタ７、第２のプレスイッチＰＭＯＳトランジスタ２２、及び主スイッチＰＭＯＳトランジスタ１８の導通を制御する制御信号を生成する信号生成回路１００を有する。信号生成回路１００は、既述の実施形態の制御回路６に相当する。信号生成回路１００は、イネーブル信号ＰｗＥＮが供給される端子１０１を有する。信号生成回路１００は、インバータ１０２を有する。イネーブル信号ＰｗＥＮが、インバータ１０２で反転され、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。
【００５４】
信号生成回路１００は、ＮＡＮＤ回路１０３を有する。ＮＡＮＤ回路１０３の一方の入力端子には、イネーブル信号ＰｗＥＮが供給され、他方の入力端子は、第２の電源線４に接続される。ＮＡＮＤ回路１０３の出力は、第２のプレスイッチＰＭＯＳトランジスタ２２のゲート電極に接続される。更に、ＮＡＮＤ回路１０３の出力は、２段のインバータ回路１０４と１０５を介して主スイッチＰＭＯＳトランジスタ１８のゲート電極に供給される。
【００５５】
第５の実施形態の動作を、図１１に示す動作波形図を用いて説明する。信号生成回路１００に、イネーブル信号ＰｗＥＮが供給される（図１１（ｉ））。インバータ１０２は、イネーブル信号ＰｗＥＮを反転させ、第１のプレイネーブル信号ＰｒｅＥＮ１を生成する（図１１（ｉｉ））。第１のプレイネーブル信号ＰｒｅＥＮ１は、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。これにより、第１のプレスイッチＰＭＯＳトランジスタ７がオンする。第１のプレスイッチＰＭＯＳトランジスタ７がオンすることにより、第２の電源線４の出力電圧ＶＤＤＶが高精度な抵抗１１によって概ね決まる時定数から変動の少ない時間で大きく上昇する。第１のプレスイッチＰＭＯＳトランジスタ７がオンすることにより、第２の電源線４の出力電圧ＶＤＤＶは、入力電源電圧ＶＤＤＣから、第１のプレスイッチＰＭＯＳトランジスタ７のオン抵抗、及び、抵抗１１による電圧降下分だけ低い電圧まで上昇する。
【００５６】
ＮＡＮＤ回路１０３は、２つの入力がＨｉｇｈレベルになった時に、第２のプレイネーブル信号ＰｒｅＥＮ２を生成する（図１１（ｉｉｉ））。第２のプレイネーブル信号ＰｒｅＥＮ２は、第２のプレスイッチＰＭＯＳトランジスタ２２のゲート電極に供給される。これにより、第２のプレスイッチトランジスタ２２がオンする。第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることにより、第２の電源線４の出力電圧ＶＤＤＶは、ほぼ入力電源電圧ＶＤＤＣまで上昇する（図１１（ｖ））。
【００５７】
ＮＡＮＤ回路１０３の回路閾値を高く設定することにより、第２の電源線４の出力電圧ＶＤＤＶが入力電源電圧ＶＤＤＣに近い電圧まで立ち上がった状態で、第２のプレイネーブル信号ＰｒｅＥＮ２が出力される設定とすることが出来る。かかる調整により、第２のプレスイッチＰＭＯＳトランジスタ２２がオンした際、及び、主スイッチＰＭＯＳトランジスタ１８がオンした際の突入電流を抑制することが出来る。
【００５８】
ＮＡＮＤ回路１０３の出力信号ＰｒｅＥＮ２が、２段のインバータ１０４及び１０５で反転され、所定の遅延時間の後に主イネーブル信号ＭａｉｎＥＮが生成される（図１１（ｉｖ））。主イネーブル信号ＭａｉｎＥＮが、主スイッチＰＭＯＳトランジスタ１８のゲート電極に供給される。これにより、主スイッチＰＭＯＳトランジスタ１８がオンする。
【００５９】
本実施形態によれば、イネーブル信号ＰｗＥＮに応答する信号生成回路１００により、第１のプレスイッチＰＭＯＳトランジスタ７、第２のプレスイッチＰＭＯＳトランジスタ２２、及び、主スイッチＰＭＯＳトランジスタ１８を順次オンさせる一連の制御信号を生成し、各トランジスタのゲート電極に供給することが出来る。ある程度第２の電源線４の出力電圧ＶＤＤＶが上昇した後に第２のプレスイッチＰＭＯＳトランジスタ２２をオンさせる構成とすることにより、第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることによる突入電流を抑制することが出来る。
【００６０】
図１２は、第５の実施形態の信号生成回路１００の一つの実施形態を示す図である。ＮＡＮＤ回路１０３は、並列接続されるＰＭＯＳトランジスタ１１０と１１１を有する。ＰＭＯＳトランジスタ１１０及び１１１のソース電極とバックゲート電極は、第１の電源線３に接続される。ＮＡＮＤ回路１０３は、直列接続されるＮＭＯＳトランジスタ１１２と１１３を有する。ＰＭＯＳトランジスタ１１０及び１１１のドレイン電極は、ＮＭＯＳトランジスタ１１２のドレイン電極に接続される。ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１２のゲート電極は、入力端１０１に接続される。入力端１０１には、イネーブル信号ＰｗＥＮが印加される。
【００６１】
ＮＭＯＳトランジスタ１１３のソース電極は、ＮＭＯＳトランジスタ１０６−１のドレイン電極に接続される。ＮＭＯＳトランジスタ１０６−１にソース・ドレイン電流経路が直列接続されるＮ段目のＮＭＯＳトランジスタ１０６−Ｎのソース電極は、第３の電源線５に接続され、接地される。ＮＭＯＳトランジスタ１１２と１１３、並びに、ＮＭＯＳトランジスタ１０６−１から１０６−Ｎのバックゲート電極は、第３の電源線５に接続され、接地される。ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１３、及び、ＮＭＯＳトランジスタ１０６−１乃至１０６−Ｎのゲート電極は、端子２００に接続される。端子２００は、第２の電源線４に接続され、出力電圧ＶＤＤＶが供給される。
【００６２】
ソース・ドレイン電流経路が直列接続されるＮＭＯＳトランジスタ１０６−１から１０６−Ｎは、ＮＡＮＤ回路１０３の回路閾値を調整する調整回路１０６を構成する。ＮＡＮＤ回路１０３の回路閾値を高くすることにより、入力端２００に印加される第２の電源線４の出力電圧ＶＤＤＶがある程度立ち上がった状態で、第２のプレイネーブル信号ＰｒｅＥＮ２を出力する様に調整することが出来る。
【００６３】
インバータ１０４は、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５を有する。ＰＭＯＳトランジスタ１１４のソース電極とバックゲート電極は、第１の電源線３に接続される。ＮＭＯＳトランジスタ１１５のソース電極とバックゲート電極は、第３の電源線５に接続される。ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のゲート電極には、ＮＡＮＤ回路１０３の出力信号である第２のプレイネーブル信号ＰｒｅＥＮ２が供給される。
【００６４】
ＰＭＯＳトランジスタ１１４のゲート電極は、ＰＭＯＳトランジスタ１０７−１のドレイン電極に接続される。ＰＭＯＳトランジスタ１０７−１乃至１０７―Ｎは、ソース・ドレイン電流経路が直列接続され、Ｎ段目のＰＭＯＳトランジスタ１０７−Ｎのソース電極は、第１の電源線３に接続され、入力電源電圧ＶＤＤＣが印加される。ＰＭＯＳトランジスタ１０７−１乃至１０７−Ｎのバックゲート電極は、第１の電源線３に接続される。ＰＭＯＳトランジスタ１０７−１乃至１０７−Ｎのゲート電極は、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のドレイン電極に接続され、インバータ１０４の出力信号が供給される。
【００６５】
ＰＭＯＳトランジスタ１０７−１乃至１０７−Ｎは、プルアップ回路１０７を構成する。プルアップ回路１０７は、ＮＡＮＤ回路１０３の出力信号である第２のプレイネーブル信号ＰｒｅＥＮ２の電圧を高電位側の入力電源電圧ＶＤＤＣに引き上げる機能を有する。このため第２のプレイネーブル信号ＰｒｅＥＮ２の立下りが緩和される。これにより、第２のプレスイッチＰＭＯＳトランジスタ２２を緩やかにオンさせることが可能となり、第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることによる突入電流を抑制することが出来る。インバータ１０４の出力信号がＨｉｇｈレベルになると、プルアップ回路１０７を構成するＰＭＯＳトランジスタ１０７−１乃至１０７−Ｎがオフとなり、プルアップの機能は停止する。
【００６６】
インバータ１０５は、ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７を有する。ＰＭＯＳトランジスタ１１６のソース電極とバックゲート電極は、入力電源電圧ＶＤＤＣが印加される第１の電源線３に接続される。ＮＭＯＳトランジスタ１１７のソース電極とバックゲート電極は、接地電位ＶＳＳが印加される第２の電源線５に接続される。ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７のゲート電極には、インバータ１０４の出力信号が供給される。
【００６７】
ＮＭＯＳトランジスタ１０８−１乃至１０８−Ｎは、プルダウン回路１０８を構成する。プルダウン回路１０８は、インバータ１０４の出力信号の電圧を接地電位ＶＳＳに引き下げる機能を有する。このためインバータ１０５への入力の立ち上がりが緩和される。これにより、インバータ１０５の出力信号である主イネーブル信号ＭａｉｎＥＮが緩やかに立下るため、主スイッチＰＭＯＳトランジスタ１８を緩やかにオンさせることが可能となり、主スイッチＰＭＯＳトランジスタ１８がオンすることによる突入電流を抑制することが出来る。インバータ１０５の出力信号がＬｏｗレベルになると、プルダウン回路１０８を構成するＮＭＯＳトランジスタ１０８−１乃至１０８−Ｎがオフとなり、プルダウンの機能は停止する。
【００６８】
（第６の実施形態）
図１３は、第６の実施形態の半導体集積回路を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、イネーブル信号ＰｗＥＮに加え、主スイッチイネーブル信号ＭａｉｎＳＷＥＮが供給される。両方の信号が供給された状態で、スイッチ回路の動作が開始する構成となっている。主スイッチトランジスタのオンのタイミングを確実に制御する為である。
【００６９】
端子１３７に、イネーブル信号ＰｗＥＮが供給される。端子１３８に、主スイッチイネーブル信号ＭａｉｎＳＷＥＮが供給される。イネーブル信号ＰｗＥＮは、インバータ１３０で反転され、第１のプレイネーブル信号ＰｒｅＥＮ１として第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。ＮＡＮＤ回路１３１の一方の入力端には、イネーブル信号ＰｗＥＮが供給される。ＮＡＮＤ回路１３１の他の入力端は、第２の電源線４に接続される。ＮＡＮＤ回路１３１の出力信号が、第２のプレイネーブル信号ＰｒｅＥＮ２として、第２のプレスイッチＰＭＯＳトランジスタ２２のゲート電極に供給される。第２の電源線４の出力電圧ＶＤＤＶをＮＡＮＤ回路１３１の一方の入力信号とすることにより、第２の電源線４の出力電圧ＶＤＤＶが、ある程度立ち上がってから、第２のプレイネーブル信号ＰｒｅＥＮ２が出力される。これにより、第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることによる突入電流を抑制することが出来る。
【００７０】
ＮＡＮＤ回路１３１の出力信号ＰｒｅＥＮ２が、ＮＯＲ回路１３２の一方の入力端に供給される。ＮＯＲ回路１３２の他方の入力端には、主スイッチイネーブル信号ＭａｉｎＳＷＥＮがインバータ１３４で反転されて供給される。ＮＡＮＤ回路１３１の出力信号が供給されるＮＯＲ回路１３２の入力端には、プルアップ回路１３５が接続される。プルアップ回路１３５は、ソース・ドレイン電流経路が直列接続されたＰＭＯＳトランジスタ１３５−１乃至１３５−Ｎを有する。ＮＡＮＤ回路１３１の出力信号が供給されるＮＯＲ回路１３２の入力端は、ＰＭＯＳトランジスタ１３５−１のドレイン電極に接続されると共に、インバータ１３９を介して、ＰＭＯＳトランジスタ１３５−１乃至１３５−Ｎのゲート電極に接続される。ＰＭＯＳトランジスタ１３５−Ｎのソース電極は、第１の電源線３に接続され、入力電源電圧ＶＤＤＣが供給される。ＰＭＯＳトランジスタ１３５−１乃至１３５−Ｎのバックゲート電極は、第１の電源線３に接続される。プルアップ回路１３５は、ＮＡＮＤ回路１３１の出力信号ＰｒｅＥＮ２の電圧を第１の電源線３の入力電源電圧ＶＤＤＣ、すなわち高電位側に引き上げる機能を有する。このため第２のプレイネーブル信号ＰｒｅＥＮ２の立下りが緩和されため、第２のプレスイッチＰＭＯＳトランジスタ２２を緩やかにオンさせることが可能となる。これにより、第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることによる突入電流を抑制することが出来る。
【００７１】
第２のプレイネーブル信号ＰｒｅＥＮ２は、ＮＯＲ回路１３２にも供給される為、その立下りが緩和されることにより、ＮＯＲ回路１３２の出力信号の立ち上がりが緩和する。また、インバータ１３３の入力端には、プルダウン回路１３６が接続される。プルダウン回路１３６は、ソース・ドレイン電流経路が直列接続されたＮＭＯＳトランジスタ１３６−１乃至１３６−Ｎを有する。ＮＭＯＳトランジスタ１３６−１乃至１３６−Ｎのゲート電極は、インバータ１３３の出力端に接続される。ＮＭＯＳトランジスタ１３６−１のドレイン電極は、インバータ１３３の入力端に接続される。ＮＭＯＳトランジスタ１３６−Ｎのソース電極は、第３の電源線５に接続され、接地電位ＶＳＳが印加される。ＮＭＯＳトランジスタ１３６−１乃至１３６−Ｎのバックゲート電極は、第３の電源線５に接続される。プルダウン回路１３６は、インバータ１３３の入力信号の電圧を接地電位ＶＳＳ側に引き下げる機能を有する。このためインバータ１３３の入力信号の立ち上がりが緩和される。これにより、インバータ１３３の出力信号である主イネーブル信号ＭａｉｎＥＮの立ち下がりが緩和されるため、主スイッチＰＭＯＳトランジスタ１８を緩やかにオンさせることが可能となる。これにより、主スイッチＰＭＯＳトランジスタ１８がオンすることによる突入電流を抑制することが出来る。
【００７２】
図１４は、第６の実施形態の半導体集積回路の動作波形を概略的に示す図である。イネーブル信号ＰｗＥＮと、主スイッチイネーブル信号ＭａｉｎＳＷＥＮが端子１３７と端子１３８に夫々供給される（図１４（ｉ）、図１４（ｉｉ））。イネーブル信号ＰｗＥＮがインバータ１３０で反転され、第１のプレイネーブル信号ＰｒｅＥＮ１が生成され（図１４（ｉｉｉ））、第１のプレスイッチＰＭＯＳトランジスタ７のゲート電極に供給される。これにより、第１のプレスイッチＰＭＯＳトランジスタ７がオンする。
【００７３】
イネーブル信号ＰｗＥＮと、第２の電源線４の出力電圧ＶＤＤＶが入力されるＮＡＮＤ回路１３１が、第２のプレイネーブル信号ＰｒｅＥＮ２を出力する（図１４（ｉｖ））。第２の電源線４の出力電圧ＶＤＤＶがある程度立ち上がった状態になった時に、ＮＡＮＤ回路１３１は、第２のプレイネーブル信号ＰｒｅＥＮ２を出力する。また、プルアップ回路１３５によるプルアップ動作により、第２のプレイネーブル信号ＰｒｅＥＮ２は、緩やかに立ち下がる。これにより、第２のプレスイッチＰＭＯＳトランジスタ２２は、緩やかにオンとなり、突入電流が緩和される。
【００７４】
主スイッチイネーブル信号ＭａｉｎＳＷＥＮの反転信号と、ＮＡＮＤ回路１３１の出力信号である第２のプレイネーブル信号ＰｒｅＥＮ２が供給されるＮＯＲ回路１３２の出力信号がインバータ１３３により反転されて、主イネーブル信号ＭａｉｎＥＮが生成される（図１４（ｖ））。プルダウン回路１３６のプルダウン機能により、主ネーブル信号ＭａｉｎＥＮの立下りが緩和される。立下りが緩和された主イネーブル信号ＭａｉｎＥＮが供給されることにより主スイッチＰＭＯＳトランジスタ１８は緩やかにオンする。これにより、主スイッチＰＭＯＳトランジスタ１８がオンすることによる突入電流が抑制される。第２の電源線４の出力電圧ＶＤＤＶは、第１のプレスイッチＰＭＯＳトランジスタ７がオンすることにより立ち上がり、第２のプレスイッチＰＭＯＳトランジスタ２２がオンすることにより、ほぼ入力電源電圧ＶＤＤＣまで上昇する（図１４（ｖｉ））。
【００７５】
本実施形態によれば、イネーブル信号ＰｗＥＮと主スイッチイネーブル信号ＭａｉｎＳＷＥＮの両方の信号により主スイッチＰＭＯＳトランジスタ１８の導通を制御する。このため、主スイッチＰＭＯＳトランジスタ１８のオン動作のタイミングを主スイッチイネーブル信号ＭａｉｎＳＷＥＮにより確実に制御することが出来る。また、第２のプレスイッチＰＭＯＳトランジスタ２２、及び、主スイッチＰＭＯＳトランジスタ１８を緩やかにオンさせる制御により、夫々のトランジスタがオンした際の突入電流を抑制することが出来る。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１  第１の電源端子、２  第２の電源端子、３  第１の電源線、４  第２の電源線、５  第３の電源線、６  制御回路、７  第１のプレスイッチＰＭＯＳトランジスタ、８  主スイッチＮＭＯＳトランジスタ、９  負荷回路、１１  抵抗、１８  主スイッチＰＭＯＳトランジスタ、１０３及び１３１  ＮＡＮＤ回路、１０７及び１３５  プルアップ回路。
【図１】
2015053612.tif 000013
【図２】
2015053612.tif 000014
【図３】
2015053612.tif 000015
【図４】
2015053612.tif 000016
【図５】
2015053612.tif 000017
【図６】
2015053612.tif 000018
【図７】
2015053612.tif 000019
【図８】
2015053612.tif 000020
【図９】
2015053612.tif 000021
【図１０】
2015053612.tif 000022
【図１１】
2015053612.tif 000023
【図１２】
2015053612.tif 000024
【図１３】
2015053612.tif 000025
【図１４】
2015053612.tif 000026