(57)【要約】【課題】電源部からの出力電圧を電源とする制御部から停止信号を出力して電源部の動作を停止させる構成の半導体装置において、電源部の正常な起動を確実に行う。【解決手段】電源電圧ＶＤＤを降圧して降圧電圧ＶＤＤＬを生成する電源回路１と、電源回路１で生成された降圧電圧で駆動すると共に電源回路に降圧電圧の生成を停止させる停止信号を生成して出力するＬＳＩ制御回路２と、降圧電圧が予め定められた値以上になるまで、停止信号の電源回路１への入力を停止する起動制御回路４及び論理積回路ａｎｄ１と、を備えた半導体装置。【選択図】図１
2015037265.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する電源部と、
前記電源部で生成された降圧電圧で駆動されると共に記電源部に前記降圧電圧の生成を停止させる停止信号を出力する制御部と、
前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する電源制御部と、
を備えた半導体装置。
【請求項２】
前記制御部から出力された前記停止信号を前記電源電圧の電圧レベルまで昇圧して前記電源制御部に出力する昇圧部を備え、
前記電源部は、前記昇圧された停止信号が入力されると前記降圧電圧の生成を停止する請求項１記載の半導体装置。
【請求項３】
前記電源制御部は、
ゲート電極、ソース電極、及びバルク電極が接地電圧に接続された第１のＮチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極及びドレイン電極が前記第１のＮチャネルＭＯＳトランジスタのドレイン電極に接続された第１のＰチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第１のＰチャネルＭＯＳトランジスタのゲート電極に接続された第２のＰチャネルＭＯＳトランジスタと、
ソース電極が接地電圧に接続され、ゲート電極が前記降圧電圧に接続され、ドレイン電極が前記第２のＰチャネルＭＯＳトランジスタのドレイン電極に接続され、前記降圧電圧が予め定められた値以上になるとオンして前記第２のＰチャネルＭＯＳトランジスタのドレイン電極の電位をローレベルとする第２のＮチャネルＭＯＳトランジスタと、
前記電源電圧で駆動すると共に、入力端子が前記第２のＮチャネルＭＯＳトランジスタのドレイン電極及び前記第２のＰチャネルＭＯＳトランジスタのドレイン電極に接続され、前記入力端子に入力された信号を反転して出力する論理反転回路と、
前記論理反転回路から出力される信号と前記停止信号との論理積演算を行う理積回路と、
を備えた請求項１又は請求項２記載の半導体装置。
【請求項４】
前記電源制御部は、
ゲート電極、ソース電極、及びバルク電極が接地電圧に接続された第３のＮチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極及びドレイン電極が前記第３のＮチャネルＭＯＳトランジスタのドレイン電極に接続された第３のＰチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第３のＰチャネルＭＯＳトランジスタのゲート電極及び前記第３のＮチャネルＭＯＳトランジスタのドレイン電極に接続された第４のＰチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が接地電圧に接続され、ゲート電極およびドレイン電極が前記第４のＰチャネルＭＯＳトランジスタのドレイン電極に接続された第４のＮチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が接地電圧に接続され、ゲート電極が前記第４のＮチャネルＭＯＳトランジスタのゲート電極に接続された第５のＮチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記降圧電圧に接続され、ゲート電極及びドレイン電極が前記第５のＮチャネルＭＯＳトランジスタのドレイン電極に接続された第５のＰチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第３のＰチャネルＭＯＳトランジスタおよび前記第４のＰチャネルＭＯＳトランジスタの各々のゲート電極に接続された第６のＰチャネルＭＯＳトランジスタと、
ソース電極及びバルク電極が接地電圧に接続され、ドレイン電極が前記第６のＰチャネルＭＯＳトランジスタのドレイン電極に接続され、ゲート電極が前記第５のＰチャネルＭＯＳトランジスタおよび前記第５のＮチャネルＭＯＳトランジスタの各々のドレイン電極に接続され、前記降圧電圧が予め定められた値以上になり前記第６のＰチャネルＭＯＳトランジスタおよび前記第５のＮチャネルＭＯＳトランジスタの各々のドレイン電極の電圧が予め定められた値以上になるとオンして前記第６のＰチャネルＭＯＳトランジスタのドレイン電極の電圧をローレベルとする第６のＮチャネルＭＯＳトランジスタと、
前記電源電圧で駆動すると共に、入力端子が前記第６のＮチャネルＭＯＳトランジスタ及び前記第６のＰチャネルＭＯＳトランジスタの各々のドレイン電極に接続され、前記入力端子に入力された信号を反転して出力する論理反転回路と、
前記論理反転回路から出力される信号と前記停止信号との論理積演算を行う論理積回路と、
を備えた請求項１又は請求項２記載の半導体装置。
【請求項５】
前記電源制御部は、
前記降圧電圧が予め定められた第１の値以上になると出力信号をローレベルからハイレベルに切り替えて出力する第１の起動制御部と、
前記降圧電圧が前記第１の値より低い第２の値以上になると出力信号をローレベルからハイレベルに切り替えて出力する第２の起動制御部と、
前記第１の起動制御部から出力される出力信号を一方の入力端子に入力し他方の入力端子に入力された信号との論理和演算を行う論理和回路と、
前記第２の起動制御部から出力される出力信号を一方の入力端子に入力すると共に他方の入力端子に前記論理和回路の出力端子から出力される信号を入力して論理積演算を行い、演算結果を前記論理和回路の他方の入力端子に入力する第１の論理積回路と、
前記論理和回路の出力端子から出力される信号と前記停止信号との論理積演算を行う第２の論理積回路と、
を備えた請求項１又は請求項２記載の半導体装置。
【請求項６】
前記第５のＰチャネルＭＯＳトランジスタの代わりに、抵抗を備えた請求項４記載の半導体装置。
【請求項７】
前記第５のＰチャネルＭＯＳトランジスタのドレイン電極及びゲート電極にソース電極が接続され、バルク電極が前記降圧電圧に接続され、ドレイン電極及びゲート電極が前記第５のＮチャネルＭＯＳトランジスタのドレイン電極に接続された第７のＰチャネルＭＯＳトランジスタを備えた請求項４記載の半導体装置。
【請求項８】
前記電源制御部は、
前記電源部が前記降圧電圧を生成し始めてから前記降圧電圧が予め定められた値以上になると、前記停止信号が前記電源部に直接入力されるようすると共に、太陽電池パネル又は蓄電池を含む電源部からの電圧を入力し、入力した電圧が予め定められた値以上であるか否かを示す信号を生成して出力する制御部を、
を備えた請求項１から請求項７の何れか１項に記載の半導体装置。
【請求項９】
電源部により、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する手順と、
前記電源部で生成された降圧電圧で駆動する制御部により、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する手順と、
電源制御部により、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する手順と、
を含む電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、電源制御方法に係り、特に、ＬＳＩ（Large Scale Integration）に設けられた電源回路の起動制御等を確実に行うのに好適な半導体装置、および、電源制御方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置においては、外部から入力される電源の電圧ＶＤＤより低い電圧ＶＤＤＬの電源を生成する電源回路、電源回路で生成されるＶＤＤＬ電源を用いて半導体装置内部の各回路動作を制御する制御回路（以下、ＬＳＩ制御回路ともいう）等が設けられており、ＬＳＩ制御回路により、ＶＤＤ電圧より低い電圧ＶＤＤＬを用いて各回路動作を制御することで低電力化が図られている。
【０００３】
このような構成からなる半導体装置においては、さらに消費電力を低減させることを目的として、所定の条件で回路を一時的に停止させるパワーダウンモードを備えることが一般的であり、例えば、半導体装置に搭載される電子回路の電源である二次電池の電池電圧が低下した場合、電源回路をパワーダウンモードに移行させて電源電圧の出力を遮断し、二次電池の電圧が回復するまで電子回路の消費電流を最小限に抑える制御を行う。そして、二次電池が充電されるなどして電池電圧が回復した場合は、電源回路をパワーダウンモードから復帰させて電源電圧ＶＤＤＬの供給を許可し、電子回路を通常動作状態とする制御が行われる。
【０００４】
しかし、例えば、特許文献１に記載のように、パワーダウンモードへの移行とパワーダウンモードからの復帰によって、内部電源電圧の出力停止又は出力開始を行うと、その切り替え時に電子回路が通常動作とは異なる不安定動作を行い、様々な不具合が発生する場合がある。
【０００５】
特許文献１においては、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断することにより、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２１１５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明で解決しようとする問題は、上記特許文献１を含めた従来の技術では、電源回路からの出力電圧（ＶＤＤＬ）を電源とするＬＳＩ制御回路からパワーダウン信号を出力して電源回路のパワーダウン端子に入力する構成において、電源回路が正常に起動しない不具合を回避することはできない点である。
【０００８】
すなわち、従来のパワーダウンモードを備えた半導体装置においては、電源回路で生成された電圧ＶＤＤＬを使用するＬＳＩ制御回路の電源電圧の依存等の特性をテストする際、電圧ＶＤＤＬを外部から印加したり、電源回路の影響を排除したりすることができるように、電源回路自体にパワーダウン機能を持たせたものがある。
【０００９】
このような電源回路においては、外部から入力されたパワーダウン信号を入力する端子（以下、パワーダウン端子ともいう）が設けられており、ＬＳＩ制御回路からパワーダウン信号を出力して、電源回路のパワーダウン端子に入力する構成となっている。
【００１０】
しかしながら、このように、電源回路にパワーダウン機能を設け、パワーダウン信号を電源回路からの出力電圧（ＶＤＤＬ）を電源とするＬＳＩ制御回路から出力して電源回路のパワーダウン端子に入力する構成では、電源回路が正常に起動しない危険性をはらんでいる。
【００１１】
例えば、電源投入時には電源回路からの電圧ＶＤＤＬは発生しておらず（ＶＤＤＬ＝０Ｖ）、その際、ＬＳＩ制御回路からのパワーダウン信号は、通常、電源回路をパワーダウンさせないＬ（ロー）レベルとなっている。
【００１２】
しかしながら、ＬＳＩ制御回路には最低動作電圧があり、ＶＤＤＬがその最低動作電圧まで上昇する間は、ＬＳＩ制御回路が正常動作せず、ＬＳＩ制御回路からのパワーダウン信号が不定となり、そのため、ＬＳＩ制御回路からのパワーダウン信号がＨ（ハイ）となり、電源回路がパワーダウンする可能性もある。
【００１３】
また、このような電源回路においては、ＬＳＩ制御回路からパワーダウン信号を、ＬＳＩ制御回路と同様に電源回路からの出力電圧（ＶＤＤＬ）を電源とするレベルシフト回路を介して電源回路のパワーダウン端子に入力する構成とすることで、電源回路を確実にパワーダウンさせるものもある。
【００１４】
しかしながら、レベルシフト回路にも最低動作電圧があり、電圧ＶＤＤＬがその最低動作電圧まで上昇する間は、レベルシフト回路が正常動作せず、このような構成では、ＶＤＤＬ＝０（Ｖ）時であってもレベルシフト回路が正常動作するとは限らず、たとえ電源投入時にＬＳＩ制御回路からのパワーダウン信号がＬ（ロー）レベルとなっている場合でも、レベルシフト回路からのパワーダウン信号は、必ずしもＬ（ロー）レベルとはならず、Ｈ（ハイ）レベルとなる場合があり、この場合、電源回路がパワーダウンしてしまう。
【００１５】
また、電源投入時にはレベルシフト回路からのパワーダウン信号はＬ（ロー）レベルであっても、その後のＶＤＤＬ電圧の上昇に伴い、レベルシフト回路からのパワーダウン信号がＨ（ハイ）となり、電源回路がパワーダウンする可能性もある。
【００１６】
本発明は、上記問題点を解決するためになされたものであり、電源回路からの出力電圧を電源とするＬＳＩ制御回路からパワーダウン信号を出力して電源回路のパワーダウン端子に入力する構成において、電源回路を確実に起動することが可能な技術を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明の半導体装置は、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する電源部と、前記電源部で生成された降圧電圧で駆動されると共に前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する制御部と、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する電源制御部と、を備えている。
【００１８】
一方、上記目的を達成するため、本発明の電源制御方法は、電源部により、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する手順と、前記電源部で生成された降圧電圧で駆動する制御部により、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する手順と、電源制御部により、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する手順と、を含んでいる。
【００１９】
本発明では、電源部は、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止し、前記電源部で生成された降圧電圧で駆動する制御部は、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力し、電源制御部は、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止するので、電源部から出力される降圧電圧により制御部が正常に動作するまでの不安定な期間において当該制御部から出力される停止信号による電源部の正常でない動作停止を回避することができる。
【発明の効果】
【００２０】
本発明によれば、電源部による降圧電圧ＶＤＤＬの生成開始から制御部の正常動作開始までの不安定な期間における当該制御部からの停止信号による電源部の動作停止を回避することができるので、電源部からの出力電圧を電源とする制御部から停止信号を出力して電源部の動作を停止させる構成の半導体装置において、電源部の正常な起動を確実に行うことが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る半導体装置の構成例（第１の実施形態）を示す回路図である。
【図２】図１における起動制御回路の第１の構成例を示す回路図である。
【図３】図２におけるＮＭＯＳの動作特性例を示す説明図である。
【図４】図１における起動制御回路の第２の構成例を示す回路図である。
【図５】本発明に係る半導体装置の構成例（第２の実施形態）を示す回路図である。
【図６】図５における起動制御回路の動作例を示すタイミングチャートである。
【図７】本発明に係る半導体装置を用いたソーラーパネルの明暗判定装置の構成例を示すブロック図である。
【図８】本発明に係る半導体装置を用いたバッテリー残量判定装置の構成例を示すブロック図である。
【図９】図４における起動制御回路を構成するＰＭＯＳ５の第１の代用例を示す回路図である。
【図１０】図４における起動制御回路を構成するＰＭＯＳ５の第２の代用例を示す回路図である。
【図１１】本発明に係る半導体装置との比較に用いる半導体装置の構成例を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、図を用いて本発明に係る実施の形態について説明する。まず、図１１を用いて、本発明に係る半導体装置との比較に用いる半導体装置について説明する。
【００２３】
図１１における半導体装置１１は、図中「ＬＳＩ内部」と記載されているように、電圧ＶＤＤを電源としてより低い電圧ＶＤＤＬ（ＶＤＤＬ＜ＶＤＤ）を生成する電源回路１１１、電源回路１１１で生成される電圧ＶＤＤＬを電源とする半導体集積回路としてのＬＳＩ制御回路１１２、ＬＳＩ制御回路１１２から電源回路１１１をパワーダウンするための電圧ＶＤＤＬレベルの信号ｎｏｄｅ１を電圧ＶＤＤレベルの信号ｎｏｄｅ２に変換するためのレベルシフト回路１１３、および、外部端子からの信号ｔｅｓｔとレベルシフト回路１１３からの信号ｎｏｄｅ２とを入力として、信号ｎｏｄｅ３を出力とする論理積回路ａｎｄ３から構成されている。なお、信号ｎｏｄｅ３は、電源回路１１１のパワーダウン端子ｐｄに入力される。
【００２４】
ＬＳＩ制御回路１１２は、ＬＳＩ内部（半導体装置１１）の各回路動作を制御する回路であり、電源回路１１１が生成した電圧ＶＤＤＬを電源として使用することで、半導体装置１１の低電力化を図っている。
【００２５】
また、ＬＳＩ制御回路１１２の電源電圧依存等の特性をテストする際、ＶＤＤＬを外部印加したり電源回路１１１の影響を排除したりできるように、電源回路１１１にパワーダウン機能を設け、電源回路１１１に、ＬＳＩ制御回路１１２で生成されたパワーダウン信号を入力するパワーダウン端子ｐｄを設けている。
【００２６】
上述の発明が解決しようとする課題の欄で説明したように、半導体装置１１のように、電源回路１１１にパワーダウン機能を設け、パワーダウン機能を実行させるためのパワーダウン信号を、電源回路１１１からの出力電圧を電源とするＬＳＩ制御回路１１２で予め定められた条件に基づいて制御する構成では、電源回路１１１が正常に起動しない危険性をはらんでいる。
【００２７】
この危険性を回避するため、本図１１に示す半導体装置１１では、外部端子からの信号ｔｅｓｔを使用し、電圧ＶＤＤＬが未発生時に信号ｎｏｄｅ２が不定となった場合でも、外部端子からの信号ｔｅｓｔがＬ（ロー）となっていれば、信号ｎｏｄｅ２と信号ｔｅｓｔとを入力とした論理積回路ａｎｄ３からの出力である信号ｎｏｄｅ３はＬ（ロー）となり、電源回路１１１が確実に起動する構成となっている。
【００２８】
しかしながら、図１１に示す回路構成の場合、信号ｔｅｓｔを入力するための外部端子が必要となるため、ＬＳＩのチップサイズや、外部端子の配置に影響を与えることになる。特に、近年の半導体装置の価格競争激化により、ＬＳＩの低価格化は重要な課題となってきており、チップサイズについては可能な限り小さくすることが要求されている。
【００２９】
このような要求に対応するために、信号ｔｅｓｔ入力用の外部端子を削減した構成で、電源回路１１１の起動制御を正常に行う構成の半導体装置を図１に示す。
【００３０】
図１では、本発明に係る半導体装置の第１の実施の形態例を示しており、図１における半導体装置１０は、図中「ＬＳＩ内部」と記載され、外部端子（「ＶＤＤ（端子）」）からの電圧ＶＤＤを電源として電圧ＶＤＤより低い電圧ＶＤＤＬ（本発明に係る降圧電圧に相当する）を生成する本発明に係る電源部としての電源回路１、電源回路１で生成された電圧ＶＤＤＬを電源とする本発明に係る制御部としての半導体集積回路からなるＬＳＩ制御回路２、ＬＳＩ制御回路２において電源回路１をパワーダウンするために生成された電圧ＶＤＤＬレベルの信号ｎｏｄｅ４を電圧ＶＤＤレベルの信号ｎｏｄｅ５に変換するための本発明に係る昇圧部としてのレベルシフト回路３、外部端子からの電圧ＶＤＤと電源回路１で生成されたＶＤＤＬ電圧とを入力して、電源回路１のパワーダウン端子ｐｄに入力される信号ｎｏｄｅ６を生成する起動制御回路４、および、起動制御回路４からの信号ｎｏｄｅ６とレベルシフト回路３からの電圧ＶＤＤレベルの信号ｎｏｄｅ５とを入力として、信号ｎｏｄｅ７を電源回路１のパワーダウン端子ｐｄへの出力とする論理積回路ａｎｄ１から構成されている。なお、起動制御回路４及び論理積回路ａｎｄ１により本発明に係る電源制御部が構成される。また、ＬＳＩ制御回路２は図中「ＭＣＵ」と記載のようにマイクロコントロールユニット(Micro Control Unit)である。
【００３１】
起動制御回路４は、電源回路１から出力される電圧ＶＤＤＬをモニターし、電圧ＶＤＤＬが予め定められた閾値電圧を超えるまでＬ（ロー）レベルの信号ｎｏｄｅ６を出力し続けることで、電源回路１を確実に起動させるための回路であり、図２にその詳細な構成を示す。
【００３２】
図２において起動制御回路４ａとして示すように、起動制御回路は、ＮチャネルＭＯＳトランジスタｎｍｏｓ１のソース電極と接地（以下ＧＮＤともいう）間に抵抗ｒ１が接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ１のゲート電極とバルク電極がＧＮＤに接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ１のドレイン電極とＰチャネルＭＯＳトランジスタｐｍｏｓ１のドレイン電極及びゲート電極がＰチャネルＭＯＳトランジスタｐｍｏｓ２のゲート電極に接続され、ＰチャネルＭＯＳトランジスタｐｍｏｓ１のソース電極及びＰチャネルＭＯＳトランジスタｐｍｏｓ２のソース電極とバルク電極がＶＤＤ電源に接続され、ＰチャネルＭＯＳトランジスタｐｍｏｓ２のドレイン電極及びＶＤＤ電源のインバータｉｎｖ１の入力がＮチャネルＭＯＳトランジスタｎｍｏｓ２のドレイン電極に接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ２のソース電極とバルク電極がＧＮＤに接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ２のゲート電極がＶＤＤＬ電源に接続された回路である。
【００３３】
なお、ＮチャネルＭＯＳトランジスタｎｍｏｓ１が本発明に係る第１のＮチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ１が本発明に係る第１のＰチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ２が本発明に係る第２のＰチャネルＭＯＳトランジスタｐｍｏｓ２に相当し、ＮチャネルＭＯＳトランジスタｎｍｏｓ２が本発明に係る第２のＮチャネルＭＯＳトランジスタに相当する。また、インバータｉｎｖ１は本発明に係る論理反転回路に相当する。
【００３４】
ＮチャネルＭＯＳトランジスタｎｍｏｓ１、ＰチャネルＭＯＳトランジスタｐｍｏｓ１、および、抵抗ｒ１は、ＰチャネルＭＯＳトランジスタｐｍｏｓ２を定電流源として動作させるためのバイアス部４ａ１を構成している。
【００３５】
ＮチャネルＭＯＳトランジスタｎｍｏｓ１は、ディプレッション型ＮチャネルＭＯＳトランジスタを使用しており、ゲート電極をＧＮＤに接続した場合、ソース電極ｎｏｄｅ８の電圧（ｎｏｄｅ８電圧）を横軸、ドレイン−ソース間電流（ｎｍｏｓ１＆ｒ１電流）を縦軸にとると、図３における実線の特性を示す。
【００３６】
また、抵抗ｒ１は、ソース電極ｎｏｄｅ８の電圧（ｎｏｄｅ８電圧）を横軸、抵抗ｒ１に流れる電流（ｎｍｏｓ１＆ｒ１電流）を縦軸にとると、図３における点線の特性を示す。
【００３７】
図３において、実線と点線の交点は１点のみしかないので、図２におけるソース電極ｎｏｄｅ８の電圧は交点電圧で安定する。
【００３８】
ソース電極ｎｏｄｅ８の電圧が交点電圧で安定すると、交点電流を流す定電流源となるので、ダイオード接続したＰチャネルＭＯＳトランジスタｐｍｏｓ１のゲート電極ｎｏｄｅ９を、他の回路のＰチャネルＭＯＳのゲート電極に接続することで、定電流をミラーすることができる。
【００３９】
すなわち、ＰチャネルＭＯＳトランジスタｐｍｏｓ２は、ゲート電極に、ＰチャネルＭＯＳトランジスタｐｍｏｓ１のゲート電極ｎｏｄｅ９を接続し、ＰチャネルＭＯＳトランジスタｐｍｏｓ１の電流をミラーした定電流源として動作する。
【００４０】
以下、このような構成の起動制御回路４ａを用いた図１の電源回路１の起動時の動作説明を行う。まず、ＶＤＤ電圧は最初から供給されているものとし、電圧ＶＤＤＬ＝０Ｖの状態から考える。図２において、電圧ＶＤＤが供給されているので、ＰチャネルＭＯＳトランジスタｐｍｏｓ２は電流源として動作している。
【００４１】
また、電圧ＶＤＤＬ＝０Ｖであり、ＮチャネルＭＯＳトランジスタｎｍｏｓ２はオフ（ＯＦＦ）状態である。従って、この場合のＮチャネルＭＯＳトランジスタｎｍｏｓ２のドレイン電極とＰチャネルＭＯＳトランジスタｐｍｏｓ２のドレイン電極との接続点における信号ｎｏｄｅ１０はハイ（Ｈ）レベルとなり、信号ｎｏｄｅ１０（Ｈ）を入力したインバータｉｎｖ１からの信号、すなわち端子ｓｔｕｐｄからの出力信号がロー（Ｌ）レベルとなる。
【００４２】
これにより、図１における起動制御回路４から出力される信号ｎｏｄｅ６がロー（Ｌ）となり、ＬＳＩ制御回路２及びレベルシフト回路３から出力される信号ｎｏｄｅ４，５に関わらず、論理積回路ａｎｄ１から出力される信号ｎｏｄｅ７はロー（Ｌ）となる。その結果、電源回路１はパワーダウンすることなく確実に起動し続け、電源回路１から出力される電圧ＶＤＤＬが上昇し始める。
【００４３】
このようにして電圧ＶＤＤＬが上昇すると、図２におけるＮチャネルＭＯＳトランジスタｎｍｏｓ２が徐々にオン（ＯＮ）し始め、ＶＤＤＬ電圧がＮチャネルＭＯＳトランジスタｎｍｏｓ２の閾値電圧Ｖｔ以上になると、ＮチャネルＭＯＳトランジスタｎｍｏｓ２のドレイン電極とＰチャネルＭＯＳトランジスタｐｍｏｓ２のドレイン電極との接続点における電圧が低下し始め、信号ｎｏｄｅ１０がインバータｉｎｖ１の閾値を超えるロー（Ｌ）レベルまで低下すると、インバータｉｎｖ１からの信号、すなわち端子ｓｔｕｐｄからの出力信号がハイ（Ｈ）レベルとなり、図１における起動制御回路４から出力される信号ｎｏｄｅ６がハイ（Ｈ）となる。
【００４４】
すなわち、電圧ＶＤＤＬがＮチャネルＭＯＳトランジスタｎｍｏｓ２の閾値電圧Ｖｔ以上になったときに、インバータｉｎｖ１からの出力信号（端子ｓｔｕｐｄからの信号）がハイ（Ｈ）レベルとなる。このとき、図１のレベルシフト回路３およびＬＳＩ制御回路２が正常に動作する電圧ＶＤＤＬであれば、レベルシフト回路３からの出力信号ｎｏｄｅ５をロー（Ｌ）に確定させることが出来るので、インバータｉｎｖ１からの出力信号にかかわらず論理積回路ａｎｄ１の出力信号ｎｏｄｅ７はロー（Ｌ）となり、電源回路１がパワーダウンすることはない。
【００４５】
このように、図１〜図３で示した第１の実施の形態例の半導体装置１０においては、電源回路１で生成される電圧ＶＤＤＬが、ＮチャネルＭＯＳトランジスタｎｍｏｓ２の閾値電圧Ｖｔ以上になるまで電源回路１を動作させ続けることができ、図１１で示した外部端子（信号ｔｅｓｔの入力用）を使用することなく、電源回路１を確実に正常起動させることが可能となる。そして、外部端子が不要な構成となっており、半導体装置１０のチップサイズを小さくすることができる。
【００４６】
次に、図４を用いて、図１における起動制御回路４の他の構成例を説明する。図４に示す起動制御回路４ｂにおいては、ＮチャネルＭＯＳトランジスタｎｍｏｓ３のソース電極とＧＮＤ間に抵抗ｒ２が接続されている。
【００４７】
また、ＮチャネルＭＯＳトランジスタｎｍｏｓ４、ＮチャネルＭＯＳトランジスタｎｍｏｓ５、および、ＮチャネルＭＯＳトランジスタｎｍｏｓ６の各々のソース電極とバルク電極がＧＮＤに接続されている。
【００４８】
また、ＰチャネルＭＯＳトランジスタｐｍｏｓ３、ＰチャネルＭＯＳトランジスタｐｍｏｓ４、および、ＰチャネルＭＯＳトランジスタｐｍｏｓ６の各々のソース電極とバルク電極が電圧ＶＤＤに接続されている。
【００４９】
また、ＰチャネルＭＯＳトランジスタｐｍｏｓ５のソース電極とバルク電極が電圧ＶＤＤＬに接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ３のゲート電極とバルク電極がＧＮＤに接続されている。
【００５０】
また、ＮチャネルＭＯＳトランジスタｎｍｏｓ３のドレイン電極と、ＰチャネルＭＯＳトランジスタｐｍｏｓ３のドレイン電極とゲート電極、および、ＰチャネルＭＯＳトランジスタｐｍｏｓ４，ｐｍｏｓ６のゲート電極が接続されている。
【００５１】
また、ＰチャネルＭＯＳトランジスタｐｍｏｓ４のドレイン電極と、ＮチャネルＭＯＳトランジスタｎｍｏｓ４のドレイン電極とゲート電極、および、ＮチャネルＭＯＳトランジスタｎｍｏｓ５のゲート電極が接続されている。
【００５２】
また、ＮチャネルＭＯＳトランジスタｎｍｏｓ５のドレイン電極と、ＰチャネルＭＯＳトランジスタｐｍｏｓ５のドレイン電極とゲート電極、および、ＮチャネルＭＯＳトランジスタｎｍｏｓ６のゲート電極が接続されている。
【００５３】
そして、ＰチャネルＭＯＳトランジスタｐｍｏｓ６のドレイン電極と、電圧ＶＤＤを電源とするインバータｉｎｖ２の入力、及びＮチャネルＭＯＳトランジスタｎｍｏｓ６のドレイン電極が接続されている。
【００５４】
なお、ＮチャネルＭＯＳトランジスタｎｍｏｓ３が本発明に係る第３のＮチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ３が本発明に係る第３のＰチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ４が本発明に係る第４のＰチャネルＭＯＳトランジスタに相当し、ＮチャネルＭＯＳトランジスタｎｍｏｓ４が本発明に係る第４のＮチャネルＭＯＳトランジスタに相当し、ＮチャネルＭＯＳトランジスタｎｍｏｓ５が本発明に係る第５のＮチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ５が本発明に係る第５のＰチャネルＭＯＳトランジスタに相当し、ＰチャネルＭＯＳトランジスタｐｍｏｓ６が本発明に係る第６のＰチャネルＭＯＳトランジスタに相当し、ＮチャネルＭＯＳトランジスタｎｍｏｓ６が本発明に係る第６のＮチャネルＭＯＳトランジスタに相当する。
【００５５】
ＮチャネルＭＯＳトランジスタｎｍｏｓ３とＰチャネルＭＯＳトランジスタｐｍｏｓ３と抵抗ｒ２は、図２で説明したＮチャネルＭＯＳトランジスタｎｍｏｓ１とＰチャネルＭＯＳトランジスタｐｍｏｓp１と抵抗ｒ１と同様に、ＰチャネルＭＯＳトランジスタｐｍｏｓ６を定電流源として動作させるためのバイアス部４ｂ１を構成している。
【００５６】
また、ＰチャネルＭＯＳトランジスタｐｍｏｓ４とＮチャネルＭＯＳトランジスタｎｍｏｓ４は、ＮチャネルＭＯＳトランジスタｎｍｏｓ５を定電流源として動作させるための電流ミラー回路であり、ＰチャネルＭＯＳトランジスタｐｍｏｓ３に流れる定電流をミラーしている。
【００５７】
ＰチャネルＭＯＳトランジスタｐｍｏｓ６は、ゲート電極が、ＮチャネルＭＯＳトランジスタｎｍｏｓ３のドレイン電極と、ＰチャネルＭＯＳトランジスタｐｍｏｓ３のドレイン電極とゲート電極、および、ＰチャネルＭＯＳトランジスタｐｍｏｓ４のゲート電極との接続点に接続され、ＰチャネルＭＯＳトランジスタｐｍｏｓ３の電流をミラーした定電流源として動作すると共に、当該接続点における信号ｎｏｄｅ１２がゲート電極に入力される。
【００５８】
ＮチャネルＭＯＳトランジスタｎｍｏｓ５は、ゲート電極に、ＮチャネルＭＯＳトランジスタｎｍｏｓ４のドレイン電極とゲート電極が接続され、ＮチャネルＭＯＳトランジスタｎｍｏｓ４の電流をミラーした定電流源として動作すると共に、当該接続点における信号ｎｏｄｅ１３がゲート電極に入力される。
【００５９】
このような構成において、図１の電源回路１の起動時の動作説明を行う。なお、電圧ＶＤＤは最初から供給されているものとし、電圧ＶＤＤＬが０Ｖの状態から考える。
【００６０】
電圧ＶＤＤが供給されているので、ＮチャネルＭＯＳトランジスタｎｍｏｓ５およびＰチャネルＭＯＳトランジスタｐｍｏｓ６は定電流源として動作している。
【００６１】
また、電圧ＶＤＤＬは０Ｖであり、ＮチャネルＭＯＳトランジスタｎｍｏｓ６のゲート電極へ入力される信号ｎｏｄｅ１４はロー（Ｌ）レベルになっており、ＮチャネルＭＯＳトランジスタｎｍｏｓ６はオフ（ＯＦＦ）状態である。
【００６２】
従って、この場合のインバータｉｎｖ２に入力される信号ｎｏｄｅ１５はハイ（Ｈ）レベルとなり、インバータｉｎｖ２の出力信号（端子ｓｔｕｐｄからの信号）がロー（Ｌ）レベルとなるので、図１における起動制御回路４の出力信号ｎｏｄｅ６がロー（Ｌ）レベルとなり、レベルシフト回路３からの出力信号ｎｏｄｅ５の状態に関わらず、論理積回路ａｎｄ１からの出力信号ｎｏｄｅ７がロー（Ｌ）となり、電源回路１はパワーダウンせず、電源回路１からのＶＤＤＬ電圧が上昇し始める。
【００６３】
このようにしてＶＤＤＬ電圧が上昇すると、図４における信号ｎｏｄｅ１４の電圧も上昇するが、ＰチャネルＭＯＳトランジスタｐｍｏｓ５がダイオード接続で、尚且つＮチャネルＭＯＳトランジスタｎｍｏｓ５が定電流源として動作しているので、信号ｎｏｄｅ１４の電圧は、電圧ＶＤＤＬからＰチャネルＭＯＳトランジスタｐｍｏｓ５の閾値電圧Ｖｔ分低下した電圧となる。
【００６４】
信号ｎｏｄｅ１４の電圧が上昇すると、ＮチャネルＭＯＳトランジスタｎｍｏｓ６が徐々にオン（ＯＮ）し始め、信号ｎｏｄｅ１４の電圧が、ＮチャネルＭＯＳトランジスタｎｍｏｓ６の閾値電圧Ｖｔ以上になると、信号ｎｏｄｅ１５の電圧が低下し始め、信号ｎｏｄｅ１５の電圧がインバータｉｎｖ２の閾値を超えるロー（Ｌ）レベルまで低下すると、インバータｉｎｖ２の出力信号(端子ｓｔｕｐｄからの出力信号）がハイ（Ｈ）レベルとなり、図１における起動制御回路４からの出力信号ｎｏｄｅ６がハイ（Ｈ）となる。
【００６５】
すなわち、電源回路１から出力される電圧ＶＤＤＬが、ＰチャネルＭＯＳトランジスタｐｍｏｓ５の閾値電圧ＶｔとＮチャネルＭＯＳトランジスタｎｍｏｓ６の閾値電圧Ｖｔとの和以上になった場合に、インバータｉｎｖ２の出力信号（端子ｓｔｕｐｄからの出力信号）がハイ（Ｈ）レベルとなり、図１における起動制御回路４からの出力信号ｎｏｄｅ６がハイ（Ｈ）となる。
【００６６】
このように、図４に示す構成からなる起動制御回路４ｂによれば、図２に示す構成からなる起動制御回路４ａに加えて、ＰチャネルＭＯＳトランジスタｐｍｏｓ４、ＰチャネルＭＯＳトランジスタｐｍｏｓ５、ＮチャネルＭＯＳトランジスタｎｍｏｓ４、および、ＮチャネルＭＯＳトランジスタｎｍｏｓ５を設けたことにより、電源電圧１から出力される電圧ＶＤＤＬが、ＰチャネルＭＯＳトランジスタｐｍｏｓ５の閾値電圧とＮチャネルＭＯＳトランジスタｎｍｏｓ６の閾値電圧との和以上になるまで電源回路１を動作させ続けることができ、閾値電圧の上昇効果が得られる。
【００６７】
これにより、図２に示す構成からなる起動制御回路４ａよりも更に高い電圧まで電源回路１を動作させ続けることができ、図１１に示すようなテスト用の信号ｔｅｓｔを入力するための外部端子を使用することなく電源回路１を確実に正常起動させることが可能となる。
【００６８】
次に、図５、および、図６を用いて、図１における起動制御回路４のさらに他の構成例を説明する。図５に示す起動制御回路４ｃにおいては、２つの起動制御回路ＳＴＵＰ１，ＳＴＵＰ２、及び、論理和回路ｏｒ１と論理積回路ａｎｄ２とを備えている。
【００６９】
起動制御回路ＳＴＵＰ１から出力される信号ｎｏｄｅ１６が論理和回路ｏｒ１の一方の入力端子に入力され、起動制御回路ＳＴＵＰ２から出力される信号ｎｏｄｅ１７が論理積回路ａｎｄ２の一方の入力端子に入力される。
【００７０】
また、論理和回路ｏｒ１の出力は論理積回路ａｎｄ２の他方の入力端子に入力され、論理積回路ａｎｄ２の出力は論理和回路ｏｒ１の他方の入力端子に入力されるよう接続されている。
【００７１】
本例では、起動制御回路ＳＴＵＰ１の閾値電圧は、起動制御回路ＳＴＵＰ２の閾値電圧より大きいものとする。
【００７２】
図６を用いて、このような構成からなる起動制御回路４ｃの、図１における電源回路１の起動時の動作説明を行う。電圧ＶＤＤは最初から供給されているものとし、電圧ＶＤＤＬが０Ｖの状態から考える。
【００７３】
電圧ＶＤＤＬが０Ｖであり、起動制御回路ＳＴＵＰ１および起動制御回路ＳＴＵＰ２の各々の出力信号ｎｏｄｅ１６，１７は共にロー（Ｌ）レベルになっており、また、論理積回路ａｎｄ２の出力信号ｎｏｄｅ１８はロー（Ｌ）であり、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）がロー（Ｌ）レベルとなるので、図１の電源回路１が起動し、電圧ＶＤＤＬが上昇し始める。
【００７４】
このようにして電圧ＶＤＤＬが上昇し、電圧ＶＤＤＬが「起動制御回路ＳＴＵＰ１の閾値電圧＞ＶＤＤＬ≧起動制御回路ＳＴＵＰ２の閾値電圧」の範囲になると、起動制御回路ＳＴＵＰ１の出力信号ｎｏｄｅ１６のレベルはロー（Ｌ）のままで、起動制御回路ＳＴＵＰ２の出力信号ｎｏｄｅ１７の信号レベルはロー（Ｌ）からハイ（Ｈ）になるが、論理積回路Ａａｎｄ２の出力信号ｎｏｄｅ１８のレベルはロー（Ｌ）で、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）もロー（Ｌ）レベルのままである。
【００７５】
この状態から更に電圧ＶＤＤＬが上昇し、電圧ＶＤＤＬが「ＶＤＤＬ＞起動制御回路ＳＴＵＰ１の閾値電圧」の範囲になると、起動制御回路ＳＴＵＰ１の出力信号ｎｏｄｅ１６がローからハイ（Ｌ→Ｈ）となり、起動制御回路ＳＴＵＰ２の出力信号ｎｏｄｅ１７はハイ（Ｈ）のままであり、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）および論理積回路ａｎｄ２の出力信号Ｎｎｏｄｅ１８がローからハイ（Ｌ→Ｈ）となる。これにより、図１における起動制御回路４からの出力信号ｎｏｄｅ６がハイ（Ｈ）となる。
【００７６】
次に、電圧ＶＤＤＬが「ＶＤＤＬ＞起動制御回路ＳＴＵＰ１の閾値電圧」の状態から、下降した場合を説明する。
【００７７】
電圧ＶＤＤＬが「ＶＤＤＬ＞起動制御回路ＳＴＵＰ１の閾値電圧」の状態では、起動制御回路ＳＴＵＰ１から出力される信号ｎｏｄｅ１６及び起動制御回路ＳＴＵＰ２から出力される信号ｎｏｄｅ１７がハイ（Ｈ）となっており、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）および論理積回路ａｎｄ２の出力信号ｎｏｄｅ１８もハイ（Ｌ→Ｈ）である。
【００７８】
電圧ＶＤＤＬが下降し始めて、電圧ＶＤＤＬが「起動制御回路ＳＴＵＰ１の閾値電圧≧ＶＤＤＬ＞起動制御回路ＳＴＵＰ２の閾値電圧」の範囲になると、起動制御回路ＳＴＵＰ１の出力信号ｎｏｄｅ１６がハイからロー（Ｈ→Ｌ）になり、起動制御回路ＳＴＵＰ２の出力信号ｎｏｄｅ１７はハイ（Ｈ）のままであるが、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）および論理積回路ａｎｄ２の出力信号Ｎｎｏｄｅ１８はハイ（Ｈ）のままである。
【００７９】
この状態から更に電圧ＶＤＤＬが下降し、電圧ＶＤＤＬが「起動制御回路ＳＴＵＰ２の閾値電圧≧ＶＤＤＬ」の範囲になると、起動制御回路ＳＴＵＰ１の出力信号ｎｏｄｅ１６がロー（Ｌ）のままで、起動制御回路ＳＴＵＰ２の出力信号ｎｏｄｅ１７がハイからロー（Ｈ→Ｌ）になり、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）および論理積回路ａｎｄ２の出力信号ｎｏｄｅ１８はハイからロー（Ｈ→Ｌ）になる。これにより、図１における起動制御回路４からの出力信号ｎｏｄｅ６がロー（Ｌ）となる。
【００８０】
このように、起動制御回路４ｃにおいては、電圧ＶＤＤＬの上昇時は、起動制御回路ＳＴＵＰ１の閾値電圧で、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）がローからハイ（Ｌ→Ｈ）になり、電圧ＶＤＤＬの下降時は、起動制御回路ＳＴＵＰ２の閾値電圧で、論理和回路ｏｒ１の出力信号（端子ｓｔｕｐｄからの出力信号）がハイからロー（Ｈ→Ｌ）になる。
【００８１】
このように、図５に示す起動制御回路４ｃでは、図２，４で示した起動制御回路４ａ，４ｂであって、各々の閾値電圧が異なる起動制御回路２つと、論理回路である論理和回路ｏｒ１及び論理積回路ａｎｄ２とを組み合わせることで、電圧ＶＤＤＬの上昇時は閾値電圧が高く、電圧ＶＤＤＬの下降時は閾値電圧が低い起動制御回路を作成することができる。
【００８２】
これにより、電圧ＶＤＤＬの起動時は高い電圧まで電源回路１を確実に起動させることができ、起動後のテスト時には電圧ＶＤＤＬが低い電圧まで電源回路１をパワーダウンすることが可能であり、テスト時に図１におけるＶＤＤＬ端子に、より低い電圧を外部印加することができる。
【００８３】
従って、起動制御回路ＳＴＵＰ１の閾値電圧を、電圧ＶＤＤＬで駆動する回路が確実に動く電圧に設定し、起動制御回路ＳＴＵＰ２の閾値電圧を可能な限り低い電圧に設定することで、テスト時に電圧ＶＤＤＬで駆動する回路の低電圧動作マージンを確認することができる。
【００８４】
なお、図１〜図６を用いて説明した本発明に係る半導体装置における各起動制御回路は、電源回路の起動制御回路として適用しているが、電圧ＶＤＤＬの生成元を置き換えることで別の回路として使用可能である。
【００８５】
例えば、図７に示すように、電圧ＶＤＤＬを、太陽電池パネルであるソーラーパネル７１で生成される電圧に置き換えることで、起動制御回路を、ソーラーパネル７１からの出力の大小（明暗）を判定するための明暗判定回路４ｄとして機能させることができる。
【００８６】
また、図８に示すように、電圧ＶＤＤＬを蓄電池であるバッテリー８１の出力電圧に置き換えることで、起動制御回路を、２値のバッテリー８１の残量（Ｌ：ＥＭＰＴＹ、Ｈ：ＦＵＬＬ）を判定するためのバッテリー残量判定回路４ｅとして機能させることができる。
【００８７】
すなわち、起動制御回路を、特定電圧（ＶＤＤＬ）に対して、閾値電圧を基準とした大小判定を行う回路として使用することができる。
【００８８】
なお、図１における半導体装置１０に設けた起動制御回路４及び論理積回路ａｎｄ１からなる本発明に係る電源制御部を、図７、図８で示すように太陽電池パネルや蓄電池で生成される特定電圧（ＶＤＤＬ）に対して、閾値電圧を基準とした大小判定を行う回路として使用する場合、電源制御部に、電源回路１が降圧電圧（ＶＤＤＬ）を生成し始めてから当該降圧電圧が予め定められた値以上になると、ＬＳＩ制御回路２で生成されレベルシフト回路３で昇圧された停止信号ｎｏｄｅ５を電源回路１に直接入力するよう切り替えると共に、太陽電池パネル又は蓄電池を含む電源部からの電圧を入力し、入力した電圧が予め定められた値以上であるか否かを示す信号を生成して出力する制御機能を設ける構成とする。
【００８９】
以上、各図を用いて説明したように、本実施の形態の半導体装置では、電源制御方法として、電源回路１において、電源電圧ＶＤＤを降圧して電圧ＶＤＤＬ（降圧電圧）を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止し、電源回路１で生成された電圧ＶＤＤＬで駆動するＬＳＩ制御回路２において、予め定められた条件が成立した際に電源回路１による電圧ＶＤＤＬの生成を停止させるパワーダウン信号ｎｏｄｅ４（停止信号）を生成して出力し、本発明に係る電源制御部を構成する起動制御回路４において、ＬＳＩ制御回路２から出力されレベルシフト回路３を介してパワーダウン信号ｎｏｄｅ７を電源回路１に入力すると共に、電源回路１が電圧ＶＤＤＬを生成し始めてから電圧ＶＤＤＬが予め定められた値以上になるまでの間、パワーダウン信号ｎｏｄｅ７が電源回路１へ入力されるのを禁止する。このことにより、電源回路１から出力される電圧ＶＤＤＬによりＬＳＩ制御回路２が正常に動作するまでの不安定な期間において当該ＬＳＩ制御回路２から出力されるパワーダウン信号ｎｏｄｅ４による電源回路１の正常でない動作停止を回避することができる。
【００９０】
このように、本実施の形態では、電源回路１による電圧ＶＤＤＬの生成開始からＬＳＩ制御回路２の正常動作開始までの不安定な期間における当該ＬＳＩ回路２からの停止信号による電源回路１の動作停止を回避することができるので、電源回路１からの出力電圧を電源とするＬＳＩ制御回路２から停止信号（パワーダウン信号ｎｏｄｅ４）を出力して電源回路１の動作を停止させる構成の半導体装置１０において、電源回路１の正常な起動を確実に行うことが可能である。
【００９１】
なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図２、及び、図４で示されるバイアス部４ａ１，４ｂ１は、バイアス電圧を外部から供給することが可能であれば削除することができる。
【００９２】
また、図４に示す起動制御回路４ｂにおけるＰチャネルＭＯＳトランジスタｐｍｏｓ５については、図９のように、抵抗ｒ３で代用することも、図１０に示すように、ＰチャネルＭＯＳトランジスタｐｍｏｓ７とで２段積みにして閾値電圧を上昇させる構成とすることも可能である。なお、ＰチャネルＭＯＳトランジスタｐｍｏｓ７は本発明に係る第７のＰチャネルＭＯＳトランジスタに相当する。
【００９３】
また、図１に示す半導体装置１０においては、起動制御回路４及び論理積回路ａｎｄ１により本発明に係る電源制御部が構成されるものとしているが、本発明に係る電源制御部を、レベルシフト回路３、起動制御回路４、及び論理積回路ａｎｄ１により構成することもできる。また、レベルシフト回路３を、電源回路１の内部に設けた構成とすることもできる。
【符号の説明】
【００９４】
１，１１１  電源回路
２，１１２  ＬＳＩ制御回路（ＭＣＵ）
３，１１３  レベルシフト回路
４，４ａ〜４ｅ  起動制御回路
４ａ１，４ｂ１  バイアス部
１０，１１  半導体装置
７１  ソーラーパネル
８１  バッテリー
ａｎｄ１〜３  論理積回路
ｉｎｖ１，２  インバータ
ｎｍｏｓ１〜６  ＮチャネルＭＯＳトランジスタ
ｎｏｄｅ１〜１８，ｔｅｓｔ  信号
ｏｒ１  論理和回路
ｐｄ  パワーダウン端子
ｐｍｏｓ１〜７  ＰチャネルＭＯＳトランジスタ
ｒ１〜３  抵抗
ｓｔｕｐｄ  端子
ＳＴＵＰ１  起動制御回路（閾値電圧大）
ＳＴＵＰ２  起動制御回路（閾値電圧小）
ＶＤＤ  電源電圧
ＶＤＤＬ  降圧電圧
【図１】
2015037265.tif 000003
【図２】
2015037265.tif 000004
【図３】
2015037265.tif 000005
【図４】
2015037265.tif 000006
【図５】
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【図６】
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【図７】
2015037265.tif 000009
【図８】
2015037265.tif 000010
【図９】
2015037265.tif 000011
【図１０】
2015037265.tif 000012
【図１１】
2015037265.tif 000013