(57)【要約】【課題】実施形態は、メモリセルの信頼性を向上させることができる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。積層体は、複数の列部と、列部の第１の方向の端で各層の電極層に接続された複数のコンタクト部を有する階層選択部とを有する。選択トランジスタは、チャネルボディ及びメモリ膜が設けられたメモリアレイ領域と、階層選択部との間に設けられ、列部を選択する。選択トランジスタは、メモリアレイ領域と階層選択部との間の列部の側壁に設けられ、積層方向に延びるゲート電極を有する。【選択図】図１
2015028966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体であって、前記基板に対して平行な面内で第１の方向に延びる複数の列部と、前記列部の前記第１の方向の端で各層の前記電極層に接続された複数のコンタクト部を有する階層選択部と、を有する積層体と、
前記列部内を、前記積層体の積層方向に延びるチャネルボディと、
前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含むメモリ膜と、
前記チャネルボディ及び前記メモリ膜が設けられたメモリアレイ領域と、前記階層選択部との間に設けられ、前記列部を選択する選択トランジスタと、
を備え、
前記選択トランジスタは、
前記メモリアレイ領域と前記階層選択部との間の前記列部の側壁に設けられ、前記積層方向に延びるゲート電極と、
前記ゲート電極と前記列部との間に設けられたゲート絶縁膜と、
を有する半導体記憶装置。
【請求項２】
前記ゲート電極は、前記列部を前記側壁側から挟んで設けられている請求項１記載の半導体記憶装置。
【請求項３】
前記ゲート電極は、前記電極層の上面及び下面にも設けられている請求項１または２に記載の半導体記憶装置。
【請求項４】
１つの前記列部について、前記メモリアレイ領域と前記階層選択部との間に複数の前記選択トランジスタが前記第１の方向に並んで設けられている請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記階層選択部は、前記列部の前記第１の方向の両端に設けられ、
一端側で前記階層選択部に接続された列部と、他端側で前記階層選択部に接続された列部とが前記第１の方向に対して交差する第２の方向に交互に並んでいる請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体であって、前記基板に対して平行な面内で第１の方向に延びる複数の列部と、前記列部の前記第１の方向の端で各層の前記電極層に接続された複数のコンタクト部を有する階層選択部と、を有する積層体を形成する工程と、
前記積層体におけるメモリアレイ領域の前記列部に、前記積層体の積層方向に延びるホールを形成する工程と、
前記ホールの側壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリ膜の側壁に、チャネルボディを形成する工程と、
前記メモリアレイ領域と前記階層選択部との間に、前記列部を選択する選択トランジスタを形成する工程と、
を備え、
前記選択トランジスタを形成する工程は、
前記メモリアレイ領域と前記階層選択部との間の前記列部の側壁に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側壁に、ゲート電極を形成する工程と、
を有する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリデバイスにおいて、データの消去動作を、複数のメモリセルを含むブロック単位で行うことが提案されている。この場合、電極層の積層数の増加に伴い１つのブロックサイズが大きくなると、消去時に電圧ストレスのかかるメモリセル（非選択セル）も増加し、リードディスターブの増大が懸念される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６９６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリセルの信頼性を向上させることができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、基板と、積層体と、チャネルボディと、メモリ膜と、選択トランジスタと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。前記積層体は、前記基板に対して平行な面内で第１の方向に延びる複数の列部と、前記列部の前記第１の方向の端で各層の前記電極層に接続された複数のコンタクト部を有する階層選択部と、を有する。前記チャネルボディは、前記列部内を、前記積層体の積層方向に延びている。前記メモリ膜は、前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含む。前記選択トランジスタは、前記チャネルボディ及び前記メモリ膜が設けられたメモリアレイ領域と、前記階層選択部との間に設けられ、前記列部を選択する。前記選択トランジスタは、前記メモリアレイ領域と前記階層選択部との間の前記列部の側壁に設けられ、前記積層方向に延びるゲート電極と、前記ゲート電極と前記列部との間に設けられたゲート絶縁膜と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体記憶装置の模式平面図。
【図２】実施形態の半導体記憶装置のメモリセルアレイの模式斜視図。
【図３】実施形態の半導体記憶装置のメモリセルの模式断面図。
【図４】実施形態の半導体記憶装置の選択トランジスタの模式拡大図。
【図５】実施形態の半導体記憶装置の模式断面図。
【図６】実施形態の半導体記憶装置の模式断面図。
【図７】第１実施形態の半導体記憶装置の選択トランジスタの製造方法を示す模式断面図。
【図８】第２実施形態の半導体記憶装置の選択トランジスタの製造方法を示す模式断面図。
【図９】第３実施形態の半導体記憶装置の選択トランジスタの製造方法を示す模式断面図。
【図１０】第４実施形態の半導体記憶装置の模式平面図。
【図１１】第５実施形態の半導体記憶装置の模式平面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の模式平面図である。
【００１０】
第１実施形態の半導体記憶装置は、メモリセルアレイ１と、階層選択部１５と、メモリセルアレイ１と階層選択部１５との間の領域に設けられた選択トランジスタ２２ａ〜２２ｆと、を有する。
【００１１】
メモリセルアレイ１、階層選択部１５、および選択トランジスタ２２ａ〜２２ｆは、図２に示す基板１０上に設けられている。基板１０は、例えばシリコン基板である。
【００１２】
図２は、メモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分の図示については省略している。
【００１３】
図２において、基板１０の主面に対して平行な面内で相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１４】
図５（ａ）は、メモリセルアレイ１の模式断面図である。図５（ａ）は、図２におけるＹＺ面に対して平行な断面に対応する。  
図３は、図５（ａ）におけるメモリセルが設けられた部分の拡大模式断面図である。
【００１５】
メモリセルアレイ１は、複数の電極層ＷＬと複数の絶縁層４０とがそれぞれ１層ずつ交互に積層された積層体を有する。
【００１６】
この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１７】
バックゲートＢＧは、基板１０上に絶縁層１１（図５（ａ））を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば半導体層である。バックゲートＢＧ及び電極層ＷＬは、例えば不純物が添加されたシリコン層である。
【００１８】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通している。
【００１９】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層４１（図５（ａ））を介して設けられている。
【００２０】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層であり、例えば半導体層である。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。なお、以下の説明において、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを区別せずに、単に選択ゲートＳＧと表す場合もある。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図５（ａ）に示す絶縁分離膜４２によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、絶縁分離膜４２によってＹ方向に分離されている。すなわち、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの間の積層体は、絶縁分離膜４２によってＹ方向に分離されている。
【００２２】
選択ゲートＳＧ上には、図５（ａ）に示すように、絶縁層４３が設けられている。その絶縁層４３上には、図２に示すソース線ＳＬ及びビット線ＢＬが設けられている。
【００２３】
ソース線ＳＬ及びビット線ＢＬは、例えば金属膜である。図１、２に示すように、複数本のビット線ＢＬがＸ方向に配列され、各ビット線ＢＬはＹ方向に延びている。
【００２４】
バックゲートＢＧ及びバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールが形成される。そのメモリホール内に、図３に示すようにチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２５】
メモリホールの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。
【００２６】
チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。
【００２７】
ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２８】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２９】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００３１】
ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３２】
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらを含む積層膜である。
【００３３】
図２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３４】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型トランジスタである。
【００３５】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３６】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００３７】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３８】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、ソース側選択トランジスタＳＴＳとバックゲートトランジスタＢＧＴとの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００３９】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４０】
メモリセルアレイ１は、基板１０におけるメモリアレイ領域に設けられている。そのメモリアレイ領域で、図１に示すように、複数の柱状部ＣＬがＸ方向及びＹ方向にマトリクス状に配置されている。
【００４１】
図５（ａ）は、図１のメモリセルアレイ１におけるＹ方向に沿った断面に対応する。Ｙ方向で隣り合う一対の柱状部ＣＬの下端が連結されて、Ｕ字状のメモリストリングＭＳが形成されている。
【００４２】
図１に示すように、Ｙ方向に並んでいる柱状部ＣＬの上には、Ｙ方向に延びるビット線ＢＬが設けられている。Ｕ字状のメモリストリングＭＳの一対の柱状部ＣＬのうちの一方の柱状部ＣＬの上端はビット線ＢＬに接続されている。他方の柱状部ＣＬの上端は、その上に設けられた図２に示すソース線ＳＬに接続されている。
【００４３】
図１に示す例では、２つの階層選択部１５が、メモリセルアレイ１をＸ方向に挟むようにレイアウトされている。メモリセルアレイ１と階層選択部１５との間には、選択トランジスタ２２ａ〜２２ｆが設けられている。
【００４４】
例えば、図１において左側の階層選択部１５とメモリセルアレイ１との間には、選択トランジスタ２２ａ〜２２ｃが設けられている。図１において右側の階層選択部１５とメモリセルアレイ１との間には、選択トランジスタ２２ｄ〜２２ｆが設けられている。
【００４５】
図５（ｂ）は、図１において左側の選択トランジスタ２２ａ〜２２ｃが設けられた領域の模式断面図である。
【００４６】
図５（ｂ）は、図１におけるＹ方向に沿った断面に対応する。なお、図１において右側の選択トランジスタ２２ｄ〜２２ｆも、選択トランジスタ２２ａ〜２２ｃと同様の構成を有する。
【００４７】
図６は、メモリアレイ領域から、図１において左側の階層選択部１５が形成された領域にかけての部分の模式断面図である。
【００４８】
図６は、図１においてＸ方向に沿った断面に対応する。なお、図１において右側の階層選択部１５も、左側の階層選択部１５と同様の構成を有する。
【００４９】
複数の電極層ＷＬ及び複数の絶縁層４０を含む積層体は、選択トランジスタ２２ａ〜２２ｆが設けられた領域、および階層選択部１５にも設けられている。
【００５０】
その積層体は、図１に示すように、Ｘ方向に延びる複数の列部１３を有する。複数の列部１３は、Ｘ方向に対して交差する（例えば直交する）Ｙ方向に配列されている。Ｙ方向で隣り合う列部１３の間には、図５（ａ）に示す絶縁分離膜４２が設けられている。
【００５１】
なお、選択トランジスタ２２ａ〜２２ｆが設けられた領域においては、図５（ｂ）に示すように、Ｙ方向で隣り合う列部１３の間に、ゲート絶縁膜２４を介してゲート電極２３が設けられている。
【００５２】
下端で連結された一対の柱状部ＣＬのそれぞれは、絶縁分離膜４２を挟んでＹ方向で隣り合う一対の列部１３のそれぞれに設けられている。チャネルボディ２０及びメモリ膜３０は、メモリアレイ領域の列部１３内をＺ方向（積層方向）に延びている。
【００５３】
メモリセルアレイ１の電極層ＷＬ、選択トランジスタ２２ａ〜２２ｆが設けられた領域の電極層ＷＬ、および階層選択部１５の電極層ＷＬは、図６に示すように、一体につながっている。なお、１つの列部１３は、Ｘ方向の一端部側でのみ階層選択部１５とつながっている。
【００５４】
階層選択部１５において、図６に示すように、積層体は階段状に形成されている。すなわち、各層の電極層ＷＬのＸ方向の端部は階段状に形成されている。この階段構造部の上には、層間絶縁層６５が設けられている。
【００５５】
階層選択部１５には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクト部６１が設けられている。コンタクト部６１は、層間絶縁層６５を貫通して階段状の各層の電極層ＷＬに接続している。バックゲートＢＧも、層間絶縁層６５を貫通して設けられたコンタクト部６１に接続している。
【００５６】
選択ゲートＳＧは、その上の絶縁層４３を貫通して設けられたコンタクト部６３に接続している。
【００５７】
図４は、図１において例えば選択トランジスタ２２ａが設けられた領域の拡大模式図である。なお、他の選択トランジスタ２２ｂ〜２２ｆも、選択トランジスタ２２ａと同様の構造を有する。
【００５８】
選択トランジスタ２２ａは、ゲート電極２３と、ゲート絶縁膜２４とを有する。ゲート電極２３は、メモリセルアレイ１と階層選択部１５との間の列部１３の側壁に設けられ、図５（ｂ）に示すように、積層方向（Ｚ方向）に延びている。ゲート絶縁膜２４は、ゲート電極２３と列部１３との間に設けられている。
【００５９】
ゲート電極２３は、列部１３をその側壁側からＹ方向に挟んでいる。また、図５（ｂ）に示すように、ゲート電極２３は、列部１３の上にも設けられている。すなわち、それぞれの選択トランジスタ２２ａ〜２２ｆが設けられた領域において、列部１３の側壁及び上面は、ゲート絶縁膜２４を介してゲート電極２３で覆われている。
【００６０】
各列部１３は、絶縁層４０を介して積層された複数の電極層ＷＬを有する。各列部１３の電極層ＷＬにおいて、ゲート絶縁膜２４を介してゲート電極２３で挟まれた領域に、選択トランジスタ２２ａ〜２２ｆのチャネルが形成される。
【００６１】
選択トランジスタ形成領域の電極層ＷＬには、図４に示すように、選択トランジスタ２２ａのソース／ドレイン領域となる不純物拡散領域１７が形成されている。不純物拡散領域１７は、メモリセルアレイ１の電極層ＷＬよりも不純物濃度が高い。
【００６２】
選択トランジスタ２２ａの、列部１３を挟むゲート電極２３のそれぞれに、図１に模式的に示すコンタクト部２７が設けられている。そして、そのコンタクト部２７を介して、選択トランジスタ２２ａのゲート電極２３は、ゲート配線２５ａに接続されている。
【００６３】
他の選択トランジスタ２２ｂ〜２２ｆについても同様に、それぞれのゲート電極２３は、コンタクト部２７を介して、ゲート配線２５ｂ〜２５ｆに接続されている。
【００６４】
ゲート配線２５ａ〜２５ｆは、積層体の上に図示しない絶縁層を介して設けられている。
【００６５】
複数の列部１３は、図１において左端側で階層選択部１５に接続された列部１３と、図１において右端側で階層選択部１５に接続された列部１３とを有する。図１において、左側の階層選択部１５に接続された列部１３と、右側の階層選択部１５に接続された列部とが、Ｙ方向に交互に並んでいる。
【００６６】
各列部１３における階層選択部１５と接続されている側の領域に、各選択トランジスタ２２ａ〜２２ｆが設けられている。各選択トランジスタ２２ａ〜２２ｆは、階層選択部１５とメモリセルアレイ１との間の電極層ＷＬの電流経路をオン／オフする。
【００６７】
ドレイン側選択ゲートＳＧＤは、ビット線ＢＬとチャネルボディ２０との間の電気的導通をオン／オフする。ソース側選択ゲートＳＧＳは、ソース線とチャネルボディ２０との間の電気的導通をオン／オフする。
【００６８】
図６に示す階層選択部１５のコンタクト部６１を通じて、電極層ＷＬの階層が選択される。さらに、選択トランジスタ２２ａ〜２２ｆによって、電極層ＷＬの列部１３が選択される。
【００６９】
図１において、例えばゲート配線２５ａ及びコンタクト部２７を介して選択トランジスタ２２ａのゲート電極２３に所望のゲート電位が与えられると、そのゲート電極２３に挟まれた電極層ＷＬにチャネルが形成される。したがって、そのチャネルを通じて、階層選択部１５のコンタクト部６１と、メモリセルアレイ１の電極層ＷＬとが導通し、選択したメモリセルの電極層ＷＬに所望の電位を与えることができる。
【００７０】
また、図６に示すコンタクト部６３を介してドレイン側選択ゲートＳＧＤに所望の電位を与えると、チャネルボディ２０をビット線ＢＬと導通させることができる。また、コンタクト部６３を介してソース側選択ゲートＳＧＳに所望の電位を与えると、チャネルボディ２０をソース線ＳＬと導通させることができる。
【００７１】
また、コンタクト部６１を介してバックゲートＢＧに所望の電位が与えられると、バックゲートトランジスタＢＧＴがオンとなり、連結部ＪＰのチャネルボディ２０を介して一対の柱状部ＣＬのチャネルボディ２０が導通する。
【００７２】
例えばデータの消去動作について説明する。一般的な２次元構造の半導体記憶装置では、基板電位を上げることでフローティングゲートに注入された電子を引き抜いている。しかし、実施形態のような３次元構造の半導体記憶装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲートＳＧの端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００７３】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディに形成した高濃度不純物拡散領域に高電圧を印加することで生成される正孔を、チャネルボディ２０に供給してチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００７４】
この消去を、複数のメモリストリングＭＳを含むブロック単位で行うことが提案されている。この場合、消去対象ではない非選択のメモリセルの電極層ＷＬにも消去電位が与えられることになる。そして、電極層ＷＬの積層数の増加に伴い１つのブロックサイズが大きくなると、消去時に電圧ストレスのかかる非選択メモリセルも増加し、リードディスターブの増大が懸念される。
【００７５】
しかしながら、実施形態によれば、選択トランジスタ２２ａ〜２２ｆによって、個々の列部１３を独立してオン／オフできる。非選択の列部１３の電極層ＷＬに対しては、選択トランジスタ２２ａ〜２２ｆをオフにすることで、階層選択部１５のコンタクト部６１との導通を遮断することができる。
【００７６】
従来は、複数の列部１３を含むブロック単位で一括して消去していたのに対し、実施形態によれば、選択した列部１３単位での消去を行うことができ、消去単位を小さくできる。そのため、消去時に非選択のメモリセルに電圧ストレスがかかる回数を減らすことができる。この結果、リードディスターブを抑制して、半導体記憶装置の信頼性を向上させることができる。
【００７７】
次に、図７（ａ）及び（ｂ）を参照して、第１実施形態の選択トランジスタ２２ａ〜２２ｆの形成方法について説明する。
【００７８】
まず、基板１０上に、図７（ａ）に示す積層体が形成される。積層体における各層は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００７９】
次に、図示しないレジストマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法により、積層体にスリット７１を形成する。スリット７１は、バックゲートＢＧより上の積層体をＹ方向に分離する。すなわち、図１に示すように、Ｘ方向に延び、Ｙ方向に配列された複数の列部１３が形成される。
【００８０】
１本の列部１３において、階層選択部１５と接続されない側の端部は、接続対象ではない反対側の階層選択部１５に対して分離される。
【００８１】
次に、積層体の全面にレジストマスクを形成した後、選択トランジスタを形成する領域に開口を形成する。メモリアレイ領域及び階層選択部形成領域は、レジストマスクで覆われている。
【００８２】
その状態で、イオン注入あるいは気相拡散法により、選択トランジスタ形成領域の電極層ＷＬに、図４に示すソース／ドレイン領域１７を形成する。
【００８３】
また、必要に応じて、選択トランジスタのチャネルとなる領域に、イオン注入あるいは気相拡散法により不純物を導入して、選択トランジスタの閾値を制御する。
【００８４】
次に、図７（ｂ）に示すように、選択トランジスタ形成領域におけるスリット７１の内壁に、ゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、列部１３の側壁、上面および隣接する列部１３の間に形成される。
【００８５】
ゲート絶縁膜２４は、例えばＣＶＤ法により形成される、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜とシリコン窒化膜との積層膜などである。
【００８６】
ゲート絶縁膜２４を形成した後、スリット７１内に、図５（ｂ）に示すようにゲート電極２３が埋め込まれる。ゲート電極２３は、例えばＣＶＤ法で形成される多結晶シリコンである。
【００８７】
メモリアレイ領域の列部１３には、積層体の積層方向に延びるホールが形成される。メモリアレイ領域のバックゲートＢＧには、積層体を形成する前に凹部が形成され、その凹部内に犠牲膜を埋め込んだ後、バックゲートＢＧ上に積層体が積層される。
【００８８】
そして、上記ホールは犠牲膜に達して形成され、ホールを通じて犠牲膜をエッチングにより除去することで、一対のホールと凹部とがつながり、Ｕ字状のメモリホールが形成される。そのメモリホール内には、メモリ膜３０を介してチャネルボディ２０が形成される。
【００８９】
（第２実施形態）
図８（ｂ）は、図５（ｂ）と同様に、図１における選択トランジスタ２２ａ〜２２ｃが設けられた領域のＹ方向に沿った模式断面図である。
【００９０】
図８（ｂ）に示す第２実施形態によれば、選択トランジスタのゲート電極２３は、電極層ＷＬの上面及び下面にも設けられている。
【００９１】
図７（ａ）に示すスリット７１を形成した後、ゲート絶縁膜２４を形成する前に、図８（ａ）に示すように、選択トランジスタが設けられる領域の絶縁層４０、４１、４３の幅をエッチングにより縮小させる。
【００９２】
例えば、希フッ酸を使った薬液処理で絶縁層４０、４１、４３をエッチングする。あるいは、ＲＩＥ法で絶縁層４０、４１、４３をエッチングしてもよい。
【００９３】
絶縁層４０、４１、４３は、Ｙ方向だけでなくＸ方向にもエッチングが進む。そのため、メモリセルアレイ１の絶縁層４０、４１、４３までシュリンクされないだけの距離が、最も選択トランジスタ側のメモリストリングＭＳと、選択トランジスタ２２ａ〜２２ｆとの間に確保されている。
【００９４】
図８（ａ）に示すように、絶縁層４０、４１、４３をシュリンクさせた後に、ゲート電極２３を形成すると、図８（ｂ）に示すように、電極層ＷＬの側面、上面及び下面をゲート電極２３で覆ったゲートアラウンド型のトランジスタ構造が得られる。このため、ゲート電極２３によるチャネル制御性を強くできる。
【００９５】
（第３実施形態）
図９（ｂ）は、図５（ｂ）と同様に、図１における選択トランジスタ２２ａ〜２２ｃが設けられた領域のＹ方向に沿った模式断面図である。
【００９６】
図９（ｂ）に示す第３実施形態によれば、選択トランジスタ２２ａ〜２２ｆが設けられる領域の電極層ＷＬの上面、下面及び側面がゲート電極２３で完全に囲まれている。
【００９７】
第２実施形態における図８（ａ）の状態からさらに絶縁層４０、４１、４３に対するエッチングを進めて、絶縁層４０、４１、４３を完全に除去する。選択トランジスタ２２ａ〜２２ｆが設けられる領域で宙に浮いた状態の電極層ＷＬは、メモリセルアレイ１の電極層ＷＬと、階層選択部１５の電極層ＷＬとにより、梁のように支えられている。
【００９８】
第３実施形態によれば、電極層ＷＬの側面、上面及び下面をゲート電極２３で完全に囲んだゲートオールアラウンド型のトランジスタ構造が得られる。このため、ゲート電極２３によるチャネル制御性をより強くできる。
【００９９】
（第４実施形態）
図１０は、第４実施形態の半導体記憶装置の模式平面図である。
【０１００】
第４実施形態の半導体記憶装置も、第１実施形態と同様、メモリセルアレイ１と、階層選択部１５と、メモリセルアレイ１と階層選択部１５との間の領域に設けられた選択トランジスタ２２ａ〜２２ｆと、を有する。
【０１０１】
第４実施形態においては、１つの列部１３について、複数（例えば図１０では２つ）の選択トランジスタがＸ方向に並んでいる設けられている。
【０１０２】
１つの列部１３について、複数の選択トランジスタを動作させることで、選択トランジスタが設けられた領域の電極層ＷＬを流れる電流をカットオフしやすくなり、オン／オフ制御性を向上できる。
【０１０３】
（第５実施形態）
図１１は、第５実施形態の半導体記憶装置の模式平面図である。
【０１０４】
第５実施形態の半導体記憶装置も、第１実施形態と同様、メモリセルアレイ１と、階層選択部１５と、メモリセルアレイ１と階層選択部１５との間の領域に設けられた選択トランジスタ２２ａ〜２２ｆと、を有する。
【０１０５】
第５実施形態においては、選択トランジスタ２２ａ〜２２ｆが設けられた領域の電極層ＷＬの幅（Ｙ方向の幅）が、メモリセルアレイ１の電極層ＷＬの幅（Ｙ方向の幅）よりも細い。
【０１０６】
図７（ａ）に示すスリット７１を積層体に形成するためのマスクにおいて、図１１に示すように列部１３の一部分１３ａの幅が狭くなるように設計しておくことで、選択トランジスタ２２ａ〜２２ｆが設けられた領域の電極層ＷＬの幅を細くできる。
【０１０７】
選択トランジスタ２２ａ〜２２ｆのゲート電極２３が挟む電極層ＷＬの幅が細いことで、電極層ＷＬに対して、ゲート電極２３の制御性が強くなり電界がかかりやすくなる。
【０１０８】
また、スリット７１にゲート電極２３を埋め込む領域が広くなり、ゲート電極２３を形成しやすくなる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１…メモリセルアレイ、１０…基板、１３…列部、１５…階層選択部、２０…チャネルボディ、２３…ゲート電極、２４…ゲート絶縁膜、２２ａ〜２２ｆ…選択トランジスタ、２５ａ〜２５ｆ…ゲート配線、３０…メモリ膜、３２…電荷蓄積膜、４０…絶縁層、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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