(57)【要約】【課題】実施形態は、メモリセル配列の三次元化に伴って生じるセルデータ間干渉を抑制できると共に、データ入出力を高速化させた記憶装置を提供することを目的とする。【解決手段】実施形態に係る記憶装置は、入力データを処理して第１中間データを生成するデータ書込前処理回路と前記第１中間データに基づいて、選択された行線及び選択された大域列線間の電圧差を順次設定するデータ書込処理回路と、前記選択された大域列線に流れる電流又は前記選択された大域列線の電圧を検出し、その結果から第２中間データを順次生成するデータ読出処理回路と、前記第２中間データを処理して出力データを生成するデータ読出後処理回路とを有し、前記データ書込前処理回路及び前記データ読出後処理回路は、前記入力データ及び前記出力データ間に生じ得る差を補正する補正機能を持つデータ処理部を備えることを特徴とする。【選択図】図３
2015076117.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｙ方向及びＺ方向の二次元配列状に並びＸ方向に延びる複数の行線、Ｘ方向及びＹ方向の二次元配列状に並びＺ方向に延びる複数の列線、Ｘ方向に並びＹ方向に延びる複数の大域列線、前記複数の列線それぞれの端部に設けられ、Ｙ方向に並ぶ複数の前記列線及び所定の前記大域列線を電気的に接続／非接続する複数の選択素子、並びに、前記複数の行線及び前記複数の列線の交差部のそれぞれに設けられた複数のセルを有するメモリセル配列と、
前記複数の行線から所定の行線を選択する行線選択回路、前記複数の大域列線から所定の大域列線を選択する大域列線選択回路、並びに、前記複数の選択素子による前記大域列線及び前記列線の接続／非接続を制御する選択素子制御回路を有する選択部と、
前記セルに対するデータの書き込み及び読み出しをするデータ処理部と
を備え、
前記データ処理部は、
入力データを処理して第１中間データを生成するデータ書込前処理回路と、
前記第１中間データに基づいて、前記選択された行線及び前記選択された大域列線間の電圧差を順次設定するデータ書込処理回路と、
前記選択された大域列線に流れる電流又は前記選択された大域列線の電圧を検出し、その結果から第２中間データを順次生成するデータ読出処理回路と、
前記第２中間データを処理して出力データを生成するデータ読出後処理回路と
を有し、
前記データ書込前処理回路及び前記データ読出後処理回路は、前記入力データ及び前記出力データ間に生じ得る差を補正する補正機能を持つ
ことを特徴とする記憶装置。
【請求項２】
前記データ書込前処理回路及び前記データ読出後処理回路の前記補正機能は、前記第１中間データ及び前記第２中間データ間で生じる差を補正する
ことを特徴とする請求項１記載の記憶装置。
【請求項３】
前記データ書込処理回路は、前記選択された大域列線の電圧を一定に設定した状態で、前記選択された行線の電圧を順次設定する
ことを特徴とする請求項１又は２記載の記憶装置。
【請求項４】
前記データ処理部は、一連の前記入力データを複数の前記セルに書き込む際、同一の前記行線及び同一の前記大域列線で選択される一連の前記セルに対して順次書き込む
ことを特徴とする請求項１又は２記載の記憶装置。
【請求項５】
前記データ処理部は、一連の前記出力データを複数の前記セルから読み出す際、同一の前記行線及び同一の前記大域列線で選択される一連の前記セルから順次読み出す
ことを特徴とする請求項１又は２記載の記憶装置。
【請求項６】
前記データ書込前処理回路は、
前記セルが記憶するデータ及び前記第２中間データ間に生じる差を補正するプリコーダ、又は、
前記第１中間データ及び前記セルが記憶するデータ間に生じる差を補正する波形等価器、又は、
前記第２中間データのノイズ相関を減少させる白色化整合フィルタ
を有する
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項７】
前記データ読出後処理回路は、前記第２中間データから尤度を最大とする前記出力データを推定する最尤復号器を有する
ことを特徴とする請求項１乃至６のいずれか１項に記載の記憶装置。
【請求項８】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｙ方向及びＺ方向の二次元配列状に並びＸ方向に延びる複数の行線、Ｘ方向及びＹ方向の二次元配列状に並びＺ方向に延びる複数の列線、Ｘ方向に並びＹ方向に延びる複数の大域列線、前記複数の列線それぞれの端部に設けられ、Ｙ方向に並ぶ複数の前記列線及び所定の前記大域列線を電気的に接続／非接続する複数の選択素子、並びに、前記複数の行線及び前記複数の列線の交差部のそれぞれに設けられた複数のセルを有するメモリセル配列と、
前記複数の行線から所定の行線を選択する行線選択回路、前記複数の大域列線から所定の大域列線を選択する大域列線選択回路、並びに、前記複数の選択素子による前記大域列線及び前記列線の接続／非接続を制御する選択素子制御回路を有する選択部と、
前記セルに対するデータの書き込み及び読み出しをする第２データ処理部と
を有するメモリ本体チップと、
前記セルに対するデータの書き込み及び読み出しをする第１データ処理部を備えるコントローラチップと
を備え、
前記コントローラチップの前記第１データ処理部は、入力データを処理して第３中間データを生成する第１データ書込前処理回路を有し、
前記メモリ本体チップの前記第２データ処理部は、
前記第３中間データを処理して第１中間データを生成する第２データ書込前処理回路と、
前記第１中間データに基づいて、前記選択された行線及び前記選択された大域列線間の電圧差を順次設定するデータ書込処理回路と、
前記選択された大域列線に流れる電流を検出し、その結果から第２中間データを順次生成するデータ読出処理回路と、
前記第２中間データを処理して、第４中間データを生成する第２データ読出後処理回路と
を有し、
前記コントローラチップの前記第１データ処理部は、更に、前記第４中間データを処理して出力データを生成する第１データ読出後処理回路を有し、
前記第１及び第２データ書込前処理回路並びに前記第１及び第２データ読出後処理回路は、前記入力データ及び前記出力データ間に生じ得る差を補正する補正機能を持つ
ことを特徴とするメモリシステム。
【請求項９】
前記メモリ本体チップを複数備える
ことを特徴とする請求項８記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置、記憶装置の制御方法、及びメモリシステムに関する。
【背景技術】
【０００２】
近年、抵抗変化材を用いてセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。ＲｅＲＡＭは三次元積層が容易な構成のため、二次元平面的にセルが配置された従来のメモリと比較すると大幅に集積度が上がることが期待できる。
しかし、三次元積層に伴い、セルデータ間干渉の抑制、高速化等の技術への対応は重要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７９２０４０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセル配列の三次元化に伴って生じるセルデータ間干渉を抑制できると共に、データ入出力を高速化させた記憶装置、記憶装置の制御方法、及びメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、Ｙ方向及びＺ方向の二次元配列状に並びＸ方向に延びる複数の行線、Ｘ方向及びＹ方向の二次元配列状に並びＺ方向に延びる複数の列線、Ｘ方向に並びＹ方向に延びる複数の大域列線、前記複数の列線それぞれの端部に設けられ、Ｙ方向に並ぶ複数の前記列線及び所定の前記大域列線を電気的に接続／非接続する複数の選択素子、並びに、前記複数の行線及び前記複数の列線の交差部のそれぞれに設けられた複数のセルを有するメモリセル配列と、前記複数の行線から所定の行線を選択する行線選択回路、前記複数の大域列線から所定の大域列線を選択する大域列線選択回路、並びに、前記複数の選択素子による前記大域列線及び前記列線の接続／非接続を制御する選択素子制御回路を有する選択部と、前記セルに対するデータの書き込み及び読み出しをするデータ処理部とを備え、前記データ処理部は、入力データを処理して第１中間データを生成するデータ書込前処理回路と、前記第１中間データに基づいて、前記選択された行線及び前記選択された大域列線間の電圧差を順次設定するデータ書込処理回路と、前記選択された大域列線に流れる電流又は前記選択された大域列線の電圧を検出し、その結果から第２中間データを順次生成するデータ読出処理回路と、前記第２中間データを処理して出力データを生成するデータ読出後処理回路とを有し、前記データ書込前処理回路及び前記データ読出後処理回路は、前記入力データ及び前記出力データ間に生じ得る差を補正する補正機能を持つことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置のメモリセル配列の構造を示す斜視図の一例である。
【図２】同実施形態に係る記憶装置のメモリセル配列の構造を示す上面図の一例である。
【図３】同実施形態に係る記憶装置におけるデータ処理系の回路ブロック図の一例である。
【図４】同実施形態に係る記憶装置のデータ書込前処理回路の回路ブロック図の一例である。
【図５】同実施形態に係る記憶装置のデータ読出後処理回路の回路ブロック図の一例である。
【図６】同実施形態に係る記憶装置の機能ブロック図の一例である。
【図７】同実施形態に係る記憶装置のメモリセル配列のグローバルワード線の回路図の一例である。
【図８】同実施形態に係る記憶装置の全体構造を示す斜視図の一例である。
【図９】同実施形態に係る記憶装置のメモリセル配列における断面の模式図の一例である。
【図１０】同実施形態に係る記憶装置のメモリセル配列のバイアス状態を示す表の一例である。
【図１１】同実施形態に係る記憶装置におけるセルデータ間干渉を説明するメモリセル配列の断面の模式図の一例である。
【図１２】同実施形態に係る記憶装置におけるセルデータ間干渉を説明するメモリセル配列の断面の模式図の一例である。
【図１３】同実施形態に係る記憶装置におけるセルデータ間干渉を説明するメモリセル配列の断面の模式図の一例である。
【図１４】同実施形態に係る記憶装置のメモリセル配列の一部の上面図の一例である。
【図１５】同実施形態に係る記憶装置における書き込み動作時のセルアドレスとセルに印加されるパルス波形の模式図の一例である。
【図１６】同実施形態に係る記憶装置における読み出し動作時のセルアドレスとセルに印加されるパルス波形の模式図の一例である。
【図１７】同実施形態に係る記憶装置における読み出し動作時のＳＮＲに対するビットエラーレートの依存性を示す特性図の一例である。
【図１８】同実施形態に係る記憶装置のプリコーダに適用可能なシフト・レジスタのブロック図の一例である。
【図１９】同実施形態に係る記憶装置の等価器に適用可能なシフト・レジスタのブロック図の一例である。
【図２０】同実施形態に係る記憶装置のデータ書込前処理回路に適用可能なシフト・レジスタのブロック図の一例である。
【図２１】同実施形態に係る記憶装置における書き込み動作時のセルアドレスとセルに印加されるパルス波形を示す模式図の一例である。
【図２２】同実施形態に係る記憶装置における書き込み動作時のフローチャートの一例である。
【図２３】同実施形態に係る記憶装置における読み出し動作時のフローチャートの一例である。
【図２４】同実施形態に係る記憶装置における書き込み動作（セット動作）時のタイミングチャートの一例である。
【図２５】同実施形態に係る記憶装置における書き込み動作（セット動作）時のタイミングチャートの一例である。
【図２６】同実施形態に係る記憶装置における書き込み動作（セット動作）時のタイミングチャートの一例である。
【図２７】同実施形態に係る記憶装置における書き込み動作（リセット動作）時のタイミングチャートの一例である。
【図２８】同実施形態に係る記憶装置における書き込み動作（リセット動作）時のタイミングチャートの一例である。
【図２９】同実施形態に係る記憶装置における書き込み動作（リセット動作）時のタイミングチャートの一例である。
【図３０】同実施形態に係る記憶装置における読み出し動作時のタイミングチャートの一例である。
【図３１】同実施形態に係る記憶装置における書き込み動作及び読み出し動作時の演算処理に用いる行列とデータ単位の関係を説明する図の一例である。
【図３２】同実施形態に係る記憶装置のデータ読出後処理回路の回路ブロック図の拡張例の１つである。
【図３３】同実施形態に係る記憶装置のデータ読出後処理回路の回路ブロック図の拡張例の１つである。
【図３４】同実施形態に係る記憶装置のデータ書込前処理回路の一般的な回路ブロック図の一例である。
【図３５】同実施形態に係る記憶装置のデータ読出後処理回路の一般的な回路ブロック図の一例である。
【図３６】同実施形態に係るメモリシステムにおけるデータ処理系の回路ブロック図の一例である。
【図３７】同実施形態に係るメモリシステムにおけるデータ処理系の回路ブロック図の一例である。
【図３８】第２の実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図３９】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４０】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４１】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４２】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４３】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４４】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４５】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４６】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４７】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４８】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【図４９】同実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態に係る記憶装置、記憶装置の制御方法、及びメモリシステムについて説明する。
【０００８】
［第１の実施形態］
先ず、第１の実施形態に係る記憶装置のメモリセル配列１００の構造について説明する。
図１は、本実施形態に係る記憶装置のメモリセル配列の構造を示す斜視図の一例であり、図２は、同メモリセル配列の構造を示す上面図の一例である。図１及び２には、互いに直交する３方向としてＸ方向、Ｙ方向、及びＺ方向を示している。
【０００９】
三次元構造のメモリセル配列１００は、Ｘ方向に並び且つＹ方向に延びる複数の大域列線１０１と、Ｙ方向及びＺ方向に二次元配列状に並び且つＸ方向に延びる複数の行線１０２を有する。更に、メモリセル配列１００は、Ｘ方向及びＹ方向に二次元配列状に並び且つＺ方向に延びる列線１０３を有する。各列線１０３は、Ｚ方向から見てＹ方向で隣接する行線１０２間の大域列線１０１上に配置されている。各行線１０２及び各列線１０３間には抵抗変化材１０４が配置され、大域列線１０１及び各列線１０３の接続部には、行線１０２と並行に延びるゲート線１０５、シリコン部１０６、及びゲート絶縁膜１０７を含む選択素子が配置されている。大域列線１０１及び各列線１０３は、この選択素子によって電気的に接続される。ここで、通常のＭＯＳ型セルに倣い、大域列線１０１を「グローバルビット線」、行線１０２を「ワード線」、列線１０３を「ビット線」と呼ぶ。更に、選択素子のゲート線１０５を「シートセレクタ」と呼ぶこともある。
【００１０】
このような構造の場合、メモリセル配列１００のワード線１０２及びビット線１０３は、単なるラインアンドスペースのパターンであり、ワード線１０２及びビット線１０３が直交する位置関係であれば良く、Ｘ方向及びＺ方向へのずれを考慮することなく形成できる。従って、製造の際のセル内の位置合せ精度は極めて緩くでき、メモリセル配列１００の製造を容易に行える。また、この構造は、２Ｆ２の領域にワード線１０２の層数分だけのビットの情報を蓄えられるため、超高集積化構造と言える。
【００１１】
なお、図１のワード線１０２は、図２に示すように、１本置きに交互に櫛型をした「ワード線櫛」を構成しており、各ワード線櫛のワード線は、電気的に同一の電圧が与えられる。
【００１２】
また、ＨｆＯに代表される抵抗変化材１０４は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する素材である。高抵抗状態の抵抗変化材１０４は、ある一定以上の電圧が印加されると、低抵抗状態に遷移する。一方、低抵抗状態の抵抗変化材１０４は、ある一定以上の電流が流れると、高抵抗状態に遷移する。抵抗変化材１０４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の１つからなる薄膜で構成できる。
【００１３】
また、抵抗変化材１０４には多結晶若しくはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯなどを用いることができる。また、抵抗変化材１０４には上述した材料の積層膜を用いることもできる。また、抵抗変化材料１０４とビット線１０３の間に電極として、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
【００１４】
以下において、高抵抗状態の抵抗変化材が低抵抗状態に遷移することを「セット動作」、低抵抗状態の抵抗変化材が高抵抗状態に遷移することを「リセット動作」、抵抗変化材にセット動作或いはリセット動作させること、即ちセルにデータを書き込むことを「書き込み動作」、抵抗変化材の抵抗状態を検知すること、即ちセルのデータを読み出すことを「読み出し動作」、セット動作とリセット動作をセルに対する異なる極性の電圧印加で行うことを「バイポーラ動作」と呼ぶこともある。
【００１５】
次に、本実施形態に係る記憶装置のデータ処理系について説明する。
図３は、本実施形態に係る記憶装置におけるデータ処理系の回路ブロック図の一例である。
本実施形態の記憶装置のデータ処理系には、外部からユーザデータａｋを入力する入力ポート、入力ポートを介して入力されるユーザデータａｋを前処理して中間データｍ１ｋ（第１中間データ）を生成するデータ書込前処理回路、データ書込前処理回路から出力される中間データｍ１ｋをセルに書き込むデータ書込処理回路、セルが記憶するセルデータＣｋを読み出し中間データｍ２ｋ（第２中間データ）を生成するデータ読出処理回路、データ読出処理回路から出力される中間データｍ２ｋ（第２中間データ）を後処理しユーザデータｂｋを生成するデータ後処理回路、並びに、データ読出後処理回路から出力されるユーザデータｂｋを出力する出力ポートがある。
【００１６】
本実施形態は、データ書込処理回路の前に、データ書込前処理回路を備えていること、並びに、データ読出処理回路の後に、データ読出後処理回路を備えていることを特徴の一部とする。また、本実施形態の記憶装置の場合、入出力されるユーザデータａｋ及びｂｋとセルデータｃｋは異なっている（ａｋ＝ｂｋ≠ｃｋ）。
【００１７】
図４は、本実施形態に係る記憶装置のデータ書込前処理回路の回路ブロック図の一例であり、図５は、本実施形態に係る記憶装置のデータ読出後処理回路の回路ブロック図の一例である。
【００１８】
図４のデータ書込前処理回路の例の場合、ユーザデータａｋは、プリコーダと呼ばれる回路によって後述する一定の規則に基づいて中間データｍ３ｋ（第３中間データ）に変換され、続く波形等価器（以下、単に「等価器」と呼ぶこともある）によって後のデータ書込処理での波形変化を補正する処理が施される。図５のデータ読出後処理回路の場合、データ読出処理回路から出力される中間データｍ２ｋに対して、白色化整合フィルタ（以下、単に「整合フィルタ」と呼ぶ）と呼ばれる回路によって読出ノイズの相関を白色化（ランダム化）して中間データｍ４ｋ（第４中間データ）を生成した後、続く最尤復号器によって元のユーザデータｂｋに変換される。最尤復号器とは、一定の閾値を基準として、各セル電流値に基づき、個々のセルが記憶するデータ値の判定を行う代わりに、複数のセルが記憶する一連のデータの状態遷移確率を判定情報として取り込み、一連のデータ全体の最も確からしいデータ値列を判定する回路である。最尤復号器には、例えば、ビタビ・デコーダと呼ばれる回路を利用できる。
【００１９】
セルデータ間干渉の抑制をすることができる具体例を、図３のデータ書込処理回路、セルデータＣｋ、及びデータ読出処理回路の機能或いは機構を搭載した記憶装置を用いて説明する。
【００２０】
図６は、本実施形態に係る記憶装置の機能ブロック図の一例である。
メモリセル配列１００の各ワード線１０２（ＷＬ）には、ＷＬデコーダ２００が接続されている。ＷＬデコーダ２００は、グローバルワード線を制御線とし、ソース線との二次元デコードにより、所望のワード線の選択／非選択をおこなうことができる。なお、グローバルワード線ＧＷＬは、複数のドライバを構成するトランジスタのゲート配線を共通接続することにより構成することが可能であり、チップ内をワード線と同じ方向に伸びる配線である（図７参照）。また、メモリセル配列１００の各グローバルビット線１０１（ＧＢＬ）には、書き込み動作及び読み出し動作の機能を持つドライバを含むＧＢＬデコーダ３００が接続されている。また、各選択素子のゲート線１０５には、セレクタデコーダ６００が接続されている。ＷＬデコーダ２００、ＧＢＬデコーダ３００、及びセレクタデコーダ６００は、上位ブロック４００からのアドレス情報（図６の‘ＷＬアドレス’、‘ＧＢＬアドレス’、及び‘セレクタアドレス’）に基づいて、メモリセル配列１００中の書き込み動作或いは読み出し動作の対象となるセルに電気的に接続されているグローバルビット線１０１、ワード線１０２、及びゲート線１０５を選択する。
【００２１】
以下において、書き込み動作或いは読み出し動作の対象となるセルを「選択セル」、その他のセルを「非選択セル」、選択セルに電気的に接続されているグローバルビット線１０１、ワード線１０２、ビット線１０３、及びゲート線１０５を、それぞれ「選択グローバルビット線」、「選択ワード線」、「選択ビット線」、及び「選択ゲート線」、その他のグローバルビット線１０１、ワード線１０２、ビット線１０３、及びゲート線１０５を、それぞれ「非選択グローバルビット線」、「非選択ワード線」、「非選択ビット線」、及び「非選択ゲート線」と呼ぶこともある。また、選択ワード線及び選択ビット線のいずれか一方に電気的に接続されている非選択セルを「半選択セル」と呼ぶこともある。
【００２２】
電源５００は、書き込み動作或いは読み出し動作に対応した、後述する所定の電圧の組み合わせを生成し、選択ワード線１０２のバイアス電圧と非選択ワード線１０２のバイアス電圧をＷＬデコーダ２００に送り、選択グローバルビット線１０１のバイアス電圧と非選択グローバルビット線１０１のバイアス電圧をＧＢＬデコーダ３００に送る。また、選択ゲート線電圧をセレクタデコーダ６００に送る。このような構成によって、メモリセル配列１００中の所定のセルに対する書き込み動作及び読み出し動作が可能になる。
なお、図３のデータ書込前処理回路及びデータ読出後処理回路は、上位ブロック４００に含まれる。
【００２３】
図８は、本実施形態に係る記憶装置の全体構造を示す斜視図の一例である。
通常の半導体基板５１上に、通常用いられるプロセスによって配線層を含むＣＭＯＳ回路５２が形成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図８の複数のメモリセル部５４のそれぞれは、図６に示すメモリセル配列１００に対応しており、各メモリセル部５４には、例えば２０ｎｍのデザインルールで配線が形成されている。また、図６のＷＬデコーダ２００、ＧＢＬデコーダ３００、及びセレクタデコーダ６００、並びに、上位ブロック４００等の周辺回路は、図８のＣＭＯＳ回路５２に含まれている。
【００２４】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作されている。各メモリセル部５４の周辺には、ＣＭＯＳ回路５２との電気的接続部が形成されている。そして、メモリセル部５４を含む層５３上には、メモリセル部５４及び周辺の電気接続部のまとまりを一つのブロックとして、これらブロックがマトリクス状に配置されている。更に、メモリセル部５４を含む層５３の端部には、スルホールに埋め込まれた導電体を介して、ＣＭＯＳ回路５２の入出力部と電気的に接続されている記憶装置の入出力部５５が備わっている。
【００２５】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となる一方、メモリセル部５４とＣＭＯＳ回路５２が垂直方向で結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、記憶装置の入出力部５５はパッケージ工程においてリードフレームにボンディングされる。
【００２６】
図９は、本実施形態に係る記憶装置におけるメモリセル配列の断面の模式図の一例であり、図１０は、同メモリセル配列のバイアス状態を示す表の一例である。図１０は、図９の破線円ｅ１で示すセルを選択セルとした場合の表である。
【００２７】
セルがリセット動作する書き込み動作の際には、選択グローバルビット線ＧＢＬ＿ｓに書き込み電圧Ｖｗを印可し、非選択グローバルビット線ＧＢＬ＿ｕ及び非選択ワード線ＷＬ＿ｕに電圧Ｖｗｆを印可する。電圧Ｖｗｆは、半選択セルのセル電圧が選択セルのセル電圧の約半分になるような電圧である。また、選択ワード線ＷＬ＿ｓ及び非選択ゲート線ＳＳＧ＿ｕに０Ｖを印加し、選択ビット線に接続されている選択素子の両方のゲート線ＳＳＧ＿ｓ及びＳＳＧ＿ｎに書き込み選択ゲート電圧Ｖｇ＿ｗを印可する。メモリセル配列１００をこのバイアス状態に置くことで、選択セルが高抵抗状態になる（リセット動作）。
【００２８】
一方、セルがセット動作する書き込み動作の際には、バイポーラ動作を考慮して、選択ワード線ＷＬ＿ｓに消去電圧Ｖｅｓにオフセット電圧Ｖｏｆ（例えば、約１Ｖ程度）を加えた電圧（Ｖｅｓ＋Ｖｏｆ）を印可し、非選択グローバルビット線ＧＢＬ＿ｕ及び非選択ワード線ＷＬ＿ｕに電圧（Ｖｅｆ＋Ｖｏｆ）を印加する。電圧（Ｖｅｆ＋Ｖｏｆ）は、半選択セルのセル電圧が選択セルのセル電圧の半分となるような電圧である。選択グローバルビット線ＧＢＬ＿ｓにオフセット電圧Ｖｏｆを印可する。また、非選択ゲート線ＳＳＧ＿ｕに０Ｖを印加し、選択ビット線に接続されている選択素子の両方のゲート線ＳＳＧ＿ｓ及びＳＳＧ＿ｎに消去選択ゲート電圧Ｖｇ＿ｅを印可する。メモリセル配列１００をこのバイアス状態に置くことで、選択セルが低抵抗状態になる（セット動作）。
【００２９】
ここで、グローバルビット線ＧＢＬ及びワード線ＷＬの電圧に約１Ｖのオフセット電圧Ｖｏｆを重畳させている理由は、次の通りである。つまり、後述する選択素子の特性上、選択グローバルビット線ＧＢＬ＿ｓの電位を非選択ゲート線ＳＳＧ＿ｕよりも１Ｖ程度高い値に設定することによって、非選択セルへのリーク電流を大幅に削減できるためである。また、回路の所要面積が比較的大きくなる負電圧回路を用いることなく所定の電位差を得るためには、グローバルビット線ＧＢＬ及びワード線ＷＬの電圧全体をかさ上げすることが有効なためである。
【００３０】
更に、読み出し動作の際には、選択グローバルビット線ＧＢＬ＿ｓ、非選択グローバルビット線ＧＢＬ＿ｕ、及び非選択ワード線ＷＬ＿ｕに対して読み出し電圧Ｖｒにオフセット電圧Ｖｏを加えた電圧（Ｖｒ＋Ｖｏ）を印可し、選択ワード線ＷＬ＿ｓにオフセット電圧Ｖｏを印可する。メモリセル配列１００をこのバイアス状態に置き、ゲート線ＳＳＧ＿ｓ及びＳＳＧ＿ｎの電圧を制御することで、セルから情報の読み出しを行う。
【００３１】
ここで、グローバルビット線ＧＢＬ及びワード線ＷＬの電圧にオフセット電圧Ｖｏを重畳させている理由は、次の通りである。つまり、通常、所定のセルに対する書き込み動作を行った直後に、当該セルに対する読み出し動作を行い、当該セルが所望の抵抗値になっているかを確認し、もし所望の抵抗値の範囲と異なる場合には、追加の書き込み動作を行う。ここで、書き込み動作時のバイアス条件と読み出し動作時のバイアス条件の間には、大きな電圧差が存在する。そして、寄生容量の大きなノードの電圧変化が激しい動作を行うと、不要な消費電力の増大や動作時間の遅延を招く。本実施形態の場合、グローバルビット線ＧＢＬの寄生容量が一番大きいため、この電圧が書き込み動作と読み出し動作時との間で、できる限り同じ値となるように設定することが望ましい。更に望ましくは、選択グローバルビット線ＧＢＬ＿ｓの数よりも非選択グローバルビット線ＧＢＬ＿ｕの数が多いため、非選択グローバルビット線ＧＢＬ＿ｕの電位が大きく変化しないように、リセット動作時には電圧Ｖｗｆと電圧（Ｖｒ＋Ｖｏ）がほぼ等しく、セット動作時には電圧（Ｖｅｆ＋Ｖｏｆ）と電圧（Ｖｒ＋Ｖｏ）がほぼ等しくなるように個別にオフセット電圧Ｖｏを設定すると良い。
【００３２】
なお、通常、選択ワード線ＷＬ＿ｓの属するワード線櫛はメモリセル配列１００で１個だけ選択するが、選択グローバルビット線ＧＢＬ＿ｓは複数本を同時に選択しても構わない。これによって、同時に書き込み動作及び読み出し動作を行うことのできる選択セル数が増えるため、バンド幅を向上させることができる。
【００３３】
次に、図９及び１０を用いて説明した書き込み動作及び読み出し動作時のバイアス状態によって発生し得るセルデータ間干渉の一例について説明する。
図１１〜１３は、本実施形態に係る記憶装置におけるセルデータ間干渉を説明するメモリセル配列の断面の模式図の例である。
選択素子はゲート線ＳＳＧを両隣の選択素子と共有しているため、複数の選択素子には、両側のゲート線ＳＳＧが選択ゲート線である選択された選択素子、及び両側のゲート線ＳＳＧが非選択ゲート線である非選択の選択素子に加えて、片側のゲート線ＳＳＧのみが選択ゲート線である半選択の選択素子が存在する。このため、図１１に示すように、両側が選択ゲート線ＳＳＧ＿ｓ及びＳＳＧ＿ｎ（図１１の破線円ｅ２で示すゲート線）の選択された選択素子に接続されている選択セル（図１１の破線円ｅ１で示すセル）に流れるセル電流（図１１の矢印ａ１で示すパスを通る電流）だけでなく、選択セルに隣接したアドレスを持つセルに対しても、ある程度のセル電流（図１１の矢印ａ２で示すパスを通る電流）が流れる。従って、選択セルへの書き込み動作を行うと、選択セルに隣接するセルにもセル電流が流れ、セルデータ間干渉が発生する場合がある。また、図１２及び１３に示すように、１本のゲート線（図１２及び１３の破線円ｅ２で示すゲート線）を選択ゲート線ＳＳＧ＿ｓ又はＳＳＧ＿ｎにした場合、この選択ゲートＳＳＧ＿ｓ又はＳＳＧ＿ｎを共有する２つの隣接した選択素子が半選択になり、２つの隣接したアドレスを持つセルに同時にセル電流（図１２及び１３の矢印ａ２で示すパスを通る電流）が流れ、セルデータ間干渉が発生する場合がある。
【００３４】
図１４〜１６は、上記セルデータ間干渉を異なる視点から説明する図である。図１４は、本実施形態に係る記憶装置のメモリセル配列の一部の上面図の一例である。図１４には、１本のグローバルビット線ＧＢＬ上の、１本のワード線櫛ＷＬＣに属するセルのアドレスも示している。図１５は、同記憶装置における書き込み動作時のセルアドレスとセルに印加されるパルス波形の模式図の一例であり、図１６は、同記憶装置における読み出し動作時のセルアドレスとセルに印加されるパルス波形の模式図の一例である。
【００３５】
書き込み動作の場合、ゲート線ＳＳＧの選択の切り替えは、一定のクロック周期と同期させて行われる。つまり、ゲート線ＳＳＧは、例えば（ＳＳＧ０＋ＳＳＧ１）→（ＳＳＧ１＋ＳＳＧ２）→（ＳＳＧ２＋ＳＳＧ３）→・・・→（ＳＳＧｎ−１＋ＳＳＧｎ）の順で選択される。なお、ゲート線ＳＳＧｎは、隣のワード線櫛のゲート線ＳＳＧ０と物理的には同一の配線である点に注意されたい。この時、各ステップでの、選択グローバルビット線ＧＢＬと選択ワード線ＷＬの電圧差が、セルに印加されるパルスの高さを決める。仮に、（ＳＳＧ１＋ＳＳＧ２）、（ＳＳＧ２＋ＳＳＧ３）、及び（ＳＳＧ３＋ＳＳＧ４）の各ステップで、同じ高さのパルスが印加されたとすると、図１５に示すように、隣接する３セルに対して広がりを持ったパルスが時間的に順次印加される状況となる。例えば、（ＳＳＧ１＋ＳＳＧ２）のステップの際には、セルＣ０、Ｃ１、及びＣ２に対してパルスが印加される。この状況は、通信技術において、通信速度の高速化に伴って隣接信号間でデータ間干渉が発生している状況と等価と見ることができる。
【００３６】
読み出し動作の場合も同様、ゲート線ＳＳＧの選択の切り替えは、一定のクロック周期と同期させて行われる。つまり、ゲート線ＳＳＧは、例えば（ＳＳＧ０）→（ＳＳＧ１）→（ＳＳＧ２）→・・・→（ＳＳＧｎ−１）の順で選択される。読み出し動作の場合は、選択グローバルビット線ＧＢＬと選択ワード線ＷＬの電圧差をほぼ一定にして、選択グローバルビット線ＧＢＬに流れる電流を検知するので、図１６に示すように、グローバルビット線ＧＢＬが延びる方向に隣接する２セルの信号が時間的に順次重ね合わされて検出される状況となる。例えば、（ＳＳＧ１）のステップの際には、セルＣ０及びＣ１の信号が重ね合わされて検出される。この状況は、やはり通信技術において、通信速度の高速化に伴って隣接信号間でデータ間干渉が発生している状況と等価と見ることができる。
【００３７】
また、書き込み動作の場合も、読み出し動作の場合も、ゲート線の電圧の切り替え時や、選択ワード線電圧或いは選択グローバルビット線電圧（選択ワード線ＷＬ＿ｓ及び選択グローバルビット線ＧＢＬ＿ｓの電圧差）の切り替え時に、いわゆる整定時間を挟まずに、逐次的に切り替えを行うことで、データ転送速度を飛躍的に高速化できる。
【００３８】
なお、図１及び２のメモリセル配列１００の構造の場合、通常はグローバルビット線１０１の寄生容量及び抵抗が、ワード線１０２の寄生容量及び抵抗よりも大きく、電圧変化に対する時定数も大きい。そのため、選択ワード線１０２と選択グローバルビット線１０１の電圧差を切り替える際には、選択グローバルビット線１０１の電圧を一定にした状態で、選択ワード線１０２の電圧を切り替える方が望ましい。これによって、高速化への対応が容易になる利点がある。
次に、簡単な具体例を用いて、セルデータ間干渉を説明する。
【００３９】
ここでは、読み出し動作時にのみ、隣接セル間で１：１のセルデータ間干渉が発生している場合を取り扱う。つまり、書き込み動作時には、隣接セル間のセルデータ間干渉が無いと仮定する。この場合、図３において、データ書込前処理回路は、ユーザデータ値（ａ０、ａ１、ａ２、・・・、ａｎ−１）と、実際にセルに書き込まれるセルデータ値（ｃ０、ｃ１、ｃ２、・・・、ｃｎ−１）を、ｃ０＝ａ０、ｃｋ＋１＝ａｋ＋１−ｃｋという関係になるように、データ変換を行う。但し、本実施形態の演算では、結果が負になる場合や、結果が（データ値の最大値＋１）以上になる場合には、（データ値の最大値＋１）を加算又は減算する。つまり、数学的に言えば、ｍｏｄ（データ値の最大値＋１）の演算を行う。例えば、データ値が２値（０と１の２進数）の場合であって、演算結果が−１であった場合、それに２を加えた１を演算結果とする。同様に、演算結果が２であった場合、それから２を引いた０を演算結果とする。また、セルが多値記憶セルの場合、例えば、データ値が｛０、１、２、３｝の４値の場合には、演算結果に対して４を加算又は減算することで、演算結果を｛０、１、２、３｝のいずれかにする。
【００４０】
ここで、図１４に示すように、セルＣ０は、各ワード線櫛ＷＬＣの端部のワード線ＷＬに属する外側のセルであり、且つ、１のワード線櫛ＷＬＣの端部のワード線ＷＬと、１のワード線ＷＬに隣接する他のワード線櫛ＷＬＣの端部のワード線ＷＬに向き合うセルとする。こうすることで、図１４に示す場合、ゲート線ＳＳＧ０を選択することによって、他のセルと干渉することなく、セルＣ０単独のセルデータ値ｃ０を読み出すことができる。そして、前述のデータ変換の関係式ｃ０＝ａ０から、ユーザデータ値ａ０が読み出される。
【００４１】
また、ワード線櫛ＷＬＣ＿ａに属するセルＣ１、Ｃ２・・・Ｃｎ−１は、セルＣ０から順にＹ方向において、正の方向に並んでいる。また、セルＣ０，Ｃ１は同じワード線ＷＬに対して向き合うように配置されている。同様に、セルＣ２及びＣ３、セルＣ４及びＣ５、・・・セルＣｎ−２及びＣｎ−１は同じワード線ＷＬに対して向き合うように配置されている。
【００４２】
そして、ゲート線ＳＳＧ１以降を（ＳＳＧ１）→（ＳＳＧ２）→・・・→（ＳＳＧｎ−１）と順次選択していくと、図１６に示したように、セルデータ値（ｃ０＋ｃ１）→（ｃ１＋ｃ２）→・・・→（ｃｎ−２＋ｃｎ−１）が順次読み出される。そして、前述のデータ変換の関係式から、ａｋ＋１＝ｃｋ＋１＋ｃｋが成立するため、ユーザデータ値（ａ１）→（ａ２）→・・・→（ａｎ−１）が順次読み出される。なお、この演算でも、結果が負になる場合や、結果が（データ値の最大値＋１）以上となる場合には、（データ値の最大値＋１）を加算又は減算する。つまり、数学的に言えば、ｍｏｄ（データ値の最大値＋１）の演算を行う。例えば、データ値が２値（０と１の２進数）の場合であって、演算結果が−１であった場合、それに２を加えた１を演算結果とする。同様に、演算結果が２であった場合、それから２を引いた０を演算結果とする。また、セルが多値記憶セルの場合、例えば、データ値が｛０、１、２、３｝の４値の場合には、演算結果に対して４を加算又は減算することで、演算結果を｛０、１、２、３｝のいずれかにする。
【００４３】
ここで、ノイズが存在する場合の読み出し動作時のデータ処理について説明する。なお、ここで説明するノイズには、セルの物理的な抵抗変動も含まれるものとする。従来の読み出し動作時のデータ処理では、ノイズが存在する場合でも、例えば、読み出されるセルデータ値が｛０、１｝の場合、単純に閾値を０．５に設定し、０．５以下であればデータ値｛０｝であり、０．５よりも大きければデータ値｛１｝であると判定する。読み出されるセルデータ値が｛０、１、２｝の場合、閾値を０．５及び１．５に設定し、０．５以下であればデータ値｛０｝であり、０．５よりも大きく且つ１．５以下であればデータ値｛１｝であり、１．５よりも大きければ｛２｝＝データ値｛０｝であると判定する。
【００４４】
これに対し、本実施形態の一例では、読み出し動作時のデータ処理にビタビ・アルゴリズムを適用する。つまり、データの状態遷移確率を判定情報として取り込み、一連のデータ全体の最も確からしいデータ値列を判定する。一般的に、ユーザデータ値ａｋが｛０｝であるか｛１｝であるかはランダムであり、ａｋが｛０｝の場合にａｋ＋１が｛０｝であるか｛１｝であるか、或いは、ａｋが｛１｝の場合にａｋ＋１が｛０｝であるか｛１｝であるかもランダムであり、全ての確率は１／２になる。これに伴い、図３を用いて説明したユーザデータ値ａｋの変換結果であるセルデータ値ｃｋもランダムになる。しかし、ユーザデータ値ａｋがランダムであっても、読み出されるセルデータ値（ｃｋ＋ｃｋ−１）の状態遷移には、原理的に許されない遷移がある。例えば（ｃｋ＋ｃｋ−１）が｛０｝であった場合、続く（ｃｋ＋１＋ｃｋ）は｛２｝になることはない。この許されない遷移情報を利用することで、データの判定精度を高くすることができる。
【００４５】
具体的には、図３において、データ読出後処理回路は、データ読出処理回路から順次受け取る情報（ｃ０）→（ｃ０＋ｃ１）→（ｃ１＋ｃ２）→・・・→（ｃｎ−２＋ｃｎ−１）に対して、可能な状態遷移の中から、最も確からしいものを選別する。演算を実用的な範囲で行うために、確からしさを確率の対数で表現し、前述のデータ列のｋ−１までの段階での状態遷移経路の確からしさをＰｋ−１、データ列のｋの段階での状態遷移の確からしさをＢｋとし、次の段階へ進むための新しい状態遷移経路の確からしさをＰｋとして、Ｐｋ−１＋Ｂｋを最大とする状態遷移経路の確からしさを用いる。このアルゴリズムにより、データ値の判定は、再帰的な加算、大小比較、選択の演算で実行することができる。
【００４６】
即ち、始めに、演算回路のワーキングメモリを初期化した後、データ読出処理回路から受け取った情報（ｃ０）に基づき、Ｂ０＝Ｐ０を計算し、続いてデータ読出処理回路から受け取った情報（ｃ０＋ｃ１）に基づき、Ｂ１を計算し、可能な状態遷移経路に対応するＰ１＝Ｐ０＋Ｂ１を再帰的な加算によって求め、Ｐ１の最大値を与える状態遷移経路を大小比較によって探索し、この段階での最も確からしい状態遷移経路を選択する。これをｋ＝ｎ−１まで繰り返し、最終的な最も確からしい状態遷移経路を決定し、データ読出後処理回路の出力とする。なお、書き込み動作及び読み出し動作が、例えばページと呼ばれるような大きな単位で行われる場合には、続くワード線櫛ＷＬＣ、或いは、続くグローバルビット線ＧＢＬにアドレスを順次移動し、ワーキングメモリの初期化から、上記のループを繰り返せば良い。
【００４７】
上記の一連の例をランダムノイズ系にてシミュレーションした結果が図１７となる。図１７は、本実施形態に係る記憶装置における読み出し動作時のＳＮＲ（ノイズの大きさの逆数の対数）に対するビットエラーレート（ＢＥＲ）の依存性を示す特性図の一例である。図１７には、比較例として、読み出し動作時に隣接セル間のセルデータ間干渉が無く、データの状態遷移確率を判定に取り込まないデータ処理の場合も示している。このシミュレーション結果から、読み出し動作時に隣接セル間のセルデータ間干渉が有り、データの状態遷移確率を判定に取り込んだ本実施形態の場合、比較例と比べて約１．４倍のノイズが存在している場合であっても、比較例と同じ約１％のＢＥＲを得ていることが分かる。つまり、本実施形態の読み出し動作時のデータ処理は、比較例と比べてノイズに対する耐性が有意に向上していることが明確に分かる。
次に、本実施形態のデータ処理の一般化について説明する。
【００４８】
前述のデータ処理をより一般的に拡張する場合、行列形式の表示を用いると便利である。ここで、図３において、データ書込処理回路が受け取ったデータとセルが実際に記憶するデータとの関係を行列Ｗで記述し、セルが記憶するデータとデータ読出処理回路が出力するデータとの関係を行列Ｒで記述する。そうすると、データ書込前処理回路及びデータ読出後処理回路が無い場合、図１４〜１６を用いて説明したように、このデータ処理系にユーザデータａｋを入力しても、セルデータ間干渉がある場合には、行列積ＲＷは単位行列にならず、出力データｂｋ＝ＲＷａｋは、ａｋと異なるデータとなってしまう。そこで、図３において、データ書込前処理回路が受け取ったデータと出力されるデータとの関係を行列Ｔで記述し、データ読出後処理回路が受け取ったデータと出力されるデータとの関係を行列Ｓで記述する。この場合、行列積ＳＲＷＴが単位行列となっていれば、入力されたユーザデータａｋと出力されるユーザデータｂｋは、ｂｋ＝ＳＷＲＴａｋ＝ａｋとなり、両者が一致する。即ち、行列Ｔと行列Ｓを行列積ＳＲＷＴが単位行列となるように設定することが、本実施形態の特徴の１つとなる。この時、セルデータｃｋは、一般的にはユーザデータａｋ及びｂｋとは異なるデータ値となっている。また、行列形式を用いることにより、差分（微分）等の演算子を用いた形式と比較して、データの先頭部と末尾部の取り扱いが明確になる利点もある。
【００４９】
一例として、書き込み動作時では隣接する３セルのデータ間で１：１：１のセルデータ間干渉があり、読み出し動作時では隣接する２セルのデータ間で１：１のセルデータ間干渉がある場合を取り扱う。この場合、行列Ｗ及びＲは、例えば数（１）及び数（２）のように記述することができる。
［数１］
2015076117.tif 000003
［数２］
2015076117.tif 000004
この時、行列Ｓを単位行列とすると、行列Ｔを例えば数（３）のようにすれば、行列積ＳＲＷＴを単位行列とすることができる。
［数３］
2015076117.tif 000005
【００５０】
行列Ｔ及びＳは、定義に基づいて行列Ｒ及びＷの逆行列の計算により求めることができる。しかし、多くの場合、より簡便な以下の方法を用いて、個別の行列要素を逐一計算すること無く、データ変換を実行することができる。データ変換の行列をＢとすると、変換後のデータｙｋは、変換前のデータｘｋを用いて、ｙｋ＝Ｂｘｋと書くことができる。ここで、行列Ｂは、行列Ａの逆行列であるとする。即ち、Ｂ＝Ｔ、Ａ＝（ＲＷ）、Ｓは単位行列の場合である。この場合、行列積ＳＲＷＴは単位行列となる。図１５及び１６で示すように、セルデータ間干渉は、多くの場合、たかだかｍ個（ｍ≦５程度）の独立要素からなる下三角行列で記述することができる。そのため、行列Ａは数（４）のよう記述することができる。
［数４］
2015076117.tif 000006
そして、逆行列の定義より、Ａｙｋ＝ＡＢｘｋ＝ｘｋが成立するため、ｋ行目の等式から、
［数５］
2015076117.tif 000007
が成立する。よって、
［数６］
2015076117.tif 000008
【００５１】
となり、ｋ番目の変換後のデータｙｋは、直前のｍ−１個の変換後データ、ｋ番目の入力データｘｋ、及びｍ個の係数ａｋのみで求めることができる。つまり、この演算では、ｋ番目変換後データｙｋは、逆行列Ｂや後から入力される入力データを必要としない。そのため、この演算は、回路的には、ｍ−１段の単純なシフト・レジスタで構成できる。
【００５２】
より一般的には、上記の例のように、行列積ＲＷに対して、一括して対応する行列Ｔを求める必要は無く、行列Ｔを２つ以上の行列の積を用いて表現し、演算を実行することができる。また、行列Ｓ、Ｒ、Ｗ、及びＴが正方行列である必要は無く、行列積ＳＲＷＴが定義できさえすれば、行列積ＳＲＷＴがｎ行×ｎ列の単位行列であれば良い。例えば、行列Ｓがｎ行×ｍ１列、行列Ｒがｍ１行×ｍ２列、行列Ｗがｍ２行×ｍ３列、行列Ｔがｍ３行×ｎ列であっても構わない。
【００５３】
例えば、図３のデータ読出処理回路にて発生するデータ変換Ｒを補正する演算処理を図４のプリコーダで行い、図３のデータ書込処理回路にて発生するデータ変換Ｗを補正する演算処理を図４の等価器で行うことができる。
【００５４】
図１８〜２０は、本実施形態に係る記憶装置のプリコーダ等に適用可能なシフト・レジスタのブロック図の例である。
プリコーダの演算処理には、前述の通り、例えば図１８に示す形式のシフト・レジスタを用いることができる。また、等価器の演算処理には、信号処理技術で良く知られているように、例えば図１９に示す形式のシフト・レジスタを用いることができる。より一般的には、データ書込前処理回路のデータ処理には、例えば図２０に示す形式のシフト・レジスタを用いることができる。更に、プリコーダの演算処理をデジタル（整数値）で行い、等価器の演算処理をアナログ（実数値）で行うこともできる。
また、等価器は、時系列データ間の中間状態にも補正を施すことで、データ変換Ｗのより高精度な補正をできる。
【００５５】
図２１は、本実施形態に係る記憶装置における書き込み動作時のセルアドレスとセルに印加されるパルス波形の模式図の一例である。この図２１は、前述の技術を応用したものであり、中間状態を前述の非正方行列を用いて補正を行う書き込み動作の例である。
【００５６】
中間状態の補正を行わない場合は、前述の通り、ゲート線ＳＳＧを、例えば（ＳＳＧ０＋ＳＳＧ１）→（ＳＳＧ１＋ＳＳＧ２）→（ＳＳＧ２＋ＳＳＧ３）→・・・→（ＳＳＧｎ−１＋ＳＳＧｎ）の順で選択を切り替えつつ、同期させて選択ワード線ＷＬ＿ｓからパルスを供給する。なお、ゲート線ＳＳＧｎは、隣のワード線櫛のゲート線ＳＳＧ０と物理的に同一の配線である点に注意されたい。これに対し、等価器において、中間状態にも補正を行う場合は、ゲート線ＳＳＧを、例えば（ＳＳＧ０）→（ＳＳＧ０＋ＳＳＧ１）→（ＳＳＧ１）→（ＳＳＧ１＋ＳＳＧ２）→（ＳＳＧ２）→（ＳＳＧ２＋ＳＳＧ３）→（ＳＳＧ３）→・・・→（ＳＳＧｎ−１＋ＳＳＧｎ）→（ＳＳＧｎ）の順で選択を切り替えつつ、同期させて選択ワード線ＷＬ＿ｓからパルス（あるいは、対応する電圧）を供給する。図２１の例の場合、行列Ｗはｎ行×（２×ｎ＋１）列となるため、補正するための行列Ｔには、（２×ｎ＋１）行×ｎ列のものを用いれば良い。また、より一般的には、時系列データの中間状態の数は２以上でも良い。更に、ワード線櫛ＷＬＣの両端に相当する部分では、補正用のパルスを省略したり、或いは、追加補正のパルスを付加したりすることも可能であり、行列Ｗの列数には、大きな任意性がある。これに伴い、補正するための行列Ｔの行数は、行列Ｗの列数と一致させれば良い。
【００５７】
次に、書き込み動作のフローについて説明する。
図２２は、本実施形態に係る記憶装置における書き込み動作時のフローチャートの一例である。
始めに、ステップＳ１０１では、ワード線グループを選択するグローバルワード線アドレスを設定し、選択されたグローバルワード線に、選択グローバルワード線電圧を印加する。
【００５８】
続いて、ステップＳ１０２では、グローバルビット線を選択するグローバルビット線アドレスを設定し、選択されたグローバルビット線に、選択グローバルビット線電圧を印加する。
【００５９】
続いて、ステップＳ１０３では、ビット線を選択するシートセレクタ・アドレスを設定する。シートセレクタ・アドレスは、一連のシートセレクタの先頭アドレスを設定するのみで、未だ電圧印加はしない。
【００６０】
続いて、ステップＳ１０４では、ワード線櫛を選択する選択ワード線アドレスを設定する。選択ワード線アドレスも、アドレスを設定するのみで、未だ電圧印加はしない。
【００６１】
続いて、ステップＳ１０５では、一連の書込データ列に対して、所定の書込データ変換を行なう。
続いて、ステップＳ１０６では、選択シートセレクタに順次電圧を印加してアドレスを遷移すると共に、このアドレスの遷移に同期させて、選択ワード線電圧にデータ変換後のデータに対応した変調を加える。
【００６２】
以上のステップＳ１０４〜Ｓ１０６によって、選択ワード線グループ内のワード線櫛に対して書き込み動作を順次行なう。そして、ステップＳ１０４〜Ｓ１０６を、選択ワード線グループ内のワード線櫛に対する書き込み動作が完了するまで繰り返す（ステップＳ１０７）。
【００６３】
更に、以上のステップＳ１０２〜Ｓ１０７によって、ページ内の選択グローバルビット線に対して書き込み動作を順次行なう。そして、ステップＳ１０２〜Ｓ１０７を、ページ内のグローバルビット線に対する書き込み動作が完了するまで繰り返す（ステップＳ１０８）。
【００６４】
最後に、ステップＳ１０９では、ページ内のデータの確認を行い、読み出されたデータと書込み予定データが同一であれば処理を完了し（ステップＳ１１０）、異なる場合には、ステップＳ１０２に戻って、リトライ処理を行なう。
【００６５】
次に、読み出し動作のフローについて説明する。
図２３は、本実施形態に係る記憶装置における読み出し動作時のフローチャートの一例である。
始めに、ステップＳ２０１では、ワード線グループを選択するグローバルワード線アドレスを設定し、選択されたグローバルワード線に、選択グローバルワード線電圧を印加する。選択グローバルビット線及び非選択グローバルビット線にはスタンバイ状態において既に電圧が印加されている。
【００６６】
続いて、ステップＳ２０２では、グローバルビット線を選択するグローバルビット線アドレスを設定し、選択されたグローバルビット線に、センスアンプを接続する。なお、前述の通り、選択グローバルビット線及び非選択グローバルビット線の読み出し動作時の電圧は等しい。
【００６７】
続いて、ステップＳ２０３では、ビット線を選択するシートセレクタ・アドレスを設定する。シートセレクタ・アドレスは、一連のシートセレクタの先頭アドレスを設定するのみで、未だ電圧印加はしない。
続いて、ステップＳ２０４では、ワード線櫛を選択する選択ワード線アドレスを設定し、選択ワード線電圧を印加する。
【００６８】
続いて、ステップＳ２０５では、選択シートセレクタに順次電圧を印加し、選択グローバルビット線に接続されたセンスアンプの出力を、選択シートセレクタ・アドレスに同期させて検出し、セルデータをセンスアンプの出力として読み出す。
【００６９】
続いて、ステップＳ２０６では、読み出したデータをデータ変換すると共に順次レジスタに転送する。
以上のステップＳ２０２〜Ｓ２０６によって、選択ワード線グループ内のワード線櫛に対して読み出し動作を順次行なう。そして、ステップＳ２０２〜Ｓ２０６を、ワード線グループ内のワード線櫛に対する読み出し動作が完了するまで繰り返す（ステップＳ２０７）。
【００７０】
更に、以上のステップＳ２０２〜２０７によって、ページ内の選択グローバルビット線に対して読み出し動作を順次行なう。そして、ステップＳ２０２〜Ｓ２０７を、ページ内の選択グローバルビット線に対する読み出し動作が完了するまで繰り返す（ステップＳ２０８）。
【００７１】
最後に、ステップＳ２０８では、ページ内のデータの確認を行い、復号エラーが無ければ、処理を完了し（ステップＳ２１０）、ある場合には、ステップＳ２０２に戻って、リトライ処理を行なう。
次に、書き込み動作時及び読み出し動作時のタイミングチャートについて簡単に説明しておく。
【００７２】
図２４〜３０は、本実施形態に係る記憶装置における書き込み動作及び読み出し動作時のタイミングチャートの例である。図２４〜３０には、時間に対する選択グローバルワード線ＧＷＬ＿ｓ、非選択グローバルワード線ＧＷＬ＿ｕ、選択グローバルビット線ＧＢＬ＿ｓ、非選択グローバルビット線ＧＢＬ＿ｕ、選択ワード線ＷＬ＿ｓ、非選択ワード線ＷＬ＿ｕ、及びゲート線ＳＳＧ＿０〜ＳＳＧ＿ｎ−１の電圧波形が示されている。
【００７３】
図２４は、本実施形態の書き込み動作（セット動作）時のタイミングチャートの一例である。図２４は、図２２のフローチャートを用いた場合であり、図１５のゲート線ＳＳＧのスキャンに対応した電圧波形である。なお、セット動作の場合には、シートセレクタを用いて電流制限を行なうこともある。この場合には、選択ワード線電圧（選択ワード線ＷＬ＿ｓ及び選択グローバルビット線ＧＢＬ＿ｓ間の電圧）のみでなく、ゲート線ＳＳＧの電圧もデータに対応して変調させれば良い。
【００７４】
図２５は、本実施形態の書き込み動作（セット動作）時のタイミングチャートの一例である。図２５は、図２２のフローチャートを用いた場合であり、図２１の下図に示すゲート線ＳＳＧのスキャンに対応した電圧波形である。なお、セット動作の場合には、シートセレクタを用いて電流制限を行なうこともある。この場合には、選択ワード線電圧（選択ワード線ＷＬ＿ｓ及び選択グローバルビット線ＧＢＬ＿ｓ間の電圧）のみでなく、ゲート線ＳＳＧの電圧もデータに対応して変調させれば良い。
【００７５】
図２６は、本実施形態の書き込み動作（セット動作）時のタイミングチャートの一例である。図２６は、図２２のフローチャートを用いた場合であり、図２１の下図に示すゲート線ＳＳＧのスキャンに対応し、更に、ワード線櫛の両端に相当する部分については補正用のパルスを省略させた場合の電圧波形である。そのため、ゲート線ＳＳＧ０、ＳＳＧｎ−１に印加されるパルスの幅が、他のゲート線（例えば、ＳＳＧ１）に対して短くなっている。なお、セット動作の場合には、シートセレクタを用いて電流制限を行なうこともある。この場合には、選択ワード線電圧（選択ワード線ＷＬ＿ｓ及び選択グローバルビット線ＧＢＬ＿ｓ間の電圧）のみでなく、ゲート線ＳＳＧの電圧もデータに対応して変調させれば良い。
【００７６】
図２７は、本実施形態の書き込み動作（リセット動作）時のタイミングチャートの一例である。図２７は、図２２のフローチャートを用いた場合であり、図１５に示すゲート線ＳＳＧのスキャンに対応した電圧波形である。
【００７７】
図２８は、本実施形態の書き込み動作（リセット動作）時のタイミングチャートの一例である。図２８は、図２２のフローチャートを用いた場合であり、図２１の下図に示すゲート線ＳＳＧのスキャンに対応した電圧波形である。
【００７８】
図２９は、本実施形態の書き込み動作（リセット動作）時のタイミングチャートの一例である。図２９は、図２２のフローチャートを用いた場合であり、図２１の下図に示すゲート線ＳＳＧのスキャンに対応し、更に、ワード線櫛の両端に相当する部分については補正用のパルスを省略した場合の電圧波形である。そのため、ゲート線ＳＳＧ０、ＳＳＧｎ−１に印加されるパルスの幅が、他のゲート線（例えば、ＳＳＧ１）に対して短くなっている。
【００７９】
図３０は、本実施形態の読み出し動作時のタイミングチャートの一例である。図３０は、図２３のフローチャートを用いた場合であり、図１６に示すゲート線ＳＳＧのスキャンに対応した電圧波形である。
【００８０】
次に、書き込み動作及び読み出し動作時のデータの高次補正について説明する。
データ処理を行列形式で表示することによって、データのより高次な補正も容易に実現することができる。ここで、高次補正とは、例えば、非選択ワード線に接続されているが選択ビット線を共有する半選択セルや、非選択ビット線に接続されているが選択ワード線を共有する半選択セルに流れるセル電流に起因した書き込みレベル或いは読み出しレベルの補正である。これは、書き込み動作及び読み出し動作のデータ単位が、ワード線櫛のループよりも大きな、例えばページと呼ばれる数キロバイト程度の大きな単位の場合に有効である。
【００８１】
例えば、半選択セルのセル電流の存在により、配線のＩＲドロップ等が異なってくる。そのため、選択グローバルビット線と選択ワード線の間に印加されるパルスの大きさが同一であっても、選択セルに実際に印加される電圧は僅かながら異なってくる場合がある。書き込み動作の場合であれば、この電圧差が直接セルの状態に反映され、読み出し動作の場合であれば、この電圧差がセル電流の差に変換されて、読み出したデータ値に反映される場合がある。これらの影響は、ビット線或いはワード線を共有している広い範囲のセル間の干渉として現れる場合がある。
【００８２】
このような場合であっても、例えば図３１に示すように、書き込み動作及び読み出し動作のデータ単位（例えば、ページ単位）に合わせた大きな行列を用いることによって、広い範囲のセル間干渉を含めた補正をすることができる。
【００８３】
図３１は、本実施形態に係る記憶装置における書き込み動作及び読み出し動作時の演算処理に用いる行列とデータ単位の関係を説明する図の一例である。
前述の例に倣い、書き込み動作及び読み出し動作時に、データセル間干渉によってデータが変換される状況を、行列Ａ´を用いて表現する。この場合、図３１に示すように、行列Ａ´の対角部分に並ぶｎ×ｎの小行列（図３１の破線で示す部分）は、式（４）に例示された、ワード線櫛のループ内のデータ変換に対応する行列要素とすれば良い。それ以外の非対角小行列部分（図３１の一点鎖線で示す部分）は、ビット線或いはワード線を共有しているセル間干渉を表現するデータ変換に対応している。例えば、ｋ行ｊ列の行列要素は、ｋ番目のセルとｊ番目のセルが、ビット線を共有している場合には‘ａｌｂ’、グローバルビット線を共有せず且つワード線を共有している場合には‘ａｗｌ’、その他の場合には、グローバルビット線を共有し且つワード線を共有している場合を除き、‘０’の一定値にすれば良い。なお、ｋ番目のセルとｊ番目のセルがグローバルビット線を共有し且つワード線を共有している場合については式（４）の行列に含まれるため、この非対角成分には含まれない。即ち、ｋ番目のセルに対応する非対角小行列の寄与は、ビット線或いはワード線を共有している半選択セルのうちのオンセル（データ値‘１’を記憶するセル）の数に比例すると近似してよい。
【００８４】
更に、一般的に、この非対角小行列部分の補正値である‘ａｌｂ’及び‘ａｗｌ’は、対角部分小行列部分の補正値よりも小さいため、摂動一次近似が可能となる。即ち、行列Ａ´は、対角部分に並ぶ小行列部分Ａ（例えば、式（４））と、それ以外の非対角小行列部分Ｐの和で表すことができ（Ａ´＝Ａ＋Ｐ）、且つ、小行列部分Ｐの要素は、行列Ａの要素よりも十分に小さいとみなして良い。この時、行列Ｂ´を行列Ａ´の逆行列とすると、行列Ｂ´も対角部分に並ぶ小行列部分Ｂと、それ以外の非対角小行列部分Ｑの和で表すことができ（Ｂ´＝Ｂ＋Ｑ）、行列Ｂは行列Ａの逆行列であり、かつ、非対角小行列部分Ｑの要素は行列Ｂの要素よりも十分に小さいとみなして良い。これにより、逆行列の定義から、行列積Ａ´Ｂ´と行列積ＡＢは共に単位行列になり、行列積ＰＱは二次以上の微小項となる。そのため、Ａ´Ｂ´＝（Ａ＋Ｐ）（Ｂ＋Ｑ）≒ＡＢ＋ＰＢ＋ＡＱから、ＡＱ＝−ＰＢと近似することができる。
【００８５】
ここで、本実施形態の主旨は、行列Ａ´の逆行列Ｂ´による変換を予め入力データｘに施し、変換後データｙ（ｙ＝Ｂ´ｘ）を用いて、メモリへの書き込み動作及び読み出し動作を行なうことで、入力データｘと書き込み動作及び読み出し動作後のデータ（＝Ａ´ｙ＝Ａ´Ｂ´ｘ＝ｘ）を同一にすることである。従って、行列Ｂ´＝Ｂ＋Ｑを求める必要は無く、変換後データｙが求まれば良い。そこで、始めに、非対角小行列部分Ｐが無い場合の変換後データをｙ０と表記すると、ｙ０は行列Ａを用いて、式（６）と同様に、式Ａｙ０＝ｘから求めることができる。この時、定義から、ｙ０＝Ｂｘと表記することもできる。この場合、変換後データｙ＝Ｂ´ｘ＝（Ｂ＋Ｑ）ｘ＝Ｂｘ＋Ｑｘの両辺に、左から行列Ａを掛けた式から、Ａｙ＝ｘ＋ＡＱｘ＝ｘ−ＰＢｘ＝ｘ−Ｐｙ０が得られる。この結果、式（６）を得た際と同様の手順を再び用いることで、入力データｘと変換Ａ´＝Ａ＋Ｐの要素から、変換後データｙを求めることができる。
【００８６】
このように、ビット線或いはワード線を共有する半選択セルの電流のデータ依存性が無視できない場合においても、行列積Ａ´Ｂ´が単位行列となるようにし、書き込み動作及び読み出し動作の際のセルデータ間干渉を打ち消すことができる。
【００８７】
次に、以上で説明したデータ処理の高機能化について説明する。
図３のデータ書込前処理回路及びデータ読出後処理回路の内容は、図４及び５の例に限られるものではなく、例えば、データ誤り訂正回路（ＥＣＣ）の機能を併せ持つことも可能である。この場合、図５の最尤復号器は、最大事後確率復号（Ｍａｘｉｍｕｍ  ａ  ｐｏｓｔｅｒｉｏｒｉ  ｄｅｃｏｄｉｎｇ：ＭＡＰ復号）と呼ばれる最尤復号を包括させた、より一般的な復号器に置き換えられる。ＭＡＰ復号のモジュールは、例えば、図３２に示すように、Ｓｏｆｔ−ｉｎ  Ｓｏｆｔ−ｏｕｔ（ＳＩＳＯ）モジュールにてモデル化できる。ＳＩＳＯモジュールは、入力データ値ｕｋ及び出力データ値ｘｋ、並びに、これらデータ値の事前確率Ｌａ（ｕｋ）及びＬａ（ｘｋ）を入力とし、ｘｋ及びｕｋに対する付帯情報Ｌｅ（ｕｋ）及びＬｅ（ｘｋ）を出力する。なお、多くの場合、確率は対数比にて表現される。
【００８８】
そして、より一般的には、インタリーバ（逆インタリーバ）と呼ばれる、データの配列を一定の規則で並べ替える処理（元の配列に戻す処理）を行うブロックと併用し、例えば、ＬＤＰＣ符号を用いてＥＣＣを行う場合、図３３に示す例を用いて、データ読出後処理回路の一部を構成することができる。図３３で、ｙｋはデータ読出回路からの出力であり、Ｌ（ｘｋ）はデータｘｋに対する対数尤度比である。ＭＡＰ復号器は、始めに、このｘｋからＬ（ｘｋ）を計算する。続いて、ＬＤＰＣ復号器は、逆インタリーバを介して、Ｌ（ｘｋ）をデータｘｋの事前情報として受け取り、これを初期値として確率伝播（Ｂｅｌｉｅｆ  Ｐｒｏｐａｇａｔｉｏｎ：ＢＰ）アルゴリズムによる反復復号を行い、更新結果Ｌ（ｑｋ）を事後確率情報として出力する。更に、ＬＤＰＣ復号前後の差（Ｌ（ｑｋ）−Ｌ（ｘｋ））を、インタリーバを介して、データｘｋの更新された事前情報として、ＭＡＰ復号器に帰還することで、反復的に復号を繰り返す。そして、ＬＤＰＣ復号器内のＬ（ｑｋ）が一定の閾値以上になった段階で、反復ループを終了し、復号結果を外部へ出力する。
【００８９】
なお、ＥＣＣやインタリーバは、符号器と復号器を対で用いる必要があるので、図３３の例のように、復号器、即ちデータ読出後処理回路にて用いられる場合には、符号器であるデータ書込前処理回路にも含まれている必要がある。この様子を図示したものが図３４である。図３４は、図３のデータ書込前処理回路の一部を示すブロック図の一般的な例であり、２つの符号器の間に、インタリーバと呼ばれる、データの配列を一定の規則で並べ替える処理を行うブロックが配置されている。そして、符号器にはＥＣＣの符号化を行う機能が含まれている。
【００９０】
更に一般的には、図３４の構成の符号器を含むデータ書込前処理回路を用いた場合、一例として、図３５の構成を含むデータ読出後処理回路を用いることができる。図３５で、ｙｋはデータ読出処理回路からの出力であり、Ｌeｉ（ｕｋ）はデータｕｋに対するｉ回目の反復での対数尤度比である。復号器Ａは、始めに、ｙｋからＬeｉ（ｕｋ）を計算する。続いて、復号器Ｂは、逆インタリーバを介して、Ｌeｉ（ｕｋ）をデータｕｋの事前情報として受け取ると共に、別の逆インタリーバを介して、データｕｋを受け取る。そして、復号器Ｂは、入力データ値ｕｋを復号後、更新結果Ｌeｉ＋１（ｕｋ）をインタリーバを介して復号器Ａに帰還することで、反復的に復号を繰り返す。そして、復号器ＢのＬ（ｕｋ）が一定の閾値以上になった段階で、反復ループを終了し、復号結果を外部へ出力する。
【００９１】
次に、これまでに説明した記憶装置のデータ処理系を応用したメモリシステムについて説明する。
図３６及び３７は、本実施形態に係るメモリシステムにおけるデータ処理系の回路ブロック図の例である。図３６及び３７のメモリシステムは、いずれもメモリ本体チップ及びコントローラチップを備えている。
【００９２】
例えば、図４及び５のように、図３のデータ書込前処理回路及びデータ読出後処理回路が、複数のブロックで構成される場合には、これらを別のチップ上に配置して、パッケージ内にて接続することも可能である。これは、例えば、メモリ本体チップとコントローラチップに、データ書込前処理回路ならびにデータ読出後処理回路を分割して配置する場合に相当する。なお、パッケージ内のチップ間の接続は、通常のボンディング・ワイヤを用いる方法や、ＴＳＶを利用したチップ間の直接結合を用いる方法を利用することができる。
【００９３】
例えば、図３６に示すように、データ書込前処理回路を、データ書込前処理回路Ａとデータ書込前処理回路Ｂに分け、前者をコントローラチップ上に配置し、後者をメモリ本体チップ上に配置する。同様に、データ読出後処理回路を、データ読出後処理回路Ａとデータ読出後処理回路Ｂに分け、前者をコントローラチップ上に配置し、後者をメモリ本体チップ上に配置する。この場合、コントローラチップでは、セルを形成する工程が不要なため、高速ロジック回路を用いることが可能となり、メモリシステム全体としてのパフォーマンスを向上させることが可能となる。
【００９４】
更に、コントローラチップの高速ロジックを有効に活用するためには、例えば、図３７に示すように、１つのコントローラチップに２つ以上のメモリ本体チップを接続することも可能である。図３７の場合、データ書込前処理回路を、データ書込前処理回路Ａと２つのデータ書込前処理回路Ｂに分け、前者をコントローラチップ上に配置し、後者を２つのメモリ本体チップＡ及びＢ上に配置する。同様に、データ読出後処理回路を、データ読出後処理回路Ａと２つのデータ読出後処理回路Ｂに分け、前者をコントローラチップ上に配置し、後者を２つのメモリ本体チップＡ及びＢ上に配置する。通常、コントローラチップが処理可能な単位時間当たりの入出力データ量は、メモリ本体チップが処理可能な単位時間当たりの入出力データ量よりも数倍以上大きいので、複数のメモリ本体チップを１つのコントローラチップに接続することによって、ユーザから見た単位時間当たりの入出力データ量を大幅に向上させることが可能となる。
【００９５】
本実施形態のデータ処理の概念は、複数のセルを備え、それらセルがセルデータ間干渉（ビット間干渉）のある記憶装置において、（１）書き込み動作及び読み出し動作時に発生するセルデータ間干渉を補正するための、データ書込前処理、データ読出後処理、或いは、それら両方を行うこと、（２）（１）のデータ処理の結果、セルデータ読出信号に付随するデータの状態遷移の確率に関する情報に基づいてデータ読出後処理を行うこと、（３）必要に応じてＥＣＣ等の処理の一部又は全部をデータ書込前処理とデータ読出後処理に含むこと、である。そして、本実施形態によれば、ユーザから見たセルデータ間干渉を排除できるばかりでなく、図１７に示したように、ＥＣＣを用いなくても、セルデータ間干渉が無いと仮定した比較例と比べ、ノイズに対する耐性を高めることができる。
【００９６】
以上から、本実施形態のデータ処理の概念は、図１の構成の記憶装置に限らず、他の構成の記憶装置に適用されても、図１の構成の記憶装置と同様の効果を得ることができる。例えば、ビット線とワード線の二次元格子から構成される、ＮＡＮＤフラッシュメモリの場合、セルの微細化に伴い、例えば、ユーピン効果（Ｙｕｐｉｎ  ｅｆｆｅｃｔ）等によって生じるセルデータ間干渉が顕著になりつつある。当然、ＮＡＮＤフラッシュメモリを三次元化した構成、即ち、メモリセル配列が二次元配置されたビット線アレイとワード線（あるいはワード面）から構成される場合でも、これらのセルデータ間干渉が存在する場合がある。従って、このような二次元あるいは三次元のＮＡＮＤフラッシュメモリに対して、前述の本実施形態のデータ処理を適宜変更して適用することによって、ＮＡＮＤフラッシュメモリであっても、図１の構成の記憶装置と同様の効果を得ることができる。
【００９７】
本実施形態によれば、メモリセル配列の三次元化に伴って生じるセルデータ間干渉を抑制できると共に、データ入出力を高速化させた記憶装置、記憶装置の制御方法、及びメモリシステムを提供することができる。
【００９８】
［第２の実施形態］
第２の実施形態では、第１の実施形態で説明したメモリセル配列１００の製造方法について説明する。なお、本実施形態の説明で示す具体的な材料名、寸法等は例示であって、これに限定されない点に留意されたい。
【００９９】
図３８〜４９は、第２の実施形態に係る記憶装置のメモリセル配列の形成工程を工程順に示す図の一例である。
始めに、図３８に示すように、図示しないＸ−Ｙ平面を主平面とする半導体基板上に、グローバルビット線となる層１０１´及び選択素子のシリコン部となる層１０６´´を順次積層する。選択素子のシリコン部となる層１０６´´は、ソース電極となる不純物濃度１×１０２０ｃｍ−３でＺ方向の厚さ４０ｎｍのＮ＋Ｓｉ層１０６ａ´´、チャネルとなる不純物濃度１×１０１８ｃｍ−３でＺ方向の厚さ１２０ｎｍのＰ−Ｓｉ層１０６ｂ´´、及びドレイン電極となる不純物濃度１×１０２０ｃｍ−３でＺ方向の厚さ４０ｎｍのＮ＋Ｓｉ層１０６ｃ´´を積層させた構造を持つ。
【０１００】
続いて、図３９に示すように、ＲＩＥ等を用いて、選択素子のシリコン部となる層１０６´´及びグローバルビット線となる層１０１´に対して、Ｚ方向を深さ方向とし、Ｙ方向に延びる複数の溝１１１を形成する。この工程によって、グローバルビット線となる層１０１´は、グローバルビット線１０１となる。また、選択素子のシリコン部となる層１０６´´は、複数の溝１１１によって分断された選択素子のシリコン部となる層１０６´となる。グローバルビット線１０１及び選択素子のシリコン部となる層１０６´は、線幅２０ｎｍ、線間２０ｎｍのラインアンドスペースのパターンで形成される。その後、複数の溝１１１に対して、図示しない層間絶縁膜１１２を充填する。
【０１０１】
続いて、図４０に示すように、ＲＩＥ等を用いて、選択素子のシリコン部となる層１０６´及び層間絶縁膜１１２に対して、Ｚ方向を深さ方向とし、Ｘ方向に延びる複数の溝１１３を形成する。この工程によって、選択素子のシリコン部となる層１０６´は、選択素子のシリコン部１０６となる。選択素子のシリコン部１０６は、線幅１５ｎｍ、線間２５ｎｍ、ハーフピッチ２０ｎｍのラインアンドスペースのパターンで形成される。
【０１０２】
続いて、図４１に示すように、複数の溝１１３に対して、層間絶縁膜１１４を充填する。その後、層間絶縁膜１１４をＺ方向の厚さが３０ｎｍになるまでエッチバックする。
【０１０３】
続いて、図４２に示すように、複数の溝１１３の側面に対して、選択素子のゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、Ｙ方向の厚さ５ｎｍで形成される。
【０１０４】
続いて、図４３に示すように、底面に層間絶縁膜１１４が充填され、側面にゲート絶縁膜１０７が形成された複数の溝１１３に対して、ゲート線１０５となる層を充填する。その後、選択ゲート線１０５となる層をＺ方向の厚さが１４０ｎｍになるまでエッチバックする。この工程によって、ゲート線１０５が形成される。ゲート線１０５は、Ｎ＋ポリシリコンを材料として形成される。
【０１０５】
続いて、図４４に示すように、底面に層間絶縁膜１１４が充填され、側面にゲート絶縁膜１０７が形成され、層間絶縁膜１１４上のゲート絶縁膜１０７間にゲート線１０５が形成された複数の溝１１３に対して、層間絶縁膜１１５を充填する。その後、ＣＭＰによる平坦化を行い、層間絶縁膜１１５は溝１１３内でＺ方向の厚さが約３０ｎｍとなる。
【０１０６】
続いて、図４５に示すように、選択素子のシリコン部１０６、ゲート絶縁膜１０７、層間絶縁膜１１２、及び１１５上に、層間絶縁膜１１６を積層する。層間絶縁膜１１６は、ＳｉＯ２を材料とし、Ｚ方向の厚さ２０ｎｍで形成される。その後、層間絶縁膜１１６上に、ワード線となる層１０２´を層間絶縁膜１１７を介しながら繰り返し積層する。この際、ワード線となる層１０２´は、１６層積層する。各ワード線となる層１０２´は、ＴｉＮを材料とし、Ｚ方向の厚さ１０ｎｍで形成される。また、各層間絶縁膜１１７は、ＳｉＯ２を材料とし、Ｚ方向の厚さ７ｎｍで形成される。その後、ワード線となる層１０２´上に層間絶縁膜１１８を積層する。層間絶縁膜１１８は、ＳｉＯ２を材料とし、Ｚ方向の厚さ１３ｎｍで形成される。
【０１０７】
続いて、図４６に示すように、ＲＩＥ等を用いて、層間絶縁膜１１８、複数のワード線となる層１０２´及び層間絶縁膜１１７、並びに、層間絶縁膜１１６に対して、Ｚ方向から見て選択素子のシリコン部１０６、ゲート絶縁膜１０７、及び層間絶縁膜１１２の位置において、Ｚ方向を深さ方向とし、Ｘ方向に延びる複数の溝１１９を形成する。この工程によって、ワード線となる層１０２´は、ワード線１０２となる。ワード線１０２は、線幅１８ｎｍ、線間２２ｎｍ、ハーフピッチ２０ｎｍのラインアンドスペースのパターンで形成される。
【０１０８】
続いて、図４７に示すように、複数の溝１１９の側面に対して、抵抗変化材となる層１０４´を形成する。抵抗変化材となる層１０４´は、均一に成膜された後、エッチバック工程により、層間絶縁膜１１８、選択素子のシリコン部１０６、並びに、層間絶縁膜１１２上の部分が除去され、溝１１９側面のＹ方向の厚さ４ｎｍで形成される。
【０１０９】
続いて、図４８に示すように、側面に抵抗変化材となる層１０４´が形成された複数の溝１１９に対して、ビット線となる層１０３´を充填する。ビット線となる層１０３´は、Ｎ＋ポリシリコンを材料として形成される。その後、ＣＭＰ等を用いて、ビット線となる層１０３´、抵抗変化材となる層１０４´、及び層間絶縁膜１１８の上面を平滑化する。
【０１１０】
続いて、図４９に示すように、ＲＩＥ等を用いて、ビット線となる層１０３´に対して、Ｚ方向から見て層間絶縁膜１１２の位置において、深さ方向をＺ方向とする複数の溝１２０を形成する。この工程によって、ビット線となる層１０３´は、ビット線１０３となる。ビット線１０３は、線幅２０ｎｍ、線間２０ｎｍのラインアンドスペースのパターンで形成される。なお、この工程において、抵抗変化材となる層１０４´に対しても複数の溝１２０を形成しても良い。この場合、図１に示すメモリセル配列１００のように、Ｘ方向に分断された抵抗変化材１０４を形成することができる。
【０１１１】
最後に、複数の溝１２０に対して、図示しない層間絶縁膜１２１を充填する。そして、ＣＭＰ等を用いて、ビット線１０３、抵抗変化材となる層１０４´、層間絶縁膜１１８、及び１２１の上面を平滑化する。
以上の図３８〜４９に示す形成工程によって、記憶装置のメモリセル配列１００を形成できる。
【０１１２】
本実施形態によれば、セルをビット線及びワード線の形成によって自己整合的に形成できるため、ビット線御及びワード線とセルとの合わせずれ等が生じ難い。その結果、高い寸法精度及び位置精度を持つメモリセル配列を備える記憶装置を提供することができる。
【０１１３】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１４】
（付記１）
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｙ方向及びＺ方向の二次元配列状に並びＸ方向に延びる複数の行線、Ｘ方向及びＹ方向の二次元配列状に並びＺ方向に延びる複数の列線、Ｘ方向に並びＹ方向に延びる複数の大域列線、前記複数の列線それぞれの端部に設けられ、Ｙ方向に並ぶ複数の前記列線及び所定の前記大域列線を電気的に接続／非接続する複数の選択素子、並びに、前記複数の行線及び前記複数の列線の交差部のそれぞれに設けられた複数のセルを有するメモリセル配列と、
前記複数の行線から所定の行線を選択する行線選択回路、前記複数の大域列線から所定の大域列線を選択する大域列線選択回路、並びに、前記複数の選択素子による前記大域列線及び前記列線の接続／非接続を制御する選択素子制御回路を有する選択部と、
前記セルに対するデータの書き込み及び読み出しをするデータ処理部と
を備える記憶装置において、
前記セルに対するデータの書き込み及び読み出しの際、
前記データ処理部によって、
入力データを処理して第１中間データを生成し、
前記第１中間データに基づいて、前記選択された行線及び前記選択された大域列線間の電圧差を順次設定し、
前記選択された大域列線に流れる電流を検出し、その結果から第２中間データを順次生成し、
前記第２中間データを処理して出力データを生成し、
前記入力データを処理して前記第１中間データを生成する際、及び、前記第２データを処理して前記出力データを生成する際、前記入力データ及び前記出力データ間に生じ得る差を補正する
ことを特徴とする記憶装置の制御方法。
【０１１５】
（付記２）
前記入力データ及び前記出力データ間に生じ得る差を補正する際、前記データ処理部によって、前記第１中間データ及び前記第２中間データ間で生じる差を補正する
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１１６】
（付記３）
前記選択された行線及び前記選択された大域列線間の電圧差を順次設定する際、前記データ処理部によって、前記選択された大域列線の電圧を一定に設定した状態で、前記選択された行線の電圧を順次設定する
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１１７】
（付記４）
一連の前記入力データを複数の前記セルに書き込む際、前記データ処理部によって、同一の前記行線及び同一の前記大域列線で選択される一連の前記セルに対して順次書き込む
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１１８】
（付記５）
一連の前記出力データを複数の前記セルから読み出す際、前記データ処理部によって、同一の前記行線及び同一の前記大域列線で選択される一連の前記セルから順次読み出す
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１１９】
（付記６）
前記入力データ及び前記出力データ間に生じ得る差を補正する際、前記データ処理部によって、前記セルが記憶するデータ及び前記第２中間データ間に生じる差を補正する
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１２０】
（付記７）
前記入力データ及び前記出力データ間に生じ得る差を補正する際、前記データ処理部によって、前記第１中間データ及び前記セルが記憶するデータ間に生じる差を補正する
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１２１】
（付記８）
前記入力データ及び前記出力データ間に生じ得る差を補正する際、前記データ処理部によって、前記第２中間データのノイズ相関を減少させる
ことを特徴とする付記１記載の記憶装置の制御方法。
【０１２２】
（付記９）
前記入力データ及び前記出力データ間に生じ得る差を補正する際、前記データ処理部によって、前記第２中間データから尤度を最大とする前記出力データを推定する
ことを特徴とする付記１記載の記憶装置の制御方法。
【符号の説明】
【０１２３】
５１・・・半導体基板、５２・・・ＣＭＯＳ回路、５３・・・メモリセル部を含む層、５４・・・メモリセル部、５５・・・入出力部、１００・・・メモリセル配列、１０１・・・大域列線、１０２・・・行線、１０３・・・列線、１０４・・・抵抗変化材、１０５・・・ゲート線、１０６・・・シリコン部、１０７・・・ゲート絶縁膜、１１１、１１３、１１９、１２０・・・溝、１１２、１１４〜１１８、１２１・・・層間絶縁膜、２００・・・ＷＬデコーダ、３００・・・ＧＢＬデコーダ、４００・・・上位ブロック、５００・・・電源、６００・・・セレクタデコーダ。
【図１】
2015076117.tif 000009
【図２】
2015076117.tif 000010
【図３】
2015076117.tif 000011
【図４】
2015076117.tif 000012
【図５】
2015076117.tif 000013
【図６】
2015076117.tif 000014
【図７】
2015076117.tif 000015
【図８】
2015076117.tif 000016
【図９】
2015076117.tif 000017
【図１０】
2015076117.tif 000018
【図１１】
2015076117.tif 000019
【図１２】
2015076117.tif 000020
【図１３】
2015076117.tif 000021
【図１４】
2015076117.tif 000022
【図１５】
2015076117.tif 000023
【図１６】
2015076117.tif 000024
【図１７】
2015076117.tif 000025
【図１８】
2015076117.tif 000026
【図１９】
2015076117.tif 000027
【図２０】
2015076117.tif 000028
【図２１】
2015076117.tif 000029
【図２２】
2015076117.tif 000030
【図２３】
2015076117.tif 000031
【図２４】
2015076117.tif 000032
【図２５】
2015076117.tif 000033
【図２６】
2015076117.tif 000034
【図２７】
2015076117.tif 000035
【図２８】
2015076117.tif 000036
【図２９】
2015076117.tif 000037
【図３０】
2015076117.tif 000038
【図３１】
2015076117.tif 000039
【図３２】
2015076117.tif 000040
【図３３】
2015076117.tif 000041
【図３４】
2015076117.tif 000042
【図３５】
2015076117.tif 000043
【図３６】
2015076117.tif 000044
【図３７】
2015076117.tif 000045
【図３８】
2015076117.tif 000046
【図３９】
2015076117.tif 000047
【図４０】
2015076117.tif 000048
【図４１】
2015076117.tif 000049
【図４２】
2015076117.tif 000050
【図４３】
2015076117.tif 000051
【図４４】
2015076117.tif 000052
【図４５】
2015076117.tif 000053
【図４６】
2015076117.tif 000054
【図４７】
2015076117.tif 000055
【図４８】
2015076117.tif 000056
【図４９】
2015076117.tif 000057