(57)【要約】【課題】、感度を落とすことなく、熱雑音および暗電流を抑制することが可能な撮像素子および撮像装置を提供する。【解決手段】本開示の撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、光電変換膜の光入射面側に設けられた絶縁膜と、絶縁膜上に設けられた導電膜とを備える。【選択図】図１
2015037154.tif 000002
【特許請求の範囲】
【請求項１】
カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、
前記光電変換膜の光入射面側に設けられた絶縁膜と、
前記絶縁膜上に設けられた導電膜と
を備えた撮像素子。
【請求項２】
互いに隣接する第１画素および第２画素を備え、
前記光電変換膜は、前記第１画素および前記第２画素それぞれに対応する位置の光電変換部と、前記第１画素および前記第２画素の間の無効部とを有する、請求項１に記載の撮像素子。
【請求項３】
前記導電膜は前記光電変換部に対応する第１領域と、前記無効部に対応する第２領域とを有し、前記第２領域は前記第１領域と離間している、請求項２に記載の撮像素子。
【請求項４】
前記導電膜は、前記第１領域が光透過性を有し、前記第２領域が遮光性を有する、請求項２に記載の撮像素子。
【請求項５】
前記導電膜の前記第２領域は前記光電変換膜の前記無効部内に凸部を有する、請求項３に記載の撮像素子。
【請求項６】
前記凸部は前記光電変換膜を貫通し、前記半導体基板まで達している、請求項５に記載の撮像素子。
【請求項７】
前記導電膜の前記第２領域には、前記第１領域よりも低いバイアスが印加される、請求項３に記載の撮像素子。
【請求項８】
撮像素子を含み、
前記撮像素子は、
カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、
前記光電変換膜の光入射面側に設けられた絶縁膜と、
前記絶縁膜上に設けられた導電膜と
を備えた撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、カルコパイライト系化合物を含む光電変換部を有する撮像素子およびこれを備えた撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像装置は、多画素化に伴って画素サイズの縮小化が求められている。また、一方では高速撮像による動画特性の向上が求められている。このように、画素サイズの縮小や高速での撮像は、単位画素（固体撮像素子）に入射する格子数が減少して感度（Ｓ／Ｎ比）が低下する。更に、例えば監視用カメラでは暗所での撮影機能が求められており、多画素化および画素サイズの縮小化に加えて高感度な撮像装置が望まれている。
【０００３】
これに対して、例えば特許文献１〜３の光電変換装置（固体撮像装置）では、光電変換膜として光吸収係数の高いカルコパイライト系化合物半導体を用いることによって感度を高めている。これら光電変換装置は、入射光側に配置されたｎ型半導体と、光入射側とは反対側に配置された下部電極との間に光電変換膜を挟んだ構成を有する。これら光電変換装置では、光電変換によって生じた電子−正孔対のうち、電子はｎ型半導体へ排出され、正孔は下部電極によって転送されてシリコン回路で読み出される構造となっている。
【０００４】
このような構造の光電変換装置では、露光時間中に光電変換によって生じた電荷（正孔）が下部電極を介してキャパシタに蓄積されるため、リセット動作におけるｋＴＣノイズ（熱雑音）を除去することができずに画質が劣化する。そこで、例えば特許文献４の固体撮像装置では、ｎ型半導体領域が形成されたＳｉ基板上にカルコパイライト系化合物半導体からなる光電変換膜が設けられ、この光電変換膜の入射面側に上部電極が配設されている。この固体撮像装置では、光電変換によって生じた電子−正孔対のうち正孔は上部電極へ排出され、電子は空乏化されたｎ型半導体を介して接合キャパシタに蓄積される。これにより、ｋＴＣノイズを除去している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３７２１号公報
【特許文献２】ＷＯ０８／０９３８３４
【特許文献３】ＷＯ０９／０７８２９９
【特許文献４】特開２０１２−４４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献４に記載の固体撮像装置のように光電変換膜にカルコパイライト系化合物半導体を用いた構成では、空乏層の厚みが制御できないという問題があった。これは、カルコパイライト系化合物半導体はイオン注入等によるアクセプタ濃度およびドナー濃度の制御が難しいためである。光電変換膜を空乏化させすぎると上部電極の界面に空乏層が接触して暗電流の発生の原因となる。逆に、光電変換する領域まで空乏化していないと、光電変換によって生じた電荷のドリフト成分が減少して感度が低下する。特に、カルコパイライト系化合物半導体は高い光吸収係数を有するため光電変換に要する領域が狭く、空乏層の制御が非常に重要であった。
【０００７】
本技術はかかる問題点を鑑みてなされたもので、その目的は、感度を落とすことなく、熱雑音および暗電流を抑制することが可能な撮像素子およびこれを備えた撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本技術の撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、光電変換膜の光入射面側に設けられた絶縁膜と、絶縁膜上に設けられた導電膜とを備えたものである。
【０００９】
本技術の撮像素子では、カルコパイライト系化合物を含む光電変換膜上に絶縁膜および導電膜をこの順に形成することにより、上部電極（ここでは、導電膜）の電圧を任意に制御することが可能となり、光電変換膜に形成される空乏層の幅や厚みを制御できるようになる。
【００１０】
本技術による撮像装置は、上記本技術の撮像素子を有するものである。
【発明の効果】
【００１１】
本技術の撮像素子および撮像装置によれば、光電変換膜上に絶縁膜および導電膜を設けるようにしたので、導電膜の電圧を任意に制御して光電変換膜に形成される空乏層の幅や厚みを制御することが可能となる。よって、熱雑音および暗電流の両方を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本技術の一実施の形態に係る撮像素子の概略構成を表す断面図である。
【図２】図１に示した撮像素子における電荷の移動を説明するための模式図である。
【図３】図１に示した撮像素子に負電圧を印加した際の各領域におけるエネルギーバンド図である。
【図４】変形例１に係る撮像素子の構成を表す断面図である。
【図５】図４に示した撮像素子に負電圧を印加した際の各領域におけるエネルギーバンド図である。
【図６】変形例２に係る撮像素子の構成を表す断面図である。
【図７】変形例３に係る撮像素子の構成を表す断面図である。
【図８】図１に示した撮像素子を用いた撮像装置の全体構成を表す模式図である。
【図９】図８に示した撮像装置を適用した電子機器の概略構成を表す図である。
【発明を実施するための形態】
【００１３】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明
は以下の順序で行う。
１．実施の形態（光電変換膜上に絶縁膜および導電膜を設けた例）
２．変形例１（導電膜を光電変換部と無効部との間で分離した例）
３．変形例２（無効部上の導電膜に遮光性を付加した例）
４．変形例３（無効部上の導電膜に凸部を形成した例）
５．適用例（撮像装置）
【００１４】
＜１．実施の形態＞
（撮像素子１０の構成）
図１は、本技術の一実施の形態に係る撮像素子（撮像素子１０）の断面構成を表したものである。撮像素子１０は、例えばＣＣＤイメージセンサまたはＣＭＯＳイメージセンサ等の撮像装置（例えば、撮像装置１）において１つの画素（例えば、画素Ｐ）を構成するものである（いずれも、図８参照）。この撮像素子１０は裏面照射型であり、半導体基板１１の光入射面側に集光部２０および光電変換部１２が、受光面とは反対側の面（面Ｓ２）に多層配線層３１が設けた構成を有する。
【００１５】
本実施の形態では、撮像素子１０は、例えばｎ型領域１１Ａ（ｎ型ウェル）およびｐ型領域１１Ｂ（ｐ型ウェル）を有する半導体基板１１上にｐ型の光電変換膜１２が設けられている。この光電変換膜１２はカルコパイライト系化合物半導体（以下、単にカルコパイライト系化合物とする）によって形成さており、この光電変換膜１２の光入射面側の表面が受光面（面Ｓ１）となる。光電変換膜１２上には絶縁膜１３および導電膜１４がこの順に設けられており、所謂ＭＩＳ構造を構成している。
【００１６】
半導体基板１１は、例えばシリコン（Ｓｉ）基板によって構成されており、基板内には上記のようにｎ型領域１１Ａおよびｐ型領域１１Ｂが設けられている。ｎ型領域１１Ａは光電変換膜１２の光電変換部１２Ａ（図２参照）における光電変換によって生じた電荷を蓄積する蓄積部として働くものである。ｐ型領域１１Ｂには、裏面（面Ｓ２）近傍にｎ型のフローティングディフュージョン（ＦＤ）１１Ｃが設けられている。これらｎ型領域１１ＡおよびＦＤ１１Ｃはソース・ドレインとして働き、後述する多層配線層３１に形成されたゲート電極３１Ａと共に、ｎチャネルＭＯＳトランジスタ（転送トランジスタＴｒ１）を構成している。
【００１７】
半導体基板１１の面Ｓ２近傍には上記転送トランジスタＴｒ１の他に、例えばリセットトランジスタ、増幅トランジスタおよび選択トランジスタ等が設けられている。このようなトランジスタは例えばＭＯＳＥＦＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、各画素Ｐ毎に回路を構成する。各回路は、例えば転送トランジスタ、リセットトランジスタおよび増幅トランジスタを含む３トランジスタ構成であってもよく、あるいはこれに選択トランジスタが加わった４トランジスタ構成であってもよい。転送トランジスタ以外のトランジスタは、画素間で共有することも可能である。
【００１８】
光電変換膜１２は、光吸収係数の高いｐ型のカルコパイライト系化合物によって形成されると共に、半導体基板１１よりも禁制帯幅（バンドギャップ）が広くなるように構成されている。これにより、高い光吸収特性および熱雑音の低さの両立が可能となる。カルコパイライト系化合物としては、例えばＩ−ＩＩＩ−ＶＩ２族半導体およびＩ−ＩＶ−Ｖ２族半導体が挙げられるが、本実施の形態における光電変換膜には、より禁制帯幅の広いＩ−ＩＩＩ−ＶＩ２族半導体を用いることが好ましい。Ｉ−ＩＩＩ−ＶＩ２族半導体としては、例えばＣＩＧＳ（銅（Ｃｕ）−インジウム（Ｉｎ）−ガリウム（Ｇａ）−セレン（Ｓｅ）），ＣＩＧＳＳ（Ｃｕ−Ｉｎ−Ｇａ−硫黄（Ｓ）−Ｓｅ）およびＣＩＳ（Ｃｕ−Ｉｎ−Ｓ）等が挙げられる。なお、光電変換膜１２は、光電変換に寄与する領域（光電変換部１２Ａ）および光電変換に寄与しない領域（無効部１２Ｂ）を有する。
【００１９】
光電変換部１２Ａは、例えば半導体基板１１のｎ型領域１１Ａに対応する位置、具体的にはｎ型領域１１Ａ上の光電変換膜１２がこれに当たる。この光電変換部１２Ａでは、半導体基板１１のｎ型領域１１Ａと接することでｐｎ接合が形成され、ｎ型領域１１Ａとｐ型領域１１Ｂとの間に逆バイアスを印加することによって光電変換部１２Ａに空乏層Ｄ（図２参照）が形成される。光電変換部１２Ａの受光面（面Ｓ１）に入射した光は、光電変換によって電子−正孔対を発生させ、この電子および正孔のいずれかが信号電荷として上記転送トランジスタＴｒ１を介して垂直信号線Ｌsig（図８参照）に転送される。なお、信号電荷は光電変換によって生じる電子および正孔のどちらであってもよいが、ここでは電子を信号電荷として読み出す場合を例に挙げて説明する。
【００２０】
絶縁膜１３は、例えば窒化シリコン（Ｓｉ２Ｎ３），酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）等の単層膜あるいはこれらの積層膜により構成されている。絶縁膜１３の厚みは、例えば５ｎｍ以上５００ｎｍ以下である。
【００２１】
導電膜１４は、撮像素子１０における上部電極として働くものであり、光電変換膜１２の受光面Ｓ１側に設けられている。導電膜１４は光透過性を有する透明導電材料によって形成されている。透明導電材料としては、例えばインジウムとスズの酸化物（ＩＴＯ），インジウム亜鉛オキシド（ＩＺＯ），酸化亜鉛（ＺｎＯ），インジウムスズ亜鉛オキシド（ＩｎＳｎＺｎＯ（α−ＩＴＺＯ）），酸化亜鉛（ＺｎＯ）とアルミニウム（Ａｌ）との合金等が挙げられる。この導電膜１４は、半導体基板１１のｐ型領域１１Ｂ上の光電変換膜１２、即ち無効部１２Ｂの価電子帯Ｅｖが例えばフラットになる（図３Ｂ参照）ようにバイアスを印加するものである。導電膜１４の厚みは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２２】
導電膜１４上には集光部２０として、例えばオンチップレンズ２１およびカラーフィルタ２２が設けられている。
【００２３】
オンチップレンズ２１は、光電変換膜１２（特に、光電変換部１２Ａ）に向かって光を集光させる機能を有するものである。このオンチップレンズ２１のレンズ径は、画素Ｐのサイズに応じた値に設定されており、例えば０．９μｍ以上３μｍ以下である。また、このオンチップレンズ２１の屈折率は、例えば１．１〜１．４である。レンズ材料としては、例えばシリコン酸化膜（ＳｉＯ2）等が挙げられる。裏面照射型の撮像素子１０では、オンチップレンズ２１と光電変換部１２の受光面（面Ｓ１）との距離が近くなるので、オンチップレンズ２１のＦ値に依存して生じる各色の感度のばらつきが抑えられる。
【００２４】
カラーフィルタ２２は、オンチップレンズ２１と導電膜１４との間に設けられ、例えば赤色（Ｒ）フィルタ、緑色（Ｇ）フィルタ、青色（Ｂ）フィルタあるいは白色（Ｗ）フィルタのいずれかが画素Ｐ毎に配置されている。これらのカラーフィルタ２２は、規則的な色配列（例えばベイヤー配列）で設けられている。このようなカラーフィルタ２２を設けることにより、撮像素子１０では、その色配列に対応したカラーの受光データが得られる。なお、カラーフィルタ２２は必ずしも必要ではなく、適宜省略しても構わない。また、導電膜１４とカラーフィルタ２２との間には平坦化膜を設けてもよい。
【００２５】
多層配線層３１は、上記のように半導体基板１１の表面（面Ｓ２）に接して設けられている。この多層配線層３１は層間絶縁膜３１Ｂを介して複数の配線３１Ａを有するものである。多層配線層３１は例えば、Ｓｉからなる支持基板３２に貼り合わされており、支持基板３２と半導体基板１１との間に多層配線層３１が配置される。
【００２６】
このような撮像素子１０は、例えば以下のようにして製造することができる。
【００２７】
（製造方法）
まず、各種トランジスタおよび周辺回路を備えた半導体基板１１を形成する。半導体基板１１は例えばＳｉ基板を用い、このＳｉ基板の表面（面Ｓ２）近傍に転送トランジスタＴ１等のトランジスタおよびロジック回路等の周辺回路（ＣＭＯＳ配線）を設ける。次いで、半導体基板１１の面Ｓ２上に多層配線層３１を形成する。多層配線層３１には層間絶縁膜３１Ｂを介して複数の配線３１Ａを設けたのち、多層配線層３１に支持基板３２を貼りつける。続いて、Ｓｉ基板の裏面側へのイオン注入により不純物半導体領域を形成する。具体的には、各画素Ｐに対応する位置にｎ型半導体領域を、各画素間にｐ型半導体領域を形成する。
【００２８】
次いで、Ｓｉ基板の裏面を研磨やウェットエッチングによって露出させたのち、この裏面上に例えばＳｉＯ２膜を、例えば１００ｎｍの厚みで形成する。次いで、画素部１ａ（図８参照）に対応する位置のＳｉＯ２膜をフォトリソグラフィおよびウェットエッチングによって除去したのち、例えば真空蒸着法やスパッタ法を用いて例えばＣＩＧＳＳｅ膜を、例えば１０００ｎｍの厚みで形成する。続いて、フォトリソグラフィによって画素部１ａ以外の領域に形成されたＣＩＧＳＳｅ膜を除去するためのパターニングを行ったのち、ｗレットエッチングあるいはドライエッチングによって不要なＣＩＧＳＳｅ膜を除去する。このとき、例えば臭素（Ｂｒ）−メタノール溶液や王水等を用いることによってＳｉＯ２膜を残しつつ、ＣＩＧＳＳｅ膜を除去することができる。
【００２９】
次いで、光電変換膜１２上にＳｉＯ２等からなる絶縁膜１３を、例えば５ｎｍの厚みで成膜したのち、フォトリソグラフィおよびウェットエッチングによって上部電極（導電膜１４）と多層配線層３１に形成されたＣＭＯＳ配線とを接続するための貫通孔（図示せず）を形成する。続いて、上部電極となる金属膜を、例えば１００ｎｍの厚みで成膜したのち、フォトリソグラフィおよびウェットエッチングによってパターニングすることによって導電膜１４を形成する。
【００３０】
最後に、導電膜１４上に例えばＳｉＮ膜からなる平坦化膜（図示せず）、カラーフィルタ２２およびオンチップレンズ２１する。以上により、撮像素子１０が完成する。
【００３１】
（撮像素子の動作）
このような撮像素子１０では、例えば撮像装置１の画素Ｐとして、次のようにして信号電荷（電子）が取得される。撮像素子１０に、オンチップレンズ２１を介して光Ｌが入射すると、光Ｌはカラーフィルタ２２等を通過して各画素Ｐにおける光電変換部１２で検出（吸収）され、赤，緑または青等の色光が光電変換される。光電変換部１２で発生した電子−正孔対のうち電子は信号電荷として半導体基板１１の例えばＳｉ基板ではｎ型領域１１Ａへ移動して蓄積され、正孔はｐ型領域１１Ｂへ移動して排出される。
【００３２】
撮像素子１０では、半導体基板１１に所定の負電位ＶＬ（＜０Ｖ）が、導電膜１４に電位ＶＬよりも低い電位ＶＵ（＜ＶＬ）がそれぞれ印加される。従って、電荷蓄積状態（リセットトランジスタ（図示せず）および転送トランジスタＴｒ１のオフ状態）では、光電変換膜１２で発生した電子−正孔対のうち、電子が相対的に高電位となっている半導体基板１１のｎ型半導体領域に導かれる。このｎ型半導体領域から電子が取り出され、伝送経路を介して蓄電層（図示せず）に蓄積される。電子が蓄積されると、蓄電層と導通したｎ型半導体領域の電位ＶＬが変動する。この電位ＶＬの変化量が信号電位に相当する。
【００３３】
読み出し動作の際には、転送トランジスタＴｒ１がオン状態となり、蓄電層に蓄積された電子がＦＤ１１Ｃに転送される。これにより、光Ｌの受光量に基づく信号が、例えば画素トランジスタ（図示せず）を通じて垂直信号線Ｌsigに読み出される。その後、リセットトランジスタおよび転送トランジスタＴｒ１がオン状態となり、ｎ型半導体領域とＦＤ１１Ｃとが例えば電源電圧ＶＤＤにリセットされる。
【００３４】
（作用・効果）
前述のように、撮像装置は多画素化および高感度化が求められているが、これらを実現するためには画素サイズを小さくする必要がある。しかしながら、画素サイズを小さくすると、各画素において十分な光量を受光することが困難となる。また、一般的に半導体は、禁制帯幅が狭い場合には光吸収特性が向上し、禁制帯幅が広い場合には熱雑音が低減される性質がある。また、禁制帯幅が狭い場合には熱雑音が増加し、禁制帯幅が広い場合には光吸収特性が低下する性質があり、熱雑音と光吸収特性はトレードオフの関係にある。
【００３５】
そこで、光吸収特性が高く、広い禁制帯幅を有するカルコパイライト系化合物半導体を光電変換部に用いて光吸収特性を向上させつつ、熱雑音を低減することが考えられるが、カルコパイライト系化合物はイオン注入等による濃度調整が難しく、空乏層の幅を制御することは困難であった。
【００３６】
図２は、本実施の形態における撮像素子１０の電荷の移動を模式的に表したものである。図３は導電膜１３に負電圧を印加した際の、光電変換領域Ｐ（図３（Ａ））および無効領域Ｎ（図３（Ｂ））におけるエネルギーバンドを表した特性図である。本実施の形態の撮像素子１０では、無効部１２Ｂの価電子帯Ｅｖがフラットになるように導電膜１４にバイアスが印加されている。このため、半導体基板１１のｎ型領域１１Ａ上の光電変換部１２Ａの伝導帯Ｅｃは、ｎ型領域１１Ａとｐ型領域１１Ｂとのフェルミレベルの差だけ、図３（Ａ）に示したように傾斜を持つことになる。また、光電変換膜１２の伝導帯Ｅｃは、図３に示したようにｎ型領域１１Ａ上の光電変換部１２Ａでは低く（図３（Ａ））、ｐ型領域１１上の無効部１２Ｂでは高く（図３（Ｂ））なる。このため、光電変換膜１２は画素間に電子の障壁を有することになる。この状態で光電変換膜１２に光を照射すると、光電変換部１２Ａで光電変換によって生成した電子は、図３（Ａ）に示したように空乏化した光電変換部１２Ａの伝導帯Ｅｃを介して半導体基板１１のｎ型領域１１Ａに転送される。一方、光電変換によって生成した正孔は、図３（Ｂ）に示したように光電変換部１２Ａの価電子帯Ｅｖを介して半導体基板１１のｐ型領域１１Ｂへ排出される。
【００３７】
更に、光電変換膜１２と絶縁膜１３との間に正孔が蓄積するため、暗電流の発生が低減される。
【００３８】
このように、本実施の形態の撮像素子１０では、カルコパイライト系化合物によって構成された光電変換膜１２へのイオン注入等によるアクセプタ濃度の分布の形成を行わなくても、光電変換膜１２の空乏層Ｄの厚さを制御することが可能となる。また、電子の転送経路および正孔の排出経路の制御も可能となる。
【００３９】
以上のように、本実施の形態では、光電変換膜１２上に絶縁膜１３および導電膜１４を形成するようにしたので、導電膜１４の電圧を任意に制御して光電変換膜１２に形成される空乏層Ｄの厚みおよび電荷の転送／排出経路を制御することが可能となる。よって、感度を落とすことなく、熱雑音を抑えつつ暗電流の発生が抑制された撮像装置１を提供することが可能となる。
【００４０】
以下、上記実施の形態の変形例（変形例１〜３）について説明する。上記実施の形態と同一の構成成分については同一符号を付してその説明を適宜省略する。
【００４１】
＜２．変形例１＞
図４は、上記実施の形態の変形例１に係る撮像素子（撮像素子１０Ａ）の要部の断面構成を表したものである。この撮像素子１０Ａでは、光電変換膜１２上に絶縁膜１３および導電膜３４の順に形成された導電膜３４が、光電変換領域Ｐおよび無効領域Ｎとの間で離間されている点が上記実施の形態とは異なる。具体的には、光電変換膜１２の光電変換部１２Ａと無効部１２Ｂとの間で分離された構成を有する。この点を除き、撮像素子１０Ａは撮像素子１０と同様の構成を有し、その作用および効果も同様である。
【００４２】
導電膜３４は、上記実施の形態と同様に透明導電材料によって形成されており、光電変換膜１２の光電変換部１２Ａ上に設けられた導電膜３４Ａ（第１領域に相当）と、無効部１２Ｂ上に設けられた導電膜３４Ｂ（第２領域に相当）とが設けられている。これら導電膜３４Ａおよび導電膜３４Ｂは、それぞれ上部電極となる金属膜をフォトリソグラフィおよびドライエッチングによってパターニングすることで得られる。
【００４３】
このように撮像素子１０Ａでは、導電膜３４を光電変換部１２Ａと無効部１２Ｂとの間で分離して形成することにより、光電変換領域Ｎおよび無効領域Ｐにそれぞれ独立した電圧を印加することが可能となる。図５は導電膜３４Ａおよび導電膜３５Ｂにそれぞれ独立して負電圧を印加した際の光電変換領域Ｐ（図５（Ａ））、無効領域Ｎ（図５（Ｃ））および光電変換領域Ｐと無効領域Ｎとの間（図５（Ｂ））におけるエネルギーバンドの変化を表した特性図である。本変形例では、導電膜３４Ａには光電変換部１２Ａの伝導帯Ｅｃがｎ型領域１１Ａに向かって傾斜を有するバイアスを印加し、導電膜３４Ｂには導電膜３４よりも低いバイアスを印加する。これにより、無効部１２Ｂと光電変換部１２Ａとの境界に生じた電子が光電変換部１２Ａに移動しやすくなる。更に、光電変換膜の伝導帯Ｅｃは光電変換領域Ｐでは低く、無効領域Ｎでは高くなるが、この画素間における電子障壁は導電膜３４Ｂで制御することができる。
【００４４】
この状態で光電変換膜１２に光を照射すると、光電変換部１２Ａおよび無効部１２Ｂで生成した電子は、図４に示したように空乏化した光電変換部１２Ａの伝導帯Ｅｃを介して半導体基板１１のｎ型領域１１Ａに転送される。一方、光電変換によって生成した正孔は、図４に示したように光電変換部１２Ａの価電子帯Ｅｖを介して無効部１２Ｂに蓄積され、余剰の正孔が半導体基板１１のｐ型領域１１Ｂへ排出される。
【００４５】
以上のように、本変形例では、導電膜３４を光電変換部１２Ａと無効部１２Ｂとの間で分離するようにしたので光電変換部１２Ａおよび無効部１２Ｂにそれぞれ独立した電圧を印加することが可能となる。これにより、光電変換膜１２の空乏層の厚み（Ｚ軸方向）に加えて幅（Ｘ軸方向）を制御することが可能となる。よって、受光面Ｓ１における暗電流の発生を抑制しつつ、光電子を半導体基板１１へ取り込むことができ、より速やかに光電変換部１２から正孔を排出することができる。
【００４６】
＜３．変形例２＞
図６は、上記実施の形態の変形例２に係る撮像素子（撮像素子１０Ｂ）の断面構成を表したものである。この撮像素子１０Ｂでは、絶縁膜１３上に離間して形成された導電膜４４Ａおよび導電膜４４Ｂのうち、無効部１２Ｂ上に形成された導電膜４４Ｂを遮光性材料によって形成した点が上記実施の形態とは異なる。この点を除き、撮像素子１０Ａは撮像素子１０と同様の構成を有し、その作用および効果も同様である。
【００４７】
このように撮像素子１０Ｂでは、無効部１２Ｂ上に形成された導電膜４４Ｂを遮光性材料によって形成することにより、上記実施の形態および変形例１の効果に加えて、隣接画素への斜め光入射による混色を防止することが可能となるという効果を奏する。
【００４８】
＜４．変形例３＞
図６は、上記実施の形態の変形例３に係る撮像素子（撮像素子１０Ｃ）の断面構成を表したものである。この撮像素子１０Ｃでは、絶縁膜１３上に離間して形成された導電膜５４Ａおよび導電膜５４Ｂのうち、無効部１２Ｂ上に形成された導電膜５４Ｂを遮光性材料によって形成すると共に、光電変換膜１２の無効部１２Ｂ内に凸部を有する点が上記実施の形態とは異なる。
【００４９】
このように撮像素子１０Ｃでは、無効部１２Ｂ上に形成された導電膜５４Ｂを遮光性材料によって形成すると共に、無効部１２Ｂ内に凸部を形成する。これにより、光電変換部１２の形成される空乏層Ｄを厚み方向に延在させることが可能となる。よって、上記実施の形態および変形例１，２の効果に加えて、ｎ型領域１１Ａへの電子の転送及びｐ型領域１１Ｂへの正孔の排出が容易になる。
【００５０】
なお、導電膜５４Ｂの凸部は光電変換膜１２を貫通し、その先端が半導体基板１１に達するように形成することが好ましい。これにより、光電変換膜１２が画素間で分離され、隣接画素への電子の移動を防ぐことが可能となる。更に、無効部１２Ｂで最も価電子帯Ｅｖの高い領域（例えば、導電膜５４Ｂ近傍）がｐ型領域１１Ｂと接触するため、ｐ型領域１１Ｂへの正孔の排出が容易になる。
【００５１】
＜５．適用例＞
図８は上記実施の形態および変形例１〜３で説明した撮像素子（撮像素子１０，１０Ａ，１０Ｂ，１０Ｃ）を各画素に用いた固体撮像装置（撮像装置１）の全体構成を表している。この撮像装置１はＣＭＯＳイメージセンサであり、半導体基板１１上の中央部に撮像エリアとしての画素部１ａを有している。画素部１ａの周辺領域には、例えば行走査部１３１、システム制御部１３２、水平選択部１３３および列走査部１３４を含む周辺回路部１３０が設けられている。
【００５２】
画素部１ａは、例えば行列状に２次元配置された複数の単位画素Ｐ（撮像素子１０，１０Ａ，１０Ｂ，１０Ｃに相当）を有している。この単位画素Ｐには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものであり、その一端は行走査部１３１の各行に対応した出力端に接続されている。
【００５３】
行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１ａの各画素Ｐを例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通じて水平選択部１３３に供給される。水平選択部１３３は、例えば垂直信号線Ｌsigごとに設けられたアンプや水平選択スイッチ等により構成されている。
【００５４】
列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsigの各々を通じて伝送される各画素Ｐの信号が順番に水平信号線１３５に出力され、当該水平信号線１３５を通じて半導体基板１１の外部へ伝送される。
【００５５】
行走査部１３１、水平選択部１３３、列走査部１３４および水平信号線１３５からなる回路部分は、半導体基板１１上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されたものであってもよい。ケーブル等により接続された他の基板にこの回路部分を設けることも可能である。
【００５６】
システム制御部１３２は、半導体基板１１の外部から与えられるクロックや動作モードを指令するデータ等を受け取ると共に、撮像装置１の内部情報を出力するものである。システム制御部１３２は、これに加え、例えば各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および列走査部１３４等の周辺回路の駆動制御を行う。
【００５７】
このような撮像装置１は、撮像機能を有するあらゆるタイプの電子機器に搭載でき、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話等に適用できる。図９には、その一例として、カメラ（電子機器２）の概略構成を示す。電子機器２は、例えば静止画または動画を撮影可能なビデオカメラであり、撮像装置１、光学系（光学レンズ）３１０、シャッタ装置３１１、信号処理部３１２および駆動部３１３を有している。
【００５８】
光学系３１０は、被写体からの像光（入射光）を撮像装置１の画素部１ａへと導くものである。光学系３１０は複数の光学レンズを含んでいてもよい。シャッタ装置３１１は撮像装置１への光照射期間および遮光期間を制御し、駆動部３１３は、このシャッタ装置３１１のシャッタ動作および撮像装置１の転送動作を制御する。信号処理部３１２は、撮像装置１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、例えばメモリ等の記憶媒体に記憶されるか、あるいはモニタ等に出力さ
れるようになっている。
【００５９】
以上、実施の形態および変形例１〜３を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等で説明した各構成要素を全て備えている必要はなく、また、他の構成要素を備えていてもよい。
【００６０】
また、上記実施の形態等においては、裏面照射型の撮像素子１０，１０Ａ，１０Ｂ，１０Ｃの構成を例示したが、表面照射型に適用させることも可能である。
【００６１】
更に、上記実施の形態では撮像面に沿った方向に各色（Ｒ，Ｇ，Ｂ，Ｗ）の光を選択的に受光する構成を示したがこれに限らず、例えば撮像面に対して水力な深さ方向に各色用の光電変換部を積層されて配置する、所謂スタック型の構成としてもよい。
【００６２】
なお、本技術は以下の様な構成をとることも可能である。
（１）カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、前記光電変換膜の光入射面側に設けられた絶縁膜と、前記絶縁膜上に設けられた導電膜とを備えた撮像素子。
（２）互いに隣接する第１画素および第２画素を備え、
前記光電変換膜は、前記第１画素および前記第２画素それぞれに対応する位置の光電変換部と、前記第１画素および前記第２画素の間の無効部とを有する、前記（１）に記載の固体撮像素子。
（３）前記導電膜は前記光電変換部に対応する第１領域と、前記無効部に対応する第２領域とを有し、前記第２領域は前記第１領域と離間している、前記（２）に記載の固体撮像素子。
（４）前記導電膜は、前記第１領域が光透過性を有し、前記第２領域が遮光性を有する、前記（２）または（３）に記載の固体撮像素子。
（５）前記導電膜の前記第２領域は前記光電変換膜の前記無効部内に凸部を有する、前記（３）または（４）に記載の固体撮像素子。
（６）前記凸部は前記光電変換膜を貫通し、前記半導体基板まで達している、前記（５）に記載の固体撮像素子。
（７）前記導電膜の前記第２領域には、前記第１領域よりも低いバイアスが印加される、前記（３）乃至（６）のうちいずれか１つに記載の固体撮像素子。
（８）撮像素子を含み、前記撮像素子は、カルコパイライト系化合物を含むと共に、半導体基板上に設けられた光電変換膜と、前記光電変換膜の光入射面側に設けられた絶縁膜と、前記絶縁膜上に設けられた導電膜とを備えた撮像装置。
【符号の説明】
【００６３】
１…撮像装置、１０，１０Ａ〜１０Ｃ…撮像素子、１１…半導体基板、１２…光電変換部、１３…電極、２０…集光部、２１…オンチップレンズ、２２…カラーフィルタ、３１…層間絶縁層、３２…支持基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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