(57)【要約】【課題】半導体チップの狭隣接実装を可能にする半導体装置を得る。【解決手段】第１及び第２の半導体チップ７，８が多層配線基板１上にそれぞれ第１及び第２のダイボンド材９，１０によりダイボンドされている。第１の半導体チップ７と第２の半導体チップ８との間において多層配線基板１に溝１１が設けられている。溝１１の深さｅは、第１のダイボンド材９と第２のダイボンド材１０が互いに干渉するのを防ぐように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
多層配線基板と、
前記多層配線基板上にそれぞれ第１及び第２のダイボンド材によりダイボンドされた第１及び第２の半導体チップとを備え、
前記第１の半導体チップと前記第２の半導体チップとの間において前記多層配線基板に溝が設けられ、
前記溝の深さは、前記第１のダイボンド材と前記第２のダイボンド材が互いに干渉するのを防ぐように設定されていることを特徴とする半導体装置。
【請求項２】
前記溝は前記多層配線基板内のＧＮＤ層を露出させ、
前記第１及び第２のダイボンド材は前記ＧＮＤ層に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記多層配線基板は、順に積層された第１の導体層、第１のビルドアップ層、第２の導体層、第２のビルドアップ層、及び第３の導体層とを有し、
前記第２の半導体チップは前記第１の半導体チップよりも高さが高く、
前記第３の導体層に前記第１の半導体チップがダイボンドされ、
前記第２のビルドアップ層及び前記第３の導体層の一部が除去されて露出した前記第２の導体層に前記第２の半導体チップがダイボンドされていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記溝は一続きの直線状に形成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記溝は互いに離間した複数の溝を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項６】
多層配線基板と、
前記多層配線基板上にそれぞれ第１及び第２のダイボンド材によりダイボンドされた第１及び第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間において前記多層配線基板上に設けられ、前記第１のダイボンド材と前記第２のダイボンド材が互いに干渉するのを防ぐレジスト層とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック基板やエポキシ樹脂基板などを用いた高周波電力増幅器において、半導体チップの狭隣接実装を可能にする半導体装置に関する。
【背景技術】
【０００２】
高周波電力増幅器において１つの多層配線基板上に２つ以上の半導体チップをダイボンドする際には、２つ以上の半導体チップを１つのダイパットに実装するか、それぞれ個別のダイパッドに実装する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３５７７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
それぞれの半導体チップを実装するためのダイボンド材が干渉して交雑／盛り上がり／半導体チップ表面への這い上がりを抑止するため、十分な実装距離をとる必要がある。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は半導体チップの狭隣接実装を可能にする半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、多層配線基板と、前記多層配線基板上にそれぞれ第１及び第２のダイボンド材によりダイボンドされた第１及び第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップとの間において前記多層配線基板に溝が設けられ、前記溝の深さは、前記第１のダイボンド材と前記第２のダイボンド材が互いに干渉するのを防ぐように設定されていることを特徴とする。
【発明の効果】
【０００７】
本発明では第１の半導体チップと第２の半導体チップとの間において多層配線基板に溝が設けられ、溝の深さは第１のダイボンド材と第２のダイボンド材が互いに干渉するのを防ぐように設定されている。これによりダイボンド材を縦方向に逃がすことができるため、半導体チップの狭隣接実装が可能になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】比較例１に係る半導体装置を示す断面図である。
【図３】比較例２に係る半導体装置を示す断面図である。
【図４】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図６】本発明の実施の形態４に係る半導体装置を示す平面図である。
【図７】本発明の実施の形態５に係る半導体装置を示す平面図である。
【図８】本発明の実施の形態６に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。多層配線基板１は、順に積層された第１の導体層２、第１のビルドアップ層３、第２の導体層４、第２のビルドアップ層５、及び第３の導体層６を有する。導体はメッキにより形成されている。ビルドアップ層はセラミック基板やエポキシ樹脂である。
【００１１】
第１及び第２の半導体チップ７，８が多層配線基板１上にそれぞれ第１及び第２のダイボンド材９，１０によりダイボンドされている。第１の半導体チップ７と第２の半導体チップ８との間において第２の導体層４、第２のビルドアップ層５及び第３の導体層６を貫通する溝１１がエッチングにより設けられている。
【００１２】
本実施の形態の効果を比較例１，２と比較して説明する。図２は比較例１に係る半導体装置を示す断面図である。比較例１には溝１１は無く、第１及び第２の半導体チップ７，８が、第３の導体層６からなる１つのダイパッドに実装されている。第１及び第２のダイボンド材９，１０が干渉しないようにダイパッドエリアの幅ａを確保する必要がある。図３は比較例２に係る半導体装置を示す断面図である。比較例２にも溝１１は無く、第１及び第２の半導体チップ７，８が、第３の導体層６からなるそれぞれ個別のダイパッドに実装されている。ダイパッド間の隙間の幅がｂである。
【００１３】
本実施の形態では、第１及び第２の半導体チップ７，８から溝１１までの幅をｃ、溝１１の幅をｄ、溝１１の深さをｅとする。そして、ａ＜ｃ＋ｅとなるように溝１１の深さｅが設定されている。即ち、溝１１の深さｅは、第１のダイボンド材９と第２のダイボンド材１０が互いに干渉するのを防ぐように設定されている。
【００１４】
本実施の形態では第１の半導体チップ７と第２の半導体チップ８との間において第２のビルドアップ層５及び第３の導体層６を貫通する溝１１が設けられている。これにより第１及び第２のダイボンド材９，１０を縦方向に逃がすことができるため、ダイボンド材流れクリアランスとして比較例１，２では幅ａが必要であったが、それを幅ｃまで縮小することができる。この結果、第１及び第２の半導体チップ７，８の狭隣接実装が可能になる。
【００１５】
実施の形態２．
図４は、本発明の実施の形態２に係る半導体装置を示す断面図である。溝１１は第２の導体層４を露出させる。第２の導体層４はＧＮＤ層である。第１及び第２のダイボンド材９，１０の量を調整することで、第１及び第２のダイボンド材９，１０は第２の導体層４に接続されている。これにより、第３の導体層６からなるダイパッドのＧＮＤを強化することかできる。その他、実施の形態１と同様に第１及び第２の半導体チップ７，８の狭隣接実装が可能になる。
【００１６】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す断面図である。第２の半導体チップ８は第１の半導体チップ７よりも高さが高い。第３の導体層６に第１の半導体チップ７がダイボンドされる。第２のビルドアップ層５及び第３の導体層６の一部が除去されて露出した第２の導体層４に第２の半導体チップ８がダイボンドされる。
【００１７】
溝１１は第１の導体層２、第１のビルドアップ層３、及び第２の導体層４も貫通し、コア層１２が露出している。コア層１２から第３の導体層６までの溝１１の深さをｆ、コア層１２から第２の導体層４までの溝１１の深さをｇとする。そして、ａ＜ｃ＋ｆ及びａ＜ｃ＋ｇとなるように溝１１の深さｆ，ｇが設定されている。即ち、溝１１の深さｆ，ｇは、第１のダイボンド材９と第２のダイボンド材１０が互いに干渉するのを防ぐように設定されている。
【００１８】
本実施の形態では、第２のビルドアップ層５及び第３の導体層６の一部が除去されて露出した第２の導体層４に、高さが高い第２の半導体チップ８をダイボンドすることで、製品の低背化を実現できる。その他、実施の形態１と同様に第１及び第２の半導体チップ７，８の狭隣接実装が可能になる。
【００１９】
実施の形態４．
図６は、本発明の実施の形態４に係る半導体装置を示す平面図である。断面構造は実施の形態１〜３と同様である。全面エッチングにより溝１１は一続きの直線状に形成されている。これにより、第１及び第２のダイボンド材９，１０の流れを落とすための溝１１を広く取れるため、溝１１の深さを浅くできる。
【００２０】
実施の形態５．
図７は、本発明の実施の形態５に係る半導体装置を示す平面図である。断面構造は実施の形態１〜３と同様である。スポットエッチングにより溝１１は互いに離間した複数の溝を有する。複数の溝の数と幅は任意に設定できる。溝１１を狭くすることでエッチング精度の高い加工を可能とし、第１及び第２のダイボンド材９，１０の量に応じた溝１１を設けることができる。
【００２１】
実施の形態６．
図８は、本発明の実施の形態６に係る半導体装置を示す断面図である。レジスト層１２が第１の半導体チップ７と第２の半導体チップ８との間において多層配線基板１上に設けられている。このレジスト層１２は第１のダイボンド材９と第２のダイボンド材１０が互いに干渉するのを防ぐ。
【００２２】
本実施の形態では、第１及び第２の半導体チップ７，８からレジスト層１２までの幅をｉ、レジスト層１２の幅をｊ、レジスト層１２の高さをｋとする。そして、ａ＜ｉ＋ｋとなるようにレジスト層１２の高さｋが設定されている。
【００２３】
本実施の形態ではレジスト層１２を設けることにより第１のダイボンド材９と第２のダイボンド材１０が互いに干渉するのを防ぐことができるため、ダイボンド材流れクリアランスとして比較例１，２では幅ａが必要であったが、それを幅ｉまで縮小することができる。この結果、第１及び第２の半導体チップ７，８の狭隣接実装が可能になる。
【００２４】
なお、レジスト層１２の形状は矩形に限らず、上記の高さｋを持った台形、上凸の半円錐形、三角錐形などの任意の形状とすることができる。
【符号の説明】
【００２５】
１  多層配線基板、２  第１の導体層、３  第１のビルドアップ層、４  第２の導体層、５  第２のビルドアップ層、６  第３の導体層、７  第１の半導体チップ、８  第２の半導体チップ、９  第１のダイボンド材、１０  第２のダイボンド材、１１  溝、１２  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015130381.tif 000009
【図８】
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