(57)【要約】【課題】  立ち上り特性を向上させることのできる基準電圧回路を提供する。【解決手段】  実施形態の基準電圧回路１０１は、バンドギャップ基準回路１と、比較器２と、起動回路３とを備える。比較器２は、バンドギャップ基準回路１の出力電圧Ｖｒｅｆを所望の基準電圧よりも低い値に設定された所定電圧Ｖ１と比較する。起動回路３は、比較器２の比較結果にもとづいてバンドギャップ基準回路１に起動電流を発生させる。【選択図】  図１
2015114815.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップ基準回路と、
前記バンドギャップ基準回路の出力電圧を所望の基準電圧よりも低い値に設定された所定電圧と比較する比較器と、
前記比較器の比較結果にもとづいて前記バンドギャップ基準回路に起動電流を発生させる起動回路と
を備えることを特徴とする基準電圧回路。
【請求項２】
前記起動回路は、
前記比較器により前記出力電圧が前記所定電圧よりも低いことが検出されたとき、前記バンドギャップ基準回路に前記起動電流を発生させる
ことを特徴とする請求項１に記載の基準電圧回路。
【請求項３】
前記バンドギャップ基準回路は、
入力電源端子と前記バンドギャップ基準回路の出力端子との間に接続され、前記起動回路の制御に応じて、前記バンドギャップ基準回路の出力端子へ前記起動電流を供給するＭＯＳトランジスタ
を備えることを特徴とする請求項１または２に記載の基準電圧回路。
【請求項４】
前記バンドギャップ基準回路が、前記ＭＯＳトランジスタを駆動する増幅器を備え、
前記起動回路は、
前記比較器により前記出力電圧が前記所定電圧よりも低いことが検出されたときに、前記増幅器を強制的に動作させて前記ＭＯＳトランジスタを導通させる
ことを特徴とする請求項３に記載の基準電圧回路。
【請求項５】
前記バンドギャップ基準回路は、前記ＭＯＳトランジスタを駆動する増幅器と、前記増幅器の前段に接続された差動回路とを備え、
前記起動回路は、
前記比較器により前記出力電圧が前記所定電圧よりも低いことが検出されたときに、前記差動回路を強制的に動作させて前記ＭＯＳトランジスタを導通させる
ことを特徴とする請求項４に記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、基準電圧回路に関する。
【背景技術】
【０００２】
従来、基準電圧回路の基準電圧発生源として、シリコン（Ｓｉ）のバイポーラトランジスタのベース‐エミッタ間電圧ＶＢＥと熱電圧Ｖｔの温度特性の差を利用するバンドギャップ基準回路が用いられている。シリコンのバイポーラトランジスタを用いた場合、シリコンのバンドギャップである約１．２ｅＶに近い、約１．２Ｖの基準電圧を得ることができる。
【０００３】
一般に、バンドギャップ基準回路では、エミッタ面積の異なる２つのバイポーラトランジスタのＶＢＥの差と、この２つのトランジスタに接続された抵抗により生じる電圧降下を差動増幅器で増幅し、差動増幅器の入力電圧が等しくなるようにバイポーラトランジスタの電流を制御することが行われる。
【０００４】
ところが、電源投入直後は、バンドギャップ基準回路に電流が流れず、差動増幅器の入力電圧に差がないため、差動増幅器が安定状態となり、バンドギャップ基準回路が本来の動作状態に入れない。そこで、バンドギャップ基準回路を基準電圧発生源とする基準電圧回路では、起動時にバンドギャップ基準回路に電流が流れるようにする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６０７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、立ち上り特性を向上させることのできる基準電圧回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の基準電圧回路は、バンドギャップ基準回路と、比較器と、起動回路とを備える。比較器は、前記バンドギャップ基準回路の出力電圧を所望の基準電圧よりも低い値に設定された所定電圧と比較する。起動回路は、前記比較器の比較結果にもとづいて前記バンドギャップ基準回路に起動電流を発生させる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の基準電圧回路の構成の例を示す回路図。
【図２】起動電流の発生と基準電圧出力の変化の様子を示す図。
【図３】第２の実施形態の基準電圧回路の構成の例を示す回路図。
【図４】第３の実施形態の基準電圧回路の構成の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の基準電圧回路の構成の例を示す回路図である。
【００１１】
本実施の形態の基準電圧回路１０１は、バンドギャップ基準回路１と、バンドギャップ基準回路１の出力電圧Ｖｒｅｆを所望の基準電圧よりも低い値に設定された所定電圧Ｖ１と比較する比較器２と、比較器２の比較結果にもとづいてバンドギャップ基準回路１に起動電流Ｉｓｔを発生させる起動回路３と、を備える。
【００１２】
また、基準電圧回路１０１は、バンドギャップ基準回路１、比較器２および起動回路３へ供給するバイアス電流を生成するＰＭＯＳトランジスタＱ１および電流源Ｉ１を備える。
【００１３】
バンドギャップ基準回路１は、ともにダイオード接続されたｎｐｎ型トランジスタＴ１およびＴ２と、ｎｐｎ型トランジスタＴ１と出力端子ＯＵＴとの間に接続された抵抗Ｒ1と、ｎｐｎ型トランジスタＴ２と出力端子ＯＵＴとの間に接続された抵抗Ｒ２およびＲ３と、を備える。
【００１４】
ここで、ｎｐｎ型トランジスタＴ１とｎｐｎ型トランジスタＴ２は、エミッタ面積の比が１：Ｎ（Ｎ＞１）である。また、ダイオードとして使用するのでｈＦＥは低くてよく、ＣＭＯＳプロセスで形成することができる。
【００１５】
また、バンドギャップ基準回路１は、ｎｐｎ型トランジスタＴ１と抵抗Ｒ1の接続点の電位と、抵抗Ｒ２と抵抗Ｒ３の接続点の電位とが入力される差動回路１１と、差動回路１１の出力を増幅する増幅器１２と、入力電圧電源ＶＩＮと出力端子ＯＵＴとの間に接続され、増幅器１２により導通が制御されるＮＭＯＳトランジスタＮ１とを備える。
【００１６】
ここでは、差動回路１１の例として、ＰＭＯＳトランジスタＰ１１およびＰ１２と、ＮＭＯＳトランジスタＮ１１およびＮ１２とにより構成される差動対と、ＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、この差動対へバイアス電流を供給するＰＭＯＳトランジスタＱ１１とを有する回路の例を示す。
【００１７】
ＮＭＯＳトランジスタＮ１１およびＮ１２はカレントミラーを形成し、ＰＭＯＳトランジスタＰ１１のゲート端子へｎｐｎ型トランジスタＴ１と抵抗Ｒ1の接続点の電位が入力され、ＰＭＯＳトランジスタＰ１２のゲート端子へ抵抗Ｒ２と抵抗Ｒ３の接続点の電位が入力される。
【００１８】
また、増幅器１２の例として、差動回路１１の出力がゲート端子へ入力されるＮＭＯＳトランジスタＮ１３と、ＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、ＮＭＯＳトランジスタＮ１３へバイアス電流を供給するＰＭＯＳトランジスタＱ１２とを有する回路の例を示す。
【００１９】
なお、増幅器１２の出力端子と入力端子との間に接続されたキャパシタＣｃおよび抵抗Ｒｃは、発振防止のための位相補償用回路である。
【００２０】
上述の構成において、抵抗Ｒ１と抵抗Ｒ２の比、および抵抗Ｒ３と抵抗Ｒ２の比、を適切に設定することにより、バンドギャップ基準回路１は、出力電圧Ｖｒｅｆをシリコンのバンドギャップにもとづく電圧、約１．２Ｖに制御することができる。これにより、バンドギャップ基準回路１の出力電圧Ｖｒｅｆは、入力電圧電源ＶＩＮの電位に変動があっても一定の電圧となる。
【００２１】
ただし、入力電圧電源ＶＩＮの起動時は、ｎｐｎ型トランジスタＴ１、Ｔ２に電流が流れないため、差動回路１１の差動入力に電圧レベルの差が生じず、差動回路１１が安定状態となって、バンドギャップ基準回路１に動作電流が流れない。
【００２２】
そこで、本実施形態では、比較器２および起動回路３を設け、入力電圧電源ＶＩＮの起動時に、バンドギャップ基準回路１に動作開始用の起動電流が流れるようにする。
【００２３】
比較器２は、ＰＭＯＳトランジスタＰ２１およびＰ２２と、ＮＭＯＳトランジスタＮ２１およびＮ２２とにより構成される差動対と、ＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、この差動対へバイアス電流を供給するＰＭＯＳトランジスタＱ２１とを備える。
【００２４】
ＰＭＯＳトランジスタＰ２２のゲート端子へは、バンドギャップ基準回路１の出力電圧Ｖｒｅｆが入力され、ＰＭＯＳトランジスタＰ２１のゲート端子へは、通常動作時の値（約１．２Ｖ）よりも低い電圧に設定された所定電圧Ｖ１が入力される。
【００２５】
この所定電圧Ｖ１は、例えば、ダイオードの順方向電圧を利用して生成される。この場合、ダイオードの順方向電圧が約０．８Ｖであるので、Ｖ１≒０．８Ｖとなる。
【００２６】
ＰＭＯＳトランジスタＰ２１は、ソース端子がＰＭＯＳトランジスタＱ２１のドレイン端子に接続され、ドレイン端子がＮＭＯＳトランジスタＮ２１のドレイン端子に接続される。
【００２７】
ＰＭＯＳトランジスタＰ２２は、ソース端子がＰＭＯＳトランジスタＱ２１のドレイン端子に接続され、ドレイン端子がＮＭＯＳトランジスタＮ２２のドレイン端子に接続される。
【００２８】
ＰＭＯＳトランジスタＰ２２のドレイン端子とＮＭＯＳトランジスタＮ２２のドレイン端子の接続点が、比較器２の出力端子となる。
【００２９】
ＮＭＯＳトランジスタＮ２１およびＮ２２は、ソース端子がともに接地端子ＧＮＤへ接続され、ゲート端子がともにＮＭＯＳトランジスタＮ２１のドレイン端子に接続されて、カレントミラー回路を形成する。
【００３０】
起動回路３は、比較器２の出力が入力されるＮＭＯＳトランジスタＮ３１を備える。
【００３１】
ＮＭＯＳトランジスタＮ３１は、ゲート端子が比較器２の出力端子へ接続され、ソース端子が接地端子ＧＮＤへ接続され、ドレイン端子が起動回路３の出力端子となる。
【００３２】
本実施形態では、起動回路３の出力端子は、バンドギャップ基準回路１の増幅器１２のＮＭＯＳトランジスタＮ１３のゲート端子へ接続される。
【００３３】
次に、比較器２および起動回路３の動作について説明する。
【００３４】
入力電圧電源ＶＩＮの起動直後、バンドギャップ基準回路１の出力電圧Ｖｒｅｆは、所定電圧Ｖ１よりも低い。そのため、比較器２のＰＭＯＳトランジスタＰ２２がオンし、比較器２からはＨ（ハイ）レベルの信号が出力される。これにより、起動回路３のＮＭＯＳトランジスタＮ３１がオンし、起動回路３の出力端子はＬ（ロウ）レベルとなる。
【００３５】
この起動回路３の出力端子は、バンドギャップ基準回路１の増幅器１２のＮＭＯＳトランジスタＮ１３のゲート端子へ接続されている。そのため、このＮＭＯＳトランジスタＮ１３は、強制的にオフとされ、増幅器１２の出力はＨレベルとなる。
【００３６】
これにより、ＮＭＯＳトランジスタＮ１がオンし、入力電圧電源ＶＩＮからｎｐｎ型トランジスタＴ１、Ｔ２へ向かって起動電流Ｉｓｔが印加される。
【００３７】
起動電流Ｉｓｔが印加されることによって、バンドギャップ基準回路１が動作を開始し、出力電圧Ｖｒｅｆは、次第に上昇する。
【００３８】
その後、出力電圧Ｖｒｅｆの値が所定電圧Ｖ１に達すると、比較器２のＰＭＯＳトランジスタＰ２２がオフし、比較器２の出力がＬレベルへ変化する。これにより、ＮＭＯＳトランジスタＮ３１がオフし、起動回路３には電流が流れなくなる。
【００３９】
その結果、バンドギャップ基準回路１の増幅器１２は、起動回路３に制御されることがなくなり、起動電流Ｉｓｔは流れなくなる。
【００４０】
図２に、入力電圧電源ＶＩＮの起動後の起動電流Ｉｓｔの発生と、出力電圧Ｖｒｅｆの変化の様子を波形図で示す。
【００４１】
図２に示すように、起動電流Ｉｓｔは、出力電圧Ｖｒｅｆが所定電圧Ｖ１に達するまでは大きな電流が流れる。一方、出力電圧Ｖｒｅｆが所定電圧Ｖ１を超えた後は、バンドギャップ基準回路１で消費される電流のみが流れる。
【００４２】
出力電圧Ｖｒｅｆが所定電圧Ｖ１を超えた後は、バンドギャップ基準回路１は、その内部のフィードバック制御により、出力電圧Ｖｒｅｆを一定に保つ動作を行う。
【００４３】
このような本実施形態によれば、出力電圧Ｖｒｅｆの値が所定電圧Ｖ１に達するまでの期間、起動回路３により増幅器１２を強制的に動作させることにより、ＮＭＯＳトランジスタＮ１を介してバンドギャップ基準回路１へ起動電流Ｉｓｔを印加することができる。これにより、出力電圧Ｖｒｅｆの立ち上り特性を向上させることができる。
【００４４】
また、出力電圧Ｖｒｅｆの値が所定電圧Ｖ１に達した後は起動電流が流れることがなく、余分な消費電流の発生を抑えることができる。
【００４５】
（第２の実施形態）
図３は、第２の実施形態の基準電圧回路の構成の例を示す回路図である。
【００４６】
本実施の形態の基準電圧回路１０２では、第１の実施形態の基準電圧回路１０１の起動回路３のＮＭＯＳトランジスタＮ３１の前段に増幅段を追加し、起動回路３Ａとしている。また、上述の増幅段により信号レベルが反転するので、第１の実施形態の比較器２を、出力レベルを反転させた比較器２Ａに置き換えている。
【００４７】
起動回路３Ａは、起動回路３のＮＭＯＳトランジスタＮ３１の前段に、ＮＭＯＳトランジスタＮ３２およびＰＭＯＳトランジスタＱ３１からなる増幅段を備える。
【００４８】
ＮＭＯＳトランジスタＮ３２は、ゲート端子へ比較器２Ａの出力が入力され、ドレイン端子がＰＭＯＳトランジスタＱ３１のドレイン端子へ接続されている。
【００４９】
ＰＭＯＳトランジスタＱ３１は、ＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、ＮＭＯＳトランジスタＮ３２へバイアス電流を供給する。
【００５０】
ＮＭＯＳトランジスタＮ３２のドレイン端子とＰＭＯＳトランジスタＱ３１のドレイン端子の接続点が、ＮＭＯＳトランジスタＮ３１のゲート端子へ接続される。
【００５１】
比較器２Ａでは、ＮＭＯＳトランジスタＮ２１とＮＭＯＳトランジスタＮ２２のゲート端子がともにＮＭＯＳトランジスタＮ２２のドレイン端子に接続される。また、ＰＭＯＳトランジスタＰ２１のドレイン端子とＮＭＯＳトランジスタＮ２１のドレイン端子の接続点が出力端子となる。
【００５２】
このような本実施形態によれば、起動回路３Ａの増幅段により比較器２Ａの出力信号が増幅されるので、起動回路３Ａの出力の変化が早くなり、バンドギャップ基準回路１をより早く起動させることができる。
【００５３】
（第３の実施形態）
上述の第１および第２の実施の形態では、バンドギャップ基準回路内の増幅器を強制的に動作させて起動電流を発生させる例を示したが、本実施例では、バンドギャップ基準回路内の差動回路を強制的に動作させて起動電流を発生させる例を示す。
【００５４】
図４は、第３の実施形態の基準電圧回路の構成の例を示す回路図である。
【００５５】
本実施の形態の基準電圧回路１０３が、第１の実施形態の基準電圧回路１０１と異なる点は、起動回路３を起動回路３Ｂに置換し、起動回路３Ｂの出力端子をバンドギャップ基準回路１の差動回路１１へ接続するようにした点である。
【００５６】
起動回路３Ｂは、起動回路３を構成したＮＭＯＳトランジスタＮ３１のドレイン端子にドレイン端子が接続されるＰＭＯＳトランジスタＱ３１と、ＮＭＯＳトランジスタＮ３１のドレイン端子がゲート端子へ接続されるＰＭＯＳトランジスタＰ３１と、ＰＭＯＳトランジスタＰ３１のソース端子にドレイン端子が接続されるＰＭＯＳトランジスタＱ３２とが、追加されている。
【００５７】
ＰＭＯＳトランジスタＱ３１は、ＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、ＮＭＯＳトランジスタＮ３１へバイアス電流を供給する。
【００５８】
同様に、ＰＭＯＳトランジスタＱ３２もＰＭＯＳトランジスタＱ１とカレントミラー回路を形成し、ＰＭＯＳトランジスタＰ３１へバイアス電流を供給する。
【００５９】
ＰＭＯＳトランジスタＰ３１のドレイン端子は、バンドギャップ基準回路１の差動回路１１のＮＭＯＳトランジスタＮ１２のドレイン端子およびＮＭＯＳトランジスタＮ１１、Ｎ１２のゲート端子へ接続される。
【００６０】
次に、本実施形態の起動回路３Ｂの動作について説明する。
【００６１】
入力電圧電源ＶＩＮの起動直後、出力電圧Ｖｒｅｆが所定電圧Ｖ１よりも低い間は、実施形態１と同様、比較器２の出力はＨレベルとなる。その結果、ＮＭＯＳトランジスタＮ３１がオンし、ＰＭＯＳトランジスタＰ３１のゲート端子がＬレベルとなり、ＰＭＯＳトランジスタＰ３１がオンする。
【００６２】
これにより、差動回路１１のＮＭＯＳトランジスタＮ１２へ、ＰＭＯＳトランジスタＱ３２を介して強制的に電流が流し込まれる。
【００６３】
ＮＭＯＳトランジスタＮ１２に電流が流れると、ＮＭＯＳトランジスタＮ１２とカレントミラー回路を形成するＮＭＯＳトランジスタＮ１１にも電流が流れる。
【００６４】
その結果、増幅器１２のＮＭＯＳトランジスタＮ１３のゲート端子がＬレベルになり、ＮＭＯＳトランジスタＮ１３はオフする。これにより、増幅器１２の出力はＨレベルとなる。
【００６５】
そのため、ＮＭＯＳトランジスタＮ１がオンし、入力電圧電源ＶＩＮからｎｐｎ型トランジスタＴ１、Ｔ２へ向かって起動電流Ｉｓｔが印加される。
【００６６】
本実施形態においても、この起動電流Ｉｓｔは、出力電圧Ｖｒｅｆが所定電圧Ｖ１よりも低い期間のみ流れる。
【００６７】
このような本実施形態によれば、入力電圧電源ＶＩＮの起動時に差動回路１１へ強制的に電流を流すので差動回路１１の動作を速やかに開始させることができ、バンドギャップ基準回路１の出力電圧Ｖｒｅｆを速やかに所望の基準電圧へ近づけることができる。
【００６８】
以上説明した少なくとも１つの実施形態の基準電圧回路によれば、立ち上り特性を向上させることができる。
【００６９】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１  バンドギャップ基準回路
２、２Ａ  比較器
３、３Ａ、３Ｂ  起動回路
１１  差動回路
１２  増幅器
１０１、１０２、１０３  基準電圧回路
ＯＵＴ  出力端子
Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ３１、Ｎ３２  ＮＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２１、Ｐ２２、Ｐ３１、Ｑ１、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ３１、Ｑ３２  ＰＭＯＳトランジスタ
Ｔ１、Ｔ２  ｎｐｎ型トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒｃ  抵抗
Ｃｃ  キャパシタ
Ｉ１  電流源
Ｖ１  所定電圧
【図１】
2015114815.tif 000003
【図２】
2015114815.tif 000004
【図３】
2015114815.tif 000005
【図４】
2015114815.tif 000006