(57)【要約】【課題】ワイドバンドギャップ半導体から構成された半導体装置において、半導体スイッチング素子と保護回路とを集積化することが可能な構成を提供する。【解決手段】縦型ＭＯＳＦＥＴは、炭化珪素からなる半導体基板（１０）と、ドリフト層（１２）と、第１のウェル領域（１４）と、第１のソース領域（１６）と、第１のゲート絶縁膜（２２）と、第１のゲート電極（２４）と、第１のドレイン電極（３３）と、第１のソース電極（２８）とを備える。ダイオード（１０４）は、第２のウェル領域（２０）と、不純物領域（４０）とを備える。不純物領域（４０）は、コンタクト電極（４６）およびゲートパッド電極（３０）を介して第１のゲート電極（２４）に電気的に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、
前記第１の導電型を有し、前記半導体基板の前記第１の主面上に配置されるドリフト層と、
前記ドリフト層に配置されて、前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、
前記第１のウェル領域に配置されて、前記第１の導電型を有する第１のソース領域と、
前記第１のソース領域と前記ドリフト層とに挟まれた前記第１のウェル領域の部分の表面に配置された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置された第１のゲート電極と、
前記半導体基板の前記第２の主面上に配置されて、前記半導体基板と電気的に接続されるドレイン電極と、
前記第１のソース領域に電気的に接続されたソース電極と、
前記ドリフト層に配置されて、前記第２の導電型を有し、前記ソース電極に電気的に接続される第２のウェル領域と、
前記第２のウェル領域に配置され、前記第１の導電型を有する不純物領域と、
前記不純物領域を前記第１のゲート電極に電気的に接続するための電極とを備え、
前記電極は、前記第１のゲート電極に電気的に接続されるゲートパッド電極を含む、半導体装置。
【請求項２】
前記半導体装置の平面視において、前記第２のウェル領域および前記不純物領域は、前記ゲートパッド電極に重なるように配置される、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置の平面視において、前記不純物領域は、前記ゲートパッド電極の周縁部と重なるように配置される、請求項２に記載の半導体装置。
【請求項４】
前記半導体装置の平面視において、前記第２のウェル領域は、前記ゲートパッド電極の外側に位置する部分を含み、
前記不純物領域は、前記第２のウェル領域の前記ゲートパッド電極の外側に位置する部分に配置される、請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ドリフト層における前記ゲートパッド電極の下方の部分に配置されて、前記第２の導電型を有する第３のウェル領域と、
前記第３のウェル領域に配置され、前記第１の導電型を有し、前記ソース電極に電気的に接続された第２のソース領域と、
前記第２のソース領域と前記ドリフト層とに挟まれた前記第３のウェル領域の部分の表面に配置された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配置され、前記第１のゲート電極および前記ゲートパッド電極に電気的に接続された第２のゲート電極とをさらに備える、請求項１〜請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、ワイドバンドギャップ半導体装置に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、珪素（Ｓｉ）に比べて大きなバンドギャップを有する半導体である。たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体が、パワー半導体素子の材料として注目されている。
【０００３】
ワイドバンドギャップ半導体自体の耐圧は、珪素（Ｓｉ）の耐圧に比べて高い。したがって、ワイドバンドギャップ半導体をパワー半導体素子の材料に採用することにより、パワー半導体素子の耐圧を向上させることが期待できる。さらに、パワー半導体素子の構造によって、パワー半導体素子の耐圧の向上がもたらされる。さらに、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子において、低いオン抵抗および高いスイッチング速度を達成できる。
【０００４】
半導体スイッチング素子の信頼性に関する１つの課題は、ダイナミックパンチスルーと呼ばれる現象の発生である。半導体スイッチング素子の過渡的な動作によって、ゲート電極の下方の不純物領域（たとえばｐ型領域）に大きな空乏層が発生した場合には、その空乏層の上方に配置されたゲート絶縁膜に高い電界が発生する。このような現象は、ダイナミックパンチスルーと呼ばれる。ダイナミックパンチスルーが発生した場合、ゲート絶縁膜が損傷する可能性が高くなる。
【０００５】
ダイナミックパンチスルーを回避するための半導体スイッチング素子の構成がこれまでに提案されている。たとえば特開２００６−１７３５８４号公報（特許文献１）および特開２００７−１３０８７号公報（特許文献２）の各々は、炭化珪素からなるＭＯＳＦＥＴを開示する。ＭＯＳＦＥＴは、Ｐ型ベース領域を有する。
【０００６】
Ｐ型ベース領域は、炭化珪素基板の表面から基板の深さ方向に沿って配置された２つのサブエリアを有する。炭化珪素基板の表面により近いほうのサブエリアには、アルミニウム（Ａｌ）がＰ型不純物として含まれる。炭化珪素基板の表面により遠いほうのサブエリアには、ホウ素（Ｂ）がＰ型不純物として含まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１７３５８４号公報
【特許文献２】特開２００７−１３０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の文献に開示された構成によれば、Ｐ型ベース領域に含まれる不純物の種類が異なる。Ｐ型ベース領域を形成するために、イオン注入が実行される。したがって、異なる種類のイオンを注入するために、イオン注入の工程の数が増えるという課題が発生する。
【０００９】
雑音等によってゲート絶縁膜に印加される電界を低減するために、ゲート絶縁膜を厚くすることが考えられる。しかしながらゲート絶縁膜が厚くなるほど、半導体スイッチング素子（たとえばＭＯＳＦＥＴあるいはＩＧＢＴ）をオンさせるためのしきい値電圧が大きくなる。この結果、オン抵抗の増大という課題が発生する。
【００１０】
一方、半導体スイッチング素子を高電圧および高速で動作させた場合、半導体スイッチング素子から生じる雑音が増加する。半導体スイッチング素子のゲートに雑音電圧が印加されることにより、ゲートとソースとの間の電圧が大きくなりやすい。したがって、半導体スイッチング素子において、ゲートとソースとの間の絶縁を確保できなくなる可能性がある。
【００１１】
このような課題を防ぐために、半導体スイッチング素子を保護するための回路が求められる。しかしながら、そのような保護回路を半導体スイッチング素子に追加することによって、半導体スイッチング素子のサイズが増大するという課題が発生する。
【００１２】
本発明の目的は、ワイドバンドギャップ半導体から構成された半導体装置において、半導体スイッチング素子と保護回路とを集積化することが可能な構成を提供することである。
【課題を解決するための手段】
【００１３】
本発明のある局面に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、第１の導電型を有し、半導体基板の第１の主面上に配置されるドリフト層と、ドリフト層に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、第１のウェル領域に配置されて、第１の導電型を有するソース領域と、ソース領域とドリフト層とに挟まれた第１のウェル領域の部分の表面に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、半導体基板の第２の主面上に配置されて、半導体基板と電気的に接続されるドレイン電極と、ソース領域に電気的に接続されたソース電極と、ドリフト層に配置されて、第２の導電型を有し、ソース電極に電気的に接続される第２のウェル領域と、第２のウェル領域に配置され、第１の導電型を有する不純物領域と、不純物領域を第１のゲート電極に電気的に接続するための電極とを備え、電極は、第１のゲート電極に電気的に接続されるゲートパッド電極を含む。
【発明の効果】
【００１４】
本発明によれば、保護回路が半導体スイッチング素子に集積化され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置１００の上面模式図である。
【図２】図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置１００の等価回路図である。
【図４】本発明の実施の形態に係る半導体装置１００に含まれる縦型ＭＯＳＦＥＴ１０１の断面の一部を拡大した部分拡大図である。
【図５】ダイオード１０４（ｎ型不純物領域４０）の配置の一例を示した平面図である。
【図６】本発明の実施の形態に係る半導体装置の他の構成例を示した断面図である。
【図７】本発明の実施の形態に係る半導体装置の他の構成例を示した平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩに沿った、本発明の実施の形態に係る半導体装置１００の断面図である。
【図９】トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。
【発明を実施するための形態】
【００１６】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１７】
（１）本発明のある実施の形態に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面（１０Ａ）と、第１の主面（１０Ａ）に対して反対側に位置する第２の主面（１０Ｂ）とを有する、半導体基板（１０）と、第１の導電型を有し、半導体基板（１０）の第１の主面（１０Ａ）上に配置されるドリフト層（１２）と、ドリフト層（１２）に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域（１４）と、第１のウェル領域（１４）に配置されて、第１の導電型を有する第１のソース領域（１６）と、第１のソース領域（１６）とドリフト層（１２）とに挟まれた第１のウェル領域（１４）の部分の表面に配置された第１のゲート絶縁膜（２２）と、第１のゲート絶縁膜（２２）上に配置された第１のゲート電極（２４）と、半導体基板（１０）の第２の主面（１０Ｂ）上に配置されて、半導体基板（１０）と電気的に接続されるドレイン電極（３３）と、第１のソース領域（１６）に電気的に接続されたソース電極（２８）と、ドリフト層（１２）に配置されて、第２の導電型を有し、ソース電極（２８）に電気的に接続される第２のウェル領域と、第２のウェル領域に配置され、第１の導電型を有する不純物領域（４０）と、不純物領域（４０）を第１のゲート電極（２４）に電気的に接続するための電極（３０，４６）とを備える。電極（３０，４６）は、前記第１のゲート電極に電気的に接続されるゲートパッド電極（３０）を含む。
【００１８】
上記の構成によれば、保護回路が半導体スイッチング素子に集積化され、かつ、ワイドバンドギャップ半導体から構成された半導体装置を実現することができる。半導体基板（１０）と、ドリフト層（１２）と、第１のウェル領域（１４）と、第１のソース領域（１６）と、第１のゲート絶縁膜（２２）と、第１のゲート電極（２４）と、第１のドレイン電極（３３）と、第１のソース電極（２８）とは、縦型半導体スイッチング素子（１０１）を構成する。第２のウェル領域と、不純物領域（４０）とが、ダイオード（１０４）を構成する。不純物領域（４０）は、コンタクト電極（４６）およびゲートパッド電極（３０）を介して第１のゲート電極（２４）に電気的に接続される。これにより、たとえば縦型半導体スイッチング素子（１０１）のゲートに、ソースの電圧よりも低い電圧が印加された場合に、ゲート−ソース間の絶縁破壊が生じる可能性を低減することができる。
【００１９】
不純物領域（４０）を第１のゲート電極（２４）に電気的に接続するための電極は、ゲートパッド電極（３０）を含む。ゲートパッド電極（３０）が不純物領域（４０）に直接に接続されてもよい。あるいは、ゲートパッド電極（３０）と不純物領域（４０）とを電気的に接続するための導電体（プラグ等）が設けられてもよい。
【００２０】
第２のウェル領域は、第１のウェル領域と離れて設けられてもよく、第１のウェル領域と接続されてもよい。第２のウェル領域が第１のウェル領域とつながっている場合、第１のウェル領域の一部を第２のウェル領域とすることができる。たとえば不純物領域（４０）が形成された第１のウェル領域の部分を、第２のウェル領域としてもよい。
【００２１】
（２）好ましくは、半導体装置の平面視において、第２のウェル領域および不純物領域は、ゲートパッド電極と重なるように配置される。
【００２２】
この構成によれば、ゲートパッド電極（３０）の下方に位置するドリフト層（１２）の部分にダイオード（１０４）が形成される。したがって、ゲートパッド電極（３０）の下方の領域を有効に利用することができる。
【００２３】
（３）好ましくは、半導体装置の平面視において、不純物領域（４０）は、ゲートパッド電極（３０）の周縁部と重なるように配置される。
【００２４】
この構成によれば、ゲートパッド電極（３０）の周縁部にダイオード（１０４）が形成される。スイッチオフ動作によりドレイン電圧が急速に上昇する際に、ウェル領域（２０）のイオン化が間に合わずにゲート絶縁膜（２２）の直下まで空乏層が到達して、ゲート絶縁膜（２２）の直下の領域が瞬間的に高電位となる恐れがある（ダイナミックパンチスルー）。ダイオード（１０４）によって、このような高電位を抑制してゲート絶縁膜（２２）に掛かる電界を緩和することにより、絶縁破壊を防止することができる。
【００２５】
（４）好ましくは、半導体装置の平面視において、第２のウェル領域は、ゲートパッド電極（３０）の外側に配置された部分（２０または４８）を含む。不純物領域（４０）は、第２のウェル領域のゲートパッド電極（３０）の外側に位置する部分（２０または４８）に配置される。
【００２６】
この構成によれば、ゲートパッド電極（３０）の外側に対応する領域にダイオード（１０４）が形成される。したがってゲートパッド電極（３０）の外側に対応する領域を有効に利用することができる。
【００２７】
「ゲートパッド電極（３０）の外側に配置された部分」とは、ゲートパッド電極（３０）の外側に配置された領域そのものでもよい。あるいは、半導体装置を平面視した場合に、ゲートパッド電極（３０）からはみ出るように第２のウェル領域が配置されてもよい。つまり、平面視においてゲートパッド電極（３０）が第２のウェル領域の内側に含まれるように第２のウェル領域が配置されてもよい。この場合において、「ゲートパッド電極（３０）の外側に配置された部分」とは、第２のウェル領域の一部である。
【００２８】
（５）好ましくは、半導体装置は、ドリフト層（１２）におけるゲートパッド電極（３０）の下方の部分に配置されて、第２の導電型を有する第３のウェル領域（１４Ａ）と、第３のウェル領域（１４Ａ）に配置され、第１の導電型を有し、ソース電極（２８）に電気的に接続された第２のソース領域（１６Ａ）と、第２のソース領域（１６Ａ）とドリフト層（１２）とに挟まれた第３のウェル領域（１４Ａ）の部分の表面に配置された第２のゲート絶縁膜（２２Ａ）と、第２のゲート絶縁膜（２２Ａ）上に配置され、第１のゲート電極（２４）およびゲートパッド電極（３０）に電気的に接続された第２のゲート電極（２４Ａ）とをさらに備える。
【００２９】
この構成によれば、ゲートパッド電極（３０）の下方の領域に縦型半導体スイッチング素子のセルを形成することができる。したがってゲートパッド電極（３０）の下方の領域を有効に利用することができる。
【００３０】
[本願発明の実施形態の詳細]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。なお、この明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合に限定されず、別の要素を介して接続される場合も含み得る。
【００３１】
また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００３２】
図１は、本発明の実施の形態に係る半導体装置１００の上面模式図である。図２は、図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
【００３３】
図１および図２を参照して、半導体装置１００は、縦型ＭＯＳＦＥＴ１０１と、ダイオード１０４とを備える。縦型ＭＯＳＦＥＴ１０１は、半導体装置１００が備える縦型半導体スイッチング素子である。ダイオード１０４は、縦型ＭＯＳＦＥＴ１０１を保護するための素子である。
【００３４】
半導体装置１００は、さらに、ガードリング領域３４およびフィールドストップ領域３６を含む。ガードリング領域３４およびフィールドストップ領域３６は、半導体装置１００の耐圧を高めるための終端構造を実現する。後に詳細に説明されるように、ＪＴＥ（Junction Termination Extension）領域が終端構造に追加されてもよい。
【００３５】
縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型の縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴ１０１は、炭化珪素基板１０と、ドリフト層１２と、ウェル領域１４と、ソース領域１６と、コンタクト領域１８と、ゲート絶縁膜２２と、ゲート電極２４と、層間絶縁膜２６と、ソース電極２８と、ソースパッド電極３２と、ドレイン電極３３とを含む。半導体装置１００は、さらにゲートパッド電極３０と、ウェル領域２０とを含む。
【００３６】
この実施の形態では、ワイドバンドギャップ半導体として炭化珪素が採用される。炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素基板１０の導電型はｎ型（第１の導電型）である。
【００３７】
炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａと反対側に位置する。
【００３８】
ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に配置される炭化珪素の層である。たとえばドリフト層１２は、エピタキシャル成長によって炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２の導電型は、ｎ型である。ドリフト層１２は、たとえば窒素などの不純物（ドナー）を含む。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度よりも低いことが好ましい。ドリフト層１２および炭化珪素基板１０は、縦型ＭＯＳＦＥＴ１０１におけるドレイン領域を構成する。
【００３９】
ウェル領域１４は、ドリフト層１２の中に配置される。ウェル領域１４の表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域１４の導電型は、ｐ型（第２の導電型）であり、ｎ型とは異なる。ウェル領域１４は、たとえばアルミニウム、あるいはホウ素などの不純物（アクセプタ）を含む。たとえばウェル領域１４の不純物（アクセプタ）濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高くてもよい。
【００４０】
ソース領域１６は、ウェル領域１４の中に配置される。ソース領域１６の表面は、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。ソース領域１６の導電型は、ｎ型である。ソース領域１６は、たとえばリンなどの不純物を含む。ソース領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。
【００４１】
コンタクト領域１８は、ウェル領域１４の中に配置される。コンタクト領域１８の表面は、ソース領域１６の表面、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域１８の導電型は、ｐ型である。コンタクト領域１８は、ソース領域１６に囲まれるとともに、ウェル領域１４と電気的に接続されている。コンタクト領域１８は、たとえばアルミニウム、あるいはホウ素などの不純物を含む。コンタクト領域１８の不純物濃度は、ウェル領域１４の不純物濃度よりも高い。
【００４２】
ウェル領域２０は、ドリフト層１２において、ゲートパッド電極３０の下方の位置に配置される。ウェル領域２０の導電型はｐ型である。
【００４３】
縦型ＭＯＳＦＥＴ１０１は、複数のウェル領域１４を有する。複数のウェル領域１４のうち少なくとも１つがウェル領域２０と繋がっている。したがって、ウェル領域２０は、ウェル領域１４と電気的に接続される。たとえばウェル領域２０に最も近い位置に配置されたウェル領域１４がウェル領域２０と繋がっている。
【００４４】
ウェル領域２０とウェル領域１４とを電気的に接続することが可能であれば、ウェル領域２０とウェル領域１４とが直接的に繋がるよう限定されない。ウェル領域２０とウェル領域１４とに追加のｐ型領域が配置されて、そのｐ型領域がウェル領域２０とウェル領域１４とを繋いでもよい。また、ウェル領域１４とウェル領域２０とが一体的に形成されていてもよい。すなわちウェル領域２０がウェル領域１４の一部であってもよい。
【００４５】
ウェル領域２０の不純物濃度は、ウェル領域１４の不純物濃度と実質的に同じであってもよい。あるいは、ウェル領域２０の不純物濃度は、ウェル領域１４の不純物濃度よりも高くてもよい。
【００４６】
ゲート絶縁膜２２は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。
【００４７】
ゲート電極２４は、ゲート絶縁膜２２上に配置される。より特定的には、ゲート電極２４は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分と対向するように配置される。
【００４８】
層間絶縁膜２６は、ゲート電極２４およびゲート絶縁膜２２に接するように配置される。層間絶縁膜２６は、ゲート電極２４とソース電極２８とを電気的に絶縁する。さらに、層間絶縁膜２６は、ゲート電極２４とソースパッド電極３２とを電気的に絶縁する。層間絶縁膜２６は、たとえば二酸化珪素（ＳｉＯ2）からなる。
【００４９】
ソース電極２８は、ソース領域１６およびコンタクト領域１８に接する。ソース電極２８は、ソース領域１６およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極２８は、ソース領域１６およびコンタクト領域１８の両方とオーミック接合している。
【００５０】
ソースパッド電極３２は、たとえばアルミニウムからなる導電層である。ソースパッド電極３２は、ソース電極２８と電気的に接続される。
【００５１】
ゲートパッド電極３０は、たとえばアルミニウムからなる導電層である。ゲートパッド電極３０は、ゲート電極２４と電気的に接続される。
【００５２】
ゲートパッド電極３０は、ウェル領域２０の上方に配置される。言い換えると、ウェル領域２０はゲートパッド電極３０の下方に配置される。たとえばウェル領域２０とウェル領域１４とが一体的に形成されている場合（ウェル領域２０とウェル領域１４とがつながっている場合）において、ゲートパッド電極３０の下方のｐ型領域をウェル領域２０と定義することができる。
【００５３】
ドレイン電極３３は、炭化珪素基板１０の第２の主面１０Ｂに接触するように配置される。好ましくは、ドレイン電極３３は、炭化珪素基板１０とオーミック接合している。
【００５４】
ダイオード１０４は、ｐｎ接合ダイオードである。ｎ型不純物領域４０と、ｐ型のウェル領域２０とによってダイオード１０４が構成される。
【００５５】
ｎ型不純物領域４０は、ウェル領域２０の中に配置される。ｎ型不純物領域４０の表面は、ウェル領域２０の表面およびドリフト層１２の主面１２Ａと共通でもよい。
【００５６】
コンタクト電極４６は、ｎ型不純物領域４０に接する。これによりコンタクト電極４６は、ｎ型不純物領域４０に電気的に接続される。好ましくは、コンタクト電極４６は、ｎ型不純物領域４０とオーミック接合している。
【００５７】
ゲートパッド電極３０は、コンタクト電極４６を介して、ｎ型不純物領域４０に電気的に接続される。したがって、コンタクト電極４６およびゲートパッド電極３０は、ｎ型不純物領域４０をゲート電極２４に電気的に接続するための電極である。
【００５８】
さらに、コンタクト電極４６およびゲートパッド電極３０は、ダイオード電極の２つの電極のうちの一方の電極と言い換えることができる。この実施の形態では、コンタクト電極４６およびゲートパッド電極３０は、ダイオード１０４のカソード電極に相当する。ウェル領域２０は、ウェル領域１４を介して縦型ＭＯＳＦＥＴ１０１のソース電極２８に電気的に接続されている。したがって、縦型ＭＯＳＦＥＴ１０１のソース電極２８が、ダイオード１０４のアノード電極に相当する。
【００５９】
図３は、本発明の実施の形態に係る半導体装置１００の等価回路図である。図３を参照して、縦型ＭＯＳＦＥＴ１０１のゲートに、ダイオード１０４のカソードが電気的に接続される。ダイオード１０４のアノードは、縦型ＭＯＳＦＥＴ１０１のソースに電気的に接続される。
【００６０】
図４は、本発明の実施の形態に係る半導体装置１００に含まれる縦型ＭＯＳＦＥＴ１０１の断面の一部を拡大した部分拡大図である。図４を参照して、炭化珪素自身の耐圧が高いために、縦型ＭＯＳＦＥＴ１０１の耐圧を高めることができる。さらに、ゲート絶縁膜２２の厚みを大きくすることで、ゲート絶縁膜２２の電界強度を下げることができる。
【００６１】
しかしながら、ゲート絶縁膜２２の厚みが大きいほど、縦型ＭＯＳＦＥＴ１０１のしきい値電圧が高くなる。しきい値電圧が高いほど縦型ＭＯＳＦＥＴ１０１のオン抵抗が増加する。オン抵抗の観点から、ゲート絶縁膜２２の厚みを大きくすることは難しい。
【００６２】
一方、縦型ＭＯＳＦＥＴ１０１を定格電圧（たとえば１７００Ｖ以上）の下で、高速にスイッチングさせた場合には、大きな強度を持つ雑音が生じやすくなる。たとえば縦型ＭＯＳＦＥＴ１０１のゲート−ドレイン間容量（Ｃｇｄ）に起因して、縦型ＭＯＳＦＥＴ１０１の動作時に、縦型ＭＯＳＦＥＴ１０１のゲートに雑音電圧が入力される可能性がある。
【００６３】
領域５０は、ゲート電極２４の直下に位置するウェル領域１４の部分およびゲート絶縁膜２２の部分を含む。この部分では、大きな雑音電圧が負電圧としてゲート電極２４に入力される可能性がある。負電圧とは、ソース領域１６およびウェル領域１４の電圧を基準として、その基準電圧よりも低い電圧である。
【００６４】
ゲート電極２４に負電圧が入力されると、ゲート電極２４とウェル領域１４との間に電位差が発生する。負電圧の大きさ（絶対値）が大きいほど、ゲート絶縁膜２２が損傷する確率が高くなる。ゲート絶縁膜２２の損傷によって、縦型ＭＯＳＦＥＴ１０１のソース−ゲート間の絶縁破壊が生じる。
【００６５】
この実施の形態では、ゲート絶縁膜２２は、炭化珪素層（具体的にはドリフト層１２）を酸化することによって形成される。しかしながら、一般に、炭化珪素において、ｐ型領域の酸化速度は、ｎ型領域の酸化速度よりも小さい。すなわち、酸化条件が同じであっても、ｐ型領域の表面に成長する酸化膜の厚みは、ｎ型領域の表面に成長する酸化膜の厚みよりも小さい。したがって、領域５０では、ゲート絶縁膜２２（酸化膜）の厚みが小さくなりやすい。ゲート絶縁膜２２が薄いほど、ゲート電圧が負電圧になる状況においてゲート絶縁膜２２の損傷が生じやすくなる。
【００６６】
これに対して図３に示されるように、この発明の実施の形態では、ダイオード１０４が、縦型ＭＯＳＦＥＴ１０１にモノリシックに集積される。ダイオード１０４の逆方向の耐圧は、縦型ＭＯＳＦＥＴ１０１のターンオンに影響せず、かつ、ゲートを保護可能な適切な大きさ（たとえば２０Ｖ以上）に設定される。なお、ダイオード１０４の逆方向の耐圧は、ウェル領域２０の不純物濃度およびｎ型不純物領域４０の不純物濃度から、実験により、あるいは、ポアソンの方程式から求められる空乏層幅により設計することができる。
【００６７】
縦型ＭＯＳＦＥＴ１０１のゲートに負電圧が印加された場合には、ダイオード１０４が導通することにより、縦型ＭＯＳＦＥＴ１０１のソースが縦型ＭＯＳＦＥＴ１０１のゲートと電気的に接続される。このために、縦型ＭＯＳＦＥＴ１０１のソース−ゲート間電圧を低くすることができる。これにより、縦型ＭＯＳＦＥＴ１０１のソース−ゲート間の絶縁破壊を防ぐことができる。
【００６８】
ダイオード１０４が導通することによって、縦型ＭＯＳＦＥＴ１０１のソース−ゲート間の電圧は、ある負電圧にクランプされる。しかしながら、縦型ＭＯＳＦＥＴ１０１は、エンハンスメント型であるとともに、ｎ型のＭＯＳＦＥＴである。したがって、ソース−ゲート間の負電圧のクランプが、縦型ＭＯＳＦＥＴ１０１の動作に与える影響は無視できるほどに小さい。
【００６９】
さらに、この実施の形態では、ダイオード１０４によって、ゲートパッド電極３０の下方に位置するゲート絶縁膜２２における電界集中を緩和することができる。縦型ＭＯＳＦＥＴ１０１の過渡的な動作によって、ダイナミックパンチスルーが生じる可能性がある。具体的には、ウェル領域２０では、ゲート絶縁膜２２に接するウェル領域２０の表面まで空乏層が広がる可能性がある。
【００７０】
図２に示されるように、ゲートパッド電極３０の周縁部において、ゲートパッド電極３０がゲート電極２４に接続される。ドリフト層１２とゲート電極２４との間の電位差によって、ゲート絶縁膜２２に電界が生じる。ドリフト層１２とゲート電極２４との間の電位差が大きく、かつ、空乏層がウェル領域２０の表面（ゲート絶縁膜２２に接する表面）に達しているために、ゲート絶縁膜２２の電界の強度が大きくなる。このために、たとえばゲートパッド電極３０の周縁部においてゲート絶縁膜２２が損傷しやすい。
【００７１】
図１に示されるように、平面視においてウェル領域２０の内部にゲートパッド電極３０が含まれるように、ウェル領域２０とゲートパッド電極３０とが配置される。「平面視」とは、半導体装置１００の主面の法線方向に沿って半導体装置１００を見ることを意味する。
【００７２】
ゲートパッド電極３０は、比較的大きな面積を有する。したがってウェル領域２０の面積が大きい。ウェル領域２０に形成された空乏層は、ウェル領域１４から注入された電荷によって縮小される。しかしながら、ウェル領域２０の面積が大きいほど、空乏層の縮小に要する時間が長くなる。
【００７３】
特に、ウェル領域２０の周縁部は、ウェル領域１４からの距離が大きい部分である。縦型ＭＯＳＦＥＴ１０１のスイッチング速度が高くなるほど、この部分に生じる空乏層を、ウェル領域１４から注入される電荷によって縮小させるために要する時間が、スイッチング速度に対して無視できないほど長くなりやすい。このために、ウェル領域２０の周縁部では、ゲート絶縁膜が損傷する確率が高くなる。
【００７４】
この実施の形態によれば、ダイオード１０４がウェル領域２０に形成される。したがって、半導体装置１００の面積が増加するのを防ぎながら、縦型ＭＯＳＦＥＴ１０１にダイオード１０４をモノリシックに集積することができる。さらに、ダイオード１０４からの電荷の注入により、ウェル領域２０に生じた空乏層を速やかに縮小することができる。したがって、ゲートパッド電極３０の下方に位置するゲート絶縁膜２２において、電界強度の上昇を抑えることができる。
【００７５】
図５は、ダイオード１０４（ｎ型不純物領域４０）の配置の一例を示した平面図である。図５を参照して、ダイオード１０４（ｎ型不純物領域４０）は、平面視において、ゲートパッド電極３０と重なって配置される。具体的には、半導体装置１００の平面視において、ｎ型不純物領域４０は、ゲートパッド電極３０の周縁部に配置される。ここで「周縁部」とは、ゲートパッド電極３０の輪郭に沿ったゲートパッド電極３０の内側の領域である。ゲートパッド電極３０の中心を含む領域（中心部）以外の領域を「周縁部」と呼ぶことができる。
【００７６】
ダイオード１０４は、たとえばゲートパッド電極３０の１つの周縁部に配置される。しかしながら、追加のダイオード（図５では一例として、ダイオード１０４ａ，１０４ｂ，１０４ｃ）がゲートパッド電極３０の周縁部に対応する位置に形成されてもよい。追加のダイオードの数は特に限定されるものではない。
【００７７】
ダイオード（１０４）を通じて、ゲートパッド電極下のウェル領域２０に生じる空乏層をより速く縮小させることができる。これにより、ゲート絶縁膜２２に掛る電界を緩和して、絶縁破壊を防止することができる。
【００７８】
なお、平面視においてゲートパッド電極３０の中央部に相当する領域にダイオードを形成してもよい。さらに、図５に示された構成では、ダイオード１０４，１０４ａ，１０４ｂ，１０４ｃの各々は、平面視において帯状（長方形）の領域である。しかしながら、ダイオード１０４，１０４ａ，１０４ｂ，１０４ｃの各々が、離散的な複数の領域（たとえば複数の正方形の領域）としてウェル領域に形成されてもよい。このような構成では、複数の領域（ｎ型不純物領域４０）の各々がゲートパッド電極３０に電気的に接続されることによってダイオード１０４が実現される。
【００７９】
＜他の構成例＞
ゲートパッド電極３０の下方の領域に形成される素子はダイオードに限定されるものではない。図６は、本発明の実施の形態に係る半導体装置の他の構成例を示した断面図である。図６を参照して、ゲートパッド電極３０の下方の領域には、ダイオード１０４に加えて、縦型ＭＯＳＦＥＴのセルが形成される。言い換えると、ゲートパッド電極３０の下方に形成されたＭＯＳＦＥＴの複数のセルのうちの少なくとも１つがダイオード１０４に置き換えられる。ゲートパッド電極３０の下方の領域に縦型ＭＯＳＦＥＴのセルが形成されることにより、ゲートパッド電極３０の下方の領域を有効に活用することができる。言い換えると、縦型ＭＯＳＦＥＴのセルの集積度を向上させることができる。
【００８０】
ゲートパッド電極３０の下方に形成されたＭＯＳＦＥＴのセルは、ゲートパッド電極３０の外側に配置されたセルと同じ構成を有する。具体的には、ゲートパッド電極３０の下方に配置されたＭＯＳＦＥＴのセルは、ウェル領域１４Ａと、ソース領域１６Ａと、コンタクト領域１８Ａと、ゲート絶縁膜２２Ａと、ゲート電極２４Ａとを含む。
【００８１】
ウェル領域１４Ａは、ドリフト層１２におけるゲートパッド電極３０の下方の部分に配置される。ウェル領域１４Ａの導電型は、ｐ型である。ソース領域１６Ａは、ウェル領域１４Ａに配置される。ソース領域１６Ａの導電型は、ｎ型である。ソース領域１６Ａは、ソース電極２８に電気的に接続されている。
【００８２】
ゲート絶縁膜２２Ａは、ソース領域１６Ａとドリフト層１２とに挟まれたウェル領域１４Ａの部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。ゲート電極２４Ａは、ゲート絶縁膜２２Ａ上に配置される。特定的には、ゲート電極２４Ａは、ソース領域１６Ａとドリフト層１２とに挟まれたウェル領域１４Ａの部分と対向するように配置される。
【００８３】
さらに、図６に示された構造は、ソース配線層３０ａおよび層間絶縁膜２７が追加される点で図１に示された構造と異なる。ソース配線層３０ａは、層間絶縁膜２６上に配置されるとともに、ソース電極２８に電気的に接続される。層間絶縁膜２７は、ソース配線層３０ａを覆うように配置される。
【００８４】
層間絶縁膜２７には、複数のコンタクトホールが形成される。複数のコンタクトホールは、ソースパッド電極３２をソース配線層３０ａに接続するためのコンタクトホール、ゲートパッド電極３０をコンタクト電極４６に接続するためのコンタクトホール、ゲートパッド電極３０をゲート電極２４Ａに接続するためのコンタクトホールを含む。
【００８５】
ウェル領域２０はソース電極２８に電気的に接続される。ただし、ウェル領域２０をソース電極２８に電気的に接続するための構成は特に限定されない。たとえば、図７に示されていないが、ウェル領域２０と、ゲートパッド電極３０の下方に位置するいずれかのウェル領域１４とがつながることにより、ウェル領域２０をソース電極２８に電気的に接続することができる。
【００８６】
さらに、ダイオード１０４は、ゲートパッド電極３０の下方の領域に形成されるよう限定されるものではない。図７は、本発明の実施の形態に係る半導体装置の他の構成例を示した平面図である。図７を参照して、平面視において、ダイオード１０４は、ゲートパッド電極３０よりも外側の領域に配置される。この領域にダイオード１０４を形成することにより、ゲートパッド電極３０よりも外側の領域を有効に活用することができる。
【００８７】
図８は、図７のＶＩＩＩ−ＶＩＩＩに沿った、本発明の実施の形態に係る半導体装置１００の断面図である。図７および図８に示された構造は、ＪＴＥ領域４８が追加される点で図２に示された構造と相違する。ＪＴＥ領域４８は、ｐ型の領域である。ＪＴＥ領域４８の不純物濃度は、ウェル領域２０の不純物濃度と同じでもよく、ウェル領域２０の不純物濃度と異なっていてもよい。
【００８８】
ＪＴＥ領域４８は、ウェル領域２０に接続される。したがって、ＪＴＥ領域４８は、平面視においてゲートパッド電極３０の外側に位置する（図７を参照）。図７および図８に示される構成では、ｎ型不純物領域４０は、ＪＴＥ領域４８に形成される。ｎ型不純物領域４０およびＪＴＥ領域４８によってダイオード１０４が形成される。
【００８９】
コンタクト電極４６は、ゲートパッド電極３０に電気的に接続される。図７が煩雑になるのを防ぐために、図７においてコンタクト電極４６は示されていない。なお、コンタクト電極４６をゲートパッド電極３０に電気的に接続するための構造には種々の公知の構造（たとえば多層配線など）を適用することができるので、ここでは詳細な説明を繰り返さない。
【００９０】
上記構成によれば、ＪＴＥ領域４８が、ダイオード１０４が形成されるための第２のウェル領域に相当する。しかし、ＪＴＥ領域４８とウェル領域２０とが異なる領域であると限定されるものではない。ウェル領域２０の一部をＪＴＥ領域４８として機能させてもよい。すなわち、ウェル領域２０は、平面視においてゲートパッド電極３０の外側に配置された（ゲートパッド電極３０からはみ出した）部分を有していてもよい。この部分にｎ型不純物領域４０が形成されてもよい。このような構成によれば、ダイオード１０４を、ゲートパッド電極３０よりも外側の領域に配置することができる。
【００９１】
さらに、半導体装置１００を平面視した場合に、ダイオード１０４がゲートパッド電極３０の内側の領域およびゲートパッド電極３０の外側の領域のうちのいずれか一方に配置されるものと限定されない。ゲートパッド電極３０の内側の領域（たとえばゲートパッド電極３０の周縁部）およびゲートパッド電極３０の外側の領域の両方に、ダイオード１０４が形成されてもよい。
【００９２】
さらに、上記の実施の形態では、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型ＭＯＳＦＥＴである。しかしながら、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型に限定されず、たとえばトレンチ型であってもよい。トレンチ型のＭＯＳＦＥＴのセルにより、縦型ＭＯＳＦＥＴの集積度を高めることができる。
【００９３】
図９は、トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。図９を参照して、ドリフト層１２には、トレンチＴＲが形成される。
【００９４】
トレンチＴＲは、側壁部ＳＷと、側壁部ＳＷに繋がる底部ＢＴとを有する。側壁部ＳＷおよび底部ＢＴを覆うようにゲート絶縁膜２２が配置される。トレンチＴＲは、ドリフト層１２の主面１２Ａから、ソース領域１６およびウェル領域１４を貫通してドリフト層１２の内部に達するように形成される。したがって、側壁部ＳＷの少なくとも一部は、ソース領域１６およびドリフト層１２に挟まれたウェル領域１４の部分の表面を規定する。
【００９５】
ゲート電極２４は、トレンチＴＲに充填されるように配置される。したがって、ゲート電極２４は、ゲート絶縁膜２２を介在して、側壁部ＳＷおよび底部ＢＴに対向する。
【００９６】
好ましくは、トレンチＴＲの側壁部ＳＷは、面方位｛０−３３−８｝を有する第１の面を含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を低減することができる。側壁部ＳＷは、上記第１の面を微視的に含み、さらに面方位｛０−１１−１｝を有する第２の面を微視的に含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を、より低減することができる。したがって、炭化珪素からなる縦型ＭＯＳＦＥＴ１０１のオン抵抗をより低減することができる。
【００９７】
さらに、本発明の実施の形態では、ワイドバンドギャップ半導体として、炭化珪素が採用される。しかしながら、ワイドバンドギャップ半導体は、炭化珪素に限定されるものではない。他のワイドバンドギャップ半導体として、たとえば窒化ガリウム、ダイヤモンド等が挙げられる。たとえば窒化ガリウムあるいはダイヤモンドからなる縦型ＭＯＳＦＥＴと保護回路とを一体化した半導体装置も、本発明の実施の形態に含まれる。
【００９８】
さらに、上記の実施形態では、「第１の導電型」はｎ型であり、「第２の導電型」はｐ型である。しかし、逆に、「第１の導電型」はｐ型であり、「第２の導電型」はｎ型であってもよい。
【００９９】
今回開示された実施の形態は例示であって、上記内容のみに制限されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１００】
１０  炭化珪素基板、１０Ａ  第１の主面、１０Ｂ  第２の主面、１２  ドリフト層、１２Ａ  主面、１４，１４Ａ，２０  ウェル領域、１６，１６Ａ  ソース領域、１８，１８Ａ  コンタクト領域、２２，２２Ａ  ゲート絶縁膜、２４，２４Ａ  ゲート電極、２６，２７  層間絶縁膜、２８  ソース電極、３０  ゲートパッド電極、３０ａ  ソース配線層、３２  ソースパッド電極、３３  ドレイン電極、３４  ガードリング領域、３６  フィールドストップ領域、４０  ｎ型不純物領域、４６  コンタクト電極、４８  ＪＴＥ領域、５０  領域、１００  半導体装置、１０１  縦型ＭＯＳＦＥＴ、１０４，１０４ａ，１０４ｂ，１０４ｃ  ダイオード、ＢＴ  底部、ＳＷ  側壁部、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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