(57)【要約】      （修正有）【課題】インダクタの占有面積を縮小することが可能な不揮発性記憶装置を提供する。【解決手段】不揮発性記憶装置１００は、メモリセルアレイ１と、メモリセルアレイ１の周辺に設けられたコイル２と、を備える。メモリセルアレイ１は、下地層１０に対して垂直な第１方向Ｚに並んだ複数のメモリセルと、第１方向Ｚに直交する第２方向Ｘに延在し、複数のメモリセル１のうちの１つの動作を制御する第１配線２０と、を有する。コイル２は、第２方向Ｘに延在し、第２方向Ｘの中心軸を第１配線２０と共有する第２配線２０Ｇと、第１方向Ｚに延在し、一方の端が第２配線２０Ｇに接続された第１プラグ９１と、第１プラグ９１の他方の端に電気的に接続され、下地層１０に平行な方向に延在する第３配線１０３と、第３配線１０３に一方の端が電気的に接続され、第１方向Ｚとは逆方向ーＺに延在する第２プラグ９２と、を含む巻線を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
下地層の上に設けられ、前記下地層に対して垂直な第１方向に並んだ複数のメモリセルと、
前記第１方向に直交する第２方向に延在し、前記複数のメモリセルのうちの１つの動作を制御する第１配線と、
を有するメモリセルアレイと、
前記メモリセルアレイの周辺に設けられたコイルであって、
前記第２方向に延在し、前記第２方向の中心軸を前記第１配線と共有する第２配線と、
前記第１方向に延在し、一方の端が前記第２配線に接続された第１プラグと、
前記第１プラグの他方の端に電気的に接続され、前記下地層に平行な方向に延在する第３配線と、
前記第３配線に一方の端が電気的に接続され、前記第１方向とは逆方向に延在する第２プラグと、
を含む巻線を有するコイルと、
を備えた不揮発性記憶装置。
【請求項２】
前記コイルは、
前記第２配線に並設され、前記第２方向に延在する第４配線であって、前記第２プラグの他方の端に接続された第４配線と、
前記第１方向に延在し、一方の端が前記第４配線に接続された第３プラグと、
前記第３プラグの他方の端に電気的に接続され、前記下地層に平行な方向に延在する第５配線と、
前記第５配線に一方の端が電気的に接続され、前記第１方向とは逆の方向に延在する第４プラグと、
を含む巻線をさらに有する請求項１記載の不揮発性記憶装置。
【請求項３】
前記メモリセルアレイは、前記複数のメモリセルのうちの前記１つに並設された別のメモリセルと、
前記第２方向に延在し、前記別のメモリセルの動作を制御する別の第１配線と、
をさらに有し、
前記第４配線は、前記別の第１配線と前記第２方向の中心軸を共有する請求項２記載の不揮発性記憶装置。
【請求項４】
前記第３配線および第５配線は、前記下地層に平行な平面内に設けられる請求項２または３に記載の不揮発性記憶装置。
【請求項５】
前記コイルは、
前記第２配線の上に積層され、前記第２方向に延在する第４配線であって、前記第２プラグの他方の端に接続された第４配線と、
前記第１方向に延在し、一方の端が前記第４配線に接続された第３プラグと、
前記第３プラグの他方の端に電気的に接続され、前記下地層に平行な方向に延在する第５配線と、
前記第５配線に一方の端が電気的に接続され、前記第１方向とは逆の方向に延在する第４プラグと、
を含む巻線を有する請求項１記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＬＳＩチップ間およびチップ内の信号伝送にマイクロ波通信を用いる方式が検討されている。例えば、情報を処理する中央演算装置（ＣＰＵ）と、情報を記憶する不揮発性記憶装置と、の間でマイクロ波を介した信号伝送が行われる。しかしながら、これを実現するためには、不揮発性記憶装置の内部にインダクタを設ける必要がある。インダクタは、回路要素であると共に電波を送受信するアンテナとしても機能する。このため、インダクタのサイズを縮小することは難しく、不揮発性記憶装置のチップサイズの拡大や記憶容量の低下の要因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−６１０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、インダクタの占有面積を縮小することが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、メモリセルアレイと、前記メモリセルアレイの周辺に設けられたコイルと、を備える。前記メモリセルアレイは、下地層の上に設けられ、前記下地層に平行な面に対して垂直な第１方向に並んだ複数のメモリセルと、前記第１方向に直交する第２方向に延在し、前記複数のメモリセルのうちの１つの動作を制御する第１配線と、を有する。前記コイルは、前記第２方向に延在し、前記第２方向の中心軸を前記第１配線と共有する第２配線と、前記第１方向に延在し、一方の端が前記第２配線に接続された第１プラグと、前記第１プラグの他方の端に電気的に接続され、前記下地層に平行な方向に延在する第３配線と、前記第３配線に一方の端が電気的に接続され、前記第１方向とは逆方向に延在する第２プラグと、を含む巻線を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性記憶装置を表す模式断面図。
【図２】実施形態に係る不揮発性記憶装置の別の断面を表す模式図。
【図３】実施形態に係るコイルを表す模式図。
【図４】実施形態に係る不揮発性記憶装置の製造過程を表す模式図。
【図５】図４に続く製造過程を表す模式図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】図７に続く製造過程を表す模式断面図。
【図９】図８に続く製造過程を表す模式断面図。
【図１０】実施形態の変形例に係るコイルを表す模式図。
【図１１】実施形態の別の変形例に係るコイルを表す模式図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る不揮発性記憶装置１００を表す模式断面図である。  
図２は、実施形態に係る不揮発性記憶装置１００の別の断面を表す模式図である。  
不揮発性記憶装置１００は、３次元構造のメモリセルアレイ１と、メモリセルアレイ１の周辺に設けられたコイル２と、を備える。図１は、ワードライン２０に直交する断面を表し、図２は、ワードライン２０の延在方向に平行な断面を表している。
【０００９】
メモリセルアレイ１は、下地層（例えば、基板１０）の上に設けられる。そして、メモリセルアレイ１は、基板１０に対して垂直な第１方向（Ｚ方向）に並んだ複数のメモリセルＭＣと、第１配線（以下、ワードライン２０）と、を有する。ワードライン２０は、第１方向に直交する第２方向（Ｘ方向）に延在し、複数のメモリセルＭＣのうちの１つの動作を制御する。
【００１０】
コイル２は、第２配線、第３配線、第１プラグおよび第２プラグを１つの巻線として含む。第２配線（配線２０Ｇ）は、Ｘ方向に延在し、Ｘ方向の中心軸をワードライン２０Ｋと共有する。すなわち、配線２０ＧをＸ方向へ延長すれば、ワードライン２０Ｋに重なる。第１プラグ（プラグ９１）は、Ｚ方向に延在し、一方の端が配線２０Ｇに接続される。第３配線（配線１０３）は、プラグ９１の他方の端に電気的に接続され、基板１０に平行な方向に延在する。第２プラグ（プラグ９２）は、その一方の端が配線１０３に電気的に接続され、Ｚ方向とは逆の−Ｚ方向に延在する。
【００１１】
以下、図１および図２を参照して、不揮発性記憶装置１００の構造を詳細に説明する。ここでは、ＮＡＮＤ型フラッシュメモリを例に説明するが、本実施形態はこれに限定される訳ではない。例えば、クロスポイント型のメモリセルアレイを有する構造であっても良い。
【００１２】
以下の説明では、第１方向をＺ方向とし、第１方向に直交する第２方向をＸ方向、第１方向および第２方向に直交する第３方向をＹ方向として説明する。また、Ｚ方向を上方、−Ｚ方向を下方と表す場合がある。
【００１３】
不揮発性記憶装置１００は、基板１０の上に設けられたメモリセルアレイ１と、メモリセルアレイ１の上に設けられた配線部５と、基板１０に設けられた回路７と、を備える。回路７は、配線部５を介してメモリセルアレイ１の動作を制御する。
【００１４】
図１に表すように、メモリセルアレイ１は、基板１０の上に、層間絶縁膜１３を介して設けられる。メモリセルアレイ１は、層間絶縁膜１３の上に設けられた導電層１４と、導電層１４の上に積層された複数のワードライン２０と、ワードライン２０の上に設けられた選択ゲート電極２３と、を有する。
【００１５】
導電層１４とワードライン２０との間には、絶縁層３１が設けられる。Ｚ方向に積層されたワードライン２０の間には、絶縁層３５がそれぞれ設けられる。ワードライン２０と選択ゲート電極２３との間には、絶縁層３７が設けられる。ワードライン２０は、例えば、多結晶シリコンを含む。絶縁層３１、３５および３７は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれかを含む。
【００１６】
ワードライン２０は、Ｙ方向にも並設される。そして、Ｙ方向において隣り合うワードライン２０の間には、絶縁膜４３が設けられる。ワードライン２０の上に設けられる選択ゲート電極２３はＹ方向に並設される。Ｙ方向において隣り合う選択ゲート電極２３の間には、絶縁膜４５が設けられる。
【００１７】
ワードライン２０は、絶縁膜４３に接する端部２０ａにシリサイドを含む。選択ゲート電極２３は、絶縁膜４５に接する端部２３ａにシリサイドを含む。これにより、ワードライン２０および選択ゲート電極２３の抵抗が低減される。
【００１８】
メモリセルアレイ１は、Ｚ方向に延在する半導体層３０と、連結部３３と、メモリ膜４０と、をさらに備える。半導体層３０は、複数のワードライン２０、および、選択ゲート電極２３をＺ方向に貫通する。連結部３３は、Ｙ方向に延在し、導電層１４とワードライン２０との間に設けられる。そして、連結部３３は、Ｙ方向において隣り合うワードライン２０のそれぞれを貫通する２つの半導体層３０を電気的に接続する。
【００１９】
メモリ膜４０は、ワードライン２０と、半導体層３０と、の間に設けられる。メモリ膜４０は、例えば、シリコン酸化膜およびシリコン窒化膜を含む多層膜であり、半導体層３０から注入される電荷を蓄積することができる。すなわち、メモリ膜４０を介して半導体層３０とワードライン２０との間にメモリセルＭＣが設けられる。そして、半導体層３０の延在方向（Ｚ方向）に沿って並んだ複数のメモリセルが設けられる。
【００２０】
また、メモリ膜４０は、ゲート絶縁膜として機能する厚さに設けられる。そして、メモリ膜４０を介して向き合う半導体層３０と選択ゲート電極２３との間に選択トランジスタＳＧが形成される。導電層１４は、メモリ膜４０を介して連結部３３の底面および側面を覆い、バックゲートとして機能する。
【００２１】
このように、隣り合うワードライン２０を貫通する２つの半導体層３０は、連結部３３により電気的に接続され、複数のメモリセル（ＭＣ）と、その両側に設けられた選択トランジスタ（ＳＧ）を含むＮＡＮＤストリング５０を形成する。
【００２２】
配線部５は、ビット線６０と、ソース線８０と、を含む。ビット線６０およびソース線８０は、それぞれプラグ６１および８２を介して半導体層３０に電気的に接続される。すなわち、ＮＡＮＤストリング５０の両端に電気的に接続される。ビット線６０とソース線８０との間は、層間絶縁膜４９により電気的に絶縁される。
【００２３】
また、不揮発性記憶装置１００は、複数のＮＡＮＤストリングス５０を有する。ＮＡＮＤストリングス５０は、Ｘ方向およびＹ方向に並設され、メモリセルＭＣおよびワードライン２０の配置は３次元構造を有する。
【００２４】
図２に表すように、メモリセルアレイ１の端には、第１リセス部（以下、リセス部１３１）が設けられる。リセス部１３１は、複数のワードライン２０のそれぞれの端を露出させたステップ状の壁面を有する。
【００２５】
さらに、メモリセルアレイ１を囲む周辺部には、第２リセス部（以下、リセス部１３３）が設けられる。リセス部１３３は、配線部５に含まれる制御配線と回路７との間を電気的に接続するコンタクトプラグを含む。また、リセス部１３３は、ステップ状に設けられた壁面を有する。
【００２６】
コイル２は、リセス部１３１と、リセス部１３３と、の間に設けられる。すなわち、配線２０Ｇは、リセス部１３１と、リセス部１３３と、の間に設けられる。そして、リセス部１３１は、配線２０Ｇの一方の端部を延出させた壁面を有する。リセス部１３３は、配線２０Ｇの他方の端部を延出させた壁面を有する。
【００２７】
コイル２は、配線２０Ｇの上に積層された配線２０Ｈ（第４配線）および配線２０Ｊを含む。配線２０Ｈおよび２０Ｊは、共にＸ方向に延在し、それぞれ複数のワードライン２０のうちの１つとＸ方向の中心軸ＣＸを共有する。すなわち、配線２０Ｈおよび２０Ｊは、配線２０Ｇと中心軸ＣＸを共有するワードライン２０Ｋとは別のワードライン２０Ｌおよび２０ＭとＸ方向の中心軸を共有する。そして、ワードライン２０Ｌおよび２０Ｍは、Ｚ方向に並んだ複数のメモリセルＭＣのうちのワードライン２０Ｋにより制御されるメモリセルＭＣとは別のメモリセルＭＣをそれぞれ制御する。
【００２８】
配線２０Ｈは、プラグ９２の他方の端に接続される。そして、コイル２は、配線２０Ｈと、プラグ９３（第３プラグ）と、配線１０５（第５配線）と、プラグ９４（第４プラグ）と、を１つの巻線としてさらに含む。プラグ９３は、Ｚ方向に延在し、一方の端が配線２０Ｈに接続される。配線１０５は、プラグ９３の他方の端に電気的に接続され、基板１０に平行な方向に延在する。プラグ９４は、その一方の端が配線１０５に電気的に接続され、Ｚ方向とは逆の−Ｚ方向に延在する。
【００２９】
リセス部１３１では、配線２０Ｇ、２０Ｈおよび２０Ｊの一方の端部が、一方の壁面から階段状に延出する。そして、配線２０Ｇ、２０Ｈおよび２０Ｊを延出させた壁面とは反対側の他方の壁面において、複数のワードライン２０の端部が階段状に延出する。一方、リセス部１３３では、配線２０Ｇ、２０Ｈおよび２０Ｊの他方の端部が階段状に延出する。
【００３０】
リセス部１３１の内部、および、リセス部１３３の内部には、絶縁膜５３が埋め込まれる。そして、配線部５は、リセス部１３１およびリセス部１３３の上を覆うように設けられる。配線部５は、配線１０３、配線１０５、制御配線７５〜７８および配線７９を含む。
【００３１】
配線部５は、例えば、Ｄ０層、Ｄ１層、Ｄ２層を有する３層配線である。そして、配線１０３は、例えば、Ｄ２層に設けられ、Ｘ方向に延在する。配線１０３の一方の端は、リセス部１３１の上に位置し、他方の端は、リセス部１３３の上に位置する。配線１０５は、Ｄ２層よりも下層のＤ１層に設けられ、Ｘ方向に延在する。配線１０５の一方の端は、リセス部１３１の上に位置し、他方の端は、リセス部１３３の上に位置する。配線１０３および１０５は、例えば、タングステン（Ｗ）を含み、層間絶縁膜４９による相互に絶縁される。
【００３２】
リセス部１３１は、プラグ７１、７２、９０、９２、９４を含む。プラグ７１（第５プラグ）は、ワードライン２０の端部と制御配線７５との間、および、選択ゲート電極２３と制御配線７６との間を電気的に接続する。プラグ７２は、導電層１４と制御配線７７を電気的に接続する。プラグ９０は、配線２０Ｇの端部と配線７９ａとの間を電気的に接続する。プラグ９２は、配線１０３の一方の端と、配線２０Ｈの端部と、の間を電気的に接続する。プラグ９４は、配線１０５の一方の端と、配線２０Ｊの端部と、の間を電気的に接続する。
【００３３】
リセス部１３３は、プラグ７３、９１、９３、９５を含む。プラグ７３（第６プラグ）は、回路７の端子１９と制御配線７８との間を電気的に接続する。プラグ９１は、配線１０３の他方の端と、配線２０Ｇの端部と、の間を電気的に接続する。プラグ９３は、配線１０５の他方の端と、配線２０Ｈの端部と、の間を電気的に接続する。プラグ９５は、配線２０Ｊの端部と配線７９ｂとの間を電気的に接続する。
【００３４】
このように、ワードライン２０、選択ゲート電極２３および導電層１４（バックゲート）は、それぞれリセス部１３１に設けられた各プラグにより制御配線７５〜７７に電気的に接続される。そして、リセス部１３３に設けられたプラグ７３は、基板１０に設けられた回路７と、制御配線７８と、の間を電気的に接続する。制御配線７５〜７８は、例えば、Ｄ０層に設けられる。そして、Ｄ０層の上層であるＤ１層に設けられた配線８１にそれぞれ電気的に接続される。配線８１は、例えば、制御配線７５を介して回路７からワードライン２０に信号を供給するように適宜接続することができる。また、配線７９は、例えば、コイル２を回路７に電気的に接続し、高周波信号の送受信アンテナとして機能させる。
【００３５】
図３は、実施形態に係るコイル２を表す模式図である。図３（ａ）は、リセス部１３１およびリセス部１３３を上方から見た平面図である。図３（ｂ）は、Ｙ方向に見たコイル２の構成を表す模式図である。
【００３６】
図３（ａ）に表すように、隣り合うワードライン２０の間に設けられた絶縁膜４３は、−Ｘ方向に延在し、リセス部１３１および１３３にも設けられる。この例では、配線２０Ｇ、２０Ｈおよび２０Ｊは、隣り合う絶縁膜４３ａおよび４３ｂの間に順に積層される。そして、プラグ９０、９２および９４は、リセス部１３１に延出する配線２０Ｇ、２０Ｈおよび２０Ｊの端部にそれぞれ接続される。また、プラグ９１、９３および９５は、リセス部１３３に延出する配線２０Ｇ、２０Ｈおよび２０Ｊの端部にそれぞれ接続される。
【００３７】
図３（ｂ）に表すように、コイル２は、配線２０Ｇ、プラグ９１、配線１０３およびプラグ９２を含む１つの巻線と、配線２０Ｈ、プラグ９３、配線１０５およびプラグ９４を含む１つの巻線と、を同一平面内に含む。
【００３８】
本実施形態では、配線部５が３層配線を含む例を示したが、さらに配線の層数を増やしても良い。これにより、同一のＸ−Ｚ平面内に含まれるコイルの巻線数も増やすことができる。すなわち、コイル２は、基板１０に対して垂直な平面に含まれる少なくとも２以上の巻線を含む。
【００３９】
次に、図４〜図９を参照して、不揮発性記憶装置１００の製造方法を説明する。図４（ａ）〜図９（ｂ）は、実施形態に係る不揮発性記憶装置１００の製造過程を表す模式図である。図４（ａ）および図５（ａ）は、メモリセルアレイ１が設けられる領域の周辺におけるウェーハの上面を表す模式図である。図４（ｂ）、図５（ｂ）、図６（ａ）〜図９（ｂ）は、それぞれウェーハの部分断面を表す模式図である。以下の説明では、メモリセルアレイ１の製造過程における基板１０をウェーハと表現する場合がある。
【００４０】
図４（ａ）および図４（ｂ）に表すように、導電層１４の上に、複数のワードライン２０および選択ゲート電極２３を形成する。ここで、図４（ｂ）は、図４（ａ）に示す４Ｂ−４Ｂ線に沿った断面を表している。
【００４１】
まず、導電層１４の上に形成された積層体１２０を分断し、複数のワードライン２０を形成する。積層体１２０は、導電層１４の上に形成された絶縁層３１と、絶縁層３１の上に交互に積層された導電層２２および絶縁層３５と、導電層２２の上に設けられた絶縁層３７と、を含む。導電層２２は、例えば、多結晶シリコン層であり、絶縁層３１、３５および３７は、例えば、シリコン酸化膜である。
【００４２】
積層体１２０は、Ｘ方向に延在する複数の溝（スリット４２）により、複数のワードライン２０に分断される。ワードライン２０は、Ｘ方向に延在するストライプ状に形成される。スリット４２の内部には、絶縁膜４３が埋め込まれる。さらに、絶縁層３７の上に設けられた導電層および絶縁層３９を溝４４により分断し、選択ゲート電極２３を形成する。そして、溝４４の内部に絶縁膜４５を形成する。この時、メモリセルアレイ１が設けられる領域には、半導体層３０、連結部３３および選択ゲート電極２３が形成されている。
【００４３】
さらに、絶縁膜４３に接するワードライン２０の端部２０ａ、および、絶縁膜４５に接する選択ゲート電極２３の端部２３ａは、シリサイドを含む。例えば、図４（ａ）および図４（ｂ）に示す工程の前段階において、スリット４２の側壁に露出するワードライン２０の端面上、および、溝４４の側壁に露出する選択ゲート電極２３の端面上にニッケル（Ｎｉ）またはコバルト（Ｃｏ）などの金属膜を形成する。続いて、ウェーハを熱処理し、ワードライン２０の端部２０ａ、および、選択ゲート電極２３の端部２３ａをシリサイド化する。
【００４４】
次に、図５（ａ）および図５（ｂ）に表すように、リセス部１３１および１３３をエッチングするためのマスク１３０を形成する。図５（ｂ）は、図５（ａ）に示す５Ｂ−５Ｂ線に沿った断面を表している。
【００４５】
まず、リセス部１３１および１３３を形成する領域の絶縁層３９および選択ゲート電極２３を除去する。続いて、ウェーハ上に、例えば、マスク１３０となるレジスト膜を塗布し、フォトリソグラフィを用いてストライプ状の開口１３０ａおよび１３０ｂを形成する。マスク１３０は、リセス部１３１が形成される領域に開口１３０ａを有し、リセス部１３３が形成される領域に開口１３０ｂを有する。
【００４６】
次に、図６（ａ）および図６（ｂ）に表すように、開口１３０ａおよび１３０ｂの底面に露出した絶縁層３７をエッチングする（第１ステップ）。続いて、絶縁層３７をエッチングした後に露出するワードライン２０をエッチングする（第２ステップ）。
【００４７】
絶縁層３７のエッチングには、ワードライン２０をエッチングしない条件、もしくは、ワードライン２０のエッチング速度が絶縁層３７のエッチング速度よりも遅いエッチング条件を用いることが好ましい。また、ワードライン２０のエッチングには、下層の絶縁層３５をエッチングしない条件、もしくは、絶縁層３５のエッチング速度がワードライン２０のエッチング速度よりも遅いエッチング条件を用いることが好ましい。すなわち、それぞれの下層に対してエッチングの選択性を持つエッチング条件を用いることが望ましい。
【００４８】
次に、図７（ａ）に表すように、マスク１３０を等方的にエッチングし、開口１３０ａおよび１３０ｂの幅を広げる（第３ステップ）。マスク１３０がレジスト膜である場合には、例えば、酸素プラズマを用いたアッシングによりエッチングすることができる。Ｘ方向および−Ｘ方向におけるマスク１３０のエッチング量は、ワードライン２０の端にプラグ７１を接触させることが可能な幅に設定する。
【００４９】
次に、図７（ｂ）に表すように、拡張した開口１３０ａおよび１３０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第１ステップ）。続いて、絶縁層３５のエッチング後に露出したワードライン２０をエッチングする（第２ステップ）。これにより、開口１３０ａおよび１３０ｂのそれぞれの底面にエッチングホールが形成される。そして、その側壁には、プラグ７１を接触させることが可能なステップ１３５が形成される。続いて、マスク１３０を等方的にエッチングし、開口１３０ａおよび１３０ｂの幅をさらに広げる（第３ステップ）。
【００５０】
図８（ａ）に表すように、上記の第１ステップ〜第３ステップを繰り返すことにより、リセス部１３１を形成することができる。同図に表すようにリセス部１３１の一方の壁面には、配線２０Ｇ、２０Ｈおよび２０Ｊのそれぞれの端部が階段状に延出する。そして、リセス部１３１の他方の壁面には、ワードライン２０の端部が階段状に延出する。リセス部１３３も同様に形成される。このように、配線２０Ｇ、２０Ｈおよび２０Ｊは、ワードライン２０をリセス部１３１により分断することにより形成される。
【００５１】
続いて、図８（ｂ）に表すように、リセス部１３１および１３３の内面を覆う絶縁層５２を形成する。さらに、リセス部１３１および１３３を埋め込む絶縁膜５３を形成する。
【００５２】
次に、図９（ａ）に表すように、絶縁膜５３の上面から、絶縁膜５３、絶縁層５２および３５を貫通してワードライン２０の端部、および、配線２０Ｇ、２０Ｈ、２０Ｊのそれぞれの端部に至るコンタクトホール７１ａ、９０ａ、９２ａおよび９４ａを形成する。また、絶縁膜５３の上面から、絶縁膜５３、リセス部１３１の底面に形成された絶縁層５２および３１を貫通して導電層１４に至るコンタクトホール７２ａを設ける。
【００５３】
続いて、図９（ｂ）に表すように、各コンタクトホールの内部を埋め込んだプラグ７１、７２、９０、９２および９４を形成する。各プラグは、例えば、タングステン（Ｗ）を含む。リセス部１３３においても、配線２０Ｇ、２０Ｈおよび２０Ｊのそれぞれの他方の端部に接触するプラグ９１、９３および９５が同様に形成される。また、リセス部１３３には、プラグ７３が形成され、回路７の端子１９に接続される。さらに、絶縁膜５３の上に配線部５を形成し、不揮発性記憶装置１００を完成する。
【００５４】
図１０（ａ）〜図１０（ｃ）は、実施形態の変形例に係るコイル３を表す模式図である。図１０（ａ）は、リセス部１３１およびリセス部１３３を上方から見た平面図である。図１０（ｂ）は、Ｙ方向に見たコイル３の構成を表す模式図である。図１０（ｃ）は、コイル３を表す斜視図である。
【００５５】
図１０（ａ）および図１０（ｂ）に表すように、プラグ９０および９１は、リセス部１３１および１３３のそれぞれに延出する配線２０Ｇの両端に接続される。プラグ９２および９３は、配線２０Ｇの斜め上方に並設された配線２０Ｈの両端に接続される。プラグ９４および９５は、配線２０Ｈの斜め上方に並設された配線２０Ｊの両端に接続される。
【００５６】
また、図１０（ｃ）に表すように、配線１０３および配線１０５は、同一層、例えば、Ｄ０層に設けられる。配線１０３は、プラグ９１および９２に電気的に接続される。配線１０５は、プラグ９３および９４に電気的に接続される。
【００５７】
この例でも、配線２０Ｇ、プラグ９１、配線１０３およびプラグ９２は、１つの巻線を構成する。そして、配線２０Ｈ、プラグ９３、配線１０５およびプラグ９４は、プラグ９２につながった別の巻線を構成する。配線１０３および１０５は、異なる層に設けても良い。例えば、配線１０３をＤ１層、配線１０５をＤ０層に形成しても良い。
【００５８】
図１１（ａ）および図１１（ｂ）は、実施形態の別の変形例に係るコイル４を表す模式図である。図１１（ａ）は、リセス部１３１およびリセス部１３３を上方から見た平面図である。図１１（ｂ）は、コイル４を表す斜視図である。
【００５９】
図１１（ａ）に表すように、プラグ９０および９１は、リセス部１３１および１３３のそれぞれに延出する配線２０Ｇの両端に接続される。プラグ９２および９３は、配線２０Ｇに対して−Ｙ方向に並設された配線２０Ｈの両端に接続される。プラグ９４および９５は、配線２０Ｈに対して−Ｙ方向に並設された配線２０Ｊの両端に接続される。
【００６０】
また、図１０（ｂ）に表すように、配線１０３および配線１０５は、同一層、例えば、Ｄ０層に設けられる。配線１０３は、プラグ９１および９２に電気的に接続される。配線１０５は、プラグ９３および９４に電気的に接続される。
【００６１】
この例でも、配線２０Ｇ、プラグ９１、配線１０３およびプラグ９２は、１つの巻線を構成する。そして、配線２０Ｈ、プラグ９３、配線１０５およびプラグ９４は、プラグ９２につながった別の巻線を構成する。
【００６２】
このように、本実施形態は、コイル２〜４を備えた不揮発性記憶装置１００を提供する。不揮発性記憶装置１００は、３次元構造のメモリセルアレイを有し、３次元配置された複数のワードライン２０を有する。そして、コイル２〜４は、下地層（基板１０）に対して垂直な回転面を有し、ワードライン２０の一部分を含む。これにより、チップ面内におけるコイル（インダクタ）の占有面積を縮小することができる。
【００６３】
また、コイル２〜４は、ワードライン２０と配線部５とを電気的に接続するためのリセス部１３１、および、メモリセルアレイ１を駆動するための回路７と配線部５を電気的に接続するためのリセス部１３３を利用して形成できる。このため、コイル２〜４を形成する新たな工程を必要としない点でも有利である。
【００６４】
また、コイル２では、巻線を同一平面内に設けることができるため、チップ面における専有面積を最小にすることが可能である。一方、コイル４では、回転面の面積を最大にすることが可能である。例えば、所望の性能を有するコイルを得るために、コイル２〜４の構成を適宜組み合わせることも可能である。
【００６５】
コイル２〜４を用いると、下地層に平行な回転面を有するコイルに比べて、チップ面の占有面積を大幅に縮小することができる。言い換えれば、チップ面内の微小な領域に大きなインダクタを設けることが可能となる。これにより、不揮発性記憶装置１００の小型化および大容量化を図ることができる。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１・・・メモリセルアレイ、  ２、３、４・・・コイル、  ５・・・配線部、  ７・・・回路、  １０・・・基板、  １３、４９・・・層間絶縁膜、  １４、２２・・・導電層、  １９・・・端子、  ２０、２０Ｋ、２０Ｌ・・・ワードライン、  ２０Ｇ、２０Ｈ、２０Ｊ、７９、７９ａ、７９ｂ、８１、１０３、１０５・・・配線、  ２０ａ、２３ａ・・・端部、  ２３・・・選択ゲート電極、  ３０・・・半導体層、  ３１、３５、３７、３９、５２・・・絶縁層、  ３３・・・連結部、  ４０・・・メモリ膜、  ４２・・・スリット、  ４３、４３ａ、４５、５３・・・絶縁膜、  ４４・・・溝、  ５０・・・ＮＡＮＤストリング、  ６０・・・ビット線、  ６１、７１、７２、７３、９０、９１、９２、９３、９４、９５・・・プラグ、  ７１ａ、７２ａ コンタクトホール、  ７５、７６、７７、７８・・・制御配線、  ８０・・・ソース線、  １００・・・不揮発性記憶装置、  １２０・・・積層体、  １３０・・・マスク、  １３０ａ、１３０ｂ・・・開口、  １３１、１３３・・・リセス部、  １３５・・・ステップ、  ＣＸ・・・中心軸
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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