(57)【要約】【課題】より小型の回路でバイアス電流を制御可能にすることによって小型、低消費電力のバイアス電流制御回路を提供する。【解決手段】基準電圧ＶＨがベース端子に印加されるバイポーラトランジスタ１０１、バイポーラトランジスタ１０１と共に第１差動対をなし、制御電圧ＶＧＨがベース端子に印加されるバイポーラトランジスタ１０２、基準電圧ＶＬのレベルに応じてオンするバイポーラトランジスタ１０３、第１差動対と直列に接続され、バイポーラトランジスタ１０３と共に第２差動対をなして制御電圧ＶＧＬと基準電圧ＶＬとの差分に応じてオンすることにより第１差動対に電流を供給するバイポーラトランジスタ１０４、第１差動対に接続され、バイポーラトランジスタ１０１から出力された電流に基づいてバイアス電流を出力するＭＯＳトランジスタ１０５〜１０７によりバイアス電流制御回路を構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに異なる基準電圧が入力される複数の基準電圧用入力端子と、
前記基準電圧に対応する制御電圧が入力される制御電圧用入力端子と、
電流源と、を備え、
前記制御電圧のレベルに応じて、前記電流源の電流に比例したバイアス電流の出力及び停止を制御することを特徴とするバイアス電流制御回路。
【請求項２】
第１基準電圧が制御端子に印加される第１トランジスタと、
前記第１トランジスタと共に第１差動対をなし、前記第１基準電圧に対応した第１制御電圧が制御端子に印加される第２トランジスタと、
前記第１差動対と並列に接続され、第２基準電圧が制御端子に印加される第３トランジスタと、
前記第１差動対と直列に接続され、前記第３トランジスタと共に第２差動対をなし、前記第２基準電圧に対応した第２制御電圧が制御端子に印加され、第２基準電圧と第２制御電圧との差分に応じてオンすることにより前記第１差動対に電流を供給する第４トランジスタと、
前記第１差動対に接続され、前記第１トランジスタから出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路と、
を有することを特徴とするバイアス電流制御回路。
【請求項３】
前記第１トランジスタと前記第２トランジスタとは電流流入端子同士が接続され、前記第１トランジスタ及び前記第２トランジスタの共通の前記電流流入端子に前記第４トランジスタの電流流出端子が接続され、前記第４トランジスタと前記第３トランジスタとは電流流入端子同士が接続され、
前記バイアス電流出力回路は、前記第２トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第１負荷素子と、前記第１トランジスタの電流出力端子にダイオード接続される第５トランジスタと、前記第５トランジスタを流れる電流のミラー電流をバイアス電流として出力する第６トランジスタと、を有し、
さらに、前記第３トランジスタの電流流出端子に一端が接続され、他端が前記第５トランジスタの電流流出端子に接続される第２負荷素子と、
を有することを特徴とする請求項２に記載のバイアス電流制御回路。
【請求項４】
前記第１トランジスタと前記第２トランジスタとは電流流入端子同士が接続され、前記第１トランジスタ及び前記第２トランジスタの共通の前記電流流入端子に前記第４トランジスタの電流流出端子が接続され、前記第４トランジスタと前記第３トランジスタとは電流流入端子同士が接続され、
前記バイアス電流出力回路は、前記第２トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第１負荷素子と、前記第１トランジスタの電流出力端子にダイオード接続される第５トランジスタと、前記第５トランジスタを流れる電流のミラー電流をバイアス電流として出力する第６トランジスタと、を有し、
さらに、前記第３トランジスタの電流流出端子に一端が接続され、他端が前記第２トランジスタの電流流出端子に接続される第２負荷素子と、
を有することを特徴とする請求項２に記載のバイアス電流制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に供給されるバイアス電流を制御するバイアス電流制御回路に関する。
【背景技術】
【０００２】
現在、トランジスタや演算増幅回路等のデバイスにバイアス電流を供給し、デバイスの特性上の動作点を設定することが行われている。図９（ａ）、（ｂ）、（ｃ）は、バイアス電流を出力するための公知の回路を示した図である。図９（ａ）に示した回路は、バイアス電流を出力する回路をオン（バイアス電流出力）、オフ（バイアス電流出力停止）させる信号ＰＤ、ＰＤ’を出力する。図９（ｂ）及び図９（ｃ）に示した回路は、信号ＰＤ、ＰＤ’を入力してバイアス電流を出力する。図９（ａ）に示した回路は、比較器９１と、比較器９２と、ロジック回路９３と、を有している。比較器９１及び比較器９２は２つの入力端子に入力制御電圧が印加され、他方の入力端子にはリファレンス電圧が印加される。
【０００３】
比較器９１、９２は入力制御電圧とリファレンス電圧とを比較して出力端子から信号を出力する。比較器９１、９２から出力された信号は、ロジック回路９３に入力される。ロジック回路９３からは信号ＰＤ’と、これを反転させた信号ＰＤとが出力される。
信号ＰＤ、ＰＤ’は、図９（ｂ）または図９（ｃ）に示した回路に入力される。図９（ｂ）に示した回路では、信号ＰＤ’がＭＯＳトランジスタ９４のゲートをオン、オフし、信号ＰＤがＭＯＳトランジスタ９５のゲートをオン、オフする。このような動作により、端子９６からバイアス電流を出力したり、出力を停止させたりすることができる。また、図９（ｃ）に示した回路では、信号ＰＤ’がＭＯＳトランジスタ９７のゲートをオン、オフし、信号ＰＤがＭＯＳトランジスタ９８のゲートをオン、オフし、端子９９からバイアス電流を出力したり、出力を停止させたりすることができる。なお、図９に示した回路においては、以下の条件の範囲でバイアス電流をオンにし、それ以外の条件ではバイアス電流をオフとすることができる。
【０００４】
リファレンス電圧１＜リファレンス電圧２
リファレンス電圧１＜制御電圧＜リファレンス電圧２
このように、従来のバイアス電流を出力する回路は、入力制御電圧を各々異なるリファレンス電圧と比較する２つの比較器が必要であった。
また、特許文献１には、入力信号が良品であるか否かを判定する判定回路が記載されている。特許文献１記載の判定回路は、入力信号を閾値と比較してロジック回路を通し、判定信号を出力する。引用文献１記載の判定回路においても、入力信号と閾値とを比較するために２つの比較器が必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５０５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、電子回路においては、回路構成の小型化及び消費電力の低減が常に要求されている。このため、上記したように、一般的に回路規模が大きい比較器を２つ有する構成は、さらなる小型化、省電力化のために改善の余地があるものといえる。
本発明は、上記した点に鑑みてなされたものであり、より小型の回路でバイアス電流を制御可能にし、小型、低消費電力のバイアス電流制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一態様のバイアス電流制御回路は、互いに異なる基準電圧が入力される複数の基準電圧用入力端子（例えば図１に示したバイポーラトランジスタ１０１、１０３のベース端子）と、前記基準電圧に対応する制御電圧が入力される制御電圧用入力端子（例えば図１に示したバイポーラトランジスタ１０２、１０４のベース端子）と、電流源（例えば図１に示した基準電流原１）と、を備え、前記制御電圧のレベルに応じて、前記電流源の電流に比例したバイアス電流の出力及び停止を制御することを特徴とする。
【０００８】
また、以上の課題を解決するため、本発明の一態様のバイアス電流制御回路は、第１基準電圧が制御端子に印加される第１トランジスタ（例えば図１、図７に示したバイポーラトランジスタ１０１）と、前記第１トランジスタと共に第１差動対をなし、前記第１基準電圧に対応した第１制御電圧が制御端子に印加される第２トランジスタ（例えば図１、図７に示したバイポーラトランジスタ１０２）と、前記第１差動対と並列に接続され、第２基準電圧が制御端子に印加される第３トランジスタ（例えば図１、図７に示したバイポーラトランジスタ１０３）と、前記第１差動対と直列に接続され、前記第３トランジスタと共に第２差動対をなし、前記第２基準電圧に対応した第２制御電圧が制御端子に印加され、第２基準電圧と第２制御電圧との差分に応じてオンすることにより前記第１差動対に電流を供給する第４トランジスタ（例えば図１、図７に示したバイポーラトランジスタ１０４）と、前記第１差動対に接続され、前記第１トランジスタから出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路（例えば図１、図７に示したＭＯＳトランジスタ１０５〜１０７）と、を有することを特徴とする。
【０００９】
また、本発明の一態様のバイアス電流制御回路は、上記発明において、前記第１トランジスタと前記第２トランジスタとは電流流入端子同士が接続され、前記第１トランジスタ及び前記第２トランジスタの共通の前記電流流入端子に前記第４トランジスタの電流流出端子が接続され、前記第４トランジスタと前記第３トランジスタとは電流流入端子同士が接続され、前記バイアス電流出力回路は、前記第２トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第１負荷素子と、前記第１トランジスタの電流出力端子にダイオード接続される第５トランジスタと、前記第５トランジスタを流れる電流のミラー電流をバイアス電流として出力する第６トランジスタと、を有し、さらに、前記第３トランジスタの電流流出端子に一端が接続され、他端が前記第５トランジスタの電流流出端子に接続される第２負荷素子（例えば図１に示したバイポーラトランジスタ１０８及びＭＯＳトランジスタ１０９）と、を有することが望ましい。
【００１０】
また、本発明の一態様のバイアス電流制御回路は、上記発明において、前記第１トランジスタと前記第２トランジスタとは電流流入端子同士が接続され、前記第１トランジスタ及び前記第２トランジスタの共通の前記電流流入端子に前記第４トランジスタの電流流出端子が接続され、前記第４トランジスタと前記第３トランジスタとは電流流入端子同士が接続され、前記バイアス電流出力回路は、前記第２トランジスタの電流出力端子に一端が接続され、他端が電源端子に接続される第１負荷素子と、前記第１トランジスタの電流出力端子にダイオード接続される第５トランジスタと、前記第５トランジスタを流れる電流のミラー電流をバイアス電流として出力する第６トランジスタと、を有し、さらに、前記第３トランジスタの電流流出端子に一端が接続され、他端が前記第２トランジスタの電流流出端子に接続される第２負荷素子（例えば図７に示したバイポーラトランジスタ１０８）と、を有することが望ましい。
【発明の効果】
【００１１】
上記した発明によれば、より小型の回路でバイアス電流を制御可能にし、小型、低消費電力のバイアス電流制御回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態のバイアス電流制御回路の構成を説明するため図である。
【図２】図１に示した基準電流源を説明するための図である。
【図３】図１に示した基準電流源の他の例を説明するための図である。
【図４】図１に示した内部基準電圧を生成する回路の構成例を示した図である。
【図５】図１に示した、ゲイン制御電圧を生成する回路を説明するための図である。
【図６】本発明の第１実施形態のバイアス電流Ｉｂの出力条件を説明するための図である。
【図７】本発明の第２実施形態のバイアス電流制御回路を説明するための図である。
【図８】図７に示した、バイアス電流の出力条件を説明するための図である。
【図９】バイアス電流を出力するための公知の回路を示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明のバイアス電流制御回路の第１実施形態、第２実施形態を説明する。
［第１実施形態］
１  回路構成
図１は、本発明の第１実施形態のバイアス電流制御回路の構成を説明するため図である。図１に示したバイアス電流制御回路は、基準電圧ＶＨがベース端子に印加されるバイポーラトランジスタ１０１と、バイポーラトランジスタ１０１と共に差動対をなし、基準電圧ＶＨに対応する制御電圧ＶＧＨがベース端子に印加されるバイポーラトランジスタ１０２と、バイポーラトランジスタ１０１、１０２の差動対と並列に接続され、基準電圧ＶＬがベース端子に印加されるバイポーラトランジスタ１０３と、バイポーラトランジスタ１０１、１０２の差動対と直列に接続され、バイポーラトランジスタ１０３と共に差動対をなして基準電圧ＶＬに対応した制御電圧ＶＧＬがベース端子に印加され、基準電圧ＶＬと制御電圧ＶＧＬとの差分に応じてオンすることによりバイポーラトランジスタ１０１、１０２の差動対に電流を供給するバイポーラトランジスタ１０４と、バイポーラトランジスタ１０１、１０２の差動対に接続され、バイポーラトランジスタ１０１から出力された電流に基づく電流をバイアス電流として出力するバイアス電流出力回路を構成するＭＯＳトランジスタ１０５〜１０７と、を有している。
【００１４】
バイポーラトランジスタ１０１、１０２はエミッタ端子同士が接続される。バイポーラトランジスタ１０４のコレクタ端子は、バイポーラトランジスタ１０１、１０２に共通のエミッタ端子に接続される。バイポーラトランジスタ１０４とバイポーラトランジスタ１０３とは、エミッタ同士が接続される。ＭＯＳトランジスタ１０７のソース及びゲート端子はバイポーラトランジスタ１０２のコレクタ端子に接続され、ドレイン端子はＭＯＳトランジスタ１０５のドレイン端子に接続される。ＭＯＳトランジスタ１０５はバイポーラトランジスタ１０１のコレクタ端子にダイオード接続される。ＭＯＳトランジスタ１０６は、ＭＯＳトランジスタ１０５のソース、ドレイン間を流れる電流のミラー電流をバイアス電流として出力する。
【００１５】
さらに、バイポーラトランジスタ１０８のエミッタ端子はバイポーラトランジスタ１０３のコレクタ端子に接続され、他端はＭＯＳトランジスタ１０９のソース端子及びゲート端子に接続される。ＭＯＳトランジスタ１０９のドレイン端子はＭＯＳトランジスタ１０５のドレイン端子に接続される。そして、ＭＯＳトランジスタ１０７、１０５、１０９のドレイン端子は、電源Ｖｃｃに接続される。
【００１６】
ＭＯＳトランジスタ１０５は、バイアス電流Ｉｂとして出力される電流のミラー元及びロード（負荷）として使用される。ＭＯＳトランジスタ１０６は、ＭＯＳトランジスタ１０５の電流をミラーして、バイアス電流Ｉｂとして出力する。バイポーラトランジスタ１０８及びＭＯＳトランジスタ１０９は、負荷として使用される。
また、バイアス電流制御回路は、バイポーラトランジスタ１０１のベース端子に内部基準電圧ＶＨを印加する電源３と、バイポーラトランジスタ１０３のベース端子に内部基準電圧ＶＬを印加する電源２と、を有している。
【００１７】
第１実施形態のバイアス電流制御回路は、図１に示した構成に限定されるものではない。例えば、図１に示したバイアス電流制御回路において、判定段に使用されるバイポーラトランジスタ１０１〜１０４及びダイオードとして使用されるバイポーラトランジスタ１０８にＭＯＳトランジスタを用いることも可能である。また、第１実施形態では、例えば、ＭＯＳトランジスタのカレントミラー精度を上げるため、ＭＯＳトランジスタ１０５〜１０７をカスコード構成にすることも考えられる。
【００１８】
以下、図１に示したバイアス電流制御回路に含まれる構成及び差動対に印加される各電圧について説明する。
１．１  基準電流源
図２、図３は、基準電流源１の構成例を示す図である。図２に示した基準電流源１は、ダイオード接続されるＮ型のＭＯＳトランジスタ２０１と、ＭＯＳトランジスタ２０１とミラー接続されるＭＯＳトランジスタ２０２と、ＭＯＳトランジスタ２０１のドレイン端子に接続される負荷素子２０３と、によって構成される。また、図３に示した基準電流源１は、ダイオード接続されるバイポーラトランジスタ３０１と、バイポーラトランジスタ３０１とミラー接続されるバイポーラトランジスタ３０２と、バイポーラトランジスタ３０１のコレクタ端子に接続される負荷素子３０３、コレクタ端子に接続される負荷素子３０５、バイポーラトランジスタ３０２のエミッタ端子に接続される負荷素子３０４と、によって構成される。
図２、図３に示したように、基準電流源１は、ＭＯＳトランジスタを用いた構成でもよいし、バイポーラトランジスタを用いた構成でもよい。
【００１９】
１．２  内部基準電圧
内部基準電圧ＶＨ、内部基準電圧ＶＬは、電源Ｖｃｃの電圧を負荷素子によって分割して生成することができる。また、回路がバンドギャップ回路を有している場合、バンドギャップ出力電圧を負荷素子によって分割して生成してもよい。
【００２０】
図４は、電源Ｖｃｃによって供給される電圧を負荷素子によって分割し、内部基準電圧ＶＨ、ＶＬを生成する回路の構成例を示した図である。図４に示した回路は、電源とグランド端子との間に接続される複数の負荷素子４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ、４０１ｅを有している。図４に示した回路においては、負荷素子４０１ｂと負荷素子４０１ｃとの間の接点（タップ）から内部基準電圧ＶＨが出力される。また、負荷素子４０１ｄと負荷素子４０１ｅとの間のタップから内部基準電圧ＶＬが出力される。図４に示した回路においては、負荷素子４０１ａ〜４０１ｅによって順次電圧降下が起こり、内部基準電圧ＶＨの値は内部基準電圧ＶＬの値よりも大きくなる。
【００２１】
１．３  ゲイン制御電圧
第１実施形態において、ゲイン制御電圧ＶＧＨとゲイン制御電圧ＶＧＬは同じ値であってもよい。ただし、バイポーラトランジスタ１０４とバイポーラトランジスタ１０２とを縦積みの構成とすると、バイポーラトランジスタ１０２がバイポーラトランジスタ１０４よりも上に配置される。このときの回路の性能を考慮すると、ゲイン制御電圧ＶＧＨとゲイン制御電圧ＶＧＬとの間に以下の関係があることが望ましい。
【００２２】
ゲイン制御電圧ＶＧＨ  ＞  ゲイン制御電圧ＶＧＬ
図５は、ゲイン制御電圧ＶＧＨ、ＶＧＬを生成する回路を説明するための図である。図５に示した回路は、反転増幅器５１１、反転増幅器５１２、反転増幅器５１３を有している。反転増幅器５１１の反転入力端子には入力制御電圧ＶＧが印加される。反転増幅器５１１の非反転入力端子には電圧Ｖ１が印加され、反転増幅器５１１は入力制御電圧を増幅し、増幅信号を出力端子から出力する。
【００２３】
また、反転増幅器５１２の反転入力端子には反転増幅器５１１から出力された増幅信号が入力される。反転増幅器５１２の非反転入力端子には電圧Ｖ２が印加され、反転増幅器５１１は増幅信号を増幅し、増幅された信号を出力端子からゲイン制御電圧ＶＧＨとして出力する。反転増幅器５１３の反転入力端子には反転増幅器５１１から出力された増幅信号が入力される。反転増幅器５１３の非反転入力端子には電圧Ｖ３が印加され、反転増幅器５１３は増幅信号を増幅し、増幅された信号を出力端子からゲイン制御電圧ＶＧＬとして出力する。
【００２４】
反転増幅器５１１〜５１３に含まれる負荷素子の抵抗値Ｒは任意に設定可能である。第１実施形態では、負荷素子の抵抗値Ｒを全ての負荷素子で同じ値とする。図５に示した回路において、ゲイン制御電圧ＶＧＨとゲイン制御電圧ＶＧＬとの間には、以下の式（１）の関係がある。
ゲイン制御電圧ＶＧＨ＝ゲイン制御電圧ＶＧＬ＋オフセット電圧    …式（１）
【００２５】
式（１）において、オフセット電圧は値が０より大きい一定の値を有する電圧である。図５に示した回路では、オフセット電圧が以下の式（２）によって設定される。式（２）において、Ｖ２は反転増幅器５１２の非反転入力端子に印加される電圧の値である。また、Ｖ３は反転増幅器５１３の非反転入力端子に印加される電圧の値である。電圧値Ｖ２と電圧値Ｖ３との間には、Ｖ２＞Ｖ３の関係がある。
オフセット電圧＝２（Ｖ２−Ｖ３）            …式（２）
オフセット電圧が式（２）のように設定される場合、内部基準電圧ＶＨ、内部基準電圧ＶＬとオフセット電圧との間には、以下の式（３）の関係が成立する。
内部基準電圧ＶＨ＞内部基準電圧ＶＬ＋オフセット電圧      …式（３）
【００２６】
なお、第１実施形態は、ゲイン制御電圧の生成に図５に示した回路を使うものに限定されるものではない。即ち、第１実施形態は、別の回路を使ってゲイン制御電圧ＶＧＨ、ＶＧＬを生成してもよいし、この回路はバイアス電流制御回路の外部に設けられるものであってもよい。
【００２７】
２  動作
次に、図１に示したバイアス電流制御回路の動作を説明する。なお、ここでは、ゲイン制御電圧ＶＧＨとゲイン制御電圧ＶＧＬとが上記した式（１）の関係を満たすものとする。
【００２８】
２．１  ゲイン制御電圧ＶＧＨ＜内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＜内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図１に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０３、１０８、ＭＯＳトランジスタ１０９を流れる。このため、ＭＯＳトランジスタ１０６には電流が流れずにバイアス電流Ｉｂは出力されない。
【００２９】
２．２  ゲイン制御電圧ＶＧＨ＜内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＞内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図１に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０４、１０１、ＭＯＳトランジスタ１０５を流れる。ＭＯＳトランジスタ１０５を流れる電流がＭＯＳトランジスタ１０６にミラーされ、ＭＯＳトランジスタ１０６を流れる電流がバイアス電流Ｉｂとして出力される。なお、バイアス電流Ｉｂの値、ＭＯＳトランジスタ１０５とＭＯＳトランジスタ１０６とのミラー比及び基準電流源１から供給される電流によって決定する。
【００３０】
２．３  ゲイン制御電圧ＶＧＨ＞内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＞内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図１に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０４、１０２、ＭＯＳトランジスタ１０７を流れる。このため、ＭＯＳトランジスタ１０６には電流が流れずに、バイアス電流Ｉｂは出力されない。
【００３１】
図６は、以上説明したバイアス電流Ｉｂの出力条件を説明するための図であって、バイアス電流Ｉｂと入力制御電圧ＶＧとの関係を示している。入力制御電圧ＶＧは、図５に示したように、ゲイン制御電圧ＶＧＨ、ＶＧＬを生成する際の基準となる電圧であり、外部から供給される。図６では、横軸に入力制御電圧ＶＧを、縦軸にバイアス電流Ｉｂを示している。図６に示したように、バイアス電流Ｉｂは、入力制御電圧ＶＧが「ＶＧ１」になると立ち上り、入力制御電圧ＶＧが「ＶＧ２」から「ＶＧ３」である間に最大値をとる。そして、入力制御電圧ＶＧが「ＶＧ４」になると立ち下り、出力されなくなる。
【００３２】
以上説明したように、図１に示したバイアス電流制御回路は、２つの差動対で、バイアス電流Ｉｂを出力するための回路（ＭＯＳトランジスタ１０５〜１０７）を共用することができる。このため、第１実施形態のバイアス電流制御回路は、独立した比較器を２つ有する既存の回路よりも小型、かつ低消費電力のバイアス電流制御回路を実現することが可能になる。
【００３３】
また、第１実施形態によれば、バイアス電流Ｉｂが入力制御電圧ＶＧに追随して緩やかに変化するので、バイアス電流Ｉｂの出力特性が連続性を持つことが分かる。また、立ち上りが緩やかに変化するバイアス電流Ｉｂによれば、バイアス電流Ｉｂの入力によって動作する回路のノイズを低減し、回路における電磁妨害（ＥＭＩ：Electro Magnetic Interference）を低減することができる。
【００３４】
［第２実施形態］
１  回路構成
図７は、本発明の第２実施形態のバイアス電流制御回路を説明するための図である。図７に示したバイアス電流制御回路のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００３５】
図７は、ゲイン制御電圧ＶＧＨがバイポーラトランジスタ１０２のベース端子に印加され、内部基準電圧ＶＨがバイポーラトランジスタ１０１のベース端子に印加されている点で第１実施形態のバイアス電流制御回路と相違している。つまり、第２実施形態のバイアス電流制御回路は、第１実施形態のバイアス電流制御回路に対し、ゲイン制御電圧ＶＧＨ及び内部基準電圧ＶＨが印加されるバイポーラトランジスタが反対になっている。また、図７に示したバイアス電流制御回路では、図１に示したＭＯＳトランジスタ１０９がなく、バイポーラトランジスタ１０３のコレクタ端子がバイポーラトランジスタ１０８のエミッタ端子に接続されている。
このような第２実施形態のバイアス電流制御回路は、以下のように動作する。
【００３６】
１  動作
以下、第２実施形態のバイアス電流制御回路の動作を説明する。第２実施形態においても、ゲイン制御電圧ＶＧＨとゲイン制御電圧ＶＧＬとは式（１）に示した関係を有するものとする。
【００３７】
２．１  ゲイン制御電圧ＶＧＨ＜内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＜内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図７に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０３、１０８、ＭＯＳトランジスタ１０５を通る。ＭＯＳトランジスタ１０５を流れる電流がＭＯＳトランジスタ１０６にミラーされ、ＭＯＳトランジスタ１０６を流れる電流がバイアス電流Ｉｂとして出力される。
【００３８】
２．２  ゲイン制御電圧ＶＧＨ＜内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＞内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図７に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０４、１０１、ＭＯＳトランジスタ１０７を流れる。このため、ＭＯＳトランジスタ１０６には電流が流れずに、バイアス電流Ｉｂは出力されない。
【００３９】
２．３  ゲイン制御電圧ＶＧＨ＞内部基準電圧ＶＨ、かつ、ゲイン制御電圧ＶＧＬ＞内部基準電圧ＶＬが成立する場合
上記関係が成立する場合、図７に示したバイアス電流制御回路において、基準電流源１から供給された電流は、バイポーラトランジスタ１０４、１０２、ＭＯＳトランジスタ１０５を流れる。ＭＯＳトランジスタ１０５を流れる電流がＭＯＳトランジスタ１０６にミラーされ、ＭＯＳトランジスタ１０６を流れる電流がバイアス電流Ｉｂとして出力される。
【００４０】
図８は、以上説明した第２実施形態のバイアス電流Ｉｂの出力条件を説明するための図であって、バイアス電流Ｉｂと入力制御電圧ＶＧとの関係を示している。図８では、横軸に入力制御電圧ＶＧを、横軸にバイアス電流Ｉｂを示している。図８に示したように、バイアス電流Ｉｂは、入力制御電圧ＶＧが「ＶＧ５」になると立ち下り、入力制御電圧ＶＧが「ＶＧ６」から「ＶＧ７」である間に最小値をとる。そして、入力制御電圧ＶＧが「ＶＧ８」になると立ち上がり、最大値となる。
【００４１】
このような第２実施形態のバイアス電流制御回路によれば、入力制御電圧の値が所定の範囲にある場合にのみバイアス電流Ｉｂの出力を停止させることができる。
【産業上の利用可能性】
【００４２】
本発明のバイアス電流制御回路は、小型、低消費電力が要求される分野に好適である。
【符号の説明】
【００４３】
１  基準電流源
２、３  電源
４  端子
１０１〜１０４、１０８  バイポーラトランジスタ
１０５〜１０７、１０９  ＭＯＳトランジスタ
５１１〜５１３  反転増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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