(57)【要約】【課題】  消費電力の増加を抑えながら、出力電圧が所定の値に設定されるまでの時間を従来に比べて短縮する。【解決手段】  電圧発生回路は、起動信号に応答して第１の信号線に第１の電圧を出力する第１の電圧発生部と、第１の電圧に基づいて第２の信号線に第２の電圧を出力する第２の電圧発生部と、第１の電圧を受けて出力電圧を出力するバッファ部と、第２の電圧が第１の電圧よりも小さい第１の期間に第２の電圧発生部の出力端子を出力電圧端子に接続し、第２の電圧が第１の電圧以上のときにバッファ部の出力端子を出力電圧端子に接続するスイッチ部とを有し、第２の電圧発生部は、第１の期間において第２の電圧と第１の電圧との差が第１の値以下である第２の期間に、第２の電圧と第１の電圧との差が第１の値より大きい期間に比べて第２の電圧の生成能力を高くする加速部を有する。【選択図】    図１
2015037285.tif 000002
【特許請求の範囲】
【請求項１】
起動信号に応答して第１の信号線に第１の電圧を出力する第１の電圧発生部と、
前記第１の電圧に基づいて第２の信号線に第２の電圧を出力する第２の電圧発生部と、
前記第１の電圧を受けて出力電圧を出力するバッファ部と、
前記第２の電圧が前記第１の電圧よりも小さい第１の期間に前記第２の電圧発生部の出力端子を出力電圧端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記バッファ部の出力端子を前記出力電圧端子に接続するスイッチ部と
を備え、
前記第２の電圧発生部は、前記第１の期間において前記第２の電圧と前記第１の電圧との差が第１の値以下である第２の期間に、前記第２の電圧と前記第１の電圧との差が前記第１の値より大きい期間に比べて前記第２の電圧の生成能力を高くする加速部を備えること
を特徴とする電圧発生回路。
【請求項２】
前記第１の電圧発生部は、前記起動信号を受ける前に、前記第１の信号線に前記第１の電圧より高い電圧を出力し、
前記第２の電圧発生部は、前記第１の信号線に前記第１の電圧が出力されない場合に、前記第１の電圧より低い電圧を出力すること
を特徴とする請求項１記載の電圧発生回路。
【請求項３】
前記バッファ部は、前記第１の電圧発生部の出力端子に接続された第１の入力端子と、前記出力電圧端子に接続された第２の入力端子とを有する差動増幅器を含み、
前記スイッチ部は、
前記第２の電圧が前記第１の電圧よりも小さいときに前記第２の電圧発生部の出力端子を前記差動増幅器の第２の入力端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との接続を遮断する第１のスイッチと、
前記第２の電圧が前記第１の電圧よりも小さいときに前記差動増幅器の出力端子と前記出力電圧端子との接続を遮断し、前記第２の電圧が前記第１の電圧以上のときに前記差動増幅器の出力端子を前記出力電圧端子に接続する第２のスイッチと
を備えることを特徴とする請求項１または請求項２記載の電圧発生回路。
【請求項４】
前記第１の電圧と前記第２の電圧とを比較し、前記比較結果に応じて、前記第１のスイッチおよび前記第２のスイッチの動作を制御する制御信号を生成する比較器を備え、
前記第２の電圧発生部は、第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのドレインに接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記制御信号を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、第２の電源線に接続され、
前記加速部は、前記差動増幅器の出力端子の出力電圧の低下に応じて、前記第４のトランジスタのドレインとソースとの間の抵抗値を高くすること
を特徴とする請求項３記載の電圧発生回路。
【請求項５】
前記第１の電圧より第２の値高い第３の電圧を出力する第３の電圧発生部と、
前記第１の電圧より第３の値低い第４の電圧を出力する第４の電圧発生部と
を備え、
前記第１のスイッチは、前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に配置され、前記第３の電圧がゲートに入力され、前記第２の値の閾値を有し、第２の極性を有するトランジスタを含み、
前記第２のスイッチは、前記差動増幅器の出力端子と前記出力電圧端子との間に配置され、前記第４の電圧がゲートに入力され前記第３の値の閾値を有し、第１の極性を有するトランジスタを含むこと
を特徴とする請求項３記載の電圧発生回路。
【請求項６】
前記第２の電圧発生部は、前記第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、前記第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記第３の電圧を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、第２の電源線に接続されること
を特徴とする請求項５記載の電圧発生回路。
【請求項７】
前記第２の電圧が前記第１の電圧より高い第３の電圧まで上昇したときに検出信号を出力するバッファ回路を備え、
前記バッファ部は、前記第１の電圧発生部の出力端子に接続された第１の入力端子と、前記出力電圧端子に接続された第２の入力端子とを有する差動増幅器を含み、
前記スイッチ部は、
前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に配置され、前記第１の電圧と前記第２の電圧との差が前記第１の値以下になったことを前記差動増幅器から出力される出力信号が示すときに、オン状態からオフ状態に設定される第１のスイッチと、
前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に、前記第１のスイッチと直列に配置され、前記検出信号が出力される前にオン状態に設定され、前記検出信号の出力に応答してオフ状態に設定される第２のスイッチと、
前記差動増幅器の出力端子と前記出力電圧端子との間に配置され、前記検出信号が出力される前にオフ状態に設定され、前記検出信号の出力に応答してオン状態に設定される第３のスイッチと
を備えることを特徴とする請求項１または請求項２記載の電圧発生回路。
【請求項８】
前記第２の電圧発生部は、第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、前記第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのドレインに接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記検出信号を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、前記第２の電源線に接続されること
を特徴とする請求項７記載の電圧発生回路。
【請求項９】
起動信号に応答して第１の信号線に第１の電圧を出力し、
前記第１の電圧に基づいて第２の信号線に第２の電圧を第２の電圧発生部で出力し、
前記第２の電圧が前記第１の電圧よりも小さい第１の期間において前記第２の電圧と前記第１の電圧との差が第１の値以下である第２の期間に、前記第２の電圧と前記第１の電圧との差が前記第１の値より大きい期間に比べて前記第２の電圧発生部の前記第２の電圧の生成能力を高くし、
前記第１の電圧をバッファ部で受けて出力電圧を出力し、
前記第１の期間に前記第２の電圧発生部の出力端子を出力電圧端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記バッファ部の出力端子を前記出力電圧端子に接続すること
を特徴とする電圧発生回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路および電圧発生回路の制御方法に関する。
【背景技術】
【０００２】
例えば、電圧発生回路は、基準電圧を生成する抵抗分割回路と、入力電圧と基準電圧とを受けて出力電圧を生成する増幅器とを有する（例えば、特許文献１参照）。この種の電圧発生回路は、抵抗列と電源線との間にスイッチを配置することで、非動作時の消費電力を下げている。
【０００３】
また、電圧発生回路は、基準電圧を生成する抵抗分割回路と、出力電圧と基準電圧との差に基づいて、電源の立ち上げ時に出力ノードに電流を供給する増幅器とを有する（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２８９０９号公報
【特許文献２】特開２００７−１６６２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電圧発生回路が動作を開始してから出力電圧が所定の値に設定されるまでの時間は、増幅器の出力インピーダンスを下げる、もしくは出力電圧が設定されるまでの期間に高い電圧を与えることで短くなる。しかし、増幅器の出力インピーダンスを下げるほど消費電力は増加し、出力電圧が設定されるまでの期間に高い電圧を与えると出力電圧にオーバシュートが発生しやすくなる。オーバシュートが発生して、出力電圧のセトリング時間が増加すると、出力電圧が所定の値に設定されるまでの時間の削減効果は下がってしまう。従来、消費電力の増加を抑えながら、出力電圧が所定の値に設定されるまでの時間を短縮する電圧発生回路は提案されていない。
【０００６】
本件開示の電圧発生回路は、消費電力の増加を抑えながら、出力電圧が所定の値に設定されるまでの時間を従来に比べて短縮することを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によれば、電圧発生回路は、起動信号に応答して第１の信号線に第１の電圧を出力する第１の電圧発生部と、第１の電圧に基づいて第２の信号線に第２の電圧を出力する第２の電圧発生部と、第１の電圧を受けて出力電圧を出力するバッファ部と、第２の電圧が第１の電圧よりも小さい第１の期間に第２の電圧発生部の出力端子を出力電圧端子に接続し、第２の電圧が第１の電圧以上のときにバッファ部の出力端子を出力電圧端子に接続するスイッチ部とを有し、第２の電圧発生部は、第１の期間において第２の電圧と第１の電圧との差が第１の値以下である第２の期間に、第２の電圧と第１の電圧との差が第１の値より大きい期間に比べて第２の電圧の生成能力を高くする加速部を有する。
【０００８】
別の観点によれば、電圧発生回路の制御方法は、起動信号に応答して第１の信号線に第１の電圧を出力し、第１の電圧に基づいて第２の信号線に第２の電圧を第２の電圧発生部で出力し、第２の電圧が第１の電圧よりも小さい第１の期間において第２の電圧と第１の電圧との差が第１の値以下である第２の期間に、第２の電圧と第１の電圧との差が第１の値より大きい期間に比べて第２の電圧発生部の第２の電圧の生成能力を高くし、第１の電圧をバッファ部で受けて出力電圧を出力し、第１の期間に第２の電圧発生部の出力端子を出力電圧端子に接続し、第２の電圧が第１の電圧以上のときにバッファ部の出力端子を出力電圧端子に接続する。
【発明の効果】
【０００９】
本件開示の電圧発生回路および電圧発生回路の制御方法は、消費電力の増加を抑えながら、出力電圧が所定の値に設定されるまでの時間を従来に比べて短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】電圧発生回路および電圧発生回路の制御方法の一実施形態を示す図である。
【図２】電圧発生回路の別の実施形態を示す図である。
【図３】図２に示した電圧発生回路の動作の例を示す図である。
【図４】図３に示した電圧発生回路の動作における信号および素子の状態の例を示す図である。
【図５】電圧発生回路の別の実施形態を示す図である。
【図６】図５に示した電圧発生回路の動作の例を示す図である。
【図７】図６に示した電圧発生回路の動作における信号および素子の状態の例を示す図である。
【図８】電圧発生回路の別の実施形態を示す図である。
【図９】図８に示した電圧発生回路の動作の例を示す図である。
【図１０】図９に示した電圧発生回路の動作における信号および素子の状態の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。信号または電圧が伝達される信号線には、信号名または電圧名と同じ符号を使用し、抵抗素子の抵抗値には、抵抗素子と同じ符号を使用する。
【００１２】
図１は、電圧発生回路および電圧発生回路の制御方法の一実施形態を示す。この実施形態の電圧発生回路ＶＧＥＮ１は、バイアス回路Ｂ１、Ｂ２、バッファ部ＢＵＦおよびスイッチ部ＳＷを有する。バイアス回路Ｂ２は、加速部ＡＣＣを有する。例えば、電圧発生回路ＶＧＥＮ１は、半導体集積回路に搭載され、半導体集積回路内の内部回路に供給される定電圧を発生する定電圧発生回路として機能する。
【００１３】
バイアス回路Ｂ１は、イネーブル信号ＥＮの非活性化状態（例えば、ロウレベル）から活性化状態（例えば、ハイレベル）への変化に応答して信号線ＲＥＦ１に電圧を生成する。例えば、バイアス回路Ｂ１は、イネーブル信号ＥＮの非活性化中にハイレベルの電圧を信号線ＲＥＦ１に出力し、イネーブル信号ＥＮの活性化に応答して基準電圧ＶＲ１を信号線ＲＥＦ１に出力する。バイアス回路Ｂ１は、イネーブル信号ＥＮに応答して信号線ＲＥＦ１に第１の電圧を出力する第１の電圧発生部の一例である。イネーブル信号ＥＮは、電圧発生回路ＶＧＥＮ１の状態をスタンバイ状態から動作状態に変化させる起動信号の一例である。なお、以降の説明では、スタンバイ状態は、パワーダウン状態とも称される。
【００１４】
バイアス回路Ｂ２は、イネーブル信号ＥＮの非活性化中にロウレベルの電圧を信号線ＲＥＦ２に出力し、イネーブル信号ＥＮの活性化後に信号線ＲＥＦ１に生成される電圧に基づいて信号線ＲＥＦ２に電圧を出力する。バイアス回路Ｂ２は、信号線ＲＥＦ１に生成される第１の電圧に基づいて信号線ＲＥＦ２に第２の電圧を出力する第２の電圧発生部の一例である。
【００１５】
例えば、イネーブル信号ＥＮの非活性化中に、バイアス回路Ｂ１が信号線ＲＥＦ１に電源電圧を出力することにより、バイアス回路Ｂ１内のリーク電流を抑制することができる。同様に、イネーブル信号ＥＮの非活性化中に、バイアス回路Ｂ２が信号線ＲＥＦ２に接地電圧を出力することにより、バイアス回路Ｂ２内のリーク電流を抑制することができる。この結果、電圧発生回路ＶＧＥＮ１のスタンバイ状態での消費電力を、バイアス回路Ｂ１、Ｂ２でのリーク電流を抑制しない場合に比べて削減することができる。
【００１６】
バッファ部ＢＵＦは、電圧ＲＥＦ１に応じて出力電圧ＶＯを出力する。例えば、バッファ部ＢＵＦは、信号線ＲＥＦ１を介して基準電圧ＶＲ１を受けているときに、基準電圧ＶＲ１と同じ値の出力電圧ＶＯを出力する。なお、バッファ部ＢＵＦが出力する出力電圧ＶＯは、基準電圧ＶＲ１と相違してもよい。
【００１７】
スイッチ部ＳＷは、電圧ＲＥＦ２が電圧ＲＥＦ１に到達していない期間Ｔ１にバイアス回路Ｂ２の出力を出力端子ＯＵＴに接続する。これにより、出力電圧ＯＵＴは、期間Ｔ１に電圧ＲＥＦ２に追従して変化する。また、スイッチ部ＳＷは、電圧ＲＥＦ２が電圧ＲＥＦ１に到達したときに、バッファ部ＢＵＦの出力を出力端子ＯＵＴに接続する。これにより、出力電圧ＯＵＴは、電圧ＲＥＦ２が電圧ＲＥＦ１に到達した以降の期間Ｔ３に電圧ＲＥＦ１に対応した出力電圧ＶＯになる。
【００１８】
加速部ＡＣＣは、電圧ＲＥＦ２と電圧ＲＥＦ１との差（ＲＥＦ１−ＲＥＦ２）が値Ｖ１以下である期間Ｔ２において、電圧ＲＥＦ２と電圧ＲＥＦ１との差が値Ｖ１より大きいときに比べて信号線ＲＥＦ２に出力する電圧の生成能力を高くする。これにより、出力電圧ＯＵＴが期待値（この例では、ＶＲ１）に到達するまでの期間Ｔ１を、加速部ＡＣＣを用いない場合に比べて短縮することができる。また、電圧ＲＥＦ２が電圧ＲＥＦ１に到達したときにスイッチ部ＳＷの接続を切り替えることで、値ＶＲ１を超えた電圧ＲＥＦ２が出力端子ＯＵＴから出力されることを抑制することができる。すなわち、出力電圧ＯＵＴにオーバシュートが発生することを抑制でき、出力電圧ＯＵＴのセトリング時間が増加することを抑制することができる。
【００１９】
電圧ＲＥＦ２が電圧ＲＥＦ１に到達するまで、電圧ＲＥＦ２が出力端子ＯＵＴから出力されるため、バッファ部ＢＵＦは、期間Ｔ１の短縮を考慮せずに設計することができる。すなわち、バッファ部ＢＵＦの駆動能力を、バイアス回路Ｂ２およびスイッチ部ＳＷを持たない電圧発生回路に比べて小さくすることができ、バッファ部ＢＵＦの消費電力の増加を抑制することができる。
【００２０】
以上、図１に示した実施形態では、消費電力を増加させることなく、出力端子ＯＵＴの電圧が値ＶＲ１に到達するまでの期間Ｔ１を短縮することができる。さらに、期間Ｔ１を短縮する場合にも、値ＶＲ１を超える電圧が出力端子ＯＵＴから出力されることを抑制することができる。
【００２１】
図２は、電圧発生回路の別の実施形態を示す。図１に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２２】
この実施形態の電圧発生回路ＶＧＥＮ２は、バイアス回路Ｂ１ａ、Ｂ２ａ、比較器ＣＭＰ、差動増幅器ＡＭＰ、スイッチＳＷ２、ＳＷ３およびキャパシタＣＡＰを有する。例えば、電圧発生回路ＶＧＥＮ２は、半導体集積回路に搭載され、半導体集積回路内の内部回路に供給される定電圧を発生する定電圧発生回路として機能する。
【００２３】
バイアス回路Ｂ１ａは、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続された抵抗素子Ｒａｈ、ＲｂｈおよびスイッチＳＷ１を有する。電源線ＶＤＤは、第１の電源線または第３の電源線の一例であり、接地線ＶＳＳは、第２の電源線または第４の電源線の一例である。例えば、スイッチＳＷ１は、ゲートがイネーブル信号線ＥＮに接続され、ソースが接地線ＶＳＳに接続され、ドレインが抵抗素子Ｒｂｈの一端に接続されたｎＭＯＳトランジスタである。バイアス回路Ｂ１ａは、イネーブル信号ＥＮがロウレベル（例えば、ＶＳＳ）の期間、スイッチＳＷ１をオフ状態に設定し、抵抗素子Ｒａｈ、Ｒｂｈの間に接続される信号線ＲＥＦ１にハイレベル（ＶＤＤ）を出力する。また、バイアス回路Ｂ１ａは、イネーブル信号ＥＮがハイレベル（例えば、ＶＤＤ）の期間、スイッチＳＷ１をオン状態に設定し、抵抗素子Ｒａｈ、Ｒｂｈの抵抗比に応じた基準電圧ＶＲ１を信号線ＲＥＦ１に生成する。バイアス回路Ｂ１ａは、イネーブル信号ＥＮに応答して信号線ＲＥＦ１に第１の電圧を出力する第１の電圧発生部の一例である。
【００２４】
イネーブル信号ＥＮがハイレベルに設定された後の電圧発生回路ＶＧＥＮ２の動作期間に、基準電圧ＶＲ１は、式（１）に示す電圧に設定される。換言すれば、バイアス回路Ｂ１ａは、式（１）に示す基準電圧ＶＲ１を生成するように設計される。抵抗素子Ｒａｈ、Ｒｂｈの抵抗値は、電源電圧ＶＤＤからｐＭＯＳトランジスタＴＲ１（ＴＲ２）のしきい値電圧Ｖｔｈ（絶対値）を差し引いた値より基準電圧ＶＲ１が低くなるように設定される。以下では、ｐＭＯＳトランジスタのしきい値電圧は、絶対値として説明する。
【００２５】
【数１】
2015037285.tif 000003
【００２６】
バイアス回路Ｂ２ａは、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＴＲ２、ＴＲ１、抵抗素子Ｒｃ、トランジスタＴＲ４、ＴＲ３を有する。例えば、トランジスタＴＲ２、ＴＲ１は、ｐＭＯＳトランジスタであり、トランジスタＴＲ４、ＴＲ３は、ｎＭＯＳトランジスタである。トランジスタＴＲ１は、ゲートが信号線ＲＥＦ１に接続され、ドレインが信号線ＲＥＦ２に接続され、ソースがトランジスタＴＲ２のドレインに接続される。信号線ＲＥＦ２は、抵抗素子Ｒｃの一端と、トランジスタＴＲ２のゲートと、比較器ＣＭＰの入力端子（−）と、スイッチＳＷ２の入出力ノードの一端とに接続される。トランジスタＴＲ４のゲートは、制御信号線ＣＯ２に接続され、トランジスタＴＲ３のゲートは、信号線ＣＯ１に接続される。トランジスタＴＲ３は、図３で説明するように、電圧ＲＥＦ１、ＲＥＦ２の差が値Ｖ１以下である起動状態（２）の期間に、電圧ＲＥＦ２の生成能力を高くする加速部の一例である。
【００２７】
バイアス回路Ｂ２ａは、イネーブル信号ＥＮがロウレベルの期間、ハイレベルの電圧ＲＥＦ１を受け、トランジスタＴＲ１を遮断状態に設定し、信号線ＲＥＦ２をロウレベル（ＶＳＳ）に設定する。また、バイアス回路Ｂ２ａは、イネーブル信号ＥＮがハイレベルに設定された後の電圧発生回路ＶＧＥＮ２の動作期間に、電圧ＶＲ２を信号線ＲＥＦ２に生成する。バイアス回路Ｂ２ａは、信号線ＲＥＦ１に生成される第１の電圧に基づいて信号線ＲＥＦ２に第２の電圧を出力する第２の電圧発生部の一例である。
【００２８】
イネーブル信号ＥＮがハイレベルの期間に生成される電圧ＶＲ２は、式（２）に示す値に設定される。換言すれば、バイアス回路Ｂ２ａは、式（２）に示す電圧ＶＲ２を生成するように設計される。式（２）において、Ｖｅｆｆ１は、トランジスタＴＲ１のゲート−ソース間電圧Ｖｇｓ（絶対値）からトランジスタＴＲ１のしきい値電圧Ｖｔｈを差し引いた実効電圧（オーバドライブ電圧とも称される）であり、式（３）により示される。以下では、ｐＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは、絶対値として説明する。
【００２９】
【数２】
2015037285.tif 000004
【００３０】
【数３】
2015037285.tif 000005
【００３１】
また、バイアス回路Ｂ２ａ内の抵抗素子Ｒｃの抵抗値Ｒｃは、トランジスタＴＲ１の固有の定数をＫとし、トランジスタＴＲ１のしきい値電圧をＶｔｈとして、式（４）により示される。定数Ｋは、式（５）により示される。式（５）において、μはトランジスタＴＲ１での正孔の移動度を示し、Ｃｏｘは単位面積当たりのゲート酸化膜の容量値を示し、ＷはトランジスタＴＲ１のゲート幅を示し、ＬはトランジスタＴＲ１のゲート長を示す。
【００３２】
【数４】
2015037285.tif 000006
【００３３】
【数５】
2015037285.tif 000007
【００３４】
比較器ＣＭＰは、入力端子（＋）で受ける電圧ＲＥＦ１と、入力端子（−）で受ける電圧ＲＥＦ２とを比較し、比較結果に応じてスイッチＳＷ２、ＳＷ３を制御する制御信号ＣＯ２を生成する。差動増幅器ＡＭＰは、入力端子（＋）で受ける電圧ＲＥＦ１と、入力端子（−）で受ける電圧ＯＵＴとに応じた電圧を信号線ＣＯ１に出力する。信号線ＣＯ１はスイッチＳＷ３を介して出力端子ＯＵＴに接続される。差動増幅器ＡＭＰの入力端子（−）は、出力端子ＯＵＴに接続され、スイッチＳＷ２を介して信号線ＲＥＦ２に接続される。
【００３５】
例えば、スイッチＳＷ２は、ゲートが制御信号線ＣＯ２に接続され、ドレイン、ソースの一方が信号線ＲＥＦ２に接続され、ドレイン、ソースの他方が差動増幅器ＡＭＰの入力端子（−）に接続されたｎＭＯＳトランジスタである。例えば、スイッチＳＷ３は、ゲートが制御信号線ＣＯ２に接続され、ドレイン、ソースの一方が信号線ＣＯ１に接続され、ドレイン、ソースの他方が出力端子ＯＵＴに接続されたｐＭＯＳトランジスタである。キャパシタＣＡＰは、電圧発生回路ＶＧＥＮ２の出力端子ＯＵＴに接続される半導体集積回路内の内部回路の負荷を等価的に示している。
【００３６】
なお、ゲートに丸印のあるトランジスタは、ｐＭＯＳトランジスタを示し、ゲートに丸印のないトランジスタは、ｎＭＯＳトランジスタを示す。また、符号ＳＷ１、ＳＷ２、ＳＷ３を付けたトランジスタは、スイッチとして機能し、ゲートで受ける電圧に応じて短絡または開放される。スイッチＳＷ１、ＳＷ２は、ゲートでハイレベル（例えば、ＶＤＤ）を受けたときに短絡される正論理のスイッチである。スイッチＳＷ３は、ゲートでロウレベル（例えば、ＶＳＳ）を受けたときに短絡される負論理のスイッチである。符号ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４を付けたトランジスタは、ゲート電圧、ドレイン電圧およびソース電圧に応じて、飽和領域、線形領域または遮断領域で動作する。ＭＯＳトランジスタのドレイン−ソース間抵抗は、遮断領域＞＞飽和領域＞＞線形領域の関係を有する。
【００３７】
飽和領域でのドレイン−ソース間電流Ｉｄｓは、式（６）で定義され、式（６）中の定数Ｋは、式（５）で定義され、トランジスタが飽和領域で動作する場合の条件は、式（７）で定義される。すなわち、飽和領域は、ゲート−ソース間電圧Ｖｇｓがトランジスタのしきい値電圧Ｖｔｈより大きく、ドレイン−ソース間電圧Ｖｄｓが、ゲート−ソース間電圧Ｖｇｓからしきい値電圧Ｖｔｈを差し引いた値より大きいときの動作領域である。
【００３８】
【数６】
2015037285.tif 000008
【００３９】
【数７】
2015037285.tif 000009
【００４０】
線形領域でのドレイン−ソース間電流Ｉｄｓは、式（８）で定義され、式（８）中の定数Ｋは、式（５）で定義され、トランジスタが線形領域で動作する場合の条件は、式（９）で定義される。すなわち、線形領域は、ゲート−ソース間電圧Ｖｇｓがトランジスタのしきい値電圧Ｖｔｈより大きく、ドレイン−ソース間電圧Ｖｄｓが、ゲート−ソース間電圧Ｖｇｓからしきい値電圧Ｖｔｈを差し引いた値より小さいときの動作領域である。
【００４１】
【数８】
2015037285.tif 000010
【００４２】
【数９】
2015037285.tif 000011
【００４３】
遮断領域でのドレイン−ソース間Ｉｄｓは、式（１０）で定義され、トランジスタが遮断領域で動作する場合の条件は、式（１１）で定義される。すなわち、遮断領域は、ゲート−ソース間電圧Ｖｇｓがトランジスタのしきい値電圧Ｖｔｈより低い場合の動作領域である。
【００４４】
【数１０】
2015037285.tif 000012
【００４５】
【数１１】
2015037285.tif 000013
【００４６】
図３は、図２に示した電圧発生回路ＶＧＥＮ２の動作の例を示す。すなわち、図３は、電圧発生回路の制御方法の別の実施形態を示す。図３では、電圧発生回路ＶＧＥＮ２が出力電圧ＯＵＴを生成する動作を停止しているパワーダウン状態において、イネーブル信号ＥＮがロウレベルからハイレベルに設定され、電圧発生回路ＶＧＥＮ２は、動作状態になる。例えば、電圧発生回路ＶＧＥＮ２は、イネーブル信号ＥＮのロウレベルからハイレベルへの変化に応答して、過渡的な状態である起動状態（１）、起動状態（２）、起動状態（３）を経て動作状態になる。さらに、電圧生成回路ＶＧＥＮ２は、動作状態中に、イネーブル信号ＥＮのハイレベルからロウレベルへの変化に応答して、動作状態からパワーダウン状態になる。
【００４７】
起動状態（１）および起動状態（２）の期間は、電圧ＲＥＦ２が値ＶＲ１に到達していない第１の期間の一例である。起動状態（２）の期間は、電圧ＲＥＦ１、ＲＥＦ２の差（ＲＥＦ１−ＲＥＦ２）が第１の値Ｖ１以下である第２の期間の一例である。
【００４８】
まず、パワーダウン状態では、ロウレベルのイネーブル信号ＥＮにより、バイアス回路Ｂ１ａのスイッチ回路ＳＷ１はオフ状態に設定され、信号線ＲＥＦ１は、電源電圧ＶＤＤに維持される（図３（ａ））。パワーダウン状態では、信号ＣＯ１、ＣＯ２は、ハイレベル（ＶＤＤ）に保持される（図３（ｂ）、（ｃ））。このため、信号ＣＯ１をゲートで受けるバイアス回路Ｂ２ａのトランジスタＴＲ３および信号ＣＯ２をゲートで受けるバイアス回路Ｂ２ａのトランジスタＴＲ４は、線形領域で動作する。
【００４９】
バイアス回路Ｂ２ａのトランジスタＴＲ１は、電圧ＲＥＦ１（ＶＤＤ）をゲートで受けて遮断領域で動作する。電圧ＲＥＦ２は、抵抗素子Ｒｃおよび線形領域で動作するトランジスタＴＲ３、ＴＲ４を介して接地電圧ＶＳＳ（０Ｖ）に設定される（図３（ｄ））。バイアス回路Ｂ２ａのトランジスタＴＲ２は、ハイレベルの信号ＲＥＦ２をゲートで受けて線形領域で動作する。
【００５０】
比較器ＣＭＰは、ハイレベル（ＶＤＤ）の信号ＲＥＦ１およびロウレベル（ＶＳＳ）の信号ＲＥＦ２を受け、ハイレベル（ＶＤＤ）の制御信号ＣＯ２を出力する。これにより、比較器ＣＭＰがパワーダウン状態中に電源電圧ＶＤＤや接地電圧ＶＳＳ以外の電圧を受ける場合に比べて、比較器ＣＭＰの待機電力を削減することができる。換言すれば、パワーダウン状態中にイネーブル信号ＥＮ等を受けて内部ノードを電源電圧ＶＤＤまたは接地電圧ＶＳＳに固定するプルアップ回路等を比較器ＣＭＰに搭載することなく、比較器ＣＭＰの待機電力を削減することができる。
【００５１】
ハイレベルの制御信号ＣＯ２によりスイッチＳＷ２はオン状態に設定され、ロウレベルの信号ＲＥＦ２は、差動増幅器ＡＭＰおよび出力端子ＯＵＴに供給され、出力端子ＯＵＴは、ロウレベル（ＶＳＳ）に設定される（図３（ｅ））。
【００５２】
差動増幅器ＡＭＰは、ハイレベルの信号ＲＥＦ１およびロウレベルの信号ＲＥＦ２を受け、ハイレベル（ＶＤＤ）の信号ＣＯ１を出力する。これにより、差動増幅器ＡＭＰがパワーダウン状態中に電源電圧ＶＤＤや接地電圧ＶＳＳ以外の電圧を受ける場合に比べて、差動増幅器ＡＭＰの待機電力を削減することができる。換言すれば、パワーダウン状態中にイネーブル信号ＥＮ等を受けて内部ノードを電源電圧ＶＤＤまたは接地電圧ＶＳＳに固定するプルアップ回路等を差動増幅器ＡＭＰに搭載することなく、差動増幅器ＡＭＰの待機電力を削減することができる。スイッチＳＷ３は、ハイレベルの制御信号ＣＯ２をゲートで受けてオフ状態に設定され、差動増幅器ＡＭＰの出力と出力端子ＯＵＴとの接続は遮断される。
【００５３】
パワーダウン状態では、制御信号線ＣＯ２を介した比較器ＣＭＰからバイアス回路Ｂ２ａへの正帰還ループと、信号線ＣＯ１を介した差動増幅器ＡＭＰからバイアス回路Ｂ２ａへの正帰還ループが生成される。信号ＲＥＦ２は、２つの正帰還ループにより０Ｖにラッチされ、出力端子ＯＵＴは、０Ｖに確定する。
【００５４】
スイッチＳＷ１のオフ状態により、バイアス回路Ｂ１ａにおいて、電源線ＶＤＤと接地線ＶＳＳとの間に流れる貫通電流は無視できる。バイアス回路Ｂ２ａは、トランジスタＴＲ１が遮断領域で動作するため、電源線ＶＤＤと接地線ＶＳＳとの間に流れる貫通電流は無視できる。このため、電圧発生回路ＶＧＥＮ２の待機電流は、定常的にリーク電流を流すバイアス回路を有する電圧発生回路の待機電流に比べて少なくなる。
【００５５】
次に、イネーブル信号ＥＮのロウレベル（ＶＳＳ）からハイレベル（ＶＤＤ）への変化に応答して、電圧発生回路ＶＧＥＮ２の状態は、パワーダウン状態から起動状態（１）に遷移する。ハイレベルのイネーブル信号ＥＮによりスイッチＳＷ１がオン状態に設定されることで、バイアス回路Ｂ１ａは抵抗分割回路として動作し、信号線ＲＥＦ１に基準電圧ＶＲ１を生成する。信号線ＲＥＦ１の電圧は、抵抗素子Ｒａｈ、Ｒｂｈの抵抗比に応じて値ＶＲ１まで低下する（図３（ｆ））。信号線ＲＥＦ１の負荷は、キャパシタＣＡＰが接続された信号線（ＲＥＦ２やＢＩＡＳ）の負荷に比べて小さいため、信号線ＲＥＦ１の電圧の変化は、信号線ＲＥＦ２や出力端子ＯＵＴの電圧の変化より早い。
【００５６】
上述した式（１）により、信号線ＲＥＦ１の基準電圧ＶＲ１は、”ＶＤＤ−Ｖｔｈ”より低いため、信号線ＲＥＦ１が基準電圧ＶＲ１になったとき、トランジスタＴＲ１は、飽和領域で動作する。これにより、バイアス回路Ｂ２ａは、電源線ＶＤＤから接地線ＶＳＳに電流を流し、抵抗素子Ｒｃで分圧された電圧を信号線ＲＥＦ２に発生し、信号線ＲＥＦ２は、基準電圧ＶＲ１付近まで上昇する（図３（ｇ））。なお、例えば、トランジスタＴＲ１、ＴＲ２の駆動能力は、他のｐＭＯＳトランジスタ（例えば、ＳＷ３など）の駆動能力に比べて高く設計されているため、信号線ＲＥＦ２の電圧の立ち上がりを急峻にすることができる。
【００５７】
飽和領域で動作するトランジスタＴＲ１のドレイン−ソース間に電流が流れることにより、トランジスタＴＲ２の動作領域は、飽和領域になる。さらに、トランジスタＴＲ２、ＴＲ１のドレイン−ソース間を流れる電流は、トランジスタＴＲ４、ＴＲ３のドレイン−ソース間にも流れるため、トランジスタＴＲ４、ＴＲ３の動作領域は、飽和領域になる。
【００５８】
起動状態（１）では、電圧ＲＥＦ１は、電圧ＲＥＦ２より高いため、比較器ＣＭＰは、ハイレベル（ＶＤＤ）の制御信号ＣＯ２を出力し続ける（図３（ｈ））。スイッチＳＷ２は、ハイレベルの制御信号ＣＯ２を受けてオン状態に維持され、信号線ＲＥＦ２と出力端子ＯＵＴとの接続を維持する。このため、出力電圧ＯＵＴは、電圧ＲＥＦ２に追従して基準電圧ＶＲ１付近まで上昇する（図３（ｉ））。
【００５９】
換言すれば、起動状態（１）において、差動増幅器ＡＭＰは、出力端子ＯＵＴの電圧の生成に寄与しないため、差動増幅器ＡＭＰの駆動能力は、出力端子ＯＵＴの電圧の立ち上げを考慮せずに設計できる。したがって、差動増幅器ＡＭＰの駆動能力および入力容量を従来に比べて小さくすることができる。この結果、バイアス回路Ｂ１ａの抵抗素子Ｒａｈ、Ｒｂｈの抵抗値を従来に比べて高く設計することでき、バイアス回路Ｂ１ａの消費電力を抑制することができる。
【００６０】
電圧ＲＥＦ２が信号線ＲＥＦ１の基準電圧ＶＲ１に近づくと、一次の時定数により電圧ＲＥＦ２の上昇速度は、徐々に下がる。また、差動増幅器ＡＭＰに供給される電圧ＲＥＦ１、ＲＥＦ２の差が小さくなると、信号線ＣＯ１の電圧は、電源電圧ＶＤＤから下がり始める（図３（ｊ））。
【００６１】
起動状態（２）において、信号線ＣＯ１の電圧の低下により、トランジスタＴＲ３のゲート−ソース間電圧は下がり、ドレイン−ソース間抵抗は高くなる。これにより、バイアス回路Ｂ２ａにおいて電源線ＶＤＤから接地線ＶＳＳに流れる電流は、起動状態（１）に比べて少なくなり、電圧ＲＥＦ２の上昇速度は起動状態（１）に比べて高くなる（図３（ｋ））。すなわち、電圧ＲＥＦ１、ＲＥＦ２の差が値Ｖ１以下の期間に、電圧ＲＥＦ２の上昇速度は高くなる。起動状態（２）において電圧ＲＥＦ２の生成能力を高くするバイアス回路Ｂ２ａの加速部の機能は、差動増幅器ＡＭＰの出力電圧ＣＯ１の低下に応じて、トランジスタＴＲ３のドレイン−ソース間抵抗が高くなることにより実現される。
【００６２】
スイッチＳＷ２は、ハイレベルの制御信号ＣＯ２を受けてオン状態に設定されるため、出力電圧ＯＵＴは、電圧ＲＥＦ２に追従して上昇する（図３（ｌ））。すなわち、出力電圧ＯＵＴは、従来に比べて高速に基準電圧ＶＲ１まで立ち上がる。
【００６３】
信号線ＲＥＦ２および出力端子ＯＵＴの電圧波形で示されるように、一次の時定数による電圧ＲＥＦ２の立ち上がりが緩慢になったときに、正帰還ループが機能する。これにより、一次の時定数により電圧ＲＥＦ２を立ち上げる場合に比べて、電圧ＲＥＦ２および出力電圧ＯＵＴを急峻に立ち上げることができる。
【００６４】
電圧ＲＥＦ２が値ＶＲ１まで上昇すると、差動増幅器ＡＭＰから出力される信号ＣＯ１は、接地電圧ＶＳＳになる（図３（ｍ））。トランジスタＴＲ３の動作領域は、ゲート−ソース間電圧がトランジスタＴＲ３のしきい値電圧より低くなると遮断領域になる。トランジスタＴＲ３の動作領域が遮断領域に遷移されることより、トランジスタＴＲ３のドレイン−ソース間に電流が流れなくなり、トランジスタＴＲ４は、ドレイン電圧がソース電圧にほぼ等しくなり、線形領域で動作する。
【００６５】
起動状態（３）では、電圧ＲＥＦ２が電圧ＲＥＦ１を超えることにより、比較器ＣＭＰは、制御信号ＣＯ２の電圧を電源電圧ＶＤＤから接地電圧ＶＳＳまで低下させる（図３（ｎ））。制御信号ＣＯ２の電圧の低下により、スイッチＳＷ２はオフ状態に設定され、スイッチＳＷ３はオン状態に設定される。制御信号ＣＯ２の電圧は、スイッチＳＷ２、ＳＷ３およびスイッチと同様に動作するトランジスタＴＲ４を制御するために使用される。このため、比較器ＣＭＰ内の素子が高精度であることは要求されず、高精度が要求される場合に比べて、比較器ＣＭＰ内の素子サイズを小さくすることができる。この結果、比較器ＣＭＰのレイアウトサイズを小さくすることができ、比較器ＣＭＰの消費電力を削減できる。
【００６６】
電圧ＲＥＦ２の上昇により、トランジスタＴＲ１の動作状態は、飽和領域から線形領域になり、トランジスタＴＲ２の動作領域は、飽和領域から遮断領域になる。
【００６７】
スイッチＳＷ２であるｎＭＯＳトランジスタのしきい値電圧が設計値より低いなどの理由により、制御信号ＣＯ２の電圧の低下によるスイッチＳＷ２のオフタイミングが設計値に比べて遅れる場合、信号線ＲＥＦ２と出力端子ＯＵＴとの接続の解除は遅れる。これにより、電圧ＲＥＦ２に追従して上昇する出力電圧ＯＵＴの波形には、値ＶＲ１より高くなるオーバシュートが発生する（図３（ｏ））。
【００６８】
しかし、電圧ＲＥＦ２が、式（２）に示した値ＶＲ２（＝ＶＲ１＋Ｖｅｆｆ１）まで上昇すると、トランジスタＴＲ２の動作領域は遮断領域となる。このため、出力端子ＯＵＴに発生するオーバシュートがトランジスタＴＲ１、ＴＲ２の実効電圧（Ｖｅｆｆ１；すなわち、ＶＲ２−ＶＲ１）より大きくなることを抑止することができる。換言すれば、出力端子ＯＵＴに発生するオーバシュートを考慮しなくてよいため、オーバシュートを考慮する場合に比べて、バイアス回路Ｂ２ａの駆動能力を高くすることができ、信号線ＲＥＦ２に生成される電圧の時定数を小さくすることができる。
【００６９】
なお、スイッチＳＷ２であるｎＭＯＳトランジスタのしきい値電圧が設計値に製造される場合、スイッチＳＷ２のオフタイミングは設計値通りとなり、出力電圧ＯＵＴの波形にオーバシュートは発生しない。
【００７０】
さらに、出力端子ＯＵＴに発生するオーバシュートを考慮しなくてよいため、バイアス回路Ｂ２ａ内の素子が高精度であることは要求されない。この結果、高精度が要求される場合に比べて、バイアス回路Ｂ２ａ内の素子サイズを小さくすることができ、バイアス回路Ｂ２ａのレイアウトサイズを小さくすることができる。
【００７１】
接地電圧ＶＳＳに向けて低下する制御電圧ＣＯ２をゲートで受けるトランジスタＴＲ４の動作領域は、遮断領域になり、バイアス回路Ｂ２ａにおいて電源線ＶＤＤから接地線ＶＳＳに流れる貫通電流は無視できるようになる。これにより、信号線ＲＥＦ２の電圧は電源電圧ＶＤＤまで上昇する（図３（ｐ））。すなわち、制御信号線ＣＯ２を介した比較器ＣＭＰからトランジスタＴＲ４への正帰還ループにより、制御信号線ＣＯ２の接地電圧ＶＳＳと信号線ＲＥＦ２の電源電圧ＶＤＤとが確定する（ラッチ動作）。比較器ＣＭＰとトランジスタＴＲ４とによるラッチ動作により、電圧発生回路ＶＧＥＮ２内の各素子の動作が定まる。
【００７２】
制御信号ＣＯ２の電圧の低下により、スイッチＳＷ２がオフ状態に設定されると、スイッチＳＷ２による差動増幅器ＡＭＰの入力端子（−）と信号線ＲＥＦ２との接続が解除される。また、制御信号ＣＯ２の電圧の低下により、スイッチＳＷ３がオン状態に設定されると、差動増幅器ＡＭＰの出力である信号線ＣＯ１は、スイッチＳＷ３を介して出力端子ＯＵＴおよび差動増幅器ＡＭＰの入力端子（−）に接続される。これにより、差動増幅器ＡＭＰは、ボルテージフォロワ回路として機能し、信号線ＣＯ１および出力端子ＯＵＴに信号線ＲＥＦ１の基準電圧ＶＲ１を定常的に出力する（図３（ｑ）、（ｒ））。
【００７３】
すなわち、差動増幅器ＡＭＰは、信号線ＲＥＦ１から基準電圧ＶＲ１を受けて、出力端子ＯＵＴに基準電圧ＶＲ１と等しい電圧を出力する低出力インピーダンスのバッファ部として機能する。信号線ＣＯ１の基準電圧ＶＲ１をゲートで受けるトランジスタＴＲ３は、線形領域で動作する。
【００７４】
動作状態では、ボルテージフォロワ回路として動作する差動増幅器ＡＭＰは、信号ＲＥＦ１の基準電圧ＶＲ１と等しい電圧を出力端子ＯＵＴおよび信号線ＣＯ１に出力する（図３（ｓ）、（ｔ））。信号線ＣＯ１の基準電圧ＶＲ１により、トランジスタＴＲ３は、線形領域で動作する。しかし、制御信号ＣＯ２の電圧（ＶＳＳ）をゲートで受けるトランジスタＴＲ４の動作領域は、遮断領域になるため、バイアス回路Ｂ２ａに電流は流れず、消費電力は増えない。
【００７５】
一方、イネーブル信号ＥＮがハイレベルからロウレベルに変化され、動作状態からパワーダウン状態に戻ると、バイアス回路Ｂ１ａは、スイッチＳＷ１をオフ状態に設定し、信号線ＲＥＦ１を電源電圧ＶＤＤに設定する（図３（ｕ））。バイアス回路Ｂ２ａにおいて、信号線ＲＥＦ１の電源電圧ＶＤＤへの変化により、トランジスタＴＲ１の動作領域は遮断領域に遷移し、トランジスタＴＲ３、ＴＲ４のオフリークにより、電圧ＲＥＦ２は、接地電圧ＶＳＳに向けて低下する（図３（ｖ））。
【００７６】
電圧ＲＥＦ１が電圧ＲＥＦ２より高くなると、比較器ＣＭＰは、制御信号ＣＯ２の電圧を接地電圧ＶＳＳから電源電圧ＶＤＤに変化させる（図３（ｗ））。これにより、スイッチＳＷ２がオン状態に設定され、信号線ＲＥＦ２が差動増幅器ＡＭＰの入力端子（−）および出力端子ＯＵＴに接続される。また、スイッチＳＷ３がオフ状態に設定され、差動増幅器ＡＭＰの出力である信号線ＣＯ１と出力端子ＯＵＴとの接続が解除される。差動増幅器ＡＭＰは、信号線ＲＥＦ１のハイレベルと信号線ＲＥＦ２のロウレベルとを受け、信号線ＣＯ１を基準電圧ＶＲ１から電源電圧ＶＤＤに変化させる（図３（ｘ））。そして、出力端子ＯＵＴの電圧は、信号線ＲＥＦ２の電圧に応じて、接地電圧ＶＳＳに変化する（図３（ｙ））。
【００７７】
図４は、図３に示した電圧発生回路ＶＧＥＮ２の動作における信号および素子の状態の例を示す。スイッチＳＷ１、ＳＷ２、ＳＷ３の”ＯＮ”は、オン状態（短絡）を示し、スイッチＳＷ１、ＳＷ２、ＳＷ３の”ＯＦＦ”は、オフ状態（開放）を示す。電圧発生回路ＶＧＥＮ２の動作における信号および素子の状態は、図３で説明済みのため、ここでの説明は省略する。
【００７８】
なお、上述したように、スイッチＳＷ２であるｎＭＯＳトランジスタのしきい値電圧が設計値に製造される場合、スイッチＳＷ２のオフタイミングは設計値通りとなり、出力電圧ＯＵＴの波形にオーバシュートは発生しない。この場合、起動状態（３）において、出力電圧ＯＵＴは、値ＶＲ２まで上昇せず、値ＶＲ１に維持される。
【００７９】
以上、図２から図４に示した実施形態においても、図１に示した実施形態と同様に、消費電力を増加させることなく、出力端子ＯＵＴの電圧が値ＶＲ１に到達するまでの期間を短縮することができる。
【００８０】
さらに、この実施形態では、差動増幅器ＡＭＰに接続される信号線をスイッチＳＷ２、ＳＷ３により切り替える。これにより、差動増幅器ＡＭＰを、起動状態（２）で、電圧ＲＥＦ２の上昇を加速させる信号ＣＯ１の生成回路として機能させ、起動状態（３）および動作状態で、出力端子ＯＵＴに基準電圧ＶＲ１を出力するボルテージフォロワ回路として機能させることができる。
【００８１】
バイアス回路Ｂ２ａと差動増幅器ＡＭＰとの間、およびバイアス回路Ｂ２ａと比較器ＣＭＰとの間で、それぞれ正帰還ループ（ラッチ構造）が生成されるため、出力端子ＯＵＴの電圧を、従来に比べて高速に基準電圧ＶＲ１まで立ち上げることができる。また、正帰還ループにより、電圧発生回路ＶＧＥＮ２は、制御信号を受けることなく、自律的に動作し、基準電圧ＶＲ１と等しい電圧を出力端子ＯＵＴに出力できる。さらに、正帰還ループにより、動作状態においてバイアス回路Ｂ２ａ内の貫通電流のパスを切断することで、消費電流が増加することを抑止することができる。
【００８２】
バイアス回路Ｂ２ａのトランジスタＴＲ４は、起動状態（３）および動作状態の期間に出力端子ＯＵＴから出力される信号ＣＯ１を用いて制御される。このため、電圧発生回路ＶＧＥＮ２の製造条件の変動等により、トランジスタのしきい値電圧が標準値に対してずれ、スイッチＳＷ２のオフタイミングが設計値に対して遅れる場合にも、出力端子ＯＵＴに発生するオーバシュートを最小限にすることができる。
【００８３】
比較器ＣＭＰにより電圧ＲＥＦ１、ＲＥＦ２の差に応じて制御信号ＣＯ２を生成し、制御信号ＣＯ２によりスイッチＳＷ２、ＳＷ３を動作させる。これにより、起動状態（２）における信号線ＲＥＦ２と出力端子ＯＵＴとの接続と、起動状態（３）における信号線ＣＯ１と出力端子ＯＵＴとの接続との切り替えを円滑に実行することができる。
【００８４】
図５は、電圧発生回路の別の実施形態を示す。図２に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。
【００８５】
この実施形態の電圧発生回路ＶＧＥＮ３は、バイアス回路Ｂ１ａ、Ｂ２ａ、インバータＩＶ、差動増幅器ＡＭＰ、スイッチＳＷ２、ＳＷ３、ＳＷ４およびキャパシタＣＡＰを有する。すなわち、電圧発生回路ＶＧＥＮ３は、図２に示した電圧発生回路ＶＧＥＮ２から比較器ＣＭＰを削除し、インバータＩＶおよびスイッチＳＷ４を追加している。なお、スイッチＳＷ２であるｎＭＯＳトランジスタのゲートは、差動増幅器ＡＭＰから出力される出力信号ＣＯ１を受けて動作する。例えば、電圧発生回路ＶＧＥＮ３は、半導体集積回路に搭載され、半導体集積回路内の内部回路に供給される定電圧を発生する定電圧発生回路として機能する。
【００８６】
バイアス回路Ｂ１ａは、式（１）に示す基準電圧ＶＲ１を生成するように設計され、バイアス回路Ｂ２ａは、式（２）に示す電圧ＶＲ２を生成するように設計される。バイアス回路Ｂ２ａ内の抵抗素子Ｒｃの抵抗値は、式（４）に示す値に設計される。
【００８７】
例えば、インバータＩＶは、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタＰＴおよびｎＭＯＳトランジスタＮＴを直列に接続したＣＭＯＳインバータである。インバータＩＶは、入力で信号ＲＥＦ２を受け、信号線ＲＥＦ２の電圧が示す論理を反転して制御信号ＣＯ２として出力する。例えば、インバータＩＶのしきい値電圧は、式（２）に示した電圧ＶＲ２より高い値ＶＴＩに設計される。インバータＩＶは、基準電圧ＲＥＦ２が基準電圧ＶＲ１より高い値ＶＴＩまで上昇したときに制御信号ＣＯ２を出力するバッファ回路の一例である。制御信号ＣＯ２は、基準電圧ＲＥＦ２が基準電圧ＶＲ１より高い値ＶＴＩまで上昇したことを示す検出信号の一例である。
【００８８】
スイッチＳＷ４は、ゲートが制御信号線ＣＯ２に接続され、ドレイン、ソースの一方がスイッチＳＷ２に接続され、ドレイン、ソースの他方が差動増幅器ＡＭＰの入力端子（−）に接続されたｎＭＯＳトランジスタである。
【００８９】
図６は、図５に示した電圧発生回路ＶＧＥＮ３の動作の例を示す。すなわち、図６は、電圧発生回路の制御方法の別の実施形態を示す。図３と同一または同様の動作については、詳細な説明は省略する。
【００９０】
図６では、図３と同様に、電圧発生回路ＶＧＥＮ３が動作を停止しているパワーダウン状態中に、イネーブル信号ＥＮがロウレベルからハイレベルに設定され、電圧発生回路ＶＧＥＮ３は、動作状態になる。電圧発生回路ＶＧＥＮ３は、イネーブル信号ＥＮのロウレベルからハイレベルへの変化に応答して、過渡的な状態である起動状態（１）、起動状態（２）、起動状態（３）を経て動作状態になる。さらに、電圧生成回路ＶＧＥＮ３は、動作状態中に、イネーブル信号ＥＮのハイレベルからロウレベルへの変化に応答してパワーダウン状態になる。
【００９１】
パワーダウン状態、起動状態（１）、起動状態（２）および動作状態での動作は、図３と同様である。すなわち、電圧発生回路ＶＧＥＮ３におけるパワーダウン状態、起動状態（１）、起動状態（２）および動作状態では、図２に示した比較器ＣＭＰの機能が、インバータＩＶとスイッチＳＷ４により実現される。スイッチＳＷ４は、制御信号ＣＯ２の電圧がハイレベルの期間にスイッチＳＷ２と差動増幅器ＡＭＰの入力端子（−）とを接続する。
【００９２】
起動状態（３）において、信号線ＲＥＦ２の電圧がインバータＩＶのしきい値電圧である電圧ＶＴＩを超えると、インバータＩＶは、制御信号ＣＯ２の電圧を電源電圧ＶＤＤから接地電圧ＶＳＳまで低下させる（図６（ａ））。制御信号ＣＯ２の電圧の低下により、スイッチＳＷ４はオフ状態に設定され、スイッチＳＷ３はオン状態に設定され、トランジスタＴＲ４の動作領域は、遮断領域になる。
【００９３】
トランジスタＴＲ４が遮断領域で動作することにより、バイアス回路Ｂ２ａにおいて電源線ＶＤＤから接地線ＶＳＳに流れる貫通電流は無視できるようになる。これにより、信号線ＲＥＦ２の電圧は電源電圧ＶＤＤまで上昇する（図６（ｂ））。すなわち、制御信号線ＣＯ２を介したインバータＩＶからトランジスタＴＲ４への正帰還ループにより、制御信号線ＣＯ２の接地電圧ＶＳＳと信号線ＲＥＦ２の電源電圧ＶＤＤとが確定する（ラッチ動作）。
【００９４】
制御信号ＣＯ２の電圧の低下により、スイッチＳＷ４がオフ状態に設定され、スイッチＳＷ３がオン状態に設定されると、差動増幅器ＡＭＰの出力である信号線ＣＯ１は、スイッチＳＷ３を介して出力端子ＯＵＴおよび差動増幅器ＡＭＰの入力端子（−）に接続される。これにより、差動増幅器ＡＭＰは、ボルテージフォロワ回路として機能し、信号線ＣＯ１および出力端子ＯＵＴに基準電圧ＶＲ１を出力する（図６（ｃ）、（ｄ））。
【００９５】
図３と同様に、スイッチＳＷ２のしきい値電圧が設計値より低いなどの理由により、制御信号ＣＯ２の電圧の低下によるスイッチＳＷ２のオフタイミングが設計値に比べて遅れる場合、信号線ＲＥＦ２と出力端子ＯＵＴとの接続の解除は遅れる。これにより、出力端子ＯＵＴには、基準電圧ＶＲ１より高くなるオーバシュートが発生するが、信号線ＲＥＦ２の電圧の上昇によりトランジスタＴＲ２の動作領域は遮断領域となる。このため、出力端子ＯＵＴに発生するオーバシュートがトランジスタＴＲ１、ＴＲ２の実効電圧（Ｖｅｆｆ１；すなわち、ＶＲ２−ＶＲ１）より大きくなることを抑止することができる（図６（ｅ））。なお、スイッチＳＷ２であるｎＭＯＳトランジスタのしきい値電圧が設計値に製造される場合、スイッチＳＷ２のオフタイミングは設計値通りとなり、出力電圧ＯＵＴの波形にオーバシュートは発生しない。
【００９６】
ボルテージフォロワ回路として動作する差動増幅器ＡＭＰにより、信号線ＣＯ１が基準電圧ＶＲ１まで上昇すると、スイッチＳＷ２はオン状態およびオフ状態が判定できない不定状態になり、トランジスタＴＲ３は、線形領域で動作する場合がある。しかし、信号線ＲＥＦ２は、制御信号ＣＯ２のロウレベルをゲートで受けるスイッチＳＷ４により差動増幅器ＡＭＰとの接続が遮断されているため、信号線ＲＥＦ２の電圧が出力端子ＯＵＴに伝達されることはない。
【００９７】
また、制御信号ＣＯ２のロウレベルをゲートで受けるトランジスタＴＲ４により、バイアス回路Ｂ２ａ内で信号線ＲＥＦ２と接地線ＶＳＳとの接続が遮断されているため、信号線ＲＥＦ２の電圧が低下することはない。すなわち、制御信号ＣＯ２を介したインバータＩＶからトランジスタＴＲ４への正帰還ループによるラッチ動作は維持される。
【００９８】
図７は、図６に示した電圧発生回路ＶＧＥＮ３の動作における信号および素子の状態の例を示す。図４と同一または同様な状態については、詳細な説明は省略する。図７は、以下に示す状態を除き、図４の状態と同様である。なお、トランジスタが飽和領域で動作する場合の条件は、式（７）で定義され、トランジスタが線形領域で動作する場合の条件は、式（９）で定義され、トランジスタが遮断領域で動作する場合の条件は、式（１１）で定義される。
【００９９】
スイッチＳＷ４の状態は、パワーダウン状態、起動状態（１）、起動状態（２）でオン状態ＯＮであり、起動状態（３）でオン状態ＯＮからオフ状態ＯＦＦに変化する。また、動作状態におけるスイッチＳＷ４の状態は、オフ状態である。
【０１００】
起動状態（２）では、信号線ＲＥＦ２の電圧は、インバータＩＶのしきい値電圧である値ＶＴＩまで上昇し、出力端子ＯＵＴの電圧は、式（２）に示した値ＶＲ２まで上昇する。起動状態（２）において、スイッチＳＷ２は、信号線ＣＯ１の電圧の低下によりオン状態からオフ状態になる。
【０１０１】
起動状態（３）において、信号線ＲＥＦ２の電圧は、値ＶＴＩから電源電圧ＶＤＤに変化し、スイッチＳＷ２は、制御信号ＣＯ２のロウレベルから値ＶＲ１への変化に応じて、オフ状態から不定状態に変化する。動作状態におけるスイッチＳＷ２の状態は、制御信号ＣＯ２の電圧値ＶＲ１により不定である。
【０１０２】
なお、上述したように、スイッチＳＷ２であるｎＭＯＳトランジスタのしきい値電圧が設計値に製造される場合、スイッチＳＷ２のオフタイミングは設計値通りとなり、出力電圧ＯＵＴの波形にオーバシュートは発生しない。この場合、起動状態（２）および起動状態（３）において、出力電圧ＯＵＴは、値ＶＲ２まで上昇せず、値ＶＲ１に維持される。
【０１０３】
以上、この実施形態においても、図１に示した実施形態と同様に、消費電力を増加させることなく、出力端子ＯＵＴの電圧が値ＶＲ１に到達するまでの期間を短縮することができる。
【０１０４】
また、図２から図４に示した実施形態と同様に、スイッチＳＷ２、ＳＷ３、ＳＷ４による切り替え動作により、差動増幅器ＡＭＰを、信号ＣＯ１の生成回路またはボルテージフォロワ回路として機能させることができる。バイアス回路Ｂ２ａと差動増幅器ＡＭＰとの間、およびバイアス回路Ｂ２ａと比較器ＣＭＰとの間に生成される正帰還ループにより、電圧発生回路ＶＧＥＮ２を自律的に動作させることができる。この結果、出力端子ＯＵＴの電圧を従来に比べて高速に基準電圧ＶＲ１まで立ち上げることができる。さらに、正帰還ループにより、動作状態においてバイアス回路Ｂ２ａ内の貫通電流のパスを切断することで、消費電流が増加することを抑止することができる。スイッチＳＷ２であるトランジスタのしきい値電圧が標準値に対してずれ、スイッチＳＷ２のオフタイミングが設計値に対して遅れる場合にも、出力端子ＯＵＴに発生するオーバシュートを最小限にすることができる。
【０１０５】
さらに、この実施形態では、比較器ＣＭＰに比べて回路構成が簡易なインバータＩＶを用いて、制御信号ＣＯ２を生成することで、電圧発生回路ＶＧＥＮ３の回路規模を削減することができる。
【０１０６】
図８は、電圧発生回路の別の実施形態を示す。図２および図５に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図８において、符号”Ｐ”で始まるトランジスタはｐＭＯＳトランジスタを示し、符号”Ｎ”で始まるトランジスタはｎＭＯＳトランジスタを示す。
【０１０７】
この実施形態の電圧発生回路ＶＧＥＮ４は、バイアス回路Ｂ１ａ、Ｂ２ｂ、Ｂ３、Ｂ４、差動増幅器ＡＭＰ、トランジスタＮＴ１、ＰＴ２、キャパシタＣＡＰおよびインバータＩＶ２を有する。例えば、電圧発生回路ＶＧＥＮ４は、半導体集積回路に搭載され、半導体集積回路内の内部回路に供給される定電圧を発生する定電圧発生回路として機能する。
【０１０８】
キャパシタＣＡＰは、図２と同様に、電圧発生回路ＶＧＥＮ４の出力端子ＯＵＴに接続される半導体集積回路内の内部回路の負荷を等価的に示している。インバータＩＶ２は、例えばＣＭＯＳインバータであり、イネーブル信号ＥＮの論理レベルを反転したイネーブル信号／ＥＮを出力する。
【０１０９】
バイアス回路Ｂ１ａは、図２のバイアス回路Ｂ１ａと同一または同様の回路である。バイアス回路Ｂ１ａは、イネーブル信号ＥＮがハイレベルの期間に、式（１）にしたがって、信号線ＲＥＦ１を基準電圧ＶＲ１に設定し、イネーブル信号ＥＮがロウレベルの期間に信号線ＲＥＦ１の電圧を電源電圧ＶＤＤに設定する。
【０１１０】
バイアス回路Ｂ２ｂは、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ２１、Ｐ２２、Ｎ２１、Ｎ２２、Ｎ２３と、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ２３、Ｎ２４、Ｎ２５とを有する。
【０１１１】
トランジスタＰ２１のゲートは、トランジスタＰ２２のドレインである信号線ＲＥＦ２に接続され、トランジスタＰ２２、Ｐ２３のゲートは、信号線ＲＥＦ１に接続される。トランジスタＮ２１、Ｎ２４のゲートは、トランジスタＮ２４のドレインおよびバイアス回路Ｂ４のトランジスタＮ４２、Ｎ４３のゲートに接続される。トランジスタＮ２２、Ｎ２５のゲートは、信号線ＲＥＦ３に接続され、トランジスタＮ２３のゲートは、信号線ＣＯ１に接続される。
【０１１２】
トランジスタＰ２１、Ｐ２２、Ｎ２２、Ｎ２３は、図２に示したバイアス回路Ｂ２ａのトランジスタＴＲ２、ＴＲ１、ＴＲ４、ＴＲ３にそれぞれ対応し、トランジスタＮ２１は、図２に示したバイアス回路Ｂ２ａの抵抗素子Ｒｃに対応する。トランジスタＮ２１、Ｎ２４は、ソースが接地線ＶＳＳに接続されている間、カレントミラー回路として機能する。トランジスタＮ２３は、図９で説明するように、信号線ＲＥＦ１、ＲＥＦ２の電圧差が基準電圧ＶＲ１以下である起動状態（１）の期間に、信号線ＲＥＦ２に出力する電圧の生成能力を高くする加速部の一例である。
【０１１３】
バイアス回路Ｂ２ｂは、図２に示したバイアス回路Ｂ２ａと同様に、信号線ＲＥＦ１の電圧に応じて、信号線ＲＥＦ２に電圧を生成する。バイアス回路Ｂ２ｂは、信号線ＲＥＦ１が基準電圧ＶＲ１に設定される期間に、式（２）にしたがって、信号線ＲＥＦ２に電圧ＶＲ２を生成するように設計される。なお、バイアス回路Ｂ２ｂは、信号線ＲＥＦ２の電圧の上昇とともに電圧が下降する信号線ＣＯ１の電圧をトランジスタＮ２３のゲートで受けて動作する。このため、信号線ＲＥＦ２の電圧は、図９に示す起動状態（１）において、電圧ＶＲ２より低い基準電圧ＶＲ１まで上昇する。
【０１１４】
バイアス回路Ｂ３は、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ３１、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４と、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ３２、Ｐ３３、Ｎ３５、Ｎ３６、Ｎ３７とを有する。
【０１１５】
トランジスタＰ３１、Ｐ３２のゲートは、トランジスタＰ３３のドレインに接続される。トランジスタＰ３３のゲートは、イネーブル信号／ＥＮを受け、トランジスタＮ３２のゲートは、イネーブル信号ＥＮを受ける。イネーブル信号／ＥＮを受けるトランジスタＰ３３およびイネーブル信号ＥＮを受けるトランジスタＮ３２は、スイッチとして機能する。
【０１１６】
トランジスタＮ３１のゲートおよびドレインは、信号線ＲＥＦ３に接続される。トランジスタＮ３３、Ｎ３５のゲートは、信号線ＲＥＦ１に接続され、トランジスタＮ３４のゲートは、トランジスタＮ３１のソースに接続される。トランジスタＮ３６のゲートは、信号線ＲＥＦ３に接続され、トランジスタＮ３７のゲートは、信号線ＣＯ１に接続される。
【０１１７】
バイアス回路Ｂ３は、イネーブル信号ＥＮがハイレベルに設定された後に、図９に示す起動状態（１）において、式（１２）に示す電圧ＶＲ３を信号線ＲＥＦ３に生成する。バイアス回路Ｂ３は、基準電圧ＶＲ１より所定の値だけ高い電圧ＶＲ３を信号線ＲＥＦ３に出力する第３の電圧発生部の一例である。バイアス回路Ｂ３は、式（１２）に示す電圧ＶＲ３を生成するように設計される。式（１２）において、符号Ｖｅｆｆｎは、式（３）と同様に、トランジスタＮ３１、Ｎ３３のゲート−ソース間電圧ＶｇｓからトランジスタＮ３１、Ｎ３３のしきい値電圧Ｖｔｈを差し引いた実効電圧である。
【０１１８】
【数１２】
2015037285.tif 000014
【０１１９】
バイアス回路Ｂ４は、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ４１、Ｐ４２、Ｐ４３、Ｎ４１、Ｎ４２と、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰ４４、Ｐ４５、Ｎ４３、Ｎ４４とを有する。
【０１２０】
トランジスタＰ４１のゲートは、トランジスタＰ４２のドレインに接続され、トランジスタＰ４２、Ｐ４４のゲートは、トランジスタＰ４５のドレインに接続される。トランジスタＰ４５は、イネーブル信号／ＥＮをゲートで受けてスイッチとして機能する。トランジスタＰ４３のゲートおよびドレインは、信号線ＲＥＦ４に接続される。
【０１２１】
トランジスタＮ４１は、イネーブル信号ＥＮをゲートで受けてスイッチとして機能する。トランジスタＮ４２、Ｎ４３のゲートは、バイアス回路Ｂ２ｂのトランジスタＮ２１、Ｎ２４のゲートおよびトランジスタＮ２４のドレインに接続される。トランジスタＮ４４のゲートは、信号線ＲＥＦ３に接続される。
【０１２２】
バイアス回路Ｂ４は、イネーブル信号ＥＮがハイレベルに設定された後の起動状態（１）において、式（１３）に示す電圧ＶＲ４を信号線ＲＥＦ４に生成する。バイアス回路Ｂ４は、基準電圧ＶＲ１より所定の値だけ低い電圧ＶＲ４を信号線ＲＥＦ４に出力する第４の電圧発生部の一例である。
バイアス回路Ｂ４は、式（１３）に示す電圧ＶＲ４を生成するように設計される。式（１３）において、符号Ｖｅｆｆｐは、式（３）と同様に、トランジスタＰ４２のゲート−ソース間電圧ＶｇｓからトランジスタＰ４２のしきい値電圧Ｖｔｈを差し引いた実効電圧である。また、符号Ｖｅｆｆｐは、トランジスタＰ４３のゲート−ソース間電圧ＶｇｓからトランジスタＰ４３のしきい値電圧Ｖｔｈを差し引いた実効電圧である。
【０１２３】
【数１３】
2015037285.tif 000015
【０１２４】
差動増幅器ＡＭＰは、図２と同様に、入力端子（＋）を信号線ＲＥＦ１に接続し、入力端子（−）を出力端子ＯＵＴに接続し、出力を信号線ＣＯ１に接続する。
【０１２５】
トランジスタＮＴ１は、ゲートを信号線ＲＥＦ３に接続し、ドレイン、ソースの一方を信号線ＲＥＦ２に接続し、ドレイン、ソースの他方を差動増幅器ＡＭＰの入力端子（−）および出力端子ＯＵＴに接続する。トランジスタＮＴ１は、ｎＭＯＳトランジスタであり、図２に示したスイッチＳＷ２の代わりに配置される。
【０１２６】
トランジスタＰＴ２は、ゲートを信号線ＲＥＦ４に接続し、ドレイン、ソースの一方を信号線ＣＯ１に接続し、ドレイン、ソースの他方を出力端子ＯＵＴに接続する。トランジスタＰＴ２は、ｐＭＯＳトランジスタであり、図２に示したスイッチＳＷ３の代わりに配置される。
【０１２７】
トランジスタＰ２２、Ｐ２１、Ｐ２３に示す定数Ｋｐ、Ｋｐ／４、Ｋｐ／９およびトランジスタＰ４２、Ｐ４３、Ｐ４１、Ｐ４４に示す定数Ｋｐ、Ｋｐ、Ｋｐ／４、Ｋｐ／９の”Ｋｐ”は、ｐＭＯＳトランジスタにおける式（５）に示す定数Ｋに対応する。トランジスタＮ３１、Ｎ３３、Ｎ３４、Ｎ３５に示す定数Ｋｎ、Ｋｎ、Ｋｎ／４、Ｋｎ／９の”Ｋｎ”は、ｎＭＯＳトランジスタにおける式（５）に示す定数Ｋに対応する。
【０１２８】
図８に示した定数Ｋｐ、Ｋｎの比は、電圧値ＶＲ１、ＶＲ２、ＶＲ３を設計する式（１）、式（２）、式（１２）の計算を容易にするために設定される。しかし、図８に示した定数Ｋｎの比は、Ｋｎ／ａ、Ｋｎ／ｂ、Ｋｎ／ｃとする場合に、ｂ＞ａかつｃ２≧ｂ２+ａ２を満足していれば、ａ＝１、ｂ＝４、ｃ＝９以外の正の実数でもよい。
【０１２９】
なお、トランジスタＰ４５、Ｐ３３および定数Ｋｐが指定されているｐＭＯＳトランジスタを除くｐＭＯＳトランジスタの定数Ｋは、互いに同じ値に設計される。同様に、スイッチＳＷ１、トランジスタＮ４１、Ｎ３２および定数Ｋｎが指定されているｎＭＯＳトランジスタを除くｎＭＯＳトランジスタの定数Ｋは、互いに同じ値に設計される。
【０１３０】
図９は、図８に示した電圧発生回路ＶＧＥＮ４の動作の例を示す。すなわち、図９は、電圧発生回路の制御方法の別の実施形態を示す。図３および図６と同一または同様の動作については、詳細な説明は省略する。バイアス回路Ｂ１ａの動作は、図３と同様であり、信号線ＲＥＦ１の電圧波形は、図３と同様である。
【０１３１】
図９に示す例では、イネーブル信号ＥＮがロウレベルからハイレベルに設定されることで、電圧発生回路ＶＧＥＮ４は、パワーダウン状態から過渡的な状態である起動状態（１）、起動状態（２）を経て動作状態になる。さらに、電圧生成回路ＶＧＥＮ３は、動作状態中に、イネーブル信号ＥＮのハイレベルからロウレベルへの変化に応答してパワーダウン状態になる。
【０１３２】
まず、パワーダウン状態では、イネーブル信号ＥＮがロウレベル（ＶＳＳ）に設定され、イネーブル信号／ＥＮはハイレベル（ＶＤＤ）に設定される。このため、スイッチＳＷ１およびスイッチとして機能するトランジスタＮ３２、Ｐ３３、Ｎ４１、Ｐ４５は、オフ状態に設定される。
【０１３３】
パワーダウン状態において、バイアス回路Ｂ１ａは、信号線ＲＥＦ１を電源電圧ＶＤＤに設定する（図９（ａ））。バイアス回路Ｂ２ｂのトランジスタＰ２２、Ｐ２３は、信号線ＲＥＦ１のハイレベル（ＶＤＤ）をゲートで受けて遮断領域で動作する。バイアス回路Ｂ２ｂのトランジスタＮ２２、Ｎ２５は、信号線ＲＥＦ３のハイレベル（ＶＤＤ）をゲートで受けて線形領域で動作する。バイアス回路Ｂ２ｂのトランジスタＮ２３は、信号線ＣＯ１のハイレベル（ＶＤＤ）をゲートで受けて線形領域で動作する。
【０１３４】
トランジスタＰ２３は遮断領域にあるため、ドレインおよびゲートがトランジスタＰ２３のドレインに接続されたトランジスタＮ２４は、ゲート電圧を低下させて遮断領域へ移行する。しかし、トランジスタＮ２４のゲート電圧は、式（１０）に示される遮断領域でのリーク電流と、トランジスタＰ２３のリーク電流とが均衡する値となる。すなわち、トランジスタＮ２４のゲート電圧は、式（１０）に示される指数関数により接地電圧ＶＳＳに近い電圧となる。このとき、ゲートが互いに接続されたトランジスタＮ２１、Ｎ２４は、カレントミラー回路として機能するため、トランジスタＮ２１のオフリーク電流により信号線ＲＥＦ１の電圧は接地電圧ＶＳＳに設定される（図９（ｂ））。
【０１３５】
パワーダウン状態において、バイアス回路Ｂ３のトランジスタＮ３７は、信号線ＣＯ１のハイレベル（ＶＤＤ）をゲートで受けて線形領域で動作する。トランジスタＮ３３、Ｎ３５は、信号線ＲＥＦ１のハイレベル（ＶＤＤ）をゲートで受け、かつトランジスタＮ３２、Ｐ３３がそれぞれイネーブル信号ＥＮ、／ＥＮをゲートに受けて遮断されるため、ドレイン電圧が低下して線形領域で動作する。これによりトランジスタＰ３２、Ｐ３１のゲート電圧は接地電圧ＶＳＳと同等となり、線形領域で動作する。トランジスタＰ３１、Ｎ３３の線形領域での動作およびトランジスタＮ３２の遮断により、信号線ＲＥＦ３の電圧は電源電圧ＶＤＤに設定される（図９（ｃ））。また、トランジスタＮ３４、Ｎ３６はゲート電圧が電源電圧ＶＤＤと同等となり線形領域で動作し、Ｎ３１はゲート、ソースが同電位となり遮断領域で動作する。
【０１３６】
バイアス回路Ｂ４において、トランジスタＮ４２、Ｎ４３は、バイアス回路Ｂ２ｂのトランジスタＮ２１、Ｎ２４とともにカレントミラー回路として機能する。トランジスタＰ４２、Ｐ４４のゲート電圧はロウレベルに設定され、トランジスタＰ４２、Ｐ４４は、線形領域で動作する。トランジスタＮ４１は、ロウレベル（ＶＳＳ）のイネーブル信号ＥＮをゲートで受けて遮断されるため、信号線ＲＥＦ４の電圧は、トランジスタＰ４１、Ｐ４２、Ｐ４３を介して電源線ＶＤＤから供給される電流により、電源電圧ＶＤＤに設定される（図９（ｄ））。トランジスタＰ４３は、ゲート、ドレイン、ソースが同電位（ＶＤＤ）となり、遮断領域で動作する。
【０１３７】
トランジスタＮＴ１は、信号線ＲＥＦ３のハイレベル（ＶＤＤ）をゲートで受けて線形領域で動作し、差動増幅器ＡＭＰの入力端子（−）および出力端子ＯＵＴを信号線ＲＥＦ２の電圧と同じ接地電圧ＶＳＳに設定する（図９（ｅ））。トランジスタＰＴ２は、信号線ＲＥＦ４のハイレベル（ＶＤＤ）をゲートで受けて遮断領域で動作する。差動増幅器ＡＭＰは、入力端子（＋）で受ける信号線ＲＥＦ１のハイレベル（ＶＤＤ）と、入力端子（−）で受ける信号線ＲＥＦ２のロウレベル（ＶＳＳ）とに応じて、信号線ＣＯ１にハイレベル（ＶＤＤ）を出力する（図９（ｆ））。
【０１３８】
パワーダウン状態では、バイアス回路Ｂ１ａ、Ｂ２ｂ、Ｂ３、Ｂ４のそれぞれは、トランジスタのいずれかを遮断するため、電源線ＶＤＤと接地線ＶＳＳとの間に貫通電流を流さない。これにより、電圧発生回路ＶＧＥＮ４の待機電流は、定常的にリーク電流を流すバイアス回路を有する電圧発生回路の待機電流に比べて少なくできる。
【０１３９】
次に、イネーブル信号ＥＮのロウレベル（ＶＳＳ）からハイレベル（ＶＤＤ）への変化に応答して、電圧発生回路ＶＧＥＮ４の状態は、パワーダウン状態から起動状態（１）に遷移する。バイアス回路Ｂ１ａは、図３と同様に、信号線ＲＥＦ１を基準電圧ＶＲ１に設定する（図９（ｇ））。インバータＩＶ２は、ハイレベルのイネーブル信号ＥＮを受けて、ロウレベル（ＶＳＳ）のイネーブル信号／ＥＮを出力する。
【０１４０】
起動状態（１）では、バイアス回路Ｂ２ｂのトランジスタＰ２２、Ｐ２３は、基準電圧ＶＲ１をゲートで受けて飽和領域で動作する。そして、図２に示したバイアス回路Ｂ２ａと同様に、トランジスタＰ２１、Ｐ２２、Ｎ２１、Ｎ２２、Ｎ２３が動作することにより、信号線ＲＥＦ２の電圧は、接地電圧ＶＳＳから基準電圧ＶＲ１まで上昇する（図９（ｈ））。
【０１４１】
バイアス回路Ｂ４において、トランジスタＰ４５は、ロウレベルのイネーブル信号／ＥＮをゲートで受けてオン状態になり、トランジスタＰ４５のドレイン電圧は上昇する。トランジスタＮ４１は、ハイレベルのイネーブル信号ＥＮをゲートで受けてオン状態になる。トランジスタＮ４２、Ｎ４３は、バイアス回路Ｂ２ｂのトランジスタＮ２１、Ｎ２４とともにカレントミラー回路として動作する。これにより、バイアス回路Ｂ４は、バイアス回路Ｂ２ｂと同様に動作し、式（１３）にしたがって信号線ＲＥＦ４に電圧ＶＲ４を生成する。すなわち、信号線ＲＥＦ４の電圧は、基準電圧ＶＲ１に対してトランジスタＰ４３のしきい値電圧だけ低い電圧ＶＲ４に設定される（図９（ｉ））。なお、トランジスタＰ４３は、電圧発生回路ＶＧＥＮ４に含まれる標準のｐＭＯＳトランジスタである。
【０１４２】
バイアス回路Ｂ３において、トランジスタＰ３３は、ロウレベルのイネーブル信号／ＥＮをゲートで受けてオン状態になり、トランジスタＰ３３のドレイン電圧は上昇する。これにより、トランジスタＰ３３のドレインにゲートが接続されたトランジスタＰ３１、Ｐ３２（カレントミラー回路として機能）を流れる電流は、パワーダウン状態に比べて少なくなる。
【０１４３】
トランジスタＮ３２は、ハイレベルのイネーブル信号ＥＮをゲートで受けてオン状態になる。トランジスタＮ３３、Ｎ３５は、信号線ＲＥＦ１の基準電圧ＶＲ１をゲートで受け、飽和領域で動作する。これにより、バイアス回路Ｂ３は、式（１２）にしたがって信号線ＲＥＦ３に電圧ＶＲ３を生成する。すなわち、信号線ＲＥＦ３の電圧は、基準電圧ＶＲ１に対してトランジスタＮ３１のしきい値電圧だけ高い電圧ＶＲ３に設定される（図９（ｊ））。なお、トランジスタＮ３１は、電圧発生回路ＶＧＥＮ４が搭載される半導体集積回路に配置される標準（typical）の電気的特性を有するｎＭＯＳトランジスタである。
【０１４４】
起動状態（１）では、信号線ＲＥＦ３の電圧と信号線ＲＥＦ２の電圧との差は、トランジスタＮＴ１のしきい値電圧以上であるため、トランジスタＮＴ１は線形領域または飽和領域で動作する。そして、トランジスタＮＴ１は、信号線ＲＥＦ２の電圧を差動増幅器ＡＭＰの入力端子（−）および出力端子ＯＵＴに伝達する。これにより、出力端子ＯＵＴの電圧は、信号線ＲＥＦ２の電圧の上昇に追従して基準電圧ＶＲ１まで上昇する（図９（ｋ））。
【０１４５】
ゲートで信号線ＲＥＦ３の電圧ＶＲ３を受けるトランジスタＮＴ１では、信号線ＲＥＦ２の電圧の上昇に伴い、ゲート−ソース間電圧が下がり、ドレイン−ソース間抵抗は徐々に高くなる。そして、信号線ＲＥＦ２の電圧が値ＶＲ１まで上昇したときに、トランジスタＮＴ１のゲート−ソース間電圧は、トランジスタＮＴ１のしきい値電圧に等しくなる。これにより、値ＶＲ１より高い信号線ＲＥＦ２の電圧が、トランジスタＮＴ１を介して出力電圧ＯＵＴに伝達されることはなく、出力電圧ＯＵＴにオーバシュートが発生することを抑制できる。
【０１４６】
さらに、信号線ＲＥＦ２の電圧が基準電圧ＶＲ１に到達した時点で、トランジスタＮＴ１のゲート−ソース間電圧（ＲＥＦ１とＲＥＦ２の電圧差）は、トランジスタＮＴ１のしきい値電圧と等しくなる。これにより、トランジスタＮＴ１のドレイン−ソース間抵抗はさらに低下し、利得はほぼゼロになるため、基準電圧ＶＲ１に向けて変化する信号線ＣＯ１の電圧は、基準電圧ＶＲ１から大きくずれることなく、滑らかに低下する（図９（ｌ））。換言すれば、差動増幅器ＡＭＰを抵抗値Ｒ１が徐々に高くなる（抵抗比Ｒ２／Ｒ１は徐々に小さくなる）反転増幅器として動作させることで、信号線ＣＯ１の電圧を、基準電圧ＶＲ１より低くさせることなく、基準電圧ＶＲ１まで円滑に変化させることができる。
【０１４７】
これにより、電圧発生回路ＶＧＥＮ４は、電圧発生回路ＶＧＥＮ１、ＶＧＥＮ２、ＶＧＥＮ３のように起動状態（２）よりも先に起動状態（１）の時点において電圧ＲＥＦ２の生成能力を高くするバイアス回路Ｂ２ａの加速部の機能を、差動増幅器ＡＭＰの出力電圧ＣＯ１の低下に応じて、トランジスタＮ２３のドレイン−ソース間抵抗が高くなることにより実現することができる。
【０１４８】
また、トランジスタＮＴ１のゲート電圧は値ＶＲ３であるため、信号線ＲＥＦ２の電圧および出力端子ＯＵＴの電圧が値ＶＲ１に達した時点でトランジスタＮＴ１は遮断となり、信号線ＲＥＦ２が出力端子ＯＵＴに伝達することによるオーバシュートは発生しない。
【０１４９】
次に、起動状態（２）では、基準電圧ＶＲ１まで低下した信号線ＣＯ１の電圧により、バイアス回路Ｂ３のトランジスタＮ３７のドレイン電流が減少し、トランジスタＰ３１、Ｐ３２のゲート電圧が上昇する。これにより、電源線ＶＤＤからトランジスタＮ３１へのドレイン電流の供給能力は低下し、信号線ＲＥＦ３の電圧は低下する（図９（ｍ））。トランジスタＮ３７は、差動増幅器ＡＭＰからの出力電圧ＣＯ１の低下に応じて、基準電圧ＲＥＦ３を低下させる第１の抑制回路の一例である。
【０１５０】
信号線ＲＥＦ３の電圧が低下すると、バイアス回路Ｂ３のトランジスタＮ３６のドレイン電流はさらに減少するため、信号線ＲＥＦ３の電圧は、さらに低下する。トランジスタＮ３６は、信号線ＲＥＦ３の電圧の低下に応じて、信号線ＲＥＦ３の電圧をさらに低下させる第２の抑制回路の一例である。
【０１５１】
信号線ＲＥＦ３の電圧の低下に伴い、バイアス回路Ｂ２ｂのトランジスタＮ２２、Ｎ２５は遮断領域で動作し、信号線ＲＥＦ２の電圧は電源電圧ＶＤＤまで上昇する（図９（ｎ））。
【０１５２】
一方、信号線ＲＥＦ３の電圧の低下に伴い、バイアス回路Ｂ４のトランジスタＮ４４のドレイン電流が減少し、トランジスタＰ４２、Ｐ４４のゲート電圧が上昇する。これにより、トランジスタＰ４２のドレイン電流は減少し、電源線ＶＤＤからＰ４３へのドレイン電流供給能力が低下し、信号線ＲＥＦ４の電圧は低下する（図９（ｏ））。トランジスタＮ４４は、ＲＥＦ３の電圧低下に応じて、ＲＥＦ４の電圧を低下させる第３の抑制回路の一例である。
【０１５３】
このように、起動状態（１）での信号線ＣＯ１の電圧の低下をトリガとして、バイアス回路Ｂ３は、信号線ＲＥＦ３の電圧を接地電圧ＶＳＳに固定する（ラッチ動作）。同様に、信号線ＣＯ１の電圧の低下および信号線ＲＥＦ３の電圧の低下をトリガとして、バイアス回路Ｂ２ｂは、信号線ＲＥＦ２の電圧を電源電圧ＶＤＤに固定する（ラッチ動作）。同様に、信号線ＲＥＦ３の電圧の低下をトリガとして、バイアス回路Ｂ４は、ＡＭＰ及びＮＴ１，ＮＴ２からなる反転増幅器の出力ＣＯ１、バイアス回路Ｂ３の出力信号線ＲＥＦ３の低下を通じてＲＥＦ４の電圧を接地電圧ＶＳＳに固定する（ラッチ動作）。
【０１５４】
信号線ＲＥＦ２、ＯＵＴの電圧の上昇および信号線ＲＥＦ３の電圧の低下により、トランジスタＮＴ１のゲート−ソース間電圧がトランジスタＮＴ１のしきい値電圧より低くなると、トランジスタＮＴ１の動作領域は遮断領域になる。一方、信号線ＲＥＦ４の電圧の低下により、トランジスタＰＴ２のゲート−ソース間電圧は徐々に大きくなる。出力端子ＯＵＴの電圧の上昇と信号線ＣＯ１の電圧の下降により、トランジスタＰＴ２のドレイン−ソース間電圧Ｖｄｓは小さくなる。式（９）に示したように、トランジスタＰＴ２のドレイン−ソース間電圧Ｖｄｓが、ゲート−ソース間電圧ＶｇｓからトランジスタＰＴ２のしきい値電圧Ｖｔｈを引いた値より小さくなると、トランジスタＰＴ２の動作領域は、飽和領域から線形領域になる。
【０１５５】
この実施形態では、図２に示したスイッチＳＷ２の代わりにトランジスタＮＴ１を配置し、図２に示したスイッチＳＷ３の代わりにトランジスタＰＴ２を配置する。これにより、起動状態（１）から起動状態（２）にかけて、トランジスタＮＴ１を、飽和領域を経由して線形領域から遮断領域に徐々に遷移させることができ、トランジスタＰＴ２を、飽和領域を経由して遮断領域から線形領域に徐々に遷移させることができる。すなわち、出力端子ＯＵＴに出力される電圧を、信号線ＲＥＦ２の電圧から信号線ＣＯ１の電圧に徐々に切り替えることができ、円滑に値ＶＲ１まで上昇させることができる。
【０１５６】
差動増幅器ＡＭＰの出力と入力端子（−）とは、トランジスタＰＴ２を介して接続されるため、差動増幅器ＡＭＰは、起動状態（２）において、ボルテージフォロア回路としての動作を開始する。すなわち、差動増幅器ＡＭＰは、信号線ＣＯ１および出力端子ＯＵＴに信号線ＲＥＦ１の基準電圧ＶＲ１と同じ電圧を出力する（図９（ｐ）、（ｑ））。
【０１５７】
動作状態では、信号線ＲＥＦ３、ＲＥＦ４の電圧が接地電圧ＶＳＳまで低下し、起動状態（２）の終了時の状態が維持される。すなわち、差動増幅器ＡＭＰは、動作状態の期間中にボルテージフォロア回路として動作し、信号線ＣＯ１および出力端子ＯＵＴに信号線ＲＥＦ１の基準電圧ＶＲ１を定常的に出力する（図９（ｒ）、（ｓ））。
【０１５８】
イネーブル信号ＥＮがハイレベルからロウレベルに変化され、動作状態からパワーダウン状態に戻ると、バイアス回路Ｂ１ａは、スイッチＳＷ１をオフ状態に設定し、信号線ＲＥＦ１を電源電圧ＶＤＤに設定する（図９（ｔ））。
【０１５９】
バイアス回路Ｂ２ｂにおいて、信号線ＲＥＦ１が電源電圧ＶＤＤに変化すると、トランジスタＰ２２の動作領域は、線形領域から遮断領域になる。バイアス回路Ｂ３のトランジスタＮ３２は、ロウレベルのイネーブル信号ＥＮを受けて遮断され、トランジスタＮ３３、Ｎ３５は、信号線ＲＥＦ１のハイレベルを受けて線形領域で動作する。バイアス回路Ｂ４のトランジスタＰ４５、Ｎ４１はそれぞれイネーブル信号／ＥＮ、ＥＮを受けて遮断される。これにより、信号線ＲＥＦ３、ＲＥＦ４の電圧は、上昇を開始する（図９（ｕ））。
【０１６０】
信号線ＲＥＦ１の電圧が出力端子ＯＵＴの基準電圧ＶＲ１より高くなると、差動増幅器ＡＭＰは、信号線ＣＯ１の電圧を基準電圧ＶＲ１から電源電圧ＶＤＤに変化させる（図９（ｖ））。信号線ＣＯ１の電圧の上昇により、バイアス回路Ｂ２ｂのトランジスタＮ２３の動作領域が遮断領域から線形領域になり、信号線ＲＥＦ２の電圧を低下させる（図９（ｗ））。
【０１６１】
バイアス回路Ｂ３において、トランジスタＮ３６は、信号線ＲＥＦ３の電圧の上昇を受けて線形領域で動作し、トランジスタＮ３７は、信号線ＣＯ１の電圧の上昇を受けて線形領域で動作する。これにより、トランジスタＰ３１、Ｐ３２のゲート電圧が低下し、信号線ＲＥＦ３の電圧は、電源電圧ＶＤＤまで上昇する。
【０１６２】
バイアス回路Ｂ４のトランジスタＮ４４は、信号線ＲＥＦ３の電圧の上昇を受けて、線形領域で動作する。トランジスタＰ４５は、ハイレベルのイネーブル信号／ＥＮをゲートで受けて遮断され、トランジスタＰ４２、Ｐ４３のゲート電圧が低下する。トランジスタＮ４１は、ロウレベルのイネーブル信号ＥＮを受けてゲートで遮断するため、信号線ＲＥＦ４の電圧は電源電圧ＶＤＤまで上昇する。
【０１６３】
信号線ＲＥＦ３の電圧の上昇により、トランジスタＮＴ１は線形領域で動作し、信号線ＲＥＦ４の上昇により、トランジスタＰＴ２は遮断領域で動作する。これにより、出力端子ＯＵＴは、トランジスタＮＴ１を介して信号線ＲＥＦ２に接続され、信号線ＲＥＦ２の電圧の低下に追従して低下する（図９（ｘ））。
【０１６４】
図１０は、図９に示した電圧発生回路ＶＧＥＮ４の動作における信号および素子の状態の例を示す。信号および素子の状態を示す”ＯＦＦ”、”ＯＮ”、”線形”等の符号の意味は、図４と同様である。電圧発生回路ＶＧＥＮ４の動作における信号および素子の状態は、図９で説明済みのため、ここでの説明は省略する。
【０１６５】
以上、図８から図１０に示した実施形態においても、図１に示した実施形態と同様に、消費電力を増加させることなく、出力端子ＯＵＴの電圧が値ＶＲ１に到達するまでの期間を短縮することができる。
【０１６６】
また、図２から図４に示した実施形態と同様に、トランジスタＮＴ１、ＰＴ２による切り替え動作により、差動増幅器ＡＭＰを、信号ＣＯ１の生成回路またはボルテージフォロワ回路として機能させることができる。バイアス回路Ｂ２ｂと差動増幅器ＡＭＰとの間に生成される正帰還ループにより、電圧発生回路ＶＧＥＮ４を自律的に動作させることができる。この結果、出力端子ＯＵＴの電圧を従来に比べて高速に基準電圧ＶＲ１まで立ち上げることができる。さらに、正帰還ループにより、動作状態においてバイアス回路Ｂ２ｂ内の貫通電流のパスを切断することで、消費電流が増加することを抑止することができる。
【０１６７】
さらに、この実施形態では、信号線ＲＥＦ２の電圧の上昇速度を起動状態（１）から高くすることができ、出力端子ＯＵＴの電圧が値ＶＲ１に到達するまでの期間を短縮することができる。
【０１６８】
起動状態（１）において、増幅器ＡＭＰ、トランジスタＰＴ２、ＮＴ１からなる反転増幅器は、信号線ＣＯ１の電圧を起動状態（１）の開始当初から低下させることができる。このため、起動状態（１）の開始時点からトランジスタＮ２３を通じた信号線ＲＥＦ２の上昇速度は増加し、出力電圧ＯＵＴが値ＶＲ１に到達するまでの期間をさらに短縮することができる。また、トランジスタＮＴ１のゲート電圧は値ＶＲ３であるため、起動状態（１）から起動状態（２）にかけて、信号線ＲＥＦ２の電圧が値ＶＲ１より大きくなる際にトランジスタＮＴ１は遮断領域となり、信号線ＲＥＦ２の電圧が出力端子ＯＵＴに伝達することによるオーバシュートは発生しない。同様に、トランジスタＰＴ２のゲート電圧は値ＶＲ４であるため、起動状態（１）から起動状態（２）にかけて信号線ＣＯ１および出力端子ＯＵＴの電圧が値ＶＲ１に近づくとトランジスタＰＴ２は線形領域となる。これにより、差動増幅器ＡＭＰの入力端子（−）に信号線ＣＯ１の電圧が帰還されてボルテージフォロワ回路となるため、信号線ＣＯ１および出力端子ＯＵＴの電圧が値ＶＲ１より下がることはない。
【０１６９】
信号線ＣＯ１の電圧をバイアス回路Ｂ３に供給することにより、起動状態（２）において信号線ＲＥＦ３の電圧を自律的に低下させることができる。信号線ＲＥＦ３の電圧をバイアス回路Ｂ３に帰還させることにより、起動状態（２）において信号線ＲＥＦ３の電圧をさらに低下させることができる。また、信号線ＲＥＦ３の電圧をバイアス回路Ｂ４に供給することにより、起動状態（２）において信号線ＲＥＦ４の電圧を自律的に低下させることができる。この結果、電圧発生回路ＶＧＥＮ４を自律的に動作させて、出力電圧ＯＵＴを従来に比べて高速に基準電圧ＶＲ１まで立ち上げることができる。
【０１７０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
起動信号に応答して第１の信号線に第１の電圧を出力する第１の電圧発生部と、
前記第１の電圧に基づいて第２の信号線に第２の電圧を出力する第２の電圧発生部と、
前記第１の電圧を受けて出力電圧を出力するバッファ部と、
前記第２の電圧が前記第１の電圧よりも小さい第１の期間に前記第２の電圧発生部の出力端子を出力電圧端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記バッファ部の出力端子を前記出力電圧端子に接続するスイッチ部と
を備え、
前記第２の電圧発生部は、前記第１の期間において前記第２の電圧と前記第１の電圧との差が第１の値以下である第２の期間に、前記第２の電圧と前記第１の電圧との差が前記第１の値より大きい期間に比べて前記第２の電圧の生成能力を高くする加速部を備えること
を特徴とする電圧発生回路。
（付記２）
前記第１の電圧発生部は、前記起動信号を受ける前に、前記第１の信号線に前記第１の電圧より高い電圧を出力し、
前記第２の電圧発生部は、前記第１の信号線に前記第１の電圧が出力されない場合に、前記第１の電圧より低い電圧を出力すること
を特徴とする付記１記載の電圧発生回路。
（付記３）
前記バッファ部は、前記第１の電圧発生部の出力端子に接続された第１の入力端子と、前記出力電圧端子に接続された第２の入力端子とを有する差動増幅器を含み、
前記スイッチ部は、
前記第２の電圧が前記第１の電圧よりも小さいときに前記第２の電圧発生部の出力端子を前記差動増幅器の第２の入力端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との接続を遮断する第１のスイッチと、
前記第２の電圧が前記第１の電圧よりも小さいときに前記差動増幅器の出力端子と前記出力電圧端子との接続を遮断し、前記第２の電圧が前記第１の電圧以上のときに前記差動増幅器の出力端子を前記出力電圧端子に接続する第２のスイッチと
を備えることを特徴とする付記１または付記２記載の電圧発生回路。
（付記４）
前記第１の電圧と前記第２の電圧とを比較し、前記比較結果に応じて、前記第１のスイッチおよび前記第２のスイッチの動作を制御する制御信号を生成する比較器を備え、
前記第２の電圧発生部は、第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのドレインに接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記制御信号を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、第２の電源線に接続され、
前記加速部は、前記差動増幅器の出力端子の出力電圧の低下に応じて、前記第４のトランジスタのドレインとソースとの間の抵抗値を高くすること
を特徴とする付記３記載の電圧発生回路。
（付記５）
前記抵抗素子は、ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第３のトランジスタのドレインに接続され、ゲートが所定の電圧を有する電圧線に接続された前記第２の極性のトランジスタであること
を特徴とする付記４記載の電圧発生回路。
（付記６）
前記第１の電圧より第２の値高い第３の電圧を出力する第３の電圧発生部と、
前記第１の電圧より第３の値低い第４の電圧を出力する第４の電圧発生部と
を備え、
前記第１のスイッチは、前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に配置され、前記第３の電圧がゲートに入力され、前記第２の値の閾値を有し、第２の極性を有するトランジスタを含み、
前記第２のスイッチは、前記差動増幅器の出力端子と前記出力電圧端子との間に配置され、前記第４の電圧がゲートに入力され前記第３の値の閾値を有し、第１の極性を有するトランジスタを含むこと
を特徴とする付記３記載の電圧発生回路。
（付記７）
前記第１の極性を有するトランジスタは、ｐＭＯＳトランジスタであり、
前記第２の極性を有するトランジスタは、ｎＭＯＳトランジスタであること
を特徴とする付記６記載の電圧発生回路。
（付記８）
前記第２の電圧発生部は、前記第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、前記第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記第３の電圧を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、第２の電源線に接続されること
を特徴とする付記６または付記７記載の電圧発生回路。
（付記９）
前記第３の電圧発生部は、
前記差動増幅器からの出力電圧の低下に応じて、前記第３の電圧を低下させる第１の抑制回路を含むこと
を特徴とする付記６ないし付記８のいずれか１項記載の電圧発生回路。
（付記１０）
前記第３の電圧発生部は、
前記第３の電圧の低下に応じて、前記第３の電圧を低下させる第２の抑制回路を含むこと
を特徴とする付記６ないし付記９のいずれか１項記載の電圧発生回路。
（付記１１）
前記第３の電圧発生部は、
第１の電源線と第２の電源線との間に直列に接続される前記第１の極性を有する第５のトランジスタと、前記第２の極性を有する第６のトランジスタと、第３のスイッチと、前記第２の極性を有する第７のトランジスタおよび第８のトランジスタと、
前記第１の電源線と前記第２の電源線との間に直列に接続される前記第１の極性を有する第９のトランジスタと、第４のスイッチと、第２の極性を有する第１０のトランジスタ、第１１のトランジスタおよび第１２のトランジスタとを含み、
前記第５のトランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第３の電圧発生部の出力端子および前記第６のトランジスタのドレインに接続され、ゲートが前記第９のトランジスタのゲートに接続され、
前記第６のトランジスタは、ゲートとドレインが前記第３の電圧発生部の出力端子に接続され、ソースが前記第３のスイッチの一端および前記第８のトランジスタのゲートに接続され、
前記第７のトランジスタは、ドレインが前記第３のスイッチの他端に接続され、ソースが前記第８のトランジスタのドレインに接続され、ゲートが前記第１の電圧発生部の出力端子に接続され、
前記第８のトランジスタは、ソースが前記第２の電源線に接続され、
前記第３のスイッチは、前記起動信号に応答して前記第６のトランジスタのソースと前記第７のトランジスタのドレインとを接続し、
前記第９のトランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第４のスイッチの一端に接続され、ゲートが前記第４のスイッチの他端に接続され、
前記第１０のトランジスタは、ドレインが前記第９のトランジスタのゲートに接続され、ソースが前記第１１のトランジスタのドレインに接続され、ゲートが前記第１の電圧発生部の出力端子に接続され、
前記第１１のトランジスタは、ソースが前記第１２のトランジスタのドレインに接続され、ゲートが前記第３の電圧発生部の出力端子に接続され、
前記第１２のトランジスタは、ソースが前記第２の電源線に接続され、ゲートが前記差動増幅器の出力端子に接続され、
前記第４のスイッチは、前記起動信号に応答して前記第９のトランジスタのドレインと前記第１０のトランジスタのドレインとを接続すること
を特徴とする付記６ないし付記９のいずれか１項記載の電圧発生回路。
（付記１２）
前記第４の電圧発生部は、
前記第３の電圧の低下に応じて、前記第４の電圧を低下させる第３の抑制回路を含むこと
を特徴とする付記６ないし付記１１のいずれか１項記載の電圧発生回路。
（付記１３）
前記第４の電圧発生部は、
第１の電源線と第２の電源線との間に直列に接続される前記第１の極性を有する第１３のトランジスタ、第１４のトランジスタおよび第１５のトランジスタと、第５スイッチと、前記第２の極性を有する第１６のトランジスタと、
前記第１の電源線と前記第２の電源線との間に直列に接続される前記第１の極性を有する第１７のトランジスタと、第６のスイッチと、第２の極性を有する第１８のトランジスタおよび第１９のトランジスタとを含み、
前記第１３のトランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第１４のトランジスタのソースに接続され、ゲートが前記第１５のトランジスタのソースに接続され、
前記第１４のトランジスタは、ソースが前記第１３のトランジスタのドレインに接続され、ドレインが前記第１３のトランジスタのゲートに接続され、ゲートが前記第１７のトランジスタのゲートに接続され、
前記第１５のトランジスタは、ゲートおよびドレインが前記第４の電圧発生部の出力端子および前記第５のスイッチの一端に接続され、
前記第１６のトランジスタは、ドレインが前記第５のスイッチの他端に接続され、ソースが前記第２の電源線に接続され、ゲートが前記第２の電圧発生部の電圧発生ノードに接続され、
前記第５のスイッチは、前記起動信号に応答して、前記第１５のトランジスタのドレインと前記第１６のトランジスタのドレインとを接続し、
前記第１７のトランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第６のスイッチの一端に接続され、ゲートが前記第６のスイッチの他端に接続され、
前記第１８のトランジスタは、ドレインが前記第６のスイッチの他端に接続され、ソースが前記第１９のトランジスタのドレインに接続され、ゲートが前記第２の電圧発生部の電圧発生ノードに接続され、
前記第１９のトランジスタは、ソースが前記第２の電源線に接続され、ゲートが前記第３の電圧発生部の出力端子に接続され、
前記第６のスイッチは、前記起動信号に応答して前記第１７のトランジスタのドレインと前記第１８のトランジスタのドレインとを接続すること
を特徴とする付記６ないし付記１２のいずれか１項記載の電圧発生回路。
（付記１４）
前記第２の電圧が前記第１の電圧より高い第３の電圧まで上昇したときに検出信号を出力するバッファ回路を備え、
前記バッファ部は、前記第１の電圧発生部の出力端子に接続された第１の入力端子と、前記出力電圧端子に接続された第２の入力端子とを有する差動増幅器を含み、
前記スイッチ部は、
前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に配置され、前記第１の電圧と前記第２の電圧との差が前記第１の値以下になったことを前記差動増幅器から出力される出力信号が示すときに、オン状態からオフ状態に設定される第１のスイッチと、
前記第２の電圧発生部の出力端子と前記差動増幅器の第２の入力端子との間に、前記第１のスイッチと直列に配置され、前記検出信号が出力される前にオン状態に設定され、前記検出信号の出力に応答してオフ状態に設定される第２のスイッチと、
前記差動増幅器の出力端子と前記出力電圧端子との間に配置され、前記検出信号が出力される前にオフ状態に設定され、前記検出信号の出力に応答してオン状態に設定される第３のスイッチと
を備えることを特徴とする付記１または付記２記載の電圧発生回路。
（付記１５）
前記第２の電圧発生部は、第１の極性を有する第１のトランジスタおよび第２のトランジスタと、抵抗素子と、第２の極性を有する第３のトランジスタおよび第４のトランジスタとを含み、
前記第１のトランジスタのソースは、前記第１の電源線に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのドレインと前記抵抗素子の一端は、前記第２の電圧発生部の出力端子に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのドレインに接続され、
前記第２のトランジスタのゲートは、前記第１の電圧発生部の出力端子に接続され、
前記第３のトランジスタのドレインは、前記抵抗素子の他端に接続され、
前記第３のトランジスタのゲートは、前記検出信号を受け、
前記第４のトランジスタのドレインは、前記第３のトランジスタのソースに接続され、
前記第４のトランジスタのゲートは、前記差動増幅器の出力端子に接続され、
前記第４のトランジスタのソースは、前記第２の電源線に接続されること
を特徴とする付記１４記載の電圧発生回路。
（付記１６）
前記第１の電圧発生部は、第１の抵抗素子と、第２の抵抗素子と、スイッチとを含み、
前記第１の抵抗素子は、第３の電源線と前記第２の抵抗素子の一端とに接続され、
前記第２の抵抗素子は、前記第１の抵抗素子の一端と前記スイッチの一端とに接続され、
前記スイッチは、前記第２の抵抗素子の他端と第４の電源線とに接続され、
前記スイッチは、前記起動信号に応答してオフ状態からオン状態に設定され、
前記第１の電圧発生部は、前記第１の電圧を前記第１の抵抗素子および前記第２の抵抗素子の接続ノードから出力すること
を特徴とする付記１ないし付記１５のいずれか１項記載の電圧発生回路。
（付記１７）
起動信号に応答して第１の信号線に第１の電圧を出力し、
前記第１の電圧に基づいて第２の信号線に第２の電圧を第２の電圧発生部で出力し、
前記第２の電圧が前記第１の電圧よりも小さい第１の期間において前記第２の電圧と前記第１の電圧との差が第１の値以下である第２の期間に、前記第２の電圧と前記第１の電圧との差が前記第１の値より大きい期間に比べて前記第２の電圧発生部の前記第２の電圧の生成能力を高くし、
前記第１の電圧をバッファ部で受けて出力電圧を出力し、
前記第１の期間に前記第２の電圧発生部の出力端子を出力電圧端子に接続し、前記第２の電圧が前記第１の電圧以上のときに前記バッファ部の出力端子を前記出力電圧端子に接続すること
を特徴とする電圧発生回路の制御方法。
【０１７１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１７２】
ＡＣＣ…加速部；ＡＭＰ…差動増幅器；Ｂ１、Ｂ２、Ｂ２ａ、Ｂ２ｂ、Ｂ３、Ｂ４…バイアス回路；ＢＵＦ…バッファ部；ＣＡＰ…キャパシタ；ＣＭＰ…比較器；ＣＯ１…信号線；ＣＯ２…制御信号；ＥＮ…イネーブル信号；ＩＶ…インバータ；ＯＵＴ…出力端子；ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４…信号線；ＳＷ…スイッチ部；ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…スイッチ；ＶＧＥＮ１、ＶＧＥＮ２、ＶＧＥＮ３、ＶＧＥＮ４…電圧発生回路；ＶＯ…出力電圧
【図１】
2015037285.tif 000016
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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