(57)【要約】【課題】転流特性および光感度を劣化させずにラテラル型ＰＮＰトランジスタのベース幅距離を縮めてチップサイズを縮小する。【解決手段】１つのチップ表面に、互いに離間して第１フォトサイリスタ部(４０a)および第２フォトサイリスタ部(４０b)を備え、上記各フォトサイリスタ部は、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域(４３)と、他方の導電型を持つ基板(４１)と、上記アノード拡散領域(４３)に対向する上記一方の導電型を持つゲート拡散領域(４４)と、このゲート拡散領域(４４)内に上記アノード拡散領域(４３)に対向して形成されると共に上記他方の導電型を持つカソード拡散領域(４５)とを含むＰＮＰＮ部を有しており、上記基板(４１)の厚さ(Ｔ)が２００μｍ以下である。【選択図】図２
2015076582.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体チップの表面に、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
上記各フォトサイリスタ部は、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記基板の厚さが２００μｍ以下である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項２】
請求項１に記載の双方向フォトサイリスタチップにおいて、
互いに対向している上記アノード拡散領域と上記ゲート拡散領域との上記対向方向への距離が２６０μｍ以下である
ことを特徴とする双方向フォトサイリスタチップ。
【請求項３】
請求項１または請求項２に記載の双方向フォトサイリスタチップにおいて、
上記第１フォトサイリスタ部の上記アノード拡散領域と上記第２フォトサイリスタ部の上記カソード拡散領域とが電気的に接続される一方、上記第１フォトサイリスタ部の上記カソード拡散領域と上記第２フォトサイリスタ部の上記アノード拡散領域とが電気的に接続されている
ことを特徴とする双方向フォトサイリスタチップ。
【請求項４】
請求項１から請求項３までの何れか一つに記載の双方向フォトサイリスタチップと、発光ダイオードとで構成されている
ことを特徴とする光点孤カプラ。
【請求項５】
請求項４に記載の光点孤カプラとスナバ回路とで構成されている
ことを特徴とするソリッドステートリレー。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、双方向フォトサイリスタチップ、上記双方向フォトサイリスタチップを用いた点孤型カプラ、上記点孤型カプラを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。
【背景技術】
【０００２】
従来より、交流で使用するＳＳＲとして、特許第４０６５８２５号公報(特許文献１)に開示されたものがある。このＳＳＲは、図１２に示すような回路構成を有している。図１２において、ＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１と点弧用の双方向フォトサイリスタ２とから成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。
【０００３】
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図１３に示すとおりである。双方向フォトサイリスタ２は、ＣＨ(チャネル)１のフォトサイリスタ９とＣＨ２のフォトサイリスタ１０とで構成されている。そして、ＣＨ１のフォトサイリスタ９は、ＰＮＰトランジスタＱ１のベースをＮＰＮトランジスタＱ２のコレクタに接続する一方、ＰＮＰトランジスタＱ１のコレクタをＮＰＮトランジスタＱ２のベースに接続して構成されている。同様に、ＣＨ２のフォトサイリスタ１０は、ＰＮＰトランジスタＱ３のベースをＮＰＮトランジスタＱ４のコレクタに接続する一方、ＰＮＰトランジスタＱ３のコレクタをＮＰＮトランジスタＱ４のベースに接続して構成されている。
【０００４】
さらに、上記ＣＨ１側においては、ＰＮＰトランジスタＱ１のエミッタが直接リードフレームＴ１に接続されている。一方、ＮＰＮトランジスタＱ２のエミッタは直接に、ベースはゲート抵抗１１を介して、リードフレームＴ２に接続されている。同様に、ＣＨ２側においては、ＰＮＰトランジスタＱ３のエミッタが直接リードフレームＴ２に接続されている。一方、ＮＰＮトランジスタＱ４のエミッタは直接に、ベースはゲート抵抗１２を介して、リードフレームＴ１に接続されている。
【０００５】
図１４は、図１３における双方向フォトサイリスタ２の概略平面図である。また、図１５〜図１７は、図１４におけるＢ‐Ｂ’矢視断面概略図である。尚、図１６は光オン時の状態を示し、図１７は光オフ時における電圧反転時(転流時)の状態を示す。
【０００６】
図１４および図１５に示す双方向フォトサイリスタは、平面的には、図１４に示すように、中心線Ａ‐Ａ’とこの中心線に直交する線分Ｂ‐Ｂ’との交点に対して１８０度の回転対称に、つまり上記交点に対して点対称のパターンを有している。また、断面的には、図１５〜図１７に示すように、中心線Ａ‐Ａ’と直交する垂直方向の線分Ｃ‐Ｃ’に対して左右対称に構成されている。以下、中心線Ａ‐Ａ’および線分Ｃ‐Ｃ’に対して左側のフォトサイリスタをＣＨ１のフォトサイリスタ２０aと称する一方、右側のフォトサイリスタをＣＨ２のフォトサイリスタ２０bと称する。
【０００７】
上記双方向フォトサイリスタは、チップを構成するＮ型シリコン基板２１の表面側に、ＣＨ１とＣＨ２とを分離するためのチャネル分離領域２２が、中心線Ａ‐Ａ’に沿って形成されている。チャネル分離領域２２は、表面に形成されたダイシング溝およびショートダイオードの何れか一方で構成されている。尚、図１４〜図１７では、チャネル分離領域２２としてショートダイオードが形成されている。このショートダイオード２２は高濃度Ｎ型拡散領域２２aと高濃度Ｐ型拡散領域２２bとから構成されており、高濃度Ｎ型拡散領域２２aと高濃度Ｐ型拡散領域２２bとは、配線(図示せず)によって同電位に接続されている。
【０００８】
上記フォトサイリスタ２０aおよびフォトサイリスタ２０bにおいて、チャネル分離領域２２に沿ってアノード拡散領域(Ｐ型)２３が形成され、このアノード拡散領域２３に対向してチャネル分離領域２２とは反対側にゲート拡散領域(Ｐ型)２４が形成されている。こうして、アノード拡散領域２３およびゲート拡散領域２４は、各々チャネル分離領域２２と並行に配置されている。
【０００９】
さらに、上記ゲート拡散領域２４内には、アノード拡散領域２３に対向する辺に沿って並行に、且つアノード拡散領域２３に近い側に、カソード拡散領域(Ｎ型)２５が形成されている。こうして、上記アノード拡散領域２３からカソード拡散領域２５に向かってＰＮＰＮ部が形成される。尚、２６はゲート抵抗領域である。
【００１０】
また、上記チップの周辺に沿って、チャネルストッパとしての高濃度Ｎ型拡散領域２７が形成されている。さらに、高濃度Ｎ型拡散領域２７上に破線で示すようにＡl電極２７aが形成されている。また、アノード拡散領域２３を覆うようにＡl電極(破線表示)２３aが形成され、ゲート拡散領域２４,カソード拡散領域２５およびゲート抵抗領域２６を覆うようにＡl電極(破線表示)２４aが形成されている。
【００１１】
そして、上記左側に位置するＣＨ１のフォトサイリスタ２０aのアノード拡散領域２３上のＡl電極２３aと、上記右側に位置するＣＨ２のフォトサイリスタ２０bのカソード拡散領域２５上のＡl電極２４aとが、Ａuワイヤ２８a,２８bによってリードフレームＴ１に接続されている。さらに、ＣＨ１のフォトサイリスタ２０aのカソード拡散領域２５上のＡl電極２４aと、ＣＨ２のフォトサイリスタ２０bのアノード拡散領域２３上のＡl電極２３aとが、Ａuワイヤ２８a’,２８b’によってリードフレームＴ２に接続されている。すなわち、ＣＨ１のフォトサイリスタ２０aとＣＨ２のフォトサイリスタ２０bとが、逆並列にワイヤーボンドで配線されているのである。
【００１２】
上記構成の双方向フォトサイリスタ２は、以下のように動作する。すなわち、図１６において、リードフレームＴ１‐リードフレームＴ２間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、リードフレームＴ１側がリードフレームＴ２側よりも正電位にある場合に、ＬＥＤ１(図１３参照)からの光信号がＣＨ１のフォトサイリスタ２０aに入射したとする。
【００１３】
そうすると、上記フォトサイリスタ２０aのＮ型シリコン基板２１とＰゲート拡散領域２４とカソード拡散領域２５とでなるＮＰＮトランジスタのＮ型シリコン基板２１におけるＰゲート拡散領域２４との境界に多数のキャリア(正孔)が発生し、Ｐゲート拡散領域２４に光電流が発生する。そして、この光電流の寄与によってＣＨ１のＮＰＮトランジスタがオン状態となる。そうすると、ＣＨ１のＰ型アノード拡散領域２３とＮ型シリコン基板２１とＰゲート拡散領域２４とでなるＰＮＰトランジスタのベース電流が引き出されることになり、このＰＮＰトランジスタがオンする。続いて、上記ＰＮＰトランジスタのコレクタ電流によって上記ＮＰＮトランジスタにベース電流が供給され、正帰還によりＣＨ１側のＰＮＰＮ部がオンして、リードフレームＴ１からリードフレームＴ２へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ２側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【００１４】
一方、上記リードフレームＴ２側がリードフレームＴ１側よりも正電位にある場合は、ＣＨ２側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ１側では１次光電流のみが流れる。
【００１５】
このように、図１２における上記双方向フォトサイリスタ２はＬＥＤ１から光信号が継続的に照射されている場合にはオンする。一方、ＬＥＤ１から光信号がない場合には保持電流(以下、ＩＨと称する)でオフすることでスイッチの機能を果たす。
【００１６】
こうして、上記ＣＨ１側のＰＮＰＮ部またはＣＨ２側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。
【００１７】
近年、電子機器のコストの削減や軽便性の向上が強く望まれるようになってきている。このような要求に対応するために、図１２に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
【００１８】
その場合、上記メインサイリスタを省略したＳＳＲにおける双方向フォトサイリスタとして、図１４に示すような双方向フォトサイリスタ２を用いた場合には、この双方向フォトサイリス２の転流特性が最も問題となる。この転流特性は、フォトサイリスタの設計仕様において重要なパラメータであり、ＳＳＲが制御できる負荷は転流特性できまるのである。
【００１９】
以下、上記転流特性について説明する。転流特性とは、一般的に、双方向フォトサイリスタが正常動作している場合においては、図１６に示すように、ＣＨ１のフォトサイリスタ２０aがオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図１７に示すように、次の半サイクルに移行すると、光入射が無い限りＣＨ２のフォトサイリスタ２０bはオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、リードフレームＴ１‐リードフレームＴ２間に印加される交流電圧の位相よりもオン電圧の位相が遅れるために、ＣＨ１のフォトサイリスタ２０aがオフする時点においては既にリードフレームＴ１‐リードフレームＴ２間には逆位相の交流電圧が印加されている。したがって、ＣＨ１のフォトサイリスタ２０aがオフした時点でＣＨ２のフォトサイリスタ２０b側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００２０】
そのために、動作電流値がある臨界値を超えると、ＣＨ１側のＮ型シリコン基板２１中に残存している少数キャリア(正孔)３０が、消滅する前に矢印(Ａ)で示すようにＣＨ２のフォトサイリスタ２０bのゲート拡散領域２４へ移動して、光入射が無いにも拘わらずＣＨ２側のＰＮＰトランジスタをオンすると共にＣＨ２側の正帰還作用を促して、ＣＨ２のフォトサイリスタ２０bがオンするという誤動作(転流失敗)を招くことになる。この動作電流の臨界値を「Ｉcom」と定義する。
【００２１】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Ｉcomを表す特性といえる。
【００２２】
したがって、図１２に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御するためには、少なくとも、本ＳＳＲの保証実効オン電流以上、例えば負荷電流０.２Ａに必要なＩcomとして２００mＡrms以上必要である。また、通常のメインサイリスタ４におけるトリガー電流が５０mＡ程度であることからすれば、双方向フォトサイリスタ２のＩcomは、最低でも５０mＡの５倍以上の性能がないとメインサイリスタ４を省略することはできない。
【００２３】
上記特許文献１に開示された従来の双方向フォトサイリスタ２においては、Ｎ型シリコン基板２１の表面側に、ダイシング溝およびショートダイオードの何れか一方を含んで構成されたチャネル分離領域２２を有している。また、上記ＰＮＰＮ部を構成するゲート拡散領域２４内に、ショットキーバリアダイオード２９が形成されている。
【００２４】
したがって、図１７に示すように、上記チャネル分離領域２２によって、転流時(つまり、交流電圧に対応して負荷電流が減衰して保持電流ＩＨのタイミングでサイリスタがオフする過程)において、Ｎ型シリコン基板２１内の少数キャリアである正孔３０が、チャネル分離領域２２等に吸い込まれて、ＣＨ１側からＣＨ２側への移動が制限される。すなわち、転流時において例えばＣＨ１のフォトサイリスタ２０aがオフした場合は、ＣＨ１側のＮ型シリコン基板２１中に残存している少数キャリア３０は、矢印(Ａ)で示すようにＣＨ２側へ移動する。その場合、その一部は、矢印(Ｂ)で示すように、チャネル分離領域２２によって回収される。あるいは、矢印(Ｃ)で示すように、ＣＨ１のフォトサイリスタ２０aのアノード拡散領域２３によって回収される。
【００２５】
その結果、上記ＣＨ２側の正帰還作用によってＣＨ２側のフォトサイリスタ２０bがオンするという誤動作が抑制されて、転流特性が改善されるのである。
【００２６】
さらに、上記ＣＨ１のフォトサイリスタ２０aにおいて、上記ＰＮＰＮ部を構成するゲート拡散領域２４内に形成されているショットキーバリアダイオード２９によって、ゲート拡散領域２４からＮ型シリコン基板２１への少数キャリア３０の注入が抑制されて残存キャリア量が減少し、更なる転流特性の改善が図られるのである。
【００２７】
以上のことより、上記Ｉcomとして、上記ＳＳＲの保証実効オン電流以上であり、メインサイリスタ４のトリガー電流の５倍以上の特性を得ることができ、メインサイリスタ４を省略することが可能となる。
【００２８】
しかしながら、上記特許文献１に開示されたＳＳＲの双方向フォトサイリスタには、以下のような問題がある。
【００２９】
すなわち、更なるコスト削減を図るために、上記双方向フォトサイリスタのチップサイズを縮小することを考える。具体的には、図１５において、例えば、ＣＨ１のフォトサイリスタ２０aおよびＣＨ２のフォトサイリスタ２０bにおけるＰ型アノード拡散領域２３とＮ型シリコン基板２１とＰ型ゲート拡散領域２４とで形成されるラテラル型ＰＮＰトランジスタのベース幅Ｙを縮めるのである。
【００３０】
しかしながら、その場合には、上記ＰＮＰトランジスタの電流増幅率ｈｆｅ(pnp)の値が上がるため、保持電流ＩＨが下がる。結果として、上記転流特性が低下してしまうことになる。そこで、ゲート抵抗ＲＧＫの値を下げて保持電流ＩＨを大きくしようとすると、光感度特性ＩＦＴが大きく低下することになる。したがって、両フォトサイリスタ２０a,２０bのベース幅Ｙの距離を縮めることによって、上記双方向フォトサイリスタのチップサイズを縮小することは難しいという問題がある。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特許第４０６５８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３２】
そこで、この発明の課題は、転流特性Ｉcomおよび光感度ＩＦＴを劣化させることなくラテラル型トランジスタのベース幅距離を縮めてチップサイズを縮小可能な双方向フォトサイリスタチップ、上記双方向フォトサイリスタチップを用いた点孤型カプラ、上記点孤型カプラを用いたＳＳＲを提供することにある。
【課題を解決するための手段】
【００３３】
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
１つの半導体チップの表面に、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部を備え、
上記各フォトサイリスタ部は、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記基板の厚さが２００μｍ以下である
ことを特徴としている。
【００３４】
また、一実施の形態の双方向フォトサイリスタチップでは、
互いに対向している上記アノード拡散領域と上記ゲート拡散領域との上記対向方向への距離が２６０μｍ以下である。
【００３５】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記第１フォトサイリスタ部の上記アノード拡散領域と上記第２フォトサイリスタ部の上記カソード拡散領域とが電気的に接続される一方、上記第１フォトサイリスタ部の上記カソード拡散領域と上記第２フォトサイリスタ部の上記アノード拡散領域とが電気的に接続されている。
【００３６】
また、この発明の光点孤カプラは、
上記この発明の双方向フォトサイリスタチップと、発光ダイオードとで構成されている
ことを特徴としている。
【００３７】
また、この発明のソリッドステートリレーは、
上記この発明の光点孤カプラとスナバ回路とで構成されている
ことを特徴としている。
【発明の効果】
【００３８】
以上より明らかなように、この発明の双方向フォトサイリスタチップは、上記基板の厚さを２００μｍ以下に設定している。したがって、上記第１フォトサイリスタ部および上記第２フォトサイリスタ部におけるラテラル型バイポーラトランジスタの上記アノード拡散領域と上記ゲート拡散領域との距離を２６０μｍ以下に縮めた場合に、上記ラテラル型ＰＮＰトランジスタの保持電流特性の値が小さくなって上記転流特性が低下することを防止できる。
【００３９】
すなわち、この発明によれば、転流特性および光感度特性を劣化させることなく、上記アノード拡散領域と上記ゲート拡散領域との上記対向方向への距離を縮小して、本双方向フォトサイリスタチップのチップサイズの縮小を図ることが可能になる。
【図面の簡単な説明】
【００４０】
【図１】この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。
【図２】図１におけるＤ‐Ｄ'矢視断面概略図である。
【図３】図１に示す双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。
【図４】ＰＮＰトランジスタの電流増幅と１/(ＰＮＰベース幅)との関係を示す図である。
【図５】ＰＮＰトランジスタの電流増幅率と基板厚さとの関係を示す図である。
【図６】ＰＮＰトランジスタの電流増幅率とＰＮＰベース幅および基板厚さとの関係を示す図である。
【図７】ＮＰＮトランジスタの電流増幅率と基板厚さとの関係を示す図である。
【図８】ＮＰＮトランジスタのゲート抵抗と基板厚さとの関係を示す図である。
【図９】図１とは異なる双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。
【図１０】図９におけるＤ‐Ｄ'矢視断面概略図である。
【図１１】図９におけるＰＮＰトランジスタのと１/(ＰＮＰベース幅)との関係を示す図である。
【図１２】従来のＳＳＲの回路構成を示す図である。
【図１３】図１２に示すＳＳＲを構成する光点弧カプラの等価回路図である。
【図１４】図１３における双方向フォトサイリスタの概略平面図である。
【図１５】図１４におけるＢ‐Ｂ’矢視断面概略図である。
【図１６】光オン時の状態を示す断面図である。
【図１７】光オフ時における電圧反転時(転流時)の状態を示す図である。
【発明を実施するための形態】
【００４１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４２】
・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。また、図２は、図１におけるＤ‐Ｄ'矢視断面概略図である。
【００４３】
本実施の形態の双方向フォトサイリスタチップは、図１および図２に示すように、チップを構成するＮ型シリコン基板４１の表面に、互いに離間して形成されたＣＨ１の第１フォトサイリスタ４０aとＣＨ２の第２フォトサイリスタ４０bとで構成されている。
【００４４】
上記第１フォトサイリスタ４０aおよび第２フォトサイリスタ４０bは、夫々、Ｐ型のアノード拡散領域４３と、アノード拡散領域４３に対向するＰ型のゲート拡散領域４４と、ゲート拡散領域４４内にアノード拡散領域４３に対向して形成されたＮ型のカソード拡散領域４５を有している。こうして、アノード拡散領域４３からカソード拡散領域４５に向かってＰＮＰＮ部が形成されている。尚、４６はゲート抵抗領域である。
【００４５】
また、上記チップの周辺に沿って、チャネルストッパとしての高濃度Ｎ型拡散領域４７が形成されている。さらに、高濃度Ｎ型拡散領域４７上に破線で示すようにＡl電極４７aが形成されている。また、アノード拡散領域４３を覆うようにＡl電極(破線表示)４３aが形成され、ゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗領域４６を覆うようにＡl電極(破線表示)４４aが形成されている。
【００４６】
上記双方向フォトサイリスタは、平面的には、図１に示すように、中心線Ｅ‐Ｅ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。また、断面的には、図２に示すように、中心線Ｅ‐Ｅ’と直交する垂直方向の線分Ｆ‐Ｆ’に対して略左右対称に構成されている。すなわち、中心線Ｅ‐Ｅ’および線分Ｆ‐Ｆ’に対して左側のフォトサイリスタが上記ＣＨ１の第１フォトサイリスタ４０aであり、右側のフォトサイリスタが上記ＣＨ２の第２フォトサイリスタ４０bである。
【００４７】
また、上記双方向フォトサイリスタは、チップを構成するＮ型シリコン基板４１の表面側に、ＣＨ１とＣＨ２とを分離するためのチャネル分離領域４２が中心線Ｅ‐Ｅ’に沿って形成されている。チャネル分離領域４２は、表面に形成されたダイシング溝およびショートダイオードの何れか一方で構成されている。尚、本実施の形態では、チャネル分離領域４２としてショートダイオードが形成されている。尚、このショートダイオード４２は高濃度Ｎ型拡散領域４２aと高濃度Ｐ型拡散領域４２bとから構成されており、高濃度Ｎ型拡散領域４２aと高濃度Ｐ型拡散領域４２bとは、配線(図示せず)によって同電位に接続されている。
【００４８】
尚、上記第１,第２フォトサイリスタ４０a,４０bのアノード拡散領域４３とゲート拡散領域４４とは、夫々チャネル分離領域４２に平行に配置されている。
【００４９】
さらに、上記ＣＨ１の第１フォトサイリスタ４０aのアノード拡散領域４３上のＡl電極４３aと、ＣＨ２の第２フォトサイリスタ４０bのカソード拡散領域４５上のＡl電極４４aとが、Ａuワイヤ４８a,４８bによってリードフレームＴ１に接続されている。また、ＣＨ１の第１フォトサイリスタ４０aにおけるカソード拡散領域４５上のＡl電極４４aと、ＣＨ２の第２フォトサイリスタ４０bにおけるアノード拡散領域４３上のＡl電極４３aが、Ａuワイヤ４８a’,４８b’によってリードフレームＴ２に接続されている。こうして、ＣＨ１の第１フォトサイリスタ４０aとＣＨ２の第２フォトサイリスタ４０bとが、逆並列にワイヤーボンドで配線されている。
【００５０】
また、上記ＰＮＰＮ部を構成するゲート拡散領域４４内に、ゲート拡散領域４４からＮ型シリコン基板４１への少数キャリアの注入を抑制するショットキーバリアダイオード４９が形成されている。
【００５１】
上記構成の双方向フォトサイリスタチップは、以下のように動作する。すなわち、図２において、リードフレームＴ１‐リードフレームＴ２間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、リードフレームＴ１側がリードフレームＴ２側よりも正電位にある場合に、ＬＥＤ等からの光信号がＣＨ１のフォトサイリスタ４０aに入射したとする。
【００５２】
そうすると、上記フォトサイリスタ４０aのＮ型シリコン基板４１とＰゲート拡散領域４４とカソード拡散領域４５とでなるＮＰＮトランジスタのＮ型シリコン基板４１におけるＰゲート拡散領域４４との境界に多数のキャリア(正孔)が発生し、Ｐゲート拡散領域４４に光電流が発生する。そして、この光電流の寄与によってＣＨ１のＮＰＮトランジスタがオン状態となる。そうすると、ＣＨ１のＰ型アノード拡散領域４３とＮ型シリコン基板４１とＰゲート拡散領域４４とでなるＰＮＰトランジスタのベース電流が引き出されることになり、このＰＮＰトランジスタがオンする。続いて、上記ＰＮＰトランジスタのコレクタ電流によって上記ＮＰＮトランジスタにベース電流が供給され、正帰還によりＣＨ１側のＰＮＰＮ部がオンして、リードフレームＴ１からリードフレームＴ２へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ２側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【００５３】
一方、上記リードフレームＴ２側がリードフレームＴ１側よりも正電位にある場合は、ＣＨ２側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ１側では１次光電流のみが流れる。
【００５４】
このように、上記双方向フォトサイリスタチップはＬＥＤ等から光信号が継続的に照射されている場合にはオンする。一方、上記ＬＥＤから光信号がない場合には保持電流(以下、ＩＨと称する)でオフすることでスイッチの機能を果たす。
【００５５】
しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、リードフレームＴ１‐リードフレームＴ２間に印加される交流電圧の位相よりもオン電圧の位相が遅れるために、ＣＨ１のフォトサイリスタ４０aがオフする時点においては既にリードフレームＴ１‐リードフレームＴ２間には逆位相の交流電圧が印加されている。したがって、ＣＨ１のフォトサイリスタ４０aがオフした時点でＣＨ２のフォトサイリスタ４０b側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００５６】
そのために、動作電流値がある臨界値を超えると、ＣＨ１側のＮ型シリコン基板４１中に残存している少数キャリア(正孔)が、消滅する前にＣＨ２のフォトサイリスタ４０bのゲート拡散領域４４へ移動して、光入射が無いにも拘わらずＣＨ２側のＰＮＰトランジスタをオンすると共にＣＨ２側の正帰還作用を促して、ＣＨ２のフォトサイリスタ４０bがオンするという誤動作(転流失敗)を招く。この動作電流の臨界値である「Ｉcom」の値が大きい程転流失敗を引き起こさないため、転流特性Ｉcomの値は大きいことが望ましい。
【００５７】
上記転流特性Ｉcomを向上させる１つの方法として、保持電流ＩＨを上げることが考えられる。この保持電流ＩＨの特性は、双方向サイリスタがオン状態を保持できる最小動作電流値を表わし、逆に見ればオフできる最大動作電流であるとも言える。
【００５８】
上記保持電流ＩＨの値が大きい程、転流特性Ｉcomは向上する。その理由は、保持電流ＩＨは、ＡＣ動作時におけるＣＨ１側のフォトサイリスタ４０aの半サイクル動作がオフした時点から逆のＣＨ２側のフォトサイリスタ４０bの半サイクル動作がオンするまでの時間に影響する。そして、この時間が長い程転流失敗に至るまでの時間的猶予を稼ぐことができるため、この時間内に逆ＣＨへ移動するキャリアを効果的に消滅させることが可能になるからである。
【００５９】
さらに、上記ＰＮＰＮ部を有するフォトサイリスタの保持電流特性ＩＨのパラメータとして、(１)ＰＮＰトランジスタの電流増幅率ｈfe(pnp)、(２)ＮＰＮトランジスタの電流増幅率ｈfe(npn)、(３)ＲＧＫ(ゲート抵抗)等の回路定数がある。すなわち、保持電流特性ＩＨは、上記(１)の電流増幅率ｈfe(pnp)と上記(２)の電流増幅率ｈfe(npn)との積が大きい程小さい値をとり、積が小さい程大きい値をとる。また、上記(３)のＲＧＫ値を下げると、保持電流特性ＩＨは大きな値をとるが、光感度特性(ＩＦＴ)が大きく低下するという弊害がある。
【００６０】
本双方向フォトサイリスタチップにおいて、チップサイズを縮小するために、図２中のラテラル型バイポーラトランジスタであるＰＮＰトランジスタのカソード拡散領域４４とこのカソード拡散領域４４に対向するアノード拡散領域４３との間の距離(以下、ＰＮＰベース幅と言う)「Ｙ」を小さくすることを考える。その場合には、図３中のＰＮＰトランジスタＱ１,Ｑ３の電流増幅率が上昇する。但し、図３は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。図３において、５１はＬＥＤであり、５２は双方向フォトサイリスタチップであり、５３,５４はゲート抵抗である。また、Ｑ２,Ｑ４はＮＰＮトランジスタである。
【００６１】
本実施の形態では、上記双方向フォトサイリスタチップ５２の第１フォトサイリスタ４０aおよび第２フォトサイリスタ４０bにおいて、上記ＰＮＰベース幅Ｙが２６０μｍ以下に、且つＮ型シリコン基板４１の厚さＴが２００μｍ以内に設定されている。
【００６２】
図４は、本実施の形態の双方向フォトサイリスタチップ５２におけるＰＮＰトランジスタＱ１,Ｑ３の、電流増幅率ｈfeと１/(ＰＮＰベース幅Ｙ)との関係を示す。
【００６３】
図４から分かるように、「電流増幅率ｈfe」と「１/(ＰＮＰベース幅Ｙ)」とは略正比例の関係にあり、その関係式(１)は一般的に以下のように表される。
ｈfe(pnp)＝ａ/Ｙ＋Δｚ…（１）
但し、ｈfe(pnp)：ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率
ａ：係数
Ｙ：ＰＮＰベース幅
Δｚ：オフセット値
【００６４】
図４から明らかなように、上記ＰＮＰベース幅Ｙを小さくすると、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率が上昇する。そして、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈfe(pnp)が上昇すると、電流増幅率ｈfe(pnp)と電流増幅率ｈfe(npn)との積の値が大きくなるので、保持電流特性ＩＨの値は小さな値になる。結果として、転流特性Ｉcomが低下することになる。
【００６５】
一方、図２に示す本双方向フォトサイリスタチップ５２におけるＮ型シリコン基板４１の厚さ(以下、基板厚さと言う)Ｔを薄くすると、図３中のＰＮＰトランジスタＱ１,Ｑ３の電流増幅率が低下する。
【００６６】
図５は、本実施の形態の双方向フォトサイリスタチップ５２におけるＰＮＰトランジスタＱ１,Ｑ３の、電流増幅率ｈfeと基板厚さＴとの関係を示す。図５から分かるように、「電流増幅率ｈfe」と「基板厚さＴ」とは略正比例の関係にあり、その関係式(２)は一般的に以下のように表される。
ｈfe(pnp)＝ｂ×Ｔ＋ΔＴ…（２）
但し、ｈfe(pnp)：ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率
ｂ：係数
Ｔ：基板厚さ
ΔＴ：オフセット値
【００６７】
図５から明らかなように、上記基板厚さＴを薄くすると、上記ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率が低下することが分かる。
【００６８】
上記関係式(１)と関係式(２)とから、図３中のＰＮＰトランジスタＱ１,Ｑ３の電流増幅率とＰＮＰベース幅Ｙおよび基板厚さＴとの間には、関係式(３)に示すように、「電流増幅率」は「(基板厚さＴ)/(ＰＮＰベース幅Ｙ)」に比例するという関係が成立する。
ｈfe(pnp)∝Ｔ/Ｙ      …（３）
【００６９】
図６は、本実施の形態の双方向フォトサイリスタチップ５２におけるＰＮＰトランジスタＱ１,Ｑ３の、電流増幅率ｈfeとＰＮＰベース幅Ｙおよび基板厚さＴとの関係を示す。
【００７０】
関係式(３)より、チップ幅を縮小するためにＰＮＰベース幅Ｙを小さくしても、それに見合う分基板厚さＴを薄くすれば、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈfe(pnp)は変わらないという関係が得られる。
【００７１】
さらに、図７に、図１〜図３中におけるバーチカルバイポーラトランジスタであるＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)と基板厚さＴとの関係を示す。また、図８に、上記ＮＰＮトランジスタＱ２,Ｑ４のゲート抵抗ＲＧＫの値と基板厚さＴとの関係を示す。
【００７２】
図７および図８では、上記ＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)およびゲート抵抗ＲＧＫと基板厚さＴとの関係を分かり易くするために、電流増幅率ｈfe(npn)およびゲート抵抗ＲＧＫを、基板厚さＴが２３０μｍの場合の値を「１」として規格化した変化率で表している。
【００７３】
図７および図８によれば、上記基板厚さＴを１６０μｍ〜２４５μｍで変化させた場合でも、上記ＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)およびゲート抵抗ＲＧＫは、共に０.５％未満の変化率である。したがって、基板厚さＴを薄くしても、上記ＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)およびゲート抵抗ＲＧＫの特性は変わらないことが分かる。
【００７４】
上述したように、本実施の形態においては、図３に示す光点弧カプラを構成する双方向フォトサイリスタチップ５２の第１,第２フォトサイリスタ４０a,４０bにおけるＰＮＰトランジスタＱ１,Ｑ３のＰＮＰベース幅Ｙを縮小する場合に、その分だけ基板厚さＴを薄くすることにより、保持電流特性ＩＨの上記パラメータ(１)である電流増幅率ｈfe(pnp)は変わらない。また、基板厚さＴを薄くしても、上記パラメータ(２)であるＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)、および、上記パラメータ(３)であるＲＧＫの値に変化がない。
【００７５】
したがって、上記ＰＮＰトランジスタＱ１,Ｑ３のＰＮＰベース幅Ｙを縮小する際に、それに見合う分だけ基板厚さＴを薄くすることにより、保持電流特性ＩＨの変化を無くして、転流特性Ｉcomおよび光感度特性ＩＦＴの変化を無くすことができる。
【００７６】
すなわち、本実施の形態によれば、転流特性Ｉcomおよび光感度特性ＩＦＴを劣化させることなく、ＰＮＰベース幅Ｙを縮小して双方向フォトサイリスタチップ５２のチップサイズの縮小を図ることが可能になるのである。
【００７７】
また、上記双方向フォトサイリスタチップ５２を製造する際には、上記基板厚さＴと上記ＰＮＰベース幅Ｙとの上記関係式(３)に基づいてＰＮＰベース幅Ｙを縮小するようにする。こうすることによって、プロセス条件の変更や、ＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)や、ＲＧＫ(ゲート抵抗)等の回路定数を変更することなく、容易に双方向フォトサイリスタチップ５２のチップサイズを縮小することが可能になる。
【００７８】
尚、「基板厚さＴ」は、関係式(２)に示すΔＴ(オフセット値)まで(つまり、０μｍまで)の薄さに到達するまではコントロール可能である。これに対し、基板厚さＴの上限値は、以下の理由から「２００μｍ以下」に設定している。
【００７９】
一般的に、半導体ウエハーは、厚さを２００μｍ以下まで研磨すると反りや破壊が起き易くなることが知られており、通常ではコストのかかる２００μｍ以下に研磨することはない。この発明においては、半導体ウエハーの厚さを、これまで作成しなかった２００μｍ以下の領域まで薄くすることによってチップサイズの縮小を図るのである。
【００８０】
また、上記図６においては、上記基板厚さＴを１６０μｍ〜２４５μｍに振った値に対するＰＮＰベース幅Ｙを用いたが、ＰＮＰベース幅Ｙの下限値は製品の仕様耐圧によって適宜調整されることになる。これに対して、ＰＮＰベース幅Ｙの上限値は、以下の理由から「２６０μｍ以下」に設定している。
【００８１】
図１２に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタチップ２のみでダイレクトに負荷を制御するためには、少なくとも、本ＳＳＲの保証実効オン電流以上のＩcomが必要である。そこで、上記保証実効オン電流の２倍程度のＩcomを目標とするためには、例えば、本ＳＳＲの保証実効オン電流を３００mＡとした場合、６００mＡのＩcomが必要である。したがって、目標Ｉcomの値を６００mＡとした場合において、基板厚さＴを２００μｍ以下に設定した場合に、目標Ｉcom値６００mＡの性能を確保するためには、ＰＮＰベース幅Ｙは「２６０μｍ以下」となるのである。
【００８２】
以上のごとく、本実施の形態においては、図３に示す光点弧カプラを構成する双方向フォトサイリスタチップ５２のチップサイズを縮小してコスト削減を図るために、図３中のＰＮＰトランジスタＱ１,Ｑ３におけるカソード拡散領域４４とアノード拡散領域４３との間の距離(図２参照)であるＰＮＰベース幅Ｙを縮小する。その場合、単にＰＮＰベース幅Ｙを縮小すると、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈfe(pnp)が上昇し、電流増幅率ｈfe(pnp)とＮＰＮトランジスタＱ２,Ｑ４の電電流増幅率ｈfe(npn)との積の値が大きくなる。その結果、保持電流特性ＩＨの値が小さな値となって、転流特性Ｉcomが低下してしまう。
【００８３】
そこで、上記ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率とＰＮＰベース幅Ｙおよび基板厚さＴとの間に、「電流増幅率」は「(基板厚さＴ)/(ＰＮＰベース幅Ｙ)」に比例するという関係が成立することを利用して、ＰＮＰベース幅Ｙを小さくした分に見合う分だけ基板厚さＴを薄くすることにより、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈfe(pnp)が変わらないようにする。その場合、上記基板厚さＴを薄くしても、上記ＮＰＮトランジスタＱ２,Ｑ４の電流増幅率ｈfe(npn)およびＲＧＫの値に変化はない。したがって、上記保持電流特性ＩＨの変化を無くすことができる。
【００８４】
すなわち、本実施の形態によれば、転流特性Ｉcomおよび光感度特性ＩＦＴを劣化させることなくＰＮＰベース幅Ｙを縮小し、双方向フォトサイリスタチップ５２のチップサイズの縮小を図ることができるのである。
【００８５】
その場合、上記ＰＮＰベース幅Ｙを２６０μｍ以下に設定し、Ｎ型シリコン基板４１の厚さＴを２００μｍ以下に設定することが望ましい。
【００８６】
・第２実施の形態
図９は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す。また、図１０は、図９におけるＤ‐Ｄ'矢視断面概略図である。
【００８７】
図９および図１０に示すように、ＣＨ１の第１フォトサイリスタ４０aとＣＨ２の第２フォトサイリスタ４０bにおいては、共に、ゲート拡散領域４４がアノード拡散領域４３よりも中心線Ｅ‐Ｅ’側に配置されている。尚、図９および図１０に示す双方向フォトサイリスタチップでは、分かり易いように、図１および図２に示す双方向フォトサイリスタチップと同じ部材には同じ番号を付している。
【００８８】
また、図１および図２に示す双方向フォトサイリスタチップと同様に、図９に示すように、中心線Ｅ‐Ｅ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。また、図１０に示すように、中心線Ｅ‐Ｅ’と直交する垂直方向の線分Ｆ‐Ｆ’に対して略左右対称に構成されている。すなわち、中心線Ｅ‐Ｅ’および線分Ｆ‐Ｆ’に対して左側のフォトサイリスタが上記ＣＨ１の第１フォトサイリスタ４０aであり、右側のフォトサイリスタが上記ＣＨ２の第２フォトサイリスタ４０bである。
【００８９】
本実施の形態においては、上記第１実施の形態の場合と比べて、チャネル分離領域４２に近い側に、Ｐ型のゲート拡散領域４４を配置し、チップダイシング面に近い側にＰ型のアノード拡散領域４３を配置し、ゲート拡散領域４４およびアノード拡散領域４３は、夫々チャネル分離領域４２に平行に配列されている。
【００９０】
図１１は、本実施の形態の双方向フォトサイリスタチップにおけるＰＮＰトランジスタの電流増幅率ｈfeと１/(ＰＮＰベース幅Ｙ)との関係を示す。
【００９１】
上記第１実施の形態の場合と同様に、ラテラル型バイポーラトランジスタであるＰＮＰトランジスタの「電流増幅率ｈfe」が「１/(ＰＮＰベース幅Ｙ)」と比例関係にあり、上記関係式(１)と同じ
ｈfe(pnp)＝ａ/Ｙ＋Δｚ…（４）
関係式(４)が成立する。
【００９２】
したがって、本実施の形態においても、上記第１実施の形態の場合と同様に、ＰＮＰトランジスタの電流増幅率とＰＮＰベース幅Ｙおよび基板厚さＴとの間に、「電流増幅率」は「(基板厚さＴ)/(ＰＮＰベース幅Ｙ)」に比例するという関係が成立する。そこで、ＰＮＰベース幅Ｙを小さくした分に見合う分だけ基板厚さＴを薄くすることによって、ＰＮＰトランジスタの電流増幅率ｈfe(pnp)が変わらないようにでき、上記保持電流特性ＩＨの変化を無くすことができる。
【００９３】
すなわち、本実施の形態においても、上記転流特性Ｉcomおよび上記光感度特性ＩＦＴを劣化させることなくＰＮＰベース幅Ｙを縮小し、上記双方向フォトサイリスタチップのチップサイズの縮小を図ることができるのである。
【００９４】
尚、上記双方向フォトサイリスタチップのパターンレイアウトは、上記各実施の形態に点綴されるものではなく、第１導電型の半導体基板の表面に形成された第２導電型の第１拡散層と、第１導電型の半導体基板の表面に上記第１拡散層と対向するように形成された第２導電型の第２拡散層と、この第２拡散層内に上記第１拡散層に対向して形成された上記第１導電型の第３拡散層とを、夫々含む一対のフォトサイリスタ部を備えた双方向フォトサイリスタチップであれば、この発明を適用することができる。
【００９５】
・本願発明のまとめ
上述したように、この発明の双方向フォトサイリスタチップは、
１つの半導体チップの表面に、互いに離間して形成されている第１フォトサイリスタ部４０aおよび第２フォトサイリスタ部４０bを備え、
上記各フォトサイリスタ部４０a,４０bは、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域４３と、Ｎ型またはＰ型のうち他方の導電型を持つ基板４１と、上記アノード拡散領域４３に対向する上記一方の導電型を持つゲート拡散領域４４と、このゲート拡散領域４４内に上記アノード拡散領域４３に対向して形成されると共に上記他方の導電型を持つカソード拡散領域４５とを含むＰＮＰＮ部を有しており、
上記基板４１の厚さＴが２００μｍ以下である
ことを特徴としている。
【００９６】
上記ラテラル型バイポーラトランジスタの上記アノード拡散領域４３と上記ゲート拡散領域４４との上記対向方向への距離Ｙを２６０μｍ以下に縮めることによって、チップサイズを縮小してコスト削減を図ることができる。ところが、その際に、何の工夫もなければ、上記ラテラル型バイポーラトランジスタの保持電流特性ＩＨの値が小さな値となり、転流特性Ｉcomが低下してしまう。
【００９７】
そこで、上記ラテラル型バイポーラトランジスタの電流増幅率と上記距離Ｙおよび上記基板４１の厚さＴとの間に、「電流増幅率」は「(基板４１の厚さＴ)/(上記距離Ｙ)」に比例するという関係が成立することを利用して、上記距離Ｙを小さくしたのに見合う分だけ上記基板４１の厚さＴを薄くすることにより、上記ラテラル型バイポーラトランジスタの電流増幅率が変わらないようにする。その場合、上記基板４１の厚さＴを薄くしても、バーチカルバイポーラトランジスタの電流増幅率およびゲート抵抗の値に変化はない。したがって、上記保持電流特性ＩＨの変化を無くすことができる。
【００９８】
上記構成によれば、上記基板４１の厚さＴを２００μｍ以下に設定している。したがって、上記アノード拡散領域４３と上記ゲート拡散領域４４との上記対向方向への距離Ｙを２６０μｍ以下に縮小した場合に、上記ラテラル型バイポーラトランジスタの保持電流特性ＩＨの値が小さな値となって転流特性Ｉcomが低下するのを防止できる。
【００９９】
すなわち、この発明によれば、上記転流特性Ｉcomおよび光感度特性を劣化させることなく距離Ｙを２６０μｍ以下に縮小して、本双方向フォトサイリスタチップのチップサイズの縮小を図ることが可能になる。
【０１００】
また、一実施の形態の双方向フォトサイリスタチップでは、
互いに対向している上記アノード拡散領域４３と上記ゲート拡散領域４４との上記対向方向への距離が２６０μｍ以下である。
【０１０１】
上記構成によれば、上記ラテラル型バイポーラトランジスタの上記基板４１の厚さＴを２００μｍ以下に設定し、尚且上記アノード拡散領域４３と上記ゲート拡散領域４４との上記対向方向への距離が２６０μｍ以下に設定している。したがって、転流特性Ｉcomおよび光感度特性を劣化させることなく、上記アノード拡散領域４３と上記ゲート拡散領域４４との上記対向方向への距離Ｙを縮小して、本双方向フォトサイリスタチップのチップサイズの縮小を図ることができるのである。
【０１０２】
また、一実施の形態の双方向フォトサイリスタチップでは、
上記第１フォトサイリスタ部４０aの上記アノード拡散領域４３と上記第２フォトサイリスタ部４０bの上記カソード拡散領域４５とが電気的に接続される一方、上記第１フォトサイリスタ部４０aの上記カソード拡散領域４５と上記第２フォトサイリスタ部４０bの上記アノード拡散領域４３とが電気的に接続されている。
【０１０３】
この実施の形態によれば、上記第１フォトサイリスタ部４０aと上記第２フォトサイリスタ部４０bとが、逆並列に接続されている。したがって、上記第１フォトサイリスタ部４０aにおける上記アノード拡散領域４３側が上記カソード拡散領域４５側よりも正電位にある場合に、光信号が上記第１フォトサイリスタ４０aに入射すると、上記第１フォトサイリスタ４０a側の上記ＰＮＰＮ部が正帰還動作してオンし、上記第２フォトサイリスタ側では１次光電流のみが流れる。
【０１０４】
一方、上記第１フォトサイリスタ部４０aにおける上記カソード拡散領域４５側が上記アノード拡散領域４３側よりも正電位にある場合は、上記第２フォトサイリスタ側のＰＮＰＮ部が正帰還動作してオンし、上記第１フォトサイリスタ４０a側では１次光電流のみが流れる。
【０１０５】
このように、上記双方向フォトサイリスタチップは上記光信号が継続的に照射されている場合にはオンする。一方、上記光信号がない場合には上記保持電流でオフすることでスイッチの機能を果たす。
【０１０６】
また、この発明の光点孤カプラは、
上記この発明の双方向フォトサイリスタチップ５２とＬＥＤ５１とで構成されている
ことを特徴としている。
【０１０７】
上記構成によれば、転流特性Ｉcomおよび光感度特性を劣化させることなく、チップサイズの縮小を図ることができる双方向フォトサイリスタチップ５２が用いられている。したがって、本光点弧カプラによれば、より小型化を図ってコスト削減を図ることが可能になる。
【０１０８】
また、この発明のＳＳＲは、
上記この発明の光点孤カプラとスナバ回路とで構成されている
ことを特徴としている。
【０１０９】
上記構成によれば、小型化を図ってコスト削減を図ることができる光点弧カプラを用いている。したがって、小型で安価なＳＳＲを実現できる。
【符号の説明】
【０１１０】
４０a…第１フォトサイリスタ、
４０b…第２フォトサイリスタ、
４１…Ｎ型シリコン基板、
４２…ショートダイオード、
４３…Ｐ型アノード拡散領域、
４４…Ｐ型ゲート拡散領域、
４５…Ｎ型カソード拡散領域、
４６…ゲート抵抗領域、
４７…高濃度Ｎ型拡散領域、
４８a,４８b…Ａuワイヤ、
５１…ＬＥＤ、
５２…双方向フォトサイリスタチップ、
５３,５４…ゲート抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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