(57)【要約】【課題】電源電圧を超えるクロック信号が入力された場合でも、電源側に逆流電流が流れ込むことを防止できる発振回路を提供する。【解決手段】電源電圧ＶＤＤを超える外部クロック信号ＣＬＫ＿ＥＸが第１端子Ｔ１に入力された場合、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧が電源電圧ＶＤＤより高くなるが、第１電源ラインからＰ型ＭＯＳトランジスタＱ１１のバルクへ流れる電流の方向に対して順方向に第１ダイオードＤ１が設けられているため、Ｐ型ＭＯＳトランジスタＱ１１のバルクから第１電源ラインには電流が流れない。従って、第１端子Ｔ１から第１電源ラインに逆流電流が流れることを確実に防止できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１インバータ回路と、
前記第１インバータ回路の出力から入力へ信号を帰還する帰還回路と、
前記第１インバータ回路の前記入力に接続される第１端子と、
前記第１インバータ回路の前記出力に接続される第２端子と
を備え、
前記第１インバータ回路は、
電源電圧を供給する第１電源ラインと前記出力とを接続する経路に設けられた少なくとも１つのＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのバルクと前記第１電源ラインとを接続する経路において、前記第１電源ラインから前記バルクへ流れる電流の方向に対して順方向に設けられた第１ダイオードと
を含み、
前記第１端子と前記第２端子との間に発振子を接続可能であるとともに、前記第１端子にクロック信号を入力可能である
ことを特徴とする発振回路。
【請求項２】
前記第１電源ラインから電源電圧を供給され、前記第１インバータ回路の前記入力又は前記出力から信号を入力し、当該入力信号に応じたクロック信号を出力する第２インバータ回路を有する、
請求項１に記載の発振回路。
【請求項３】
前記第１インバータ回路は、前記第１電源ラインより高い電源電圧を供給する第２電源ラインと前記Ｐ型ＭＯＳトランジスタの前記バルクとを接続する経路において、前記第２電源ラインから前記バルクへ流れる電流の方向に対して順方向に設けられた第２ダイオードを含む
ことを特徴とする請求項１又は２に記載の発振回路。
【請求項４】
前記第２電源ラインと前記Ｐ型ＭＯＳトランジスタの前記バルクとを接続する経路において、複数の前記第２ダイオードが直列に設けられている
ことを特徴とする請求項３に記載の発振回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の発振回路と、前記発振回路から出力されるクロック信号に同期して動作するデジタル回路とを有した半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に形成される発振回路に係り、特に、発振子を用いて発振動作させることが可能であるとともに、クロック信号を入力して動作させることも可能な発振回路に関するものである。
【背景技術】
【０００２】
水晶発振子やセラミック発振子を接続してパルス状のクロック信号を得る回路として、例えば図７に示す発振回路が知られている（例えば、特許文献１の図９など）。図７に示す発振回路では、インバータ回路５１の入力と出力との間に発振子５３と抵抗５２が接続され、その入力と出力にそれぞれキャパシタ（Ｃ５４，Ｃ５５）が接続される。この回路は、発振子５３を接続しない場合には、図８において示すように、外部の発振器（不図示）で生成されたクロック信号（ＣＬＫ＿ＥＸ）をインバータ回路５１に供給することによって、外部からＩＣ内部の回路にクロック信号を入力することが可能であり、ＣＰＵ等のＩＣにおいて広く一般的に使用されている。外部から供給されるクロック信号（ＣＬＫ＿ＥＸ）の電圧レベルは、ＩＣ内部の電源電圧レベルと同じである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２４６８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体製造プロセスの微細化によって、デバイスの耐電圧は低下する傾向にある。回路規模の大きいＣＰＵなどのコアロジックは微細プロセスで作成されるため、一般に耐電圧が低い。これに対し、ＩＣチップの外部とのインターフェース部では、コアロジックの耐電圧よりも高い電圧レベルで信号がやり取りされることが多い。
【０００５】
図９は、外部とのインターフェース用の電源電圧ＶＤＤ＿ＥＸが発振回路に供給される場合を示す図である。図９の例において、ＩＣチップの外部とのインターフェースに用いられる電源電圧ＶＤＤ＿ＥＸの電源線が、ＩＣの電源パッド５９に接続される。一般に、ＩＣチップ外部とのインターフェースには比較的大きな電流が必要なため、専用の電源パッド５９が設けられる。発振回路のインバータ回路５１には、この電源パッドにおいて入力される外部の電源電圧（ＶＤＤ＿ＥＸ）が供給される。外部の電源電圧ＶＤＤ＿ＥＸは、コアロジック５０の電源電圧ＶＤＤに比べて高い。コアロジック５０において入出力される信号は、レベルシフト回路６１，６２によって電圧レベルが変換される。
【０００６】
図１０は、外部とのインターフェース用の電源電圧ＶＤＤ＿ＥＸが発振回路に供給される場合を示す図であり、アナログ回路６４の制御用のコアロジック５０に発振回路のクロック信号が供給される場合を示す。図１０において示すように、アナログ信号Ａｏｕｔを出力するアナログ回路６４があり、それがＩＣの主機能である場合、コアロジック５０はアナログ回路５０の制御機能を担っていることが多い。通常、コアロジック５０は、ＩＣの外部から入力されるデジタルの制御信号Ｓｄに基づいて、アナログ回路５０を制御する。そのため、ＩＣには、制御信号Ｓｄを伝送するための通信線を接続するパッド６０が設けられる。通信線を使用してアナログ回路５０を制御する場合は、通信線の電源として、それ専用の電源パッド５９に外部電源の電源線が接続される。
【０００７】
図１０に示す回路では、時として、上述した通信線の電源を切断する場合がある。例えば、アナログ回路６４の調整を行うときだけ、通信用の電源線と通信線を含んだケーブルをコネクタ等で機器に接続し、その調整が終了したらコネクタを外す、といった場合である。このような場合、図１０に示す回路では発振回路に電源電圧ＶＤＤ＿ＥＸが供給されず、動作させることができないという問題がある。
【０００８】
この問題を回避するため、図１１に示す回路では、コアロジック５０と同じ電源電圧ＶＤＤを発振回路に供給している。この場合は、外部の電源線と通信線が未接続であっても発振回路は動作する。しかし、図１１に示すように発振子を取り除き、ＩＣ外部からクロック信号を入力する場合、その電圧レベルは、内部のコアロジック用の電源電圧レベル（ＶＤＤ）に制限される。前述の通り、ＩＣの外部において使用される信号の電圧レベルは、コアロジック５０の電源電圧ＶＤＤに比べて高いことが多く、通常はそのままではＩＣに入力できない。すなわち、レベルシフト回路等によって電圧レベルを変換しなければならず、追加の回路を設けなればならないという問題がある。
【０００９】
図１２は、外部から供給されるクロック信号ＣＬＫ＿ＥＸが内部の電源電圧ＶＤＤを超えた場合に、ＩＣ内部の電源に電流が逆流することを示す図である。また、図１３は、インバータ回路５１を構成するＰ型ＭＯＳトランジスタ６５の構造を示す図であり、Ｐ型ＭＯＳトランジスタ６５のドレインからバルクを通じてＩＣ内部の電源に電流が逆流することを示す。図１２，図１３において示すように、ＩＣ内部のコアロジック５０の電源電圧ＶＤＤより高い電圧がインバータ回路５１の入力に印加されると、帰還抵抗５２とＰ型ＭＯＳトランジスタ６５を介してＩＣ内部の電源に電流が逆流するという問題が生じる。
【００１０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、電源電圧を超えるクロック信号が入力された場合でも電源側に逆流電流が流れることを防止できる発振回路と、これを有した半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の観点に係る発振回路は、第１インバータ回路と、前記第１インバータ回路の出力から入力へ信号を帰還する帰還回路と、前記第１インバータ回路の前記入力に接続される第１端子と、前記第１インバータ回路の前記出力に接続される第２端子とを備える。前記第１インバータ回路は、電源電圧を供給する第１電源ラインと前記出力とを接続する経路に設けられた少なくとも１つのＰ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのバルクと前記第１電源ラインとを接続する経路において、前記第１電源ラインから前記バルクへ流れる電流の方向に対して順方向に設けられた第１ダイオードとを含む。上記発振回路は、前記第１端子と前記第２端子との間に発振子を接続可能であるとともに、前記第１端子にクロック信号を入力可能である。
【００１２】
上記の構成によれば、前記電源電圧を超えるクロック信号が前記第１端子に入力された場合、前記Ｐ型ＭＯＳトランジスタのバルクの電圧が前記電源電圧より高くなるが、前記第１電源ラインから前記Ｐ型ＭＯＳトランジスタのバルクへ流れる電流の方向に対して順方向に前記第１ダイオードが設けられているため、前記Ｐ型ＭＯＳトランジスタのバルクから前記第１電源ラインには電流が流れない。従って、前記第１端子から前記第１電源ラインに逆流電流は流れない。
【００１３】
好適に、前記第１電源ラインから電源電圧を供給され、前記第１インバータ回路の前記入力又は前記出力から信号を入力し、当該入力信号に応じたクロック信号を出力する第２インバータ回路を有してよい。
【００１４】
好適に、前記第１インバータ回路は、前記第１電源ラインより高い電源電圧を供給する第２電源ラインと前記Ｐ型ＭＯＳトランジスタの前記バルクとを接続する経路において、前記第２電源ラインから前記バルクへ流れる電流の方向に対して順方向に設けられた第２ダイオードを含んでよい。
【００１５】
上記の構成によれば、前記第２電源ラインの電源電圧を超えるクロック信号が前記第１端子に入力された場合、前記Ｐ型ＭＯＳトランジスタのバルクの電圧が前記第２電源ラインの電源電圧より高くなるが、前記第２電源ラインから前記Ｐ型ＭＯＳトランジスタのバルクへ流れる電流の方向に対して順方向に前記第２ダイオードが設けられているため、前記Ｐ型ＭＯＳトランジスタのバルクから前記第２電源ラインには電流が流れない。また、前記第１ダイオードが設けられているため、前記Ｐ型ＭＯＳトランジスタのバルクから前記第１電源ラインにも電流は流れない。従って、前記第１端子から前記第１電源ライン，前記第２電源ラインに逆流電流は流れない。
【００１６】
好適に、前記第２電源ラインと前記Ｐ型ＭＯＳトランジスタの前記バルクとを接続する経路において、複数の前記第２ダイオードが直列に設けられていてよい。
これにより、前記Ｐ型ＭＯＳトランジスタのソースに対してバルクの電圧が低くなるため、前記Ｐ型ＭＯＳトランジスタにおける基板バイアス効果の影響が低減される。
【００１７】
本発明の第２の観点に係る半導体集積回路装置は、上記第１の観点に係る発振回路と、前記発振回路から出力されるクロック信号に同期して動作するデジタル回路とを有する。
【発明の効果】
【００１８】
本発明によれば、電源電圧を超えるクロック信号が入力された場合でも電源側に逆流電流が流れることを防止できる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態に係る半導体集積回路装置の構成の一例を示す図であり、発振回路に発振子を接続する場合を示す。
【図２】第１の実施形態に係る半導体集積回路装置の発振回路に外部クロック信号を入力する場合を示す。
【図３】図２に示すインバータ回路におけるＰ型ＭＯＳトランジスタの構造と逆流電流の経路を説明するための図である。
【図４】第２の実施形態に係る半導体集積回路装置の構成の一例を示す図であり、発振回路に発振子を接続する場合を示す。
【図５】第２の実施形態に係る半導体集積回路装置の発振回路に外部クロック信号を入力する場合を示す。
【図６】図５に示すインバータ回路におけるＰ型ＭＯＳトランジスタの構造と逆流電流の経路を説明するための図である。
【図７】従来の発振回路を示す図であり、発振動作用の発振子を接続する場合を示す。
【図８】従来の発振回路を示す図であり、外部の発振器からクロック信号を入力する場合を示す。
【図９】外部とのインターフェース用の電源電圧が発振回路に供給される場合を示す図である。
【図１０】外部とのインターフェース用の電源電圧が発振回路に供給される場合を示す図であり、アナログ回路の制御用のコアロジックに発振回路のクロック信号が供給される場合を示す。
【図１１】ＩＣ内部の電源電圧が供給される発振回路の一例を示す図である。
【図１２】外部から供給されるクロック信号が内部の電源電圧を超えた場合に、ＩＣ内部の電源に電流が逆流することを示す図である。
【図１３】インバータ回路を構成するＰ型ＭＯＳトランジスタの構造を示す図であり、Ｐ型ＭＯＳトランジスタのドレインからバルクを通じて内部電源に電流が逆流することを示す。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
以下、本発明の第１の実施形態について図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体集積回路装置１の構成の一例を示す図である。図１に示す半導体集積回路装置１は、クロック信号ＣＬＫを出力する発振回路２と、そのクロック信号ＣＬＫに同期して動作するデジタル回路３０を有する。発振回路２は、第１インバータ回路１０と、帰還回路１５と、第１インバータ回路１０の入力に接続される第１端子Ｔ１と、第１インバータ回路１０の出力に接続される第２端子Ｔ２と、第２インバータ回路２０を含む。
【００２１】
第１インバータ回路１０は、例えば図１において示すように、Ｐ型ＭＯＳトランジスタＱ１１及びＮ型ＭＯＳトランジスタＱ１２と、第１ダイオードＤ１を有する。
Ｐ型ＭＯＳトランジスタＱ１１のソースは電源電圧ＶＤＤを供給する電源ライン（以下、「第１電源ライン」と記す場合がある。）に接続され、そのドレインはＮ型ＭＯＳトランジスタＱ１２のドレインと第２端子Ｔ２に接続され、そのゲートはＮ型ＭＯＳトランジスタＱ１２のゲートと第１端子Ｔ１に接続され、そのバルク（Ｎウェル）は第１ダイオードＤ１を介して第１電源ラインに接続される。Ｎ型ＭＯＳトランジスタＱ１２のソースとバルク（Ｐウェル）はグランドに接続される。
【００２２】
第１ダイオードＤ１は、Ｐ型ＭＯＳトランジスタＱ１１のバルクと電源電圧ＶＤＤの第１電源ラインとを接続する経路において、第１電源ラインからバルクへ流れる電流の方向に対して順方向に設けられている。すなわち、第１ダイオードＤ１のアノードは第１電源ラインに接続され、第１ダイオードＤ１のカソードはＰ型ＭＯＳトランジスタＱ１１のバルクに接続される。
【００２３】
帰還回路１５は、第１インバータ回路１０の出力から入力へ信号を帰還する回路であり、図１の例では抵抗によって構成される。
【００２４】
第２インバータ回路２０は、例えば図２において示すように、Ｐ型ＭＯＳトランジスタＱ２１とＮ型ＭＯＳトランジスタＱ２２を有する。
Ｐ型ＭＯＳトランジスタＱ２１のソースとバルク（Ｎウェル）は第１電源ラインに接続され、そのドレインはＮ型ＭＯＳトランジスタＱ２２のドレインに接続され、そのゲートはＮ型ＭＯＳトランジスタＱ２２のゲートと第１端子Ｔ１に接続される。Ｎ型ＭＯＳトランジスタＱ２２のソースとバルク（Ｐウェル）はグランドに接続される。Ｐ型ＭＯＳトランジスタＱ２１のドレインとＮ型ＭＯＳトランジスタＱ２２のドレインとの接続ノードからクロック信号ＣＬＫが出力される。
【００２５】
デジタル回路３０は、発振回路２のクロック信号ＣＬＫに同期してデジタル信号を処理する回路であり、発振回路２と同じ電源電圧ＶＤＤに基づいて動作する。
【００２６】
図１の例において、第１端子Ｔ１と第２端子Ｔ２には、水晶発振子やセラミック発振子などの発振子５と、キャパシタＣ１，Ｃ２が接続される。発振子５は、第１端子Ｔ１と第２端子Ｔ２の間に接続される。キャパシタＣ１は第１端子Ｔ１とグランドとの間に接続され、キャパシタＣ２は第２端子Ｔ２とグランドの間に接続される。
【００２７】
図２は、本実施形態に係る半導体集積回路装置１の発振回路２に外部クロック信号ＣＬＫ＿ＥＸを入力する場合を示す図である。
図２の例において、外部の端子（Ｔ１，Ｔ２）には発振子５とキャパシタＣ１，Ｃ２が接続されず、その代わりに、図示しない発振器において生成された外部クロック信号ＣＬＫ＿ＥＸが第１端子Ｔ１に入力される。
【００２８】
ここで、上述した構成を有する発振回路２の動作について説明する。
外部の端子（Ｔ１，Ｔ２）に発振子５とキャパシタＣ１，Ｃ２を接続する場合（図１）、発振回路２は、発振子５の固有振動数とキャパシタＣ１，Ｃ２の静電容量に応じた周波数で発振する。発振状態において第１インバータ回路１０の入力に生じるアナログ的な発振信号は、第２インバータ回路２０においてパルス状のクロック信号ＣＬＫに変換される。
【００２９】
第１インバータ回路１０におけるＰ型ＭＯＳトランジスタＱ１１のバルクは、第１ダイオードＤ１を介して第１電源ラインに接続される。第１ダイオードＤ１は、第１電源ラインからバルクへ流れる電流の方向に対して順方向に設けられているため、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧は、電源電圧ＶＤＤに近い電圧に定まる。これにより、Ｐ型ＭＯＳトランジスタＱ１１は、第１電源ラインに接続されたソースとドレインとの間のチャンネルをゲート電圧に応じて制御するトランジスタとして正常に動作する。従って、第１ダイオードＤ１が設けられていても、第１インバータ回路１０は正常に動作し、発振回路２は発振する。
【００３０】
他方、図２において示すように外部クロック信号ＣＬＫ＿ＥＸを第１端子Ｔ１に入力する場合、発振回路２は発振しない。第１端子Ｔ１に入力された外部クロック信号ＣＬＫ＿ＥＸは、そのまま第２インバータ回路２０に入力され、外部クロック信号ＣＬＫ＿ＥＸを反転した信号がクロック信号ＣＬＫとして第２インバータ回路２０から出力される。
【００３１】
外部クロック信号ＣＬＫ＿ＥＸの電圧レベルが電源電圧ＶＤＤより高くなると、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧は、電源電圧ＶＤＤより高くなる。しかしながら、バルクと第１電源ラインとの間に第１ダイオードＤ１が設けられているため、図２において一点鎖線で示す逆流電流は、第１ダイオードＤ１によって阻止される。
【００３２】
図３は、図２に示すインバータ回路１０におけるＰ型ＭＯＳトランジスタＱ１１の構造と逆流電流の経路を説明するための図である。
図３の例において、Ｐ型基板の表面にＮ型拡散領域（Ｎウェル，バルク）が形成され、そのＮウェルの内側には、ソースとなるＰ型拡散領域（Ｐ＋）及びドレインとなるＰ型拡散領域（Ｐ＋）が形成される。また、この２つのＰ型拡散領域（Ｐ＋）に挟まれたチャンネル領域の上には、絶縁膜を介してゲート電極が形成される。Ｎウェルの表面には、第１ダイオードＤ１のカソードとＮウェル（バルク）とを接続するＮ型拡散領域（Ｎ＋）が形成される。
【００３３】
ドレインとＮウェル（バルク）との境界、並びに、ソースとＮウェル（バルク）との境界には、寄生ダイオードが形成される。図３において一点鎖線で示すように、第１端子Ｔ１から電源電圧ＶＤＤを超える外部クロック信号ＣＬＫ＿ＥＸが入力された場合、ドレインとＮウェル（バルク）との境界に存在する寄生ダイオードが逆流電流の経路となる。第１端子Ｔ１の電圧が電源電圧ＶＤＤより高くなると、ドレインとＮウェル（バルク）との境界に存在する当該寄生ダイオードが導通し、Ｎウェル（バルク）の電圧は電源電圧ＶＤＤより高くなる。ここで、Ｎウェル（バルク）と第１電源ラインとの間に設けられた第１ダイオードＤ１には逆方向の電圧が加わるため、第１ダイオードＤ１には電流が流れない。従って、第１端子Ｔ１から第１電源ラインへの逆流電流は、第１ダイオードＤ１によって阻止される。
【００３４】
以上説明したように、本実施形態に係る発振回路２によれば、電源電圧ＶＤＤを超える外部クロック信号ＣＬＫ＿ＥＸが第１端子Ｔ１に入力された場合、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧が電源電圧ＶＤＤより高くなるが、第１電源ラインからＰ型ＭＯＳトランジスタＱ１１のバルクへ流れる電流の方向に対して順方向に第１ダイオードＤ１が設けられているため、Ｐ型ＭＯＳトランジスタＱ１１のバルクから第１電源ラインには電流が流れない。従って、第１端子Ｔ１から第１電源ラインに逆流電流が流れることを確実に防止できる。
【００３５】
また、本実施形態に係る発振回路２によれば、第１端子Ｔ１，第２端子Ｔ２の電圧が第１電源ラインの電源電圧ＶＤＤを超えない場合、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧は電源電圧ＶＤＤに近い電圧に定まり、Ｐ型ＭＯＳトランジスタＱ１１が正常に動作する。そのため、第１端子Ｔ１と第２端子Ｔ２との間に発振子５を接続する場合、Ｐ型ＭＯＳトランジスタＱ１１を含む第１インバータ回路１０を正常に動作させて、クロック信号ＣＬＫを生成することができる。
【００３６】
更に、本実施形態に係る発振回路２によれば、半導体集積回路１の内部の電源電圧ＶＤＤによって動作するため、電源電圧ＶＤＤと異なる外部の電源電圧が供給されない場合でもクロック信号ＣＬＫを生成することができる。
【００３７】
また、本実施形態に係る発振回路２によれば、第１端子Ｔ１から信号を入力する第２インバータ回路２０を設けることによって、第１端子Ｔ１及び第２端子Ｔ２の間に発振子５を接続して発振を生じさせる場合でも、第１端子Ｔ１から外部クロック信号ＣＬＫ＿ＥＸを入力する場合でも、アナログ的な発振信号をエッジの鋭いパルス状のクロック信号ＣＬＫに変換することができる。
【００３８】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図４は、第２の実施形態に係る半導体集積回路装置１の構成の一例を示す図であり、発振回路２に発振子５を接続する場合を示す。また図５は、本実施形態に係る半導体集積回路装置１の発振回路２に外部クロック信号ＣＬＫ＿ＥＸを入力する場合を示す。
図４，図５に示す半導体集積回路装置１は、図１，図２に示す半導体集積回路装置１に外部電源電圧ＶＤＤ＿ＥＸの入力用の端子Ｔ３を設け、外部電源電圧ＶＤＤ＿ＥＸを供給する電源ライン（以下、「第２電源ライン」と記す場合がある。）とＰ型ＭＯＳトランジスタＱ１１のバルクとの間に第２ダイオードＤ２を設けたものであり、他の構成は図１，図２に示す半導体集積回路装置１と同様である。
【００３９】
第２ダイオードＤ２は、第２電源ラインとＰ型ＭＯＳトランジスタＱ１１のバルクとを接続する経路において、第２電源ラインからバルクへ流れる電流の方向に対して順方向に設けられている。
【００４０】
第１端子Ｔ１及び第２端子Ｔ２に発振子５及びキャパシタＣ１，Ｃ２を接続して発振を生じさせる場合（図４）、第１端子Ｔ１及び第２端子Ｔ２は電源電圧ＶＤＤや外部電源電圧ＶＤＤ＿ＥＸを超えない電圧となっている。ここで、外部電源電圧ＶＤＤ＿ＥＸが電源電圧ＶＤＤより高いとすると、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧は、第２電源ラインに接続された第２ダイオードＤ２によって外部電源電圧ＶＤＤ＿ＥＸに近い電圧に定まる。そのため、Ｐ型ＭＯＳトランジスタＱ１１は、第１電源ラインに接続されたソースとドレインとの間のチャンネルをゲート電圧に応じて制御するトランジスタとして正常に動作する。従って、第２ダイオードＤ２が設けられていても、第１インバータ回路１０は正常に動作し、発振回路２は発振する。
【００４１】
一方、第１端子Ｔ１に外部クロック信号ＣＬＫ＿ＥＸを入力する場合（図５）、外部クロック信号ＣＬＫ＿ＥＸの電圧レベルが外部電源電圧ＶＤＤ＿ＥＸより高くなると、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧は、外部電源電圧ＶＤＤ＿ＥＸより高くなる。しかしながら、バルクと第２電源ラインとの間に第２ダイオードＤ２が設けられているため、図５において一点鎖線で示す逆流電流は、第２ダイオードＤ２によって阻止される。
【００４２】
図６は、図５に示すインバータ回路１０におけるＰ型ＭＯＳトランジスタＱ１１の構造と逆流電流の経路を説明するための図である。
図６において一点鎖線で示すように、第１端子Ｔ１から外部電源電圧ＶＤＤ＿ＥＸを超える外部クロック信号ＣＬＫ＿ＥＸが入力された場合、ドレインとＮウェル（バルク）との境界に存在する当該寄生ダイオードが導通し、Ｎウェル（バルク）の電圧は外部電源電圧ＶＤＤ＿ＥＸより高くなる。しかしながら、Ｎウェル（バルク）と第２電源ラインとの間に設けられた第２ダイオードＤ２には逆方向の電圧が加わるため、第２ダイオードＤ２には電流が流れず、第１端子Ｔ１から第２電源ラインへの逆流電流が防止される。
【００４３】
以上説明したように、本実施形態に係る発振回路２によれば、外部電源電圧ＶＤＤ＿ＥＸを超える外部クロック信号ＣＬＫ＿ＥＸが第１端子Ｔ１に入力された場合、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧が外部電源電圧ＶＤＤ＿ＥＸより高くなり、第２ダイオードＤ２に逆方向の電圧が加わるため、第１ダイオードＤ１には電流が流れない。従って、第１端子Ｔ１から第１電源ラインに逆流電流が流れることを確実に防止できる。
【００４４】
また、Ｐ型ＭＯＳトランジスタＱ１１のバルクが電源電圧ＶＤＤを超える電圧になっても、バルクと第１電源ラインとの間には第１ダイオードＤ１が設けられているため、バルクを介して第２電源ラインから第１電源ラインに電流が流れたり、第１端子Ｔ１からバルクを介して第１電源ラインに逆流電流が流れることはない。
【００４５】
なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００４６】
上述した実施形態において第２インバータ回路２０の入力は第１端子Ｔ１に接続されているが、本発明はこれに限定されない。本発明の他の実施形態において、第２インバータ回路２０の入力は第２端子Ｔ２に接続されてもよい。この場合、第１インバータ回路１０において出力される発振信号（若しくは、外部クロック信号ＣＬＫ＿ＥＸを第１インバータ回路１０において反転した信号）を第２インバータ回路２０に入力し、これに応じたパルス状のクロック信号ＣＬＫを生成することができる。
【００４７】
上述した実施形態において、Ｐ型ＭＯＳトランジスタＱ１１のバルクと第２電源ラインとの間に設けられる第２ダイオードＤ２は１つであるが、本発明の他の実施形態では、第２ダイオードＤ２を直列に複数設けてもよい。
【００４８】
外部電源電圧ＶＤＤ＿ＥＸが電源電圧ＶＤＤに比べて高い場合、第２ダイオードＤ２によってＰ型ＭＯＳトランジスタＱ１１のバルクの電圧が外部電源電圧ＶＤＤ＿ＥＸに近い電圧になると、ソースに対するバルクの電圧が高くなり、基板バイアス効果によってＰ型ＭＯＳトランジスタＱ１１のしきい電圧が大きくなる。しきい電圧があまり大きくなると、Ｐ型ＭＯＳトランジスタＱ１１の動作特性が変化するため、発振が不安定になる可能性がある。第２ダイオードＤ２を直列に複数設けることによって、Ｐ型ＭＯＳトランジスタＱ１１のバルクの電圧が低下し、ソースとバルクとの電圧差が小さくなるため、上述した基板バイアス効果の影響を低減できる。
【符号の説明】
【００４９】
１…半導体集積回路装置、２…発振回路、５…発振子、１０…第１インバータ回路、１５…帰還回路、２０…第２インバータ回路、３０…デジタル回路、Ｔ１…第１端子、Ｔ２…第２端子、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｑ１１，Ｑ２１…Ｐ型ＭＯＳトランジスタ、Ｑ１２，Ｑ２２…Ｎ型ＭＯＳトランジスタ、Ｃ１，Ｃ２…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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