(57)【要約】【課題】本発明は、電力半導体素子及びその製造方法に関する。【解決手段】本発明は、第１導電型の第１ドリフト層と、上記ドリフト層に厚さ方向の上部に形成され、幅方向に第１導電型の第１半導体領域と第２導電型の第２半導体領域とが交互に形成される第１〜ｎリサーフ層と、上記第ｎリサーフ層の厚さ方向の上部に形成される第１導電型の第２ドリフト層と、上記第２ドリフト層に形成され、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域の上部に形成される第１導電型のソース領域と、を含み、上記第１〜ｎリサーフ層に形成される上記第２半導体領域において幅方向に最も長い部分の長さをＰｎとしたときに、Ｐｎ−１≦Ｐｎ（但し、ｎ≧２）である電力半導体素子に関する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成される第２導電型の第２半導体領域と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記第２半導体領域は、前記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成され、
前記第ｎ層の前記第２半導体領域において幅方向に最も長い部分の長さをＰｎとしたとき、Ｐ１＜Ｐｎ（但し、ｎ≧２）である、電力半導体素子。
【請求項２】
前記第ｎ層の前記第２半導体領域において幅方向に最も長い部分の長さをＰｎとしたとき、Ｐｎ−１≦Ｐｎ（但し、ｎ≧２）である、請求項１に記載の電力半導体素子。
【請求項３】
前記第ｎ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄ１＜Ｄｎ（但し、ｎ≧２）である、請求項１に記載の電力半導体素子。
【請求項４】
前記第ｎ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄｎ−１＜Ｄｎ（但し、ｎ≧２）である、請求項１に記載の電力半導体素子。
【請求項５】
前記ウェル領域から前記第２半導体領域の前記第１層の一部まで貫入するトレンチをさらに含む、請求項１に記載の電力半導体素子。
【請求項６】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成される第２導電型の第２半導体領域と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記第２半導体領域は、前記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、
前記第ｎ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄ１＜Ｄｎ（但し、ｎ≧２）である、電力半導体素子。
【請求項７】
前記第ｎ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄｎ−１≦Ｄｎ（但し、ｎ≧２）である、請求項６に記載の電力半導体素子。
【請求項８】
前記ウェル領域から前記第２半導体領域の前記第１層の一部まで貫入するトレンチをさらに含む、請求項６に記載の電力半導体素子。
【請求項９】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成される第２導電型の第２半導体領域と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記第２半導体領域は、前記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、
前記ウェル領域から前記第２半導体領域の前記第１層の一部まで貫入するトレンチをさらに含む、電力半導体素子。
【請求項１０】
前記トレンチは、上部の幅が下部の幅より広い、請求項９に記載の電力半導体素子。
【請求項１１】
前記トレンチはテーパ状または階段状である、請求項１０に記載の電力半導体素子。
【請求項１２】
前記トレンチは、第２導電型の物質及びシリコン酸化物の少なくとも一つで充填される、請求項９に記載の電力半導体素子。
【請求項１３】
前記第２半導体領域と前記トレンチとが接する部分の前記第２半導体領域の不純物濃度は、幅方向に前記トレンチに近づくほど低くなる、請求項９に記載の電力半導体素子。
【請求項１４】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成される第２導電型の第２半導体領域と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記第２半導体領域は、前記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、
前記第ｎ層の前記第２半導体領域に形成される空乏領域において幅方向に最も長い間隔の長さをＲｎとしたとき、Ｒ１＜Ｒｎ（但し、ｎ≧２）である、電力半導体素子。
【請求項１５】
前記第ｎ層の前記第２半導体領域に形成される空乏領域において幅方向に最も長い間隔の長さをＲｎとしたとき、Ｒｎ−１≦Ｒｎ（但し、ｎ≧２）である、請求項１４に記載の電力半導体素子。
【請求項１６】
前記ウェル領域から前記第２半導体領域の前記第１層の一部まで貫入するトレンチをさらに含む、請求項１４に記載の電力半導体素子。
【請求項１７】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成され、幅方向に第２導電型の第２半導体領域と第１導電型の第３半導体領域とが交互に形成されるリサーフ層と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記リサーフ層は、最下部から高さ方向に第１〜ｎリサーフ層で構成されており、
前記第ｎリサーフ層に形成される前記第３半導体領域において幅方向に最も短い部分の長さをＱｎとしたとき、Ｑ１＞Ｑｎ（但し、ｎ≧２）である、電力半導体素子。
【請求項１８】
前記第ｎリサーフ層の前記第３半導体領域において幅方向に最も短い部分の長さをＱｎとしたとき、Ｑｎ−１≧Ｑｎ（但し、ｎ≧２）である、請求項１７に記載の電力半導体素子。
【請求項１９】
前記第ｎリサーフ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄ１＜Ｄｎ（但し、ｎ≧２）である、請求項１７に記載の電力半導体素子。
【請求項２０】
前記第ｎリサーフ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄｎ−１＜Ｄｎ（但し、ｎ≧２）である、請求項１９に記載の電力半導体素子。
【請求項２１】
前記ウェル領域から前記第１リサーフ層の一部まで貫入するトレンチをさらに含む、請求項１７に記載の電力半導体素子。
【請求項２２】
第１導電型の第１半導体領域を準備する段階と、
前記第１半導体領域の一部をエッチングし、第２導電型の不純物を注入して第ｎ層の第２半導体領域を形成する段階と、
前記第ｎ層の前記第２半導体層から前記第１半導体領域の一部をエッチングし、第２導電型の不純物を注入して第ｎ−１層の第２半導体領域を形成する段階と、
前記エッチングした部分に充填物質を充填する段階と、
前記第２半導体領域の上部に第２導電型の不純物を注入してウェル領域を形成する段階と、
前記ウェル領域に第１導電型の不純物を注入してソース領域を形成する段階と、を含み、
前記第ｎ−１層の前記第２半導体領域を形成する段階は、前記ｎ−１が１になるまで繰り返して行われる、電力半導体素子の製造方法。
【請求項２３】
前記充填物質は、第２導電型の半導体物質またはシリコン酸化物である、請求項２２に記載の電力半導体素子の製造方法。
【請求項２４】
前記第ｎ層の前記第２半導体領域を形成する段階及び前記第ｎ−１層の前記第２半導体領域を形成する段階の少なくとも一つの段階は、前記第２導電型の不純物を注入した後に熱処理する段階を含んで行われる、請求項２２に記載の電力半導体素子の製造方法。
【請求項２５】
前記第ｎ層及び第ｎ−１層の第２半導体領域を形成する段階で、第ｎ層に注入される第２導電型の不純物濃度をＩｎとしたとき、Ｉ１＜Ｉｎ（但し、ｎ≧２）を満たすように第２導電型の不純物を注入して行われる、請求項２２に記載の電力半導体素子の製造方法。
【請求項２６】
前記第ｎ層及び第ｎ−１層の第２半導体領域を形成する段階で、第ｎ層に注入される第２導電型の不純物濃度をＩｎとしたとき、Ｉｎ−１＜Ｉｎ（但し、ｎ≧２）を満たすように第２導電型の不純物を注入して行われる、請求項２５に記載の電力半導体素子の製造方法。
【請求項２７】
第１導電型の第１半導体領域と、
前記第１半導体領域に形成される第２導電型の第２半導体領域と、
前記第２半導体領域の上部に形成される第２導電型のウェル領域と、
前記ウェル領域に形成される第１導電型のソース領域と、を含み、
前記第２半導体領域は、前記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、
第１〜ｎ層で構成された前記第２半導体領域において幅方向に最も長い部分の長さと高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度は、ソースドレインに電圧が印加された場合、前記ウェル領域から少なくとも一つの第１〜ｎ層（但し、ｎ≧２）の第２半導体領域に形成される空乏領域が拡張されることを防止するために構成される、電力半導体素子。
【請求項２８】
ソースドレインに電圧が印加されていない場合、前記第１〜ｎ層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離は、前記第１層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離より短い、請求項２７に記載の電力半導体素子。
【請求項２９】
ソースドレインに電圧が印加されていない場合、前記第２半導体領域の第ｎ層に形成される空乏領域の境界と第２半導体領域の境界との距離は、前記第ｎ−１層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離より短い、請求項２７に記載の電力半導体素子。
【請求項３０】
前記ウェル領域から前記第２半導体領域の前記第１層の一部まで貫入するトレンチをさらに含む、請求項２７に記載の電力半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
通常、電力半導体素子は、モーターの制御またはインバーターなどの各種スイッチング素子として広く活用されている。
【０００３】
具体的に、電力半導体素子とは、電力装置に用いられる半導体素子を意味するものであり、電力の変換や制御に最適化されている電力装置の核心である。
【０００４】
電力半導体素子は、通常の半導体素子に比べ、高耐圧化、大電流化、及び高周波数化していることを特徴とする。
【０００５】
代表的な電力半導体素子の種類としては、金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ；Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及び絶縁ゲートバイポーラトランジスター（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。
【０００６】
ＩＧＢＴ及びＭＯＳＦＥＴは、基本的にｎｐｎ接合構造を有する。すなわち、整流方向が互いに反対となるように２つのダイオードが接合されていて、平常時には電流が流れない。
【０００７】
しかし、酸化物を用いてｐ型半導体領域と絶縁された形態に形成されたゲートに＋電圧が印加されると、上記ｐ型半導体領域に存在する電子を引き寄せるようになり、これによってｐ型半導体領域と上記酸化物とが接する部分に伝導性チャネルが形成される。
【０００８】
上記伝導性チャネルを介して、エミッタとコレクタとの間またはソースとドレインとの間に電流が流れるようになる。
【０００９】
ＭＯＳＦＥＴは、ＩＧＢＴと異なって、正孔電流を除いた電子電流の流れのみを有する素子である。
【００１０】
ＭＯＳＦＥＴの代表的な特性としては、順方向電圧降下及び耐圧が挙げられる。
【００１１】
ＭＯＳＦＥＴの場合、素子の電流が流れることができる経路がチャネルに制限されるため、素子の電流密度が低くて、順方向電圧降下が大きい。
【００１２】
また、オフ（Ｏｆｆ）状態における素子の耐圧を増加させるためには、電力半導体素子のドリフト層が厚く、且つ不純物の濃度が低くなければならない。しかし、これにより、順方向電圧降下が必然的に発生する。
【００１３】
このように相補的な関係にある順方向電圧降下及び耐圧をともに向上させるために、リサーフ（ｒｅｓｕｒｆ）構造を採用したＭＯＳＦＥＴが注目されている。
【００１４】
リサーフ構造とは、ｎ型のドリフト層にｐ型の半導体領域を形成することで、ｐ型半導体領域とｎ型半導体領域とが幅方向に交互に現れる構造を意味する。
【００１５】
リサーフ構造を有するＭＯＳＦＥＴの場合、電荷補償効果による高いエピ層濃度、またはより薄いドリフト層における高い降伏電圧及び低い順方向電圧降下特性が得られるという長所がある。
【００１６】
通常、電力半導体素子に逆方向電圧が印加された際に、電界により空乏領域が拡張される。
【００１７】
逆方向電圧が次第に高くなるにつれて空乏領域も次第に拡張されるが、このような空乏領域が拡張され得る空間が十分に存在する場合、高い耐圧が得られる。
【００１８】
上述のように、リサーフ構造は、ｎ型半導体領域とｐ型半導体領域とが交互に形成される構造である。
【００１９】
通常、素子の高さ方向にｎ型半導体領域の幅とｐ型半導体領域の幅とが近似するように形成されるか、または製造工程における限界により、下部のｐ型半導体領域の幅がｎ型半導体領域の幅より大きく形成される。
【００２０】
この場合、逆電圧が印加されて次第に高くなる状況で、空乏層が拡張される十分な空間がないため、耐圧が低下する。
【００２１】
したがって、リサーフ構造を採用して順方向電圧降下効果を有しながらも、従来のリサーフ構造の電力半導体素子に比べさらに高い耐圧を有する電力半導体素子が求められている状況である。
【００２２】
下記の先行技術文献の特許文献１は、絶縁半導体素子及びその製造方法に関するものである。この特許文献１には、第２導電型のフィラーの幅及び濃度が高さ方向に応じてそれぞれ変化する技術が開示されていない。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】韓国公開特許第２０１１‐００８７３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明は、順方向電圧降下が減少するとともに、高い耐圧を有することができる電力半導体素子及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００２５】
本発明の一実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成される第２導電型の第２半導体領域と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記第２半導体領域は、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成され、上記第ｎ層の上記第２半導体領域において幅方向に最も長い部分の長さをＰｎとしたときに、Ｐ１＜Ｐｎ（但し、ｎ≧２）であることができる。
【００２６】
一実施例において、上記第ｎ層の上記第２半導体領域において幅方向に最も長い部分の長さをＰｎとしたときに、Ｐｎ−１≦Ｐｎ（但し、ｎ≧２）であることができる。
【００２７】
一実施例において、上記第ｎ層の上記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄ１＜Ｄｎ（但し、ｎ≧２）であることができる。
【００２８】
一実施例において、前記第ｎ層の前記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄｎ−１＜Ｄｎ（但し、ｎ≧２）であることができる。
【００２９】
一実施例において、上記ウェル領域から上記第２半導体領域の上記第１層の一部まで貫入するトレンチをさらに含むことができる。
【００３０】
本発明の他の実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成される第２導電型の第２半導体領域と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記第２半導体領域は、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、上記第ｎ層の上記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄ１＜Ｄｎ（但し、ｎ≧２）であることができる。
【００３１】
他の実施例において、上記第ｎ層の上記第２半導体領域において高さ方向に第２導電型の不純物の濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄｎ−１≦Ｄｎ（但し、ｎ≧２）であることができる。
【００３２】
他の実施例において、上記ウェル領域から上記第２半導体領域の上記第１層の一部まで貫入するトレンチをさらに含むことができる。
【００３３】
本発明のさらに他の実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成される第２導電型の第２半導体領域と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記第２半導体領域は、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、上記ウェル領域から上記第２半導体領域の上記第１層の一部まで貫入するトレンチをさらに含むことができる。
【００３４】
さらに他の実施例において、上記トレンチは、上部の幅が下部の幅より広いことができる。
【００３５】
さらに他の実施例において、上記トレンチはテーパ状または階段状であることができる。
【００３６】
さらに他の実施例において、上記トレンチは、第２導電型の物質及びシリコン酸化物の少なくとも一つで充填されることができる。
【００３７】
さらに他の実施例において、上記第２半導体領域と上記トレンチとが接する部分の上記第２半導体領域の不純物濃度は、幅方向に上記トレンチに近づくほど低くなることができる。
【００３８】
本発明のさらに他の実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成される第２導電型の第２半導体領域と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記第２半導体領域は、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、上記第ｎ層の上記第２半導体領域に形成される空乏領域において幅方向に最も長い間隔の長さをＲｎとしたときに、Ｒ１＜Ｒｎ（但し、ｎ≧２）であることができる。
【００３９】
さらに他の実施例において、上記第ｎ層の上記第２半導体領域に形成される空乏領域において幅方向に最も長い間隔の長さをＲｎとしたときに、Ｒｎ−１≦Ｒｎ（但し、ｎ≧２）であることができる。
【００４０】
さらに他の実施例において、上記ウェル領域から上記第２半導体領域の上記第１層の一部まで貫入するトレンチをさらに含むことができる。
【００４１】
本発明のさらに他の実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成され、幅方向に第２導電型の第２半導体領域と第１導電型の第３半導体領域とが交互に形成されるリサーフ層と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記リサーフ層は、最下部から高さ方向に第１〜ｎリサーフ層で構成されており、上記第ｎリサーフ層に形成される上記第３半導体領域において幅方向に最も短い部分の長さをＱｎとしたときに、Ｑ１＞Ｑｎ（但し、ｎ≧２）であることができる。
【００４２】
さらに他の実施例において、上記第ｎリサーフ層の上記第３半導体領域において幅方向に最も短い部分の長さをＱｎとしたときに、Ｑｎ−１≧Ｑｎ（但し、ｎ≧２）であることができる。
【００４３】
さらに他の実施例において、上記第ｎリサーフ層の上記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄ１＜Ｄｎ（但し、ｎ≧２）であることができる。
【００４４】
さらに他の実施例において、上記第ｎリサーフ層の上記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたとき、Ｄｎ−１＜Ｄｎ（但し、ｎ≧２）であることができる。
【００４５】
さらに他の実施例において、上記ウェル領域から上記第１リサーフ層の一部まで貫入するトレンチをさらに含むことができる。
【００４６】
本発明のさらに他の実施例による電力半導体素子の製造方法は、第１導電型の第１半導体領域を準備する段階と、上記第１半導体領域の一部をエッチングし、第２導電型の不純物を注入して第ｎ層の第２半導体領域を形成する段階と、上記第ｎ層の上記第２半導体層から上記第１半導体領域の一部をエッチングし、第２導電型の不純物を注入して第ｎ−１層の第２半導体領域を形成する段階と、上記エッチングした部分に充填物質を充填する段階と、上記第２半導体領域の上部に第２導電型の不純物を注入してウェル領域を形成する段階と、上記ウェル領域に第１導電型の不純物を注入してソース領域を形成する段階と、を含み、上記第ｎ−１層の上記第２半導体領域を形成する段階は、上記ｎ−１が１になるまで繰り返して行われることができる。
【００４７】
さらに他の実施例において、上記充填物質は、第２導電型の半導体物質またはシリコン酸化物であることができる。
【００４８】
さらに他の実施例において、上記第ｎ層の上記第２半導体領域を形成する段階及び上記第ｎ−１層の上記第２半導体領域を形成する段階の少なくとも一つの段階は、上記第２導電型の不純物を注入した後に熱処理する段階を含んで行われることができる。
【００４９】
さらに他の実施例において、上記第ｎ層及び第ｎ−１層の第２半導体領域を形成する段階で、第ｎ層に注入される第２導電型の不純物濃度をＩｎとしたときに、Ｉ１＜Ｉｎ（但し、ｎ≧２）を満たすように第２導電型の不純物を注入して行われることができる。
【００５０】
さらに他の実施例において、上記第ｎ層及び第ｎ−１層の第２半導体領域を形成する段階で、第ｎ層に注入される第２導電型の不純物濃度をＩｎとしたとき、Ｉｎ−１＜Ｉｎ（但し、ｎ≧２）を満たすように第２導電型の不純物を注入して行われることができる。
【００５１】
本発明のさらに他の実施例による電力半導体素子は、第１導電型の第１半導体領域と、上記第１半導体領域に形成される第２導電型の第２半導体領域と、上記第２半導体領域の上部に形成される第２導電型のウェル領域と、上記ウェル領域に形成される第１導電型のソース領域と、を含み、上記第２半導体領域は、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されており、第１〜ｎ層で構成された上記第２半導体領域において幅方向に最も長い部分の長さと高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度は、ソースドレインに電圧が印加された場合、上記ウェル領域から少なくとも一つの第１〜ｎ層（但し、ｎ≧２）の第２半導体領域に形成される空乏領域が拡張されることを防止するために構成されることができる。
【００５２】
さらに他の実施例において、ソースドレインに電圧が印加されていない場合、上記第１〜ｎ層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離は、上記第１層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離より短いことができる。
【００５３】
さらに他の実施例において、ソースドレインに電圧が印加されていない場合、上記第２半導体領域の第ｎ層に形成される空乏領域の境界と第２半導体領域の境界との距離は、上記第ｎ−１層の第２半導体領域に形成される空乏領域の境界と第２半導体領域の境界との距離より短いことができる。
【００５４】
さらに他の実施例において、上記ウェル領域から上記第２半導体領域の上記第１層の一部まで貫入するトレンチをさらに含むことができる。
【発明の効果】
【００５５】
本発明の一実施例による電力半導体素子は、上部に位置した第２半導体領域の幅が下部に位置した上記第２半導体領域の幅より広いため、空乏領域が上記第２半導体領域に拡張され得る領域を確保することができて、耐圧が向上されることができる。
【００５６】
または、上部に位置した上記第２半導体領域の濃度が下部に位置した領域の濃度より高いため、空乏領域が上記第２半導体領域に拡張され得る領域を確保することができて、耐圧が向上されることができる。
【００５７】
空乏領域が拡張され得る領域を確保することで、本発明の一実施例による電力半導体素子は、高い耐圧及び低い順方向電圧降下をともに達成することができる。
【００５８】
また、本発明の一実施例による電力半導体素子は、上記第２半導体領域を貫入するトレンチにシリコン酸化物を充填することで、上記第２半導体領域の不純物であるホウ素（Ｂｏｒｏｎ）が析出される。
【００５９】
このようにホウ素がトレンチと上記第２半導体領域とが接する部分から析出されることで、上記第２半導体領域と上記トレンチとが接する部分の第２導電型の不純物の濃度が低くなる。
【００６０】
すなわち、第２導電型の不純物の高濃度層が形成されることを防止することで、上記高濃度層が空乏層の拡張を阻むことを防止することができる。
【００６１】
したがって、本発明の一実施例による電力半導体素子は、低い順方向電圧降下効果を保持しながらも、高濃度層の形成を防止することで、高い耐圧及び低い順方向電圧降下効果をともに奏することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施例による電力半導体素子の概略的な断面図である。
【図２】本発明の一実施例による電力半導体素子及び従来のＭＯＳＦＥＴのＶＤＳ‐ＩＤグラフを図示したものである。
【図３ａ】本発明の一実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図３ｂ】本発明の一実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図３ｃ】本発明の一実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図３ｄ】本発明の一実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図４】本発明の一実施例による電力半導体素子の概略的な断面図である。
【図５ａ】図４のＡ‐Ａ’における第２導電型の不純物の濃度を図示したものである。
【図５ｂ】図４のＢ‐Ｂ’における第２導電型の不純物の濃度を図示したものである。
【図６】本発明の他の実施例による電力半導体素子の概略的な断面図である。
【図７ａ】図６のＣ‐Ｃ’における第２導電型の不純物の濃度を図示したものである。
【図７ｂ】図６のＤ‐Ｄ’における第２導電型の不純物の濃度を図示したものである。
【図８ａ】本発明の他の実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図８ｂ】本発明の他の実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図８ｃ】本発明の他の実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図８ｄ】本発明の他の実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【図９ａ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｂ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｃ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｄ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｅ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｆ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｇ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図９ｈ】本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【図１０】本発明のさらに他の実施例による電力半導体素子の概略的な断面図である。
【発明を実施するための形態】
【００６３】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００６４】
電力用スイッチは、電力用ＭＯＳＦＥＴ、ＩＧＢＴ、様々な形態のサイリスタ、及びこれらと類似する何れか一つにより具現されることができる。ここに開示された新規技術の殆どは、ＭＯＳＦＥＴを基準に説明される。しかし、ここで開示された本発明の様々な実施例はＭＯＳＦＥＴに限定されず、例えば、ＭＯＳＦＥＴの他にも、電力用ＩＧＢＴ及び様々な種類のサイリスタを含む他の形態の電力用スイッチ技術が適用されてもよい。さらに、本発明の様々な実施例は、特定のｐ型及びｎ型領域を含むものとして説明される。しかし、ここで開示される様々な領域の導電型が、反対の素子に対しても同様に適用され得ることはいうまでもない。
【００６５】
また、ここで用いられる「ｎ型」、「ｐ型」は、第１導電型または第２導電型と定義されることができる。一方、第１導電型と第２導電型は、互いに異なる導電型を意味する。
【００６６】
また、一般に、「＋」は高濃度にドープされた状態を意味し、「−」は低濃度にドープされた状態を意味する。
【００６７】
ここで用いられる空乏領域とは、互いに異なる導電型を有する半導体領域が接して、電子と正孔が結合してキャリアー（ｃａｒｒｉｅｒ）がない領域を意味する。
【００６８】
図１は本発明の一実施例による電力半導体素子の概略的な断面図である。
【００６９】
図１を参照して、本発明の一実施例による電力半導体素子の構造について説明する。
【００７０】
本発明の一実施例による電力半導体素子は、第１導電型の第１半導体領域１０と、第２導電型の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと、第２導電型のウェル領域３０と、第１導電型のソース領域４０と、を含む。
【００７１】
より具体的に、本発明の一実施例による電力半導体素子は、第１導電型の第１半導体領域１０と、上記第１半導体領域１０に形成される第２導電型の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの上部に形成される第２導電型のウェル領域３０と、上記ウェル領域３０に形成される第１導電型のソース領域４０と、を含み、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄは、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されることができる。
【００７２】
上記第１半導体領域１０はドリフト層の役割をすることができる。
【００７３】
上記第１半導体領域１０は、高さ方向に、第１ドリフト層１０ａ、第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄ、第２ドリフト層１０ｂで構成されることができる。
【００７４】
上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄは、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されることができる。
【００７５】
また、本発明の一実施例による電力半導体素子は、第１導電型の第１半導体領域１０と、上記第１半導体領域１０に形成され、幅方向に第２導電型の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと第１導電型の第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄとが交互に形成されるリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄと、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの上部に形成される第２導電型のウェル領域３０と、上記ウェル領域３０に形成される第１導電型のソース領域４０と、を含み、上記リサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄは、上記リサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄの下部から高さ方向に第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄで構成されることができる。
【００７６】
上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄは、上記第２半導体領域の下部から高さ方向に第１〜ｎ層で構成されることができる。
【００７７】
上記電力半導体素子の第１半導体領域１０の上面には、上記ソース領域４０、上記ウェル領域３０、及び上記第２ドリフト層１０ｂが露出されることができる。
【００７８】
上記第１半導体領域１０の上面には、上記ソース領域４０から、上記ウェル領域３０の上面を含んで上記第２ドリフト層１０ｂまで覆うゲート５０が形成されることができる。
【００７９】
上記ゲート５０は、上記第１半導体領域１０の上面にゲート酸化物５１を形成し、上記ゲート酸化物の上部にポリゲート５２を形成した後、それをさらにゲート酸化物５１で覆う形態に形成されることができる。
【００８０】
上記第１半導体領域１０の露出された上面及び上記ゲート５０を覆うようにソース金属層６０が形成され、上記第１半導体領域１０の下面にはドレイン金属層７０が形成されることができる。
【００８１】
また、上記ドレイン金属層７０と上記第１半導体領域１０との間にバッファー層１２がさらに形成されることができる。
【００８２】
上記バッファー層１２が高濃度の第１導電型を有する場合には、ＭＯＳＦＥＴにおいて上記ドリフト層の厚さを減少させる機能をすることができ、第２導電型を有する場合には、上記電力半導体素子がＩＧＢＴとして作動することができる。
【００８３】
また、本発明の一実施例による電力半導体素子は、上記ウェル領域３０から上記第１リサーフ層１１ａの一部まで貫入するトレンチ８０をさらに含むことができる。
【００８４】
より具体的に、上記トレンチ８０は、上記ウェル領域３０の下部の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄを貫入するように形成されることができる。
【００８５】
上記トレンチ８０の形状は、上部の幅が下部の幅より広い形状であることができる。
【００８６】
具体的に、上記トレンチ８０の形状は、テーパ状であることができる。
【００８７】
上記トレンチ８０の内部には充填物質が充填されることができる。
【００８８】
上記充填物質は、第２導電型の物質及びシリコン酸化物（ＳｉＯ２）の少なくとも一つであることができる。
【００８９】
上記充填物質が第２導電型の物質である場合、リサーフ構造の効果を極大化することができる。
【００９０】
また、上記充填物質がシリコン酸化物である場合、ｐ型不純物として用いられるホウ素（Ｂｏｒｏｎ）が上記トレンチ８０と上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄとが接する部分から析出される現象により、電力半導体素子の耐圧を高めることができる。
【００９１】
上記ソース領域４０は、高濃度のｎ型の不純物を注入することで形成される。これにより、相対的に低い濃度のｐ型不純物が注入された上記ウェル領域３０が空乏領域になる。
【００９２】
すなわち、上記ウェル領域３０が空乏領域であるため、ゲート５０に何ら電圧が印加されない場合、上記ウェル領域３０は電流が流れない絶縁領域になる。
【００９３】
しかし、ゲート５０に正電圧が印加される場合、上記ウェル領域３０のうち上記ゲート５０の下部に隣接する部分に電子が引き寄せられてチャネルが形成される。
【００９４】
上記チャネルを介して、ソース金属層６０からドレイン金属層７０に電流が流れる。
【００９５】
上記第１半導体領域１０には、第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄが形成されることができる。
【００９６】
より具体的に、上記第１ドリフト層１０ａの上部に第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄが形成されることができる。
【００９７】
上記リサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄは、第２導電型の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと第１導電型の第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄとが交互に形成されてなるリサーフ構造を有することができる。
【００９８】
リサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄが形成されることで、従来の電力半導体素子に比べ、上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄの第１導電型の不純物の濃度を高めることができる。
【００９９】
したがって、本発明の一実施形態による電力半導体素子は、同一の耐圧を有する通常の素子に比べ、低い順方向電圧降下を有することができる。
【０１００】
ドレイン‐ソース電圧ＶＤＳとドレイン電流ＩＤとの関係を図示した図２を参照すると、本発明の一実施例による電力半導体素子は、低い順方向電圧降下を有することで、従来のＭＯＳＦＥＴに比べ高いドレイン電流ＩＤを有することが分かる。
【０１０１】
図３ａから図３ｄは、本発明の一実施例による電力半導体素子のオフ（Ｏｆｆ）状態における空乏領域の拡張を図示したものである。
【０１０２】
図３で上記空乏領域を二点鎖線で図示した。
【０１０３】
素子のオフ（Ｏｆｆ）動作時に、リサーフ構造においてｐ型半導体領域の上部の幅と下部の幅が同一に形成される場合、ソース‐ドレインに印加される電圧が増加するにつれて、空乏領域が拡張される。
【０１０４】
ｎ型の第１半導体領域１０に形成される空乏層は、ドレインの正電圧が増加するにつれて次第にドレインの方に拡張され、ｐ型の上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの内部に形成される空乏領域はソースの方に次第に拡張される。
【０１０５】
リサーフ構造を有する従来の素子の場合、ｐ型の半導体領域の上部の幅と下部の幅とが同一に形成されるため、ソース‐ドレインに印加される電圧が増加するにつれて、上部のｐ型半導体領域と下部のｐ型半導体領域の空乏領域が同様に拡張される。
【０１０６】
すなわち、下部のｐ型半導体領域が全て空乏化されるソース‐ドレイン電圧と上部のｐ型半導体領域が全て空乏化されるソース‐ドレイン電圧との差が小さい。
【０１０７】
上部のｐ型半導体領域が全て空乏化されると、空乏領域はｐ型のウェル領域に拡張される。
【０１０８】
しかし、ｐ型のウェル領域は、Ｖｔｈ特性のために相対的に非常に高い濃度の不純物を注入して形成されるため、ウェル領域の空乏領域の侵食による電流崩壊（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ  ｂｒｅａｋｄｏｗｎ）現象が発生する。
【０１０９】
しかし、図３ａから図３ｄを参照すると、本発明の一実施例による電力半導体素子は、第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄに形成される第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄにおいて幅方向に最も長い部分の長さをＰｎとしたときに、Ｐ１＜Ｐｎであるか、第１〜ｎリサーフ層に形成される第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄにおいて幅方向に最も短い部分の長さをＱｎとしたときに、Ｑ１＞Ｑｎであるため、ソース‐ドレイン電圧が高くなる際にも、第ｎリサーフ層１１ｄの第２半導体領域２２ｄの空乏領域が拡張され得る十分な領域を提供することができる。
【０１１０】
具体的に、本発明の一実施例による電力半導体素子は、上記第ｎ層の上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄにおいて幅方向に最も長い部分の長さをＰｎとしたときに、Ｐｎ−１≦Ｐｎ（但し、ｎ≧２）であり、上記第ｎ層に形成される上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄにおいて幅方向に最も短い部分の長さをＱｎとしたときに、Ｑｎ−１≧Ｑｎ（但し、ｎ≧２）であることができる。
【０１１１】
上述のＰ１は、第１層の第２半導体領域２２ａにおいて幅方向に最も長い部分の長さを意味し、上述のＰｎは、第ｎ層の第２半導体領域２２ｄにおいて幅方向に最も長い部分の長さを意味する。
【０１１２】
また、上述のＱ１は、第１層の第３半導体領域２１ａにおいて幅方向に最も短い部分の長さを意味し、上述のＱｎは、第ｎ層の第３半導体領域２１ｄにおいて幅方向に最も短い部分の長さを意味する。
【０１１３】
本発明の一実施例による電力半導体素子は、上述したように、Ｐ１＜Ｐｎ（但し、ｎ≧２）を満たすか、Ｑ１＞Ｑｎ（但し、ｎ≧２）を満たすことで、空乏領域が拡張され得る十分な領域を確保することができる。これにより、従来に比べ耐圧を著しく向上させることができる。
【０１１４】
図３ａから３ｄをそれぞれ参照して、ソース‐ドレイン電圧の上昇につれて空乏領域が拡張される形状について説明する。
【０１１５】
図３ａは、ソース‐ドレインに電圧が印加されていない場合の空乏領域の形状を概略的に図示した断面図である。
【０１１６】
ソース‐ドレインに電圧が印加されていない場合、第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄの電子と第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの正孔とが互いに結合して、上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄと上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄとが接する境界の周りに空乏領域が形成される。
【０１１７】
具体的に、第１ドリフト層１０ａ及び上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄに形成される空乏領域の境界は、第１〜ｎ層に位置する上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの形状の影響を受けて形成される。
【０１１８】
上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄに形成される空乏領域の境界は、第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄとが接する境界と同一の形状に、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの内側に形成される。
【０１１９】
すなわち、空乏領域が上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの形状の影響を受けるため、上記第ｎ層の上記第２半導体領域に形成される空乏領域において幅方向に最も長い間隔の長さをＲｎとしたときに、Ｒ１＜Ｒｎ（但し、ｎ≧２）を満たす。
【０１２０】
図３ｂは、ソース‐ドレインに低い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１２１】
ソース‐ドレインに電圧が印加された場合、電子は正電圧が印加されたドレイン金属層７０の方に、正孔は負電圧が印加されたソース金属層６０の方に引き寄せられる。
【０１２２】
具体的に、上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄ及び第１ドリフト層１０ａに形成される空乏領域の境界はドレイン金属層７０の方に移動し、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄに形成される空乏領域の境界はソース金属層６０の方に移動する。
【０１２３】
その結果、上記第１リサーフ層１１ａの第２半導体領域２２ａが全て空乏領域となり、空乏領域の境界は、上記第２〜ｎリサーフ層１１ｂ、１１ｃ、１１ｄの上記第２半導体領域２２ｂ、２２ｃ、２２ｄに存在するようになる。
【０１２４】
図３ｃは、ソース‐ドレインに、より高い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１２５】
ソース‐ドレインに印加される電圧がより高くなる場合、上記第１ドリフト層１０ａに形成される空乏領域の境界はドレイン金属層７０の方にさらに移動し、上記第２〜ｎ層の第２半導体領域２２ｂ、２２ｃ、２２ｄに形成されている空乏領域の境界はソース金属層６０の方にさらに移動する。
【０１２６】
その結果、上記第２リサーフ層１１ｂの第２半導体領域２２ｂまでが全て空乏領域となり、空乏領域の境界は、上記第ｎ−１〜ｎリサーフ層１１ｃ、１１ｄの上記第２半導体領域２２ｃ、２２ｄに存在するようになる。
【０１２７】
図３ｄは、ソース‐ドレインに高い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１２８】
ソース‐ドレインに印加される電圧が高くなる場合、上記第１ドリフト層１０ａに形成される空乏領域の境界はドレインの方にさらに移動し、上記ｎ−１及びｎ層の第２半導体領域２２ｃ、２２ｄに形成される空乏領域の境界はソース金属層６０の方にさらに移動する。
【０１２９】
ソース‐ドレインに非常に高い電圧が印加される場合には、上記第１〜ｎ−１リサーフ層１１ａ、１１ｂ、１１ｃが全て空乏領域になる。
【０１３０】
しかし、図２ｄから分かるように、非常に高い電圧が印加される場合にも、上記第ｎリサーフ層１１ｄの上記第２半導体領域２２ｄに空乏領域ではない部分が残っている。
【０１３１】
したがって、本発明の一実施例による電力半導体素子は、非常に高い電圧が印加される場合にも、ウェル領域３０に空乏領域が拡張されないことを防止することができるため、ウェル領域の空乏領域の侵食による電流崩壊（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ  ｂｒｅａｋｄｏｗｎ）現象を防止することができて、高い耐圧を有するという優れた効果がある。
【０１３２】
具体的に、このような効果を極大化するために、本発明の一実施例による電力半導体素子は、Ｐｎ−１≦Ｐｎ（但し、ｎ≧２）を満たすか、Ｑｎ−１≧Ｑｎ（但し、ｎ≧２）を満たすように構成することができる。
【０１３３】
また、このような効果を極大化するために、本発明の一実施例による電力半導体素子は、Ｒｎ−１≦Ｒｎ（但し、ｎ≧２）を満たすように構成することもできる。
【０１３４】
図４は本発明の一実施例による電力半導体素子の概略的な断面図であり、図５ａ及び図５ｂは、図４のＡ‐Ａ’、Ｂ‐Ｂ’における第２導電型の不純物の濃度を図示したものである。
【０１３５】
図５ａは、図４のＡ‐Ａ’の、第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄの上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの高さ方向の深さによるｐ型不純物の濃度を図示したものである。
【０１３６】
図５ａに示すように、第１〜ｎリサーフ層１１ａ、１１ｂ、１１ｃ、１１ｄの第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄのｐ型不純物の濃度は一定に形成されることができる。
【０１３７】
ｐ型不純物の濃度が一定であるため、電圧が印加されていない状態では、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの内側に形成される空乏領域が、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄとの境界から同一の距離だけ離れるようになる。
【０１３８】
これに制限されず、図５ａに点線で図示したように、上記第ｎ層の上記第２半導体領域において高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄ１＜Ｄｎを満たすように濃度を調節することができる。
【０１３９】
Ｄ１＜Ｄｎを満たす場合、高濃度の第ｎリサーフ層１１ｄの空乏領域の境界が、第１リサーフ層１１ａの空乏領域の境界より上記第２半導体領域２２ｄ、２２ａの境界に近く形成される。
【０１４０】
すなわち、第ｎリサーフ層１１ｄの空乏領域ではない部分が、第１リサーフ層１１ａの空乏領域ではない部分より広いため、ソース‐ドレイン電圧が高くなるにつれて空乏領域が拡張される部分を確保することができて、さらに高い耐圧を有するようになる。
【０１４１】
したがって、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの幅Ｐ、上記第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄの幅Ｑ、及び上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの濃度Ｄを組み合わせることで、空乏領域が拡張される部分を確保して、さらに高い耐圧を有するようにすることができる。
【０１４２】
図５ｂは、上記第ｎリサーフ層１１ｄに形成される上記第ｎ層の上記第２半導体領域２２ｄの境界ＢからトレンチＢ’までの幅方向におけるｐ型不純物の濃度を図示したものである。
【０１４３】
図５ｂには、上記第ｎ層の上記第２半導体領域２２ｄの幅方向におけるｐ型不純物濃度のみを図示したが、第１〜第ｎ−１層の上記第２半導体領域２２ａ、２２ｂ、２２ｃでも同一の傾向を示すことを確認した。
【０１４４】
本発明の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄがｐ型の導電型を有するように、不純物としてホウ素（Ｂｏｒｏｎ）を注入することができる。
【０１４５】
本発明の一実施例による電力半導体素子のトレンチ８０がシリコン酸化物（ＳｉＯ２）で充填される場合、シリコン酸化物とホウ素とが接触して、シリコン酸化物の表面にホウ素が析出される。
【０１４６】
したがって、図５ｂに示すように、ホウ素の析出により、第２半導体領域２２ｄのうちトレンチ８０と接する部分のｐ型不純物の濃度が減少する。
【０１４７】
従来のリサーフ構造を有する素子は、ｐ型不純物を注入した後、熱処理することでリサーフ構造を完成する。
【０１４８】
ｐ型不純物の注入によりｐ型半導体領域の中心部の濃度が高くなる場合、その部分が、高耐圧が必要な状況下において空乏領域の拡張を防ぐようになる。
【０１４９】
すなわち、ｐ型不純物の注入により上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの中心部が高濃度の不純物領域となって、これにより空乏領域の拡張が阻まれて、その部分に電界が集中する。
【０１５０】
これを解決するために、熱処理によりｐ型不純物を拡散させる場合、電子が通過すべきｎ型半導体領域の幅が減少して、順方向電圧降下が増加する。
【０１５１】
しかし、本発明の一実施例による電力半導体素子は、ホウ素の析出現象により中心部の濃度が低くなるため、上記のように空乏領域の拡張が阻まれる現象及び電界が集中される問題を防止することができる。
【０１５２】
また、ｐ型不純物を過度に拡散させる必要がないため、低い順方向電圧降下を保持することができる。
【０１５３】
したがって、本発明の一実施例による電力半導体素子は、低い順方向電圧降下特性を保持しながらも、高い耐圧を有するという優れた効果がある。
【０１５４】
図６は本発明の他の実施例による電力半導体素子の概略的な断面図であり、図７は図６のＣ‐Ｃ’、Ｄ‐Ｄ’における第２導電型の不純物の濃度を図示したものである。
【０１５５】
図６を参照すると、本発明の他の実施例による電力半導体素子は、第１導電型の第１半導体領域１０と、上記第１半導体領域１０に形成される第２導電型の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄと、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの上部に形成される第２導電型のウェル領域３０と、上記ウェル領域３０に形成される第１導電型のソース領域４０と、を含み、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄは、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの下部から高さ方向に第１〜ｎ層で構成されることができる。
【０１５６】
図７ａを参照すると、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄは、高さ方向に上部から下部（Ｃ‐Ｃ’）に向かうほどｐ型不純物の濃度が次第に減少する。
【０１５７】
上記第ｎ層の上記第２半導体領域において、高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄ１＜Ｄｎ（但し、ｎ≧２）であることができる。
【０１５８】
具体的に、上記第ｎ層の上記第２半導体領域において、高さ方向に第２導電型の不純物濃度が最も高い部分の不純物濃度をＤｎとしたときに、Ｄｎ−１≦Ｄｎ（但し、ｎ≧２）であることができる。
【０１５９】
第ｎリサーフ層のｐ型不純物濃度が第ｎ−１リサーフ層のｐ型不純物濃度より高いため、ソース‐ドレインに電圧が印加されていない状態で第ｎリサーフ層に形成される空乏領域の境界が、第ｎ−１リサーフ層の空乏領域の境界より第２半導体領域の境界に近く形成される。
【０１６０】
図７ｂは、上記第ｎリサーフ層１１ｄの第２半導体領域２２ｄの境界ＤからトレンチＤ’までの幅方向におけるｐ型不純物の濃度を図示したものである。
【０１６１】
本発明の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄがｐ型の導電型を有するように、不純物としてホウ素（Ｂｏｒｏｎ）を注入することができる。
【０１６２】
本発明の一実施例による電力半導体素子のトレンチ８０がシリコン酸化物（ＳｉＯ２）で充填される場合、シリコン酸化物とホウ素とが接触して、シリコン酸化物の表面にホウ素が析出される。
【０１６３】
したがって、図６ｂに示すように、ホウ素の析出により、第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄのうちトレンチ８０と接する部分のｐ型不純物の濃度が減少する。
【０１６４】
従来のリサーフ構造を有する素子は、ｐ型不純物を注入した後、熱処理することでリサーフ構造を完成する。
【０１６５】
ｐ型不純物の注入によりｐ型半導体領域の中心部の濃度が高くなる場合、その部分が、高耐圧が必要な状況で空乏領域の拡張を防ぐようになる。
【０１６６】
すなわち、ｐ型不純物の注入により上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの中心部が高濃度の不純物領域となって、これにより空乏領域の拡張が阻まれて、その部分に電界が集中する。
【０１６７】
これを解決するために、熱処理によりｐ型不純物を拡散させる場合、電子が通過すべきｎ型半導体領域の幅が減少して、順方向電圧降下が増加する。
【０１６８】
しかし、本発明の一実施例による電力半導体素子は、ホウ素の析出現象により中心部の濃度が低くなるため、上記のように空乏領域の拡張が阻まれる現象及び電界が集中される問題を防止することができる。
【０１６９】
また、ｐ型不純物を過度に拡散させる必要がないため、低い順方向電圧降下を保持することができる。
【０１７０】
したがって、本発明の一実施例による電力半導体素子は、低い順方向電圧降下特性を保持しながらも、高い耐圧を有するという優れた効果がある。
【０１７１】
図８ａから図８ｄは、本発明の他の実施例による電力半導体素子のオフ状態における空乏領域の拡張を図示したものである。
【０１７２】
図８ａを参照すると、第１〜ｎ層の第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの幅が一定であるが、図７ａで説明したように、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの第２導電型の不純物濃度の差により、空乏領域が拡張される程度が異なる。
【０１７３】
すなわち、上記第ｎ層の上記第２半導体領域２２ｄの第２導電型の不純物濃度が第１層の上記第２半導体領域２２ａの第２導電型の不純物濃度より高いため、ソース‐ドレインに電圧が印加されていない状態で第ｎ層の上記第２半導体領域２２ｄに形成される空乏領域の境界が、第１層の上記第２半導体領域２２ａに形成される空乏領域の境界より第２半導体領域の境界に近く形成される。
【０１７４】
図８ｂは、ソース‐ドレインに低い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１７５】
ソース‐ドレインに電圧が印加された場合、電子は正電圧が印加されたドレイン金属層７０の方に、正孔は負電圧が印加されたソース金属層６０の方に引き寄せられる。
【０１７６】
したがって、第１〜ｎ層の第３半導体領域２１ａ、２１ｂ、２１ｃ、２１ｄ及び第１ドリフト層１０ａに形成される空乏領域の境界はドレイン金属層７０の方に移動し、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄに形成される空乏領域の境界はソース金属層６０の方に移動する。
【０１７７】
その結果、上記第１リサーフ層１１ａの第２半導体領域２２ａが全て空乏領域となり、空乏領域の境界は、上記第２〜ｎ層の上記第２半導体領域２２ｂ、２２ｃ、２２ｄに存在するようになる。
【０１７８】
図８ｃは、ソース‐ドレインに、より高い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１７９】
ソース‐ドレインに印加される電圧がより高くなる場合、上記第１ドリフト層１０ａに形成される空乏領域の境界はドレインの方にさらに移動し、上記第２半導体領域２２ｂ、２２ｃ、２２ｄに形成される空乏領域の境界はソース金属層６０の方にさらに移動する。
【０１８０】
その結果、上記第２層の第２半導体領域２２ｂまでが全て空乏領域となり、空乏領域の境界は、上記第ｎ−１及びｎ層の上記第２半導体領域２２ｃ、２２ｄに存在するようになる。
【０１８１】
図８ｄは、ソース‐ドレインに高い電圧が印加された場合の空乏領域の形状を概略的に図示した断面図である。
【０１８２】
ソース‐ドレインに印加される電圧が高くなる場合、上記第１ドリフト層１０ａに形成される空乏領域の境界はドレイン金属層７０の方にさらに移動し、上記第ｎ−１及びｎ層の上記第２半導体領域２２ｃ、２２ｄに形成される空乏領域の境界はソース金属層６０の方にさらに移動する。
【０１８３】
ソース‐ドレインに非常に高い電圧が印加される場合、上記第１〜ｎ−１リサーフ層１１ａ、１１ｂ、１１ｃが全て空乏領域になる。
【０１８４】
しかし、図８ｄから分かるように、非常に高い電圧が印加される場合にも、上記第ｎリサーフ層１１ｄの上記第２半導体領域２２ｄに空乏領域ではない部分が残っている。
【０１８５】
したがって、本発明の他の実施例による電力半導体素子は、非常に高い電圧が印加される場合にもウェル領域３０に空乏領域が拡張されないことを防止することができるため、ウェル領域の空乏領域の侵食による電流崩壊（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ  ｂｒｅａｋｄｏｗｎ）現象を防止することができて、高い耐圧を有するという優れた効果がある。
【０１８６】
図９ａから図９ｈは、本発明の一実施例による電力半導体素子の製造方法を概略的に図示したものである。
【０１８７】
図９ａから図９ｈを参照して、本発明の一実施例による電力半導体素子の製造方法について説明する。本発明の一実施例による電力半導体素子の製造方法は、第１導電型の第１半導体領域１０を準備する段階（図９ａ）と、上記第１半導体領域１０の一部をエッチングし、第２導電型の不純物２２ｄ’を注入して第ｎ層の第２半導体領域２２ｄを形成する段階（図９ｂ、図９ｃ）と、上記第ｎ層の上記第２半導体領域２２ｄから上記第１半導体領域１０の一部をエッチングし、第２導電型の不純物２２ｃ’を注入して第ｎ−１層の第２半導体領域２２ｃを形成する段階（図９ｃ、図９ｄ）と、上記エッチングした部分に充填物質を充填する段階（図９ｆ）と、上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄの上部に第２導電型の不純物を注入してウェル領域３０を形成する段階（図９ｆ）と、上記ウェル領域３０に第１導電型の不純物を注入してソース領域４０を形成する段階（図９ｆ）と、を含むことができる。
【０１８８】
また、上記第ｎ−１層の上記第２半導体領域を形成する段階は、上記ｎ−１が１になるまで繰り返して行われる（図９ｃ、図９ｄ、図９ｅ）ことができる。
【０１８９】
第ｎ層の第２半導体領域２２ｄを形成する段階（図９ｂ）を行う前に、上記第１半導体領域１０の上部にトレンチ８０が形成される部分を除き、絶縁層５１を形成することができる。
【０１９０】
すなわち、上記絶縁層５１は、上記トレンチ８０を形成する過程でマスク（ｍａｓｋ）の役割をすることができる。
【０１９１】
上記ウェル領域３０に第１導電型の不純物を注入してソース領域４０を形成する段階（図９ｆ）を行った後、第１半導体領域１０の上面にゲート５０及びソース金属層６０を形成する段階（図９ｇ）を行うことができる。
【０１９２】
上記ウェル領域３０、上記ソース領域４０、上記ゲート５０、及び上記ソース金属層６０を形成する段階（図９ｇ）を行った後、素子の下面の一部を除去し、バッファー層１２を形成した後、ドレイン金属層７０を形成する段階（図９ｈ）を行うことができる。
【０１９３】
上記第１半導体領域１０を準備する段階は、エピタキシャル（ｅｐｉｔａｘｉａｌ）方法により行われることができる。
【０１９４】
上記第１導電型の不純物は、最外殻電子が５つである５族元素であり、具体的には、リン（Ｐ）、ヒ素（Ａｓ）などであることができる。
【０１９５】
上記第２導電型の不純物は、最外殻電子が３つである３族元素であり、具体的には、ホウ素（Ｂｏｒｏｎ）などであることができる。
【０１９６】
上記エッチング工程は、トレンチ８０がテーパ状になるように行われることができる。
【０１９７】
上記トレンチ８０がテーパ状になることで、上記トレンチ８０の上部の幅が下部の幅より広くなる。
【０１９８】
したがって、第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄを形成する工程で、厚さ方向に、上部に形成される第２半導体領域の幅が下部に形成される第２半導体領域の幅より広く形成されることができる。
【０１９９】
上記充填物質は、第２導電型の半導体物質またはシリコン酸化物であることができるが、これに制限されない。
【０２００】
上記第ｎ層の上記第２半導体領域を形成する段階及び上記第ｎ−１層の上記第２半導体領域を形成する段階の少なくとも一つの段階は、上記第２導電型の不純物を注入した後に熱処理する段階を含んで行われることができる。
【０２０１】
すなわち、熱処理を行うことで、注入された第２導電型の不純物の拡散距離を調節することができる。
【０２０２】
上記第ｎ層及び第ｎ−１層の第２半導体領域を形成する段階で、第ｎ層に注入される第２導電型の不純物の濃度をＩｎとしたときに、Ｉ１＜Ｉｎ（但し、ｎ≧２）を満たすように不純物を注入することができる。
【０２０３】
例えば、第ｎ層の第２半導体領域２２ｄを形成するための不純物２２ｄ’を注入した後、第ｎ−１層の第２半導体領域２２ｃを形成するために、別の熱処理工程を行ってからエッチング工程及び不純物注入工程を行うと、第ｎ層の第２半導体領域２２ｄを形成するための不純物２２ｄ’が拡散される。
【０２０４】
すなわち、上記ｎ−１が１になるまで上記の工程を繰り返す場合、最も上部に形成される第ｎ層の第２半導体領域２２ｄが最も多く拡散され、これによって最も低い不純物濃度を有するようになる。
【０２０５】
したがって、Ｉ１＜Ｉｎ（但し、ｎ≧２）を満たすように不純物を注入することで、第ｎ層の上記第２半導体領域２２ｄの不純物濃度が第１層の第２半導体領域２２ａの不純物濃度に比べ小さくないようにすることができる。
【０２０６】
図１０は本発明のさらに他の実施例による電力半導体素子の概略的な断面図である。
【０２０７】
図１０を参照すると、本発明のさらに他の実施例による電力半導体素子のトレンチ８０は、階段状を有するように形成されることができる。
【０２０８】
上記トレンチ８０は、上部の幅が下部の幅より広い形状を有するように形成されることができる。
【０２０９】
すなわち、本発明の一実施例による電力半導体素子は、上記トレンチ８０の上部の幅が下部の幅より広い形状を有するため、製造工程で上記第１〜ｎリサーフ層に形成される上記第２半導体領域２２ａ、２２ｂ、２２ｃ、２２ｄにおいて幅方向に最も長い部分の長さをＰｎとしたときに、Ｐ１＜Ｐｎ（但し、ｎ≧２）を満たすように製造されることができる。
【０２１０】
また、上記トレンチ８０が階段状に形成される場合、本発明の一実施例による電力半導体素子の製造方法において、上記第２導電型の不純物を注入する段階は、上記トレンチ８０が階段状を有するように第ｎリサーフ層１１ｄから第１リサーフ層１１ａまでエッチングした後、上記素子の上面に第２導電型の不純物を垂直に注入して行われることができる。
【０２１１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０２１２】
１０  第１半導体領域
１０ａ  第１ドリフト層
１０ｂ  第２ドリフト層
１１ａ、１１ｂ、１１ｃ、１１ｄ  リサーフ層
１２  バッファー層
２１ａ、２１ｂ、２１ｃ、２１ｄ  第３半導体領域
２２ａ、２２ｂ、２２ｃ、２２ｄ  第２半導体領域
３０  ウェル領域
４０  ソース領域
５０  ゲート
６０  ソース金属層
７０  ドレイン金属層
８０  トレンチ
【図１】
2015037188.tif 000003
【図２】
2015037188.tif 000004
【図３ａ】
2015037188.tif 000005
【図３ｂ】
2015037188.tif 000006
【図３ｃ】
2015037188.tif 000007
【図３ｄ】
2015037188.tif 000008
【図４】
2015037188.tif 000009
【図５ａ】
2015037188.tif 000010
【図５ｂ】
2015037188.tif 000011
【図６】
2015037188.tif 000012
【図７ａ】
2015037188.tif 000013
【図７ｂ】
2015037188.tif 000014
【図８ａ】
2015037188.tif 000015
【図８ｂ】
2015037188.tif 000016
【図８ｃ】
2015037188.tif 000017
【図８ｄ】
2015037188.tif 000018
【図９ａ】
2015037188.tif 000019
【図９ｂ】
2015037188.tif 000020
【図９ｃ】
2015037188.tif 000021
【図９ｄ】
2015037188.tif 000022
【図９ｅ】
2015037188.tif 000023
【図９ｆ】
2015037188.tif 000024
【図９ｇ】
2015037188.tif 000025
【図９ｈ】
2015037188.tif 000026
【図１０】
2015037188.tif 000027