(57)【要約】【課題】信号を正確に伝送する。【解決手段】第１の電圧変換部は、入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する。第２の電圧変換部は、入力信号に対して所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する。出力部は、第１の変換信号の電圧と第２の変換信号の電圧とが一致する期間において第１および第２の変換信号に応じた出力信号を生成して出力し、一致する期間に出力した出力信号を前記一致する期間以外の期間において継続して出力する。【選択図】図２
2015159434.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、
前記入力信号に対して前記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する一致期間において前記第１および第２の変換信号に応じた出力信号を生成して出力し、前記一致期間に出力した前記出力信号を前記一致期間以外の期間において継続して出力する出力部と
を具備する電圧変換回路。
【請求項２】
前記第１および第２の電圧変換回路は、同じ個数の論理反転素子を備え、
前記第１の電圧変換回路において前記入力信号と同じ電圧が供給される前記論理反転素子の個数は、前記第２の電圧変換回路よりも１つ多く、
前記第２の電圧変換回路において前記出力信号と同じ電圧が供給される前記論理反転素子の個数は、前記第１の電圧変換回路よりも１つ多い
請求項１記載の電圧変換回路。
【請求項３】
前記出力部は、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する場合には電源端子と当該電源端子より電位の低い基準端子とのいずれかを出力端子に接続して前記接続した端子の電位の信号を前記出力端子から前記出力信号として出力し、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致しない場合には前記電源端子および前記基準端子をいずれも前記出力端子に接続せずに前記出力信号を継続して出力する請求項１記載の電圧変換回路。
【請求項４】
前記出力部は、
前記第２の変換信号の電圧がローレベルである場合に前記電源端子および前記基準端子のいずれか一方の端子を第１のノードに接続する第１のトランジスタと、
前記第１の変換信号の電圧がローレベルである場合には前記第１のノードを前記出力端子に接続する第２のトランジスタと、
前記第１の変換信号の電圧がハイレベルである場合に前記第２のノードを前記出力端子に接続する第３のトランジスタと、
前記第２の変換信号の電圧がハイレベルである場合には前記一方の端子を前記第２のノードに接続する第４のトランジスタと
を備える請求項２記載の電圧変換回路。
【請求項５】
前記出力部は、
前記第１および第２の変換信号の論理積の信号をセット信号として生成するセット信号生成部と、
前記第１の変換信号を反転した信号と前記第２の変換信号を反転した信号との論理積の信号をリセット信号として生成するリセット信号生成部と、
前記セット信号および前記リセット信号の電圧が一致しない場合には前記セット信号および前記リセット信号のいずれかと電圧が同一の信号を前記出力信号として出力し、前記セット信号および前記リセット信号の電圧が一致する場合には前記出力した出力信号を保持するとともに出力するラッチ回路と
を備える請求項１記載の電圧変換回路。
【請求項６】
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致するか否かを示す制御信号を生成する制御信号生成部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致することを前記制御信号が示す場合には前記第１および第２の変換信号のいずれかを前記出力信号として出力し、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致しないことを前記制御信号が示す場合には前記出力した出力信号を保持するとともに出力するフリップフロップと
を備える請求項１記載の電圧変換回路。
【請求項７】
前記第１および第２の電圧変換回路の少なくとも一方は、
前記入力信号を遅延させて遅延信号として供給する入力側論理反転素子と、
前記遅延信号を増幅する増幅部と、
前記増幅された遅延信号に対して前記所定の遅延時間と異なる遅延時間を伴う電圧変換を行って前記出力信号として出力する出力側論理反転素子と
を備える請求項１記載の電圧変換回路。
【請求項８】
入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、
前記入力信号に対して前記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する期間において前記第１および第２の変換信号に応じた出力信号を生成して出力し、前記一致する期間に出力した前記出力信号を前記一致する期間以外の期間において継続して出力する出力部と、
前記出力信号を用いて所定の処理を行う処理回路と
を具備する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電圧変換回路、および、電子回路に関する。詳しくは、遅延時間を伴う電圧変換を行う電圧変換回路、および、電子回路に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ（Large Scale Integration）などの半導体集積回路は、電力を効率的に使用するために、電源電圧の異なる複数の領域（以下、「電源ドメイン」と称する。）に分割して管理されることが多い。このような半導体集積回路においては、信号を正確に伝播させるために、信号の電圧を変換するレベル変換器が電源ドメイン間に設けられる。このレベル変換器は、インバータなどの論理反転素子を複数備える。これらの論理反転素子においては、立上りエッジの遅延時間と立下りエッジの遅延時間とが異なることがある。このため、電圧を変換した信号の立上りエッジから立下りエッジまでの期間が変換前と比較して変動するおそれがある。回路の誤動作を防ぐ観点より、このような変動は小さい方が望ましい。
【０００３】
そこで、立上りエッジから立下りエッジまでの期間の変動を小さくするために、入力側の回路に並列に接続された２つの変換回路を備えるレベル変換器が提案されている（例えば、特許文献１参照。）。これらの２つの変換回路のそれぞれは、入力クロック信号の電圧を変換して、立上りエッジおよび立下りエッジのそれぞれの遅延時間が互いに異なる出力クロック信号を生成する。これらの変換回路の出力端子は、出力側の回路に共通に結線され、いわゆるワイヤードＯＲ（論理和）の論理値のクロック信号が出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１０５２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、変換回路のそれぞれの遅延時間に差があるため、２つの出力クロック信号の一方がハイレベルで他方がローレベルである期間が生じる。この期間において、それらの論理和の信号はハイレベルおよびローレベルの間の中間の不定な電位となってしまう。この不定の電位の期間が十分に短いと、立上りエッジから立下りエッジまでの期間の変動が抑制されるが、そうでない場合にはその変動が大きくなってしまう。この結果、信号が正確に伝送されないおそれがある。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、信号を正確に伝送することを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、上記入力信号に対して上記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致する一致期間において上記第１および第２の変換信号に応じた出力信号を生成して出力し、上記一致期間に出力した上記出力信号を上記一致期間以外の期間において継続して出力する出力部とを具備する電圧変換回路である。これにより、第１の変換信号の電圧と第２の変換信号の電圧とが一致する一致期間において第１および第２の変換信号に応じた出力信号が出力され、一致期間に出力された出力信号が、一致期間以外の期間において継続して出力されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記第１および第２の電圧変換回路は、同じ個数の論理反転素子を備え、上記第１の電圧変換回路において上記入力信号と同じ電圧が供給される上記論理反転素子の個数は、上記第２の電圧変換回路よりも１つ多く、上記第２の電圧変換回路において上記出力信号と同じ電圧が供給される上記論理反転素子の個数は、上記第１の電圧変換回路よりも１つ多くてもよい。これにより、第１の電圧変換回路において上記入力信号と同じ電圧が供給される論理判定素子の個数は、第２の電圧変換回路よりも１つ多く、第２の電圧変換回路において出力信号と同じ電圧が供給される論理反転素子の個数は、第１の電圧変換回路よりも１つ多くなるという作用をもたらす。
【０００９】
また、この第１の側面において、上記出力部は、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致する場合には電源端子と当該電源端子より電位の低い基準端子とのいずれかを出力端子に接続して上記接続した端子の電位の信号を上記出力端子から上記出力信号として出力し、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致しない場合には上記電源端子および上記基準端子をいずれも上記出力端子に接続せずに上記出力信号を継続して出力してもよい。これにより、第１の変換信号の電圧と第２の変換信号の電圧とが一致しない場合には電源端子および上記基準端子がいずれも出力端子に接続されないという作用をもたらす。
【００１０】
また、この第１の側面において、上記出力部は、上記第２の変換信号の電圧がローレベルである場合に上記電源端子および上記基準端子のいずれか一方の端子を第１のノードに接続する第１のトランジスタと、上記第１の変換信号の電圧がローレベルである場合には上記第１のノードを上記出力端子に接続する第２のトランジスタと、上記第１の変換信号の電圧がハイレベルである場合に上記第２のノードを上記出力端子に接続する第３のトランジスタと、上記第２の変換信号の電圧がハイレベルである場合には上記一方の端子を上記第２のノードに接続する第４のトランジスタとを備えてもよい。これにより、第１の変換信号の電圧と第２の変換信号の電圧とが一致しない場合には電源端子および上記基準端子がいずれも出力端子に接続されないという作用をもたらす。
【００１１】
また、この第１の側面において、上記出力部は、上記第１および第２の変換信号の論理積の信号をセット信号として生成するセット信号生成部と、上記第１の変換信号を反転した信号と上記第２の変換信号を反転した信号との論理積の信号をリセット信号として生成するリセット信号生成部と、上記セット信号および上記リセット信号の電圧が一致しない場合には上記セット信号および上記リセット信号のいずれかと電圧が同一の信号を上記出力信号として出力し、上記セット信号および上記リセット信号の電圧が一致する場合には上記出力した出力信号を保持するとともに出力するラッチ回路とを備えてもよい。これにより、セット信号およびリセット信号の電圧が一致する場合には出力信号が保持されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致するか否かを示す制御信号を生成する制御信号生成部と、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致することを上記制御信号が示す場合には上記第１および第２の変換信号のいずれかを上記出力信号として出力し、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致しないことを上記制御信号が示す場合には上記出力した出力信号を保持するとともに出力するフリップフロップとを備えてもよい。これにより、第１の変換信号の電圧と第２の変換信号の電圧とが一致しないことを制御信号が示す場合には出力信号が保持されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記第１および第２の電圧変換回路の少なくとも一方は、上記入力信号を遅延させて遅延信号として供給する入力側論理反転素子と、上記遅延信号を増幅する増幅部と、上記増幅された遅延信号に対して上記所定の遅延時間と異なる遅延時間を伴う電圧変換を行って上記出力信号として出力する出力側論理反転素子とを備えてもよい。これにより、遅延信号が増幅されるという作用をもたらす。
【００１４】
また、本技術の第２の側面は、入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、上記入力信号に対して上記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、上記第１の変換信号の電圧と上記第２の変換信号の電圧とが一致する期間において上記第１および第２の変換信号に応じた出力信号を生成して出力し、上記一致する期間に出力した上記出力信号を上記一致する期間以外の期間において継続して出力する出力部と、上記出力信号を用いて所定の処理を行う処理回路とを具備する電子回路である。これにより、第１の変換信号の電圧と第２の変換信号の電圧とが一致する一致期間において第１および第２の変換信号に応じた出力信号が出力され、一致期間に出力された出力信号が、一致期間以外の期間において継続して出力されるという作用をもたらす。
【発明の効果】
【００１５】
本技術によれば、信号を正確に伝送することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態における半導体集積回路の一構成例を示すブロック図である。
【図２】第１の実施の形態における電圧変換回路の一構成例を示す回路図である。
【図３】第１の実施の形態における出力部の一構成例を示す回路図である。
【図４】第１の実施の形態における出力部の動作の一例を示す図である。
【図５】第１の実施の形態におけるインバータの遅延時間および遅延時間差の一例を示す図である。
【図６】第１の実施の形態における入力信号、変換信号および出力信号の波形の一例を示す図である。
【図７】比較例における変換信号および出力信号の波形の一例を示す図である。
【図８】第１の実施の形態の変形例における出力部の一構成例を示す回路図である。
【図９】第２の実施の形態における電圧変換部の一構成例を示す回路図である。
【図１０】第２の実施の形態における差動増幅回路の一構成例を示す回路図である。
【図１１】第３の実施の形態における出力部の一構成例を示す回路図である。
【図１２】第４の実施の形態における出力部の一構成例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電圧が一致しない期間は出力信号を保持する例）
２．第２の実施の形態（信号を増幅して電圧が一致しない期間は出力信号を保持する例）
３．第３の実施の形態（電圧が一致しない期間はラッチにより出力信号を保持する例）
４．第４の実施の形態（電圧が一致しない期間はフリップフロップにより出力信号を保持する例）
【００１８】
＜１．第１の実施の形態＞
［半導体集積回路の構成例］
図１は、第１の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。この半導体集積回路１００として、例えば、画像処理、通信処理、または、計測処理などに用いるＬＳＩが想定される。また、半導体集積回路１００を設けた電子装置としては、デジタルカメラ、テレビ受像機、ゲーム機器、無線通信機器、または、センサモジュールなどが挙げられる。
【００１９】
この半導体集積回路１００には、電源電圧が互いに異なる複数の領域が電源ドメインとして設けられる。例えば、半導体集積回路１００は、電源ドメインＤ１、Ｄ２およびＤ３の３つの電源ドメインが設けられる。これらのドメインのうち電源ドメインＤ１には、内部回路１１０が設けられ、電源ドメインＤ２には内部回路１２０が設けられる。また、電源ドメインＤ３には内部回路１３０が設けられる。また、電源ドメインＤ１およびＤ２の境界に電圧変換回路２００が設けられ、電源ドメインＤ２およびＤ３の境界に電圧変換回路２０１が設けられる。なお、半導体集積回路１００は、特許請求の範囲に記載の電子回路の一例である。
【００２０】
内部回路１１０は、データ信号やクロック信号などの信号を生成し、信号線１１９を介して電圧変換回路２００に供給するものである。電圧変換回路２００は、内部回路１１０からの信号の電圧を変換して内部回路１２０に信号線２０９を介して供給するものである。
【００２１】
内部回路１２０は、電圧変換回路２００からの信号を用いて所定の処理を行うものである。この内部回路１２０は、信号を生成して電圧変換回路２０１へ供給し、電圧変換回路２０１は、内部回路１２０からの信号の電圧を変換して内部回路１３０に供給する。内部回路１３０は、電圧変換回路２０１からの信号を用いて所定の処理を行うものである。なお、内部回路１２０および１３０は、特許請求の範囲に記載の処理回路の一例である。
【００２２】
［電圧変換回路の構成例］
図２は、第１の実施の形態における電圧変換回路２００の一構成例を示すブロック図である。この電圧変換回路２００は、電圧変換部２１０および２２０と出力部２５０とを備える。
【００２３】
電圧変換部２１０および２２０は、互いに異なる遅延時間を伴う電圧変換を入力信号に対して行うものである。電圧変換部２１０は、電源電圧Ｖ１が供給されるＮ＋１個の論理反転素子と、電源電圧Ｖ２が供給されるＭ個の論理反転素子とを備える。ここで、Ｎは０以上の整数であり、Ｍは０以上の整数である。一方、電圧変換部２２０は、電源電圧Ｖ１が供給されるＮ個の論理反転素子と、電源電圧Ｖ２が供給されるＭ＋１個の論理反転素子とを備える。
【００２４】
図２では、ＮおよびＭの値をいずれも１とし、論理反転素子としてインバータを設けた場合を想定している。この場合、電圧変換部２１０は、電源電圧Ｖ１が供給されるインバータ２１１および２１２と、電源電圧Ｖ２が供給されるインバータ２１３を備える。また、この場合に電圧変換部２２０は、電源電圧Ｖ１が供給されるインバータ２２１と、電源電圧Ｖ２が供給されるインバータ２２２および２２３とを備える。電圧変換回路２０１の構成は、電圧変換回路２００と同様である。
【００２５】
インバータ２１１は、入力された信号を反転するとともに遅延させるものである。インバータ２１２、２１３、２２１、２２２および２２３の構成は、インバータ２１１と同様である。これらのインバータの構成は同一であるものの、それぞれの遅延時間が同一になるとは限らない。インバータに供給される電源電圧、または、インバータに入力される信号の電圧、あるいは、信号が立上りエッジであるか否かなどの各種の条件によりインバータの遅延時間が変動するためである。
【００２６】
また、インバータ２１３および２２２の電源電圧Ｖ２は、入力された信号の電圧Ｖ１と異なるため、これらのインバータからは、電圧がＶ１からＶ２へ変換された信号が出力される。このように電圧が変換された信号を、以下、「変換信号」と称する。
【００２７】
インバータ２１１は、内部回路１１０から入力された信号を入力信号ＩＮとして受け取り、その信号を反転させ、遅延信号Ａ１として後段のインバータ２１２に供給する。そして、インバータ２１２は、インバータ２１１からの遅延信号Ａ１を反転させて、遅延信号Ａ２として後段のインバータ２１３へ供給する。そして、インバータ２１３は、インバータ２１２からの遅延信号Ａ２を反転させて、変換信号Ａ３として後段の出力部２５０へ供給する。
【００２８】
一方、インバータ２２１は、内部回路１１０から入力信号ＩＮを反転させ、遅延信号Ｂ１として後段のインバータ２２２に供給する。そして、インバータ２２２は、インバータ２２１からの遅延信号Ｂ１を反転させて、変換信号Ｂ２として後段のインバータ２２３へ供給する。そして、インバータ２２３は、インバータ２２２からの変換信号Ｂ２を反転させて、変換信号Ｂ３として後段の出力部２５０へ供給する。
【００２９】
前述したように、インバータ２１１等の論理反転素子のそれぞれの遅延時間は、電源電圧の相違などにより異なる値になる。このため、入力信号Ａに対する変換信号Ｂの立上りエッジおよび立下りエッジの遅延時間は、変換信号Ａ３と異なった値になる。この結果、変換信号Ａ３の電圧と変換信号Ｂ３の電圧とが一致しない期間が生じる。
【００３０】
出力部２５０は、変換信号Ａ３の電圧と変換信号Ｂ３の電圧とが一致する期間において、それらの信号に応じた出力信号ＯＵＴを生成して出力するものである。例えば、出力部２５０は、電圧が一致する期間において変換信号Ａ３またはＢ３を反転し、出力信号ＯＵＴとして出力する。また、変換信号Ａ３の電圧と変換信号Ｂ３の電圧とが一致しない期間において出力部２５０は、一致する期間において出力した出力信号ＯＵＴを継続して出力する。
【００３１】
なお、インバータ２１１、２１２および２２１は、特許請求の範囲に記載の入力側論理反転素子の一例である。また、インバータ２１３、２２２および２２３は、特許請求の範囲に記載の出力側論理反転素子の一例である。
【００３２】
［出力部の構成例］
図３は、第１の実施の形態における出力部２５０の一構成例を示すブロック図である。この出力部２５０は、トランジスタ２５１、２５２、２５３および２５４を備える。トランジスタ２５１および２５２として、例えば、ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、トランジスタ２５３および２５４として例えば、ｎ型のＭＯＳトランジスタが用いられる。
【００３３】
トランジスタ２５１のゲート端子はインバータ２２３に接続され、ソース端子はトランジスタ２５２に接続され、ドレイン端子は電源端子に接続される。この電源端子は、電源電圧Ｖ２が印加された端子である。トランジスタ２５２のゲート端子はインバータ２１３に接続され、ソース端子はトランジスタ２５３および出力端子に接続され、ドレイン端子はトランジスタ２５１に接続される。この出力端子は、出力側の内部回路１２０に接続された端子である。
【００３４】
トランジスタ２５３のゲート端子はインバータ２１３に接続され、ドレイン端子はトランジスタ２５２および出力端子に接続され、ソース端子はトランジスタ２５４に接続される。トランジスタ２５４のゲート端子はインバータ２２３に接続され、ドレイン端子はトランジスタ２５３に接続され、ソース端子は基準端子に接続される。この基準端子は、電源電圧Ｖ２より低い基準電圧が印加された端子である。これらのトランジスタにおいては、ソース端子およびドレイン端子の間などに、寄生容量が形成されているものとする。
【００３５】
変換信号Ａ３およびＢ３が両方ともハイレベルである場合には、トランジスタ２５３および２５４のみがオン状態となり、ローレベル（基準電圧）の信号が出力信号ＯＵＴとして出力される。また、変換信号Ａ３およびＢ３が両方ともローレベルである場合には、トランジスタ２５１および２５２のみがオン状態となり、ハイレベル（電源電圧Ｖ２）の信号が出力信号ＯＵＴとして出力される。
【００３６】
また、変換信号Ａ３がハイレベルで変換信号Ｂ３がローレベルである場合には、トランジスタ２５１および２５３のみがオン状態となる。このため、電源端子および基準端子の両方が出力端子に接続されず、トランジスタ２５２または２５４の寄生容量に保持された電位の信号が出力信号ＯＵＴとして出力される。また、変換信号Ａ３がローレベルで変換信号Ｂ３がハイレベルである場合には、トランジスタ２５２および２５４のみがオン状態となり、トランジスタ２５１または２５３の寄生容量に保持された電位の信号が出力信号ＯＵＴとして出力される。
【００３７】
まとめると、変換信号Ａ３およびＢ３の電圧が一致する期間において、変換信号Ａ３またはＢ３を反転した信号が出力信号ＯＵＴとして出力される。一方、変換信号Ａ３およびＢ３の電圧が一致しない期間においては、一致する期間の電圧が保持されたホールド状態となり、その電圧の出力信号ＯＵＴが、継続して出力される。
【００３８】
なお、トランジスタ２５１、２５２、２５３および２５４は、特許請求の範囲に記載の第１、第２、第３および第４のトランジスタの一例である。
【００３９】
また、出力部２５０は、変換信号Ａ３およびＡ４の電圧が一致する期間に、いずれかの変換信号を反転した信号を出力信号ＯＵＴとして出力しているが、変換信号を反転せずに出力信号ＯＵＴとして出力してもよい。この場合、例えば、トランジスタ２５１および２５２としてｎ型のＭＯＳトランジスタが設けられ、トランジスタ２５３および２５４としてｐ型のＭＯＳトランジスタが設けられる。
【００４０】
［出力部の動作例］
図４は、第１の実施の形態における出力部２５０の動作の一例を示す図である。変換信号Ａ３およびＢ３がいずれもローレベル（Ｌ）である期間において、出力部２５０は、ハイレベル（Ｈ）の出力信号ＯＵＴを出力する。また、変換信号Ａ３およびＢ３がいずれもハイレベル（Ｈ）である期間において、出力部２５０は、ローレベル（Ｌ）の出力信号ＯＵＴを出力する。
【００４１】
また、変換信号Ａ３およびＢ３の一方がハイレベル（Ｈ）であり、他方がローレベル（Ｌ）である期間において、出力部２５０は、前回のレベルを保持するホールド状態に移行する。また、このホールド状態においては、出力部２５０のインピーダンスは非常に高くなり、電圧変換部２１０および２２０から出力側の内部回路１２０へのリーク電流が遮断される。
【００４２】
図５は、第１の実施の形態における遅延時間および遅延時間差の一例を示す図である。同図におけるａは、各種の条件下における論理反転素子（インバータ２１１など）の遅延時間を示す図である。
【００４３】
論理反転素子の遅延時間は、入力される信号が立上りエッジであるか立下りエッジであるかにより異なる。例えば、論理反転素子の電源電圧と論理反転素子に入力される信号の電圧とがいずれもＶ１である場合、立上りエッジの遅延時間はＴ_１Ｒであるのに対し、立下りエッジの遅延時間はＴ_１Ｆである。Ｔ_１Ｒは、例えば、４０ピコ秒（ｐｓ）であり、Ｔ_１Ｆは、例えば、３５ピコ秒（ｐｓ）である。
【００４４】
また、論理反転素子の電源電圧が異なる場合にも遅延時間に差が生じる。例えば、論理反転素子の電源電圧と論理反転素子に入力される信号の電圧とがいずれもＶ２である場合、立上りエッジの遅延時間はＴ_２Ｒであり、立下りエッジの遅延時間をＴ_２Ｆである。このＴ_２Ｒは、例えば、４０ピコ秒（ｐｓ）であり、Ｔ_２Ｆは、例えば、４５ピコ秒（ｐｓ）である。
【００４５】
また、論理反転素子に入力される信号の電圧が異なると、遅延時間に差が生じる。例えば、論理反転素子の電源電圧がＶ２の状態で、論理反転素子に電圧Ｖ１の信号が入力される際には、立上りエッジの遅延時間はＴ_２Ｒ＋ｄＲとなり、立上りエッジの遅延時間はＴ_２Ｆ＋ｄＦとなる。このｄＲは、例えば、２０ピコ秒（ｐｓ）であり、ｄＦは、例えば、８５ピコ秒である。特に、電源ドメインの境界を挟んで配置されるインバータ２１３および２２２においては、それぞれのインバータに入力される信号の電圧が異なるため、遅延時間の差が大きくなる。このため、電源ドメインの境界においては、遅延時間の変動が大きくなる。
【００４６】
図５におけるｂは、電圧変換部２１０および２２０のそれぞれの遅延時間の差を示す図である。電圧変換部２１０および２２０に立上りエッジが入力されると、同図におけるａより、電圧変換部２１０内の初段、２段目および３段目のインバータにおいて、それぞれＴ_１Ｒ、Ｔ_１ＦおよびＴ２Ｒ＋ｄＲの遅延時間が生じる。一方、電圧変換部２２０内の初段、２段目および３段目のインバータにおいては、それぞれＴ_１Ｒ、Ｔ_２Ｆ＋ｄＦおよびＴ_２Ｒの遅延時間が生じる。
【００４７】
また、電圧変換部２１０および２２０に立上りエッジが入力されると、図６におけるａより、電圧変換部２１０内の初段、２段目および３段目のインバータにおいて、それぞれＴ_１Ｆ、Ｔ_１ＲおよびＴ２Ｆ＋ｄＦの遅延時間が生じる。一方、電圧変換部２２０内の初段、２段目および３段目のインバータにおいては、それぞれＴ_１Ｆ、Ｔ_２Ｒ＋ｄＲおよびＴ_２Ｆの遅延時間が生じる。
【００４８】
ここで、ｄＦに対してｄＲが非常に小さい場合、立上りエッジの遅延時間は電圧変換部２２０の方が長くなり、立下りエッジの遅延時間は電圧変換部２１０の方が長くなる。この場合、出力信号ＯＵＴの立上りから立下りまでの期間（すなわち、パルス幅）と、入力信号ＩＮのパルス幅との差は、電圧変換部２２０における立上りエッジの遅延時間と、電圧変換部２１０における立下りエッジの遅延時間との差に等しくなる。この遅延時間の差は、Ｔ_１ＦおよびＴ_２Ｒの差分（＝５ピコ秒）となる。クロック信号を入力信号ＩＮとし、周期に対するパルス幅の比率（＝パルス幅／周期）をデューティ比とすると、デューティ比の変動量は、この５ピコ秒に応じた非常に小さな量となる。
【００４９】
このように、出力部２５０が、電圧が一致する期間に出力信号を生成し、その出力信号を電圧が不一致の期間に継続して出力することにより、立上りエッジおよび立下りエッジの遅延時間の差が小さくなり、デューティ比の変動が抑制される。
【００５０】
特に、クロック信号に代表される高速信号においては、一般に、伝送時のデューティ比の変動が大きいほど動作周波数の上限が低く設定される。このため、デューティ比の変動の抑制により、そのような高速信号を正確に伝送し、また、動作周波数を向上させることができる。また、比較的電圧の低い電源ドメインに信号を伝播することが可能となり集積回路の低消費電力化が可能となる。加えて、電圧変換回路２００は、最小構成で必要とする素子数が少ないため、回路実装面積の増加によるコスト増加は、ほぼ無視できる。
【００５１】
また、電圧変換回路２００は、デューティ比を直接補正する回路ではないため、データ信号の伝送についても効果を発揮する。データ信号の伝送においては、デューティ比の変動を小さくすることにより、出力側でデータ信号を受け取る保持回路としてセットアップタイムの短い保持回路を設けることができる。
【００５２】
なお、ｄＲに対してｄＦが非常に小さい場合には、電圧変換部２１０における立上りエッジの遅延時間と、電圧変換部２２０における立下りエッジの遅延時間との差に応じたデューティ比の出力信号ＯＵＴが生成される。この遅延時間の差は、Ｔ_１ＲおよびＴ_２Ｆの差分（＝５ピコ秒）となる。
【００５３】
図６は、第１の実施の形態における入力信号、変換信号および出力信号の波形の一例を示す図である。同図におけるａは、入力信号ＩＮの波形の一例を示す図である。例えば、ピーク電圧がＶ１であり、周期およびパルス幅がＴｃおよびＴｗの信号が入力信号ＩＮとして電圧変換回路２００に入力される。ある周期における入力信号ＩＮの立上りエッジのタイミングをｔ０とし、立下りエッジのタイミングをｔ３とする。
【００５４】
図６におけるｂは、電圧変換部２１０からの変換信号Ａ３の波形の一例を示す図である。この変換信号Ａ３のピーク電圧はＶ２に変換され、その立下りエッジは、タイミングｔ０に対してＴ_１Ｒ＋Ｔ_１Ｆ＋（Ｔ_２Ｒ＋ｄＲ）遅延し、立上りエッジは、タイミングｔ３に対してＴ_１Ｆ＋Ｔ_１Ｒ＋（Ｔ_２Ｆ＋ｄＦ）遅延する。この変換信号Ａ３の立下りエッジのタイミングをｔ１とし、立上りエッジのタイミングをｔ５とする。
【００５５】
図６におけるｃは、電圧変換部２２０からの変換信号Ｂ３の波形の一例を示す図である。この変換信号Ｂ３のピーク電圧はＶ２に変換され、その立下りエッジは、タイミングｔ０に対してＴ_１Ｒ＋（Ｔ_２Ｆ＋ｄＦ）＋Ｔ_２Ｒ遅延し、立上りエッジは、Ｔ_１Ｆ＋（Ｔ_２Ｒ＋ｄＲ）＋Ｔ_２Ｆ遅延する。この変換信号Ｂ３の立下りエッジのタイミングをｔ２とし、立上りエッジのタイミングをｔ４とする。
【００５６】
ここで、ｄＦに対してｄＲが非常に小さい場合、図６におけるｂおよびｃに例示するように、入力信号ＩＮに対する変換信号Ｂ３の立下りエッジの遅延時間（ｔ２−ｔ０）は、変換信号Ａ３の立下りエッジの遅延時間（ｔ１−ｔ０）より長くなる。また、入力信号ＩＮに対する変換信号Ａ３の立上りエッジの遅延時間（ｔ５−ｔ３）は、変換信号Ｂ３の立下りエッジの遅延時間（ｔ４−ｔ３）より長くなる。これらの遅延時間の相違により変換信号Ａ３およびＢ３の電圧が一致しない期間が生じる。
【００５７】
図６におけるｄは、出力部２５０からの出力信号ＯＵＴの波形の一例を示す図である。同図におけるｄに示すように、変換信号Ａ３およびＢ３の電圧が一致しない期間においては、出力部２５０がホールド状態に移行し、一致する期間の出力信号ＯＵＴが継続して出力される。この結果、入力信号ＩＮのパルス幅Ｔｗと出力信号ＯＵＴのパルス幅Ｔｗ'との差は、変換信号Ａ３の立上りエッジの遅延時間（ｔ５−ｔ３）と、変換信号Ｂ３の立下りエッジの遅延時間（ｔ２−ｔ０）との差に等しくなる。この遅延時間の差（すなわち、パルス幅の差）は、例えば、Ｔ_１ＲおよびＴ_２Ｆの差分（５ピコ秒など）であり、非常に小さな値となる。例えば、周期が５００ピコ秒のときのデューティ比の変動率は、１％（＝５／５００×１００）といった非常に小さな量に抑制される。
【００５８】
これに対して、仮に出力部２５０を設けずに、電圧変換部２１０および２２０の最終段のインバータ２１３および２２３を出力側の内部回路１２０に共通にワイヤードＯＲ接続した場合には、デューティ比の変動が大きくなるおそれがある。
【００５９】
図７は、インバータ２１１および２２１と出力部２５０とを設けず、最終段のインバータ２１３および２２３を内部回路１２０に共通にワイヤードＯＲ接続した比較例における変換信号および出力信号の波形の一例を示す図である。
【００６０】
図７におけるａは、比較例のインバータ２１３からの変換信号Ａ'の波形の一例を示す図である。この変換信号Ａ'の立上りエッジは、タイミングｔ０に対してＴ_１Ｒ＋（Ｔ_２Ｆ＋ｄＦ）遅延し、立下りエッジは、タイミングｔ３に対してＴ_１Ｆ＋（Ｔ_２Ｒ＋ｄＲ）遅延する。この変換信号Ａ'の立下りエッジのタイミングをｔ２'とし、立上りエッジのタイミングをｔ４'とする。
【００６１】
図７におけるｂは、比較例のインバータ２２３からの変換信号Ｂ'の波形の一例を示す図である。この変換信号Ｂ'の立上りエッジは、タイミングｔ０に対して（Ｔ_２Ｒ＋ｄＲ）＋Ｔ_２Ｆ遅延し、立下りエッジは、（Ｔ_２Ｆ＋ｄＦ）＋Ｔ_２Ｒ遅延する。この変換信号Ｂ３の立上りエッジのタイミングをｔ１'とし、立下りエッジのタイミングをｔ５'とする。
【００６２】
図７おけるｃは、比較例の出力信号ＯＵＴの波形の一例を示す図である。同図におけるｃに示すように、ワイヤードＯＲ接続された場合、変換信号Ａ３およびＢ３が一致しない期間においては、ハイレベルとローレベルとの中間の電位の出力信号ＯＵＴが出力される。例えば、出力側において、その中間の電位がハイレベルと判定された場合、パルス幅の変動量は、（ｔ１'−ｔ０）および（ｔ５'−ｔ３）の差分の６５ピコ秒（ｐｓ）となる。周期が５００ピコ秒（ｐｓ）のときのデューティ比の変動率は、１３％（＝６５／５００×１００）となり、出力部２５０を設けた場合の１％と比較して非常に大きな値となってしまう。
【００６３】
このように、本技術の第１の実施の形態によれば、遅延時間の異なる２つの変換信号が一致しない期間において、一致する期間に生成した出力信号を継続して出力するため、デューティ比の変動を抑制して信号を正確に伝送することができる。
【００６４】
［変形例］
第１の実施の形態においては、出力部２５０は、直列に接続されたトランジスタ２５１乃至２５４により、出力信号を生成していたが、これらのトランジスタにさらに４つのトランジスタを並列に接続して駆動力を確保してもよい。変形例の出力部２５０は、４つのトランジスタをさらに並列に接続した点において第１の実施の形態と異なる。
【００６５】
図８は、第１の実施の形態の変形例における出力部２５０の一構成例を示す回路図である。変形例の出力部２５０は、トランジスタ２５５、２５６、２５７および２５８をさらに備える点において第１の実施の形態と異なる。
【００６６】
トランジスタ２５５のゲート端子はインバータ２１３に接続され、ソース端子はトランジスタ２５６に接続され、ドレイン端子は電源端子に接続される。トランジスタ２５６のゲート端子はインバータ２２３に接続され、ソース端子はトランジスタ２５７および出力端子に接続され、ドレイン端子はトランジスタ２５５に接続される。
【００６７】
トランジスタ２５７のゲート端子はインバータ２２３に接続され、ドレイン端子はトランジスタ２５６および出力端子に接続され、ソース端子はトランジスタ２５８に接続される。トランジスタ２５８のゲート端子はインバータ２１３に接続され、ドレイン端子はトランジスタ２５７に接続され、ソース端子は基準端子に接続される。前述したように、トランジスタ２５１乃至２５４においては電源に近い方から順に、変換信号Ｂ３、Ａ３、Ａ３、Ｂ３がそれぞれ入力されている。しかし、トランジスタ２５５乃至２５８においては電源に近い方から順に、変換信号Ａ３、Ｂ３、Ｂ３、Ａ３がそれぞれ入力されることとなる。このように、トランジスタ２５５乃至２５８の回路には、トランジスタ２５１乃至２５４の入力（Ａ３およびＢ３）をスワップしたものが入力される。これにより、電圧変換幹部２１０の論理により出力信号の論理が決定される場合と、電圧変換部２２０の論理により出力信号の論理が決定される場合とのそれぞれの遅延時間を揃えることができる。したがって、デューティ比崩れを確実に抑制することができる。
【００６８】
このように、第１の実施の形態の変形例によれば、４つのトランジスタをさらに並列に接続したため、デューティ比が崩れることを確実に抑制することができる。
【００６９】
＜２．第２の実施の形態＞
第１の実施の形態では、入力側の電源ドメインＤ１においてインバータ２１２および２２１は、それぞれ遅延信号Ａ２およびＢ１をそのまま後段のインバータに供給していた。しかし、入力側の電源電圧Ｖ１が、出力側の電源電圧Ｖ２に対して低すぎる場合には、駆動力が不足して後段のインバータが動作しないおそれがある。この場合には、これらの遅延信号を増幅してから後段のインバータに供給することが望ましい。第２の実施の形態の電圧変換回路２００は、遅延信号を増幅する点において第１の実施の形態と異なる。
【００７０】
図９は、第２の実施の形態における電圧変換部２１０および２２０の一構成例を示す回路図である。第２の実施の形態の電圧変換部２１０は、インバータ２１２および２１３の間の電源ドメインＤ１側に差動増幅回路２４０が挿入されている点において第１の実施の形態と異なる。また、第２の実施の形態の電圧変換部２２０は、インバータ２２１および２２２の間の電源ドメインＤ１側に差動増幅回路２４５が挿入されている点において第１の実施の形態と異なる。
【００７１】
差動増幅回路２４０は、遅延信号Ａ１およびＡ２の差分を増幅してインバータ２１３に供給するものである。また、差動増幅回路２４５は、入力信号ＩＮおよび遅延信号Ｂ１の差分を増幅してインバータ２２３に供給するものである。なお、差動増幅回路２４０および２４５の両方を設けているが、いずれか一方のみを設ける構成であってもよい。また、差動増幅回路２４０および２４５を電源ドメインＤ１側に設ける構成としているが、電源ドメインＤ２側に設けてもよいし、それらの両方に設けてもよい。また、差動増幅回路２４０および２４５は、特許請求の範囲に記載の増幅部の一例である。
【００７２】
図１０は、第２の実施の形態における差動増幅回路２４０の一構成例を示す回路図である。この差動増幅回路２４０は、トランジスタ２４１、２４２、２４３および２４４を備える。トランジスタ２４１および２４２として、例えば、ｐ型のＭＯＳトランジスタが用いられ、トランジスタ２４３および２４４として、例えば、ｎ型のＭＯＳトランジスタが用いられる。差動増幅回路２４５の構成は、差動増幅回路２４０と同様である。
【００７３】
トランジスタ２４１のゲート端子は、トランジスタ２４２および２４４に接続され、ソース端子はトランジスタ２４２および２４３とインバータ２２３とに接続され、ドレイン端子は電源端子に接続される。また、トランジスタ２４２のゲート端子は、トランジスタ２４１および２４３とインバータ２２３とに接続され、ソース端子はトランジスタ２４１および２４４に接続され、ドレイン端子は電源端子に接続される。
【００７４】
トランジスタ２４３のゲート端子はインバータ２１２に接続され、ソース端子はトランジスタ２４１および２４２とインバータ２１３とに接続され、ドレイン端子は基準端子に接続される。また、トランジスタ２４４のゲート端子はインバータ２１１に接続され、ソース端子はトランジスタ２４１および２４２に接続され、ドレイン端子は基準端子に接続される。
【００７５】
この構成により、インバータ２１１および２１２からの遅延信号Ａ１およびＡ２の差分を増幅した信号がインバータ２２３に供給される。
【００７６】
このように、本技術の第２の実施の形態によれば、差動増幅回路２４０が信号を増幅して後段のインバータ２２３に供給するため、入力側および出力側の電圧の差が大きい場合であっても信号を正確に伝送することができる。
【００７７】
＜３．第３の実施の形態＞
第１の実施の形態では、出力部２５０は、図３に例示したように、トランジスタ２５１、２５２、２５３および２５４により出力信号を生成していた。しかし、図４に例示した動作を実現することができるのであれば、出力部２５０の構成は、図３に例示した構成に限定されない。例えば、ＳＲ（Set-Reset）ラッチなどにより出力信号を生成してもよい。第３の実施の形態の出力部２５０は、ＳＲラッチを備える点において第１の実施の形態と異なる。
【００７８】
図１１は、第３の実施の形態における出力部２５０の一構成例を示す回路図である。第３の実施の形態の出力部２５０は、ＡＮＤ（論理積）ゲート２６１および２６２とＳＲラッチ２７０とを備える。このＳＲラッチ２７０は、ＮＯＲ（否定論理和）ゲート２７１および２７２を備える。
【００７９】
ＡＮＤゲート２６１は、変換信号Ａ３およびＢ３の倫理積の信号をセット信号として生成し、ＳＲラッチに供給するものである。なお、ＡＮＤゲート２６１は、特許請求の範囲に記載のセット信号生成部の一例である。
【００８０】
ＡＮＤゲート２６２は、変換信号Ａ３を反転した信号と変換信号Ｂ３を反転した信号との論理積の信号をリセット信号として生成し、ＳＲラッチ２７０に供給するものである。なお、ＡＮＤゲート２６２は、特許請求の範囲に記載のリセット信号生成部の一例である。
【００８１】
ＮＯＲゲート２７１は、ＮＯＲゲート２７２からの信号とセット信号との否定論理和の信号を出力信号ＯＵＴとして内部回路１２０およびＮＯＲゲート２７２に供給するものである。ＮＯＲゲート２７２は、出力信号ＯＵＴとリセット信号との否定論理和の信号をＮＯＲゲート２７１に供給するものである。
【００８２】
これらのＮＯＲゲート２７１および２７２により、セット信号がハイレベルでリセット信号がローレベルの場合には、ハイレベルの信号が出力信号ＯＵＴとして出力される。また、セット信号がローレベルでリセット信号がハイレベルの場合には、ローレベルの信号が出力信号ＯＵＴとして生成される。また、セット信号およびリセット信号の電圧が一致する場合には、一致しない場合に生成された出力信号ＯＵＴが保持されて出力される。この結果、図４に例示した動作が実現される。なお、ＳＲラッチ２７０は、特許請求の範囲に記載のラッチ回路の一例である。
【００８３】
また、ＳＲラッチ２７０は、変換信号Ａ３およびＡ４の電圧が一致する場合に、いずれかの変換信号を反転した信号を出力信号ＯＵＴとして出力しているが、反転せずに出力してもよい。この場合、例えば、ＮＯＲゲート２７１の代わりにＮＯＲゲート２７２が出力信号ＯＵＴを出力する。
【００８４】
特に、変換信号Ａ３およびＢ３の電圧が一致しない時間が比較的長く、リーク電流により電圧が変動しうるような回路などにおいては、ＳＲラッチ２７０を用いる図１１の構成の方が、第１の実施の形態よりも動作が安定する。第１の実施の形態では寄生容量で電圧を保持しており、電圧を保持することができる時間はＳＲラッチほど長くはないためである。
【００８５】
このように、本技術の第３の実施の形態によれば、２つの変換信号が一致する期間にＳＲラッチ２７０が出力信号を生成し、不一致の期間において出力信号を保持するため、デューティ比の変動を抑制して信号を正確に伝送することができる。
【００８６】
＜４．第４の実施の形態＞
第１の実施の形態では、出力部２５０は、図３に例示したように、トランジスタ２５１、２５２および２５３および２５４により出力信号を生成していたが、フリップフロップなどにより出力信号を生成してもよい。第４の実施の形態の出力部２５０は、フリップフロップを備える点において第１の実施の形態と異なる。
【００８７】
図１２は、第４の実施の形態における出力部２５０の一構成例を示す回路図である。第３の実施の形態の出力部２５０は、ＸＯＲゲート２８１およびフリップフロップ２８２を備える。
【００８８】
ＸＯＲゲート２８１は、変換信号Ａ３およびＢ３の排他的論理和を反転した信号を制御信号としてフリップフロップ２８２に供給するものである。この制御信号は、変換信号Ａ３およびＢ３の電圧が一致しない場合にローレベルとなり、一致する場合にハイレベルとなる。なお、ＸＯＲゲート２８１は、特許請求の範囲に記載の制御信号生成部の一例である。
【００８９】
フリップフロップ２８２は、制御信号がハイレベルである（すなわち、変換信号Ａ３およびＢ３の電圧が一致する）場合において変換信号Ａ３を出力信号ＯＵＴとして出力するものである。また、フリップフロップ２８２は、制御信号がローレベルの場合において、出力信号ＯＵＴを保持するとともに出力する。
【００９０】
なお、出力部２５０は、変換信号Ａ３およびＡ４の電圧が一致する場合に、いずれかの変換信号を反転せずに出力信号ＯＵＴとして出力しているが、反転して出力してもよい。この場合には、例えば、フリップフロップ２８２の前段や後段にインバータを追加する。あるいは、ＸＯＲゲート２８１が、変換信号Ａ３およびＢ３の排他的論理和を反転せずに制御信号としてフリップフロップ２８２に供給する。
【００９１】
特に、変換信号Ａ３およびＢ３の電圧が一致しない時間が比較的長く、リーク電流により電圧が変動しうるような回路などにおいては、フリップフロップ２８２を用いる図１２の構成の方が、第１の実施の形態よりも動作が安定する。第１の実施の形態では寄生容量で電圧を保持しており、電圧を保持することができる時間はフリップフロップほど長くはないためである。
【００９２】
このように、本技術の第４の実施の形態によれば、２つの変換信号が一致する場合にフリップフロップが出力信号を出力し、不一致の場合に出力信号を保持するとともに出力するため、デューティ比の変動を抑制して信号を正確に伝送することができる。
【００９３】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００９５】
なお、本技術は以下のような構成もとることができる。
（１）入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、
前記入力信号に対して前記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する一致期間において前記第１および第２の変換信号に応じた出力信号を生成して出力し、前記一致期間に出力した前記出力信号を前記一致期間以外の期間において継続して出力する出力部と
を具備する電圧変換回路。
（２）  前記第１および第２の電圧変換回路は、同じ個数の論理反転素子を備え、
前記第１の電圧変換回路において前記入力信号と同じ電圧が供給される前記論理反転素子の個数は、前記第２の電圧変換回路よりも１つ多く、
前記第２の電圧変換回路において前記出力信号と同じ電圧が供給される前記論理反転素子の個数は、前記第１の電圧変換回路よりも１つ多い
前記（１）記載の電圧変換回路。
（３）前記出力部は、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する場合には電源端子と当該電源端子より電位の低い基準端子とのいずれかを出力端子に接続して前記接続した端子の電位の信号を前記出力端子から前記出力信号として出力し、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致しない場合には前記電源端子および前記基準端子をいずれも前記出力端子に接続せずに前記出力信号を継続して出力する前記（１）または（２）記載の電圧変換回路。
（４）前記出力部は、
前記第２の変換信号の電圧がローレベルである場合に前記電源端子および前記基準端子のいずれか一方の端子を第１のノードに接続する第１のトランジスタと、
前記第１の変換信号の電圧がローレベルである場合には前記第１のノードを前記出力端子に接続する第２のトランジスタと、
前記第１の変換信号の電圧がハイレベルである場合に前記第２のノードを前記出力端子に接続する第３のトランジスタと、
前記第２の変換信号の電圧がハイレベルである場合には前記一方の端子を前記第２のノードに接続する第４のトランジスタと
を備える前記（３）記載の電圧変換回路。
（５）前記出力部は、
前記第１および第２の変換信号の論理積の信号をセット信号として生成するセット信号生成部と、
前記第１の変換信号を反転した信号と前記第２の変換信号を反転した信号との論理積の信号をリセット信号として生成するリセット信号生成部と、
前記セット信号および前記リセット信号の電圧が一致しない場合には前記セット信号および前記リセット信号のいずれかと電圧が同一の信号を前記出力信号として出力し、前記セット信号および前記リセット信号の電圧が一致する場合には前記出力した出力信号を保持するとともに出力するラッチ回路と
を備える前記（１）または（２）に記載の電圧変換回路。
（６）前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致するか否かを示す制御信号を生成する制御信号生成部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致することを前記制御信号が示す場合には前記第１および第２の変換信号のいずれかを前記出力信号として出力し、前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致しないことを前記制御信号が示す場合には前記出力した出力信号を保持するとともに出力するフリップフロップと
を備える前記（１）または（２）記載の電圧変換回路。
（７）前記第１および第２の電圧変換回路の少なくとも一方は、
前記入力信号を遅延させて遅延信号として供給する入力側論理反転素子と、
前記遅延信号を増幅する増幅部と、
前記増幅された遅延信号に対して前記所定の遅延時間と異なる遅延時間を伴う電圧変換を行って前記出力信号として出力する出力側論理反転素子と
を備える前記（１）から（６）のいずれかに記載の電圧変換回路。
（８）入力信号に対して所定の遅延時間を伴った電圧変換を行って第１の変換信号として供給する第１の電圧変換部と、
前記入力信号に対して前記所定の遅延時間と異なる遅延時間を伴った電圧変換を行って第２の変換信号として供給する第２の電圧変換部と、
前記第１の変換信号の電圧と前記第２の変換信号の電圧とが一致する期間において前記第１および第２の変換信号に応じた出力信号を生成して出力し、前記一致する期間に出力した前記出力信号を前記一致する期間以外の期間において継続して出力する出力部と、
前記出力信号を用いて所定の処理を行う処理回路と
を具備する電子回路。
【符号の説明】
【００９６】
１００  半導体集積回路
１１０、１２０、１３０  内部回路
２００、２０１  電圧変換回路
２１０、２２０  電圧変換部
２１１、２１２、２１３、２２１、２２２、２２３  インバータ
２４０、２４５  差動増幅回路
２４１、２４２、２４３、２４４、２５１、２５２、２５３、２５４、２５５、２５６、２５７、２５８  トランジスタ
２５０  出力部
２６１、２６２  ＡＮＤ（論理積）ゲート
２７０  ＳＲラッチ
２７１、２７２  ＮＯＲ（否定論理和）ゲート
２８１  ＸＯＲ（排他的論理和）ゲート
２８２  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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