(57)【要約】【課題】データ処理装置を構成するデバイスの電源遮断を容易に行いかつスタンバイ時における電力削減効果を向上させる。【解決手段】データ処理装置は、マイクロコントローラ（３）と、不揮発性のＲＡＭアレイを含むメモリＩＣ（１）と、前記マイクロコントローラと前記メモリＩＣに対する電源供給を別個に制御可能にされる電源部（２）とを有する。前記メモリＩＣは、前記ＲＡＭアレイに対するデータの書き込み及び読み出しを制御するための制御信号（ＣＥ、ＯＥ、ＷＥ、ＢＥ）がハイレベルである場合に、前記ＲＡＭアレイに対するデータの読み出し及び書き込みが可能にされる。また、前記メモリＩＣは、前記制御信号がローレベルである場合に、前記ＲＡＭアレイに対するデータの読み出し及び書き込みが禁止される。前記マイクロコントローラは、前記電源部によって前記メモリＩＣがスタンバイ状態に遷移するとき、前記制御信号をローレベルにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロコントローラと、
データの書き込み又は読み出しが可能にされる不揮発性のＲＡＭアレイを含み、前記マイクロコントローラによってアクセス可能にされるメモリＩＣと、
前記マイクロコントローラと前記メモリＩＣに対する電源の供給を別個に制御可能にされる電源部と、を有し、
前記メモリＩＣは、前記不揮発性のＲＡＭアレイに対するデータの書き込み及び読み出しを制御するための制御信号がハイレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが可能にされ、前記制御信号がローレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが禁止され、
前記マイクロコントローラは、前記電源部によって前記メモリＩＣがスタンバイ状態に遷移するとき、前記制御信号をローレベルにする、データ処理装置。
【請求項２】
請求項１において、
前記マイクロコントローラは、アドレス出力端子を含み、
前記マイクロコントローラは、前記不揮発性のＲＡＭアレイに対するデータの書き込み及び読み出しを行う場合に、前記アドレス出力端子を介して前記メモリチップにアドレス信号を供給し、前記電源部によって前記メモリチップがスタンバイ状態に遷移する場合に、前記アドレス出力端子をハイインピーダンス状態にする、データ処理装置。
【請求項３】
請求項１において、
前記マイクロコントローラは、前記電源部によって前記メモリチップがスタンバイ状態に遷移するとき、前記メモリチップに供給するアドレス信号をローレベルにする、データ処理装置。
【請求項４】
請求項１において、
前記マイクロコントローラと前記電源部は、通信制御信号とデータ信号とを用いて外部と通信を行うためのインターフェース部を夫々有し、
夫々の前記インターフェース部は、前記通信制御信号が所定のタイミングでハイレベルにされることにより、前記データ信号の送受信が可能にされ、前記通信制御信号がローレベルにされることにより、前記データ信号の送受信が停止され、
前記電源部は、前記マイクロコントローラがスタンバイ状態に遷移するとき、前記マイクロコントローラの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記マイクロコントローラのインターフェース部に供給するデータ信号をローレベルにする、データ処理装置。
【請求項５】
請求項４において、
前記インターフェース部を含み、前記インターフェース部を介して前記マイクロコントローラと通信が可能にされるデバイスを更に有し、
前記電源部は、前記デバイスに対する電源の供給が制御可能にされ、
前記マイクロコントローラは、前記デバイスがスタンバイ状態に遷移するとき、前記デバイスの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記デバイスのインターフェース部に供給する前記データ信号をローレベルにする、データ処理装置。
【請求項６】
請求項１において、
前記制御信号は、
前記不揮発性のＲＡＭアレイに対するデータの書き込みの可否を指示するライトイネーブル信号と、
前記不揮発性のＲＡＭアレイに対するデータの読み出しの可否を指示するアウトプットイネーブル信号と、
バイトアクセスの可否を示すバイトイネーブル信号と、
前記メモリチップが選択されているか否かを示すチップイネーブル信号と、を含む、データ処理装置。
【請求項７】
外部メモリに対するデータの書き込み及び読み出しを制御するための複数の制御信号を出力するための複数の制御端子と、
データを入力又は出力するためのデータ端子と、
前記外部メモリのアドレスを指示するアドレス信号を出力するためのアドレス端子と、
前記制御端子、前記データ端子、及び前記アドレス端子を介して前記外部メモリにアクセスするためのメモリインターフェース回路と、を有し、
前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ハイレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ローレベルの前記制御信号を出力し、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ローレベルの前記制御信号を出力する、マイクロコントローラ。
【請求項８】
請求項７において、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、前記アドレス端子からローレベルの前記アドレス信号を出力する、マイクロコントローラ。
【請求項９】
請求項７において、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、前記アドレス端子をハイインピーダンス状態にする、マイクロコントローラ。
【請求項１０】
請求項７において、
前記メモリインターフェース回路は、
前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ローレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ハイレベルの前記制御信号を出力する制御回路と、
第１レジスタを備えるロジック回路と、を含み、
前記ロジック回路は、前記第１レジスタに第１値が設定されている場合に、前記制御回路から出力された前記制御信号と反対の論理レベルの信号を前記制御端子に供給し、前記第１レジスタに前記第１値と異なる第２値が設定されている場合に、前記制御回路から出力された前記制御信号と同一の論理レベルの信号を前記制御端子に供給し、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ハイレベルの前記制御信号を出力する、マイクロコントローラ。
【請求項１１】
データの書き込み又は読み出しが可能にされる不揮発性のＲＡＭアレイと、
前記ＲＡＭアレイに対するデータの書き込み及び読み出しを制御する複数の制御信号を入力するための複数の制御端子と、
前記ＲＡＭアレイに書き込むためのデータを入力するとともに、前記ＲＡＭアレイから読み出されたデータを出力するためのデータ端子と、
前記ＲＡＭアレイのアドレスを指示するアドレス信号を入力するためのアドレス端子と、
前記アドレス端子に入力された前記アドレス信号で指定された前記ＲＡＭアレイにおけるメモリセルに対して、前記制御端子に入力された前記制御信号に応じたメモリアクセスを行う制御部と、を有し、
前記制御部は、前記制御端子にハイレベルの前記制御信号が入力されたら、前記メモリアクセスを行い、前記制御端子にローレベルの前記制御信号が入力されたら、前記メモリアクセスを停止する、半導体装置。
【請求項１２】
請求項１１において、
前記制御部は、
前記制御端子に入力された前記制御信号の論理レベルを反転した信号を生成する論理回路と、
前記論理回路によって生成された信号がローレベルである場合に前記メモリアクセスを行い、前記論理回路によって生成された信号がハイレベルである場合に前記メモリアクセスを停止する、メモリコントロール回路と、を含む、半導体装置。
【請求項１３】
請求項１２において、
前記制御端子は、
前記不揮発性のＲＡＭアレイに対するデータの書き込みの可否を指示する信号を入力するためのライトイネーブル端子と、
前記不揮発性のＲＡＭアレイに対するデータの読み出しの可否を指示する信号を入力するためのアウトプットイネーブル端子と、
バイトアクセスの可否を指示する信号を入力するためのバイトイネーブル端子と、
当該半導体装置の選択の可否を指示する信号を入力するためのチップイネーブル端子と、を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置、マイクロコントローラ、及び半導体装置に関し、特に、低消費電力が要求されるデータ処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
携帯端末やサーバー等のデータ処理装置は、所望の機能を実現するためにマイクロコントローラ（マイコン）やメモリ、センサ、電源ＩＣ等の複数の電子部品が相互に接続されることによって構成されている。近年、データ処理装置の省電力化の要求が高まっている。データ処理装置の省電力化を実現するためには、データ処理装置を構成する個々のデバイス（例えば半導体集積回路）の消費電力を抑えることが不可欠である。
【０００３】
半導体集積回路の省電力化の技術として、近年、パワーゲーティングと呼ばれる手法が注目されている。パワーゲーティングは、半導体集積回路内の動作しない回路ブロックへの電源供給を遮断することで当該回路ブロックのリーク電流を抑え、半導体集積回路全体の消費電力を削減する手法である。
【０００４】
近年、このパワーゲーティングの考え方をデータ処理装置に応用し、実装基板（ボード）上に実装された各デバイスに対する電源の供給と遮断を個別に制御することによって、データ処理装置全体の省電力化を図ることが検討されている。例えば、特許文献１には、複数のメモリチップを備えるメモリモジュールにおいて夫々のメモリチップに対する電源供給と遮断を行う技術が開示されている。具体的には、電源供給及び電源遮断を指示するためのパワーオン制御信号を用いて、複数のメモリチップの電源供給及び電源遮断のタイミングをずらす手法が開示されている。
【０００５】
しかしながら、データ処理装置におけるマイコンの外部メモリとしてＳＲＡＭやＤＲＡＭが用いられている場合、これらの外部メモリは揮発性であるため、電源遮断を行えない場合が多い。そこで、近年、更なる省電力化のために、電源遮断を行ってもデータが失われないＭＲＡＭやＦＲＡＭ(登録商標、以下同じ)等の不揮発性ＲＡＭ（ＮＶＲＡＭ：Ｎｏｎ  Ｖｏｌａｔｉｌｅ  ＲＡＭ）を外部メモリとして用いることが検討されている。ＳＲＡＭやＤＲＡＭの代わりにＮＶＲＡＭを用いることで、外部メモリの電源遮断を容易に行うことができ、システムの更なる省電力化が期待できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１６４８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
現在市場に出回っているＮＶＲＡＭ製品の多くは、ＳＲＡＭやＤＲＡＭ製品からの置き換えを考慮し、ＳＲＡＭとコンパチブルのインターフェース仕様を備えている。すなわち、多くのＮＶＲＡＭでは、従来のＳＲＡＭやＤＲＡＭのように、メモリセルに対するデータの書き込み又は読み出しを制御するライトイネーブル（ＲＥ）信号やアウトプットイネーブル（ＯＥ）信号等の制御信号がローアクティブとされている。そのため、電源を遮断してＮＶＲＡＭをスタンバイ状態にする際には、不正なメモリアクセスの発生を防ぐためにＮＶＲＡＭのライトイネーブル端子やアウトプットイネーブル端子等にハイレベルの信号を印加しておくことが望ましい。しかしながら、例えばＮＶＲＡＭの電源側に設けられたパワースイッチ（レギュレータ回路の出力トランジスタ等）をオフすることによってＮＶＲＡＭの電源を遮断した場合、ＮＶＲＡＭの制御端子にハイレベルの制御信号が印加されると、当該制御端子に接続されているＥＳＤ保護ダイオードを介してＮＶＲＡＭの内部の電源ラインに電荷が供給されてしまう。その結果、電源遮断をしてＮＶＲＡＭをスタンバイ状態にしても、データ処理装置において十分な電力削減効果が得られないという問題があった。
【０００８】
この問題を解消するため、ローアクティブのＮＶＲＡＭにおいて、電源遮断時のみ制御信号をローレベルにする手法も考えられる。しかしながら、単純に、電源遮断時に制御信号をローレベルにするだけでは、不正なメモリアクセスが発生し、メモリセルのデータが破壊されてしまう虞がある。そこで、上記特許文献１のメモリチップのようにパワーオン制御信号を用いて、電源遮断のタイミングをメモリＩＣ側に通知し、メモリセルに対するアクセスが発生しないように何らかの処理を施した上で、ライトイネーブル信号等の各種の制御信号をローレベルにする手法も考えられる。しかしながら、この手法では、メモリＩＣ側にパワーオン制御信号を入力するための外部端子が別途必要となるし、パワーオン制御信号に基づいてメモリアクセスを制御するための処理も複雑になってしまう。
【０００９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本データ処理装置は、マイクロコントローラと、データの書き込み又は読み出しが可能にされる不揮発性のＲＡＭアレイを含み、前記マイクロコントローラによってアクセス可能にされるメモリＩＣとを有する。前記データ処理装置は更に、前記マイクロコントローラと前記メモリＩＣに対する電源の供給を別個に制御可能にされる電源部を有する。前記メモリＩＣは、前記不揮発性のＲＡＭアレイに対するデータの書き込み及び読み出しを制御するための制御信号がハイレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが可能にされる。また、前記メモリＩＣは、前記制御信号がローレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが禁止される。前記マイクロコントローラは、前記電源部によって前記メモリＩＣの電源が遮断されるとき、前記制御信号をローレベルにする。
【発明の効果】
【００１２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、本データ処理装置によれば、データ処理装置を構成するデバイスの電源遮断を容易に行いかつスタンバイ時における電力削減効果を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るデータ処理装置の構成を例示する図である。
【図２】ＭＣＵ３のメモリインターフェース回路３２及び外部メモリ１の内部構成を例示する図である。
【図３】外部メモリ１のデータ読み出し時のタイミングチャート図である。
【図４】外部メモリ１のデータ書き込み時のタイミングチャート図である。
【図５】電源部２とＭＣＵ３によるシリアル通信のタイミングチャート図である。
【図６】ＭＣＵ３と無線ＩＣ５のシリアル通信のタイミングチャート図である。
【図７】実施の形態２に係るＭＣＵ６の内部構成を例示する図である。
【図８】メモリインターフェース回路６２の具体的な内部構成を例示する図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。  〔１〕（ハイアクティブのメモリＩＣのスタンバイ時にメモリアクセスに係る制御信号をローレベルにするマイクロコントローラを備えたデータ処理装置）
本願の代表的な実施の形態に係るデータ処理装置（１００）は、マイクロコントローラ（３）と、データの書き込み又は読み出しが可能にされる不揮発性のＲＡＭアレイ（１３）を含み、前記マイクロコントローラによってアクセス可能にされるメモリＩＣ（１）と、を有する。前記データ処理装置は更に、前記マイクロコントローラと前記メモリＩＣに対する電源の供給を別個に制御可能にされる電源部（２）を有する。前記メモリＩＣは、前記不揮発性のＲＡＭアレイに対するデータの書き込み及び読み出しを制御するための制御信号（ＷＥ、ＯＥ、ＢＥ、ＣＥ）がハイレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが可能にされる。また、前記メモリＩＣは、前記制御信号がローレベルである場合に、前記不揮発性のＲＡＭアレイに対するデータの読み出し及び書き込みが禁止される。前記マイクロコントローラは、前記電源部によって前記メモリＩＣがスタンバイ状態に遷移するとき、前記制御信号をローレベルにする。
【００１６】
これによれば、電源供給を遮断してメモリＩＣをスタンバイ状態に遷移させたときに、データの書き込み又は読み出しを制御するための制御信号がローレベルにされるから、当該制御信号を受けるメモリＩＣの外部端子からＥＳＤ保護用のダイオードを介してメモリＩＣの内部電源ラインに電荷が供給されることを防止することができる。これにより、メモリＩＣの電源を遮断したときのデータ処理装置の消費電流を更に低減することができる。また、前記メモリＩＣはローアクティブ制御ではなくハイアクティブ制御であるため、メモリＩＣの電源遮断を行う直前にメモリセルに対するアクセスが発生しないように複雑な制御を行う必要はなく、電源遮断を行うことを示す信号をメモリＩＣ側に通知する必要もない。
【００１７】
〔２〕（メモリＩＣのスタンバイ時にアドレス信号をローレベルにする）
項１のデータ処理装置において、前記マイクロコントローラは、前記電源部によって前記メモリチップがスタンバイ状態に遷移するとき、前記メモリチップに供給するアドレス信号（ＡＤＲ）をローレベルにする。
【００１８】
これによれば、アドレス信号を受けるメモリＩＣの外部端子からＥＳＤ保護用のダイオードを介してメモリＩＣの内部電源ラインに電荷が供給されることを防ぐことができるので、メモリＩＣの電源を遮断したときのデータ処理装置の消費電流を更に低減することが可能となる。
【００１９】
〔３〕（メモリＩＣのスタンバイ時にマイコンのアドレス出力端子をＨｉ−Ｚにする）
項１のデータ処理装置において、前記マイクロコントローラは、アドレス出力端子（ＰＭ５）を含む。前記マイクロコントローラは、前記不揮発性のＲＡＭアレイに対するデータの書き込み及び読み出しを行う場合に、前記アドレス出力端子を介して前記メモリチップにアドレス信号（ＡＤＲ）を供給し、前記電源部によって前記メモリチップがスタンバイ状態に遷移する場合に、前記アドレス出力端子をハイインピーダンス状態（Ｈｉ−ｚ）にする。
【００２０】
これによれば、項２と同様に、メモリＩＣの電源を遮断したときのデータ処理装置の消費電流を更に低減することが可能となる。
【００２１】
〔４〕（マイコンのスタンバイ時に電源部の通信インターフェースからマイコンにローレベルの信号を供給する）
項１乃至３の何れかのデータ処理装置において、前記マイクロコントローラと前記電源部は、通信制御信号（ＣＬＫ、ＣＥ＿Ｓ）とデータ信号（ＤＩＮ、ＤＯＵＴ）とを用いて外部と通信を行うためのインターフェース部（２２、３３、３４）を夫々有する。夫々の前記インターフェース部は、前記通信制御信号が所定のタイミングでハイレベルにされることにより、前記データ信号の送受信が可能にされ、前記通信制御信号がローレベルにされることにより、前記データ信号の送受信が停止される。前記電源部は、前記マイクロコントローラをスタンバイ状態に遷移するとき、前記マイクロコントローラの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記マイクロコントローラのインターフェース部に供給するデータ信号をローレベルにする。
【００２２】
これによれば、例えばマイクロコントローラの電源が遮断された場合に、マイクロコントローラの通信用のインターフェース（例えば外部端子）からＥＳＤ保護用のダイオードを介してマイクロコントローラに電荷が供給されることを防ぐことができる。これにより、マイクロコントローラの電源が遮断されたときのデータ処理装置の消費電流を更に低減することができる。
【００２３】
〔５〕（デバイスのスタンバイ時にマイコンの通信インターフェースからデバイスにローレベルの信号を供給する）
項４のデータ処理装置は、前記インターフェース部を含み、前記インターフェース部を介して前記マイクロコントローラと通信が可能にされるデバイス（５）を更に有する。前記電源部は、前記デバイスに対する電源の供給が制御可能にされる。前記マイクロコントローラは、前記デバイスがスタンバイ状態に遷移するとき、前記デバイスの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記デバイスのインターフェース部に供給する前記データ信号をローレベルにする。
【００２４】
これによれば、例えばデバイスの電源が遮断された場合に、デバイスのインターフェース部を構成する外部端子からＥＳＤ保護用のダイオードを介してデバイスに電荷が供給されることを防ぐことができる。これにより、デバイスの電源が遮断されたときのデータ処理装置の消費電流を更に低減することができる。
【００２５】
〔６〕（メモリＩＣの制御信号の詳細）
項１乃至５の何れかのデータ処理装置において、前記制御信号は、前記不揮発性のＲＡＭアレイに対するデータの書き込みの可否を指示するライトイネーブル信号（ＷＥ）と、前記不揮発性のＲＡＭアレイに対するデータの読み出しの可否を指示するアウトプットイネーブル信号（ＯＥ）と、を含む。前記制御信号は、更に、バイトアクセスの可否を示すバイトイネーブル信号（ＢＥ）と、前記メモリチップが選択されているか否かを示すチップイネーブル信号（ＣＥ）と、を含む。
【００２６】
〔７〕（ハイアクティブ制御が可能なメモリＩ／Ｆを有するマイコン）
本願の代表的な実施の形態に係るマイクロコントローラ（３、６）は、外部メモリ（１）に対するデータの書き込み及び読み出しを制御するための複数の制御信号（ＣＥ、ＷＥ、ＯＥ、ＢＥ）を出力するための複数の制御端子（ＰＭ１〜ＰＭ４）を有する。前記マイクロコントローラは、データ（ＤＱ）を入力又は出力するためのデータ端子（ＰＭ６）と、前記外部メモリのアドレスを指示するアドレス信号（ＡＤＲ）を出力するためのアドレス端子（ＰＭ５）と、を有する。前記マイクロコントローラは更に、前記制御端子、前記データ端子、及び前記アドレス端子を介して前記外部メモリにアクセスするためのメモリインターフェース回路（３２、６２）を有する。前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ハイレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ローレベルの前記制御信号を出力する。前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ローレベルの前記制御信号を出力する。
【００２７】
これによれば、ハイアクティブの外部メモリに対するデータの書き込み及び読み出しを行うことができる。また、例えば外部メモリの電源が遮断されているときに、制御信号を受ける外部メモリの外部端子からＥＳＤ保護ダイオードを介して外部メモリに電荷が供給されることを防ぐことができる。
【００２８】
〔８〕（メモリＩＣのスタンバイ時に、アドレス信号をローレベルにするマイコン）
項７のマイクロコントローラにおいて、前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、前記アドレス端子からローレベルの前記アドレス信号を出力する。
【００２９】
これによれば、外部メモリの電源が遮断されているときに、アドレス信号を受ける外部メモリの外部端子からＥＳＤ保護ダイオードを介して外部メモリに電荷が供給されることを防ぐことができる。
【００３０】
〔９〕（アドレス端子をＨｉ−Ｚにするマイコン）
項８のマイクロコントローラにおいて、前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、前記アドレス端子をハイインピーダンス状態にする。
【００３１】
これによれば、項８と同様に、外部メモリの電源が遮断されているときに、アドレス信号を受ける外部メモリの外部端子から外部メモリに電荷が供給されることを防ぐことができる。
【００３２】
〔１０〕（アクティブハイ／ローが切り替え可能にされるメモリＩ／Ｆを備えるマイコン）
項７乃至９の何れかのマイクロコントローラ（６）において、前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ローレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ハイレベルの前記制御信号を出力する制御回路（３２）を含む。前記メモリインターフェース回路は更に、第１レジスタ（６２６）を備えるロジック回路（６２０）を含む。前記ロジック回路は、前記第１レジスタに第１値（“１”）が設定されている場合に、前記制御回路から出力された前記制御信号と反対の論理レベルの信号を前記制御端子に供給し、前記第１レジスタに前記第１値と異なる第２値（“０”）が設定されている場合に、前記制御回路から出力された前記制御信号と同一の論理レベルの信号を前記制御端子に供給する。前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、ハイレベルの前記制御信号を出力する。
【００３３】
これによれば、ハイアクティブ制御用のメモリインターフェースとローアクティブ制御用のメモリインターフェースを別個に設けることなく、ハイアクティブ又はローアクティブの外部メモリの双方に対応することができる。
【００３４】
〔１１〕（ハイアクティブのメモリセルを備える半導体装置）
本願の代表的な実施の形態に係る半導体装置（１）は、データの書き込み又は読み出しが可能にされる不揮発性のＲＡＭアレイ（１３）と、前記ＲＡＭアレイに対するデータの書き込み及び読み出しを制御する複数の制御信号（ＣＥ、ＢＥ、ＷＥ、ＯＥ）を入力するための複数の制御端子（Ｐ１〜Ｐ４）と、を有する。本半導体装置は更に、前記ＲＡＭアレイに書き込むためのデータ（ＤＱ）を入力するとともに、前記ＲＡＭアレイから読み出されたデータを出力するためのデータ端子（Ｐ６）と、前記ＲＡＭアレイのアドレスを指示するアドレス信号（ＡＤＲ）を入力するためのアドレス端子（Ｐ５）を有する。本半導体装置は更に、前記アドレス端子に入力された前記アドレス信号で指定された前記ＲＡＭアレイにおけるメモリセルに対して、前記制御端子に入力された前記制御信号に応じたメモリアクセスを行う制御部（１０）を有する。前記制御部は、前記制御端子にハイレベルの前記制御信号が入力されたら、前記メモリアクセスを行い、前記制御端子にローレベルの前記制御信号が入力されたら、前記メモリアクセスを停止する。
【００３５】
これによれば、不揮発性のＲＡＭアレイを備えたハイアクティブの半導体装置（メモリＩＣ）を提供することができる。また、当該半導体装置はハイアクティブのメモリＩＣを構成するから、当該半導体装置の電源が遮断されているときにはローベルの制御信号が入力されるので、当該制御信号を受ける制御端子からＥＳＤ保護ダイオードを介して当該半導体装置の内部電源ラインに電荷が供給されることはない。
【００３６】
〔１２〕（制御信号を反転させるバッファ回路とローアクティブ制御のメモリコントロール回路）
項１１の半導体装置において、前記制御部は、前記制御端子に入力された制御信号の論理レベルを反転した信号を生成する論理回路（ＢＲ１〜ＢＲ４）と、前記論理回路によって生成された信号がローレベルである場合に前記メモリアクセスを行い、前記論理回路によって生成された信号がハイレベルである場合に前記メモリアクセスを停止するメモリコントロール回路（１２）とを含む。
【００３７】
これによれば、既存のローアクティブのメモリＩＣの回路構成を大きく変更することなく、ハイアクティブのメモリＩＣを実現することができる。
【００３８】
〔１３〕（メモリＩＣの制御信号の詳細）
項１１又は１２の半導体装置において、前記制御端子は、前記不揮発性のＲＡＭアレイに対するデータの書き込みの可否を指示する信号（ＷＥ）を入力するためのライトイネーブル端子（Ｐ１）と、前記不揮発性のＲＡＭアレイに対するデータの読み出しの可否を指示する信号（ＯＥ）を入力するためのアウトプットイネーブル端子（Ｐ２）と、を含む。前記制御端子は更に、バイトアクセスの可否を指示する信号（ＢＥ）を入力するためのバイトイネーブル端子（Ｐ３）と、当該半導体装置の選択の可否を指示する信号（ＣＥ）を入力するためのチップイネーブル端子（Ｐ４）と、を含む。
【００３９】
２．実施の形態の詳細
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
【００４０】
≪実施の形態１≫
図１は、実施の形態１に係るデータ処理装置の構成を例示する図である。
【００４１】
同図に示されるデータ処理装置１００は、例えば一つのセンサシステムを構成し、単数又は複数のセンサによって検出された情報に基づいて各種の演算を行うことにより、各種データの生成や各種の機器の制御を行う。データ処理装置１００は、例えば電池又はエネルギーハーベスティング技術による電力供給に基づいて動作可能にされるセンサシステムであって、システムを構成するデバイス（センサやマイクロコントローラ、無線ＩＣ等）が様々な場所に配置されるため、可能な限り省電力での動作が求められ、電池交換等のメインテナンスコストを下げることが求められる。
【００４２】
具体的に、データ処理装置１００は、外部メモリ（ＮＶＲＡＭ＿ＩＣ）１、電源部（ＰＷ＿ＵＮＴ）２、マイクロコントローラ（ＭＣＵ）３、センサ部（ＳＮＳＲ）４、無線ＩＣ（ＲＦＩＣ）５、及びその他の図示されない周辺回路を含んで構成される。なお、図１には、１つのセンサ部が例示されているが、データ処理装置１００が備えるセンサ部の個数に特に制限はない。
【００４３】
センサ部４は、例えば、外部から入力された情報を電気信号（アナログ信号）に変換し、増幅して出力する。特に制限されないが、センサ部４は温度センサや湿度センサ等である。
【００４４】
ＭＣＵ３は、データ処理装置１００の統括的な制御を行うとともに、センサ部４から供給された検出信号に基づいて各種の演算処理を行い、その演算処理結果を各種情報データ及び機器を制御するための制御データとして外部に出力可能にされる。ＭＣＵ３は、例えば、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。
【００４５】
具体的に、ＭＣＵ３は、Ａ／Ｄ変換部（ＡＤＣ）３１、演算処理部（ＣＰＵ）３０、メモリインターフェース回路（ＭＲＹ＿ＩＦ）３２、通信制御部（ＣＭ＿ＵＮＴ）３３、３４、及び図示されない内部バスや各種インターフェース回路を含んで構成される。
【００４６】
Ａ／Ｄ変換部３１は、センサ部４の検出信号（アナログ信号）をデジタルデータに変換する。演算処理部３０は、Ａ／Ｄ変換部３１によって変換されたデジタルデータに基づいて、各種の演算処理を行う。具体的に、演算処理部３０は、ＭＣＵ内部のＲＯＭ（図示せず）から外部メモリ１にロードされたプログラムに従って演算処理を行い、必要に応じて演算結果を外部メモリ１に格納する。メモリインターフェース回路３２は、詳細は後述するが、演算処理部３０やＤＭＡＣ（図示せず）等からの与えられた外部メモリ１に対するメモリアクセスを制御するためのインターフェース回路であり、外部拡張バスとして機能する。通信制御部３３、３４は、外部デバイスと通信を行うためのインターフェース回路である。特に制限されないが、通信制御部３３、３４は、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）等の通信プロトコルに則ってデータ列を生成し、シリアル通信を行う。例えば、通信制御部３３は電源部２との間のシリアル通信を制御し、通信制御部３４は無線ＩＣ５との間のシリアル通信を制御する。
【００４７】
例えば、ＭＣＵ３は、センサ部４から受け取った検出結果に基づいて演算処理を行い、その演算処理結果を温度データ又は湿度データとして外部メモリ１に格納するとともに、無線ＩＣ５を介して外部のサーバー等のホストシステムに送信する。
【００４８】
無線ＩＣ５は、シリアル通信によってＭＣＵ３から供給された各種データを、図示されないアンテナを介して無線で送信するとともに、当該アンテナを介して受信したデータをシリアル通信によってＭＣＵ３に供給する。無線ＩＣ５は、例えば、通信制御部５１を含む。通信制御部５１は、ＭＣＵ３の通信制御部３３、３４と同様に、ＳＰＩ等の通信プロトコルに則ってデータ列を生成し、ＭＣＵ３との間でシリアル通信を実現する。
【００４９】
外部メモリ１は、データの書き込み又は読み出しが可能にされる複数のメモリセルから構成されたＲＡＭアレイを含み、ＭＣＵ３によってアクセス可能にされる半導体集積回路（メモリＩＣ）である。前記メモリセルは、不揮発性のＲＡＭであり、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、及びＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等である。外部メモリ１の具体的な構成については後述する。
【００５０】
電源部２は、夫々のデバイスに対する電源供給を別個に制御する。例えば、電源部２は、複数のＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）やスイッチングレギュレータコントローラ等が公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された電源ＩＣと、当該電源ＩＣに外付け接続されたキャパシタやインダクタ等の複数の電子部品と、によって実現される。
【００５１】
具体的に、電源部２は、電池又はエネルギーハーベスティング技術によって供給された外部電圧ＶＰＷ＿ＥＸに基づいて所望の電圧を生成する複数のレギュレータ回路（ＬＤＯ）２０＿１〜２０＿ｎ（ｎは２以上の整数。）と、電源制御部（ＰＷ＿ＣＮＴ）２１と、通信制御部（ＣＭ＿ＵＮＴ）２２と、を含んで構成される。
【００５２】
レギュレータ回路２０＿１〜２０＿ｎは、ＬＤＯやスイッチングレギュレータ等の電源回路である。本実施の形態では、レギュレータ回路２０＿１〜２０＿ｎがＬＤＯであるとして説明する。レギュレータ回路２０＿１〜２０＿ｎは、夫々のデバイス（ＭＣＵ３や外部メモリ１等）に対応して設けられ、対応するデバイスに対する電源の供給及び遮断を制御する。
【００５３】
通信制御部２２は、外部デバイスと通信を行うためのインターフェース回路である。通信制御部２２は、ＭＣＵ３の通信制御部３３、３４と同様に、ＳＰＩ等の通信プロトコルに則ってデータ列を生成し、ＭＣＵ３との間でシリアル通信を行う。
【００５４】
電源制御部２１は、電源部２の統括的な制御を行う。例えば、電源制御部２１は、通信制御部２２を介して受信したＭＣＵ３からの指示に応じて、夫々のレギュレータ回路２０＿１〜２０＿ｎを制御することにより、各デバイスに対する電源の供給及び遮断を制御する。例えば、ＭＣＵ３から外部メモリ１に対する電源の遮断が要求された場合には、電源制御信号ＶＯＮ３によってレギュレータ回路２０＿３を制御し、外部メモリ１への電源電圧ＶＩＮ＿３の供給を停止する。また、例えばＭＣＵ３からセンサ部４に対する電源電圧の変更が要求された場合には、電源制御信号ＶＯＮ１によってレギュレータ回路２０＿１を制御し、センサ部４に供給する電源電圧ＶＩＮ＿１の電圧値を変更する。更に、例えばＭＣＵ３の電源を遮断する場合には、ＭＣＵ３が通信制御部２２を介して電源部２の内蔵タイマ（図示せず）に起動時間を設定した後、電源制御部２１が電源制御信号ＶＯＮ２によってレギュレータ回路２０＿２を制御することで、ＭＣＵ３への電源供給を停止する。
【００５５】
ＭＣＵ３、外部メモリ１、センサ部４、及び無線ＩＣ５等の各デバイスは、動作モードとして、通常動作モードと、少なくとも１つのスタンバイモードとを有する。例えば、外部メモリ１は、電源が供給される非スタンバイモード（通常動作モード）ＮＭＬ＿ＭＯＤＥと、電源の供給が遮断されるスタンバイモードＳＴＢ＿ＭＯＤＥの２つの動作モードを有する。センサ部４及び無線ＩＣ５も同様である。また、ＭＣＵ３は、非スタンバイモード（通常動作モード）と複数のスタンバイモードを有する。例えば、ＭＣＵ３は、ＭＣＵ３のクロック周波数を通常動作モードよりも低くするスタンバイモードや、ＭＣＵ３のクロック周波数と電源電圧を通常動作モードよりも低くするスタンバイモード、ＭＣＵ３の電源供給を遮断する動スタンバイモード等を有する。夫々のデバイスが何れの動作モードで動作させるかは、ＭＣＵ３が各デバイスの動作状態に応じて決定する。
【００５６】
次に、外部メモリ１の内部構成について詳細に説明する。
【００５７】
図２は、ＭＣＵ３のメモリインターフェース回路３２の内部構成と、外部メモリ１の内部構成を例示する図である。
【００５８】
同図に示されるように、外部メモリ１は、不揮発性の複数のメモリセルから構成されたＲＡＭアレイ（ＮＶＲＡＭ＿ＡＲＲＹ）１３と、メモリインターフェース回路１０と、内部レギュレータ回路（ＶＲＥＧ）１１と、複数の外部端子と、夫々の外部端子に接続されたＥＳＤ保護ダイオードと、を含んで構成される。同図には、複数の外部端子として、電源部２のレギュレータ回路２０＿３から電源電圧ＶＩＮ＿３の供給を受ける電源端子ＶＤＤと、グラウンドノードに接続されるグラウンド端子ＧＮＤと、外部端子Ｐ１〜Ｐ６とが代表的に例示されている。また、同図には、上記複数の外部端子に接続されるＥＳＤ保護用ダイオードとして、外部端子Ｐ１〜Ｐ６に接続されるＥＳＤ保護用ダイオードＥＤＰ１〜ＥＤＰ６及びＥＤＮ１〜ＥＤＮ６が代表的に例示されている。なお、参照符号ＶＤＤは、電源端子のみならず、当該電源端子に接続される電源ラインをも表すものとする。
【００５９】
外部メモリ１は、外部端子Ｐ１〜Ｐ６を介して、メモリアクセスのための信号を受ける。前記メモリアクセスのための信号は、例えば、データの書き込み及び読み出しを制御するための制御信号と、ＲＡＭアレイ１３のアドレスを指示するアドレス信号ＡＤＲと、ＲＡＭアレイ１３に対する書き込みデータ又は読み出しデータを示すデータ信号ＤＱと、を含む。前記制御信号は、例えば、ＲＡＭアレイ１３に対するデータの書き込みの可否を指示するライトイネーブル信号ＷＥと、ＲＡＭアレイ１３に対するデータの読み出しの可否を指示するアウトプットイネーブル信号ＯＥと、バイトアクセスの可否を示すバイトイネーブル信号ＢＥと、外部メモリ１が選択されているか否かを示すチップイネーブル信号ＣＥと、を含む。
【００６０】
外部端子Ｐ１、Ｐ２、Ｐ３、及びＰ４は、ライトイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥ、バイトイネーブル信号ＢＥ、及びチップイネーブル信号ＣＥを、夫々入力する。外部端子Ｐ１は、電源端子ＶＤＤ及びグラウンド端子ＧＮＤとの間に、ＥＳＤ保護用ダイオードＥＤＰ１、ＥＤＮ１が接続される。例えば、ＥＳＤ保護ダイオードＥＤＰ１は、アノード側が外部端子Ｐ１に接続され、カソード側が電源端子ＶＤＤに接続される。また、ＥＳＤ保護ダイオードＥＤＮ１は、カソード側が外部端子Ｐ２に接続され、アノード側がグラウンド端子ＧＮＤに接続される。同様に、外部端子Ｐ２〜Ｐ４は、電源端子ＶＤＤ及びグラウンド端子ＧＮＤとの間に、ＥＳＤ保護用ダイオードＥＤＰ２〜ＥＤＰ４とＥＤＮ２〜ＥＤＮ４が夫々接続される。
【００６１】
外部端子Ｐ５は、アドレス信号ＡＤＲを入力する。外部端子Ｐ５には、外部端子Ｐ１と同様に、ＥＳＤ保護用ダイオードＥＤＰ５、ＥＤＮ５が接続される。なお、図２には、一つの外部端子Ｐ５が図示されているが、外部端子Ｐ５は複数設けられ、その個数はメモリのアドレスバスの幅に応じて決定される。
【００６２】
外部端子Ｐ６は、データ信号ＤＱを入力する。外部端子Ｐ６には、外部端子Ｐ１と同様に、ＥＳＤ保護用ダイオードＥＤＰ６、ＥＤＮ６が接続される。なお、図２には、一つの外部端子Ｐ６が図示されているが、外部端子Ｐ６は複数設けられ、その個数はメモリのデータ幅に応じて決定される。
【００６３】
内部レギュレータ回路１１は、電源端子ＶＤＤに供給された電源電圧ＶＩＮ＿３に基づいて、内部電源電圧を生成する。生成された内部電源電圧は、ＲＡＭアレイ１３及びメモリインターフェース回路１０の動作電源として供給される。
【００６４】
メモリインターフェース回路１０は、外部端子Ｐ１〜Ｐ４に供給された各制御信号と、外部端子Ｐ５に供給されたアドレス信号ＡＤＲとに基づいて、ＲＡＭアレイ１３に対するデータの書き込み又はデータの読み出しを行う。
【００６５】
具体的に、メモリインターフェース回路１０は、チップイネーブル信号ＣＥ等の制御信号がハイ（Ｈｉｇｈ）レベルにされたことに応じて、ＲＡＭアレイ１３に対するデータの読み出し及び書き込みを行い、前記制御信号がロー（Ｌｏｗ）レベルにされたことに応じて、ＲＡＭアレイ１３に対するデータの読み出し及び書き込みを禁止する、所謂ハイアクティブのメモリアクセスを実現する。例えば、メモリインターフェース回路１０は、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥがハイレベルにされたことに応じて、ＲＡＭアレイ１３におけるアドレス信号ＡＤＲで指定されたアドレスのメモリセルからデータを読み出し、外部端子Ｐ６に出力する。また、メモリインターフェース回路１０は、チップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥがハイレベルにされたことに応じて、外部端子Ｐ６に入力されたデータ信号ＤＱを、ＲＡＭアレイ１３におけるアドレス信号ＡＤＲで指定されたアドレスのメモリセルに書き込む。更に、データの書き込み及び読み出しの際、バイトイネーブル信号ＢＥがハイレベルにされたら、メモリインターフェース回路１０はバイト単位でのメモリアクセスを実行する。
【００６６】
具体的に、メモリインターフェース回路１０は、メモリコントロール回路１２と、複数のバッファ回路ＢＲ１〜ＢＲ７とを含んで構成される。
【００６７】
バッファ回路ＢＲ１〜ＢＲ７のうち、ライトイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥ、バイトイネーブル信号ＢＥ、及びチップイネーブル信号ＣＥを入力するバッファ回路ＢＲ１〜ＢＲ４は、入力した信号の論理レベルを反転して出力する。一方、アドレス信号ＡＤＲ及びデータ信号ＤＱを入力するバッファ回路ＢＲ５〜ＢＲ７は、入力した信号の同一の論理レベルの信号を生成して出力する。
【００６８】
メモリコントロール回路１２は、例えばＳＲＡＭインターフェースと同様に、入力された制御信号がローレベルにされることで、ＲＡＭアレイ１３に対するデータの読み出し又は書き込みを行い、前記制御信号がハイレベルにされることで、ＲＡＭアレイ１３に対するデータの読み出し及び書き込みを禁止する、所謂ローアクティブのメモリアクセスを実現する。具体的に、メモリコントロール回路１２は、制御回路（ＣＮＴ）１２０と、アドレスデコーダ（ＡＤＲ＿ＤＥＣ）１２１と、ライトアンプ（ＷＲ＿ＡＭＰ）１２２と、センスアンプ（ＳＮＳ＿ＡＭＰ）１２３と、を含んで構成される。アドレスデコーダ１２１は、行デコーダ及び列デコーダを含み、バッファ回路ＢＲ５を介して入力されたアドレス信号ＡＤＲをデコードして、データの書き込み又は読み出し対象のメモリセルを指定する。ライトアンプ１２２は、バッファ回路ＢＲ６から供給された書き込み対象のデータ信号を増幅してメモリセルに与える。センスアンプ１２３は、メモリセルから読み出されたデータ信号を増幅してバッファ回路ＢＲ７に供給する。制御回路１２０は、バッファ回路ＢＲ１〜ＢＲ４の出力信号がローレベルにされたことに応じて、ＲＡＭアレイ１３に対するデータの書き込み及び読み出しを行い、バッファ回路ＢＲ１〜ＢＲ４の出力信号がハイレベルにされたことに応じて、ＲＡＭアレイ１３に対するデータの書き込み及び読み出しを停止する。
【００６９】
以上のように、メモリインターフェース回路１０を、ローアクティブのメモリアクセスを実現するメモリコントロール回路１２にチップイネーブル信号ＣＥ等の反転信号を入力する構成とすることで、従来のローアクティブのＳＲＡＭインターフェース回路の構成を大きく変更することなく、ハイアクティブのメモリＩＣを実現することができる。
【００７０】
次に、ＭＣＵ３におけるメモリインターフェース回路３２について説明する。
【００７１】
メモリインターフェース回路３２は、演算処理部３０やＤＭＡＣ等からのメモリアクセス要求に応じて、ＭＣＵ３の外部端子ＰＭ１〜ＰＭ６を介して外部メモリ１に対するデータの書き込み又は読み出しを行う。
【００７２】
ＭＣＵ３の外部端子ＰＭ１〜ＰＭ６は、対応する外部メモリ１の外部端子Ｐ１〜Ｐ６に夫々接続される。メモリインターフェース回路３２は、ライトイネーブル信号ＷＥを外部端子ＰＭ１に出力し、アウトプットイネーブル信号ＯＥを外部端子ＰＭ２に出力し、バイトイネーブル信号ＢＥを外部端子ＰＭ３に出力し、チップイネーブル信号ＣＥを外部端子ＰＭ４に出力する。また、メモリインターフェース回路３２は、アドレス信号ＡＤＲを外部端子ＰＭ５に出力し、外部メモリ１にデータを書き込むときは外部端子ＰＭ６に書き込み対象のデータ信号を出力し、外部メモリ１からデータを読み出すときは外部端子ＰＭ６からデータ信号を入力する。
【００７３】
メモリインターフェース回路３２は、ハイアクティブのメモリＩＣに対するデータの書き込み及び読み出しを行うためのハイアクティブ制御を実現するインターフェースとして機能する。具体的には、ＲＡＭアレイ１３に対するデータの読み出し及び書き込みを行う場合、メモリインターフェース回路３２は、チップイネーブル信号ＣＥ等の制御信号をハイレベルにするとともにアドレスを指定したアドレス信号ＡＤＲを出力し、書き込み対象のデータ信号ＤＱの出力又は読み出されたデータ信号ＤＱの入力を行う。一方、ＲＡＭアレイ１３に対するデータの読み出し及び書き込みを停止する場合、メモリインターフェース回路３２は、チップイネーブル信号ＣＥ等の制御信号をローレベルにするとともに、データ信号ＤＱを入出力するための外部端子ＰＭ６をハイインピーダンス（Ｈｉ−ｚ）状態にし、アドレス信号ＡＤＲをローレベル又は外部端子ＰＭ５をハイインピーダンス状態にする。
【００７４】
具体的に、メモリインターフェース回路３２は、制御回路３２０と、複数のバッファ回路ＢＭ１〜ＢＭ９と、を含んで構成される。
【００７５】
制御回路３２０は、ＲＡＭアレイ１３のアドレスを指示するアドレス信号ａｄｒと、ＲＡＭアレイ１３の書き込みデータ又は読み出しデータを示すデータ信号ｄｑと、データの書き込み及び読み出しを制御するための各種の制御信号と、を出力する。当該制御信号は、データの書き込みの可否を指示するライトイネーブル信号ＷＥＢと、データの読み出しの可否を指示するアウトプットイネーブル信号ＯＥＢと、バイトアクセスの可否を示すバイトイネーブル信号ＢＥＢと、外部メモリ１の選択の有無を示すチップイネーブル信号ＣＥＢと、データ信号の入出力の可否を制御するバッファイネーブル信号ＢＯＮと、を含む。
【００７６】
制御回路３２０は、ＲＡＭアレイ１３に対するデータの書き込みを指示する場合にライトイネーブル信号ＷＥＢをローレベルにし、ＲＡＭアレイ１３に対するデータの書き込みを停止する場合にライトイネーブル信号ＷＥＢをハイレベルにする。また、制御回路３２０は、ＲＡＭアレイ１３に対するデータの読み出しを指示する場合にアウトプットイネーブル信号ＯＥＢをローレベルにし、ＲＡＭアレイ１３に対するデータの読み出しを停止する場合にアウトプットネーブル信号ＯＥＢをハイレベルにする。また、ＲＡＭアレイ１３に対するデータの書き込み及び読み出しの際にバイト単位でのメモリアクセスを指示する場合、制御回路３２０は、バイトイネーブル信号ＢＥＢをローレベルにする。一方、バイト単位でのメモリアクセスを指示しない場合、制御回路３２０はバイトイネーブル信号ＢＥＢをハイレベルにする。更に、制御回路３２０は、外部メモリ１へのメモリアクセスを行うとき、チップイネーブル信号ＣＥＢをローレベルにし、外部メモリ１へのメモリアクセスを行わないとき、チップイネーブル信号ＣＥＢをハイレベルにする。このように、制御回路３２０は、ローアクティブのメモリＩＣに対するデータの書き込み及び読み出しを行うためのローアクティブ制御を実現するインターフェースとして機能する。
【００７７】
バッファ回路ＢＭ１は、ライトイネーブル信号ＷＥＢの論理レベルを反転し、ライトイネーブル信号ＷＥとして外部端子ＰＭ１に出力する。バッファ回路ＢＭ２は、アウトプットイネーブル信号ＯＥＢの論理レベルを反転し、アウトプットイネーブル信号ＯＥとして外部端子ＰＭ２に出力する。バッファ回路ＢＭ３は、バイトネーブル信号ＢＥＢの論理レベルを反転し、バイトイネーブル信号ＢＥとして外部端子ＰＭ３に出力する。バッファ回路ＢＭ４は、チップイネーブル信号ＣＥＢの論理レベルを反転し、チップイネーブル信号ＣＥとして外部端子ＰＭ４に出力する。バッファ回路ＢＭ８は、チップイネーブル信号ＣＥＢを入力し、論理レベルを反転してバッファ回路ＢＭ５に与える。バッファ回路ＢＭ５は、チップイネーブル信号ＣＥＢに基づいて、アドレス信号ＡＤＲの出力の可否を制御する。具体的には、チップイネーブル信号ＣＥＢがローレベルの場合（バッファ回路ＢＭ８の出力信号がハイレベルの場合）、バッファ回路ＢＭ５は、入力されたアドレス信号ａｄｒをアドレス信号ＡＤＲとして外部端子ＰＭ５に出力する。一方、チップイネーブル信号ＣＥＢがハイレベルの場合（バッファ回路ＢＭ８の出力信号がローレベルの場合）、バッファ回路ＢＭ５はアドレス信号ＡＤＲの出力を停止する。この場合、バッファ回路ＢＭ５は、例えば、外部端子ＰＭ５に接続される出力ノードをハイインピーダンス状態にするか、ローレベルのアドレス信号ＡＤＲを出力する。
【００７８】
バッファ回路ＢＭ９は、バッファイネーブル信号ＢＯＮと同一の論理レベルの信号をバッファ回路ＢＭ６，７に夫々与える。バッファ回路ＢＭ６は、バッファ回路ＢＭ９を介して供給されたバッファイネーブル信号ＢＯＮに基づいて、データ信号ｄｑの出力の可否を制御する。具体的には、バッファイネーブル信号ＢＯＮがハイレベルの場合、バッファ回路ＢＭ６は、データ信号ｄｑをデータ信号ＤＱとして論理レベルを反転せずに外部端子ＰＭ６に出力する。一方、バッファイネーブル信号ＢＯＮがローレベルの場合、バッファ回路ＢＭ６はデータ信号ＤＱの出力を停止する。この場合、バッファ回路ＢＭ６は、例えば、外部端子ＰＭ６に接続される出力ノードをハイインピーダンス状態にする。
【００７９】
バッファ回路ＢＭ７は、バッファ回路ＢＭ９から供給されたバッファイネーブル信号ＢＯＮに基づいて、外部端子ＰＭ６に入力されたデータ信号ＤＱの入力の可否を制御する。具体的には、バッファイネーブル信号ＢＯＮがハイレベルの場合、バッファ回路ＢＭ７は、データ信号ＤＱを入力し、論理レベルを反転せずに制御回路３２０に出力する。一方、バッファイネーブル信号ＢＯＮがローレベルの場合、バッファ回路ＢＭ７はデータ信号ＤＱの入力を停止する。この場合、バッファ回路ＢＭ７は、例えば、外部端子ＰＭ６に接続される入力ノードをハイインピーダンス状態にする。
【００８０】
以上のように、メモリインターフェース回路３２０を、ローアクティブ制御の制御回路３２０による制御信号をバッファ回路ＢＭ１〜ＢＭ４によって反転させてチップイネーブル信号ＣＥ等を生成する構成とすることで、従来のＳＲＡＭインターフェース回路の構成を大きく変更することなく、ハイアクティブのメモリＩＣ用のインターフェースを実現することができる。
【００８１】
次に、外部メモリ１に対するデータの読み出し及び書き込み時におけるデータ処理装置１００の動作タイミングについて図３、４を用いて説明する。
【００８２】
図３は、外部メモリ１のデータ読み出し時のタイミングチャート図である。
【００８３】
同図では、時刻ｔ０の初期状態において、外部メモリ１がスタンバイ状態である場合を一例として示している。外部メモリ１がスタンバイモードＳＴＢ＿ＭＯＤＥにされたとき、電源部２のレギュレータ回路２０＿３に供給される電源制御信号ＶＯＮ３はローレベルにされ、外部メモリ１への電源電圧ＶＩＮ＿３の供給が停止される。このとき、ＭＣＵ３におけるメモリインターフェース回路３２は、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、及びバイトイネーブル信号ＢＥをローレベルにするとともに、アドレス信号ＡＤＲをローレベル又は外部端子ＰＭ５をハイインピーダンス状態（Ｈｉ−ｚ）にし、データ信号ＤＱを出力するための外部端子ＰＭ６をハイインピーダンス状態にする。これにより、電源供給が遮断された外部メモリ１において、外部端子Ｐ１〜Ｐ６からＥＳＤ保護用のダイオードＥＤＰ１〜ＥＤＰ６を介して外部メモリ１の電源ラインＶＤＤに電荷が供給されることを防止することができる。
【００８４】
時刻ｔ１において、電源制御信号ＶＯＮ３はハイレベルにされ、外部メモリ１への電源電圧ＶＩＮ＿３の供給が開始されると、外部メモリ１は通常動作モードＮＭＬ＿ＭＯＤＥに遷移する。その後、所定時間ＴＯＮが経過し、外部メモリ１の内部回路が動作可能になったら、メモリインターフェース回路３２は、外部メモリ１に対するデータの読み出しを実行する。先ず、メモリインターフェース回路３２は、チップイネーブル信号ＣＥをハイレベルにするとともにアドレス信号ＡＤＲを出力する。その後の時刻ｔ２において、メモリインターフェース回路３２は、アウトプットイネーブル信号ＯＥ及びバイトイネーブル信号ＢＥをハイレベルにする。これにより、その後の時刻ｔ３において外部メモリ１から読み出されたデータ信号ＤＱがメモリインターフェース回路３２に入力され、データの読み出しが完了する。その後、メモリインターフェース回路３２は、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、及びバイトイネーブル信号ＢＥをローレベルにするとともに、アドレス信号ＡＤＲをローレベル又は外部端子ＰＭ５をハイインピーダンス状態（Ｈｉ−ｚ）にし、データ信号ＤＱを出力するための外部端子ＰＭ６をハイインピーダンス状態にする。そして、チップイネーブル信号ＣＥ等がローレベルになってから所定時間ＴＯＦＦが経過し、データの読み出しに係る一連の処理が完了した時刻ｔ４において、ＭＣＵ３は、外部メモリ１のスタンバイモードＳＴＢ＿ＭＯＤＥへの移行を電源部２に指示する。電源部２は、その指示に応じて電源制御信号ＶＯＮ３をローレベルにすることで、外部メモリ１への電源電圧ＶＩＮ＿３の供給を停止する。これにより、外部メモリ１は再びスタンバイ状態となる。
【００８５】
図４は、外部メモリ１のデータ書き込み時のタイミングチャート図である。
【００８６】
図４では、時刻ｔ０の初期状態において、外部メモリ１がスタンバイ状態ある場合を一例として示している。外部メモリ１がスタンバイモードＳＴＢ＿ＭＯＤＥにされたとき、メモリインターフェース回路３２は、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、及びバイトイネーブル信号ＢＥをローレベルにするとともに、アドレス信号ＡＤＲをローレベル又は外部端子ＰＭ５をハイインピーダンス状態（Ｈｉ−ｚ）にし、外部端子ＰＭ６をハイインピーダンス状態にする。これにより、電源供給が遮断された外部メモリ１において、外部端子Ｐ１〜Ｐ６を介して外部メモリ１の電源ラインＶＤＤに電荷が供給されることを防止することができる。
【００８７】
時刻ｔ１において、電源制御信号ＶＯＮがハイレベルにされ、外部メモリ１への電源電圧ＶＩＮ＿３の供給が開始されると、外部メモリ１は通常動作モードＮＭＬ＿ＭＯＤＥに遷移する。その後、所定時間ＴＯＮが経過し、外部メモリ１の内部回路が動作可能な状態になったら、メモリインターフェース回路３２は、外部メモリ１に対するデータの書き込みを実行する。先ず、メモリインターフェース回路３２は、チップイネーブル信号ＣＥをハイレベルにするとともにアドレス信号ＡＤＲを出力し、ライトイネーブル信号ＷＥをハイレベルにする。その後、時刻ｔ２においてバイトイネーブル信号ＢＥをハイレベルにする。そして、時刻ｔ３において、メモリインターフェース回路３２は、書き込み対象のデータ列をデータ信号ＤＱとして外部端子ＰＭ６に出力する。これにより、外部メモリ１に対するデータの書き込みが実現される。データの書き込みが完了したら、メモリインターフェース回路３２は再び、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、及びバイトイネーブル信号ＢＥをローレベルにするとともに、アドレス信号ＡＤＲをローレベル又は外部端子ＰＭ５をハイインピーダンス状態（Ｈｉ−ｚ）にし、外部端子ＰＭ６をハイインピーダンス状態にする。そして、チップイネーブル信号ＣＥ等の制御信号がローレベルになってから所定時間ＴＯＦＦが経過し、データの書き込みに係る一連の処理が完了した時刻ｔ４において、ＭＣＵ３が外部メモリ１をスタンバイモードＳＴＢ＿ＭＯＤＥに移行させることを電源部２に指示する。電源部２が、指示に応じて電源制御信号ＶＯＮをローレベルにすることで、外部メモリ１への電源電圧ＶＩＮ＿３の供給が停止される。これにより、外部メモリ１は再びスタンバイ状態に戻る。
【００８８】
以上のように、外部メモリ１にハイアクティブの制御システムを採用することで、外部メモリ１が電源の遮断されたスタンバイ状態にあるとき、ＭＣＵ３から外部メモリ１に供給される各種信号がローレベル又はハイインピーダンス状態にされるから、ＭＣＵ３と接続される外部端子Ｐ１〜Ｐ６を介して外部メモリ１の電源ラインＶＤＤに電流が流れ込むことを防止することができる。これにより、外部メモリ１をスタンバイ状態にしたときのデータ処理装置全体の消費電力を低減させることができる。特に、本実施の形態に係る外部メモリ１を採用することで、従来のＳＲＡＭインターフェースとコンパチブルのインターフェース仕様を持つ不揮発性ＲＡＭを採用する場合に比べて、システム全体の省電力効果を更に向上させることができる。また、外部メモリ１はローアクティブ制御ではなくハイアクティブ制御であるため、外部メモリ１の電源遮断を行う直前にＲＡＭアレイ１３に対するアクセスが発生しないように複雑な制御を行う必要はない。また、前述の特許文献１のような電源遮断を行うことを示すパワーオン制御信号等を外部メモリ１側に通知する必要はなく、その信号を入力するための外部端子を外部メモリ１側に設ける必要もない。
【００８９】
次に、外部メモリ１以外のデバイス（無線ＩＣ５、電源部２）とＭＣＵ３との間の通信について説明する。
【００９０】
前述したように、ＭＣＵ３と電源部２及び無線ＩＣ５とはデータの送受信が可能にされる。
【００９１】
具体的に、ＭＣＵ３と電源部２との間の通信は、夫々の通信制御部３３、２２を介したシリアル通信によるデータの送受信と、電源部２からＭＣＵ３への割り込み要求とによって実現される。
【００９２】
ＭＣＵ３と電源部２と間のシリアル通信の規格がＳＰＩである場合、夫々の通信制御部３３、２２は、制御信号としてのクロック信号ＣＬＫ及びチップイネーブル信号ＣＥ＿Ｓを入出力するインターフェースと、送信データＤＯＵＴを出力するための出力インターフェースと、受信データＤＩＮを入力するための入力インターフェースの、合計４つのインターフェースを有する。なお、ここで言うインターフェースとは、信号の入出力のための外部端子や、当該外部端子に対するデータの入出力を制御するバッファ等の周辺回路を含む。同様に、ＭＣＵ３と無線ＩＣ５との間の通信は、通信制御部３４、５１を介したシリアル通信によるデータの送受信と、無線ＩＣ５からＭＣＵ３への割り込み要求とによって実現され、通信制御部３４、５１は、通信制御部３３，２２と同様に、夫々上記４つのインターフェースを備える。
【００９３】
上記インターフェースを用いたＭＣＵ３と電源部２及び無線ＩＣ５との間のシリアル通信は、外部メモリ１に対するメモリアクセスと同様に、ハイアクティブ制御とされる。以下、このことについて、図５、６を用いて詳細に説明する。
【００９４】
図５は、電源部２とＭＣＵ３によるシリアル通信のタイミングチャート図である。
【００９５】
同図では、時刻ｔ０の初期状態において、ＭＣＵ３が電源遮断されたスタンバイ状態にある場合を一例として示している。時刻ｔ０において、電源部２のレギュレータ回路２０＿２に供給される電源制御信号ＶＯＮ２はローレベルにされ、ＭＣＵ３への電源電圧ＶＩＮ＿２の供給が停止されている。このとき、電源部２における通信制御部２２は、チップイネーブル信号ＣＥ＿Ｓ、クロック信号ＣＬＫをローレベルにするとともに、送信データＤＯＵＴ及び受信データＤＩＮをローレベルにする。これによれば、前述の外部メモリ１の電源遮断時と同様に、電源遮断されたＭＣＵ３において、シリアル通信用のインターフェースである通信制御部３３（外部端子）からＥＳＤ保護ダイオードを介してＭＣＵ３の内部の電源ラインに電荷が供給されることを防止することができる。なお、このとき、センサ部４からＭＣＵ３対して信号が入力され得るが、センサ部４からの入力はアナログ入力であるため電荷が供給されたとしてもその影響は限定的であり、大きな問題とはならない。
【００９６】
時刻ｔ１において、電源制御信号ＶＯＮがハイレベルにされ、ＭＣＵ３への電源電圧ＶＩＮ＿２の供給が開始されると、ＭＣＵ３は通常動作モードに遷移する。その後、所定時間ＴＯＮ１が経過し、ＭＣＵ３の内部回路が動作可能になったら、電源部２は、通信制御部２２を介してＭＣＵ３に割り込み信号ＩＮＴ１を出力し、シリアル通信を開始することを通知する。その後のタイミングｔ２において、通信制御部２２は、チップイネーブル信号ＣＥ＿Ｓをハイレベルにするとともにクロック信号ＣＬＫを出力する。そして、電源部２とＭＣＵ３は、通信制御部２２、３３の出力／入力インターフェースを介して送信データＤＯＵＴ及び受信データＤＩＮをやり取りすることで、シリアル通信を行う。その後、データの送受信が完了したら、電源部２における通信制御２２は、クロック信号ＣＬＫをローレベルに固定するとともに送信データＤＯＵＴ及び受信データＤＩＮをローレベルにし、時刻ｔ３においてチップイネーブル信号ＣＥ＿Ｓをローレベルにする。そして、チップイネーブル信号ＣＥ＿Ｓ等をローレベルにしてから所定時間ＴＯＦＦ１が経過し、データの書き込みに係る一連の処理が完了した時刻ｔ４において、電源部２は電源制御信号ＶＯＮをローレベルにすることで、ＭＣＵ３への電源電圧ＶＩＮ＿２の供給を停止する。これにより、ＭＣＵ３は再びスタンバイ状態に遷移する。
【００９７】
図６は、ＭＣＵ３と無線ＩＣ５のシリアル通信のタイミングチャート図である。
【００９８】
図６では、時刻ｔ０の初期状態において、無線ＩＣ５が電源遮断されたスタンバイ状態にある場合を一例として示している。時刻ｔ０において、電源部２のレギュレータ回路２０＿ｎに供給される電源制御信号ＶＯＮｎはローレベルにされ、無線ＩＣ５への電源電圧ＶＩＮ＿ｎの供給が停止されている。このとき、ＭＣＵ３における通信制御部３４は、チップイネーブル信号ＣＥ＿Ｓ、クロック信号ＣＬＫをローレベルにするとともに、送信データＤＯＵＴ及び受信データＤＩＮをローレベルにする。これによれば、前述の外部メモリ１の電源遮断時と同様に、電源遮断された無線ＩＣ５において、シリアル通信用のインターフェースである通信制御部５１（外部端子）からＥＳＤ保護ダイオードを介して無線ＩＣ５の内部の電源ラインに電荷が供給されることを防止することができる。
【００９９】
時刻ｔ１において、電源制御信号ＶＯＮｎがハイレベルにされ、無線ＩＣ５への電源電圧ＶＩＮ＿ｎの供給が開始されると、無線ＩＣ５は通常動作モードに遷移する。その後、所定時間ＴＯＮ２が経過し、無線ＩＣ５の内部回路が動作可能になった時刻ｔ２において、ＭＣＵ３の通信制御部３４は、チップイネーブル信号ＣＥ＿Ｓをハイレベルにするとともにクロック信号ＣＬＫを出力する。そして、ＭＣＵ３と無線ＩＣ５は、通信制御部３４、５１の出力／入力インターフェースを介して送信データＤＯＵＴ及び受信データＤＩＮをやり取りすることで、シリアル通信を行う。データの送受信が完了したら、ＭＣＵ３における通信制御部３４は、クロック信号ＣＬＫをローレベルに固定するとともに送信データＤＯＵＴ及び受信データＤＩＮをローレベルにし、時刻ｔ３においてチップイネーブル信号ＣＥ＿Ｓをローレベルにする。無線ＩＣ５は、シリアル通信に係る一連の処理が完了した時刻ｔ４において、ＭＣＵ３に対して割り込み信号ＩＮＴ２を出力する。割り込み信号ＩＮＴ２を受けたＭＣＵ３は、所定時間ＴＯＦＦ２の経過後、無線ＩＣ５のスタンバイモードに移行させることを電源部２に指示する。指示を受けた電源部２は、電源制御信号ＶＯＮｎをローレベルにすることで、無線ＩＣ５への電源電圧ＶＩＮ＿ｎの供給を停止する。これにより、無線ＩＣ５は再びスタンバイ状態に遷移する。
【０１００】
以上のように、データ処理装置におけるデバイス間のシリアル通信をハイアクティブで制御することにより、電源が遮断されたスタンバイ状態にあるデバイスに供給されるシリアル通信に係る各種信号がローレベルにされるから、シリアル通信用のインターフェース（外部端子）を介してスタンバイ状態にあるデバイスの内部電源ラインに電流が流れ込むことを防止することができる。これにより、シリアル通信用のインターフェースを有するデバイスをスタンバイ状態にしたときのデータ処理装置全体の消費電力を低減することができる。特に、本実施の形態に係るシリアル通信用のインターフェース（通信制御部３３、３４、２２、５１）を採用することで、ローアクティブで制御されるシリアル通信用のインターフェースを採用する場合に比べて、システム全体の省電力効果を更に向上させることができる。
【０１０１】
以上、実施の形態１に係るデータ処理装置によれば、データ処理装置を構成する各デバイスの電源供給が遮断されているときのシステム全体の消費電力を更に低減することが可能となる。
【０１０２】
≪実施の形態２≫
実施の形態２に係るデータ処理装置は、実施の形態１に係るデータ処理装置の機能に加えて、ＭＣＵのメモリインターフェースの仕様をハイアクティブ制御とローアクティブ制御で切り替え可能にする機能を備える。
【０１０３】
実施の形態２に係るデータ処理装置は、外部メモリ１、電源部２、センサ部４、及び無線ＩＣ５等のハードウェア構成は実施の形態１に係るデータ処理装置１００と同様であり、ＭＣＵにおけるメモリインターフェース回路の構成がデータ処理装置１００と相異する。
【０１０４】
図７は、実施の形態２に係るＭＣＵ６の内部構成を例示する図である。
【０１０５】
ＭＣＵ６におけるメモリインターフェース回路６２は、実施の形態１に係るメモリインターフェース回路３２と同様に、演算処理部３０やＤＭＡＣ等からのメモリアクセス要求に応じて、ＭＣＵ３の外部端子ＰＭ１〜ＰＭ６を介して外部メモリ１に対するデータの書き込み又は読み出しを行う。例えば、メモリインターフェース回路６２は、ライトイネーブル信号ＷＥを外部端子ＰＭ１に出力し、アウトプットイネーブル信号ＯＥを外部端子ＰＭ２に出力し、バイトイネーブル信号ＢＥを外部端子ＰＭ３に出力し、チップイネーブル信号ＣＥを外部端子ＰＭ４に出力する。また、メモリインターフェース回路６２は、アドレス信号ＡＤＲを外部端子ＰＭ５に出力し、外部メモリ１にデータを書き込むときは外部端子ＰＭ６に書き込み対象のデータ信号を出力し、外部メモリ１からデータを読み出すときは外部端子ＰＭ６からデータ信号を入力する。
【０１０６】
メモリインターフェース回路６２は、レジスタ設定ＳＥＴＲＧに基づいてハイアクティブ制御とローアクティブ制御を切り替えて外部メモリ１にアクセスする。
【０１０７】
図８は、メモリインターフェース回路６２の具体的な内部構成を例示する図である。同図に示されるように、メモリインターフェース回路６２は、実施の形態１に係るメモリインターフェース回路３２におけるバッファ回路ＢＭ１〜ＢＭ５、ＢＭ８の代わりに、バッファ回路ＢＭＸ１〜ＢＭＸ５とロジック回路６２０を備える。なお、図８において、図２と同一の構成要素には同一の符号を付してその詳細な説明を省略する。
【０１０８】
バッファ回路ＢＭＸ１〜ＢＭＸ４は、入力信号と同一論理の信号を出力する。
【０１０９】
ロジック回路６２０は、ＥＸＯＲ回路６２１〜６２４と、ＯＲ回路６２５と、レジスタ６２６と、を含んで構成される。レジスタ６２６は、例えばＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）回路から構成され、レジスタ設定値ＳＥＴＲＧとして“１”が設定された場合にハイレベルの信号を出力し、レジスタ設定値ＳＥＴＲＧとして“０”が設定された場合にローレベルの信号を出力する。ＥＸＯＲ回路６２１は、ライトイネーブル信号ＷＥＢとレジスタ６２６の出力信号とを入力して排他的論理和演算を行い、バッファ回路ＢＭ１に出力する。例えば、レジスタ６２６のレジスタ設定値ＳＥＴＲＥＧが“０”の場合には、チップイネーブル信号ＷＥＢと同一論理の信号を出力する。一方、レジスタ６２６のレジスタ設定値ＳＥＴＲＥＧが“１”の場合には、チップイネーブル信号ＷＥＢの反対論理の信号を出力する。ＥＸＯＲ回路６２２は、アウトプットイネーブル信号ＯＥＢとレジスタ６２６の出力信号とを入力して排他的論理和演算を行い、バッファ回路ＢＭ２に出力する。ＥＸＯＲ回路６２３は、バイトイネーブル信号ＢＥＢとレジスタ６２６の出力信号とを入力して排他的論理和演算を行い、バッファ回路ＢＭ３に出力する。ＥＸＯＲ回路６２４は、チップイネーブル信号ＣＥＢとレジスタ６２６の出力信号とを入力して排他的論理和演算を行い、バッファ回路ＢＭ４に出力する。ＥＸＯＲ回路６２２〜６２４は、ＥＸＯＲ回路６２１と同様に、レジスタ設定値ＳＥＴＲＥＧが“０”の場合に、入力された信号ＯＥＢ、ＢＥＢ、ＣＥＢと同一論理の信号を出力し、レジスタ設定値ＳＥＴＲＥＧが“１”の場合に、入力された信号ＯＥＢ、ＢＥＢ、ＣＥＢと反対論理の信号を出力する。ＥＸＯＲ回路６２１〜６２４から出力された信号は、バッファ回路ＢＭＸ１〜ＢＭＸ４を経由して、チップイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥ、バイトイネーブル信号ＢＥ、及びチップイネーブル信号ＣＥとして対応する外部端子ＰＭ１〜ＰＭ４から出力される。
【０１１０】
ＯＲ回路６２５は、レジスタ６２６の出力信号を反転した信号と、チップイネーブル信号ＣＥＢを反転した信号を入力して論理和演算を行い、バッファ回路ＢＭＸ５に供給する。例えば、レジスタ設定値ＳＥＴＲＧが“０”の場合、ＯＲ回路６２５は、チップイネーブル信号ＣＥＢによらずハイレベルの信号を出力する。一方、レジスタ設定値ＳＥＴＲＧが“１”の場合、ＯＲ回路６２５は、チップイネーブル信号ＣＥＢと反対論理の信号を出力する。バッファ回路ＢＭＸ５は、ＯＲ回路６２５の出力信号に基づいて、制御部３２０から供給されたアドレス信号ａｄｒを外部端子ＰＭ５に出力するか否かを制御する。例えば、ＯＲ回路６２５の出力信号がハイレベルの場合、バッファ回路ＢＭＸ５は、アドレス信号ａｄｒをアドレス信号ＡＤＲとして外部端子ＰＭ５に出力する。一方、ＯＲ回路６２５の出力信号がローレベルの場合、バッファ回路ＢＭＸ５は、ローレベルのアドレス信号ＡＤＲを外部端子ＰＭ５に出力するか、外部端子ＰＭ５に接続される出力ノードをハイインピーダンス状態にする。
【０１１１】
以上の構成によれば、メモリインターフェース回路６２を、レジスタ設定値ＳＥＴＲＧに応じて、ローアクティブ制御のインターフェースとして機能させることもできるし、ハイアクティブ制御のインターフェースとして機能させることもできる。
【０１１２】
以上、実施の形態２に係るＭＣＵ６によれば、ハイアクティブ制御用のメモリインターフェースとローアクティブ制御用のメモリインターフェースを別個に設けることなく、ハイアクティブとローアクティブの外部メモリの双方に対応することができる。
【０１１３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１４】
例えば、データ処理装置１００における所定のデバイスの電源が遮断された状態において、当該デバイスのシリアル通信用のインターフェースを介して入出力される送信データＤＯＵＴ及び受信データＤＩＮをローレベルにする構成を例示したが、ローレベルにする代わりに、送信データＤＯＵＴ及び受信データＤＩＮを入出力するための外部端子をハイインピーダンス状態しても良い。
【０１１５】
外部メモリ１に供給される制御信号として、チップイネーブル信号ＣＥ、バイトイネーブル信号ＢＥ、ライトイネーブル信号ＷＥ、及びアウトプットイネーブル信号ＯＥを例示したが、メモリアクセスを制御するための信号であれば、上記の信号に限定されない。また、メモリアクセスを制御するための信号をハイアクティブとすれば、上記と同様に、外部メモリ１の電源遮断時に電流が流れ込むことを防止することができる。
【０１１６】
データ処理装置１００がセンサシステムである場合を例示したが、これに限られず、例えばバッテリ駆動される携帯端末等のその他のシステムにも適用することができる。
【０１１７】
また、電源部２におけるレギュレータ回路２０＿１〜２０＿ｎがＬＤＯである場合を例示したが、ハードウェアリソースに供給すべき電圧値の変更やハードウェアリソースに対する電源電圧の遮断等の制御ができる構成であれば、ＬＤＯに限られず、スイッチングレギュレータやチャージポンプ電源等の別の電源回路であっても良い。
【０１１８】
外部メモリ１において、ＲＡＭアレイ１３とメモリインターフェース回路１０の電源電圧を内部レギュレータ回路１１から供給する構成を例示したが、外部メモリ１の電源端子ＶＤＤに供給された電圧ＶＩＮ＿３をＲＡＭアレイ１３とメモリインターフェース回路１０に直接供給する構成であっても良い。
【符号の説明】
【０１１９】
１００  データ処理装置
ＶＰＷ＿ＥＸ  外部電源電圧
１  外部メモリ
２  電源部
２０＿１〜２０＿２  レギュレータ回路
２１  電源制御部
２２  通信制御部
ＶＩＮ＿１〜ＶＩＮ＿ｎ  電源電圧
ＶＯＮ１〜ＶＯＮｎ  電源制御信号
３  ＭＣＵ
３０  演算処理部
３１  Ａ／Ｄ変換部
３２  メモリインターフェース回路
３３、３４、５１  通信制御部
４  センサ部
５  無線ＩＣ
ＩＮＴ１、ＩＮＴ２  割り込み信号
１１  内部レギュレータ回路
１０  メモリインターフェース回路
１２  メモリコントロール回路
１３  ＲＡＭアレイ
１２０  制御回路
１２１  アドレスデコーダ
１２２  ライトアンプ
１２３  センスアンプ
ＢＲ１〜ＢＲ７  バッファ回路
ＥＤＰ１〜ＥＤＰ６、ＥＤＮ１〜ＥＤＮ６  ＥＳＤ保護ダイオード
Ｐ１〜Ｐ６  外部メモリ１の外部端子
ＶＤＤ  電源端子及び電源ライン
ＧＮＤ  グラウンド端子
ＣＥ、ＣＥＢ  チップイネーブル信号
ＯＥ、ＯＥＢ  アウトプットイネーブル信号
ＷＥ、ＷＥＢ  ライトイネーブル信号
ＢＥ、ＢＥＢ  バイトイネーブル信号
ＡＤＲ、ａｄｒ  アドレス信号
ＤＱ，ｄｑ  データ信号
ＢＯＮ  バッファイネーブル信号
ＰＭ１〜ＰＭ６  ＭＣＵ３の外部端子
３２０  制御回路
ＢＭ１〜ＢＭ９  バッファ回路
６  ＭＣＵ
６２  メモリインターフェース回路
ＢＭＸ１〜ＢＭＸ５  バッファ回路
ＳＥＴＲＧ  レジスタ設定値
６２０  ロジック回路
６２１〜６２４  ＥＸＯＲ回路
６２５  ＯＲ回路
６２６  レジスタ
【図１】
2015069520.tif 000003
【図２】
2015069520.tif 000004
【図３】
2015069520.tif 000005
【図４】
2015069520.tif 000006
【図５】
2015069520.tif 000007
【図６】
2015069520.tif 000008
【図７】
2015069520.tif 000009
【図８】
2015069520.tif 000010