(57)【要約】【課題】リニアリティ不良および残像を発生することなく、複数の画素の信号電荷を加算して読み出すことが可能な固体撮像素子および撮像装置を提供する。【解決手段】第一の蓄積部１１ａを有する複数の光電変換部１１と、複数のスイッチ素子１２，１３と、各第一の蓄積部１１ａの信号電荷が蓄積される第二の蓄積部ＦＤと、第二の蓄積部ＦＤに蓄積された信号電荷に応じた電圧信号を出力する出力回路１４と、第一の蓄積部１１ａおよび第二の蓄積部ＦＤをリセットするリセット回路１５とを備えた複合画素部１０において、画素加算読出しの際、複数のスイッチ素子１２，１３をオンし、第二の蓄積部ＦＤに加算されて蓄積された信号電荷が出力回路１４から出力された後、第二の蓄積部ＦＤをリセットし、その後の第二の蓄積部ＦＤの電位に応じた信号が出力回路１４から出力された後に複数のスイッチ素子１２，１３をオフする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を発生し、該発生した信号電荷が蓄積される第一の蓄積部を有する複数の光電変換部と、該複数の光電変換部のそれぞれに電気的に接続された複数のスイッチ素子と、該複数のスイッチ素子に電気的に接続され、前記各第一の蓄積部に蓄積された信号電荷が蓄積される第二の蓄積部と、該第二の蓄積部に蓄積された信号電荷に応じた電圧信号を出力する出力回路と、前記第一および第二の蓄積部をリセットするリセット回路とを含み、前記出力回路に入力ノードに対して、前記複数の光電変換部が前記各スイッチ素子を介して電気的に接続され、かつ前記蓄積部と前記リセット回路とが電気的に接続された複合画素部が二次元状に複数配列され、
前記各第一の蓄積部に蓄積された信号電荷を加算して読み出す画素加算読出しの際、前記複数のスイッチ素子がオンされ、前記第二の蓄積部に蓄積された前記加算された信号電荷に応じた電圧信号が前記出力回路から出力された後、前記複数のスイッチ素子がオンしている間に前記リセット回路によって前記第一および第二の蓄積部がリセットされ、該リセット後の前記第二の蓄積部の電位に応じた電圧信号が前記出力回路から出力された後に前記複数のスイッチ素子がオフされるものであることを特徴とする固体撮像素子。
【請求項２】
前記複数のスイッチ素子がオンされ、前記加算された信号電荷に応じた電圧信号が出力される際、前記第一の蓄積部の電位と前記第二の蓄積部の電位とが同電位になるように前記複数のスイッチ素子の閾値電圧が調整されている請求項１記載の固体撮像素子。
【請求項３】
前記各第一の蓄積部に蓄積された信号電荷を別々に読み出す単画素読出しの際には、前記各第一の蓄電部が属する行毎について、該行の前記スイッチ素子がオンされ、前記第二の蓄積部に蓄積された信号電荷に応じた電圧信号が前記出力回路から出力された後、前記スイッチ素子がオンしている間に前記リセット回路によって前記第一および第二の蓄積部がリセットされ、該リセット後の前記第二の蓄積部の電位に応じた電圧信号が前記出力回路から出力された後に前記スイッチ素子がオフされるものである請求項１記載の固体撮像素子。
【請求項４】
前記光電変換部が、画素単位で区画された第１の電極と前記画素電極に対向して設けられた第２の電極とを備え、
前記第２の電極が、全ての前記光電変換部について共通の電極であることを特徴とする請求項１から３いずれか１項記載の固体撮像素子。
【請求項５】
前記光電変換部が、有機光電変換膜を含むものであることを特徴とする請求項１から４いずれか１項記載の固体撮像素子。
【請求項６】
前記有機光電変換膜が、全ての前記光電変換部について共通なものあることを特徴とする請求項５記載の固体撮像素子。
【請求項７】
前記光電変換部からの信号電荷が正孔であることを特徴とする請求項１から６ずれか１項記載の固体撮像素子。
【請求項８】
前記光電変換部からの信号電荷が電子であることを特徴とする請求項１から６いずれか１項記載の固体撮像素子。
【請求項９】
請求項１から８いずれか１項記載の固体撮像素子を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光の照射を受けて電荷を発生する光電変換部を備えた固体撮像素子およびその固体撮像素子を備えた撮像装置に関するものである。
【背景技術】
【０００２】
従来、多数の光電変換素子（フォトダイオード）と各光電変換素子によって光電変換された信号電荷を読み出す読出し回路とを備えたＣＭＯＳ型の固体撮像素子がデジタルカメラなどに用いられている。
【０００３】
ＣＭＯＳ型の固体撮像素子の１つとして、入射光量が少ない場合に、画像信号のＳ/Ｎの向上を図るため、複数の光電変換素子によって光電変換された信号電荷を加算して読み出すものが提案されている。
【０００４】
具体的には、たとえば、図７に示すように、２つのフォトダイオード２０１，２０２と、フォトダイオード２０１，２０２において光電変換された信号電荷をそれぞれ転送するための転送トランジスタ２０３，２０４と、転送トランジスタ２０３，２０４によって転送された信号電荷が加算されて蓄積されるＦＤ（フローティングディフュージョン）と、ＦＤに蓄積された信号電荷を電圧信号に変換して出力する出力トランジスタ２０５と、ＦＤをリセットするリセットトランジスタ２０６と、出力トランジスタ２０５から出力された信号を信号線に選択的に出力する選択トランジスタ２０７とから構成された画素回路を備えた固体撮像素子が提案されている。
【０００５】
図８は、図７に示す画素回路における各トランジスタのスイッチングのタイミングを示すタイミングチャートである。図８に示すように、まず、ｔ１の時点において選択トランジスタ２０７がオンするとともに、リセットトランジスタ２０６がオンし、これによりＦＤがリセットされる。
【０００６】
そして、リセットトランジスタ２０６がオフしてリセットが完了した後、ｔ２の時点において、ＦＤの電位がリセット信号として出力トランジスタ２０５から信号線に出力される。次に、ｔ３の時点において転送トランジスタ２０３，２０４がオンし、これによりフォトダイオード２０１，２０２において光電変換されて蓄積された信号電荷がＦＤに対して転送され、加算されて蓄積される。
【０００７】
次いで、ｔ４の時点において、ＦＤの蓄積信号が出力トランジスタ２０５から信号線に出力され、この蓄積信号から上述したリセット信号の差分を取得することによって画像信号が取得される。
【０００８】
一方、近年、固体撮像素子の高感度化、画素微細化に対応するために、シリコン基板の上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を設け、この光電変換層で発生した電荷を上記一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す光電変換層積層型の固体撮像素子が注目されている。
【０００９】
このような固体撮像素子として、たとえば、図９に示すように、光電変換部３０１と、光電変換部３０１において発生した電荷を蓄積するＦＤ（フローティングディフュージョン）と、ＦＤに蓄積された信号電荷を電圧信号に変換して出力する出力トランジスタ３０２と、ＦＤをリセットするリセットトランジスタ３０３と、出力トランジスタ３０２から出力された信号を信号線に選択的に出力する選択トランジスタ３０４とから構成される画素回路を備えた固体撮像素子が提案されている。この固体撮像素子は、ＦＤと光電変換部３０１との間にトランジスタが設けられていない、いわゆる３トランジスタの構成の回路であり、ＦＤと光電変換部３０１とが電気的に直接接続されたものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２８６１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、図９に示すような画素回路を備えた固体撮像素子においては、光電変換部３０１において発生した信号電荷を直接ＦＤに蓄積するため、画素毎にＦＤを設ける必要がある。このため、図７に示した画素回路のように、画素毎の信号電荷を加算することができない。
【００１２】
また、図７に示す画素回路のフォトダイオードを図９に示す画素回路の光電変換部３０１に単純に置き換えたとしても、光電変換部３０１を完全空乏化することができないため、光電変換部３０１からＦＤへの電荷の完全転送ができず、電荷の不完全転送によるリニアリティ不良を発生する。
【００１３】
また、図７に示す画素回路のように、ＦＤをリセットした後に、転送トランジスタ２０３，２０４をオンしてＦＤへの電荷転送を行うシーケンスの場合、リセットの間、転送トランジスタ２０３，２０４はオフした状態であるので、フォトダイオード２０１，２０２の容量までリセットすることができず、上述したような不完全転送による残像が発生する。
【００１４】
また、特許文献１においては、光電変換層積層型の固体撮像素子において、複数の画素の信号電荷を加算して読み出すことが開示されているが、特許文献１に記載の固体撮像素子においても、図７に示す画素回路と同様に、ＦＤのリセットを行った後に、光電変換部からＦＤへの電荷転送を行っているため、電荷の不完全転送によるリニアリティ不足や残像の問題が発生する。
【００１５】
本発明は、上記の事情に鑑み、上述したように入射光量が少ない場合に、複数の画素の信号電荷を加算して読み出す固体撮像素子において、リニアリティ不良を発生することなく、かつ残像の発生を抑制することができる固体撮像素子およびその固体撮像素子を備えた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の固体撮像素子は、入射光の光量に応じた信号電荷を発生し、その発生した信号電荷が蓄積される第一の蓄積部を有する複数の光電変換部と、その複数の光電変換部のそれぞれに電気的に接続された複数のスイッチ素子と、その複数のスイッチ素子に電気的に接続され、各第一の蓄積部に蓄積された信号電荷が蓄積される第二の蓄積部と、その第二の蓄積部に蓄積された信号電荷に応じた電圧信号を出力する出力回路と、第一および第二の蓄積部をリセットするリセット回路とを含み、出力回路に入力ノードに対して、複数の光電変換部が各スイッチ素子を介して電気的に接続され、かつ蓄積部とリセット回路とが電気的に接続された複合画素部が二次元状に複数配列され、各第一の蓄積部に蓄積された信号電荷を加算して読み出す画素加算読出しの際、複数のスイッチ素子がオンされ、第二の蓄積部に蓄積された加算された信号電荷に応じた電圧信号が出力回路から出力された後、複数のスイッチ素子がオンしている間にリセット回路によって第一および第二の蓄積部がリセットされ、そのリセット後の第二の蓄積部の電位に応じた電圧信号が出力回路から出力された後に複数のスイッチ素子がオフされるものであることを特徴とする。
【００１７】
また、上記本発明の固体撮像素子においては、複数のスイッチ素子がオンされ、加算された信号電荷に応じた電圧信号が出力される際、第一の蓄積部の電位と第二の蓄積部の電位とが同電位になるように複数のスイッチ素子の閾値電圧を調整することができる。
【００１８】
また、各第一の蓄積部に蓄積された信号電荷を別々に読み出す単画素読出しの際には、各第一の蓄電部が属する行毎について、その行のスイッチ素子がオンされ、第二の蓄積部に蓄積された信号電荷に応じた電圧信号が出力回路から出力された後、スイッチ素子がオンしている間にリセット回路によって前記第一および第二の蓄積部がリセットされ、そのリセット後の第二の蓄積部の電位に応じた電圧信号が出力回路から出力された後にスイッチ素子がオフされるようにできる。
【００１９】
また、光電変換部を、画素単位で区画された第１の電極と画素電極に対向して設けられた第２の電極とを備えたものとし、第２の電極を、全ての光電変換部について共通の電極とすることができる。
【００２０】
また、光電変換部を、有機光電変換膜を含むものとできる。
【００２１】
また、有機光電変換膜を、全ての光電変換部について共通なものとすることができる。
【００２２】
また、光電変換部からの信号電荷を正孔とすることができる。
【００２３】
また、光電変換部からの信号電荷を電子とすることができる。
【００２４】
また、複合画素部を構成するトランジスタをｎチャネルＭＯＳトランジスタとすることができる。
【００２５】
また、複合画素部を構成するトランジスタをｐチャネルＭＯＳトランジスタとすることができる。
【００２６】
本発明の撮像装置は、上記本発明の固体撮像素子を備えたことを特徴とするものである。
【発明の効果】
【００２７】
本発明の固体撮像素子によれば、入射光の光量に応じた信号電荷を発生し、その発生した信号電荷が蓄積される第一の蓄積部を有する複数の光電変換部と、その複数の光電変換部のそれぞれに電気的に接続された複数のスイッチ素子と、その複数のスイッチ素子に電気的に接続され、各第一の蓄積部において発生した信号電荷が蓄積される第二の蓄積部と、その第二の蓄積部に蓄積された信号電荷に応じた電圧信号を出力する出力回路と、第１および第二の蓄積部をリセットするリセット回路とを含み、出力回路に入力ノードに対して、複数の光電変換部が各スイッチ素子を介して電気的に接続され、かつ第二の蓄積部とリセット回路とが電気的に接続された複合画素部において、画素加算読出しの際、まず、複数のスイッチ素子をオンすることによって、第一の蓄積部の電位と第二の蓄積部との電位とを同電位にして第二の蓄積部に信号電荷を蓄積するようにしたので、すなわち上述したような転送トランジスタによる電荷の転送は行っていないので、電荷の不完全転送によるリニアリティ不足が発生することはない。
【００２８】
また、第二の蓄積部に蓄積された加算された信号電荷に応じた電圧信号が出力回路から出力された後、複数のスイッチ素子をオンしたままでリセット回路によって第一および第二の蓄積部をリセットし、そのリセット後の第二の蓄積部の電位に応じた電圧信号が出力回路から出力された後に複数のスイッチ素子をオフするようにしたので、光電変換部と第一および第二の蓄積部とを完全にリセットすることができ、上述したような電荷の不完全転送およびリセット不良による残像が発生することがない。
【図面の簡単な説明】
【００２９】
【図１】本発明の固体撮像素子の一実施形態を構成する複合画素部を示す図
【図２】本発明の固体撮像素子の一実施形態の断面模式図
【図３】図２に示す固体撮像素子の周辺回路を含む全体構成を示す図
【図４】複数の信号電荷を加算して読み出す場合における第１および第２のスイッチトランジスタに供給されるスイッチングパルス信号ＳＷ（ｎ），ＳＷ（ｎ＋１）と、リセットトランジスタ１５に供給されるリセットパルス信号ＲＳ（ｎ，ｎ＋１）と，選択トランジスタ１６に供給される選択パルス信号ＲＷ（ｎ，ｎ＋１）の出力タイミングを示すタイミングチャート
【図５】複数の信号電荷を別々に読み出す場合における第１および第２のスイッチトランジスタに供給されるスイッチングパルス信号ＳＷ（ｎ），ＳＷ（ｎ＋１）と、リセットトランジスタ１５に供給されるリセットパルス信号ＲＳ（ｎ，ｎ＋１）と，選択トランジスタ１６に供給される選択パルス信号ＲＷ（ｎ，ｎ＋１）の出力タイミングを示すタイミングチャート
【図６】図１に示す複合画素部において２つの信号電荷を加算して読み出した場合における画像信号のＳ/Ｎと、信号電荷を加算せずに別々に読み出した場合における画像信号のＳ/Ｎと、複数の信号電荷を加算しない回路構成によって信号電荷を読み出した場合における画像信号のＳ/Ｎとを比較検討した結果を示す図
【図７】転送トランジスタによって電荷転送して加算する画素回路の構成を示す図
【図８】図７に示す画素回路の駆動方法を説明するための図
【図９】光電変換層積層型の固体撮像素子における画素回路の構成の一例を示す図
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の固体撮像素子の一実施形態について説明する。図１は、本実施形態の固体撮像素子を構成する画素部を示す図である。本実施形態の固体撮像素子は、図１に示す複合画素部１０を２次元状に多数配列したものである。
【００３１】
複合画素部１０は、図１に示すように、２つの光電変換部１１と、第１および第２のスイッチトランジスタ（スイッチ素子に相当する）１２，１３と、フローティングディフュージョンＦＤ（第二の蓄積部に相当する）（以下、単にＦＤという）と、出力トランジスタ（出力回路に相当する）１４と、リセットトランジスタ（リセット回路に相当する）１５と、選択トランジスタ１６とを備えている。第１および第２スイッチトランジスタ１２，１３、出力トランジスタ１４、リセットトランジスタ１５および選択トランジスタ１６は、それぞれｎチャネルのＭＯＳトランジスタで構成されている。
【００３２】
光電変換部１１は、画素単位で設けられるものであって、行方向および列方向に２次元状に配列されるものである。そして、複合画素部１０には、列方向に隣接する２つの光電変換部１１が含まれる。
【００３３】
２つの光電変換部１１には、それぞれ第１および第２のスイッチトランジスタ１２，１３の入力端子が接続されており、第１のスイッチトランジスタ１２の出力端子と第２のスイッチトランジスタ１３の出力端子とはＦＤに接続されている。
【００３４】
第１のスイッチトランジスタ１２と第２のスイッチトランジスタ１３とがオンした際には、各光電変換部１１の容量１１ａに蓄積された信号電荷が、それぞれ第１および第２のスイッチトランジスタ１２，１３を介して加算されてＦＤに蓄積される。なお、容量１１ａ（第一の蓄積部に相当する）は、特に素子として設けられるものではなく、光電変換部１１が有する容量を分かりやすく図示したものである。第１のスイッチトランジスタ１２および第２のスイッチトランジスタ１３がオフの際には、各光電変換部１１で発生した信号電荷はそれぞれの容量１１ａに蓄積される。
【００３５】
第１および第２のスイッチトランジスタ１２，１３の閾値電圧は、第１および第２のスイッチトランジスタ１２，１３がオンして信号電荷がＦＤに蓄積された際、容量１１ａの電位とＦＤの電位とが同電位となるように調整されている。すなわち、第１および第２のスイッチトランジスタ１２，１３は、図７に示す転送トランジスタ２０３，２０４のように電荷転送を行うものではなく、上述したように容量１１ａとＦＤとを同電位にするためのものである。
【００３６】
したがって、第１および第２のスイッチトランジスタ１２，１３のゲート端子の電位が充分に深いポテンシャルまで下げられるように、第１および第２のスイッチトランジスタ１２，１３のゲート端子に供給されるパルス信号の大きさは、たとえば電源電圧であるＶｄｄに設定される。また、第１および第２のスイッチトランジスタ１２，１３の閾値は充分に小さい値に調整される。
【００３７】
また、第１のスイッチトランジスタ１２の出力端子と第２のスイッチトランジスタ１３の出力端子は、出力トランジスタ１４の入力ノードに電気的に接続されている。また、出力トランジスタ１４に入力ノードには、ＦＤとリセットトランジスタ１５とが電気的に接続されている。
【００３８】
光電変換部１１は、画素電極１０４（第１の電極に相当する）と、画素電極１０４に対向して設けられた対向電極１０８（第２の電極に相当する）と、画素電極１０４と対向電極１０８との間に設けられた光電変換層１０７とを備えている。
【００３９】
画素電極１０４は、画素毎に区分された薄膜電極であり、たとえばＩＴＯ、アルミニウム、窒化チタン、銅、クロム、タングステン、タンタルなどのような透明または不透明な導電性材料から形成されるものである。画素電極１０４は、光電変換層１０７において発生した電荷を画素毎に捕集するものである。
【００４０】
対向電極１０８は、画素電極１０４との間で光電変換層１０７に電圧を印加し、光電変換層１０７に電界を生じさせるための電極である。対向電極１０８は、光電変換層１０７よりも光の入射面側に設けられており、対向電極１０８を透過して光電変換層１０７に光を入射させる必要があるため、入射光に対して透明なＩＴＯなどの導電性材料から形成される。なお、本実施形態における対向電極１０８は、全ての画素で共通の１枚の電極から構成されるものであるが、画素毎に分割する構成としてもよい。
【００４１】
光電変換層１０７は、入射光を吸収し、その吸収した光量に応じた電荷を発生する有機光電変換膜または無機光電変換膜を含むものである。なお、光電変換層１０７と対向電極１０８との間、または光電変換層１０７と画素電極１０４との間に、電極から光電変換層１０７へ電荷が注入されるのを抑制する電荷ブロッキング層などの機能層を設けるようにしてもよい。
【００４２】
本実施形態においては、光電変換層１０７で発生した電荷のうち正孔が画素電極１０４に移動し、電子が対向電極１０８に移動するように、対向電極１０８に対してバイアス電圧が印加される。光電変換層１０７が十分に高い感度を発現するように、バイアス電圧としては、読出し回路の電源電圧Ｖｄｄ（図１において出力トランジスタ１４のドレインに供給されている電圧、たとえば３Ｖ）よりも高い電圧（５〜２０Ｖ程度、たとえば１０Ｖ）を用いることが望ましい。
【００４３】
また、本実施形態では、第１および第２のスイッチトランジスタ１２，１３は、図７に示す転送トランジスタ２０３，２０４のように電荷転送を行うものではなく、上述したように容量１１ａとＦＤとを同電位にするためのものであるため、読出し回路をｎチャネルのＭＯＳトランジスタで構成した場合にも、光電変換膜からの信号電荷として正孔を用いることができる。
【００４４】
ＦＤは、第１および第２のスイッチトランジスタ１２，１３を介して、２つの光電変換部１１の画素電極１０４と電気的につながったｎ形不純物領域からなるものである。
【００４５】
出力トランジスタ１４は、ＦＤに蓄積された信号電荷を電圧信号に変換して信号線ＳＬに出力するものである。出力トランジスタ１４のゲート端子はＦＤに電気的に接続され、ドレイン端子は固体撮像素子の電源電圧Ｖｄｄが接続されている。また、出力トランジスタ１４のソース端子は選択トランジスタ１６のドレイン端子に接続されている。
【００４６】
リセットトランジスタ１５は、ＦＤの電位を基準電位にリセットするものである。リセットトランジスタ１５のドレイン端子にはＦＤが電気的に接続され、ソース端子には基準電圧ＲＤが供給されている。
【００４７】
リセットトランジスタ１５のゲート端子に印加されるリセットパルスＲＳがハイレベルになると、リセットトランジスタ１５がオンし、リセットトランジスタ１５のソースからドレインに電子が注入される。そして、この電子の注入によってＦＤの電位が降下してＦＤの電位が基準電位にリセットされる。
【００４８】
選択トランジスタ１６は、そのソース端子が信号線ＳＬに接続されるものであり、各複合画素部１０の出力トランジスタ１４から出力される信号を列ごとに設けられた信号線ＳＬに選択的に出力するためのものである。選択トランジスタ１６のゲート端子に印加される選択パルスＲＷがハイレベルになると、選択トランジスタ１６はオンし、これにより各複合画素部１０の出力トランジスタ１４から出力された信号が信号線ＳＬに出力される。
【００４９】
図２は、図１に示した複合画素部１０を２次元状に多数配列した固体撮像素子１００の断面模式図である。なお、以下の説明では、図１に示した複合画素部１０と同じ構成については同じ名称と符号を付している。
【００５０】
固体撮像素子１００は、図２に示すように、基板１０１と、絶縁層１０２と、接続電極１０３と、画素電極１０４と、接続部１０５と、接続部１０６と、光電変換層１０７と、対向電極１０８と、封止層１１０と、カラーフィルタ１１１と、遮光層１１３と、保護層１１４と、対向電極電圧供給部１１５と、読出し回路１１６とを備えている。
【００５１】
基板１０１は、ガラス基板またはＳｉ等の半導体基板である。基板１０１上には絶縁層１０２が形成されている。絶縁層１０２の表面には複数の画素電極１０４と１つ以上の接続電極１０３が形成されている。
【００５２】
光電変換層１０７は、上述したように受光した光に応じて電荷を発生するものである。光電変換層１０７は、複数の画素電極１０４を覆うように設けられている。光電変換層１０７は、画素電極１０４の上では一定の膜厚となっているが、画素部以外（有効画素領域外）では膜厚が変化していても問題ない。
【００５３】
対向電極１０８は、画素電極１０４と対向する電極であり、光電変換層１０７を覆うように設けられている。対向電極１０８は、光電変換層１０７よりも外側に配置された接続電極１０３の上にまで形成されており、接続電極１０３と電気的に接続されている。
【００５４】
接続部１０６は、絶縁層１０２に埋設されており、接続電極１０３と対向電極電圧供給部１１５とを電気的に接続するためのプラグなどである。対向電極電圧供給部１１５は、基板１０１に形成され、接続部１０６および接続電極１０３を介して対向電極１０８に所定の電圧を印加するものである。なお、対向電圧供給部１１５は、基板１０１に形成された構成ではなく、直接外部の電源とつながった構成としても良い。
【００５５】
読出し回路１１６は、図１に示した複合画素部１０における第１および第２のスイッチトランジスタ１２，１３と、ＦＤと、出力トランジスタ１４と、リセットトランジスタ１５と、選択トランジスタ１６とを備え、絶縁層１０２中の金属配線（図示せず）で配線されたものである。
【００５６】
読出し回路１１６は、図１に示した列方向に配列された２つの光電変換部１１毎に、基板１０１に２次元状に設けられるものであり、対応する２つの画素電極１０４で捕集された電荷に応じた信号を読出すものである。なお、読出し回路１１６は、絶縁層１０２内に配置された図示しない遮光層によって遮光されている。
【００５７】
封止層１１０は、対向電極１０８を覆うように設けられている。
【００５８】
カラーフィルタ１１１は、封止層１１０上の各画素電極１０４と対向する位置に形成されている。遮光層１１３は、封止層１１０上のカラーフィルタ１１１を設けた領域以外に形成されており、有効画素領域以外に形成された光電変換層１０７に光が入射するのを防止するものである。カラーフィルタ１１１としては、たとえばベイヤー配列のカラーフィルタを用いることができるが、これに限らず、補色型のカラーフィルタやその他の公知なカラーフィルタを用いることができる。
【００５９】
保護層１１４は、カラーフィルタ１１１および遮光層１１３上に形成されており、固体撮像素子全体を保護するものである。
【００６０】
図３は、図２に示した固体撮像素子１００の周辺回路を含む全体構成を示す図である。図３に示すように、本実施形態の固体撮像素子１００は、垂直ドライバ１２１と、制御部１２２と、信号処理回路１２３と、水平ドライバ１２４と、ＬＶＤＳ１２５と、シリアル変換部１２６と、パッド１２７とを備えている。図３に示す画素領域は、図２に示した固体撮像素子１００の複合画素部１０が配列された領域を表している。
【００６１】
画素領域には、各複合画素部１０の出力トランジスタ１４から信号が出力される信号線ＳＬが複合画素部１０の列毎に設けられ、垂直ドライバ１２１からパルス信号が出力される走査線ＧＬが行毎に設けられている。なお、図３においては、各複合画素部１０の行に対して走査線ＧＬを１本しか図示していないが、実際は、リセットトランジスタ１５のゲート端子に接続され、リセットトランジスタ１５に対してリセットパルスＲＳを供給するリセットパルス用走査線と、選択トランジスタ１６のゲート端子に接続され、選択トランジスタ１６に対して選択パルスＲＷを供給する選択パルス用走査線と、第１のスイッチトランジスタ１２のゲート端子に接続され、第１のスイッチトランジスタ１２に対して第１のスイッチパルスＳＷ（ｎ）を供給する第１のスイッチパルス用走査線と、第２のスイッチトランジスタ１３に対して第２のスイッチパルスＳＷ（ｎ＋１）を供給する第２のスイッチパルス用走査線とが、複合画素部１０の行毎にそれぞれ設けられている。
【００６２】
制御部１２２は、タイミングジェネレータ（以下、ＴＧという）１２８などを備えたものであり、フレーム同期信号ＶＤや行同期信号ＨＤを出力するとともに、垂直ドライバ１２１や水平ドライバ１２４の動作を制御することによって複合画素部１０における電荷信号の読み出しなどを制御するものである。
【００６３】
垂直ドライバ１２１は、制御部１２２のＴＧ１２８から出力されたタイミングパルス信号に基づいて、走査線ＧＬを介して読出し回路１１６の各トランジスタに対してパルス信号を出力し、読出し回路１１６の動作を制御するものである。垂直ドライバ１２１から各走査線に出力されるパルス信号の出力タイミングについては、後で詳述する。
【００６４】
信号処理回路１２３は、読出し回路１１６の各列に対応して設けられるものである。信号処理回路１２３は、対応する列から出力された信号に対し、相関二重サンプリング（ＣＤＳ）処理を行ない、処理後の信号をデジタル信号に変換するＡＤＣ回路を備えたものである。信号処理回路１２３で処理後の信号は、列毎に設けられたメモリに記憶される。
【００６５】
水平ドライバ１２４は、信号処理回路１２３のメモリに記憶された画素部１０の１行分の信号を順次読出してＬＶＤＳ１２５に出力する制御を行なうものである。
【００６６】
ＬＶＤＳ１２５は、ＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）に従ってデジタル信号を伝送する。シリアル変換部１２６は、入力されるパラレルのデジタル信号をシリアルに変換して出力するものである。パッド１２７は、外部との入出力に用いるインターフェースである。
【００６７】
次に、本実施形態の固体撮像素子１００の動作について説明する。
【００６８】
本実施形態の固体撮像素子１００は、上述した複合画素部１０における複数の光電変換部１１の信号電荷を加算して読み出す方法（画素加算読出し）と、各光電変換部の信号電荷をそれぞれ別々に読み出す方法（単画素読出し）とを行うことができるものであるが、まず、信号電荷を加算して読み出す方法について説明する。なお、ここではｎ行目の光電変換部１１とｎ＋１行目の光電変換部１１とを有する複合画素部１０の読み出し方法について説明するが、実際には、２行単位で列方向に順次走査されて、同様の読み出しが行われる。
【００６９】
図４は、第１および第２のスイッチトランジスタ１２，１３に供給されるスイッチングパルス信号ＳＷ（ｎ），ＳＷ（ｎ＋１）、リセットトランジスタ１５に供給されるリセットパルス信号ＲＳ（ｎ，ｎ＋１），および選択トランジスタ１６に供給される選択パルス信号ＲＷ（ｎ，ｎ＋１）の垂直ドライバ１２１からの出力タイミングを示すタイミングチャートである。
【００７０】
図４に示す読み出しの前には、各光電変換部１１で発生した信号電荷に応じて各画素の容量１１ａの電位が変化している。
【００７１】
図４に示すように、まず、第１および第２のスイッチトランジスタ１２，１３に対してスイッチパルス信号ＳＷ（ｎ），ＳＷ（ｎ＋１）が出力されるとともに、選択トランジスタ１６に対して選択パルス信号ＲＷ（ｎ，ｎ＋１）が出力される。
【００７２】
そして、上述したパルス信号の供給によって、第１のスイッチトランジスタ１２、第１のスイッチトランジスタ１３および選択トランジスタ１６がオンする。これによりｎ行目の光電変換部１１とｎ＋１行目の光電変換部１１の容量１１ａに蓄積された信号電荷が加算されてＦＤに蓄積される。
【００７３】
このとき、上述したように第１および第２のスイッチトランジスタ１２の閾値電圧は、そのオンの期間に光電変換部１１の容量１１ａの電位と、ＦＤの電位とが同電位となるように設定されており、また、第１および第２のスイッチトランジスタ１２，１３のゲート端子の電位も十分に深いポテンシャルまで下げられるため、光電変換部１１の容量１１ａの電位とＦＤの電位とが同電位の状態となる。
【００７４】
そして、ＦＤの容量Ｃ２に蓄積された蓄積信号が、出力トランジスタ１４によって電圧信号に変換されて蓄積信号として信号線ＳＬに出力され、図４に示すｔ１において、信号処理回路１２３によって蓄積信号が取得される。
【００７５】
その後、図４に示すｔ２において、リセットトランジスタ１５に対してリセットパルスＲＳ（ｎ，ｎ＋１）が出力され、このリセットパルスＲＳによってリセットトランジスタ１５がオンされ、ＦＤの電位が基準電位にリセットされる。
【００７６】
そして、リセットトランジスタ１５がオフされてリセットが完了した直後のｔ３において、ＦＤの電位がリセット信号として信号線ＳＬに出力される。信号処理回路１２３において蓄積信号とリセット信号との差分が算出され、この差分を画像信号として用いることで固定パターンノイズがキャンセルすることができ、ノイズの少ない画像の取得が可能となる。
【００７７】
上述した読み出し方法によれば、上述した転送トランジスタによる光電変換部１１の容量Ｃ１からＦＤの容量Ｃ２への電荷転送を行わないため、不完全転送によるリニアリティ不良は発生しない。
【００７８】
また、ＦＤをリセットする際、第１および第２のスイッチトランジスタ１２，１３および選択トランジスタ１６がオンしたままであるので、ＦＤと光電変換部１１の容量Ｃ１との両方を完全にリセットすることが可能である。したがって、上述したような信号電荷の不完全転送およびリセット不良による残像が発生しない。
【００７９】
次に、本実施形態の固体撮像素子１００において、複合画素部１０の各光電変換部１１の信号電荷をそれぞれ別々に読み出す方法について説明する。図５は、このときの第１および第２のスイッチトランジスタ１２，１３に供給されるスイッチングパルス信号ＳＷ（ｎ），ＳＷ（ｎ＋１）、リセットトランジスタ１５に供給されるリセットパルス信号ＲＳ（ｎ，ｎ＋１），および選択トランジスタ１６に供給される選択パルス信号ＲＷ（ｎ，ｎ＋１）の垂直ドライバ１２１からの出力タイミングを示すタイミングチャートである。
【００８０】
図５に示すように、まず、第１のスイッチトランジスタ１２に対してスイッチパルス信号ＳＷ（ｎ）が出力されるとともに、選択トランジスタ１６に対して選択パルス信号ＲＷ（ｎ，ｎ＋１）が出力される。このとき、第２のスイッチトランジスタ１３に対してスイッチパルス信号ＳＷ（ｎ＋１）は出力されない。
【００８１】
上述したパルス信号の供給によって、第１のスイッチトランジスタ１２および選択トランジスタ１６がオンする。これによりｎ行目の光電変換部１１の容量１１ａの電位とＦＤの電位とが同電位の状態となる。
【００８２】
そして、ＦＤの電位が、出力トランジスタ１４によって電圧信号に変換されて蓄積信号として信号線ＳＬに出力され、図５に示すｔ１において、信号処理回路１２３によって蓄積信号が取得される。
【００８３】
その後、図４に示すｔ２において、リセットトランジスタ１５に対してリセットパルスＲＳ（ｎ，ｎ＋１）が出力され、このリセットパルスＲＳによってリセットトランジスタ１５がオンされ、ＦＤの電位が基準電位にリセットされる。
【００８４】
そして、リセットトランジスタ１５がオフされてリセットが完了した直後のｔ３において、ＦＤの電位がリセット信号として信号線ＳＬに出力される。信号処理回路１２３において蓄積信号とリセット信号との差分が算出され、この差分がｎ行目の画像信号として取得される。
【００８５】
次に、第２のスイッチトランジスタ１３に対してスイッチパルス信号ＳＷ（ｎ＋１）が出力されるとともに、選択トランジスタ１６に対して選択パルス信号ＲＷ（ｎ，ｎ＋１）が出力される。このとき、第１のスイッチトランジスタ１２に対してスイッチパルス信号ＳＷ（ｎ）は出力されない。
【００８６】
上述したパルス信号の供給によって、第２のスイッチトランジスタ１３および選択トランジスタ１６がオンする。これによりｎ＋１行目の光電変換部１１の容量１１ａの電位とＦＤの電位とが同電位の状態となる。
【００８７】
そして、ＦＤの容量Ｃ２に蓄積された蓄積信号が、出力トランジスタ１４によって電圧信号に変換されて蓄積信号として信号線ＳＬに出力され、図５に示すｔ４において、信号処理回路１２３によって蓄積信号が保持される。
【００８８】
その後、図５に示すｔ５において、リセットトランジスタ１５に対してリセットパルスＲＳ（ｎ，ｎ＋１）が出力され、このリセットパルスＲＳによってリセットトランジスタ１５がオンされ、ＦＤの電位が基準電位にリセットされる。
【００８９】
そして、リセットトランジスタ１５がオフされてリセットが完了した直後のｔ５において、ＦＤの電位がリセット信号として信号線ＳＬに出力される。信号処理回路１２３において蓄積信号とリセット信号との差分が算出され、この差分がｎ＋１行目の画像信号として取得される。
【００９０】
上述したように駆動することによって、複合画素部１０における各行の光電変換部１１の信号電荷を別々に読み出すことができる。
【００９１】
ここで、本実施形態の固体撮像素子１００の複合画素部１０の回路構成において、２つの光電変換部１１（画素）の信号電荷を加算して読み出した場合における画像信号のＳ/Ｎと、信号電荷を加算せずに別々に読み出した場合における画像信号のＳ/Ｎと、複数の光電変換部（画素）の信号電荷を加算する回路構成ではなく、図９に示すような回路構成によって信号電荷を読み出した場合における画像信号のＳ/Ｎとを比較検討した結果を図６に示す。
【００９２】
まず、左の欄は、図９に示すような、信号電荷の加算を行わない回路構成の場合における画像信号のＳ/Ｎを検討した結果である。ＦＤに蓄積される信号電荷をQsig.、ＦＤの容量をC3=C1+C2とすると、出力トランジスタ３０２の出力信号は、Qsig./(C1+C2)となる。なお、C1は、本実施形態の複合画素部１０の光電変換部１１の容量１１ａの容量値であり、C2は、本実施形態の複合画素部１０のＦＤの容量値である。
【００９３】
そして、出力トランジスタ３０２の入力段以前における電荷レベルのノイズをQnoise、出力トランジスタ３０２の出力段以後に発生する出力トランジスタ３０２によるノイズをVnoiseとすると、出力トランジスタ３０２の出力ノイズは、√[{Qnoise/(C1+C2)}2+Vnoise2]となる。
【００９４】
したがって、信号電荷の加算を行わない回路構成の場合における画像信号のＳ/Ｎは、Qsig./√[Qnoise2+｛Vnoise×(C1+C2)2]となる。
【００９５】
次に、図６の中央の欄は、本実施形態の複合画素部１０の回路構成において、信号電荷を加算せずに別々に読み出した場合における画像信号のＳ/Ｎを検討した結果である。ＦＤに蓄積される信号電荷をQsig.、光電変換部１１の容量１１ａの容量値をC1、ＦＤの容量値をC2とすると、出力トランジスタ１４の出力信号は、Qsig./(C1+C2)となる。そして、出力トランジスタ１４の入力段以前における電荷レベルのノイズをQnoise、出力トランジスタ１４の出力段以後に発生する出力トランジスタ３０２によるノイズをVnoiseとすると、出力トランジスタ１４の出力ノイズは、√[{Qnoise/(C1+C2)}2+Vnoise2]となる。
【００９６】
したがって、本実施形態の複合画素部１０の回路構成において、信号電荷を加算せずに別々に読み出した場合における画像信号のＳ/Ｎは、Qsig./√[Qnoise2+｛Vnoise×(C1+C2)2]となり、図９の信号電荷の加算を行わない回路構成の場合における画像信号のＳ/Ｎと同等の画像信号が得られることがわかる。
【００９７】
次に、右の欄は、本実施形態の複合画素部１０の回路構成において、信号電荷を加算して読み出した場合における画像信号のＳ/Ｎを検討した結果である。加算された信号電荷を2×Qsig.、光電変換部１１の容量１１ａの容量値をC1、ＦＤの容量値をC2とすると、出力トランジスタ１４の出力信号は、２×Qsig./(2×C1+C2)となる。そして、出力トランジスタ１４の入力段以前における電荷レベルのノイズは、√2×Qnoiseと上述した場合と比較すると√2倍であり、出力トランジスタ１４の出力段以後に発生する出力トランジスタ１４によるノイズはVnoiseであるので、出力トランジスタ１４の出力ノイズは、√[{√2×Qnoise/(2×C1+C2)}2+Vnoise2]となる。
【００９８】
したがって、本実施形態の複合画素部１０の回路構成において、信号電荷を加算して読み出した場合における画像信号のＳ/Ｎは、Qsig./√[(1/2)×Qnoise2+｛Vnoise×(C1+(1/2)×C2)2]となる。すなわち、この場合、信号電荷と比較すると、出力トランジスタ１４の入力段の電荷レベルのノイズ信号に対しては、√(1/2)に抑圧され、出力段のノイズは、{C1+(1/2)×C2}/(C1+C2)に抑圧されていることがわかる。
【００９９】
よって、本実施形態の複合画素部１０によれば、信号電荷を加算して読み出した場合には加算しない場合に比べて高いＳ/Ｎを実現できる。また、信号電荷を別々に読み出した場合には、従来の画像信号のＳ/Ｎと同等のＳ/Ｎが得られる。したがって、本発明の固体撮像素子によれば、入射光量が大きい条件では画素加算をせずに高解像度の画像を取得し、入射光量が小さい条件では画素加算によりＳ/Ｎの高い画像を取得することが可能である。
【０１００】
なお、上記実施形態の固体撮像素子１００においては、第１および第２のスイッチトランジスタ１２，１３、リセットトランジスタ１５、出力トランジスタ１４および選択トランジスタ１６をｎチャネルＭＯＳトランジスタから構成し、画素電極１０４によって正孔を捕集するようにしたが、これに限らず、画素電極１０４によって電子を捕獲するようにしてもよい。また、トランジスタをｐチャネルＭＯＳトランジスタから構成するようにし、画素電極１０４で電子または正孔を捕集し、その電子の量に応じた電荷信号を、ｐチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出すようにしてもよい。
【０１０１】
また、上述した実施形態の固体撮像素子は、種々の撮像装置に用いることができる。撮像装置としては、たとえばデジタルカメラ、デジタルビデオカメラ、電子内視鏡、カメラ付携帯電話などがある。
【符号の説明】
【０１０２】
１０   複合画素部
１１   光電変換部
１２，１３     スイッチトランジスタ
１４   出力トランジスタ
１５   リセットトランジスタ
１６   選択トランジスタ
１００ 固体撮像素子
１０４ 画素電極
１０７ 光電変換層
１０８ 対向電極
１１６ 読出し回路
ＦＤ   フローティングディフュージョン
【図１】
2015076722.tif 000003
【図２】
2015076722.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015076722.tif 000009
【図８】
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【図９】
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