(57)【要約】      （修正有）【課題】半導体装置における回路レイアウトの自由度を向上する。【解決手段】半導体装置は、第１および第２シリコン層1012,1011を絶縁層1013を介在して成るＳＯＩ基板101と、ＳＯＩ基板上の第１シリコン層に形成された回路1、2と、第１シリコン層と絶縁層とを貫通して第２シリコン層に延在し、回路を第２シリコン層に熱的に結合する熱的結合部3とを備える。【選択図】図２
2015076510.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２シリコン層を絶縁層を介在して成るＳＯＩ基板と、
前記ＳＯＩ基板上の前記第１シリコン層に形成された回路と、
前記第１シリコン層と前記絶縁層とを貫通して前記第２シリコン層に延在し、前記回路を前記第２シリコン層に熱的に結合する熱的結合部とを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記回路は、温度変動に対して特性が変動する第１の回路と、発熱量が時間と共に変動する第２の回路とを含み、
前記熱的結合部は、前記第１の回路を前記第２シリコン層に熱的に結合する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の回路の出力は、前記第２の回路に入力される半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記回路は、前記ＳＯＩ基板の温度を検出する温度検出回路と、発熱量が時間と共に変動する第２の回路とを含み、
前記熱的結合部は、前記温度検出回路を前記第２シリコン層に熱的に結合する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記回路は、温度変動に対して特性が変動する第１の回路をさらに含み、
前記温度検出回路の出力は、前記第１の回路に入力される半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記第２の回路は、高圧電源に接続された高耐圧トランジスタを有し、グラウンドに接続された負荷を駆動する半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記第２の回路は、グラウンドに接続された高耐圧トランジスタを有し、高圧電源に接続された負荷を駆動する半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記ＳＯＩ基板は、それ単体で、または他の基板と共に樹脂封止されてパッケージ化されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置に関するものである。
【背景技術】
【０００２】
ＳＯＩ構造を有する半導体基板において、素子を形成する領域同士の分離には、絶縁膜によるトレンチを形成して行われることが知られている。たとえば、スイッチング素子がトレンチ分離部によって絶縁分離された半導体装置が知られている。この半導体装置では、ＳＯＩ構造を有する半導体基板の一方面側（主面側）にスイッチング素子と、所定の動作を行うように構成された内部回路とが形成されている。内部回路は、例えば、入力電力から必要とされる出力電力を生成する電源回路や、設定周波数の搬送波を出力する発振回路などから構成されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４３８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述した特許文献には、スイッチング素子が急激に発熱すると、スイッチング素子の配置領域近傍も急激に温度が高くなる旨の記載がある。すなわち、スイッチング素子が急激に発熱すると、半導体基板の主面側の温度分布が不均一となる。そのため、温度変動に対して特性が変動する回路をスイッチング素子から離して配設する必要があり、回路レイアウトに制約が生じてしまう。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、第１および第２シリコン層を絶縁層を介在して成るＳＯＩ基板と、ＳＯＩ基板上の第１シリコン層に形成された回路と、第１シリコン層と絶縁層とを貫通して第２シリコン層に延在し、回路を第２シリコン層に熱的に結合する熱的結合部とを備える。
【発明の効果】
【０００６】
本発明によれば、半導体装置における回路レイアウトの自由度を向上できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施の形態である半導体装置の模式的なレイアウト図である。
【図２】図１に示した半導体装置の模式的な断面図である。
【図３】第１回路および第２回路の全体構成を示す図の一例である。
【図４】過温度検知回路の回路図の一例である。
【図５】プリドライバの回路図の一例である。
【図６】従来技術を説明する図の一例である。
【図７】半導体装置内の配置の例を示す模式図である。
【図８】第２の実施の形態の半導体装置の模式的なレイアウト図である。
【図９】第１Ａ回路および第１Ｂ回路の全体構成を示す図の一例である。
【図１０】発振回路の回路図の一例である。
【図１１】温度検出回路の回路図の一例である。
【図１２】半導体装置内の配置の例を示す模式図である。
【図１３】半導体装置内の配置の例を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【０００９】
−−−第１の実施の形態−−−
本発明の第１の実施の形態では、温度変動に対して特性が変動する回路と、時間的に発熱量が変動する回路との位置関係に依存せず、レイアウトの自由度を向上できる半導体装置の構成及び動作について説明する。
【００１０】
図１は本発明の第１の実施の形態である半導体装置の模式的なレイアウト図であり、図２は、図１に示した半導体装置の模式的な断面図である。図１，２に示す半導体装置１００は、たとえば、ＳＯＩ基板チップ１０１を樹脂封止した半導体パッケージであり、ＳＯＩ基板チップ１０１と、ＳＯＩ基板チップ１０１に形成された第１回路１と、第２回路２と、熱的結合部３と、素子分離膜４と、不図示の封止樹脂を備えている。
【００１１】
ＳＯＩ基板チップ１０１は、第１シリコン層である活性層１０１２と、第２シリコン層である基材１０１１と、基材１０１１と活性層１０１２との間に介在する絶縁層である絶縁膜１０１３とを有する。第１回路１および第２回路２は、活性層１０１２に形成されている。
【００１２】
第１回路１は、温度変動に対して特性が変動する回路である。第２回路２は、発熱量が一定でなく時間と共に変動する回路である。第１回路１および第２回路２の具体的な構成については、後述する。
【００１３】
熱的結合部３は、第１回路１と基材１０１１とを熱的に結合する部位であり、第１回路１に隣接して設けられた貫通孔３１と、貫通孔３１内に充填された伝熱材３２とを有する。貫通孔３１は、活性層１０１２と絶縁膜１０１３を貫通して基材１０１１まで達している貫通孔である。貫通孔３１の内側に充填された伝熱材３２は、熱伝導率が高く、かつ、電気絶縁性に優れた材料からなる。素子分離膜４は、第２回路２の周囲に形成された絶縁膜である。
【００１４】
第１回路１は、たとえば図３（ａ）に示すように、電源電圧ＶＤＤを入力とし、基準電圧Ｖｒｅｆを出力する基準電圧生成回路１１から構成される。第２回路２は、たとえば図３（ａ）に示すように信号ＥＮを出力する過温度検知回路２１と、信号ＥＮと信号Ｖｃｔｒｌを入力信号とするプリドライバ２２と、プリドライバ２２が出力する電圧Ｖｇａｔｅによりオンオフが制御される高耐圧ＮＭＯＳトランジスタ２３から構成される。また、高耐圧ＮＭＯＳトランジスタ２３の駆動対象として負荷５を記載している。負荷５はたとえば、インダクタ素子から構成される。負荷５はたとえば、電源電圧ＶＤＤよりも大きい、高圧電源ＶＨと高耐圧ＮＭＯＳトランジスタ２３との間に接続される。
【００１５】
第２回路２の周囲には、第２回路２を取り囲み、絶縁層を有するトレンチ構造の素子分離膜４が形成されている。素子分離膜４を設ける理由の一つとして、第２回路２に搭載された高耐圧ＮＭＯＳトランジスタ２３の動作時に発生するノイズが、周囲の回路へ伝搬することを抑制するノイズ伝播抑制が挙げられる。素子分離膜４は、たとえば二酸化シリコン（ＳｉＯ２）で構成される。ＳｉＯ２の熱伝導率は、ＳＯＩ基板の材料であるシリコン（Ｓｉ）と比較しておよそ１／１００である。そのため、第２回路２で発生した熱は素子分離膜４の内部に籠もり易くなる。
【００１６】
第２回路２の過温度検知回路２１は、たとえば図４に示すように、ダイオード２１１と、定電流源２１２と、基準電圧Ｖｒｅｆとを入力信号とし、信号ＥＮを出力信号とするコンパレータ回路２１３とから構成される。
【００１７】
過温度検知回路２１は、ダイオード２１１の順方向電圧Ｖｆと基準電圧Ｖｒｅｆをコンパレータ２１３で比較した結果を、ハイないしローレベルの信号ＥＮとして出力する。Ｖｆ＞Ｖｒｅｆの状態にある場合には信号ＥＮはハイレベルを示し、Ｖｆ＜Ｖｒｅｆの状態にある場合には信号ＥＮはローレベルを示す。
【００１８】
ここでＶｆの温度係数は負の値を持ち、温度の上昇に伴ってＶｆは低下する。ある温度Ｔ１においてＶｆ＞ＶｒｅｆからＶｆ＜Ｖｒｅｆの状態に遷移すると、出力ＥＮの電圧レベルはハイレベルからローレベルへと遷移する。すなわちこの場合、Ｔ１が過温度検知の閾値となる。
【００１９】
第２回路２のプリドライバ２２は、たとえば図５に示すように、ＮＡＮＤ回路２２１と、レベルシフト回路２２２と、インバータ回路２２３とから構成される。ＮＡＮＤ回路２２１は、信号Ｖｃｔｒｌとイネーブル信号ＥＮとの否定論理積信号を出力するＮＡＮＤ回路である。レベルシフト回路２２２は、ＮＡＮＤ回路２２１のハイレベル出力の電圧値をＶＤＤからＶＨに変換して出力するレベルシフト回路である。インバータ回路２２３は、Ｐ型トランジスタ２２３ＨおよびＮ型トランジスタ２２３Ｌからなるインバータ回路である。ここでたとえば、ＶＤＤ＝３．３Ｖ、ＶＨ＝１４Ｖとする。なお、信号Ｖｃｔｒｌは、図示しない他のコントローラから出力される負荷駆動信号である。
【００２０】
プリドライバ２２は、信号ＥＮがハイレベルの場合には信号Ｖｃｔｒｌの信号の極性をそのまま信号Ｖｇａｔｅへ出力する。ただし、ＶｃｔｒｌとＶｇａｔｅのハイレベル電圧は異なり、Ｖｃｔｒｌのハイレベル電圧がＶＤＤであるのに対して、Ｖｇａｔｅのハイレベル電圧はＶＨである。そのためプリドライバ２２の内部にはレベルシフト回路２２２を有している。信号ＥＮがローレベルの場合には、プリドライバ２２の内部に有するＮＡＮＤ回路２２１の出力は信号Ｖｃｔｒｌの状態によらず必ずハイレベルとなり、信号Ｖｇａｔｅには常にローレベルが出力される。
【００２１】
以下では、過温度検知状態でない場合における、第１回路１および第２回路２おける電力損失について説明する。ここで過温度検知状態でない場合とは、上記で説明したように、過温度検知回路２１の閾値温度Ｔ１未満の状態であり、過温度検知回路２１が出力する信号ＥＮがハイレベルを示す。
【００２２】
基準電圧生成回路１１は、上述のように電源電圧ＶＤＤを入力し、基準電圧Ｖｒｅｆを出力する。基準電圧生成回路１１の内部消費電流をＩ１Ａ、外部への出力電流をＩ１Ｂとすると、基準電圧生成回路１１における電力損失Ｐ１１は以下の（１）式で表される。
Ｐ１１＝ＶＤＤ×Ｉ１Ａ＋（ＶＤＤ−Ｖｒｅｆ）×Ｉ１Ｂ    ・・・（１）
（１）式より、Ｐ１１がＶＤＤに比例することが分かる。
【００２３】
プリドライバ回路２２は、信号Ｖｃｔｒｌに従って信号Ｖｇａｔｅを出力する。信号Ｖｇａｔｅは後段の高耐圧ＮＭＯＳトランジスタ２３のゲート駆動電圧となっており、すなわち高耐圧ＮＭＯＳトランジスタ２３はＶｇａｔｅに従ってオンないしオフ動作を行う。
【００２４】
図３（ａ）において高耐圧ＮＭＯＳトランジスタ２３がオフ状態にある場合、リーク電流を無視すればＮＭＯＳ２３における電力損失Ｐ２３はゼロである。
【００２５】
高耐圧ＮＭＯＳトランジスタ２３がオン状態にある場合、負荷５のインピーダンスＺと、ＮＭＯＳのオン抵抗Ｒｏｎと、電圧値ＶＨと、ＮＭＯＳ２３のドレイン電流ＩＤとを用いて、ＮＭＯＳ２３における電力損失Ｐ２３は以下の（２）式で表わされる。
Ｐ２３＝Ｒｏｎ／（Ｚ＋Ｒｏｎ）×ＶＨ×ＩＤ      ・・・（２）
（２）式より、Ｐ２３がＶＨに比例することが分かる。
【００２６】
以上から、信号Ｖｃｔｒｌにより高耐圧ＮＭＯＳトランジスタ２３における電力損失Ｐ２３が変動する。また、Ｐ１１はＶＤＤ（＝３．３Ｖ）に比例し、Ｐ２３はＶＨ（＝１４Ｖ）に比例する。従って、電力損失Ｐ２３はＰ１１よりも大きく、時間に伴って変動する。
【００２７】
次に、第１回路１と第２回路２のレイアウトについて説明する。
図６（ａ）に示すように、熱的結合部３が存在せず、第１回路１が第２回路２および素子分離膜４の近傍に配置されている場合を考える。上述したように、第２回路２の発熱量は第１回路１よりも大きく、かつ時間と共に変動する。この時、第２回路２で生じた熱変動に伴う熱エネルギーの増減は、素子分離膜４を通じて周囲に伝搬し、近傍に配置されている第１回路１は熱変動の影響を受けて、出力特性も変動する。
【００２８】
これを防止する従来の手法は図６（ｂ）に示すように、回路１の配置を回路２から離すというものである。しかしながら、半導体装置１００における配線領域や配置面積の増加を招いてしまう。
【００２９】
これに対して、図１に示した本実施の形態では、第１回路１の近傍に熱的結合部３を設けるものである。以下、説明する。熱的結合部３は、ＳＯＩ基板の裏面の基材１０１１に到達しており、これにより第１回路１と基材１０１１とを熱的に結合している。基材１０１１はＳＯＩ基板チップ１０１の全面に亘って広がっていることから、その総熱容量は大きい。それゆえに基材１０１１の温度は局所的な発熱に左右されず、半導体装置１００の平均温度を示す。
【００３０】
基材１０１１と熱的に結合した第１回路１もまた同様に、半導体装置１００の平均温度によって動作することができ、近傍に配置された第２回路２からの熱変動の影響を受けにくくすることができる。これにより、温度変動に対して特性が変動する回路と時間的に発熱量が変動する回路との位置関係に依存せず、半導体装置１００における回路レイアウトの自由度を向上できる。
【００３１】
基材１０１１と熱的に結合された基準電圧生成回路１１から出力される基準電圧Ｖｒｅｆが過温度検知回路２１に入力されるように構成したので、過温度検知回路２１の動作精度が向上し、プリドライバ２２の温度上昇による不具合の発生を効果的に抑制できる。したがって、半導体装置１００の信頼性を向上できる。
【００３２】
上述した半導体装置１００は、図１に示したような第１回路１と第２回路２と熱的結合部３と素子分離膜４とを形成したＳＯＩ基板チップ１０１を樹脂封止した半導体パッケージとした。しかし、半導体装置１００は、ＳＯＩ基板チップ１０１を直接プリント基板に実装したものでも良い。
【００３３】
また、図７に示すように、半導体装置１００は、ＳＯＩ基板チップ１０１だけでなく、他のモジュール１０２と共に封止する半導体パッケージであっても良い。この時、モジュール１０２はＳＯＩ基板チップである必要はなく、他の真性半導体ないし化合物半導体から構成される基板チップであっても良い。または受動素子を集積したモジュールであっても良い。ＳＯＩ基板チップ１０１の実装の形態に関わらず、上述した作用効果と同様の作用効果を奏する。
【００３４】
なお、上述の説明では、図１に示すように熱的結合部３が第１回路１と第２回路２との間の領域に、第１回路１に隣接して設けられているが、本発明はこれに限定されない。熱的結合部３が第１回路１と基材１０１１とを熱的に結合するのであれば、第１回路１と第２回路２との間の領域以外の領域に熱的結合部３を設けてもよい。
【００３５】
また、熱的結合部３を第１回路１の近傍に設け、第１回路１と基材１０１１とを熱的に結合するのであれば、熱的結合部３を必ずしも第１回路１に隣接させなくてもよい。
【００３６】
なお、第２回路２には、高耐圧ＮＭＯＳトランジスタ２３が搭載されているが、たとえば図３（ｂ）に示すように、高耐圧ＮＭＯＳトランジスタ２３に代えて高耐圧ＰＭＯＳトランジスタ２４を搭載してもよく、上述の作用効果と同様の作用効果を奏する。
【００３７】
−−−第２の実施の形態−−−
図８〜１３を参照して、本発明による半導体装置の第２の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。本実施の形態では、主に、複数の回路間で温度情報を共有する点で、第１の実施の形態と異なる。
【００３８】
図８は、第２の実施の形態の半導体装置１００Ａのレイアウトの一例を模式的に示す図である。第２の実施の形態の半導体装置１００Ａは、たとえば第１の実施の形態と同様に、ＳＯＩ基板チップ１０３を樹脂封止した半導体パッケージである。半導体装置１００Ａは、ＳＯＩ基板チップ１０３と、第１Ａ回路１１０と、第１Ｂ回路１１１と、第２Ａ回路２１０と、熱的結合部３ａ，３ｂ，３ｃと、素子分離膜４と、温度検出回路６とを備えている。
【００３９】
第１Ａ回路１１０および第１Ｂ回路１１１は、温度変動に対して特性が変動する回路である。第２Ａ回路２１０は、発熱量が一定でなく時間と共に変動する回路である。温度検出回路６は、半導体装置１００Ａの平均温度を検出する回路である。熱的結合部３ａ，３ｂ，３ｃは、第１Ａ回路１１０、第１Ｂ回路１１１および温度検出回路６の近傍にそれぞれ設けられている。第２Ａ回路２１０の周囲には、素子分離膜４が形成されている。
【００４０】
本実施の形態では、第１Ａ回路１１０および第１Ｂ回路１１１は、たとえば図９に示すように温度情報信号ＴＥＭＰを入力とし電流制御信号Ｉｃｔｒｌを出力する電流補正回路１３と、電源電圧ＶＤＤと電流制御信号Ｉｃｔｒｌを入力とし、発振信号ＯＳＣを出力する発振回路１２から構成される。ここで発振回路１２は、たとえば図１０に示すようにインバータ素子１２１ａ〜１２１ｃと、電流制御信号Ｉｃｔｒｌにより電流値を調整可能な電流源１２２ａ〜１２２ｆから構成される。
【００４１】
温度検出回路６は、たとえば図１１に示すように、電流を印加することで順方向電圧を発生するダイオード６１と、ダイオード６１へ電流を印加する定電流源６２と、ダイオード６１の順方向電圧Ｖｆを入力としてボルテージフォロアを構成し、温度情報信号ＴＥＭＰを出力するオペアンプ６３から構成される。
【００４２】
温度検出回路６において、定電流源６２からダイオード６１に電流を印加することで生じるダイオード６１の順方向電圧Ｖｆを、オペアンプ６３の入力とする。オペアンプ６３は、上述のようにボルテージフォロアを構成しており、その出力である温度情報信号ＴＥＭＰは入力するダイオード６１の順方向電圧Ｖｆに追従する。ここで、ダイオード６１の順方向電圧Ｖｆの温度係数は負の値を持ち、温度の上昇に伴ってダイオード６１の順方向電圧Ｖｆが低下する。したがって、オペアンプ６３の出力である温度情報信号ＴＥＭＰもまた、ダイオード６１の順方向電圧Ｖｆと同様に負の温度係数を持つ。すなわち、温度情報信号ＴＥＭＰには温度情報が含まれる。
【００４３】
第１Ａ回路１１０および第１Ｂ回路１１１では、入力である温度情報信号ＴＥＭＰを温度検出回路６から取得する。入力された温度情報信号ＴＥＭＰは、電流補正回路１３を介し、電流制御信号Ｉｃｔｒｌとして発振回路１２に入力される。発振回路１２に含まれる電流源１２２ａ〜ｆでは、電流制御信号Ｉｃｔｒｌにより電流値が調整可能である。ここで、発振回路１２の出力である発振信号ＯＳＣの発振周波数は、電流源１２２ａ〜ｆの電流値によって可変である。そのため、発振信号ＯＳＣの周波数特性は電流制御信号Ｉｃｔｒｌにより制御可能である。したがって、温度情報信号ＴＥＭＰを基にして、発振信号ＯＳＣの発振周波数を補正できる。
【００４４】
本実施の形態では、第１Ａ回路１１０の近傍に設けられた熱的結合部３ａは、第１Ａ回路１１０と基材１０１１とを熱的に結合する。第１Ｂ回路１１１の近傍に設けられた熱的結合部３ｂは、第１Ｂ回路１１１と基材１０１１とを熱的に結合する。温度検出回路６の近傍に設けられた熱的結合部３ｃは、温度検出回路６と基材１０１１とを熱的に結合する。
【００４５】
上述のように、基材１０１１の温度は局所的な発熱に左右されず、半導体装置１００Ａの平均温度を示す。ここで、熱的結合部３ｃによって基材１０１１と熱的に結合した温度検出回路６もまた同様に、半導体装置１００Ａの平均温度によって動作する。すなわち、温度検出回路６は、半導体装置１００Ａの平均温度を検出できる。
【００４６】
半導体装置１００Ａの平均温度は、半導体装置１００Ａにおけるいずれの点においても等しくなる。したがって、半導体装置１００Ａの平均温度を検出する温度検出回路６は少なくとも半導体装置１００Ａにおいて１つ存在すればよい。すなわち、半導体装置１００Ａに第１Ａ回路１１０や第１Ｂ回路１１１のように温度変動に対して特性が変動する回路が複数設けられている場合でも、温度検出回路６を複数設ける必要がない。
【００４７】
上述したように、第１Ａ回路１１０および第１Ｂ回路１１１は、温度検出回路６で検出した半導体装置１００Ａの平均温度の情報である温度情報信号ＴＥＭＰを基にして、発振信号ＯＳＣの発振周波数を補正して出力する。これにより、半導体装置１００Ａの動作精度を向上できる。
【００４８】
なお、温度変動に対して特性が変動する回路であれば、第１Ａ回路１１０と第１Ｂ回路１１１とが同じ回路であってもよく、異なる回路であってもよい。
【００４９】
半導体装置１００Ａを図８に示したような第１Ａ回路１１０と第４回路１１１と第２Ａ回路２１０と熱的結合部３ａ〜３ｃと素子分離膜４と温度検出回路６とを形成したＳＯＩ基板チップ１０３を樹脂封止した半導体パッケージとした。しかし、本実施の形態の半導体装置１００Ａは、ＳＯＩ基板チップ１０３を直接プリント基板に実装したものでも良い。
【００５０】
また、図１２に示すように半導体装置１００Ａは、ＳＯＩ基板チップ１０３以外のモジュール１０２と共に封止する半導体パッケージであっても良い。この時、モジュール１０２はＳＯＩ基板チップである必要はなく、他の真性半導体ないし化合物半導体から構成される基板チップであっても良い。または受動部品を集積したモジュールであっても良い。あるいは図１３に示すように、ＳＯＩ基板チップ１０１とＳＯＩ基板チップ１０３をともに樹脂封止する形態を採ってもよい。ＳＯＩ基板チップ１０３の実装の形態に関わらず、上述した作用効果と同様の作用効果を奏する。
【００５１】
以上説明した第２の実施の形態および変形例の半導体装置によれば、第１の実施の形態と同様に、温度変動に対して特性が変動する回路と時間的に発熱量が変動する回路との位置関係に依存せず、レイアウトの自由度を向上できる。また、複数の回路間で温度情報を共有することにより、温度検出回路の点数を削減し、回路面積を削減できる。
【００５２】
なお、本発明は上記の実施例に限定されるものではなく、様々な変形例が含まれる。たとえば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換える事が可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をする事が可能である。
また、制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
【符号の説明】
【００５３】
１  第１回路、２  第２回路、３  熱的結合部、４  素子分離膜、６  温度検出回路、３１  貫通孔、３２  伝熱材、１００，１００Ａ  半導体装置、１０１，１０３  ＳＯＩ基板チップ、１１０  第１Ａ回路、１１１  第１Ｂ回路
【図１】
2015076510.tif 000003
【図２】
2015076510.tif 000004
【図３】
2015076510.tif 000005
【図４】
2015076510.tif 000006
【図５】
2015076510.tif 000007
【図６】
2015076510.tif 000008
【図７】
2015076510.tif 000009
【図８】
2015076510.tif 000010
【図９】
2015076510.tif 000011
【図１０】
2015076510.tif 000012
【図１１】
2015076510.tif 000013
【図１２】
2015076510.tif 000014
【図１３】
2015076510.tif 000015