(57)【要約】【課題】電子のトンネル効果を用いた半導体装置において、高周波における特性を良好にする。【解決手段】基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成された第４の半導体層と、前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記第１の半導体層の上に形成されたソース電極と、前記第４の半導体層の上に形成されたドレイン電極と、を有し、前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、前記第３の半導体層は、第２の導電型の半導体材料により形成されていることを特徴とする半導体装置により上記課題を解決する。【選択図】  図５
2015159252.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、第２の導電型の半導体材料により形成されていることを特徴とする半導体装置。
【請求項２】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、前記第２の半導体層よりもバンドギャップの狭い材料により形成されていることを特徴とする半導体装置。
【請求項３】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、前記第２の半導体層から前記第４の半導体層に向かって、バンドギャップが狭くなっていることを特徴とする半導体装置。
【請求項４】
前記第１の導電型は、ｐ型であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１の半導体層及び前記第４の半導体層における不純物濃度は、１×１０１８ｃｍ−３以上であって、
前記第２の半導体層における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体層及び前記第４の半導体層は、ＧａＡｓＳｂを含む材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＩｎＧａＡｓを含む材料により形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第２の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第３の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第３の半導体層は、ｐ型の半導体材料により形成されており、
前記第２の半導体層における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする半導体装置。
【請求項８】
前記第２の半導体層は、前記第１の半導体層から前記第３の半導体層に向かって、バンドギャップが狭くなっていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第３の半導体領域に接して形成された第４の半導体領域と、
前記第２の半導体領域及び前記第３の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第４の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第４の半導体領域は、第１の導電型の半導体材料により形成されており、
前記第３の半導体領域は、第２の導電型の半導体材料により形成されていることを特徴とする半導体装置。
【請求項１０】
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第３の半導体領域に接して形成された第４の半導体領域と、
前記第２の半導体領域及び前記第３の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第４の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第４の半導体領域は、第１の導電型の半導体材料により形成されており、
前記第３の半導体領域は、前記第２の半導体領域よりもバンドギャップの狭い材料により形成されていることを特徴とする半導体装置。
【請求項１１】
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第２の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第３の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第３の半導体領域は、ｐ型の半導体材料により形成されており、
前記第２の半導体領域における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、半導体材料としてＳｉを用いたＣＭＯＳ等に代表される電界効果型トランジスタがある。このようなＳｉを用いたＣＭＯＳ等においては、ゲート長を短くすることにより特性を向上させることができるが、半導体材料及び構造の面から限界を有しており、サブスレッショールド電流の増加、スイッチングの際の電圧差の増加等の問題が生じてしまう。
【０００３】
このため、これらの問題が生じることのない構造の半導体装置として、電子のトンネル効果を用いた半導体装置が開示されている（例えば、非特許文献１）。この半導体装置は、図１に示されるように、半導体基板９１０の表面において、ソース電極９４２が形成される側にｐ型となる不純物元素を高濃度にドープすることによりｐ＋領域９２１が形成され、ドレイン電極９４３が形成される側にｎ型となる不純物元素を高濃度にドープすることによりｎ＋領域９２３が形成されている。また、ｐ＋領域９２１とｎ＋領域９２３との間には不純部元素がドープされていないｉ領域９２２が形成されており、ｉ領域９２２の上には、ゲート絶縁膜９３０が形成されており、ゲート絶縁膜９３０の上には、ゲート電極９４１が形成されている。尚、ｐ＋領域９２１の上にはソース電極９４２が形成されており、ｎ＋領域９２３の上にはドレイン電極９４３が形成されている。
【０００４】
図２は、図１に示す構造の半導体装置におけるエネルギバンド図である。図２に示されるように、ゲート電極９４１に印加される電位を制御することにより、ｉ領域９２２におけるエネルギレベルを制御することができ、ｐ＋領域９２１からｉ領域９２２においてトンネル効果により透過する電子を制御することができる。このようにトンネル効果により透過する電子によって流れるトンネル電流は、通常の拡散電流よりも急峻に立ち上がり、オフ時には電流の流れを遮断することができるため、サブスレッショールド電流の増加等を防ぐことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１００９８６号公報
【特許文献２】特開２０１１−２３８９０９号公報
【非特許文献】
【０００６】
【非特許文献１】Appl. Phys. Lett. 67, 494 (1995)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１に示す構造の半導体装置においては、ソース・ドレイン間は高濃度のｐｎ接合となるため、ソース電極９４２とドレイン電極９４３との間における容量Ｃｄｓは大きくなり、高周波に対応することが困難である。
【０００８】
よって、電子のトンネル効果を用いた半導体装置において、高周波特性が良好な半導体装置が求められている。
【課題を解決するための手段】
【０００９】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成された第４の半導体層と、前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記第１の半導体層の上に形成されたソース電極と、前記第４の半導体層の上に形成されたドレイン電極と、を有し、前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、前記第３の半導体層は、第２の導電型の半導体材料により形成されていることを特徴とする。
【発明の効果】
【００１０】
開示の半導体装置によれば、電子のトンネル効果を用いた半導体装置において、高周波における特性を良好にすることができる。
【図面の簡単な説明】
【００１１】
【図１】トンネル効果を用いたトランジスタの構造図（１）
【図２】図１に示される構造のトランジスタにおけるエネルギバンド図
【図３】トンネル効果を用いたトランジスタの構造図（２）
【図４】図３に示される構造のトランジスタにおけるエネルギバンド図
【図５】第１の実施の形態における半導体装置の構造図
【図６】第１の実施の形態における半導体装置のエネルギバンド図
【図７】第１の実施の形態においてｎ＋層が形成されていない半導体装置の構造図
【図８】第１の実施の形態においてｎ＋層が形成されていない半導体装置のエネルギバンド図
【図９】第１の実施の形態における半導体装置の製造工程図（１）
【図１０】第１の実施の形態における半導体装置の製造工程図（２）
【図１１】第１の実施の形態における半導体装置の製造工程図（３）
【図１２】第１の実施の形態における半導体装置の製造工程図（４）
【図１３】第１の実施の形態における半導体装置の製造工程図（５）
【図１４】第１の実施の形態における他の半導体装置の構造図
【図１５】第２の実施の形態における半導体装置の構造図
【図１６】第２の実施の形態における半導体装置のエネルギバンド図
【図１７】第３の実施の形態における半導体装置の構造図
【図１８】第３の実施の形態における半導体装置のエネルギバンド図
【図１９】第４の実施の形態における半導体装置の構造図
【図２０】第４の実施の形態における半導体装置のエネルギバンド図
【図２１】第４の実施の形態における半導体装置の製造工程図（１）
【図２２】第４の実施の形態における半導体装置の製造工程図（２）
【図２３】第４の実施の形態における半導体装置の製造工程図（３）
【図２４】第４の実施の形態における半導体装置の製造工程図（４）
【図２５】第４の実施の形態における半導体装置の製造工程図（５）
【図２６】第５の実施の形態における半導体装置の構造図
【図２７】第５の実施の形態における半導体装置のエネルギバンド図
【発明を実施するための形態】
【００１２】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１３】
〔第１の実施の形態〕
ところで、図１に示す構造の半導体装置を作製する場合、複数の組成の異なる化合物半導体材料により、製造工程が極めて複雑となるため、所望の構造の半導体装置を製造することが困難である。このため、電子のトンネル効果を用いた半導体装置において、容易に製造することのできる構造の半導体装置としては、図３に示すように、半導体層を膜厚方向に積層した縦型の半導体装置が挙げられる。
【００１４】
図３に示す半導体装置は、ｐ＋−ＧａＡｓＳｂにより形成されたｐ＋型基板９６１の一方の面の上には、ｉ−ＩｎＧａＡｓによりｉ型層９６２が形成されており、ｉ型層９６２の上には、ｎ＋−ＧａＡｓＳｂによりｎ＋型層９６３が形成されている。ｉ型層９６２及びｎ＋型層９６３は、ｐ＋型基板９６１の一方の面の上の一部にメサ状に形成されている。また、露出しているｐ＋型基板９６１の表面、メサ状に形成されているｉ型層９６２及びｎ＋型層９６３の両側の側面には、ゲート絶縁膜となる絶縁膜９７０が形成されている。ゲート電極９８１は、ｉ型層９６２の両側の側面に形成されている絶縁膜９７０を介して形成されている。即ち、メサ状に形成されたｉ型層９６２の側面には絶縁膜９７０が形成されており、メサの側面となる絶縁膜９７０の側面には、絶縁膜９７０と接してゲート電極９８１が形成されている。ソース電極９８２はｐ＋型基板９６１の他方の面に形成されており、ドレイン電極９８３はｎ＋型層９６３の上に形成されている。
【００１５】
図３に示される半導体装置は、ｐ＋型基板９６１の一方の面の上に、ｉ−ＩｎＧａＡｓによりｉ型層９６２、ｎ＋−ＧａＡｓＳｂによりｎ＋型層９６３を順次積層することにより形成されている。従って、半導体装置が、組成や組成比の異なる複数の半導体材料により形成されている場合においても、成膜の際に組成等を変化させながら成膜することにより、容易に製造することができる。しかしながら、図３に示される半導体装置においても、図１に示す構造の半導体装置と同様に、ソース電極９８２とドレイン電極９８３との間における容量Ｃｄｓは大きいため、高周波に対応することは困難である。
【００１６】
尚、図４は、図３に示す構造の半導体装置におけるエネルギバンド図である。図４に示されるように、ゲート電極９８１に印加される電位を制御することにより、ｉ型層９６２におけるエネルギレベルを制御することができ、ｐ＋型基板９６１からｉ型層９６２においてトンネル効果により透過する電子を制御することができる。
【００１７】
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図５に示されるように、基板１０の上に、ｉ−ＩｎＡｌＡｓによりバッファ層１１が形成されており、バッファ層１１の上には、ｐ＋−ＧａＡｓＳｂにより第１の半導体層２１が形成されている。ｐ＋型層となる第１の半導体層２１の上の一部には、ｉ−ＩｎＧａＡｓにより形成された第２の半導体層２２、ｎ＋−ＩｎＧａＡｓにより形成された第３の半導体層２３、ｐ＋−ＧａＡｓＳｂにより形成された第４の半導体層２４が順次積層して形成されている。従って、図５に示される半導体装置は、第２の半導体層２２及び第３の半導体層２３は、第１の半導体層２１及び第４の半導体層２４よりもバンドギャップの狭い材料により形成されている。尚、本実施の形態においては、基板１０は、半絶縁性のＩｎＰにより形成されている。
【００１８】
ｉ型層となる第２の半導体層２２、ｎ＋型層となる第３の半導体層２３、ｐ＋型層となる第４の半導体層２４は、ｐ＋型層となる第１の半導体層２１の上の一部においてメサ状に形成されている。また、第１の半導体層２１の表面、メサ状に形成されている第２の半導体層２２、第３の半導体層２３、第４の半導体層２４の側面にはゲート絶縁膜となる絶縁膜３０が形成されている。
【００１９】
また、ゲート電極４１は、第２の半導体層２２及び第３の半導体層２３の側面に形成されている絶縁膜３０を介して形成されている。即ち、メサ状に形成された第２の半導体層２２及び第３の半導体層２３の側面には、絶縁膜３０が形成されており、メサの側面となる絶縁膜３０の側面には、絶縁膜３０に接してゲート電極４１が形成されている。また、ソース電極４２は、ｐ＋型層である第１の半導体層２１の上に形成されており、ドレイン電極４３は、ｐ＋型層である第４の半導体層２４の上に形成されている。尚、本実施の形態においては、第１の半導体層２１を第１の半導体領域、第２の半導体層２２を第２の半導体領域、第３の半導体層２３を第３の半導体領域、第４の半導体層２４を第４の半導体領域と記載する場合がある。
【００２０】
本実施の形態においては、第１の半導体層２１及び第４の半導体層２４にドープされるｐ型となる不純物元素は、Ｚｎ（亜鉛）、Ｂｅ（ベリリウム）等であり、１×１０１８ｃｍ−３以上の濃度となるようにドープされている。また、第３の半導体層２３にドープされるｎ型となる不純物元素は、Ｓｉ（シリコン）、Ｓｅ（セレン）等であり、１×１０１７ｃｍ−３以上の濃度となるようにドープされている。また、第２の半導体層２２には不純物元素がドープされておらず、例えば、第２の半導体層２２における不純物元素の濃度は、１×１０１６ｃｍ−３以下である。本実施の形態における半導体装置においては、例えば、第１の半導体層２１及び第４の半導体層２４には、Ｚｎが２×１０１９ｃｍ−３の濃度でドープされており、第３の半導体層２３には、Ｓｅが１×１０１９ｃｍ−３の濃度でドープされている。
【００２１】
図６は、図５に示される本実施の形態における半導体装置におけるエネルギバンド図である。図６（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図６（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。図６に示されるように、ゲート電極４１に印加される電圧を制御することにより、ｉ型層となる第２の半導体層２２及びｎ＋型層となる第３の半導体層２３におけるエネルギレベルを制御することができる。即ち、図６（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｉ型層となる第２の半導体層２２及びｎ＋型層となる第３の半導体層２３が障壁となり、第１の半導体層２１と第４の半導体層２４との間においては電流は流れない。これに対し、図６（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｉ型層となる第２の半導体層２２及びｎ＋型層となる第３の半導体層２３におけるエネルギレベルは下がる。これにより、第１の半導体層２１から第２の半導体層２２においてはトンネル効果により電子が透過し、第３の半導体層２３から第４の半導体層２４においてはトンネル効果により電子が透過する。よって、第１の半導体層２１と第４の半導体層２４との間において電流が流れる。
【００２２】
次に、ｎ＋型層となる第３の半導体層２３が形成されていることの効果について説明する。図７は、ｎ＋型層となる第３の半導体層２３が形成されていない半導体装置の構造を示すものであり、図８は、図７に示す構造の半導体装置におけるエネルギバンド図である。尚、図７に示す構造の半導体装置は、ｎ＋型層となる第３の半導体層２３が形成されていないことを除き、図５に示される構造の半導体装置と同様の構造のものである。図８（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図８（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。
【００２３】
図８に示されるように、図７に示される半導体装置は、図５に示される半導体装置と同様に、ゲート電極に印加される電圧を制御することにより、ｉ型層となる第２の半導体層２２におけるエネルギレベルを制御することができる。即ち、図８（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｉ型層となる第２の半導体層２２が障壁となり、第１の半導体層２１と第４の半導体層２４との間においては電流は流れない。また、図８（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｉ型層となる第２の半導体層２２におけるエネルギレベルが下がり、第１の半導体層２１から第２の半導体層２２においてはトンネル効果により電子が透過する。しかしながら、第２の半導体層２２のエネルギレベルが十分に低くないと、第２の半導体層２２と第４の半導体層２４との間のトンネル効果による電子の透過はしにくく、オン動作しない、または、たとえオンになったとしても、オン抵抗が高くなる。従って、ｎ＋型層となる第３の半導体層２３を形成することにより、半導体装置のオンオフ制御がしやすくなり、オン抵抗を低くすることができる。
【００２４】
本実施の形態における半導体装置は、第１の半導体層２１及び第４の半導体層２４がともにｐ＋型層であるため、ソース電極４２とドレイン電極４３との間における容量を低くすることができ、高周波特性を向上させることができる。また、低いゲート電圧でオンにすることができるため、低電圧駆動が可能となる。尚、上述したように、電子のトンネル効果により流れる電流は、通常の拡散電流に比べて急激な電流変化が生じるため、特に、オンの状態からオフの状態に遷移する際の電流遮断性能が高い。よって、本実施の形態における半導体装置は、低い電圧でオンオフ制御をすることができるため、高周波特性をより一層向上させるとともに、半導体装置における低消費電力化を図ることができる。
【００２５】
また、本実施の形態における半導体装置は、第１の半導体層２１、第２の半導体層２２、第３の半導体層２３及び第４の半導体層２４を同じ半導体材料、例えば、ＳｉやＩｎＧａＡｓにより形成してもよい。この場合においても、第１の半導体層２１及び第４の半導体層２４はｐ＋型層となり、第２の半導体層２２はｉ型層となり、第３の半導体層２３はｎ＋型層となるように形成する。しかしながら、半導体装置のオンオフ制御がしやすく、オン抵抗を低くするためには、図５に示されるように、第１の半導体層２１と第４の半導体層２４よりもバンドギャップの狭い材料により、第２の半導体層２２と第３の半導体層２３を形成した構造が好ましい。
【００２６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図９から図１３に基づき説明する。
【００２７】
最初に、図９（ａ）に示すように、基板１０の上に、バッファ層１１、第１の半導体層２１、第２の半導体層２２、第３の半導体層２３、第４の半導体層２４等の半導体層をエピタキシャル成長により形成する。本実施の形態においては、バッファ層１１、第１の半導体層２１、第２の半導体層２２、第３の半導体層２３、第４の半導体層２４は、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）により形成する。基板１０は、半絶縁性のＩｎＰにより形成されている基板が用いられており、バッファ層１１は膜厚が約３００ｎｍのｉ−ＩｎＡｌＡｓにより形成されている。第１の半導体層２１は、膜厚が約２００ｎｍのｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により形成されており、ｐ型となる不純物元素としてＺｎが、２×１０１９ｃｍ−３の濃度となるようにドープされている。第２の半導体層２２は、膜厚が約１００ｎｍのｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓにより形成されている。第３の半導体層２３は、膜厚が約２ｎｍのｎ＋−Ｉｎ０．５３Ｇａ０．４７Ａｓにより形成されており、ｎ型となる不純物元素としてＳｉが、１×１０１９ｃｍ−３の濃度となるようにドープされている。第４の半導体層２４は、膜厚が約２００ｎｍのｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により形成されており、ｐ型となる不純物元素としてＺｎが、２×１０１９ｃｍ−３の濃度となるようにドープされている。
【００２８】
次に、図９（ｂ）に示すように、第４の半導体層２４の上の一部にドレイン電極４３を形成する。具体的には、第４の半導体層２４の上に、スパッタリングにより、膜厚が約２００ｎｍのＷ（タングステン）膜を成膜し、成膜されたＷ膜の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ドレイン電極４３が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるＷ膜をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去することにより、残存するＷ膜によりドレイン電極４３を形成する。この後、レジストパターンは、有機溶剤等により除去する。
【００２９】
次に、図１０（ａ）に示すように、Ｗにより形成されているドレイン電極４３をマスクとして、ウェットエッチングにより、ドレイン電極４３が形成されていない領域における第４の半導体層２４、第３の半導体層２３、第２の半導体層２２を除去する。これにより、第１の半導体層２１の表面を露出させる。この際、第１の半導体層２１は若干除去されてもよい。このウェットエッチングにおいては、例えば、エッチング液として、リン酸と過酸化水素水の混合液を用いてもよい。このようなエッチング液は、ドレイン電極４３となるＷはエッチングされることはなく、ドレイン電極４３が形成されていない領域における第４の半導体層２４、第３の半導体層２３、第２の半導体層２２を除去することができる。また、ウェットエッチングにおいては、半導体層が等方的にエッチングされるため、残存する第４の半導体層２４、第３の半導体層２３、第２の半導体層２２の幅は、ドレイン電極４３の幅よりも狭く形成される。これにより、第４の半導体層２４、第３の半導体層２３、第２の半導体層２２は、第１の半導体層２１の上において、メサ状に形成され、このように形成されたメサの一番上の第４の半導体層２４の上には、ドレイン電極４３が形成される。
【００３０】
次に、図１０（ｂ）に示すように、第１の半導体層２１の表面、メサ状に形成された第２の半導体層２２、第３の半導体層２３、第４の半導体層２４の側面、ドレイン電極４３の表面及び側面に絶縁膜３０を形成する。絶縁膜３０は、ＡＬＤ（Atomic Layer Deposition）により成膜されたＡｌ２Ｏ３またはＳｉＮにより形成する。ＡＬＤでは、蒸着粒子がまわり込んで成膜がなされるため、第１の半導体層２１の表面、メサ状に形成された第２の半導体層２２、第３の半導体層２３、第４の半導体層２４の側面、ドレイン電極４３の表面及び側面等に絶縁膜３０を形成することができる。本実施の形態においては、絶縁膜３０は、膜厚が約５ｎｍのＡｌ２Ｏ３膜により形成されている。
【００３１】
次に、図１１（ａ）に示すように、絶縁膜３０の上にレジストマスク６１を形成した後、ドレイン電極４３が形成されている領域の上における絶縁膜３０の表面が露出するまで、レジストマスク６１をエッチングすることにより、エッチバックする。具体的には、絶縁膜３０の上にフォトレジストを塗布した後、露光装置等により露光することにより、全面にレジストマスク６１を形成する。この後、酸素プラズマを用いたエッチングにより、ドレイン電極４３が形成されている領域の絶縁膜３０の表面が露出するまで、レジストマスク６１を除去することにより、エッチバックする。
【００３２】
次に、図１１（ｂ）に示すように、ＲＩＥ等のドライエッチングにより、レジストマスク６１より露出している絶縁膜３０を除去し、ドレイン電極４３の表面を露出させる。
【００３３】
次に、図１２（ａ）に示すように、レジストマスク６１を有機溶剤等により除去する。
【００３４】
次に、図１２（ｂ）に示すように、第２の半導体層２２及び第３の半導体層２３の側面に形成されている絶縁膜３０に接するゲート電極４１を形成する。具体的には、絶縁膜３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ドレイン電極４３の表面とゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（１００ｎｍ）からなる金属積層膜を成膜する。この際行われる真空蒸着においては、蒸着粒子を斜め方向より入射させるとともに、基板１０を自転させる。これにより、メサ状に形成されている第２の半導体層２２及び第３の半導体層２３の側面に形成されている絶縁膜３０に接するゲート電極４１が形成される。尚、ドレイン電極４３の幅は、第４の半導体層２４、第３の半導体層２３、第２の半導体層２２の幅よりも広いため、蒸着粒子がドレイン電極４３の裏側までまわりこむことはなく、ゲート電極４１はドレイン電極４３と分離して形成される。ゲート電極４１を形成する際に成膜される金属積層膜は、ドレイン電極４３の上にも成膜されるが、ドレイン電極４３の上に成膜された金属積層膜は、ドレイン電極４３の一部となる。
【００３５】
次に、図１３（ａ）に示すように、ソース電極４２が形成される領域の絶縁膜３０を除去することにより開口部３０ａを形成する。具体的には、絶縁膜３０、ゲート電極４１及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域の絶縁膜３０を除去し、第１の半導体層２１の表面を露出させることにより、開口部３０ａを形成する。尚、レジストパターンは、この後、有機溶剤等により除去する。
【００３６】
次に、図１３（ｂ）に示すように、第１の半導体層２１が露出している絶縁膜３０の開口部３０ａにおいて、ソース電極４２を形成する。具体的には、絶縁膜３０、ゲート電極４１及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＰｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）からなる金属多層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属多層膜をレジストパターンとともに除去する。これにより、残存する金属多層膜により、ソース電極４２が形成される。
【００３７】
以上の工程により、本実施の形態における半導体装置を製造することができる。
【００３８】
（半導体装置の他の構造）
上記においては、基板１０の上に半導体層を積層することにより形成された縦型の半導体装置について説明したが、本実施の形態における半導体装置は、図１４に示されるように、基板の表面に異なる種類の半導体領域を形成したものであってもよい。
【００３９】
具体的には、基板１０の表面に、ｐ＋−ＧａＡｓＳｂにより第１の半導体領域１２１、ｉ−ＩｎＧａＡｓにより第２の半導体領域１２２、ｎ＋−ＩｎＧａＡｓにより第３の半導体領域１２３、ｐ＋−ＧａＡｓＳｂにより第４の半導体領域１２４を形成してもよい。このように形成されるｐ＋型領域となる第１の半導体領域１２１は、ｉ型領域となる第２の半導体領域１２２と接して形成されている。第２の半導体領域１２２は、ｎ＋型領域となる第３の半導体領域１２３と接して形成されている。第３の半導体領域１２３は、ｐ＋型領域となる第４の半導体領域１２４と接して形成されている。
【００４０】
ｉ型領域となる第２の半導体領域１２２及びｎ＋型領域となる第３の半導体領域１２３の上には、ゲート絶縁膜となる絶縁膜３０が形成されており、絶縁膜３０の上には、ゲート電極４１が形成されている。また、ｐ＋型領域となる第１の半導体領域１２１の上には、ソース電極４２が形成されており、ｐ＋型領域となる第４の半導体領域１２４の上には、ドレイン電極４３が形成されている。このような構造の半導体装置は、製造する際に些か困難が伴うものの、図５に示す構造の半導体装置と同様の効果を得ることができる。
【００４１】
尚、図１４に示す構造の半導体装置においては、第１の半導体領域１２１が、図５に示す構造の半導体装置における第１の半導体層２１に対応しており、第２の半導体領域１２２が、第２の半導体層２２に対応している。また、第３の半導体領域１２３が、第３の半導体層２３に対応しており、第４の半導体領域１２４が、第４の半導体層２４に対応している。
【００４２】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１５に示されるように、基板１０の上に、ｉ−ＩｎＡｌＡｓによりバッファ層１１が形成されており、バッファ層１１の上には、ｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により第１の半導体層２１が形成されている。ｐ＋型層となる第１の半導体層２１の上の一部には、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓにより第２の半導体層２２、ｉ−Ｉｎ０．８Ｇａ０．２Ａｓにより第３の半導体層２２３、ｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により第４の半導体層２４が順次積層して形成されている。
【００４３】
尚、基板１０は半絶縁性のＩｎＰにより形成されている。ＩｎＧａＡｓは、Ｉｎの組成比を増やし、Ｇａの組成を減らすことによりバンドギャップを狭くすることができる。従って、本実施の形態における半導体装置においては、第２の半導体層２２よりも第３の半導体層２２３がバンドギャップが狭くなるように形成されている。
【００４４】
ｉ型層となる第２の半導体層２２、ｉ型層となる第３の半導体層２２３、ｐ＋型層となる第４の半導体層２４は、ｐ＋型層となる第１の半導体層２１の上の一部においてメサ状に形成されている。また、第１の半導体層２１の表面、メサ状に形成されている第２の半導体層２２、第３の半導体層２２３、第４の半導体層２４の側面にはゲート絶縁膜となる絶縁膜３０が形成されている。
【００４５】
また、ゲート電極４１は、第２の半導体層２２及び第３の半導体層２２３の側面に形成されている絶縁膜３０を介して形成されている。即ち、メサ状に形成されている第２の半導体層２２及び第３の半導体層２２３の側面には、絶縁膜３０が形成されており、メサの側面となる絶縁膜３０の側面には、絶縁膜３０と接してゲート電極４１が形成されている。また、ソース電極４２は、ｐ＋型層である第１の半導体層２１の上に形成されており、ドレイン電極４３は、ｐ＋型層である第４の半導体層２４の上に形成されている。尚、本実施の形態においては、第１の半導体層２１を第１の半導体領域、第２の半導体層２２を第２の半導体領域、第３の半導体層２２３を第３の半導体領域、第４の半導体層２４を第４の半導体領域と記載する場合がある。
【００４６】
図１６は、図１５に示される本実施の形態における半導体装置におけるエネルギバンド図である。図１６（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図１６（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。図１６に示されるように、ゲート電極４１に印加される電圧を制御することにより、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層２２３におけるエネルギレベルを制御することができる。即ち、図１６（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層２２３が障壁となり、第１の半導体層２１と第４の半導体層２４との間においては電流は流れない。これに対し、図１６（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層２２３におけるエネルギレベルを下げることができる。これにより、第１の半導体層２１から第２の半導体層２２においてはトンネル効果により電子が透過し、第３の半導体層２２３から第４の半導体層２４においてはトンネル効果により電子が透過する。従って、第１の半導体層２１と第４の半導体層２４との間において電流が流れる。
【００４７】
本実施の形態においては、第３の半導体層２２３はｉ−Ｉｎ０．８Ｇａ０．２Ａｓにより形成されており、第２の半導体層２２はｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓにより形成されているため、第３の半導体層２２３は第２の半導体層２２よりもバンドギャップが狭い。従って、第３の半導体層２２３から第４の半導体層２４においては、トンネル効果により容易に電子を透過させることができる。よって、本実施の形態においては、第２の半導体層２２よりもバンドギャップの狭い第３の半導体層２２３を形成することにより、半導体装置のオンオフ制御がしやすくなり、オン抵抗を低くすることができる。
【００４８】
尚、本実施の形態における半導体装置の製造方法は、第３の半導体層２２３を形成している材料が異なることを除き、第１の半導体装置の製造方法と同様である。また、本実施の形態においては、第３の半導体層２２３をｉ型層により形成した場合について説明したが、第３の半導体層２２３は、ｎ型となる不純物元素がドープされたｎ型層により形成されたものであってもよい。上記以外の内容については、第１の実施の形態と同様である。
【００４９】
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１７に示されるように、基板１０の上に、ｉ−ＩｎＡｌＡｓによりバッファ層１１が形成されており、バッファ層１１の上には、ｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により第１の半導体層２１が形成されている。ｐ＋型層となる第１の半導体層２１の上の一部には、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓにより第２の半導体層２２、ｉ−ＩｎＧａＡｓにより第３の半導体層３２３、ｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により第４の半導体層２４が順次積層して形成されている。尚、基板１０は半絶縁性のＩｎＰにより形成されている。
【００５０】
本実施の形態においては、図１８に示されるように、第３の半導体層３２３は、ＩｎＧａＡｓの組成が組成傾斜している。具体的には、第３の半導体層３２３は、第２の半導体層２２との界面から第４の半導体層２４との界面に向かって、Ｉｎ０．５３Ｇａ０．４７Ａｓから徐々にＩｎの組成比が増加しつつＧａの組成比が減少し、Ｉｎ０．８Ｇａ０．２Ａｓとなるように形成されている。ＩｎＧａＡｓは、Ｉｎの組成比を増やし、Ｇａの組成を減らすことによりバンドギャップが狭くなるため、第３の半導体層３２３は、第２の半導体層２２との界面から第４の半導体層２４との界面に向かって、バンドギャップが徐々に狭くなっている。尚、第３の半導体層３２３におけるＩｎ及びＧａの組成比は、連続的ではなく段階的に変化するものであってもよい。
【００５１】
ｉ型層となる第２の半導体層２２、ｉ型層となる第３の半導体層３２３、ｐ＋型層となる第４の半導体層２４は、ｐ＋型層となる第１の半導体層２１の上の一部においてメサ状に形成されている。また、第１の半導体層２１の表面、メサ状に形成されている第２の半導体層２２、第３の半導体層３２３、第４の半導体層２４の側面にはゲート絶縁膜となる絶縁膜３０が形成されている。
【００５２】
また、ゲート電極４１は、第２の半導体層２２及び第３の半導体層３２３の側面に形成されている絶縁膜３０を介して形成されている。即ち、メサ状に形成された第２の半導体層２２及び第３の半導体層３２３の側面には、絶縁膜３０が形成されており、メサの側面となる絶縁膜３０の側面には、絶縁膜３０に接してゲート電極４１が形成されている。また、ソース電極４２は、ｐ＋型層である第１の半導体層２１の上に形成されており、ドレイン電極４３は、ｐ＋型層である第４の半導体層２４の上に形成されている。尚、本実施の形態においては、第１の半導体層２１を第１の半導体領域、第２の半導体層２２を第２の半導体領域、第３の半導体層３２３を第３の半導体領域、第４の半導体層２４を第４の半導体領域と記載する場合がある。
【００５３】
図１８は、図１７に示される本実施の形態における半導体装置におけるエネルギバンド図である。図１８（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図１８（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。図１８に示されるように、ゲート電極４１に印加される電圧を制御することにより、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層３２３におけるエネルギレベルを制御することができる。即ち、図１８（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層３２３が障壁となり、第１の半導体層２１と第４の半導体層２４との間においては電流は流れない。これに対し、図１８（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｉ型層となる第２の半導体層２２及びｉ型層となる第３の半導体層３２３におけるエネルギレベルを下げることができる。これにより、第１の半導体層２１から第２の半導体層２２においてはトンネル効果により電子が透過し、第３の半導体層３２３から第４の半導体層２４においては、トンネル効果により容易に電子が透過する。従って、第１の半導体層２１と第４の半導体層２４との間で電流が流れる。
【００５４】
本実施の形態においては、第３の半導体層３２３は、第２の半導体層２２との界面から第４の半導体層２４との界面に向かって、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓからｉ−Ｉｎ０．８Ｇａ０．２ＡｓとなるようにＩｎの組成比が徐々に増加している。従って、第３の半導体層３２３は、第２の半導体層２２との界面よりも第４の半導体層２４との界面の方が、バンドギャップが狭くなっており、第３の半導体層３２３から第４の半導体層２４においてはトンネル効果により電子を透過させることができる。よって、本実施の形態においては、半導体装置のオンオフ制御がしやすくなり、オン抵抗を低くすることができる。
【００５５】
尚、本実施の形態における半導体装置の製造方法は、第３の半導体層３２３を形成する際に、Ｉｎの組成比が徐々に増加するように形成することを除き、第１の半導体装置の製造方法と同様である。また、第３の半導体層３２３を形成する際には、Ｉｎを含む原料ガスの供給量を徐々に増やすとともに、Ｇａを含む原料ガスの供給量を徐々に減らしながら成膜する。本実施の形態における説明においては、第３の半導体層３２３をｉ型層により形成した場合について説明したが、第３の半導体層３２３は、ｎ型となる不純物元素がドープされたｎ型層により形成したものであってもよい。また、第３の半導体層３２３は、組成傾斜に代えて、第３の半導体層３２３にｎ型となる不純物元素をドープし、第２の半導体層２２との界面から第４の半導体層２４との界面に向かって、ｎ型となる不純物元素の濃度が徐々に増加するものであってもよい。上記以外の内容については、第１の実施の形態と同様である。
【００５６】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１９に示されるように、基板１０の上に、ｉ−ＩｎＡｌＡｓによりバッファ層１１が形成されており、バッファ層１１の上には、ｐ＋−ＧａＡｓＳｂにより第１の半導体層４２１が形成されている。ｐ＋型層となる第１の半導体層４２１の上の一部には、ｉ−ＩｎＧａＡｓにより第２の半導体層４２２、ｐ＋−ＧａＡｓＳｂにより第３の半導体層４２３が順次積層して形成されている。尚、基板１０は半絶縁性のＩｎＰにより形成されている。
【００５７】
本実施の形態においては、図２０に示されるように、第２の半導体層４２２は、ＩｎＧａＡｓの組成が組成傾斜している。具体的には、第２の半導体層４２２は、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、Ｉｎ０．５３Ｇａ０．４７Ａｓから徐々にＩｎの組成比が増加しつつＧａの組成比が減少し、Ｉｎ０．８Ｇａ０．２Ａｓとなるように形成されている。ＩｎＧａＡｓは、Ｉｎの組成比を増やし、Ｇａの組成を減らすことによりバンドギャップが狭くなるため、第２の半導体層４２２は、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、バンドギャップが徐々に狭くなっている。尚、第２の半導体層４２２におけるＩｎ及びＧａの組成比は、連続的ではなく段階的に変化するものであってもよい。
【００５８】
ｉ型層となる第２の半導体層４２２、ｐ＋型層となる第３の半導体層４２３は、ｐ＋型層となる第１の半導体層４２１の上の一部においてメサ状に形成されている。また、第１の半導体層４２１の表面、メサ状に形成されている第２の半導体層４２２、第３の半導体層４２３の側面にはゲート絶縁膜となる絶縁膜３０が形成されている。
【００５９】
また、ゲート電極４１は、第２の半導体層４２２の側面に形成されている絶縁膜３０を介して形成されている。即ち、メサ状に形成された第２の半導体層４２２の側面には絶縁膜３０が形成されており、メサの側面となる絶縁膜３０の側面には、絶縁膜３０に接してゲート電極４１が形成されている。また、ソース電極４２は、ｐ＋型層である第１の半導体層４２１の上に形成されており、ドレイン電極４３は、ｐ＋型層である第３の半導体層４２３の上に形成されている。尚、本実施の形態においては、第１の半導体層４２１を第１の半導体領域、第２の半導体層４２２を第２の半導体領域、第３の半導体層４２３を第３の半導体領域と記載する場合がある。
【００６０】
本実施の形態においては、第１の半導体層４２１及び第３の半導体層４２３にドープされるｐ型となる不純物元素は、Ｚｎ（亜鉛）、Ｂｅ（ベリリウム）等であり、１×１０１８ｃｍ−３以上の濃度となるようにドープされている。また、第２の半導体層４２２には不純物元素がドープされておらず、例えば、第２の半導体層４２２における不純物元素の濃度は、１×１０１６ｃｍ−３以下である。本実施の形態における半導体装置においては、例えば、第１の半導体層４２１及び第３の半導体層４２３には、Ｚｎが２×１０１９ｃｍ−３の濃度となるようにドープされている。
【００６１】
本実施の形態における半導体装置は、第１の半導体層４２１及び第３の半導体層４２３がともにｐ＋型層であるため、ソース電極４２とドレイン電極４３との間における容量を低くすることができ、高周波特性を向上させることができる。また、低いゲート電圧でオンにすることができるため、低電圧駆動が可能となる。尚、上述したように、トンネル効果により流れる電流は、通常の拡散電流に比べて急激な電流変化が生じるため、特に、オンの状態からオフの状態に遷移する際の電流遮断性能が高い。従って、本実施の形態における半導体装置は、低い電圧でオンオフ制御をすることができるため、高周波特性をより一層向上させるとともに、低消費電力化を図ることができる。
【００６２】
図２０は、図１９に示される本実施の形態における半導体装置におけるエネルギバンド図である。図２０（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図２０（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。図２０に示されるように、ゲート電極４１に印加される電圧を制御することにより、ｉ型層となる第２の半導体層４２２におけるエネルギレベルを制御することができる。即ち、図２０（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｉ型層となる第２の半導体層４２２が障壁となり、第１の半導体層４２１と第３の半導体層４２３との間においては電流は流れない。これに対し、図２０（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｉ型層となる第２の半導体層４２２におけるエネルギレベルを下げることができる。これにより、第１の半導体層４２１から第２の半導体層４２２においてはトンネル効果により電子が透過し、第２の半導体層４２２から第３の半導体層４２３においてはトンネル効果により電子が透過する。よって、第１の半導体層４２１と第３の半導体層４２３との間において電流が流れる。
【００６３】
本実施の形態においては、第２の半導体層４２２は、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓからｉ−Ｉｎ０．８Ｇａ０．２ＡｓとなるようにＩｎの組成比が徐々に増加している。従って、第２の半導体層４２２は、第１の半導体層４２１との界面よりも第３の半導体層４２３との界面の方が、バンドギャップが狭くなるため、第２の半導体層４２２と第３の半導体層４２３との間で、トンネル効果により容易に電子を透過させることができる。よって、本実施の形態においては、半導体装置のオンオフ制御がしやすくなり、オン抵抗を低くすることができる。
【００６４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図２１から図２５に基づき説明する。
【００６５】
最初に、図２１（ａ）に示すように、基板１０の上に、バッファ層１１、第１の半導体層４２１、第２の半導体層４２２、第３の半導体層４２３等の半導体層をエピタキシャル成長により形成する。本実施の形態においては、バッファ層１１、第１の半導体層４２１、第２の半導体層４２２、第３の半導体層４２３は、ＭＯＶＰＥにより形成する。基板１０は、半絶縁性のＩｎＰにより形成されている基板が用いられており、バッファ層１１は膜厚が約３００ｎｍのｉ−ＩｎＡｌＡｓにより形成されている。第１の半導体層４２１は、膜厚が約２００ｎｍのｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により形成されており、ｐ型となる不純物元素としてＺｎが、２×１０１９ｃｍ−３の濃度となるようにドープされている。第２の半導体層４２２は、膜厚が約１００ｎｍのｉ−ＩｎＧａＡｓにより形成されており、ＩｎＧａＡｓの組成が組成傾斜している。具体的には、第２の半導体層４２２は、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、Ｉｎ０．５３Ｇａ０．４７Ａｓから徐々にＩｎの組成比が増加しつつＧａの組成比が減少し、Ｉｎ０．８Ｇａ０．２Ａｓとなるように形成されている。第３の半導体層４２３は、膜厚が約２００ｎｍのｐ＋−ＧａＡｓ０．５１Ｓｂ０．４９により形成されており、ｐ型となる不純物元素としてＺｎが、２×１０１９ｃｍ−３の濃度となるようにドープされている。
【００６６】
次に、図２１（ｂ）に示すように、第３の半導体層４２３の上の一部にドレイン電極４３を形成する。具体的には、第３の半導体層４２３の上に、スパッタリングにより、膜厚が約２００ｎｍのＷ膜を成膜し、成膜されたＷ膜の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ドレイン電極４３が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるＷ膜をＲＩＥ等のドライエッチングにより除去することにより、残存するＷ膜によりドレイン電極４３を形成する。この後、レジストパターンは、有機溶剤等により除去する。
【００６７】
次に、図２２（ａ）に示すように、Ｗにより形成されているドレイン電極４３をマスクとして、ウェットエッチングにより、ドレイン電極４３が形成されていない領域における第３の半導体層４２３、第２の半導体層４２２を除去する。これにより、第１の半導体層４２１の表面を露出させる。この際、第１の半導体層４２１は若干除去されてもよい。このウェットエッチングにおいては、例えば、エッチング液として、リン酸と過酸化水素水の混合液を用いてもよい。このようなエッチング液は、ドレイン電極４３となるＷはエッチングされることはなく、ドレイン電極４３が形成されていない領域における第３の半導体層４２３、第２の半導体層４２２を除去することができる。また、ウェットエッチングにおいては、半導体層が等方的にエッチングされるため、残存する第３の半導体層４２３、第２の半導体層４２２の幅は、ドレイン電極４３の幅よりも狭く形成される。これにより、第３の半導体層４２３、第２の半導体層４２２は、第１の半導体層４２１の上において、メサ状に形成され、このように形成されたメサの一番上の第３の半導体層４２３の上には、ドレイン電極４３が形成される。
【００６８】
次に、図２２（ｂ）に示すように、第１の半導体層４２１の表面、メサ状に形成された第２の半導体層４２２、第３の半導体層４２３の側面、ドレイン電極４３の表面及び側面に絶縁膜３０を形成する。絶縁膜３０は、ＡＬＤにより成膜されたＡｌ２Ｏ３またはＳｉＮにより形成されている。ＡＬＤでは、蒸着粒子がまわり込んで成膜がなされるため、第１の半導体層４２１の表面、メサ状に形成された第２の半導体層４２２、第３の半導体層４２３の側面、ドレイン電極４３の表面及び側面等に絶縁膜３０を形成することができる。本実施の形態においては、絶縁膜３０は、膜厚が約５ｎｍのＡｌ２Ｏ３膜により形成されている。
【００６９】
次に、図２３（ａ）に示すように、絶縁膜３０の上にレジストマスク４６１を形成した後、ドレイン電極４３が形成されている領域の上における絶縁膜３０の表面が露出するまで、レジストマスク４６１をエッチングすることにより、エッチバックする。具体的には、絶縁膜３０の上にフォトレジストを塗布した後、露光装置等により露光することにより、全面にレジストマスク４６１を形成する。この後、酸素プラズマを用いたエッチングにより、レジストマスク４６１をドレイン電極４３が形成されている領域の絶縁膜３０の表面が露出するまで除去することにより、エッチバックする。
【００７０】
次に、図２３（ｂ）に示すように、ＲＩＥ等のドライエッチングにより、レジストマスク４６１より露出している絶縁膜３０を除去し、ドレイン電極４３の表面を露出させる。
【００７１】
次に、図２４（ａ）に示すように、レジストマスク４６１を有機溶剤等により除去する。
【００７２】
次に、図２４（ｂ）に示すように、第２の半導体層４２２の側面に形成されている絶縁膜３０に接するゲート電極４１を形成する。具体的には、絶縁膜３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ドレイン電極４３の表面とゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（１００ｎｍ）からなる金属積層膜を成膜する。この際行われる真空蒸着においては、蒸着粒子を斜め方向より入射させるとともに、基板１０を自転させる。これにより、メサ状に形成されている第２の半導体層４２２の側面に形成されている絶縁膜３０に接するゲート電極４１が形成される。尚、ドレイン電極４３の幅は、第３の半導体層４２３、第２の半導体層４２２の幅よりも広いため、蒸着粒子がドレイン電極４３の裏側までまわりこむことはなく、ゲート電極４１はドレイン電極４３と分離して形成される。ゲート電極４１を形成する際に成膜される金属積層膜は、ドレイン電極４３の上にも成膜されるが、ドレイン電極４３の上に成膜された金属積層膜は、ドレイン電極４３の一部となる。
【００７３】
次に、図２５（ａ）に示すように、ソース電極４２が形成される領域の絶縁膜３０を除去し開口部３０ａを形成する。具体的には、絶縁膜３０、ゲート電極４１及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域における絶縁膜３０を除去し、第１の半導体層４２１の表面を露出させることにより、開口部３０ａを形成する。尚、レジストパターンは、この後、有機溶剤等により除去する。
【００７４】
次に、図２５（ｂ）に示すように、第１の半導体層４２１が露出している絶縁膜３０の開口部３０ａにおいて、ソース電極４２を形成する。具体的には、絶縁膜３０、ゲート電極４１及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＰｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）からなる金属多層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属多層膜をレジストパターンとともに除去する。これにより、残存する金属多層膜により、ソース電極４２が形成される。
【００７５】
以上の工程により、本実施の形態における半導体装置を製造することができる。
【００７６】
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図２６に示されるように、基板１０の上に、ｉ−ＩｎＡｌＡｓによりバッファ層１１が形成されており、バッファ層１１の上の一部には、ｐ＋−ＧａＡｓＳｂにより第１の半導体層４２１が形成されている。ｐ＋型層となる第１の半導体層４２１の上には、ｎ−ＩｎＧａＡｓにより形成された第２の半導体層５２２、ｐ＋−ＧａＡｓＳｂにより形成された第３の半導体層４２３が順次積層して形成されている。尚、基板１０は半絶縁性のＩｎＰにより形成されている。
【００７７】
本実施の形態においては、第２の半導体層５２２は、ＩｎＧａＡｓにドープされているｎ型となる不純物元素、例えば、Ｓｉの濃度が第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、徐々に増加するように形成されている。具体的には、第２の半導体層５２２は、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、Ｓｉの濃度が、１×１０１６ｃｍ−３から１×１０１９ｃｍ−３となるように形成されている。これにより、後述する図２７（ａ）に示されるように、第２の半導体層５２２においては、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、エネルギレベルが下がる。尚、Ｓｉの濃度は、連続的ではなく段階的に変化するものであってもよい。
【００７８】
ｎ型層となる第２の半導体層５２２、ｐ＋型層となる第３の半導体層４２３は、ｐ＋型層となる第１の半導体層４２１の上の一部においてメサ状に形成されている。また、第１の半導体層４２１の表面、メサ状に形成されている第２の半導体層５２２、第３の半導体層４２３の側面にはゲート絶縁膜となる絶縁膜３０が形成されている。
【００７９】
また、ゲート電極４１は、第２の半導体層５２２の側面に形成されている絶縁膜３０を介して形成されている。即ち、メサ状に形成された第２の半導体層５２２の側面には絶縁膜３０が形成されており、メサの側面となる絶縁膜３０の側面には、絶縁膜３０に接してゲート電極４１が形成されている。また、ソース電極４２は、ｐ＋型層である第１の半導体層４２１の上に形成されており、ドレイン電極４３は、ｐ＋型層である第３の半導体層４２３の上に形成されている。尚、本実施の形態においては、第１の半導体層４２１を第１の半導体領域、第２の半導体層５２２を第２の半導体領域、第３の半導体層４２３を第３の半導体領域と記載する場合がある。
【００８０】
図２７は、図２６に示される本実施の形態における半導体装置におけるエネルギバンド図である。図２７（ａ）は、ゲート電極４１に電圧が印加されていない状態である平衡状態におけるエネルギバンド図であり、図２７（ｂ）は、ゲート電極４１に電圧が印加されている状態におけるエネルギバンド図である。図２７に示されるように、ゲート電極４１に印加される電圧を制御することにより、ｎ型層となる第２の半導体層５２２におけるエネルギレベルを制御することができる。即ち、図２７（ａ）に示されるように、ゲート電極４１に電圧が印加されていない状態においては、ｎ型層となる第２の半導体層５２２が障壁となり、第１の半導体層４２１と第３の半導体層４２３との間においては電流は流れない。これに対し、図２７（ｂ）に示されるように、ゲート電極４１に電圧を印加することにより、ｎ型層となる第２の半導体層５２２におけるエネルギレベルを下げることができる。これにより、第１の半導体層４２１から第２の半導体層５２２においてはトンネル効果により電子が透過し、第２の半導体層５２２から第３の半導体層４２３においてはトンネル効果により電子が透過する。よって、第１の半導体層４２１と第３の半導体層４２３との間において電流が流れる。
【００８１】
本実施の形態においては、第２の半導体層５２２においては、第１の半導体層４２１との界面から第３の半導体層４２３との界面に向かって、エネルギレベルが下がる。従って、第２の半導体層５２２から第３の半導体層４２３においては、トンネル効果により容易に電子を透過させることができる。よって、本実施の形態においては、半導体装置のオンオフ制御がしやすくなり、オン抵抗を低くすることができる。上記以外の内容については、第４の実施の形態と同様である。
【００８２】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８３】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、第２の導電型の半導体材料により形成されていることを特徴とする半導体装置。
（付記２）
前記第３の半導体層は、前記第２の半導体層から前記第４の半導体層に向かって、不純物の濃度が高くなっていることを特徴とする付記１に記載の半導体装置。
（付記３）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、前記第２の半導体層よりもバンドギャップの狭い材料により形成されていることを特徴とする半導体装置。
（付記４）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第２の半導体層及び前記第３の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第４の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第４の半導体層は、第１の導電型の半導体材料により形成されており、
前記第３の半導体層は、前記第２の半導体層から前記第４の半導体層に向かって、バンドギャップが狭くなっていることを特徴とする半導体装置。
（付記５）
前記第３の半導体層は、第２の導電型の半導体材料により形成されていることを特徴とする付記３または４に記載の半導体装置。
（付記６）
前記第２の導電型は、ｎ型であることを特徴とする付記１、２または５に記載の半導体装置。
（付記７）
前記第１の導電型は、ｐ型であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層及び前記第４の半導体層における不純物濃度は、１×１０１８ｃｍ−３以上であって、
前記第２の半導体層における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第３の半導体層における不純物濃度は、１×１０１７ｃｍ−３以上であることを特徴とする付記６に記載の半導体装置。
（付記１０）
前記第１の半導体層と前記第４の半導体層は、同じ半導体材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、前記第１の半導体層及び前記第４の半導体層とは異なる半導体材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層及び前記第４の半導体層は、ＧａＡｓＳｂを含む材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＩｎＧａＡｓを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層、前記第３の半導体層、前記第４の半導体層は、メサ状に形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第２の半導体層の側面に形成された絶縁膜と、
前記絶縁膜に接して形成されたゲート電極と、
前記第１の半導体層の上に形成されたソース電極と、
前記第３の半導体層の上に形成されたドレイン電極と、
を有し、
前記第１の半導体層及び前記第３の半導体層は、ｐ型の半導体材料により形成されており、
前記第２の半導体層における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする半導体装置。
（付記１４）
前記第２の半導体層は、前記第１の半導体層から前記第３の半導体層に向かって、バンドギャップが狭くなっていることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記第１の半導体層と前記第３の半導体層とは、同じ半導体材料により形成されており、
前記第２の半導体層は、前記第１の半導体層及び前記第３の半導体層とは異なる半導体材料により形成されていることを特徴とする付記１３または１４に記載の半導体装置。
（付記１６）
前記第１の半導体層及び前記第３の半導体層は、ＧａＡｓＳｂを含む材料により形成されており、
前記第２の半導体層は、ＩｎＧａＡｓを含む材料により形成されていることを特徴とする付記１３から１５のいずれかに記載の半導体装置。
（付記１７）
前記第２の半導体層、前記第３の半導体層は、メサ状に形成されていることを特徴とする付記１３から１６のいずれかに記載の半導体装置。
（付記１８）
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第３の半導体領域に接して形成された第４の半導体領域と、
前記第２の半導体領域及び前記第３の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第４の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第４の半導体領域は、第１の導電型の半導体材料により形成されており、
前記第３の半導体領域は、第２の導電型の半導体材料により形成されていることを特徴とする半導体装置。
（付記１９）
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第３の半導体領域に接して形成された第４の半導体領域と、
前記第２の半導体領域及び前記第３の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第４の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第４の半導体領域は、第１の導電型の半導体材料により形成されており、
前記第３の半導体領域は、前記第２の半導体領域よりもバンドギャップの狭い材料により形成されていることを特徴とする半導体装置。
（付記２０）
基板の上に形成された第１の半導体領域と、
前記第１の半導体領域に接して形成された第２の半導体領域と、
前記第２の半導体領域に接して形成された第３の半導体領域と、
前記第２の半導体領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第１の半導体領域の上に形成されたソース電極と、
前記第３の半導体領域の上に形成されたドレイン電極と、
を有し、
前記第１の半導体領域及び前記第３の半導体領域は、ｐ型の半導体材料により形成されており、
前記第２の半導体領域における不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする半導体装置。
【符号の説明】
【００８４】
１０        基板
１１        バッファ層
２１        第１の半導体層（ｐ＋型層）
２２        第２の半導体層（ｉ型層）
２３        第３の半導体層（ｎ＋型層）
２４        第４の半導体層（ｐ＋型層）
３０        絶縁膜
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
【図１】
2015159252.tif 000003
【図２】
2015159252.tif 000004
【図３】
2015159252.tif 000005
【図４】
2015159252.tif 000006
【図５】
2015159252.tif 000007
【図６】
2015159252.tif 000008
【図７】
2015159252.tif 000009
【図８】
2015159252.tif 000010
【図９】
2015159252.tif 000011
【図１０】
2015159252.tif 000012
【図１１】
2015159252.tif 000013
【図１２】
2015159252.tif 000014
【図１３】
2015159252.tif 000015
【図１４】
2015159252.tif 000016
【図１５】
2015159252.tif 000017
【図１６】
2015159252.tif 000018
【図１７】
2015159252.tif 000019
【図１８】
2015159252.tif 000020
【図１９】
2015159252.tif 000021
【図２０】
2015159252.tif 000022
【図２１】
2015159252.tif 000023
【図２２】
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【図２３】
2015159252.tif 000025
【図２４】
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【図２５】
2015159252.tif 000027
【図２６】
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【図２７】
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