(57)【要約】      （修正有）【課題】イオン注入用のマスクを形成するための工程を単純化するために有利な技術を提供する。【解決手段】半導体装置の製造方法は、画素アレイ領域１００および周辺領域２００を含む有効領域と、前記有効領域と隣接して配置された非有効領域３００とが定義された半導体基板の上に、７マイクロメートル以上の厚さを有するレジスト膜を形成する工程と、前記レジスト膜にフォトリソグラフィー工程によって、前記有効領域に配置された第１開口ＯＰ１、前記第１開口ＯＰ１と前記第３開口ＯＰ３との間に少なくとも一部が配置された第２開口ＯＰ２、および、前記非有効領域に配置された第３開口ＯＰ３を有するパターンを形成する工程と、前記開口ＯＰ１、ＯＰ２およびＯＰ３を通して画素アレイ領域にイオンを注入する工程とを含む。前記半導体基板の表面に平行な断面における形状は、前記第２開口ＯＰ２の最小曲率半径が前記第３開口ＯＰ３よりも大きい。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の画素を含む画素アレイ領域および前記画素アレイ領域の外側に配置された周辺領域を含む有効領域と、前記有効領域と隣接して配置された非有効領域とが定義された半導体基板の上に、７マイクロメートル以上の厚さを有するレジスト膜を形成する工程と、
前記レジスト膜にフォトリソグラフィー工程を施すことによって、第１開口、第２開口および第３開口を有するレジストパターンを形成する工程と、
前記第１開口、前記第２開口および前記第３開口を通して前記半導体基板の画素アレイ領域にイオンを注入する工程と、を含み、
前記第１開口は、前記画素アレイ領域にイオンを注入するために前記有効領域に配置され、前記第３開口は、前記非有効領域に配置され、前記第２開口の少なくとも一部分は、前記第１開口と前記第３開口との間に配置され、
前記半導体基板の表面に平行な断面における前記第２開口および前記第３開口の形状は、前記第２開口の最小曲率半径が前記第３開口の最小曲率半径よりも大きくなるように決定されている、
ことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記第１開口の最大寸法は、前記第２開口の最大寸法より大きく、前記第２開口の最大寸法は、前記第３開口の最大寸法より大きい、
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第２開口は、前記第３開口を取り囲むように配置されている、
ことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項４】
前記第２開口は、前記第３開口を全周にわたって取り囲むように配置されている、
ことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項５】
前記第２開口は、前記第１開口を取り囲むように配置されている、
ことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項６】
前記第２開口は、前記第１開口を全周にわたって取り囲むように配置されている、
ことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項７】
前記第２開口の少なくとも一部分は、前記第１開口の角部と前記第３開口との間に配置されている、
ことを特徴とする請求項１又は２に記載の固体撮像装置の製造方法。
【請求項８】
前記レジストパターンにおける前記第３開口を構成する側面は、前記半導体基板に形成された素子分離領域の上に配置されている、
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置の製造方法。
【請求項９】
前記レジストパターンにおける前記第２開口を構成する側面は、前記半導体基板の活性領域の上に配置されている、
ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置
【請求項１０】
前記レジストパターンにおける前記第１開口を構成する側面は、前記半導体基板に形成された素子分離領域の上に配置されている、
ことを特徴とする請求項１乃至９のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１１】
前記第１開口は、前記画素アレイ領域を構成する複数の画素に対して共通の１つの開口である、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１２】
前記レジストパターンは、複数の前記開口を含む、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１３】
前記イオンを注入する工程では、前記画素アレイ領域を構成する複数の画素を相互に分離する半導体領域が形成される、
ことを特徴とする請求項１２に記載の固体撮像装置の製造方法。
【請求項１４】
複数の画素を含む画素アレイ領域および前記画素アレイ領域の外側に配置された周辺領域を含む有効領域と、前記有効領域と隣接して配置された非有効領域とが定義された半導体基板の上に、７マイクロメートル以上の厚さを有するレジスト膜を形成する工程と、
前記レジスト膜にフォトリソグラフィー工程を施すことによって、第１開口、第２開口および第３開口を有するレジストパターンを形成する工程と、
前記開口を通して前記半導体基板の画素アレイ領域にイオンを注入する工程と、を含み、
前記第１開口は、前記画素アレイ領域にイオンを注入するために前記有効領域に配置され、前記第３開口は、前記非有効領域に配置され、前記第２開口は、前記第１開口と前記第３開口との間に配置され、
前記レジストパターンにおける前記第３開口を構成する側面は、前記半導体基板に形成された素子分離領域の上に配置されている、
ことを特徴とする固体撮像装置の製造方法。
【請求項１５】
前記レジストパターンにおける前記第２開口を構成する側面は、前記半導体基板の活性領域の上に配置されている、
ことを特徴とする請求項１４に記載の固体撮像装置
【請求項１６】
前記レジストパターンにおける前記第１開口を構成する側面は、前記半導体基板に形成された素子分離領域の上に配置されている、
ことを特徴とする請求項１４又は１５に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法の製造方法に関する。
【背景技術】
【０００２】
固体撮像装置の感度を高くするための１つのアプローチとして、半導体基板の深い位置まで空乏層を形成するというアプローチがある。このアプローチでは、半導体基板に対して１ＭｅＶを超えるエネルギーでイオンを注入する必要がある。そして、半導体基板の限定された領域に対して選択的にイオンを注入するためには、イオン注入用のマスクには、高いエネルギーでのイオン注入に対して十分なイオン阻止能力を有することが求められる。
【０００３】
特許文献１には、シリコン基板の表面に第１の無機膜、シリコン層、第２の無機膜を順に形成し、第２の無機膜をパターン化し、パターン化された第２の無機膜をマスクとしてシリコン層をパターン化する方法が記載されている。この方法では、パターン化されたシリコン層をマスクとして使い、第１の無機膜を介してシリコン基板にイオンが注入される。しかしながら、このような方法では、イオン注入用のマスクを形成するための工程が複雑であるので、製造の効率が低いという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２１７１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、工程の単純化に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、固体撮像装置の製造方法に係り、該製造方法は、  複数の画素を含む画素アレイ領域および前記画素アレイ領域の外側に配置された周辺領域を含む有効領域と、前記有効領域と隣接して配置された非有効領域とが定義された半導体基板の上に、７マイクロメートル以上の厚さを有するレジスト膜を形成する工程と、前記レジスト膜にフォトリソグラフィー工程を施すことによって、第１開口、第２開口および第３開口を有するレジストパターンを形成する工程と、前記第１開口、前記第２開口および前記第３開口を通して前記半導体基板の画素アレイ領域にイオンを注入する工程と、を含み、前記第１開口は、前記画素アレイ領域にイオンを注入するために前記有効領域に配置され、前記第３開口は、前記非有効領域に配置され、前記第２開口の少なくとも一部分は、前記第１開口と前記第３開口との間に配置され、前記半導体基板の表面に平行な断面における前記第２開口および前記第３開口の形状は、前記第２開口の最小曲率半径が前記第３開口の最小曲率半径よりも大きくなるように決定されている。
【発明の効果】
【０００７】
本発明によれば、工程の単純化に有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】製造途中の複数の固体撮像装置が配列された半導体基板、および、製造途中の１つの固体撮像装置およびその周辺を模式的に示す図。
【図２】第２開口および第３開口を模式的に示す図。
【図３】製造途中の固体撮像装置の断面を模式的に示す図。
【図４】製造途中の固体撮像装置の断面を模式的に示す図。
【図５】製造途中の固体撮像装置の断面を模式的に示す図。
【図６】製造途中の固体撮像装置の断面を模式的に示す図。
【図７】製造途中の固体撮像装置の断面を模式的に示す図。
【図８】製造途中の固体撮像装置の断面を模式的に示す図。
【図９】製造途中の固体撮像装置の断面を模式的に示す図。
【図１０】製造途中の固体撮像装置の断面を模式的に示す図。
【図１１】レジストパターンの変形例を示す図。
【図１２】レジストパターンの変形例を示す図。
【図１３】レジストパターンの変形例を示す図。
【図１４】クラックの問題を説明する図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
【００１０】
図１（ａ）には、製造途中の複数の固体撮像装置ＩＳが配列された半導体基板１が模式的に示されている。図１（ｂ）には、製造途中の１つの固体撮像装置ＩＳおよびその周辺が模式的に示されている。半導体基板１には、有効領域ＥＦと、有効領域ＥＦに隣接して配置された非有効領域３００とが定義されている。有効領域ＥＦは、複数の画素を含む画素アレイ領域１００と、画素アレイ領域１００の外側に配置された周辺領域２００とを含む。別の観点において、有効領域ＥＦには、固体撮像装置ＩＳが形成され、固体撮像装置ＩＳは、画素アレイ領域１００と、周辺領域２００とを含む。
【００１１】
固体撮像装置ＩＳがＭＯＳ型イメージセンサとして構成される場合、各画素は、例えば、光電変換部、転送トランジスタ、電荷電圧変換部、リセット部、出力部および選択部を含みうる。ただし、固体撮像装置ＩＳは、ＣＣＤイメージセンサなどの他の形式のイメージセンサとして構成されてもよい。周辺領域２００は、例えば、垂直走査回路、定電流源ブロック、列アンプブロック、保持容量ブロック、水平走査回路および出力アンプブロックを含みうる。
【００１２】
非有効領域３００は、アライメントマーク領域ＡＭＲを含む。アライメントマーク領域ＡＭＲには、固体撮像装置ＩＳを製造するための複数のフォトリソグラフィー工程において、アライメントマークが形成される。非有効領域３００は、例えば、複数の固体撮像装置ＩＳを相互に分離するためのスクライブラインでありうる。
【００１３】
図３〜１０は、図１（ｂ）のＡ−Ａ’線における製造途中の固体撮像装置ＩＳの断面が模式的に示されている。以下、図３〜１０を参照しながら固体撮像装置ＩＳの製造方法を例示的に説明する。半導体基板１は、活性領域ＡＣＴおよび素子分離領域２を有する。活性領域ＡＣＴは、素子分離領域２が存在しない領域に定義される。画素アレイ領域１００は、活性領域ＡＣＴおよび素子分離領域２を含み、周辺領域２００も、活性領域ＡＣＴおよび素子分離領域２を含む。非有効領域３００も、活性領域ＡＣＴおよび素子分離領域２を含みうる。素子分離領域２は、例えば、ＬＯＣＯＳ型の素子分離領域、又は、ＳＴＩ型の素子分離領域でありうる。素子分離領域２は、複数の半導体領域を相互に分離する機能を有する。相互に分離される半導体領域は、例えば、光電変換部を構成する半導体領域、トランジスタのソースおよびドレイン、または、容量を構成する半導体領域でありうる。
【００１４】
ステップＳ１０では、活性領域ＡＣＴおよび素子分離領域２を有する半導体基板１を準備する。図２に示す例では、画素アレイ領域１００、周辺領域２００および非有効領域３００の各々が、活性領域ＡＣＴおよび素子分離領域２を含む。ここで、非有効領域３００のアライメントマーク領域ＡＭＲには、素子分離領域２によってアライメントマークＡＭＲが形成されている。
【００１５】
ステップＳ２０およびＳ３０では、６ＭｅＶなどの超高エネルギーでイオンを注入するためのレジストパターンＲ１を形成する。まず、ステップＳ２０では、活性領域ＡＣＴおよび素子分離領域２を有する半導体基板１の上にレジスト膜ＲＦを形成する。レジスト膜ＲＦは、典型的には、半導体基板１の上にスピンコート法によってレジスト材料を塗布することによって形成されうる。レジスト膜ＲＦは、７マイクロメートル以上の厚さを有しうる。
【００１６】
ステップＳ３０では、レジスト膜ＲＦにフォトリソグラフィー工程を施すことによって、第１開口ＯＰ１、第２開口ＯＰ２および第３開口ＯＰ３を有するレジストパターンＲ１を形成する。図２には、第２開口ＯＰ２および第３開口ＯＰ３が模式的に示されている。ここで、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ’線における断面図である。
【００１７】
第１開口ＯＰ１は、画素アレイ領域１００にイオンを注入するために有効領域ＥＦに配置され、第３開口ＯＰ３は、非有効領域３００に配置され、第２開口ＯＰ２の少なくとも一部分は、第１開口ＯＰ１と第３開口ＯＰ２との間に配置される。第２開口ＯＰ２は、典型的には、非有効領域３００に配置されるが、有効領域ＥＦに配置されてもよい。半導体基板１の表面に平行な断面における第２開口ＯＰ２および第３開口ＯＰ３の形状は、第２開口ＯＰ２の最小曲率半径が第３開口ＯＰ３の最小曲率半径よりも大きくなるように決定される。これは、第２開口ＯＰ２においてクラックが発生する可能性を低減するために有効である。図２（ａ）に示すように、半導体基板１の表面に平行な断面における第２開口ＯＰ２および第３開口ＯＰ３の形状において、第３開口ＯＰ３の外縁が直角な角を有する場合には、第２開口ＯＰ２の外縁は、直角よりも鈍角、あるいは丸みを帯びた形状にすればよい。また、第２開口ＯＰ２の断面の形状とは、第１開口ＯＰ１側の外縁で規定することができ、第３開口ＯＰ３の断面の形状は第２開口ＯＰ２側の外縁で規定することができる。
【００１８】
１つの例では、レジスト膜ＲＦの材料としてＺＲ８８００（東京応化工業社製）が使用され、レジスト膜ＲＦの厚さは９マイクロメートルとされる。リソグラフィー工程は、レジスト膜の塗布、レジスト膜の露光、レジスト膜の現像、焼成（ポストベーク）を含む。焼成は、例えば、１２０℃で１２０秒にわたって実施されうる。焼成によって第１開口ＯＰ１、第２開口ＯＰ２および第３開口ＯＰ３の寸法が大きくなりうる。
【００１９】
ここで、図１４を参照しながら本発明者が発見した課題を説明する。レジスト膜ＲＦの厚さが７マイクロメートル以上になると、第１開口ＯＰ１と第３開口ＯＰ３との間に第２開口ＯＰ２を設けない場合、現像後のレジストパターンＲ１の焼成において、第３開口ＯＰ３の角部などから延びるクラックＣＲが形成される。そして、このクラックＣＲが第１開口ＯＰ１まで到達する現象が多発する。また、クラックＣＲは、レジストパターンＲ１を使って半導体基板１にイオンを注入するための減圧環境下でも起こりうる。第１開口ＯＰ１は、画素アレイ領域１００にイオンを注入するために使用されうるので、第１開口ＯＰ１にクラックＣＲが到達していると、画素アレイ領域１００におけるイオンを注入すべきではない部分にもイオンが注入され、不良が発生しうる。
【００２０】
本発明者は、第１開口ＯＰ１と第３開口ＯＰ３との間に第２開口ＯＰ２を形成することによって、図２に模式的に示されているように、第３開口ＯＰ３から延びるクラックＣＲを第２開口ＯＰ２で終端させることができることを見出した。ここで、半導体基板１の表面に平行な断面における第２開口ＯＰ２および第３開口ＯＰ３の形状は、第２開口ＯＰ２の最小曲率半径が第３開口ＯＰ３の最小曲率半径よりも大きくなるように決定されることが効果的である。
【００２１】
画素アレイ領域１００にイオンを注入するための第１開口ＯＰ１の最大寸法は、クラックＣＲを終端するための第２開口ＯＰ２の最大寸法より大きく、第２開口ＯＰ２の最大寸法は、アライメントマークＡＭの形成領域を含む第３開口ＯＰ３の最大寸法より大きい。第２開口ＯＰ２は、第３開口ＯＰ３を取り囲むように、好ましくは、第３開口ＯＰ３を全周にわたって取り囲むように配置されうる。
【００２２】
レジストパターンＲ１における第３開口ＯＰ３を構成する側面は、素子分離領域２の上に配置されうる。レジストパターンＲ１における第２開口ＯＰ２を構成する側面は、活性領域ＡＣＴの上に配置されうる。レジストパターンＲ１における第１開口ＯＰ１を構成する側面は、素子分離領域２の上に配置されうる。
【００２３】
第２開口ＯＰ２を設けることによって厚いレジストパターンでありながらクラックＣＲが第１開口ＯＰ１に到達することが低減されるので、レジスト膜以外の膜（例えば、シリコン膜、シリコン窒化膜など）をマスクとして形成する必要がない。したがって、イオン注入用のマスクを形成するための工程を単純化することができる。
【００２４】
ステップＳ４０では、レジストパターンＲ１の第１開口ＯＰ１を通して、６ＭｅＶなどの超高エネルギーでイオン（ボロン（Ｂ））を半導体基板１に注入する。この際に、第２開口ＯＰ２および第３開口ＯＰ３を通しても、半導体基板１にイオンが注入される。図３〜１０に示す例では、レジストパターンＲ１は、１つの画素アレイ領域１００の複数の画素に対して共通の１つの開口ＯＰ１を有する。ここで、半導体基板１がＮ個の固体撮像装置ＩＳの領域を含む場合、レジストパターンＲ１は、Ｎ個の画素アレイ領域１００のためにＮ個の開口ＯＰ１を有する。ステップＳ４０の実施により、画素アレイ領域１００にウェル（第１半導体領域）１０が形成される。
【００２５】
ステップＳ５０、Ｓ６０、Ｓ７０では、レジストパターンＲ２、Ｒ３、Ｒ４を形成し、レジストパターンＲ２、Ｒ３、Ｒ４の開口を通して半導体基板１にイオンを注入する。これにより、周辺領域２００のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの拡散層（ソースおよびドレイン）２８、ならびに、周辺領域の保持容量ブロックの保持容量のための拡散層（下部電極）２５が形成される。ここで、レジストパターンＲ２、Ｒ３、Ｒ４の厚さは、例えば、１マイクロメートル程度であり、クラックの発生は起こらない。
【００２６】
ステップＳ８０では、半導体基板１の上に絶縁膜およびポリシリコン膜を順に形成し、これらをパターニングする。これによって、画素アレイ領域１００には、ゲート絶縁膜３１およびゲート電極３２を含むゲート構造が形成される（図示されているのは、転送トランジスタのゲート構造である）。また、周辺領域２００のＮＭＯＳトランジスタの領域には、ゲート絶縁膜３３およびゲート電極３４を含むゲート電極が形成され、周辺領域２００のＰＭＯＳトランジスタの領域には、ゲート絶縁膜３５およびゲート電極３６を含むゲート電極が形成される。また、周辺領域２００の保持容量の領域には、絶縁膜３７および上部電極３８を含む構造が形成される。
【００２７】
ステップＳ９０では、複数の画素の電荷蓄積領域１１のそれぞれに対応する複数の開口を有するレジストパターン（第２レジストパターン）Ｒ５を形成する。そして、レジストパターンＲ５およびゲート電極３２をマスクとして使用し、半導体基板１に第１導電型（ここではＮ型）の不純物（ここではヒ素（Ａｓ））を注入する。これによって第１導電型の半導体領域からなる電荷蓄積領域（第２半導体領域）１１が形成される。ここで、電荷蓄積領域１１の最大深さは、ウェル１０の最大深さより小さい。ステップＳ９０では、レジストパターンＲ５およびゲート電極３２をマスクとして使用し、半導体基板１の表面近傍に第２導電型（ここではＰ型）の不純物（ここではボロン（Ｂ））を注入する。これにより、電荷蓄積領域１１の上に保護領域１２が形成される。ここで、第２導電型の保護領域１２、第１導電型の電荷蓄積領域１１、第２導電型のウェル１０によって埋め込み型の光電変換部が構成される。
【００２８】
ステップＳ１００では、レジストパターンＲ６を形成し、レジストパターンＲ６およびゲート電極３２、３４をマスクとして使用し、半導体基板１に第１導電型の不純物を低濃度で注入する。これにより、画素アレイ領域１００の電荷電圧変換部（フローティングディフュージョン）の低濃度領域１３、および、周辺領域２００のＮＭＯＳトランジスタのＬＤＤ領域２１が形成される。
【００２９】
ステップＳ１１０では、ゲート電極３２、３４、３６および上部電極３８を覆うように２層の絶縁膜を形成する。２層の絶縁膜のうち１層目の絶縁膜は、例えばシリコン窒化膜（ＳｉＮ）で形成される。１層目の絶縁膜は、光電変換部（保護領域１２）の受光面における光の反射を防止する反射防止膜として機能させることを考慮し、その膜厚を４０ｎｍ〜５５ｎｍとすることが好適である。そして、１層目の絶縁膜を覆うように２層目の絶縁膜が形成される。２層目の絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２）で形成されうる。
【００３０】
ステップＳ１１０では、更に、２層の絶縁膜の上に、保護領域１２を覆うレジストパターンＲ７を形成する。そして、レジストパターン７５をマスクとしてエッチングを行う。これにより、保護領域１２と、保護領域１２側におけるゲート電極３２およびゲート絶縁膜３１の側面とを覆う絶縁膜５１が形成されるとともに、ゲート電極３２およびゲート絶縁膜３１の電荷電圧変換部側の側面にサイドウォールスペーサ４１が形成される。また、ゲート電極３４およびゲート絶縁膜３３の側面、ゲート電極３６およびゲート絶縁膜３５の側面、ならびに、上部電極３８および絶縁膜３７の側面にもそれぞれサイドウォールスペーサ４２、４３、４４が形成される。その後、レジストパターンＲ６を除去する。
【００３１】
ステップＳ１２０では、ＮＭＯＳトランジスタの領域に開口を有するレジストパターンＲ８を形成し、レジストパターンＲ８、ゲート電極３４およびサイドウォールスペーサ４２をマスクとして使用し、半導体基板１に第１導電型のイオンを高濃度で注入する。これにより、ＮＭＯＳトランジスタのソースおよびドレイン２２が形成される。
【００３２】
ステップＳ１３０では、ＰＭＯＳトランジスタの領域に開口を有するレジストパターンＲ９を形成し、レジストパターンＲ９、ゲート電極３６およびサイドウォールスペーサ４３をマスクとして使用し、半導体基板１に第２導電型のイオンを高濃度で注入する。これにより、ＰＭＯＳトランジスタのソースおよびドレイン２４が形成される。
【００３３】
ステップＳ１４０では、半導体基板１の上に層間絶縁膜３０を形成する。ステップＳ１５０では、層間絶縁膜３０にコンタクトホールを形成し、そのコンタクトホールにコンタクトプラグ５３を形成し、更に、層間絶縁膜３０の上に配線パターン５４を形成する。以下、図示されていないが、更に層間絶縁膜および配線パターンを積層し、その上に、カラーフィルタ、マイクロレンズなどを形成する。
【００３４】
図１１には、第２開口ＯＰ２の変形例が示されている。図１１に示された例では、第２開口ＯＰ２は、第１開口ＯＰ１を全周にわたって取り囲むように配置されている。図１２には、第２開口ＯＰ３の他の変形例が示されている。図１２に示す例では、第２開口ＯＰ２は、第１開口ＯＰ１を部分的に取り囲むように配置されている。他の観点では、第２開口ＯＰ２の少なくとも一部分は、第１開口ＯＰ１の角部と第３開口ＯＰ３との間に配置されている。
【００３５】
図１３には、第１開口ＯＰ１の変形例が示されている。図１３には、１つの画素アレイ領域１００に対して複数の開口ＯＰ１を有するレジストパターンＲ１が例示されている。このようなレジストパターンＲ１は、１つの画素アレイ領域１００内における互いに分離した領域に対して６ＭｅＶなどの超高エネルギーでイオンを注入するために使用される。複数の開口ＯＰ１は、例えば、画素アレイ領域１００を構成する複数の画素を相互に分離する半導体領域ＩＳＯを形成するために使用されうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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