(57)【要約】【課題】ＯＰアンプの消費電流とチップ面積の増大を抑えつつ、電流駆動能力を増大させることができるボルテージフォロア回路を提供する。【解決手段】本発明に係るボルテージフォロア回路（１００〜１０４）は、差動入力端子の一方が前記入力端子に接続され、他方が前記出力端子に接続されるＯＰアンプ（１０）と、第１直流電圧（ＶＤＤ２）よりも低い第２直流電圧（ＶＳＳ）が供給される第２電源端子（ＶＳＳ）と出力端子（ＰＯＵＴ）との間に電流経路を形成する回路（Ｊ１、Ｒ１）と、出力トランジスタ（ＭＮ１、ＭＰ１、ＮＰＮ１、ＰＮＰ１）とを有し、前記出力トランジスタの第１主電極が前記第１直流電圧が供給される第１電源端子（Ｐ２）に接続され、前記出力トランジスタの第２主電極が前記出力端子に接続され、前記出力トランジスタの制御電極に前記ＯＰアンプの出力信号が供給されることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
第１直流電圧が供給される第１電源端子と、
前記第１直流電圧よりも低い第２直流電圧が供給される第２電源端子と、
正相入力端子および逆相入力端子を含む差動入力端子対を有し、前記差動入力端子の一方が前記入力端子に接続され、他方が前記出力端子に接続されるＯＰアンプと、
前記出力端子と前記第２電源端子との間に電流経路を形成する回路と、
出力トランジスタと、を有し、
前記出力トランジスタの第１主電極が前記第１電源端子に接続され、前記出力トランジスタの第２主電極が前記出力端子に接続され、前記出力トランジスタの制御電極に前記ＯＰアンプの出力信号が供給される、
ことを特徴とするボルテージフォロア回路。
【請求項２】
請求項１に記載のボルテージフォロア回路において、
前記出力トランジスタは、Ｎチャネル型のＭＯＳトランジスタであって、
前記出力トランジスタの前記制御電極はゲート電極であり、前記出力トランジスタの前記第１主電極はドレイン電極であり、前記出力トランジスタの前記第２主電極はソース電極であり、
前記ＯＰアンプの正相入力端子は前記入力端子に接続され、前記ＯＰアンプの逆相入力端子は前記出力端子に接続される
ことを特徴とするボルテージフォロア回路。
【請求項３】
請求項１に記載のボルテージフォロア回路において、
前記出力トランジスタは、Ｐチャネル型のＭＯＳトランジスタであって、
前記出力トランジスタの前記制御電極はゲート電極であり、前記出力トランジスタの前記第１主電極はソース電極であり、前記出力トランジスタの前記第２主電極はドレイン電極であり、
前記ＯＰアンプの逆相入力端子は前記入力端子に接続され、前記ＯＰアンプの正相入力端子は前記出力端子に接続される
ことを特徴とするボルテージフォロア回路。
【請求項４】
請求項１に記載のボルテージフォロア回路において、
前記出力トランジスタは、ＮＰＮトランジスタであって、
前記出力トランジスタの前記制御電極はベース電極であり、前記出力トランジスタの前記第１主電極はコレクタ電極であり、前記出力トランジスタの前記第２主電極はエミッタ電極であり、
前記ＯＰアンプの正相入力端子は前記入力端子に接続され、前記ＯＰアンプの逆相入力端子は前記出力端子に接続される
ことを特徴とするボルテージフォロア回路。
【請求項５】
請求項１に記載のボルテージフォロア回路において、
前記出力トランジスタは、ＰＮＰトランジスタであって、
前記出力トランジスタの前記制御電極はベース電極であり、前記出力トランジスタの前記第１主電極はエミッタ電極であり、前記出力トランジスタの前記第２主電極はコレクタ電極であり、
前記ＯＰアンプの逆相入力端子は前記入力端子に接続され、前記ＯＰアンプの正相入力端子は前記出力端子に接続される
ことを特徴とするボルテージフォロア回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のボルテージフォロア回路において、
前記電流経路を形成する回路は、前記出力端子と前記第２電源端子との間に接続された定電流源を含む
ことを特徴とするボルテージフォロア回路。
【請求項７】
請求項１乃至５のいずれか一項に記載のボルテージフォロア回路において、
前記電流経路を形成する回路は、前記出力端子と前記第２電源端子との間に接続された抵抗素子を含む
ことを特徴とするボルテージフォロア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージフォロア回路に関する。
【背景技術】
【０００２】
従来から、インピーダンス変換を行うための回路として、ＯＰアンプを用いたボルテージフォロア回路が知られている。図８に示されるように、従来のボルテージフォロア回路５００は、ＯＰアンプ５０の逆相入力端子（−）と出力端子とが接続された構成を有する。ボルテージフォロア回路５００の正相入力端子（＋）に入力電圧ＶＩＮを印加することにより、出力端子から入力電圧ＶＩＮに等しい出力電圧ＶＯＵＴを出力することができ、且つ入力電圧ＶＩＮの供給元の回路の駆動電流を増大させて出力端子から出力することができる。
【０００３】
従来のボルテージフォロア回路の具体例として、例えば非特許文献１に、２つの増幅段を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成のＯＰアンプを用いたボルテージフォロア回路が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】吉澤浩和  「ＣＭＯＳ  ＯＰアンプ回路  実務設計の基礎」、ＣＱ出版株式会社、ｐｐ．１３８−１３９、２００７年５月１５日発行
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＯＰアンプのみから成るボルテージフォロア回路では、ボルテージフォロア回路としての電流駆動能力を増大させると、ＯＰアンプの回路電流の増加とチップ面積の増大を招くという問題があった。例えば、上記非特許文献１に記載のＯＰアンプの場合、ボルテージフォロア回路としての電流駆動能力を増大させるためには、出力段のソース接地増幅回路に流れる回路電流や当該ソース接地回路を構成するトランジスタのトランジスタサイズを大きくしなければならず、ＯＰアンプの回路電流が増加し、ＯＰアンプの回路規模（チップ面積）が大きくなってしまう。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、電流駆動能力を増大することができるボルテージフォロア回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るボルテージフォロア回路は、入力端子と、出力端子と、第１直流電圧が供給される第１電源端子と、前記第１直流電圧よりも低い第２直流電圧が供給される第２電源端子と、差動入力端子対を有し、前記差動入力端子の一方が前記入力端子に接続され、他方が前記出力端子に接続されるＯＰアンプと、前記出力端子と前記第２電源端子との間に電流経路を形成する回路と、出力トランジスタとを有し、前記出力トランジスタの第１主電極が前記第１電源端子に接続され、前記出力トランジスタの第２主電極が前記出力端子に接続され、前記出力トランジスタの制御電極に前記ＯＰアンプの出力信号が供給されることを特徴とする。
【０００８】
上記ボルテージフォロア回路において、前記出力トランジスタは、Ｎチャネル型のＭＯＳトランジスタであって、前記出力トランジスタの前記制御電極はゲート電極であり、前記出力トランジスタの前記第１主電極はドレイン電極であり、前記出力トランジスタの前記第２主電極はソース電極であり、前記ＯＰアンプの正相入力端子は前記入力端子に接続され、前記ＯＰアンプの逆相入力端子は前記出力端子に接続されてもよい。
【０００９】
上記ボルテージフォロア回路において、前記出力トランジスタは、Ｐチャネル型のＭＯＳトランジスタであって、前記出力トランジスタの前記制御電極はゲート電極であり、前記出力トランジスタの前記第１主電極はソース電極であり、前記出力トランジスタの前記第２主電極はドレイン電極であり、前記ＯＰアンプの逆相入力端子は前記入力端子に接続され、前記ＯＰアンプの正相入力端子は前記出力端子に接続されてもよい。
【００１０】
上記ボルテージフォロア回路において、前記出力トランジスタは、ＮＰＮトランジスタであって、前記出力トランジスタの前記制御電極はベース電極であり、前記出力トランジスタの前記第１主電極はコレクタ電極であり、前記出力トランジスタの前記第２主電極はエミッタ電極であり、前記ＯＰアンプの正相入力端子は前記入力端子に接続され、前記ＯＰアンプの逆相入力端子は前記出力端子に接続されてもよい。
【００１１】
上記ボルテージフォロア回路において、前記出力トランジスタは、ＰＮＰトランジスタであって、前記出力トランジスタの前記制御電極はベース電極であり、前記出力トランジスタの前記第１主電極はエミッタ電極であり、前記出力トランジスタの前記第２主電極はコレクタ電極であり、前記ＯＰアンプの逆相入力端子は前記入力端子に接続され、前記ＯＰアンプの正相入力端子は前記出力端子に接続されてもよい。
【００１２】
上記ボルテージフォロア回路において、前記電流経路を形成する回路は、前記出力端子と前記第２電源端子との間に接続された定電流源を含んでもよい。
【００１３】
上記ボルテージフォロア回路において、前記電流経路を形成する回路は、前記出力端子と前記第２電源端子との間に接続された抵抗素子を含んでもよい。
【発明の効果】
【００１４】
本発明によれば、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、電流駆動能力を増大させることが可能なボルテージフォロア回路を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態１に係るボルテージフォロア回路の構成を示す図である。
【図２】図２は、ＯＰアンプの内部構成の一例を示す図である。
【図３】図３は、ＯＰアンプの内部構成の別の一例を示す図である。
【図４】図４は、実施の形態２に係るボルテージフォロア回路の構成を示す図である。
【図５】図５は、実施の形態３に係るボルテージフォロア回路の構成を示す図である。
【図６】図６は、実施の形態４に係るボルテージフォロア回路の構成を示す図である。
【図７】図７は、実施の形態５に係るボルテージフォロア回路の構成を示す図である。
【図８】図８は、従来のボルテージフォロア回路の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図を参照して説明する。
【００１７】
≪実施の形態１≫
図１に、本発明の実施の形態１に係るボルテージフォロア回路の構成を示す。
同図に示されるボルテージフォロア回路１００は、例えば、公知のＣＭＯＳ製造プロセス技術によって１個の半導体基板に形成された１チップの半導体装置として実現される。
具体的に、ボルテージフォロア回路１００は、ＯＰアンプ１０、出力トランジスタＭＮ１、定電流源Ｊ１、および入力端子ＰＩＮ、出力端子ＰＯＵＴ、および電源端子Ｐ１〜Ｐ３を備えている。
【００１８】
電源端子Ｐ１には、電源電圧ＶＤＤ１が供給される。また、電源端子Ｐ２には、本実施の形態において、電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤ２が供給される。電源端子Ｐ３には、電源電圧ＶＤＤ１およびＶＤＤ２よりも低い直流電圧ＶＳＳ（たとえばグラウンド電圧）が供給される。入力端子ＰＩＮには、入力電圧ＶＩＮが供給される。
【００１９】
ＯＰアンプ１０は、正相入力端子（＋）が入力端子ＰＩＮに接続され、逆相入力端子（−）が出力端子ＰＯＵＴに接続される。ＯＰアンプ１０は、電源電圧ＶＤＤ１を動作電源として動作する。ＯＰアンプ１０は、例えば２段構成の増幅回路として実現される。ＯＰアンプ１０の内部構成としては、例えば下記図２に示す構成や下記図３に示す構成を例示することができる。
【００２０】
図２は、ＯＰアンプ１０の内部構成の一例を示す図である。同図に示されるように、ＯＰアンプ１０は、差動増幅回路１１とソース接地増幅回路１２とを含んでもよい。差動増幅回路１１は、正相入力端子ＩＮＰに供給された電圧と、逆相入力端子ＩＮＮに供給された電圧との差分を増幅して出力する。差動増幅回路１１の出力信号は、例えばシングルエンド信号である。ソース接地増幅回路１２は、差動増幅回路１１の出力信号を増幅してＯＰアンプ１０の出力端子ＰＯに出力する。ＯＰアンプ１０の出力端子ＰＯから出力された信号は、出力トランジスタＭＮ１のゲート電極に供給される。
【００２１】
これによれば、ＯＰアンプ１０単体で６０ｄＢ以上の増幅率（ＤＣゲイン）を実現することが容易となり、正相入力端子ＩＮＰの電圧と逆相入力端子ＩＮＮの電圧との電圧差、すなわち、出力電圧ＶＯＵＴと入力電圧ＶＩＮとの差を、０．１％以下にすることが可能となる。
【００２２】
図３は、ＯＰアンプ１０の内部構成の別の一例を示す図である。同図に示されるように、ＯＰアンプ１０は、差動増幅回路１１とＣＭＯＳインバータ回路１３とを含んでもよい。ＣＭＯＳインバータ回路１３は、例えば、Ｐチャネル型のＭＯＳトランジスタＭＩＰと、Ｎチャネル型のＭＯＳトランジスタＭＩＮと、レベルシフト回路（ＬＶＣ）１３０とを含む。ＭＯＳトランジスタＭＩＰおよびＭＩＮは、ＶＤＤ１−ＶＳＳ間に直列に接続される。ＭＯＳトランジスタＭＩＰのゲート電極には差動増幅回路１１の出力信号が供給される。レベルシフト回路１３０は、差動増幅回路１１の出力信号をレベルシフトしてＭＯＳトランジスタＭＩＮのゲート電極に供給する。
【００２３】
これによれば、図２の構成と同様に、ＯＰアンプ１０単体で６０ｄＢ以上の増幅率を実現することが容易となり、出力電圧ＶＯＵＴと入力電圧ＶＩＮとの差を０．１％以下にすることが可能となる。
【００２４】
出力トランジスタＭＮ１は、Ｎチャネル型のＭＯＳトランジスタである。出力トランジスタＭＮ１のゲート電極はＯＰアンプ１０の出力端子に接続される。出力トランジスタＭＮ１のドレイン電極は電源端子Ｐ２に接続される。出力トランジスタＭＮ１のソース電極は出力端子ＰＯＵＴに接続される。
【００２５】
定電流源Ｊ１は、出力端子ＰＯＵＴと電源端子Ｐ３との間に接続される。定電流源Ｊ１は、例えばカレントミラー回路によって実現される。
【００２６】
以上のようにボルテージフォロア回路１００を構成することにより、出力端子ＰＯＵＴに、入力電圧ＶＩＮと等しい出力電圧ＶＯＵＴを生成することができる。
【００２７】
また、上記ボルテージフォロア回路１００によれば、ＯＰアンプ１０の出力端子には出力トランジスタＭＮ１のゲート電極のみが接続されるので、ＯＰアンプ１０としては、出力トランジスタＭＮ１のゲート電極を駆動できる電流駆動能力があれば十分である。ボルテージフォロア回路１００の電流駆動能力を増加させる場合には、出力トランジスタＭＮ１のトランジスタサイズを大きくすればよい。したがって、ボルテージフォロア回路１００の電流駆動能力を向上させるために、ＯＰアンプ１０の出力回路（ソースフォロア回路１２やＣＭＯＳインバータ回路１３等）のトランジスタサイズを大きくしたり、ＯＰアンプ１０の回路電流を増やしたりする必要はない。
【００２８】
また、上記のように能動負荷として定電流源Ｊ１を設け、出力端子ＰＯＵＴと電源端子Ｐ３との間に電流経路を設けることにより、ボルテージフォロア回路１００の負荷がＭＯＳトランジスタである場合や負荷がシャットダウンした場合等のように、負荷電流が流れない状況であっても、出力電圧ＶＯＵＴを安定化させることができる。なお、定電流源Ｊ１の電流値としては例えば１０μＡもあれば十分であり、定電流源Ｊ１を設けたことによるボルテージフォロア回路１００のチップ面積や消費電力の増加は微小である。
【００２９】
したがって、上記ボルテージフォロア回路１００によれば、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、ボルテージフォロア回路の電流駆動能力を増大させることが可能となる。
【００３０】
≪実施の形態２≫
図４に、本発明の実施の形態２に係るボルテージフォロア回路の構成を示す。
同図に示されるボルテージフォロア回路１０１は、出力トランジスタとしてＮチャネル型のＭＯＳトランジスタの代わりにＮＰＮトランジスタを用いる点で、実施の形態１に係るボルテージフォロア回路１００と相違し、その他の構成は実施の形態１に係るボルテージフォロア回路１００と同様である。実施の形態２に係るボルテージフォロア回路１０１において、ボルテージフォロア回路１００と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００３１】
ボルテージフォロア回路１０１は、例えば公知のＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセス技術によって１個の半導体基板に形成された１チップの半導体装置として実現される。
【００３２】
出力トランジスタＮＰＮ１は、ＮＰＮ型のバイポーラトランジスタである。出力トランジスタＮＰＮ１のベース電極はＯＰアンプ１０の出力端子に接続される。出力トランジスタＮＰＮ１のコレクタ電極は電源端子Ｐ２に接続され、出力トランジスタＮＰＮ１のエミッタ電極は出力端子ＰＯＵＴに接続される。これによれば、入力電圧ＶＩＮと等しい出力電圧ＶＯＵＴが生成される。
【００３３】
なお、出力トランジスタＮＰＮ１にはベース電流が流れるが、電流増幅率β（ＩＣ／ＩＢ）が“１００”より大きいとすれば、負荷電流が１０ｍＡの場合であってもベース電流は１００μＡ程度であり、ＯＰアンプ１０に大きな電流駆動能力は不要である。
【００３４】
以上、ボルテージフォロア回路１０１によれば、実施の形態１に係るボルテージフォロア回路１００と同様に、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、ボルテージフォロア回路の電流駆動能力を増大させることが可能となる。
【００３５】
また、一般にＮＰＮトランジスタは同程度の素子サイズのＮＭＯＳトランジスタよりも電流駆動能力が高いので、ボルテージフォロア回路１０１のチップ面積をさらに小さくすることが可能となる。
【００３６】
≪実施の形態３≫
図５に、本発明の実施の形態３に係るボルテージフォロア回路の構成を示す。
同図に示されるボルテージフォロア回路１０２は、定電流源Ｊ１の代わりに抵抗Ｒ１を用いる点で、実施の形態１に係るボルテージフォロア回路１００と相違し、その他の構成は実施の形態１に係るボルテージフォロア回路１００と同様である。実施の形態３に係るボルテージフォロア回路１０２において、ボルテージフォロア回路１００と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００３７】
抵抗Ｒ１は、出力端子ＰＯＵＴと電源端子ＶＳＳとの間に接続される。これによれば、定電流源Ｊ１の場合と同様に、負荷電流が流れない状況であっても、出力電圧ＶＯＵＴを安定化させることができる。
【００３８】
以上、ボルテージフォロア回路１０２によれば、実施の形態１に係るボルテージフォロア回路１００と同様に、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、ボルテージフォロア回路の電流駆動能力を増大させることが可能となる。
【００３９】
≪実施の形態４≫
図６に、本発明の実施の形態４に係るボルテージフォロア回路の構成を示す。
同図に示されるボルテージフォロア回路１０３は、出力トランジスタとしてＮチャネル型のＭＯＳトランジスタの代わりにＰチャネル型のトランジスタを用いるとともに、ＯＰアンプ１０の差動入力端子の接続先を入れ替える点で、実施の形態１に係るボルテージフォロア回路１００と相違し、その他の構成は実施の形態１に係るボルテージフォロア回路１００と同様である。実施の形態４に係るボルテージフォロア回路１０３において、ボルテージフォロア回路１００と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４０】
出力トランジスタＭＰ１はＰチャネル型のＭＯＳトランジスタである。出力トランジスタＭＰ１のゲート電極はＯＰアンプ１０の出力端子に接続される。出力トランジスタＭＰ１のソース電極は、電源端子Ｐ２に接続される。出力トランジスタＭＰ１のドレイン電極は、出力端子ＰＯＵＴに接続される。また、ＯＰアンプ１０の正相入力端子は出力端子ＰＯＵＴに接続され、ＯＰアンプ１０の逆相入力端子は入力端子ＰＩＮに接続される。これによれば、入力電圧ＶＩＮと等しい出力電圧ＶＯＵＴが生成される。
【００４１】
以上、ボルテージフォロア回路１０３によれば、実施の形態１に係るボルテージフォロア回路１００と同様に、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、ボルテージフォロア回路の電流駆動能力を増大させることが可能となる。
【００４２】
また、ボルテージフォロア回路１０３によれば、出力電圧ＶＯＵＴが電源電圧ＶＤＤ２に近い値となった場合であっても、出力トランジスタにＮＭＯＳを用いる場合（ソースフォロア回路の場合）に比べて、出力トランジスタのゲート・ソース間電圧を十分に確保することができる。これによれば、出力トランジスタにＮＭＯＳを用いる場合に比べて、ボルテージフォロア回路の出力電圧範囲を拡大することが可能となる。また、負荷電流の大きさ次第では、出力トランジスタにＮＭＯＳを用いる場合に比べてトランジスタサイズを小さくすることも可能となる。
【００４３】
≪実施の形態５≫
図７に、本発明の実施の形態５に係るボルテージフォロア回路の構成を示す。
同図に示されるボルテージフォロア回路１０４は、出力トランジスタとしてＰチャネル型のＭＯＳトランジスタの代わりにＰＮＰトランジスタを用いる点で、実施の形態４に係るボルテージフォロア回路１０３と相違し、その他の構成は実施の形態４に係るボルテージフォロア回路１０３と同様である。実施の形態５に係るボルテージフォロア回路１０４において、ボルテージフォロア回路１０３と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４４】
ボルテージフォロア回路１０４は、例えば公知のＢｉＣＭＯＳ製造プロセス技術によって１個の半導体基板に形成された１チップの半導体装置として実現される。
【００４５】
出力トランジスタＰＮＰ１は、ＰＮＰ型のバイポーラトランジスタである。出力トランジスタＰＮＰ１のベース電極はＯＰアンプ１０の出力端子に接続される。出力トランジスタＰＮＰ１のコレクタ電極は出力端子ＰＯＵＴに接続され、出力トランジスタＰＮＰ１のエミッタ電極は電源端子Ｐ２に接続される。これによれば、入力電圧ＶＩＮと等しい出力電圧ＶＯＵＴが生成される。
【００４６】
なお、出力トランジスタＰＮＰ１にはベース電流が流れるが、電流増幅率β（ＩＣ／ＩＢ）が“１００”より大きいとすれば、負荷電流が１０ｍＡの場合であってもベース電流は１００μＡ程度であり、ＯＰアンプ１０に大きな電流駆動能力は不要である。
【００４７】
以上、ボルテージフォロア回路１０４によれば、実施の形態４に係るボルテージフォロア回路１０３と同様に、ＯＰアンプの回路電流とチップ面積の増大を抑えつつ、ボルテージフォロア回路の電流駆動能力を増大させることが可能となる。
【００４８】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４９】
例えば、実施の形態３において、ボルテージフォロア回路１００の定電流源Ｊ１を抵抗Ｒ１に変更した回路構成を例示したが、これと同様に、ボルテージフォロア回路１０１、１０３、および１０４の定電流源Ｊ１を抵抗Ｒ１に変更することも可能である。
【００５０】
また、電源端子Ｐ１に供給される電源電圧と電源端子Ｐ２に供給される電源電圧とが相違する場合を例示したが、これに限られず、電源端子Ｐ１および電源端子Ｐ２に同一の電源電圧を供給することも可能である。
【００５１】
また、ボルテージフォロア回路１００〜１０４において、必要に応じて、例えば出力トランジスタの入出力間等に位相補償回路を設けてもよい。
【００５２】
ボルテージフォロア回路１００〜１０４において、ＯＰアンプ１０がＭＯＳトランジスタで構成される場合を例示したが、これに限られず、ＯＰアンプ１０がバイパーラトランジスタで構成されてもよい。また、バイポーラトランジスタには、例えばＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）も含まれる。
【００５３】
また、ＯＰアンプ１０が、差動増幅回路１１とソース接地回路１２（またはＣＭＯＳインバータ回路１３）とから構成される場合を例示したが、これに限られず、例えばレギュレータのエラーアンプのように、差動増幅回路１１から構成される１段構成の増幅回路であってもよい。
【符号の説明】
【００５４】
１００〜１０４…ボルテージフォロア回路、１０…ＯＰアンプ、Ｊ１…定電流源、ＭＮ１、ＭＰ１、ＮＰＮ１、ＰＮＰ１…出力トランジスタ、ＶＩＮ…入力電圧、ＶＯＵＴ…出力電圧、ＶＤＤ１、ＶＤＤ２、ＶＳＳ…電源電圧、Ｐ１〜Ｐ３…電源端子、ＰＩＮ…入力端子、ＰＯＵＴ…出力端子、１１…差動増幅回路、１２…ソース接地回路、１３…ＣＭＯＳインバータ回路、１３０…レベルシフト回路、ＭＩＰ…Ｐチャネル型のＭＯＳトランジスタ、ＭＩＮ…Ｎチャネル型のＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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