(57)【要約】【課題】薄膜トランジスタにおいて、特性の変動を抑制し、所望のトランジスタ特性を得ることを目的とする。【解決手段】薄膜トランジスタ２０は、基板２１上に形成されたゲート電極２２と、ゲート電極２２を覆うゲート絶縁膜２３と、ゲート絶縁膜２３を覆う酸化物半導体層２４と、酸化物半導体層２４に接続された複数の電極（２５ｓ、２５ｄ）と、複数の電極（２５ｓ、２５ｄ）と酸化物半導体層２４を覆う保護膜２６とを有する。複数の電極（２５ｓ、２５ｄ）のそれぞれは、ＣｕＭｎ合金膜２５３／Ｃｕ膜２５２／ＣｕＭｎ合金膜２５１またはＣｕＭｎ合金膜２５３／Ｃｕ膜２５２／Ｍｏ膜のいずれかの積層膜を含む。【選択図】図４
2015159132.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を覆う酸化物半導体層と、
前記酸化物半導体層に接続された複数の電極と、
前記複数の電極と前記酸化物半導体層を覆う保護膜とを有し、
前記複数の電極のそれぞれは、ＣｕＭｎ合金膜／Ｃｕ膜／ＣｕＭｎ合金膜またはＣｕＭｎ合金膜／Ｃｕ膜／Ｍｏ膜のいずれかの積層膜を含む、
薄膜トランジスタ。
【請求項２】
前記酸化物半導体層のチャネル領域における、Ｃｕの濃度は１×１０-19／ｃｍ3以下である、
請求項１に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示された技術は、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に用いられる薄膜トランジスタに関する。
【背景技術】
【０００２】
酸化物半導体を含む薄膜トランジスタには、ソース電極およびドレイン電極を形成する際の酸化物半導体へのダメージを抑制するため、チャネルエッチングストッパー構造が用いられる。また、チャネルエッチングストッパー形成時、酸化物半導体が還元性ガスにより特性変動を起こすことを防止するため、特許文献１に示すようにチャネルエッチングストッパーにはＳｉＯ2薄膜が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここに開示された技術は、特性の変動を抑制し、所望のトランジスタ特性を得ることを目的とするものである。
【課題を解決するための手段】
【０００５】
上記課題を解決する薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を覆う酸化物半導体層と、酸化物半導体層に接続された複数の電極と、複数の電極と酸化物半導体層を覆う保護膜とを有する。複数の電極のそれぞれは、ＣｕＭｎ合金膜／Ｃｕ膜／ＣｕＭｎ合金膜またはＣｕＭｎ合金膜／Ｃｕ膜／Ｍｏ膜のいずれかの積層膜を含む。
【発明の効果】
【０００６】
特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】有機ＥＬ表示装置の斜視図である。
【図２】有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】画素回路の構成を示す電気回路図である。
【図４】実施の形態にかかる薄膜トランジスタを示す概略断面図である。
【図５】実施の形態にかかる薄膜トランジスタの製造過程において、酸化物半導体層形成後の概略断面を示す図である。
【図６】実施の形態にかかる薄膜トランジスタの製造過程において、酸化物半導体層加工用のレジストパターン形成後の概略断面を示す図である。
【図７】実施の形態にかかる薄膜トランジスタの製造過程において、酸化物半導体層加工後の概略断面を示す図である。
【図８】実施の形態にかかる薄膜トランジスタの製造過程において、酸化物半導体層加工用のレジストパターン除去後の概略断面を示す図である。
【図９】実施の形態にかかる薄膜トランジスタの製造過程において、ソース電極およびドレイン電極加工用のレジストパターン形成後の概略断面を示す図である。
【図１０】実施の形態にかかる薄膜トランジスタの製造過程において、ソース電極およびドレイン電極加工後の概略断面を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の一実施の形態にかかる薄膜トランジスタについて、図面を用いて説明する。
【０００９】
図１〜図３に示すように、有機ＥＬ表示装置は、下層より、複数個の薄膜トランジスタを配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２、有機材料からなる発光層であるＥＬ層３及び透明な上部電極である陰極４からなる発光部との積層構造により構成され、発光部は薄膜トランジスタアレイ装置により発光制御される。また、発光部は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。薄膜トランジスタアレイ装置１には、複数の画素５がマトリックス状に配置されている。
【００１０】
各画素５は、それぞれに設けられた画素回路６によって駆動される。また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線９（図１では省略）とを備える。
【００１１】
ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇを行毎に接続する。ソース配線８は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のソース電極１０ｓを列毎に接続する。電源配線９は、画素回路６のそれぞれに含まれる駆動素子として動作する薄膜トランジスタ１１のドレイン電極１１ｄを列毎に接続する。
【００１２】
図２に示すように、ＥＬ表示装置の各画素５は、３色（赤色、緑色、青色）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成され、これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
【００１３】
陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
【００１４】
さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
【００１５】
図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成される。
【００１６】
薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
【００１７】
薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９からソース電極１１ｓを通じて陽極２に供給する。すなわち、上記構成のＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式を採用している。
【００１８】
次に薄膜トランジスタ２０の構成が説明される。
【００１９】
図４に示すように、  薄膜トランジスタ２０は、基板２１上にゲート電極２２を形成し、ゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、酸化物半導体層２４が島状に形成されている。酸化物半導体層２４の端部を覆うようにソース電極２５ｓ、ドレイン電極２５ｄが形成されている。
【００２０】
また、ソース電極２５ｓ、ドレイン電極２５ｄおよび酸化物半導体層２４上には、これらを覆うように上層に形成する発光層の電極との絶縁のための保護膜２６が形成されている。なお、図示していないが、保護膜２６にはコンタクトホールが形成され、このコンタクトホールを通して上層の発光層の電極と電気的に接続される。
【００２１】
ここで、基板２１としては、例えば、ガラス基板が用いられる。また、フレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。また、ゲート電極２２には、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電酸化物を使用することができる。また、金属に関しては、例えばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
【００２２】
また、ゲート絶縁膜２３には、例えば酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜、窒化シリコン膜などの窒化膜、シリコン酸窒化膜の単層膜もしくは積層膜などが用いられる。
【００２３】
さらに、酸化物半導体層２４としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むＩｎＧａＺｎＯｘのアモルファス酸化物半導体により構成するのが望ましい。このＩｎ−Ｇａ−Ｚｎ−Ｏを含むＩｎＧａＺｎＯｘのアモルファス酸化物半導体膜の成膜方法としては、例えば、ＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法などの気相成膜法により形成することができる。膜厚は、１０ｎｍ〜１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、ピンホールが発生しやすくなり、膜厚が１５０ｎｍより厚い場合、トランジスタ特性のオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。
【００２４】
また、ソース電極２５ｓおよびドレイン電極２５ｄは、Ｃｕを含む材料により構成されている。具体的には、ソース電極２５ｓおよびドレイン電極２５ｄのそれぞれは、ＣｕＭｎ合金膜２５１／Ｃｕ膜２５２／ＣｕＭｎ合金膜２５３の積層膜により構成されている。または、ソース電極２５ｓおよびドレイン電極２５ｄのそれぞれは、ＣｕＭｎ合金膜２５１／Ｃｕ膜２５２／Ｍｏ膜の積層膜により構成されている。また、酸化物半導体層２４は、ソース電極２５ｓおよびドレイン電極２５ｄ間のチャネル領域のＣｕの濃度が、１×１０-19／ｃｍ3以下とするのが望ましい。Ｃｕの濃度（汚染量）が多いと、リーク電流が多くなる。この結果、薄膜トランジスタ２０の消費電力が増大してしまう。
【００２５】
なお、Ｃｕの汚染量は、二次イオン質量分析法、すなわちイオン（一次イオン）を試料表面に照射することにより、飛び出してきた粒子のうちイオン（二次イオン）を質量分析することで、試料中に含まれる成分の定性・定量を行う方法を用いて測定し、評価を行った。
【００２６】
保護膜２６としては、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。また、保護膜２６は、前記感光性絶縁材料と、無機絶縁材料との積層膜であってもよい。無機絶縁材料としては、例えば酸化シリコン、酸化アルミニウム、酸化チタンなどが持ちられる。また成膜にはＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
【００２７】
次に薄膜トランジスタ２０の製造方法が説明される。
【００２８】
まず、図５に示すように、基板２１上にゲート電極２２を所望のゲート形状に加工を行い、次にゲート電極２２を覆うようにゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上に酸化物半導体層２４を形成する。
【００２９】
次に、図６に示すように、酸化物半導体層２４上にレジストパターン２７を形成する。レジストパターン２７を用いて、図７に示すように、酸化物半導体層２４のパターニングを行う。酸化物半導体層２４の加工には、例えばウエットエッチング法を用いる。ウエットエッチング法には、燐酸、硝酸、酢酸などの酸混合液、シュウ酸、塩酸などが用いられる。
【００３０】
次に、図８に示すように、レジストパターン２７を除去する。レジストパターン２７の除去にはレジスト剥離液を用いたウエットエッチング処理や、Ｏ2プラズマを用いたドライエッチング処理などが用いられる。
【００３１】
次に、図９に示すように、ソース電極２５ｓ、ドレイン電極２５ｄとなる電極膜２５を形成した後、レジストパターン２８を形成する。電極膜２５は、ＣｕＭｎ合金膜２５１／Ｃｕ膜２５２／ＣｕＭｎ合金膜２５３の積層膜により構成されている。下層のＣｕＭｎ合金膜２５１は、酸化物半導体層２４へのＣｕの拡散を防止する。さらに、ＣｕＭｎ合金膜２５１は、酸化物半導体層２４との密着性を向上させる役割を果たす。上層のＣｕＭｎ合金膜２５３は、主配線となるＣｕ膜２５２の酸化による変質を防止する役割を果たす。
【００３２】
次に、図１０に示すように、レジストパターン２８を用いて電極膜２５のパターニングを行って、ソース電極２５ｓ、ドレイン電極２５ｄを加工した後、レジストパターン２８を除去する。ソース電極２５ｓ、ドレイン電極２５ｄの加工には、ウエットエッチング法が用いられる。ソース電極２５ｓ、ドレイン電極２５ｄを形成した後、酸化物半導体層２４を１５０〜４５０℃で０．５〜１２００分間熱処理する。熱処理を行うことにより、ソース電極２５ｓ、ドレイン電極２５ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化することができる。
【００３３】
次に、保護膜２６を形成することによって、図４に示す薄膜トランジスタ２０が完成する。上述したように、保護膜２６には、ソース電極２５ｓ、ドレイン電極２５ｄとの電気的コンタクト及びゲート電極２２との電気的コンタクトを形成するためにコンタクトホールが形成される。コンタクトホールの形成は保護膜２６に感光性材料を用いることにより、フォトリソグラフィ法により形成することができる。
【００３４】
以上のように開示された薄膜トランジスタ２０は、基板２１上に形成されたゲート電極２２と、ゲート電極２２を覆うゲート絶縁膜２３と、ゲート絶縁膜２３を覆う酸化物半導体層２４と、酸化物半導体層２４に接続された複数の電極（２５ｓ、２５ｄ）と、複数の電極（２５ｓ、２５ｄ）と酸化物半導体層２４を覆う保護膜２６とを有する。複数の電極（２５ｓ、２５ｄ）のそれぞれは、ＣｕＭｎ合金膜２５３／Ｃｕ膜２５２／ＣｕＭｎ合金膜２５１またはＣｕＭｎ合金膜２５３／Ｃｕ膜２５２／Ｍｏ膜のいずれかの積層膜を含む。よって、酸化物半導体層２４へのＣｕの拡散を抑制できる。したがって、トランジスタ特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することができる。
【産業上の利用可能性】
【００３５】
酸化物半導体を用いた薄膜トランジスタの特性安定化に有用である。
【符号の説明】
【００３６】
１０，１１，２０    薄膜トランジスタ
１０ｓ，１１ｓ，２５ｓ    ソース電極
１０ｄ，１１ｄ，２５ｄ    ドレイン電極
１０ｇ，１１ｇ，２２    ゲート電極
１２    キャパシタ
２１    基板
２３    ゲート絶縁膜
２４    酸化物半導体層
２５１，２５３    ＣｕＭｎ合金膜
２５２    Ｃｕ膜
２６    保護膜
２７，２８    レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015159132.tif 000009
【図８】
2015159132.tif 000010
【図９】
2015159132.tif 000011
【図１０】
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