(57)【要約】【課題】コンタクト部のトレンチを形成するためのエッチング工程を行わなくても済むようにする。【解決手段】ｐ型不純物層３を形成する際に、ｐ型不純物層３のうち凹部２ａ内に形成された部分の中央部に窪みが残るようにする。そして、この窪みによってコンタクトトレンチ３ｃを構成する。これにより、コンタクトトレンチ３ｃを形成するためのエッチングを行う必要が無く、製造工程数を増加しなくても済むようにできる。【選択図】図２−１
2015159271.tif 000002
【特許請求の範囲】
【請求項１】
第１または第２導電型の半導体基板（１）上に、該半導体基板よりも低不純物濃度とされた第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層の表面にマスク（２０）を配置した後、該マスクを用いてエッチングを行うことで、前記ドリフト層を部分的に除去した第１凹部（２ａ）を前記半導体基板の表面と平行な断面において複数離間させて形成する工程と、
前記マスクを除去したのち、前記第１凹部内において第２導電型のディープ層（３ｂ）を構成すると共に、前記ドリフト層の表面において第２導電型のチャネル層（３ａ）を構成する第２導電型不純物層（３）を形成する工程と、
複数の前記ディープ層の間において、前記第２導電型不純物層の表面から前記チャネル領域を貫通して前記ドリフト層に達し、かつ、前記ディープ層よりも浅いトレンチ（６）を形成したのち、前記トレンチの表面にゲート絶縁膜（７）を形成し、さらに前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成する工程と、
前記チャネル層の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層よりも高濃度の第１導電型のソース領域（４）を形成する工程と、
前記チャネル層のうち前記第１凹部の中央位置に対応する部分の表層部に第２導電型不純物をイオン注入することにより、前記チャネル層よりも高濃度の第２導電型のコンタクト領域（５）を形成する工程と、
前記ソース領域および前記コンタクト領域に電気的に接続されるソース電極（９）を形成する工程と、
前記基板の裏面側にドレイン電極（１１）を形成する工程と、を含み、
前記第２導電型不純物層を形成する工程では、前記第２導電型不純物層のうち前記第１凹部の中央位置に対応する部分の表面に、窪みにて構成されるコンタクトトレンチ（３ｃ）が形成されるエピタキシャル成長条件とし、
前記コンタクト領域を形成する工程では、前記コンタクトトレンチの底部に前記コンタクト領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の半導体材料として炭化珪素を用い、前記ドリフト層および前記第２導電型不純物層を炭化珪素で構成していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電型不純物層を形成する工程は、
前記第２導電型不純物層のうち、前記ディープ層となる部分と前記チャネル層となる部分を同じエピタキシャル成長によって同時に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電型不純物層を形成する工程は、
前記第２導電型不純物層のうちの前記ディープ層となる部分の形成工程として、前記第１凹部の中央部に対応する位置に前記ドリフト層の表面よりも深い窪みが残るように前記ディープ層となる部分を形成する工程と、
前記第２導電型不純物層のうちの前記チャネル層となる部分の形成工程として、前記チャネル層の表面に前記コンタクトトレンチが残るように、前記窪み内を含めて前記ドリフト層の表面に、前記チャネル層となる部分を形成する工程と、を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記マスクを用いて前記第１凹部を形成する際に、同時に、該マスクを用いて前記第１凹部とは異なる部分に第２凹部（３０）を形成し、
前記第２導電型不純物層を形成したときに、前記第２凹部にも窪みを残し、該窪みをアライメントマーク（３１）として、前記トレンチゲート構造を形成する工程、前記前記ソース領域を形成する工程および前記コンタクト領域を形成する工程のマスク合わせを行うことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２導電型不純物層を形成する工程では、前記コンタクトトレンチを底面と側面を含む複数の面を持つ形状で形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第２導電型不純物層を形成する工程では、前記コンタクトトレンチの前記底面を平面で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２導電型不純物層を形成する工程では、前記コンタクトトレンチの前記底面もしくは前記底面と前記側面との境界部を丸みの帯びた形状で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第２導電型不純物層を形成する工程では、前記第２導電型不純物層のうち前記第１凹部の側面上に形成される部分の成長レートとなる横方向成長レートよりも前記第１凹部の底面上に形成される部分の成長レートとなる縦方向成長レートの方が大きくなるようにすることを特徴とする請求項６ないし８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型不純物層を形成する工程では、複数の前記ディープ層が並ぶ方向における前記コンタクトトレンチの幅を同方向における前記第１凹部の幅よりも小さくすることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、縦型ＭＯＳＦＥＴのオン抵抗を低減するために、セルの狭ピッチ化、つまりチャネルの高密度化を図ったトレンチゲート構造の縦型ＭＯＳＦＥＴがある。トレンチゲート構造の縦型ＭＯＳＦＥＴでは、チャネルがトレンチゲートの側面、つまり半導体基板の表面に対する法線方向に形成される。このため、チャネルが半導体基板の表面と平行とされるプレーナ構造の縦型ＭＯＳＦＥＴよりもセルの狭ピッチ化を図ることができる。ただし、縦型ＭＯＳＦＥＴでは半導体基板の表面側において、層間絶縁膜に形成したコンタクトホールを介してソース電極を形成するため、ある程度のコンタクト面積が必要とされ、狭ピッチ化には限界がある。
【０００３】
一方、トレンチゲート構造のＭＯＳＦＥＴにおいては、トレンチゲート構造を構成するトレンチの底部で電界集中が発生するという問題があり、これを緩和するために、トレンチの底部よりも深いディープ層を形成することが行われている。このような電界緩和構造では、ディープ層の設計において、トレンチからの突出量とトレンチとディープ層との間の距離が設計パラメータとなる。しかしながら、セルの狭ピッチ化を進めると、トレンチとディープ層および層間絶縁膜に形成するコンタクトホールとの形成位置合わせの精度が厳しくなる。特に、シリコンデバイスにおいて、ディープ層を不純物のイオン注入および熱拡散による拡散層によって形成する場合、熱拡散によるディープ層の拡大が生じるため、そのマージンを見込まなければならず、セルの狭ピッチ化が難しい。
【０００４】
これを解消する構造として、例えば、特許文献１に示される縦型ＭＯＳＦＥＴがある。この縦型ＭＯＳＦＥＴでは、ｎ型ドリフト層にトレンチを形成し、そのトレンチ内にｐ型ディープ層をエピタキシャル成長させるようにしている。これにより、トレンチの底部での電界集中を抑制しつつ、熱拡散によるｐ型ディープ層の拡大マージンを見込まなくても済むようにしている。また、ソース電極と電気的に接続される半導体層のコンタクト部にトレンチを形成し、トレンチ内にソース電極が埋め込まれるようにしている。これにより、ソース電極と半導体層との接触面積を増大させ、コンタクト部が平坦な場合よりも狭ピッチ化が図れるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６０２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した特許文献１に記載の縦型ＭＯＳＦＥＴでは、コンタクト部にトレンチを形成するためのエッチング工程が必要となり、製造工程数が増加するという問題がある。
【０００７】
具体的には、特許文献１に記載の縦型ＭＯＳＦＥＴは、以下の製造方法によって製造されている。
【０００８】
まず、ｎ型半導体基板の上にｎ型ドリフト層を形成したのち、ｎ型ドリフト層におけるｐ型ディープ層の形成予定位置にトレンチを形成する。次に、トレンチ内を埋め込むようにｐ型層を成膜したのち、ｐ型層をｎ型ドリフト層が露出するまで平坦化し、ｐ型層およびｎ型ドリフト層の表面が平坦面となるようにすることで、ｐ型層によってｐ型ディープ層を構成する。続いて、ｐ型ディープ層およびｎ型ドリフト層の上にｐ型チャネル層を形成し、さらにその上にｎ型ソース領域を形成する。
【０００９】
また、ｐ型ディープ層上においてｎ型ソース領域およびｐ型チャネル層をエッチングし、コンタクト部を構成するトレンチを形成する。この後、コンタクト部を構成するトレンチと異なる位置にトレンチゲート構造を形成するためのトレンチを形成したのち、トレンチ内壁面をゲート絶縁膜で覆い、さらにゲート絶縁膜上にゲート電極を配置する。そして、層間絶縁膜を形成すると共に層間絶縁膜にコンタクトホールを形成したのち、コンタクトホールを介してｎ型ソース領域およびｐ型ディープ層に接するソース電極を形成する。最後に、ｎ型半導体基板の裏面にドレイン電極を形成することで、縦型ＭＯＳＦＥＴが完成する。
【００１０】
このような製造工程において、コンタクト部にトレンチを形成するために、ｐ型ディープ層上においてｎ型ソース領域およびｐ型チャネル層をエッチングしている。このため、上記したように製造工程数が増加している。
【００１１】
本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチの底部での電界緩和を行えるディープ層を形成しつつ、コンタクト部にトレンチを形成してセルの狭ピッチ化を可能とする縦型ＭＯＳＦＥＴを有する半導体装置の製造方法において、コンタクト部のトレンチを形成するためのエッチング工程を行わなくても済むようにすることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、ドリフト層（２）の表面にマスク（２０）を配置した後、該マスクを用いてエッチングを行うことで、ドリフト層を部分的に除去した第１凹部（２ａ）を半導体基板の表面と平行な断面において複数離間させて形成する工程と、マスクを除去したのち、第１凹部内において第２導電型のディープ層（３ｂ）を構成すると共に、ドリフト層の表面において第２導電型のチャネル層（３ａ）を構成する第２導電型不純物層（３）を形成する工程と、複数のディープ層の間において、第２導電型不純物層の表面からチャネル領域を貫通してドリフト層に達し、かつ、ディープ層よりも浅いトレンチ（６）を形成したのち、トレンチの表面にゲート絶縁膜（７）を形成し、さらにトレンチ内において、ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成する工程と、を含み、第２導電型不純物層を形成する工程では、第２導電型不純物層のうち第１凹部の中央位置に対応する部分の表面に、窪みにて構成されるコンタクトトレンチ（３ｃ）が形成されるエピタキシャル成長条件とし、コンタクト領域を形成する工程では、コンタクトトレンチの底部にコンタクト領域を形成することを特徴としている。
【００１３】
このように、第２導電型不純物層を形成する際に、第２導電型不純物層のうち第１凹部内に形成された部分の中央部に窪みが残るようにしている。そして、この窪みによってコンタクトトレンチを構成している。このため、コンタクトトレンチを形成するためのエッチングを行う必要が無く、製造工程数を増加しなくても済むのに加えてディープ層とセルフアラインで形成するようにできる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。
【図２−１】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図２−２】図２−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】本発明の第２実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。
【図４−１】図３に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４−２】図４−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】本発明の第３実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】本発明の第４実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。
【図７】本発明の第４実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。
【図８】本発明の第４実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかる製造方法により製造される反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の構造について図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの２セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。
【００１８】
図１に示すように、ｎ型不純物（窒素など）が高濃度にドープされたＳｉＣ単結晶からなるｎ+型半導体基板１を用いている。このｎ+型半導体基板１の上に、ｎ型不純物がドープされたＳｉＣからなるｎ型ドリフト層２が形成されている。
【００１９】
また、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されている。この凹部２ａの内部を含めてｎ型ドリフト層２の表面にｐ型不純物がドープされたＳｉＣからなるｐ型不純物層３が形成されることにより、ｐ型チャネル層３ａおよびｐ型ディープ層３ｂが形成されている。本実施形態では、ｐ型不純物層３は深さ方向において一様な不純物濃度とされており、例えば１×１０17〜１×１０18ｃｍ-3の不純物濃度とされている。
【００２０】
ｐ型チャネル層３ａは、縦型ＭＯＳＦＥＴのチャネルを構成する層であり、後述するトレンチゲート構造を構成するトレンチ６の両側において、トレンチ６の側面に接するように形成されている。
【００２１】
ｐ型ディープ層３ｂは、トレンチ６の両側において、トレンチ６の側面から離間して配置されている。また、ｐ型ディープ層３ｂからトレンチ６の側面までの距離は、空乏層が広がったときにトレンチ６とｐ型ディープ層３ｂの間に位置するｎ型ドリフト層２ができるだけ空乏化して、かつ、電界緩和効果が発揮できる距離に設定されている。ｐ型ディープ層３ｂの底部は、トレンチ６の底部よりも深く、トレンチ６の底部よりもｎ+型半導体基板１寄りの位置まで形成されている。
【００２２】
また、ｐ型チャネル層３ａの表面のうち、ｐ型ディープ層３ｂの中心位置と対応する位置にはコンタクトトレンチ３ｃが形成されている。本実施形態のコンタクトトレンチ３ｃは、底面と側面とを含めた複数の面を有する形状で形成されており、底面がｎ+型半導体基板１の表面と平行な平面とされ、側面が底面に対して垂直な平面とされている。本実施形態の場合、コンタクトトレンチ３ｃは、トレンチ６よりも浅い構造とされ、かつ、ｐ型チャネル層３ａよりも浅い構造とされている。
【００２３】
そして、ｐ型チャネル層３ａの表層部のうち、コンタクトトレンチ３ｃ以外の部分にはｎ型不純物が高濃度にドープされたｎ+型ソース領域４が形成されており、コンタクトトレンチ３ｃの底部にはｐ型不純物が高濃度にドープされたｐ+型コンタクト領域５が形成されている。
【００２４】
さらに、図１の断面において隣り合って配置されたｐ型ディープ層３ｂの中央位置において、ｐ型チャネル層３ａおよびｎ+型ソース領域４を貫通してｎ型ドリフト層２に達し、かつ、ｐ型ディープ層３ｂよりも浅いトレンチ６が形成されている。このトレンチ６の側面と接するようにｐ型チャネル層３ａおよびｎ+型ソース領域４が配置されている。トレンチ６の内壁面は酸化膜などによって構成されたゲート絶縁膜７で覆われており、ゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極８により、トレンチ６内が埋め尽くされている。このように、トレンチ６内にゲート絶縁膜７およびゲート電極８を備えた構造により、トレンチゲート構造が構成されている。
【００２５】
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
【００２６】
また、ｎ+型ソース領域４およびｐ+型コンタクト領域５の表面には、ソース電極９が形成されている。ソース電極９は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域４に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ+型コンタクト領域５を介してｐ型チャネル層３ａに接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極９は、層間絶縁膜１０上において、ゲート電極８に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ+型コンタクト領域５と電気的に接触させられている。
【００２７】
さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００２８】
このように構成された縦型ＭＯＳＦＥＴは、ゲート電極８に対してゲート電圧を印加すると、ｐ型チャネル層３ａのうちトレンチ６の側面に接する部分が反転型チャネルとなり、ソース電極９とドレイン電極１１との間に電流を流す。
【００２９】
一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりゲート絶縁膜７にもシリコンデバイスの１０倍近い電界がかかり、ゲート絶縁膜７（特に、ゲート絶縁膜７のうちのトレンチ６の底部において）に電界集中が発生し得る。しかしながら、本実施形態では、トレンチ６よりも深いｐ型ディープ層３ｂを備えた構造としている。このため、ｐ型ディープ層３ｂとｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜７に入り込み難くなる。
【００３０】
したがって、ゲート絶縁膜７内での電界集中、特にゲート絶縁膜７のうちのトレンチ６の底部での電界集中を緩和することが可能となる。これにより、ゲート絶縁膜７が破壊されることを防止することが可能となる。
【００３１】
また、ソース電極９とのコンタクト部にコンタクトトレンチ３ｃを形成し、このコンタクトトレンチ３ｃの底部にｐ+型コンタクト領域５を形成して、ソース電極９とｎ+型ソース領域４およびｐ+型コンタクト領域５とを電気的に接続している。これにより、コンタクトトレンチ３ｃを形成していない場合と比較して、ソース電極９とｎ+型ソース領域４およびｐ+型コンタクト領域５との接触面積を増大させられ、セルの狭ピッチ化を図ることが可能となる。特に、コンタクトとレンチ３ｃを複数の面を有した構造としていることから、ソース電極９とｎ+型ソース領域４およびｐ+型コンタクト領域５との接触面積をより広面積化でき、低コンタクト抵抗化を実現することが可能となる。
【００３２】
また、縦型ＭＯＳＦＥＴのダイオード動作時やアバランシェ動作時には、平面状の底面において広い面積で電流を流すことができる。したがって、電流集中を緩和でき、高破壊耐量の縦型ＭＯＳＦＥＴを実現することが可能となる。
【００３３】
次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について、図２−１〜図２−２を参照して説明する。
【００３４】
〔図２−１（ａ）に示す工程〕
まず、高濃度にｎ型不純物がドープされたＳｉＣ単結晶からなるｎ+型半導体基板１の表面にｎ型ドリフト層２がエピタキシャル成長させられたエピ基板を用意する。
【００３５】
〔図２−１（ｂ）に示す工程〕
ｎ型ドリフト層２の上に、酸化膜などのマスク材料をデポジションしたのち、これをパターニングすることで、凹部２ａの形成予定領域、つまりｐ型ディープ層３ｂの形成予定領域が開口するマスク２０を形成する。そして、このマスク２０を用いて、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行う。これにより、マスク２０の開口部においてｎ型ドリフト層２の表層部を除去し、凹部２ａを形成する。凹部２ａの深さおよび幅については、この後に行われる各工程による熱拡散を考慮して、最終的なｐ型ディープ層３ｂの出来上がりの深さおよび幅が狙い値となるように設定している。
【００３６】
〔図２−１（ｃ）に示す工程〕
凹部２ａの形成に用いたマスク２０を除去したのち、凹部２ａ内を含むｐ型ドリフト層２の表面に、ｐ型チャネル層３ａおよびｐ型ディープ層３ｂを構成するｐ型不純物層３をエピタキシャル成長させる。例えば、ＣＶＤ（Chemical Vapor Deposition）装置を用いて、雰囲気中に例えばシラン（ＳｉＨ4）ガスとプロパン（Ｃ3Ｈ8）ガスを同時に導入しつつ、そのガス中にドーパントを含むガスを導入しながらエピタキシャル成長を行うことで、ｐ型不純物層３を形成できる。このとき、ｐ型不純物層３のうち凹部２ａ内に形成された部分の表面の中央部に窪みが残るようにし、この窪みによってコンタクトトレンチ３ｃが構成されるようにしている。
【００３７】
例えば、ｐ型不純物層３の成長レートは面方位依存性を有しており、面方位依存性はエピタキシャル成長の際の成長温度やガス流量、雰囲気圧力などの成長パラメータによって変化する。このため、面方位依存性、つまりｐ型不純物層３のうち、ｎ型ドリフト層２のうち凹部２ａ以外の表面および凹部２ａの底面上に形成される縦方向成長レートと、凹部２ａの側面上に形成される部分の横方向成長レートの比を成長パラメータに基づいて制御できる。したがって、凹部２ａの深さおよび幅や、成長パラメータを調整することで、ｐ型不純物層３における縦方向成長レートが横方向成長レートよりも大きくなるようにすることで、ｐ型不純物層３の表面にコンタクトトレンチ３ｃが形成されるようにできる。
【００３８】
また、このとき、複数のｐ型ディープ層３ｂが並ぶ方向におけるコンタクトトレンチ３ｃの幅、つまり両側面間の距離がｐ型ディープ層３ｂの同方向の幅よりも小さくなるようにしている。すなわち、本実施形態の縦型ＭＯＳＦＥＴにおいては、トレンチ６とｐ型ディープ層３ｂとの間におけるｐ型チャネル層３ａの長さを短くすることで、電界緩和効果が効果的に得られるようにしている。このため、設計時には、ｐ型チャネル層３ａの長さに主眼を置いた設計を行うのが好ましい。しかしながら、コンタクトトレンチ３ｃの幅がｐ型ディープ層３ｂの同方向の幅よりも大きくなると、トレンチ６からコンタクトトレンチ３ｃの距離の方がトレンチ６とｐ型ディープ層３ｂとの間におけるｐ型チャネル層３の長さよりも短くなる。この場合、トレンチ６からコンタクトトレンチ３ｃまでの距離によって加工上の制約を受けることになり、上記のようにｐ型チャネル層３ａの長さに主眼を置いた設計を行うことができなくなる。
【００３９】
よって、本実施形態のように、コンタクトトレンチ３ｃの幅がｐ型ディープ層３ｂの同方向の幅よりも小さくなるようにすることで、トレンチ６からコンタクトトレンチ３ｃまでの距離による加工上の制約を受けないようにできる。したがって、ｐ型チャネル層３ａの長さに主眼を置いた設計を行うことが可能となる。
【００４０】
さらに、本実施形態の場合、コンタクトトレンチ３ｃがトレンチ６よりも浅く、かつ、ｐ型チャネル層３ａよりも浅い構造になる。コンタクトトレンチ３ｃを深い構造とする場合、エッチングによってコンタクトトレンチ３ｃを形成することになる。その場合、安定して深くするために、ある程度のアスペクト比に留めることが必要になり、その為にある程度のトレンチ幅が必要になるため、微細化の妨げになる。したがって、本実施形態のようにコンタクトトレンチ３ｃを浅い構造とすることで、微細化が可能になる。
【００４１】
〔図２−１（ｄ）に示す工程〕
ｐ型不純物層３の表面を覆いつつ、トレンチ６の形成予定領域が開口する図示しないエッチングマスクを配置する。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことでトレンチ６を形成する。これにより、ｐ型チャネル層３ａを貫通してｎ型ドリフト層２に達しつつ、ｐ型ディープ層３ｂよりも浅く、かつ、隣り合うｐ型ディープ層３ｂの間において、ｐ型ディープ層３ｂから離間するように配置されたトレンチ６を形成することができる。
【００４２】
次に、エッチングマスク２１を除去してからゲート酸化工程を行うことでゲート絶縁膜７を形成する。また、ゲート絶縁膜７の表面に不純物をドーピングしたポリシリコン層を成膜したのち、これをパターニングすることでゲート電極８を形成する。これにより、トレンチゲート構造が形成される。
【００４３】
〔図２−２（ａ）に示す工程〕
ｐ型不純物層３の表面にｎ+型ソース領域４の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｎ型不純物を高濃度にイオン注入することでｎ+型ソース領域４を形成する。同様に、ｐ型不純物層３の表面にｐ+型コンタクト領域５の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｐ型不純物を高濃度にイオン注入することでｐ+型コンタクト領域５を形成する。
【００４４】
〔図２−２（ｂ）に示す工程〕
層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ型不純物層３を露出させるコンタクトホールを形成すると共に、ゲート電極８を露出させるコンタクトホールを別断面に形成する。
【００４５】
〔図２−２（ｃ）に示す工程〕
コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９や図示しないゲート配線を形成する。そして、ｎ+型半導体基板１の裏面側にドレイン電極１１を形成することで、図１に示した縦型ＭＯＳＦＥＴが完成する。
【００４６】
以上説明したように、本実施形態では、ｐ型不純物層３を形成する際に、ｐ型不純物層３のうち凹部２ａ内に形成された部分の中央部に窪みが残るようにしている。そして、この窪みによってコンタクトトレンチ３ｃを構成している。このため、コンタクトトレンチ３ｃを形成するためのエッチングを行う必要が無く、製造工程数を増加しなくても済むのに加えてｐ型ディープ層３ｂとセルフアラインで形成するようにできる。
【００４７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型不純物層３の形成工程を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４８】
上記第１実施形態ではｐ型チャネル層３ａおよびｐ型ディープ層３ｂを同時に形成したが、本実施形態では、図３に示すようにｐ型チャネル層３ａおよびｐ型ディープ層３ｂを別々に形成することで異なる不純物濃度となるようにしている。具体的には、本実施形態では、以下の製造方法によって図３に示すトレンチゲート型の縦型ＭＯＳＦＥＴを製造している。
【００４９】
まず、図４−１（ａ）〜（ｃ）に示す工程として、上記した図２−１（ａ）〜（ｃ）と同様の工程を行う。ただし、図４−１（ｃ）に示す工程においては、ｐ型不純物層３のうちｐ型ディープ層３ｂを構成する部分についてのみ形成し、凹部２ａの中央部においてｐ型ディープ層３ｂに窪みが残るようにしている。そして、この窪みの底部がｎ型ドリフト層２の表面よりも深い位置（ｎ+型半導体基板１寄りの位置）となるようにしている。
【００５０】
続いて、図４−１（ｄ）に示す工程として、例えばＣＭＰ（Chemical Mechanical Polishing）によってｐ型ディープ層３ｂのうちｎ型ドリフト層２の表面上に形成された部分を取り除き、ｎ型ドリフト層２の表面を露出させる。このとき、上記したように、凹部２ａの中央部に残されたｐ型ディープ層３ｂの窪みがｎ型ドリフト層２の表面よりも深い位置まで形成されるようにしているため、ｎ型ドリフト層２の表面を露出させたときにも窪みが残った状態になる。
【００５１】
その後、図４−２（ａ）に示す工程として、ｎ型ドリフト層２およびｐ型ディープ層３ｂの上にｐ型チャネル層３ａをエピタキシャル成長させる。このとき、下地となるｐ型ディープ層３ｂに窪みが残っているため、ｐ型チャネル層３ａにも凹部２ａの中央部と対応する位置に窪みが残った状態となり、この窪みによってコンタクトトレンチ３ｃが構成される。この後は、図４−２（ｂ）〜（ｄ）に示す工程として、上記した図２−１（ｄ）、図２−２（ａ）、（ｂ）と同様の工程を行い、さらに図示しないが、図２−２（ｃ）と同様の工程を行うことで、図３に示した縦型ＭＯＳＦＥＴが完成する。
【００５２】
以上説明したように、ｐ型チャネル層３ａとｐ型ディープ層３ｂとを別々の工程によって形成することもできる。その場合、これらを独立した不純物濃度に設定することができる。これにより、ｐ型チャネル層３ａについては閾値設定に応じた不純物濃度、例えば１×１０16〜１×１０17ｃｍ-3とし、ｐ型ディープ層３ｂについては耐圧設計に応じた不純物濃度、例えば１×１０17〜１×１０18ｃｍ-3とすることができる。
【００５３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してアライメントマーク部の形成工程を加えたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５４】
図５（ａ）〜（ｃ）に示す工程において、基本的には上記した図２−１（ａ）〜（ｃ）に示す工程と同様の工程を行う。
【００５５】
このとき、チップ単位に分割する際にダイシングカットされるスクライブエリアもしくはチップ形成領域の外周部となる不要領域にマスク合わせ用のアライメントマーク部を設け、アライメントマーク部の凹凸をキーとしてマスク合わせが行えるようにしている。
【００５６】
具体的には、図５（ｂ）に示す工程として、凹部２ａを形成する際に同時にアライメントマーク部にも凹部（第２凹部）３０を形成する。これにより、図５（ｃ）に示す工程の際にｐ型不純物層３を形成したときに、アライメントマーク部に形成されたｐ型不純物層３に窪みが残り、これがアライメントマーク３１となる。この後は、アライメントマーク３１を基準としたマスク合わせによって各工程を行うことで、図５（ｄ）に示すように縦型ＭＯＳＦＥＴの各部を形成する。すなわち、図２−１（ｄ）に示すトレンチゲート構造の形成工程および図２−２（ａ）〜（ｃ）に示すｎ+型ソース領域４およびｐ+型コンタクト領域５の形成工程や層間絶縁膜１０のパターニング工程、ソース電極９の形成工程やドレイン電極１１の形成工程を行う。これにより、アライメントマーク３１を基準としてすべてのマスク合わせを行うことが可能となるため、各部のマスクズレを最小限に留めることが可能となる。
【００５７】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してコンタクト領域５を構成するためのコンタクトトレンチ３ｃの形状を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
図６に示すように、本実施形態では、コンタクトトレンチ３ｃを平面状の底面と平面状の側面とを有した構成としつつ、底面側からトレンチ入口側に向かって徐々に開口寸法が大きくなるように側面を傾斜面としたテーパ形状としている。
【００５９】
このように、コンタクトトレンチ３ｃの側面を傾斜面としたテーパ形状としても、上記各実施形態と同様の効果を得ることができる。また、縦型ＭＯＳＦＥＴのダイオード動作時やアバランシェ動作時には、平面状の底面において広い面積で電流を流すことができる。したがって、電流集中を緩和でき、高破壊耐量の縦型ＭＯＳＦＥＴを実現することが可能となる。
【００６０】
なお、ｐ型チャネル層３ａを形成する際に用いるシランガスやプロパンガスの混合比、つまりＣ／Ｓｉ比を調整することによって、コンタクトトレンチ３ｃの側面を傾斜面とすることができる。
【００６１】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第１実施形態に対してコンタクト領域５を構成するためのコンタクトトレンチ３ｃの形状を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６２】
図７に示すように、本実施形態では、コンタクトトレンチ３ｃの底面と側面とを有した構成としつつ、底面を丸みの帯びた曲面形状としている。これに伴って、ｐ+型コンタクト領域５も上面および下面がコンタクトトレンチ３ｃの底面と同様に丸みの帯びた曲面形状とされている。
【００６３】
このように、コンタクトトレンチ３ｃの底面が丸みの帯びた曲面形状とされていても、上記各実施形態と同様の効果を得ることができる。また、底面を丸めることによって、底面と側面との境界位置が丸められていることから、縦型ＭＯＳＦＥＴのダイオード動作時やアバランシェ動作時に底面と側面との境界位置での電流集中を緩和できる。したがって、高破壊耐量の縦型ＭＯＳＦＥＴを実現することが可能となる。
【００６４】
なお、ｐ型チャネル層３ａを形成する際のＣＶＤ装置の雰囲気温度を高い温度（例えば１６００℃以上）にすると、コンタクトトレンチ３ｃの底面を丸みの帯びた形状にできる。
【００６５】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第１実施形態に対してコンタクト領域５を構成するためのコンタクトトレンチ３ｃの形状を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
図８に示すように、本実施形態では、コンタクトトレンチ３ｃの底面と側面とを有した構成としつつ、底面と側面との境界部を丸みの帯びた曲面形状としている。これに伴って、ｐ+型コンタクト領域５も上面および下面のうちの図８中の左右方向両端も、コンタクトトレンチ３ｃの底面と側面との境界部と同様に、丸みの帯びた曲面形状とされている。
【００６７】
このように、コンタクトトレンチ３ｃの底面と側面との境界部が丸みの帯びた曲面形状とされていても、上記各実施形態と同様の効果を得ることができる。また、底面と側面との境界部を丸めることによって、縦型ＭＯＳＦＥＴのダイオード動作時やアバランシェ動作時に底面と側面との境界位置での電流集中を緩和できる。したがって、高破壊耐量の縦型ＭＯＳＦＥＴを実現することが可能となる。
【００６８】
なお、ｐ型チャネル層３ａを形成する際のＣＶＤ装置の雰囲気温度を高い温度（例えば１６００℃以上）にすると、コンタクトトレンチ３ｃの底面と側面との境界部を丸みの帯びた形状にできる。
【００６９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７０】
例えば、上記実施形態では、半導体材料としてＳｉＣを用いる場合について説明したが、ＳｉＣに限らず、Ｓｉなど他の半導体材料を用いた半導体装置についても、本発明を適用できる。ただし、ＳｉＣの場合、ドレイン電圧としてシリコンデバイスの１０倍近い高電圧が使用され、破壊電界強度が大きいため、より深い位置までｐ型ディープ層３ｂを形成することが必要となる。そして、ＳｉＣの場合、材料が非常に硬いことから、イオン注入によってｐ型ディープ層３ｂを形成することが難しく、凹部２ａ内へのエピタキシャル成長によってｐ型ディープ層３ｂを形成するという方法が有効となる。このため、ｐ型ディープ層３ｂの形成をエピタキシャル成長によって行うことが求められるＳｉＣを用いる場合において、本発明を適用すると特に好適である。なお、半導体材料としてＳｉを用いる場合、ＳｉＣと比較して不純物の熱拡散が容易であることから、ｐ型不純物層３を形成する工程として、例えばＰｏｌｙ−Ｓｉを成膜したのち、ｐ型不純物（ボロン）を気相拡散させることでｐ型不純物層３を形成しても良い。
【００７１】
また、上記各実施形態では、トレンチゲート構造の形成工程をｎ+型ソース領域４およびｐ+型コンタクト領域５の形成工程の前に行ったが、これらの順番を逆にしても構わない。
【００７２】
また、上記実施形態では、図１、図３に示す断面、つまり基板表面に対して平行な一断面において、ｐ型ディープ層３ｂが複数互いに離間して配置された構造とされている。これは、少なくとも図１、図３に示す断面においてｐ型ディープ層３ｂが互いに分離されていれば良いことを示しており、異なる断面において部分的に繋がっていても良い。例えば、トレンチゲート構造が紙面垂直方向に延設されるようなストライプ状である場合、ｐ型ディープ層３ｂは互いに分離した複数個の構造となる。これに対して、トレンチゲート構造が例えば四角形状などで、その周囲にｐ型ディープ層３ｂが配置されるような場合や、トレンチ６がストライプ状であっても、ｐ型ディープ層３ｂが格子状とされるような場合には、図１、図３とは異なる断面で部分的に接続される。
【００７３】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。また、縦型ＭＯＳＦＥＴに限らず、ＩＧＢＴに対しても適用することができる。ＩＧＢＴの場合、縦型ＭＯＳＦＥＴに対してＳｉＣ基板の導電型を第１導電型から第２導電型に変えた構造となり、他の部分については同じ導電型で良い。
【符号の説明】
【００７４】
１    ｎ+型半導体基板
２    ｎ型ドリフト層
２ａ  凹部
３ａ  ｐ型チャネル層
３ｂ  ｐ型ディープ層
３ｃ  コンタクトトレンチ
４    ｎ+型ソース領域
５    ｐ+型コンタクト領域
６    トレンチ
８    ゲート電極
９    ソース電極
１１  ドレイン電極
３１  アライメントマーク
【図１】
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【図２−１】
2015159271.tif 000004
【図２−２】
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【図３】
2015159271.tif 000006
【図４−１】
2015159271.tif 000007
【図４−２】
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【図５】
2015159271.tif 000009
【図６】
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【図７】
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【図８】
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