(57)【要約】      （修正有）【課題】抵抗ランダムアクセスメモリのクロスバーメモリアレイで発生する寄生電流を抑える高性能セレクタを提供する。【解決手段】ＲＲＡＭアレイのセレクタとして使用するためのシステム１００は、金属１１０／半導体（または低バンドギャップ誘電体）１２０の第１構造と、金属１５０／半導体（または低バンドギャップ誘電体）１４０の第２構造とを備える。また、システム１００は絶縁体１３０を備える。絶縁体１３０は、第１構造と第２構造との間に配置される。第１構造と第２構造は、背面合わせで配置されて、金属１１０／半導体（または低バンドギャップ誘電体）１２０／絶縁体１３０／半導体（または低バンドギャップ誘電体）１４０／金属１５０の構造が生じるようにしている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＲＲＡＭアレイのセレクタとして使用するためのシステム（１００）であって、
金属（１１０）／半導体または低バンドギャップ誘電体（１２０）の第１構造および金属（１５０）／半導体または低バンドギャップ誘電体（１４０）の第２構造と、絶縁体（１３０）とを備え、
前記絶縁体（１３０）は、前記第１構造と前記第２構造との間に配置され、
前記第１構造と前記第２構造は、背面合わせで配置されて、金属（１１０）／半導体または低バンドギャップ誘電体（１２０）／絶縁体（１３０）／半導体または低バンドギャップ誘電体（１４０）／金属（１５０）の構造が生じるようにした
システム（１００）。
【請求項２】
前記第１構造の金属（１１０）は金属化合物であり、かつ／または、前記第２構造の金属（１５０）は金属化合物である、
請求項１に記載のシステム（１００）。
【請求項３】
前記半導体層はシリコンを含む、
請求項１または２に記載のシステム。
【請求項４】
前記絶縁体（１３０）は、薄い誘電体のスタックを含む、
請求項１から３のいずれか１項に記載のシステム（１００）。
【請求項５】
前記絶縁体（１３０）は、ＳｉリッチなＳｉＮまたはＮ型ドープＳｉ層を含む、
請求項１から４のいずれか１項に記載のシステム（１００）。
【請求項６】
前記第１構造の金属（１１０）はＴｉＮであり、前記第２構造の金属（１５０）はＴｉＮであり、前記半導体（１２０，１４０）はａ−Ｓｉであり、前記絶縁体（１３０）はＴａ２Ｏ５、ＡｌＴａＯｘまたはＴａＳｉＯｘである、
請求項１から３のいずれか１項に記載のシステム（１００）。
【請求項７】
ＲＲＡＭアレイのセレクタとしての、請求項１から６のいずれか１項に記載のシステム（１００）の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子としての抵抗スイッチング構造を有するメモリセルの分野、特に抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））システムに関する。より具体的に言うと、本発明は、こうしたメモリ素子のための高性能セレクタに関し、駆動電流が大きいこと、非線形因子が大きいことの両方を特徴とする。
【背景技術】
【０００２】
抵抗ランダムアクセスメモリ（ＲＲＡＭ）は、その単純な構造と低電力動作に起因して、不揮発性メモリの最も有望な候補の１つとして登場した。ＲＲＡＭシステムは、電気的に可変な抵抗を有する二端子抵抗素子をメモリ素子として含むメモリセルを備える。近年、高集積密度を達成するため、ＲＲＡＭデバイスに基づくクロスバー構造が相当に注目を集めている。しかし、同じビット線（またはワード線）上に位置するアドレス指定されていないセルの干渉により生じる寄生信号が大きな問題となっており、これにより大きいクロスバーアレイの実現が遅れている。
【０００３】
高信頼性動作に影響を与える最も著しい問題は、「回り込み電流経路」として知られ、クロスバーメモリアレイで特定のメモリセルをアドレス指定する際に発生する寄生電流経路（リーク電流）を指す。これは例えば、セル状態の読み出しの結果に影響を与え、更にはメモリセル状態の誤読み出しに至る可能性がある。典型的に、回り込み経路の問題は、受動アレイ内で、特に、メモリセルの低抵抗状態が直線的である（または直線に近い）電流−電圧特性を示す状況において発生する。セルの高抵抗状態は、周辺の低抵抗状態を介した寄生回り込み電流経路に起因して読み違えられる可能性がある。それゆえ、リーク電流を低減することが重要である。これは、セレクタを用いて行うことができる。回路内に配置された場合、このセレクタ（ダイオードが理想的であるが、実際にはトランジスタが典型的である）が面積を占め、これにより、得られるメモリ素子密度（これは、自律型メモリの密度にとって主な要因となる）が制限される。さらに、こうしたトランジスタのセレクタは、アレイの製造を複雑にする。クロスバーアレイのピッチサイズに適合する適切なセレクタがないことにより、大容量で高密度のＲＲＡＭアレイの実現が妨げられている。必要とされるセレクタの非線形因子は、ＲＲＡＭのアレイサイズに依存する。
【０００４】
ＭＯＳＦＥＴトランジスタにより、１トランジスタ−１抵抗セル（１Ｔ１Ｒ）において良好な選択性が得られる。しかし、１Ｔ１Ｒセルの欠点として、クロスバーピッチに適合せず、これによりメモリアレイの密度が大幅に制限されることが挙げられる。
【０００５】
種々の２端子構造、例えばダイオード（ショットキーダイオード、ツェナーダイオード、トンネルダイオードなど）や揮発性スイッチ（しきい値スイッチ、モット(Mott)スイッチ、ＭＩＥＣアクセスデバイスなど）が、ユニポーラＲＲＡＭとバイポーラＲＲＡＭ用のセレクタとして提案されている。こうしたダイオードを構築するために、半導体材料および／または新規な材料が用いられる。
【０００６】
ＲＲＡＭデバイスの性能の観点でセレクタの最も重要なパラメータは、駆動電流と非線形因子である。セレクタでは、大きい駆動電流を利用可能であることが好ましい。１０ｎｍサイズ技術におけるセレクタの場合、駆動電流は少なくとも１ＭＡ／ｃｍ２であることが好ましい。この制限は、１０×１０ｎｍ２の断面積で１ｕＡのスイッチング電流を供給するセレクタの能力によるものである。慣習的に、非線形因子（または修正因子、オン／オフ比）は、ターゲット電流駆動が達成される電圧での電流の、その半分の電圧での電流との比として計算されるが、少なくとも１０００であることが好ましい。これにより、１Ｍビットサイズを超える大容量メモリアレイの製造が可能となる。報告されているコンセプトはいずれも、これらのスペックを満たすものではなく、組み込むことができない(non-integrable)ＣＭＯＳ材料（例えば白金（Ｐｔ））を利用するものであり、複雑で、（完全には知られていないが）不安定で充分に理解されていない材料を必要とする。それゆえ、非線形因子が大きく（例えば少なくとも１０３）、駆動電流が大きい（例えば少なくとも１ＭＡ／ｃｍ２）ＲＲＡＭ用のセレクタの製造には未だ改善の余地がある。
【発明の概要】
【０００７】
上記の目的は、本発明に係る方法とデバイスにより達成される。
【０００８】
第１の態様で、本発明はＲＲＡＭのセレクタとして使用するためのシステムを提供する。このシステムは、金属／半導体（または低バンドギャップ誘電体）の第１構造および金属／半導体（または低バンドギャップ誘電体）の第２構造と、絶縁体とを備える。絶縁体は、第１構造と第２構造との間に配置される。第１構造と第２構造は、背面合わせで配置されて、金属／半導体または低バンドギャップ誘電体／絶縁体／半導体（または低バンドギャップ誘電体）／金属構造が生じるようにしている。
【０００９】
既存の構造の典型的なトレードオフを破壊することにより、大きい駆動電流と大きい非線形因子の両方を得られることは、本発明の実施形態の利点である。先行技術の構造と比べて相互依存性が充分に低い方法で、駆動電流と非線形因子を調節できることは、本発明の実施形態の利点である。可変障壁電荷注入部と酸化層との間の独特の組み合わせにより、大きい駆動電流と大きい非線形因子とのトレードオフの関係を分離できることは、本発明の実施形態の利点である。金属／半導体（または低バンドギャップ誘電体）構造は、比較的低いＭ／Ｓ障壁高さ（例えば１ｅＶ未満）を設けることにより、大きいトンネル電流を与えるように選択できる。これは、ほんの数ｎｍの厚さの半導体（または低バンドギャップ誘電体）層を設けることにより、有利に得ることができる。本発明の実施形態で、金属／半導体構造における半導体は、バンドギャップの小さい誘電体に置き換えられてもよい。当該誘電体のバンドギャップは、金属／低バンドギャップ誘電体の電子障壁高さが２ｅＶより小さくなるように、６ｅＶより小さく、好ましくは４ｅＶより小さく、好ましくは０．４ｅＶから１ｅＶである。絶縁体は、金属／半導体（または低バンドギャップ誘電体）構造内に配置される。絶縁体により、セレクタの動作において非線形因子が大きくなることは、本発明の実施形態の利点である。簡単なＳｉ技術により利用可能となる／適合性のある材料を用いてシステムを実施できることは、本発明の実施形態の利点である。
【００１０】
本発明の実施形態によるシステムにおいて、第１構造の金属は金属化合物であってもよく、かつ／または、第２構造の金属は金属化合物であってもよい。
【００１１】
金属（金属化合物）の仕事関数を変更することにより金属／半導体（または低バンドギャップ誘電体）の障壁高さを制御できることは、本発明の実施形態の利点である。本発明の例示的な実施形態では、ＴｉＡｌＮを用いてＴｉＮの仕事関数を変更し（低下させ）てもよい。こうした実施形態で、仕事関数の変化は０．５ｅＶ程度であってもよい。これにより、特に金属／半導体（または低バンドギャップ誘電体）の障壁高さの相対変化が大きい場合、トンネル電流に大きい変化が生じる。こうした金属化合物／半導体（または低バンドギャップ誘電体）の注入部により、大きいトンネル電流が得られることは好都合である。これは、本発明の実施形態において、半導体層がほんの数ｎｍの薄さである場合に好都合である。
【００１２】
本発明の実施形態によるシステムにおいて、半導体層はシリコン（例えばアモルファスシリコン）を含んでもよい。シリコン、特にアモルファスシリコンは、ＣＭＯＳに適しており、バックエンドオブライン（ＢＥＯＬ）適合プロセスの使用を可能にし、小さい熱収支で堆積させることができ、また、一般に利用可能である。
【００１３】
本発明の実施形態で、絶縁体は、薄い誘電体のスタックを含んでもよい。特定の機能を満たすために、コアの誘電体層に追加の外層を加えることができることは、本発明の実施形態の利点である。本発明の例示的な実施形態において、薄い誘電体のスタックの機能は、例えば、主障壁酸化物（絶縁体層である）の堆積／成長を促進することである。
【００１４】
本発明の実施形態で、絶縁体はＳｉリッチなＳｉＮまたはＮ型ドープＳｉ層を含んでもよい。Ｓｉベースの材料を通じて障壁全体の調節を達成し、これにより製造上の利点が得られることは、本発明のこうした実施形態の利点である。例えば、簡単でよく知られた化学気相成長タイプのプロセスを通じて絶縁体層を堆積させることができることは、更なる利点である。
【００１５】
本発明の実施形態によるシステムで、第１構造の金属はＴｉＮであってもよく、第２構造の金属はＴｉＮであってもよく、半導体はａ−Ｓｉであってもよく、絶縁体はＴａ２Ｏ５、ＡｌＴａＯｘまたはＴａＳｉＯｘであってもよい。
【００１６】
第２の態様で、本発明は、ＲＲＡＭアレイのセレクタとしての、第１の態様のいずれかの実施形態によるシステムの使用に関する。
【００１７】
組み込み可能な（integrable)ＣＭＯＳ材料を用いてＲＲＡＭアレイ用の適切なセレクタを構成できることは、本発明の実施形態の利点である。本発明の実施形態によるセレクタの駆動電流と非線形因子が、大容量で高密度のＲＲＡＭアレイを実現する上で充分な大きさであることは、本発明の実施形態の利点である。１０ｎｍサイズ技術で、駆動電流は好ましくは１ＭＡ／ｃｍ２より大きく、非線形因子は好ましくは１０３より大きい。非線形因子が１０３より大きいことにより、大容量のメモリアレイを製造できるという利点がある。
【００１８】
本発明の特定かつ好ましい態様が、添付の独立請求項と従属請求項に記述されている。従属請求項からの特徴は、独立請求項の特徴および他の従属請求項の特徴と、適切にかつ単に請求項に記載されただけでないものとして組み合わせられてもよい。
【００１９】
本発明のこれらの態様と他の態様は、以下で説明する実施形態から明らかであり、また、実施形態を参照して明らかにされることになる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態による金属／半導体／絶縁体／半導体／金属のセレクタ構造の概略図である。
【図２】金属／半導体／金属構造に印加される電圧に対する電流密度を示す。測定データとシミュレーションデータを示す。
【図３】金属／絶縁体／金属（例えば、金属／酸化物／金属）構造に印加される電圧に対する電流を示す。測定データとシミュレーションデータを示す。
【図４】印加される電圧に対する電流密度を示す。本発明の実施形態による金属／半導体／金属についてのシミュレーションデータと金属／半導体／絶縁体／半導体／金属の構造についてのシミュレーションデータを示す。
【図５】本発明の実施形態による、絶縁体の両側で金属／半導体の構造が同一であってバイアスが印加されない場合のバンド図を概略的に示す。
【００２１】
図面は概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張し、また縮尺どおり描写していないことがある。
【００２２】
特許請求の範囲に記載されたいずれの参照符号も、発明の範囲を限定するものと解釈してはいけない。
【００２３】
異なる図面において、同一の参照符号は同一または類似の要素を指す。
【発明を実施するための形態】
【００２４】
特定の実施形態に関して特定の図面を参照して本発明について説明するが、本発明はこれに限定されず、特許請求の範囲の記載によってのみ限定される。記載した図面は、概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張し、また縮尺どおり描いていないことがある。寸法と相対寸法は、本開示を実施する上での実際の縮尺に対応していない。
【００２５】
さらに、説明および特許請求の範囲での「第１」、「第２」などの言葉は、類似の要素を区別するために用いており、必ずしも順序を、時系列で、空間的に、序列で、または他の任意の方法で記述するために用いているのではない。用いている用語は、適切な状況下で交換可能であり、本明細書で説明している本発明の実施形態は、本明細書で説明し、あるいは図示したものとは別の順序で動作可能であと理解すべきである。
【００２６】
特許請求の範囲で使用する、「備える・含む・有する(comprising)」という言葉は、それ以降に列挙された手段に限定するものと解釈すべきでなく、他の要素または工程を除外しないことに着目すべきである。記述した特徴、整数、工程または構成要素の存在を、参照したように特定するよう解釈する必要があるが、１つ以上の他の特徴、整数、工程または構成要素、あるいはこれらのグループの存在または追加は除外されない。従って、「手段ＡとＢとを備えたデバイス」という表現の範囲は、構成要素ＡとＢのみから成るデバイスに限定されるべきではなく、本開示に関して、デバイスの関連する最適構成要素がＡとＢであることを意味する。
【００２７】
本明細書を通じて「一実施形態(one embodiment)」または「実施形態(an embodiment)」は、その実施形態との関連で記載した特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書を通じてさまざまな場所で現れるフレーズ「一実施形態」または「実施形態」は、必ずしもすべて同一の実施形態を参照するわけではないが、参照してもよい。さらに、本開示から当業者に明らかなように、１つ以上の実施形態で、特定の特徴、構造または特性は、任意の好適な方法で組み合わせることができる。
【００２８】
同様に、本発明の例示的な実施形態の説明において、本開示を合理化し、本発明の種々の態様のうち１つまたは複数の理解を支援する目的で、単一の実施形態、図、またはその説明において、本発明の種々の特徴が一緒にグループ化されることがあると理解すべきである。しかし、この開示の方法は、請求項に係る発明が、各請求項で明示的に記載された特徴よりも多くの特徴を必要とするという意図を反映していると解釈すべきでない。むしろ、請求項が反映しているように、発明の態様は、それまでに開示した単一の実施形態の全特徴より少ない。このように、詳細な説明に続く特許請求の範囲は、この詳細な説明の中に明確に組み込まれており、各請求項は、本発明の別々の実施形態としてそれ自体で成立している。
【００２９】
さらに、本明細書で説明する幾つかの実施形態は、他の実施形態に含まれる特徴の幾つかを含むが、含まない特徴もある。当業者によって理解されるように、種々の実施形態の特徴の組合せは、本発明の範囲に含まれると共に種々の実施形態を構成する。例えば、特許請求の範囲では、請求項に係る実施形態のいずれもが、任意の組合せで使用可能である。
【００３０】
本明細書の説明では、多くの具体的な詳細について記述している。しかし、本発明の実施形態は、これらの具体的な詳細なしに実施できることが理解される。他の例では、本明細書の説明の理解を曖昧にしないために、周知の方法、構造および技術について詳細には示していない。
【００３１】
本発明の実施形態で、「セレクタの非線形因子(non-linearity factor)」は、駆動電流の目標値が達成される電圧での電流の、その半分の電圧での電流に対する割合を指す。「セレクタの修正因子」は「セレクタの非線形因子」の別表現である。両者は同じ意味を持つ。
【００３２】
本発明の実施形態で「可変障壁注入部(variable-barrier injector)」は、金属と、厚さ数ｎｍの半導体（または低バンドギャップ誘電体）とを含む金属／半導体（または金属／誘電体）界面を指す。バンドギャップは６ｅＶより小さくてもよく、好ましくは４ｅＶより小さい。本発明の実施形態で、半導体（または低バンドギャップ誘電体）の厚さは最大１０ｎｍであり、好ましくは６ｎｍより小さく、より好ましくは５ｎｍより小さい。一般的な特徴は、小さい金属／半導体（低バンドギャップ誘電体）ポテンシャルエネルギー障壁が存在し、これにより充分に大きい駆動電流が得られ、この障壁がバイアスと共に変化することである。このポテンシャルエネルギー障壁（電子障壁高さとも称される）は、１．５ｅＶより小さくてもよく、好ましくは０．４ｅＶから１ｅＶである。
【００３３】
第１の態様で、本発明は、例えば大容量および／または高密度のＲＲＡＭアレイにおいて抵抗スイッチングメモリセルとして利用可能なシステム１００に関する。本発明の実施形態で、ＲＲＡＭアレイは、行と列に接続部を有する行列構造において論理的に構成された複数の抵抗スイッチングメモリセルを備える。「水平」と「垂直」（「行」と「列」にそれぞれ関連する）を用いて座標系を規定してもよい。これらは、デバイスの実際の物理的な方向を指す必要はないが、指してもよい。さらに、「行」と「列」を用いて、結合したアレイ素子の組を表す。結合は、行と列のデカルト配置の形をとってもよい。ただし、本発明はこれに限定されない。当業者に理解されるように、行と列は容易に交換でき、本開示ではこれらの用語を交換可能である。また、非デカルト配置が構築されてもよく、非デカルト配置は本発明の範囲に含まれる。従って、「行」と「列」は、広く解釈されるべきである。この広い解釈を促す目的で、「行と列において論理的に構成された(logically organized)」を参照する。これは、メモリ素子の組が位相的に見て直線的に交差するように結合していることを意味する。ただし、物理的または地形的な配置がそうなっていることは必要でない。例えば、行は円であってもよく、列はこれらの円の半径であってもよく、円と半径は本発明において「論理的に構成された」行と列であると記述される。
【００３４】
本発明の実施形態によれば、図１に示すように、システム１００は、第１金属１１０と第１半導体１２０を含む金属／半導体の第１構造と、第２金属１５０と第２半導体１４０を含む金属／半導体の第２構造とを含む。本発明の実施形態では、半導体の代わりに低バンドギャップ誘電体を用いてもよい。低バンドギャップ誘電体のバンドギャップは、６ｅＶより小さく、好ましくは４ｅＶより小さく、例えば１ｅＶから４ｅＶであってもよい。この構造における金属／半導体（または低バンドギャップ誘電体）の電子障壁高さは、２ｅＶより低くてもよく、好ましくは０．４ｅＶから１ｅＶである。こうした障壁の低さは、半導体／低バンドギャップ誘電体を用いて容易に達成できる。
【００３５】
金属／半導体（低バンドギャップ誘電体）の第１構造と第２構造は、第１半導体（低バンドギャップ誘電体）１２０と第２半導体（低バンドギャップ誘電体）１４０が対向するように配置される。システム１００は、第１半導体（低バンドギャップ誘電体）１２０と第２半導体（低バンドギャップ誘電体）１４０との間に挟持された絶縁体１３０をさらに備える。金属１１０／半導体（低バンドギャップ誘電体）１２０の第１構造と金属１５０／半導体（低バンドギャップ誘電体）１４０の第２構造は、こうして背面合わせ(back to back)で配置される。本発明の実施形態で、金属１１０／半導体（低バンドギャップ誘電体）１２０の第１構造は、金属１５０／半導体（低バンドギャップ誘電体）１４０の第２構造と異なる構造であってもよい。
【００３６】
本発明の実施形態で、金属／半導体（低バンドギャップ誘電体）の第１構造と第２構造における金属／半導体（低バンドギャップ誘電体）界面は、いわゆる「可変障壁注入部」である。半導体（または低バンドギャップ誘電体）層の厚さが数ｎｍしかないと仮定した場合に、上記注入部により、少なくとも１ＭＡ／ｃｍ２という大きいトンネル電流が得られることは、本発明の実施形態の利点である。印加バイアスが小さいときには、中央への絶縁層挿入により電流抑制が増加する（すなわちリークが低減する）のに対して、印加バイアスが充分に大きいときには、注入部が大きい電流を供給することは、本発明の実施形態の利点である。
【００３７】
本発明の実施形態で、金属／半導体の第１構造と第２構造における半導体層は、アモルファスシリコンで構成されてもよい。また、アモルファスシリコンの代わりに、低バンドギャップ誘電体／半導体を用いてもよい。使用可能な半導体は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＩｎＰ、ＧａＰ、ＡｌＰ、ＡｌＧａＰ、ＺｎＳｅ、ＣｄＳｅ、ＣｄＴｅ、ＣｄＳである。これらはいずれも非晶質でも多結晶でもよい。これらについて想定される合金も使用可能である。使用可能な低バンドギャップ誘電体は、例えばＴａ２Ｏ５、ＳｉＣ（３Ｃ、４Ｈ、６Ｈなど種々の多型を含む）、Ｃｕ２Ｏ、ＴｉＯ２、ＳｒＴｉＯ３、ＢａＯ、ＳｒＯ、ＶＯ２、Ｖ２Ｏ３、ＮｉＯ、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＳｎＯ、Ｓｎ２Ｏ３、ＳｎＯ２、ＧａＮ、ＧａＩｎＺｎＯ、ＩｎＧａＮ、ＡｌＧａＮ、ＺｎＯ、ＣｄＯである。本発明の実施形態によるセレクタを実現するためにアモルファスシリコンを用いることには以下の利点がある。すなわち、アモルファスシリコンは、ＣＭＯＳに適しており、典型的なバックエンドオブラインプロセスに適合し、小さい熱収支のみが必要とされ、一般に入手可能である。ａ−Ｓｉ堆積は室温で行われるＰＶＤプロセスであり、このプロセスに熱収支制限(thermal budget constraint)は加えられない。ａ−Ｓｉの堆積に続いて所定の熱収支が必要とされる場合、これはａ−Ｓｉの材料特性を改善することになるに過ぎない。
【００３８】
本発明の実施形態で、金属／半導体（低バンドギャップ誘電体）の第１構造における金属、および／または、金属／半導体（低バンドギャップ誘電体）の第２構造における金属は、金属化合物（例えばＴｉＮやＴｉＡｌＮ）であってもよい。仕事関数を変えることで金属／半導体障壁の高さを制御できることは、本発明の実施形態で金属化合物が用いられる場合の利点である。本発明の実施形態で、Ｍ／Ｓ界面の障壁はＡｌ（％）により制御され、例えばＡｌ含有率が高ければ仕事関数、従ってＴｉＮの仕事関数とＡｌの仕事関数の間のＭ／Ｓ障壁が低下する。使用可能性のある他の金属は、例えばＷ、Ｒｕ、Ｔｉ、Ｔａ、Ｍｇなどである。Ｍ／Ｓ障壁の高さは、代替の方法、例えば半導体（または低バンドギャップ誘電体）材料の局所的なドープ、例としてＴｉＯ２のＭｇドープを通じて制御されてもよい。
【００３９】
本発明の実施形態によるシステムは、バンドギャップが中程度から低い（例えば２ｅＶから６ｅＶ、一例では２ｅＶから５ｅＶ）絶縁体を有する。さらに、絶縁体は、半導体（または低バンドギャップ誘電体）が示す障壁高さと比較して、０．２ｅＶより大きい、好ましくは０．４ｅＶから１．０ｅＶの更なる障壁高さを有する。こうした絶縁体は、通常、例えばＴａ２Ｏ５、ＡｌＴａＯｘ、ＴａＳｉＯｘなどの酸化物、または、Ｓｉ３Ｎ４、Ｎ型ドープシリコン、ＳｉリッチなＳｉＮ、標準のｈｉｇｈ−ｋ誘電体（例えばＨｆＯ２）、希土類酸化物により実現できる。また、絶縁体は、半導体の代わりになる低バンドギャップ誘電体、例えばＳｉＣ（種々の多型、３Ｃ、４Ｈ、６Ｈ）、Ｃｕ２Ｏ、ＴｉＯ２、ＳｒＴｉＯ３、ＢａＯ、ＳｒＯ、ＶＯ２、Ｖ２Ｏ３、ＮｉＯ、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＳｎＯ、Ｓｎ２Ｏ３、ＳｎＯ２、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＺｎＯ、ＣｄＯのいずれかであってもよく、絶縁体のポテンシャルエネルギー障壁（電子障壁高さ）が半導体（低バンドギャップ誘電体）のエネルギー障壁を超えるように適切に選択される。スタック全体をＳｉベースのプロセスで加工できることは、本発明の実施形態の利点である。本発明の実施形態で、ＳｉにＮが導入されるとバンドギャップが増大する。ＳｉにＮを導入することにより類似のポテンシャル障壁プロファイルを作成できることは、本発明の実施形態の利点である。これは、堆積パラメータを変更してＮを導入することにより、単一のプロセス（インサイチュ）で行ってもよい。さらに、こうした絶縁体層を、例えばＣＶＤタイプのプロセスを通じて堆積させることができることは利点である。
【００４０】
本発明の実施形態で、絶縁体は薄い誘電体のスタックであってもよい。スタックの層の数は、１から５で可変であり、好ましくは１から３である。スタックの誘電体層の厚さは、単原子層(単層、単分子層：monolayer)の厚さから１０ｎｍまで可変であり、好ましくは単原子層の厚さから５ｎｍである。特定の機能を満たすために追加の外層を備えた絶縁体スタックを有することは好都合である。本発明の実施形態で、絶縁体は、主障壁酸化物と、その片側（好ましくは両側）に設けられた追加の外層とを備えたスタックからなる。主障壁酸化物の堆積および／または成長を促進するための追加の外層を選択できることは、本発明の実施形態の利点である。絶縁体が、セレクタの機能のために非線形因子を大きくすることは、本発明の実施形態の利点である。非線形因子は最低１０００が可能である。絶縁体の厚さと追加の半導体／絶縁体の電子障壁高さが、非線形因子を変更する上での主な制御因子である。
【００４１】
Ｓｉベースの材料を通じてポテンシャル障壁全体のプロファイルを達成できるように特定の材料選択を行い、これにより製造上の利点を得ることができることは、本発明の実施形態の利点である。例えば、セレクタシステム１００は、ＴｉＮ／ａ−Ｓｉ／ＳｉリッチなＳｉＮ／ａ−Ｓｉ／ＴｉＮスタック、ＴｉＡｌＮ／ａ−Ｓｉ／ＳｉリッチなＳｉＮ／ａ−Ｓｉ／ＴｉＡｌＮスタック、ＴｉＮ／ａ−Ｓｉ／Ｎ型ドープＳｉ／ａ−Ｓｉ／ＴｉＮスタック、ＴｉＡｌＮ／ａ−Ｓｉ／ＮドープＳｉ／ａ−Ｓｉ／ＴｉＡｌＮスタック、または、全層がＳｉもしくはＳｉ含有材料をベースとする他の類似のスタックから構成されてもよい。
【００４２】
本発明の例示的な実施形態の正当性を、実験結果とシミュレーション結果の組み合わせにより確認する。
【００４３】
図２は、ＴｉＮ／アモルファスシリコン／ＴｉＮ構造に印加される電圧に対する電流密度を示す。この構造は４０×４０ｎｍ２のセルサイズに製造されており、厚さ８ｎｍのアモルファスシリコンが堆積している。生データ２０、平均化データ２２、シミュレーションデータ２４を示す。こうした先行技術による、アモルファスシリコンを用いた背面合わせ型二重ショットキーダイオードの駆動電流は、良好で充分に大きい。しかし、非線形因子は約３２０に過ぎない。符号２４は、論文（B. Govoreanu et al. in Solid-St. Electronics, vol 47(6): 1045-1054, 2003）で公開された修正モデルを用いて行ったシミュレーション結果である。図２の例におけるシミュレーション結果は、上述の構造についての測定結果をベースに較正した。較正されたシミュレーションパラメータは、本発明の例示的な実施形態のシミュレーションで使用される。これらのシミュレーション結果は図４に示している。
【００４４】
図３は、ＴｉＮ／Ｔａ２Ｏ５／ＴｉＮ構造に印加される電圧に対する電流を示す。生データ３０、平均化データ３２、シミュレーションデータ３４が示されている。実験データに対してシミュレーションを較正することにより抽出されるパラメータを用いて、本発明で提案される新規なコンセプトのポテンシャルを評価する。酸化物ベースの単層トンネルダイオードは大きい非線形因子を与えうるが、駆動電流が問題となる。図３に対応する実施形態におけるセル面積は１μｍ２である。こうした金属／絶縁体／金属ダイオードを用いて達成可能な密度は約１×１０５Ａ／ｃｍ２であり、さらに降伏電圧（面積減少に伴って増加する）により制限される。
【００４５】
図４は、本発明の実施形態である種々の構造に印加される電圧に対する電流密度を示す。種々の構造についてのシミュレーションデータが示されている。参考として、１０ｎｍのアモルファスシリコンが堆積したＴｉＮ／アモルファスシリコン／ＴｉＮの参照構造についてのシミュレーションデータ４０を示す。シミュレーションにおける重要なパラメータの１つは、金属／半導体障壁の高さである。金属／半導体障壁の高さが同じである他の任意の金属は、同じ電流密度を生じる。
【００４６】
その他の線について説明する。
（１）符号４１０は、４ｎｍアモルファスシリコン／２ｎｍ酸化物／４ｎｍアモルファスシリコン構造について、電流密度と印加電圧の関係のシミュレーションを行ったものである。この構造は、参照構造におけるアモルファスシリコン層と同じ物理的厚さ（１０ｎｍ）を有するが、本発明の実施形態において、アモルファスシリコン層の中央にバッファ酸化物が挿入される。
【００４７】
（２）符号４２０は、上記（１）の構造と類似する構造であってより薄いＳｉ注入部を用いるものについて、電流密度と印加電圧の関係のシミュレーションを行ったものである。シミュレーションを行った構造では、Ｓｉ注入部の厚さを４ｎｍから３ｎｍに小さくしている。非線形性は、下記の式（シミュレーションによる関係）で見積もることができる。下記の式で、Ｖtargetは２．６Ｖである。
【００４８】
【数１】
2015076609.tif 000003
【００４９】
（３）符号４３０は、上記構造と類似した構造であって金属／半導体界面がｎ型に向けて０．２ｅＶだけ変化したものについて、電流密度と印加電圧の関係のシミュレーションを行ったものである。これは、このコンセプトの電流−電圧特性を調節する充分に有効な方法を示す。Ｖtargetが２．１Ｖの場合、非線形性は下記の式（シミュレーションによる関係）で見積もることができる。
【００５０】
【数２】
2015076609.tif 000004
【００５１】
Ｖtargetが２．４Ｖの場合、非線形性は下記の式（シミュレーションによる関係）で見積もることができる。
【００５２】
【数３】
2015076609.tif 000005
【００５３】
大きい駆動電流と高い非線形性の両方が得られることは、本発明の実施形態の利点である。本発明の例示的な実施形態の場合、これらの値は図４のグラフから得られる。参照構造の非線形因子は、図４から見積もることができる。
【００５４】
ターゲット電流レベルが１ＭＡ／ｃｍ２のとき、参照構造に対する電圧は２．６Ｖである。半分の電圧（１．３Ｖ）で、シミュレーションによる電流レベルは３１００Ａ／ｃｍ２である。それゆえ、非線形因子は、下記の式で見積もられる。下記の式で、Ｖtargetは２．６Ｖである。
【００５５】
【数４】
2015076609.tif 000006
【００５６】
構造の非線形因子は、参照構造の１０ｎｍアモルファスシリコン層を４ｎｍアモルファスシリコン／２ｎｍ酸化物／４ｎｍアモルファスシリコン構造に置き換えた実施形態に従うものである。また、類似の電流駆動（１．６ＭＡ／ｃｍ２）での非線形因子をこの構造に対応するグラフに基づいて見積もることができる。シミュレーションによる関係４１０が図４に示されている。下記の式で、Ｖtargetは２．８Ｖである。
【００５７】
【数５】
2015076609.tif 000007
【００５８】
それゆえ、基準値改善因子(improvement factor)、すなわち参照構造の非線形性に対する新規構造の非線形性の比は、下記の式で表される。
【００５９】
【数６】
2015076609.tif 000008
【００６０】
シミュレーションを通じて算出されるセレクタの新規構造の非線形因子は、必要とされる非線形因子１０００を大きく超える。実際、参照構造と比較しての改善因子１０は、種々のＲＲＡＭアレイについて充分過ぎるほどである。従って、シミュレーションと実際に実施した場合との間の差となる大きい余裕が存在する。図４に示すように、非線形因子の改善を種々の方法で調節できることは、本発明の実施形態の利点である。図４には、酸化物と仕事関数の両方の調節について説明している。
【００６１】
本発明の例示的な実施形態で、酸化物の厚さは原子層（単原子層）の厚さから１０ｎｍ、好ましくは２原子層の厚さから５ｎｍである。半導体層の厚さは、数原子層の厚さと、１０ｎｍであり、好ましくは２ｎｍから８ｎｍである。金属層の厚さは、数ｎｍから、（好ましくは１０ｎｍから１００ｎｍのＲＲＡＭセルを動作させるときの電流輸送に耐えるのに）充分大きい厚さとの間の値である。
【００６２】
第２の態様では、本発明の第１の態様の実施形態によるシステムを、ＲＲＡＭセル用のセレクタとして用いる。本発明の例示的な実施形態では、（二端子）ＲＲＡＭセルに対して、１セレクタ−１抵抗メモリセル構造でセレクタを適用できる。セレクタについて大きい駆動電流と高い非線形性を達成できることは、本発明の実施形態の利点である。これにより、大容量で高密度のＲＲＡＭアレイを実現できる。組み込み可能なＣＭＯＳ材料を用いてＲＲＡＭアレイ用の好適なセレクタを構成できることは、本発明の実施形態の利点である。
【００６３】
本発明の実施形態では、多重積層された十字アレイにより、３Ｄ ＲＲＡＭが利用可能となる。セレクタが、ビット線／ワード線が選択したセルのリークを制限する能力を有することは、本発明の実施形態の利点である。セレクタがクロスバーのピッチに適合することは、本発明の実施形態の利点である。さらに、大きい電流が利用可能となることは、ＲＲＡＭセルのセット／リセットをスイッチングする能力を提供するので利点である。高い電流密度によりセルの高いスケーラビリティが可能となることは、本発明の実施形態の利点である。例えば、スイッチング抵抗素子をセット電流０．７μＡ、リセット電流０．８μＡで動作させることができる場合、要求電流ＩＳＲ＝０．８μＡ（２つのうち大きい方）である。セレクタの最大電流駆動をＪｍａｘとすると、セレクタのスケーラビリティは最小形状寸法(minimum feature size)により規定される。
【００６４】
【数７】
2015076609.tif 000009
【００６５】
上記例で、最大電流密度Ｊｍａｘが１ｅ６（Ａ／ｃｍ２）に等しい場合、最小形状寸法は下記の式で表される。
【００６６】
【数８】
2015076609.tif 000010
【００６７】
本発明の実施形態による金属１１０／半導体１２０／絶縁体１３０／半導体１４０／金属１５０の第１構造のエネルギーバンド図を図５に示す。
【００６８】
本発明の実施形態によれば、真空準位５１０を基準とする金属の仕事関数５２０を修正できる。本発明の実施形態において、絶縁体材料は、金属に対する伝導帯バンドオフセット（φＢ（Ｉ）５２０でも表される）が下記の式を満たすように選択されることが好ましい。
【００６９】
【数９】
2015076609.tif 000011
【００７０】
ここで、Ｖｍａｘは駆動電流を達成するのに好ましい電圧であり、ｋｓとｋＩは、それぞれ半導体と絶縁体の誘電率である。本発明の例示的な実施形態で、ｋＳ＝１０、ｋＩ＝２０である。Ｖｍａｘ＝３Ｖで、絶縁体の伝導帯バンドオフセットは好ましくは下記の値よりも小さい。
【００７１】
【数１０】
2015076609.tif 000012
【００７２】
本発明の実施形態で、大きい駆動電流を供給するために、半導体の厚さｔＳ５５０は下記の式を満たすように選択されることが好ましい。
【００７３】
【数１１】
2015076609.tif 000013
【００７４】
ここで、Ｆmax,Sは半導体材料の破壊電界である。本発明の例示的な実施形態で、半導体の破壊電界Ｆmax,S＝４ＭＶ／ｃｍである。ΦＢ（Ｉ）＝１．２ｅＶとして、上記式は下記式で表される。
【００７５】
【数１２】
2015076609.tif 000014
【００７６】
この値は、例示的に検討される破壊電界について、これを下回ると絶縁破壊によりスタックが動作できない事実上の最小値である。
【００７７】
本発明の実施形態で、絶縁体の厚さｔＩ５４０は、下記の式を満たすように選択されてもよい。下記の式で、Ｆmax,Iは絶縁体材料の破壊電圧である。
【００７８】
【数１３】
2015076609.tif 000015
【００７９】
本発明の例示的な実施形態で、絶縁体の破壊電圧Ｆmax,I＝６ＭＶ／ｃｍである。ΦＢ（Ｉ）＝１．２ｅＶとして、上記式は下記式で表される。
【００８０】
【数１４】
2015076609.tif 000016
【００８１】
この値は、この例で検討される破壊電界について、これを下回ると絶縁破壊によりスタックが動作できない事実上の最小値である。
【００８２】
また、図５には、金属に対する半導体の伝導帯バンドオフセットを示している（φＢ（Ｓ）５６０で表している）。
【００８３】
これらの例示的な実施形態で、スタック設計の他のパラメータを計算する上で関連する特性は、バンドギャップでなくバンドオフセット（または障壁高さ）である。
【００８４】
本発明の実施形態で、絶縁体材料の伝導帯バンドオフセットは、半導体（誘電体）材料よりも大きい。好ましくは、伝導帯バンドオフセットは１ｅＶを超えない。
【図１】
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【図５】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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