(57)【要約】【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。【選択図】図１
2015130536.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、酸化物半導体膜と、ゲート絶縁層と、ゲート電極層と、を有し、
前記絶縁層は、トレンチを有し、
前記トレンチは、曲面を有する第１の領域を有し、
前記酸化物半導体膜は、前記第１の領域に接する第２の領域を有し、
前記第２の領域は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有する結晶を有し、
前記ゲート電極層は、前記ゲート絶縁層を介して前記第２の領域と重なる位置に設けられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その
他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満である
インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いた
トランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の技術分野では微細化が技術開発のロードマップとなり進展して来た歴史があ
る。これまでは半導体装置が微細化されるに従って、高速動作が可能となり、低消費電力
化が図られてきた。
【０００７】
しかし、トランジスタを微細化すると、短チャネル効果の問題が生じる。短チャネル効果
とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の
劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因
するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、
漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用
いたトランジスタのようにドーピングによるしきい値制御を適用することが難しいため、
短チャネル効果が現れやすい傾向にある。
【０００８】
このような問題に鑑み、微細化及び高集積化を達成した酸化物半導体を用いた半導体装置
において、安定した電気的特性を付与し、高信頼性化することを目的の一とする。
【課題を解決するための手段】
【０００９】
酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層
に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下
（好ましくは２０ｎｍ以上３０ｎｍ以下）の曲面状の下端コーナ部を含み、酸化物半導体
膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜
は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化
物半導体膜である。
【００１０】
上記酸化物半導体膜のチャネル長方向の断面形状は、トレンチの断面形状に沿って湾曲し
た形状となっており、トレンチの深さが深くなればなるほどトランジスタのチャネル長が
長くなる構造である。よって、ソース電極層とドレイン電極層との距離を狭くしてもトレ
ンチの深さを適宜設定することで、酸化物半導体膜のチャネル長を制御することができ、
短チャネル効果の発現を抑制することができる。
【００１１】
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜（以下、結晶性酸化物半導
体膜ともいう）は、完全な単結晶構造ではなく、完全な非晶質構造でもない構造であり、
ｃ軸配向を有したＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉ
ｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜である。結晶性酸化物半導体膜とす
ることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信
頼性の高い半導体装置とすることができる。
【００１２】
酸化物半導体膜はトレンチに沿って形成されるため、トレンチの下端コーナ部は曲面状（
好ましくは曲率半径が２０ｎｍ以上６０ｎｍ以下（より好ましくは２０ｎｍ以上３０ｎｍ
以下））とする。下端コーナ部が急峻な角部であると、結晶性酸化物半導体膜において、
結晶の配向不良や被覆性低下による形状不良などを招き、安定した結晶構造及び電気導電
性が得られにくくなる恐れがある。
【００１３】
また、酸化物半導体膜が接して形成される領域（少なくとも下端コーナ部）は、表面粗さ
の低減された表面であることが好ましい。具体的には、表面の平均面粗さは０．１ｎｍ以
上０．５ｎｍ未満であると好ましい。表面粗さの低減された表面に酸化物半導体膜を形成
することで、安定及び良好な結晶性を有する酸化物半導体膜を得ることができる。
【００１４】
なお、本明細書において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳ
Ｏ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適
用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均
した値で表現される。
【００１５】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分
を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）
をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
【００１６】
【数１】
2015130536.tif 000003
【００１７】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で
表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）
で与えられる。
【００１８】
【数２】
2015130536.tif 000004
【００１９】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２
）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定
面が理想的にフラットであるとしたときの面積をＳ０とする。
【００２０】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つ
まり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【００２１】
本明細書で開示する発明の構成の一形態は、絶縁層に設けられた曲面状の下端コーナ部を
含むトレンチと、トレンチの底面、下端コーナ部、及び内壁面に接する酸化物半導体膜と
、酸化物半導体膜上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、下端コ
ーナ部の曲率半径は２０ｎｍ以上６０ｎｍ以下であり、酸化物半導体膜は、少なくとも下
端コーナ部において酸化物半導体膜の表面に概略垂直なｃ軸を有している結晶を含む半導
体装置である。
【００２２】
本明細書で開示する発明の構成の一形態は、絶縁層に設けられた曲面状の下端コーナ部を
含むトレンチと、トレンチの底面、下端コーナ部、及び内壁面に接する酸化物半導体膜と
、酸化物半導体膜上にソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極
層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、
下端コーナ部の曲率半径は２０ｎｍ以上６０ｎｍ以下であり、酸化物半導体膜は、少なく
とも下端コーナ部において酸化物半導体膜の表面に概略垂直なｃ軸を有している結晶を含
む半導体装置である。
【００２３】
上記構成において、少なくとも曲面状の下端コーナ部を含む酸化物半導体膜が接する絶縁
層において絶縁層の表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であることが好ま
しい。
【００２４】
また、上記構成において、ゲート電極層は、トレンチ内を充填するように設けることがで
きる。
【発明の効果】
【００２５】
酸化物半導体膜を含むトランジスタを有する半導体装置において、酸化物半導体膜を、絶
縁層に設けられた曲率半径が２０ｎｍ以上６０ｎｍ以下（好ましくは２０ｎｍ以上３０ｎ
ｍ以下）の曲面状の下端コーナ部を含むトレンチに設ける。ソース電極層とドレイン電極
層との距離を狭くしてもトレンチの深さを適宜設定することで、酸化物半導体膜のチャネ
ル長を制御することができ、微細化による短チャネル効果の発現を抑制することができる
。
【００２６】
また、酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有し
ている結晶を含む酸化物半導体膜である。このような結晶性酸化物半導体膜とすることで
、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高
い半導体装置とすることができる。
【００２７】
よって、本発明の一形態は、微細化及び高集積化を達成し、酸化物半導体を用いた半導体
装置、及び半導体装置の作製工程において、安定した電気的特性を付与し、高信頼性化す
ることができる。
【００２８】
また、本発明の一形態は、上記半導体装置の作製工程において、不良を抑制し、歩留まり
よく作製する技術を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置を説明する図。
【図２】半導体装置の作製方法の一形態を説明する図。
【図３】半導体装置の作製方法の一形態を説明する図。
【図４】半導体装置の一形態を説明する図。
【図５】本発明の一形態の半導体装置を示す断面図、平面図及び回路図。
【図６】本発明の一形態の半導体装置を示す回路図及び斜視図。
【図７】本発明の一形態の半導体装置を示す断面図及び平面図。
【図８】本発明の一形態の半導体装置を示す回路図。
【図９】本発明の一形態の半導体装置を示すブロック図。
【図１０】本発明の一形態の半導体装置を示すブロック図。
【図１１】本発明の一形態の半導体装置を示すブロック図。
【図１２】実施例における実施例試料１のＴＥＭ像を示す図。
【図１３】実施例における実施例試料２のＴＥＭ像を示す図。
【発明を実施するための形態】
【００３０】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。
【００３１】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１、図２及び図
４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有す
るトランジスタを示す。図１（Ａ）はトランジスタ１６２の平面図であり、図１（Ｂ）は
、図１（Ａ）における鎖線Ａ１−Ａ２の断面図であり、トランジスタ１６２のチャネル長
（Ｌ）方向の断面図の一例を示している。
【００３２】
図１（Ａ）（Ｂ）に示すように、トランジスタ１６２は、トレンチ１３１が設けられた絶
縁層１３０、結晶性酸化物半導体膜１４４、ゲート絶縁層１４６、ソース電極層又はドレ
イン電極層として機能する電極層１４２ａ、電極層１４２ｂ、ゲート電極層１４８を含む
。図示しないが、トランジスタ１６２は基板上に設けられている。
【００３３】
図２（Ａ）乃至（Ｄ）にトランジスタ１６２の作製方法の一例を示す。
【００３４】
まず、基板上に酸化膜からなる絶縁層を形成する。そして絶縁層に複数のトレンチ１３１
（溝とも呼ぶ）を形成し、トレンチ１３１を有する絶縁層１３０を形成する。トレンチ１
３１の下端コーナ部３００は、曲面状であり、曲率半径は２０ｎｍ以上６０ｎｍ以下（好
ましくは２０ｎｍ以上３０ｎｍ以下）である（図２（Ａ）参照）。
【００３５】
トレンチ１３１の形成方法はフォトリソグラフィ法を用いたドライエッチング法を好適に
用いることができる。
【００３６】
例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ
）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法
、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法
、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波
プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を
用いることができる。また、エッチングガスとしては、三フッ化メタン（ＣＨＦ３）、四
フッ化炭素（ＣＦ４）、パーフルオロシクロブタン（Ｃ４Ｆ８）などのフルオロカーボン
系ガス、メタン（ＣＨ４）、水素、ヘリウム、又はアルゴンなどの希ガスを、適宜混合し
て用いることができる。
【００３７】
また、トレンチ１３１は一回のエッチング工程、又は複数回のエッチング工程によって形
成する。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチン
グ工程を組み合わせてもよい。
【００３８】
使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程
度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。
【００３９】
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が
設けられたもの、例えばＭＯＳＦＥＴ構造のトランジスタを含む駆動回路が形成された半
導体基板、容量が形成された半導体基板などを用いることができる。
【００４０】
絶縁層１３０は、結晶性酸化物半導体膜１４４と接するため、膜中（バルク中）に少なく
とも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁層１３０とし
て、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このよ
うな絶縁層１３０を用いることで、結晶性酸化物半導体膜１４４に酸素を供給することが
でき、特性を良好にすることができる。結晶性酸化物半導体膜１４４へ酸素を供給するこ
とにより、膜中の酸素欠損を補填することができる。
【００４１】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層を結晶性酸化物半導
体膜１４４と接して設けることによって、該酸化物絶縁層から結晶性酸化物半導体膜１４
４へ酸素を供給することができる。結晶性酸化物半導体膜１４４及び酸化物絶縁層を少な
くとも一部が接した状態で加熱工程を行うことによって結晶性酸化物半導体膜１４４への
酸素の供給を行ってもよい。
【００４２】
また、結晶性酸化物半導体膜１４４に、酸素（少なくとも、酸素ラジカル、酸素原子、酸
素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラン
テーション法、プラズマ処理などを用いることができる。酸素の導入は、露出された結晶
性酸化物半導体膜１４４に直接行ってもよいし、ゲート絶縁層１４６などを通過させて行
ってもよい。
【００４３】
結晶性酸化物半導体膜１４４はトレンチ１３１に沿って形成されるため、トレンチ１３１
の下端コーナ部３００は曲面状（好ましくは曲率半径が２０ｎｍ以上６０ｎｍ以下（より
好ましくは２０ｎｍ以上３０ｎｍ以下））とする。下端コーナ部３００が急峻な角部であ
ると、結晶性酸化物半導体膜１４４において、結晶の配向不良や被覆性低下による形状不
良などを招き、安定した結晶構造及び電気導電性が得られにくくなる恐れがある。
【００４４】
また、絶縁層１３０において、結晶性酸化物半導体膜１４４が接して形成される領域（少
なくとも下端コーナ部）は、表面粗さの低減された表面であることが好ましい。具体的に
は、表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であると好ましい。表面粗さの低
減された表面に結晶性酸化物半導体膜１４４を形成することで、安定及び良好な結晶性を
有する結晶性酸化物半導体膜１４４を得ることができる。
【００４５】
よって、絶縁層１３０において結晶性酸化物半導体膜１４４が接して形成される領域に、
平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例え
ば化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：Ｃ
ＭＰ）法）、ドライエッチング処理、プラズマ処理等を用いることができる。
【００４６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
【００４７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、絶縁層１３０表面の凹凸状態に合わせて適宜設定すればよい。
【００４８】
なお、結晶性酸化物半導体膜１４４を成膜する前に、アルゴンガスを導入してプラズマを
発生させる逆スパッタリングを行い、絶縁層１３０の表面に付着している粉状物質（パー
ティクル、ごみともいう）を除去することが好ましい。
【００４９】
結晶性酸化物半導体膜１４４の形成工程において、結晶性酸化物半導体膜１４４に水素、
又は水がなるべく含まれないようにするために、結晶性酸化物半導体膜１４４の成膜の前
処理として、スパッタリング装置の予備加熱室で絶縁層１３０が形成された基板を予備加
熱し、基板及び絶縁層１３０に吸着した水素、水分などの不純物を脱離し排気することが
好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【００５０】
次に、トレンチ１３１を覆うように結晶性酸化物半導体膜１４４を形成する（図２（Ｂ）
参照）。結晶性酸化物半導体膜１４４は、結晶化した部分を有する酸化物半導体膜であり
、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄ
ｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いている。結晶性酸化物半導体膜１４４は、少
なくとも下端コーナ部３００において結晶性酸化物半導体膜１４４の表面に概略垂直なｃ
軸を有している結晶を含む。
【００５１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【００５２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【００５３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【００５４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５５】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。
【００５６】
ｃ軸配向を有した結晶性酸化物半導体を得る方法としては、三つ挙げられる。一つ目は、
成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行い、表面に概略垂
直にｃ軸配向させる方法である。二つ目は、膜厚を薄く成膜した後、２００℃以上７００
℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層
目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜
を行い、表面に概略垂直にｃ軸配向させる方法である。
【００５７】
本実施の形態では、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を
行い、表面に概略垂直なｃ軸配向を有した結晶性酸化物半導体膜１４４を形成する。
【００５８】
結晶性酸化物半導体膜１４４をＣＡＡＣ−ＯＳ膜とすることで、可視光や紫外光の照射に
よるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることが
できる。
【００５９】
結晶性酸化物半導体膜１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング
法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレ
ーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用
いることができる。また、結晶性酸化物半導体膜１４４は、スパッタリングターゲット表
面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所
謂ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓ
ｔｅｍ）を用いて成膜してもよい。いずれの方法であっても、酸化物半導体膜の表面の凹
凸に対して垂直な方向に結晶成長が行われ、ｃ軸配向した結晶性酸化物半導体を得ること
ができる。
【００６０】
結晶性酸化物半導体膜１４４の材料としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから
選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体
、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の
酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体
、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化
物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体な
どを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素
、例えばＳｉＯ２を含ませてもよい。
【００６１】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００６２】
また、結晶性酸化物半導体膜１４４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記
される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから
選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及
びＭｎ、またはＧａ及びＣｏなどがある。
【００６３】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体の材料を用いる場合、用
いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：
Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
【００６４】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６５】
なお、結晶性酸化物半導体膜１４４は、成膜時に酸素が多く含まれるような条件（例えば
、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素
を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素
の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００６６】
また、結晶性酸化物半導体膜１４４に、過剰な水素（水や水酸基を含む）を除去（脱水化
または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上
７００℃以下、または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気
炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱
工程を行う。
【００６７】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒ
ａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔ
ｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
【００６８】
例えば、加熱工程として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【００６９】
なお、脱水化又は脱水素化のための加熱処理は、結晶性酸化物半導体膜１４４の形成後、
水素や水分などの不純物をブロックする機能を有する膜（例えば酸化アルミニウム膜）を
結晶性酸化物半導体膜１４４上に形成する前であれば、トランジスタ１６２の作製工程に
おいてどのタイミングで行ってもよい。
【００７０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
【００７１】
また、加熱処理で結晶性酸化物半導体膜１４４を加熱した後、同じ炉に高純度の酸素ガス
、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。また
は、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、６Ｎ以上好ましくは
７Ｎ以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用によ
り、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった
結晶性酸化物半導体を構成する主成分材料である酸素を供給することによって、結晶性酸
化物半導体膜１４４を高純度化及び電気的にＩ型（真性）化することができる。
【００７２】
なお、結晶性酸化物半導体膜１４４は、島状に加工してもよいし、形状を加工せず、膜状
のままでもよい。また、結晶性酸化物半導体膜を素子ごとに分離する絶縁層からなる素子
分離領域を設けてもよい。素子分離領域にもトレンチ構造を用いることができる。
【００７３】
なお、結晶性酸化物半導体膜１４４を島状に加工する場合、結晶性酸化物半導体膜１４４
のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよ
い。例えば、結晶性酸化物半導体膜１４４のウェットエッチングに用いるエッチング液と
しては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ
（関東化学社製）を用いてもよい。
【００７４】
次いで、結晶性酸化物半導体膜１４４上に、ソース電極層及びドレイン電極層（これと同
じ層で形成される配線を含む）となる導電膜を形成する。該導電膜は後の加熱処理に耐え
られる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例え
ば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、また
は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の
一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化
チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。ま
た、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で
形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ
（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２）、
インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
【００７５】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行ってソース電極層又はドレイン電極層として機能する電極層１４２ａ、電極層１４２
ｂを形成した後、レジストマスクを除去する。
【００７６】
本実施の形態では、導電膜としてＴｉ膜を用い、結晶性酸化物半導体膜１４４にはＩｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチング液としてアンモニア過水（アン
モニア、水、過酸化水素水の混合液）を用いる。
【００７７】
次いで、結晶性酸化物半導体膜１４４の一部、及びソース電極またはドレイン電極として
機能する電極層１４２ａ、１４２ｂを覆うゲート絶縁層１４６を形成する。また、チャネ
ル幅方向のトレンチの内壁及び底面にもゲート絶縁層１４６を成膜する（図２（Ｃ）参照
）。
【００７８】
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲ
ート絶縁層１４６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面
がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜して
もよい。
【００７９】
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁層１４６は、結晶性酸化物半導体
膜１４４と接する部分において酸素を含むことが好ましい。特に、酸化物絶縁膜は、膜中
（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例え
ば、ゲート絶縁層１４６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただ
し、α＞０）とする。本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（た
だし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４
６として用いることで、結晶性酸化物半導体膜１４４に酸素を供給することができ、特性
を良好にすることができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサ
イズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。
【００８０】
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンな
どのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶
縁層１４６は、単層構造としても良いし、積層構造としても良い。
【００８１】
そして、ゲート電極層用の導電材料がトレンチ内に充填されるように、ゲート電極層１４
８をゲート絶縁層１４６上に形成する（図２（Ｄ）参照）。ゲート電極層１４８の材料は
、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム
、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成すること
ができる。また、ゲート電極層１４８としてリン等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよ
い。ゲート電極層１４８は、単層構造としてもよいし、積層構造としてもよい。
【００８２】
また、ゲート電極層１４８の材料は、インジウム錫酸化物、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導
電性材料と、上記金属材料の積層構造とすることもできる。
【００８３】
また、ゲート絶縁層１４６と接するゲート電極層１４８の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、
ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにする
ことができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００８４】
トレンチ内にゲート電極層１４８を形成した段階で、トレンチ構造のトランジスタ１６２
が形成される。
【００８５】
高純度化された結晶性酸化物半導体膜１４４は、水素、水などの不純物が十分に除去され
ており、結晶性酸化物半導体膜１４４中の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以
下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下である。なお、結晶性酸化物半導体
膜１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏ
ｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００８６】
高純度化された結晶性酸化物半導体膜１４４中にはキャリアが極めて少なく（ゼロに近い
）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、
さらに好ましくは１×１０１１／ｃｍ３未満である。
【００８７】
図示しないが、トレンチ構造のトランジスタ１６２上に絶縁層を設けてもよい。
【００８８】
絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化
アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層
又は積層を用いることができる。
【００８９】
絶縁層上にさらに絶縁層を積層してもよい。特に絶縁層として酸化物絶縁層を用いた場合
、絶縁層上にさらに水分や水素などの不純物が結晶性酸化物半導体膜１４４に再混入しな
いように、これらが外部から侵入することをブロックする保護絶縁層を形成することが好
ましい。保護絶縁層としては、無機絶縁膜を用い、窒化シリコン膜、酸化アルミニウム膜
、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜
を用いればよい。例えば、水素、水分などの不純物、及び酸素の両方に対して膜を通過さ
せない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることができる。
【００９０】
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００
℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加
熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
【００９１】
また、トランジスタ１６２起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよ
い。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系
樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁膜を形成してもよい。
【００９２】
トランジスタ上に絶縁層を設ける例を図４（Ａ）（Ｂ）に示す。
【００９３】
図４（Ａ）に示すトランジスタ３２０はトランジスタ３２０のゲート電極層１４８を覆っ
て絶縁層３０６が形成され、さらに絶縁層３０６上に平坦化絶縁膜３０８が形成されてい
る例である。また、ゲート絶縁層１４６、絶縁層３０６、及び平坦化絶縁膜３０８に電極
層１４２ａ、電極層１４２ｂに達する開口をそれぞれ形成し、開口に電極層１４２ａと電
気的に接続する配線層３０４ａ、電極層１４２ｂと電気的に接続する配線層３０４ｂが形
成されている。
【００９４】
図４（Ｂ）に示すトランジスタ３３０は、トレンチ内に形成されたゲート電極層３４８の
凹部を充填するように平坦化絶縁膜３０８が形成される例である。
【００９５】
本実施の形態を用いて作製した、高純度化された結晶性酸化物半導体膜１４４を用いたト
ランジスタ１６２は、オフ状態における電流値（オフ電流値。ここでは室温（２５℃）に
おける単位チャネル幅（１μｍ）あたりの値）を、１００ｚＡ／μｍ（１ｚＡ（ゼプトア
ンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１
ｚＡ／μｍ以下、さらに好ましくは１００ｙＡ／μｍ以下レベルにまで低くすることがで
きる。
【００９６】
トランジスタ１６２において、結晶性酸化物半導体膜１４４を、絶縁層１３０に設けられ
た曲率半径が２０ｎｍ以上６０ｎｍ以下（好ましくは２０ｎｍ以上３０ｎｍ以下）の曲面
状の下端コーナ部３００を含むトレンチ１３１に設ける。電極層１４２ａと電極層１４２
ｂとの距離を狭くしてもトレンチ１３１の深さを適宜設定することで、結晶性酸化物半導
体膜１４４のチャネル長を制御することができ、微細化による短チャネル効果の発現を抑
制することができる。
【００９７】
また、結晶性酸化物半導体膜１４４は、少なくとも下端コーナ部３００において表面に概
略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。このような結晶性酸化物半
導体膜とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより
抑制し、信頼性の高い半導体装置とすることができる。
【００９８】
トランジスタ１６２のチャネルはトレンチの内壁に沿って形成され、チャネル形成領域が
平板状でなくともキャリアの流れが、結晶性酸化物半導体膜１４４（ＣＡＡＣ−ＯＳ膜）
のＩｎ−Ｏ−Ｉｎ−Ｏとスムーズに流れる。本実施の形態では、トランジスタ１６２にお
いて、トレンチ内壁、底部に接して結晶性酸化物半導体膜１４４を形成するため、チャネ
ル長は、トレンチの側面（内壁）の長さ（図１（Ｂ）におけるトレンチの深さｄ）の２倍
とトレンチの底部の長さ（図１（Ｂ）における長さＬ）との合計となり、トレンチの底部
の長さ（図１（Ｂ）における長さＬ）より長くすることができる。このようなチャネル長
とすることで、ノーマリーオフのトランジスタとすることができ、短チャネル効果も生じ
ないようにすることができる。また、トレンチ構造を採用することで、トランジスタの平
面面積を縮小できるため、微細化及び高集積化が可能である。
【００９９】
以上のように、微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において
、安定した電気的特性を付与し、高信頼性化することができる。
【０１００】
（実施の形態２）
本実施の形態では、半導体装置の作製方法の他の一形態を、図３を用いて説明する。上記
実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様
に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１０１】
本実施の形態では、開示する発明に係る半導体装置の作製方法において、非晶質酸化物半
導体膜に加熱処理を行い、少なくとも一部を結晶化させて、表面に概略垂直なｃ軸を有し
ている結晶を含む結晶性酸化物半導体膜を形成する例を示す。
【０１０２】
図３（Ａ）乃至（Ｄ）に本実施の形態におけるトランジスタ１６２の作製方法の一例を示
す。
【０１０３】
まず、基板上に酸化膜からなる絶縁層を形成する。そして絶縁層に複数のトレンチ１３１
（溝とも呼ぶ）を形成し、トレンチ１３１を有する絶縁層１３０を形成する。トレンチ１
３１の下端コーナ部３００は、曲面状であり、曲率半径は２０ｎｍ以上６０ｎｍ以下（好
ましくは２０ｎｍ以上３０ｎｍ以下）である。
【０１０４】
次に、トレンチ１３１を覆うように非晶質酸化物半導体膜３０２を形成する（図３（Ａ）
参照）。非晶質酸化物半導体膜３０２は実施の形態１で示した結晶性酸化物半導体膜１４
４と同様の材料及び作製方法を用いることができるが、基板温度は成膜時に結晶化が生じ
ない温度（好ましくは２００℃以下）とする。
【０１０５】
また、非晶質酸化物半導体膜３０２の過剰な水素（水や水酸基を含む）を除去（脱水化ま
たは脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、非晶質酸化物半
導体膜が結晶化しない温度とし、代表的には２５０℃以上４００℃以下、好ましくは３０
０℃以下とする。
【０１０６】
脱水化又は脱水素化のための加熱処理は、非晶質酸化物半導体膜３０２が島状に加工され
る前に行うと、絶縁層１３０に含まれる酸素が加熱処理によって放出されるのを防止する
ことができるため好ましい。
【０１０７】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
【０１０８】
また、加熱処理で非晶質酸化物半導体膜３０２を加熱した後、同じ炉に高純度の酸素ガス
、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。また
は、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、６Ｎ以上好ましくは
７Ｎ以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用によ
り、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった
非晶質酸化物半導体を構成する主成分材料である酸素を供給することによって、非晶質酸
化物半導体膜を高純度化及び電気的にＩ型（真性）化することができる。
【０１０９】
次に非晶質酸化物半導体膜３０２に加熱処理を行い、該非晶質酸化物半導体膜３０２の少
なくとも一部を結晶化させて、表面に概略垂直なｃ軸を有している結晶を含む結晶性酸化
物半導体膜１４４を形成する（図３（Ｂ）参照）。
【０１１０】
非晶質酸化物半導体膜３０２の少なくとも一部を結晶化させる加熱処理の温度は、２５０
℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃以上、さらに好
ましくは５５０℃以上とする。
【０１１１】
例えば、加熱処理装置の一つである電気炉に基板を導入し、非晶質酸化物半導体膜３０２
に対して減圧下４５０℃において１時間の加熱処理を行う。
【０１１２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒ
ａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔ
ｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
【０１１３】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１１４】
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムな
ど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気
に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素
、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９
９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とするこ
とが好ましい。
【０１１５】
次いで、結晶性酸化物半導体膜１４４の一部、及びソース電極またはドレイン電極として
機能する電極層１４２ａ、１４２ｂを形成した後、電極層１４２ａ、１４２ｂを覆うゲー
ト絶縁層１４６を形成する。また、チャネル幅方向のトレンチの内壁及び底面にもゲート
絶縁層１４６を成膜する（図３（Ｃ）参照）。
【０１１６】
そして、ゲート電極層用の導電材料がトレンチ内に充填されるように、ゲート電極層１４
８をゲート絶縁層１４６上に形成する（図３（Ｄ）参照）。
【０１１７】
トレンチ内にゲート電極層１４８を形成した段階で、トレンチ構造のトランジスタ１６２
が形成される。
【０１１８】
トランジスタ１６２において、結晶性酸化物半導体膜１４４は、絶縁層１３０に設けられ
た曲率半径が２０ｎｍ以上６０ｎｍ以下（好ましくは２０ｎｍ以上３０ｎｍ以下）の曲面
状の下端コーナ部３００を含むトレンチ１３１に設ける。電極層１４２ａと電極層１４２
ｂとの距離を狭くしてもトレンチ１３１の深さを適宜設定することで、結晶性酸化物半導
体膜１４４のチャネル長を制御することができ、微細化による短チャネル効果の発現を抑
制することができる。
【０１１９】
また、結晶性酸化物半導体膜１４４は、少なくとも下端コーナ部３００において表面に概
略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。このような結晶性酸化物半
導体膜とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより
抑制し、信頼性の高い半導体装置とすることができる。
【０１２０】
トランジスタ１６２のチャネルがトレンチ１３１の内壁に沿って形成され、チャネル形成
領域が平板状でなくとも、キャリアの流れは結晶性酸化物半導体膜１４４（ＣＡＡＣ−Ｏ
Ｓ膜）のＩｎ−Ｏ−Ｉｎ−Ｏとスムーズに流れる。本実施の形態では、トランジスタ１６
２において、トレンチ１３１内壁、底部に接して結晶性酸化物半導体膜１４４を形成する
ため、チャネル長は、トレンチの側面（内壁）の長さ（図１（Ｂ）におけるトレンチの深
さｄ）の２倍とトレンチの底部の長さ（図１（Ｂ）における長さＬ）との合計となり、ト
レンチの底部の長さ（図１（Ｂ）における長さＬ）より長くすることができる。このよう
なチャネルとすることで、ノーマリーオフのトランジスタとすることができ、短チャネル
効果も生じないようにすることができる。また、トレンチ構造を採用することで、トラン
ジスタの平面面積を縮小できるため、微細化及び高集積化が可能である。
【０１２１】
以上のように、微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において
、安定した電気的特性を付与し、高信頼性化することができる。
【０１２２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２３】
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２に示すトランジスタ１６２を使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、実
施の形態１又は２で示すトランジスタ３２０、又はトランジスタ３３０を用いることもで
きる。
【０１２４】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
【０１２５】
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（
Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１２６】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一であ
るため、図５（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【０１２７】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の記憶内容の保持を可能とする。
【０１２８】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために結晶性酸化物半導体（ＣＡＡＣ−ＯＳ
）をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装
置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２９】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、
チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に
設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極や
ドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと
呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領
域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１３０】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１２８、絶縁層１３０が設けられてい
る。なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０が
サイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６
０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、
不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１３１】
図５（Ａ）に示すようにトランジスタ１６２は、結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）
を用いた結晶性酸化物半導体膜１４４を有するトレンチ構造のトランジスタである。ここ
で、結晶性酸化物半導体膜１４４は、高純度化されたものであることが望ましい。高純度
化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得
ることができる。
【０１３２】
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、絶
縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層
１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによ
って、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは
、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方
の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成と
することもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けて
もよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタ
１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねること
でより高集積化を図ってもよい。
【０１３３】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そし
て、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線
１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁層１５０及
び絶縁層１５２などに形成された開口に形成された電極を介して電極層１４２ｂと電気的
に接続される。ここで、該電極は、少なくともトランジスタ１６２の結晶性酸化物半導体
膜１４４の一部と重畳するように設けられることが好ましい。
【０１３４】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を
直接接触させて行ってもよいし、本実施の形態に示すように間の絶縁層に電極を設けて、
該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０１３５】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域また
はドレイン領域と結晶性酸化物半導体膜１４４の一部が重畳するように設けられているの
が好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少
なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４８
ｂは、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられてい
る。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図
ることができるため、高集積化を図ることができる。
【０１３６】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０１３７】
図５（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電
極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のド
レイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とト
ランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４
の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電
極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５
の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている
。
【０１３８】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１３９】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与え
られる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保
持）。
【０１４０】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【０１４１】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジス
タ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電
荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート
電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」
とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位
をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電
荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラ
ンジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第
５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」
のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出
すことができる。
【０１４２】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このような場合、情報を読み出さないメモリセルは、ゲート電
極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかか
わらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大
きい電位を第５の配線に与えればよい。
【０１４３】
本実施の形態に示す半導体装置では、チャネル形成領域に結晶性酸化物半導体（ＣＡＡＣ
−ＯＳ）を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期に
わたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか
、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を
十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されて
いることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である
。
【０１４４】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
【０１４５】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面
面積を縮小できるため、高集積化が可能である。
【０１４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１４７】
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタ１６２を使
用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制
限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及
び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、実施の形態１又は２で
示すトランジスタ３２０、又はトランジスタ３３０を用いることもできる。
【０１４８】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示
す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（
Ｂ）に示す半導体装置について、以下説明を行う。
【０１４９】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極
又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電
極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子
２５４の第１の端子とは電気的に接続されている。
【０１５０】
結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）を用いたトランジスタ１６２は、オフ電流が極め
て小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすること
で、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）
を極めて長時間にわたって保持することが可能である。また、結晶性酸化物半導体（ＣＡ
ＡＣ−ＯＳ）を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリ
ットもある。
【０１５１】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
【０１５２】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
【０１５３】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１５４】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
【０１５５】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ
０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１５６】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
【０１５７】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
【０１５８】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０１５９】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を
有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動
作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルア
レイ２５１と電気的に接続されている。
【０１６０】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の
小型化を図ることができる。
【０１６１】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能であ
る。
【０１６２】
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する
構成としても良い。
【０１６３】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を
行う。
【０１６４】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面
図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、
図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０１６５】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２
で示した構成と同一であるため、図７（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符
号を用いて説明する。
【０１６６】
トランジスタ１６２上には、絶縁層２５６が単層または積層で設けられている。また、絶
縁層２５６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層
２６２が設けられており、電極層１４２ａと、絶縁層２５６と、導電層２６２とによって
、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容
量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極
として機能する。
【０１６７】
トランジスタ１６２および容量素子２５４の上には絶縁層２５８が設けられている。そし
て、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するため
の配線２６０が設けられている。図示しないが、配線２６０は、絶縁層２５６及び絶縁層
２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接
続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電
極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図６（Ａ）の回路図に
おけるビット線ＢＬに相当する。
【０１６８】
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接する
メモリセルに含まれるトランジスタのソース電極としても機能することができる。このよ
うな平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることがで
きるため、高集積化を図ることができる。
【０１６９】
以上のように、上部に多層に形成された複数のメモリセルは、結晶性酸化物半導体（ＣＡ
ＡＣ−ＯＳ）を用いたトランジスタにより形成されている。結晶性酸化物半導体（ＣＡＡ
Ｃ−ＯＳ）を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長
期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極
めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１７０】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７１】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面
面積を縮小できるため、高集積化が可能である。
【０１７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１７３】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０１７４】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
【０１７５】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８
０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー
８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０
４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つ
のメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００
〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高
い。
【０１７６】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保
持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆
動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。Ｄ
ＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１７７】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力を低減することができる。
【０１７８】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベ
ースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路
９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコ
ントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声
回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９
１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケ
ーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９
０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており
、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き
込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減す
ることができる。
【０１７９】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ
９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御
を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号
により表示するディスプレイ９５７が接続されている。
【０１８０】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
【０１８１】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により
読み出される。
【０１８２】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）を記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
【０１８３】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
【０１８４】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
【０１８５】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザー
が指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書
籍を読んでいるときに、特定の箇所にマーキング、例えば表示の色を変える、アンダーラ
インを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すこ
とである。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても
良い。このような場合においても、先の実施の形態で説明した半導体装置を採用すること
によって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減することができる。
【０１８６】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
【０１８７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【実施例】
【０１８８】
本実施例では、トレンチを含む絶縁層を形成し、該トレンチに酸化物半導体膜を形成した
試料を作製し、酸化物半導体膜の結晶状態について観察を行った。
【０１８９】
まず、試料として作製工程が異なる、実施例試料１、及び実施例試料２の２種類を作製し
た。
【０１９０】
実施例試料１、及び実施例試料２において、絶縁層としてシリコン基板上にスパッタリン
グ法による酸化シリコン膜を膜厚５００ｎｍ形成した。
【０１９１】
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを
用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源２ｋＷ
、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基
板温度１００℃とした。
【０１９２】
酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマ
スクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程として
は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラ
ズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウ
ム（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２
７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力
３．５Ｐａで、９６秒間行った。なお、エッチング工程の後に、酸素によるアッシング（
電源電力２００Ｗ、圧力６７Ｐａ（０．５Ｔｏｒｒ）、３００秒間）を行った。トレンチ
の断面における側面（内壁）の長さ（図１（Ｂ）におけるトレンチの深さｄ）の２倍と底
部の長さ（図１（Ｂ）における長さＬ）の合計は約３５０ｎｍとした。
【０１９３】
酸化シリコン膜上から剥離液を用いてレジストマスクを除去し、トレンチの底面、下端コ
ーナ部、及び内壁面に接して酸化シリコン膜上に酸化物半導体膜を形成した。酸化物半導
体膜として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を膜厚４０ｎｍで形成した
。
【０１９４】
実施例試料１では、基板を４００℃に加熱しながら酸化物半導体膜の成膜を行った。なお
、実施例試料１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ：Ｇａ：Ｚｎ
＝１：１：１［ａｔｏｍ比］の酸化物ターゲットを用い、シリコン基板とターゲットとの
間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素
（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下、基板温度４００℃とし
た。酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないこと
が好ましい。例えば、アルゴンの純度を９Ｎ、露点−１２１℃、水０．１ｐｐｂ、水素０
．５ｐｐｂ、酸素の純度を８Ｎ、露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂが好ましい
。
【０１９５】
一方、実施例試料２では、基板を２００℃に加熱しながら酸化物半導体膜の成膜を行い、
成膜後窒素雰囲気下、６００℃で１時間加熱処理を行った。なお、実施例試料２のＩｎ−
Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ：Ｇａ：Ｚ＝１：１：１［ａｔｏｍ比
］の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力
０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃ
ｍ：酸素流量１５ｓｃｃｍ）雰囲気下、基板温度２００℃とした。
【０１９６】
以上の工程で得られた実施例試料１及び実施例試料２において、端面を切り出し、高分解
能透過電子顕微鏡（日立ハイテクノロジーズ製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速
電圧を３００ｋＶとし、下端コーナ部の断面観察を行った。図１２（Ａ）に実施例試料１
の倍率２００万倍のＴＥＭ像、図１２（Ｂ）に実施例試料１の倍率８００万倍のＴＥＭ像
、図１３（Ａ）に実施例試料２の倍率２００万倍のＴＥＭ像、図１３（Ｂ）に実施例試料
２の倍率８００万倍のＴＥＭ像をそれぞれ示す。
【０１９７】
図１２（Ａ）、図１３（Ａ）に示すように、トレンチにおける下端コーナ部は曲面状であ
り、該曲率半径は２０ｎｍ以上３０ｎｍ以下であった。そして曲面状の下端コーナ部には
、表面に概略垂直なｃ軸を有している結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜（ＣＡＡＣ−Ｏ
Ｓ膜）が確認できる。表面に概略垂直なｃ軸を有している結晶は高倍率の図１２（Ｂ）、
図１３（Ｂ）でより顕著であり、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜中に下端コーナ部の曲面に沿っ
て幾層に重なる層状のＩｎ−Ｇａ−Ｚｎ−Ｏの結晶状態が確認できた。
【０１９８】
このことから、実施例試料１及び実施例試料２において、トレンチの下端コーナ部に接し
て成膜された酸化物半導体膜は、表面に概略垂直なｃ軸を有している結晶を含む結晶性酸
化物半導体膜（ＣＡＡＣ−ＯＳ膜）であり、そのＣＡＡＣ−ＯＳ膜の成長面は曲面状の下
端コーナ部において連続性を有することが確認できた。
【０１９９】
以上のような、表面に概略垂直なｃ軸を有している結晶を含む結晶性酸化物半導体膜（Ｃ
ＡＡＣ−ＯＳ膜）をトレンチに設けたトランジスタは、可視光や紫外光の照射によるトラ
ンジスタの電気的特性変化、及び短チャネル効果がより抑制できる。従って、信頼性の高
い微細化された半導体装置を提供することができる。
【符号の説明】
【０２００】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１３１    トレンチ
１４２ａ    電極層
１４２ｂ    電極層
１４４    結晶性酸化物半導体膜
１４６    ゲート絶縁層
１４８    ゲート電極層
１４８ｂ    導電層
１５０    絶縁層
１５２    絶縁層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁層
２５８    絶縁層
２６０    配線
２６２    導電層
３００    下端コーナ部
３０２    非晶質酸化物半導体膜
３０４ａ    配線層
３０４ｂ    配線層
３０６    絶縁層
３０８    平坦化絶縁膜
３２０    トランジスタ
３３０    トランジスタ
３４８    ゲート電極層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス（ＩＦ）
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
2015130536.tif 000005
【図２】
2015130536.tif 000006
【図３】
2015130536.tif 000007
【図４】
2015130536.tif 000008
【図５】
2015130536.tif 000009
【図６】
2015130536.tif 000010
【図７】
2015130536.tif 000011
【図８】
2015130536.tif 000012
【図９】
2015130536.tif 000013
【図１０】
2015130536.tif 000014
【図１１】
2015130536.tif 000015
【図１２】
2015130536.tif 000016
【図１３】
2015130536.tif 000017