(57)【要約】【課題】基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供すること【解決手段】  この結合型のプリント配線板は、多層プリント配線板の一方の最外絶縁層の一部分に配線フィルムが固着された結合型のプリント配線板であって、前記配線フィルムの半導体素子搭載面には、第１の半導体素子と第２の半導体素子とを電気的に相互接続するため使用される密なピッチのパッドが形成され、前記多層プリント配線板の半導体素子搭載面には、第１の半導体素子又は第２の半導体素子と電気的に接続するため使用される疎なピッチのパッドが形成さている。【選択図】  図１Ａ
2015050315.tif 000002
【特許請求の範囲】
【請求項１】
多層プリント配線板の一方の最外絶縁層の一部分に配線フィルムが固着された結合型のプリント配線板であって、
前記配線フィルムの半導体素子搭載面には、第１の半導体素子と第２の半導体素子とを電気的に相互接続するため使用される密なピッチのパッドが形成され、
前記多層プリント配線板の半導体素子搭載面には、第１の半導体素子又は第２の半導体素子と電気的に接続するため使用される疎なピッチのパッドが形成さている、結合型のプリント配線板。
【請求項２】
請求項１に記載の結合型のプリント配線板において、
前記配線フィルムの密なピッチのパッド領域のラインアンドスペースは１０μｍ／１０μｍ未満であり、
前記多層プリント配線板の疎なピッチのパッド領域のラインアンドスペースは１０μｍ／１０μｍ以上である、結合型のプリント配線板。
【請求項３】
請求項１に記載の結合型のプリント配線板において、
前記配線フィルムの密なピッチのパッドは、ピッチが１００μｍ未満であり、
前記多層プリント配線板の疎なピッチのパッドは、ピッチが１００μｍ以上である、結合型のプリント配線板。
【請求項４】
請求項１に記載の結合型のプリント配線板において、
前記多層プリント配線板と前記配線フィルムとは、(i)アンダーフィル、(ii)絶縁性フィルム及び(iii)絶縁性接着剤のいずれかで固着されている、結合型のプリント配線板。
【請求項５】
請求項１に記載の結合型のプリント配線板において、
前記最外絶縁層は、層間絶縁層又はソルダーレジスト層である、結合型のプリント配線板。
【請求項６】
請求項１に記載の結合型のプリント配線板において、
第１の半導体素子は、メモリ系半導体素子であり、
第２の半導体素子は、ロジック系半導体素子である、結合型のプリント配線板。
【請求項７】
請求項１に記載の結合型のプリント配線板において、
前記配線フィルムのパッドに形成された半田バンプと、前記多層プリント配線板に形成された半田バンプとは、平坦化処理され同じ高さとなっている、結合型のプリント配線板。
【請求項８】
請求項１に記載の結合型のプリント配線板において、
前記配線フィルムが固着された前記多層プリント配線板の表面に、絶縁性樹脂層が形成され、
前記絶縁性樹脂層から飛び出した、前記配線フィルムのパッドに形成された半田パッドの先端部及び前記多層プリント配線板に形成された半田パッドの先端部は平坦化され、該平坦化された部分が該絶縁樹脂層の表面に露出している、結合型のプリント配線板。
【請求項９】
プリント板製造技術により多層プリント配線板を製造し、
半導体製造プロセスを利用してパターン形成した配線フィルムを製造し、
前記多層プリント配線板の最外層の一部分に対して前記配線フィルムを固着する結合型のプリント配線板の製造方法であって、
前記配線フィルムの半導体素子搭載面には、第１の半導体素子と第２の半導体素子とを電気的に相互接続するため使用されるパッドが密なピッチのパッドとして形成され、
前記多層プリント配線板の半導体素子搭載面には、第１の半導体素子又は第２の半導体素子と電気的に接続するため使用されるパッドが疎なピッチのパッドとして形成さている、方法。
【請求項１０】
請求項９に記載の結合型のプリント配線板の製造方法において、
前記配線フィルムのパッドに形成された半田バンプと、前記多層プリント配線板に形成された半田バンプとは、平坦化処理され同じ高さとなっている、方法。
【請求項１１】
請求項１０に記載の結合型のプリント配線板の製造方法において、
前記平坦化処理は、前記配線フィルムのパッドに形成された半田バンプと前記多層プリント配線板に形成された半田バンプに対して、表面が平滑な金属板を押圧して行われる、方法。
【請求項１２】
請求項１０に記載の結合型のプリント配線板の製造方法において、
前記平坦化処理は、
前記配線フィルムが固着された前記多層プリント配線板の表面に、絶縁性樹脂層を形成し、
前記絶縁性樹脂層から飛び出した、前記配線フィルムのパッドに形成された半田パッドの先端部及び前記多層プリント配線板に形成された半田パッドの先端部を、研磨、加圧又はブラスト処理によって平坦化して、該平坦化された部分を該絶縁樹脂層の表面に露出させている、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結合型のプリント配線板及びその製造方法に関する。更に具体的には、基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板及びその製造方法に関する。
【背景技術】
【０００２】
従来、パーソナルコンピュータ、サーバコンピュータ等の電子機器に使用される回路基板では、メモリ系素子（例えば、DRAM等）とロジック系素子（例えば、CPU、MPU等）は、別々の配線板に搭載されていた。
【０００３】
しかし、これら電子機器の高速化の要請により、半導体素子の高速化と共に、半導体素子間を電気的に接続する配線板における電気信号の伝送遅れを短縮化する必要が生じている。このため、１枚の配線板上に、メモリ系素子とロジック系素子を近接して並置した状態(side by side)で搭載する実装形態が提案されている。
【０００４】
具体的には、従来のプリント配線板の半導体素子搭載面側に、別途製造したシリコン製のインターポーザを搭載し、このシリコン製インターポーザの反対面にメモリ系素子とロジック系素子とを並置して搭載する実装形態である。このようなインターポーザは、シリコン基板を使用し半導体プロセスを採用することにより、半導体素子のパターンに対応する高密度の回路パターンが形成できる。
【０００５】
このシリコン製インターポーザは、半導体素子に対向する面のパッドは半導体素子の密なピッチのパッドに適合するよう比較的密なピッチのパッドとして形成され、反対側のプリント配線板に対向する面のパッドはプリント配線板の疎なピッチのパッドに適合するよう比較的密なピッチのパッドとして形成され、プリント配線板と半導体素子の間に介在配置されてピッチ変換機能を奏している。本出願書類では、従来のプリント配線板の典型的なパッドを「粗いピッチのパッド」と、半導体素子の典型的なパッドを「密なピッチのパッド」と表現する。
【０００６】
従って、シリコン製インターポーザを採用することで、従来のプリント配線板は、最近のローパワー且つ高速化されたWide I/O DRAM（データ入出力端子数を大幅に拡張したDRAM）にも対応できる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような従来のプリント配線板とシリコン製インターポーザとの組み合わせの実装形態は、シリコン部材を使用し、プリント配線板にインターポーザ、更にインターポーザの上に半導体素子と二回の実装工程が必要となるため、比較的コスト高となる。そのため、本出願人のようなプリント基板製造業者は、顧客サイド（例えば、パーソナルコンピュータ、サーバ等の製造業者）から、コストリダクションの要請を受けている。
【０００８】
従って、本発明は、基本的に従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的に鑑みて、本発明に係る結合型のプリント配線板は、多層プリント配線板の一方の最外絶縁層の一部分に配線フィルムが固着された結合型のプリント配線板であって、前記配線フィルムの半導体素子搭載面には、第１の半導体素子と第２の半導体素子とを電気的に相互接続するため使用される密なピッチのパッドが形成され、前記多層プリント配線板の半導体素子搭載面には、第１の半導体素子又は第２の半導体素子と電気的に接続するため使用される疎なピッチのパッドが形成さている。
【００１０】
更に、上記結合型のプリント配線板では、前記配線フィルムの密なピッチのパッド領域のラインアンドスペースは１０μｍ／１０μｍ未満であり、前記多層プリント配線板の疎なピッチのパッド領域のラインアンドスペースは１０μｍ／１０μｍ以上であってよい。
更に、上記結合型のプリント配線板では、前記配線フィルムの密なピッチのパッドは、ピッチが１００μｍ未満であり、前記多層プリント配線板の疎なピッチのパッドは、ピッチが１００μｍ以上であってよい。
更に、上記結合型のプリント配線板では、前記多層プリント配線板と前記配線フィルムとは、(i)アンダーフィル、(ii)絶縁性フィルム及び(iii)絶縁性接着剤のいずれかで固着されていてもよい。
更に、上記結合型のプリント配線板では、前記最外絶縁層は、層間絶縁層又はソルダーレジスト層であってよい。
更に、上記結合型のプリント配線板では、第１の半導体素子は、メモリ系半導体素子であり、第２の半導体素子は、ロジック系半導体素子であってよい。
更に、上記結合型のプリント配線板では、前記配線フィルムのパッドに形成された半田バンプと、前記多層プリント配線板に形成された半田バンプとは、平坦化処理され同じ高さとなっていてもよい。
更に、上記結合型のプリント配線板では、前記配線フィルムが固着された前記多層プリント配線板の表面に、絶縁性樹脂層が形成され、前記絶縁性樹脂層から飛び出した、前記配線フィルムのパッドに形成された半田パッドの先端部及び前記多層プリント配線板に形成された半田パッドの先端部は平坦化され、該平坦化された部分が該絶縁樹脂層の表面に露出していてもよい。
【００１１】
更に、本発明に係るプリント配線板の製造方法は、プリント板製造技術により多層プリント配線板を製造し、半導体製造プロセスを利用してパターン形成した配線フィルムを製造し、前記多層プリント配線板の最外層の一部分に対して前記配線フィルムを固着する結合型のプリント配線板の製造方法であって、前記配線フィルムの半導体素子搭載面には、第１の半導体素子と第２の半導体素子とを電気的に相互接続するため使用されるパッドが密なピッチのパッドとして形成され、前記多層プリント配線板の半導体素子搭載面には、第１の半導体素子又は第２の半導体素子と電気的に接続するため使用されるパッドが疎なピッチのパッドとして形成さている。
【００１２】
更に、上記プリント配線板の製造方法では、前記配線フィルムのパッドに形成された半田バンプと、前記多層プリント配線板に形成された半田バンプとは、平坦化処理され同じ高さとなっていてもよい。
更に、上記プリント配線板の製造方法では、前記平坦化処理は、前記配線フィルムのパッドに形成された半田バンプと前記多層プリント配線板に形成された半田バンプに対して、表面が平滑な金属板を押圧して行われていてもよい。
更に、上記プリント配線板の製造方法では、前記平坦化処理は、前記配線フィルムが固着された前記多層プリント配線板の表面に、絶縁性樹脂層を形成し、前記絶縁性樹脂層から飛び出した、前記配線フィルムのパッドに形成された半田パッドの先端部及び前記多層プリント配線板に形成された半田パッドの先端部を、研磨、加圧又はブラスト処理によって平坦化して、該平坦化された部分を該絶縁樹脂層の表面に露出させていてもよい。
【発明の効果】
【００１３】
本発明によれば、基本的に従来の有機材料系のプリント配線板であって、半導体素子を実装可能な密なピッチのパッドをもつプリント配線板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、本実施形態に係る結合型のプリント配線板の構造を説明する断面図である。
【図１Ｂ】図１Ｂは、本実施形態に係る結合型のプリント配線板の構造の内、半導体素子−第２の配線板−第１の配線板の接続を説明する部分拡大図である。
【図１Ｃ】図１Ｃは、更に、半導体素子−第２の配線板−第１の配線板の接続を説明する模式図である。
【図２】図２は、本実施形態の第２の配線板（配線フィルム）の断面図である。
【図３Ａ】図３Ａは、本実施形態に係る結合型のプリント配線板の半導体搭載面の半田バンプの先端部（頂部）を平坦化する第１の方法を説明する図である。
【図３Ｂ】図３Ｂは、本実施形態に係る結合型のプリント配線板の半導体搭載面の半田バンプの先端部（頂部）を平坦化する第２方法を説明する図である。
【図４Ａ】図４Ａは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｂ】図４Ｂは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｃ】図４Ｃは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｄ】図４Ｄは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｅ】図４Ｅは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｆ】図４Ｆは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｇ】図４Ｇは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｈ】図４Ｈは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｉ】図４Ｉは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｊ】図４Ｊは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｋ】図４Ｋは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図４Ｌ】図４Ｌは、他の図と共に、本実施形態に係る第２の配線板の製造工程を説明する図である。
【図５Ａ】図５Ａは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｂ】図５Ｂは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｃ】図５Ｃは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｄ】図５Ｄは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｅ】図５Ｅは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｆ】図５Ｆは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｇ】図５Ｇは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図５Ｈ】図５Ｈは、他の図と共に、本実施形態に係る第１の配線板の製造工程を説明する図である。
【図６Ａ】図６Ａは、図５Ａで説明した第１の配線板の製造工程の代替例である。
【図６Ｂ】図６Ｂは、図５Ｂで説明した第１の配線板の製造工程の代替例である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る結合型のプリント配線板及びその製造方法の実施形態について、添付の図面を参照しながら詳細に説明する。ここで、図面に示す同じ要素に対しては同じ参照符号を付して、重複する説明を省略する。なお、これら実施形態は、例示であって、本発明を何等限定するものではないことを承知されたい。
【００１６】
［第１実施形態］
（結合型のプリント配線板の構造）
（特徴）
第１実施形態を容易に理解できるようにするため、最初に、結合型のプリント配線板の特徴を簡単に説明する。
図１Ａは、第１実施形態に係る結合型のプリント配線板１０の構造を説明する断面図である。この結合型のプリント配線板１０は、一方の主面に第１及び第２の半導体素子２２，２４を搭載し、他方の主面でマザーボード２００に接続される。第１及び第２の半導体素子２２，２４−結合型のプリント配線板１０の間は、フリップチップ実装技術により半田バンプを使用して接続される。結合型のプリント配線板１０−マザーボード２００の間は、例えば、半田バンプを利用した接続、一方に形成されたスタッドピンを介してのピン接続等により接続される。
【００１７】
結合型のプリント配線板１０は、２つの配線板を結合して形成されている。第１の配線板１００は、例えば、有機材料系の従来の多層プリント配線板から成る。本実施形態では、コア基板の両面に、３層のビルドアップ層を夫々形成した配線板が図示されているが、例示であって、これに限定されない。第１の配線板１００は、任意の従来の多層プリント配線板であってよい。
【００１８】
第１の配線板１００のような従来のプリント配線板に関しては、回路パターンのラインアンドスペース（以下、「Ｌ／Ｓ」と略す。）は、典型的には、１５μｍ／１５μｍ，１０μｍ／１０μｍ，程度である。一般に、有機材料系プリント配線板では、製造プロセス技術の面から、Ｌ／Ｓは、１０μｍ／１０μｍ以上となっている。従って、パッドも「粗いピッチのパッド」となっている。
【００１９】
第２の配線板１５０は、第１の配線板１００の半導体素子搭載面側の最外層に結合された配線フィルム（「配線構造体」，「薄い基板」ともいう。）である。この配線フィルム１５０は、図２に関連して説明するように、薄いフィルム状の二層又は多層配線板であり、半導体製造プロセスを利用して回路パターンが形成されている。このため、回路パターンのＬ／Ｓは、典型的には、５μｍ／５μｍ、３μｍ／３μｍ，２μｍ／２μｍ，１．５μｍ／１．５μｍ程度のファインパターンの形成が可能である。即ち、第２の配線板１５０のＬ／Ｓは、１０μｍ／１０μｍ未満が可能である。従って、パッドも「密なピッチのパッド」の形成が可能である。
【００２０】
第１の配線板１００と第２の配線板１５０は、別個に製造され、その後結合されて結合型のプリント配線板１０が形成される。
【００２１】
半導体素子２２，２４のパッドの一部は、第２の配線板１５０のパッドに電気的に接続され、残るパッドは、第１の配線板１００のパッドに電気的に接続されている。即ち、第２の配線板１５０は、半導体素子２２，２４と第１の配線板１００の間に部分的に介在配置された状態となっている。
【００２２】
次に、図面に沿って、各構成要素に関して説明する。
（第１の配線板）
図1に示す第１の配線板（従来のプリント配線板）１００は、従来の任意の多層プリント配線板であってよい。典型的には、第１の配線板１００は、有機材料系（例えば、エポキシ樹脂）の多層プリント配線板である。従って、簡単に説明する。図示した第１の配線板１００は、コア基板２に、スルーホール導体２ｔとコア基板導体層２ｕｃ，２ｄｃが夫々形成されている。コア基板２は、例えばサブトラクト工法、セミアディティブ、フルアディティブ工法等によって形成された多層配線板であってもよい。
【００２３】
ここで、図が細かいので、参照符号について説明する。図で見て、コア基板２の両面に順に、第１層に符号４が付され，第２層に符号６が付され、第３層に符号８が付されている。更に、コア基板２より上方の要素には添字ｕが付され、下方の要素には添字ｄが付され、更に、ビア導体には添字ｖが付され、導体層には添字ｃが付されている。
ビルドアップ工法により、コア基板２の両面の上に、第１ビア導体４ｕｖ，４ｄｖと第２導体層４ｕｃ，４ｄｃが夫々形成された第１層間樹脂絶縁層４ｕｉ，４ｄｉが夫々形成されている。更に、第１層間樹脂絶縁層４ｕｉ，４ｄｉの上に、第２ビア導体６ｕｖ，６ｕｖと第２導体層６ｕｃ，６ｄｃが夫々形成された第２層間樹脂絶縁層６ｕｉ，６ｄｉが夫々形成されている。更に、第２層間樹脂絶縁層６ｕｉ，６ｄｉの上に、第３ビア導体８ｕｖ，８ｄｖと第３導体層８ｕｃ，８ｄｃが夫々形成された第３層間樹脂絶縁層８ｕ，８ｄが夫々形成されている。更に、第３層間樹脂絶縁層８ｕｉ，８ｄｉの上に、ソルダーレジスト層又は絶縁樹脂層１０ｕｉ，１０ｄｉが夫々形成されている。
【００２４】
なお、第１の配線板１００は、コア基板自体が存在しないコアレス配線板であってもよい。ビルドアップ層の層数は、これに限定されず、任意である。
【００２５】
第１の配線板１００のＬ／Ｓは、典型的な有機材料系プリント配線板のため、１０μｍ／１０μｍ以上となっている。従って、パッドも「粗いピッチのパッド」となっている。例えば、このピッチは１００μｍ以上である。
【００２６】
（第２の配線板）
第２の配線板（配線フィルム）１５０は、別途形成された非常に薄いフィルム状の配線板である。図４Ａ〜４Ｋに関連して説明するように、例えば、Ｓｉまたはガラス板のキャリア上に、半導体プロセスを利用して二層又は多層の回路パターンを形成し、その後、これを剥離して形成される。従って、回路パターンのＬ／Ｓは、１０μｍ／１０μｍ未満が可能であり、パッドも「密なピッチのパッド」の形成が可能である。例えば、このピッチは１００μｍ未満である。
【００２７】
図１Ｂに示すように、第２の配線板１５０は、例えば、結合材１２を使用して、第１の配線板１００の半導体素子搭載面の一部に物理的に固着され、結合型のプリント配線板１０となる。結合型のプリント配線板１０の半導体素子搭載面には、第１の半導体素子２２と第２の半導体素子２４とが、近接して並置され実装される。第１の半導体素子２２と第２の半導体素子２４は、各々、一部分は第２の配線板１５０に搭載され、残りの部分は第１の配線板１００に搭載されている。
【００２８】
（半導体素子）
図１Ａでは、第１の半導体素子２２としてＤＲＡＭが、第２の半導体素子２４としてＭＰＵが図示されている。これに限定されないが、多くの場合、第１の半導体素子２２はメモリ系の半導体素子であり、第２の半導体素子２４はロジック系の半導体素子である。従って、ここでは、第１の半導体素子２２としてＭＰＵを、第２の半導体素子２４としてＤＲＡＭを例にとって説明する。また、図１Ａでは、２個半導体素子を図示しているが、勿論、２個以上の複数の半導体素子を搭載してもよい。
【００２９】
（各要素の接続）
図１Ｂ及び図１Ｃは、第１実施形態に係る結合型のプリント配線板の構造の内、半導体素子−第２の配線板（配線フィルム）−第１の配線板（従来のプリント配線板）の間の接続を説明する部分拡大図である。
第２の配線板（配線フィルム）１５０に注目されたい。第２の配線板１５０は、第１の配線板側で、結合材１２を使って第１の配線板１００に対して物理的に固着されている。この結合材１２は、例えば、アンダーフィル（ＵＦ）、絶縁性フィルム（ＵＣＦ）、絶縁性接着剤等である。この結合材１２によって、第２の配線板１５０は第１の配線板１００に対して固定され、両配線板間の空間は密封されて湿気等に対して封止作用を奏している。
【００３０】
結合型のプリント配線板１０の半導体搭載面に形成されたパッドのピッチに関して説明する。先ず、半導体素子を見ると、ＤＲＡＭ２２のパッドの内、第１の基板１００に電気的に接続するパッド２２ｐ−１のピッチは粗く、第２の基板１５０を介してＭＰＵ２４に電気的に接続するパッド２２ｐ−２のピッチは密となっている。同様に、ＭＰＵ２４のパッドの内、第１の基板１００に電気的に接続するパッド２４ｐ−１のピッチは粗く、第２の基板１５０を介してＤＲＡＭ２２に電気的に接続するパッド２４ｐ−２のピッチは密となっている。
これら半導体素子のパッドピッチに適合するように、第２の配線板（配線フィルム）１５０の半導体素子搭載面に形成されたパッド１５０ｐは、密なピッチのパッドとなっている。
【００３１】
次に、第１の配線板（従来のプリント配線板）１００を見ると、パッド８ｕｐのパッドピッチは粗く、回路パターンも粗いパターンである。この第１の配線板１００のパッドピッチに適合するように、半導体素子２２，２４の第１の配線板に電気的に接続するパッド２２ｐ−１，２４ｐ−１は粗いピッチのパッドとなっている。
【００３２】
半導体素子のパッドピッチに関しては、一般に、ロジック系素子に関しては、ユーザ側の要求により、図のようなパッドピッチとすることが可能である。また、Side by Side実装のメモリ系素子については、ロジック系素子との高速インターフェースを実現するため図のようなパッドピッチを採用する可能性がある。
【００３３】
図に示すように、ＤＲＡＭ２２のパッドの内、電気的にＭＰＵ２４に接続するパッド２２ｐ−２はＭＰＵ２４に近い位置に形成されている。同様に、ＭＰＵ２４のパッドの内、電気的にＤＲＡＭ２２に接続するパッド２４ｐ−２はＤＲＡＭ２２に近い位置に形成されている。
【００３４】
一般に、パーソナルコンピュータ、サーバコンピュータ等の電子機器では、ジョブの命令に応答して、リードライトが比較的遅い大容量記憶装置（例えば、ＨＤＤ）（図示せず。）から、容量は比較的小さいがリードライトが高速な半導体素子（即ち、メモリ系素子２２）へプログラム及び必要なデータが転送され、更にプログラムはロジック系素子２４に転送される。プログラムの実行に際し、必要なデータがメモリ系素子２２からロジック系素子２４に逐次呼び出され、演算処理され、その演算結果がロジック系素子２４からメモリ系素子２２に逐次書き込まれる。ジョブの終了後、処理結果は大容量記憶装置に転送される。このように、データ処理の期間中、メモリ系素子２２とロジック系素子２４の間のデータ転送は、頻繁且つ大量に行われる。
【００３５】
従って、図示のように、第２の配線板１５０を介して、ＤＲＡＭ２２とＭＰＵ２４との間を接続する実装形態は、各素子のパッドが相互に近い位置に形成されていて、一方の素子のパッド−他方の素子のパッド間の距離（即ち、第２の配線板１５０の各要求配線長）が一層短くなり、信号の伝送遅れを短縮化する点で非常に好ましい。第２の配線板１５０は、半導体製造プロセスを利用するため、ファインパターンの形成が可能である。
【００３６】
［第２の配線板］
図２は、第２の配線板（配線フィルム）１５０の断面図である。現在試作検討中の第２の配線板１５０は、各絶縁層の厚み２〜４μｍ、絶縁層全体の厚み１０〜２０μｍのフィルム状配線板である。第２の配線板の上面には、半導体素子との接続のための半田ボール１５０ｓが形成される。（なお、半田ボールは形成しない実装法もある）。第２の配線板１５０の下面には、回路パターンは存在しない。
【００３７】
（半田バンプの高さの平坦化）
図３Ａに示すように、第１の配線板１００のパッド８uｐと第２の配線板１５０のパッド１５０ｐとは、半導体素子２２，２４（図１Ｂ参照）までの距離が異なる。半導体素子２２，２４を実装する際には、パッド８uｐに形成された半田バンプ８ｓの先端部（頂部）とパッド１５０ｐに形成された半田バンプ１５０ｓの先端部（頂部）を揃えることが好ましい。図３Ａは、表面が平坦な金属板（図示せず。）を使って、半田バンプ８ｓと半田バンプ１５０ｓの先端部を加圧して半田バンプの高さを平坦化する方法を示している。
【００３８】
図３Ｂは、半田バンプ８ｓ，１５０ｓが形成された第１の配線板１００の表面に、絶縁性樹脂層７６を形成し、半田バンプ８ｓと半田バンプ１５０ｓの絶縁性樹脂層から飛び出した部分を研磨、加圧又はブラスト処理して、半田バンプの高さを平坦化する方法を示している。この絶縁性樹脂層７６としては、例えば、モールドアンダー樹脂、一般にフィラーが混入していない非導電性フィルムＮＣＦ(Non Conductive Film)、一般にフィラーが混入しているアンダーフィルＵＦ(Under Fill)樹脂等が利用出来る。
【００３９】
［第２の配線板の製造方法］
図４Ａ〜４Ｌを参照しながら、第１及び第２の実施形態の第２の配線板（配線フィルム）１５０，１５５の製造方法を説明する。
【００４０】
図４Ａに示すように、支持板（「キャリア」ともいう。）６０を用意する。支持板は、典型的には平坦なＳｉまたはガラス板である。この上面に、剥離層６２を形成する。剥離層６２は、支持板上に形成された第２の配線板を、最終段階で支持板から剥がすために形成される。
【００４１】
図４Ｂに示すように、剥離層６２の上に、絶縁層６４が形成される。例えば、例えば、スピニング法により、薄い絶縁層が形成される。
【００４２】
図４Ｃに示すように、絶縁層６４の上にスパッタ法などでシード層を形成した後、感光性レジスト６６が形成される。一般の半導体プロセスで行われているように、例えば、液体レジスト６６がスピニング法で塗布され、乾燥・硬化される。
【００４３】
図４Ｄに示すように、適当なマスク（図示せず。）を用いて、レジスト６６をパターニングする。即ち、回路パターン形成箇所のレジスト６６を除去する。
【００４４】
図４Ｅに示すように、回路パターン形成箇所に導体層６８を形成する。即ち、回路パターン形成箇所の絶縁層の上に、例えば、半導体製造プロセスで使用されるスパッタ法又は真空蒸着法によりシード層を形成し、これを電極として利用して電解銅メッキを行う。半導体製造プロセスを利用することによりファインパターンの形成が可能となる。
【００４５】
図４Ｆに示すように、レジスト６６を剥離する。この段階で、最下層の導体パターン６８が形成される。この最下層の導体パターン６８は絶縁層６４の上にある。
【００４６】
図４Ｇに示すように、更に、例えば、スピニング法により、絶縁層７０が形成される。図４Ｂと同様の工程である。
【００４７】
図４Ｈに示すように、絶縁層７０に、例えば、フォトリソを使用して、ビア導体用の孔７０ａが形成される。
【００４８】
図４Ｉに示すように、孔７０ａが形成された絶縁層の上にスパッタ法などによりシード層を形成した後、感光性レジスト７２が形成される。図４Ｃと同様の工程である。
【００４９】
図４Ｊに示すように、適当なマスク（図示せず。）を用いて、感光性レジスト７２をパターニングする。図４Ｄと同様の工程である。
【００５０】
図４Ｋに示すように、回路パターン（ビア導体を含む。）形成箇所に導体層７４を形成する。図４Ｅと同様の工程である。
【００５１】
図４Ｅに示すように、感光性レジスト７２を剥離する。図４Ｅと同様の工程である。
【００５２】
多層配線の場合、図４Ｇ〜図４Ｌの工程を必要な回数繰り返す。必要な層数が形成された後、最終段階で、支持板６０から、剥離層６２で剥離すると、第２の配線板１５０が完成する。
【００５３】
［第１の配線板（従来のプリント配線板）の製造方法］
第１の配線板１００は、任意の従来の有機材料系（例えば、エポキシ樹脂）のプリント配線板であってよい。図１Ａ，１Ｂに示す第１実施形態及び図３Ａ，３Ｂに示す第２実施形態では、例示として、コア基板の両面に、３層のビルドアップ層を夫々形成した配線板が図示されている。従って、図７Ａ〜７Ｈを参照しながら、このような配線板の製造方法について、ごく簡単に説明する。
【００５４】
図５Ａに示すように、例えば、エポキシ樹脂製の両面銅箔積層板が用意され、レーザ加工によりスルーホール用の孔２ｔが明けられる。セミアディティブ法を採用する場合は、両面の銅箔は薄い銅箔である。
図５Ｂに示すように、スルーホール内を含めて全面に、無電解銅解メッキ、次に電解銅メッキが施されて導体層２ｕｃ，２ｄｃが夫々形成される。
図５Ｃに示すように、感光性ドライフィルム（図示せず。）を用いて導体層をパターニングして第１導体層２ｕｃ，２ｄｃが夫々形成される。
図５Ｄに示すように、両面に第１層間絶縁層４ｕ，４ｄが夫々形成される。絶縁シート又はプリプレグを利用し、加熱圧着する。
図５Ｅに示すように、両面に第１層間絶縁層４ｕ，４ｄに、レーザ加工によりビア導体用の孔が明けられ、孔内を含めて全面に、無電解銅解メッキ、次に電解銅メッキが施されて、ビア導体４ｕｖ，４ｄｖ及び導体層４ｕｃ，４ｄｃが夫々形成される。
図５Ｆに示すように、感光性ドライフィルム（図示せず。）を用いて導体層をパターニングして、第２ビア導体４ｕｖ，４ｄｖ及び第２導体層４ｕｃ，４ｄｃが夫々形成される。
図５Ｇに示すように、図５Ｃ〜５Ｆの工程を更に２回繰り返して、第２ビア導体６ｖ，６ｖと第２導体層６ｄｃ，６ｄｃが夫々形成された第２層間樹脂絶縁層６ｕ，６ｄが夫々形成され、更に、第３ビア導体８ｕｖ，８ｄｖと第３導体層８ｕｃ，８ｄｃが夫々形成された第３層間樹脂絶縁層８ｕ，８ｄが夫々形成される。
図５Ｈに示すように、更に、ソルダーレジスト層又は絶縁樹脂層１０ｕ，１０ｄが夫々形成される。ソルダーレジスト層又は絶縁樹脂層１０ｕ，１０ｄは、任意であり、無くてもよい。従って、第1の配線板１００の第２の配線板結合面は、ソルダーレジスト層又は絶縁樹脂層１０ｕ又は第３層間樹脂絶縁層８ｕとなる。
【００５５】
（代替例）
図５Ａでは、レーザ加工によりスルーホール用の孔２ｔを明けている。この代わりに、次の手順で、砂時計スルーホール導体を形成してもよい。
図６Ａに示すように、コア基板上面側からレーザを照射し、スルーホール形成位置に上面側から下面側に向けて縮径するテーパーから成る第１開口２ｔ−１を形成する。引き続き、下面側からレーザを照射し、スルーホール形成位置に下面側から上面側に向けて縮径するテーパーから成る第２開口２ｔ−２を形成する。これにより、第１開口２ｔ−１及び第２開口２ｔ−２から成る砂時計スルーホール用通孔を設ける。
【００５６】
図６Ｂに示すように、第１開口２ｔ−１及び第２開口２ｔ−２を含めて全面に、無電解銅メッキ、次に電解銅メッキが施されて、砂時計スルーホール用通孔はフィルドメッキで充填され、スルーホール導体２ｔ及び導体層２ｕｃ，２ｄｃが夫々形成される。
これ以降の工程は、図５Ｃ〜５Ｈ及びこれらに関する説明と同じである。
【００５７】
［第１の配線板と第２の配線板の結合］
第１の実施形態に係る結合型のプリント配線板１０においては、別個に形成された第１の配線板１００と第２の配線板１５０とは、結合材１２によって物理的に固着される。
【００５８】
［変形例・代替例・その他］
本発明に係る結合型のプリント配線板及びその製造方法の実施形態について説明したが、これらは例示であって、本発明を何等限定するものではないことを承知されたい。本実施形態に関して当業者が容易に成し得る追加・削除・変更・改良は、本発明の範囲内である。本発明の技術的範囲は、添付の特許請求の範囲の記載に基づいて定められる。
【符号の説明】
【００５９】
２：コア基板、  ２ｔ：スルーホール導体、  ２ｕｃ，２ｕｄ：コア基板導体層、  ４ｕ，４ｄ：第１層間樹脂絶縁層、  ４ｕｖ，４ｄｖ：第１ビア導体、  ４ｕｃ，４ｄｃ：第１導体層、  ６ｕ，６ｄ：第２層間樹脂絶縁層、  ６ｕｖ，６ｄｖ：第２ビア導体、  ６ｕｃ，６ｄｃ：第２導体層、  ８ｕ，８ｄ：第３層間樹脂絶縁層、  ８ｕｖ，８ｄｖ：第３ビア導体、  ８ｕｃ，８ｄｃ：第３導体層、  １０：結合型のプリント配線板、  １０ｕ，１０ｄ：絶縁樹脂層，ソルダーレジスト層、  １２：結合材、  １５：結合型のプリント配線板、  ２２：半導体素子，メモリ系素子，ＤＲＡＭ、  ２２ｐ−１，２２ｐ−２：電極パッド，パッド、  ２４：半導体素子，ロジック系素子，ＭＰＵ、  ２４ｐ−１，２４ｐ−２：電極パッド，パッド、  ３４−１ｐ，３４−２ｐ：パッド、  ３８：接続手段、  ４４：充填ビア導体、  ４６：半田ボール、  ５０：レジスト、  ６０：支持板、  ６２：剥離層、  ６４：絶縁層、  ６６：レジスト、  ６６：液体レジスト、  ６６：感光性レジスト、  ６８：導体パターン、  ６８：導体層、  ７０：絶縁層、  ７０ａ：孔  ７２：感光性レジスト、  ７４：導体層、  ７６：絶縁樹脂層、  １００：多層プリント配線板，有機材料系プリント配線板，第１の配線板、  １５０：第２の配線板，配線フィルム、１５０ｓ：半田ボール、  ２００：マザーボード
【図４Ｇ】
2015050315.tif 000003
【図４Ｈ】
2015050315.tif 000004
【図４Ｉ】
2015050315.tif 000005
【図４Ｊ】
2015050315.tif 000006
【図４Ｋ】
2015050315.tif 000007
【図４Ｌ】
2015050315.tif 000008
【図５Ａ】
2015050315.tif 000009
【図５Ｂ】
2015050315.tif 000010
【図５Ｃ】
2015050315.tif 000011
【図５Ｄ】
2015050315.tif 000012
【図５Ｅ】
2015050315.tif 000013
【図５Ｆ】
2015050315.tif 000014
【図５Ｇ】
2015050315.tif 000015
【図５Ｈ】
2015050315.tif 000016
【図６Ａ】
2015050315.tif 000017
【図６Ｂ】
2015050315.tif 000018
【図１Ａ】
2015050315.tif 000019
【図１Ｂ】
2015050315.tif 000020
【図１Ｃ】
2015050315.tif 000021
【図２】
2015050315.tif 000022
【図３Ａ】
2015050315.tif 000023
【図３Ｂ】
2015050315.tif 000024
【図４Ａ】
2015050315.tif 000025
【図４Ｂ】
2015050315.tif 000026
【図４Ｃ】
2015050315.tif 000027
【図４Ｄ】
2015050315.tif 000028
【図４Ｅ】
2015050315.tif 000029
【図４Ｆ】
2015050315.tif 000030