(57)【要約】【課題】層数が異なる誘電体膜から形成され、容量値のばらつきが抑制される複数の容量素子を有する電子デバイスの製造方法を提供する。【解決手段】第１容量素子下部電極７ａと第２容量素子下部電極７ｂを形成し、第１、第２容量素子下部電極７ａ、７ｂの上方に第１誘電体膜８を形成し、第１誘電体膜８の上方に第１金属膜９を形成し、第１金属膜８上に第２誘電体膜１１を形成し、第２誘電体膜１１上方に第２金属膜１２を形成し、マスク１３を使用して第１容量素子下部電極上の前記第２誘電体膜及び前記第２金属膜を残しつつ、第２容量素子下部電極７ｂの上方から第２金属膜１２と第２誘電体膜１１を除去し、第１容量素子下部電極７ａの上の第２金属膜１２に重なる第１容量素子上部電極１４ａを形成し、第２容量素子下部電極７ｂの上方の第１金属膜９の上方に第２容量素子上部電極１４ｂを形成する工程を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の上方に第１容量素子下部電極と第２容量素子下部電極を形成する工程と、
前記第１容量素子下部電極、前記第２容量素子下部電極の上方に第１誘電体膜を形成する工程と、
前記第１誘電体膜の上方に第１金属膜を形成する工程と、
前記第１金属膜の上方に第２誘電体膜を形成する工程と、
前記第２誘電体膜の上方に第２金属膜を形成する工程と、
マスクを使用して前記第１容量素子下部電極上の前記第２誘電体膜及び前記第２金属膜を残しつつ、前記第２容量素子下部電極の上方から前記第２金属膜と前記第２誘電体膜とを除去する工程と、
前記第１容量素子下部電極の上方の前記第２金属膜に重なる第１容量素子上部電極を形成する工程と、
前記第２容量素子下部電極の上方の前記第１金属膜の上方に第２容量素子上部電極を形成する工程と、
を有することを特徴とする電子デバイスの形成方法。
【請求項２】
基板の上に第１容量素子下部電極と第３容量素子下部電極を形成する工程と、
前記第１容量素子下部電極、前記第３容量素子下部電極の上に第１誘電体膜を形成する工程と、
前記第１誘電体膜の上に第１金属膜を形成する工程と、
マスクを使用して前記第１容量素子下部電極上の前記第１誘電体膜及び前記第１金属膜を残しつつ、前記第３容量素子下部電極の上の前記第１金属膜と前記第１誘電体膜とを除去する工程と、
前記第３容量素子下部電極と前記第１金属膜の上に第２誘電体膜を形成する工程と、
前記第２誘電体膜を形成した後に、前記第１容量素子下部電極と前記第３容量素子下部電極のそれぞれの上方に第１容量素子上部電極と前記第３容量素子上部電極を形成する工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項３】
前記第１容量素子上部電極と前記第３容量素子上部電極を形成する工程の前に、前記第２誘電体膜の上に第２金属膜を形成する工程と、
マスクを使用して前記第２金属膜のうち前記第１容量素子下部電極の上方の領域を除去するとともに、前記第３容量素子下部電極の上方に残す工程と、
を有することを特徴とする請求項２に記載の電子デバイスの製造方法。
【請求項４】
前記マスクは、レジストパターンであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法に関する。
【背景技術】
【０００２】
異なる容量値のＭＩＭ(Metal-Insulator-Metal)構造の容量素子は、次のような方法により形成することが知られている。
【０００３】
第１の例として、まず、第１金属膜の上に第１誘電体膜を形成し、さらに、第１誘電体膜をパターニングして第１領域に残す一方、第２領域から除去する。その後に、第１領域の第１誘電体膜と第２領域の第１金属膜を含む領域の上に第２誘電体膜を形成する。さらに、第２誘電体膜の上に第２金属膜と第３誘電体膜を順に形成する、その後に、レジストマスクを使用して第３誘電体膜から第１金属膜までの各層をパターニングする。これにより、第１領域には、第１金属膜の下部電極と第２金属膜の上部電極の間に第１、第２誘電体膜を有する第１の容量素子が形成され、第２領域には、第１金属膜の下部電極と第２金属膜の上部電極の間に第２の誘電体膜を有する第２の容量素子が形成される。
【０００４】
また、第２の例として、レジストマスクを使用して第１絶縁膜を部分的にエッチングしてトレンチを形成した後に、第１絶縁膜より誘電率の高い第２絶縁膜をトレンチに充填することが知られている。この場合、第１絶縁膜と第２絶縁膜の両側をプレートで挟んで容量素子として使用されるとともに、第２絶縁膜を上下からプレートで挟んで別の容量素子として使用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１５２７９６号公報
【特許文献２】特開２００４−４０１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような第１の例の容量素子の形成方法では、レジストマスクを使用して第１誘電体膜をパターニングした後にその上方に上部電極となる第２金属膜を形成している。このため、フォトレジストを形成、除去する際に、残される第１誘電体膜の表面が汚染されるので、第１誘電体膜の比誘電率が変動し、第１の容量素子の容量値がばらつく原因となる。
【０００７】
また、第２の例の容量素子の形成方法でも、レジストマスクを使用して第１絶縁膜にトンレンチを形成し、その中に第２絶縁膜を充填しているので、レジストマスクを形成、除去する際に、トレンチ内が汚染され、第２絶縁膜の比誘電率が変動する。このため、第２絶縁膜から形成される容量素子の容量値がばらつく原因となる。
【０００８】
本発明の目的は、層構造が異なる誘電体膜から形成され、容量値のばらつきが抑制される複数の容量素子を有する電子デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本実施形態の１つの観点によれば、基板の上方に第１容量素子下部電極と第２容量素子下部電極を形成する工程と、前記第１容量素子下部電極、前記第２容量素子下部電極の上方に第１誘電体膜を形成する工程と、前記第１誘電体膜の上方に第１金属膜を形成する工程と、前記第１金属膜の上方に第２誘電体膜を形成する工程と、前記第２誘電体膜の上方に第２金属膜を形成する工程と、マスクを使用して前記第１容量素子下部電極上の前記第２誘電体膜及び前記第２金属膜を残しつつ、前記第２容量素子下部電極の上方から前記第２金属膜と前記第２誘電体膜とを除去する工程と、前記第１容量素子下部電極の上方の前記第２金属膜に重なる第１容量素子上部電極を形成する工程と、前記第２容量素子下部電極の上方の前記第１金属膜の上方に第２容量素子上部電極を形成する工程と、を有することを特徴とする電子デバイスの形成方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１０】
本実施形態によれば、層構造が異なる誘電体膜から形成される複数の容量素子の容量値のばらつきが抑制される。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係る電子デバイスの製造方法の一例を示す断面図である。
【図２】図２は、実施形態に係る電子デバイスの製造方法の一例を示す断面図である。
【図３】図３は、実施形態に係る電子デバイスの製造方法の一例を示す断面図である。
【図４】図４は、実施形態に係る電子デバイスの製造方法の一例を示す断面図である。
【図５】図５は、実施形態に係る電子デバイスの製造方法の変形例を示す断面図である。
【発明を実施するための形態】
【００１２】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１３】
図１〜図４は、本実施形態に係る電子デバイスの製造方法であって電子デバイスに含まれる容量素子の形成工程の一例を示す断面図である。
【００１４】
次に、図１（ａ）に示す構造を形成するまでの工程を説明する。
まず、基板、例えば半導体基板１であるシリコン基板の上面に第１層間絶縁膜２、第２層間絶縁膜３を形成する。第１層間絶縁膜２として、例えば二酸化シリコン膜をＣＶＤ法により形成し、第２層間絶縁膜３として、例えば、酸化シリコン膜より誘電率の低い絶縁膜、例えば、塗布法により形成される有機系ＳＯＧ(spin-on-glass)とＣＶＤ法により形成される炭化シリコンの積層構造の膜が形成される。
【００１５】
さらに、第２層間絶縁膜３上にフォトレジスト（不図示）を塗布し、これに露光、現像等を施すことにより、第１、第２及び第３の容量素子形成領域にそれぞれ第１、第２及び第３の開口部（不図示）を形成する。続いて、フッ素系ガスを使用するドライエッチング、例えば反応性イオンエッチング法により、第１、第２及び第３の開口部（不図示）を通して第２層間絶縁膜３をエッチングすることにより第１、第２及び第３の凹部３ａ、３ｂ、３ｃを形成する。なお、第２層間絶縁膜３では、第１、第２及び第３の凹部３ａ、３ｂ、３ｃに繋がる配線、その他の配線を形成するための配線形成用溝（不図示）が同時に形成される。
【００１６】
この状態で、第１、第２及び第３の凹部３ａ、３ｂ、３ｃの内面と第２層間絶縁膜３の上面の上に銅拡散防止層４として例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ等のいずれかの導電膜を例えばスパッタ法により形成する。さらに、銅拡散防止層４上に銅シード層５を例えばスパッタ法により形成する。さらに、銅シード層５を電極に使用する電解めっき法により、第１、第２及び第３の凹部３ａ、３ｂ、３ｃ内を完全に埋め込む厚さの銅層６を銅シード層５の上に形成する。
【００１７】
次に、図１（ｂ）に例示するように、例えば化学的機械的研磨（ＣＭＰ）法により銅層６、銅シード層５及び銅拡散防止層４を第２層間絶縁膜３の上面から除去するとともに、それらの層４、５、６を第１、第２及び第３の凹部３ａ、３ｂ、３ｃ内に残す。第１、第２及び第３の凹部３ａ、３ｂ、３ｃ内に残された銅膜６、銅シード層５及び銅拡散防止層４は、容量素子の第１、第２及び第３の下部電極７ａ、７ｂ、７ｃとして使用される。なお、第１、第２及び第３の下部電極７ａ、７ｂ、７ｃの形成と同時に、第２層間絶縁膜３の配線形成用溝（不図示）内には銅配線（不図示）が形成される。その銅配線には下部電極７ａ、７ｂ、７ｃに接続される銅配線（不図示）が含まれてもよい。なお、下部電極７ａ、７ｂ、７ｃは、アルミニウム又はその合金の膜をパターニングすることにより形成されてもよい。また、第１、第２及び第３の下部電極７ａ、７ｂ、７ｃは、それらの下の第１層間絶縁膜２を貫通する形状の導電性プラグに接続され、半導体基板１に形成されるＭＯＳトランジスタ（不図示）に接続されてもよい。
【００１８】
次に、図１（ｃ）に例示する構造を形成する方法を説明する。
まず、第１、第２及び第３の下部電極７ａ、７ｂ、７ｃと第２層間絶縁膜３の上に第１誘電体膜８、第１保護金属膜９を順に形成する。第１誘電体膜８として窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜などから選択されるが、これに限定されるものではないし、複数の層構造であってもよい。第１誘電体膜８の形成方法としてスパッタ法、蒸着法、ＣＶＤ法などを使用する。また、第１保護金属膜９として、チタン、アルミニウム、モリブデン、金、プラチナなどの膜などの少なくとも一層が形成され、その形成方法としてスパッタ法、蒸着法、ＣＶＤ法などを使用し、第１誘電体膜８を覆う厚さに形成する。
【００１９】
その後、第１保護金属膜９の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン１０を形成する。レジストパターン１０は、第１、第２の下部電極７ａ、７ｂの上方に重なるとともに少なくともその周囲の第１保護金属膜９を露出し、さらに、第３の下部電極７ｃの上とその周囲の第１保護金属膜９を露出する形状を有する。
【００２０】
次に、図２（ａ）に例示するように、レジストパターン１０をマスクに使用して第１保護金属膜９と第１誘電体膜８を順にエッチングし、第２層間絶縁膜３の上面を露出させるとともに、第３の下部電極７ｃの上面を露出させる。これにより、第１、第２の下部電極７ａのそれぞれの上に残された第１誘電体膜８を第１キャパシタ誘電体膜８ａ、８ｂとし、その上に残された第１保護金属膜９を第１保護金属パターン９ａ、９ｂとする。第１保護金属パターン９ａ、９ｂは、それぞれ、他の導電膜には接続されない孤立したパターンとなる。なお、第２層間絶縁膜３内に形成される銅配線（不図示）の上の第１保護金属膜９、第１誘電体膜８は除去される。
【００２１】
第１保護金属膜９と第１誘電体膜８のエッチング方法として、例えば、スパッタエッチング、反応性イオンエッチングなどのドライエッチングを使用する。その後にレジストパターン１０を除去する。
【００２２】
次に、図２（ｂ）に例示するように、第１保護金属パターン９ａ、９ｂ、第３の下部電極７ｃのそれぞれの露出面を減圧雰囲気中でスパッタエッチング、プラズマ処理、還元処理などによりクリーニングする。
【００２３】
次に、図２（ｃ）に示す構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜３、第１保護金属パターン９ａ、９ｂ、第３の下部電極７ｃ等の上に、第２誘電体膜１１と第２保護金属膜１２を順に形成する。第２誘電体膜１１は、第１誘電体膜８とは異なる誘電体材料から形成されてもよいし、同じ誘電体材料から形成されてもよいが、同じ材料から形成される場合には第１誘電体膜８とは厚さを異ならせてもよい。第２誘電体膜１１は、例えば、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜などから選択される。第２誘電体膜１１は、複数の層から形成されてもよい。また、第２保護金属膜１２として、例えば、チタン、アルミニウム、モリブデン、金、プラチナのうち少なくとも１つの膜が形成される、第２保護金属膜１２は、第２誘電体膜１１を覆う厚さであればよく、例えば約１０ｎｍとする。
【００２４】
さらに、第２金属保護膜１２の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン１３を形成する。レジストパターン１３は、第１、第３の下部電極７ａ、７ｃに重なり、その周囲で第２金属保護膜１２を露出させるとともに、少なくとも第２の下部電極７ｂの上方とその周囲から第２保護金属膜１２を露出させる形状を有する。
【００２５】
次に、図３（ａ）に例示するように、レジストパターン１３をマスクに使用して第２保護金属膜１２と第２誘電体膜１１をエッチングし、第２層間絶縁膜３と第２保護金属パターン９ｂを露出させる。第２金属保護膜１２のエッチング方法としてスパッタ法、反応性イオンエッチング法などを採用する。この場合、第２の下部電極７ｂの上方の第１保護金属パターン９ｂがエッチングストッパーとなる条件で、第２誘電体膜１１を反応性イオンエッチング法、プラズマエッチング法などにより選択エッチングする。例えば、第２誘電体膜１１が窒化シリコン膜の場合にはエッチングガスとしてフッ素系ガスを使用する。
【００２６】
これにより、第１、第３の下部電極７ａ、７ｃの上方には、第２保護金属膜１２が他の導電膜に接続されない孤立した第２保護金属パターン１２ａ、１２ｃとして残される。また、第１の下部電極７ａの上方では、第１保護金属パターン９ａとその上の第２保護金属パターン１２ａの間には、第２誘電体膜１１が第２のキャパシタ誘電体膜１１ａとして残される。さらに、第３の下部電極７ｃとその上の第２保護金属パターン１２ｃの間には第２誘電体膜１１が第２キャパシタ誘電体膜１１ｃとして残される。なお、第２保護金属膜１２、第２誘電体膜１１は、第２層間絶縁膜３内に形成される銅配線（不図示）の上から除去される。
【００２７】
その後にレジストパターン１３を除去する。これにより露出した第１保護金属パターン９ｂ、第２保護金属パターン１２ａ、１２ｃの表面を減圧雰囲気中でスパッタ処理、プラズマ処理、還元処理などによりクリーニングする。
【００２８】
次に、図３（ｂ）に例示するように、第１保護金属パターン９ｂ、第２保護金属パターン１２ａ、１２ｃ、第２層間絶縁膜３等の上に金属膜１４を形成する。金属膜１４として、例えばアルミニウム膜、タングステン膜等を形成する。金属膜１４は、その下に形成した第１、第２保護金属膜９、１２より厚く形成される。その後、第４金属膜１４の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン１５を形成する。レジストパターン１５は、第１、第２及び第３の下部電極７ａ、７ｂ、７ｃの上に重なり、孤立し、その周囲を露出させる形状を有する。レジストパターン１５は、第２層間絶縁膜３内に形成された銅配線（不図示）の上とその周辺を覆わない形状とする。
【００２９】
次に、レジストパターン１５から露出した領域の第２金属膜１４を第１層間絶縁膜２が露出する深さまで例えばスパッタ法によりエッチングする。これによりパターニングされた第２金属膜１４は、図３（ｃ）に例示するように、第１、第２及び第３の下部電極膜７ａ、７ｂ、７ｃのそれぞれの上方で第１、第２及び第３の上部電極１４ａ、１４ｂ、１４ｃとして使用される。その後、レジストパターン１５を除去する。
【００３０】
これにより、第１の下部電極７ａとその上の第１キャパシタ誘電体膜８ａ、第１保護金属パターン９ａ、第２キャパシタ誘電体膜１１ａ、第２保護金属パターン１２ａ、第１の上部電極１４ａの積層構造は第１の容量素子Ｑ１として使用される。また、第２の下部電極７ｂとその上の第１キャパシタ誘電体膜８ｂ、第１保護金属パターン９ｂ、第２の上部電極１４ｂの積層構造は、第２の容量素子Ｑ２として使用される。さらに、第３の下部電極７ｃとその上の第２キャパシタ誘電体１１ｃ、第２保護金属パターン１２ｃ、第３の上部電極１４ｃの積層構造は第３の容量素子Ｑ３として使用される。
【００３１】
次に、図４（ａ）に例示する構造を形成するまでの工程を説明する。
まず、第１、第２及び第３の容量素子Ｑ１、Ｑ２、Ｑ３、第２層間絶縁膜３及び銅配線（不図示）等の表面上に、金属拡散防止絶縁膜１６として例えば窒化シリコン膜をＣＶＤ法により形成する。続いて、金属拡散防止絶縁膜１６の上に、第３層間絶縁膜１７、エッチングストップ膜１８、第４層間絶縁膜１９、ハードマスク膜２０を形成する。第３、第４層間絶縁膜１７、１９として、例えば酸化シリコン膜よりも誘電率の低い絶縁膜、例えば有機ＳＯＧ膜を形成する。また、エッチングストップ膜１８として、例えば窒化シリコン膜をＣＶＤ法により形成し、ハードマスク膜２０として例えば酸化シリコン膜をＣＶＤ法により形成する。
【００３２】
さらに、ハードマスク膜２０の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン（不図示）を形成する。このレジストパターンは、第１、第２及び第３の容量素子Ｑ１、Ｑ２、Ｑ３のそれぞれの上にホール形成用の開口部を有する。その後、それらのホール形成用の開口部を通してハードマスク膜２０から第３層間絶縁膜１７に第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃを形成する。その後にレジストパターン（不図示）を除去する。
【００３３】
新たにフォトレジストをハードマスク膜２０上と第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃ内に塗布し、これに露光、現像等を施すことによりレジストパターン（不図示）を形成する。そのレジストパターン（不図示）は、第１、第２及び第３のホール１７ａ、１７ｂ、１７ｃを含む領域に配線用の開口部を有する。この後に、配線用の開口部を通してハードマスク膜２０、第４層間絶縁膜１９をエッチングし、それらの膜に第１、第２及び第３の配線溝１９ａ、１９ｂ、１９ｃを形成する。
【００３４】
さらに、レジストパターン（不図示）を除去した後に、第１、第２及び第３のホール１７ａ、１７ｂ、１７ｃを通して金属拡散防止絶縁膜１６をエッチングする。これにより、第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃを第１、第２及び第３の上部電極１４ａ、１４ｂ、１４ｃに達する深さにする。なお、第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃを深くすると同時に、第１、第２及び第３の配線溝１９ａ、１９ｂ、１９ｃから露出しているエッチングストップ膜１８を除去してもよい。
【００３５】
次に、図４（ｂ）に示す構造を形成するまでの工程を説明する。
まず、第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃ、第１、第２及び第３の配線溝１９ａ、１９ｂ、１９ｃの内面とハードマスク膜２０の上面の上に、銅拡散防止層２１、銅シード層２２を形成する。この後に、銅シード層２２を電極に使用する電解めっき法により、銅シード層２２上に銅層２３を形成する。銅層２３は、ビアホール１７ａ、１７ｂ、１７ｃ及び配線溝１９ａ、１９ｂ、１９ｃを埋め込む厚さとする。この後に、第４層間絶縁膜１９上の銅膜２３、銅シード層２２、銅拡散防止層２１及びハードマスク膜２０をＣＭＰ法などにより除去する。これにより、第１、第２及び第３のビアホール１７ａ、１７ｂ、１７ｃ、第１、第２及び第３の配線溝１９ａ、１９ｂ、１９ｃ内にそれぞれ残された銅層２３等は、デュアルダマシン構造の第１、第２及び第３のビア及び配線２４ａ、２４ｂ、２４ｃとして使用される。ビア及び配線２４ａ、２４ｂ、２４ｃは、第１、第２層間絶縁膜２、３等に形成される他のビア（不図示）を介し、半導体基板１に形成されるＭＯＳトランジスタ（不図示）等に接続されてもよい。
【００３６】
その後に、第１、第２及び第３のビア及び配線２４ａ、２４ｂ、２４ｃの上に銅拡散防止絶縁膜、層間絶縁膜、ビア、配線等の形成を繰り返し、多層配線構造を形成する。
【００３７】
第１誘電体膜８の比誘電率をε１、第２誘電体膜１１の比誘電率をε２とし、それらの膜厚をｄとし、真空の誘電率をε０とする。また、第１、第２、第３の容量素子Ｑ１、Ｑ２、Ｑ３における第１、第２誘電体膜８、１１の平面の面積Ｓも同じに形成する。さらに、第１、第２及び第３の下部電極７ａ、７ｂ、７ｃ、第１、第２及び第３の上部電極１４ａ、１４ｂ、１４ｃのそれぞれの平面の形状を同じとする。この条件における第１、第２及び第３の容量素子Ｑ１、Ｑ２、Ｑ３のそれぞれの容量値Ｃ１、Ｃ２、Ｃ３は、Ｃ１＝ε０（ε１ε２／（ε１＋ε２））Ｓ／ｄ、Ｃ２＝ε０ε１Ｓ／ｄ、Ｃ３＝ε０ε２Ｓ／ｄとなる。
【００３８】
以上の実施形態では、誘電体膜８、１１の積層構造を相違させて容量値の異なる複数の容量素子Ｑ１、Ｑ２、Ｑ３を形成する場合に、それらの一部に含まれない誘電体膜８、１１を形成する工程を有している。その工程において、いずれかの容量素子に含まれない誘電体膜８、１１をパターニングするために、その誘電体膜８、１１の上に保護金属膜９、１２を形成している。これにより、パターニングの際に生じる汚染や損傷から誘電体膜８、１１を防御することができるので、誘電体膜８、１１の汚染や損傷による容量値のばらつきを抑制することができる。一方、保護金属膜９、１２の一部は、その下の誘電体膜８、１１とともにエッチングされるが、残される保護金属膜９、１２は低抵抗であり、容量素子Ｑ１、Ｑ２、Ｑ３の電極として機能するため、その膜厚の変動によって容量値に殆ど影響は及ぼさない。
【００３９】
ところで、第１、第２及び第３の容量素子Ｑ１、Ｑ２、Ｑ３は、第１、第２の誘電体膜の少なくとも一方から形成しているが、特に二層構造に限定されるものではなく、二層よりも多く誘電体膜を形成し、それらの間に金属保護膜を形成してもよい。また、図３（ａ）に示したように、レジストパターン１３をマスクにして第２保護金属膜１２、第２誘電体膜１１をエッチングして除去し、レジストパターン１３を除去した後に、図５（ａ）に例示するように、第３誘電体膜３１を形成してもよい。第３誘電体膜３１は、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜、酸化ハフニウム膜などから形成され、第１保護金属パターン９ｂ、第２保護金属パターン１２ｂ、第２層間絶縁膜３などの上に形成される。第３誘電体膜３１は、容量素子の最上の誘電体膜となり、全ての第１、第２及び第３の下部電極７ａ、７ｂ、７ｃの上方に残されるとすると、パターニングはされなくてもよい。この場合には、第３誘電体膜３１上には保護金属膜を形成せずに、上部電極となる金属膜１４を直接形成してもよい。この場合、金属膜１４をパターニングするためのレジスト１５を金属膜１４の上に形成し、金属膜１４のエッチングに続いて第３誘電体膜３１をエッチングして図５（ｂ）に示す構造にしてもよい。なお、パターニングが不要な第３誘電体膜３１は、第２層間絶縁膜３上に残してもよい。
【００４０】
上記の実施形態によれば、同一の半導体基板１の上に、異なる誘電率、異なる膜厚などの条件の異なる誘電体膜８、１１を用いたＭＩＭ構造の容量素子Ｑ１、Ｑ２、Ｑ３を形成する工程において、誘電体膜８、１１の上面を露出させない保護金属膜９、１１を形成している。これにより、レジストパターン１０、１３をマスクにして誘電体膜８、１１をパターニングする際に、レジストパターンの形成による誘電体膜８、１１の表面の汚染や損傷が保護金属膜９、１２により防止することができるので、誘電体膜８、１１の比誘電率が初期状態から変化することを防止することができる。さらに、保護金属膜９、１１表面がレジストパターン１０、１３により汚染されても保護金属膜９、１２表面をエッチングしてクリーニングすることにより誘電体膜８、１１の損傷を防止しつつ汚染を除去することができる。なお、保護金属膜９、１２は、その導電性から容量素子Ｑ１、Ｑ２、Ｑ３の電極の１つとして機能するので、保護金属膜９、１２の膜厚がエッチングやクリーニングにより薄くなっても容量素子Ｑ１、Ｑ２、Ｑ３の容量値に影響を与えない。また、パターニングの際に誘電体膜８、１１のそれぞれの上面が保護金属膜８、１２で覆われているため、誘電体膜８、１１の上面はエッチングされず膜厚の減少を防止できる。
【００４１】
しかも、比誘電率、膜厚などの条件の異なる複数の誘電体膜８、１１の選択と変更が容易になり、容量素子Ｑ１、Ｑ２、Ｑ３の容量値の調整を容易にすることができる。さらに、複数層の誘電体膜８、１１をエッチングする場合にはその下に形成された保護金属膜９、１２がエッチングストッパーとして機能するので、積層構造の誘電体膜８、１１のエッチングの選択性が向上する。さらに、誘電体膜８、１１の比誘電率、膜厚の選択により容量値の精度が高くなるので、容量素子Ｑ１、Ｑ２、Ｑ３の容量値を面積によらずに変更することができ、容量素子Ｑ１、Ｑ２、Ｑ３の面積を小さくすることができる。
【００４２】
なお、上記の実施形態では、容量素子Ｑ１、Ｑ２、Ｑ３を半導体基板１上に形成する方法について説明したが、基板は半導体基板に限られるものではなく、ＳＯＩ基板、ガラス基板等に電子デバイスの１つとして形成されてもよい。
【００４３】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００４４】
次に、本発明の実施形態について特徴を付記する。
（付記１）基板の上方に第１容量素子下部電極と第２容量素子下部電極を形成する工程と、前記第１容量素子下部電極、前記第２容量素子下部電極の上方に第１誘電体膜を形成する工程と、前記第１誘電体膜の上方に第１金属膜を形成する工程と、前記第１金属膜の上方に第２誘電体膜を形成する工程と、前記第２誘電体膜の上方に第２金属膜を形成する工程と、マスクを使用して前記第１容量素子下部電極上の前記第２誘電体膜及び前記第２金属膜を残しつつ、前記第２容量素子下部電極の上方の前記第２金属膜と前記第２誘電体膜と除去する工程と、前記第１容量素子下部電極の上方の前記第２金属膜に重なる第１容量素子上部電極を形成する工程と、前記第２容量素子下部電極の上方の前記第１金属膜の上方に第２容量素子上部電極を形成する工程と、を有することを特徴とする電子デバイスの形成方法。
（付記２）前記第１容量素子下部電極から前記第１容量素子上部電極までと、前記第２容量素子下部電極から前記第２容量素子上部電極までを金属拡散防止絶縁膜により覆う工程を有することを特徴とする付記１に記載の電子デバイスの製造方法。
（付記３）基板の上方に第１容量素子下部電極と第３容量素子下部電極を形成する工程と、前記第１容量素子下部電極、前記第３容量素子下部電極の上方に第１誘電体膜を形成する工程と、前記第１誘電体膜の上に第１金属膜を形成する工程と、マスクを使用して前記第１容量素子下部電極上の前記第１誘電体膜及び前記第１金属膜を残しつつ、前記第３容量素子下部電極の上方の前記第１金属膜と前記第１誘電体膜とを除去する工程と、前記第３容量素子下部電極と前記第１金属膜の上方に第２誘電体膜を形成する工程と、前記第２誘電体膜を形成した後に、前記第１容量素子下部電極と前記第３容量素子下部電極のそれぞれの上方に第１容量素子上部電極と前記第３容量素子上部電極を形成する工程と、を有することを特徴とする電子デバイスの製造方法。
（付記４）前記第１容量素子上部電極と前記第３容量素子上部電極を形成する工程の前に、前記第２誘電体膜の上に第２金属膜を形成する工程と、マスクを使用して前記第２金属膜のうち前記第１容量素子下部電極の上方の領域を除去するとともに、前記第３容量素子下部電極の上方に残す工程と、を有することを特徴とする付記３に記載の電子デバイスの製造方法。
（付記５）前記マスクの除去後に、前記第１金属膜の表面をクリーニングする工程を有することを特徴とする付記３に記載の電子デバイスの製造方法。
（付記６）前記第１容量素子下部電極から前記第１容量素子上部電極までの層と、前記第３容量素子下部電極から前記第３容量素子上部電極までの層を金属拡散防止絶縁膜により覆う工程を有することを特徴とする付記３乃至付記５のいずれか１つに記載の電子デバイスの製造方法。
（付記７）前記マスクの除去後に、前記第２金属膜の表面をクリーニングする工程を有することを特徴とする付記１又は付記４に記載の電子デバイスの製造方法。
（付記８）前記マスクは、レジストパターンであることを特徴とする付記１乃至付記６のいずれか１つに記載の電子デバイスの製造方法。
（付記９）前記第１誘電体膜と第２誘電体膜の少なくとも一方は複数の誘電体膜を重ねた構造を有していることを特徴とする付記１乃至付記８のいずれか１つに記載の電子デバイスの製造方法。
【符号の説明】
【００４５】
１  半導体基板
２、３、１７  層間絶縁膜
４  銅拡散防止層
５  銅シード層
６  銅層
７ａ、７ｂ、７ｃ  下部電極
８、１１、３１  誘電体膜
９、１２  保護金属膜
１０、１３、１５  レジストパターン
１４  金属膜
１４ａ、１４ｂ、１４ｃ  上部電極
１６  金属拡散防止絶縁膜
１８  エッチングストップ膜
１９  キャップ膜
２０  ハードマスク膜
２４ａ、２４ｂ、２４ｃ  ビア兼配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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