(57)【要約】【課題】  本発明は、イメージセンサのノイズ特性を改善できるようにするものである。【解決手段】  フォトダイオード、転送トランジスタ、および第１導体パッドを備え、前記フォトダイオードから出力される映像電荷を前記第１導体パッドを介して出力する第１半導体チップと、ドライブトランジスタ、選択トランジスタ、リセットトランジスタ、および第２導体パッドを備え、該第２導体パッドを介して前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を当該ピクセルに供給する第２半導体チップとを備え、該第２半導体チップが、前記ピクセルに供給される前記出力電圧に混入したノイズ成分を低減するノイズ低減用キャパシタを備えるチップ積層イメージセンサを提供する。【選択図】  図４
2015050463.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード、転送トランジスタ、および第１導体パッドを備え、前記フォトダイオードから出力される映像電荷を、前記第１導体パッドを介して出力する第１半導体チップと、
ドライブトランジスタ、選択トランジスタ、リセットトランジスタ、および第２導体パッドを備え、該第２導体パッドを介して前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を当該ピクセルに供給する第２半導体チップとを備え、
該第２半導体チップが、前記ピクセルに供給される前記出力電圧に混入したノイズ成分を低減するノイズ低減用キャパシタを備える、チップ積層イメージセンサ。
【請求項２】
前記第１半導体チップおよび前記第２半導体チップが、積層された構造である、請求項１に記載のチップ積層イメージセンサ。
【請求項３】
前記第１半導体チップの前記フォトダイオードおよび前記転送トランジスタが、直列に接続されて前記第１導体パッドに接続される、請求項１に記載のチップ積層イメージセンサ。
【請求項４】
前記第１半導体チップの前記フォトダイオードおよび前記転送トランジスタは、直列に接続された構造で複数個備えられ、前記第１導体パッドに共通に接続される、請求項１に記載のチップ積層イメージセンサ。
【請求項５】
前記第１半導体チップは、
前記フォトダイオードが設けられた第１基板と、
前記フォトダイオードから出力される前記映像電荷を前記第２半導体チップに出力するためのメタル配線、前記転送トランジスタ、および前記第１導体パッドを備え、前記第１基板に結合された第１層間絶縁膜とを備える、請求項１に記載のチップ積層イメージセンサ。
【請求項６】
前記第２半導体チップは、
前記ノイズ低減用キャパシタが設けられた第２基板と、
前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を前記ピクセルに供給するための前記ドライブトランジスタ、前記選択トランジスタ、および前記リセットトランジスタを備える第２層間絶縁膜とを備える、請求項１に記載のチップ積層イメージセンサ。
【請求項７】
前記ノイズ低減用キャパシタが、電圧供給源と接地端子との間に接続される、請求項１に記載のチップ積層イメージセンサ。
【請求項８】
前記ドライブトランジスタおよび前記選択トランジスタが、前記ノイズ低減用キャパシタの一側端子と前記出力電圧の端子との間に直列に接続される、請求項１に記載のチップ積層イメージセンサ。
【請求項９】
前記ノイズ低減用キャパシタが、前記フォトダイオードの投影領域に設けられ、メタル配線を介して電圧供給源に接続される、請求項１に記載のチップ積層イメージセンサ。
【請求項１０】
前記ノイズ低減用キャパシタが、トレンチキャパシタ、スタックキャパシタ、およびＭＯＳキャパシタのうちの少なくともいずれかを備える、請求項１に記載のチップ積層イメージセンサ。
【請求項１１】
前記ノイズ低減用キャパシタが、前記第１半導体チップの単位画素に１：１または１：Ｎで対応する、請求項１に記載のチップ積層イメージセンサ。
【請求項１２】
フォトダイオード、転送トランジスタ、リセットトランジスタ、および第１導体パッドを備え、前記フォトダイオードから出力される映像電荷を前記第１導体パッドを介して出力し、電圧供給源、前記リセットトランジスタ、および前記第１導体パッドの経路上に存在するノイズを低減するための第１ノイズ低減用キャパシタをさらに備える第１半導体チップと、
ドライブトランジスタ、選択トランジスタ、および第２導体パッドを備え、該第２導体パッドを介して前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を当該ピクセルに供給し、前記電圧供給源、前記ドライブトランジスタ、前記選択トランジスタ、および前記出力電圧の経路上に存在するノイズを低減するための第２ノイズ低減用キャパシタをさらに備える第２半導体チップとを備える、チップ積層イメージセンサ。
【請求項１３】
前記第１半導体チップおよび前記第２半導体チップが、積層された構造である、請求項１２に記載のチップ積層イメージセンサ。
【請求項１４】
前記第１半導体チップの前記フォトダイオードおよび前記転送トランジスタは、直列に接続されて前記リセットトランジスタのゲートに接続され、前記リセットトランジスタの一側端子が電圧供給源に、他側端子が前記第１導体パッドにそれぞれ接続される、請求項１２に記載のチップ積層イメージセンサ。
【請求項１５】
前記第１半導体チップの前記フォトダイオードおよび前記転送トランジスタは、直列に接続された構造で複数個備えられ、前記リセットトランジスタのゲートに共通に接続され、前記リセットトランジスタの一側端子が電圧供給源に、他側端子が前記第１導体パッドにそれぞれ接続される、請求項１２に記載のチップ積層イメージセンサ。
【請求項１６】
前記第１半導体チップは、
前記フォトダイオード、前記リセットトランジスタ、および前記第１ノイズ低減用キャパシタが設けられた第１基板と、
前記フォトダイオードから出力される前記映像電荷を、前記第２半導体チップに出力するためのメタル配線、前記転送トランジスタ、および前記第１導体パッドを備え、前記第１基板に結合された第１層間絶縁膜とを備える、請求項１２に記載のチップ積層イメージセンサ。
【請求項１７】
前記第２半導体チップは、
前記第２ノイズ低減用キャパシタが設けられた第２基板と、
前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を前記ピクセルに供給するための前記ドライブトランジスタおよび前記選択トランジスタを備える第２層間絶縁膜とを備える、請求項１２に記載のチップ積層イメージセンサ。
【請求項１８】
前記第１ノイズ低減用キャパシタが、前記フォトダイオードの投影領域に設けられ、メタル配線を介して電圧供給源に接続される、請求項１２に記載のチップ積層イメージセンサ。
【請求項１９】
前記第１ノイズ低減用キャパシタが、前記第１半導体チップの単位画素に１：１または１：Ｎで対応する、請求項１２に記載のチップ積層イメージセンサ。
【請求項２０】
前記第１ノイズ低減用キャパシタおよび前記第２ノイズ低減用キャパシタが、トレンチキャパシタ、スタックキャパシタ、およびＭＯＳキャパシタのうちの少なくともいずれかを備える、請求項１２に記載のチップ積層イメージセンサ。
【請求項２１】
前記ドライブトランジスタおよび前記選択トランジスタが、前記電圧供給源と前記出力電圧の端子との間に直列に接続される、請求項１２に記載のチップ積層イメージセンサ。
【請求項２２】
前記第２ノイズ低減用キャパシタが、前記電圧供給源と前記ドライブトランジスタの一側端子との間に接続される、請求項１２に記載のチップ積層イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関するものであって、特に、チップ積層イメージセンサにおいて、上部ウエハの単位画素に対応して下部ウエハにノイズ低減用キャパシタを形成し、イメージセンサのノイズ特性を改善できるようにしたチップ積層イメージセンサに関するものである。
【背景技術】
【０００２】
一般的に、ＣＭＯＳイメージセンサには、前面照射型方式（ＦＳＩ：Ｆｒｏｎｔ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ）と、後面照射型方式（ＢＳＩ：Ｂａｃｋ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ）とがある。
従来のＦＳＩ構造のＣＭＯＳイメージセンサでは、構造的な問題によって、ノイズ低減用キャパシタを単位ピクセルごとに配置することが不可能であった。近年、ＦＳＩ構造のＣＭＯＳイメージセンサに対して高画素化および小型ピクセル化が要求されているが、このようなＣＭＯＳイメージセンサでは、単位ピクセルごとにノイズ低減用キャパシタを配置可能な空間が不足している。
【０００３】
それにもかかわらず、ＦＳＩ構造のＣＭＯＳイメージセンサにノイズ低減用キャパシタを配置する場合、図１のように、フォトダイオードＰＤの入射経路上にＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）またはＭＯＭ（Ｍｅｔａｌ  Ｏｎ  Ｍｅｔａｌ）構造でノイズ低減用キャパシタＣを配置することができる。
【０００４】
この場合、ノイズ低減用キャパシタの設置面積の増加に対応してフォトダイオードＰＤの光入射面積が減少するため、ＦＳＩ構造のＣＭＯＳイメージセンサでは、ノイズ低減用キャパシタを配置することに不都合がある。
これに対し、従来のＢＳＩ構造のＣＭＯＳイメージセンサの場合、図２のように、入射光を基準としてフォトダイオードＰＤの背面方向にＭＩＭやＭＯＭ構造の金属層を用いてノイズ低減用キャパシタを形成することができる。これにより、フォトダイオードＰＤの面積が減少することを防止することができる。
【０００５】
しかし、この場合、入射光が金属層の表面で反射する現象が発生し、これによってクロストークが発生する問題がある。また、イメージセンサチップのサイズをできるだけ小さくするために、ノイズ低減用キャパシタをＭＩＭまたはＭＯＭ構造で実現することから、ノイズ低減用キャパシタの容量を所望の値に設計することは困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、イメージセンサセルを２つのチップに分けて設けた後、これらのチップを互いに結合した構造を有するチップ積層イメージセンサにおいて、上部ウエハの単位画素に対応して下部ウエハにノイズ低減用キャパシタを形成し、イメージセンサのノイズ特性を改善できるようにすることである。
【課題を解決するための手段】
【０００７】
上記の技術的課題を達成するための、本発明の実施形態に係るチップ積層イメージセンサは、フォトダイオード、転送トランジスタ、および第１導体パッドを備え、前記フォトダイオードから出力される映像電荷を前記第１導体パッドを介して出力する第１半導体チップと、ドライブトランジスタ、選択トランジスタ、リセットトランジスタ、および第２導体パッドを備え、該第２導体パッドを介して前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を当該ピクセルに供給する第２半導体チップとを備え、該第２半導体チップが、前記ピクセルに供給される前記出力電圧に混入したノイズ成分を低減するノイズ低減用キャパシタを備える。
【０００８】
上記の技術的課題を達成するための、本発明の他の実施形態に係るチップ積層イメージセンサは、フォトダイオード、転送トランジスタ、リセットトランジスタ、および第１導体パッドを備え、前記フォトダイオードから出力される映像電荷を前記第１導体パッドを介して出力し、電圧供給源、前記リセットトランジスタ、および前記第１導体パッドの経路上に存在するノイズを低減するための第１ノイズ低減用キャパシタをさらに備える第１半導体チップと、ドライブトランジスタ、選択トランジスタ、および第２導体パッドを備え、該第２導体パッドを介して前記第１半導体チップから受信される前記映像電荷に対応する出力電圧を当該ピクセルに供給し、前記電圧供給源、前記ドライブトランジスタ、前記選択トランジスタ、および前記出力電圧の経路上に存在するノイズを低減するための第２ノイズ低減用キャパシタをさらに備える第２半導体チップとを備える。
【発明の効果】
【０００９】
本発明は、イメージセンサセルを２つのチップに分けた後、これらのチップを互いに結合した構造を有するチップ積層イメージセンサにおいて、上部ウエハの単位画素に対応して下部ウエハにノイズ低減用キャパシタを形成することにより、チップサイズの大きさを増加させたり、受光面積を減少させることなくノイズ低減用キャパシタを設けることができる効果がある。
また、ノイズ低減用キャパシタをイメージセンサの単位ピクセルに接続された電圧供給源と接地端子との間に接続することにより、ピクセルの信号ラインに混入するノイズ成分を効率的に低減できる効果がある。
【図面の簡単な説明】
【００１０】
【図１】従来のノイズ低減用キャパシタが備えられたＦＳＩ構造のＣＭＯＳイメージセンサの断面図である。
【図２】従来のノイズ低減用キャパシタが備えられたＢＳＩ構造のＣＭＯＳイメージセンサの断面図である。
【図３】本発明の第１実施形態に係るチップ積層イメージセンサの回路図である。
【図４】本発明に係るチップ積層イメージセンサの回路に対応するチップ積層イメージセンサの断面図である。
【図５】本発明の第２実施形態に係るチップ積層イメージセンサの回路図である。
【図６】本発明の第２実施形態のチップ積層イメージセンサの断面図である。
【図７】本発明の第３実施形態のチップ積層イメージセンサの断面図である。
【図８】本発明の第４実施形態のチップ積層イメージセンサの回路図である。
【図９】本発明の第５実施形態のチップ積層イメージセンサの回路図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。
図３は、本発明の第１実施形態に係るチップ積層イメージセンサの回路図であって、同図に示しているように、チップ積層イメージセンサは、第１半導体回路部３１０と、第２半導体回路部３２０とを備える。
第１半導体回路部３１０は、フォトダイオードＰＤ、転送トランジスタＴｘ、第１浮遊拡散領域ＦＤＴ、および第１導体パッドＰＡＤＴを備える。
【００１２】
フォトダイオードＰＤのカソードが転送トランジスタＴｘの一側端子に接続され、転送トランジスタＴｘの他側端子が第１導体パッドＰＡＤＴに接続され、第１導体パッドＰＡＤＴと接地端子との間に第１浮遊拡散領域ＦＤＴが接続される。
第２半導体回路部３２０は、リセットトランジスタＲｘ、ドライブトランジスタＤｘ、選択トランジスタＳｘ、ノイズ低減用キャパシタＣＮＲ、および第２浮遊拡散領域ＦＤＢを備える。
【００１３】
ＣＭＯＳイメージセンサの単位ピクセルに接続された電圧供給源ＶＤＤと接地端子ＧＮＤとの間にノイズ低減用キャパシタＣＮＲが接続される。ノイズ低減用キャパシタＣＮＲの一側端子と出力端子Ｖｏｕｔとの間にドライブトランジスタＤｘおよび選択トランジスタＳｘが直列に接続される。ノイズ低減用キャパシタＣＮＲの一側端子がリセットトランジスタＲｘを介して第２導体パッドＰＡＤＢおよびドライブトランジスタＤｘのゲートに接続され、その接続点が第２浮遊拡散領域ＦＤＢを介して接地端子に接続される。
【００１４】
図４は、図３のチップ積層イメージセンサの回路に対応するチップ積層イメージセンサの断面図である。
図４を参照すれば、チップ積層イメージセンサ３００は、フォトダイオードＰＤ、転送トランジスタＴｘ、および第１浮遊拡散領域ＦＤＴが設けられた第１半導体チップ３１０Ｔと、リセットトランジスタＲｘ、ドライブトランジスタＤｘ、選択トランジスタＳｘ、ノイズ低減用キャパシタＣＮＲ、および第２浮遊拡散領域ＦＤＢが設けられた第２半導体チップ３２０Ｂとを備える。チップ積層イメージセンサ３００は、第１半導体チップ３１０Ｔに設けられた第１導体パッドＰＡＤＴと、第２半導体チップ３２０Ｂに設けられた第２導体パッドＰＡＤＢとを介して映像電荷の送受信を行う。
【００１５】
第１半導体チップ３１０Ｔは、第１基板３１１にフォトダイオードＰＤ、転送トランジスタＴｘ、および第１浮遊拡散領域ＦＤＴが設けられ、第１基板３１１の上部に第１層間絶縁膜３１２が積層される。イメージセンサの電気的な特性を良くするために、当該工程が終わったウエハの底面を研磨して厚さを薄くするが、ここで、研磨される面は第１半導体チップ３１０Ｔの上部である。フォトダイオードＰＤで生成される映像電荷は、転送トランジスタＴｘ、第１浮遊拡散領域ＦＤＴ、および金属線（メタル配線）３１３を介して第１導体パッドＰＡＤＴに伝達される。
【００１６】
第２半導体チップ３２０Ｂは、第２基板３２１にリセットトランジスタＲｘ、ドライブトランジスタＤｘ、選択トランジスタＳｘ、ノイズ低減用キャパシタＣＮＲ、および第２浮遊拡散領域ＦＤＢが設けられ、第２基板３２１の上部に第２層間絶縁膜３２２が積層される。ノイズ低減用キャパシタＣＮＲは、本発明の主な技術要素であって、第２半導体チップ３２０Ｂの第２基板３２１中において、第１半導体チップ３１０Ｔの第１基板３１１に設けられたフォトダイオードＰＤの投影領域に配置され、当該金属線を介して電圧供給源ラインに接続される。第２基板３２１にノイズ低減用キャパシタＣＮＲを実現する方法には種々あり得るが、本発明の実施形態においては、トレンチキャパシタを用いた。
【００１７】
ノイズ低減用キャパシタＣＮＲは、第１半導体チップ３１０Ｔの単位画素に１：１または１：Ｎで対応してフォトダイオードＰＤの投影領域に配置可能である。
第２半導体チップ３２０Ｂも、当該工程が終わったウエハの底面が研磨されることは、第１半導体チップ３１０Ｔの場合と同様であり、ここで、研磨される面が第２半導体チップ３２０Ｂの下部とされる。第１導体パッドＰＡＤＴ、第２導体パッドＰＡＤＢを介してドライブトランジスタＤｘのゲートに受信される映像電荷に対応して、ドライブトランジスタＤｘから当該電圧が出力され、これは、選択トランジスタＳｘおよび金属線（図示せず）を介して当該ピクセルに伝達される。
【００１８】
図４のように、パッドＰＡＤＴ，ＰＡＤＢが互いに電気的に接続されるように、第１半導体チップ３１０Ｔを裏返して第２半導体チップ３１０Ｂに重ねて構成したものが、本発明に係るチップ積層イメージセンサである。
図４において、第２浮遊拡散領域ＦＤＢは、リセットトランジスタＲｘの他側端子および第２半導体チップ３２０Ｂの第２導体パッドＰＡＤＢに接続される。リセットトランジスタＲｘの他側端子は、ノイズ低減用キャパシタＣＮＲの一側端子に接続される。そして、ノイズ低減用キャパシタＣＮＲは、第２浮遊拡散領域ＦＤＢおよび第２導体パッドＰＡＤＢに接続されない構造を有する。
【００１９】
図５は、本発明の第２実施形態に係るチップ積層イメージセンサの回路図である。図３は、シングルタイプのピクセル構造を有するチップ積層イメージセンサであるのに対し、図５は、シェアードピクセル構造を有するチップ積層イメージセンサである。すなわち、図５と図３とに記載のチップ積層イメージセンサを比較すると、図５の第２半導体回路部５２０は、図３の第２半導体回路部３２０と同様である。しかし、図３において、第１半導体回路部３１０は、直列に接続されたフォトダイオードＰＤと転送トランジスタＴｘとからなる１つのセットが、第１導体パッドＰＡＤＴに単独で接続された構造を有するのに対し、図５の第１半導体回路部５１０は、直列に接続されたフォトダイオードＰＤと転送トランジスタＴｘとからなる複数のセットが共通に第１導体パッドＰＡＤＴに接続された構造を有する点で異なる。
【００２０】
図６は、本発明の第２実施形態のチップ積層イメージセンサの断面図である。図６と図４とに記載のチップ積層イメージセンサを比較すると、図６においては、ノイズ低減用キャパシタＣＮＲが、第２半導体チップ６２０Ｂの層間絶縁膜６２２中において、第１半導体チップ６１０Ｔの基板６１１に設けられたフォトダイオードＰＤの投影領域にスタックキャパシタが配置されている点で異なる。
【００２１】
図７は、本発明の第３実施形態のチップ積層イメージセンサの断面図である。図７と図６とに記載のチップ積層イメージセンサを比較すると、図７においては、ノイズ低減用キャパシタＣＮＲとしてＭＯＳキャパシタを用いている点で異なる。
【００２２】
図８は、本発明の第４実施形態のチップ積層イメージセンサの回路図である。図８と図３とに記載のチップ積層イメージセンサを比較すると、図８においては、リセットトランジスタＲｘが第２半導体回路部８２０に設けられるのではなく、第１半導体回路部８１０に設けられている点で異なる。また、図８においては、第１半導体回路部８１０に第１ノイズ低減用キャパシタＣＮＲＴが配置され、第２半導体回路部８２０には第２ノイズ低減用キャパシタＣＮＲＢが配置される点で図３と異なる。第１および第２ノイズ低減用キャパシタＣＮＲＴ，ＣＮＲＢは、ＭＩＭまたはＭＯＭキャパシタの構造で実現可能である。
【００２３】
図９は、本発明の第５実施形態のチップ積層イメージセンサの回路図である。図９と図８とに記載のチップ積層イメージセンサを比較すると、図９においては、直列に接続されたフォトダイオードＰＤおよび転送トランジスタＴｘが複数個備えられ、リセットトランジスタＲｘのゲートに共通に接続されている点で異なる。
【００２４】
本発明のノイズ低減用キャパシタが実施形態のキャパシタに限定されるわけではなく、種々のキャパシタの構造で実現可能であり、このようなキャパシタを積層構造で実現することができる。
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲がこれに限定されるものではなく、下記の請求の範囲で定義する本発明の基本概念に基づいてより多様な実施形態で実現可能であり、このような実施形態も本発明の権利範囲に属する。
【符号の説明】
【００２５】
３００  チップ積層イメージセンサ
３１０  第１半導体回路部
３１０Ｔ  第１半導体チップ
３１１  第１基板
３１２  第１層間絶縁膜
３２０  第２半導体回路部
３２０Ｔ  第２半導体チップ
３２１  第２基板
３２２  第２層間絶縁膜
【図１】
2015050463.tif 000003
【図２】
2015050463.tif 000004
【図３】
2015050463.tif 000005
【図４】
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【図５】
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【図６】
2015050463.tif 000008
【図７】
2015050463.tif 000009
【図８】
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【図９】
2015050463.tif 000011