(57)【要約】【課題】新規なプログラマブルロジックデバイスを提供する。【解決手段】プログラマブルスイッチは、それぞれ、第１のトランジスタと第２のトランジスタを有する。第１の配線と第１のプログラマブルスイッチの第２のトランジスタのゲートとの導通は、第１のプログラマブルスイッチの第１のトランジスタにより制御される。第１の配線と第２の配線との導通は第１のプログラマブルスイッチの第２のトランジスタにより制御される。第１の配線と第２のプログラマブルスイッチの第２のトランジスタのゲートとの導通は、第２のプログラマブルスイッチの第１のトランジスタにより制御される。【選択図】図１
2015180056.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線、第２の配線、第３の配線、第４の配線、第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチを有し、
前記第１のスイッチは、前記第１の配線と、前記第２のスイッチの制御端子との間の導通を制御する機能を有し、
前記第２のスイッチは、前記第２の配線と、前記第４の配線の間との導通を制御し、
前記第３のスイッチは、前記第２の配線と、前記第４のスイッチの制御端子との間の導通を制御する機能を有し、
前記第４のスイッチは、前記第３の配線と、前記第４の配線との間の導通を制御する機能を有し、
前記第１および前記第２の配線には、第１の期間において第１の信号が与えられ、
前記第２および前記第３の配線には、第２の期間において第２の信号が与えられ、
前記第３の配線および前記第４の配線は、前記第１の期間において前記第１の信号に依存せずに定められる一定の電位に保持され、
前記第１の期間において、前記第１のスイッチおよび前記第３のスイッチをオン状態であり、
前記第２の期間において、前記第１のスイッチおよび前記第３のスイッチをオフ状態である、ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であり、
前記第１の信号は、コンフィギュレーションデータを有し、
前記第２の信号は、演算処理のためのデータを有し、
前記第１の信号は、ハイレベル電位とローレベル電位であり、
前記一定の電位は前記ローレベル電位であることを特徴とする。
【請求項３】
請求項２に記載の半導体装置であり、
前記第２のスイッチは第１のトランジスタであり、
前記半導体装置は、さらに、前記第１のトランジスタと逆の導電型の第２のトランジスタを有し、
前記第２のトランジスタのゲートは前記第１のトランジスタのゲートに直接あるいは間接に接続し、
前記第２のトランジスタのソース又はドレインの少なくとも一方は、前記第１の期間および前記第２の期間において、前記ハイレベル電位又はそれと同等な電位に保持されることを特徴とする。
【請求項４】
請求項２に記載の半導体装置であり、
前記第２のスイッチは第１のトランジスタであり、
前記半導体装置は、さらに、前記第１のトランジスタと同じ導電型の第３のトランジスタを有し、
前記第３のトランジスタのソース又はドレインの少なくとも一方は前記第１のトランジスタのゲートに直接あるいは間接に接続し、
前記第３のトランジスタのゲートは、前記第１の期間および前記第２の期間において、前記ハイレベル電位又はそれと同等な電位に保持されることを特徴とする。
【請求項５】
請求項１に記載の半導体装置であり、
前記第１のスイッチおよび前記第３のスイッチは、酸化物半導体膜にチャネル形成領域を有するトランジスタである。
【請求項６】
請求項５に記載の半導体装置であり、前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する。
【請求項７】
請求項１に記載の半導体装置であり、
前記第２の配線と前記第４の配線の間の導通は、前記第２のスイッチと第５のスイッチにより制御され、
前記第３の配線と前記第４の配線の間の導通は、前記第４のスイッチと第６のスイッチにより制御されることを特徴とする。
【請求項８】
請求項１に記載の半導体装置であり、
前記第３の配線には、前記第１の期間において前記第１の信号が与えられることを特徴とする。
【請求項９】
複数の第１プログラマブルロジックエレメントと、
第２プログラマブルロジックエレメントと、
複数の第１の配線と、
第２の配線と、
複数の前記第１の配線にそれぞれ対応する複数の回路と、を有し、
前記複数の第１の配線のそれぞれは、第１の期間において、第１の信号が与えられ、
前記複数の第１の配線のそれぞれは、第２の期間において、前記複数の第１のプログラマブルロジックエレメントの出力端子にそれぞれ電気的に接続されており、
前記第２の配線は、前記第２のプログラマブルロジックエレメントの入力端子に電気的に接続されており、
前記複数の回路のそれぞれは、第１のスイッチと、第２のスイッチと、第３のスイッチとを少なくとも有し、
前記第３のスイッチは、前記複数の第１の配線の一と前記第２のスイッチの一端子との間の導通を制御する機能を有し、
前記第２のスイッチは、前記複数の第１の配線の一から前記第１のスイッチを介して与えられる前記第１の信号により、導通状態または非導通状態が選択される機能を有し、
前記第２のスイッチは、前記第２の配線と前記第３のスイッチの一端子との間の導通を制御する機能を有し、
前記第１の期間において、前記第２の配線は前記第１の信号に依存しない一定の電位に保持され、かつ、前記第３のスイッチはオフ状態であり、
前記第２の期間において、前記第１のスイッチはオフ状態であり、前記第３のスイッチはオン状態であることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であり、
前記第１の信号はコンフィギュレーションデータを含み、ハイレベル電位とローレベル電位であり、
前記一定の電位は前記ローレベル電位であることを特徴とする。
【請求項１１】
請求項１０に記載の半導体装置であり、
前記第２のスイッチは第１のトランジスタであり、
前記半導体装置は、さらに、第２のトランジスタを有し、
前記第２のトランジスタは、前記第１のトランジスタと逆の導電型であり、
前記第２のトランジスタのゲートは前記第１のトランジスタのゲートに電気的に接続し、
前記第２のトランジスタのソース又はドレインの少なくとも一方は、前記第１の期間および前記第２の期間において、前記ハイレベル電位又はそれと同等な電位に保持されることを特徴とする。
【請求項１２】
請求項１０に記載の半導体装置であり、
前記第２のスイッチは第１のトランジスタであり、
前記半導体装置は、さらに、第３のトランジスタを有し、
前記第３のトランジスタは、前記第１のトランジスタと同じ導電型であり、
前記第３のトランジスタのソース又はドレインの少なくとも一方は前記第１のトランジスタのゲートに電気的に接続し、
前記第３のトランジスタのゲートは、前記第１の期間および前記第２の期間において、前記ハイレベル電位又はそれと同等な電位に保持されることを特徴とする。
【請求項１３】
請求項９に記載の半導体装置であり、前記第１のスイッチは、酸化物半導体膜にチャネル形成領域を有するトランジスタである。
【請求項１４】
請求項１３に記載の半導体装置であり、前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示物は半導体装置およびそれに関連する技術に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、適当な規模のプログラマブルロジックエレメント（ＰＬＥ）で論理回路が構成されており、各ＰＬＥの機能や、ＰＬＥ間の電気的な接続構造を、製造後において変更できることを特徴とする（特許文献１参照）。具体的に、ＰＬＤは、複数のＰＬＥと、ＰＬＥ間の電気的な接続を制御する配線リソースとを有する。ＰＬＥと配線リソースとは、それぞれメモリを有している。そして、上記メモリには、各ＰＬＥの機能と、配線リソースにより構成されるＰＬＥ間の電気的な接続構造とを定義するための回路情報（コンフィギュレーションデータ）が、格納される。
【０００３】
コンフィギュレーションデータを格納するためのメモリは、コンフィギュレーションメモリと呼ばれる。コンフィギュレーションデータのコンフィギュレーションメモリへの格納は、コンフィギュレーションと呼ばれる。特に、コンフィギュレーションメモリへのコンフィギュレーションデータの書き換えは、リコンフィギュレーション（再構成）と呼ばれる。
【０００４】
特許文献２には、ＤＲＡＭから送られてきたコンフィギュレーションデータを、ＳＲＡＭで構成されるコンフィギュレーションメモリに格納することで、短時間でリコンフィギュレーションを行うプログラマブルＬＳＩについて記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８５４７７５３号明細書
【特許文献２】米国特許第６１７２５２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
新規なプログラマブルロジックデバイスとそれに関連する技術が提供される。例えば、配線間に大量に電流が流れるのを防ぐことができる半導体装置、または、破損が引き起こされることを低減することができる半導体装置、または、貫通電流が流れることを低減することができる半導体装置、または、オフ電流の低い半導体装置、または、消費電力の低い半導体装置または、目に優しい表示装置、透明な半導体層を用いた半導体装置、または、信頼性の高い半導体層を用いた半導体装置、または、新規な半導体装置などが提供される。
【課題を解決するための手段】
【０００７】
第１の配線、第２の配線、第３の配線、第４の配線、第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチを有し、第１のスイッチは、第１の配線と、第２のスイッチの制御端子との間の導通を制御する機能を有し、第２のスイッチは、第２の配線と、第４の配線の間との導通を制御し、第３のスイッチは、第２の配線と、第４のスイッチの制御端子との間の導通を制御する機能を有し、第４のスイッチは、第３の配線と、第４の配線との間の導通を制御する機能を有し、第１および第２の配線には、第１の期間において第１の信号が与えられ、第２および第３の配線には、第２の期間において第２の信号が与えられ、第３の配線および第４の配線は、第１の期間において第１の信号に依存せずに定められる一定の電位に保持され、第１の期間において、第１のスイッチおよび第３のスイッチをオン状態であり、第２の期間において、第１のスイッチおよび第３のスイッチをオフ状態である、ことを特徴とする半導体装置である。しかし、これに限られず、以下に開示されるものでもよい。
【発明の効果】
【０００８】
上記の構成より、例えば、レイアウトの面積を抑えることができるプログラマブルロジックデバイスが提供される。また、小型化された半導体装置が提供される。しかし、これらに限られず、以下に詳述される効果を有してもよい。
【図面の簡単な説明】
【０００９】
【図１】スイッチ回路の構成例。
【図２】スイッチ回路の構成例。
【図３】スイッチ回路の構成例。
【図４】スイッチ回路の構成例。
【図５】スイッチ回路の構成例。
【図６】スイッチ回路の構成例。
【図７】駆動回路の構成例。
【図８】スイッチ回路の構成例。
【図９】スイッチ回路の構成例。
【図１０】スイッチ回路の構成例。
【図１１】スイッチ回路の構成例。
【図１２】スイッチ回路の構成例。
【図１３】スイッチ回路の構成例。
【図１４】駆動回路の構成例。
【図１５】プログラマブルロジックエレメントの構成例。
【図１６】タイミングチャート。
【図１７】ＰＬＤの構成を示す図。
【図１８】スイッチ回路の構成を示す図。
【図１９】ＰＬＤの構成を示す図。
【図２０】ＰＬＤの上面図。
【図２１】ＬＵＴの構成を示す図。
【図２２】半導体装置の断面図。
【図２３】半導体装置の断面図。
【図２４】チップとモジュールの図。
【図２５】システムの図。
【図２６】電子機器の図。
【発明を実施するための形態】
【００１０】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本開示物は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下あるいは図面に記載される個々の特徴は、他の一あるいは複数の特徴と組み合わせてもよい。
【００１１】
なお、プログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００１２】
（実施の形態１）
本実施の形態では、第１の配線、第２の配線、第３の配線、第４の配線、第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチを有し、第１のスイッチは、第１の配線と、第２のスイッチの制御端子との間の導通を制御する機能を有し、第２のスイッチは、第２の配線と、第４の配線の間との導通を制御し、第３のスイッチは、第２の配線と、第４のスイッチの制御端子との間の導通を制御する機能を有し、第４のスイッチは、第３の配線と、第４の配線との間の導通を制御する機能を有し、第１および第２の配線には、第１の期間において第１の信号が与えられ、第２および第３の配線には、第２の期間において第２の信号が与えられ、第３の配線および第４の配線は、第１の期間において第１の信号に依存せずに定められる一定の電位に保持され、第１の期間において、第１のスイッチおよび第３のスイッチをオン状態であり、第２の期間において、第１のスイッチおよび第３のスイッチをオフ状態である、ことを特徴とする半導体装置について説明する。
【００１３】
当該半導体装置の一例では、第１の信号は、コンフィギュレーションデータを有し、第２の信号は、演算処理のためのデータを有し、第１の信号は、ハイレベル電位とローレベル電位より構成されており、一定の電位はローレベル電位である。
【００１４】
当該半導体装置の一例では、第２のスイッチは第１のトランジスタであり、半導体装置は、さらに、第１のトランジスタと逆の導電型の第２のトランジスタを有し、第２のトランジスタのゲートは第１のトランジスタのゲートに直接あるいは間接に接続し、第２のトランジスタのソース又はドレインの少なくとも一方は、第１の期間および第２の期間において、ハイレベル電位又はそれと同等な電位に保持される。
【００１５】
当該半導体装置の一例では、半導体装置は、さらに、第１のトランジスタと同じ導電型の第３のトランジスタを有し、第３のトランジスタのソース又はドレインの少なくとも一方は第１のトランジスタのゲートに直接あるいは間接に接続し、第３のトランジスタのゲートは、第１の期間および第２の期間において、ハイレベル電位又はそれと同等な電位に保持される。
【００１６】
当該半導体装置の一例では、第１のスイッチおよび第３のスイッチは、酸化物半導体膜にチャネル形成領域を有するトランジスタである。酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する。
【００１７】
当該半導体装置の一例では、第２の配線と第４の配線の間の導通は、第２のスイッチと第５のスイッチにより制御され、第３の配線と第４の配線の間の導通は、第４のスイッチと第６のスイッチにより制御される。当該半導体装置の一例では、第３の配線には、第１の期間において第１の信号が与えられる。
【００１８】
〈スイッチ回路の構成例１〉
スイッチ回路の構成例について説明する。スイッチ回路１０ａは、図１（Ａ）に示すように、第１の配線（配線１４［１］）、第２の配線（配線１４［２］）、第３の配線（配線１４［３］）、第４の配線（配線１５［１］）と、第１のスイッチ（プログラマブルスイッチ２０ａ［１，２］のスイッチ１１）、第２のスイッチ（プログラマブルスイッチ２０ａ［１，２］のスイッチ１２）、第３のスイッチ（プログラマブルスイッチ２０ａ［１，３］のスイッチ１１）、第４のスイッチ（プログラマブルスイッチ２０ａ［１，３］のスイッチ１２）を有する。
【００１９】
複数の配線１４は、複数のプログラマブルスイッチ２０ａにそれぞれ対応している。図１（Ａ）では、配線１４［ｊ］（ｊ＝１、２、３）がプログラマブルスイッチ２０ａ［１，ｊ］に対応している場合を例示している。
【００２０】
そして、配線１４［ｊ−１］は、プログラマブルスイッチ２０ａ［１，ｊ］が有するスイッチ１１を介して、プログラマブルスイッチ２０ａ［１，ｊ］内のノードＦＤ（スイッチ１２の制御端子）に電気的に接続可能である。すなわち、スイッチ１１は、配線１４［ｊ−１］が有する電位の、ノードＦＤへの供給を制御する機能を有する。また、スイッチ１２は、ノードＦＤの電位に従って、導通状態または非導通状態となる。
【００２１】
なお、本明細書において（電気的に）接続しているとは、信号が伝送可能な状態に相当する。従って、電気的に接続している状態とは、直接接続している状態のみを指すわけではなく、信号が伝送可能であるように、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、（電気的に）接続可能とは、トランジスタ等のスイッチを介して接続されている状態で、電気的、機械的その他の手段によって、スイッチがオン状態となることによって、信号が伝送可能な状態となることをいう。
【００２２】
配線１４［０］乃至配線１４［３］に与えられる信号は、期間によって異なる。第１の期間では、配線１４［０］乃至配線１４［２］にコンフィギュレーションデータを含む信号が与えられ、それにより、スイッチ回路１０ａへのコンフィギュレーションデータの書き込みが行われ、スイッチ１２の状態が決定される。また、第２の期間では、配線１４［１］乃至配線１４［３］に演算処理のための信号が与えられる。図１（Ａ）は小規模なスイッチ回路１０ａの例であるが、より大規模なスイッチ回路でも同様である。
【００２３】
具体的に、図１（Ａ）に示す回路では、上記第１の期間において、配線１４［０］乃至配線１４［２］にコンフィギュレーションデータを含む信号が与えられ、なおかつ、スイッチ１１が導通状態（オン）になると、スイッチ１１を介してノードＦＤに上記信号に応じた電位が供給される。次いで、スイッチ１１が非導通状態（オフ）になると、ノードＦＤに与えられた電位が保持される。そして、スイッチ１２は、コンフィギュレーションデータが反映されたノードＦＤの電位に従って、導通状態または非導通状態となる。スイッチ１１の動作は配線１６を伝送する信号により制御される。
【００２４】
なお、スイッチ１２が導通状態となるように設定されたプログラマブルスイッチ２０ａをオン状態、非導通状態となるように設定されたプログラマブルスイッチ２０ａをオフ状態という。後述するように、プログラマブルスイッチ２０ａ［１，１］乃至プログラマブルスイッチ２０ａ［１，３］は、多くてもそのうちの一がオン状態となるように設定されるとよい。場合によっては、いずれもオン状態とならないように設定されてもよい。
【００２５】
また、第２の期間において、配線１４［１］乃至配線１４［３］に演算処理のための信号が与えられ、プログラマブルスイッチ２０ａ［１，１］乃至プログラマブルスイッチ２０ａ［１，３］の状態によって、配線１４［１］乃至配線１４［３］と配線１５［１］が電気的に接続されているか、電気的に分離されているかが定まる。すなわち、スイッチ回路１０ａの各プログラマブルスイッチ２０ａに書き込まれたコンフィギュレーションデータに従って、配線１４［１］乃至配線１４［３］と配線１５［１］の電気的な接続構造が定められることとなる。
【００２６】
なお、配線１４［１］乃至配線１４［３］には、第２の期間において、ＰＬＥやＩ／Ｏエレメントからの出力信号が与えられる。配線１５［１］は、ＰＬＥやＩ／Ｏエレメントの入力端子に電気的に接続されている。Ｉ／Ｏエレメントは、ＰＬＤの外部からＰＬＥへの信号の入力、またはＰＬＥからＰＬＤの外部への信号の出力を制御する、インターフェースとしての機能を有する。コンフィギュレーションデータに従って、配線１４［１］乃至配線１４［３］と配線１５［１］の電気的な接続構造が定められるということは、複数のＰＬＥまたはＩ／Ｏエレメントの出力端子と、一のＰＬＥまたはＩ／Ｏエレメントの入力端子との電気的な接続構造が定められることを意味する。
【００２７】
なお、本明細書において入力端子とは、入力信号が与えられる配線などのノードを意味し、当該ノードを介して入力信号の電位、電圧、電流などが回路に与えられる。よって、入力端子に電気的に接続された配線も、入力端子の一部であると見なすことができる。また、本明細書において出力端子とは、出力信号が与えられる配線などのノードを意味し、当該ノードを介して出力信号の電位、電圧、電流などが回路から出力される。よって、出力端子に電気的に接続された配線も、出力端子の一部であると見なすことができる。
【００２８】
一例では、複数のＰＬＥまたは複数のＩ／Ｏエレメントと、一のＰＬＥまたはＩ／Ｏエレメントとの電気的な接続構造を、上述した一のスイッチ回路１０ａにより制御することができる。そして、スイッチ回路１０ａにおいてスイッチ１１を非導通状態にすることで、上記接続構造を保持することができるので、スイッチ回路１０ａはコンフィギュレーションメモリとしての機能を果たすことができる。よって、スイッチ回路１０ａを配線リソースに用いることで、配線リソースに含まれるトランジスタなどの素子数を抑えることができるので、ＰＬＤの回路規模が増大するのを抑え、その面積を抑えることができる。
【００２９】
スイッチ回路の別の構成例について図１（Ｂ）及び図１（Ｃ）を用いて説明する。図１（Ｂ）に示されるスイッチ回路１０ｂ、及び図１（Ｃ）に示されるスイッチ回路１０ｃは、図１（Ａ）に示されるプログラマブルスイッチ２０ａに、スイッチ１３を付加したものである。スイッチ１３は単トランジスタでもよいし、トランスミッションゲートのように異種導電型トランジスタが並列に接続されたものでもよい。プログラマブルスイッチ２０ｂ（図１（Ｂ））では、スイッチ１３は、配線１４［ｊ］とスイッチ１２の間に設けられ、プログラマブルスイッチ２０ｃ（図１（Ｃ））では、スイッチ１３は、配線１５［１］とスイッチ１２の間に設けられ、いずれも、その動作は配線１７を伝送する信号により制御される。
【００３０】
スイッチ１３は、スイッチ１２と直列に電気的に接続されているため、スイッチ１２と共に、配線１４と配線１５の電気的な接続を制御する機能を有する。具体的には、スイッチ１２及びスイッチ１３が導通状態であるとき、配線１４と配線１５とが電気的に接続される。また、スイッチ１２及びスイッチ１３の少なくとも一つが非導通状態であるとき、配線１４と配線１５とは電気的に分離した状態となる。
【００３１】
スイッチ回路の別の構成例について図２（Ａ）を用いて説明する。図２（Ａ）に、スイッチ回路１０ｄの構成を例示する。スイッチ回路１０ｄは、マルチコンテキスト方式を用いて動的再構成（ダイナミックリコンフィギュレーション）を実現することができる。
【００３２】
図２（Ａ）に示すスイッチ回路１０ｄは、例えば、プログラマブルスイッチ２０［１，１］乃至プログラマブルスイッチ２０［１，３］（プログラマブルスイッチ２０は、例えば、プログラマブルスイッチ２０ａ、プログラマブルスイッチ２０ｂ、プログラマブルスイッチ２０ｃあるいはそれらと同等な機能を有する回路）が、配線１４［０］乃至配線１４［３］、配線１５［１］、配線１６［１］と接続する点において、スイッチ回路１０ａ乃至スイッチ回路１０ｃと構成が同じである。ただし、スイッチ回路１０ｄは同様な回路をさらに複数有するマトリクス構造であり、配線１５［１］乃至配線１５［３］のそれぞれにスイッチ１８［１］乃至スイッチ１８［３］が設けられる。配線１５［１］乃至配線１５［３］は、それぞれ、スイッチ１８［１］乃至スイッチ１８［３］を介して、出力端子ＯＵＴと接続可能である。スイッチ１８［１］乃至スイッチ１８［３］は単トランジスタでもよいし、トランスミッションゲートのように異種導電型トランジスタが並列に接続されたものでもよい。なお、出力端子ＯＵＴは、ＰＬＥ等の何らかの回路のトランジスタのゲート（一般的にはＣＭＯＳゲート）に直接あるいは間接に接続し、あるいは接続可能であり、出力端子ＯＵＴの電位によって、そのトランジスタの状態が変動するように設計されている。
【００３３】
具体的に、図２（Ａ）に示すスイッチ回路１０ｄは、３×３個のプログラマブルスイッチ２０を有している。そして、一の配線１５には、３個のプログラマブルスイッチ２０が接続している。同じ配線１５に接続する複数のプログラマブルスイッチ２０をプログラマブルスイッチブロック２１と呼ぶ。例えば、スイッチ回路１０ｄは、プログラマブルスイッチブロック２１［１］乃至プログラマブルスイッチブロック２１［３］を有し、プログラマブルスイッチブロック２１［ｉ］（ｉ＝１、２、３）は、プログラマブルスイッチ２０［ｉ，１］乃至プログラマブルスイッチ２０［ｉ，３］よりなる。スイッチ回路１０ｄは小規模な例であるが、より大規模な場合でも同様である。
【００３４】
スイッチ回路１０ｄでは、プログラマブルスイッチブロック２１ごとに、プログラマブルスイッチ２０へのコンフィギュレーションデータの書き込みを行う。具体的には、一のプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０において、スイッチ１１を導通状態にし、スイッチ１１を介してノードＦＤにコンフィギュレーションデータを含む信号を供給する。そして、当該一のプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０において、スイッチ１１を非導通状態にし、ノードＦＤの電位を保持する。次いで、別のプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０においても、順に同様の動作を繰り返すことで、全てのプログラマブルスイッチ２０への、コンフィギュレーションデータの書き込みを行うことができる。
【００３５】
また、スイッチ回路１０ｄでは、スイッチ１８［１］乃至スイッチ１８［３］のいずれか一をオン状態とすることで、プログラマブルスイッチブロック２１の一つを選択し、選択されたプログラマブルスイッチブロック２１に含まれるプログラマブルスイッチ２０において、保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を定めることができる。複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を変更する場合は、スイッチ１８［１］乃至スイッチ１８［３］において、別の一つを選択し、選択されたプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０に保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を定めれば良い。
【００３６】
スイッチ回路１０ｄは、スイッチ回路１０ａ乃至スイッチ回路１０ｃと同様に、複数のＰＬＥまたは複数のＩ／Ｏエレメントと、一のＰＬＥまたはＩ／Ｏエレメントとの電気的な接続構造を制御する機能と、当該接続構造を保持するコンフィギュレーションメモリとしての機能とを有する。よって、スイッチ回路１０ｄを配線リソースに用いることで、配線リソースに含まれるトランジスタなどの素子数を抑えることができるので、ＰＬＤの回路規模が増大するのを抑え、その面積を抑えることができる。
【００３７】
また、スイッチ回路１０ｄの場合、複数のコンフィギュレーションデータがプログラマブルスイッチブロック２１ごとに保持されており、なおかつ、コンフィギュレーションデータの選択を、プログラマブルスイッチブロック２１の選択により自由に行うことができる。
【００３８】
なお、上述した特許文献２の場合、マルチコンテキスト方式においてコンフィギュレーションデータを切り換えるのに、ＤＲＡＭからコンフィギュレーションデータを読み出す必要があり、当該コンフィギュレーションデータの読み出しにはセンスアンプを用いる必要がある。スイッチ回路１０ｄを用いた場合、回路構成を切り換える度に、センスアンプを用いてコンフィギュレーションデータの読み出しを行う必要がない。そのため、回路構成の切り換えにかかる時間を短くでき、よって、プログラマブルロジックデバイスにおける論理回路の再構成を高速で行うことができる。
【００３９】
スイッチ回路の別の構成例について図２（Ｂ）を用いて説明する。図２（Ｂ）に、スイッチ回路１０ｅの構成を例示する。スイッチ回路１０ｅも、マルチコンテキスト方式を用いて動的再構成を実現することができる。
【００４０】
スイッチ回路１０ｅにおいて、プログラマブルスイッチ２０は、例えば、プログラマブルスイッチ２０ｂ、プログラマブルスイッチ２０ｃあるいはそれらと同等な機能を有する回路である。スイッチ回路１０ｅは、配線１５［１］乃至配線１５［３］が、スイッチを介さずに出力端子ＯＵＴと電気的に接続している点、および、配線１７［１］乃至配線１７［３］によって、プログラマブルスイッチ２０内のスイッチ１３が制御される点でスイッチ回路１０ｄと異なる。配線１７［１］乃至配線１７［３］のいずれか一によって制御できるスイッチ１３をオン状態、他をオフ状態とすることができる。
【００４１】
スイッチ回路１０ｅでも、スイッチ回路１０ｄと同様にプログラマブルスイッチブロック２１ごとに、プログラマブルスイッチ２０へのコンフィギュレーションデータの書き込みを行う。また、図２（Ｂ）に示すスイッチ回路１０ｅでも、スイッチ回路１０ｄと同様にプログラマブルスイッチブロック２１の一つを選択し、選択されたプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０に保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴの電気的な接続構造を定めることができる。複数の配線１４と出力端子ＯＵＴの電気的な接続構造を変更する場合は、スイッチ回路１０ｅにおいて、プログラマブルスイッチブロック２１の別の一つを選択し、選択されたプログラマブルスイッチブロック２１に含まれる複数のプログラマブルスイッチ２０において、保持されているコンフィギュレーションデータに従って、複数の配線１４と配線１５の電気的な接続構造を定めれば良い。
【００４２】
なお、スイッチ回路１０ａ乃至スイッチ回路１０ｅでは、配線１４のほとんどが、コンフィギュレーションデータを含む信号をプログラマブルスイッチ２０に供給する機能と、ＰＬＥ等から出力される信号をプログラマブルスイッチ２０に供給する機能とを併せ持っている。よって、コンフィギュレーションデータを含む信号をプログラマブルスイッチ２０に供給する機能を有する配線と、ＰＬＥから出力される信号をプログラマブルスイッチ２０に供給する機能を有する配線という２種類の配線を、プログラマブルスイッチ２０に接続させる構成に比べて、スイッチ回路１０ａ乃至スイッチ回路１０ｅに設けられる配線の数を少なく抑えることができる。よって、スイッチ回路１０ａ乃至スイッチ回路１０ｅを用いることで、配線リソースの小型化を実現し、レイアウトの面積を抑えることができる。また、配線リソースの小型化を実現することで、半導体装置の小型化を実現することができる。
【００４３】
〈プログラマブルスイッチの具体的な構成例〉
プログラマブルスイッチ２０の、具体的な構成の例について説明する。図３（Ａ）に示すプログラマブルスイッチ２０ａ［１，２］は、配線１４［１］、配線１４［２］、配線１５［１］、配線１６［１］と接続する。さらに、図３（Ａ）に示すプログラマブルスイッチ２０ａ［１，２］は、スイッチ１１としての機能を有するトランジスタ１１ｔと、スイッチ１２としての機能を有するトランジスタ１２ｔとを、少なくとも有する。
【００４４】
なお、ここでは、トランジスタ１１ｔを、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ、後述）、トランジスタ１２ｔを、シリコンを用いたトランジスタ（Ｓｉトランジスタ）で構成する。酸化物半導体を用いたトランジスタはオフ抵抗が高い（オフ電流が小さい）という特徴を有し、シリコンを用いたトランジスタはオン抵抗が低い（オン電流が大きい）という特徴を有する。詳細は特許文献１を参照すればよい。
【００４５】
具体的に、プログラマブルスイッチ２０ａ［１，２］において、トランジスタ１１ｔは、そのゲートが配線１６［１］に電気的に接続されている。また、トランジスタ１１ｔのソース及びドレインは、一方が配線１４［１］に電気的に接続され、他方がトランジスタ１２ｔのゲートに電気的に接続されている。トランジスタ１２ｔのソース及びドレインは、一方が配線１５［１］に電気的に接続され、他方が配線１４［２］に電気的に接続されている。なお、上記の接続は間接的な接続でもよい。
【００４６】
あるいは、この接続関係を、トランジスタ１２ｔのゲート（ノードＦＤ）は、トランジスタ１１ｔのソース、ドレインを介して、配線１４［１］に接続可能であり、配線１４［２］は、トランジスタ１２ｔのソース、ドレインを介して、配線１５［１］に接続可能であるとも表現できる。
【００４７】
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００４８】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わることがある。
【００４９】
なお、図３（Ｂ）に示すようにトランジスタ１２ｔのゲートに容量素子１９の一方の電極を接続させてもよい。このことにより、トランジスタ１２ｔのゲートの電位がより長時間保持できる。なお、この容量が過大であると、後述するブースティング効果が小さくなる。
【００５０】
図３（Ｃ）には、プログラマブルスイッチ２０ｃ［１，２］の例を示す。プログラマブルスイッチ２０ｃ［１，２］は、図３（Ａ）に示すプログラマブルスイッチ２０ａ［１，２］に、スイッチ１３としての機能を有するトランジスタ１３ｔをさらに有する。機能的には、図１（Ｃ）に示されるスイッチ回路１０ｃ中のプログラマブルスイッチ２０ｃと同じである。具体的に、トランジスタ１２ｔのソース及びドレインは、一方が配線１４［２］に電気的に接続され、他方がトランジスタ１３ｔのソース及びドレインの一方に電気的に接続されている。トランジスタ１３ｔのソース及びドレインの他方は、配線１５［１］に電気的に接続されている。トランジスタ１３ｔのゲートは、配線１７に電気的に接続されている。
【００５１】
あるいは、この接続関係を、トランジスタ１２ｔのゲート（ノードＦＤ）は、トランジスタ１１ｔのソース、ドレインを介して、配線１４［１］に接続可能であり、配線１４［２］は、トランジスタ１２ｔのソース、ドレインを介して、トランジスタ１３ｔのソース、ドレインに接続可能であり、トランジスタ１２ｔのソース、ドレインは、トランジスタ１３ｔのソース、ドレインを介して、配線１５［１］に接続可能であるとも表現できる。
【００５２】
なお、トランジスタ１２ｔとトランジスタ１３ｔの順序を変えれば、プログラマブルスイッチ２０ｂに相当する回路を構成できる。また、図３（Ｂ）に示すプログラマブルスイッチ２０ａのように容量素子を設けてもよい。
【００５３】
図４（Ａ）には、プログラマブルスイッチ２０ａ［１，２］の他の例を示す。図４（Ａ）に示すプログラマブルスイッチ２０ａ［１，２］では、図３（Ｂ）に示すプログラマブルスイッチ２０ａ［１，２］における容量素子１９を、ｐ型のトランジスタ１９ｔｐを用いて構成する。ここでは、例えば、コンフィギュレーションデータのハイレベル電位を＋０．７Ｖ、ローレベル電位を０Ｖとし、ｐ型のトランジスタ１９ｔｐのソースおよびドレインの一方または双方の電位を＋０．７Ｖに保持する。ｐ型のトランジスタ１９ｔｐのゲートはノードＦＤに接続される。また、トランジスタ１１ｔのしきい値を、＋１．５Ｖ、トランジスタ１２ｔのしきい値を＋０．４Ｖ、ｐ型のトランジスタ１９ｔｐのしきい値を−０．４Ｖとする。
【００５４】
例えば、プログラマブルスイッチ２０ａ［１，２］がオン状態に設定されている場合（ノードＦＤにハイレベル電位が書き込まれている場合）、トランジスタ１２ｔのゲートの電位は当初、＋０．７Ｖとなる。そのため、ｐ型のトランジスタ１９ｔｐで形成されるＭＯＳ容量はきわめて小さい値となる。後述するブースティング効果を高めるには、容量素子１９の容量を小さくすることが好ましいので、ｐ型のトランジスタ１９ｔｐで形成されるＭＯＳ容量が十分に小さいということは好適である。
【００５５】
なお、第１の期間（コンフィギュレーションデータの書き込みの際）の配線１４［１］の電位が＋０．７Ｖであるので、それ以外の配線１４の電位は０Ｖとなる。すなわち、配線１４［２］と配線１５［１］の電位をともに０Ｖとできる。そのため、トランジスタ１２ｔのゲート容量が極大となる。
【００５６】
一方、プログラマブルスイッチ２０ａ［１，２］がオフ状態に設定されている場合（ノードＦＤにローレベル電位が書き込まれている場合）、トランジスタ１２ｔのゲートの電位は当初、０Ｖとなる。そのため、トランジスタ１２ｔで形成されるＭＯＳ容量はきわめて小さい値となる。一方、ｐ型のトランジスタ１９ｔｐで形成されるＭＯＳ容量は極大となる。この結果、トランジスタ１２ｔのゲートの電位を安定に保持できる。
【００５７】
特に、第２の期間では、配線１４の電位がローレベルに固定されることはなく、平均的な電位はローレベルより高いものとなる。その場合、トランジスタ１１ｔのオフ抵抗がかなり大きくても、ノードＦＤに接続する容量が極めて小さいと、トランジスタ１１ｔのオフ抵抗とノードＦＤに接続する容量によって定まる時定数が半導体装置の稼働時間に比較して無視できない程度に小さくなり、ノードＦＤの電位がローレベルから無視できないほど上昇することがある。したがって、第１の期間にノードＦＤの電位をローレベルに設定する場合には、ノードＦＤに比較的大きな容量が存在すると、電位の安定に有益である。
【００５８】
なお、このような容量素子はトランジスタ以外にもＭＯＳ容量（ＭＩＳ容量）を用いて形成できる。また、ｐ型のトランジスタ１９ｔｐのソースまたはドレインの電位は＋０．７Ｖに限られず、ノードＦＤの電位がハイレベル電位となるときに、ｐ型のトランジスタ１９ｔｐ（あるいはそれに相当するＭＯＳ容量）の容量が実用十分な程度に低下し、ノードＦＤの電位がローレベル電位となるときに、実用十分な程度に上昇すればよい。例えば、ｐ型のトランジスタ１９ｔｐのしきい値、ハイレベル電位、ローレベル電位を考慮すれば、＋０．４Ｖ以上＋１．０Ｖ以下であればよい。
【００５９】
ところで、ノードＦＤに接続する容量は、Ｃｏｘｎ＋Ｃｏｘｐ＋Ｃｃｏｎｓｔ、と表示できる。ここで、Ｃｏｘｎ、Ｃｏｘｐは、いずれもノードＦＤの電位によって変動する容量成分であり、それぞれ、ノードＦＤの電位が高くなると増大する容量成分、ノードＦＤの電位が低くなると増大する容量成分である。容量ＣｃｓｔはノードＦＤの電位に依存しない容量成分である。なお、Ｃｏｘｎ、Ｃｏｘｐは、例えば、図４（Ａ）において、それぞれ、トランジスタ１２ｔに由来する容量成分の一部あるいは全部、ｐ型のトランジスタ１９ｔｐに由来する容量成分の一部あるいは全部と考えることができる。
【００６０】
ノードＦＤの電位がローレベルのときのＣｏｘｎを０（Ｃｏｘｎ（Ｌ）＝０）、ノードＦＤの電位がハイレベルのときのＣｏｘｐを０（Ｃｏｘｐ（Ｈ）＝０）とする。一方、ノードＦＤの電位がハイレベルのときのＣｏｘｎをＣｏｘｎ（Ｈ）、ノードＦＤの電位がローレベルのときのＣｏｘｐをＣｏｘｐ（Ｌ）とすると、これらは有限の正の値となる。
【００６１】
後述するブースティング効果を有効に利用するためには、ノードＦＤの電位がハイレベルのときに、Ｃｏｘｎ（Ｈ）がその他の容量よりも大きいことが好ましく、すなわち、Ｃｏｘｎ（Ｈ）はＣｃｓｔと同じ又はより大きいことが必要である（条件１）。一例では、Ｃｏｘｎ（Ｈ）がＣｃｓｔの５倍以上あるとよい（条件１Ａ）。
【００６２】
また、ノードＦＤの電位がローレベルのときに、ノードＦＤの電位の変動をノードＦＤの電位がハイレベルのときと同等程度に小さくするためには、Ｃｏｘｐ（Ｌ）とＣｃｓｔの和が、Ｃｏｘｎ（Ｈ）とＣｃｓｔの和の０．１倍以上あるとよい（条件２）。一例では、Ｃｏｘｐ（Ｌ）とＣｃｓｔの和が、Ｃｏｘｎ（Ｈ）とＣｃｓｔの和の０．５倍以上あるとよい（条件２Ａ）。
【００６３】
上記の関係を考慮すると、例えば、条件１と条件２から、Ｃｏｘｎ（Ｈ）がＣｏｘｐ（Ｌ）の１．２５倍以上であるとよいことが導出される。また、条件１Ａと条件２Ａから、Ｃｏｘｎ（Ｈ）がＣｏｘｐ（Ｌ）の２．５倍以下であるとよいことが導出される。
【００６４】
なお、このように論理値に応じて容量が変わる回路構成は、ｎ型のトランジスタ（又は同等なＭＯＳ容量）を用いても構成できる。図４（Ｂ）に示すプログラマブルスイッチ２０ａ［１，２］では、図３（Ｂ）に示すプログラマブルスイッチ２０ａ［１，２］における容量素子１９を、ｎ型のトランジスタ１９ｔｎを用いて構成する。ここでは、例えば、コンフィギュレーションデータのハイレベル電位を＋０．７Ｖ、ローレベル電位を０Ｖとし、ｎ型のトランジスタ１９ｔｎのゲートの電位を＋０．７Ｖに保持する。また、トランジスタ１１ｔのしきい値を、＋１．５Ｖ、トランジスタ１２ｔのしきい値を＋０．４Ｖ、ｎ型のトランジスタ１９ｔｎのしきい値を＋０．４Ｖとする。
【００６５】
なお、ｎ型のトランジスタ１９ｔｎのソースまたはドレインの電位は＋０．７Ｖに限られず、ノードＦＤの電位がハイレベル電位となるときに、ｎ型のトランジスタ１９ｔｎ（あるいはそれに相当するＭＯＳ容量）の容量が実用十分な程度に低下し、ノードＦＤの電位がローレベル電位となるときに、実用十分な程度に上昇すればよい。例えば、ｎ型のトランジスタ１９ｔｎのしきい値、ハイレベル電位、ローレベル電位を考慮すれば、＋０．４Ｖ以上＋１．０Ｖ以下であればよい。
【００６６】
図４（Ｂ）に示されるプログラマブルスイッチ２０ａ［１，２］においても、ノードＦＤの電位がローレベルであれば、ｎ型のトランジスタ１９ｔｎの容量は極大となり、一方、ノードＦＤの電位がハイレベルであれば、ｎ型のトランジスタ１９ｔｎの容量は極小となる。したがって、上記の考察において、Ｃｏｘｐをｎ型のトランジスタ１９ｔｎに由来する容量の一部あるいは全部とみなすことができ、上記の考察と同様に、ｎ型のトランジスタ１９ｔｎとして必要とされる容量の範囲が導出される。
【００６７】
図４（Ｂ）に示される構成を採用する場合には、例えば、ｎ型のトランジスタ１９ｔｎをトランジスタ１１ｔと同じ種類のトランジスタとし、ｎ型のトランジスタ１９ｔｎのゲート絶縁膜をトランジスタ１１ｔのゲート絶縁膜と同じ過程で形成されるものとし、また、ｎ型のトランジスタ１９ｔｎのゲート電極をトランジスタ１１ｔのゲート電極と同じ過程で形成されるものとしてもよい。
【００６８】
図５には、プログラマブルスイッチ２０ａ［１，２］の他の例を示す。図５に示すプログラマブルスイッチ２０ａ［１，２］では、図３（Ｂ）に示すプログラマブルスイッチ２０ａ［１，２］における容量素子１９の一方の電極とトランジスタ１２ｔのゲートの間にトランジスタ１１ｔｂを設けたものである。この場合、トランジスタ１１ｔｂはトランジスタ１１ｔと同期してオンオフするので、第２の期間では、トランジスタ１１ｔｂはオフである。トランジスタ１１ｔｂのオフ抵抗の程度にも依存するが、配線１４［２］と配線１５［１］の間に流れるパルスは、トランジスタ１１ｔｂの先にある容量素子１９の影響を受けないので、ブースティング効果を考慮する際に、容量素子１９の大きさを考慮する必要はない。したがって、容量素子１９の容量値を十分に大きくすることが可能である。
【００６９】
容量素子１９の容量値が十分に大きな場合、容量素子１９の一方の電極の電位は十分な長時間にわたって安定であり、その結果、トランジスタ１２ｔのゲートの電位も十分な長時間にわたって安定となる。また、第２の期間におけるブースティング効果も高いものとなる。
【００７０】
以上は、基本的なプログラマブルスイッチ２０の例であるが、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００７１】
〈スイッチ回路の具体的な構成例〉
図６（Ａ）に示すスイッチ回路１０ｆは、プログラマブルスイッチ２０をｍ行ｎ列（ｍ、ｎは３以上の自然数）のマトリクス状に配置し、それらに、配線１４［０］乃至配線１４［ｎ］、配線１５［１］乃至配線１５［ｍ］、配線１６［１］乃至配線１６［ｍ］、配線１７［１］乃至配線１７［ｍ］を接続させたものである。スイッチ回路１０ｆの回路構成は、スイッチ回路１０ｅと同様であるが、例えば、スイッチ回路１０ｄと同様に構成することもできる。
【００７２】
スイッチ回路１０ｆでは、出力端子ＯＵＴに、所定の電位が与えられた配線２４との電気的な接続を制御するスイッチ２２が設けられている場合を例示している。スイッチ２２は信号ＩＮＩＴに従って導通状態または非導通状態の選択（スイッチング）をおこなう。具体的に、スイッチ２２が導通状態であるとき、配線２４の電位が出力端子ＯＵＴに与えられ、スイッチ２２が非導通状態であるとき、配線２４の電位は出力端子ＯＵＴに与えられない。
【００７３】
スイッチ２２を導通状態とすることで、出力端子ＯＵＴ（およびそれに接続する配線１５）の電位が所定の高さになるよう初期化することができる。配線１５や配線１４の電位は、ＰＬＤの電源が切断された後に、不定状態となりやすい。また、ＰＬＤの電源が切断された後、コンフィギュレーションメモリが有する記憶素子の構成によっては、コンフィギュレーションデータが消失することがある。この場合、ＰＬＤに電源が投入されると、配線１５と複数の配線１４とがスイッチ回路１０ｆを介して導通状態になり、配線１５と複数の配線１４とで電位が異なる場合、これらの配線に大量の電流が流れることがある。しかし、上述したように、配線１５の電位を初期化することで、配線１５と複数の配線１４の間に大量に電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【００７４】
また、ＰＬＤに電源が投入された直後は、ＰＬＥの入力端子（出力端子ＯＵＴに電気的に接続する）が、ハイレベルとローレベルの間の中間電位になってしまう場合がある。中間電位がＰＬＥの入力端子に与えられると、ＰＬＥの有するＣＭＯＳ回路において貫通電流が生じやすい。しかし、上述したように、出力端子ＯＵＴの電位を初期化することができるので、電源が投入された直後においてＰＬＥの入力端子が中間電位になるのを防ぐことができ、よって、上記貫通電流が生じるのを防ぐことができる。
【００７５】
また、配線１５に、ラッチが電気的に接続されていても良い。図６（Ａ）では、初期化を行うためのスイッチ２２に加えて、ラッチ２３が配線１５に電気的に接続されている場合を例示する。ラッチ２３は、ＰＬＥの入力端子に電気的に接続された配線１５（出力端子ＯＵＴ）の電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。ラッチ２３を配線１５に電気的に接続させることによって、ＰＬＤに電源が投入された後に、配線１５の電位をハイレベルかローレベルのいずれか一方に保つことができるので、中間の電位が配線１５に与えられることと、その結果、配線１５にその入力端子が接続されたＰＬＥに貫通電流が生じることを防ぐことができる。
【００７６】
図６（Ｂ）に、スイッチ２２とラッチ２３の具体的な回路構成例を示す。ラッチ２３は、インバータ２５と、ｐチャネル型のトランジスタ２６とを有する。インバータ２５の入力端子は出力端子ＯＵＴに接続され、インバータ２５の出力端子はトランジスタ２６のゲートに接続されている。トランジスタ２６のソースは高電位配線２４Ｈに接続され、ドレインは出力端子ＯＵＴに接続されている。また、スイッチ２２として機能するトランジスタ２２ｔのソースは低電位配線２４Ｌに接続され、ドレインは出力端子ＯＵＴに接続されている。
【００７７】
〈ブースティング効果〉
プログラマブルスイッチ２０では、スイッチ１１が非導通状態にあるときノードＦＤが、他の電極や配線との間における絶縁性が極めて高いため、電気的に浮遊状態になることから、以下に述べるブースティング効果が発生する。
【００７８】
プログラマブルスイッチ２０では、ノードＦＤが浮遊状態にあると、配線１４の電位がローレベルからハイレベルに変化するのに伴い、トランジスタ１２ｔのソースとゲートの間に形成される容量Ｃｇｓにより、程度の差はあれノードＦＤの電位が上昇する。そして、そのノードＦＤの電位の上昇幅は、上記トランジスタのゲートに入力されたコンフィギュレーションデータの論理値によって異なる。
【００７９】
具体的に、プログラマブルスイッチ２０に入力されたコンフィギュレーションデータが”０”の場合に、トランジスタ１２ｔが弱反転モードにあるとすると、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓは、ゲート電極の電位（すなわちノードＦＤの電位）に依存しない容量Ｃｏｓが主となる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。
【００８０】
一方、プログラマブルスイッチ２０に書き込まれたコンフィギュレーションデータが”１”の場合に、トランジスタ１２ｔが強反転モードにあるとすると、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘが含まれる。容量Ｃｏｘは、容量Ｃｏｓよりも十分に大きいものとする。
【００８１】
したがって、コンフィギュレーションデータが”１”の場合、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓが、コンフィギュレーションデータが”０”の場合よりも大きいこととなる。
【００８２】
よって、プログラマブルスイッチ２０では、コンフィギュレーションデータが”０”の場合には、ノードＦＤの電位の変化は微々たるものであるのに対し、コンフィギュレーションデータが”１”の場合には、ノードＦＤの電位をより大きく上昇させることができる。このようなノードＦＤの電位の上昇をブースティング効果と言う。コンフィギュレーションデータが”１”の場合に、ブースティング効果によりノードＦＤの電位を大きく上昇させることができるので、トランジスタ１２ｔの導通状態をより高めることができ、プログラマブルスイッチ２０のスイッチ速度を向上させることができる。一方、コンフィギュレーションデータが”０”の場合には、ノードＦＤの電位はそれほど上昇せず、スイッチ１２として機能するトランジスタ１２ｔの非導通状態を確保することができる。
【００８３】
なお、配線１４（あるいは配線１５）の電位の変化とは無関係な容量がノードＦＤに接続している場合には、ブースティング効果は小さくなる。また、コンフィギュレーションデータに関わらず、配線１４（あるいは配線１５）の電位の変化によってノードＦＤの電位が大きく変動するような容量が存在する場合には、コンフィギュレーションデータに関わらず、配線１４と配線１５が電気的に接続されてしまうので好ましくない。すなわち、容量Ｃｏｘが他の容量よりも十分に大きいことが望まれる。
【００８４】
ここで、注意しなければならないことは、大きなブースティング効果を得るためには、トランジスタ１２ｔが強反転モードとなることである。そのためには、第１の期間中のトランジスタ１１ｔがオンである際に、トランジスタ１２ｔ（ここでは、ｎ型とする）のゲートの電位がハイレベルであれば、ソースやドレインの電位はローレベルやそれと同等な電位となることが必須となる。ゲート、ソース、ドレインの電位がいずれもハイレベルであれば、トランジスタ１２ｔは強反転モードとはならない。また、ゲートとドレインがハイレベルでソースがローレベルであると、トランジスタ１２ｔのソースドレイン間に電流が流れるため、トランジスタ１２ｔが破損してしまうおそれがある。
【００８５】
図３および図４に示すプログラマブルスイッチ２０は、いずれもこの点で好適な回路構成を有している。まず、第１の期間に、配線１５はローレベルに設定できる。配線１５はコンフィギュレーションデータの伝送と直接関係がないためである。これは、例えば、図６（Ａ）に示すスイッチ回路１０ｆのように、スイッチ２２を用いて設定すればよい。次に、第１の期間に、配線１４のうち、ハイレベルとなりえるのは、いずれか１つだけである。これは、プログラマブルスイッチブロック２１を構成するプログラマブルスイッチ２０のうち、オン状態となるのは１つあるいは０であるためである。
【００８６】
例えば、図３（Ａ）に示すプログラマブルスイッチ２０ａ［１，２］において、配線１４［１］がハイレベルであれば、配線１４［１］以外の配線１４はローレベルであり、配線１４［２］がハイレベルであれば、配線１４［２］以外の配線１４はローレベルである。
【００８７】
例えば、プログラマブルスイッチ２０ａ［１，２］をオン状態に設定するには、配線１４［１］をハイレベルとする。トランジスタ１１ｔがオンとなれば、ノードＦＤの電位がハイレベルとなる。また、配線１４［１］がハイレベルであるので、必然的に配線１４［２］はローレベルである。このとき、配線１５［１］はローレベルであるので、トランジスタ１２ｔは強反転モードとなる。
【００８８】
例えば、プログラマブルスイッチ２０ａ［１，２］をオフ状態に設定するには、配線１４［１］をローレベルとする。トランジスタ１１ｔがオンとなれば、ノードＦＤの電位がローレベルとなる。配線１４［２］はローレベルあるいはハイレベルである。配線１５［１］はローレベルである。いずれの場合でも、トランジスタ１２ｔのゲートの電位はローレベルで、トランジスタ１２ｔは弱反転モードとなる。そのため、トランジスタ１２ｔのソースとドレイン間に過大な電流が流れることはない。
【００８９】
また、例えば、図３（Ｃ）に示すプログラマブルスイッチ２０ｃ［１，２］においては、第１の期間にトランジスタ１３ｔをオフとしてもよい。その場合には、配線１５［１］の電位はローレベルでもハイレベルでも構わない。
【００９０】
〈駆動回路の構成例〉
図７に、配線１４への、コンフィギュレーションデータを含む信号の供給を制御する駆動回路の構成を、一例として示す。図７に示す駆動回路２７ａは、コンフィギュレーションデータを含む信号Ｓｉｇの、サンプリングのタイミングを制御する選択回路２８（シフトレジスタなど）と、選択回路２８で定められたタイミングに従って、上記信号のサンプリングとサンプリングした信号の保持を行うサンプルホールド回路２９と、サンプリングされた上記信号の、配線１４［０］乃至配線１４［ｎ−１］への供給をそれぞれ制御する複数のスイッチ３０とを有する。図７では、スイッチ３０として、信号ＷＥに従って制御可能なスリーステートバッファを用いる場合を例示する。
【００９１】
具体的に、図７では、信号ＷＥの電位がハイレベルのとき、スイッチ３０は、入力端子に入力された信号と同じ論理値を有する信号を、配線１４［０］乃至配線１４［ｎ−１］に与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３０はハイインピーダンスとなり、入力端子に入力された信号は、配線１４［０］乃至配線１４［ｎ−１］に与えられない。
【００９２】
なお、配線１４［ｎ］には、コンフィギュレーションデータを含む信号が供給されないので、駆動回路２７ａに接続される必要はない。しかしながら、その場合には、一時的に電位が不定となることもある。それを避けるため、図７のように、配線１４［ｎ］にもスイッチ３０［ｎ］を接続し、信号ＷＥにしたがって、配線１４［ｎ］が定電位（図７ではＶＳＳ）が供給可能となるように設定してもよい。
【００９３】
（実施の形態２）
本実施の形態では、複数の第１プログラマブルロジックエレメントと、第２プログラマブルロジックエレメントと、複数の第１配線と、第２配線と、複数の第１配線にそれぞれ対応する複数の回路と、を有し、複数の第１配線のそれぞれは、第１の期間において、第１の信号が与えられ、複数の第１配線のそれぞれは、第２の期間において、複数の第１プログラマブルロジックエレメントの出力端子にそれぞれ電気的に接続されており、第２配線は、第２プログラマブルロジックエレメントの入力端子に電気的に接続されており、複数の回路のそれぞれは、第１スイッチと、第２スイッチと、第３スイッチとを少なくとも有し、第３スイッチは、複数の第１の配線の一と第２スイッチの一端子との間の導通を制御する機能を有し、第２スイッチは、複数の第１配線の一から第１スイッチを介して与えられる第１の信号により、導通状態または非導通状態が選択される機能を有し、第２スイッチは、第２の配線と第３スイッチの他端子との間の導通を制御する機能を有し、第１の期間において、第２の配線は第１の信号に依存しない一定の電位に保持され、かつ、第３スイッチはオフ状態であり、第２の期間において、第１スイッチはオフ状態であり、第３スイッチはオン状態であることを特徴とする半導体装置について説明する。
【００９４】
当該半導体装置の一例では、第１信号はコンフィギュレーションデータを含み、ハイレベル電位とローレベル電位より構成されており、一定の電位はローレベル電位である。
【００９５】
当該半導体装置の一例では、第２のスイッチは第１のトランジスタであり、第２のトランジスタは、第１のトランジスタと逆の導電型であり、第２のトランジスタのゲートは第１のトランジスタのゲートに電気的に接続し、第２のトランジスタのソース又はドレインの少なくとも一方は、第１の期間および第２の期間において、ハイレベル電位又はそれと同等な電位に保持される。
【００９６】
当該半導体装置の一例では、半導体装置は、さらに、第３のトランジスタを有し、第３のトランジスタは、第３のトランジスタと同じ導電型であり、第３のトランジスタのソース又はドレインの少なくとも一方は第１のトランジスタのゲートに電気的に接続し、第３のトランジスタのゲートは、第１の期間および第２の期間において、ハイレベル電位又はそれと同等な電位に保持される。
【００９７】
当該半導体装置の一例では、第１のスイッチは、酸化物半導体膜にチャネル形成領域を有するトランジスタである。酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する。
【００９８】
〈スイッチ回路の構成例２〉
他のスイッチ回路の構成例について説明する。スイッチ回路１０ｇは、図８（Ａ）に示すように、第１の配線（配線１４［１］）、第２の配線（配線１５［１］）と、第１のスイッチ（プログラマブルスイッチ３１［１，２］のスイッチ１１）、第２のスイッチ（プログラマブルスイッチ３１［１，２］のスイッチ１２）、第３のスイッチ（プログラマブルスイッチ３１［１，２］のスイッチ１３）を有する。
【００９９】
配線１４［ｊ］（ｊ＝１、２、３）は、プログラマブルスイッチ３１［１，ｊ］が有するスイッチ１１を介して、プログラマブルスイッチ３１内のノードＦＤ（スイッチ１２の制御端子）に電気的に接続可能である。すなわち、スイッチ１１は、配線１４［ｊ］が有する電位の、ノードＦＤへの供給を制御する機能を有する。また、スイッチ１２は、ノードＦＤの電位に従って、導通状態または非導通状態となる。スイッチ１３は、配線１４［ｊ］と配線１５［１］の間において、スイッチ１２と直列に電気的に接続されている。ここで、スイッチ１３は、配線１４［ｊ］とスイッチ１２の間に設けられる。スイッチ１１の動作は配線１６［１］により制御され、スイッチ１３の動作は配線１７［１］により制御される。複数の配線１４には、コンフィギュレーションデータを含む信号や、演算処理のための信号が与えられ、他のＰＬＥやＩ／Ｏエレメントと接続可能である。詳細は実施の形態１を参照できる。
【０１００】
例えば、第１の期間において、配線１４［ｊ］にコンフィギュレーションデータを含む信号が与えられ、なおかつ、スイッチ１１が導通状態（オン）になると、スイッチ１１を介してノードＦＤに上記信号に応じた電位が供給される。次いで、スイッチ１１が非導通状態（オフ）になると、ノードＦＤに与えられた電位が保持される。そして、スイッチ１２は、コンフィギュレーションデータが反映されたノードＦＤの電位に従って、導通状態または非導通状態となる。
【０１０１】
スイッチ１３は、スイッチ１２と直列に電気的に接続されているため、スイッチ１２と共に、配線１４と配線１５の電気的な接続を制御する機能を有する。具体的には、スイッチ１２及びスイッチ１３が共に導通状態であるとき、配線１４と配線１５とが電気的に接続される。また、スイッチ１２及びスイッチ１３の少なくとも一つが非導通状態であるとき、配線１４と配線１５とは電気的に分離した状態となる。
【０１０２】
また、第２の期間において、配線１４に演算処理のための信号が与えられ、なおかつ、スイッチ１３が導通状態になると、スイッチ１２が導通状態か非導通状態かによって、配線１４と配線１５が電気的に接続されているか、電気的に分離されているかが定まる。すなわち、スイッチ回路１０ｇの各プログラマブルスイッチ３１に書き込まれたコンフィギュレーションデータに従って、複数の配線１４と配線１５の電気的な接続構造が定められることとなる。
【０１０３】
なお、配線１４には、第２の期間において、ＰＬＥやＩ／Ｏエレメントからの出力信号が与えられる。配線１５は、ＰＬＥやＩ／Ｏエレメントの入力端子に電気的に接続されている。詳細は実施の形態１を参照できる。
【０１０４】
スイッチ回路の別の構成例について説明する。図８（Ｂ）に、スイッチ回路１０ｈの構成を例示する。スイッチ回路１０ｈは、マルチコンテキスト方式を用いて動的再構成を実現することができる。
【０１０５】
スイッチ回路１０ｈは、配線１４、配線１５、配線１６、配線１７を有する点において、スイッチ回路１０ｇと構成が同じである。また、スイッチ回路１０ｈは、スイッチ１１と、スイッチ１２と、スイッチ１３とを少なくとも有するプログラマブルスイッチ３１を、複数有する点において、図８（Ａ）に示すスイッチ回路１０と構成が同じである。しかし、図８（Ｂ）に示すスイッチ回路１０では、任意に選ばれた一の配線１４に、２つ以上のプログラマブルスイッチ３１が対応しており、複数の配線１５は合流し、出力端子ＯＵＴとなる点において、図８（Ａ）に示すスイッチ回路１０と構成が異なる。
【０１０６】
具体的に、図８（Ｂ）に示すスイッチ回路１０ｈは、３×３個のプログラマブルスイッチ３１を有している。そして、一の配線１５には、３個のプログラマブルスイッチ３１が接続している。同じ配線１５に接続する複数のプログラマブルスイッチ３１をプログラマブルスイッチブロック３２と呼ぶ。例えば、スイッチ回路１０ｈは、プログラマブルスイッチブロック３２［１］乃至プログラマブルスイッチブロック３２［３］を有し、プログラマブルスイッチブロック３２［ｉ］（ｉ＝１、２、３）は、プログラマブルスイッチ３１［ｉ，１］乃至プログラマブルスイッチ３１［ｉ，３］よりなる。スイッチ回路１０ｈは小規模な例であるが、より大規模な場合でも同様である。
【０１０７】
スイッチ回路１０ｈでは、プログラマブルスイッチブロック３２ごとに、プログラマブルスイッチ３１へのコンフィギュレーションデータの書き込みを行う。具体的には、一のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１において、スイッチ１１を導通状態にし、スイッチ１１を介してノードＦＤにコンフィギュレーションデータを含む信号を供給する。そして、当該一のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１において、スイッチ１１を非導通状態にし、ノードＦＤの電位を保持する。次いで、別のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１においても、順に同様の動作を繰り返すことで、全てのプログラマブルスイッチ３１への、コンフィギュレーションデータの書き込みを行うことができる。
【０１０８】
また、スイッチ回路１０ｈでは、複数のプログラマブルスイッチブロック３２の一つを選択し、選択されたプログラマブルスイッチブロック３２に含まれるプログラマブルスイッチ３１において、保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を定めることができる。複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を変更する場合は、スイッチ回路１０ｈにおいて、プログラマブルスイッチブロック３２の別の一つを選択し、選択されたプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１に保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴとの電気的な接続構造を定めれば良い。プログラマブルスイッチブロック３２の選択には、対応する配線１７の電位を制御することでスイッチ１３をオン状態とすればよい。
【０１０９】
スイッチ回路１０ｈは、スイッチ回路１０ｇと同様に、複数のＰＬＥまたは複数のＩ／Ｏエレメントと、一のＰＬＥまたはＩ／Ｏエレメントとの電気的な接続構造を制御する機能と、当該接続構造を保持するコンフィギュレーションメモリとしての機能とを有する。よって、スイッチ回路１０ｈを配線リソースに用いることで、配線リソースに含まれるトランジスタなどの素子数を抑えることができるので、ＰＬＤの回路規模が増大するのを抑え、その面積を抑えることができる。
【０１１０】
また、スイッチ回路１０ｈの場合、複数のコンフィギュレーションデータがプログラマブルスイッチブロック３２ごとに保持されており、なおかつ、コンフィギュレーションデータの選択を、プログラマブルスイッチブロック３２の選択により自由に行うことができる。
【０１１１】
スイッチ回路１０ｈでは、プログラマブルスイッチブロック３２ごとに、プログラマブルスイッチ３１へのコンフィギュレーションデータの書き込みを行う。具体的には、一のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１において、スイッチ１１を導通状態にし、スイッチ１１を介してノードＦＤにコンフィギュレーションデータを含む信号を供給する。
【０１１２】
そして、当該一のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１において、スイッチ１１を非導通状態にし、ノードＦＤの電位を保持する。次いで、別のプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１においても、順に同様の動作を繰り返すことで、全てのプログラマブルスイッチ３１への、コンフィギュレーションデータの書き込みを行うことができる。
【０１１３】
また、スイッチ回路１０ｈでは、複数のプログラマブルスイッチブロック３２の一つを選択し、選択されたプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１に保持されているコンフィギュレーションデータに従って、複数の配線１４と出力端子ＯＵＴの電気的な接続構造を定めることができる。
【０１１４】
複数の配線１４と出力端子ＯＵＴの電気的な接続構造を変更する場合は、スイッチ回路１０ｈにおいて、プログラマブルスイッチブロック３２の別の一つを選択し、選択されたプログラマブルスイッチブロック３２に含まれる複数のプログラマブルスイッチ３１において、保持されているコンフィギュレーションデータに従って、複数の配線１４と配線１５の電気的な接続構造を定めれば良い。
【０１１５】
なお、スイッチ回路１０ｇおよびスイッチ回路１０ｈでは、配線１４が、コンフィギュレーションデータを含む信号をプログラマブルスイッチ３１に供給する機能と、ＰＬＥ等から出力される信号をプログラマブルスイッチ３１に供給する機能とを併せ持っている。
【０１１６】
よって、コンフィギュレーションデータを含む信号をプログラマブルスイッチ３１に供給する機能を有する配線と、ＰＬＥから出力される信号をプログラマブルスイッチ３１に供給する機能を有する配線という２種類の配線を、プログラマブルスイッチ３１に接続させる構成に比べて、スイッチ回路１０ｇおよびスイッチ回路１０ｈに設けられる配線の数を少なく抑えることができる。
【０１１７】
よって、スイッチ回路１０ｇおよびスイッチ回路１０ｈを用いることで、配線リソースの小型化を実現し、レイアウトの面積を抑えることができる。また、配線リソースの小型化を実現することで、半導体装置の小型化を実現することができる。
【０１１８】
〈プログラマブルスイッチの具体的な構成例〉
プログラマブルスイッチ３１の、具体的な構成の例について説明する。図９（Ａ）に示すプログラマブルスイッチ３１［１，２］は、配線１４［２］、配線１５［１］、配線１６［１］と接続する。さらに、図９（Ａ）に示すプログラマブルスイッチ３１［１，２］は、スイッチ１１としての機能を有するトランジスタ１１ｔと、スイッチ１２としての機能を有するトランジスタ１２ｔと、スイッチ１３としての機能を有するトランジスタ１３ｔとを、少なくとも有する。
【０１１９】
なお、ここでは、トランジスタ１１ｔを、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ、後述）、トランジスタ１２ｔ、トランジスタ１３ｔを、シリコンを用いたトランジスタ（Ｓｉトランジスタ）で構成する。
【０１２０】
具体的に、プログラマブルスイッチ３１［１，２］において、トランジスタ１１ｔは、そのゲートが配線１６［１］に電気的に接続されている。また、トランジスタ１１ｔのソース及びドレインは、一方が配線１４［２］に電気的に接続され、他方がトランジスタ１２ｔのゲートに電気的に接続されている。トランジスタ１２ｔのソース及びドレインは、一方が配線１５［１］に電気的に接続され、他方がトランジスタ１３ｔのソース及びドレインの一方に電気的に接続されている。トランジスタ１３ｔのソース及びドレインの他方は、配線１４［２］に電気的に接続されている。トランジスタ１３ｔのゲートは、配線１７に電気的に接続されている。なお、上記の接続は間接的なものでもよい。
【０１２１】
あるいは、この接続関係を、トランジスタ１２ｔのゲート（ノードＦＤ）は、トランジスタ１１ｔのソース、ドレインを介して、配線１４［２］に接続可能であり、配線１４［２］は、トランジスタ１３ｔのソース、ドレインを介して、トランジスタ１２ｔのソース、ドレインに接続可能であり、トランジスタ１３ｔのソース、ドレインは、トランジスタ１２ｔのソース、ドレインを介して、配線１５［１］に接続可能であるとも表現できる。
【０１２２】
なお、図９（Ｂ）に示すようにトランジスタ１２ｔのゲートに容量素子１９の一方の電極を接続させてもよい。このことにより、トランジスタ１２ｔのゲートの電位がより長時間保持できる。なお、この容量が過大であると、後述するブースティング効果が小さくなる。
【０１２３】
図１０には、プログラマブルスイッチ３１［１，２］の他の例を示す。図１０に示すプログラマブルスイッチ３１［１，２］では、スイッチ１３を、ｎ型のトランジスタ１３ｔｎとｐ型のトランジスタ１３ｔｐで構成されるトランスミッションゲートとする。
【０１２４】
具体的に、ｎ型のトランジスタ１３ｔｎのゲートは配線１７ｎ［１］に、ｐ型のトランジスタ１３ｔｐのゲートは配線１７ｐ［１］に、それぞれ電気的に接続される。また、ｎ型のトランジスタ１３ｔｎのソース及びドレインの一方、ｐ型のトランジスタ１３ｔｐのソース及びドレインの一方は、ともに配線１４［２］に電気的に接続されている。ｎ型のトランジスタ１３ｔｎのソース及びドレインの他方、ｐ型のトランジスタ１３ｔｐのソース及びドレインの他方は、ともにトランジスタ１２ｔのソース及びドレインの他方に電気的に接続されている。
【０１２５】
スイッチ１３を、図９（Ａ）に示すように、単トランジスタとする場合には、トランジスタ１３ｔをオンとするための配線１７のハイレベル電位が、配線１４のハイレベル電位と同じ場合には、配線１５の電位は、上記のハイレベル電位より、トランジスタ１３ｔのしきい値だけ低い値となる。これを防止するには、これに対し、配線１７のハイレベル電位を、配線１４のハイレベル電位より、トランジスタ１３ｔのしきい値だけ高い値とすることが求められる。一方、図１０に示すように、スイッチ１３をトランスミッションゲートとすると、配線１７のハイレベル電位が、配線１４のハイレベル電位と同じ場合であっても、配線１５の電位は、上記のハイレベル電位と同等な値となる。
【０１２６】
図１１（Ａ）および図１１（Ｂ）には、プログラマブルスイッチ３１［１，２］の他の例を示す。図１１（Ａ）および図１１（Ｂ）に示すプログラマブルスイッチ３１［１，２］では、図９（Ｂ）に示すプログラマブルスイッチ３１［１，２］における容量素子１９を、ｐ型のトランジスタ１９ｔｐあるいはｎ型のトランジスタ１９ｔｎを用いて構成する。詳細については実施の形態１を参照できる。
【０１２７】
図１２には、プログラマブルスイッチ３１［１，２］の他の例を示す。図１２に示すプログラマブルスイッチ３１［１，２］では、図９（Ｂ）に示すプログラマブルスイッチ３１［１，２］における容量素子１９の一方の電極とトランジスタ１２ｔのゲートの間にトランジスタ１１ｔｂを設けたものである。このような構成の効果については実施の形態１を参照できる。
【０１２８】
以上は、基本的なプログラマブルスイッチ３１の例であるが、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【０１２９】
〈スイッチ回路の具体的な構成例〉
図１３に示すスイッチ回路１０ｉは、プログラマブルスイッチ３１をｍ行ｎ列（ｍ、ｎは３以上の自然数）のマトリクス状に配置し、それらに、配線１４［１］乃至配線１４［ｎ］、配線１５［１］乃至配線１５［ｍ］、配線１６［１］乃至配線１６［ｍ］、配線１７［１］乃至配線１７［ｍ］を接続させたものである。スイッチ回路１０ｉの回路構成は、スイッチ回路１０ｈと同様である。
【０１３０】
スイッチ回路１０ｉでは、出力端子ＯＵＴに、所定の電位が与えられた配線２４との電気的な接続を制御するスイッチ２２が設けられている場合を例示している。スイッチ２２は信号ＩＮＩＴに従って導通状態または非導通状態の選択（スイッチング）が行われる。また、配線１５に、ラッチ２３が電気的に接続されていても良い。これらについては、実施の形態１を参照できる。
【０１３１】
〈ブースティング効果〉
プログラマブルスイッチ３１でも、実施の形態１で述べたのと同様なブースティング効果が発生する。プログラマブルスイッチ３１では、スイッチ１３（トランジスタ１３ｔ）がオン状態であるときに、ノードＦＤが浮遊状態にあると、配線１４の電位がローレベルからハイレベルに変化するのに伴い、トランジスタ１２ｔのソースとゲートの間に形成される容量Ｃｇｓにより、程度の差はあれノードＦＤの電位が上昇する。詳細については、実施の形態１を参照すればよい。
【０１３２】
なお、図９乃至図１１に示すプログラマブルスイッチ３１では、第１の期間にトランジスタ１３ｔをオフ状態とすれば、トランジスタ１２ｔのソースあるいはドレインのうち、トランジスタ１３ｔと接続するほうの電位は、配線１４（コンフィギュレーションデータが転送されるため、ハイレベルあるいはローレベルとなる）とは無関係となる。
【０１３３】
例えば、配線１４の電位がハイレベルで、トランジスタ１１ｔがオン状態であれば、トランジスタ１２ｔはオン状態となる。一方で、トランジスタ１３ｔがオフ状態であるので、トランジスタ１２ｔのソースおよびドレインの電位は、配線１４の電位（ハイレベル）から電気的に分離されているので影響を受けない。配線１５の電位はローレベルとできるのでトランジスタ１２ｔのソースおよびドレインの電位は、ともにローレベルとなる。この結果、ノードＦＤが浮遊状態となった際には、大きなブースティング効果が得られる。
【０１３４】
〈駆動回路の構成例〉
図１４に、配線１４への、コンフィギュレーションデータを含む信号の供給を制御する駆動回路の構成を、一例として示す。図１４に示す駆動回路２７ｂは、コンフィギュレーションデータを含む信号Ｓｉｇの、サンプリングのタイミングを制御する、シフトレジスタなどの選択回路２８と、選択回路２８で定められたタイミングに従って、上記信号のサンプリングとサンプリングした信号の保持を行うサンプルホールド回路２９と、サンプリングされた上記信号の、配線１４［１］乃至配線１４［ｎ］への供給をそれぞれ制御する複数のスイッチ３０とを有する。図１４では、スイッチ３０として、信号ＷＥに従って制御可能なスリーステートバッファを用いる場合を例示する。
【０１３５】
具体的に、図１４では、信号ＷＥの電位がハイレベルのとき、スイッチ３０は、入力端子に入力された信号と同じ論理値を有する信号を、配線１４［１］乃至配線１４［ｎ］に与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３０はハイインピーダンスとなり、入力端子に入力された信号は、配線１４［１］乃至配線１４［ｎ］に与えられない。なお、第２の期間において演算をおこなうのに用いる信号もこの駆動回路２７ｂを用いて配線１４［１］乃至配線１４［ｎ］に与えることができる。
【０１３６】
（実施の形態３）
〈ＰＬＥの構成例〉
図１５（Ａ）に、ＰＬＥの一形態を例示する。図１５（Ａ）に示すＰＬＥ４０ａは、ＬＵＴ（ルックアップテーブル）３４と、フリップフロップ３５と、コンフィギュレーションメモリ３６と、を有する。コンフィギュレーションメモリ３６は、メモリエレメントから送られてきたコンフィギュレーションデータを記憶する機能を有する。ＬＵＴ３４は、コンフィギュレーションメモリ３６において記憶されているコンフィギュレーションデータによって、定められる論理演算が異なる。そして、コンフィギュレーションデータによりＬＵＴ３４にて行われる論理演算が確定すると、ＬＵＴ３４は、入力端子３７に与えられた複数の入力信号に対応する出力信号を、出力する。フリップフロップ３５は、ＬＵＴ３４から出力される信号を保持し、クロック信号ＣＫに同期して当該信号に対応した出力信号を出力する。
【０１３７】
スイッチ３８は、フリップフロップ３５から出力された信号の、出力端子３９への供給を制御する機能を有する。図１５（Ａ）では、スイッチ３８として、信号ＥＮに従って制御可能なスリーステートバッファを用いる場合を例示する。
【０１３８】
具体的に、図１５（Ａ）では、信号ＥＮの電位がハイレベルのとき、スイッチ３８は、入力端子に入力された信号と同じ論理値を有する信号を、出力端子３９を介して外部（例えば、配線１４等）に与える。また、信号ＥＮの電位がローレベルのとき、スイッチ３８はハイインピーダンスとなり、入力端子に入力された信号は、外部に与えられない。
【０１３９】
なお、ＰＬＥ４０ａがさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ３４からの出力信号がフリップフロップ３５を経由するか否かを選択できるようにしても良い。
【０１４０】
また、コンフィギュレーションデータによって、フリップフロップ３５の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ３５がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【０１４１】
図１５（Ｂ）に、ＰＬＥの別の一形態であるＰＬＥ４０ｂを例示する。図１５（Ｂ）に示すＰＬＥ４０ｂは、図１５（Ａ）に示したＰＬＥ４０ａに、ＡＮＤゲート４１が追加された構成を有している。ＡＮＤゲート４１には、フリップフロップ３５からの信号が、正論理の入力として与えられ、配線１５の電位を初期化するための信号ＩＮＩＴが、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴに従って図６（Ｂ）に示した配線１５の電位が初期化される際に、ＰＬＥ４０からの出力信号を、図６（Ｂ）に示した低電位配線２４Ｌと同じ電位にすることができる。よって、ＰＬＥ４０ｂからの出力信号が与えられる複数の配線１４と、配線１５とに大量の電流が流れることを未然に防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【０１４２】
また、図１５（Ｃ）に、ＰＬＥの別の一形態であるＰＬＥ４０ｃを例示する。図１５（Ｃ）に示すＰＬＥ４０ｃは、図１５（Ａ）に示したＰＬＥ４０ａに、マルチプレクサ４２と、コンフィギュレーションメモリ４３が追加された構成を有している。図１５（Ｃ）において、マルチプレクサ４２は、ＬＵＴ３４からの出力信号と、フリップフロップ３５からの出力信号とが入力されている。そして、マルチプレクサ４２は、コンフィギュレーションメモリ４３に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４２からの出力信号は、スイッチ３８を介して配線１４に与えられる。
【０１４３】
〈スイッチ回路の動作例〉
次いで、図６（Ａ）に示したスイッチ回路１０ｆの動作の一例について、図１６に示すタイミングチャートを用いて説明する。図１６に示すタイミングチャートには、図７に示す駆動回路２７ａにて、スイッチ３０の動作を制御する信号ＷＥと、図１５（Ａ）に示すＰＬＥ４０にて、フリップフロップ３５の出力信号の出力を制御するクロック信号ＣＫと、スイッチ３８の動作を制御する信号ＥＮも併せて示す。また、図１６に示すタイミングチャートは、トランジスタ１１ｔ乃至トランジスタ１３ｔがｎチャネル型である場合を例示している。また、配線２４にはローレベルの電位ＶＳＳが与えられているものとする。
【０１４４】
なお、ＰＬＥとしては、図１５（Ａ）に示すＰＬＥ４０ａを用い、配線１４のそれぞれには、対応するＰＬＥ４０ａの出力端子３９が直接あるいは間接に接続されているものとする。また、スイッチ回路１０ｆの出力端子ＯＵＴは、上記あるいはそれ以外のＰＬＥ４０ａの入力端子３７のいずれかに直接あるいは間接に接続されているものとする。
【０１４５】
まず、ＰＬＤに電源を投入した後、時刻Ｔ１乃至時刻Ｔ２において行われる、配線１５（出力端子ＯＵＴ）の電位の初期化について説明する。
【０１４６】
時刻Ｔ１乃至時刻Ｔ２において、スイッチ２２に用いられているトランジスタ（図６（Ｂ）のトランジスタ２２ｔ）のゲートに、ハイレベルの電位を有する信号ＩＮＩＴが入力され、スイッチ２２は導通状態となる。よって、スイッチ２２を介して、配線２４の電位ＶＳＳが配線１５に与えられる。
【０１４７】
配線１５に電位ＶＳＳを与えることで、ＰＬＤに電源を投入した直後に配線１５の電位が不定状態にあったとしても、配線１５の電位を初期化することができる。よって、配線１５に接続されたＰＬＥの入力端子の電位が不定状態にならず、当該ＰＬＥの有するＣＭＯＳ回路において、貫通電流が発生するのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを防ぐことができる。なお、ＰＬＤに電源を投入するのと同時に、信号ＩＮＩＴの電位をハイレベルとすることで、配線１５の電位が不定状態となる期間を短くすることができる。
【０１４８】
また、時刻Ｔ１乃至時刻Ｔ２では、配線１７［１］乃至配線１７［ｍ］にローレベルの電位が与えられ、各プログラマブルスイッチ２０のトランジスタ１３ｔはオフとなる。そのため、配線１５と複数の配線１４とを電気的に分離させることができる。さらに、時刻Ｔ１乃至時刻Ｔ２では、信号ＥＮの電位がローレベルとなり、信号ＷＥの電位がハイレベルとなる。駆動回路２７ａから、配線１４［０］乃至配線１４［ｎ］に、ローレベルの電位、具体的には、配線２４と同じ電位ＶＳＳが与えられる。よって、配線１５と複数の配線１４とを概略同じ高さの電位にすることができ、ＰＬＤに電源を投入した後に、配線１５と複数の配線１４との間に大量の電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【０１４９】
配線１５の電位の初期化が済むと、時刻Ｔ３以降、信号ＩＮＩＴの電位はローレベルを維持し、スイッチ２２は非導通状態となる。
【０１５０】
次いで、時刻Ｔ３乃至時刻Ｔ５において行われる、コンフィギュレーションデータの書き込みについて説明する。上記期間では、信号ＥＮの電位がローレベルとなるため、ＰＬＥ４０ａから配線１４への信号の供給は停止される。また、上記期間では、信号ＷＥの電位がハイレベルとなるため、駆動回路２７ａから配線１４［０］乃至配線１４［ｎ−１］への、コンフィギュレーションデータを含む信号の供給が行われる。なお、配線１４［ｎ］の電位はローレベルに保持されている。また、全ての配線１７には、ローレベルの電位が与えられる。
【０１５１】
まず、時刻Ｔ３乃至時刻Ｔ４において、配線１６［１］にはハイレベルの電位が、配線１６［１］以外の全ての配線１６にはローレベルの電位が与えられる。また、配線１４［１］にはハイレベルの電位が、配線１４［１］以外の全ての配線１４にはローレベルの電位が与えられる。上記動作により、プログラマブルスイッチブロック２１［１］（プログラマブルスイッチ２０［１，１］乃至プログラマブルスイッチ２０［１，ｎ］）へのコンフィギュレーションデータの書き込みが行われる。具体的に、プログラマブルスイッチ２０［１，２］では、ノードＦＤにハイレベルの電位が与えられることによって、”１”の論理値に対応したコンフィギュレーションデータが格納される。また、プログラマブルスイッチ２０［１，ｊ］（ｊは１および３以上ｎ以下の自然数）では、ノードＦＤにローレベルの電位が与えられることによって、”０”の論理値に対応したコンフィギュレーションデータが格納される。
【０１５２】
次いで、時刻Ｔ４乃至時刻Ｔ５において、配線１６［ｍ］以外の全ての配線１６にはローレベルの電位が、配線１６［ｍ］にはハイレベルの電位が、配線１４［ｎ−１］にはハイレベルの電位が、配線１４［ｎ−１］以外の全ての配線１４にはローレベルの電位が与えられる。上記動作により、プログラマブルスイッチブロック２１［ｍ］（プログラマブルスイッチ２０［ｍ，１］乃至プログラマブルスイッチ２０［ｍ，ｎ］への、コンフィギュレーションデータの書き込みが行われる。具体的に、プログラマブルスイッチ２０［ｍ，ｎ］では、ノードＦＤにハイレベルの電位が与えられることによって、”１”の論理値に対応したコンフィギュレーションデータが格納される。また、プログラマブルスイッチ２０［ｍ，ｊ］（ｊはｎ未満の自然数）では、ノードＦＤにローレベルの電位が与えられることによって、”０”の論理値に対応したコンフィギュレーションデータが格納される。
【０１５３】
なお、図１６に示すタイミングチャートでは、プログラマブルスイッチ２０［１，２］、プログラマブルスイッチ２０［１，ｎ］、プログラマブルスイッチ２０［ｍ，２］、プログラマブルスイッチ２０［ｍ，ｎ］への、コンフィギュレーションデータの書き込みについてのみ示しているが、上記以外のプログラマブルスイッチ２０へのコンフィギュレーションデータの書き込みも、同様に行うことができる。なお、配線１６の信号パルスがハイレベルからローレベルに変化した後で、配線１４の信号パルスがハイレベルから低下し始めるように、配線１４の信号パルスは配線１６の信号パルスよりやや遅らせるとよい。
【０１５４】
次いで、時刻Ｔ６乃至時刻Ｔ８において行われる、回路構成の切り換えについて説明する。上記期間では、信号ＥＮの電位がハイレベルとなるため、ＰＬＥ４０ａから配線１４への信号の供給が行われる。また、上記期間では、信号ＷＥの電位がローレベルとなるため、駆動回路２７ａから配線１４への、コンフィギュレーションデータを含む信号の供給は停止される。
【０１５５】
まず、時刻Ｔ６乃至時刻Ｔ７において、全ての配線１６にはローレベルの電位が与えられる。そして、配線１７［１］にはハイレベルの電位が、配線１７［１］以外の全ての配線１７には、ローレベルの電位が与えられる。上記動作により、配線１７［１］に接続されたプログラマブルスイッチ２０［１，１］乃至プログラマブルスイッチ２０［１，ｎ］により、配線１４［１］乃至配線１４［ｎ］と配線１５との電気的な接続構造が定められる。具体的には、プログラマブルスイッチ２０［１，１］乃至プログラマブルスイッチ２０［１，ｎ］のうち、プログラマブルスイッチ２０［１，２］に”１”の論理値に対応したコンフィギュレーションデータが格納されているため、配線１４［２］と出力端子ＯＵＴとが、プログラマブルスイッチ２０［１，２］および配線１５［１］を介して電気的に接続される。
【０１５６】
また、時刻Ｔ７乃至時刻Ｔ８において、全ての配線１６にはローレベルの電位が与えられる。そして、配線１７［ｍ］以外の全ての配線１７には、ローレベルの電位が、配線１７［ｍ］にはハイレベルの電位が、与えられる。上記動作により、配線１７［ｍ］に接続されたプログラマブルスイッチ２０［ｍ，１］乃至プログラマブルスイッチ２０［ｍ，ｎ］により、配線１４［１］乃至配線１４［ｎ］と配線１５［ｍ］との電気的な接続構造が定められる。具体的には、プログラマブルスイッチ２０［ｍ，１］乃至プログラマブルスイッチ２０［ｍ，ｎ］のうち、プログラマブルスイッチ２０［ｍ，ｎ］に”１”の論理値に対応したコンフィギュレーションデータが格納されているため、配線１４［ｎ］と出力端子ＯＵＴとが、プログラマブルスイッチ２０［ｍ，ｎ］及び配線１５［ｍ］を介して電気的に接続される。
【０１５７】
コンフィギュレーションデータの書き換えは、上記の時刻Ｔ１乃至時刻Ｔ５の操作を繰り返せばよい。なお、スイッチ回路１０ｃ（プログラマブルスイッチ２０ｃ）を用いれば、配線１５の初期化をおこなわなくてもデータを書き換えることができる。すなわち、上記の時刻Ｔ３乃至時刻Ｔ５の操作のみでよい。これは以下の理由による。
【０１５８】
配線１５の電位はラッチ２３によりハイレベルあるいはローレベルのいずれかに固定されている。コンフィギュレーションデータの書き換えをおこなうにあたって、全ての配線１７の電位をローレベルとするため、スイッチ１３はオフ状態となり、配線１５と配線１４は非導通状態となる。したがって、配線１４、配線１５の電位がハイレベルでもローレベルでも、それらの間に電流が流れることはない。
【０１５９】
また、コンフィギュレーションデータの書き込みの際には、複数の配線１４がハイレベルとなることはなく、”１”が書き込まれるプログラマブルスイッチ２０においては、スイッチ１２に相当するトランジスタ１２ｔのソース及びドレインの電位はともにローレベル、ゲートの電位はハイレベルとなり、ブースティング効果を得ることができる。
【０１６０】
なお、図１６では、電源の投入後に配線１５の電位を初期化する構成について示しているが、配線１５の電位を初期化する構成に加えて、プログラマブルスイッチ２０内のノードＦＤの電位の初期化を行うようにしても良い。ノードＦＤの電位の初期化は、プログラマブルスイッチ２０ごとに順に行っても良いし、全てのプログラマブルスイッチ２０においてノードＦＤの電位を一斉に初期化しても良い。
【０１６１】
なお、図１３に示したスイッチ回路１０ｉも図１６に示すタイミングチャートを用いて同様に動作させることができる。
【０１６２】
〈ＰＬＤの構成例〉
スイッチ回路１０（上述したスイッチ回路１０ａ乃至スイッチ回路１０ｉを含むが、それに限定されない）やＰＬＥ４０（上述したＰＬＥ４０ａ乃至ＰＬＥ４０ｃを含むが、それに限定されない）を有する、ＰＬＤの構成の一例について説明する。図１７（Ａ）に、ＰＬＤ５０の構成の一部を、例示する。
【０１６３】
図１７（Ａ）では、複数のＰＬＥ４０を有するＰＬＥブロック５１［１］と、複数のＰＬＥ４０を有するＰＬＥブロック５１［２］と、複数のＰＬＥ４０を有するＰＬＥブロック５１［３］とが、ＰＬＤ５０に設けられている。図１７（Ａ）では、左側から順に、ＰＬＥブロック５１［１］、ＰＬＥブロック５１［２］、及びＰＬＥブロック５１［３］が、並列に配置されている場合を例示している。
【０１６４】
また、図１７（Ａ）では、複数の配線５２と、複数の配線５３と、複数の配線５４と、複数の配線５５と、複数の配線５６と、複数の配線５７と、複数の配線５８とが、ＰＬＤ５０に設けられている。複数の配線５２乃至複数の配線５８は、配線１４に相当する。
【０１６５】
そして、ＰＬＥブロック５１［１］が有する各ＰＬＥ４０の第１出力端子は、複数の配線５２のいずれか一つに、それぞれ接続されている。ＰＬＥブロック５１［１］が有する各ＰＬＥ４０の第２出力端子は、複数の配線５３のいずれか一つに、それぞれに接続されている。
【０１６６】
また、ＰＬＥブロック５１［２］が有する各ＰＬＥ４０の第１出力端子は、複数の配線５５のいずれか一つに、それぞれ接続されている。ＰＬＥブロック５１［２］が有する各ＰＬＥ４０の第２出力端子は、複数の配線５６のいずれか一つに、それぞれ接続されている。
【０１６７】
また、ＰＬＥブロック５１［３］が有する各ＰＬＥ４０の第１出力端子は、複数の配線５４のいずれか一つに、それぞれ電気的に接続されている。ＰＬＥブロック５１［３］が有する各ＰＬＥ４０の第２出力端子は、複数の配線５８のいずれか一つに、それぞれ接続されている。
【０１６８】
なお、各ＰＬＥ４０が有する第１出力端子の数と、第２出力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方とも複数であっても良い。また、いずれか一方がなくてもよい。ただし、第１出力端子が複数であっても、第２出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一のＰＬＥブロックが有するＰＬＥ４０の数がＹ（Ｙは自然数）であるならば、ＰＬＤ５０は、第１出力端子に接続されるＹ本の配線と、第２出力端子に接続されるＹ本の配線とを、少なくとも有する。
【０１６９】
そして、ＰＬＥブロック５１［１］は、複数の配線５２と複数の配線５３の間に配置されている。ＰＬＥブロック５１［２］は、複数の配線５５と複数の配線５６の間に配置されている。ＰＬＥブロック５１［３］は、複数の配線５４と複数の配線５８の間に配置されている。
【０１７０】
さらに、ＰＬＥブロック５１［２］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５５は、ＰＬＥブロック５１［１］とＰＬＥブロック５１［２］の間と、ＰＬＥブロック５１［１］と、ＰＬＥブロック５１［１］の左側に配置されるＰＬＥブロック（図示せず）の間とに、跨るように配置されている。ＰＬＥブロック５１［３］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５４は、ＰＬＥブロック５１［１］とＰＬＥブロック５１［２］の間と、ＰＬＥブロック５１［２］とＰＬＥブロック５１［３］の間とに、跨るように配置されている。またＰＬＥブロック５１［３］の右側に配置されるＰＬＥブロック（図示せず）の、第１出力端子に接続された複数の配線５７は、ＰＬＥブロック５１［２］とＰＬＥブロック５１［３］の間と、ＰＬＥブロック５１［３］とＰＬＥブロック５１［３］の右側に配置されるＰＬＥブロック（図示せず）の間とに、跨るように配置されている。
【０１７１】
すなわち、ＰＬＥブロック５１［Ｎ］（Ｎは３以上の自然数）に着目すると、上記ＰＬＥブロックが有する各ＰＬＥ４０の第１出力端子に接続された複数の配線は、ＰＬＥブロック［Ｎ］とＰＬＥブロック［Ｎ−１］の間と、ＰＬＥブロック［Ｎ−１］とＰＬＥブロック［Ｎ−２］の間とに、跨るように配置されている。なお、Ｎが２である場合、ＰＬＥブロック［２］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線は、ＰＬＥブロック［２］とＰＬＥブロック［１］の間と、ＰＬＥブロック［１］とＩ／Ｏエレメントの間とに、跨るように配置される。上記Ｉ／Ｏエレメントは、ＰＬＤ外部からＰＬＥ４０への信号の入力、またはＰＬＥ４０からＰＬＤ外部への信号の出力を制御する、インターフェースとしての機能を有する。
【０１７２】
また、ＰＬＥブロック［Ｎ−１］に着目すると、ＰＬＥブロック［Ｎ−１］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線と、ＰＬＥブロック［Ｎ］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線と、ＰＬＥブロック［Ｎ−２］が有する各ＰＬＥ４０の第２出力端子に接続された複数の配線とが、スイッチ回路６０を介して、ＰＬＥブロック［Ｎ−１］が有する各ＰＬＥ４０の複数の入力端子に接続されている。
【０１７３】
具体的に、図１７（Ａ）の場合、例えば、ＰＬＥブロック５１［２］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５５と、ＰＬＥブロック５１［３］が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５４と、ＰＬＥブロック５１［１］が有する各ＰＬＥ４０の第２出力端子に接続された複数の配線５３とが、スイッチ回路６０を介して、ＰＬＥブロック５１［２］が有する各ＰＬＥ４０の複数の入力端子に接続されている。
【０１７４】
図１７（Ｂ）に、図１７（Ａ）に示した、複数の配線５３、複数の配線５４、及び複数の配線５５と、第２のＰＬＥブロック５１［２］が有する各ＰＬＥ４０の複数の入力端子との、電気的な接続を制御するスイッチ回路６０の回路図を、抜き出して示す。図１７（Ｂ）において、複数の配線５９は、第２のＰＬＥブロック５１［２］が有する一のＰＬＥ４０の複数の入力端子に、それぞれ接続されている。
【０１７５】
スイッチ回路６０は、スイッチ回路１０を複数有する。図１７（Ｃ）に、図１７（Ｂ）に示したスイッチ回路６０のより具体的な構成例を示す。図１７（Ｂ）に示したスイッチ回路６０は、図１７（Ｃ）に示すように、スイッチ回路１０［１］、スイッチ回路１０［２］、スイッチ回路１０［３］で示す、３つのスイッチ回路１０を有する。
【０１７６】
なお、図１７（Ｃ）では、３本の配線５９に対応するスイッチ回路６０を例示しているため、スイッチ回路６０が、スイッチ回路１０［１］、スイッチ回路１０［２］、及びスイッチ回路１０［３］の、３つのスイッチ回路１０を有する場合が図示されている。スイッチ回路６０が有するスイッチ回路１０の数は、ＰＬＥ４０が有する複数の入力端子の数に従って、定めることができる。
【０１７７】
また、図１７（Ｂ）及び図１７（Ｃ）では、複数の配線５３、複数の配線５４、及び複数の配線５５と、複数の配線５９との電気的な接続を制御するスイッチ回路６０を代表例として図示しているが、図１７（Ａ）において複数の配線と複数の配線の電気的な接続を制御する他のスイッチ回路６０も、同様の構成を有するものとする。
【０１７８】
次いで、図１７（Ｃ）に示すスイッチ回路６０の、さらに具体的な構成例を図１８に示す。図１８では、複数の配線５３、複数の配線５４、及び複数の配線５５と、スイッチ回路６０との電気的な接続関係をより詳細に示している。図１８に示すように、各スイッチ回路１０は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、複数の配線５９の一つとの電気的な接続を制御する。
【０１７９】
具体的に、図１８では、複数の配線５３が、配線５３［１］、配線５３［２］、配線５３［３］を有し、複数の配線５４が、配線５４［１］、配線５４［２］、配線５４［３］を有し、複数の配線５５が、配線５５［１］、配線５５［２］、配線５５［３］を有する場合を例示している。また、図１８では、複数の配線５９が、配線５９［１］、配線５９［２］、配線５９［３］を有する場合を例示している。
【０１８０】
そして、図１８では、スイッチ回路１０［１］が、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９［１］との電気的な接続を制御する。具体的に、スイッチ回路１０［１］は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９［１］とを電気的に接続する機能を有する。
【０１８１】
また、スイッチ回路１０［２］は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９［２］との電気的な接続を制御する。具体的には、スイッチ回路１０［２］は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９［２］とを電気的に接続する機能を有する。
【０１８２】
また、スイッチ回路１０［３］は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９［３］との電気的な接続を制御する。具体的には、スイッチ回路１０［３］は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９［３］とを電気的に接続する機能を有する。
【０１８３】
上述したように、ＰＬＥ４０の出力端子に電気的に接続された配線５３、配線５４、配線５５などの複数の配線のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と、ＰＬＥ４０の入力端子に電気的に接続された配線５９などの一の配線とを、スイッチ回路１０により電気的に接続する。そして、スイッチ回路１０を含むスイッチ回路６０と、スイッチ回路６０により電気的な接続が制御される上記各種配線とを、ＰＬＥブロック５１［１］、ＰＬＥブロック５１［２］、ＰＬＥブロック５１［３］などのＰＬＥ４０を含むＰＬＥブロック間に設けることで、図１７（Ａ）に示したＰＬＤ５０において、ＰＬＥブロック５１［２］が有する一のＰＬＥ４０と、ＰＬＥブロック５１［２］が有する別の一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。また、ＰＬＥブロック５１［１］が有する一のＰＬＥ４０とＰＬＥブロック５１［２］が有する一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。また、ＰＬＥブロック５１［２］が有する一のＰＬＥ４０とＰＬＥブロック５１［３］が有する一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。よって、図１７に示すＰＬＥ４０とスイッチ回路６０の配置と、図１に示す構成を有するスイッチ回路１０の組み合わせにより、ＰＬＤ５０における設計の自由度を高めつつ、配線リソースに含まれるスイッチの数を抑えることができる。
【０１８４】
〈Ｉ／Ｏエレメントとプログラマブルロジックエレメントの接続構造について〉
ＰＬＤ５０における、Ｉ／Ｏエレメントとプログラマブルロジックエレメントの接続構造について説明する。図１９に、ＰＬＤ５０の一部を、例示する。図１９では、複数のＰＬＥ４０を有するＰＬＥブロック５１と、複数のＩ／Ｏエレメント６１を有するＩ／Ｏブロック６２とが、ＰＬＤ５０に設けられている。図１９では、左側から順に、Ｉ／Ｏブロック６２、及びＰＬＥブロック５１が、並列に配置されている場合を例示している。
【０１８５】
また、図１９では、複数の配線６３と、複数の配線６４と、複数の配線６５と、複数の配線６６と、複数の配線６７とが、ＰＬＤ５０に設けられている。
【０１８６】
ＰＬＥブロック５１が有する各ＰＬＥ４０の第１出力端子は、複数の配線６３及び複数の配線６７にそれぞれ接続されている。ＰＬＥブロック５１が有する各ＰＬＥ４０の第２出力端子は、複数の配線６４にそれぞれ接続されている。Ｉ／Ｏブロック６２が有する各Ｉ／Ｏエレメント６１の出力端子は、複数の配線６６にそれぞれ接続されている。複数の配線６５は、図１９のＰＬＥブロック５１の右側に配置される複数の各ＰＬＥ４０（図示せず）が有する第１出力端子に、それぞれ接続されている。
【０１８７】
なお、各Ｉ／Ｏエレメント６１が有する出力端子の数は、必ずしも一つとは限らず、複数であっても良い。ただし、上記出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。すなわち、Ｉ／Ｏブロック６２が有するＩ／Ｏエレメント６１の数がＺ（Ｚは自然数）であるならば、ＰＬＤ５０は、上記出力端子に接続されるＺ本の配線６４を、少なくとも有する。
【０１８８】
そして、複数の配線６３と、複数の配線６５と、複数の配線６６と、複数の配線６７とは、Ｉ／Ｏブロック６２とＰＬＥブロック５１の間に配置されている。また、ＰＬＥブロック５１は、複数の配線６３と複数の配線６４の間に設けられている。
【０１８９】
また、図１９では、複数の配線６３、複数の配線６５、及び複数の配線６６が、スイッチ回路６０を介して、ＰＬＥブロック５１が有する各ＰＬＥ４０の複数の入力端子に電気的に接続されている。また、図１９では、また、複数の配線６７が、スイッチ回路６８を介して、Ｉ／Ｏブロック６２が有する各Ｉ／Ｏエレメント６１の入力端子に接続されている。
【０１９０】
そして、スイッチ回路６８は、スイッチ回路１０を一つ有する。スイッチ回路１０が有するスイッチ回路６８は、複数の配線６７のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と各Ｉ／Ｏエレメント６１の入力端子とを接続する機能を有する。
【０１９１】
なお、図１７（Ａ）及び図１９では、ＰＬＥ４０を有するＰＬＥブロック間に設けられた複数の配線を介して、同一のＰＬＥブロックに属するＰＬＥ４０どうしが接続される場合を例示している。しかし、同一のＰＬＥブロックに属するＰＬＥ４０同士を直接接続する配線が、ＰＬＤ５０に設けられていても良い。
【０１９２】
〈ＰＬＤの上面図〉
図２０に、ＰＬＤ５０の上面図を、一例として示す。
【０１９３】
図２０では、ＰＬＤ５０が、ロジックアレイ７０と、Ｉ／Ｏエレメント６１と、フェーズロックループ（ＰＬＬ７２）と、ＲＡＭ７３と、乗算器７４とを、有している。
【０１９４】
ロジックアレイ７０は、複数のＰＬＥ４０と、ＰＬＥ４０間の電気的な接続を制御する配線及びスイッチが含まれた配線リソース７５とを有する。ＰＬＬ７２は、クロック信号ＣＫを生成する機能を有する。ＲＡＭ７３は、論理演算に用いられるデータを格納する機能を有する。乗算器７４は、乗算専用の論理回路に相当する。ロジックアレイ７０に乗算を行う機能が含まれていれば、乗算器７４は必ずしも設ける必要はない。
【０１９５】
なお、図２０では、各ＰＬＥ４０の論理回路を定めるコンフィギュレーションデータが、ＰＬＤ５０の外部に設けられたメモリエレメントに、格納されている場合を例示している。しかし、メモリエレメントは、ＰＬＤ５０に設けられていても良い。
【０１９６】
〈ＬＵＴの構成例〉
本実施の形態では、ＰＬＥ４０が有するＬＵＴ３４の構成例について説明する。ＬＵＴ３４は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。
【０１９７】
図２１（Ａ）に、ＰＬＥ４０が有するＬＵＴ３４の一態様を示す。
【０１９８】
図２１（Ａ）において、ＬＵＴ３４は、２入力のマルチプレクサを７つ（マルチプレクサ８１、マルチプレクサ８２、マルチプレクサ８３、マルチプレクサ８４、マルチプレクサ８５、マルチプレクサ８６、マルチプレクサ８７）用いて構成されている。マルチプレクサ８１乃至マルチプレクサ８４の各入力端子が、ＬＵＴ３４の入力端子Ｍ１乃至入力端子Ｍ８に相当する。
【０１９９】
マルチプレクサ８１乃至マルチプレクサ８４の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３４の入力端子ＩＮ３に相当する。マルチプレクサ８１の出力端子、及びマルチプレクサ８２の出力端子は、マルチプレクサ８５の２つの入力端子と接続され、マルチプレクサ８３の出力端子、及びマルチプレクサ８４の出力端子は、マルチプレクサ８６の２つの入力端子と接続されている。マルチプレクサ８５及びマルチプレクサ８６の各制御端子は接続されており、上記制御端子が、ＬＵＴ３４の入力端子ＩＮ２に相当する。マルチプレクサ８５の出力端子、及びマルチプレクサ８６の出力端子は、マルチプレクサ８７の２つの入力端子と接続されている。マルチプレクサ８７の制御端子は、ＬＵＴ３４の入力端子ＩＮ１に相当する。マルチプレクサ８７の出力端子がＬＵＴ３４の出力端子ＯＵＴに相当する。
【０２００】
入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３４によって行われる論理演算の種類を定めることができる。
【０２０１】
例えば、図２１（Ａ）のＬＵＴ３４において、入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、論理値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図２１（Ｃ）に示す等価回路の機能を実現することができる。
【０２０２】
図２１（Ｂ）に、ＰＬＥ４０が有するＬＵＴ３４の別の一態様を示す。図２１（Ｂ）において、ＬＵＴ３４は、２入力のマルチプレクサを３つ（マルチプレクサ９１、マルチプレクサ９２、マルチプレクサ９３）と、２入力のＯＲゲート９４とを用いて構成されている。
【０２０３】
マルチプレクサ９１の出力端子、及びマルチプレクサ９２の出力端子は、マルチプレクサ９３の２つの入力端子と接続されている。ＯＲゲート９４の出力端子はマルチプレクサ９３の制御端子に接続されている。マルチプレクサ９３の出力端子がＬＵＴ３４の出力端子ＯＵＴに相当する。
【０２０４】
そして、マルチプレクサ９１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプレクサ９２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲゲート９４の入力端子Ａ７及び入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３４によって行われる論理演算の種類を定めることができる。
【０２０５】
例えば、図２１（Ｂ）のＬＵＴ３４において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、論理値が”０”、”１”、”０”、”０”、”０”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図２１（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３に相当する。
【０２０６】
なお、図２１（Ａ）及び図２１（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ３４の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ３４であっても良い。
【０２０７】
また、ＬＵＴ３４は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路、スイッチのいずれかまたは全てを更に有していても良い。論理回路としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。
【０２０８】
また、図２１（Ａ）や図２１（Ｂ）に示したＬＵＴ３４を用いて、図２１（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ３４及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。
【０２０９】
〈半導体装置の断面構造の例〉
図２２に、図３（Ｂ）に示したプログラマブルスイッチ２０ａが有する、トランジスタ１１ｔ、トランジスタ１２ｔ、及び容量素子１９の断面構造を、一例として示す。図２２では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１ｔと、容量素子１９とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１２ｔ上に形成されている場合を例示している。
【０２１０】
なお、図３（Ｃ）に示したプログラマブルスイッチ２０ｂのトランジスタ１３ｔは、トランジスタ１２ｔと共通の作製工程を用いて形成することができる。図９（Ａ）あるいは図９（Ｂ）に示したプログラマブルスイッチ２０のトランジスタ１３ｔ等も同様である。
【０２１１】
なお、トランジスタ１２ｔには、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１２ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１ｔはトランジスタ１２ｔ上に積層されていなくとも良く、トランジスタ１１ｔとトランジスタ１２ｔとは、同一の層に形成されていても良い。
【０２１２】
薄膜のシリコンを用いてトランジスタ１２ｔを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２１３】
トランジスタ１２ｔが形成される半導体基板２００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【０２１４】
また、トランジスタ１２ｔは、素子分離用絶縁膜２０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜２０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０２１５】
具体的に、トランジスタ１２ｔは、半導体基板２００に形成された、ソース領域またはドレイン領域として機能する不純物領域２０２及び不純物領域２０３と、ゲート電極２０４と、半導体基板２００とゲート電極２０４の間に設けられたゲート絶縁膜２０５とを有する。ゲート電極２０４は、ゲート絶縁膜２０５を間に挟んで、不純物領域２０２と不純物領域２０３の間に形成されるチャネル形成領域と重なる。
【０２１６】
トランジスタ１２ｔ上には、絶縁膜２０９が設けられている。絶縁膜２０９には開口部が形成されている。そして、上記開口部には、不純物領域２０２、不純物領域２０３にそれぞれ接するコンタクトプラグ２１０、コンタクトプラグ２１１と、ゲート電極２０４に電気的に接続されているコンタクトプラグ２１２とが、形成されている。
【０２１７】
そして、コンタクトプラグ２１０は、絶縁膜２０９上に形成された配線２１５に電気的に接続されており、コンタクトプラグ２１１は、絶縁膜２０９上に形成された配線２１６に電気的に接続されており、コンタクトプラグ２１２は、絶縁膜２０９上に形成された配線２１７に電気的に接続されている。
【０２１８】
配線２１５乃至配線２１７上には、絶縁膜２２０及び絶縁膜２４０が順に積層するように形成されている。絶縁膜２２０及び絶縁膜２４０には開口部が形成されており、上記開口部に、配線２１７に電気的に接続されたコンタクトプラグ２２１が形成されている。
【０２１９】
トランジスタ１１ｔは、絶縁膜２４０上に、酸化物半導体を含む半導体膜２３０と、半導体膜２３０上の、ソース電極またはドレイン電極として機能する導電膜２３２及び導電膜２３３と、半導体膜２３０、導電膜２３２及び導電膜２３３上のゲート絶縁膜２３１と、ゲート絶縁膜２３１上に位置し、導電膜２３２と導電膜２３３の間において半導体膜２３０と重なっているゲート電極２３４と、を有する。なお、導電膜２３３は、コンタクトプラグ２２１に電気的に接続されている。
【０２２０】
また、ゲート絶縁膜２３１上において導電膜２３３と重なる位置に、導電膜２３５が設けられている。ゲート絶縁膜２３１を間に挟んで導電膜２３３及び導電膜２３５が重なっている部分が、容量素子１９として機能する。
【０２２１】
なお、図２２では、容量素子１９がトランジスタ１１ｔと共に絶縁膜２４０の上に設けられている場合を例示しているが、容量素子１９は、トランジスタ１２ｔと共に、絶縁膜２４０の下に設けられていても良い。
【０２２２】
そして、トランジスタ１１ｔ、容量素子１９上に、絶縁膜２４１及び絶縁膜２４２が順に積層するように設けられている。絶縁膜２４１及び絶縁膜２４２には開口部が設けられており、上記開口部においてゲート電極２３４に接する導電膜２４３が、絶縁膜２４１上に設けられている。
【０２２３】
なお、図２２において、トランジスタ１１ｔは、ゲート電極２３４を半導体膜２３０の片側において少なくとも有していれば良いが、半導体膜２３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０２２４】
トランジスタ１１ｔが、半導体膜２３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２２５】
また、図２２では、トランジスタ１１ｔが、一のゲート電極２３４に対応した一のチャネル形成領域を有する、シングルチャネル構造である場合を例示している。しかし、トランジスタ１１ｔは、互いに電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチチャネル構造であっても良い。
【０２２６】
図２３に他の構成例を示す。図２３において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）におけるトランジスタ１１ｔ及びトランジスタ１２ｔの断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネル長方向に直角な方向）における同断面図を示す。ただし、レイアウトにおいてトランジスタ１１ｔのチャネル長方向とトランジスタ１２ｔのチャネル長方向とが、必ずしも一致していなくともよい。
【０２２７】
また、トランジスタ１２ｔは、素子分離法により、他の半導体素子と電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２３では、トレンチ分離法を用いてトランジスタ１２ｔを電気的に分離する場合を例示している。エッチング等により半導体基板２５０に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離用絶縁膜２５１により、トランジスタ１２ｔを素子分離させる場合を例示している。
【０２２８】
また、トレンチ以外の領域に存在する半導体基板２５０の凸部には、トランジスタ１２ｔの不純物領域２５２及び不純物領域２５３と、不純物領域２５２及び不純物領域２５３に挟まれたチャネル形成領域２５４とが設けられている。さらに、トランジスタ１２ｔは、チャネル形成領域２５４を覆う絶縁膜２５５と、絶縁膜２５５を間に挟んでチャネル形成領域２５４と重なるゲート電極２５６とを有する。
【０２２９】
トランジスタ１２ｔでは、チャネル形成領域２５４における凸部の側部及び上部と、ゲート電極２５６とが絶縁膜２５５を間に挟んで重なることで、チャネル形成領域２５４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１２ｔの基板上における専有面積を小さく抑えつつ、トランジスタ１２ｔにおけるキャリアの移動量を増加させることができる。その結果、トランジスタ１２ｔは、オン電流が大きくなる。特に、チャネル形成領域２５４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域２５４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚さＴの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１２ｔのオン電流をより大きくすることができる。
【０２３０】
なお、バルクの半導体基板を用いたトランジスタ１２ｔの場合、アスペクト比は２以上であることが望ましく、５以上であることがより望ましい。
【０２３１】
トランジスタ１２ｔ上には、絶縁膜２６１が設けられている。絶縁膜２６１には開口部が形成されている。そして、上記開口部には、不純物領域２５２、不純物領域２５３にそれぞれ電気的に接続されているコンタクトプラグ２６２、コンタクトプラグ２６３と、ゲート電極２５６に電気的に接続されているコンタクトプラグ２６４とが、形成されている。コンタクトプラグ２６２は、絶縁膜２６１上に形成された配線２６６に電気的に接続されており、コンタクトプラグ２６３は、絶縁膜２６１上に形成された配線２６７に電気的に接続されており、コンタクトプラグ２６４は、絶縁膜２６１上に形成された配線２６８に電気的に接続されている。
【０２３２】
配線２６６乃至配線２６８上には、絶縁膜２７０が設けられている。絶縁膜２７０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜２７１が設けられている。絶縁膜２７１上には絶縁膜２７２が設けられており、絶縁膜２７２上には、トランジスタ１１ｔが設けられている。
【０２３３】
絶縁膜２７１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜２７１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜２７１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２３４】
トランジスタ１１ｔは、半導体膜２８０、半導体膜２８０に接する導電膜２８２及び導電膜２８３、半導体膜２８０を覆っている絶縁膜２８１、並びに、絶縁膜２８１を間に挟んで半導体膜２８０と重なるゲート電極２８４を有する。導電膜２８２及び導電膜２８３は、ソース電極またはドレイン電極として機能する。導電膜２８３は、絶縁膜２７０乃至絶縁膜２７２に設けられた開口において配線２６８に接続されている。
【０２３５】
なお、トランジスタ１１ｔ上に、絶縁膜が設けられてもよい。絶縁膜には開口部が設けられ、上記開口部においてゲート電極２８４に接する配線が、絶縁膜上に設けられてもよい。
【０２３６】
なお、図２３において、トランジスタ１１ｔは、ゲート電極２８４を半導体膜２８０の片側において少なくとも有していればよいが、絶縁膜２７２を間に挟んで半導体膜２８０と重なるゲート電極を、さらに有していてもよい。
【０２３７】
トランジスタ１１ｔが、一対のゲート電極を有している場合、一方のゲート電極にはオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２３８】
また、図２３では、トランジスタ１１ｔが、一のゲート電極２８４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。トランジスタ１１ｔに、例えば、互いに電気的に接続された複数のゲート電極を設けることで、一の半導体膜に複数のチャネル形成領域を有する、マルチゲート構造とすることができる。
【０２３９】
図２３には、トランジスタ１１ｔ、半導体膜２８０が、半導体膜２８０ａ乃至半導体膜２８０ｃでなる３層構造で、半導体膜２８０ａおよび半導体膜２８０ｂの形成後に、導電膜２８２と導電膜２８３が形成され、その後、半導体膜２８０ｃが形成される。しかし、半導体膜２８０ａ乃至半導体膜２８０ｃのいずれか一つあるいは二つを有しない構造でもよい。
【０２４０】
〈チップの構成〉
図２４（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの構造を表す斜視図を示す。図２４（Ａ）に示すパッケージは、上記半導体装置に相当するチップ３０２が、ワイヤボンディング法により、インターポーザ３０１上の端子３０３と接続されている。端子３０３は、インターポーザ３０１のチップ３０２がマウントされている面上に配置されている。そしてチップ３０２はモールド樹脂３０４によって封止されていても良いが、各端子３０３の一部が露出した状態で封止されるようにする。
【０２４１】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図２４（Ｂ）に示す。図２４（Ｂ）に示す携帯電話のモジュールは、プリント配線基板３１２に、パッケージ３１３と、バッテリー３１５とが実装されている。また、表示素子が設けられたパネル３１１に、プリント配線基板３１２がＦＰＣ３１４によって実装されている。
【０２４２】
〈システム〉
図２５に、上記半導体装置を用いたシステムの構成を、一例として示す。図２５に示すシステム３２０は、単数または複数のコンポーネント３２１と、コンポーネント３２１への電力の供給を個別に制御する指令部３２２とを有する。上記の半導体装置は、指令部３２２に用いることができる。
【０２４３】
コンポーネント３２１は、電源線３２３と、電力を消費する負荷３２４と、電源線３２３と負荷３２４の電気的な接続を切り替えるスイッチ３２５とを、それぞれ有する。スイッチ３２５がオン（導通状態）であるとき、電源線３２３からスイッチ３２５を介して負荷３２４に電力が供給される。スイッチ３２５がオフ（非導通状態）であるとき、電源線３２３から負荷３２４への電力の供給は停止される。
【０２４４】
指令部３２２は、コンポーネント３２１がそれぞれ有するスイッチ３２５のオンまたはオフを個別に制御する機能を有する。そして、コンポーネント３２１のそれぞれにおける、スイッチ３２５のオンとオフの選択は、システム３２０の外部から指令部３２２に入力される命令に従って行うことができる。
【０２４５】
なお、コンポーネントが有する負荷が他のコンポーネントの負荷と相互作用して動作する場合、指令部３２２によるスイッチ３２５のオンまたはオフの制御を一斉に行う構成としてもよい。従って、本実施の形態のシステムは、外部からみると、所定の目的を実現するために必要なコンポーネントに、動作に必要な期間だけ電力を供給し、それぞれのコンポーネントが時間的に逐次連動して動作しているようにシステムを駆動させることができる。
【０２４６】
或いは、システム３２０が、負荷３２４における電力の消費量を監視できる電流計などを有し、負荷３２４における電力の量に応じて、負荷３２４への電力の供給が要か不要かを、指令部３２２において判断しても良い。例えば、一定の期間に渡って、負荷３２４における電力の消費量が、負荷３２４が待機状態の時に消費されるリーク電力と同程度である場合に、指令部３２２は、負荷３２４への電力の供給が不要であると、判断することができる。
【０２４７】
或いは、システム３２０がセンサ回路を有し、当該センサ回路において取得される光、音、温度、磁気、圧力などの物理量を用いて負荷３２４の利用環境及び／または周囲環境を監視し、該監視による変化に応じて、負荷３２４への電力の供給が要か不要かを、指令部３２２において判断しても良い。この場合、指令部３２２は、電力の供給が要か不要かの判断結果に従って、スイッチ３２５のオンとオフの選択を行う。
【０２４８】
例えば、上記システム３２０を家屋に適用させ、家屋に設けられた照明、電気ヒーター、空気清浄機などの家電が各コンポーネントに相当するものとする。この場合、光センサを有するセンサ回路を用いて、照明が用いられている部屋の明るさを監視する。そして、窓から差し込む光の量が変化することで部屋がある規定値よりも明るくなった場合に、指令部３２２は、照明への電力の供給を停止すべく、照明のスイッチ３２５をオンからオフに変更させることができる。
【０２４９】
或いは、温度センサを有するセンサ回路を用いて、具体的には、電気ヒーターが用いられている部屋の温度を監視する。そして、外気温が変化することで部屋の温度がある規定値よりも高くなった場合に、指令部３２２は、電気ヒーターへの電力の供給を停止すべく、電気ヒーターのスイッチ３２５をオンからオフに変更させることができる。
【０２５０】
或いは、光センサを有するセンサ回路３２６を用いて、空気清浄機が用いられている部屋の使用状況を監視する。そして、一定期間、センサ回路３２６により人の動きが感知できなかった場合に、指令部３２２は、空気清浄機への電力の供給を停止すべく、空気清浄機のスイッチ３２５をオンからオフに変更させることができる。
【０２５１】
なお、上記家電がコンポーネントに相当する場合、スイッチ３２５は各家電に内蔵されている。家電の外部にスイッチ３２５が設けられている場合、家電は負荷３２４に相当し、コンポーネントは、負荷３２４である家電とスイッチ３２５とを含むものとする。
【０２５２】
また各コンポーネントが独立して備えられている場合、指令部３２２によるスイッチ３２５のオンとオフの選択は、無線信号を用いて行うようにすればよい。この場合、スイッチ３２５は不揮発性のスイッチとして、指令部３２２からのスイッチの状態を変更するための信号を保持する構成とすることが好ましい。
【０２５３】
センサ回路３２６は、センサと、センサから出力されるセンサ信号を処理するための回路群で構成されている。そして、センサとして、温度センサ、磁気センサ、光センサ、マイクロフォン、歪みゲージ、圧力センサ、ガスセンサなどを用いることができる。温度センサは測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどの接触式であっても良いし、熱型赤外線センサ、量子型赤外線センサなどの非接触式であっても良い。
【０２５４】
なお、各コンポーネントが独立して備えられている場合、コンポーネント毎にセンサ回路を設け、センサ回路で得られたデータを無線信号により指令部３２２に送信するようにすればよい。図２５に示すように、センサ回路３２６は、各コンポーネントに設けられ、物理量に関するデータを個別に指令部３２２に送信する。指令部３２２は、各コンポーネントに設けられたセンサ回路３２６で取得する物理量を監視し、負荷３２４への電力の供給が要か不要か判断する。
【０２５５】
また、センサ回路３２６は、物理量に関するデータを指令部３２２に送信する。指令部３２２は、センサ回路３２６で取得する物理量を監視し、負荷３２４への電力の供給が要か不要か判断する。例えば、センサ回路３２６により、一のコンポーネント内の温度が規定値以上であると判断した場合に、別のコンポーネントが有する、スピーカーなどの音声を発する機器である負荷３２４に、電力の供給を開始することができる。上記構成によりシステム３２０は、警報システムとしての機能を果たすこともできる。
【０２５６】
なおコンポーネントは、コンピュータ、検知器、テレビジョン等の電子機器や、コンピュータシステムを構成する機器（ＣＰＵ、メモリ、ＨＤＤ、プリンタ、モニター）や自動車に組み込まれる電気制御機器であってもよい。或いは、ＣＰＵや半導体メモリのようなＬＳＩの内部構成であってもよい。なおここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
【０２５７】
またコンポーネントの概念は、電力供給により動作する電子機器の他、システムが必要な、社会インフラ、住宅等の広い概念にも適用可能である。
【０２５８】
ここで、上記システムを社会インフラ等の広い概念に適用する場合の、具体的な適用対象を例示する。例えば、社会インフラに上記システムを適用する場合、図２５に示すコンポーネントとしては鉄道、港湾、道路等を挙げることができ、指令部としては変電所または発電所等を挙げることができる。また別の例として、図２５に示すコンポーネントとしては、建物の部屋や階層等のセクションを挙げることができ、指令部として電源管理施設や配電盤等を挙げることができる。
【０２５９】
〈電子機器の例〉
上記の回路、プログラマブルスイッチ、ＰＬＥ、ＰＬＤ等は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、上記の回路、プログラマブルスイッチ、ＰＬＥ、ＰＬＤ等を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に示す。
【０２６０】
図２６（Ａ）は携帯型ゲーム機であり、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロフォン４０５、スピーカー４０６、操作キー４０７、スタイラス４０８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部４０３と表示部４０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２６１】
図２６（Ｂ）は携帯情報端末であり、第１筐体４１１、第２筐体４１２、第１表示部４１３、第２表示部４１４、接続部４１５、操作キー４１６等を有する。第１表示部４１３は第１筐体４１１に設けられており、第２表示部４１４は第２筐体４１２に設けられている。そして、第１筐体４１１と第２筐体４１２とは、接続部４１５により接続されており、第１筐体４１１と第２筐体４１２の間の角度は、接続部４１５により変更が可能である。第１表示部４１３における映像を、接続部４１５における第１筐体４１１と第２筐体４１２との間の角度に従って、切り替える構成としても良い。また、第１表示部４１３及び第２表示部４１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２６２】
図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体４２１、表示部４２２、キーボード４２３、ポインティングデバイス４２４等を有する。
【０２６３】
図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体４３１、冷蔵室用扉４３２、冷凍室用扉４３３等を有する。
【０２６４】
図２６（Ｅ）はビデオカメラであり、第１筐体４４１、第２筐体４４２、表示部４４３、操作キー４４４、レンズ４４５、接続部４４６等を有する。操作キー４４４及びレンズ４４５は第１筐体４４１に設けられており、表示部４４３は第２筐体４４２に設けられている。そして、第１筐体４４１と第２筐体４４２とは、接続部４４６により接続されており、第１筐体４４１と第２筐体４４２の間の角度は、接続部４４６により変更が可能である。表示部４４３における映像を、接続部４４６における第１筐体４４１と第２筐体４４２との間の角度に従って切り替える構成としても良い。
【０２６５】
図２６（Ｆ）は普通自動車であり、車体４５１、車輪４５２、ダッシュボード４５３、ライト４５４等を有する。
【符号の説明】
【０２６６】
Ａ１    制御端子
Ａ２    入力端子
Ａ３    入力端子
Ａ４    入力端子
Ａ５    入力端子
Ａ６    制御端子
Ａ７    入力端子
Ａ８    入力端子
ＩＮ１    入力端子
ＩＮ２    入力端子
ＩＮ３    入力端子
Ｍ１    入力端子
Ｍ２    入力端子
Ｍ３    入力端子
Ｍ４    入力端子
Ｍ５    入力端子
Ｍ６    入力端子
Ｍ７    入力端子
Ｍ８    入力端子
ＯＵＴ    出力端子
１０    スイッチ回路
１０ａ    スイッチ回路
１０ｂ    スイッチ回路
１０ｃ    スイッチ回路
１０ｄ    スイッチ回路
１０ｅ    スイッチ回路
１０ｆ    スイッチ回路
１０ｇ    スイッチ回路
１０ｈ    スイッチ回路
１０ｉ    スイッチ回路
１１    スイッチ
１１ｔ    トランジスタ
１１ｔｂ    トランジスタ
１２    スイッチ
１２ｔ    トランジスタ
１３    スイッチ
１３ｔ    トランジスタ
１３ｔｎ    ｎ型のトランジスタ
１３ｔｐ    ｐ型のトランジスタ
１４    配線
１５    配線
１６    配線
１７    配線
１７ｎ    配線
１７ｐ    配線
１８    スイッチ
１９    容量素子
１９ｔｎ    ｎ型のトランジスタ
１９ｔｐ    ｐ型のトランジスタ
２０    プログラマブルスイッチ
２０ａ    プログラマブルスイッチ
２０ｂ    プログラマブルスイッチ
２０ｃ    プログラマブルスイッチ
２１    プログラマブルスイッチブロック
２２    スイッチ
２２ｔ  トランジスタ
２３    ラッチ
２４    配線
２４Ｌ    低電位配線
２４Ｈ    高電位配線
２５    インバータ
２６    トランジスタ
２７ａ    駆動回路
２７ｂ    駆動回路
２８    選択回路
２９    サンプルホールド回路
３０    スイッチ
３１    プログラマブルスイッチ
３２    プログラマブルスイッチブロック
３４    ＬＵＴ
３５    フリップフロップ
３６    コンフィギュレーションメモリ
３７    入力端子
３８    スイッチ
３９    出力端子
４０    ＰＬＥ
４０ａ    ＰＬＥ
４０ｂ    ＰＬＥ
４０ｃ    ＰＬＥ
４１    ＡＮＤゲート
４２    マルチプレクサ
４３    コンフィギュレーションメモリ
５０    ＰＬＤ
５１    ＰＬＥブロック
５２    配線
５３    配線
５４    配線
５５    配線
５６    配線
５７    配線
５８    配線
５９    配線
６０    スイッチ回路
６１    Ｉ／Ｏエレメント
６２    Ｉ／Ｏブロック
６３    配線
６４    配線
６５    配線
６６    配線
６７    配線
６８    スイッチ回路
７０    ロジックアレイ
７２    ＰＬＬ
７３    ＲＡＭ
７４    乗算器
７５    配線リソース
８１    マルチプレクサ
８２    マルチプレクサ
８３    マルチプレクサ
８４    マルチプレクサ
８５    マルチプレクサ
８６    マルチプレクサ
８７    マルチプレクサ
９１    マルチプレクサ
９２    マルチプレクサ
９３    マルチプレクサ
９４    ＯＲゲート
２００    半導体基板
２０１    素子分離用絶縁膜
２０２    不純物領域
２０３    不純物領域
２０４    ゲート電極
２０５    ゲート絶縁膜
２０９    絶縁膜
２１０    コンタクトプラグ
２１１    コンタクトプラグ
２１２    コンタクトプラグ
２１５    配線
２１６    配線
２１７    配線
２２０    絶縁膜
２２１    コンタクトプラグ
２３０    半導体膜
２３１    ゲート絶縁膜
２３２    導電膜
２３３    導電膜
２３４    ゲート電極
２３５    導電膜
２４０    絶縁膜
２４１    絶縁膜
２４２    絶縁膜
２４３    導電膜
２５０      半導体基板
２５１      素子分離用絶縁膜
２５２      不純物領域
２５３      不純物領域
２５４      チャネル形成領域
２５５      絶縁膜
２５６      ゲート電極
２６１      絶縁膜
２６２      コンタクトプラグ
２６３      コンタクトプラグ
２６４      コンタクトプラグ
２６６      配線
２６７      配線
２６８      配線
２７０      絶縁膜
２７１      絶縁膜
２７２      絶縁膜
２８０      半導体膜
２８０ａ      半導体膜
２８０ｂ      半導体膜
２８０ｃ      半導体膜
２８１      絶縁膜
２８２      導電膜
２８３      導電膜
２８４      ゲート電極
３０１    インターポーザ
３０２    チップ
３０３    端子
３０４    モールド樹脂
３１１    パネル
３１２    プリント配線基板
３１３    パッケージ
３１４    ＦＰＣ
３１５    バッテリー
３２０    システム
３２１    コンポーネント
３２２    指令部
３２３    電源線
３２４    負荷
３２５    スイッチ
３２６    センサ回路
４０１    筐体
４０２    筐体
４０３    表示部
４０４    表示部
４０５    マイクロフォン
４０６    スピーカー
４０７    操作キー
４０８    スタイラス
４１１    筐体
４１２    筐体
４１３    表示部
４１４    表示部
４１５    接続部
４１６    操作キー
４２１    筐体
４２２    表示部
４２３    キーボード
４２４    ポインティングデバイス
４３１    筐体
４３２    冷蔵室用扉
４３３    冷凍室用扉
４４１    筐体
４４２    筐体
４４３    表示部
４４４    操作キー
４４５    レンズ
４４６    接続部
４５１    車体
４５２    車輪
４５３    ダッシュボード
４５４    ライト
【図１】
2015180056.tif 000003
【図２】
2015180056.tif 000004
【図３】
2015180056.tif 000005
【図４】
2015180056.tif 000006
【図５】
2015180056.tif 000007
【図６】
2015180056.tif 000008
【図７】
2015180056.tif 000009
【図８】
2015180056.tif 000010
【図９】
2015180056.tif 000011
【図１０】
2015180056.tif 000012
【図１１】
2015180056.tif 000013
【図１２】
2015180056.tif 000014
【図１３】
2015180056.tif 000015
【図１４】
2015180056.tif 000016
【図１５】
2015180056.tif 000017
【図１６】
2015180056.tif 000018
【図１７】
2015180056.tif 000019
【図１８】
2015180056.tif 000020
【図１９】
2015180056.tif 000021
【図２０】
2015180056.tif 000022
【図２１】
2015180056.tif 000023
【図２２】
2015180056.tif 000024
【図２３】
2015180056.tif 000025
【図２４】
2015180056.tif 000026
【図２５】
2015180056.tif 000027
【図２６】
2015180056.tif 000028