(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明によれば、誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１及び第２の側面に露出する第１及び第２の引出部を有する第１の内部電極、及び上記セラミック本体の第１及び第２の側面に露出し且つ上記第１及び第２の引出部からそれぞれ一定距離離隔した第３及び第４の引出部を有する第２の内部電極と、上記セラミック本体の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極の第１、第２の引出部と連結された第１の極性の外部電極、及び上記第２の内部電極の第３、第４の引出部と連結された第２の極性の外部電極と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含み、第１の方向において対向する第１、第２の主面、前記第１の方向とは異なる第２の方向において対向する第１、第２の側面、並びに前記第１の方向及び前記第２の方向とは異なる第３の方向において対向する第１、第２の端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、前記セラミック本体の前記第１及び第２の側面に露出する第１及び第２の引出部を有する第１の内部電極、及び前記セラミック本体の前記第１及び第２の側面に露出し且つ前記第１及び第２の引出部からそれぞれ一定距離離隔した第３及び第４の引出部を有する第２の内部電極と、
前記セラミック本体の両側面から前記第１及び第２の主面に伸びて形成され、前記第１の内部電極の前記第１、第２の引出部と連結された第１の極性の外部電極、及び前記第２の内部電極の前記第３、第４の引出部と連結された第２の極性の外部電極と、
を含み、
前記第１及び第２の極性の外部電極は、それぞれ二つ以上であり、第１及び第２の極性のベース電極、及び前記第１及び第２の極性のベース電極上に形成された第１及び第２の極性の端子電極を含み、前記セラミック本体の前記第３の方向の長さをＬ、前記第２の方向の長さをＷとしたときにＷ／Ｌ≧０．６を満たし、前記第１及び第２の主面に形成された第１及び第２の極性の外部電極の前記第２方向の長さをＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１の内部電極は、前記第１の引出部を有する第１の領域と、前記第１の領域から前記セラミック本体の前記第３の方向に一定距離離隔して形成され、前記第２の引出部を有する第２の領域と、を含む、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第２の内部電極は、前記第３の引出部を有する第３の領域と、前記第３の領域から前記セラミック本体の前記第３の方向に一定距離離隔して形成され、前記第４の引出部を有する第４の領域と、を含む、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１及び第２の極性の端子電極は、銅（Ｃｕ）からなる、請求項１から３の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１及び第２の極性の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たす、請求項１から４の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２の極性の端子電極の表面粗度をＲａ、前記第１及び第２の極性の端子電極の厚さｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から５の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２の極性の端子電極は、メッキで形成される、請求項１から６の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記セラミック本体の前記第１の方向の長さをｔｓとしたとき、ｔｓ≦２５０μｍを満たす、請求項１から７の何れか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
絶縁基板と、
前記絶縁基板内に内蔵された、請求項１から８の何れか１項に記載の基板内蔵用積層セラミック電子部品と、
を含む、積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化に伴い、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、埋め込み型素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、この複数の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極を連結するためにレーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を開けなければならない。しかしながら、上記レーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵されなければならないため、基板の表面に実装される一般の積層セラミック電子部品とは異なり、外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層を設ける必要がない。
【０００７】
即ち、基板内蔵用積層セラミック電子部品の外部電極は銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層を上記外部電極上に設ける必要がある。
【０００８】
通常の外部電極の場合、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【０００９】
このような理由で、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成している。
【００１０】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種のＲＦモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品と比べて製品のサイズを画期的に減少させることができる。
【００１１】
また、ＭＰＵ等の能動素子の入力端子に非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
この基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係から得られる相互接続インダクタンス低減効果に過ぎず、基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善効果は未だに達成していない。
【００１３】
通常、基板内蔵用積層セラミック電子部品においてＥＳＬを低くするためには、積層セラミック電子部品の内部の電流経路を短くする必要がある。
【００１４】
しかしながら、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）メッキ層を別途に形成することにより外部電極の内部にメッキ液が浸透する問題が生じるため、内部の電流経路を短縮するのが容易ではない。
【００１５】
また、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）の高速化に伴い、基板内蔵用積層セラミック電子部品の使用が拡大し、パッケージに埋め込まれる基板内蔵用積層セラミック電子部品の数も増加して占有面積が増加するという問題がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】韓国公開特許第２００６‐００４７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一実施形態によれば、誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１及び第２の側面に露出する第１及び第２の引出部を有する第１の内部電極、及び上記セラミック本体の第１及び第２の側面に露出し且つ上記第１及び第２の引出部からそれぞれ一定距離離隔した第３及び第４の引出部を有する第２の内部電極と、上記セラミック本体の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極の第１、第２の引出部と連結された第１の極性の外部電極、及び上記第２の内部電極の第３、第４の引出部と連結された第２の極性の外部電極と、を含み、上記第１及び第２の極性の外部電極は、それぞれ二つ以上であり、第１及び第２の極性のベース電極、及び上記第１及び第２の極性のベース電極上に形成された第１及び第２の極性の端子電極を含み、上記セラミック本体の長さをＬ、幅をＷとしたときにＷ／Ｌ≧０．６を満たし、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅をＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たす基板内蔵用積層セラミック電子部品が提供される。
【００１９】
上記第１の内部電極は、上記第１の引出部を有する第１の領域と、上記第１の領域から上記セラミック本体の長さ方向に一定距離離隔して形成され、上記第２の引出部を有する第２の領域と、を含むことができる。
【００２０】
上記第２の内部電極は、上記第３の引出部を有する第３の領域と、上記第３の領域から上記セラミック本体の長さ方向に一定距離離隔して形成され、上記第４の引出部を有する第４の領域と、を含むことができる。
【００２１】
上記第１及び第２の極性の端子電極は、銅（Ｃｕ）からなることができる。
【００２２】
上記第１及び第２の極性の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【００２３】
上記第１及び第２の極性の端子電極の表面粗度をＲａ、上記第１及び第２の極性の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２４】
上記第１及び第２の極性の端子電極は、メッキで形成されることができる。
【００２５】
上記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たすことができる。
【００２６】
本発明の他の実施形態によれば、絶縁基板と；上記絶縁基板内に内蔵された誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１及び第２の側面に露出する第１及び第２の引出部を有する第１の内部電極、及び上記セラミック本体の第１及び第２の側面に露出し且つ上記第１及び第２の引出部からそれぞれ一定距離離隔した第３及び第４の引出部を有する第２の内部電極と、上記セラミック本体の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極の第１、第２の引出部と連結された第１の極性の外部電極、及び上記第２の内部電極の第３、第４の引出部と連結された第２の極性の外部電極と、を含み、上記第１及び第２の極性の外部電極は、それぞれ二つ以上であり、第１及び第２の極性のベース電極、及び上記第１及び第２の極性のベース電極上に形成された第１及び第２の極性の端子電極を含み、上記セラミック本体の長さをＬ、幅をＷとしたときにＷ／Ｌ≧０．６を満たし、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅をＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たす基板内蔵用積層セラミック電子部品と；を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
【００２７】
上記第１の内部電極は、上記第１の引出部を有する第１の領域と、上記第１の領域から上記セラミック本体の長さ方向に一定距離離隔して形成され、上記第２の引出部を有する第２の領域と、を含むことができる。
【００２８】
上記第２の内部電極は、上記第３の引出部を有する第３の領域と、上記第３の領域から上記セラミック本体の長さ方向に一定距離離隔して形成され、上記第４の引出部を有する第４の領域と、を含むことができる。
【００２９】
上記第１及び第２の極性の端子電極は、銅（Ｃｕ）からなることができる。
【００３０】
上記第１及び第２の極性の端子電極の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【００３１】
上記第１及び第２の極性の端子電極の表面粗度をＲａ、上記第１及び第２の極性の端子電極の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００３２】
上記第１及び第２の極性の端子電極は、メッキで形成されることができる。
【００３３】
上記セラミック本体の厚さをｔｓとしたとき、ｔｓ≦２５０μｍを満たすことができる。
【発明の効果】
【００３４】
本発明によれば、基板内蔵用積層セラミック電子部品の内部電極のパターンと外部電極の極性を調節することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３５】
また、基板内蔵用積層セラミック電子部品の個数を減少させて積層セラミック電子部品の占有面積を減少させることができる。
【００３６】
また、本発明によれば、低インダクタンスを具現すると共にメッキ層の表面粗度を調節することにより積層セラミック電子部品と基板との剥離現象を改善する接着特性を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】図１のＸ‐Ｘ'線に沿う断面図である。
【図３】本発明の一実施形態による基板内蔵用積層セラミック電子部品の第１及び第２の内部電極を示す平面図である。
【図４】本発明の他の実施形態による基板内蔵用積層セラミック電子部品の第１及び第２の内部電極を示す平面図である。
【図５】本発明の一実施形態による基板内蔵用積層セラミック電子部品の平面図である。
【図６】本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３８】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３９】
[基板内蔵用積層セラミック電子部品]
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００４０】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＸ‐Ｘ'線に沿う断面図であり、図３は本発明の一実施形態による基板内蔵用積層セラミック電子部品の第１及び第２の内部電極を示す平面図である。
【００４１】
図１〜図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有するセラミック本体１０と、上記セラミック本体１０の内部に形成され、上記セラミック本体１０の第１及び第２の側面に露出する第１及び第２の引出部２１ａ、２１ｂを有する第１の内部電極２１、及び上記セラミック本体１０の第１及び第２の側面に露出し且つ上記第１及び第２の引出部２１ａ、２１ｂからそれぞれ一定距離離隔した第３及び第４の引出部２２ａ、２２ｂを有する第２の内部電極２２と、上記セラミック本体１０の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極２１の第１、第２の引出部２１ａ、２１ｂと連結された第１の極性の外部電極３１、３２、及び上記第２の内部電極２２の第３、第４の引出部２２ａ、２２ｂと連結された第２の極性の外部電極３３、３４と、を含み、上記第１及び第２の極性の外部電極３１、３２、３３、３４は、それぞれ二つ以上であり、第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａ、及び上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａ上に形成された第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂを含み、上記セラミック本体１０の長さをＬ、幅をＷとしたときにＷ／Ｌ≧０．６を満たし、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極３１、３２、３３、３４の幅をＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たすことができる。
【００４２】
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００４３】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
【００４４】
本発明の一実施形態において、セラミック本体１０は、形状に特別な制限はないが、図示のように六面体形であれば良い。
【００４５】
本発明の一実施形態において、セラミック本体１０は、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有し、上記第１及び第２の主面は、上記セラミック本体１０の上面及び下面とも表現される。
【００４６】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であれば良い。
【００４７】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下とすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
【００４８】
また、上記セラミック本体１０の厚さｔｓは、上記第１の主面と第２の主面との距離であれば良い。
【００４９】
本発明の一実施形態によれば、上記積層セラミックキャパシタは、４端子キャパシタであれば良いが、これに制限されるものではない。
【００５０】
この場合、上記第１の側面には第１の極性の第１の外部電極と第２の極性の第３の外部電極が配置され、上記第２の側面には第２の極性の第４の外部電極と第１の極性の第２の外部電極が上記第１及び第３の外部電極とそれぞれ対向して配置されることができる。
【００５１】
上記第１の極性は、（＋）極性又は（−）極性であれば良い。この場合、第２の極性は、上記第１の極性とは反対の極性を有する。
【００５２】
上記のように反対の極性が左右に配置され且つ対向して配置されることにより、後述するように電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００５３】
本発明の一実施形態によれば、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であれば良い。
【００５４】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであれば良い。
【００５５】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的達成のために多様に調節されることができるが、例えば、４００ｎｍ以下であれば良い。
【００５６】
上記のようなセラミック本体１０は、キャパシタの容量形成に寄与する部分としての活性層と、上下マージン部であって活性層の上下部にそれぞれ形成された上部及び下部カバー層と、で構成されることができる。
【００５７】
上記活性層は、誘電体層１１を介して複数の第１及び第２の内部電極２１、２２を繰り返し積層して形成されることができる。
【００５８】
上記上部及び下部カバー層は、内部電極を含まない以外は誘電体層１１と同じ材質及び構成を有することができる。
【００５９】
上記上部及び下部カバー層は、単一の誘電体層又は二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成され、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を行うことができる。
【００６０】
特に、基板内蔵用積層セラミック電子部品の場合には、外部電極上に銅（Ｃｕ）メッキ層を別途に形成するため、メッキ液の浸透による内部電極の損傷が発生する可能性がある。
【００６１】
よって、一般の基板内蔵用積層セラミック電子部品の場合、上部及び下部カバー層の厚さを厚くすることにより上記メッキ液の浸透による内部電極の損傷を防止している。
【００６２】
しかしながら、上記のように上部及び下部カバー層の厚さを厚くする場合には、基板内蔵用積層セラミック電子部品の内部の電流経路が長くなるため、等価直列インダクタンス（ＥＳＬ）を低減するのが容易ではないという問題があった。
【００６３】
これに対し、本発明の一実施形態による積層セラミックキャパシタは、上記セラミック本体１０の内部に形成され、上記セラミック本体１０の第１及び第２の側面に露出する第１及び第２の引出部２１ａ、２１ｂを有する第１の内部電極２１と、上記セラミック本体１０の第１及び第２の側面に露出し且つ上記第１及び第２の引出部２１ａ、２１ｂからそれぞれ一定距離離隔した第３及び第４の引出部２２ａ、２２ｂを有する第２の内部電極２２と、を含むことができる。
【００６４】
これにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００６５】
なお、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる理由については、以下で詳細に説明する。
【００６６】
上記第１及び第２の内部電極２１、２２は、相違した極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００６７】
また、上記第１の内部電極２１と第２の内部電極２２は、誘電体層１１の積層方向に沿って形成され、中間に配置された誘電体層１１によって電気的に絶縁されることができる。
【００６８】
図３を参照すると、上記第１の内部電極２１は、上記セラミック本体１０の第１の側面に露出する第１の引出部２１ａと、第２の側面に露出する第２の引出部２１ｂと、を有することができる。
【００６９】
また、上記第２の内部電極２２は、上記セラミック本体１０の第１の側面に露出する第３の引出部２２ａと、第２の側面に露出する第４の引出部２２ｂと、を有することができる。
【００７０】
即ち、第１及び第２の内部電極２１、２２は、セラミック本体１０の第１及び第２の側面に露出する部分を介して第１及び第２の極性の外部電極３１、３２、３３、３４とそれぞれ電気的に連結されることができる。
【００７１】
したがって、第１及び第２の極性の外部電極３１、３２、３３、３４に電圧を印加すると、対向する第１及び第２の内部電極２１、２２の間に電荷が蓄積され、この際、積層セラミックキャパシタの静電容量は第１及び第２の内部電極２１、２２の重なる領域の面積に比例する。
【００７２】
なお、図３には第１及び第２の内部電極のパターンが示されているが、これは一例に過ぎず、特別な制限なく多様な形態のパターンを形成することもできる。
【００７３】
また、上記第１及び第２の内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）又はこれらの合金であれば良いが、本発明はこれに限定されるものではない。
【００７４】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
【００７５】
本発明の一実施形態によれば、上記セラミック本体１０の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極２１の第１、第２の引出部２１ａ、２１ｂと連結された第１の極性の外部電極３１、３２、及び上記第２の内部電極２２の第３、第４の引出部２２ａ、２２ｂと連結された第２の極性の外部電極３３、３４が形成されることができる。
【００７６】
上記第１及び第２の極性の外部電極３１、３２、３３、３４は、それぞれ二つ以上であり、第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａと、上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａ上に形成された第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂと、を含むことができる。
【００７７】
以下では、上記第１及び第２の極性の外部電極３１、３２、３３、３４の構造についてより詳細に説明する。
【００７８】
上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａは、第１の導電性金属及びガラスを含むことができる。
【００７９】
静電容量の形成のために、上記第１及び第２の極性の外部電極３１、３２、３３、３４が上記セラミック本体１０の第１及び第２の側面に形成され、上記第１及び第２の極性の外部電極３１、３２、３３、３４に含まれる上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａが上記第１及び第２の内部電極２１、２２と電気的に連結されることができる。
【００８０】
上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａは、上記第１及び第２の内部電極２１、２２と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上の第１の導電性金属で形成されることができる。
【００８１】
上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａは、上記第１の導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
【００８２】
本発明の一実施形態によれば、上記第１及び第２の極性の外部電極３１、３２、３３、３４は、上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａ上に形成される第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂを含むことができる。
【００８３】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂは、第２の導電性金属からなることができる。
【００８４】
上記第２の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）であれば良い。
【００８５】
通常の積層セラミックキャパシタは、印刷回路基板上に実装されるため、外部電極上にニッケル／スズメッキ層を形成することが一般的であった。
【００８６】
しかしながら、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、当該積層セラミックキャパシタの上記第１の極性の外部電極３１、３２及び第２の極性の外部電極３３、３４が銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板の回路と電気的に連結される。
【００８７】
したがって、本発明の一実施形態によれば、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂは、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性の良い銅（Ｃｕ）からなるのが良い。
【００８８】
一方、上記第１及び第２の極性のベース電極３１ａ、３２ａ、３３ａ、３４ａの場合にも、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）が含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
【００８９】
このような理由で、基板内蔵用積層セラミック電子部品の上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂは銅（Ｃｕ）からなるのが良い。
【００９０】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂは、その形成方法に特別な制限はなく、例えば、メッキによって形成されることができる。
【００９１】
したがって、本発明の一実施形態によれば、焼成後の上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂは銅（Ｃｕ）のみからなり、ガラスフリットを含まないため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題が発生しない。
【００９２】
上記のように、セラミック本体１０の第１の側面には、第１の極性の第１の外部電極３１と、上記第１の外部電極から離隔した第２の極性の第３の外部電極３３が配置され、上記第２の側面には、第２の極性の第４の外部電極３４と、上記第４の外部電極３４から離隔した第１の極性の第２の外部電極３２が配置されることができる。
【００９３】
また、上記第４の外部電極と第２の外部電極は、上記第１及び第３の外部電極とそれぞれ対向して配置されることができる。
【００９４】
上記のように反対の極性が左右に配置され且つ対向して配置されることにより、反対の極性がセラミック本体の側面に隣接して配置されるため、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮することができる。
【００９５】
これにより、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００９６】
また、基板内蔵用積層セラミック電子部品の個数を減少させて積層セラミック電子部品の占有面積を減少させることができる。
【００９７】
即ち、４端子以上の積層セラミックキャパシタを具現することにより、二つ以上の積層セラミックキャパシタを一つのチップにすることができるため、積層セラミック電子部品の占有面積を減少させることができる。
【００９８】
また、上述したように４端子以上の積層セラミックキャパシタを具現し且つ反対の極性の外部電極がセラミック本体の側面に隣接して形成されるため、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００９９】
図４は、本発明の他の実施形態による基板内蔵用積層セラミック電子部品の第１及び第２の内部電極を示す平面図である。
【０１００】
図４を参照すると、本発明の他の実施形態による基板内蔵用積層セラミック電子部品の第１の内部電極２１'は、第１の引出部２１'ａを有する第１の領域と、上記第１の領域から上記セラミック本体１０の長さ方向に一定距離離隔して形成され、第２の引出部２１'ｂを有する第２の領域と、を含むことができる。
【０１０１】
また、第２の内部電極２２'は、第３の引出部２２'ａを有する第３の領域と、上記第３の領域から上記セラミック本体の長さ方向に一定距離離隔して形成され、第４の引出部２２'ｂを有する第４の領域と、を含むことができる。
【０１０２】
図５は、本発明の一実施形態による基板内蔵用積層セラミック電子部品の平面図である。
【０１０３】
図５を参照すると、本発明の一実施形態による積層セラミックキャパシタは、上記セラミック本体１０の長さをＬ、幅をＷとしたときにＷ／Ｌ≧０．６を満たし、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極３１、３２、３３、３４の幅をＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たすことができる。
【０１０４】
上記のように、Ｗ／Ｌ≧０．６を満たすように上記セラミック本体の長さ及び幅を調節することにより、積層セラミックキャパシタのインダクタンスを減少させることができる。
【０１０５】
上記Ｗ／Ｌの値が０．６未満の場合は、インダクタンス値の低減効果が不十分である。
【０１０６】
また、上記のように第１及び第２の主面に形成された第１及び第２の極性の外部電極３１、３２、３３、３４の幅ＢＷが１５０μｍ≦ＢＷ≦３５０μｍを満たすようにすることにより、インダクタンスを減らすと共に、積層セラミックキャパシタを基板に内蔵するときの回路及びビアとの接触不良問題を解決することができる。
【０１０７】
上記第１及び第２の主面に形成された第１及び第２の極性の外部電極３１、３２、３３、３４の幅ＢＷが１５０μｍ未満の場合は、積層セラミックキャパシタを基板に内蔵するときに回路及びビアとの接触不良問題が発生する可能性がある。
【０１０８】
これに対し、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極３１、３２、３３、３４の幅ＢＷが３５０μｍを超える場合は、外部電極間の距離が近いため、絶縁抵抗が低下する等、信頼性に問題が生じる可能性がある。
【０１０９】
即ち、一般の積層セラミックキャパシタの場合は、上記セラミック本体の長さに対する幅の比と第１及び第２の極性の外部電極の幅が上記数値を満たさないため、インダクタンス低減及びビアとの接触不良問題を解決することができない。
【０１１０】
一方、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。
【０１１１】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さｔｐは、ｔｐ≧５μｍを満たし且つ１５μｍ以下であれば良い。
【０１１２】
上記のように第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さｔｐがｔｐ≧５μｍを満たし且つ１５μｍ以下となるように調節することにより、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。
【０１１３】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さｔｐが５μｍ未満の場合は、後述するように積層セラミック電子部品を印刷回路基板に内蔵する上で導電性ビアホールの加工時にセラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題がある。
【０１１４】
これに対し、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さｔｐが１５μｍを超える場合は、第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの応力によってセラミック本体１０にクラックが発生する可能性がある。
【０１１５】
一方、図２を参照すると、本発明の一実施形態による積層セラミック電子部品の上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの表面粗度をＲａ、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【０１１６】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの表面粗度（Ｒａ）が２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することにより、積層セラミック電子部品と基板との剥離現象を改善し、クラックを防止することができる。
【０１１７】
表面粗度とは、金属表面を加工するときに表面に生じる微細な凹凸の程度をいい、表面粗さともいう。
【０１１８】
表面粗度は、加工に用いられる工具、加工法の適否、表面に生じたひっかき傷、錆等によって生じる。粗さの程度を示すにあたり、表面を直角に切断したときの断面に示される曲線の最低点から最高点までの距離を中心線平均粗さとし、Ｒａで表す。
【０１１９】
本発明では、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの中心線平均粗さをＲａとする。
【０１２０】
より具体的には、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの中心線平均粗さ（Ｒａ）を算出する方法では、まず、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの一表面に形成されている粗度に対して仮想の中心線をひく。
【０１２１】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式で各距離の平均値を求めて算出された値から第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの中心線平均粗さ（Ｒａ）を算出する。
【０１２２】
【数１】
2015037186.tif 000003
【０１２３】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの中心線平均粗さ（Ｒａ）を２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することにより、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上し、信頼性に優れた積層セラミック電子部品を具現することができる。
【０１２４】
上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの表面粗度が２００ｎｍ未満の場合は、積層セラミック電子部品と基板との剥離現象問題が生じる可能性がある。
【０１２５】
これに対し、上記第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの表面粗度が第１及び第２の極性の端子電極３１ｂ、３２ｂ、３３ｂ、３４ｂの厚さｔｐを超える場合は、クラックが発生する可能性がある。
【０１２６】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
【０１２７】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は下記の通りである。まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成することができる。
【０１２８】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作されることができる。
【０１２９】
次に、粒子の平均サイズが０．１〜０．２μｍのニッケル粉末を４０〜５０重量部含む内部電極用導電性ペーストを製造することができる。
【０１３０】
次に、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、２００〜３００層積層してセラミック本体１０を製作することができる。
【０１３１】
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２の内部電極２１、２２は、上記セラミック本体１０の両側面に露出するように形成されることができる。
【０１３２】
次に、上記セラミック本体１０の側面に第１の導電性金属及びガラスを含む第１及び第２の極性のベース電極を形成することができる。
【０１３３】
上記第１の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上であれば良い。
【０１３４】
上記ガラスは、特に制限されず、一般の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質であれば良い。
【０１３５】
上記第１及び第２の極性のベース電極は、上記セラミック本体の側面に形成されることにより、上記第１及び第２の内部電極とそれぞれ電気的に連結されることができる。
【０１３６】
次に、上記第１及び第２の極性のベース電極上に第２の導電性金属からなるメッキ層を形成することができる。
【０１３７】
上記第２の導電性金属は、特に制限されず、例えば、銅（Ｃｕ）であれば良い。
【０１３８】
上記メッキ層は、第１及び第２の極性の端子電極で形成されることができる。
【０１３９】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。
【０１４０】
以下では、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。
【０１４１】
実施例１
本発明の実施形態により基板内蔵用積層セラミック電子部品の第１及び第２の極性の外部電極の幅ＢＷによるビア加工不良率及び絶縁抵抗（ＩＲ）低下の有無を調べた。
【０１４２】
また、第１及び第２の極性の外部電極の幅ＢＷによるビア加工不良率及び絶縁抵抗（ＩＲ）低下の有無、第１及び第２の極性の端子電極の厚さによるビア加工不良発生の有無、及び第１及び第２の極性の端子電極の表面粗度による接着面剥離発生頻度を確認するために、携帯電話のマザーボード用チップ部品の通常の条件である８５℃、相対湿度８５％に積層セラミック電子部品の内蔵された基板を３０分間放置した後、それぞれの実験を行った。
【０１４３】
下記表１は、第１及び第２の極性の外部電極の幅ＢＷによるビア加工不良率及び絶縁抵抗（ＩＲ）低下の有無を示したものである。
【０１４４】
【表１】
2015037186.tif 000004
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１４５】
上記表１を参照すると、第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅ＢＷが１５０μｍ未満の場合は、積層セラミックキャパシタを基板に内蔵するときに回路及びビアとの接触不良問題が発生することが分かる。
【０１４６】
また、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅ＢＷが３５０μｍを超える場合は、外部電極間の距離が近いため、絶縁抵抗が低下することが分かる。
【０１４７】
これに対し、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅ＢＷが１５０μｍ≦ＢＷ≦３５０μｍを満たす場合は、積層セラミックキャパシタを基板に内蔵するときに回路及びビアとの接触不良問題が発生しないことが分かる。
【０１４８】
下記表２は、第１及び第２の極性の端子電極の厚さによるビア加工不良発生の有無を示したものである。
【０１４９】
【表２】
2015037186.tif 000005
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１５０】
上記表２を参照すると、上記第１及び第２の極性の端子電極の厚さが５μｍ以上の場合は、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１５１】
これに対し、上記第１及び第２の極性の端子電極の厚さが５μｍ未満の場合は、基板内のビア加工時に不良が発生する可能性があることが分かる。
【０１５２】
下記表３は、第１及び第２の極性の端子電極の表面粗度による接着面剥離発生頻度を示したものである。
【０１５３】
【表３】
2015037186.tif 000006
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１５４】
上記表３を参照すると、上記第１及び第２の極性の端子電極の表面粗度が２００ｎｍ以上の場合は、接着面剥離発生頻度が少ないため、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
【０１５５】
これに対し、上記第１及び第２の極性の端子電極の表面粗度が２００ｎｍ未満の場合は、接着面剥離発生頻度が増加するため、信頼性に問題があることが分かる。
【０１５６】
[積層セラミック電子部品内蔵型印刷回路基板]
図６は、本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【０１５７】
図６を参照すると、本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と；上記絶縁基板１１０内に内蔵された誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面、及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１及び第２の側面に露出する第１及び第２の引出部を有する第１の内部電極、及び上記セラミック本体の第１及び第２の側面に露出し且つ上記第１及び第２の引出部からそれぞれ一定距離離隔した第３及び第４の引出部を有する第２の内部電極と、上記セラミック本体の両側面から上記第１及び第２の主面に伸びて形成され、上記第１の内部電極の第１、第２の引出部と連結された第１の極性の外部電極、及び上記第２の内部電極の第３、第４の引出部と連結された第２の極性の外部電極と、を含み、上記第１及び第２の極性の外部電極は、それぞれ二つ以上であり、第１及び第２の極性のベース電極、及び上記第１及び第２の極性のベース電極上に形成された第１及び第２の極性の端子電極を含み、上記セラミック本体の長さをＬ、幅をＷとしたときにＷ／Ｌ≧０．６を満たし、上記第１及び第２の主面に形成された第１及び第２の極性の外部電極の幅をＢＷとしたときに１５０μｍ≦ＢＷ≦３５０μｍを満たす基板内蔵用積層セラミック電子部品と；を含むことができる。
【０１５８】
上記絶縁基板１１０は、絶縁層１２０が含まれた構造からなり、必要に応じて、図６に示されているように多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。上記絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００でもある。
【０１５９】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理等のような後工程進行中の様々な過酷環境を同様に経験する。
【０１６０】
特に、熱処理工程中の印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達され、積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１６１】
積層セラミック電子部品と印刷回路基板１００との接着面に加えられたストレスが接着強度より高い場合は、接着面が剥がれる剥離不良が発生する。
【０１６２】
積層セラミック電子部品と印刷回路基板１００との接着強度は積層セラミック電子部品と印刷回路基板１００との電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面の有効表面積を向上させるために積層セラミック電子部品の表面粗度を制御することにより積層セラミック電子部品と印刷回路基板１００との剥離現象を改善することができる。
【０１６３】
また、印刷回路基板１００に内蔵される基板内蔵用積層セラミック電子部品の表面粗度による印刷回路基板１００との接着面剥離発生頻度が確認できる。
【０１６４】
また、上記基板内蔵用積層セラミック電子部品は、４端子以上であり、極性を交互に配置し、長さに対する幅の比（Ｗ／Ｌ）がＷ／Ｌ≧０．６を満たすように調節することにより、内部の電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１６５】
その他の特徴は上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じであるため、ここではその説明を省略する。
【０１６６】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１６７】
１０  セラミック本体
１１  誘電体層
２１、２２、２１'、２２'  第１及び第２の内部電極
２１ａ、２１ｂ、２２ａ、２２ｂ、２１'ａ、２１'ｂ、２２'ａ、２２'ｂ  第１から第４の引出部
３１、３２  第１の極性の外部電極
３３、３４  第２の極性の外部電極
３１ａ、３２ａ  第１の極性のベース電極
３３ａ、３４ａ  第２の極性のベース電極
３１ｂ、３２ｂ  第１の極性の端子電極
３３ｂ、３４ｂ  第２の極性の端子電極
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
【図１】
2015037186.tif 000007
【図２】
2015037186.tif 000008
【図３】
2015037186.tif 000009
【図４】
2015037186.tif 000010
【図５】
2015037186.tif 000011
【図６】
2015037186.tif 000012