(57)【要約】【課題】解析装置、方法及びプログラムにおいて、遅延故障の要因候補を正確に特定することを目的とする。【解決手段】試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析部を備え、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであるように構成する。【選択図】図４
2015007543.tif 000002
【特許請求の範囲】
【請求項１】
試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手段を備え、
前記解析手段は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、解析装置。
【請求項２】
前記解析手段は、前記チップの設計データ、前記クリティカルパスの集合、前記遅延故障の要因候補を表現できるクリティカルパスの特徴量、及び前記各クリティカルパスのタイミング違反までの余裕度を表す指標に応じたスコアに基づいて、前記クリティカルパスの集合に含まれるクリティカルパスのグループ化を行い、各グループのエラー値と特徴量を記憶部に記憶することを特徴とする、請求項１記載の解析装置。
【請求項３】
前記クリティカルパスの集合と、前記試験結果のデータとに基づいて、前記各クリティカルパスが仕様を満たすか否かを判定し、前記仕様を満たしているか否かを表すフラグを前記各クリティカルパスに付ける判定手段をさらに備えたことを特徴とする、請求項１または２記載の解析装置。
【請求項４】
コンピュータに、試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析処理を実行させ、
前記解析処理は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、解析方法。
【請求項５】
コンピュータにパス遅延のずれの要因候補を特定する処理を実行させるプログラムであって、
試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手順を前記コンピュータに実行させ、
前記解析手順は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、解析装置、方法及びプログラムに関する。
【背景技術】
【０００２】
例えばプロセッサ、ハイエンドチップ等の半導体装置（以下、「半導体チップ」とも言う）を生産する前の段階では、半導体チップの設計に基づいて実際に半導体チップ（以下、「実チップ」とも言う）を作成して、遅延、実速度等の試験を行う。試験の結果得られた遅延、実速度等が半導体チップの仕様を満たしていない場合、実チップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う。仕様を満たすために修正するべき半導体チップの設計の修正箇所は、特定したパス遅延のずれの要因候補に基づいて特定でき、修正された設計に基づいて実チップを再度作成する。試験の結果得られた遅延、実速度等が半導体チップの仕様を満たしていれば、例えば他の試験を行ったり、半導体チップの試験的な生産を開始したりする。
【０００３】
従来のスピードパス解析は、例えばポスト・シリコン（Post-Silicon）とプレ・シリコン（Pre-Silicon）のパス遅延のずれを算出するための遅延ずれ算出モデルを作成し、この遅延ずれ算出モデルから遅延故障の要因候補を特定する。このため、従来のスピードパス解析は、解析に用いるパスのポスト・シリコンのパス遅延を測定しなければならず、また、パス遅延のずれを発生させる遅延故障の要因候補を特定しなければならない。
【０００４】
一方、従来のスピードパス解析では、パス遅延のずれを発生させる遅延故障の要因候補を厳密に表現できる特徴の集合を入力することは難しい。例えば、パス中の高閾値電圧を有するセル数を１つの特徴として捉えると、実チップではある領域の高閾値電圧を有するセルのみがパス遅延のずれを発生させている場合がある。このような場合、特徴量が大きくても、必ずしもパス遅延のずれを発生するとは限らず、回帰分析を行うと誤った遅延故障の要因候補を特定してしまう可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１４９９３３号公報
【非特許文献】
【０００６】
【非特許文献１】P. Bastani et al., "Statistical Diagnosis of Unmodeled Systematic Timing Effects", DAC 2008
【非特許文献２】Manish Sharma et al., "Efficiently Performing Yield Enhancements by Identifying Dominant Physical Root Cause from Test Fail Data", International Test Conference, Paper 14.3, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の解析方法では、遅延故障の要因候補を正確に特定することは難しい。
【０００８】
そこで、本発明は、遅延故障の要因候補を正確に特定できる解析装置、方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手段を備え、前記解析手段は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスである解析装置が提供される。
【発明の効果】
【００１０】
開示の解析装置、方法及びプログラムによれば、遅延故障の要因候補を正確に特定できる。
【図面の簡単な説明】
【００１１】
【図１】コンピュータシステムの一例を示すブロック図である。
【図２】解析段階の一例を説明する図である。
【図３】スピードパス解析の一例を説明する図である。
【図４】スピードパス解析の一例を説明するフローチャートである。
【図５】スコアの一例を説明する図である。
【図６】グループ化により求められる各グループのエラー値と特徴量の一例を示す図である。
【図７】グループ化の一例を説明する図である。
【図８】グループ化により求められる各グループのエラー値と特徴量の他の例を示す図である。
【図９】モデル精度の向上を説明する図である。
【発明を実施するための形態】
【００１２】
開示の解析装置、方法及びプログラムでは、試験結果のデータが仕様を満たしていない実チップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う。スピードパス解析は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、このモデルを用いて遅延故障の要因候補を特定する。クリティカルパスの集合に含まれる各クリティカルパスは、実チップの設計時のタイミング解析の結果、パス遅延が仕様に影響を与え得るパスである。
【００１３】
以下に、開示の解析装置、方法及びプログラムの各実施例を図面と共に説明する。
【実施例】
【００１４】
図１は、コンピュータシステムの一例を示すブロック図である。図１に示すコンピュータシステム２０は、プロセッサの一例であるＣＰＵ（Central Processing Unit）２１、記憶部２２、入力部２３、表示部２４、及びインタフェース（Ｉ／Ｆ）２５がバス２６で接続された構成を有する。なお、コンピュータシステム２０内の各部の接続は、図１に示すバス２６による接続に限定されないことは言うまでもない。
【００１５】
ＣＰＵ２１は、コンピュータシステム２０全体の制御を司り、プログラムを実行することで後述する解析処理を実行したり、例えば測定部１１と共に解析装置の機能を実現したりすることができる。記憶部２２は、ＣＰＵ２１が実行するプログラム、ＣＰＵ２１が実行する演算の中間結果、ＣＰＵ２１が実行するプログラム及び演算で用いるデータ、データベース等を格納する。記憶部２２は、コンピュータ読み取り可能な記憶媒体で形成可能である。コンピュータ読み取り可能な記憶媒体は、半導体記憶装置であっても良い。また、コンピュータ読み取り可能な記憶媒体が磁気記録媒体、光記録媒体、光磁気記録媒体等の場合、記憶部２２はロードされた記録媒体に対して情報の読み書きを行うリーダ・ライタで形成可能である。入力部２３は、キーボード等で形成可能であり、コンピュータシステム２０にコマンド、データ等を入力するのに用いられる。表示部２４は、操作者へのメッセージ、解析処理に関連したデータ、解析結果等を表示する。Ｉ／Ｆ２５は、測定部１１を含む外部装置と有線または無線で通信可能である。
【００１６】
測定部１１は、解析対象の一例である半導体装置（即ち、実チップ）の特定の箇所に例えばクロックを入力し、各部から出力されるクロックを測定する。測定部１１は、クロックの測定結果から、クロックの振幅、立ち上がりタイミング、立ち下がりタイミング等を認識できる周知の構成を有する。
【００１７】
一実施例における解析装置は、コンピュータシステム２０、或いは、コンピュータシステム２０及び測定部１１により形成可能である。解析装置がコンピュータシステム２０により形成される場合、測定部１１の測定結果は入力部２３から入力されても良く、この場合、測定部１１はコンピュータシステム２０と接続されている必要はない。一方、解析装置がコンピュータシステム２０及び測定部１１により形成される場合、測定部１１の測定結果はＩ／Ｆ２５を介してコンピュータシステム２０に入力される。
【００１８】
解析装置は、設計対象の一例である半導体装置を設計する設計支援装置の一部を形成しても良い。
【００１９】
図２は、解析段階の一例を説明する図である。図２において、ステップＳ１では、設計対象の半導体チップを例えば設計支援装置を用いて設計し、設計データを設計支援装置の記憶部に記憶する。設計データは、解析装置の記憶部２２に記憶しても良い。ステップＳ２では、半導体チップの設計データに基づいて実チップを作成する。ステップＳ３では、測定部１１を用いて実チップに対する遅延、実速度等の試験を行い、試験結果のデータ（以下、「試験結果データ」とも言う）を記憶部２２に記憶する。ステップＳ４では、試験結果データから得られた遅延、実速度等が半導体チップの仕様を満たしているか否かを判定する。ステップＳ４の判定結果がＮＯであると、ステップＳ５では、実チップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行い、解析結果のデータを記憶部２２に記憶する。
【００２０】
ＣＰＵ２１は、ステップＳ４を実行することで、クリティカルパスの集合と、試験結果のデータとに基づいて、各クリティカルパスが仕様を満たすか否かを判定し、仕様を満たしているか否かを表すフラグを各クリティカルパスに付ける判定手段として機能し得る。つまり、ＣＰＵ２１は、記憶部２２に格納されたプログラムを実行することで、ステップＳ４に相当する、クリティカルパスの集合と、試験結果のデータとに基づいて、各クリティカルパスが仕様を満たすか否かを判定し、仕様を満たしているか否かを表すフラグを各クリティカルパスに付ける判定処理または判定手順を実行できる。
【００２１】
ＣＰＵ２１は、ステップＳ５を実行することで、試験結果のデータが仕様を満たしていない実チップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手段として機能し得る。つまり、ＣＰＵ２１は、記憶部２２に格納されたプログラムを実行することで、ステップＳ５に相当する、実チップに対する試験結果のデータが仕様を満たさないと、実チップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析処理または解析手順を実行できる。
【００２２】
図３は、ステップＳ５のスピードパス解析の一例を説明する図である。図３に示す実チップ３０は、フリップフロップ（ＦＦ：Flip-Flop）３１，３５及びゲート３２，３３，３４を有する。この例では、ＦＦ３１からＦＦ３５までの、太い実線で示すパス３６についてのステップＳ３での測定結果から、ステップＳ１での半導体チップの設計時のタイミング解析で求めたプレ・シリコン（Pre-Silicon）のパス遅延は例えば４００ｐｓであり、測定部１１による測定で求めたポスト・シリコン（Post-Silicon）のパス遅延は例えば４３５ｐｓであり、パス遅延に３５ｐｓのずれが発生すると仮定する。スピードパス解析では、実チップ３０内のパス３６のパス遅延のずれの要因候補を特定する。つまり、この例では、パス遅延のずれの要因候補が、図３中「Ｘ」で示すゲート３２の出力であることを特定する。
【００２３】
本実施例におけるスピードパス解析では、クリティカルパスの集合に対し、目標周期、目標周波数等の仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、当該モデルを用いて遅延故障の要因候補を特定する。クリティカルパスとは、半導体チップの設計時のタイミング解析の結果、パス遅延が大きく、半導体チップの仕様に影響を与え得るパスを言う。クリティカルパスは、仕様に対する余裕度、即ち、故障までの余裕度（即ち、マージン）が比較的少ないため、互いに類似している。このため、クリティカルパスのエラー値を算出するモデルから、システマチックに遅延故障の要因候補を特定できる。本実施例におけるスピードパス解析の場合、解析に使うパスの正確なパス遅延が分からなくても良く、また、粗い遅延故障の要因候補を扱うことができる。また、モデルが計算する値は、特許文献１では故障したネット数に対応する値であるのに対し、本実施例では故障したパス数に加えて、故障までの余裕度（即ち、マージン）に相当する値をも含む。なお、本実施例におけるスピードパス解析の詳細については後述する。
【００２４】
ステップＳ６では、仕様を満たすために修正するべき半導体チップの設計の修正箇所を、ステップＳ５で特定したパス遅延のずれの要因候補に基づいて特定する。これにより、ステップＳ１では、ステップＳ６で特定された設計の修正箇所を修正し、ステップＳ２では、修正された設計に基づいて実チップを再度作成する。ステップＳ３での試験の結果得られた遅延、実速度等が半導体チップの仕様を満たしており、ステップＳ４の判定結果がＹＥＳであれば、例えば他の試験を行ったり、半導体チップの試験的な生産を開始したりする。
【００２５】
一方、ステップＳ５のスピードパス解析を行う場合、ステップＳ２での実チップの作成時に問題が発生したか、或いは、ステップＳ１での半導体チップの設計時のタイミング解析自体に問題がある可能性がある。そこで、ステップＳ７では、ステップＳ１での半導体チップの設計時のタイミング解析自体に問題があれば、タイミング解析の精度を改善し、例えば次の製品の設計に活用可能とする。
【００２６】
次に、スピードパス解析の詳細を、図４と共に説明する。図４は、スピードパス解析の一例を説明するフローチャートである。図４中、ステップＳＴ１は図２のステップＳ１に含まれ、ステップＳＴ２〜ＳＴ８は解析装置により実行される。説明の便宜上、解析装置は設計支援装置の一部を形成し、ステップＳＴ１〜ＳＴ８は、解析装置を形成するコンピュータシステム２０のＣＰＵ２１により実行されるものとする。
【００２７】
図４において、ステップＳＴ１では、記憶部２２に記憶された半導体チップの設計データに基づいてタイミング解析を行い、求めたクリティカルパスの集合（以下、「クリティカルパス集合」とも言う）を記憶部２２に格納する。クリティカルパスは、静的タイミング解析（ＳＴＡ：Static Timing Analysis）、統計的静的タイミング解析（ＳＳＴＡ：Statistical Static Timing Analysis）等の周知のタイミング解析により求めることができる。ステップＳＴ２では、クリティカルパス集合に基づいて、パス遅延のずれを発生させる遅延故障の要因候補を表現できる特徴を各クリティカルパスについて抽出し、各クリティカルパスの特徴の特徴量（または、特徴ベクトル）を記憶部２２に記憶する。例えば、パス中の高閾値電圧を有するセル数を１つの特徴として捉えて抽出しても良い。
【００２８】
一方、ステップＳＴ３では、クリティカルパス集合と、図２のステップＳ３で測定され記憶部２２に記憶されている試験結果データとに基づいて、図２のステップＳ４と同様に、各クリティカルパスが仕様を満たすか否かを判定し、仕様を満たしているか否かを表すフラグを各クリティカルパスに付ける。例えば、仕様を満たしていないクリティカルパスに対してフェイル（Fail）フラグを付けても良く、仕様を満たしているクリティカルパスに対してパス（Pass）フラグを付けても良い。また、ステップＳＴ４では、各クリティカルパスのスコアを計算し、各クリティカルパスのスコアを記憶部２２に記憶する。クリティカルパスのスコアは、例えばクリティカルパスのスラックに応じた値であっても良い。スラックとは、タイミング違反（Timing Violation）までの余裕度を表す指標であり、パスのタイミング解析によるパス遅延をｄｐ、目標クロック周期をＴとしたとき、Ｔ−ｄｐをパスのスラックと言う。この例では、タイミング違反とは、半導体チップの仕様を満たさないタイミング違反を言う。
【００２９】
図５は、スコアの一例を説明する図である。図５に示す例では、ステップＳＴ４において、各クリティカルパスのパス名Ｐａ〜Ｐｄに対して、スラック（ｐｓ）及びスコアが記憶部２２に記憶されるものとする。この例では、スコアはスラックを１０で除算して小数点以下を四捨五入した値である。例えば、パス名がＰａのクリティカルパスの場合、スラックは２５（ｐｓ）であり、スコアは２５÷１０＝２．５≒３である。また、パス名がＰｂのクリティカルパスの場合、スラックは１２（ｐｓ）であり、スコアは１２÷１０＝１．２≒１である。なお、パス名がＰａのクリティカルパスが、例えば１００個の実チップ中８０個の実チップで仕様を満たしていない場合、スコアに８０／１００を乗算することで、統計的な解析を行うことも可能である。
【００３０】
ステップＳＴ５では、記憶部２２に記憶された半導体チップの設計データ、クリティカルパス集合、クリティカルパスの特徴量、及びクリティカルパスのスコアに基づいて、クリティカルパスのグループ化を行い、例えば各グループのエラー値と特徴量を記憶部２２に記憶する。グループ化は、例えばランダムなグループ化、クリティカルパスの特徴量を用いた偏りのあるグループ化等であっても良い。ランダムなグループ化の場合、例えばクリティカルパスをＬ（Ｌは２以上の自然数）本ずつのグループに分割しても良い。クリティカルパスの特徴量を用いた偏りのあるグループ化の場合、例えば各特徴の特徴量でクリティカルパスをソートし、Ｌ本ずつのグループに分割しても良い。各グループは、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築する際の１サンプルとなり、後述するように、当該モデルを用いて遅延故障の要因候補を特定することができる。
【００３１】
図６は、グループ化により求められる各グループのエラー値と特徴量の一例を示す図である。図６は、各グループに対して、エラー値及び特徴量が記憶部２２に記憶される例を示す。この例では、グループ名がＧ１，Ｇ２の各グループに対して、エラー値及び特徴量ｆ１〜ｆｍ（ｍは３以上の自然数）が記憶部２２に記憶される。エラー値は、仕様を満たさず上記フラグが付けられたクリティカルパスのスラックに応じたスコアから求められる。１つのグループのエラー値は、例えば当該グループ内の全てのクリティカルパスのスコアの平均、スコアの最大値、スコアの和に所定の演算を施した値等であっても良い。１つのグループの特徴量は、例えば当該グループ内の全てのクリティカルパスの同じ特徴の特徴量の和であっても良い。また、１つのグループの特徴量は、特徴毎に正規化されていても良い。
【００３２】
図７は、グループ化の一例を説明する図である。図７の上部に示すように、この例では、各クリティカルパスｐ１〜ｐｎに対して特徴ｆ１〜ｆｍの特徴量が求められている。仕様を満たさないクリティカルパスｐ１５，ｐ３７，ｐｎは、太字で示すようにフェイルフラグが付けられているので予めわかっている。また、図７の下部に示すように、クリティカルパスｐ１〜ｐｎは、各特徴ｆ１〜ｆｍの特徴量で昇順にソートされることで、グループ化される。この例では、クリティカルパスｐ１〜ｐｎは、上位からｎ／２０個ずつ１グループにまとめることで、２０分割され、グループ１〜グループ２０が形成される。特徴数がｍ、分割数（グループ数）が２０個の場合、合計でｍ×２０個のグループが形成される。
【００３３】
なお、この例では、クリティカルパスｐ１〜ｐｎを特徴ｆ２の特徴量で降順にソートすると、特徴ｆ２の特徴量が大きいクリティカルパスは仕様を満たさない確率が高い。また、特徴ｆ２の特徴量と、特徴ｆ２でソートしたクリティカルパスのグループのエラー値には、相関がある。そこで、後述するように、この相関が強さに応じて特徴にランクを与え、ランクの高い特徴を、遅延故障の要因候補として特定する。
【００３４】
ステップＳＴ６では、グループ数がｎ個、特徴数がｍ個の場合、仕様を満たさないクリティカルパスのエラー値を算出するモデル（以下、「エラー値算出モデル」とも言う）を次の回帰式に基づいて構築する。ここで、ｙｉはグループｉのエラー値、ｗｊは特徴ｊの重み、ｆｊｉはグループｉの特徴ｊの特徴量、Ｃは算出するエラー値を示す。
【００３５】
【数１】
2015007543.tif 000003
【００３６】
ステップＳＴ７では、ステップＳＴ６で構築したエラー値算出モデルに基づき、仕様を満たさないクリティカルパスとの相関が強い特徴に応じて、特徴のランク付けを行う。例えば、あるグループに対してエラー値算出モデルが算出する各特徴に応じたエラー値、エラー値算出モデル中の特徴の重みｗ１〜ｗｍなどを、特徴のランク付けに用いることができる。図８は、グループ化により求められる各グループのエラー値と特徴量の他の例を示す図である。図８中、図６と同一部分には同一符号を付し、その説明は省略する。図８の例では、グループ名がＧ１のグループのエラー値は２５であり、グループ名がＧ２〜Ｇ５の他のグループのエラー値より比較的大きい。また、グループ名がＧ１のグループの特徴ｆ１の特徴量は４０であり、グループ名がＧ２〜Ｇ５の他のグループの特徴ｆ１の特徴量より比較的大きい。そこで、この例では特徴ｆ１は、仕様を満たさないクリティカルパスとの相関が他の特徴ｆ２〜ｆｍより強いため、特徴ｆ２〜ｆｍより高いランクが付けられる傾向がある。他の特徴ｆ２〜ｆｍについても、ステップＳＴ６で構築したエラー値算出モデルに基づいて、特徴ｆ１と同様にランクを付けることができる。なお、特徴量が大きいクリティカルパスは、仕様を満たしていても良いことは、言うまでもない。
【００３７】
ステップＳＴ８では、特徴ｆ１〜ｆｍに付けられたランクに基づき、遅延故障の要因となる特徴を特定して記憶部２２に記憶すると共に出力する。つまり、高いランクが付けられた特徴を有する特徴が、遅延故障の要因候補として特定される。遅延故障の要因候補は、図２のステップＳ６に出力されても、図２のステップＳ７に出力されても良い。また、遅延故障の要因候補は、表示部２４に表示されても良い。
【００３８】
このように、本実施例では、遅延試験でパスの正確な遅延を測定する必要はなく、クリティカルパスが仕様を満たすか否かを示すパス情報またはフェイル情報があれば良いため、スピードパス解析のための準備の時間及びコスト、解析処理時間、ＣＰＵ処理の負荷等を抑えることができる。また、遅延故障の要因候補を特定する精度を向上できる。
【００３９】
図９は、モデル精度の向上を説明する図である。図９中、縦軸はグループのエラー値を示し、横軸はグループの１つの特徴量（例えば、特徴ｆ１）を示す。実チップ数が比較的少ない場合のエラー値算出モデルＭの精度を向上するため、グループ化によりモデル化のためのサンプル数を増やすことが可能である。また、遅延バラツキの影響で仕様を満たさないクリティカルパスのエラー値±Ｘ（図９中、破線で示す）をεに設定する、回帰分析の一種であるε-SVR（Support Vector Regression）でバラツキの影響をキャンセルできる。つまり、本実施例では、バラツキの単位が遅延ではなくエラー値であるため、グループのエラー値の求め方により、遅延バラツキをさらに緩和できる。図９に示す例では、グループＧｉのエラー値は破線で示す範囲内に入るため、グループＧｉのエラー値とエラー値算出モデルＭが計算するエラー値との誤差はバラツキの範囲内として考慮され、エラー値算出モデルＭは正しくグループＧｉのエラー値を算出できたこととなる。
【００４０】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手段を備え、
前記解析手段は、クリティカルパスの集合に対し、前記仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、解析装置。
（付記２）
前記解析手段は、前記チップの設計データ、前記クリティカルパスの集合、前記遅延故障の要因候補を表現できるクリティカルパスの特徴量、及び前記各クリティカルパスのタイミング違反までの余裕度を表す指標に応じたスコアに基づいて、前記クリティカルパスの集合に含まれるクリティカルパスのグループ化を行い、各グループのエラー値と特徴量を記憶部に記憶することを特徴とする、付記１記載の解析装置。
（付記３）
前記グループ化は、ランダムなグループ化、または、前記各クリティカルパスの特徴量を用いた偏りのあるグループ化であることを特徴とする、付記１または２記載の解析装置。
（付記４）
前記クリティカルパスの集合と、前記試験結果のデータとに基づいて、前記各クリティカルパスが仕様を満たすか否かを判定し、前記仕様を満たしているか否かを表すフラグを前記各クリティカルパスに付ける判定手段をさらに備えたことを特徴とする、付記１乃至３のいずれか１項記載の解析装置。
（付記５）
前記解析手段は、グループ数をｎ、特徴数をｍ、グループｉのエラー値をｙｉ、特徴ｊの重みをｗｊ、グループｉの特徴ｊの特徴量をｆｊｉ、算出するエラー値をＣで示すと、
【数２】
2015007543.tif 000004
なる回帰式に基づいて構築することを特徴とする、付記１乃至４のいずれか１項記載の解析装置。
（付記６）
コンピュータに、試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析処理を実行させ、
前記解析処理は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、解析方法。
（付記７）
前記解析処理は、前記チップの設計データ、前記クリティカルパスの集合、前記遅延故障の要因候補を表現できるクリティカルパスの特徴量、及び前記各クリティカルパスのタイミング違反までの余裕度を表す指標に応じたスコアに基づいて、前記クリティカルパスの集合に含まれるクリティカルパスのグループ化を行い、各グループのエラー値と特徴量を記憶部に記憶することを特徴とする、付記６記載の解析方法。
（付記８）
前記グループ化は、ランダムなグループ化、または、前記各クリティカルパスの特徴量を用いた偏りのあるグループ化であることを特徴とする、付記６または７記載の解析方法。
（付記９）
前記コンピュータに、前記クリティカルパスの集合と、前記試験結果のデータとに基づいて、前記各クリティカルパスが仕様を満たすか否かを判定し、前記仕様を満たしているか否かを表すフラグを前記各クリティカルパスに付ける判定処理をさらに実行させることを特徴とする、付記６乃至８のいずれか１項記載の解析方法。
（付記１０）
前記解析処理は、グループ数をｎ、特徴数をｍ、グループｉのエラー値をｙｉ、特徴ｊの重みをｗｊ、グループｉの特徴ｊの特徴量をｆｊｉ、算出するエラー値をＣで示すと、
【数３】
2015007543.tif 000005
なる回帰式に基づいて構築することを特徴とする、付記６乃至９のいずれか１項記載の解析方法。
（付記１１）
コンピュータにパス遅延のずれの要因候補を特定する処理を実行させるプログラムであって、
試験結果のデータが仕様を満たしていないチップ内のパス遅延のずれの要因候補を特定するスピードパス解析を行う解析手順を前記コンピュータに実行させ、
前記解析手順は、クリティカルパスの集合に対し、仕様を満たさないクリティカルパスのエラー値を算出するモデルを構築し、前記モデルを用いて遅延故障の要因候補を特定し、
前記クリティカルパスの集合に含まれる各クリティカルパスは、前記チップの設計時のタイミング解析の結果、パス遅延が前記仕様に影響を与え得るパスであることを特徴とする、プログラム。
（付記１２）
前記解析手順は、前記チップの設計データ、前記クリティカルパスの集合、前記遅延故障の要因候補を表現できるクリティカルパスの特徴量、及び前記各クリティカルパスのタイミング違反までの余裕度を表す指標に応じたスコアに基づいて、前記クリティカルパスの集合に含まれるクリティカルパスのグループ化を行い、各グループのエラー値と特徴量を記憶部に記憶することを特徴とする、付記１１記載のプログラム。
（付記１３）
前記グループ化は、ランダムなグループ化、または、前記クリティカルパスの特徴量を用いた偏りのあるグループ化であることを特徴とする、付記１１または１２記載のプログラム。
（付記１４）
前記クリティカルパスの集合と、前記試験結果のデータとに基づいて、前記各クリティカルパスが仕様を満たすか否かを判定し、前記仕様を満たしているか否かを表すフラグを各クリティカルパスに付ける判定手順をさらに前記コンピュータに実行させることを特徴とする、付記１１乃至１３のいずれか１項記載のプログラム。
（付記１５）
前記解析手順は、グループ数をｎ、特徴数をｍ、グループｉのエラー値をｙｉ、特徴ｊの重みをｗｊ、グループｉの特徴ｊの特徴量をｆｊｉ、算出するエラー値をＣで示すと、
【数４】
2015007543.tif 000006
なる回帰式に基づいて構築することを特徴とする、付記１１乃至１４のいずれか１項記載のプログラム。
【００４１】
以上、開示の解析装置、方法及びプログラムを実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【符号の説明】
【００４２】
１１      測定部
２０      コンピュータシステム
２１      ＣＰＵ
２２      記憶部
２３      入力部
２４      表示部
２５      Ｉ／Ｆ
２６      バス
【図１】
2015007543.tif 000007
【図２】
2015007543.tif 000008
【図３】
2015007543.tif 000009
【図４】
2015007543.tif 000010
【図５】
2015007543.tif 000011
【図６】
2015007543.tif 000012
【図７】
2015007543.tif 000013
【図８】
2015007543.tif 000014
【図９】
2015007543.tif 000015