(57)【要約】【課題】大きなオン電流を得ることができるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層２０を備える。ゲート絶縁膜３０は、半導体層上に設けられている。ゲート電極４０は、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のドレイン層５０は、ゲート電極の一端Ｅ１０側にある半導体層内に設けられている。第２導電型のソース層６０は、ゲート電極の他端Ｅ１１側および該ゲート電極の少なくとも一部の下方にある半導体層内に設けられている。ソースエクステンション層６５は、ゲート絶縁膜を介してゲート電極の底面の少なくとも一部に面し、ソース層よりも不純物濃度が低い。第１導電型のポケット層５５は、ソースエクステンション層とドレイン層との間の半導体層内に設けられ、ソースエクステンション層と接するとともにドレイン層と離隔している。【選択図】図１
2015159180.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の少なくとも一部の下方にある前記半導体層内に設けられた第２導電型のソース層と、
前記ゲート絶縁膜を介して前記ゲート電極の底面の少なくとも一部に面し、前記ソース層よりも不純物濃度の低いソースエクステンション層と、
前記ソースエクステンション層と前記ドレイン層との間の前記半導体層内に設けられ、前記ソースエクステンション層と接するとともに前記ドレイン層と離隔している第１導電型のポケット層とを備えた半導体装置。
【請求項２】
前記ポケット層と前記ドレイン層との間の前記半導体層内に設けられ、前記ドレイン層、前記ソース層、前記ソースエクステンション層および前記ポケット層よりも不純物濃度の低い低濃度層をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ポケット層の深さは、前記ソースエクステンション層の深さと等しいかそれ以上に深いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ポケット層の不純物濃度は、前記ソースエクステンション層の不純物濃度と略同じであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極の側面に設けられた前記第１導電型の不純物を含むスペーサをさらに備え、
前記ポケット層は、前記スペーサの下方の前記半導体層内に、前記スペーサと自己整合的に形成されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子の量子力学的効果を用いたＴＦＥＴ（Ｔｕｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開発されている。ＴＦＥＴは、ゲート電極に電圧を印加することにより、ソースとチャネルとの間にバンド間トンネリング（ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ））を生じさせる。これにより、ＴＦＥＴはオン状態を実現する。
【０００３】
ＴＦＥＴには、ＢＴＢＴが横方向に起こる横方向素子と縦方向に起こる縦方向素子があることが知られている。縦方向素子では、一般にその構造上、横方向素子に比べＢＴＢＴが起こる領域を広げてオン電流を増大させることが可能であるが、ＴＦＥＴの性能向上に向けてオン電流をさらに高めることが望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】Woo Young Choi et. al. “Tunneling Field-Effect Transistors (TFETs) With Subthreshold Swing (SS) Less Than 60 mV/dec“ IEEE ELECTRON DEVICE LETTERS, VOL. 28, NO. 8, AUGUST 2007, pp. 743-745
【発明の概要】
【発明が解決しようとする課題】
【０００５】
大きなオン電流を得ることができるトンネル型半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、半導体層を備える。ゲート絶縁膜は、半導体層上に設けられている。ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のドレイン層は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層は、ゲート電極の他端側および該ゲート電極の少なくとも一部の下方にある半導体層内に設けられている。ソースエクステンション層は、ゲート絶縁膜を介してゲート電極の底面の少なくとも一部に面し、ソース層よりも不純物濃度が低い。第１導電型のポケット層は、ソースエクステンション層とドレイン層との間の半導体層内に設けられ、ソースエクステンション層と接するとともにドレイン層と離隔している。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す断面図。
【図２】第１の実施形態によるＴＦＥＴ１００の製造方法の一例を示す断面図。
【図３】図２に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図４】図３に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図５】図４に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図６】図５に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図７】ＴＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を示すグラフ。
【図８】第２の実施形態によるＮ型ＴＦＥＴ２００の構成の一例を示す断面図。
【図９】第２の実施形態によるＴＦＥＴ２００の製造方法の一例を示す断面図。
【図１０】ＴＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を示すグラフ。
【図１１】第３の実施形態によるＮ型ＴＦＥＴ３００の構成の一例を示す断面図。
【図１２】第３の実施形態によるＴＦＥＴ３００の製造方法の一例を示す断面図。
【図１３】図１２に続く、ＴＦＥＴ３００の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す断面図である。第１の実施形態によるＴＦＥＴ１００は、ＢＯＸ層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ポケット層５５と、ソース層６０と、ソースエクステンション層６５と、低濃度層７０と、層間絶縁膜９０とを備えている。
【００１０】
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層である。
【００１１】
ゲート絶縁膜３０は、半導体層２０上に設けられている。ゲート絶縁膜３０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電材料を用いて形成される。
【００１２】
ゲート電極４０は、半導体層２０上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、ソース層６０およびソースエクステンション層６５上に設けられている。即ち、ゲート電極４０は、ゲート長方向において底面全体がゲート絶縁膜３０を介してソース層６０またはソースエクステンション層６５に面している。ゲート電極４０は、例えば、Ｎ型ドープドポリシリコン等の導電材料を用いて形成されている。
【００１３】
Ｎ＋型ドレイン層５０は、ゲート電極４０の一端Ｅ１０側にある半導体層２０内に設けられている。ただし、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。即ち、ドレイン層５０は、ゲート電極４０からオフセットした位置に設けられている。従って、ゲート電極４０の底面は、ドレイン層５０には面していない。
【００１４】
Ｐ＋型ソース層６０は、ゲート電極４０の他端Ｅ１１側あるいはゲート電極４０の下方にある半導体層２０内に設けられている。ソース層６０は、ゲート長方向に関してゲート電極４０の底面全体に面するように形成されている。
【００１５】
Ｐ−型ソースエクステンション層６５は、ソース層６０上に設けられており、かつゲート長方向に関して、ゲート絶縁膜３０を介してゲート電極４０の底面全体に面している。即ち、ソースエクステンション層６５は、ゲート絶縁膜３０とソース層６０との間に設けられている。ソースエクステンション層６５は、ソース層６０よりも不純物濃度において低く、半導体層２０にＰ型不純物（例えば、ボロン）を導入することによって形成されている。なお、ソースエクステンション層６５は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）であってもよい。
【００１６】
Ｎ−型ポケット層５５は、ソースエクステンション層６５とドレイン層５０との間またはソース層６０とドレイン層５０との間の半導体層２０の表面領域に設けられ、ソースエクステンション層６５またはソース層６０と接するように設けられている。ポケット層５５は、ソースエクステンション層６５またはソース層６０とＥ１０側において接しており、ソースエクステンション層６５の深さと同じかそれよりも深く形成されている。これにより、ポケット層５５は、ソースエクステンション層６５と低濃度層７０との界面全体に介在しており、ソースエクステンション層６５と低濃度層７０とは接触していない。
【００１７】
さらに、ポケット層５５とドレイン層５０との間には低濃度層７０が介在しており、ポケット層５５はドレイン層５０とは接触していない。本実施形態では、ポケット層５５は、ゲート電極４０の底面には対向しておらず、ゲート電極４０の直下に設けられていない。即ち、ポケット層５５は、ゲート電極４０に対してＥ１０側においてオフセットしている。
【００１８】
ポケット層５５の不純物濃度は、後述する低濃度層７０の不純物濃度よりも高い。さらに、ポケット層５５の不純物濃度は、ドレイン層５０の不純物濃度よりも低いことが望ましい。しかし、ポケット層５５の不純物濃度は、許容されるリーク電流に応じて、ドレイン層５０の不純物濃度と等しくても、あるいは、それより高くても構わない。より詳細には、ポケット層５５の不純物濃度は、ソースエクステンション層６５の不純物濃度と同程度でよい。例えば、ポケット層５５の不純物濃度は、約１０１７／ｃｍ３〜約１０１９／ｃｍ３でよい。
【００１９】
低濃度層７０は、ドレイン層５０とポケット層５５との間およびドレイン層５０とソース層６０との間の半導体層２０内に設けられている。低濃度層７０は、ドレイン層５０とポケット層５５の間およびドレイン層５０とソース層６０との間を離隔している。低濃度層７０は、ドレイン層５０、ソース層６０、ソースエクステンション層６５、および、ポケット層５５のいずれよりも不純物濃度において低い半導体層である。低濃度層７０は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）であってもよい。
【００２０】
層間絶縁膜９０は、ゲート電極４０、ドレイン層５０、ソース層６０等を被覆する。層間絶縁膜９０は、例えば、ＴＥＯＳ膜またはシリコン酸化膜等の絶縁膜からなる。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【００２１】
本実施形態によるＮ型ＴＦＥＴ１００では、ゲート電極４０およびドレイン層５０には同一符号の電圧が印加される。例えば、ソース層６０に０Ｖ、ドレイン層５０に正電圧（例えば、１Ｖ）が印加されているものとする。即ち、低濃度層７０とドレイン層５０との間の接合部に逆バイアスが印加されているものとする。さらに、ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０に正電圧が印加される。
【００２２】
ゲート電圧がソース電圧（例えば、０Ｖ）を基準としてＴＦＥＴ１００の閾値電圧未満であるときに、ＴＦＥＴ１００はオフ状態である。このとき、ソース層６０から電子のトンネルが禁制される。即ち、ソース層６０とドレイン層５０との間には、逆バイアスによる非常に小さい電流（オフリーク）しか流れないため、ＴＦＥＴ１００はオフ状態とみなすことができる。
【００２３】
ソース電圧に対してゲート電極４０に正電圧を印加すると、ゲート電極４０からの電界に支配される領域が空乏化し始める。ソース電圧に対してゲート電圧が閾値電圧以上になると、電子のバンド間遷移（以下、ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）ともいう）がソース層６０とドレイン層５０との間にある半導体層において生じる。ＢＴＢＴが生じるときのゲート電極４０の電圧をＴＦＥＴ１００の閾値電圧と呼ぶ。閾値電圧は、ＴＦＥＴ１００のオン状態を示すゲート電圧である。
【００２４】
ＢＴＢＴは空乏層の延びに応じたエネルギーバンドの変調によって生じる。また、空乏層は不純物濃度が低いほど長く延びるため、ＢＴＢＴは不純物濃度の高い領域の価電子帯と不純物濃度の低い領域の伝導帯のエネルギーレベルがほぼ一致した時に生じる。
【００２５】
本実施形態によれば、ポケット層５５がソースエクステンション層６５とドレイン層５０との間またはソース層６０とドレイン層５０との間の半導体層２０内に設けられている。また、ポケット層５５は、ソースエクステンション層６５またはソース層６０と接するように設けられている。即ち、ポケット層５５は、ソースエクステンション層６５またはソース層６０と低濃度層７０との間に位置するように設けられている。ポケット層５５は、低濃度層７０よりも不純物濃度において高い。このため、ポケット層５５は、空乏層がソースエクステンション層６５またはソース層６０から伸びることを抑制し、空乏層の伸びを終端することができる。
【００２６】
もし、ポケット層５５が設けられていない場合、空乏層がソースエクステンション層６５またはソース層６０と低濃度層７０との間の界面から大きく伸びる。例えば、低濃度層７０の不純物濃度は低いので、空乏層は低濃度層７０へ向かって大きく伸びる。一般に、空乏層は、外部から電界を印加せずとも、不純物濃度の異なる半導体を接合することによってその接合部から伸びる。また、ゲート電極４０の底面全体がソースエクステンション層６５に面しており、ゲート電極４０の電界がソースエクステンション層６５またはソース層６０と低濃度層７０との間の界面に印加され難い。このため、ゲート電極４０の電界をオン状態へ遷移させても、空乏層は、ソースエクステンション層６５またはソース層６０から低濃度層７０へ伸びた状態となる。この空乏層によるエネルギーレベルの変調は、ＢＴＢＴによって発生した電荷の伝送を妨げるポテンシャル障壁として働く。従って、ポケット層５５が設けられていない場合、ソースエクステンション層６５またはソース層６０と低濃度層７０との接合部から延伸する空乏層が電荷の流れを妨げ、ＴＦＥＴ１００のオン電流を低減させる。
【００２７】
これに対し、本実施形態によれば、ポケット層５５がソースエクステンション層６５またはソース層６０と低濃度層７０との間の界面に付加されている。ポケット層５５は、上述の通り、空乏層がソースエクステンション層６５またはソース層６０から伸びることを抑制し、空乏層の伸びを終端する。これにより、ＢＴＢＴによって発生した電荷は、容易にかつ効率的にドレイン層５０へ伝送され得る。即ち、ポケット層５５がソース層６０およびソースエクステンション層６５からの空乏層の延びを抑制しているので、上記ポテンシャル障壁の影響が抑制され得る。その結果、ＴＦＥＴ１００は、オン電流を高く維持し、あるいは、増大させることができる。
【００２８】
本実施形態において、ポケット層５５は、ソースエクステンション層６５よりも深く形成され、ソースエクステンション層６５と低濃度層７０との界面全体に設けられている。これにより、ソースエクステンション層６５は低濃度層７０と接触せず、低濃度層７０への空乏層の延びが効果的に抑制される。
【００２９】
さらに、本実施形態によれば、ＴＦＥＴ１００では、Ｐ＋型ソース層６０上にＰ−型ソースエクステンション層６５が設けられており、ソースエクステンション層６５上にゲート電極４０の底面全体が設けられている。従って、ＴＦＥＴ１００がオン状態になるとき、ソース層６０とソースエクステンション層６５との間におけるＢＴＢＴが生じる。
【００３０】
もし、ゲート電極４０の底面の少なくとも一部が低濃度層７０に対向している場合、ゲート電極４０からの電界は、ソースエクステンション層６５およびソース層６０だけでなく、低濃度層７０にも印加される。従って、ソース層６０とソースエクステンション層６５との間におけるＢＴＢＴだけでなく、ソース層６０またはソースエクステンション層６５と低濃度層７０との間におけるＢＴＢＴも生じる。この場合、ＴＦＥＴのスイッチング時に観測される電流は、各々の不純物濃度に対応するトンネル電流の包絡線になるため、急峻なサブスレショルド特性（以下、ＳＳ特性ともいう）を得ることが困難となる。
【００３１】
一方、本実施形態によれば、ゲート電極４０は、ポケット層５５および低濃度層７０上に設けられていないので、ソースエクステンション層６５からポケット層５５および低濃度層７０へのＢＴＢＴおよびソース層６０から低濃度層７０へのＢＴＢＴが抑制される。従って、本実施形態によるＴＦＥＴ１００は、ソース層６０とソースエクステンション層６５との間におけるＢＴＢＴによって主にオン状態になる。これにより、本実施形態は、ＴＦＥＴ１００のＳＳ特性を向上させることができる。ＳＳ特性を向上させることによって、オフ電流および消費電力を低減させることができる。
【００３２】
このように、本実施形態によれば、ポケット層５５を設けることによって、ＴＦＥＴ１００のオン電流の低下を抑制する。尚且つ、ゲート電極４０をドレイン層５０、低濃度層７０およびポケット層５５からオフセットさせることによって、ＴＦＥＴ１００のＳＳ特性を向上させ、オフ電流および消費電力を低減させている。その結果、本実施形態によるＴＦＥＴ１００は、オン電流を維持しながら急峻なサブスレッショルド特性を有することができる。
【００３３】
尚、本実施形態では、ゲート長方向においてゲート電極４０の底面全体がソースエクステンション層６５に面しており、ドレイン層５０、低濃度層７０およびポケット層５５には面していない。しかし、ゲート電極４０の底面の一部は、ポケット層５５に面していても、オン電流の向上の効果は失われない。即ち、ゲート電極４０の底面は、ドレイン層５０および低濃度層７０に面していない限り、ゲート絶縁膜３０を介してソースエクステンション層６５およびポケット層５５に面していても構わない。
【００３４】
本実施形態では、ポケット層５５とドレイン層５０との間には低濃度層７０が介在しており、ポケット層５５はドレイン層５０とは接触しておらず、ドレイン層５０と離隔している。もし、ポケット層５５がドレイン層５０と接触している場合、ポケット層５５はドレイン層５０の一部として機能する。この場合、ポケット層５５（ドレイン層５０）とソースエクステンション層６５またはソース層６０との間のジャンクションリークがドレイン電圧によって増大してしまうからである。
【００３５】
図２（Ａ）〜図６は、第１の実施形態によるＴＦＥＴ１００の製造方法の一例を示す断面図である。
【００３６】
まず、図２（Ａ）に示すように、半導体層２０上にハードマスク２５の材料を形成する。ハードマスク２５の材料は、例えば、シリコン酸化膜等の絶縁膜である。半導体層２０は、ＳＯＩ基板のＳＯＩ層であってもよく、バルクシリコン基板を用いて形成されたシリコン層であってもよく、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。半導体層２０は、ＳＯＩ基板またはバルク基板上にエピタキシャル成長されたＳｉＧｅ層であってもよい。尚、ＳＯＩ基板を用いる場合、１０はＢＯＸ層である。
【００３７】
次に、リソグラフィ技術を用いて、図２（Ｂ）に示すように、フォトレジスト２７でソース層６０の形成領域およびドレイン層５０の形成領域以外の領域（ソース・ドレイン層間予定領域）を被覆する。次に、図３（Ａ）に示すように、フォトレジスト２７をマスクとして用いて、ハードマスク２５をＲＩＥ（Reactive Ion Etching）法でエッチングする。
【００３８】
フォトレジスト２７の除去後、図３（Ｂ）に示すように、リソグラフィ技術を用いて、フォトレジスト３７でドレイン層５０の形成領域を被覆する。次に、ハードマスク２５およびフォトレジスト３７をマスクとして用いて、ポケット層５５の形成領域にＮ型不純物（例えば、ＡｓまたはＰ）を斜め方向からイオン注入する。イオン注入の方向は、半導体層２０の表面に対して垂直方向から傾斜した方向であり、ドレイン層５０の形成領域へ向かう方向である。即ち、不純物は、ハードマスク２５の下部にある半導体層２０へ向かって注入される。
【００３９】
次に、図４（Ａ）に示すように、ハードマスク２５およびフォトレジスト３７をマスクとして用いて、ソース層６０の形成領域にＰ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、イオン注入の方向は、半導体層２０の表面に対して略垂直方向である。ソース層６０のＰ型不純物濃度は、ポケット層５５のＮ型不純物濃度よりも高い。従って、ハードマスク２５の下部にＮ型のポケット層５５を残置させつつ、ソース層６０の形成領域にＰ型のソース層６０を形成することができる。
【００４０】
フォトレジスト３７の除去後、図４（Ｂ）に示すように、リソグラフィ技術を用いて、フォトレジスト３９でソース層６０の形成領域を被覆する。次に、ハードマスク２５およびフォトレジスト３９をマスクとして用いて、ドレイン層５０の形成領域にＮ型不純物（例えば、ＡｓまたはＰ）をイオン注入する。
【００４１】
次に、フォトレジスト３９の除去後、ＲＴＡ（Rapid Thermal Anneal）法等の活性化アニールを行う。これにより、ドレイン層５０、ポケット層５５、およびソース層６０が活性化される。このように、ハードマスク２５（ソース・ドレイン層間領域）の両側にドレイン層５０とソース層６０とが形成され、ポケット層５５がハードマスク２５下でソース層６０と隣接し、ドレイン層５０とは離隔した領域に形成される。尚、これらドレイン層５０、ソース層６０、ポケット層５５の形成に当って、図３（Ｂ）〜図４（Ｂ）に示した各イオン注入の工程は、上記と異なる順番で実行されてもよい。
【００４２】
次に、図５（Ａ）に示すように、ウェットエッチングを用いてハードマスク２５を除去した後、エピタキシャルＣＶＤ(Chemical Vapor Deposition)法を用いて、真性半導体層２２を半導体層２０上にエピタキシャル成長させる。以下、真性半導体層２２は、半導体層２０の一部として説明する。ここで、エピタキシャル成長される半導体層２０は、例えば、Ｇｅ、Ｓｉ１−ｘＧｅｘのようなＧｅを含有したＳｉで形成されてもよく、あるいは、ＳｉとＧｅを含有したＳｉとの任意の積層構造でもよい。
【００４３】
次に、図５（Ｂ）に示すように、半導体層２０（真性半導体層２２）を熱酸化することによって、ゲート絶縁膜３０を半導体層２０上に形成する。熱酸化工程によって、ソース層６０、ポケット層５５、およびドレイン層５０の不純物が真性半導体層２２に或る程度拡散される。これにより、Ｐ＋型ソース層６０の表面には、Ｐ−型ソースエクステンション層６５が形成される。次に、ゲート絶縁膜３０上にゲート電極４０の材料を堆積する。
【００４４】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ゲート電極４０の材料を加工する。これにより、図６に示す構造が得られる。
【００４５】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１に示すＴＦＥＴ１００が完成する。
【００４６】
本実施形態によれば、ポケット層５５の不純物およびソース層６０の不純物は、フォトレジスト３７を共通に用いて注入される。従って、本実施形態によるＴＦＥＴ１００は、既存の製造工程に、ポケット層５５の不純物を注入する工程を１つ追加するだけで製造することができる。ゲート電極４０のレイアウトは、マスクパターンを変更すれば足りる。即ち、本実施形態による製造方法は、オン電流を維持しながら急峻なサブスレッショルド特性を有するＴＦＥＴ１００を、簡単にかつ低コストで製造することができる。
【００４７】
以上のように、第１の実施形態によれば、ゲート電極４０がソース層６０およびソースエクステンション層６５の側へオフセットしている。このため、ゲート電極４０の電界は、低濃度層７０には印加されず、低濃度層７０のエネルギーバンドを変調しない。従って、ソース層６０またはソースエクステンション層６５から低濃度層７０へのＢＴＢＴは抑制される。その結果、ＢＴＢＴのトンネル経路は、ソース層６０からゲート電極４０近傍のソースエクステンション層６５への距離の非常に短い経路となる。そのため、ＴＦＥＴ１００は、非常に急峻なＳＳ特性を有することができる。このようなＴＦＥＴ１００を用いた回路は、低消費電力な回路となる。
【００４８】
さらに、ポケット層５５は、ソース層６０およびソースエクステンション層６５から低濃度層７０に向かって延びる空乏層によって生じるポテンシャル障壁を抑制する。これにより、ＴＦＥＴ１００は、オン電流を維持しまたは向上させることできる。
【００４９】
図７は、ＴＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を示すグラフである。ラインＬ０は、ポケット層５５の無いＴＦＥＴ（以下、ＴＦＥＴ０とする）のドレイン電流Ｉｄを示すシミュレーション結果である。ラインＬ１は、ポケット層５５を備えたＴＦＥＴ１００のドレイン電流Ｉｄを示すシミュレーション結果である。
【００５０】
ドレイン電流Ｉｄの立ち上がり時の傾きはＳＳ特性を示す。従って、ドレイン電流Ｉｄの立ち上がり時の傾きが急峻なほどＳＳ特性は良好であることを示す。ここで、ラインＬ１の立ち上がり時の傾きＳＳ１は、ラインＬ０の立ち上がり時の傾きＳＳ０とほぼ等しいか、あるいは、ＳＳ０よりも急峻である。従って、ＴＦＥＴ１００は、ＳＳ特性において、ＴＦＥＴ０とほぼ等しいか、あるいは、ＴＦＥＴ０よりも良好である。
【００５１】
一方、立ち上がった後のドレイン電流Ｉｄの大きさは、オン電流を示す。従って、立ち上がり後のドレイン電流Ｉｄが大きいほどオン電流は良好であることを示す。ここで、ＴＦＥＴ１００のオン電流Ｉｏｎ１は、ＴＦＥＴ０のオン電流Ｉｏｎ０よりも大きい。従って、ＴＦＥＴ１００は、オン電流においてＴＦＥＴ０よりも大きい。
【００５２】
このように、図７に示すグラフを参照すると、ポケット層５５を備えたＴＦＥＴ１００は、ポケット層５５の無いＴＦＥＴ０と同等以上のＳＳ特性を有し、かつ、ＴＦＥＴ０よりもオン電流において大きいことがわかる。即ち、ポケット層５５は、ＴＦＥＴ１００のオン電流を上昇させることができる。
【００５３】
（第２の実施形態）
図８は、第２の実施形態によるＮ型ＴＦＥＴ２００の構成の一例を示す断面図である。第２の実施形態によるＴＦＥＴ２００は、ドープトスペーサ８０をさらに備えている点で第１の実施形態と異なる。
【００５４】
ドープトスペーサ８０は、ゲート電極４０の側面に設けられており、かつ、ポケット層５５の上方に設けられている。また、ドープトスペーサ８０は、ポケット層５５を形成するために、ポケット層５５内の不純物と同じＮ型の不純物（例えば、燐または砒素）を含んでいる。
【００５５】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果をも有することができる。
【００５６】
図９（Ａ）および図９（Ｂ）は、第２の実施形態によるＴＦＥＴ２００の製造方法の一例を示す断面図である。まず、図２（Ａ）〜図６を参照して説明した工程を経る。尚、第２の実施形態では、図３（Ｂ）に示すポケット層５５を形成するためのイオン注入は実行しない。従って、図６を参照して説明した工程を経た段階で、ポケット層５５はまだ形成されていない。
【００５７】
次に、ＣＶＤ法を用いて、ゲート電極４０および半導体層２０上にドープトスペーサ８０の材料を堆積する。ドープトスペーサ８０の材料は、Ｎ型不純物を含む絶縁膜であり、例えば、ＰＳＧ（Phosphorus Doped Silicon Glass）である。次に、ＲＩＥ法を用いて、ドープトスペーサ８０を異方的にエッチングする。これにより、図９（Ａ）に示すように、ドープトスペーサ８０がゲート電極４０の側面に側壁膜として残置される。
【００５８】
次に、図９（Ｂ）に示すように、ＲＴＡ法等を用いて、ドープトスペーサ８０から半導体層２０にＮ型不純物を拡散させる。これにより、ドープトスペーサ８０の下方の半導体層２０の表面領域にポケット層５５を形成する。
【００５９】
ここで、ゲート電極４０のＥ１１側にもドープトスペーサ８０が形成されている。従って、ゲート電極４０のＥ１１側の半導体層２０にもＮ型拡散層が形成されてもよい。Ｎ型拡散層がゲート電極４０のＥ１１側の半導体層２０に存在しても、ＴＦＥＴ２００の特性に影響はない。勿論、Ｎ型拡散層はゲート電極４０のＥ１１側に形成されなくてもよい。この場合、ゲート電極４０のＥ１１側には、Ｐ−型のソースエクステンション層６５が維持される。
【００６０】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図８に示すＴＦＥＴ２００が完成する。
【００６１】
第２の実施形態によれば、ドープトスペーサ８０をゲート電極４０の側壁膜として形成し、尚且つ、ドープトスペーサ８０がその下の半導体層２０に不純物を拡散させる。これにより、ドープトスペーサ８０は、ゲート電極４０の側壁膜としての機能と、自己整合的にポケット層５５を形成する機能を兼ね備える。自己整合的にポケット層５５を形成するので、第２の実施形態は、ゲート電極４０の側面に沿った半導体層２０の位置に精度良くポケット層５５を形成することができる。
【００６２】
図１０は、ＴＦＥＴのゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を示すグラフである。ラインＬ０は、ドープトスペーサ８０およびポケット層５５の無いＴＦＥＴ０のドレイン電流Ｉｄを示すシミュレーション結果である。ラインＬ２は、ドープトスペーサ８０およびポケット層５５を備えたＴＦＥＴ２００のドレイン電流Ｉｄを示すシミュレーション結果である。
【００６３】
ラインＬ２の立ち上がり時の傾きＳＳ２は、ラインＬ０の立ち上がり時の傾きＳＳ０とほぼ等しいか、あるいは、ＳＳ０よりも急峻である。従って、ＴＦＥＴ２００は、ＳＳ特性において、ＴＦＥＴ０とほぼ等しいか、あるいは、ＴＦＥＴ０よりも良好である。
【００６４】
一方、ＴＦＥＴ２００のオン電流Ｉｏｎ２は、ＴＦＥＴ０のオン電流Ｉｏｎ０よりも大きい。従って、ＴＦＥＴ２００は、オン電流においてＴＦＥＴ０よりも大きい。
【００６５】
このように、図１０に示すグラフを参照すると、ドープトスペーサ８０およびポケット層５５を備えたＴＦＥＴ２００は、ポケット層５５の無いＴＦＥＴ０と同等以上のＳＳ特性を有し、かつ、ＴＦＥＴ０よりもオン電流において大きいことがわかる。即ち、ドープトスペーサ８０が存在してもＴＦＥＴ２００は、ＴＦＥＴ１００と同様の効果を得ることができる。
【００６６】
（第３の実施形態）
図１１は、第３の実施形態によるＮ型ＴＦＥＴ３００の構成の一例を示す断面図である。第３の実施形態によるＴＦＥＴ３００は、ソースエクステンション層６５がポケット層５５と同様にＮ−型拡散層である点で第２の実施形態と異なる。
【００６７】
ソースエクステンション層６５は、ソース層６０の導電型と逆導電型であり、かつ、ドレイン層５０およびポケット層５５の導電型と同じ導電型である。ソースエクステンション層６５とソース層６０とが逆導電型であることによって、エネルギーバンドがＢＴＢＴの発生しやすい方向に曲げられる。これにより、ＴＦＥＴ３００の閾値電圧が低くなる。従って、ＴＦＥＴ３００は、低いゲート電圧で動作可能である。尚、ソースエクステンション層６５のＮ型不純物濃度は、ポケット層５５のそれ以下でよい。ソースエクステンション層６５のＮ型不純物濃度は、低濃度層７０と同程度の不純物濃度であってもよい。
【００６８】
また、図１１に示すように、半導体層２０の一部がリセスされている。これは、後述するように製造上の理由から、ドレイン層５０とポケット層５５とが導通しないようにするためである。
【００６９】
第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第３の実施形態は、第１の実施形態と同様の効果をも有することができる。また、第３の実施形態は、第２の実施形態と組み合わせてもよい。これにより、第３の実施形態は、第２の実施形態と同様の効果を有することができる。
【００７０】
図１２（Ａ）〜図１３（Ｂ）は、第３の実施形態によるＴＦＥＴ３００の製造方法の一例を示す断面図である。まず、図２（Ａ）〜図５（Ａ）を参照して説明した工程を経て、図５（Ａ）に示す構造を得る。ただし、図１２（Ａ）に示すように、半導体層２２は、Ｎ型不純物（例えば、燐）を含むエピタキシャル層である。例えば、ＣＶＤ法を用いて、ＳｉにＮ型不純物を含有させながらエピタキシャル層を半導体層２０上に成長させる。これにより、半導体層２２としてＮ−型シリコン層が形成される。  
次に、図５（Ｂ）、図６を参照して説明したように、ゲート絶縁膜３０およびゲート電極４０をソースエクステンション層６５上に形成する。これにより、図１２（Ｂ）に示す構造が得られる。
【００７１】
次に、ＣＶＤ法およびＲＩＥ法を用いて、図１３（Ａ）に示すように、ゲート電極４０の両側面にスペーサ８５を形成する。スペーサ８５の材料は、例えば、シリコン酸化膜等の絶縁膜である。スペーサ８５は不純物を含んでいても、いなくてもよい。
【００７２】
次に、ゲート電極４０およびスペーサ８５をマスクとして用いて、半導体層２０の上部をＲＩＥ法でエッチングする。これにより、図１３（Ｂ）に示すように、ドレイン層５０および低濃度層７０上にあるＮ−型シリコン層２２を除去する。このように半導体層２０の一部をリセスさせることで、ドレイン層５０とポケット層５５およびソースエクステンション層６５との間を電気的に切断している。
【００７３】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１１に示すＴＦＥＴ３００が完成する。
【００７４】
本実施形態によれば、ドレイン層５０とポケット層５５との間が電気的に切断されている。これにより、ＴＦＥＴ３００のオフリーク電流を低く抑えることができる。
【００７５】
第３の実施形態は、第２の実施形態と組み合わせることができる。この場合、ゲート電極４０の両側面に形成する側壁膜として、スペーサ８５に代えて、ドープトスペーサ８０を形成すればよい。そして、ポケット層５５は、イオン注入によって形成するのではなく、熱処理によってドープトスペーサ８０からの固相拡散によって形成すればよい。
【００７６】
さらに、第３の実施形態において、ポケット層５５は、イオン注入または固相拡散により敢えて形成しなくてもよい。ポケット層５５が設けられていない場合、図１３（Ｂ）において、スペーサ８５の直下には、Ｎ−型シリコン層２２が残置される。スペーサ８５の下にあるＮ−型シリコン層２２は、ポケット層５５として機能し得る。従って、ポケット層５５の注入工程または拡散工程は無くてもよい。これにより、ＴＦＥＴ３００の製造プロセスが簡単になる。
【００７７】
上記実施形態では、Ｎ型ＴＦＥＴについて説明した。しかし、勿論、上記実施形態は、Ｐ型ＴＦＥＴに適用してもよい。この場合、ソース層６０はＮ型拡散層となり、ドレイン層５０はＰ型拡散層となる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７９】
１００・・・ＴＦＥＴ、１０・・・ＢＯＸ層、２０・・・半導体層、３０・・・ゲート絶縁膜、４０・・・ゲート電極、５０・・・ドレイン層、５５・・・ポケット層、６０・・・ソース層、６５・・・ソースエクステンション層、７０・・・低濃度層、８０・・・ドープトスペーサ、９０・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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