(57)【要約】【課題】第１の凹部を有する半導体装置を、工程数、処理時間および製造コストを削減して提供することが可能な、半導体装置およびその製造方法を提供する。【解決手段】導電部分を有する素子が形成される。半導体基板ＳＵＢの主表面から半導体基板ＳＵＢの内部に延びる第１の凹部ＴＩが形成される。上記素子上を覆うように、かつ第１の凹部ＴＩ内に閉塞された中空ＡＧを形成するように主表面上と第１の凹部ＴＩの側壁上および底壁上とに絶縁膜ＩＩ１が形成される。上記絶縁膜ＩＩ１の上面から第１の凹部ＩＩ１内の中空ＡＧに達するように、かつ第１の凹部ＴＩの側壁上の絶縁膜ＩＩ１を残しつつ第１の凹部ＴＩの底壁において半導体基板ＳＵＢに達するように絶縁膜ＩＩ１に第１の孔部ＣＨ１Ａが形成される。上記絶縁膜ＩＩ１の上面から導電部分に達する第２の孔部ＣＨ１Ｂが形成される。上記第１および第２の孔部ＣＨ１Ａ，ＣＨ１Ｂは同じエッチング処理により形成される。【選択図】図４
2015037099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に位置する導電部分を有する素子を形成する工程と、
前記主表面から前記半導体基板の内部に延びる第１の凹部を形成する工程と、
前記素子上を覆うように、かつ前記第１の凹部内に閉塞された中空を形成するように前記主表面上と前記第１の凹部の側壁上および底壁上とに絶縁膜を形成する工程と、
前記絶縁膜の上面から前記第１の凹部内の前記中空に達するように、かつ前記第１の凹部の前記側壁上の前記絶縁膜を残しつつ前記第１の凹部の前記底壁において前記半導体基板に達するように前記絶縁膜に第１の孔部を形成する工程と、
前記絶縁膜の前記上面から前記導電部分に達する第２の孔部を形成する工程とを備え、
前記第１および第２の孔部は同じエッチング処理により形成される、半導体装置の製造方法。
【請求項２】
前記第１の孔部内に、前記半導体基板と電気的に接続するように第１の導電層を形成する工程と、
前記第２の孔部内に、前記導電部分と電気的に接続するように第２の導電層を形成する工程とをさらに備え、
前記第１および第２の導電層は同じ成膜処理により形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電層は前記素子のドレイン領域に電気的に接続されるドレイン電極として形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は、互いに離れて位置する第１および第２の素子形成領域と、前記第１および第２の素子形成領域の間に位置するアクティブバリア領域とを有し、
前記第１の素子形成領域から前記アクティブバリア領域を通じて少なくとも前記第２の素子形成領域まで延びるように前記半導体基板内に第１導電型の第１領域を形成する工程と、
前記第１領域を含む第１導電型領域とｐｎ接合を構成するように前記アクティブバリア領域の前記主表面に第２導電型の第２領域を形成する工程と、
前記主表面上に位置し、かつ前記第１の導電層と前記第２領域とを電気的に接続する接続導電層を形成する工程とをさらに備え、
前記第１の導電層は前記アクティブバリア領域において前記第１領域に達するように形成されている、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板内に第１導電型の基板領域を形成する工程と、
前記基板領域よりも前記主表面側に位置する第２導電型の埋め込み領域を形成する工程とをさらに備え、
前記第１の凹部は前記埋め込み領域を貫通して前記基板領域に達するように形成され、
前記埋め込み領域は、平面視において前記半導体基板の全面に形成される、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記主表面から前記半導体基板の内部に延びる第２の凹部を形成する工程をさらに備え、
前記絶縁膜は、前記第２の凹部内に閉塞された中空を形成するように前記第２の凹部の側壁上および底壁上に形成され、
前記第１および第２の凹部は同じエッチング処理により形成される、請求項１に記載の半導体装置の製造方法。
【請求項７】
主表面を有し、前記主表面から内部に延びるように形成された第１の凹部を有する半導体基板と、
前記半導体基板の前記主表面に位置する導電領域を有する素子と、
前記素子上を覆うように前記主表面上に形成され、かつ前記第１の凹部内において前記第１の凹部の側壁上に形成されて前記第１の凹部の底壁において前記半導体基板を露出するように形成された絶縁膜とを備え、
前記絶縁膜の上面から前記第１の凹部内を通じて前記第１の凹部の前記底壁に達する第１の孔部が形成されており、かつ前記絶縁膜の上面から前記導電領域に達する第２の孔部が形成されており、さらに
前記第１の孔部内に形成された第１の導電層と、
前記第２の孔部内に形成された第２の導電層とを備え、
前記第１の導電層と前記第２の導電層とは同一の材料からなる、半導体装置。
【請求項８】
前記第１の導電層は前記素子のドレイン領域に電気的に接続されるドレイン電極として形成される、請求項７に記載の半導体装置。
【請求項９】
前記半導体基板は、互いに離れて前記半導体基板に位置する第１および第２の素子形成領域と、前記第１および第２の素子形成領域の間に位置するアクティブバリア領域とを含み、
前記第１の素子形成領域から前記アクティブバリア領域を通じて少なくとも前記第２の素子形成領域まで延びるよう前記半導体基板内に形成された第１導電型の第１領域と、
前記第１領域を含む第１導電型領域とｐｎ接合を構成するように前記アクティブバリア領域の前記主表面に形成された第２導電型の第２領域と、
前記主表面上に位置し、かつ前記第１の導電層と前記第２領域とを電気的に接続する接続導電層とをさらに備え、
前記第１の導電層は前記アクティブバリア領域において前記第１領域に達するように形成されている、請求項７に記載の半導体装置。
【請求項１０】
前記半導体基板内に形成された第１導電型の基板領域と、
前記半導体基板内に形成され、かつ前記基板領域よりも前記主表面側に位置する第２導電型の埋め込み領域とをさらに備え、
前記第１の凹部は前記埋め込み領域を貫通して前記基板領域に達しており、
前記埋め込み領域は、平面視において前記半導体基板の全面に形成されている、請求項７に記載の半導体装置。
【請求項１１】
前記主表面には前記第１の凹部と異なる第２の凹部が形成され、
前記絶縁膜は、前記第２の凹部内に閉塞された中空を形成するように前記主表面上と前記第２の凹部の側壁上および底壁上に形成される、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、凹部を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体基板の互いに対向する１対の主表面のうちの一方（上側）の主表面側に、上記１対の主表面のうちの他方（下側）の主表面側の電位を取り出すための深い溝（凹部）が形成される場合がある。このような半導体基板の電位を取り出すための深い凹部は基板電極または基板コンタクトと呼ばれる場合がある。上記の基板電極は、たとえば以下の特許文献１、特許文献２、特許文献３、特許文献４および特許文献５に開示されている。
【０００３】
また、半導体基板上に形成された素子を半導体基板上の他の領域から電気的に分離させる目的で、半導体基板の１対の主表面のうちの一方（上側）の主表面に深い凹部としての素子分離用凹部を形成する技術が、たとえば以下の特許文献６に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０８２９号公報
【特許文献２】特表２００８−５１１９８１号公報
【特許文献３】特開平５−２９６０３号公報
【特許文献４】特開昭６２−２１３１２１号公報
【特許文献５】特開２００３−２１８３５６号公報
【特許文献６】特開平１１−４５８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の各特許文献に示すような深い凹部を形成するためには長時間の熱処理が必要な場合が多く、製造コストが高騰する可能性がある。
【０００６】
また半導体装置を形成する際には上記の深い凹部を形成する工程のほかに、たとえば半導体基板の上記一方の主表面側に、半導体素子から電極を引き出すための、通常は上記深い凹部よりも浅い凹部を形成する工程を要する場合がある。上記の各特許文献においてはいずれも、深い凹部を形成する工程と浅い凹部を形成する工程とが別個の工程として処理されている。この場合は工程が煩雑となり、かつ凹部を形成するために必要なマスクの枚数が多くなるために、製造コストが高騰する可能性がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面に位置する導電部分を有する素子が形成される。上記主表面から半導体基板の内部に延びる第１の凹部が形成される。上記素子上を覆うように、かつ第１の凹部内に閉塞された中空を形成するように主表面上と第１の凹部の側壁上および底壁上とに絶縁膜が形成される。上記絶縁膜の上面から第１の凹部内の中空に達するように、かつ第１の凹部の側壁上の絶縁膜を残しつつ第１の凹部の底壁において半導体基板に達するように絶縁膜に第１の孔部が形成される。上記絶縁膜の上面から導電部分に達する第２の孔部が形成される。上記第１および第２の孔部は同じエッチング処理により形成される。
【０００９】
他の実施の形態の半導体装置は以下の構成を備えている。
上記半導体装置は、第１の凹部を有する半導体基板と、導電領域を有する素子と、素子上を覆うように主表面上に形成され、かつ第１の凹部の第１の底壁において半導体基板を露出するように形成された絶縁膜とを備えている。絶縁膜の上面から第１の凹部内を通じて第１の凹部の底壁に達する第１の孔部が形成されており、かつ絶縁膜の上面から導電領域に達する第２の孔部が形成されている。第１の孔部内に形成された第１の導電層と、第２の孔部内に形成された第２の導電層とを備えている。第１の導電層と第２の導電層とは同一の材料からなる。
【発明の効果】
【００１０】
一実施の形態および他の実施の形態に係る半導体装置およびその製造方法によれば、第１の凹部を有する半導体装置を、工程数、処理時間および製造コストを削減して提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を示す概略平面図である。
【図２】図１に示す素子形成領域が平面視において凹部に取り囲まれた様子を示す一部破断斜視図である。
【図３】実施の形態１におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分における概略断面図である。
【図４】図３の各領域に形成される素子等の態様を詳細に示す概略断面図である。
【図５】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】実施の形態１の比較例におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分における概略断面図である。
【図１８】実施の形態１における基板コンタクトの構成およびサイズを示す概略斜視図（Ａ）と、比較例における基板コンタクトの構成およびサイズを示す概略斜視図（Ｂ）とである。
【図１９】実施の形態２におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分と同様の部分における概略断面図である。
【図２０】実施の形態２の比較例におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分と同様の部分における概略断面図である。
【図２１】実施の形態３におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分と同様の部分における概略断面図である。
【図２２】実施の形態３の比較例におけるチップ状態の半導体装置の構成を示す、図１のＩＩＩ−ＩＩＩ線に沿う部分と同様の部分における概略断面図である。
【図２３】実施の形態４におけるチップ状態の半導体装置の構成を示す概略平面図である。
【図２４】実施の形態４におけるチップ状態の半導体装置の構成を示す、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分における概略断面図である。
【図２５】図２４の各領域に形成される素子等の態様を詳細に示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、一実施の形態について図に基づいて説明する。
【００１３】
（実施の形態１）
【００１４】
まず本実施の形態の半導体装置の半導体基板の主表面における各素子形成領域の配置について図１および図２を用いて説明する。
【００１５】
図１を参照して、本実施の形態の半導体装置は、半導体チップＣＨＰに含まれる半導体基板ＳＵＢの主表面に、たとえば低耐圧のＣＭＯＳ（Complementary MOS）トランジスタを集積したようなＣＭＯＳトランジスタ領域としてのロジック部ＬＧと、高耐圧素子を用いた高耐圧ＭＯＳトランジスタ領域としての出力ドライバ部ＨＶとを有している。上記の半導体装置においては一例として１つのロジック部ＬＧと、３つの出力ドライバ部ＨＶとが平面視において行列状となるように配置されている。
【００１６】
ロジック部ＬＧおよび出力ドライバ部ＨＶが配置される領域の外側（たとえば半導体チップＣＨＰの外縁に比較的近い領域）には基板電極領域が配置され、基板電極領域には基板コンタクトＳＣＮが形成されている。ただし基板コンタクトＳＣＮが形成される位置は半導体チップＣＨＰの外縁側に限らず任意の位置とすることができる。たとえば基板コンタクトＳＣＮは半導体チップＣＨＰの中央部に形成されてもよい。
【００１７】
図１および図２を参照して、ロジック部ＬＧまたは出力ドライバ部ＨＶとしての素子形成領域ＤＦＲは、高アスペクト比の凹部内に絶縁膜を有するいわゆるＤＴＩ（Deep Trench Isolation）構造としての素子分離領域ＤＴＲによって平面視において取り囲まれている。素子分離領域ＤＴＲは半導体基板ＳＵＢの主表面に形成されている。
【００１８】
次に、上記半導体装置の断面構成について図３を用いて説明する。
【００１９】
図３を参照して、半導体基板ＳＵＢは、たとえばｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｎ型埋め込み層ＮＢＬと、ｐ型エピタキシャル層ＰＥ２とがこの順に積層された構成を有している。
【００２０】
ｐ型不純物領域ＰＳＲは比較的ｐ型（第１導電型）の不純物濃度が高い（ｐ+領域としての）基板領域であり、半導体基板ＳＵＢのうちＣＭＯＳトランジスタなどが形成される主表面から最も離れた領域（図３の半導体基板ＳＵＢのうち最も下側の領域）に形成されている。
【００２１】
ｎ型埋め込み層ＮＢＬ（埋め込み領域）は、半導体基板ＳＵＢ内のうち、ｐ型不純物領域ＰＳＢよりもＣＭＯＳトランジスタなどが形成される主表面に近い側（図３の上側）に位置するように形成された、中程度のｎ型（第２導電型）の不純物濃度を有するｎ型不純物領域である。ｐ型エピタキシャル層ＰＥ１，ＰＥ２は比較的ｐ型不純物濃度が低いｐ-領域である。
【００２２】
半導体基板ＳＵＢを構成するこれらの各層は、いずれもｎ型またはｐ型の導電性不純物を含む半導体領域として形成されている。なお上記の各領域（ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ２）は、平面視において半導体基板ＳＵＢの全面に形成されている。ただしここでの全面とは、素子分離領域ＤＴＲおよび基板コンタクトＳＣＮなどが形成される領域を除く半導体基板ＳＵＢの平面視における全領域を意味する。
【００２３】
ロジック部ＬＧとしてのＣＭＯＳトランジスタ領域、および出力ドライバ部ＨＶとしての高耐圧ＭＯＳトランジスタ領域にはｎ型トランジスタおよびｐ型トランジスタの双方が形成される場合がある。このため図３に示すようにｐ型エピタキシャル層ＰＥ２の形成される領域に高耐圧用ｎ型ウェル領域ＨＮＷが形成されてもよいし、高耐圧用ｎ型ウェル領域ＨＮＷの代わりにたとえば図示されないｐ型ウェル領域が形成されてもよい。あるいはｎ型ウェル領域とｐ型ウェル領域との双方が形成されてもよい。
【００２４】
ロジック部ＬＧとしてのＣＭＯＳトランジスタ領域および出力ドライバ部ＨＶとしての高耐圧ＭＯＳトランジスタ領域を取り囲む素子分離領域ＤＴＲは、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。具体的には、半導体基板ＳＵＢの主表面（ｐ型エピタキシャル層ＰＥ２のｎ型埋め込み層ＮＢＬと接する主表面の反対側の主表面）から半導体基板ＳＵＢの内部に延び、かつ半導体基板ＳＵＢの主表面に垂直な方向（エピタキシャル層ＰＥ１などが積層される方向）に延びるように凹部ＴＩが形成されている。凹部ＴＩの側壁および底壁には絶縁膜ＩＩ１が形成され、凹部ＴＩ内のうち絶縁膜ＩＩ１に囲まれた領域には絶縁膜ＩＩ１が配置されない空隙（気泡）としての中空ＡＧが形成されている。
【００２５】
基板電極領域の基板コンタクトＳＣＮは、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。具体的には、凹部ＴＩの側壁上に絶縁膜ＩＩ１が形成され、凹部ＴＩ内のうち絶縁膜ＩＩ１に囲まれた領域は基板コンタクト導電層ＣＤＬで充填されている。基板コンタクト導電層ＣＤＬは凹部ＴＩの延在する方向に沿って延在し、凹部ＴＩの底壁に達するように形成されている。
【００２６】
絶縁膜ＩＩ１は半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面のうち素子分離領域ＤＴＲ、基板コンタクトＳＣＮおよび（ＣＭＯＳトランジスタ領域などにおいて）プラグ導電層ＰＬ１が形成される領域以外の領域を覆う層間絶縁膜ＩＩの上面を覆うように形成されている。この絶縁膜ＩＩ１は、層間絶縁膜ＩＩの上面上の領域から凹部ＴＩ内にまで連なるように形成されている。ここで凹部ＴＩ内とは、素子分離領域ＤＴＲを構成する凹部ＴＩの側壁上および底壁上、ならびに基板コンタクトＳＣＮを構成する凹部ＴＩの側壁上を意味する。
【００２７】
素子分離領域ＤＴＲおよび基板コンタクトＳＣＮの凹部ＴＩは、半導体基板ＳＵＢの内部において、ｐ型エピタキシャル層ＰＥ２の一方の主表面から、ｐ型エピタキシャル層ＰＥ２、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢ内に達するように形成されている。しかし凹部ＴＩはこのような態様に限らず、たとえばｐ型エピタキシャル層ＰＥ２、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ１を貫通してｐ型エピタキシャル層ＰＥ１の最下部まで（ｐ型不純物領域ＰＳＢの内部に入り込まないように）延在する態様であってもよい。ただし凹部ＴＩはｎ型埋め込み層ＮＢＬを貫通してｐ型不純物領域ＰＳＢに達するするように形成されることが好ましい。
【００２８】
なお後述するように、基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬ、およびプラグ導電層ＰＬ１を覆い、これらと電気的に接続するように配線層ＩＣＬ１が形成されている。
【００２９】
次に図４を用いて、図３のＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域の構成についてより詳細に説明する。
【００３０】
図４を参照して、半導体チップＣＨＰに含まれる半導体基板ＳＵＢは、（上記のように）ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ２により構成され、これらはいずれも導電性不純物を含む半導体領域である。すなわち半導体基板ＳＵＢは半導体領域のみからなっている。
【００３１】
ここで半導体基板ＳＵＢが「半導体領域のみからなる」とは、バルクの半導体基板であることを意味し、ＳＯＩ（Silicon on Insulator）基板などの絶縁膜を間に挟んだ基板を含まない。ただし、この「半導体基板」にはＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）のような素子分離用の絶縁膜が形成されてもよい。
【００３２】
したがって素子分離領域ＤＴＲなどの凹部ＴＩは絶縁性を有する領域を貫通することなく形成される。ただし後述するように、半導体基板ＳＵＢはさらにｐ型埋め込み層を含んでいてもよい。
【００３３】
ＣＭＯＳトランジスタ領域にはたとえばＣＭＯＳトランジスタが形成されており、このＣＭＯＳトランジスタは、図４の左側のＮＭＯＳトランジスタと、右側のＰＭＯＳトランジスタとが組み合わせられた構成となっている。すなわちＣＭＯＳトランジスタ領域にはＮＭＯＳトランジスタが形成されるＮＭＯＳ領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ領域とを有しており、ＮＭＯＳ領域にはＮＭＯＳトランジスタが、ＰＭＯＳ領域にはＰＭＯＳトランジスタが、それぞれ形成されている。なおここには、論理回路として用いられるＣＭＯＳトランジスタのなかでも、他の半導体装置と電気的に接続される入出力回路（Ｉ／Ｏ回路）として用いられるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが一例として図示されている。
【００３４】
ＮＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ+領域ＮＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。ＰＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ+領域ＰＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。
【００３５】
高耐圧ＭＯＳトランジスタ領域には高い電圧下での使用に耐えうる高耐圧ＭＯＳトランジスタが形成されている。この高耐圧ＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型オフセット領域ＮＯＲと、ｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ+領域ＮＲおよびｐ+領域ＰＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。以上のようにＮＭＯＳトランジスタなどの素子は、半導体基板ＳＵＢの主表面に導電領域を有するように形成されている。
【００３６】
なおＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを構成するｐ型ウェル領域ＰＷＲおよびｎ型ウェル領域ＮＷＲは図４においてはｐ型エピタキシャル層ＰＥ２に形成されているが、図３に示す高耐圧用ｎ型ウェル領域ＨＮＷに形成されてもよい。また本実施の形態においては、ｎ+領域ＮＲ、ｐ+領域ＰＲおよびゲート電極層ＧＥのそれぞれの表面上にコバルトシリサイド層ＳＣが形成されていることが好ましいが、コバルトシリサイド層ＳＣは省略されてもよい。またゲート電極層ＧＥなどのコバルトシリサイド層ＳＣ上にはさらに窒化膜ＮＦが形成されていることが好ましいが、この窒化膜ＮＦも省略されてもよい。
【００３７】
図４のＣＭＯＳトランジスタ領域に形成されるＣＭＯＳトランジスタとしての１組のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの間を電気的に分離するために、両者の間の半導体基板ＳＵＢの主表面には埋め込み絶縁膜ＢＩＬが形成されている。埋め込み絶縁膜ＢＩＬは半導体基板ＳＵＢの主表面に選択的に形成された凹部の内部が絶縁膜（たとえばシリコン酸化膜）で埋められた構成を有している。
【００３８】
同様の埋め込み絶縁膜ＢＩＬは、高耐圧ＭＯＳトランジスタの一部の領域にも形成されている。またＣＭＯＳトランジスタ（領域）および高耐圧ＭＯＳトランジスタ（領域）を平面的に外側から取り囲む素子分離領域ＤＴＲは、ＣＭＯＳトランジスタ（領域）および高耐圧ＭＯＳトランジスタ（領域）をそれぞれの外側の領域と電気的に分離するために半導体基板ＳＵＢの主表面に形成された埋め込み絶縁膜ＢＩＬを貫通し、埋め込み絶縁膜ＢＩＬをその左側と右側とに二分する。さらに基板コンタクトＳＣＮも、半導体基板ＳＵＢの主表面に形成された埋め込み絶縁膜ＢＩＬを貫通し、埋め込み絶縁膜ＢＩＬをその左側と右側とに二分する。
【００３９】
素子分離領域ＤＴＲが形成される半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面上には、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩの上面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１（絶縁膜）が形成されている。この層間絶縁膜ＩＩ１は層間絶縁膜ＩＩと同様にＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタ（素子）上を覆うように形成され、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域の平面視における外側において、半導体基板ＳＵＢの主表面に形成される素子分離領域ＤＴＲの側壁上および底壁上をも覆うように形成されている。
【００４０】
半導体基板ＳＵＢの主表面から内部に延びるように形成された凹部ＴＩは、基板電極領域において基板コンタクトＳＣＮを構成する第１の凹部ＴＩと、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を平面視において外側から囲むように形成される素子分離領域ＤＴＲを構成する、第１の凹部とは異なる第２の凹部ＴＩとを有している。第１および第２の凹部ＴＩはいずれも半導体基板ＳＵＢの主表面から内部に延びるように形成されている。
【００４１】
半導体基板ＳＵＢの主表面上に形成される層間絶縁膜ＩＩ１は、半導体基板ＳＵＢの主表面に形成される素子分離領域ＤＴＲを構成する凹部ＴＩの内部の一部を埋め込むように形成されている。ただし層間絶縁膜ＩＩ１は、素子分離領域ＤＴＲを構成する凹部ＴＩの内部を完全に埋め込まずに部分的に埋め込む。このため素子分離領域ＤＴＲを構成する凹部ＴＩの内部には閉塞された中空ＡＧが形成されている。その結果、素子分離領域ＤＴＲは凹部ＴＩの内部のうち特に側壁上および底壁上が層間絶縁膜ＩＩ１で覆われるように形成されている。層間絶縁膜ＩＩ１は素子分離領域ＤＴＲを構成する凹部ＴＩの側壁上および底壁上の全体を覆うことが好ましい。
【００４２】
素子分離領域ＤＴＲ内の中空ＡＧは、凹部ＴＩの延在する方向（図４の上下方向）に沿って延在し、凹部ＴＩの（図４の上下方向の）長さよりは短く、かつ凹部ＴＩの（図４の左右方向の）幅よりも狭い幅を有している。しかし中空ＡＧは、図４の上下方向に関して凹部ＴＩの長さに比較的近い長さを有していることが好ましい。言い換えれば中空ＡＧは、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面に近い領域から、凹部ＴＩの底壁に近い領域まで延びることが好ましい。
【００４３】
また中空ＡＧは、図４の上側において下側よりも幅が狭くなるように形成されることが好ましい。つまり図３においては中空ＡＧはその全体において幅がほぼ一定となるように図示されているが、これは実際には図４に示すような先細りの形状を有することが好ましい。先細りの形状を有する中空ＡＧの上端部は閉塞されており、周囲が層間絶縁膜ＩＩ１で囲まれた気泡として中空ＡＧが形成されている。
【００４４】
基板電極領域の基板コンタクトＳＣＮにおいても、素子分離領域ＤＴＲと同様に、凹部ＴＩが、半導体基板ＳＵＢの一方の主表面（層間絶縁膜ＩＩ１と接する主表面）から、素子分離領域ＤＴＲの凹部ＴＩの底面とほぼ同じ深さ（たとえばｐ型不純物領域ＰＳＢ内）まで、図４の上下方向に延在するように形成されている。
【００４５】
半導体基板ＳＵＢの主表面上に形成される層間絶縁膜ＩＩ１は、半導体基板ＳＵＢの主表面に形成される基板コンタクトＳＣＮを構成する第１の凹部ＴＩの内部の一部を埋め込むように形成されている。この層間絶縁膜ＩＩ１は第１の凹部ＴＩの側壁上を覆うように形成されるが、凹部ＴＩの底壁上の少なくとも一部（たとえば中央部）を覆わず当該底壁において半導体基板ＳＵＢを露出するように形成される。層間絶縁膜ＩＩ１は基板コンタクトＳＣＮを構成する第１の凹部ＴＩの側壁上の全体を覆うことが好ましい。
【００４６】
基板コンタクトＳＣＮの第１の凹部ＴＩ内（たとえば凹部ＴＩ内の絶縁膜ＩＩ１に囲まれた中央部）を、凹部ＴＩが延在する方向（図４の上下方向）に延在する第１の導電層としての基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１の一方の主表面（半導体基板ＳＵＢと接する主表面の反対側の主表面）から凹部ＴＩの底壁に達するように形成される。言い換えれば基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１および凹部ＴＩ内の一部の領域に形成されたコンタクトホールＣＨ１Ａ、および上記の素子分離領域ＤＴＲと同様の中空ＡＧの内部を埋めるように形成される。
【００４７】
また基板コンタクトＳＣＮの第１の凹部ＴＩが形成される、層間絶縁膜ＩＩ１の一方の主表面上には、配線層ＩＣＬ１が形成されており、この配線層ＩＣＬ１は基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬを覆うように形成されている。したがって基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは配線層ＩＣＬ１および半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）の双方と電気的に接続されている。
【００４８】
配線層ＩＣＬ１は、層間絶縁膜ＩＩ１の一方の主表面上のうち、基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬの真上の領域のみならず、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタのソース／ドレイン領域（導電部分）としての領域ＮＲ，ＰＲの真上の領域にも形成されている。上記領域ＮＲ，ＰＲと、その真上の領域に形成される配線層ＩＣＬ１との間には、層間絶縁膜ＩＩおよび層間絶縁膜ＩＩ１を図４の上下方向に貫通するように延在するプラグ導電層ＰＬ１が形成されている。
【００４９】
一方、第２の導電層としてのプラグ導電層ＰＬ１は、層間絶縁膜ＩＩ１の一方の主表面から他方の主表面（半導体基板ＳＵＢの一方の主表面）に形成されるＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの領域ＮＲ，ＰＲに達するように形成されたコンタクトホールＣＨ１Ｂ内を埋めるように形成される。プラグ導電層ＰＬ１は、その真上の配線層ＩＣＬ１とその真下の領域ＮＲ，ＰＲ（ＣＭＯＳトランジスタなどの素子）とを電気的に接続する。
【００５０】
第１の孔部としてのコンタクトホールＣＨ１Ａは、層間絶縁膜ＩＩ１の上面（上側の表面）から、基板電極領域の第１の凹部ＴＩ内を通じて凹部ＴＩの底壁に達し、凹部ＴＩの底壁が配置されるｐ型不純物領域ＰＳＢに通じるように、図４の上下方向に延在している。また第２の孔部としてのコンタクトホールＣＨ１Ｂは、層間絶縁膜ＩＩ１の上面（上側の表面）からＣＭＯＳトランジスタなどのソース／ドレイン領域（導電領域）に達するように形成されている。
【００５１】
第１の導電層としての基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬと、第２の導電層としてのプラグ導電層ＰＬ１とは、同一の材料により形成される。
【００５２】
配線層ＩＣＬ１の上側（半導体基板ＳＵＢの反対側）には、配線層ＩＣＬ１を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。層間絶縁膜ＩＩ２の一方（層間絶縁膜ＩＩ１に接する側と反対側）の主表面から配線層ＩＣＬ１の上面に達するようにコンタクトホールＣＨ２が形成され、コンタクトホールＣＨ２内を埋め込むようにプラグ導電層ＰＬ２が形成されている。すなわちプラグ導電層ＰＬ２は、層間絶縁膜ＩＩ２を図４の上下方向に貫通するように延在する。その上方には上記と同様に、層間絶縁膜ＩＩ３，ＩＩ４、コンタクトホールＣＨ３，ＣＨ４、プラグ導電層ＰＬ３，ＰＬ４、配線層ＩＣＬ２，ＩＣＬ３，ＩＣＬ４が形成されている。これらの材質などはすべて上記の層間絶縁膜ＩＩ１、コンタクトホールＣＨ１、プラグ導電層ＰＬ１、配線層ＩＣＬ１と基本的に同様である。さらにその上方にガラスコート膜ＢＭのパターンが形成されてもよい。
【００５３】
次に、一実施の形態の半導体装置として、図４に示すＣＭＯＳトランジスタ領域、高耐圧ＭＯＳトランジスタ領域および基板電極領域を有する半導体チップＣＨＰの製造方法について、図５〜図１５を用いて説明する。なお図５〜図１５は、図４に示す構成の製造方法を工程ごとに図示しており、図５〜図１５に示される各領域は図４に示す各領域と基本的に同一である。
【００５４】
図５を参照して、半導体基板として、まず比較的高い濃度のｐ型不純物領域（第１導電型の基板領域としてのｐ+領域）を含むｐ型不純物領域ＰＳＢが準備される。
【００５５】
図６を参照して、ｐ型不純物領域ＰＳＢの一方（たとえば上側）の主表面上に、通常のエピタキシャル技術を用いて、ｐ型不純物領域ＰＳＢよりもｐ型不純物濃度が比較的低いｐ型エピタキシャル層ＰＥ１が形成される。
【００５６】
図７を参照して、通常のイオン注入技術を用いて、ｐ型エピタキシャル層ＰＥ１の内部にｎ型不純物が、図中の矢印に示すように注入される。これにより、図８を参照して、ｐ型エピタキシャル層ＰＥ１の、ｐ型不純物領域ＰＳＢよりも主表面側（図７における上側）の全面にｎ型（第２導電型）の拡散層としてのｎ型埋め込み層ＮＢＬが形成される。
【００５７】
さらに図８を参照して、通常のイオン注入技術を用いて、ｎ型埋め込み層ＮＢＬの内部にｐ型不純物が注入されることにより、ｎ型埋め込み層ＮＢＬの主表面上の全面にｐ型の拡散層としてのｐ型埋め込み層ＰＢＬが形成されてもよい。ｐ型埋め込み層ＰＢＬの上に、通常のエピタキシャル技術を用いて、ｐ型不純物領域ＰＳＢよりもｐ型不純物濃度が比較的低いｐ型エピタキシャル層ＰＥ２がさらに形成される。
【００５８】
以上のように平面視における全面において、内部に（形成される半導体基板の主表面に沿うように）ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬおよびｐ型エピタキシャル層ＰＥ２を有する半導体基板ＳＵＢが形成される。
【００５９】
図９を参照して、図５〜図８の各工程で形成された半導体基板ＳＵＢの主表面（図９における上側の主表面）の所定の位置に、ＣＭＯＳトランジスタおよびＭＯＳトランジスタなどの素子が形成される。
【００６０】
具体的には、ＣＭＯＳトランジスタ領域のうちのＮＭＯＳ領域にはＮＭＯＳトランジスタが、ＰＭＯＳ領域にはＰＭＯＳトランジスタが、ｐ型エピタキシャル層ＰＥ２（または図３に示す高耐圧用ｎ型ウェル領域ＨＮＷ）に形成される。ＮＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域（導電部分）としてのｎ+領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。ＰＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ+領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。
【００６１】
また高耐圧ＭＯＳトランジスタ領域には高耐圧ＭＯＳトランジスタが、ｐ型エピタキシャル層ＰＥ２（または図３に示す高耐圧用ｎ型ウェル領域ＨＮＷ）に形成される。高耐圧ＭＯＳトランジスタはｎ型ウェル領域ＮＷＲと、ｎ型オフセット領域ＮＯＲと、ｐ型ウェル領域ＰＷＲと、ｎ+領域ＮＲと、ｐ+領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。
【００６２】
上記のＣＭＯＳトランジスタおよびＭＯＳトランジスタはコバルトシリサイド層ＳＣを含んでもよい。また上記各素子を平面的に外側から取り囲む領域、基板電極領域、およびＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間の領域には埋め込み絶縁膜ＢＩＬが形成される。
【００６３】
図１０を参照して、形成されたＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを覆うようにし、窒化膜ＮＦ（図４参照）を含んでいてもよい。また半導体基板ＳＵＢ上に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩが形成される。
【００６４】
図１１を参照して、層間絶縁膜ＩＩ上を覆うように、フォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲは通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして、層間絶縁膜ＩＩおよび埋め込み絶縁膜ＢＩＬとが順に異方性エッチングされる。これにより層間絶縁膜ＩＩと埋め込み絶縁膜ＢＩＬとを貫通する貫通凹部ＴＩＡが形成される。この後、フォトレジストＰＨＲがアッシングなどによって除去される。
【００６５】
図１２を参照して、層間絶縁膜ＩＩをマスクとしてｐ型エピタキシャル層ＰＥ２に異方性エッチングが施される。これにより、貫通凹部ＴＩＡの直下の半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）が選択的に除去される。これにより、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の表面からたとえばｐ型エピタキシャル層ＰＥ２、ｐ型埋め込み層ＰＢＬ、ｎ型埋め込み層ＮＢＬ、ｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢに達するように凹部ＴＩが形成される。この凹部ＴＩはｎ型埋め込み層ＮＢＬを貫通してｐ型不純物領域ＰＳＢに達するように形成されることが好ましい。
【００６６】
このようにして半導体基板ＳＵＢの主表面から半導体基板ＳＵＢの内部に延びる、最終的に第１の凹部および第２の凹部となる凹部ＴＩが形成される。つまり第１の凹部ＴＩおよび第２の凹部ＴＩは同じエッチング処理により、言い換えれば同時に形成される。
【００６７】
図１３を参照して、各素子上および基板電極領域のｐ型エピタキシャル層ＰＥ２の表面上の層間絶縁膜ＩＩを覆うように、かつ凹部ＴＩ内に、閉塞された中空ＡＧを形成するように各素子上および凹部ＴＩ内に絶縁膜ＩＩ１（絶縁膜）が形成される。具体的には、半導体基板ＳＵＢの主表面上と凹部ＴＩの側壁上および底壁上とに層間絶縁膜ＩＩ１が形成される。ここで凹部ＴＩのアスペクト比が高く（層間）絶縁膜ＩＩ１は凹部ＴＩ内の全体を埋めることが困難であるため、凹部ＴＩの特に側壁上および底壁上を除く中央部には絶縁膜ＩＩ１が供給されなくなる結果、気泡状の中空ＡＧが形成される。
【００６８】
上記の絶縁膜ＩＩ１は、たとえば１３２０ｎｍの厚みのＢＰ−ＴＥＯＳ、および通常のシリコン酸化膜により形成される。この絶縁膜ＩＩ１の上面がたとえば（Chemical Mechanical Polishing）法により研磨除去される。ただし絶縁膜ＩＩ１は、上記のように導電性の不純物を含んだ絶縁膜（ＢＰ−ＴＥＯＳ）に限らず、たとえば導電性の不純物を含まない通常のシリコン酸化膜であってもよい。
【００６９】
ここで凹部ＴＩ内に形成される中空ＡＧは図１３の上下方向に関して凹部ＴＩの長さに（比較的）近い、つまり凹部ＴＩとほぼ同じ（図１３の上下方向の）長さを有していることが好ましい。すなわち中空ＡＧは半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面に近い領域から、凹部ＴＩの底壁に近い領域まで延びることが好ましい。また中空ＡＧは図１３の凹部ＴＩの上側（半導体基板ＳＵＢの主表面に近い側）において下側（凹部ＴＩの底壁に近い側）よりも幅が狭くなるように形成される。これを言い換えれば凹部ＴＩの側壁上に形成される絶縁膜ＩＩ１（層間絶縁膜ＩＩ１）の厚みは、凹部ＴＩの上側において下側よりも厚くなる。
【００７０】
以上のように図１３の工程においては、最終的に第１の凹部ＴＩとなる凹部ＴＩと、最終的に第２の凹部ＴＩとなる凹部ＴＩとの双方の側壁上および底壁上に絶縁膜ＩＩ１が形成される。
【００７１】
図１４を参照して、層間絶縁膜ＩＩ１上を覆うように、フォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲに対して通常の写真製版技術を行なうことにより、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの導電部分（ソース／ドレイン領域）の真上、および基板電極領域における凹部ＴＩ内の真上に開口部が形成されるようにパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして層間絶縁膜ＩＩ１が異方性エッチングされる。
【００７２】
これにより、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、層間絶縁膜ＩＩ１の最上面からＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの導電部分（ソース／ドレイン領域）に達するように第２の孔部としてのコンタクトホールＣＨ１Ｂが形成される。またこのとき、基板電極領域においては、凹部ＴＩ内、特に凹部ＴＩ内の中空ＡＧに達するように第１の孔部としてのコンタクトホールＣＨ１Ａが形成される。
【００７３】
ここで形成されるコンタクトホールＣＨ１Ａは、コンタクトホールＣＨ１Ｂと同様にエッチング処理により形成される部分と、元々存在する中空ＡＧとが連結され一体となった態様となる。コンタクトホールＣＨ１Ａは中空ＡＧと一体になった後、中空ＡＧの真下に存在する凹部ＴＩの底壁上に形成された絶縁膜ＩＩ１をエッチングし、中空ＡＧの底壁から凹部ＴＩの底壁（ｐ型不純物領域ＰＳＢ）に達し最終的に凹部ＴＩの底壁において半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）を露出するように形成される。詳しくは、コンタクトホールＣＨ１Ａは、まず層間絶縁膜ＩＩ１の上面から層間絶縁膜ＩＩ１が図の下側へ向けて、凹部ＴＩ内の中空ＡＧに達するようにエッチングされる。このときエッチングは凹部ＴＩの側壁上の絶縁膜ＩＩ１を残しつつ凹部ＴＩの底壁において半導体基板ＳＵＢ（たとえばｐ型不純物領域ＰＳＢ）に達するように、言い換えれば凹部ＴＩの底壁上の（凹部ＴＩの底壁と中空ＡＧの底壁との間に挟まれた）絶縁膜ＩＩ１を除去するようになされる。
【００７４】
一方、コンタクトホールＣＨ１Ｂは、コンタクトホールＣＨ１Ａを形成するために（中空ＡＧに到達する前に）層間絶縁膜ＩＩ１を図の下方向へエッチングするのと同じエッチング処理により形成される。すなわち層間絶縁膜ＩＩ１の上面から素子の導電部分（ソース／ドレイン領域など）に達するようにコンタクトホールＣＨ１Ｂが形成される。
【００７５】
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとは同じエッチング処理により形成される。上記のように凹部ＴＩ内に形成される絶縁膜ＩＩ１などが配置されない気泡としての中空ＡＧは、凹部ＴＩの最も上部すなわち半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面の近くにまで延びるように形成されている。このためコンタクトホールＣＨ１Ｂが到達すべき導電部分としての領域ＮＲ，ＰＲなどと、コンタクトホールＣＨ１Ａが到達すべき中空ＡＧとの、層間絶縁膜ＩＩ１の上側の表面からの距離に大きな差はない。
【００７６】
したがって、コンタクトホールＣＨ１Ａを形成するために層間絶縁膜ＩＩ１がエッチングされるべき深さと、コンタクトホールＣＨ１Ｂを形成するために層間絶縁膜ＩＩ１がエッチングされるべき深さとに大きな差はない。このため一見まったく深さの異なるコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成することが可能となる。
【００７７】
上記のエッチング処理により、基板電極領域の凹部ＴＩ内のコンタクトホールＣＨ１Ａは、中空ＡＧと一体になった後、さらに中空ＡＧの真下に存在する、凹部ＴＩの底壁上の絶縁膜ＩＩ１が除去される。このためコンタクトホールＣＨ１Ａは、層間絶縁膜ＩＩ１の上側の表面から凹部ＴＩの底壁に達するように形成される。
【００７８】
コンタクトホールＣＨ１ＡおよびコンタクトホールＣＨ１Ｂの（図１４の左右方向の）幅は、素子分離領域ＤＴＲを形成するための凹部ＴＩの（図１４の左右方向の）幅よりも狭いことが好ましい。このようにすれば凹部ＴＩ内を通じて凹部ＴＩの底壁に達するようにコンタクトホールＣＨ１Ａを形成することができる。またコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとは同一のエッチング処理により形成されるという観点から、両者の（図１４の左右方向の）幅は等しいことが好ましい。
【００７９】
一例として、コンタクトホールＣＨ１ＡおよびコンタクトホールＣＨ１Ｂの幅は０．４μｍ、素子分離領域ＤＴＲ（および基板コンタクトＳＣＮ）を形成するための凹部ＴＩの幅は０．８μｍとすることが好ましい。素子分離領域ＤＴＲを非常に深く形成する場合には素子分離領域ＤＴＲ（および基板コンタクトＳＣＮ）を形成するための凹部ＴＩの幅を広くする必要があるが、上記深さがおよそ２０μｍ以下である場合には凹部ＴＩの幅を０．８μｍとすることができる。
【００８０】
図１５を参照して、フォトレジストＰＨＲがアッシングなどにより除去された後、たとえば通常のスパッタリング法により、層間絶縁膜ＩＩ１上およびコンタクトホールＣＨ１Ａ，ＣＨ１Ｂの内部の壁面を覆うように、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の薄膜をバリアメタルとして形成した後、プラズマＣＶＤ法によりタングステン（Ｗ）の金属薄膜が形成される。次に層間絶縁膜ＩＩ１上の上記バリアメタルおよび金属薄膜がエッチバックにより除去される。
【００８１】
このようにして、コンタクトホールＣＨ１Ｂの内部にはタングステンの金属薄膜からなるプラグ導電層ＰＬ１が形成されると同時に、コンタクトホールＣＨ１Ａの内部にはタングステンの金属薄膜からなる基板コンタクト導電層ＣＤＬが形成される。すなわち基板コンタクト導電層ＣＤＬとプラグ導電層ＰＬ１とは同じ成膜処理により形成され、両者は同一の材料により形成される。プラグ導電層ＰＬ１はＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタのソース／ドレイン領域（導電部分）と電気的に接続するように形成される。基板コンタクト導電層ＣＤＬは半導体基板ＳＵＢ（たとえばｐ型不純物領域ＰＳＢ）と電気的に接続するように形成される。
【００８２】
なお基板コンタクト導電層ＣＤＬはその内部に上記中空ＡＧと同様の気泡としての中空ＡＧＡを形成するように形成されてもよい。ただし以下の各図においては中空ＡＧＡは省略される。
【００８３】
以上のようにプラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬはタングステンの金属薄膜からなるものであってもよいが、たとえばアルミニウムからなる金属薄膜であってもよい。
【００８４】
図１６を参照して、プラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬの上面に接し、これらと各素子の導電部分または半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）とを電気的に接続するように、層間絶縁膜ＩＩ１上に配線層ＩＣＬ１が形成される。この配線層ＩＣＬ１は、たとえば通常のスパッタリング法により、窒化チタンと、銅とアルミニウムとの合金（ＡｌＣｕ）との積層構造として形成されることが好ましいが、上記のプラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬと同一の材質であってもよい。一例として、たとえば２６．５ｎｍの窒化チタンと４５０ｎｍのＡｌＣｕとの積層構造が形成される。
【００８５】
以上により、基板電極領域においては、凹部ＴＩ内のコンタクトホールＣＨ１Ａ内に基板コンタクト導電層ＣＤＬが形成される。この基板コンタクト導電層ＣＤＬは半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）と配線層ＩＣＬ１とを電気的に接続するように形成される。またＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、コンタクトホールＣＨ１Ｂ内にプラグ導電層ＰＬ１が形成され、このプラグ導電層ＰＬ１がＣＭＯＳトランジスタなどの素子（の導電部分）と配線層ＩＣＬ１とを電気的に接続するように形成される。
【００８６】
以降は基本的に上記の層間絶縁膜ＩＩ１、プラグ導電層ＰＬ１、配線層ＩＣＬ１の形成工程と同様の形成工程を繰り返すことにより、図４に示すような配線層ＩＣＬ１の上側の各層が形成されるが、当該工程の詳細な説明は省略する。
【００８７】
次に、本実施の形態の作用効果について説明する。
【００８８】
本実施の形態においては、基板電極領域において基板コンタクトＳＣＮ（基板コンタクト導電層ＣＤＬ）を形成するために凹部ＴＩ内に形成される第１の孔部としてのコンタクトホールＣＨ１Ａと、ＣＭＯＳトランジスタ領域などに形成される第２の孔部としてのコンタクトホールＣＨ１Ｂとが同じエッチング処理により形成される。このためたとえばコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとが別のエッチング処理により形成される場合に比べて、当該エッチング処理に必要なマスクの数および処理に要する時間を削減することができる。その結果、処理に要するコストを大幅に削減することができる。
【００８９】
本実施の形態においては、層間絶縁膜ＩＩ１の上面から基板電極領域の第１の凹部ＴＩ内を通じて凹部ＴＩの底壁に達し、凹部ＴＩの底壁が配置されるｐ型不純物領域ＰＳＢに通じるように、コンタクトホールＣＨ１Ａが図４の上下方向に延在している。また層間絶縁膜ＩＩ１の上面からＣＭＯＳトランジスタなどのソース／ドレイン領域（導電領域）に達するようにコンタクトホールＣＨ１Ｂが形成されている。このことからコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとが同じエッチング処理により形成されることが検証できる。
【００９０】
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成する工程が実現できる第１の理由は、コンタクトホールＣＨ１Ｂが形成される基板電極領域の凹部ＴＩ内に絶縁膜ＩＩ１が埋められない中空ＡＧが形成されるためである。すなわち仮に中空ＡＧが存在しなければ、コンタクトホールＣＨ１Ａを形成するためにエッチングすべき深さ（層間絶縁膜ＩＩ１の厚みと凹部ＴＩの深さとの和にほぼ等しい）は、コンタクトホールＣＨ１Ｂを形成するためにエッチングすべき深さ（層間絶縁膜ＩＩ１の厚み）に比べて非常に大きくなるため、両者を同じ工程にてエッチングすることが困難となる。凹部ＴＩのアスペクト比が非常に高く、層間絶縁膜ＩＩ１は部分的にのみ凹部ＴＩ内を埋め込み中空ＡＧが形成されるため、コンタクトホールＣＨ１Ａを形成するためには中空ＡＧの最上部までエッチングが進めばほぼ十分となる。
【００９１】
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成する工程が実現できる第２の理由は、コンタクトホールＣＨ１Ａが半導体基板ＳＵＢの半導体領域のみを貫通するように形成されるためである。すなわち仮にコンタクトホールＣＨ１Ａを形成する際にいわゆるＳＯＩ基板の内部に埋め込まれた絶縁膜を貫通する必要があるとすれば、当該埋め込まれた絶縁膜は厚くエッチングに時間等を多く要するため、コンタクトホールＣＨ１Ｂと同じエッチング処理にてエッチングを完遂することは困難となる。本実施の形態において用いられる半導体基板ＳＵＢは導電性を有する半導体領域のみから構成されており、上記のような埋め込まれた絶縁膜を有さないため、コンタクトホールＣＨ１ＡをコンタクトホールＣＨ１Ｂと同程度のエッチング量にて簡単に形成することができる。
【００９２】
次に、本実施の形態においては、基板コンタクトＳＣＮを形成するための第１の凹部ＴＩと、素子分離領域ＤＴＲを形成するための第２の凹部ＴＩとが図１１および図１２に示すように同じエッチング処理により形成される。また基板コンタクトＳＣＮを形成するための凹部ＴＩ内の絶縁膜ＩＩ１と、素子分離領域ＤＴＲを形成するための凹部ＴＩ内の絶縁膜ＩＩ１とが、図１３に示すように同じ成膜処理により形成される。このことからこれらが別個の処理として形成される場合に比べて工程数、処理時間および製造コストを削減することができる。
【００９３】
本実施の形態においては、ＣＭＯＳトランジスタ領域などの素子分離領域ＤＴＲ用に形成される凹部ＴＩと同じ工程により、基板電極領域において基板コンタクトＳＣＮ用に形成される凹部ＴＩが形成される。言い換えれば本実施の形態においては、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩの一部を利用して基板コンタクトＳＣＮが形成される。上記のように基板コンタクトＳＣＮを形成するためのコンタクトホールＣＨ１Ａの形成は、中空ＡＧの存在により、中空ＡＧが仮に存在しない場合に比べて容易になる。このため基板コンタクトＳＣＮを形成するための追加の工程を行なうことなく、他の工程（素子分離領域ＤＴＲを形成する工程）において形成される凹部ＴＩを利用して、より簡単に基板コンタクトＳＣＮを形成することができる。すなわち本実施の形態は基板コンタクトＳＣＮを用いて半導体基板ＳＵＢの表側の表面から基板の裏側の電位を引き出す要請がある場合に実益がある。
【００９４】
素子分離領域ＤＴＲには中空ＡＧが形成されるため、仮に中空ＡＧが形成されない場合に比べて、半導体基板ＳＵＢ内のうち素子分離領域ＤＴＲの凹部ＴＩ近傍における応力を低減することができる。
【００９５】
またコンタクトホールＣＨ１Ａ内を充填する基板コンタクト導電層ＣＤＬと、コンタクトホールＣＨ１Ｂ内を充填するプラグ導電層ＰＬ１とが同じ成膜処理により同じ材料として形成される。このことからも、これらが別の成膜処理により形成される場合に比べて工程数、処理時間および製造コストを削減することができる。
【００９６】
次に、図１７を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図３の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、基板電極領域における基板コンタクトの構成において本実施の形態と異なっている。具体的には、基板コンタクトは、ｐ型エピタキシャル層ＰＥ２と同一の層として形成されたｐ型埋め込み層ＰＢＬおよび深いｐ型拡散層ＤＰＷにより形成されている。より具体的には、図１７の上下方向に関して、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の上側の主表面側から、深いｐ型拡散層ＤＰＷ、ｐ型埋め込み層ＰＢＬ、ｐ型エピタキシャル層ＰＥ１、ｐ型不純物領域ＰＳＢの順に並んでおり、これらは図の上下方向に関して互いに連続している。また図１７においては層間絶縁膜ＩＩは形成されておらず、半導体基板ＳＵＢの主表面上を覆うように層間絶縁膜ＩＩ１が形成されている。
【００９７】
深いｐ型拡散層ＤＰＷおよびｐ型埋め込み層ＰＢＬはいずれもｐ型の不純物を含む領域であるため、基板電極領域においてはすべての領域がｐ型の不純物を含む領域となっている。このため基板電極領域においてたとえばｐ型エピタキシャル層ＰＥ２（深いｐ型拡散層ＤＰＷ）の上に形成された配線層とｐ型不純物領域ＰＳＢとを電気的に接続することが可能となる。
【００９８】
一方、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、素子が形成されるたとえば高耐圧用ｎ型ウェル領域ＨＮＷ（ｐ型エピタキシャル層ＰＥ２）と半導体基板ＳＵＢの下方のｐ型不純物領域ＰＳＢとの電気的接続を遮断するため、ｎ型埋め込み層ＮＢＬが形成される。このｎ型埋め込み層ＮＢＬが基板電極領域に形成されれば、当該領域においてｐｎ接合が形成されるために基板電位を取り出すことができなくなる。このため図１７の比較例においては、ｎ型埋め込み層ＮＢＬは基板電極領域に形成されないように（言い換えればＣＭＯＳトランジスタ領域などのみにｎ型埋め込み層ＮＢＬが形成されるように）パターニングされる必要がある。
【００９９】
ところが本実施の形態のように素子分離領域ＤＴＲを形成するための凹部ＴＩと同じ凹部を利用して形成された基板コンタクトＳＣＮを基板電極領域に用いれば、基板電極領域にもＣＭＯＳトランジスタ領域などと同様のｎ型埋め込み層ＮＢＬが形成されてもよい。これは当該基板コンタクトＳＣＮは凹部ＴＩ内の基板コンタクト導電層ＣＤＬによりｐ型不純物領域ＰＳＢとの導通がなされるためであり、当該基板コンタクトＳＣＮが用いられる限りその周囲の半導体領域を満たす不純物の導電型は基板コンタクトＳＣＮの導電性に影響を及ぼさないためである。このため、本実施の形態においてはｎ型埋め込み層ＮＢＬが局所的に（選択的に）形成されるようにパターニングされる必要がなく、半導体基板ＳＵＢの平面視における全体にｎ型埋め込み層ＮＢＬが形成されてもよい。
【０１００】
したがってｎ型埋め込み層ＮＢＬをパターニングする工程を省くことができ、ｎ型埋め込み層ＮＢＬをパターニングするためのマスクの準備が不要となる。このため工程をより簡略化し、製造コストを削減することができる。
【０１０１】
また図１８（Ａ）、（Ｂ）の斜視図を参照して、本実施の形態の基板コンタクトＳＣＮの適用により、比較例のような深いｐ型拡散層ＤＰＷおよびｐ型埋め込み層ＰＢＬからなる基板コンタクトを用いた場合に比べて、基板コンタクトの電気抵抗を低減することができる。ここで基板コンタクトの電気抵抗とは、半導体基板ＳＵＢの最上層であるｐ型エピタキシャル層ＰＥ２の上側の表面から半導体基板ＳＵＢの最下層であるｐ型不純物領域ＰＳＢの上側の表面までの電気抵抗値を意味する。
【０１０２】
このため、本実施の形態を適用すれば、図１８（Ａ）に示す基板コンタクトＳＣＮの（図の左右方向に関する）幅Ｗ１を、図１８（Ｂ）に示す基板コンタクトの幅Ｗ２よりも小さくすることができる。これはたとえば図１８（Ｂ）のように基板コンタクトの構成部材として深い拡散層ＤＰＷを形成する場合には、熱処理を長時間行なうことにより深く拡散層を形成する必要があるため、平面視において当該拡散層の領域が過剰に広くなり、基板コンタクトの面積が増大する可能性があるためである。
【０１０３】
その結果、図１８（Ａ）に示す基板コンタクトＳＣＮの奥行きＤ１と図１８（Ｂ）に示す基板コンタクトの奥行きＤ１とが等しい場合においても、図１８（Ａ）は図１８（Ｂ）に比べて平面視において基板コンタクトの占める面積を小さくすることができる。したがって半導体装置が形成される半導体チップＣＨＰ（図１参照）のサイズを縮小することができる。
【０１０４】
（実施の形態２）
【０１０５】
一実施の形態における基板コンタクトＳＣＮは、素子としてのいわゆる縦型ＭＯＳトランジスタのドレイン領域に電気的に接続されるドレイン電極として形成されてもよい。
【０１０６】
図１９を参照して、本実施の形態の半導体基板ＳＵＢは、ｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｎ型埋め込み層ＮＢＬと、高耐圧用ｎ型ウェル領域ＨＮＷとがこの順に積層された構成を有している。また半導体基板ＳＵＢは、高耐圧用ｎ型ウェル領域ＨＮＷの周囲に、素子分離領域ＤＴＲを介在して、高耐圧用ｎ型ウェル領域ＨＮＷと同一の層としてのｐ型エピタキシャル層ＰＥ２を有している。
【０１０７】
高耐圧用ｎ型ウェル領域ＨＮＷには縦型素子領域が形成され、縦型素子領域には縦型ＭＯＳトランジスタが複数、半導体基板ＳＵＢの主表面に沿う方向に並ぶように配置されている。それぞれの縦型ＭＯＳトランジスタは深いｐ型拡散層ＤＰＷと、プラグ導電層ＰＬ１と、基板コンタクトＳＣＮと、ソース配線層ＳＯと、ドレイン配線層ＤＲとを主に有している。その他、縦型ＭＯＳトランジスタを構成するゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、埋め込み絶縁膜ＢＩＬとが図１９に示されている。
【０１０８】
深いｐ型拡散層ＤＰＷは、高耐圧用ｎ型ウェル領域ＨＮＷに形成されたソース領域としてのｐ型不純物領域である。プラグ導電層ＰＬ１は実施の形態１のプラグ導電層ＰＬ１と同様に層間絶縁膜ＩＩおよび層間絶縁膜ＩＩ１を貫通するように形成され、深いｐ型拡散層ＤＰＷに形成された後述するｎ+領域ＮＲおよびｐ+領域ＰＲに達するように形成されている。ソース配線層ＳＯは実施の形態１の配線層ＩＣＬ１に相当し、プラグ導電層ＰＬ１を覆うように形成されている。
【０１０９】
本実施の形態における基板コンタクトＳＣＮは、実施の形態１の基板コンタクトＳＣＮと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。図１９においては一例として、ドレイン電極としての基板コンタクトＳＣＮは半導体基板ＳＵＢの主表面からドレイン領域としてのｎ型埋め込み層ＮＢＬの内部に達するように延在しており、ドレイン配線層ＤＲとｎ型埋め込み層ＮＢＬとを電気的に接続している。ドレイン配線層ＤＲは実施の形態１の配線層ＩＣＬ１に相当し、基板コンタクトＳＣＮを覆うように形成されている。また本実施の形態における素子分離領域ＤＴＲも、実施の形態１の素子分離領域ＤＴＲと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。
【０１１０】
ソース領域としての深いｐ型拡散層ＤＰＷが形成される半導体基板ＳＵＢ（高耐圧用ｎ型ウェル領域ＨＮＷ）の主表面には、ｎ+領域ＮＲとｐ+領域ＰＲとｎ+領域ＮＲとがこの順に並ぶように配置されている。
【０１１１】
このうちｎ+領域ＮＲは、ゲート電極層ＧＥおよびゲート絶縁膜ＧＩの直下の高耐圧用ｎ型ウェル領域ＨＮＷの領域に生ずる電界効果を利用して、ソース配線層ＳＯと高耐圧用ｎ型ウェル領域ＨＮＷと、ｎ型埋め込み層ＮＢＬとドレイン領域とを互いに電気的に接続する領域である。またｐ+領域ＰＲは、その真下の深いｐ型拡散層ＤＰＷとを電気的に接続するいわゆるバックゲート構造を構成するために配置されている。
【０１１２】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１３】
次に、図２０の比較例を参照しながら、本実施の形態の作用効果について説明する。なお本実施の形態においても基本的に実施の形態１と同様の作用効果を奏するが、ここでは実施の形態１の作用効果に対する追加の作用効果について説明する。
【０１１４】
図２０を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図１９の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、ドレイン電極が基板コンタクトＳＣＮではなく、半導体基板ＳＵＢの主表面からｎ型埋め込み層ＮＢＬに達するように延びる深いｎ型拡散層ＤＮＷにより形成されている。この点において図２０は図１９と異なっているが、他の点については基本的に図１９と同様なので、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１５】
本実施の形態のようにドレイン領域を基板コンタクトＳＣＮを用いて形成することにより、ドレイン領域が深いｎ型拡散層ＤＮＷにより形成される場合に比べて、ドレイン領域の電気抵抗を大幅に低減することができる。その結果、半導体チップＣＨＰに搭載された半導体装置（半導体素子）の性能を大幅に向上させることができる。
【０１１６】
またドレイン領域として深いｎ型拡散層ＤＮＷを形成する場合には長時間の熱処理を行なう必要があるため拡散層が広がりその平面視における面積が大きくなるが、ドレイン領域を基板コンタクトＳＣＮとして形成すれば、ドレイン領域の平面視における面積を縮小することができる。このため本実施の形態においては、半導体装置が形成される半導体チップＣＨＰ（図１参照）のサイズを縮小することができる。
【０１１７】
（実施の形態３）
【０１１８】
一実施の形態における基板コンタクトＳＣＮ（基板コンタクト導電層ＣＤＬ）は、いわゆるアクティブバリア構造を構成するアクティブバリア領域を有してもよい。
【０１１９】
図２１を参照して、本実施の形態の半導体基板ＳＵＢは、たとえばｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｐ型ウェル領域ＰＷＲとがこの順に積層された構成を有している。また本実施の形態の半導体チップＣＨＰも、実施の形態１の半導体チップＣＨＰと同様に、半導体基板ＳＵＢはＣＭＯＳトランジスタ領域（第１の素子形成領域）と高耐圧ＭＯＳトランジスタ領域（第２の素子形成領域）とを有している。
【０１２０】
図２１のＣＭＯＳトランジスタ領域は図３の実施の形態１のＣＭＯＳトランジスタ領域と同様にｐ型エピタキシャル層ＰＥ１とｎ型埋め込み層ＮＢＬと高耐圧用ｎ型ウェル領域ＨＮＷとを有する。しかし図２１の高耐圧ＭＯＳトランジスタ領域はｐ型エピタキシャル層ＰＥ１とｎ型埋め込み層ＮＢＬと深いｎ型拡散層ＤＮＷとｎ型ウェル領域ＮＷＲとｎ+領域ＮＲとを有するように簡略化して図示されている。図２１の高耐圧ＭＯＳトランジスタ領域はこのような構成を有してもよいし、図３の高耐圧ＭＯＳトランジスタ領域と同様の構成を有してもよい。
【０１２１】
図２１においても、図３と同様に、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように素子分離領域ＤＴＲが形成されており、素子分離領域ＤＴＲは、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。また図２１の基板電極領域は、ｐ型不純物領域ＰＳＢ上にｐ型エピタキシャル層ＰＥ１とｐ型ウェル領域ＰＷＲとが積層された領域に形成されており、当該基板電極領域には、図３の実施の形態１の基板電極領域と同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有する基板コンタクトＳＣＮが形成されている。基板コンタクトＳＣＮはたとえば接地端子ＧＮＤに接続されている。
【０１２２】
図２１においては、ＣＭＯＳトランジスタ領域と高耐圧ＭＯＳトランジスタ領域とが、半導体基板ＳＵＢの主表面に沿う方向（図２１の左右方向）に関して互いに離れて位置している。ＣＭＯＳトランジスタ領域と高耐圧ＭＯＳトランジスタ領域との間の位置には、アクティブバリア領域が形成されている。
【０１２３】
アクティブバリア構造は、ｎ型埋め込み層ＮＢＬと深いｎ型拡散層ＤＮＷとｎ型ウェル領域ＮＷＲとｎ+領域ＮＲとがこの順に積層された構成を有する、第２導電型（ｎ型）の第２領域と、他の実施の形態と同様の構成を有する基板コンタクトＳＣＮと、第２領域および基板コンタクトＳＣＮを電気的に接続する接続導電層としての配線層ＩＣＬ１とを備えている。つまり基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１の最上面から層間絶縁膜ＩＩ１，ＩＩおよびｐ型ウェル領域ＰＷＲ、ｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢに達するように形成されている。
【０１２４】
上記の基板コンタクトＳＣＮはｐ型ウェル領域ＰＷＲとｐ型エピタキシャル層ＰＥ１とを貫通してｐ型不純物領域ＰＳＢに達するように形成されることから、アクティブバリア構造のｐ型領域として機能する。アクティブバリア構造のｐ型領域としての基板コンタクトＳＣＮも、基板電極領域の基板コンタクトＳＣＮと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。
【０１２５】
アクティブバリア構造を構成するｎ型領域と基板コンタクトＳＣＮ（特に基板コンタクト導電層ＣＤＬ）とはオーミック接続されている。オーミック接続されたｎ型領域と基板コンタクトＳＣＮとは図示されないがたとえば接地端子に接続されてもよい。
【０１２６】
図２１においては（他の実施の形態と同様に）、半導体基板ＳＵＢのｐ型不純物領域ＰＳＢは半導体基板ＳＵＢの平面視における全面に形成されている。すなわちｐ型不純物領域ＰＳＢは、ＣＭＯＳトランジスタ領域からアクティブバリア領域を通じて少なくとも高耐圧ＭＯＳトランジスタ領域にまで半導体基板ＳＵＢの主表面に沿う方向に延びるように、第１導電型（ｐ型）の第１領域として形成されている。
【０１２７】
アクティブバリア構造を構成する第２導電型（ｎ型）の第２領域は、第１領域を含む第１導電型領域（ｐ型不純物領域ＰＳＢ内に含まれるｐ+領域）とｐｎ接合を構成するように、アクティブバリア領域における半導体基板ＳＵＢの主表面に形成されている。すなわち第２領域のうち最も上側の層をなすｎ+領域ＮＲは半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＲ）の主表面に形成されている。また第２領域のうち最も下側の層をなすｎ型埋め込み層ＮＢＬは、ｐ型エピタキシャル層ＰＥ１内に形成されている。
【０１２８】
ここで図２１の半導体チップＣＨＰにおけるアクティブバリア構造の動作原理を簡単に説明する。たとえばＣＭＯＳトランジスタ領域に負電位が印加され、ＣＭＯＳトランジスタなどの素子から半導体基板ＳＵＢのｐ型不純物領域ＰＳＢに電子が吸収されると、その電子はＣＭＯＳトランジスタ領域よりも高電位である高耐圧ＭＯＳトランジスタ領域の側、すなわち図２１の右側に向けて移動する。その電子の一部はアクティブバリア構造のｎ型領域に吸収される。すると吸収された電子と同様の正孔がアクティブバリア構造の（ｐ型領域として機能する）基板コンタクトＳＣＮからｐ型不純物領域ＰＳＢに移動する。これによりアクティブバリア構造の（ｐ型領域として機能する）基板コンタクトＳＣＮの近傍では電位が下がり、これが高耐圧ＭＯＳトランジスタ領域に向けて移動しようとする電子にとって電位障壁となる。このため電子は高耐圧ＭＯＳトランジスタ領域の方向へは移動しにくくなり、ｐ型不純物領域ＰＳＢの深い領域側（図の下側）に向かいやすくなる。以上により高耐圧ＭＯＳトランジスタ領域に意図せず電子が入り込むことに起因する高耐圧ＭＯＳトランジスタの誤動作を抑制することができる。
【０１２９】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１３０】
次に、図２２の比較例を参照しながら、本実施の形態の作用効果について説明する。なお本実施の形態においても基本的に実施の形態１と同様の作用効果を奏するが、ここでは実施の形態１の作用効果に対する追加の作用効果について説明する。
【０１３１】
図２２を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図２１の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、アクティブバリア構造のｐ型領域が基板コンタクトＳＣＮの代わりに比較的不純物濃度の高いｐ+領域ＰＲにより形成されている。この点において図２２は図２１と異なっているが、他の点については基本的に図２１と同様なので、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１３２】
本実施の形態のようにアクティブバリア構造のｐ型領域を基板コンタクトＳＣＮを用いて形成することにより、ｐ型領域がｐ型不純物領域ＰＲにより形成される場合に比べて、ｐ型領域の電気抵抗を低減することができる。その結果、ｐ型領域としての基板コンタクトＳＣＮから基板のｐ型不純物領域ＰＳＢへの正孔の移動がよりスムーズに行なわれ、アクティブバリア構造が電子の電位障壁を形成する効率を高めることができる。このため本実施の形態の構成は、比較例の構成よりもいっそう、アクティブバリア構造の機能を高めることができる。
【０１３３】
（実施の形態４）
【０１３４】
図２３〜図２５を参照して、本実施の形態においては、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩのすべてが基板コンタクトＳＣＮを形成するために用いられる。この点において本実施の形態は、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩの一部のみ（すなわち基板電極領域に形成された第１の凹部ＴＩのみ）が基板コンタクトＳＣＮを形成するために用いられ、他の凹部ＴＩは素子分離領域ＤＴＲを形成するための第２の凹部ＴＩとして用いられる実施の形態１とは異なっている。
【０１３５】
具体的には図２３を参照して、本実施の形態の半導体チップＣＨＰは、図１の半導体チップＣＨＰにおいて素子分離領域ＤＴＲが形成される領域（ロジック部ＬＧおよび出力ドライバ部ＨＶの周囲）に基板コンタクトＳＣＮが形成されている。言い換えれば本実施の形態の半導体チップＣＨＰは、ロジック部ＬＧおよび出力ドライバ部ＨＶは基板コンタクトＳＣＮによって平面視において取り囲まれている。
【０１３６】
図２３においては素子分離領域ＤＴＲが形成されていない。また図２３においては、図１において基板コンタクトＳＣＮが形成される領域には基板コンタクトＳＣＮが形成されていない。
【０１３７】
同様に図２４および図２５を参照して、本実施の形態においては、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように基板電極領域（基板コンタクトＳＣＮ）が形成されている。この点において本実施の形態は、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように素子分離領域ＤＴＲが形成される実施の形態１（図３および図４）とは異なっている。
【０１３８】
なお図２４および図２５の基板コンタクトＳＣＮは、図３および図４の素子分離領域ＤＴＲよりもＣＭＯＳトランジスタ領域などからやや離れた位置に配置されるが、本実施の形態はこのような態様に限られない。
【０１３９】
本実施の形態、および上記各実施の形態１〜３の基板コンタクトＳＣＮは、基板電位を上方から取り出すための基板電極として用いられるが、基板コンタクト導電層ＣＤＬの周囲が絶縁膜ＩＩ１（層間絶縁膜ＩＩ１）により囲まれる構成を有している。このため当該基板コンタクトＳＣＮは、基板電極としての機能と、素子分離領域ＤＴＲと同様に素子を他の領域から電気的に分離させる機能との双方を有する。
【０１４０】
このため本実施の形態のように素子形成領域を基板コンタクトＳＣＮで取り囲む構成とすることにより、素子形成領域を他の領域から電気的に分離させることができ、かつ基板電位を取り出すことができる。
【０１４１】
また基板コンタクトＳＣＮが素子分離領域ＤＴＲと同様の機能を有することから、実施の形態１のような素子分離領域ＤＴＲを形成する必要がなくなる。また本実施の形態においては図１における基板コンタクトＳＣＮが形成される領域には何も形成する必要がなくなる。このため半導体チップＣＨＰの構成要素を削減することができ、半導体チップＣＨＰのサイズを縮小することができる。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４３】
ＡＧ  中空、ＢＩＬ  埋め込み絶縁膜、ＢＭ  ガラスコート膜、ＣＤＬ  基板コンタクト導電層、ＣＨ１Ａ，ＣＨ１Ｂ，ＣＨ２，ＣＨ３，ＣＨ４  コンタクトホール、ＣＨＰ  半導体チップ、ＤＦＲ  素子形成領域、ＤＮＷ  深いｎ型拡散層、ＤＰＷ  深いｐ型拡散層、ＤＲ  ドレイン配線層、ＤＴＲ  素子分離領域、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＨＮＷ  高耐圧用ｎ型ウェル領域、ＨＶ  出力ドライバ部、ＩＣＬ１，ＩＣＬ２，ＩＣＬ３，ＩＣＬ４  配線層、ＩＩ，ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  絶縁膜、ＬＧ  ロジック部、ＮＢＬ  ｎ型埋め込み層、ＮＦ  窒化膜、ＮＯＲ  ｎ型オフセット領域、ＮＲ  ｎ+領域、ＮＷＲ  ｎ型ウェル領域、ＳＯ  ソース配線層、ＰＢＬ  ｐ型埋め込み層、ＰＥ１，ＰＥ２  ｐ型エピタキシャル層、ＰＨＲ  フォトレジスト、ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４  プラグ導電層、ＰＲ  ｐ+領域、ＰＳＢ  ｐ型不純物領域、ＰＷＲ  ｐ型ウェル領域、ＳＣ  コバルトシリサイド層、ＳＣＮ  基板コンタクト、ＳＯ  ソース配線層、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＩ  凹部、ＴＩＡ  貫通凹部。
【図１】
2015037099.tif 000003
【図２】
2015037099.tif 000004
【図３】
2015037099.tif 000005
【図４】
2015037099.tif 000006
【図５】
2015037099.tif 000007
【図６】
2015037099.tif 000008
【図７】
2015037099.tif 000009
【図８】
2015037099.tif 000010
【図９】
2015037099.tif 000011
【図１０】
2015037099.tif 000012
【図１１】
2015037099.tif 000013
【図１２】
2015037099.tif 000014
【図１３】
2015037099.tif 000015
【図１４】
2015037099.tif 000016
【図１５】
2015037099.tif 000017
【図１６】
2015037099.tif 000018
【図１７】
2015037099.tif 000019
【図１８】
2015037099.tif 000020
【図１９】
2015037099.tif 000021
【図２０】
2015037099.tif 000022
【図２１】
2015037099.tif 000023
【図２２】
2015037099.tif 000024
【図２３】
2015037099.tif 000025
【図２４】
2015037099.tif 000026
【図２５】
2015037099.tif 000027