(57)【要約】【課題】相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ＳＴ端子の電圧を常時正規の電圧に確実に維持することができる半導体装置を提供する。【解決手段】相互インダクタンス負荷に接続する半導体装置において、ＧＮＤ端子に分圧ダイオード４０を設け、分圧ダイオード４０のアノード４０ｂをＧＮＤ端子に接続し、カソード４０ａをＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａ，８ｂのバックゲートに接続する。これにより、横型ｎＭＯＳＦＥＴの寄生トランジスタ３８が誤動作することを抑制できて、ＳＴ端子は常時正規の電圧を確実に維持することができる。【選択図】        図４
2015053300.tif 000002
【特許請求の範囲】
【請求項１】
相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、
該出力段スイッチング素子の異常を検出する検出回路と、
前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、
前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、
前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備えることを特徴とする半導体装置。
【請求項２】
前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、
該負荷の他方の端子が電源の高電位側に接続し、
該電源のグランドが前記制御回路のグランドであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記検出回路と前記ロジック回路が形成される第１導電型の第１ウェル領域と、
前記状態検知回路が形成される第１導電型の第２ウェル領域と、を有し、
前記第１ウェル領域と前記第２ウェル領域が第２導電型の半導体層の表面層に形成され、
前記第１ウェル領域と前記第２ウェル領域とが離間し、
前記第１ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、
前記状態検知回路は前記第２ウェル領域表面に形成された第２導電型横型ＭＯＳＦＥＴで構成され、
前記第２ウェル領域が前記横型ＭＯＳＦＥＴのバックゲートであり、
該バックゲートに前記分圧ダイオードのカソードが接続し、
前記第２ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、
前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ウェル領域と前記半導体層との第１ｐｎ接合に順バイアス印加された電圧が、前記分圧ダイオードの第２ｐｎ接合に印加された電圧と、前記第２ウェル領域と前記半導体層との第３ｐｎ接合に印加された電圧との和に等しいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２ｐｎ接合の電圧は、該第２ｐｎ接合のビルトイン電圧より小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３ｐｎ接合の電圧は、該第３ｐｎ接合のビルトイン電圧より小さいことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１ウェル領域と前記第２ウェル領域との離間距離が、１０μｍ以上５００μｍ以下であることを特徴とする請求項３〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されてなることを特徴とする請求項３〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記酸化膜は、前記第１ウェル領域および第２ウェル領域の両方と離間するように前記半導体層表面に形成された第３ウェル領域上に形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２ウェル領域と第３ウェル領域との離間距離が、１０μｍ以上５００μｍ以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記出力段スイッチング素子が、第２導電型の縦型のＭＯＳＦＥＴであることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１ウェル領域と前記第２ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項３〜８のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２ウェル領域と前記第３ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項９または１０に記載の半導体装置。
【請求項１４】
前記分圧ダイオードが、ポリシリコンで形成されることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１５】
前記分圧ダイオードが横型の拡散ダイオードであり、
該横型の拡散ダイオードが、前記第１ウェル領域の拡散深さより深く、前記第１ウェル領域の不純物濃度より高く、かつ前記第１ウェル領域と前記第２ウェル領域から離して形成される第１導電型の第３ウェル領域の表面層に形成されることを特徴とする請求項３〜７のいずれか一項に記載の半導体装置。
【請求項１６】
前記状態検知回路を構成する前記第２導電型の横型ＭＯＳＦＥＴの少なくともソース領域が、前記第２ウェル領域に重ねて選択的に形成され、
前記ソース領域が前記第２ウェル領域内に形成される第１導電型の第４ウェル領域の表面層に形成され、
該第４ウェル領域の拡散深さが前記第２ウェル領域の拡散深さより深く、
前記第４ウェル領域の不純物濃度が前記第２ウェル領域の不純物濃度より高く、
前記第４ウェル領域が前記分圧ダイオードのカソードに接続することを特徴とする請求項３〜１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ステッピングモータなどの相互インダクタンス負荷に流れる負荷電流を制御するパワー半導体素子と、負荷の異常を検出しパワー半導体素子を保護する集積回路を同一半導体基板に集積した半導体装置に関する。
【背景技術】
【０００２】
図７は、ステッピングモータの要部構成図であり、同図（ａ）は全体図、同図（ｂ）はロータ９７とコイル９０の配置図である。ステッピングモータはロータ９７とロータ９７を回す４つのコイル９０（９１〜９４）を備える。制御回路５０１ａ〜５０１ｄは前記のコイル９１〜９４に流れる各電流を制御するｎＭＯＳＦＥＴ（制御回路５０１ａ〜５０１ｄの出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄ）と、図示しない各種検出回路（過熱検出回路、過電流検出回路など）および保護回路を備える。この他に、電源としてのバッテリーＢが必要になる。
【０００３】
前記のコイル９１〜９４はロータ９７の周りに４つ配置され、対向する２つのコイル９１，９３（または９２，９４）は同一の例えば鉄心９５，９６にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル９１，９３または鉄心入りコイル９２，９４を相互インダクタンス負荷と称する。同一の鉄心９５に巻かれた２つのコイル（１対のコイル９１，９３）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ａ,５１ｃは互いにコンプリメンタリー動作（相補動作：一方がオンするとき、他方はオフするという動作のこと）する。また、同一の鉄心９６に巻かれた２つのコイル（１対のコイル９２，９４）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ｂ,５１ｄも互いにコンプリメンタリー動作する。このコイル９１〜９４をロータ９７の周りに４つ配置してロータ９７に回転力を与える。
【０００４】
前記の１つのコイル９０と１つの制御回路５０１の出力段ｎＭＯＳＦＥＴ５１で１つのアームを構成する。尚、符号９０はコイル９１〜９４付けた総称の符号であり、５１は出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄに付けた総称の符号である。また、同様に５０１は制御回路５０１ａ〜５０１ｄに付けた総称の符号である。
【０００５】
このステッピングモータは４つのアームで制御される。第１アーム〜第４アームには相互インダクタンス負荷であるコイル９１〜９４をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ１つの制御回路５０１が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをＥＧＲと称す。ＥＧＲとはＥｘａｕｓｔ  Ｇａｓ  Ｒｅｃｉｒｕｌａｔｉｏｎ（排ガス再循環）の略である。また、前記の第１アーム〜第４アームは、ここではＥＧＲ１〜ＥＧＲ４と称し、それぞれはコイル９１〜９４と出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄで構成される。
【０００６】
制御回路５０１は入力端子であるＩＮ端子（ＩＮ）、出力端子であるＯＵＴ端子（ＯＵＴ）、ステータス端子(状態出力端子)であるＳＴ端子（ＳＴ）、グランド端子であるＧＮＤ端子（ＧＮＤ）の４つの端子を有している。
【０００７】
図８は、図７のＥＧＲ１とＥＧＲ３を簡略化したブロック図である。ＥＧＲ１がオフしてＥＧＲ３がオンすると相互インダクタンス負荷である鉄心９５入りコイル３により点線の経路で寄生ダイオード（符号なし）を介して電源Ｂを充電する向きに電流が流れる。このとき、ＯＵＴ端子３がマイナス極性となる。インダクタンスのエネルギーが消滅すると、既にオン状態となっているＥＧＲ３のＭＯＳＦＥＴ部５１ｃを介して正規の電流が誘導負荷（コイル９３）に流れて正常動作に移行する。尚、タイミングジェネレータからの信号により制御回路５０１が駆動される。
【０００８】
図９は、図７で示す制御回路５０１の詳細回路図である。制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。制御回路５０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗６４，６５、寄生ダイオード部５３とｎＭＯＳＦＥＴ部５２で構成される出力段ｎＭＯＳＦＥＴ５０１を備える。また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５０１のドレイン５２ｂとゲート５２ａの間に接続するダイナミッククランプツェナーダイオード５４を備える。このダイナミッククランプツェナーダイオード５４は、互いに逆直列接続するツェナーダイオード５４ａ，５４ｂで構成される。
【０００９】
また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに接続し保護動作時ゲート電荷引き抜き回路５５（図１０）を構成するｎＭＯＳＦＥＴ５５ａを備える。さらに、ｎＭＯＳＦＥＴ５５ａのドレイン（符号なし）に接続る抵抗６３と、抵抗６３に接続し定電流源５６ａ（デプレッションＭＯＳＦＥＴ５６ｂ）からなる通常動作時ゲート電荷引き抜き回路５６を備える。また、制御回路５０１は、定電流源５６ａと抵抗６３の接続点６３ａに接続し、過熱検出回路５９、過電流検出回路６０のそれぞれに接続するロジック回路５７を備える。
【００１０】
ＳＴ端子には、ツェナーダイオード６６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するためのｎＭＯＳＦＥＴ５８ａとが接続される。さらに、ロジック回路５７から異常信号が出たときに、ＳＴ端子に異常信号を伝達するｎＭＯＳＦＥＴ５８ｂからなるＳＴ−ＭＯＳ回路５８が接続される。
【００１１】
また、制御回路５０１は、ツェナーダイオード６６ｃのカソードとロジック回路５７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ５１のドレインおよび分圧抵抗６４，６５に接続するＯＵＴ端子を備える。
【００１２】
ＳＴ−ＭＯＳ回路５８が断線を検知する方法は以下の通りである。負荷に異常が無いときでは、出力段のｎＭＯＳＦＥＴ５１がオフすると、ＯＵＴ端子の電圧は上昇する。そのため、２つの抵抗６５の結節点から取り出される電圧も上昇して、ｎＭＯＳＦＥＴ５８ａはオンする。ｎＭＯＳＦＥＴ５８ａのドレイン電極はＳＴ端子に接続しているため、負荷に異常が無い（正常である）ときの状態検出信号が、ＳＴ端子に出力される。
【００１３】
一方、ＯＵＴ端子に接続する負荷（コイル９０）が焼切れるあるいはコネクタが外れるといった断線が生じた場合、負荷は開放され、電源電圧は負荷の部分で保持される。そのため、ＯＵＴ端子の電圧は上昇せず、２つの抵抗６５の結節点から引き出される電圧も上昇しない。このときｎＭＯＳＦＥＴ５８ａはオフのままであり、負荷が開放され断線されている状態の状態検出信号を、ＳＴ端子から出力することができる。
【００１４】
また、同じくＳＴ−ＭＯＳ回路５８において、ｎＭＯＳＦＥＴ５８ａと並列に接続されたｎＭＯＳＦＥＴ５８ｂの動作については、以下の通りである。ロジック回路５７が出力段ｎＭＯＳＦＥＴ５１の過熱あるいは過電流といった異常状態を検知したときは、ロジック回路５７は異常信号（論理ハイ、Ｈ）をｎＭＯＳＦＥＴ５８ｂのゲート電極に出力する。これにより、ｎＭＯＳＦＥＴ５８ｂがオンとなり、状態検出信号（異常信号）がＳＴ端子に出力される。
【００１５】
ＳＴ端子の外部には図示しない制御装置（マイコン等）が接続される。出力段ｎＭＯＳＦＥＴ５１へのゲート信号の論理値と、ＳＴ端子に出力される信号の論理値と組合せによって、異常の無い状態か、あるいは上記のいずれかの異常状態にあるかを、制御装置が判断する。
【００１６】
図１０は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。また、制御回路５０１を構成するバッテリーＢなどは外付けである。
【００１７】
半導体装置５００は、縦型の出力段ｎＭＯＳＦＥＴ５１を備える。また、半導体装置５００には、ｎ半導体基板７０の表面層に形成される複数のｐウェル領域７１，７３，７６が形成される。また、半導体装置５００は、複数のうち一つのｐウェル領域７６の表面層に形成されるロジック回路５７、図示しない過熱検出回路５９、過電流検出回路６０を備える。さらに、保護動作時ゲート電荷引き抜き回路５５の横型ｎＭＯＳＦＥＴ５５ａおよび通常動作時ゲート電荷引き抜き回路５６を備える。
【００１８】
ＧＮＤ配線と接続するｎ＋型の領域として、他のｐウェル領域７１の表面層に形成される出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２（ソース５２ｃ）を備える。さらに別のｐウェル領域７３の表面層に形成されるダイナミッククランプツェナーダイオード５４を構成するツェナーダイオード５４ａ（ｎ半導体基板７０内に形成）のｎカソード領域７４を備える。他に、ｎ半導体基板７０の表面層に形成されるＧＮＤと接続するｎ＋領域７５を備える。
【００１９】
ＳＴ端子（ＳＴ）は、前記のｐウェル領域７６に形成されるとともにＳＴ−ＭＯＳ回路５８を構成する横型のｎＭＯＳＦＥＴ５８ｂのｎドレイン領域７９に、抵抗６７ｅを介して接続する。ＩＮ端子（ＩＮ）は、ゲート配線６８を介して、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａと抵抗６３に接続する。ＯＵＴ端子（ＯＵＴ）は、ｎ半導体基板７０の裏面全体に形成された電極に接続される。ｎ半導体基板７０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ５１のドレイン電極となる。
【００２０】
ＧＮＤ端子（ＧＮＤ）は、出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２、保護動作時ゲート電荷引き抜き回路５５を構成する横型ｎＭＯＳＦＥＴ５５ａのｎソース領域（符号なし）に接続する。また、ＧＮＤ端子は、通常動作時ゲート電荷引き抜き回路５６を構成する定電流源５６ａとなるデプレッションＭＯＳＦＥＴ５６ｂのｎソース領域７８と接続する。さらに、ロジック回路５７の横型ｎＭＯＳＦＥＴ５７ａ、５７ｂのｎソース領域（符号なし）およびＳＴ端子（ＳＴ）に接続するｎＭＯＳＦＥＴ５８ｂのｎソース領域７９およびｐウェル領域７６と、それぞれ接続する。
【００２１】
他に、横型のｎＭＯＳＦＥＴ５５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ５６ｂのｎドレイン領域７７はゲート配線６８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード８１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード８２を備える。
【００２２】
また、出力段ｎＭＯＳＦＥＴ５１のｐウェル領域７１とｎソース領域７２（ソース５２ｃ）は共にグランドＧＮＤに接続する。このｐウェル領域７１とｎ半導体基板７０で出力段ｎＭＯＳＦＥＴ５１の寄生ダイオード部５３を形成する。
【００２３】
図９の過熱検出回路５９、過電流検出回路６０、ロジック回路５７、保護動作時ゲート電荷引き抜き回路５５および通常動作時ゲート電荷引き抜き回路５６は、図１０のｐウェル領域内７６に形成され、それぞれが一定の距離離すことで自己分離されている。
【００２４】
図１１は、図７のＥＧＲ１〜ＥＧＲ４の動作波形図であり、同図（ａ）は各ＶＩＮ波形図、同図（ｂ）は同図（ａ）のＥＧＲ３のＩＯＵＴ３波形図である。同図（ｂ）のＤ部のＩＯＵＴ３の波形は同図（ａ）のＣ部におけるＥＧＲ３のＶＩＮ３に対応するＩＯＵＴ３の波形である。
【００２５】
ＥＧＲ１のＶＩＮ１に対してＥＧＲ２のＶＩＮ２、ＥＧＲ２のＶＩＮ２に対してＥＧＲ３のＶＩＮ３、ＥＧＲ３のＶＩＮ３に対してＥＧＲ４のＶＩＮ４の位相は、ＶＩＮのパルス幅の半分の時間だけそれぞれ遅れがある。このＶＩＮはゲート配線６８を伝達されて出力段ｎＭＯＳＦＥＴ５１のゲート電圧となる。このＶＩＮがＨレベルのときにＥＧＲの出力段ｎＭＯＳＦＥＴ５１には負荷電流が流れる。ＥＧＲ１〜ＥＧＲ４が順にオン状態になることでロータ９７が回転し、コイル９０とロータ９７からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。
【００２６】
ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ５１ａとＥＧＲ３を構成する出力段ｎＭＯＳＦＥＴ５１ｃは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作（相補動作）をする。つまり、ＥＧＲ１とＥＧＲ３は相補関係にある。そのため、ＥＧＲ１のＶＩＮ１の立下り時点がＥＧＲ３のＶＩＮ３の立ち上がり時点となる（Ｃの箇所）また、ＥＧＲ２とＥＧＲ４も同様にコンプリメンタリー動作をする。
【００２７】
図１２は、ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。ＶＩＮは入力される入力電圧（ゲート電圧、制御電圧ともいう）、ＶＳＴはＳＴ端子の電圧、ＶＯＵＴはＯＵＴ端子の電圧で出力段ｎＭＯＳＦＥＴ５１のドレイン電圧、ＩＯＵＴはＯＵＴ端子に流れる電流であり出力段ｎＭＯＳＦＥＴ５１に流れるドレイン電流である。このＩＯＵＴはＥＧＲのコイル９０（相互インダクタンス負荷）に流れる負荷電流である。
【００２８】
図１２において、時刻ｔ０でＶＩＮ３にオン信号、ＶＩＮ１にオフ信号が入力されたとする。出力段ｎＭＯＳＦＥＴ５１は、ミラー容量による遅れ後のｔ１において、電流ＩＯＵＴ１は０となり、ＶＯＵＴ１は電源電圧となる。このＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時点ｔ１で、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃはオフからオンに移行する。すなわち、ＶＯＵＴ３が立ち下がる。ｔ１後の過程では、ＥＧＲ１のコイル９１との相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって、ＥＧＲ３のコイル９３に逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻ｔ２で、バッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。
【００２９】
また、それを防止するために相互インダクタンス負荷に還流ダイオードを設ける場合がある。
また、特許文献１では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプル
ダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うＭＯＳＦＥＴ、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するＭＯＳＦＥＴが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。
この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
【００３０】
また、特許文献２では、負荷に流す電流をオン、オフする第一のスイッチング手段と、前記負荷に流れる電流を検出する電流検出手段と、この電流検出手段と負荷との接続をオン、オフする第二のスイッチング手段と、この第二のスイッチング手段と前記第一のスイッチング手段とを制御する制御手段とをもつ半導体装置が記載されている。この半導体装置において、前記制御手段は、負荷の駆動開始時には前記第一のスイッチング手段をオンした後に前記第二のスイッチング手段をオンし、前記電流検出手段は、過電流を検出したとき、前記第一のスイッチング手段のみをオフする。この構成により、負荷短絡時に半導体素子を確実かつ迅速にオフさせ、負荷短絡から半導体素子を保護する半導体装置を提供できることが記載されている。この場合もソレノイドやコイルなどの自己インダクタンス負荷を想定している。
【００３１】
また、特許文献３では、誘導負荷の逆電流に起因して出力よりもＧＮＤが高電位となったとき、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタがオンしないように、常時オンのデプレッション型ＭＯＳＦＥＴのドレインから前記のＭＯＳＦＥＴのバックゲートに電位を供給し、寄生トランジスタをオンさせないことが記載されている。この場合はステッピングモータなどの相互インダクタンス負荷を想定している。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開２０１０−１１００９３号公報
【特許文献２】特開２０００−１２８５３号公報
【特許文献３】特開２０１１−２３９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
図１３（ａ）は、ＥＧＲ３の半導体装置５００ｃの断面図であり、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す図である。図１２の時刻ｔ１〜ｔ２では、ＥＧＲ３のコイルに起因して逆電流が半導体装置５００ｃに流れる。ＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路は、出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード部５３に流れる電流の経路（ホ）とｐウェル領域７６からｎ半導体基板７０に流れる電流の経路（へ）になる。
【００３４】
一方、ｐウェル領域７６表面には、複数のｎ＋型の領域が形成されており、その一部はゲート配線６８を介してＩＮ３端子へ、あるいは抵抗６７ｅを介してＳＴ３端子に接続する。このｎ＋型の領域（ｎコレクタ領域）、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）は、寄生トランジスタ８８を形成している。図１３（ｂ）は、この寄生トランジスタ８８の断面模式図である。およそ０ＶのＧＮＤ３端子から約−０．６ＶのＯＵＴ３端子に逆電流が流れているので、ｐウェル領域７６とｎ半導体基板７０とのｐｎ接合に順方向バイアスが印加されている。すなわち、ｐｎ接合の内蔵電位（Ｖｂｉ）の分だけ電圧降下が生じており、この電圧降下がＯＵＴ３端子の−０．６Ｖとなる。これにより、図１３（ｂ）のように、ｐウェル領域７６からｎ半導体基板７０に正孔が注入される。
【００３５】
また、順バイアスされているｐｎ接合では、ｎ半導体基板７０からｐウェル領域７６に電子が注入される。ＩＮ３端子は、ＧＮＤ３端子に対して何らかの正の電圧が印加されているので、ＩＮ３端子に接続するｎ＋型の領域とｐウェル領域７６とのｐｎ接合は逆バイアスが印加されている。そのため、ｐウェル領域７６（ｐベース領域）に注入された電子は、濃度を減少させつつも、その一部がＩＮ３端子に接続するｎ＋型の領域に達する。このように電子がｎ＋型の領域に達することにより、ＩＮ３端子からＯＵＴ３端子に向かって、寄生トランジスタ８８のコレクタ電流Ｉｎｐｎが流れることになる。
【００３６】
ＳＴ３端子にはＩＮ３端子のように電圧が印加されていないが、ＳＴ３端子に接続するｎ＋型の領域にも同様に電子は到達する。このため、ＳＴ３端子からＯＵＴ３端子に向かって、コレクタ電流Ｉｎｐｎが流れる。このＳＴ３端子からのＩｎｐｎにより、ＳＴ３端子の電圧はｎ半導体基板７０と同電位になる。そのため、逆電流が流れている期間はＳＴ端子の電圧はｎ半導体基板７０と同電位のＬレベルとなる。本来、ＳＴ端子の電圧がＨレベルであるべき期間にＬレベルになるため、ＳＴ端子の電圧が入力されるマイコン（ＭＣ）に誤検出が生じる。
【００３７】
また、前記したように、還流ダイオードを設けると部品点数が増加しコストアップになる。
また、特許文献１、２では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、ＯＵＴ端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
【００３８】
また、特許文献３では、デプレッションＭＯＳＦＥＴ内の寄生トランジスタの動作は、例えば、ｐウェル領域の不純物濃度にばらつきが生じた場合には不安定になり易い。このため、寄生トランジスタが動作しない場合には、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタが誤動作してＤＩＡＧ端子（ＳＴ端子に相当する）から、常時正規の電圧を維持することができない。
【００３９】
この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００４０】
前記の目的を達成するために、本発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、該出力段スイッチング素子の異常を検出する検出回路と、前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備える構成の半導体装置とする。
【００４１】
前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、該負荷の他方の端子が電源の高電位側に接続し、該電源のグランドを前記制御回路のグランドにすると好ましい。
【００４２】
前記検出回路と前記ロジック回路が形成される第１導電型の第１ウェル領域と、前記状態検知回路が形成される第１導電型の第２ウェル領域と、を有し、前記第１ウェル領域と前記第２ウェル領域が第２導電型の半導体層の表面層に形成され、前記第１ウェル領域と前記第２ウェル領域とが離間し、前記第１ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、前記状態検知回路は前記第２ウェル領域表面に形成された第２導電型横型ＭＯＳＦＥＴで構成され、前記第２ウェル領域が前記横型ＭＯＳＦＥＴのバックゲートであり、該バックゲートに前記分圧ダイオードのカソードが接続し、前記第２ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続する構成にすると好ましい。
【００４３】
また、前記第１ウェル領域と前記半導体層との第１ｐｎ接合に順バイアス印加された電圧が、前記分圧ダイオードの第２ｐｎ接合に印加された電圧と、前記第２ウェル領域と前記半導体層との第３ｐｎ接合に印加された電圧との和に等しくなるようにすると好ましい。
【００４４】
また、前記第２ｐｎ接合の電圧を、該第２ｐｎ接合のビルトイン電圧より小さくすると好ましい。
また、前記第３ｐｎ接合の電圧を、該第３ｐｎ接合のビルトイン電圧より小さくすると好ましい。
【００４５】
また、前記第１ウェル領域と前記第２ウェル領域との離間距離を、１０μｍ以上５００μｍ以下にすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
【００４６】
また、前記酸化膜は、前記第１ウェル領域および第２ウェル領域の両方と離間するように前記半導体層表面に形成された第３ウェル領域上に形成されると好ましい。
また、前記第２ウェル領域と第３ウェル領域との離間距離が、１０μｍ以上５００μｍ以下であると好ましい。
【００４７】
また、前記出力段スイッチング素子が、第２導電型の縦型のＭＯＳＦＥＴであると好ましい。
また、前記第１ウェル領域と前記第２ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
【００４８】
また、前記第２ウェル領域と前記第３ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
【００４９】
また、前記分圧ダイオードが横型の拡散ダイオードであり、該横型の拡散ダイオードが、前記第１ウェル領域の拡散深さより深く、前記第１ウェル領域の不純物濃度より高く、かつ前記第１ウェル領域と前記第２ウェル領域から離して形成される第１導電型の第３ウェル領域の表面層に形成されると好ましい。
【００５０】
また、前記状態検知回路を構成する前記第２導電型の横型ＭＯＳＦＥＴの少なくともソース領域が、前記第２ウェル領域に重ねて選択的に形成され、前記ソース領域が前記第２ウェル領域内に形成される第１導電型の第４ウェル領域の表面層に形成され、該第４ウェル領域の拡散深さが前記第２ウェル領域の拡散深さより深く、前記第４ウェル領域の不純物濃度が前記第２ウェル領域の不純物濃度より高く、前記第４ウェル領域が前記分圧ダイオードのカソードに接続する構成にすると好ましい。
【発明の効果】
【００５１】
この発明によれば、相互インダクタンス負荷に接続する半導体装置において、ＧＮＤ端子にダイオードのアノードを接続し、カソードをＳＴ−ＭＯＳ回路を構成する横型ｎＭＯＳＦＥＴのバックゲートに接続する。これにより、横型ｎＭＯＳＦＥＴの寄生トランジスタが誤動作することを抑制できて、ＳＴ端子は常時正規の電圧を維持することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明の半導体装置１００，２００を用いた制御回路１０１の要部回路図である。
【図２】この発明の実施の形態１に係る半導体装置１００の要部断面図である。
【図３】ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図である。
【図４】ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがターンオフし、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃがターンオンする場合を説明した半導体装置１００ｃの断面図（ａ）と、分圧ダイオードによる電圧分担を模式的に示す断面図（ｂ）である。
【図５】この発明の実施の形態２に係わる半導体装置２００の要部断面図である。
【図６】半導体装置２００の変形例を示す要部断面図である。
【図７】ステッピングモータの要部構成図であり、（ａ）は全体図、（ｂ）はロータ９７とコイル９０の配置図である。
【図８】図７のＥＧＲ１とＥＧＲ３を簡略化したブロック図である。
【図９】図７で示す制御回路５０１の詳細回路図である。
【図１０】ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。
【図１１】図７のＥＧＲ１〜ＥＧＲ４の全体の動作波形図である。
【図１２】ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。
【図１３】ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す半導体装置５００ｃの断面図（ａ）と、寄生トランジスタの動作を示す断面模式図（ｂ）である。
【図１４】この発明の実施の形態１にかかる分圧ダイオード４０の断面図である。
【発明を実施するための形態】
【００５３】
図１は、この発明の半導体装置１００を用いた制御回路１０１の要部回路図である。制御回路１０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗１４，１５、寄生ダイオード部３とｎＭＯＳＦＥＴ部２で構成される出力段ｎＭＯＳＦＥＴ１を備える。また、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂとゲート２ａの間に接続するダイナミッククランプツェナーダイオード４を備える。このダイナミッククランプツェナーダイオード４は、互いに逆直列接続するツェナーダイオード４ａ，４ｂで構成される。制御回路１０１は、前述のＥＧＲ１、ＥＧＲ２、ＥＧＲ３、ＥＧＲ４に対応して、それぞれ制御回路１０１ａ、制御回路１０１ｂ、制御回路１０１ｃ、制御回路１０１ｄとなる。
【００５４】
また、制御回路１０１は、出力段ｎＭＯＳＦＥＴ１のゲート２ａに接続し保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａを備える。また、ｎＭＯＳＦＥＴ５ａのドレイン（符号なし）に接続する抵抗１３と、抵抗１３に接続し定電流源６ａからなる通常動作時ゲート電荷引き抜き回路６を備える。
【００５５】
また、定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂと抵抗１３の接続点１３ａに接続し、過熱検出回路９、過電流検出回路１０のそれぞれに接続するロジック回路７を備える。過電流検出は、分圧抵抗１４の結節点１４ａから引き出された検出ラインを過電流検出回路１０に接続することにより行う。
【００５６】
ＳＴ端子には、ツェナーダイオード１６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するための横型ｎＭＯＳＦＥＴ８ａが接続する。断線検知は、分圧抵抗１５の接続点１５ａから引き出される断線検出ライン１９を横型ＭＯＳＦＥＴ８ａのゲートに接続することによって、前述の図９の説明と同様の方法により行う。さらに、ＳＴ端子には、ロジック回路７から異常信号が出たときに、ＳＴ端子に異常信号を伝達する横型ｎＭＯＳＦＥＴ８ｂが接続する。異常検出についても、前述の図９と同様の方法に行う。このように制御回路１０１は、これらの横型ｎＭＯＳＦＥＴ８ａ、８ｂからなるＳＴ−ＭＯＳ回路８とを備える。
【００５７】
また、ツェナーダイオード１６ｃのカソードとロジック回路７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ１のドレインおよび分圧抵抗１４，１５に接続するＯＵＴ端子を備える。
【００５８】
ＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａおよび横型ｎＭＯＳＦＥＴ８ｂのバックゲートには、分圧ダイオード４０（４１）が直列に接続し、アノードはＧＮＤ端子に接続する。
【００５９】
つぎに、実施の形態を以下の実施例で具体的に説明する。尚、下記において、第１導電型はｐ型、第２導電型はｎ型で示したが、逆の場合もある。
（実施の形態１）
図２は、この発明の実施の形態１に係る半導体装置１００の要部断面図である。図１に示す制御回路１０１が、同一のｎ半導体基板２０表面に形成される。制御回路１０１を構成するバッテリーＢなどは外付けである。半導体装置１００は、前述のＥＧＲ１、ＥＧＲ２、ＥＧＲ３、ＥＧＲ４に対応して、それぞれ半導体装置１００ａ、半導体装置１００ｂ、半導体装置１００ｃ、半導体装置１００ｄとなる。
【００６０】
半導体装置１００は、縦型の出力段ｎＭＯＳＦＥＴ１を備える。また、半導体装置１００は、ｎ半導体基板２０の表面層に形成される複数のｐウェル領域２１，２３，２６，２６ａを備える。さらに、複数のうち一つのｐウェル領域２６の表面層に形成されるロジック回路７、図示しない過熱検出回路９、過電流検出回路１０を備える。また、保護動作時ゲート電荷引き抜き回路５の横型ｎＭＯＳＦＥＴ５ａおよび通常動作時ゲート電荷引き抜き回路６を備える。
【００６１】
ＳＴ−ＭＯＳ回路８を構成するｐウェル領域２６ａの表面層には、横型ｎＭＯＳＦＥＴ８ａ，８ｂを備える。ｐウェル領域２６ａは分圧ダイオード４０のカソード４０ａに接続し、アノード４０ｂはＧＮＤ端子に接続する。また、ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂのバックゲートになる。
【００６２】
ＧＮＤ配線と接続するｎ＋型の領域として、その他のｐウェル領域２１の表面層に形成される出力段ｎＭＯＳＦＥＴ１のｎソース領域２２（ソース２ｃ）を備える。さらに別のｐウェル領域２３の表面層に形成されるダイナミッククランプツェナーダイオード４を構成するツェナーダイオード４ａ（ｎ半導体基板２０内に形成）のｎカソード領域２４を備える。ダイナミッククランプツェナーダイオード４のツェナーダイオード４ｂのカソードは、抵抗１７ａ、抵抗１３、抵抗１７ｂ等を介してＩＮ端子に接続する。ＩＮ端子は、抵抗１７ｃを介してＧＮＤ端子に接続する。他に、ｎ半導体基板２０の表面層に形成されるＧＮＤと接続するｎ＋領域２５を備える。
【００６３】
ＳＴ端子（ＳＴ）は、前記のｐウェル領域２６ａに形成されるとともにＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ｂのｎドレイン領域２９に、抵抗１７ｅを介して接続する。また、ＳＴ端子は抵抗１７ｄを介して電源Ｂの高電位側端子に接続し、電源Ｂの低電位側端子はグランド（ＧＮＤ）に接続される。ＩＮ端子（ＩＮ）は、ゲート配線１８を介して、出力段ｎＭＯＳＦＥＴ１のゲート２ａと抵抗１３に接続する。さらに、ＳＴ端子は、断線検知の信号あるいは異常信号を処理するためのマイコン等に接続される。
【００６４】
ＯＵＴ端子（ＯＵＴ）は、ｎ半導体基板２０の裏面全体に形成された電極に接続される。ｎ半導体基板２０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ１のドレイン電極となる。
【００６５】
ＧＮＤ端子（ＧＮＤ）は、出力段ｎＭＯＳＦＥＴ１のｎソース領域２２、保護動作時ゲート電荷引き抜き回路５を構成する横型ｎＭＯＳＦＥＴ５ａのｎソース領域（符号なし）が接続する。さらに、ＧＮＤ端子（ＧＮＤ）は、通常動作時ゲート電荷引き抜き回路６を構成する定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂのｎソース領域２８、ロジック回路７の横型ｎＭＯＳＦＥＴ７ａ、横型ｎＭＯＳＦＥＴ７ｂのｎソース領域（符号なし）が接続する。また、ＳＴ端子（ＳＴ）に接続する横型ｎＭＯＳＦＥＴ８ｂのｎソース領域２９ａおよびｐウェル領域２６とがそれぞれ接続する。
【００６６】
他に、横型ｎＭＯＳＦＥＴ５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ６ｂのｎドレイン領域２７は、ゲート配線１８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード３１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード３２を備える。
【００６７】
また、出力段ｎＭＯＳＦＥＴ１のｐウェル領域２１とｎソース領域２２（ソース２ｃ）は、共にグランドＧＮＤに接続する。このｐウェル領域２１とｎ半導体基板２０で出力段ｎＭＯＳＦＥＴ１の寄生ダイオード部３を形成する。
【００６８】
また、前記のｐウェル領域２６とｐウェル領域２６ａの間の間隔Ｌは、ｐウェル領域２６からｎ半導体基板２０に注入される正孔の拡散長以上に離すと、互いの領域に形成されたＭＯＳＦＥＴ同士がほぼ干渉することなく、電気的に分離することができる。例えば、Ｌ＝１０μｍ程度離せばよく、２０μｍ以上、さらに５０μｍ以上とすると、互いが干渉しなくなるのでよい。さらに正孔の拡散長は、ｎ半導体基板２０の濃度にもよるが、約１００μｍ以上であるので、１００μｍ以上とすると、十分干渉を抑えられる。一方、この間隔Ｌを大きくすると、半導体装置１００のチップサイズが大きくなり好ましくないので、例えば５００μｍ以下とすればよい。すなわち、間隔Ｌは、１０μｍ以上５００μｍ以下、好ましくは２０μｍ以上２００μｍ以下、さらには５０μｍ以上１００μｍ以下であるとよい。あるいは、２００μｍ以上５００μｍ以下であってもよい。
【００６９】
前記の分圧ダイオード４０はｎ半導体基板２０上に絶縁膜を介して例えばポリシリコンで形成されたツェナーダイオードなどである。図１４は、分圧ダイオード４０の断面図である。ｎ半導体基板２０の表面にｐウェル領域２６ｂが形成され、その表面上に熱酸化あるいは化学気相成長（ＣＶＤ）といった方法で形成された酸化膜６１を備える。この酸化膜６１の表面にポリシリコン膜が形成されている。このポリシリコン膜にドーパントのイオン注入および熱処理によって、ｎカソード領域４２ａとｐアノード領域４２ｂを有するツェナーダイオードであるポリシリコンダイオード４２が形成されている。このポリシリコンダイオード４２が、分圧ダイオード４０である。分圧ダイオード４０のｎカソード領域４２ａは、ｐウェル領域２６ｂと離間して形成されたｐウェル領域２６ａに電気的に接続する。このｐウェル領域２６ａには、ＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａおよび８ｂのバックゲートである。なお、ｐウェル領域２６ａとｐウェル領域２６ｂとの離間距離も、前述のｐウェル領域２６とｐウェル領域２６ａの間の間隔Ｌと同様でよい。
【００７０】
なお、出力段ｎＭＯＳＦＥＴの耐圧が１００Ｖ以下、あるいは３００Ｖ以下といった低耐圧の場合は、前述のｐウェル領域２６ｂは無くても良い。一方、出力段ｎＭＯＳＦＥＴの耐圧が３００Ｖ以上であったり、出力段がＩＧＢＴといった６００Ｖ以上の高耐圧のスイッチング素子であったりする場合は、前述のｐウェル領域２６ｂを形成するとよい。スイッチング素子が高耐圧の場合、ｐウェル領域２６ｂが無いと、分圧ダイオード４０のポリシリコンとｎ半導体基板２０の表面との間に、数１００Ｖの電圧が印加される場合がある。その際、印加された電圧が酸化膜６１の絶縁耐圧をこえて、絶縁破壊が発生する可能性がある。そこで、ポリシリコンの下部にｐウェル領域２６ｂを形成しておけば、空乏層はｐウェル領域２６ｂのｐｎ接合に形成されるので、酸化膜には電圧が印加されず、絶縁破壊を防ぐことができる。
【００７１】
図１の過熱検出回路９、過電流検出回路１０、ロジック回路７、保護動作時ゲート電荷引き抜き回路５および通常動作時ゲート電荷引き抜き回路６は、図２のｐウェル領域２６内部に形成され、それぞれが一定の距離離すことで自己分離されている。
【００７２】
尚、図中の符号で１８はＩＮ端子と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線であり、１９は断線検出ラインである。
図３は、ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図である。また、ＥＧＲ３およびＥＧＲ１の構成は図７、図８の構成と同じである。ＶＩＮ１，３は入力される入力電圧（ゲート電圧、制御電圧）である。ＶＳＴ１，３はＳＴ端子の電圧である。ＶＯＵＴ１，３は出力端子の電圧で出力段ｎＭＯＳＦＥＴ１ａ，１ｃのドレイン電圧である。ＩＯＵＴ１，３は出力段ｎＭＯＳＦＥＴ１ａ，１ｃに流れるドレイン電流であり、ＥＧＲ１，３のコイル（相互インダクタンス負荷）に流れる負荷電流である。
【００７３】
図４は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａ（図７の５１ａに相当）がターンオフし、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃ（図７の５１ｃに相当）がターンオンする場合を説明した図である。図４（ａ）は、半導体装置１００ｃの断面図（ａ）、図４（ｂ）は分圧ダイオードによる電圧分担を模式的に示す断面図である。
【００７４】
図３において、時刻ｔ０でＶＩＮ３にオン信号、ＶＩＮ１にオフ信号が入力されたとする。出力段ｎＭＯＳＦＥＴ１は、ミラー容量による遅れ後の時刻ｔ１において、電流ＩＯＵＴ１は０となり、ＶＯＵＴ１は電源電圧となる。このＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオンからオフに変わる時刻ｔ１で、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃはオフからオンに移行する。すなわち、ＶＯＵＴ３が立ち下がる。時刻ｔ１後の過程では、ＥＧＲ１のコイル９１との相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって、ＥＧＲ３のコイル９３（図７）に逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻ｔ２で、バッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。
【００７５】
このように、ＥＧＲ３に接続する相互インダクタンス負荷（図７のコイル９３に相当）には、ＯＵＴ端子がマイナス極性、ＧＮＤ端子がプラス極性になるように起電力が発生する。この起電力により、図３（ａ）に示すように、ＧＮＤ端子からＯＵＴ端子に向かって電流ＩＯＵＴ３が流れる。この電流ＩＯＵＴ３は出力段ｎＭＯＳＦＥＴ１ｃ（図７のｎＭＯＳＦＥＴ５０１ｃに相当）の寄生ダイオード部３に流れる電流Ｉ１、ｐウェル領域２６を介して流れる電流Ｉ２、分圧ダイオード４０を介して流れるＩ３に分かれる。
【００７６】
前述のように図３の時刻ｔ１〜ｔ２では、ｐウェル領域２６を介して流れる電流Ｉ２により、ｐウェル領域２６とｎ半導体基板２０のｐｎ接合ｆに立ち上がり電圧Ｖ１（内蔵電位に関係する）が発生する。この立ち上がり電圧Ｖ１は、例えば、０．６〜０．７Ｖである。ＧＮＤ端子に接続する分圧ダイオード４０は、アノード４０ｂとカソード４０ａとの間にｐｎ接合ｊを有する。また、図４（ｂ）に示すように、分圧ダイオード４０のカソード４０ａと直列接続するｐウェル領域２６ａとｎ半導体基板２０との間にもｐｎ接合ｋを有する。立ち上がり電圧Ｖ１は、ｐｎ接合ｊおよびｐｎ接合ｋに印加される。
【００７７】
立ち上がり電圧Ｖ１（≒０．７Ｖ）は、分圧ダイオード４０のｐｎ接合ｊに印加される電圧Ｖ２と、ｐウェル領域２６ａとｎ半導体基板のｐｎ接合ｋに印加される電圧Ｖ３に分圧される（Ｖ１＝Ｖ２＋Ｖ３）。それぞれの電圧Ｖ２，Ｖ３は、分圧比にもよるが、例えば、均等に分圧されるとした場合には、Ｖ２，Ｖ３＝０．３５Ｖとなる。尚、電圧Ｖ１，Ｖ２，Ｖ３はそれぞれのｐｎ接合ｆ、ｊ、ｋの順方向電圧である。ｐｎ接合ｊ、ｋに印加される分圧される電圧Ｖ２，Ｖ３（＝０．３５Ｖ）は、分圧比によらず、ともにｐｎ接合ｊ、ｋの立ち上がり電圧（０．７Ｖ）より低くなる。そのため、ｐｎ接合ｊ、ｋには極めて小さな電流が流れるだけである。つまり、ｐｎ接合ｋにはｐｎ接合ｆの立ち上がり電圧（０．７Ｖ）より低い電圧が印加され、ｐｎ接合ｋの立ち上がり電圧（０．７Ｖ）より低くなるため、寄生トランジスタ３８は動作しない。これにより、ＳＴ−ＭＯＳ回路８は誤動作せず、ＳＴ端子には正常な信号が入力される。
【００７８】
ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂのバックゲートであり、このバックゲートは、寄生トランジスタ３８のベースｑとなる。この寄生トランジスタ３８がオン状態になるためには、ｐウェル領域２６ａとｎ半導体基板２０のｐｎ接合ｋにＶ３＝０．７Ｖの電圧を印加する必要がある。つまり、ベースｑに０．７Ｖの電圧を印加する必要がある。しかし、バックゲートに分圧ダイオード４０を直列に接続するため、ベースｑにはＶ１より小さい電圧しか印加されない。これにより、前記したように、寄生トランジスタ３８はオン動作しない。その結果、ＯＵＴ端子がマイナス極性、ＧＮＤ端子がプラス極性になった場合にも、ＳＴ動作への影響が抑制されて、ＳＴ端子の電圧が正規の電圧に維持される。
【００７９】
分圧ダイオード４０を１個でなく、複数個直列接続して形成した場合には、寄生トランジスタ３８のベースｑに印加される電圧は低くなり、さらに動作し難くなるので好ましい。しかし、直列数を増加させるとｐウェル領域２６ａの電位状態が不安定になり易いので、５個程度以下になるようにするのがよい。
（実施の形態２）
図５は、この発明の実施の形態２に係わる半導体装置２００の要部断面図である。図２の半導体装置１００との違いは、分圧ダイオード４０をｎ半導体基板に取り込み拡散形成した横型の拡散ダイオード４１とした点である。この横型の拡散ダイオード４１はｎ半導体基板２０に形成される。
【００８０】
図２で示すｐウェル領域２６とｐウェル領域２６ａの間に新たにｐウェル領域２６ｂを設ける。このｐウェル領域２６ｂの不純物濃度をｐウェル領域２６，２６ａより高くする。この高い不純物濃度を有するｐウェル領域２６ｂ内に図２に示す分圧ダイオード４０に相当する横型の拡散ダイオード４１を形成する。この拡散ダイオード４１はｎカソード領域４１ａとｐアノード領域４１ｂを有している。
【００８１】
ｐウェル領域２６ａには横型ｎＭＯＳＦＥＴ８ｂ（８ａ）を形成する。また、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎソース領域２９ａに重なるようにｐウェル領域２６ｂと同程度の高い不純物濃度のｐウェル領域２６ｃを形成する。さらにこのｐウェル領域２６ｃにｎソース領域２９ａから離して高濃度のｐコンタクト領域２６ｄ（横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなる）を形成する。前記の拡散ダイオード４１のｎカソード領域４１ａとｐコンタクト領域２６ｄ（バックゲート）を接続する。
【００８２】
ＧＮＤ端子の電位は、ｐウェル領域２６とｎ半導体基板のｐｎ接合ｆの電圧の０．７Ｖになる。この０．７Ｖの電圧は、拡散ダイオード４１のｐｎ接合ｊと、ｐウェル領域２６ａとｎ半導体基板のｐｎ接合ｋで分圧され、ｐウェル領域２６ａの電圧（前記のＶ３に相当する）は、例えば、０．３５Ｖになる。このｐウェル領域２６ａは寄生トランジスタ３８のベースｑとなり、このベースｑに印加される電圧が０．３５Ｖでは寄生トランジスタ３８はオン状態にならない。その結果、前記と同様にＳＴ端子の電圧は常時正規の電圧を維持することができる。
【００８３】
ｐウェル領域２６ｂ、２６ｃを高濃度にする理由は以下の通りである。このｐウェル領域２６ｂ、２６ｃとｎ半導体基板２０のｐｎ接合の立ち上がり電圧がｐウェル領域２６ａとｎ半導体基板２０のｐｎ接合ｋの立ち上がり電圧よりも高くなり、ｐウェル領域２６ｂ、２６ｃからｎ半導体基板２０に抜ける電流を抑制することができる。また、横型の拡散ダイオード４１のｎカソード領域４１ａ〜ｐウェル領域２６ｂ〜ｎ半導体基板２０で形成される寄生トランジスタ３８ａをオンし難くできる。
【００８４】
さらに、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎドレイン領域２９側にも、図５の点線で示すようにｐウェル領域２６ｃと同様の不純物濃度でｐウェル領域２６ｅを形成すれば、寄生トランジスタ３８の面積が小さくなり、一層をオンし難くなる。
【００８５】
前記のｐウェル領域２６ｂ，２６ｃの間の距離もｐウェル領域２６，２６ａの間の距離Ｌと同程度にするとよい。
さらに、図６に示すように、拡散ダイオード４１のｐアノード領域４１ｂとｎカソード領域４１ａを接するか、あるいは十分近接させることで、図５に示す拡散ダイオード４１の横方向抵抗ｒを小さくする。これによって、ｐウェル領域２６ｂからｎ半導体基板２０に抜ける電流を小さくすることができる。その結果、ｎカソード領域４１ａから横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなるｐウェル領域２６ａに確実に電位を伝達することができて、寄生トランジスタ３８ａをオンし難くすることができる。
【符号の説明】
【００８６】
１，１ａ，１ｃ  出力段ｎＭＯＳＦＥＴ
２    ｎＭＯＳＦＥＴ部
２ａ  ゲート
２ｂ  ドレイン
２ｃ  ソース
３    寄生ダイオード部
４    ダイナミッククランプツェナーダイオード
４ａ，４ｂ，１６ｂ，１６ｃ，３１，３２  ツェナーダイオード
５    保護動作時ゲート電荷引き抜き回路
６    通常動作時ゲート電荷引き抜き回路
６ａ  定電流源
６ｂ  デプレッションＭＯＳＦＥＴ
７    ロジック回路
８    ＳＴ−ＭＯＳ回路
５ａ，７ａ，７ｂ，８ａ,８ｂ  横型ｎＭＯＳＦＥＴ
９    過熱検出回路
１０    過電流検出回路
１３，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ    抵抗
１３ａ，１４ａ，１５ａ    接続点
１４，１５    分圧抵抗
１８    ゲート配線
１９    断線検出ライン
２０    ｎ半導体基板
２１，２３，２６，２６ａ，２６ｂ，２６ｃ，２６ｅ  ｐウェル領域
２２，２４，２８，２９ａ  ｎソース領域
２５    ｎ＋領域
２６ｄ  ｐコンタクト領域
２７，２９  ｎドレイン領域
３８，３８ａ    寄生トランジスタ
４０    分圧ダイオード
４０ａ  カソード
４０ｂ  アノード
４１    拡散ダイオード
４１ａ，４２ａ    ｎカソード領域
４１ｂ，４２ｂ    ｐアノード領域
４２    ポリシリコンダイオード
６１    酸化膜
９０，９１，９３    コイル
９７    ロータ
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，２００  半導体装置
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ  制御回路
ＩＮ    ＩＮ端子
ＳＴ    ＳＴ端子
ＯＵＴ  ＯＵＴ端子
ＧＮＤ  ＧＮＤ端子
【図１】
2015053300.tif 000003
【図２】
2015053300.tif 000004
【図３】
2015053300.tif 000005
【図４】
2015053300.tif 000006
【図５】
2015053300.tif 000007
【図６】
2015053300.tif 000008
【図７】
2015053300.tif 000009
【図８】
2015053300.tif 000010
【図９】
2015053300.tif 000011
【図１０】
2015053300.tif 000012
【図１１】
2015053300.tif 000013
【図１２】
2015053300.tif 000014
【図１３】
2015053300.tif 000015
【図１４】
2015053300.tif 000016
【手続補正書】
【提出日】平成26年12月8日(2014.12.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ステッピングモータなどの相互インダクタンス負荷に流れる負荷電流を制御するパワー半導体素子と、負荷の異常を検出しパワー半導体素子を保護する集積回路を同一半導体基板に集積した半導体装置に関する。
【背景技術】
【０００２】
図７は、ステッピングモータの要部構成図であり、同図（ａ）は全体図、同図（ｂ）はロータ９７とコイル９０の配置図である。ステッピングモータはロータ９７とロータ９７を回す４つのコイル９０（９１〜９４）を備える。制御回路５０１ａ〜５０１ｄは前記のコイル９１〜９４に流れる各電流を制御するｎＭＯＳＦＥＴ（制御回路５０１ａ〜５０１ｄの出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄ）と、図示しない各種検出回路（過熱検出回路、過電流検出回路など）および保護回路を備える。この他に、電源としてのバッテリーＢが必要になる。
【０００３】
前記のコイル９１〜９４はロータ９７の周りに４つ配置され、対向する２つのコイル９１，９３（または９２，９４）は同一の例えば鉄心９５，９６にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル９１，９３または鉄心入りコイル９２，９４を相互インダクタンス負荷と称する。同一の鉄心９５に巻かれた２つのコイル（１対のコイル９１，９３）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ａ,５１ｃは互いにコンプリメンタリー動作（相補動作：一方がオンするとき、他方はオフするという動作のこと）する。また、同一の鉄心９６に巻かれた２つのコイル（１対のコイル９２，９４）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ｂ,５１ｄも互いにコンプリメンタリー動作する。このコイル９１〜９４をロータ９７の周りに４つ配置してロータ９７に回転力を与える。
【０００４】
前記の１つのコイル９０と１つの制御回路５０１の出力段ｎＭＯＳＦＥＴ５１で１つのアームを構成する。尚、符号９０はコイル９１〜９４付けた総称の符号であり、５１は出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄに付けた総称の符号である。また、同様に５０１は制御回路５０１ａ〜５０１ｄに付けた総称の符号である。
【０００５】
このステッピングモータは４つのアームで制御される。第１アーム〜第４アームには相互インダクタンス負荷であるコイル９１〜９４をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ１つの制御回路５０１が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをＥＧＲと称す。ＥＧＲとはＥｘａｕｓｔ  Ｇａｓ  Ｒｅｃｉｒｃｕｌａｔｉｏｎ（排ガス再循環）の略である。また、前記の第１アーム〜第４アームは、ここではＥＧＲ１〜ＥＧＲ４と称し、それぞれはコイル９１〜９４と出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄで構成される。
【０００６】
制御回路５０１は入力端子であるＩＮ端子（ＩＮ）、出力端子であるＯＵＴ端子（ＯＵＴ）、ステータス端子(状態出力端子)であるＳＴ端子（ＳＴ）、グランド端子であるＧＮＤ端子（ＧＮＤ）の４つの端子を有している。
【０００７】
図８は、図７のＥＧＲ１とＥＧＲ３を簡略化したブロック図である。ＥＧＲ１がオフしてＥＧＲ３がオンすると相互インダクタンス負荷である鉄心９５入りコイル９３により点線の経路で寄生ダイオード（符号なし）を介して電源Ｂを充電する向きに電流が流れる。このとき、ＯＵＴ端子３がマイナス極性となる。インダクタンスのエネルギーが消滅すると、既にオン状態となっているＥＧＲ３のＭＯＳＦＥＴ部５１ｃを介して正規の電流が誘導負荷（コイル９３）に流れて正常動作に移行する。尚、タイミングジェネレータからの信号により制御回路５０１が駆動される。
【０００８】
図９は、図７で示す制御回路５０１の詳細回路図である。制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。制御回路５０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗６４，６５、寄生ダイオード部５３とｎＭＯＳＦＥＴ部５２で構成される出力段ｎＭＯＳＦＥＴ５０１を備える。また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５１のドレイン５２ｂとゲート５２ａの間に接続するダイナミッククランプツェナーダイオード５４を備える。このダイナミッククランプツェナーダイオード５４は、互いに逆直列接続するツェナーダイオード５４ａ，５４ｂで構成される。
【０００９】
また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに接続し保護動作時ゲート電荷引き抜き回路５５（図１０）を構成するｎＭＯＳＦＥＴ５５ａを備える。さらに、ｎＭＯＳＦＥＴ５５ａのドレイン（符号なし）に接続する抵抗６３と、抵抗６３に接続し定電流源５６ａ（デプレッションＭＯＳＦＥＴ５６ｂ）からなる通常動作時ゲート電荷引き抜き回路５６を備える。また、制御回路５０１は、定電流源５６ａと抵抗６３の接続点６３ａに接続し、過熱検出回路５９、過電流検出回路６０のそれぞれに接続するロジック回路５７を備える。
【００１０】
ＳＴ端子には、ツェナーダイオード６６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するためのｎＭＯＳＦＥＴ５８ａとが接続される。さらに、ロジック回路５７から異常信号が出たときに、ＳＴ端子に異常信号を伝達するｎＭＯＳＦＥＴ５８ｂからなるＳＴ−ＭＯＳ回路５８が接続される。
【００１１】
また、制御回路５０１は、ツェナーダイオード６６ｃのカソードとロジック回路５７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ５１のドレインおよび分圧抵抗６４，６５に接続するＯＵＴ端子を備える。
【００１２】
ＳＴ−ＭＯＳ回路５８が断線を検知する方法は以下の通りである。負荷に異常が無いときでは、出力段のｎＭＯＳＦＥＴ５１がオフすると、ＯＵＴ端子の電圧は上昇する。そのため、２つの抵抗６５の結節点から取り出される電圧も上昇して、ｎＭＯＳＦＥＴ５８ａはオンする。ｎＭＯＳＦＥＴ５８ａのドレイン電極はＳＴ端子に接続しているため、負荷に異常が無い（正常である）ときの状態検出信号が、ＳＴ端子に出力される。
【００１３】
一方、ＯＵＴ端子に接続する負荷（コイル９０）が焼切れるあるいはコネクタが外れるといった断線が生じた場合、負荷は開放され、電源電圧は負荷の部分で保持される。そのため、ＯＵＴ端子の電圧は上昇せず、２つの抵抗６５の結節点から引き出される電圧も上昇しない。このときｎＭＯＳＦＥＴ５８ａはオフのままであり、負荷が開放され断線されている状態の状態検出信号を、ＳＴ端子から出力することができる。
【００１４】
また、同じくＳＴ−ＭＯＳ回路５８において、ｎＭＯＳＦＥＴ５８ａと並列に接続されたｎＭＯＳＦＥＴ５８ｂの動作については、以下の通りである。ロジック回路５７が出力段ｎＭＯＳＦＥＴ５１の過熱あるいは過電流といった異常状態を検知したときは、ロジック回路５７は異常信号（論理ハイ、Ｈ）をｎＭＯＳＦＥＴ５８ｂのゲート電極に出力する。これにより、ｎＭＯＳＦＥＴ５８ｂがオンとなり、状態検出信号（異常信号）がＳＴ端子に出力される。
【００１５】
ＳＴ端子の外部には図示しない制御装置（マイコン等）が接続される。出力段ｎＭＯＳＦＥＴ５１へのゲート信号の論理値と、ＳＴ端子に出力される信号の論理値と組合せによって、異常の無い状態か、あるいは上記のいずれかの異常状態にあるかを、制御装置が判断する。
【００１６】
図１０は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。また、制御回路５０１を構成するバッテリーＢなどは外付けである。
【００１７】
半導体装置５００は、縦型の出力段ｎＭＯＳＦＥＴ５１を備える。また、半導体装置５００には、ｎ半導体基板７０の表面層に形成される複数のｐウェル領域７１，７３，７６が形成される。また、半導体装置５００は、複数のうち一つのｐウェル領域７６の表面層に形成されるロジック回路５７、図示しない過熱検出回路５９、過電流検出回路６０を備える。さらに、保護動作時ゲート電荷引き抜き回路５５の横型ｎＭＯＳＦＥＴ５５ａおよび通常動作時ゲート電荷引き抜き回路５６を備える。
【００１８】
ＧＮＤ配線と接続するｎ＋型の領域として、他のｐウェル領域７１の表面層に形成される出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２（ソース５２ｃ）を備える。さらに別のｐウェル領域７３の表面層に形成されるダイナミッククランプツェナーダイオード５４を構成するツェナーダイオード５４ａ（ｎ半導体基板７０内に形成）のｎカソード領域７４を備える。他に、ｎ半導体基板７０の表面層に形成されるＧＮＤと接続するｎ＋領域７５を備える。
【００１９】
ＳＴ端子（ＳＴ）は、前記のｐウェル領域７６に形成されるとともにＳＴ−ＭＯＳ回路５８を構成する横型のｎＭＯＳＦＥＴ５８ｂのｎドレイン領域７９に、抵抗６７ｅを介して接続する。ＩＮ端子（ＩＮ）は、ゲート配線６８を介して、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａと抵抗６３に接続する。ＯＵＴ端子（ＯＵＴ）は、ｎ半導体基板７０の裏面全体に形成された電極に接続される。ｎ半導体基板７０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ５１のドレイン電極となる。
【００２０】
ＧＮＤ端子（ＧＮＤ）は、出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２、保護動作時ゲート電荷引き抜き回路５５を構成する横型ｎＭＯＳＦＥＴ５５ａのｎソース領域（符号なし）に接続する。また、ＧＮＤ端子は、通常動作時ゲート電荷引き抜き回路５６を構成する定電流源５６ａとなるデプレッションＭＯＳＦＥＴ５６ｂのｎソース領域７８と接続する。さらに、ロジック回路５７の横型ｎＭＯＳＦＥＴ５７ａ、５７ｂのｎソース領域（符号なし）およびＳＴ端子（ＳＴ）に接続するｎＭＯＳＦＥＴ５８ｂのｎソース領域７９およびｐウェル領域７６と、それぞれ接続する。
【００２１】
他に、横型のｎＭＯＳＦＥＴ５５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ５６ｂのｎドレイン領域７７はゲート配線６８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード８１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード８２を備える。
【００２２】
また、出力段ｎＭＯＳＦＥＴ５１のｐウェル領域７１とｎソース領域７２（ソース５２ｃ）は共にグランドＧＮＤに接続する。このｐウェル領域７１とｎ半導体基板７０で出力段ｎＭＯＳＦＥＴ５１の寄生ダイオード部５３を形成する。
【００２３】
図９の過熱検出回路５９、過電流検出回路６０、ロジック回路５７、保護動作時ゲート電荷引き抜き回路５５および通常動作時ゲート電荷引き抜き回路５６は、図１０のｐウェル領域内７６に形成され、それぞれが一定の距離離すことで自己分離されている。
【００２４】
図１１は、図７のＥＧＲ１〜ＥＧＲ４の動作波形図である。
【００２５】
ＥＧＲ１のＶＩＮ１に対してＥＧＲ２のＶＩＮ２、ＥＧＲ２のＶＩＮ２に対してＥＧＲ３のＶＩＮ３、ＥＧＲ３のＶＩＮ３に対してＥＧＲ４のＶＩＮ４の位相は、ＶＩＮのパルス幅の半分の時間だけそれぞれ遅れがある。このＶＩＮはゲート配線６８を伝達されて出力段ｎＭＯＳＦＥＴ５１のゲート電圧となる。このＶＩＮがＨレベルのときにＥＧＲの出力段ｎＭＯＳＦＥＴ５１には負荷電流が流れる。ＥＧＲ１〜ＥＧＲ４が順にオン状態になることでロータ９７が回転し、コイル９０とロータ９７からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。
【００２６】
ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ５１ａとＥＧＲ３を構成する出力段ｎＭＯＳＦＥＴ５１ｃは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作（相補動作）をする。つまり、ＥＧＲ１とＥＧＲ３は相補関係にある。そのため、ＥＧＲ１のＶＩＮ１の立下り時点がＥＧＲ３のＶＩＮ３の立ち上がり時点となる（Ｃの箇所）。また、ＥＧＲ２とＥＧＲ４も同様にコンプリメンタリー動作をする。
【００２７】
図１２は、ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。ＶＩＮは入力される入力電圧（ゲート電圧、制御電圧ともいう）、ＶＳＴはＳＴ端子の電圧、ＶＯＵＴはＯＵＴ端子の電圧で出力段ｎＭＯＳＦＥＴ５１のドレイン電圧、ＩＯＵＴはＯＵＴ端子に流れる電流であり出力段ｎＭＯＳＦＥＴ５１に流れるドレイン電流である。このＩＯＵＴはＥＧＲのコイル９０（相互インダクタンス負荷）に流れる負荷電流である。
【００２８】
図１２において、時刻ｔ０でＶＩＮ３にオン信号、ＶＩＮ１にオフ信号が入力されたとする。出力段ｎＭＯＳＦＥＴ５１は、ミラー容量による遅れ後のｔ１において、電流ＩＯＵＴ１は０となり、ＶＯＵＴ１は電源電圧となる。このＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時点ｔ１で、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃはオフからオンに移行する。すなわち、ＶＯＵＴ３が立ち下がる。ｔ１後の過程では、ＥＧＲ１のコイル９１との相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって、ＥＧＲ３のコイル９３に逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻ｔ２で、バッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。
【００２９】
また、それを防止するために相互インダクタンス負荷に還流ダイオードを設ける場合がある。
また、特許文献１では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプルダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うＭＯＳＦＥＴ、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するＭＯＳＦＥＴが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
【００３０】
また、特許文献２では、負荷に流す電流をオン、オフする第一のスイッチング手段と、前記負荷に流れる電流を検出する電流検出手段と、この電流検出手段と負荷との接続をオン、オフする第二のスイッチング手段と、この第二のスイッチング手段と前記第一のスイッチング手段とを制御する制御手段とをもつ半導体装置が記載されている。この半導体装置において、前記制御手段は、負荷の駆動開始時には前記第一のスイッチング手段をオンした後に前記第二のスイッチング手段をオンし、前記電流検出手段は、過電流を検出したとき、前記第一のスイッチング手段のみをオフする。この構成により、負荷短絡時に半導体素子を確実かつ迅速にオフさせ、負荷短絡から半導体素子を保護する半導体装置を提供できることが記載されている。この場合もソレノイドやコイルなどの自己インダクタンス負荷を想定している。
【００３１】
また、特許文献３では、誘導負荷の逆電流に起因して出力よりもＧＮＤが高電位となったとき、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタがオンしないように、常時オンのデプレッション型ＭＯＳＦＥＴのドレインから前記のＭＯＳＦＥＴのバックゲートに電位を供給し、寄生トランジスタをオンさせないことが記載されている。この場合はステッピングモータなどの相互インダクタンス負荷を想定している。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開２０１０−１１００９３号公報
【特許文献２】特開２０００−１２８５３号公報
【特許文献３】特開２０１１−２３９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
図１３（ａ）は、ＥＧＲ３の半導体装置５００ｃの断面図であり、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す図である。図１２の時刻ｔ１〜ｔ２では、ＥＧＲ３のコイルに起因して逆電流が半導体装置５００ｃに流れる。ＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路は、出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード部５３に流れる電流の経路（ホ）とｐウェル領域７６からｎ半導体基板７０に流れる電流の経路（へ）になる。
【００３４】
一方、ｐウェル領域７６表面には、複数のｎ＋型の領域が形成されており、その一部はゲート配線６８を介してＩＮ３端子へ、あるいは抵抗６７ｅを介してＳＴ３端子に接続する。このｎ＋型の領域（ｎコレクタ領域）、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）は、寄生トランジスタ８８を形成している。図１３（ｂ）は、この寄生トランジスタ８８の断面模式図である。およそ０ＶのＧＮＤ３端子から約−０．６ＶのＯＵＴ３端子に逆電流が流れているので、ｐウェル領域７６とｎ半導体基板７０とのｐｎ接合に順方向バイアスが印加されている。すなわち、ｐｎ接合の内蔵電位（Ｖｂｉ）の分だけ電圧降下が生じており、この電圧降下がＯＵＴ３端子の−０．６Ｖとなる。これにより、図１３（ｂ）のように、ｐウェル領域７６からｎ半導体基板７０に正孔が注入される。
【００３５】
また、順バイアスされているｐｎ接合では、ｎ半導体基板７０からｐウェル領域７６に電子が注入される。ＩＮ３端子は、ＧＮＤ３端子に対して何らかの正の電圧が印加されているので、ＩＮ３端子に接続するｎ＋型の領域とｐウェル領域７６とのｐｎ接合は逆バイアスが印加されている。そのため、ｐウェル領域７６（ｐベース領域）に注入された電子は、濃度を減少させつつも、その一部がＩＮ３端子に接続するｎ＋型の領域に達する。このように電子がｎ＋型の領域に達することにより、ＩＮ３端子からＯＵＴ３端子に向かって、寄生トランジスタ８８のコレクタ電流Ｉｎｐｎが流れることになる。
【００３６】
ＳＴ３端子にはＩＮ３端子のように電圧が印加されていないが、ＳＴ３端子に接続するｎ＋型の領域にも同様に電子は到達する。このため、ＳＴ３端子からＯＵＴ３端子に向かって、コレクタ電流Ｉｎｐｎが流れる。このＳＴ３端子からのＩｎｐｎにより、ＳＴ３端子の電圧はｎ半導体基板７０と同電位になる。そのため、逆電流が流れている期間はＳＴ端子の電圧はｎ半導体基板７０と同電位のＬレベルとなる。本来、ＳＴ３端子の電圧がＨレベルであるべき期間にＬレベルになるため、ＳＴ３端子の電圧が入力されるマイコン（ＭＣ）に誤検出が生じる。
【００３７】
また、前記したように、還流ダイオードを設けると部品点数が増加しコストアップになる。
また、特許文献１、２では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、ＯＵＴ端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
【００３８】
また、特許文献３では、デプレッションＭＯＳＦＥＴ内の寄生トランジスタの動作は、例えば、ｐウェル領域の不純物濃度にばらつきが生じた場合には不安定になり易い。このため、寄生トランジスタが動作しない場合には、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタが誤動作してＤＩＡＧ端子（ＳＴ端子に相当する）から、常時正規の電圧を維持することができない。
【００３９】
この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００４０】
前記の目的を達成するために、本発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、該出力段スイッチング素子の異常を検出する検出回路と、前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備える構成の半導体装置とする。
【００４１】
前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、該負荷の他方の端子が電源の高電位側に接続し、該電源のグランドを前記制御回路のグランドにすると好ましい。
【００４２】
前記検出回路と前記ロジック回路が形成される第１導電型の第１ウェル領域と、前記状態検知回路が形成される第１導電型の第２ウェル領域と、を有し、前記第１ウェル領域と前記第２ウェル領域が第２導電型の半導体層の表面層に形成され、前記第１ウェル領域と前記第２ウェル領域とが離間し、前記第１ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、前記状態検知回路は前記第２ウェル領域表面に形成された第２導電型横型ＭＯＳＦＥＴで構成され、前記第２ウェル領域が前記横型ＭＯＳＦＥＴのバックゲートであり、該バックゲートに前記分圧ダイオードのカソードが接続し、前記第２ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続する構成にすると好ましい。
【００４３】
また、前記第１ウェル領域と前記半導体層との第１ｐｎ接合に順バイアス印加された電圧が、前記分圧ダイオードの第２ｐｎ接合に印加された電圧と、前記第２ウェル領域と前記半導体層との第３ｐｎ接合に印加された電圧との和に等しくなるようにすると好ましい。
【００４４】
また、前記第２ｐｎ接合の電圧を、該第２ｐｎ接合のビルトイン電圧より小さくすると好ましい。
また、前記第３ｐｎ接合の電圧を、該第３ｐｎ接合のビルトイン電圧より小さくすると好ましい。
【００４５】
また、前記第１ウェル領域と前記第２ウェル領域との離間距離を、１０μｍ以上５００μｍ以下にすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
【００４６】
また、前記酸化膜は、前記第１ウェル領域および第２ウェル領域の両方と離間するように前記半導体層表面に形成された第３ウェル領域上に形成されると好ましい。
また、前記第２ウェル領域と第３ウェル領域との離間距離が、１０μｍ以上５００μｍ以下であると好ましい。
【００４７】
また、前記出力段スイッチング素子が、第２導電型の縦型のＭＯＳＦＥＴであると好ましい。
また、前記第１ウェル領域と前記第２ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
【００４８】
また、前記第２ウェル領域と前記第３ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
【００４９】
また、前記分圧ダイオードが横型の拡散ダイオードであり、該横型の拡散ダイオードが、前記第１ウェル領域の拡散深さより深く、前記第１ウェル領域の不純物濃度より高く、かつ前記第１ウェル領域と前記第２ウェル領域から離して形成される第１導電型の第３ウェル領域の表面層に形成されると好ましい。
【００５０】
また、前記状態検知回路を構成する前記第２導電型の横型ＭＯＳＦＥＴの少なくともソース領域が、前記第２ウェル領域に重ねて選択的に形成され、前記ソース領域が前記第２ウェル領域内に形成される第１導電型の第４ウェル領域の表面層に形成され、該第４ウェル領域の拡散深さが前記第２ウェル領域の拡散深さより深く、前記第４ウェル領域の不純物濃度が前記第２ウェル領域の不純物濃度より高く、前記第４ウェル領域が前記分圧ダイオードのカソードに接続する構成にすると好ましい。
【発明の効果】
【００５１】
この発明によれば、相互インダクタンス負荷に接続する半導体装置において、ＧＮＤ端子にダイオードのアノードを接続し、カソードをＳＴ−ＭＯＳ回路を構成する横型ｎＭＯＳＦＥＴのバックゲートに接続する。これにより、横型ｎＭＯＳＦＥＴの寄生トランジスタが誤動作することを抑制できて、ＳＴ端子は常時正規の電圧を維持することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明の半導体装置１００，２００を用いた制御回路１０１の要部回路図である。
【図２】この発明の実施の形態１に係る半導体装置１００の要部断面図である。
【図３】ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図である。
【図４】ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがターンオフし、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃがターンオンする場合を説明した半導体装置１００ｃの断面図（ａ）と、分圧ダイオードによる電圧分担を模式的に示す断面図（ｂ）である。
【図５】この発明の実施の形態２に係わる半導体装置２００の要部断面図である。
【図６】半導体装置２００の変形例を示す要部断面図である。
【図７】ステッピングモータの要部構成図であり、（ａ）は全体図、（ｂ）はロータ９７とコイル９０の配置図である。
【図８】図７のＥＧＲ１とＥＧＲ３を簡略化したブロック図である。
【図９】図７で示す制御回路５０１の詳細回路図である。
【図１０】ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。
【図１１】図７のＥＧＲ１〜ＥＧＲ４の全体の動作波形図である。
【図１２】ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。
【図１３】ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す半導体装置５００ｃの断面図（ａ）と、寄生トランジスタの動作を示す断面模式図（ｂ）である。
【図１４】この発明の実施の形態１にかかる分圧ダイオード４０の断面図である。
【発明を実施するための形態】
【００５３】
図１は、この発明の半導体装置１００を用いた制御回路１０１の要部回路図である。制御回路１０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗１４，１５、寄生ダイオード部３とｎＭＯＳＦＥＴ部２で構成される出力段ｎＭＯＳＦＥＴ１を備える。また、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂとゲート２ａの間に接続するダイナミッククランプツェナーダイオード４を備える。このダイナミッククランプツェナーダイオード４は、互いに逆直列接続するツェナーダイオード４ａ，４ｂで構成される。制御回路１０１は、前述のＥＧＲ１、ＥＧＲ２、ＥＧＲ３、ＥＧＲ４に対応して、それぞれ制御回路１０１ａ、制御回路１０１ｂ、制御回路１０１ｃ、制御回路１０１ｄとなる。
【００５４】
また、制御回路１０１は、出力段ｎＭＯＳＦＥＴ１のゲート２ａに接続し保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａを備える。また、ｎＭＯＳＦＥＴ５ａのドレイン（符号なし）に接続する抵抗１３と、抵抗１３に接続し定電流源６ａからなる通常動作時ゲート電荷引き抜き回路６を備える。
【００５５】
また、定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂと抵抗１３の接続点１３ａに接続し、過熱検出回路９、過電流検出回路１０のそれぞれに接続するロジック回路７を備える。過電流検出は、分圧抵抗１４の結節点１４ａから引き出された検出ラインを過電流検出回路１０に接続することにより行う。
【００５６】
ＳＴ端子には、ツェナーダイオード１６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するための横型ｎＭＯＳＦＥＴ８ａが接続する。断線検知は、分圧抵抗１５の接続点１５ａから引き出される断線検出ライン１９を横型ＭＯＳＦＥＴ８ａのゲートに接続することによって、前述の図９の説明と同様の方法により行う。さらに、ＳＴ端子には、ロジック回路７から異常信号が出たときに、ＳＴ端子に異常信号を伝達する横型ｎＭＯＳＦＥＴ８ｂが接続する。異常検出についても、前述の図９と同様の方法に行う。このように制御回路１０１は、これらの横型ｎＭＯＳＦＥＴ８ａ、８ｂからなるＳＴ−ＭＯＳ回路８とを備える。
【００５７】
また、ツェナーダイオード１６ｃのカソードとロジック回路７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ１のドレインおよび分圧抵抗１４，１５に接続するＯＵＴ端子を備える。
【００５８】
ＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａおよび横型ｎＭＯＳＦＥＴ８ｂのバックゲートには、分圧ダイオード４０（４１）が直列に接続し、アノードはＧＮＤ端子に接続する。
【００５９】
つぎに、実施の形態を以下の実施例で具体的に説明する。尚、下記において、第１導電型はｐ型、第２導電型はｎ型で示したが、逆の場合もある。
（実施の形態１）
図２は、この発明の実施の形態１に係る半導体装置１００の要部断面図である。図１に示す制御回路１０１が、同一のｎ半導体基板２０表面に形成される。制御回路１０１を構成するバッテリーＢなどは外付けである。半導体装置１００は、前述のＥＧＲ１、ＥＧＲ２、ＥＧＲ３、ＥＧＲ４に対応して、それぞれ半導体装置１００ａ、半導体装置１００ｂ、半導体装置１００ｃ、半導体装置１００ｄとなる。
【００６０】
半導体装置１００は、縦型の出力段ｎＭＯＳＦＥＴ１を備える。また、半導体装置１００は、ｎ半導体基板２０の表面層に形成される複数のｐウェル領域２１，２３，２６，２６ａを備える。さらに、複数のうち一つのｐウェル領域２６の表面層に形成されるロジック回路７、図示しない過熱検出回路９、過電流検出回路１０を備える。また、保護動作時ゲート電荷引き抜き回路５の横型ｎＭＯＳＦＥＴ５ａおよび通常動作時ゲート電荷引き抜き回路６を備える。
【００６１】
ＳＴ−ＭＯＳ回路８を構成するｐウェル領域２６ａの表面層には、横型ｎＭＯＳＦＥＴ８ａ，８ｂを備える。ｐウェル領域２６ａは分圧ダイオード４０のカソード４０ａに接続し、アノード４０ｂはＧＮＤ端子に接続する。また、ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂのバックゲートになる。
【００６２】
ＧＮＤ配線と接続するｎ＋型の領域として、その他のｐウェル領域２１の表面層に形成される出力段ｎＭＯＳＦＥＴ１のｎソース領域２２（ソース２ｃ）を備える。さらに別のｐウェル領域２３の表面層に形成されるダイナミッククランプツェナーダイオード４を構成するツェナーダイオード４ａ（ｎ半導体基板２０内に形成）のｎカソード領域２４を備える。ダイナミッククランプツェナーダイオード４のツェナーダイオード４ｂのカソードは、抵抗１７ａ、抵抗１３、抵抗１７ｂ等を介してＩＮ端子に接続する。ＩＮ端子は、抵抗１７ｃを介してＧＮＤ端子に接続する。他に、ｎ半導体基板２０の表面層に形成されるＧＮＤと接続するｎ＋領域２５を備える。
【００６３】
ＳＴ端子（ＳＴ）は、前記のｐウェル領域２６ａに形成されるとともにＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ｂのｎドレイン領域２９に、抵抗１７ｅを介して接続する。また、ＳＴ端子は抵抗１７ｄを介して電源Ｂの高電位側端子に接続し、電源Ｂの低電位側端子はグランド（ＧＮＤ）に接続される。ＩＮ端子（ＩＮ）は、ゲート配線１８を介して、出力段ｎＭＯＳＦＥＴ１のゲート２ａと抵抗１３に接続する。さらに、ＳＴ端子は、断線検知の信号あるいは異常信号を処理するためのマイコン等に接続される。
【００６４】
ＯＵＴ端子（ＯＵＴ）は、ｎ半導体基板２０の裏面全体に形成された電極に接続される。ｎ半導体基板２０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ１のドレイン電極となる。
【００６５】
ＧＮＤ端子（ＧＮＤ）は、出力段ｎＭＯＳＦＥＴ１のｎソース領域２２、保護動作時ゲート電荷引き抜き回路５を構成する横型ｎＭＯＳＦＥＴ５ａのｎソース領域（符号なし）が接続する。さらに、ＧＮＤ端子（ＧＮＤ）は、通常動作時ゲート電荷引き抜き回路６を構成する定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂのｎソース領域２８、ロジック回路７の横型ｎＭＯＳＦＥＴ７ａのｎソース領域（符号なし）に接続する。また、ＳＴ端子（ＳＴ）に接続する横型ｎＭＯＳＦＥＴ８ｂのｎソース領域２９ａおよびｐウェル領域２６とがそれぞれ接続する。
【００６６】
他に、横型ｎＭＯＳＦＥＴ５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ６ｂのｎドレイン領域２７は、ゲート配線１８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード３１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード３２を備える。
【００６７】
また、出力段ｎＭＯＳＦＥＴ１のｐウェル領域２１とｎソース領域２２（ソース２ｃ）は、共にグランドＧＮＤに接続する。このｐウェル領域２１とｎ半導体基板２０で出力段ｎＭＯＳＦＥＴ１の寄生ダイオード部３を形成する。
【００６８】
また、前記のｐウェル領域２６とｐウェル領域２６ａの間の間隔Ｌは、ｐウェル領域２６からｎ半導体基板２０に注入される正孔の拡散長以上に離すと、互いの領域に形成されたＭＯＳＦＥＴ同士がほぼ干渉することなく、電気的に分離することができる。例えば、Ｌ＝１０μｍ程度離せばよく、２０μｍ以上、さらに５０μｍ以上とすると、互いが干渉しなくなるのでよい。さらに正孔の拡散長は、ｎ半導体基板２０の濃度にもよるが、約１００μｍ以上であるので、１００μｍ以上とすると、十分干渉を抑えられる。一方、この間隔Ｌを大きくすると、半導体装置１００のチップサイズが大きくなり好ましくないので、例えば５００μｍ以下とすればよい。すなわち、間隔Ｌは、１０μｍ以上５００μｍ以下、好ましくは２０μｍ以上２００μｍ以下、さらには５０μｍ以上１００μｍ以下であるとよい。あるいは、２００μｍ以上５００μｍ以下であってもよい。
【００６９】
前記の分圧ダイオード４０はｎ半導体基板２０上に絶縁膜を介して例えばポリシリコンで形成されたツェナーダイオードなどである。図１４は、分圧ダイオード４０の断面図である。ｎ半導体基板２０の表面にｐウェル領域２６ｂが形成され、その表面上に熱酸化あるいは化学気相成長（ＣＶＤ）といった方法で形成された酸化膜６１を備える。この酸化膜６１の表面にポリシリコン膜が形成されている。このポリシリコン膜にドーパントのイオン注入および熱処理によって、ｎカソード領域４２ａとｐアノード領域４２ｂを有するツェナーダイオードであるポリシリコンダイオード４２が形成されている。このポリシリコンダイオード４２が、分圧ダイオード４０である。分圧ダイオード４０のｎカソード領域４２ａは、ｐウェル領域２６ｂと離間して形成されたｐウェル領域２６ａに電気的に接続する。このｐウェル領域２６ａには、ＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａおよび８ｂのバックゲートである。なお、ｐウェル領域２６ａとｐウェル領域２６ｂとの離間距離も、前述のｐウェル領域２６とｐウェル領域２６ａの間の間隔Ｌと同様でよい。
【００７０】
なお、出力段ｎＭＯＳＦＥＴの耐圧が１００Ｖ以下、あるいは３００Ｖ以下といった低耐圧の場合は、前述のｐウェル領域２６ｂは無くても良い。一方、出力段ｎＭＯＳＦＥＴの耐圧が３００Ｖ以上であったり、出力段がＩＧＢＴといった６００Ｖ以上の高耐圧のスイッチング素子であったりする場合は、前述のｐウェル領域２６ｂを形成するとよい。スイッチング素子が高耐圧の場合、ｐウェル領域２６ｂが無いと、分圧ダイオード４０のポリシリコンとｎ半導体基板２０の表面との間に、数１００Ｖの電圧が印加される場合がある。その際、印加された電圧が酸化膜６１の絶縁耐圧をこえて、絶縁破壊が発生する可能性がある。そこで、ポリシリコンの下部にｐウェル領域２６ｂを形成しておけば、空乏層はｐウェル領域２６ｂのｐｎ接合に形成されるので、酸化膜には電圧が印加されず、絶縁破壊を防ぐことができる。
【００７１】
図１の過熱検出回路９、過電流検出回路１０、ロジック回路７、保護動作時ゲート電荷引き抜き回路５および通常動作時ゲート電荷引き抜き回路６は、図２のｐウェル領域２６内部に形成され、それぞれが一定の距離離すことで自己分離されている。
【００７２】
尚、図中の符号で１８はＩＮ端子と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線であり、１９は断線検出ラインである。
図３は、ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図である。また、ＥＧＲ３およびＥＧＲ１の構成は図７、図８の構成と同じである。ＶＩＮ１，３は入力される入力電圧（ゲート電圧、制御電圧）である。ＶＳＴ１，３はＳＴ端子の電圧である。ＶＯＵＴ１，３は出力端子の電圧で出力段ｎＭＯＳＦＥＴ１ａ，１ｃのドレイン電圧である。ＩＯＵＴ１，３は出力段ｎＭＯＳＦＥＴ１ａ，１ｃに流れるドレイン電流であり、ＥＧＲ１，３のコイル（相互インダクタンス負荷）に流れる負荷電流である。
【００７３】
図４は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａ（図７の５１ａに相当）がターンオフし、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃ（図７の５１ｃに相当）がターンオンする場合を説明した図である。図４（ａ）は、半導体装置１００ｃの断面図（ａ）、図４（ｂ）は分圧ダイオードによる電圧分担を模式的に示す断面図である。
【００７４】
図３において、時刻ｔ０でＶＩＮ３にオン信号、ＶＩＮ１にオフ信号が入力されたとする。出力段ｎＭＯＳＦＥＴ１は、ミラー容量による遅れ後の時刻ｔ１において、電流ＩＯＵＴ１は０となり、ＶＯＵＴ１は電源電圧となる。このＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオンからオフに変わる時刻ｔ１で、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃはオフからオンに移行する。すなわち、ＶＯＵＴ３が立ち下がる。時刻ｔ１後の過程では、ＥＧＲ１のコイル９１との相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって、ＥＧＲ３のコイル９３（図７）に逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻ｔ２で、バッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。
【００７５】
このように、ＥＧＲ３に接続する相互インダクタンス負荷（図７のコイル９３に相当）には、ＯＵＴ端子がマイナス極性、ＧＮＤ端子がプラス極性になるように起電力が発生する。この起電力により、図４（ａ）に示すように、ＧＮＤ端子からＯＵＴ３端子に向かって電流ＩＯＵＴ３が流れる。この電流ＩＯＵＴ３は出力段ｎＭＯＳＦＥＴ１ｃ（図７の出力段ｎＭＯＳＦＥＴ５１ｃに相当）の寄生ダイオード部３に流れる電流Ｉ１、ｐウェル領域２６を介して流れる電流Ｉ２、分圧ダイオード４０を介して流れるＩ３に分かれる。
【００７６】
前述のように図３の時刻ｔ１〜ｔ２では、ｐウェル領域２６を介して流れる電流Ｉ２により、ｐウェル領域２６とｎ半導体基板２０のｐｎ接合ｆに立ち上がり電圧Ｖ１（内蔵電位に関係する）が発生する。この立ち上がり電圧Ｖ１は、例えば、０．６〜０．７Ｖである。ＧＮＤ端子に接続する分圧ダイオード４０は、アノード４０ｂとカソード４０ａとの間にｐｎ接合ｊを有する。また、図４（ｂ）に示すように、分圧ダイオード４０のカソード４０ａと直列接続するｐウェル領域２６ａとｎ半導体基板２０との間にもｐｎ接合ｋを有する。立ち上がり電圧Ｖ１は、ｐｎ接合ｊおよびｐｎ接合ｋに印加される。
【００７７】
立ち上がり電圧Ｖ１（≒０．７Ｖ）は、分圧ダイオード４０のｐｎ接合ｊに印加される電圧Ｖ２と、ｐウェル領域２６ａとｎ半導体基板のｐｎ接合ｋに印加される電圧Ｖ３に分圧される（Ｖ１＝Ｖ２＋Ｖ３）。それぞれの電圧Ｖ２，Ｖ３は、分圧比にもよるが、例えば、均等に分圧されるとした場合には、Ｖ２，Ｖ３＝０．３５Ｖとなる。尚、電圧Ｖ１，Ｖ２，Ｖ３はそれぞれのｐｎ接合ｆ、ｊ、ｋの順方向電圧である。ｐｎ接合ｊ、ｋに印加される分圧される電圧Ｖ２，Ｖ３（＝０．３５Ｖ）は、分圧比によらず、ともにｐｎ接合ｊ、ｋの立ち上がり電圧（０．７Ｖ）より低くなる。そのため、ｐｎ接合ｊ、ｋには極めて小さな電流が流れるだけである。つまり、ｐｎ接合ｋにはｐｎ接合ｆの立ち上がり電圧（０．７Ｖ）より低い電圧が印加され、ｐｎ接合ｋの立ち上がり電圧（０．７Ｖ）より低くなるため、寄生トランジスタ３８は動作しない。これにより、ＳＴ−ＭＯＳ回路８は誤動作せず、ＳＴ端子には正常な信号が入力される。
【００７８】
ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂのバックゲートであり、このバックゲートは、寄生トランジスタ３８のベースｑとなる。この寄生トランジスタ３８がオン状態になるためには、ｐウェル領域２６ａとｎ半導体基板２０のｐｎ接合ｋにＶ３＝０．７Ｖの電圧を印加する必要がある。つまり、ベースｑに０．７Ｖの電圧を印加する必要がある。しかし、バックゲートに分圧ダイオード４０を直列に接続するため、ベースｑにはＶ１より小さい電圧しか印加されない。これにより、前記したように、寄生トランジスタ３８はオン動作しない。その結果、ＯＵＴ端子がマイナス極性、ＧＮＤ端子がプラス極性になった場合にも、ＳＴ動作への影響が抑制されて、ＳＴ端子の電圧が正規の電圧に維持される。
【００７９】
分圧ダイオード４０を１個でなく、複数個直列接続して形成した場合には、寄生トランジスタ３８のベースｑに印加される電圧は低くなり、さらに動作し難くなるので好ましい。しかし、直列数を増加させるとｐウェル領域２６ａの電位状態が不安定になり易いので、５個程度以下になるようにするのがよい。
（実施の形態２）
図５は、この発明の実施の形態２に係わる半導体装置２００の要部断面図である。図２の半導体装置１００との違いは、分圧ダイオード４０をｎ半導体基板に取り込み拡散形成した横型の拡散ダイオード４１とした点である。この横型の拡散ダイオード４１はｎ半導体基板２０に形成される。
【００８０】
図２で示すｐウェル領域２６とｐウェル領域２６ａの間に新たにｐウェル領域２６ｂを設ける。このｐウェル領域２６ｂの不純物濃度をｐウェル領域２６，２６ａより高くする。この高い不純物濃度を有するｐウェル領域２６ｂ内に図２に示す分圧ダイオード４０に相当する横型の拡散ダイオード４１を形成する。この拡散ダイオード４１はｎカソード領域４１ａとｐアノード領域４１ｂを有している。
【００８１】
ｐウェル領域２６ａには横型ｎＭＯＳＦＥＴ８ｂ（８ａ）を形成する。また、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎソース領域２９ａに重なるようにｐウェル領域２６ｂと同程度の高い不純物濃度のｐウェル領域２６ｃを形成する。さらにこのｐウェル領域２６ｃにｎソース領域２９ａから離して高濃度のｐコンタクト領域２６ｄ（横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなる）を形成する。前記の拡散ダイオード４１のｎカソード領域４１ａとｐコンタクト領域２６ｄ（バックゲート）を接続する。
【００８２】
ＧＮＤ端子の電位は、ｐウェル領域２６とｎ半導体基板のｐｎ接合ｆの電圧の０．７Ｖになる。この０．７Ｖの電圧は、拡散ダイオード４１のｐｎ接合ｊと、ｐウェル領域２６ａとｎ半導体基板のｐｎ接合ｋで分圧され、ｐウェル領域２６ａの電圧（前記のＶ３に相当する）は、例えば、０．３５Ｖになる。このｐウェル領域２６ａは寄生トランジスタ３８のベースｑとなり、このベースｑに印加される電圧が０．３５Ｖでは寄生トランジスタ３８はオン状態にならない。その結果、前記と同様にＳＴ端子の電圧は常時正規の電圧を維持することができる。
【００８３】
ｐウェル領域２６ｂ、２６ｃを高濃度にする理由は以下の通りである。このｐウェル領域２６ｂ、２６ｃとｎ半導体基板２０のｐｎ接合の立ち上がり電圧がｐウェル領域２６ａとｎ半導体基板２０のｐｎ接合ｋの立ち上がり電圧よりも高くなり、ｐウェル領域２６ｂ、２６ｃからｎ半導体基板２０に抜ける電流を抑制することができる。また、横型の拡散ダイオード４１のｎカソード領域４１ａ〜ｐウェル領域２６ｂ〜ｎ半導体基板２０で形成される寄生トランジスタ３８ａをオンし難くできる。
【００８４】
さらに、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎドレイン領域２９側にも、図５の点線で示すようにｐウェル領域２６ｃと同様の不純物濃度でｐウェル領域２６ｅを形成すれば、寄生トランジスタ３８の面積が小さくなり、一層をオンし難くなる。
【００８５】
前記のｐウェル領域２６ｂ，２６ｃの間の距離もｐウェル領域２６，２６ａの間の距離Ｌと同程度にするとよい。
さらに、図６に示すように、拡散ダイオード４１のｐアノード領域４１ｂとｎカソード領域４１ａを接するか、あるいは十分近接させることで、図５に示す拡散ダイオード４１の横方向抵抗ｒを小さくする。これによって、ｐウェル領域２６ｂからｎ半導体基板２０に抜ける電流を小さくすることができる。その結果、ｎカソード領域４１ａから横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなるｐウェル領域２６ａに確実に電位を伝達することができて、寄生トランジスタ３８ａをオンし難くすることができる。
【符号の説明】
【００８６】
１，１ａ，１ｃ  出力段ｎＭＯＳＦＥＴ
２    ｎＭＯＳＦＥＴ部
２ａ  ゲート
２ｂ  ドレイン
２ｃ  ソース
３    寄生ダイオード部
４    ダイナミッククランプツェナーダイオード
４ａ，４ｂ，１６ｂ，１６ｃ，３１，３２  ツェナーダイオード
５    保護動作時ゲート電荷引き抜き回路
６    通常動作時ゲート電荷引き抜き回路
６ａ  定電流源
６ｂ  デプレッションＭＯＳＦＥＴ
７    ロジック回路
８    ＳＴ−ＭＯＳ回路
５ａ，７ａ，７ｂ，８ａ,８ｂ  横型ｎＭＯＳＦＥＴ
９    過熱検出回路
１０    過電流検出回路
１３，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ    抵抗
１３ａ，１４ａ，１５ａ    接続点
１４，１５    分圧抵抗
１８    ゲート配線
１９    断線検出ライン
２０    ｎ半導体基板
２１，２３，２６，２６ａ，２６ｂ，２６ｃ，２６ｅ  ｐウェル領域
２２，２４，２８，２９ａ  ｎソース領域
２５    ｎ＋領域
２６ｄ  ｐコンタクト領域
２７，２９  ｎドレイン領域
３８，３８ａ    寄生トランジスタ
４０    分圧ダイオード
４０ａ  カソード
４０ｂ  アノード
４１    拡散ダイオード
４１ａ，４２ａ    ｎカソード領域
４１ｂ，４２ｂ    ｐアノード領域
４２    ポリシリコンダイオード
６１    酸化膜
９０，９１，９３    コイル
９７    ロータ
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，２００  半導体装置
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ  制御回路
ＩＮ    ＩＮ端子
ＳＴ    ＳＴ端子
ＯＵＴ  ＯＵＴ端子
ＧＮＤ  ＧＮＤ端子
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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