(57)【要約】【課題】リーク電流を考慮したセンスアンプ回路を提供する。【解決手段】グローバルビット線ＧＢＬと複数の可変抵抗素子Ｒとの間に其々設けられた複数のスイッチ回路ＹＪと、リファレンス電流ＩＳＡを発生するリファレンス電流発生回路４４ａと、グローバルビット線ＧＢＬに流れるリード電流Ｉｃｅｌｌとリファレンス電流ＩＳＡとの差に基づいて出力信号ＯＵＴを生成するセンスアンプ回路４１と、を備える。リファレンス電流発生回路４４ａは、リファレンス抵抗素子５４及びリーク調整回路５７ａを含み、リファレンス抵抗素子５４に流れる第１の電流Ｉ１及びリーク調整回路５７ａに流れる第２の電流Ｉ２の和をリファレンス電流ＩＳＡとする。本発明によれば、リファレンス電流発生回路４４ａにリーク調整回路５７ａが設けられていることから、リーク電流Ｉｌｅａｋを考慮した電流センス動作を行うことができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の可変抵抗素子と、
ビット線と、
前記ビット線と前記複数の可変抵抗素子との間に其々設けられた複数のスイッチ回路と、
リファレンス電流を発生するリファレンス電流発生回路と、
前記ビット線に流れるリード電流と前記リファレンス電流との差に基づいて出力信号を生成するセンスアンプ回路と、を備え、
前記リファレンス電流発生回路は、リファレンス抵抗素子及び調整回路を含み、前記リファレンス素子に流れる第１の電流及び前記調整回路に流れる第２の電流の和を前記リファレンス電流とするように構成されることを特徴とする半導体装置。
【請求項２】
アドレス信号に基づいて前記複数のスイッチ回路のいずれか一つをオンさせる一方、前記複数のスイッチ回路の残りの全てをオフさせる制御回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の可変抵抗素子のそれぞれは、少なくとも第１及び第２の抵抗状態を含む複数の抵抗状態のいずれかをとり、
前記第１の抵抗状態における前記可変抵抗素子の抵抗値は、前記リファレンス抵抗素子の抵抗値よりも高く、
前記第２の抵抗状態における前記可変抵抗素子の抵抗値は、前記リファレンス抵抗素子の抵抗値よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の電流は、前記第１の電流よりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２の電流は、オフ状態である前記複数のスイッチ回路のリーク電流に相当することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記調整回路は、オフ状態である並列接続された複数のダミースイッチ回路を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ビット線に接続され、前記第１の抵抗状態である可変抵抗素子を前記第２の抵抗状態に変化させ、或いは、前記第２の抵抗状態である可変抵抗素子を前記第１の抵抗状態に変化させるライトアンプ回路をさらに備えることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ビット線を所定の電位にプリチャージするプリチャージ回路をさらに備え、
前記第２の電流は、オフ状態である前記複数のスイッチ回路のリーク電流と、前記ライトアンプ回路の非活性化時におけるリーク電流と、前記プリチャージ回路の非活性化時におけるリーク電流の和に相当することを特徴とする請求項７に記載の半導体装置。
【請求項９】
バイアス信号を生成するバイアス発生回路をさらに備え、
前記調整回路は、制御電極に入力される前記バイアス信号に基づいて前記第２の電流を生成するトランジスタを含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記トランジスタは、前記第２の電流を増大させる第１のトランジスタと、前記第２の電流を減少させる第２のトランジスタを含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記バイアス発生回路は、前記複数のスイッチ回路がオフしている状態で前記ビット線に流れるリーク電流の測定結果に基づいて前記バイアス信号を生成することを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記センスアンプ回路は、前記リード電流が流れる第３のトランジスタと、前記リファレンス電流が流れる第４のトランジスタと、前記第３のトランジスタと前記第４のトランジスタの接続点の電位を所定の電位と比較することによって前記出力信号を生成するコンパレータ回路とを含むことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記リファレンス電流発生回路は、前記リファレンス電流が流れる第５のトランジスタをさらに含み、
前記第４のトランジスタと前記第５のトランジスタはカレントミラー回路を構成していることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記リファレンス電流発生回路は、前記リファレンス抵抗素子に所定の電圧を印加する第１のクランプ回路をさらに含み、
前記センスアンプ回路は、前記ビット線に前記所定の電圧を印加する第２のクランプ回路をさらに含み、
前記調整回路は、前記クランプ回路と前記リファレンス抵抗素子との間に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記リファレンス電流に応じて活性化のタイミングが変化する第１の制御信号を生成するタイミング制御回路をさらに備え、
前記センスアンプ回路は、前記リード電流に応じた速度で電位が変化する第２の制御信号を生成する電流電圧変換回路と、前記第１及び第２の制御信号に基づいて前記出力信号を生成する判定回路とを含むことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１６】
前記判定回路は、フリップフロップ回路と、前記フリップフロップ回路の入力ノードをプリチャージする第６のトランジスタと、前記フリップフロップ回路の前記入力ノードと電源配線との間に直列接続された第７及び第８のトランジスタとを含み、
前記第１の制御信号は前記第６のトランジスタの制御電極に入力され、
前記第２の制御信号は前記第７のトランジスタの制御電極に入力され、
前記フリップフロップ回路の出力ノードから前記出力信号が出力されることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電流センス型のセンスアンプ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Resistance Random Access Memory）のようにメモリセルに可変抵抗素子を用いた半導体装置においては、電流センス型のセンスアンプ回路が用いられる。特許文献１には、電流センス型のセンスアンプ回路の一例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２９７０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されたセンスアンプ回路は、メモリセルに流れるリード電流を単にリファレンス電流と比較しているだけであることから、リード電流の電流経路にリークが存在する場合にはセンスマージンが低下し、場合によっては誤判定が生じるおそれがあった。
【０００５】
このような問題は、高集積化によって１つのビット線により多数のメモリセルが接続され、且つ、１つのメモリセルに流れるリード電流が小さくなるほど顕著になる。このため、より高集積化が進むであろう今後の半導体装置においては、リーク電流を考慮したセンスアンプ回路を用いることが望まれる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、複数の可変抵抗素子と、ビット線と、前記ビット線と前記複数の可変抵抗素子との間に其々設けられた複数のスイッチ回路と、リファレンス電流を発生するリファレンス電流発生回路と、前記ビット線に流れるリード電流と前記リファレンス電流との差に基づいて出力信号を生成するセンスアンプ回路と、を備え、前記リファレンス電流発生回路は、リファレンス抵抗素子及び調整回路を含み、前記リファレンス素子に流れる第１の電流及び前記調整回路に流れる第２の電流の和を前記リファレンス電流とするように構成されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、リファレンス電流発生回路に調整回路が設けられていることから、リーク電流を考慮したセンス動作を行うことができる。これにより、高集積化の進行によってリーク電流の影響が相対的に増大した場合であっても、十分なセンスマージンを確保することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置１０ａの全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の具体的な構成を説明するための回路図である。
【図３】スイッチ回路ＹＪの具体的回路構成を示す図であり、（ａ）は第１の回路例、（ｂ）は第２の回路例を示している。
【図４】リファレンス電流発生回路４４ａ及びセンスアンプ回路４１ｋの回路図である。
【図５】第１の実施形態におけるリーク調整回路５７ａの回路図である。
【図６】第２の実施形態において用いるリーク調整回路５７ｂの回路図である。
【図７】本発明の第３の実施形態による半導体装置１０ｃの全体構成を示すブロック図である。
【図８】リーク調整回路５７ｃの回路図である。
【図９】リーク検出回路４６ｃの回路図である。
【図１０】本発明の第４の実施形態による半導体装置１０ｄの全体構成を示すブロック図である。
【図１１】リーク調整回路５７ｄの回路図である。
【図１２】リーク検出回路４６ｄの回路図である。
【図１３】本発明の第５の実施形態において用いるリーク検出回路４６ｅの回路図である。
【図１４】ノードＤの接続先を説明するための回路図である。
【図１５】本発明の第６の実施形態にて用いるセンスアンプ回路４１ｆ、リファレンス電流発生回路４４ｆ及びタイミング制御回路１００の回路図である。
【図１６】タイミング制御回路１００及びセンスアンプ回路４１ｆの動作を説明するためのタイミング図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施形態による半導体装置１０ａの全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０ａは単一の半導体チップに集積されたＲｅＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のローカルビット線ＬＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウ制御回路１２によって行われ、ローカルビット線ＬＢＬの選択はカラム制御回路１３によって行われる。
【００１２】
半導体装置１０ａは複数の外部端子を備えている。外部端子には、アドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、電源端子２５，２６及びリファレンス端子２７が含まれる。
【００１３】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス信号ＡＤＤは、アドレス入力回路３１に入力される。アドレス入力回路３１は、アドレス信号ＡＤＤを構成する各ビットの電位レベルと、リファレンス端子２７を介して供給されるリファレンス電位とを比較し、これに基づいて内部アドレスＩＡＤＤを生成する。内部アドレスＩＡＤＤはアドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウ制御回路１２又はカラム制御回路１３に供給される。ロウ制御回路１２に供給される内部アドレスＩＡＤＤはロウアドレスＸＡＤＤとして用いられ、カラム制御回路１３に供給される内部アドレスＩＡＤＤはカラムアドレスＹＡＤＤとして用いられる。
【００１４】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳやカラムアドレスストローブ信号／ＣＡＳなど複数の信号の組み合わせによって構成され、コマンド入力回路３３に入力される。コマンド入力回路３３は、コマンド信号ＣＭＤを構成する各信号の電位レベルと、リファレンス端子２７を介して供給されるリファレンス電位とを比較し、これに基づいて内部コマンドＩＣＭＤを生成する。内部コマンドＩＣＭＤはコマンドデコード回路３４に供給される。コマンドデコード回路３４は、内部コマンドＩＣＭＤをデコードすることによって各種制御信号を生成する回路である。制御信号としては、リード信号ＲＥＡＤやプログラム信号ＰＲＯＧなどがある。
【００１５】
リード信号ＲＥＡＤは、コマンド信号ＣＭＤがリード動作を示している場合に活性化される信号である。リード信号ＲＥＡＤが活性化すると、ロウ制御回路１２はロウアドレスＸＡＤＤが示すワード線ＷＬを選択し、カラム制御回路１３はカラムアドレスＹＡＤＤが示すローカルビット線ＬＢＬを選択する。これにより、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって特定されるメモリセルＭＣに対してリード動作が実行され、当該メモリセルＭＣに流れるリード電流がセンスアンプ回路４１によって検出される。詳細については後述するが、センスアンプ回路４１は、リファレンス電流発生回路４４ａが生成するリファレンス電位ＶＲＥＦＳＡを参照することによってリファレンス電流を発生し、リファレンス電流とリード電流を比較することによって出力信号を生成する。センスアンプ回路４１の出力信号は入出力回路４３に供給され、これによりリードデータＤＱがデータ端子２４から外部に出力される。
【００１６】
プログラム信号ＰＲＯＧは、コマンド信号ＣＭＤがプログラム動作（ライト動作）を示している場合に活性化される信号である。プログラム信号ＰＲＯＧが活性化すると、ロウ制御回路１２はロウアドレスＸＡＤＤが示すワード線ＷＬを選択し、カラム制御回路１３はカラムアドレスＹＡＤＤが示すローカルビット線ＬＢＬを選択する。これにより、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって特定されるメモリセルＭＣに対してプログラム動作が実行される。プログラム動作時においては、外部からデータ端子２４にライトデータＤＱが入力される。ライトデータＤＱは、入出力回路４３を介してライトアンプ回路４２に供給され、その論理レベルに応じて当該メモリセルＭＣにプログラム電流を流す。これにより、ライトデータＤＱに応じてメモリセルＭＣの保持データが書き替えられる。
【００１７】
クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＩＣＬＫを生成する回路である。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、各種内部クロック信号が生成される。これにより、各回路ブロックにおいては、対応する内部クロック信号に同期した動作が行われる。
【００１８】
電源端子２５，２６は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５，２６に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩ、ＶＰＥＲＤなどを発生させる。
【００１９】
図２は、メモリセルアレイ１１の具体的な構成を説明するための回路図である。
【００２０】
図２に示すように、メモリセルアレイ１１には複数のグローバルビット線ＧＢＬが設けられている。このうち、図２には２本のグローバルビット線ＧＢＬｋ、ＧＢＬｋ＋１のみが図示されている。これらグローバルビット線ＧＢＬは、それぞれ対応するセンスアンプ回路４１及びライトアンプ回路４２に接続されている。センスアンプ回路４１の出力ノード及びライトアンプ回路４２の入力ノードは、対応するリードライトバスＲＷＢＳを介して図１に示した入出力回路４３に接続される。
【００２１】
各グローバルビット線ＧＢＬには、複数のローカルビット線ＬＢＬが割り当てられている。図２に示す例では、１本のグローバルビット線ＧＢＬに８本のローカルビット線ＬＢＬが割り当てられている。例えば、グローバルビット線ＧＢＬｋにはローカルビット線ＬＢＬ０ｋ〜ＬＢＬ７ｋが割り当てられている。これらローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間には、それぞれ対応するスイッチ回路ＹＪが接続されている。例えば、ローカルビット線ＬＢＬ０ｋ〜ＬＢＬ７ｋとグローバルビット線ＧＢＬｋとの間には、それぞれスイッチ回路ＹＪ０ｋ〜ＹＪ７ｋが接続されている。これらスイッチ回路ＹＪは、それぞれ対応するカラム選択信号によって制御される。
【００２２】
図２に示すように、ローカルビット線ＬＢＬには複数のメモリセルＭＣが接続されている。メモリセルＭＣは、可変抵抗素子Ｒと選択トランジスタＱの直列回路からなる。選択トランジスタＱはＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極は対応するワード線ＷＬに接続され、ソースはソース配線ＶＳＬに接続されている。かかる構成により、対応するワード線ＷＬ（例えばＷＬｋ）がハイレベルに活性化すると、ローカルビット線ＬＢＬがメモリセルＭＣを介してソース配線ＶＳＬに接続されることになる。
【００２３】
ローカルビット線ＬＢＬには、さらにディスチャージスイッチ回路ＹＢが接続されている。ディスチャージスイッチ回路ＹＢは、非選択のローカルビット線ＬＢＬをソース配線ＶＳＬに接続する役割を果たす。図２に示す例では、スイッチ回路ＹＪ３ｋがオンしており、これによりローカルビット線ＬＢＬ３ｋがグローバルビット線ＧＢＬｋに接続されている。この場合、他のローカルビット線ＬＢＬ０ｋ〜ＬＢＬ２ｋ，ＬＢＬ４ｋ〜ＬＢＬ７ｋは、ディスチャージスイッチ回路ＹＢを介してソース配線ＶＳＬに接続される。
【００２４】
また、図２に示す例では、ワード線ＷＬｋが選択されていることから、メモリセルＭＣ３ｋｋが選択される。この場合、リード動作時においては、グローバルビット線ＧＢＬｋ、ローカルビット線ＬＢＬ３ｋ及びメモリセルＭＣ３ｋｋを介して、センスアンプ回路４１ｋにリード電流が流れる。一方、プログラム動作時においては、ライトアンプ回路４２ｋから供給されるプログラム電流がグローバルビット線ＧＢＬｋ及びローカルビット線ＬＢＬ３ｋを介してメモリセルＭＣ３ｋｋに流れる。
【００２５】
メモリセルＭＣに含まれる可変抵抗素子Ｒは、高抵抗状態と低抵抗状態のいずれかの抵抗状態をとる。高抵抗状態から低抵抗状態への変化や、低抵抗状態から高抵抗状態への変化は、ライトアンプ回路４２から供給されるプログラム電流によって行われる。
【００２６】
図３はスイッチ回路ＹＪの具体的回路構成を示す図であり、（ａ）は第１の回路例、（ｂ）は第２の回路例を示している。
【００２７】
図３（ａ）に示す回路例では、スイッチ回路ＹＪがトランスファゲートによって構成されている。つまり、Ｎチャンネル型のＭＯＳトランジスタＳＷ１とＰチャンネル型のＭＯＳトランジスタＳＷ２の並列回路からなり、トランジスタＳＷ１のゲート電極にカラム選択信号ＹＪＴが供給され、トランジスタＳＷ２のゲート電極に反転したカラム選択信号ＹＪＢが供給される。
【００２８】
図３（ｂ）に示す回路例では、スイッチ回路ＹＪがＮチャンネル型のＭＯＳトランジスタＳＷ３によって構成されている。トランジスタＳＷ３のゲート電極には、カラム選択信号ＹＪが供給される。
【００２９】
図４は、リファレンス電流発生回路４４ａ及びセンスアンプ回路４１ｋの回路図である。図４には代表してセンスアンプ回路４１ｋの回路図が示されているが、他のセンスアンプ回路４１も同様の回路構成を有している。
【００３０】
図４に示すように、リファレンス電流発生回路４４ａは、電源配線ＶＬとソース配線ＶＳＬとの間にこの順に直列接続された、トランジスタ５１〜５３、リファレンス抵抗素子５４及びトランジスタ５５を備えている。電源配線ＶＬは電源電位ＶＤＤが供給される配線であり、ソース配線ＶＳＬは例えば接地電位ＶＳＳが供給される配線である。また、トランジスタ５１はＰチャンネル型のＭＯＳトランジスタであり、トランジスタ５２，５３，５５はＮチャンネル型のＭＯＳトランジスタである。
【００３１】
トランジスタ５１は、ゲート電極とドレインが短絡されており、これによりカレントミラー回路の入力トランジスタを構成している。カレントミラー回路に入力されるリファレンス電流の値はＩＳＡである。トランジスタ５１のドレイン電位は、リファレンス電位ＶＲＥＦＳＡとして用いられる。
【００３２】
トランジスタ５２のゲート電極には、オペアンプ５６の出力信号が供給される。オペアンプ５６の非反転入力端子（＋）にはクランプ電圧ＶＣＬＭＰが入力され、反転入力端子（−）はトランジスタ５２のソースに接続されている。かかる構成により、トランジスタ５２及びオペアンプ５６はクランプ回路を構成し、ノードＡのレベルはクランプ電圧ＶＣＬＭＰに固定される。
【００３３】
トランジスタ５３，５５のゲート電極には、それぞれカラム活性化信号ＲＹＳ及びロウ活性化信号ＲＷＬが入力される。ロウ活性化信号ＲＷＬは、ロウ制御回路１２によっていずれかのワード線ＷＬが選択される際、所定のタイミングでハイレベルとなる信号である。また、カラム活性化信号ＲＹＳは、リード動作時においてカラム制御回路１３がいずれかのスイッチ回路ＹＪを選択する際、所定のタイミングでハイレベルとなる信号である。したがって、リード動作時においてロウアクセス及びカラムアクセスが行われると、トランジスタ５３，５５がオンするため、リファレンス抵抗素子５４には所定の電流が流れることになる。
【００３４】
リファレンス抵抗素子５４は、抵抗値ＲＲＥＦを有している。したがってトランジスタ５３，５５がオンすると、当該パスには、クランプ電圧ＶＣＬＭＰとリファレンス抵抗素子５４の抵抗値ＲＲＥＦによって決まる第１の電流Ｉ１が流れることになる。ここで、リファレンス抵抗素子５４の抵抗値ＲＲＥＦは、可変抵抗素子Ｒの高抵抗状態における抵抗値と、可変抵抗素子Ｒの低抵抗状態における抵抗値の中間値となるよう設計されている。
【００３５】
さらに、リファレンス電流発生回路４４ａには、リーク調整回路５７ａが設けられている。本実施形態においては、リーク調整回路５７ａがノードＡとソース配線ＶＳＬとの間に挿入されている。リーク調整回路５７ａは、オフ状態であるスイッチ回路ＹＪによるリーク電流相当分をリファレンス電流ＩＳＡに加算するための回路である。したがって、リファレンス電流ＩＳＡの値は、上述した第１の電流Ｉ１と、リーク調整回路５７ａに流れる第２の電流Ｉ２の和によって定義されることになる。
【００３６】
図５は、第１の実施形態におけるリーク調整回路５７ａの回路図である。
【００３７】
図５に示すように、本実施形態におけるリーク調整回路５７ａは、並列接続された７つのダミースイッチ回路ＤＹＪ０〜ＤＹＪ６からなる。ダミースイッチ回路ＤＹＪ０〜ＤＹＪ６は、いずれもノードＡとソース配線ＶＳＬとの間に接続されており、いずれもオフ状態である。ダミースイッチ回路ＤＹＪ０〜ＤＹＪ６の回路構成及びそのトランジスタサイズは、いずれもスイッチ回路ＹＪと一致している。尚、図５は、１つのグローバルビット線ＧＢＬｋに計８つのスイッチ回路ＹＪが並列接続されている場合に用いられるリーク調整回路５７ａの回路例を示している。グローバルビット線ＧＢＬｋに更に多くの、例えばｎ個のスイッチ回路ＹＪが並列接続されるケースにおいては、ダミースイッチ回路の個数は（ｎ−１）個となる。以下、他の実施形態においても同様である。
【００３８】
図４に戻って、センスアンプ回路４１ｋの回路構成について説明する。
【００３９】
図４に示すように、センスアンプ回路４１ｋは、電源配線ＶＬとグローバルビット線ＧＢＬｋとの間にこの順に直列接続されたトランジスタ６１〜６３を備えている。トランジスタ６１，６２はＰチャンネル型のＭＯＳトランジスタであり、トランジスタ６３はＮチャンネル型のＭＯＳトランジスタである。
【００４０】
トランジスタ６１のゲート電極には、リファレンス電位ＶＲＥＦＳＡが供給される。これにより、トランジスタ５１，６１はカレントミラー回路を構成し、トランジスタ５１が出力トランジスタを構成する。トランジスタ６１は、トランジスタ５１と同じトランジスタサイズを有しており、したがって、トランジスタ６１にもリファレンス電流ＩＳＡが流れることになる。
【００４１】
トランジスタ６２のゲート電極には、センス活性化信号ＲＥＳＡが入力される。センス活性化信号ＲＥＳＡは、リード動作時においてカラム制御回路１３がいずれかのスイッチ回路ＹＪを選択する際、所定のタイミングでハイレベルとなる信号である。したがって、リード動作時においてカラムアクセスが行われると、トランジスタ６２がオンするため、センスアンプ回路４１ｋにはリファレンス電流ＩＳＡが流れることになる。
【００４２】
トランジスタ６３のゲート電極には、オペアンプ６４の出力信号が供給される。オペアンプ６４の非反転入力端子（＋）にはクランプ電圧ＶＣＬＭＰが入力され、反転入力端子（−）はトランジスタ６３のソースに接続されている。かかる構成により、トランジスタ６３及びオペアンプ６４はクランプ回路を構成し、グローバルビット線ＧＢＬｋのレベルはクランプ電圧ＶＣＬＭＰに固定される。
【００４３】
センスアンプ回路４１ｋは、さらにコンパレータ回路６５を備えている。コンパレータ回路６５は、リファレンス電位ＶＲＥＦＳＡとノードＢの電位を比較し、その結果に基づいて出力信号ＯＵＴｋを生成する。具体的には、ノードＢの電位がリファレンス電位ＶＲＥＦＳＡよりも高ければ出力信号ＯＵＴｋはハイレベルとなり、逆に、ノードＢの電位がリファレンス電位ＶＲＥＦＳＡよりも低ければ出力信号ＯＵＴｋはローレベルとなる。出力信号ＯＵＴｋは、図２に示したリードライトバスＲＷＢＳｋを介して入出力回路４３に供給される。
【００４４】
さらに、センスアンプ回路４１ｋは、Ｐチャンネル型のＭＯＳトランジスタ６６を備えている。トランジスタ６６はいわゆるプリチャージ回路であり、プリチャージ電位ＶＣＬＭＰＡが供給されるプリチャージ配線ＶＰとグローバルビット線ＧＢＬｋとの間に接続されている。トランジスタ６６のゲート電極にはプリチャージ信号ＰＲＥＣが供給されており、これが活性化するとグローバルビット線ＧＢＬｋがプリチャージ電位ＶＣＬＭＰＡにプリチャージされる。
【００４５】
以上が第１の実施形態による半導体装置１０ａの回路構成である。以上説明したように、本実施形態による半導体装置１０ａにおいては、リファレンス電流発生回路４４ａにリーク調整回路５７ａが含まれている。リーク調整回路５７ａはオフ状態である７つのダミースイッチ回路ＤＹＪ０〜ＤＹＪ６からなり、その両端にはクランプ電圧ＶＣＬＭＰが印加される。これにより、リード動作時におけるグローバルビット線ＧＢＬと同じ状態が再現されている。
【００４６】
つまり、リード動作時においては、センスアンプ回路４１によってグローバルビット線ＧＢＬにクランプ電圧ＶＣＬＭＰが印加されるとともに、割り当てられた８つのローカルビット線ＬＢＬのうち、１つのみがスイッチ回路ＹＪを介して接続され、他の７つはスイッチ回路ＹＪによって切断されている。そして、これら７つのローカルビット線ＬＢＬはソース配線ＶＳＬに接続されているため、オフ状態である７つのスイッチ回路ＹＪはＶＣＬＭＰ−ＶＳＬの電圧が印加された状態となり、わずかなリーク電流が生じている。
【００４７】
このリーク電流は、同じ回路構成を有するリーク調整回路５７ａによって正確に再現される。つまり、オフ状態である７つのスイッチ回路ＹＪを介して流れるリーク電流の合計をＩｌｅａｋとした場合、
Ｉｌｅａｋ≒Ｉ２
となり、この電流Ｉ２がリファレンス抵抗素子５４に流れる電流Ｉ１に加算される。
【００４８】
ここで、リード動作時において選択されたメモリセルＭＣに流れるリード電流をＩｃｅｌｌとした場合、グローバルビット線ＧＢＬにはＩｃｅｌｌ＋Ｉｌｅａｋに相当するリード電流が流れることになる。一方、リファレンス電流ＩＳＡはＩ１＋Ｉ２であり、上述の通り、第２の電流Ｉ２はリーク電流Ｉｌｅａｋにほぼ等しいことから、センスアンプ回路４１は、実質的にリード電流Ｉｃｅｌｌと第１の電流Ｉ１とを比較することになる。
【００４９】
そして、第１の電流Ｉ１は、可変抵抗素子Ｒが低抵抗状態である場合におけるリード電流Ｉｃｅｌｌと、高抗状態である場合におけるリード電流Ｉｃｅｌｌの中間値であることから、センスアンプ回路４１は可変抵抗素子Ｒが低抵抗状態であるか高抵抗状態であるかを判定することが可能となる。具体的には、可変抵抗素子Ｒが低抵抗状態であれば、ノードＢの電位はリファレンス電位ＶＲＥＦＳＡよりも低下するため、コンパレータ回路６５の出力信号ＯＵＴはローレベルとなり、逆に、可変抵抗素子Ｒが高抵抗状態であれば、ノードＢの電位はリファレンス電位ＶＲＥＦＳＡよりも高くなるため、コンパレータ回路６５の出力信号ＯＵＴはハイレベルとなる。
【００５０】
このように、本実施形態による半導体装置１０ａによれば、ダミースイッチ回路ＤＹＪを用いてリーク電流Ｉｌｅａｋを再現した第２の電流Ｉ２を生成し、これを第１の電流Ｉ１に加算していることから、リーク電流Ｉｌｅａｋを考慮した正確なセンス動作を行うことが可能となる。
【００５１】
通常、リーク電流Ｉｌｅａｋはリード電流Ｉｃｅｌｌよりも十分に小さい。つまり、
Ｉｃｅｌｌ＞Ｉｌｅａｋ
であり、したがって、
Ｉ１＞Ｉ２
である。しかしながら、大容量化によって１つのグローバルビット線ＧＢＬにより多数のスイッチ回路ＹＪが接続されると、その分、リーク電流Ｉｌｅａｋが増大する。また、高集積化のためにメモリセルＭＣがより小型化されると、その分、リード電流Ｉｃｅｌｌが減少する。このため、大容量化や高集積化が進むと、リーク電流Ｉｌｅａｋとリード電流Ｉｃｅｌｌとの差が縮まり、これによりリーク電流Ｉｌｅａｋによる影響が相対的に増大する。しかしながら、本実施形態によれば、リーク電流Ｉｌｅａｋによる影響が大きい場合であっても、実質的にこれを排除した状態でセンス動作を行うことができるため、大容量化及び高集積化された半導体装置に対して特に好適である。
【００５２】
次に第２の実施形態について説明する。
【００５３】
図６は、第２の実施形態において用いるリーク調整回路５７ｂの回路図である。
【００５４】
図６に示すように、本実施形態にて用いるリーク調整回路５７ｂは、ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄが追加されている点において、図５に示したリーク調整回路５７ａと相違している。その他の構成については、図５に示したリーク調整回路５７ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５５】
ダミーライトアンプ回路４２Ｄはライトアンプ回路４２のダミー回路であり、非活性状態であるライトアンプ回路４２と同じ回路条件、即ち、高電位側及び低電位側にグローバルビット線ＧＢＬを其々ドライブする構成を有している。非活性状態であるライトアンプ回路４２からグローバルビット線ＧＢＬへのリーク電流は、ダミーライトアンプ回路４２Ｄによって再現される。具体的には、高電位側からのリーク電流が大きい場合、ダミーライトアンプ回路４２Ｄに流れる電流は、ダミースイッチ回路ＤＹＪに流れる電流とは逆向きに第２の電流Ｉ２を減少させる方向に作用する。一方、低電位側からのリーク電流が大きい場合には、第２の電流Ｉ２を増加させる方向に作用する。
【００５６】
ダミープリチャージ回路４５Ｄは、プリチャージ回路のダミー回路である。プリチャージ回路とは、グローバルビット線ＧＢＬを所定の電位、例えばプリチャージ電位ＶＣＬＭＰＡにプリチャージするための回路であり、図４に示したように、センスアンプ回路４１内のトランジスタ６６によって構成される。ダミープリチャージ回路４５Ｄは、非活性状態であるプリチャージ回路（トランジスタ６６）と同じ回路条件を有しており、このため、非活性状態であるプリチャージ回路からグローバルビット線ＧＢＬへのリーク電流は、ダミープリチャージ回路４５Ｄによって再現される。尚、ダミープリチャージ回路４５Ｄに流れる電流は、ダミースイッチ回路ＤＹＪに流れる電流と同様に、ノードＡからダミープリチャージ回路４５Ｄに向かって流れる。このため、ダミープリチャージ回路４５Ｄは、第２の電流Ｉ２を増加させる方向に作用する。尚、プリチャージ回路を設けない場合には、ダミープリチャージ回路４５Ｄを設ける必要はない。
【００５７】
このように、リーク調整回路５７ｂは、ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄをさらに備えている。このため、リーク調整回路５７ｂに流れる第２の電流Ｉ２は、スイッチ回路ＹＪによるリーク電流だけでなく、ライトアンプ回路４２やプリチャージ回路に関連してグローバルビット線ＧＢＬに流れるリーク電流についても考慮された値となる。これにより、グローバルビット線ＧＢＬのリーク電流Ｉｌｅａｋをより厳密に考慮した正確なセンス動作が可能となる。
【００５８】
図７は、本発明の第３の実施形態による半導体装置１０ｃの全体構成を示すブロック図である。
【００５９】
図７に示すように、第３の実施形態による半導体装置１０ｃは、リセット端子２８及びリーク検出回路４６ｃが追加されている点において、図１に示した半導体装置１０ａと相違している。また、図１のリファレンス電流発生回路４４ａについても、リファレンス電流発生回路４４ｃに置き換えられている。その他の構成については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６０】
リファレンス電流発生回路４４ｃは、図４に示したリファレンス電流発生回路４４ａと基本的に同じ回路構成を有しているが、リーク調整回路５７ａがリーク調整回路５７ｃに置き換えられている点において異なる。
【００６１】
図８は、リーク調整回路５７ｃの回路図である。
【００６２】
図８に示すように、リーク調整回路５７ｃはＮチャンネル型のＭＯＳトランジスタＮ１によって構成されている。トランジスタＮ１はノードＡとソース配線ＶＳＬとの間に接続されており、そのゲート電極にはバイアス電位ＶｂｉａｓＮが供給されている。つまり、リーク調整回路５７ｃは、バイアス電位ＶｂｉａｓＮのレベルに基づいて第２の電流Ｉ２の値を調整する。バイアス電位ＶｂｉａｓＮは、リーク検出回路４６ｃによって生成される。
【００６３】
図９は、リーク検出回路４６ｃの回路図である。
【００６４】
図９に示すように、リーク検出回路４６ｃは、電源配線ＶＬとソース配線ＶＳＬとの間にこの順に直列接続されたトランジスタ７１〜７３を備えている。トランジスタ７１，７２はＰチャンネル型のＭＯＳトランジスタであり、トランジスタ７３はＮチャンネル型のＭＯＳトランジスタである。
【００６５】
トランジスタ７１のゲート電極は、トランジスタ７２のドレインに接続されている。トランジスタ７２のゲート電極にはリセット端子２８を介して初期化シーケンス信号ＩＮＩＴが入力されており、これにより初期化シーケンス信号ＩＮＩＴがローレベルに活性化すると、トランジスタ７１にはリファレンス電流Ｉ２ｒｅｆが流れる。また、初期化シーケンス信号ＩＮＩＴに関し、リセット端子２８からの信号の代わりに、パワーオン時に半導体装置の内部で発生する初期化信号を用いてもかまわない。
【００６６】
トランジスタ７３のゲート電極には、バイアス発生回路９２ｃによって生成されるバイアス電位ＶｂｉａｓＮが供給される。したがって、トランジスタ７３のオン抵抗はバイアス電位ＶｂｉａｓＮのレベルによって決まる。そして、リファレンス電流Ｉ２ｒｅｆの値は、トランジスタ７３のオン抵抗によって決まることになる。
【００６７】
さらに、リーク検出回路４６ｃは、電源配線ＶＬとソース配線ＶＳＬとの間にこの順に直列接続されたトランジスタ８１，８２及びダミースイッチ回路ＤＪＹを備えている。トランジスタ８１，８２はＰチャンネル型のＭＯＳトランジスタである。
【００６８】
トランジスタ８１のゲート電極は、トランジスタ７１のゲート電極に接続されている。これにより、トランジスタ７１，８１はカレントミラー回路を構成し、トランジスタ７１が入力トランジスタ、トランジスタ８１が出力トランジスタを構成する。トランジスタ７２のゲート電極にはリセット端子２８を介して初期化シーケンス信号ＩＮＩＴが入力されており、これにより初期化シーケンス信号ＩＮＩＴがローレベルに活性化すると、トランジスタ８１にもリファレンス電流Ｉ２ｒｅｆが流れることになる。
【００６９】
ダミースイッチ回路ＤＪＹは、並列接続された７つのダミースイッチ回路ＤＪＹ０〜ＤＪＹ６からなる。ダミースイッチ回路ＤＪＹ０〜ＤＪＹ６は、図５に示したダミースイッチ回路ＤＳＷ０〜ＤＳＷ６に相当する回路であり、いずれもオフ状態である。ダミーリーク電流Ｉｌｅａｋｄは、実際のリーク電流Ｉｌｅａｋを再現したものである。
【００７０】
リーク検出回路４６ｃは、さらにコンパレータ８３を備えている。コンパレータ８３は、トランジスタ７２のドレイン電位とトランジスタ８２のドレイン電位を比較し、その結果に基づいて比較信号ＣＯＭＰを生成する。具体的には、トランジスタ７２のドレイン電位よりもトランジスタ８２のドレイン電位の方が高ければ比較信号ＣＯＭＰはハイレベルとなり、逆に、トランジスタ７２のドレイン電位よりもトランジスタ８２のドレイン電位の方が低ければ比較信号ＣＯＭＰはローレベルとなる。比較信号ＣＯＭＰは、カウンター回路９１に供給される。
【００７１】
カウンター回路９１は、比較信号ＣＯＭＰに基づいてカウントアップ又はカウントダウンするアップダウンカウンタである。カウンター回路９１のカウント値ＣＮＴは、バイアス発生回路９２ｃに供給され、バイアス発生回路９２ｃはカウント値ＣＮＴに応じたレベルのバイアス電位ＶｂｉａｓＮを生成する。
【００７２】
かかる構成により、初期化シーケンス信号ＩＮＩＴがローレベルに活性化すると、トランジスタ７３に流れるリファレンス電流Ｉ２ｒｅｆと、ダミースイッチ回路ＤＹＪに流れるダミーリーク電流Ｉｌｅａｋｄとの比較が開始される。その結果、ダミーリーク電流Ｉｌｅａｋｄの方が大きい場合には、カウンター回路９１はカウント値ＣＮＴをカウントアップし、これに応答してバイアス発生回路９２ｃはバイアス電位ＶｂｉａｓＮのレベルを上昇させる。これにより、リファレンス電流Ｉ２ｒｅｆが増大する。逆に、ダミーリーク電流Ｉｌｅａｋｄの方が小さい場合には、カウンター回路９１はカウント値ＣＮＴをカウントダウンし、これに応答してバイアス発生回路９２ｃはバイアス電位ＶｂｉａｓＮのレベルを低下させる。これにより、リファレンス電流Ｉ２ｒｅｆが減少する。
【００７３】
このような動作を繰り返すことにより、リファレンス電流Ｉ２ｒｅｆの値がダミーリーク電流Ｉｌｅａｋｄの値とほぼ一致するよう、バイアス電位ＶｂｉａｓＮのレベルが制御される。このようにしてレベルが決定されたバイアス電位ＶｂｉａｓＮは、図８に示したリーク調整回路５７ｃに供給される。これにより、リーク調整回路５７ｃに流れる第２の電流Ｉ２の値は、ダミーリーク電流Ｉｌｅａｋｄの値とほぼ一致することになる。
【００７４】
このように、本実施形態による半導体装置１０ｃは、リーク電流Ｉｌｅａｋに相当する第２の電流Ｉ２をバイアス電位ＶｂｉａｓＮに基づいて生成している。このため、第２の電流Ｉ２の値を固定することなく、動作環境などに応じて変化させることが可能となる。
【００７５】
図１０は、本発明の第４の実施形態による半導体装置１０ｄの全体構成を示すブロック図である。
【００７６】
図１０に示すように、第４の実施形態による半導体装置１０ｄは、リーク検出回路４６ｃがリーク検出回路４６ｄに置き換えられ、リファレンス電流発生回路４４ｃがリファレンス電流発生回路４４ｄに置き換えられている点において、図７に示した第３の実施形態と相違している。その他の構成については第３の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７７】
リファレンス電流発生回路４４ｄは、図４に示したリファレンス電流発生回路４４ａと基本的に同じ回路構成を有しているが、リーク調整回路５７ａがリーク調整回路５７ｄに置き換えられている点において異なる。
【００７８】
図１１は、リーク調整回路５７ｄの回路図である。
【００７９】
図１１に示すように、リーク調整回路５７ｄはＮチャンネル型のＭＯＳトランジスタＮ１とＰチャンネル型のＭＯＳトランジスタＰ１によって構成されている。トランジスタＮ１はノードＡとソース配線ＶＳＬとの間に接続されており、そのゲート電極にはバイアス電位ＶｂｉａｓＮが供給されている。一方、トランジスタＰ１は電源配線ＶＬとノードＡとの間に接続されており、そのゲート電極にはバイアス電位ＶｂｉａｓＰが供給されている。このように、リーク調整回路５７ｄにはトランジスタＰ１が追加されていることから、第２の電流Ｉ２を減少させる方向に制御することも可能である。バイアス電位ＶｂｉａｓＮ，ＶｂｉａｓＰは、いずれもリーク検出回路４６ｄによって生成される。
【００８０】
図１２は、リーク検出回路４６ｄの回路図である。
【００８１】
図１２に示すリーク検出回路４６ｄは、Ｐチャンネル型のＭＯＳトランジスタ７４、ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄが追加されている点、並びに、バイアス発生回路９２ｃがバイアス発生回路９２ｄに置き換えられている点において、図９に示したリーク検出回路４６ｃと相違している。その他の構成については図９に示したリーク検出回路４６ｃと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８２】
ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄは、図６に示したダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄに相当する回路である。したがって、ダミーライトアンプ回路４２Ｄは非活性状態であるライトアンプ回路４２と同じ回路条件を有し、ダミープリチャージ回路４５Ｄは、非活性状態であるプリチャージ回路と同じ回路条件を有している。
【００８３】
トランジスタ７４のゲート電極には、バイアス発生回路９２ｄによって生成されるバイアス電位ＶｂｉａｓＰが供給される。したがって、トランジスタ７４のオン抵抗はバイアス電位ＶｂｉａｓＰのレベルによって決まる。したがって、リファレンス電流Ｉ２ｒｅｆの値は、トランジスタ７３，７４のオン抵抗によって決まることになる。
【００８４】
以上の構成により、初期化シーケンス信号ＩＮＩＴがローレベルに活性化すると、トランジスタ７３，７４に流れるリファレンス電流Ｉ２ｒｅｆと、ダミースイッチ回路ＤＪＹ、ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄに流れるダミーリーク電流Ｉｌｅａｋｄとの比較が開始される。その結果、ダミーリーク電流Ｉｌｅａｋｄの方が大きい場合には、カウンター回路９１はカウント値ＣＮＴをカウントアップし、これに応答してバイアス発生回路９２ｄはバイアス電位ＶｂｉａｓＮのレベルを上昇させる。これにより、リファレンス電流Ｉ２ｒｅｆが増大する。逆に、ダミーリーク電流Ｉｌｅａｋｄの方が小さい場合には、カウンター回路９１はカウント値ＣＮＴをカウントダウンし、これに応答してバイアス発生回路９２ｄはバイアス電位ＶｂｉａｓＰのレベルを低下させる。これにより、リファレンス電流Ｉ２ｒｅｆが減少する。
【００８５】
このような動作を繰り返すことにより、リファレンス電流Ｉ２ｒｅｆの値がダミーリーク電流Ｉｌｅａｋｄの値とほぼ一致するよう、バイアス電位ＶｂｉａｓＮ，ＶｂｉａｓＰのレベルが制御される。このようにしてレベルが決定されたバイアス電位ＶｂｉａｓＮ，ＶｂｉａｓＰは、図１１に示したリーク調整回路５７ｄに供給される。これにより、リーク調整回路５７ｄに流れる第２の電流Ｉ２の値は、ダミーリーク電流Ｉｌｅａｋｄの値とほぼ一致することになる。
【００８６】
このように、本実施形態による半導体装置１０ｄは、第３の実施形態による半導体装置１０ｃによる効果に加え、ライトアンプ回路４２やプリチャージ回路からグローバルビット線ＧＢＬに流れるリーク電流についても考慮されることから、より正確なセンス動作が可能となる。
【００８７】
図１３は、本発明の第５の実施形態において用いるリーク検出回路４６ｅの回路図である。
【００８８】
図１３に示すリーク検出回路４６ｅにおいては、ノードＤにダミースイッチ回路ＤＹＪ、ダミーライトアンプ回路４２Ｄ及びダミープリチャージ回路４５Ｄが接続されておらず、ノードＤがリーク検出回路４６ｅの外部に引き出されている。その他の構成については図１２に示したリーク検出回路４６ｄと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８９】
図１４は、ノードＤの接続先を説明するための回路図である。
【００９０】
図１４に示すように、ノードＤはスイッチ回路９０を介してグローバルビット線ＧＢＬ０に接続されている。特に限定されるものではないが、グローバルビット線ＧＢＬ０はメモリセルアレイ１１のＸ方向における端部に設けられたグローバルビット線であり、初期化シーケンス信号ＩＮＩＴが活性化するとノードＤに接続される。初期化シーケンス信号ＩＮＩＴが非活性状態である通常動作時においては、スイッチ回路９０によってグローバルビット線ＧＢＬ０はノードＤから切り離され、通常のグローバルビット線として使用することができる。
【００９１】
初期化シーケンス信号ＩＮＩＴは所定のカラムセレクタＹＳＥＬ０にも供給されており、これが活性化すると、カラムアドレスＹＡＤＤにかかわらず所定のスイッチ回路が選択される。特に限定されるものではないが、カラムセレクタＹＳＥＬ０はメモリセルアレイ１１のＹ方向における端部に設けられている。
【００９２】
図１４に示すように、各カラムセレクタＹＳＥＬには、カラムアドレスＹＡＤＤをデコードすることによって生成されたデコード信号ＹＳが供給される。カラムセレクタＹＳＥＬは、対応するデコード信号ＹＳが活性化すると、対応するスイッチ回路ＹＪをオンさせる。そして、所定のカラムセレクタＹＳＥＬ０については、上述の通り、初期化シーケンス信号ＩＮＩＴが活性化すると、対応するスイッチ回路ＹＪを強制的にオンさせる。
【００９３】
かかる構成により、初期化シーケンス信号ＩＮＩＴが活性化すると、ノードＤは、１つのスイッチ回路ＹＪがオン状態であり、残りの７つのスイッチ回路ＹＪがオフ状態であるグローバルビット線ＧＢＬ０に接続されることになる。この状態におけるグローバルビット線ＧＢＬ０には、オフ状態である７つのスイッチ回路ＹＪを介してリーク電流Ｉｌｅａｋが流れる。尚、グローバルビット線ＧＢＬ０は、オン状態である１つのスイッチ回路ＹＪを介して所定のローカルビット線ＬＢＬに接続されるが、ワード線ＷＬが非活性状態のため、いずれのメモリセルＭＣも選択されない。
【００９４】
このようにして、実際に使用するグローバルビット線ＧＢＬ０に流れるリーク電流Ｉｌｅａｋが実測される。これにより、図１３に示したリーク検出回路４６ｅは、実測されたリーク電流Ｉｌｅａｋを参照することによってバイアス電位ＶｂｉａｓＮ，ＶｂｉａｓＰを生成することができるため、第２の電流Ｉ２の値をより正確な値とすることが可能となる。
【００９５】
しかも、本実施形態においてはダミースイッチ回路ＤＹＪなどを設ける必要がないことから、チップ面積を削減することも可能である。また、メモリセルアレイ１１の端部に設けられたグローバルビット線ＧＢＬ０やカラムセレクタＹＳＥＬ０を実測に使用していることから、規則的に配置されるべき他の配線を迂回させる必要などが生じない。
【００９６】
図１５は、本発明の第６の実施形態にて用いるセンスアンプ回路４１ｆ、リファレンス電流発生回路４４ｆ及びタイミング制御回路１００の回路図である。
【００９７】
本実施形態による半導体装置は、グローバルビット線ＧＢＬに流れる電流を電流センスではなく電圧センスすることにより、メモリセルＭＣの情報を読み出す。
【００９８】
図１５に示すように、リファレンス電流発生回路４４ｆは、図４に示したリファレンス電流発生回路４４ａの一部を抜き出した回路構成を有している。具体的には、トランジスタ５３，５５、リファレンス抵抗素子５４及びリーク調整回路５７ａによって構成されている。これらの機能は図４を用いて説明したとおりであり、したがってノードＥにはリファレンス電流ＩＳＡが流れる。
【００９９】
ノードＥは、タイミング制御回路１００に接続される。タイミング制御回路１００は、トランジスタ１０１〜１０７とバッファ回路１０８によって構成されている。
【０１００】
トランジスタ１０１〜１０３は、電源配線ＶＬと接地配線ＳＬとの間にこの順に直列接続されており、トランジスタ１０１がＰチャンネル型、トランジスタ１０２，１０３がＮチャンネル型である。接地配線ＳＬとは、接地電位ＶＳＳが供給される電源配線である。トランジスタ１０１〜１０３のゲート電極には、それぞれイコライズ信号ＳＡＥＱ、ホールド信号ＶＨＯＬＤ及びセット信号ＢＬＳＥＴが供給される。そして、トランジスタ１０１とトランジスタ１０２の接続点であるノードＢＬＳＡＲは、トランジスタ１０６のゲート電極に接続されている。また、トランジスタ１０２とトランジスタ１０３の接続点は、ノードＥに接続されている。
【０１０１】
トランジスタ１０４〜１０６は、電源配線ＶＬと接地配線ＳＬとの間にこの順に直列接続されており、トランジスタ１０４がＰチャンネル型、トランジスタ１０５，１０６がＮチャンネル型である。トランジスタ１０４，１０５のゲート電極には、それぞれ反転ラッチ信号ＬＡＴＢ及びラッチ信号ＬＡＴが供給される。そして、トランジスタ１０４とトランジスタ１０５の接続点であるノードＤＬＲは、バッファ回路１０８の入力ノードに接続されている。
【０１０２】
トランジスタ１０７はＮチャンネル型であり、ノードＤＬＲと接地配線ＳＬとの間に接続されている。トランジスタ１０７のゲート電極には反転ラッチ信号ＬＡＴＢが供給される。
【０１０３】
詳細については後述するが、かかる構成により、バッファ回路１０８から出力される第１の制御信号ＡＹＪの活性化タイミングは、リファレンス電流ＩＳＡの電流量に応じて変化する。
【０１０４】
センスアンプ回路４１ｆは、トランジスタ１１１〜１１７とフリップフロップ回路１２０によって構成されている。
【０１０５】
トランジスタ１１１〜１１３は、電源配線ＶＬと接地配線ＳＬとの間にこの順に直列接続されており、トランジスタ１１１がＰチャンネル型、トランジスタ１１２，１１３がＮチャンネル型である。トランジスタ１１１〜１１３のゲート電極には、それぞれイコライズ信号ＳＡＥＱ、ホールド信号ＶＨＯＬＤ及びセット信号ＢＬＳＥＴが供給される。つまり、タイミング制御回路１００に含まれるトランジスタ１０１〜１０３と同じ回路構成を有している。そして、トランジスタ１１１とトランジスタ１１２の接続点であるノードＢＬＳＡは、トランジスタ１１６のゲート電極に接続されている。また、トランジスタ１１２とトランジスタ１１３の接続点は、対応するグローバルビット線ＧＢＬに接続されている。
【０１０６】
ここで、トランジスタ１１１〜１１３は、グローバルビット線ＧＢＬに流れるリード電流をノードＢＬＳＡの電位変化速度に変換する電流電圧変換回路を構成する。ノードＢＬＳＡの電位レベルは、リード電流の電流量を示す第２の制御信号として用いられる。
【０１０７】
トランジスタ１１４〜１１６は、電源配線ＶＬと接地配線ＳＬとの間にこの順に直列接続されており、トランジスタ１１４がＰチャンネル型、トランジスタ１１５，１１６がＮチャンネル型である。つまり、タイミング制御回路１００に含まれるトランジスタ１０４〜１０６と同じ回路構成を有している。トランジスタ１１４，１１５のゲート電極には、それぞれプリチャージ信号ＬＡＴＰＲＥ及び第１の制御信号ＡＹＪが供給される。そして、トランジスタ１１４とトランジスタ１１５の接続点は、フリップフロップ回路１２０の入力ノードに接続されている。フリップフロップ回路１２０の出力ノードからは、出力信号ＯＵＴが出力される。
【０１０８】
ここで、トランジスタ１１４〜１１６及びフリップフロップ回路１２０は、第１の制御信号ＡＹＪと、第２の制御信号であるノードＢＬＳＡの電位レベルに基づいて出力信号ＯＵＴを生成する判定回路を構成する。
【０１０９】
図１６は、タイミング制御回路１００及びセンスアンプ回路４１ｆの動作を説明するためのタイミング図である。
【０１１０】
まず、アドレス信号ＡＤＤの入力に応答して所定のカラム選択信号ＹＪＴ，ＹＪＢ及びホールド信号ＶＨＯＬＤが活性化し（時刻ｔ１）、さらに所定のワード線ＷＬが活性化すると（時刻ｔ２）、選択されたメモリセルＭＣがグローバルビット線ＧＢＬに接続される。次に、セット信号ＢＬＳＥＴがローレベルに変化するとともに、プリチャージ信号ＬＡＴＰＲＥがハイレベルに変化し（時刻ｔ３）、これによりセンス動作が可能な状態となる。
【０１１１】
ここで、時刻ｔ３〜ｔ５の期間においてイコライズ信号ＳＡＥＱが活性化し、これにより、グローバルビット線ＧＢＬが電源配線ＶＬに接続されるとともに、リファレンス電流発生回路４４ｆのノードＥも電源配線ＶＬに接続される。その結果、ノードＢＬＳＡＲ，ＢＬＳＡは電源電位ＶＤＤまで上昇し、トランジスタ１０６，１１６はオン状態となる。
【０１１２】
この間、時刻ｔ４においてラッチ信号ＬＡＴＴ，ＬＡＴＢが活性化し、トランジスタ１０４，１０５，１１４がオン、トランジスタ１０７がオフとなる。これにより、タイミング制御回路１００内においては、トランジスタ１０４〜１０６を介して電流が流れるため、ノードＤＬＲの電位が上昇する。ノードＤＬＲの電位は、トランジスタ１０６のオン抵抗によって決まる。
【０１１３】
時刻ｔ５になると、イコライズ信号ＳＡＥＱが非活性状態に戻り、これによりトランジスタ１０１，１１１がオフする。したがって、ノードＢＬＳＡＲ，ＢＬＳＡの電位は徐々に低下する。ここで、ノードＢＬＳＡＲの電位低下速度はリファレンス電流ＩＳＡによって決まり、ノードＢＬＳＡの電位低下速度はリード電流Ｉｃｅｌｌ及びリーク電流Ｉｌｅａｋによって決まる。
【０１１４】
ノードＢＬＳＡＲの電位が低下すると、これに伴ってトランジスタ１０６のオン抵抗が徐々に高くなる。このためノードＤＬＲの電位も徐々に高くなり、これがバッファ回路１０８のしきい値を超えると、第１の制御信号ＡＹＪがハイレベルに変化する。一方、センスアンプ回路４１ｆにおいては、ノードＢＬＳＡの電位が低下すると、これに伴ってトランジスタ１１６のオン抵抗が徐々に高くなる。
【０１１５】
そして、第１の制御信号ＡＹＪがハイレベルに変化した際、第２の制御信号であるノードＢＬＳＡの電位が所定値以上であれば（符号Ｈ参照）、フリップフロップ回路１２０の入力ノードはローレベルとなるため、センスアンプ回路４１ｆからはハイレベルの出力信号ＯＵＴが出力される。このような動作は、リード電流Ｉｃｅｌｌが小さい場合、つまり、選択された可変抵抗素子Ｒが高抵抗状態である場合に行われる。
【０１１６】
一方、第１の制御信号ＡＹＪがハイレベルに変化した際、第２の制御信号であるノードＢＬＳＡの電位が所定値未満であれば（符号Ｌ参照）、フリップフロップ回路１２０の入力ノードはハイレベルとなるため、センスアンプ回路４１ｆからはローレベルの出力信号ＯＵＴが出力される。このような動作は、リード電流Ｉｃｅｌｌが大きい場合、つまり、選択された可変抵抗素子Ｒが低抵抗状態である場合に行われる。
【０１１７】
以上の動作は、実質的にノードＢＬＳＡＲ，ＢＬＳＡの電位低下速度を比較していることに他ならない。そして、ノードＢＬＳＡＲの電位低下速度はリファレンス電流ＩＳＡによって決まり、ノードＢＬＳＡの電位低下速度はリード電流Ｉｃｅｌｌ及びリーク電流Ｉｌｅａｋによって決まるのであるから、リード電流Ｉｃｅｌｌ及びリーク電流Ｉｌｅａｋがリファレンス電流ＩＳＡに対して大きいか小さいかによって、出力信号ＯＵＴの論理レベルが決まることになる。
【０１１８】
そして、本実施形態においては、リファレンス電流ＩＳＡにリーク成分である第２の電流Ｉ２が含まれていることから、電圧センス型のセンスアンプ回路４１ｆを用いた場合であっても、正しいセンス動作を実現することが可能となる。
【０１１９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２０】
１０ａ，１０ｃ，１０ｄ    半導体装置
１１      メモリセルアレイ
１２      ロウ制御回路
１３      カラム制御回路
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ端子
２５，２６    電源端子
２７      リファレンス端子
２８      リセット端子
３１      アドレス入力回路
３２      アドレスラッチ回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      タイミングジェネレータ
３７      内部電源発生回路
４１，４１ｆ    センスアンプ回路
４２      ライトアンプ回路
４２Ｄ    ダミーライトアンプ回路
４３      入出力回路
４４ａ，４４ｃ，４４ｄ，４４ｆ    リファレンス電流発生回路
４５Ｄ    ダミープリチャージ回路
４６ｃ，４６ｄ，４６ｅ    リーク検出回路
５１〜５３，５５    トランジスタ
５４      リファレンス抵抗素子
５６      オペアンプ
５７ａ，５７ｂ，５７ｃ，５７ｄ    リーク調整回路
６１〜６３，６６    トランジスタ
６４      オペアンプ
６５      コンパレータ回路
７１〜７４    トランジスタ
８１，８２    トランジスタ
８３      コンパレータ
９０      スイッチ回路
９１      カウンター回路
９２ｃ，９２ｄ    バイアス発生回路
１００    タイミング制御回路
１０１〜１０７    トランジスタ
１０８    バッファ回路
１１１〜１１７    トランジスタ
１２０    フリップフロップ回路
Ａ，Ｂ，Ｃ，Ｄ，Ｅ    ノード
ＤＪＹ    ダミースイッチ回路
ＧＢＬ    グローバルビット線
Ｉ１      第１の電流
Ｉ２      第２の電流
Ｉｃｅｌｌ    リード電流
Ｉｌｅａｋ    リーク電流
Ｉｌｅａｋｄ  ダミーリーク電流
ＩＳＡ    リファレンス電流
ＬＢＬ    ローカルビット線
ＭＣ      メモリセル
Ｎ１，Ｐ１    トランジスタ
Ｑ        選択トランジスタ
Ｒ        可変抵抗素子
ＲＷＢＳ  リードライトバス
ＳＬ      接地配線
ＳＷ１〜ＳＷ３    トランジスタ
ＶＬ      電源配線
ＶＰ      プリチャージ配線
ＶＳＬ    ソース配線
ＷＬ      ワード線
ＹＢ      ディスチャージスイッチ回路
ＹＪ      スイッチ回路
ＹＳＥＬ  カラムセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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