(57)【要約】      （修正有）【課題】タイミング調整のための設計やり直しによる、設計期間の長期化を防止する。【解決手段】半導体装置２０は、半導体チップ３０上に積層され、平面視で互いに対向する位置に設けられた複数の第１〜第４電源配線Ｅ１〜Ｅ４を有する。第１〜第４電源配線Ｅ１〜Ｅ４は、非環状に形成され、且つ一筆書き状に連続して形成され、電源端子３１，３２，３３，３４とそれぞれ接続される第１〜第４電源幹線と、第１〜第４電源幹線に接続され、第１〜第４電源幹線の異なる位置から半導体チップ３０上に広がる複数の第１〜第４枝配線と、を有する。【選択図】図１
2015037141.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に積層され、平面視で互いに対向する位置に設けられた複数の電源配線を有し、
前記複数の電源配線の各々は、
非環状に形成され、且つ一筆書き状に連続して形成され、電源端子と接続される電源幹線と、前記電源幹線に接続され、前記電源幹線の異なる位置から前記半導体チップ上に広がる複数の枝配線と、を有することを特徴とする半導体装置。
【請求項２】
前記電源幹線は、前記半導体チップの外形に沿った形状を有し、
前記複数の枝配線の各々は、前記半導体チップを複数個の領域に分割した場合の各領域に設けられ、平面視格子状の形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の電源配線は、同一の形状を有し、
前記複数の電源幹線にそれぞれ接続された電源端子は、平面視で互いに重ならない位置に設けられ、同じ電圧値の電源電圧が供給されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の電源配線は、同一の形状を有する４つの電源配線であり、
前記電源幹線は、平面視矩形状の前記半導体チップの外形に沿った形状を有し、
前記複数の枝配線の各々は、前記半導体チップを４等分した場合の各領域に設けられ、
４層の前記電源幹線は、前記半導体チップの互いに異なる角部の近傍で前記電源端子と接続されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記各電源幹線には、複数の電源端子が接続され、
前記各電源幹線と前記複数の電源端子との間にはそれぞれスイッチが設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
非環状に形成され、且つ一筆書き状に連続して形成され、電源端子と接続される電源幹線と、前記電源幹線に接続され、前記電源幹線の異なる位置から半導体チップ上に広がる複数の枝配線とを有する複数の電源配線を、平面視で互いに対向するように前記半導体チップ上に積層する第１工程と、
前記半導体チップ上に複数のセルを初期配置し、前記各セルを、前記複数の電源配線のうち任意の１つの電源配線に接続する第２工程と、
前記セルに接続される電源配線を、前記複数の電源配線のうち異なる電源電圧を供給する電源配線に変更して前記セルの動作タイミングを調整する第３工程と、
を有することを特徴とするレイアウト設計方法。
【請求項７】
前記第２工程の後に、
複数の電圧範囲の電源電圧を前記半導体チップ上の全ての領域に満遍なく供給できるように、前記複数の電源配線の配線幅を調整する工程を有することを特徴とする請求項６に記載のレイアウト設計方法。
【請求項８】
前記第２工程では、前記セルと前記各電源配線とのコンタクト領域が均等に設けられるように、前記セルと前記複数の電源配線とを接続することを特徴とする請求項６又は７に記載のレイアウト設計方法。
【請求項９】
前記各電源幹線には、複数の電源端子が接続され、
前記各電源幹線と前記複数の電源端子との間にはそれぞれスイッチが設けられ、
前記第３工程の後に、
前記スイッチをオンオフ制御して前記セルに供給される電源電圧の電圧値を調整する工程を有することを特徴とする請求項６〜８のいずれか１つに記載のレイアウト設計方法。
【請求項１０】
前記半導体チップは、パワーゲーティングの対象となる第１領域を有し、
前記第１工程では、前記複数の電源配線と併せて、前記第１領域に電源電圧を供給する複数の第１の電源配線を形成し、
前記第２工程の後に、
パワーゲーティングオン状態の前記電源配線及び前記第１の電源配線の電圧分布と、パワーゲーティングオフ状態の前記電源配線及び前記第１の電源配線の電圧分布とが等しくなる場合の前記スイッチのオンオフ状態を示すデータを生成する工程を有することを特徴とする請求項９に記載のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びレイアウト設計方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置（ＬＳＩ）の設計では、ＬＳＩの仕様に従って電源配線が生成され、論理合成により得られたネットリストに基づいてセルの配置／配線（レイアウト）が行われた後、そのレイアウト結果に基づいてタイミング検証が行われる。このタイミング検証では、レイアウト設計されたＬＳＩのパターンデータから配線長、配線幅、配線間隔等の情報が抽出され、セル間の配線における配線抵抗や配線容量による遅延時間が算出されてタイミング解析が実施される。また、近年のＬＳＩにおいては、回路の高集積化、高速化、動作電圧の低電圧化が図られているため、半導体チップにおける電源電圧降下が回路動作の遅延などに大きな影響を及ぼすようになってきている。このため、上記タイミング検証では、各セルの電源電圧降下を考慮してタイミング解析が実施される。そして、このようなタイミング解析の結果に基づいてレイアウトの適否が判断され、回路修正等が行われる。
【０００３】
なお、上記従来技術に関連する先行技術として、特許文献１，２が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６０１４７号公報
【特許文献２】特開２００７−０５２５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記タイミング解析の結果、タイミングエラーの発生によりセルのタイミング調整が必要であると判断された場合には、動作速度の異なるセルへの置き換えや、セルの挿入などが行われる。しかし、セルの挿入領域が無い場合には、セル群をシフトさせてセルを挿入する必要がある。この場合には、セル群のシフト及びセルの挿入によって、新たなタイミングエラーを誘発するおそれがある。新たなタイミングエラーが発生した場合には、タイミング調整にかかるＴＡＴ（Turn Around Time）が増大してしまい、設計期間の長期化を招くという問題がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体チップ上に積層され、平面視で互いに対向する位置に設けられた複数の電源配線を有し、前記複数の電源配線の各々は、非環状に形成され、且つ一筆書き状に連続して形成され、電源端子と接続される電源幹線と、前記電源幹線に接続され、前記電源幹線の異なる位置から前記半導体チップ上に広がる複数の枝配線と、を有する。
【発明の効果】
【０００７】
本発明の一観点によれば、タイミング調整を容易に行うことができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の半導体装置の電源構造を示す概略平面図。
【図２】（ａ）、（ｂ）は、電源配線を示す概略平面図。
【図３】（ａ）、（ｂ）は、電源配線を示す概略平面図。
【図４】設計支援装置の概略構成図。
【図５】第１実施形態のレイアウト設計処理を示すフローチャート。
【図６】初期配置・配線処理を示す説明図。
【図７】初期配置・配線処理を示す説明図。
【図８】（ａ）、（ｂ）は、初期配置・配線処理を示す説明図。
【図９】（ａ）、（ｂ）は、初期配置・配線処理を示す説明図。
【図１０】（ａ）〜（ｄ）は、電圧分布マップを示す説明図。
【図１１】理想状態の電源電圧プロファイルを示す特性図。
【図１２】（ａ）〜（ｃ）は、電源配線の調整処理を示す説明図。
【図１３】（ａ）〜（ｄ）は、電源配線の調整処理を示す説明図。
【図１４】タイミングエラー情報を示す説明図。
【図１５】ＥＣＯリストを示す説明図。
【図１６】セルの電圧決定処理を示す説明図。
【図１７】セルの電圧決定処理を示す説明図。
【図１８】セルの電圧決定処理を示す説明図。
【図１９】電源配線のつなぎかえ処理を示す説明図。
【図２０】（ａ）、（ｂ）は、電源配線の調整処理を示す説明図。
【図２１】（ａ）、（ｂ）は、タイミング調整処理を示す説明図。
【図２２】パワーゲーティング期間及びパワーゲーティングオフ期間における電源電圧プロファイルを示す特性図。
【図２３】第２実施形態の半導体装置の一部を示す概略構成図。
【図２４】（ａ）〜（ｄ）は、第２実施形態の電源配線処理を示す説明図。
【図２５】（ａ）、（ｂ）は、電源配線の調整処理を示す説明図。
【図２６】（ａ）、（ｂ）は、電源配線の調整処理を示す説明図。
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、図１〜図２１に従って第１実施形態を説明する。
まず、図１〜図３に従って、レイアウト設計の対象となる半導体集積回路装置（半導体装置）２０の電源構造について説明する。
【００１０】
図１に示すように、半導体装置２０は、半導体チップ３０を有している。この半導体チップ３０は、コア領域ＣＡと、そのコア領域ＣＡの周囲に形成された電源端子領域とを有している。コア領域ＣＡは、主動作にかかる回路（例えば、階層レイアウトのブロックやマクロ等）が配置される領域である。また、電源端子領域は、コア領域ＣＡ（第１〜第４電源配線Ｅ１〜Ｅ４）に電源電圧を供給する第１〜第４電源端子３１，３２，３３，３４が設けられる領域である。
【００１１】
コア領域ＣＡの表面には、複数層（ここでは、４層）の第１〜第４電源配線Ｅ１，Ｅ２，Ｅ３，Ｅ４が積層されている。第１電源配線Ｅ１には、複数（ここでは、８つ）の第１電源端子３１が接続されている。第２電源配線Ｅ２には、複数（ここでは、８つ）の第２電源端子３２が接続されている。第３電源配線Ｅ３には、複数（ここでは、８つ）の第３電源端子３３が接続されている。第４電源配線Ｅ４には、複数（ここでは、８つ）の第４電源端子３４が接続されている。第１〜第４電源端子３１〜３４の各々は、半導体チップ３０の表面を４つに分割した各領域に設けられている。例えば、第１〜第４電源端子３１〜３４の各々は、半導体チップ３０の表面を縦横にほぼ４等分した各領域Ｒａ，Ｒｂ，Ｒｃ，Ｒｄに設けられている。具体的には、図中左上の領域Ｒａには第１電源端子３１が設けられ、図中左下の領域Ｒｂには第２電源端子３２が設けられている。また、図中右下の領域Ｒｃには第３電源端子３３が設けられ、図中右上の領域Ｒｄには第４電源端子３４が設けられている。これら第１〜第４電源端子３１〜３４は、高電位電源電圧が供給される高電位電源線に接続される。本例では、第１〜第４電源端子３１〜３４に同じ電圧値の高電位電源電圧が供給される。この高電位電源電圧の電圧値は、例えば１．３Ｖに設定されている。
【００１２】
次に、第１電源配線Ｅ１について説明する。
図２（ａ）に示すように、第１電源配線Ｅ１は、第１電源端子３１に接続された第１電源幹線４０と、その第１電源幹線４０に接続された複数（ここでは、４つ）の第１〜第４枝配線４１，４２，４３，４４とを有している。
【００１３】
第１電源幹線４０は、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第１電源幹線４０は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。すなわち、第１電源幹線４０は、一端（始点）から他端（終点）まで途切れることなく連続して形成されるとともに、始点と終端とが接続されることなく、且ついずれの箇所でも交差することがないように形成されている。例えば本例の第１電源幹線４０は、平面視略矩形状（ここでは、平面視正方形状）のコア領域ＣＡの外形に沿って略矩形状（ここでは、正方形状）に形成されるとともに、第１端部Ａ１と第２端部Ａ２とが接続されないように形成されている。第１端部Ａ１と第２端部Ａ２とは、コア領域ＣＡを複数に分割した領域のうちの異なる領域に設けられている。例えば、コア領域ＣＡを４つに分割を縦横にほぼ４等分した領域Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち、領域Ｒ１に第１端部Ａ１が設けられ、領域Ｒ４に第２端部Ａ２が設けられている。
【００１４】
第１電源幹線４０は、例えば他の第２〜第４電源配線Ｅ２，Ｅ３，Ｅ４より下位（半導体チップ３０の表面に近い位置）の配線層に設けられている。この第１電源幹線４０は、第１〜第４枝配線４１〜４４の幅よりも広い幅を有している。
【００１５】
第１電源幹線４０には、平面視略矩形状に形成されたコア領域ＣＡの４つの角部のうち任意の角部（ここでは、図中左上の角部）付近において複数の第１電源端子３１が接続されている。具体的には、上記第１端部Ａ１が設けられる領域Ｒ１付近における第１電源幹線４０には、スイッチＳＷ１を介して複数（ここでは、８つ）の第１電源端子３１が接続されている。すなわち、領域Ｒ１内に配置された平面視略Ｌ字状の第１電源幹線４０には、スイッチＳＷ１を介して第１電源端子３１が接続されている。なお、第１電源端子３１は、例えば第１電源幹線４０と同じ配線層、又はその配線層よりも上位（半導体チップ３０の表面から離れる位置）に設けられている。
【００１６】
上記第１電源幹線４０では、一筆書き状に連絡して形成され、且つ非環状に形成されているため、第１電源端子３１が接続される第１端部Ａ１から第２端部Ａ２に向かうに連れて電圧降下量が大きくなって当該第１電源幹線４０における電圧が低下する。すなわち、電源供給部である第１電源端子３１から離れるに従って、第１電源幹線４０から供給される電源電圧が低下する。
【００１７】
複数の第１〜第４枝配線４１〜４４は、第１電源幹線４０よりも内側の半導体チップ３０の領域、つまりコア領域ＣＡに分布するように設けられている。第１〜第４枝配線４１〜４４の各々は、上記各領域Ｒ１〜Ｒ４に設けられている。第１〜第４枝配線４１〜４４の各々は、コア領域ＣＡ（半導体チップ３０）の四辺に沿って形成された第１電源幹線４０の各辺に接続されている。
【００１８】
詳述すると、領域Ｒ１に設けられた第１枝配線４１は、コア領域ＣＡの図中左側の辺に沿って延在された第１電源幹線４０に接続されている。第１枝配線４１は、領域Ｒ１のうち当該領域Ｒ１内に配置された平面視Ｌ字状の第１電源幹線４０よりも内側の領域に設けられている。第１枝配線４１は、例えば平面視格子状（メッシュ状、網目状）に形成されている。詳述すると、本例の第１枝配線４１は、第１方向（例えば、図中の左右方向）に延在され、第１方向と略直交する第２方向（例えば、図中の上下方向）に沿って並設された複数の第１配線と、第２方向に延在され、第１方向に沿って並設された複数の第２配線とを有している。複数の第１配線は第２方向に沿ってほぼ等間隔に並設され、複数の第２配線は第１方向に沿ってほぼ等間隔に並設されている。そして、第１配線の一端（コア領域ＣＡの外周側の一端）が、第１電源幹線４０（具体的には、領域Ｒ１内で図中上下方向に延在された第１電源幹線４０）に接続されている。
【００１９】
第１枝配線４１は、第１〜第４枝配線４１〜４４の中で最も第１電源端子３１に近い領域Ｒ１に形成されている。このため、第１枝配線４１には、第１〜第４枝配線４１〜４４の中で最も高い電圧が供給される。例えば、本例の第１枝配線４１には、１．３０〜１．１１Ｖの電圧が供給されるように設定される。同様に、領域Ｒ１〜Ｒ４に配設された第１電源幹線４０の中で最も第１電源端子３１に近い領域Ｒ１に形成された第１電源幹線４０には、１．３０〜１．１１Ｖの電圧が供給されるように設定される。
【００２０】
領域Ｒ２に設けられた第２枝配線４２は、コア領域ＣＡの図中下側の辺に沿って延在された第１電源幹線４０に接続されている。第２枝配線４２は、領域Ｒ２のうち当該領域Ｒ２内に配置された平面視略Ｌ字状の第１電源幹線４０よりも内側の領域に設けられている。第２枝配線４２は、上記第１枝配線４１と同様の形状に形成されている。本例の第２枝配線４２は、例えば第１枝配線４１を左回りに９０度回転させた形状を有している。すなわち、本例の第２枝配線４２は平面視格子状に形成されている。そして、第２枝配線４２のうち図中の上下方向に延在された配線が、第１電源幹線４０（具体的には、領域Ｒ２内で図中左右方向に延在された第１電源幹線４０）に接続されている。
【００２１】
第２枝配線４２は、第１〜第４枝配線４１〜４４の中で２番目に第１電源端子３１に近い領域Ｒ２に形成されている。このため、第２枝配線４２には、第１枝配線４１よりも低く、且つ第３及び第４枝配線４３，４４よりも高い電圧が供給される。例えば、本例の第２枝配線４２には、１．１０〜０．９１Ｖの電圧が供給されるように設定される。同様に、領域Ｒ１〜Ｒ４に配設された第１電源幹線４０の中で２番目に第１電源端子３１に近い領域Ｒ２に形成された第１電源幹線４０には、１．１０〜０．９１Ｖの電圧が供給されるように設定される。
【００２２】
領域Ｒ３に設けられた第３枝配線４３は、コア領域ＣＡの図中右側の辺に沿って延在された第１電源幹線４０に接続されている。第３枝配線４３は、領域Ｒ３のうち当該領域Ｒ３内に配置された平面視略Ｌ字状の第１電源幹線４０よりも内側の領域に設けられている。第３枝配線４３は、上記第１枝配線４１と同様の形状に形成されている。本例の第３枝配線４３は、例えば第１枝配線４１を１８０度回転させた形状を有している。すなわち、本例の第３枝配線４３は平面視格子状に形成されている。そして、第３枝配線４３のうち図中の左右方向に延在された配線が、第１電源幹線４０（具体的には、領域Ｒ３内で図中上下方向に延在された第１電源幹線４０）に接続されている。
【００２３】
第３枝配線４３は、第１〜第４枝配線４１〜４４の中で３番目に第１電源端子３１に近い領域Ｒ３に形成されている。このため、第３枝配線４３には、第１及び第２枝配線４１，４２よりも低く、且つ第４枝配線４４よりも高い電圧が供給される。例えば、本例の第３枝配線４３には、０．９０〜０．７１Ｖの電圧が供給されるように設定される。同様に、領域Ｒ１〜Ｒ４に配設された第１電源幹線４０の中で３番目に第１電源端子３１に近い領域Ｒ３に形成された第１電源幹線４０には、０．９０〜０．７１Ｖの電圧が供給されるように設定される。
【００２４】
領域Ｒ４に設けられた第４枝配線４４は、コア領域ＣＡの図中上側の辺に沿って延在された第１電源幹線４０に接続されている。第４枝配線４４は、領域Ｒ４のうち当該領域Ｒ４内に配置された平面視略Ｌ字状の第１電源幹線４０よりも内側の領域に設けられている。第４枝配線４４は、上記第１枝配線４１と同様の形状に形成されている。本例の第４枝配線４４は、例えば第１枝配線４１を右回りに９０度回転させた形状を有している。すなわち、本例の第４枝配線４４は平面視格子状に形成されている。そして、第４枝配線４４のうち図中の上下方向に延在された配線が、第１電源幹線４０（具体的には、領域Ｒ４内で図中左右方向に延在された第１電源幹線４０）に接続されている。
【００２５】
第４枝配線４４は、第１〜第４枝配線４１〜４４の中で最も第１電源端子３１から遠い（離れた）領域Ｒ４に形成されている。このため、第４枝配線４４には、第１〜第４枝配線４１〜４４の中で最も低い電圧が供給される。例えば、本例の第４枝配線４４には、０．７０〜０．５１Ｖの電圧が供給されるように設定される。同様に、領域Ｒ１〜Ｒ４に配設された第１電源幹線４０の中で最も第１電源端子３１から遠い領域Ｒ４に形成された第１電源幹線４０には、０．７０〜０．５１Ｖの電圧が供給されるように設定される。
【００２６】
このように、本例の第１電源配線Ｅ１では、電圧降下を利用することにより、４つの領域Ｒ１〜Ｒ４にそれぞれ異なる電圧値の電圧を供給するようにしている。
次に、第２電源配線Ｅ２について説明する。
【００２７】
図２（ｂ）に示すように、第２電源配線Ｅ２は、上記第１電源配線Ｅ１と同様に、第２電源端子３２に接続された第２電源幹線５０と、その第２電源幹線５０に接続された複数（ここでは、４つ）の第１〜第４枝配線５１，５２，５３，５４とを有している。この第２電源配線Ｅ２は、第１電源配線Ｅ１と同様の形状を有している。本例の第２電源配線Ｅ２は、例えば第１電源配線Ｅ１を左回りに９０度回転させた形状を有している。
【００２８】
第２電源幹線５０は、第１電源幹線４０と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第２電源幹線５０は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。第２電源幹線５０は、例えば第１電源配線Ｅ１よりも上位の配線層であって、第３及び第４電源配線Ｅ３，Ｅ４よりも下位の配線層に設けられている。この第２電源幹線５０は、第１〜第４枝配線５１〜５４の幅よりも広い幅を有している。
【００２９】
第２電源幹線５０には、コア領域ＣＡの４つの角部のうち任意の角部（ここでは、図中左下の角部）付近において複数の第２電源端子３２が接続されている。具体的には、上記領域Ｒ２内に配置された平面視略Ｌ字状の第２電源幹線５０には、スイッチＳＷ２を介して複数（ここでは、８つ）の第２電源端子３２が接続されている。この第２電源端子３２は、第２電源幹線５０と同じ配線層、又はその配線層よりも上位に設けられている。
【００３０】
複数の第１〜第４枝配線５１〜５４は、第２電源幹線５０よりも内側のコア領域ＣＡに分布するように設けられている。第１〜第４枝配線５１〜５４の各々は、上記各領域Ｒ２，Ｒ３，Ｒ４，Ｒ１に設けられている。詳述すると、第１枝配線５１は、上記第１電源配線Ｅ１の第２枝配線４２と略同様の形状を有し、領域Ｒ２に配設されている。第２枝配線５２は、第１電源配線Ｅ１の第３枝配線４３と略同様の形状を有し、領域Ｒ３に配設されている。第３枝配線５３は、第１電源配線Ｅ１の第４枝配線４４と略同様の形状を有し、領域Ｒ４に配設されている。第４枝配線５４は、第１電源配線Ｅ１の第１枝配線４１と略同様の形状を有し、領域Ｒ１に配設されている。例えば、領域Ｒ２に配設された第２電源幹線５０及び第１枝配線５１に１．３０〜１．１１Ｖの電圧が供給されるように設定され、領域Ｒ３に配設された第２電源幹線５０及び第２枝配線５２に１．１０〜０．９１Ｖの電圧が供給されるように設定される。例えば、領域Ｒ４に配設された第２電源幹線５０及び第３枝配線５３に０．９０〜０．７１Ｖの電圧が供給されるように設定され、領域Ｒ１に配設された第２電源幹線５０及び第４枝配線５４に０．７０〜０．５１Ｖの電圧が供給されるように設定される。
【００３１】
次に、第３電源配線Ｅ３について説明する。
図３（ａ）に示すように、第３電源配線Ｅ３は、上記第１電源配線Ｅ１と同様に、第３電源端子３３に接続された第３電源幹線６０と、その第３電源幹線６０に接続された複数（ここでは、４つ）の第１〜第４枝配線６１，６２，６３，６４とを有している。この第３電源配線Ｅ３は、第１電源配線Ｅ１と同様の形状を有している。本例の第３電源配線Ｅ３は、例えば第１電源配線Ｅ１を１８０度回転させた形状を有している。
【００３２】
第３電源幹線６０は、第１電源幹線４０と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第３電源幹線６０は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。第３電源幹線６０は、例えば第１及び第２電源配線Ｅ１，Ｅ２よりも上位の配線層であって、第４電源配線Ｅ４よりも下位の配線層に設けられている。この第３電源幹線６０は、第１〜第４枝配線６１〜６４の幅よりも広い幅を有している。
【００３３】
第３電源幹線６０には、コア領域ＣＡの４つの角部のうち任意の角部（ここでは、図中右下の角部）付近において複数の第３電源端子３３が接続されている。具体的には、上記領域Ｒ３内に配置された平面視略Ｌ字状の第３電源幹線６０には、スイッチＳＷ３を介して複数（ここでは、８つ）の第３電源端子３３が接続されている。第３電源端子３３は、第３電源幹線６０と同じ配線層、又はその配線層よりも上位に設けられている。
【００３４】
複数の第１〜第４枝配線６１〜６４は、第３電源幹線６０よりも内側のコア領域ＣＡに分布するように設けられている。第１〜第４枝配線６１〜６４の各々は、上記各領域Ｒ３，Ｒ４，Ｒ１，Ｒ２に設けられている。詳述すると、第１枝配線６１は、上記第１電源配線Ｅ１の第３枝配線４３と略同様の形状を有し、領域Ｒ３に配設されている。第２枝配線６２は、第１電源配線Ｅ１の第４枝配線４４と略同様の形状を有し、領域Ｒ４に配設されている。第３枝配線６３は、第１電源配線Ｅ１の第１枝配線４１と略同様の形状を有し、領域Ｒ１に配設されている。第４枝配線６４は、第１電源配線Ｅ１の第２枝配線４２と略同様の形状を有し、領域Ｒ２に配設されている。例えば、領域Ｒ３に配設された第３電源幹線６０及び第１枝配線６１に１．３０〜１．１１Ｖの電圧が供給されるように設定され、領域Ｒ４に配設された第３電源幹線６０及び第２枝配線６２に１．１０〜０．９１Ｖの電圧が供給されるように設定される。例えば、領域Ｒ１に配設された第３電源幹線６０及び第３枝配線６３に０．９０〜０．７１Ｖの電圧が供給されるように設定され、領域Ｒ２に配設された第３電源幹線６０及び第４枝配線６４に０．７０〜０．５１Ｖの電圧が供給されるように設定される。
【００３５】
次に、第４電源配線Ｅ４について説明する。
図３（ｂ）に示すように、第４電源配線Ｅ４は、上記第１電源配線Ｅ１と同様に、第４電源端子３４に接続された第４電源幹線７０と、その第４電源幹線７０に接続された複数（ここでは、４つ）の第１〜第４枝配線７１，７２，７３，７４とを有している。この第４電源配線Ｅ４は、第１電源配線Ｅ１と同様の形状を有している。本例の第４電源配線Ｅ４は、例えば第１電源配線Ｅ１を右回りに９０度回転させた形状を有している。
【００３６】
第４電源幹線７０は、第１電源幹線４０と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第４電源幹線７０は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。第４電源幹線７０は、例えば第１〜第３電源配線Ｅ１〜Ｅ３よりも上位の配線層に設けられている。この第４電源幹線７０は、第１〜第４枝配線７１〜７４の幅よりも広い幅を有している。
【００３７】
第４電源幹線７０には、コア領域ＣＡの４つの角部のうち任意の角部（ここでは、図中右上の角部）付近において複数の第４電源端子３４が接続されている。具体的には、上記領域Ｒ４内に配置された平面視略Ｌ字状の第４電源幹線７０には、スイッチＳＷ４を介して複数（ここでは、８つ）の第４電源端子３４が接続されている。第４電源端子３４は、第４電源幹線７０と同じ配線層、又はその配線層よりも上位に設けられている。
【００３８】
複数の第１〜第４枝配線７１〜７４は、第４電源幹線７０よりも内側のコア領域ＣＡに分布するように設けられている。第１〜第４枝配線７１〜７４の各々は、上記各領域Ｒ４，Ｒ１，Ｒ２，Ｒ３に設けられている。詳述すると、第１枝配線７１は、上記第１電源配線Ｅ１の第４枝配線４４と略同様の形状を有し、領域Ｒ４に配設されている。第２枝配線７２は、第１電源配線Ｅ１の第１枝配線４１と略同様の形状を有し、領域Ｒ１に配設されている。第３枝配線７３は、第１電源配線Ｅ１の第２枝配線４２と略同様の形状を有し、領域Ｒ２に配設されている。第４枝配線７４は、第１電源配線Ｅ１の第３枝配線４３と略同様の形状を有し、領域Ｒ３に配設されている。例えば、領域Ｒ４に配設された第４電源幹線７０及び第１枝配線７１に１．３０〜１．１１Ｖの電圧が供給されるように設定され、領域Ｒ１に配設された第４電源幹線７０及び第２枝配線７２に１．１０〜０．９１Ｖの電圧が供給されるように設定されている。例えば、領域Ｒ２に配設された第４電源幹線７０及び第３枝配線７３に０．９０〜０．７１Ｖの電圧が供給されるように設定され、領域Ｒ３に配設された第４電源幹線７０及び第４枝配線７４に０．７０〜０．５１Ｖの電圧が供給されるように設定されている。
【００３９】
図１に示すように、以上説明した４種類の第１〜第４電源配線Ｅ１〜Ｅ４が順に半導体チップ３０のコア領域ＣＡ上に積層されている。具体的には、第１〜第４電源配線Ｅ１〜Ｅ４は、コア領域ＣＡ上（半導体チップ３０上）に積層され、平面視で（第１〜第４電源配線Ｅ１〜Ｅ４が延在される平面方向と直交する方向（積層方向）から見たときに）互いに直交する位置に設けられている。詳述すると、図２に示すように、領域Ｒ１では、第１電源配線Ｅ１の第１枝配線４１、第２電源配線Ｅ２の第４枝配線５４、第３電源配線Ｅ３の第３枝配線６３、及び第４電源配線Ｅ４の第２枝配線７２が互いに部分的に平面視で重なるように積層されている。これにより、領域Ｒ１では、第１枝配線４１、第２枝配線７２、第３枝配線６３、及び第４枝配線４４によって、例えば１．３０〜１．１１Ｖの電圧、１．１０〜０．９１Ｖの電圧、０．９０〜０．７１Ｖの電圧、及び０．７０〜０．５１Ｖの電圧がそれぞれ供給される。また、領域Ｒ２では、第１電源配線Ｅ１の第２枝配線４２、第２電源配線Ｅ２の第１枝配線５１、第３電源配線Ｅ３の第４枝配線６４、及び第４電源配線Ｅ４の第３枝配線７３が互いに部分的に平面視で重なるように積層されている。これにより、領域Ｒ２では、第１枝配線５１、第２枝配線４２、第３枝配線７３、及び第４枝配線６４によって、例えば１．３０〜１．１１Ｖの電圧、１．１０〜０．９１Ｖの電圧、０．９０〜０．７１Ｖの電圧、及び０．７０〜０．５１Ｖの電圧がそれぞれ供給される。また、領域Ｒ３では、第１電源配線Ｅ１の第３枝配線４３、第２電源配線Ｅ２の第２枝配線５２、第３電源配線Ｅ３の第１枝配線６１、第４電源配線Ｅ４の第４枝配線７４が互いに部分的に平面視で重なるように積層されている。これにより、領域Ｒ３では、第１枝配線６１、第２枝配線５２、第３枝配線４３、及び第４枝配線７４によって、例えば１．３０〜１．１１Ｖの電圧、１．１０〜０．９１Ｖの電圧、０．９０〜０．７１Ｖの電圧、及び０．７０〜０．５１Ｖの電圧がそれぞれ供給される。また、領域Ｒ４では、第１電源配線Ｅ１の第４枝配線４４、第２電源配線Ｅ２の第３枝配線５３、第３電源配線Ｅ３の第２枝配線６２、及び第４電源配線Ｅ４の第１枝配線７１が互いに部分的に平面視で重なるように積層されている。これにより、領域Ｒ４では、第１枝配線７１、第２枝配線６２、第３枝配線５３、及び第４枝配線４４によって、例えば１．３０〜１．１１Ｖの電圧、１．１０〜０．９１Ｖの電圧、０．９０〜０．７１Ｖの電圧、及び０．７０〜０．５１Ｖの電圧がそれぞれ供給される。
【００４０】
以上説明したように上記４種類の第１〜第４電源配線Ｅ１〜Ｅ４を積層することにより、コア領域ＣＡの全ての領域Ｒ１〜Ｒ４に複数種類（ここでは、４種類）の電圧範囲の電源電圧（以下、「電圧帯」という。）を満遍なく供給することができる。
【００４１】
次に、上記半導体装置２０のレイアウト設計について説明する。
図４は、半導体装置２０のレイアウト設計を行う設計支援装置１０の概略構成図である。
【００４２】
図４に示すように、設計支援装置１０は、例えば一般的な設計支援装置（ＣＡＤ：Computer Aided Design）である。この設計支援装置１０は、中央処理装置（ＣＰＵ：Central Processing Unit）１１と、メモリ１２と、記憶装置１３と、表示装置１４と、入力装置１５と、ドライブ装置１６とを有している。これら各装置１１，１３，１４，１５，１６及びメモリ１２は、バス１７を介して相互に接続されている。
【００４３】
ＣＰＵ１１は、メモリ１２を利用してプログラムを実行し、半導体装置（半導体集積回路装置）のレイアウト設計等の必要な処理を実現する。プログラムは、ＣＰＵ１１を、半導体装置のレイアウトデータを生成する設計支援装置としての各種手段として機能させるためのものである。メモリ１２には、各種処理を提供するために必要なプログラムとデータが格納される。このメモリ１２としては、通常、キャッシュ・メモリ、システム・メモリ及びディスプレイ・メモリ等を含む。
【００４４】
表示装置１４は、レイアウト表示、パラメータ入力画面等の表示に用いられる。この表示装置１４としては、例えばＣＲＴ，ＬＣＤ，ＰＤＰ（図示略）が用いられる。入力装置１５は、ユーザからの要求や指示、パラメータの入力に用いられる。この入力装置１５としては、例えばキーボード及びマウス装置が用いられる。
【００４５】
設計支援装置１０は、レイアウトデータに基づき半導体装置に形成する素子や配線などのレイアウトパターン（図形）を表示装置１４に表示させる。そして、設計支援装置１０は、ユーザが操作する入力装置１５からの信号に従って、表示装置１４上のパターンの追加、削除を行うとともに、レイアウトデータに対してパターンデータの追加、削除を行う。
【００４６】
記憶装置１３は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置等を含む。この記憶装置１３には、半導体装置のレイアウトデータを生成するためのプログラムデータを含むファイルや、各種データを含むファイルが格納される。ＣＰＵ１１は、入力装置１５による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ１２へ転送し、それを逐次実行する。なお、記憶装置１３は、データベースとしても利用される。
【００４７】
この設計支援装置１０において、記憶装置１３には半導体装置の設計に用いられる各種データを含むファイルが格納される。設計支援装置１０は、記憶装置１３のファイルに格納されたデータを読み出し、そのデータに基づいて、半導体装置の設計データ（例えば、レイアウトデータ）を作成する。そして、設計支援装置１０は、作成したデータを含むファイルを記憶装置１３に格納する。
【００４８】
ＣＰＵ１１が実行するプログラムは、記憶媒体１８にて提供される。ドライブ装置１６は、記憶媒体１８を駆動し、その記憶内容にアクセスする。ＣＰＵ１１は、ドライブ装置１６を介して記憶媒体１８からプログラムを読み出し、それを記憶装置１３にインストールする。
【００４９】
記憶媒体１８としては、メモリカード、フレキシブルディスク、光ディスク（例えば、ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭなど）、光磁気ディスク（例えばＭＯ，ＭＤなど）等、任意のコンピュータ読み取り可能な記憶媒体を使用することができる。この記憶媒体１８に、上述のプログラムを格納しておき、必要に応じて、メモリ１２にロードして使用することもできる。
【００５０】
なお、記憶媒体１８には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置を含む。さらに、コンピュータによって直接実行可能なプログラムを記録した記憶媒体だけでなく、一旦他の記憶媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記憶媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記憶媒体も含む。
【００５１】
次に、図５〜図２１に従って、設計支援装置１０（特に、ＣＰＵ１１）が実行するレイアウト設計処理について説明する。
まず、図５のステップＳ１（第１工程）において、設計支援装置１０は、上記第１〜第４電源配線Ｅ１〜Ｅ４を生成する。例えば、設計支援装置１０は、コア領域ＣＡの全ての領域Ｒ１〜Ｒ４に複数種類（本例では、４種類）の電圧帯を満遍なく供給することができるように、第１〜第４電源配線Ｅ１〜Ｅ４を生成する。第１〜第４電源配線Ｅ１〜Ｅ４の配置や配線幅等を示すデータ（電源配線データ）は記憶装置１３又はメモリ１２に記憶される。
【００５２】
次に、ステップＳ２（第２工程）において、設計支援装置１０は、レイアウト設計対象の半導体装置２０のネットリストやセルライブラリ等のライブラリデータに基づいて、半導体装置２０に含まれる全てのインスタンス（セル）を初期配置する。セルの配置を示すデータ（配置データ）は記憶装置１３又はメモリ１２に記憶される。続いて、設計支援装置１０は、初期配置したセルを、配置位置に基づいて第１〜第４電源配線Ｅ１〜Ｅ４のうちの１つの電源配線に接続（コンタクト）する。配線の配置を示すデータ（配線データ）は記憶装置１３又はメモリ１２に記憶される。以下に、初期配置・配線処理の一例について説明する。
【００５３】
図６に示すように、まず、コア領域ＣＡを６４分割する。例えば、コア領域ＣＡを縦横に６４等分する。これにより、領域Ｒ１〜Ｒ４がそれぞれ縦横に１６等分される。ここで、以下の説明では、領域Ｒ１において１６等分された領域を「領域Ｒ１Ａ」、領域Ｒ２において１６等分された領域を「領域Ｒ２Ａ」、領域Ｒ３において１６等分された領域を「領域Ｒ３Ａ」、領域Ｒ４において１６等分された領域を「領域Ｒ４Ａ」とそれぞれ称する。そして、これら領域Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａ，Ｒ４Ａに、半導体装置２０に含まれる全てのセルを初期配置する。
【００５４】
続いて、初期配置された各セルと４つの第１〜第４電源配線Ｅ１〜Ｅ４とのコンタクト領域が均等になるように、初期配置された各セルを、第１〜第４電源配線Ｅ１〜Ｅ４のうち任意の１つの電源配線に接続する。以下に、この点について詳述する。なお、図６の各領域Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａ，Ｒ４Ａ内に記載された「Ｅ１」，「Ｅ２」，「Ｅ３」，「Ｅ４」は、その領域に配置されたセルが第１電源配線Ｅ１、第２電源配線Ｅ２、第３電源配線Ｅ３、第４電源配線Ｅ４にそれぞれ接続されることを示している。
【００５５】
１６個の領域Ｒ１Ａのうち任意の４個の領域Ｒ１１（斜線領域参照）に配置されたセルを、第１電源配線Ｅ１に接続する。
具体的には、図７に示すように、領域Ｒ１１に配置されたセルＣＥ１（インスタンス）の電源配線ＥＣ１を、コンタクトＣＴを介して第１電源配線Ｅ１（具体的には、第１枝配線４１）に接続する。
【００５６】
ここで、図６に示すように、上記任意の４個の領域Ｒ１１は、例えば互いに隣接しない位置に設けられた領域である。同様に、１６個の領域Ｒ１Ａのうち任意の４個の領域Ｒ１２（縦線領域参照）に配置されたセルを、第２電源配線Ｅ２に接続する。１６個の領域Ｒ１Ａのうち任意の４個の領域Ｒ１３（横線領域参照）に配置されたセルを、第３電源配線Ｅ３に接続する。１６個の領域Ｒ１Ａのうち任意の４個の領域Ｒ１４（白抜き領域参照）に配置されたセルを、第４電源配線Ｅ４に接続する。これにより、領域Ｒ１では、１６個の領域Ｒ１Ａのうち、４個の領域Ｒ１１に配置されたセルが第１電源配線Ｅ１に接続され、４個の領域Ｒ１２に配置されたセルが第２電源配線Ｅ２に接続され、４個の領域Ｒ１３に配置されたセルが第３電源配線Ｅ３に接続され、４個の領域Ｒ１４に配置されたセルが第４電源配線Ｅ４に接続される。したがって、領域Ｒ１において、各領域Ｒ１Ａに配置されたセルと第１〜第４電源配線Ｅ１〜Ｅ４とのコンタクト領域を略均等に設けることができる。
【００５７】
同様に、領域Ｒ２では、１６個の領域Ｒ２Ａのうち、４個の領域Ｒ２１（斜線領域参照）に配置されたセルを第１電源配線Ｅ１に接続し、４個の領域Ｒ２２（縦線領域参照）に配置されたセルを第２電源配線Ｅ２に接続する。また、領域Ｒ２では、１６個の領域Ｒ２Ａのうち、４個の領域Ｒ２３（横線領域参照）に配置されたセルを第３電源配線Ｅ３に接続し、４個の領域Ｒ２４（白抜き領域参照）に配置されたセルを第４電源配線Ｅ４に接続する。
【００５８】
同様に、領域Ｒ３では、１６個の領域Ｒ３Ａのうち、４個の領域Ｒ３１（斜線領域参照）に配置されたセルを第１電源配線Ｅ１に接続し、４個の領域Ｒ３２（縦線領域参照）に配置されたセルを第２電源配線Ｅ２に接続する。また、領域Ｒ３では、１６個の領域Ｒ３Ａのうち、４個の領域Ｒ３３（横線領域参照）に配置されたセルを第３電源配線Ｅ３に接続し、４個の領域Ｒ３４（白抜き領域参照）に配置されたセルを第４電源配線Ｅ４に接続する。
【００５９】
同様に、領域Ｒ４では、１６個の領域Ｒ４Ａのうち、４個の領域Ｒ４１（斜線領域参照）に配置されたセルを第１電源配線Ｅ１に接続し、４個の領域Ｒ４２（縦線領域参照）に配置されたセルを第２電源配線Ｅ２に接続する。また、領域Ｒ４では、１６個の領域Ｒ４Ａのうち、４個の領域Ｒ４３（横線領域参照）に配置されたセルを第３電源配線Ｅ３に接続し、４個の領域Ｒ４４（白抜き領域参照）に配置されたセルを第４電源配線Ｅ４に接続する。
【００６０】
このように各セルと第１〜第４電源配線Ｅ１〜Ｅ４とを接続することにより、コア領域ＣＡの全ての領域Ｒ１〜Ｒ４において、セルと第１〜第４電源配線Ｅ１〜Ｅ４とのコンタクト領域を略均等に設けることができる。具体的には、全ての領域Ｒ１〜Ｒ４において、セルと枝配線（第１枝配線４１，５１，６１，７１、第２枝配線４２，５２，６２，７２、第３枝配線４３，５３，６３，７３及び第４枝配線４４，５４，６４，７４）とのコンタクト領域を略均等に設けることができる。換言すると、電圧値の異なる複数の電源電圧がそれぞれ供給される領域を略均等に設けることができる。この点について以下に詳述する。
【００６１】
図８（ａ）に示すように、４つの領域Ｒ１１に配置されたセルが第１枝配線４１、４つの領域Ｒ２１に配置されたセルが第２枝配線４２、４つの領域Ｒ３１に配置されたセルが第３枝配線４３、４つの領域Ｒ４１に配置されたセルが第４枝配線４４にそれぞれ接続される。これにより、領域Ｒ１１には１．３０〜１．１１Ｖの電圧帯Ｖ１、領域Ｒ２１には１．１０〜０．９１Ｖの電圧帯Ｖ２、領域Ｒ３１には０．９０〜０．７１Ｖの電圧帯Ｖ３、領域Ｒ４１には０．７０〜０．５１Ｖの電圧帯Ｖ４がそれぞれ供給される。
【００６２】
図８（ｂ）に示すように、４つの領域Ｒ２２に配置されたセルが第１枝配線５１、４つの領域Ｒ３２に配置されたセルが第２枝配線５２、４つの領域Ｒ４２に配置されたセルが第３枝配線５３、４つの領域Ｒ１２に配置されたセルが第４枝配線５４にそれぞれ接続される。これにより、領域Ｒ２２には電圧帯Ｖ１、領域Ｒ３２には電圧帯Ｖ２、領域Ｒ４２には電圧帯Ｖ３、領域Ｒ１２には電圧帯Ｖ４がそれぞれ供給される。
【００６３】
図９（ａ）に示すように、４つの領域Ｒ３３に配置されたセルが第１枝配線６１、４つの領域Ｒ４３に配置されたセルが第２枝配線６２、４つの領域Ｒ１３に配置されたセルが第３枝配線６３、４つの領域Ｒ２３に配置されたセルが第４枝配線６４にそれぞれ接続される。これにより、領域Ｒ３３には電圧帯Ｖ１、領域Ｒ４３には電圧帯Ｖ２、領域Ｒ１３には電圧帯Ｖ３、領域Ｒ２３には電圧帯Ｖ４がそれぞれ供給される。
【００６４】
図９（ｂ）に示すように、４つの領域Ｒ４４に配置されたセルが第１枝配線７１、４つの領域Ｒ１４に配置されたセルが第２枝配線７２、４つの領域Ｒ２４に配置されたセルが第３枝配線７３、４つの領域Ｒ３４に配置されたセルが第４枝配線７４にそれぞれ接続される。これにより、領域Ｒ４４には電圧帯Ｖ１、領域Ｒ１４には電圧帯Ｖ２、領域Ｒ１４には電圧帯Ｖ３、領域Ｒ１４には電圧帯Ｖ４がそれぞれ供給される。
【００６５】
以上説明した配線により、１．３０〜１．１１Ｖの電圧帯Ｖ１、１．１０〜０．９１Ｖの電圧帯Ｖ２、０．９０〜０．７１Ｖの電圧帯Ｖ３及び０．７０〜０．５１Ｖの電圧帯Ｖ４がそれぞれ供給される領域を略均等に設けることができる。
【００６６】
次に、図５に示すステップＳ３において、設計支援装置１０は、上記配置データ及び配線データ等に基づいて、配線抵抗及び配線容量の抽出（ＲＣ抽出）と遅延時間の計算（遅延抽出）を行う。そして、設計支援装置１０は、ＲＣ情報・遅延情報８０を作成し、そのＲＣ情報・遅延情報８０を記憶装置１３又はメモリ１２に記憶する。
【００６７】
続いて、ステップＳ４において、設計支援装置１０は、ＲＣ情報・遅延情報８０に基づいて、パワー解析（例えば、電源配線の電圧降下に関する解析）を行い、電圧分布マップ８１を作成する。
【００６８】
図１０（ａ）〜（ｄ）に示すように、電圧分布マップ８１は、第１電源配線Ｅ１（図１０（ａ）参照）、第２電源配線Ｅ２（図１０（ｂ）参照）、第３電源配線Ｅ３（図１０（ｃ）参照）、及び第４電源配線Ｅ４（図１０（ｄ）参照）のそれぞれの電圧降下の状態を示している。具体的には、電圧分布マップ８１は、第１〜第４電源端子３１〜３４に高電位電源電圧を供給した場合の第１〜第４電源配線Ｅ１〜Ｅ４の各領域における電圧降下量（つまり、各領域に供給される電源電圧の電圧値）を示している。図１０（ａ）〜（ｄ）からも明らかなように、第１〜第４電源幹線４０，５０，６０，７０の形状に起因して、第１〜第４電源配線Ｅ１〜Ｅ４では、第１〜第４電源端子３１〜３４から遠く（離れる）ほど、電圧降下量が大きくなる（つまり、供給される電源電圧が低くなる）。
【００６９】
次に、図５に示すステップＳ５において、設計支援装置１０は、上記電圧分布マップ８１に基づいて、第１〜第４電源配線Ｅ１〜Ｅ４を調整する。例えば、設計支援装置１０は、理想状態の電源電圧プロファイルが得られるように、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅を調整する。
【００７０】
ここで、図１１に示すように、理想状態の電源電圧プロファイルは、電源端子（例えば、第１〜第４電源端子３１〜３４）からの距離が長くなるほど、電源配線（例えば、第１〜第４電源配線Ｅ１〜Ｅ４）から供給される電源電圧が低くなるプロファイルである。具体的には、理想状態の電源電圧プロファイルは、電源配線から供給される電圧が、電源端子からの距離に対してほぼ負の比例関係（つまり、負の比例係数を有する比例関係）となるプロファイルである。換言すると、理想状態の電源電圧プロファイルは、電源配線の電圧降下量が、電源端子からの距離に対してほぼ正比例関係となるプロファイルである。
【００７１】
上記ステップＳ５では、設計支援装置１０は、上記電圧分布マップ８１に基づいて得られる電源電圧プロファイルが上記理想状態の電源電圧プロファイルに近づくように、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅を調整する。第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整は、例えば第１〜第４電源幹線４０，５０，６０，７０の配線幅を調整することにより行われる。また、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整は、例えば第１枝配線４１，５１，６１，７１、第２枝配線４２，５２，６２，７２、第３枝配線４３，５３，６３，７３及び第４枝配線４４，５４，６４，７４の配線幅を調整することにより行われる。
【００７２】
ここで、図１２（ａ）に示すように、例えば第１電源配線Ｅ１の第１〜第４枝配線４１〜４４における電圧降下は、第１電源幹線４０から遠くなるほど大きくなる（図中の破線矢印参照）。そこで、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整は、例えば図１２（ｂ）、（ｃ）に示すように、第１〜第４枝配線４１〜４４における上下方向に伸びる配線と左右方向に伸びる配線との本数を調整することにより行うこともできる。
【００７３】
このような第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整を行った後、再度パワー解析を実施して電圧分布マップ８１を作成し、記憶装置１３又はメモリ１２に記憶された電圧分布マップ８１を更新する。そして、更新した電圧分布マップ８１に基づいて得られる電源電圧プロファイルが上記理想状態の電源電圧プロファイルとほぼ一致するまで、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整が行われる。理想状態の電源電圧プロファイルが得られると、図１０（ａ）〜（ｄ）に示したような電圧分布（電圧降下分布）が得られる。
【００７４】
これにより、図１３（ａ）〜（ｄ）に示すように、コア領域ＣＡの全ての領域Ｒ１〜Ｒ４に４種類の電圧帯Ｖ１〜Ｖ４を満遍なく供給することができる。具体的には、全ての領域Ｒ１〜Ｒ４に対して、１．３０〜１．１１Ｖの電圧帯Ｖ１（図１３（ａ）参照）と、１．１０〜０．９１Ｖの電圧帯Ｖ２（図１３（ｂ）参照）と、０．９０〜０．７１Ｖの電圧帯Ｖ３（図１３（ｃ）参照）と、０．７０〜０．５１Ｖの電圧帯Ｖ４（図１３（ｄ）参照）との４種類の電圧帯を満遍なく供給することができる。詳述すると、図１０（ａ）〜（ｄ）に示すように、領域Ｒ１では、その領域Ｒ１に配置された第１〜第４電源配線Ｅ１〜Ｅ４（第１枝配線４１、第２枝配線７２、第３枝配線６３、第４枝配線５２等）によって、電圧帯Ｖ１〜Ｖ４がそれぞれ供給される。領域Ｒ２では、その領域Ｒ２に配置された第２電源配線Ｅ２、第１電源配線Ｅ１、第４電源配線Ｅ４及び第３電源配線Ｅ３によって、電圧帯Ｖ１〜Ｖ４がそれぞれ供給される。領域Ｒ３では、その領域Ｒ３に配置された第３電源配線Ｅ３、第２電源配線Ｅ２、第１電源配線Ｅ１及び第４電源配線Ｅ４によって、電圧帯Ｖ１〜Ｖ４がそれぞれ供給される。領域Ｒ４では、その領域Ｒ４に配置された第４電源配線Ｅ４、第３電源配線Ｅ３、第２電源配線Ｅ２及び第１電源配線Ｅ１によって、電圧帯Ｖ１〜Ｖ４がそれぞれ供給される。
【００７５】
そして、設計支援装置１０は、記憶装置１３又はメモリ１２に記憶された電圧分布マップ８１及び電源配線データを更新する。
一方、図５に示すステップＳ６では、設計支援装置１０は、ＲＣ情報・遅延情報８０に基づいて、静的タイミング解析（Static timing analysis：ＳＴＡ）を行い、ホールドエラー及びセットアップエラー等を示すタイミングエラー情報８２を作成する。
【００７６】
次に、ステップＳ７において、設計支援装置１０は、タイミングエラー情報８２及び電圧帯毎のセル遅延情報（遅延情報）８３に基づいて、ＥＣＯ（engineering change order）リストを作成する。
【００７７】
図１４に示すように、遅延情報８３は、セルの種類名に、１．３０〜１．１１Ｖの電圧帯Ｖ１が供給された場合の遅延時間とセル名、１．１０〜０．９１Ｖの電圧帯Ｖ２が供給された場合の遅延時間とセル名の情報を付加したものである。さらに、遅延情報８３は、セルの種類名に、０．９０〜０．７１Ｖの電圧帯Ｖ３が供給された場合の遅延時間とセル名、０．７０〜０．５１Ｖの電圧帯Ｖ４が供給された場合の遅延時間とセル名の情報を付加したものである。図中の「ＡＮＤ」、「ＯＲ」、「バッファ」はそれぞれ「アンド回路」、「オア回路」、「バッファ回路」を示している。例えば、セルの種類名が「ＡＮＤ」である場合には、電圧帯Ｖ１が供給された場合の遅延時間が「２０ｐｓ」、セル名が「ＡＮＤ１」となり、電圧帯Ｖ２が供給された場合の遅延時間が「３０ｐｓ」、セル名が「ＡＮＤ２」となる。また、セルの種類名が「ＡＮＤ」である場合には、電圧帯Ｖ３が供給された場合の遅延時間が「４０ｐｓ」、セル名が「ＡＮＤ３」、電圧帯Ｖ４が供給された場合の遅延時間が「５０ｐｓ」、セル名が「ＡＮＤ４」となる。他のセルも同様に、セル名は、電圧帯Ｖ１が供給される場合にはセル種類名に「１」を付加した名称、電圧帯Ｖ２が供給される場合にはセル種類名に「２」を付加した名称、電圧帯Ｖ３が供給される場合にはセル種類名に「３」を付加した名称、電圧帯Ｖ４が供給される場合にはセル種類名に「４」を付加した名称となる。すなわち、セル名から、そのセル（インスタンス）に供給される電圧帯を判断することができる。
【００７８】
図１５に示すように、上記ＥＣＯリスト８４は、インスタンス名に、セル名と、セットアップエラーのスラック値と、ホールドエラーのスラック値とを付加したものである。具体的には、ＥＣＯリスト８４は、タイミングエラーの発生しているインスタンス、つまり設計変更（修正）が必要なインスタンスについて、インスタンス毎に、セル名とタイミングエラー情報とを付加したものである。例えば、ＥＣＯリスト８４では、インスタンス毎に、セットアップエラーが発生している（遅延時間を短くしたい）インスタンス（インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ参照）と、ホールドエラーが発生している（遅延時間を長くしたい）インスタンス（インスタンスＦＦ参照）とに分類されている。例えば、インスタンスＢＢは、セル名が「ＡＮＤ３」（つまり、電圧帯Ｖ３が供給されるアンド回路）であり、セットアップエラーのスラック値が「−２０ｐｓ」、ホールドエラーのスラック値が「＋５０ｐｓ」である。このため、インスタンスＢＢでは、セットアップエラーが発生している。一方、インスタンスＦＦは、セル名が「ＯＲ３」（つまり、電圧帯Ｖ３が供給されるオア回路）であり、セットアップエラーのスラック値が「＋２０ｐｓ」、ホールドエラーのスラック値が「−１００ｐｓ」である。このため、インスタンスＦＦでは、ホールドエラーが発生している。
【００７９】
ここでは、図１６に示すように、ＥＣＯリスト８４に示したインスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦが、電圧帯Ｖ３の供給される領域（例えば、領域Ｒ１３）に配置されているものとする。この領域Ｒ１３には、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦの他に、インスタンスＧＧ，ＨＨ，ＪＪが配置されている。初期配置後のインスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦ，ＧＧ，ＨＨ，ＪＪには、第３電源配線Ｅ３（第３枝配線６３）が接続されるため、０．９０〜０．７１Ｖの電圧帯Ｖ３が供給される。
【００８０】
続いて、上記ステップＳ６において、設計支援装置１０は、ＥＣＯリスト８４及び遅延情報８３に基づいて、各セル（各インスタンス）に供給される電圧帯を決定（変更）する。例えば、設計支援装置１０は、ＥＣＯリスト８４に挙げられたインスタンス（ここでは、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦ）におけるタイミングエラーを解消するように、それらインスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦに供給される電圧帯を変更する。換言すると、設計支援装置１０は、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦにおけるセル名を変更する。
【００８１】
ここでは、図１５に示すように、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥにセットアップエラーが発生し、インスタンスＦＦにホールドエラーが発生している。そこで、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥでは、遅延時間を短くするように、供給される電圧帯Ｖ３を、その電圧帯Ｖ３よりも高い電圧が供給される電圧帯Ｖ２，Ｖ１に変更する。また、インスタンスＦＦでは、遅延時間を長くするように、供給される電圧帯Ｖ３を、その電圧帯Ｖ３よりも低い電圧が供給される電圧帯Ｖ４に変更する。
【００８２】
具体的には、図１４、図１５及び図１７に示すように、インスタンスＢＢのセットアップエラーのスラック値は「−２０ｐｓ」であるため、遅延時間が「４０ｐｓ」の「ＡＮＤ３」よりも遅延時間が「２０ｐｓ」だけ短い「ＡＮＤ１」に変更する。また、インスタンスＣＣのセットアップエラーのスラック値は「−２０ｐｓ」であるため、遅延時間が「５０ｐｓ」の「ＯＲ３」よりも遅延時間が「２０ｐｓ」だけ短い「ＯＲ１」に変更する。インスタンスＤＤのセットアップエラーのスラック値は「−１０ｐｓ」であるため、遅延時間が「４０ｐｓ」の「ＡＮＤ３」よりも遅延時間が「１０ｐｓ」だけ短い「ＡＮＤ２」に変更する。また、インスタンスＥＥのセットアップエラーのスラック値は「−１０ｐｓ」であるため、遅延時間が「５０ｐｓ」の「ＯＲ３」よりも遅延時間が「１０ｐｓ」だけ短い「ＯＲ２」に変更する。一方、インスタンスＦＦのホールドエラーのスラック値は「−１００ｐｓ」であるため、「ＯＲ３」よりも遅延時間が長い「ＯＲ４」に変更する。
【００８３】
換言すると、図１８に示すように、インスタンスＢＢ，ＣＣに供給される電圧帯を、０．９０〜０．７１Ｖの電圧帯Ｖ３から１．３０〜１．１１Ｖの電圧帯Ｖ１に変更する。また、インスタンスＤＤ，ＥＥに供給される電圧帯を、０．９０〜０．７１Ｖの電圧帯Ｖ３から１．１０〜０．９１Ｖの電圧帯Ｖ２に変更する。さらに、インスタンスＦＦに供給される電圧帯を、０．９０〜０．７１Ｖの電圧帯Ｖ３から０．７０〜０．５１Ｖの電圧帯Ｖ４に変更する。
【００８４】
設計支援装置１０は、図１７に示したセル名の変更をＥＣＯリスト８４（図１５参照）に反映する（ＥＣＯリスト８４を更新する）。そして、設計支援装置１０は、ＥＣＯリスト８４、上記配置データ及び上記配線データ等に基づいて、各インスタンスに供給される電圧帯の情報を示す電源接続情報８５（つまり、インスタンス毎の電源接続情報）を作成する。
【００８５】
次に、図５に示すステップＳ８（第３工程：タイミング調整処理）において、設計支援装置１０は、電源接続情報８５及び上記ステップＳ５で生成された電圧分布マップ８１に基づいて、電源配線のつなぎかえを行う。具体的には、設計支援装置１０は、上記ステップＳ６でセル名を変更したインスタンス（ここでは、インスタンスＢＢ，ＣＣ，ＤＤ，ＥＥ，ＦＦ）に接続される電源配線のつなぎかえを行う。
【００８６】
例えば図１９に示すように、インスタンスＢＢ（セル「ＡＮＤ１」）の電源配線を、電圧帯Ｖ３を供給する第３電源配線Ｅ３（第３枝配線６３）から、電圧帯Ｖ１を供給する第１電源配線Ｅ１（第１枝配線４１）につなぎ替える。すなわち、第３電源配線Ｅ３に接続されているインスタンスＢＢの電源配線を、第１電源配線Ｅ１に接続し直す。インスタンスＣＣ（セル「ＯＲ１」）の電源配線を、第３電源配線Ｅ３から、電圧帯Ｖ１を供給する第１電源配線Ｅ１（第１枝配線４１）につなぎ替える。インスタンスＤＤ（セル「ＡＮＤ２」）及びインスタンスＥＥ（セル「ＯＲ２」）の電源配線を、第３電源配線Ｅ３から、電圧帯Ｖ２を供給する第４電源配線Ｅ４（第２枝配線７２）につなぎ替える。インスタンスＦＦ（セル「ＯＲ４」）の電源配線を、第３電源配線Ｅ３から、電圧帯Ｖ４を供給する第２電源配線Ｅ２（第４枝配線５４）につなぎ替える。なお、領域Ｒ１３に配置されたその他のインスタンスＧＧ，ＨＨ，ＪＪの電源配線については、電源配線のつなぎ替えを行わず、第３電源配線Ｅ３に接続された状態を維持する。
【００８７】
続いて、図５に示すステップＳ９において、設計支援装置１０は、上記ステップＳ４と同様に、パワー解析（例えば、電源配線の電圧降下に関する解析）を行い、電圧分布マップ８６を作成する。すなわち、設計支援装置１０は、電源配線のつなぎ替えを行った後にパワー解析を再度行い、上記電圧分布マップ８１とは別に電圧分布マップ８６を作成する。
【００８８】
次いで、ステップＳ１０において、設計支援装置１０は、上記作成した電圧分布マップ８６と上記電圧分布マップ８１とに基づいて、電圧分布の検証を行う。例えば、設計支援装置１０は、電源配線のつなぎ替えを行う前に作成した電圧分布マップ８１（つまり、理想状態の電源電圧プロファイルが得られるように設定した電圧分布マップ）と、電源配線のつなぎ替えを行った後の電圧分布マップ８６とを比較する。そして、設計支援装置１０は、電源配線のつなぎ替え後でも全ての領域Ｒ１〜Ｒ４に４つの電圧帯Ｖ１〜Ｖ４が満遍なく供給できているかを検証する。例えば、設計支援装置１０は、所定の電源配線から供給される電源電圧が所望の電圧範囲から外れたインスタンス（セル）が存在するか否かについて検証する。そして、所定の電源配線から供給される電源電圧が所望の電圧範囲から外れたインスタンスが存在する場合には、設計支援装置１０は、ステップＳ５に戻り、電源配線の調整を行って電圧分布を調整する。以下に、電源配線の調整を行う場合の処理の一例について説明する。
【００８９】
図２０（ａ）に示した例では、第１電源配線Ｅ１（第１枝配線４１）からインスタンスＢＢ，ＣＣに供給される電源電圧が所望の電圧範囲（ここでは、１．３０〜１．１１Ｖ）よりも低い電圧値（ここでは、１．１０〜０．９１Ｖ）になっている（ステップＳ１０でＮＧ）。図２０（ａ）の例では、３つのスイッチＳＷ１のうち１つのスイッチＳＷ１のみがオンされているが、この状態では電圧帯Ｖ１の幅が不足している。すなわち、第１電源配線Ｅ１が１つの第１電源端子３１のみと接続された状態では、電圧帯Ｖ１が所望の範囲まで供給されていない。換言すると、本例では、第１電源配線Ｅ１（第１枝配線４１）における電源供給量が不足している。
【００９０】
そこで、図２０（ｂ）に示すように、設計支援装置１０は、オンするスイッチＳＷ１の数を増加させる（ステップＳ５）。本例では、オンするスイッチＳＷ１の数を１つから３つに増加させている。これにより、第１電源配線Ｅ１における電圧帯Ｖ１の幅が広がり、その電圧帯Ｖ１をインスタンスＢＢ，ＣＣに供給することができるようになる。このように、ステップＳ５では、第１〜第４電源端子３１〜３４と第１〜第４電源配線Ｅ１〜Ｅ４とを接続する（オンする）スイッチＳＷ１〜ＳＷ４の個数を増減（調整）させることにより、全てのインスタンスに所望の電圧が供給されるように電圧帯Ｖ１〜Ｖ４の幅を調整する。
【００９１】
以上説明した第１〜第４電源配線Ｅ１〜Ｅ４の調整（例えば、オンするスイッチＳＷ１〜ＳＷ４の個数調整）を行った後、設計支援装置１０は、パワー解析を再度実施して電圧分布マップ８１を作成し、記憶装置１３又はメモリ１２に記憶された電圧分布マップ８１を更新する。なお、上述したように、第１〜第４電源幹線４０，５０，６０，７０の配線幅（例えば、第１〜第４電源幹線４０，５０，６０，７０の配線幅や枝配線の本数など）を調整することにより、電圧帯Ｖ１〜Ｖ４の幅を調整するようにしてもよい。
【００９２】
次に、設計支援装置１０は、上記更新後の電圧分布マップ８１と電源接続情報８５とに基づいて、電源配線のつなぎかえを行う（ステップＳ８）。続いて、設計支援装置１０は、パワー解析を再度実施して電圧分布マップ８６を作成し、記憶装置１３又はメモリ１２に記憶された電圧分布マップ８６を更新する（ステップＳ９）。
【００９３】
次いで、設計支援装置１０は、電圧分布マップ８１，８６に基づいて、電圧分布の検証を再度行う（ステップＳ１０）。この検証において、電圧分布マップ８６に基づいて所望の電圧分布が得られていることが確認された場合には（ステップＳ１０でＯＫ）、設計支援装置１０は、ステップＳ６に戻って、ＳＴＡを再度実施する。例えば、コア領域ＣＡ内に配置された全てのインスタンス（セル）に所望の電圧値の電源電圧が供給されていることが確認された場合には、設計支援装置１０は、ステップＳ６に戻って、ＳＴＡを再度実施する。
【００９４】
設計支援装置１０は、上記ＳＴＡにより、コア領域ＣＡ内に配置された全てのインスタンス（セル）でタイミングエラー（セットアップエラー及びホールドエラー）が発生していないことを確認した場合に、半導体装置２０のレイアウト設計を終了する。一方、設計支援装置１０は、上記ＳＴＡにより、タイミングエラーが発生しているインスタンス（セル）が１つでも存在することを確認した場合には、全てのインスタンスでタイミングエラーが無くなるまで、上述したステップＳ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ５，Ｓ６の処理を繰り返し実行する。
【００９５】
なお、予め設定した所定回数、上述したステップＳ５〜Ｓ１０の処理を繰り返し実行してもタイミングエラーが無くならない場合には、例えばセルの置き換えや挿入を行うことにより、タイミングエラーを解消するようにしてもよい。
【００９６】
以上説明したように、インスタンス（セル）に供給する電源電圧を切り替えることにより、セルの動作タイミングを調整することができる。
ここで、図２１（ａ）を参照して、例えば、クロック端子にクロック信号ＣＬＫが供給されるフリップフロップ（ＦＦ）回路１０１と、アンド回路１０２と、オア回路１０３と、ＦＦ回路１０４とを有する回路におけるタイミング調整について説明する。アンド回路１０２には、ＦＦ回路１０１の出力信号が供給され、オア回路１０３にはアンド回路１０２の出力信号が供給される。そして、ＦＦ回路１０４のクロック端子にはクロック信号ＣＬＫが供給され、ＦＦ回路１０４の入力端子Ｄにはオア回路１０３の出力信号が供給される。このようなＦＦ回路１０１，１０４間の信号経路（パス）において、タイミングエラー（ここでは、ホールドエラー）が発生している。このとき、１．３０〜１．１１Ｖの電圧帯Ｖ１が供給されているオア回路１０３に供給する電圧帯を、図２１（ｂ）に示すように、上記電圧帯Ｖ１よりも低い電圧帯（例えば、０．９０〜０．７１Ｖの電圧帯Ｖ３）に変更する。これにより、オア回路１０３における遅延時間を長くすることができるため、上記パスにおけるホールドエラーを解消することができる。
【００９７】
このように、上記レイアウト設計方法によれば、セルの置き換えやセルの挿入を行うことなく、インスタンス（セル）に供給する電源電圧を切り替えることにより、セルの動作タイミングを調整することができる。このため、半導体装置２０のレイアウト設計のＴＡＴ（Turn Around Time）を短縮させることができ、設計期間の短縮を図ることができる。さらに、動作タイミングを調整するためだけのセルを挿入する必要がないため、半導体装置２０の低消費電力化を実現することができる。
【００９８】
なお、本実施形態において、第１〜第４電源配線Ｅ１〜Ｅ４は電源配線の一例、第１〜第４電源端子４０，５０，６０，７０は電源端子の一例、第１〜第４枝配線４１〜４４，５１〜５４，６１〜６４，７１〜７４は枝配線の一例である。
【００９９】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）複数の第１〜第４電源配線Ｅ１〜Ｅ４を、平面視で互いに対向するように半導体チップ３０上に積層するようにした。また、第１〜第４電源配線Ｅ１〜Ｅ４の各々を、非環状に形成され、且つ一筆書き状に形成された電源幹線（第１〜第４電源幹線４０，５０，６０，７０）と、その電源幹線の異なる位置から半導体チップ３０（コア領域ＣＡ）上に広がる複数の枝配線とを有する構造とした。さらに、第１〜第４電源幹線４０，５０，６０，７０にそれぞれ接続された第１〜第４電源端子３１，３２，３３，３４を、平面視で互いに重ならない位置に設けるようにした。これにより、第１〜第４電源端子３１〜３４からそれぞれ第１〜第４電源配線Ｅ１〜Ｅ４に供給される電源電圧の電圧降下を利用して、コア領域ＣＡに複数種類の電圧帯Ｖ１〜Ｖ４を供給することが可能となる。したがって、コア領域ＣＡ内に配置されたセルに接続する電源配線をつなぎかえることにより、セルに供給される電源電圧の電圧値を可変することができ、セルの動作タイミングを調整することができる。このため、タイミング調整を容易に行うことができる。
【０１００】
（２）第１〜第４電源配線Ｅ１〜Ｅ４を生成した後、半導体チップ３０上（コア領域ＣＡ上）にセルを初期配置し、その初期配置したセルを、配置位置に基づいて第１〜第４電源配線Ｅ１〜Ｅ４のうちの１つの電源配線に接続するようにした。その後、タイミングエラーが発生した場合に、セルに接続される電源配線を、第１〜第４電源配線Ｅ１〜Ｅ４のうち異なる電源電圧を供給する電源配線に変更するようにした。これにより、セル群のシフトやセルの挿入を行うことなく、セルに接続する電源配線を切り替えることによってセルの動作タイミングを調整することができる。したがって、半導体装置２０のレイアウト設計のＴＡＴを短縮させることができ、設計期間の短縮を図ることができる。さらに、動作タイミングを調整するためだけのセルを挿入する必要がないため、半導体装置２０の低消費電力化を実現することができる。
【０１０１】
（３）第１〜第４電源幹線４０，５０，６０，７０を、半導体チップ３０の外形に沿った形状とした。また、第１〜第４電源幹線４０，５０，６０，７０よりも内側の領域を全体的に覆うように第１〜第４枝配線４１〜４４，５１〜５４，６１〜６４，７１〜７４を形成するようにした。これにより、コア領域ＣＡの全ての領域Ｒ１〜Ｒ４に複数種類の電圧帯Ｖ１〜Ｖ４を供給することが可能となる。
【０１０２】
（４）第１〜第４電源配線Ｅ１〜Ｅ４を同一の形状に形成し、さらに第１〜第４電源配線Ｅ１〜Ｅ４をほぼ点対称の形状に形成した。これにより、第１〜第４電源配線Ｅ１〜Ｅ４において同様の電圧降下が生じるため、複数種類の電圧帯Ｖ１〜Ｖ４を全ての領域Ｒ１〜Ｒ４に供給するための配線幅の調整等を容易に行うことができる。
【０１０３】
（５）第１電源幹線４０にスイッチＳＷ１を介して複数の第１電源端子３１を接続し、第２電源幹線５０にスイッチＳＷ２を介して複数の第２電源端子３２を接続するようにした。また、第３電源幹線６０にスイッチＳＷ３を介して複数の第３電源端子３３を接続し、第４電源幹線７０にスイッチＳＷ４を介して複数の第４電源端子３４を接続するようにした。そして、スイッチＳＷ１〜ＳＷ４のオンオフ状態（具体的には、オンするスイッチＳＷ１〜ＳＷ４の個数）を調整することにより、第１〜第４電源配線Ｅ１〜Ｅ４における電圧帯Ｖ１〜Ｖ４の幅を調整するようにした。これにより、第１〜第４電源配線Ｅ１〜Ｅ４の配線幅の調整と併せて、オンするスイッチＳＷ１〜ＳＷ４を増減することによって第１〜第４電源配線Ｅ１〜Ｅ４における電圧分布を細かく調整することができる。
【０１０４】
（第２実施形態）
以下、図２に従って第２実施形態について説明する。この実施形態の半導体装置２０は、電源遮断機能（パワーゲーティング：Power Gating）を搭載している点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。
【０１０５】
上記パワーゲーティングとは、半導体装置の低消費電力化を実現するために、リーク電流を低減するための技術である。このパワーゲーティングは、パワーゲーティング期間（スタンバイ期間）には対象領域（シャットオフ領域）への電源電圧の供給を停止し、パワーゲーティングオフ期間（アクティブ期間）には対象領域に電源電圧を供給する技術である。
【０１０６】
ここで、図１に示した第１〜第４電源配線Ｅ１〜Ｅ４を有する半導体装置２０においてパワーゲーティング技術を適用すると、パワーゲーティング期間とパワーゲーティングオフ期間とでは電圧分布（電源降下量）が異なる。
【０１０７】
図２２に示すように、パワーゲーティング期間では、パワーゲーティングオフ期間に比べて、電源端子からの距離の増加に対する電圧降下量が小さくなる。換言すると、パワーゲーティングオフ期間では、パワーゲーティング期間に比べて、電源端子からの距離の増加に対する電圧降下量が大きくなる。
【０１０８】
そこで、図２３に示すように、本実施形態の半導体装置２０では、シャットオフ領域Ｒｓｈに対する電源供給を管理するパワーコントロールユニット９０が、スイッチＳＷ１〜ＳＷ４をオンオフ制御するようにした。例えば、パワーコントロールユニット９０は、シャットオフ領域Ｒｓｈへの電源供給・電源供給停止を切り替えるのと同時に、第１〜第４電源端子３１〜３４と第１〜第４電源配線Ｅ１〜Ｅ４とを接続する（オンする）スイッチＳＷ１〜ＳＷ４の個数を調整する。
【０１０９】
次に、図２４〜図２６に従って、図４に示した設計支援装置１０（特に、ＣＰＵ１１）が実行する設計処理について説明する。なお、本実施形態の設計処理は先の図５に示したフローチャートと同様の処理になるため、図５を併せ参照して説明する。また、以下の説明では、上記第１実施形態と同様の処理については詳細な説明を割愛し、パワーゲーティング技術に関連する処理について詳述する。
【０１１０】
まず、図５のステップＳ１において、設計支援装置１０は、上記第１〜第４電源配線Ｅ１〜Ｅ４を生成するとともに、第１〜第４電源配線Ｅ１〜Ｅ４とは別にパワーゲーティング用の電源配線を生成する。以下に、パワーゲーティング用の電源配線の一例について説明する。
【０１１１】
例えば図２４（ａ）〜（ｄ）に示すように、本例の半導体チップ３０は、２つのシャットオフ領域Ｒｓｈ（太線枠参照）を有している。一方のシャットオフ領域Ｒｓｈはコア領域ＣＡの図中左上に位置し、他方のシャットオフ領域Ｒｓｈはコア領域ＣＡの平面視略中央に位置している。これらシャットオフ領域Ｒｓｈ上に分布するようにパワーゲーティング用の複数の電源配線、具体的には第５電源配線Ｅ５（図２４（ａ）参照）、第６電源配線Ｅ６（図２４（ｂ）参照）、第７電源配線Ｅ７（図２４（ｃ）参照）及び第８電源配線Ｅ８（図２４（ｄ）参照）が生成される。これら第５〜第８電源配線Ｅ５〜Ｅ８は、上記第１〜第４電源配線Ｅ１〜Ｅ４とは別に用意された電源配線である。
【０１１２】
次に、第５電源配線Ｅ５について説明する。
図２４（ａ）に示すように、第５電源配線Ｅ５には、第１電源端子３１（図１参照）とは別の第５電源端子３５が接続されている。例えば、第５電源端子３５は、シャットオフ領域Ｒｓｈを縦横にほぼ４等分した領域Ｒ５〜Ｒ８のうち図中左上の領域Ｒ５に対応する位置に設けられている。具体的には、第５電源端子３５は、領域Ｒ５の図中上側の領域であって、半導体チップ３０の周辺領域（電源端子領域）に設けられている。
【０１１３】
第５電源端子３５は、高電位電源電圧が供給される高電位電源線に接続される。この高電位電源電圧の電圧値は、例えば１．３Ｖに設定されている。第５電源端子３５から第５電源配線Ｅ５への電源電圧の供給及び電源電圧の供給停止は、上記パワーコントロールユニット９０（図２３参照）により制御される。
【０１１４】
第５電源配線Ｅ５は、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第５電源配線Ｅ５は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。本例の第５電源配線Ｅ５は、第５電源端子３５から領域Ｒ５に向かって図中下方向に延在されるとともに、シャットオフ領域Ｒｓｈ内ではそのシャットオフ領域Ｒｓｈの４辺のうち３辺に沿って平面視略コ字状に形成されている。この第５電源配線Ｅ５は、第５電源端子３５から領域Ｒ５→領域Ｒ６→領域Ｒ７→領域Ｒ８を順に通るように形成されている。このような第５電源配線Ｅ５は、領域Ｒ５に１．３０〜１．１１Ｖの電圧帯Ｖ１、領域Ｒ６に１．１０〜０．９１Ｖの電圧帯Ｖ２、領域Ｒ７に０．９０〜０．７１Ｖの電圧帯Ｖ３、領域Ｒ８に０．７０〜０．５１Ｖの電圧帯Ｖ４をそれぞれ供給可能なように配線幅等が設定される。
【０１１５】
次に、第６電源配線Ｅ６について説明する。
図２４（ｂ）に示すように、第６電源配線Ｅ６には、第６電源端子３６が接続されている。例えば、第６電源端子３６は、シャットオフ領域Ｒｓｈの領域Ｒ５〜Ｒ８のうち図中左下の領域Ｒ６に対応する位置に設けられている。具体的には、第６電源端子３６は、領域Ｒ６の図中左側の領域であって、半導体チップ３０の周辺領域（電源端子領域）に設けられている。
【０１１６】
第６電源端子３６は、高電位電源電圧が供給される高電位電源線に接続される。この高電位電源電圧の電圧値は、例えば１．３Ｖに設定されている。第６電源端子３６から第６電源配線Ｅ６への電源電圧の供給及び電源電圧の供給停止は、上記パワーコントロールユニット９０（図２３参照）により制御される。
【０１１７】
第６電源配線Ｅ６は、第５電源配線Ｅ５と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第６電源配線Ｅ６は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。本例の第６電源配線Ｅ６は、第６電源端子３６から領域Ｒ６に向かって図中右方向に延在されるとともに、シャットオフ領域Ｒｓｈ内ではそのシャットオフ領域Ｒｓｈの４辺のうち３辺に沿って平面視略コ字状に形成されている。この第６電源配線Ｅ６は、第６電源端子３６から領域Ｒ６→領域Ｒ７→領域Ｒ８→領域Ｒ５を順に通るように形成されている。このような第６電源配線Ｅ６は、領域Ｒ６に電圧帯Ｖ１、領域Ｒ７に電圧帯Ｖ２、領域Ｒ８に電圧帯Ｖ３、領域Ｒ５に電圧帯Ｖ４をそれぞれ供給可能なように配線幅等が設定される。
【０１１８】
次に、第７電源配線Ｅ７について説明する。
図２４（ｃ）に示すように、第７電源配線Ｅ７には、第７電源端子３７が接続されている。例えば、第７電源端子３７は、シャットオフ領域Ｒｓｈの領域Ｒ５〜Ｒ８のうち図中右下の領域Ｒ７に対応する位置に設けられている。具体的には、第７電源端子３７は、領域Ｒ７の図中下側の領域であって、半導体チップ３０の周辺領域（電源端子領域）に設けられている。
【０１１９】
第７電源端子３７は、高電位電源電圧が供給される高電位電源線に接続される。この高電位電源電圧の電圧値は、例えば１．３Ｖに設定されている。第７電源端子３７から第７電源配線Ｅ７への電源電圧の供給及び電源電圧の供給停止は、上記パワーコントロールユニット９０（図２３参照）により制御される。
【０１２０】
第７電源配線Ｅ７は、第５電源配線Ｅ５と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第７電源配線Ｅ７は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。本例の第７電源配線Ｅ７は、第７電源端子３７から領域Ｒ７に向かって図中上方向に延在されるとともに、シャットオフ領域Ｒｓｈ内ではそのシャットオフ領域Ｒｓｈの４辺のうち３辺に沿って平面視略コ字状に形成されている。この第７電源配線Ｅ７は、第７電源端子３７から領域Ｒ７→領域Ｒ８→領域Ｒ５→領域Ｒ６を順に通るように形成されている。このような第７電源配線Ｅ７は、領域Ｒ７に電圧帯Ｖ１、領域Ｒ８に電圧帯Ｖ２、領域Ｒ５に電圧帯Ｖ３、領域Ｒ６に電圧帯Ｖ４をそれぞれ供給可能なように配線幅等が設定される。
【０１２１】
次に、第８電源配線Ｅ８について説明する。
図２４（ｄ）に示すように、第８電源配線Ｅ８には、第８電源端子３８が接続されている。例えば、第８電源端子３８は、シャットオフ領域Ｒｓｈの領域Ｒ５〜Ｒ８のうち図中右上の領域Ｒ８に対応する位置に設けられている。具体的には、第８電源端子３８は、領域Ｒ８の図中右側の領域であって、半導体チップ３０の周辺領域（電源端子領域）に設けられている。
【０１２２】
第８電源端子３８は、高電位電源電圧が供給される高電位電源線に接続される。この高電位電源電圧の電圧値は、例えば１．３Ｖに設定されている。第８電源端子３８から第８電源配線Ｅ８への電源電圧の供給及び電源電圧の供給停止は、上記パワーコントロールユニット９０（図２３参照）により制御される。
【０１２３】
第８電源配線Ｅ８は、第５電源配線Ｅ５と同様に、非環状に形成され、且つ一筆書き状に連続して形成されている。例えば、第８電源配線Ｅ８は、環状になる箇所が１つも無いように形成され、且つ一筆書き状に連続して形成されている。本例の第８電源配線Ｅ８は、第８電源端子３８から領域Ｒ８に向かって図中左方向に延在されるとともに、シャットオフ領域Ｒｓｈ内ではそのシャットオフ領域Ｒｓｈの４辺のうち３辺に沿って平面視略コ字状に形成されている。この第８電源配線Ｅ８は、第８電源端子３８から領域Ｒ８→領域Ｒ５→領域Ｒ６→領域Ｒ７を順に通るように形成されている。このような第８電源配線Ｅ８は、領域Ｒ８に電圧帯Ｖ１、領域Ｒ５に電圧帯Ｖ２、領域Ｒ６に電圧帯Ｖ３、領域Ｒ７に電圧帯Ｖ４をそれぞれ供給可能なように配線幅等が設定される。
【０１２４】
なお、図２４に示した第５〜第８電源配線Ｅ５〜Ｅ８では、電源幹線のみを有しているが、第１〜第４電源配線Ｅ１〜Ｅ４と同様に枝配線を有する電源配線であってもよい。
続いて、ステップＳ２において、設計支援装置１０は、ネットリストやライブラリデータに基づいて、シャットオフ領域Ｒｓｈに含まれる全てのインスタンス（セル）を初期配置する。続いて、設計支援装置１０は、シャットオフ領域Ｒｓｈに初期配置したセルと第５〜第８電源配線Ｅ５〜Ｅ８とを接続する。以下に、初期配置・配線処理の一例について説明する。
【０１２５】
図示を省略するが、コア領域ＣＡを６４分割した上記第１実施形態におけるステップＳ２と同様に、シャットオフ領域Ｒｓｈを例えば縦横に６４等分する。これにより、領域Ｒ５〜Ｒ８がそれぞれ縦横に１６等分される。この１６等分された領域に、シャットオフ領域Ｒｓｈに含まれる全てのセルを初期配置する。
【０１２６】
続いて、初期配置された各セルと４つの第５〜第８電源配線Ｅ５〜Ｅ８とのコンタクト領域がほぼ均等になるように、初期配置された各セルを、第５〜第８電源配線Ｅ５〜Ｅ８のうち任意の１つの電源配線に接続する。詳述すると、各領域Ｒ５〜Ｒ８において、１６等分された領域のうち、任意の４個の領域に配置されたセルを第５電源配線Ｅ５に接続し、他の４個の領域に配置されたセルを第６電源配線Ｅ６に接続し、他の４個の領域に配置されたセルを第７電源配線Ｅ７に接続し、他の４個の領域に配置されたセルを第８電源配線Ｅ８に接続する。このように各セルと第５〜第８電源配線Ｅ５〜Ｅ８とを接続することにより、シャットオフ領域Ｒｓｈの全ての領域Ｒ５〜Ｒ８において、セルと第５〜第８電源配線Ｅ５〜Ｅ８とのコンタクト領域を略均等に設けることができる。換言すると、シャットオフ領域Ｒｓｈにおいて、１．３０〜１．１１Ｖの電圧帯Ｖ１、１．１０〜０．９１Ｖの電圧帯Ｖ２、０．９０〜０．７１Ｖの電圧帯Ｖ３及び０．７０〜０．５１Ｖの電圧帯Ｖ４がそれぞれ供給される領域を略均等に設けることができる。
【０１２７】
次に、設計支援装置１０は、上記第１実施形態と同様にステップＳ３，Ｓ４の処理を実行し、電圧分布マップ８１を作成する。
ここで、図２５（ａ），（ｂ）に示すように、パワーゲーティング時（パワーゲーティングオン時）、つまりシャットオフ領域Ｒｓｈへの電源電圧の供給を停止した時と、パワーゲーティングオフ時、つまり全てのセルに電源電圧を供給する時とでは電圧分布（電圧降下分布）が異なる。このため、パワーゲーティングオン時（図２５（ａ）参照）の電圧帯Ｖ１〜Ｖ４の幅と、パワーゲーティングオフ時（図２５（ｂ）参照）の電圧帯Ｖ１〜Ｖ４の幅とが異なる。
【０１２８】
そこで、上記ステップＳ４において、設計支援装置１０は、パワーゲーティングオン、具体的には全てのシャットオフ領域Ｒｓｈへの電源電圧の供給を停止した状態における電圧分布マップと、パワーゲーティングオフの状態における電圧分布マップとを作成する。
【０１２９】
そして、図２６（ａ），（ｂ）に示すように、設計支援装置１０は、パワーゲーティングオン状態の電圧分布マップと、パワーゲーティングオフ状態の電圧分布マップとが同じ電圧分布となるように、オンするスイッチＳＷ１〜ＳＷ４の個数を調整する（ステップＳ５）。なお、図２５及び図２６の例では、第１電源配線Ｅ１の電圧分布と第５電源配線Ｅ５の電圧分布とを１つにまとめて示している。図２６（ａ）では、パワーゲーティングオン状態で１つのスイッチＳＷ１がオンされている場合の第１及び第５電源配線Ｅ１，Ｅ５の電圧分布を示している。また、図２６（ｂ）では、図２６（ａ）に示した電圧分布とほぼ等しくなる電圧分布、具体的にはパワーゲーティングオフ状態で４つのスイッチＳＷ１がオンされている場合の第１及び第５電源配線Ｅ１，Ｅ５の電圧分布を示している。このように本例では、パワーゲーティングオフ状態において、オンするスイッチＳＷ１の数を、パワーゲーティングオン状態における１つから４つに増やすことにより、パワーゲーティングオフ状態の電圧分布をパワーゲーティングオン状態の電圧分布とほぼ等しくすることができる。換言すると、パワーゲーティングオン状態において、オンするスイッチＳＷ１の数を、パワーゲーティングオフ状態における４つから１つに減らすことにより、両状態における電圧分布をほぼ等しくすることができる。そして、設計支援装置１０は、パワーゲーティングオン状態の電圧分布とパワーゲーティングオフ状態の電圧分布とがほぼ等しくなる場合の両状態における、オンするスイッチＳＷ１〜ＳＷ４の個数のデータ（スイッチデータ）を記憶装置１３又はメモリ１２に記憶する。
【０１３０】
なお、上述したスイッチデータの生成は、例えば上記第１実施形態で説明したステップＳ５と同様の処理、つまり第１〜第４電源配線Ｅ１〜Ｅ４や第５〜第８電源配線Ｅ５〜Ｅ８の配線幅の調整をした後に行われる。
【０１３１】
次に、設計支援装置１０は、上記第１実施形態と同様にステップＳ６〜Ｓ９の処理を実行し、電圧分布マップ８６を作成する。このとき、設計支援装置１０は、例えばパワーゲーティングオフ状態の電圧分布マップ８６を作成する。そして、ステップＳ１０において、設計支援装置１０は、電圧分布マップ８６と、上記ステップＳ５で作成した電圧分布マップ８１（例えば、パワーゲーティングオフ状態の電圧分布マップ）とに基づいて、電圧分布の検証を行う。ここで、所定の電源配線から供給される電源電圧が所望の電圧範囲から外れたインスタンスが発生している場合には、設計支援装置１０は、ステップＳ５に戻り、上記第１実施形態と同様に電源配線の調整（例えば、オンするスイッチＳＷ１〜ＳＷ４の個数調整）を行って電圧分布を調整する。その後、上記説明したスイッチデータを生成する処理を行い、記憶装置１３又はメモリ１２に記憶されたスイッチデータを更新する。
【０１３２】
そして、全てのインスタンス（セル）でタイミングエラーが無くなり、半導体装置２０のレイアウト設計を終了する場合に、上記記憶装置１３又はメモリ１２に記憶されたスイッチデータが上記パワーコントロールユニット９０に設定される。パワーコントロールユニット９０は、上記スイッチデータに基づいて、パワーゲーティングオン状態及びパワーゲーティングオフ状態が切り替わる時に、切り替わりの前後で電圧分布が変わらないように、スイッチＳＷ１〜ＳＷ４をオンオフ制御し、オンするスイッチＳＷ１〜ＳＷ４の個数を可変する。
【０１３３】
なお、本実施形態において、第５〜第８電源配線Ｅ５〜Ｅ８は電源配線の一例、シャットオフ領域Ｒｓｈは第１領域の一例である。
以上説明した実施形態によれば、第１実施形態の（１）〜（５）の効果に加えて以下の効果を奏する。
【０１３４】
（６）第１〜第４電源配線Ｅ１〜Ｅ４とは別に、シャットオフ領域Ｒｓｈに電源電圧を供給するパワーゲーティング用の第５〜第８電源配線Ｅ５〜Ｅ８を設けるようにした。また、パワーゲーティングオン状態の電圧分布とパワーゲーティングオフ状態の電圧分布が等しくなる場合のスイッチＳＷ１〜ＳＷ４のオンオフ状態（例えば、オンするスイッチＳＷ１〜ＳＷ４の個数）を示すスイッチデータを生成するようにした。このスイッチデータを利用して、パワーゲーティングオン状態とパワーゲーティングオフ状態とが切り替わるときに、オンするスイッチＳＷ１〜ＳＷ４の個数を可変することにより、切り替わりの前後で電圧分布が変化することを抑制できる。
【０１３５】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態における第１〜第４電源配線Ｅ１〜Ｅ４の形状及び個数は特に限定されない。すなわち、所定の領域（コア領域ＣＡよりも小さい領域であってもよい。）の全ての領域に対して、Ｎ種類（Ｎは２以上の整数）の電圧範囲の電源電圧を満遍なく供給することが可能であれば、電源配線の形状及び個数は特に限定されない。
【０１３６】
・例えば、上記各実施形態では、第１〜第４電源配線Ｅ１〜Ｅ４をほぼ点対称の形状となるようにしたが、これに限定されない。
・例えば、上記各実施形態における第１〜第４電源幹線４０，５０，６０，７０の形状に特に限定されない。すなわち、第１〜第４電源幹線４０，５０，６０，７０の平面形状は、非環状に形成され、且つ一筆書き状に連続して形成された形状を有していれば、どのような形状であってもよい。例えば、第１〜第４電源幹線４０，５０，６０，７０を、平面視略三角形状、平面視略五角形状や平面視略円形状に形成するようにしてもよい。
【０１３７】
・例えば、上記各実施形態における第１〜第４枝配線４１〜４４，５１〜５４，６１〜６４，７１〜７４の形状は特に限定されない。例えば、第１〜第４枝配線４１〜４４，５１〜５４，６１〜６４，７１〜７４を、櫛歯状に形成するようにしてもよい。
【０１３８】
・例えば、上記各実施形態では、第１〜第４電源配線Ｅ１〜Ｅ４を同一の形状としたが、第１〜第４電源配線Ｅ１〜Ｅ４を異なる形状に形成するようにしてもよい。
・例えば、上記各実施形態における電源配線の個数を、２つ、３つ又は５つ以上にしてもよい。
【０１３９】
・上記各実施形態では、４種類の電圧帯Ｖ１〜Ｖ４をコア領域ＣＡの全ての領域Ｒ１〜Ｒ４に満遍なく供給するようにした。これに限らず、例えば２種類、３種類又は５種類以上の電圧帯（電圧範囲の電源電圧）をコア領域ＣＡの全ての領域Ｒ１〜Ｒ４に供給するようにしてもよい。
【０１４０】
・上記各実施形態における半導体チップ３０（コア領域ＣＡ）の分割数は４個に限らず、２個、３個又は５個以上に変更してもよい。
・上記各実施形態の初期配置・配線処理におけるコア領域ＣＡの分割数は６４個に限定されない。
【０１４１】
・上記各実施形態では、第１〜第４電源端子３１〜３４に、同じ電圧値の高電位電源電圧を供給するようにした。これに限らず、第１〜第４電源端子３１〜３４に、異なる電圧値の高電位電源電圧を供給するようにしてもよい。
【符号の説明】
【０１４２】
１０  設計支援装置
１１  中央処理装置
２０  半導体装置
３０  半導体チップ
３１  第１電源端子
３２  第２電源端子
３３  第３電源端子
３４  第４電源端子
３５  第５電源端子
３６  第６電源端子
３７  第７電源端子
３８  第８電源端子
４０  第１電源幹線
５０  第２電源幹線
６０  第３電源幹線
７０  第４電源幹線
４１，５１，６１，７１  第１枝配線
４２，５２，６２，７２  第２枝配線
４３，５３，６３，７３  第３枝配線
４４，５４，６４，７４  第４枝配線
Ｅ１  第１電源配線
Ｅ２  第２電源配線
Ｅ３  第３電源配線
Ｅ４  第４電源配線
Ｅ５  第５電源配線
Ｅ６  第６電源配線
Ｅ７  第７電源配線
Ｅ８  第８電源配線
ＳＷ１〜ＳＷ４  スイッチ
ＣＥ１  セル
Ｒ１〜Ｒ８，Ｒａ〜Ｒｄ  領域
Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａ，Ｒ４Ａ  領域
Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４  領域
Ｒｓｈ  シャットオフ領域
Ｖ１〜Ｖ４  電圧帯
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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