(57)【要約】【課題】金属を含むデポ物を効率よく除去することが可能となる半導体装置の製造方法を提供する。【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上に金属膜を含む積層膜を形成する工程と、この積層膜を加工するドライエッチング工程と、ＢＣｌ３を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、を有する。【選択図】図１２
2015028996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に金属膜を含む積層膜を形成する工程と、
前記積層膜を加工するドライエッチング工程と、
ＢＣｌ３を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記積層膜を形成する工程は、
第１の金属膜を形成する工程と、
第１の導電型と、第２の導電型を積層して有するポリシリコン膜を形成する工程と、
スイッチ素子膜を形成する工程と、
第２の金属膜を形成する工程と、
を少なくとも有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、
第１の金属膜、第１のポリシリコン膜、第１のスイッチ素子膜、第２の金属膜、第１のハードマスク層を有する第１の積層膜を形成する工程と、
前記第１の積層膜を加工する第１のドライエッチング工程と、
前記積層膜を覆うように絶縁膜を形成する工程と、
化学機械的研磨を用いて前記絶縁膜を平坦化する工程と、
第３の金属膜、第２のポリシリコン膜、第２のスイッチ素子膜、第４の金属膜、及び第２のハードマスク層を有する第２の積層膜を形成する工程と、
前記第１及び第２の積層膜を加工する第２のドライエッチング工程と、
ＢＣｌ３を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記クリーニング工程は、前記クリーニング工程の直前に行うドライエッチング工程の後に、当該ドライエッチング工程を行ったエッチング処理室内から前記半導体基板を取り出すことなく行うことを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記金属膜はタングステンであることを特徴とする請求項１から４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
大容量のデータを記憶して利用する不揮発性半導体記憶装置として三次元化が容易な抵抗変化メモリ（ＲｅＲＡＭ：resistance random access memory）等が注目されている。抵抗変化メモリにおいては、ワード線とビット線に挟まれた積層構造体（記憶部）に、例えばタングステンのような金属が用いられる場合がある。この金属を含む積層構造体を、ドライエッチング等により加工する際に、イオンによるスパッタリング効果によって金属が叩き出され、パターンの底部に金属を含むデポ物が堆積し、隣接するパターン間でショートが生じる等の不具合が発生する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１―１８７５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
金属を含むデポ物を効率よく除去することが可能となる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の製造方法は、半導体基板上に金属膜を含む積層膜を形成する工程と、この積層膜を加工するドライエッチング工程と、ＢＣｌ３を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の概略構成を示すブロック図の一例である。
【図２】メモリセルアレイの一部の構成を模式的に示した斜視図の一例である。
【図３】図３（Ａ）は、図２の３Ａ−３Ａ線における一つのメモリセルグループの断面を模式的に示した縦断面図である。図３（Ｂ）は、メモリセルの１つ分の断面を模式的に示した縦断面図の一例である。図３（Ｃ）は、図３（Ａ）の等価回路図の一例である。
【図４】図４（Ａ）は実施形態に係る半導体装置の構造及び製造方法を模式的に示す斜視図の一例である。図４（Ｂ）はビット線の引き出し領域の構造及び製造方法を模式的に示す斜視図の一例である。図４（Ｃ）は、ワード線の引き出し領域の構造及び製造方法を模式的に示す斜視図の一例である。図５以降の各図（Ａ）、（Ｂ）及び（Ｃ）において同じ。
【図５】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図６】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図７】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図８】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図９】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図１０】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図１１】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【図１２】実施形態に係る半導体装置の製造方法の途中工程を模式的に示す斜視図の一例である。
【発明を実施するための形態】
【０００７】
（実施形態）
以下、実施形態について、図１〜図１２を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、ワード線ＷＬが延在する方向をＸ方向、これに直交し、ビット線ＢＬが延在する方向をＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。なお、実施形態の説明は半導体装置の一例としてクロスポイント型の抵抗変化メモリを中心に行い、置き換え可能な技術については適宜言及する。
【０００８】
図１は、実施形態に係る半導体装置の概略構成を示すブロック図の一例である。ここでは実施形態に係る半導体装置の一例として抵抗変化メモリ１０を示している。この抵抗変化メモリ１０は、メモリセルアレイ１２を有する。メモリセルアレイ１２は、複数積層された複数のメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、複数のビット線ＢＬ及び複数のワード線ＷＬと、これらワード線ＷＬ及びビット線ＢＬの交点部に形成されるメモリセルＭＣを有する。複数のメモリセルマットＭＭが積層されることにより、メモリセルアレイ１２は、後述するメモリセルＭＣを三次元マトリクス状に配置して有している。メモリセルＭＣは可変抵抗素子２２と電流整流素子２４を有している（図３参照）。
【０００９】
メモリセルマットＭＭのビット線ＢＬにはカラム制御回路１４が電気的に接続されている。カラム制御回路１４は、ビット線ドライバＢＤとセンスアンプＳＡを有する。ビット線ドライバＢＤは、カラムアドレス信号に基づいてビット線ＢＬに所定の電圧を供給する。これによりカラム制御回路１４は、メモリセルＭＣに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを行う。センスアンプＳＡはデータ読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定する。また、メモリセルアレイ１２のワード線ＷＬには、ロウ制御回路１６が電気的に接続されている。ロウ制御回路１６はワード線ドライバＷＤを有する。ロウ制御回路１６は、ロウアドレス信号に基づいてメモリセルアレイ１２のワード線ＷＬを選択し、メモリセルＭＣに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを制御する。ワード線ドライバＷＤはデータ消去及びデータ書き込み動作時に必要な電圧をワード線ＷＬに供給する。
【００１０】
図２は、メモリセルアレイ１２の一部の構成を模式的に示した斜視図の一例である。図２に示すように、メモリセルアレイ１２は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１２は複数のメモリセルマットＭＭ０〜ＭＭ３を有している。それぞれのメモリセルマットＭＭにおいて、複数のビット線ＢＬと複数のワード線ＷＬが三次元的に積層している。図２において、複数本のビット線ＢＬ００〜ＢＬ０２が、Ｙ方向に延伸し、Ｘ方向に所定の間隔を有してラインアンドスペース状に配置される。ワード線ＷＬ００〜ＷＬ０２は、ビット線ＢＬ００〜ＢＬ０２の上方に配置される。ワード線ＷＬ００〜ＷＬ０２は、Ｘ方向に延伸し、Ｙ方向に所定の間隔を有してラインアンドスペース状に配置される。これによりメモリセルマットＭＭ０が形成される。
【００１１】
ワード線ＷＬ００〜ＷＬ０２上には、さらに複数本のビット線ＢＬ１０〜ＢＬ１２が配置される。ビット線ＢＬ１０〜ＢＬ１２は、Ｙ方向に延伸し、Ｘ方向に所定の間隔を有してラインアンドスペース状に配置され、さらにその上方にはワード線ＷＬ１０〜ＷＬ１２が同様に立体的に交差して配置される。これによりメモリセルマットＭＭ１が形成される。このようにして複数のメモリセルマットＭＭが多層に積層されている。メモリセルマットＭＭが多層に積層されて形成されることにより、ワード線ＷＬとビット線ＢＬが三次元的、多層的にマトリクスを形成している。これらワード線ＷＬとビット線ＢＬとの各交点部に、ワード線ＷＬとビット線ＢＬに挟まれるようにメモリセルＭＣが配置される。これにより、複数のメモリセルＭＣが三次元マトリクス状に配置される。
【００１２】
本実施形態では、メモリセルアレイ１２の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に配置されるメモリセルマットＭＭ１は、ワード線ＷＬ００〜ＷＬ０２を共有している。同様に、メモリセルマットＭＭ２とメモリセルマットＭＭ３はワード線ＷＬ１０〜ＷＬ１２を共有している。
【００１３】
ワード線ＷＬ及びビット線ＢＬに使用する材料として、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。なお、以下、図２中点線で示したように、ビット線ＢＬとワード線ＷＬの交差部に設けられたメモリセルＭＣのまとまりをメモリセルグループＭＧと呼ぶ。
【００１４】
図３（Ａ）は、図２の３Ａ−３Ａ線における一つのメモリセルグループＭＧの断面を模式的に示した縦断面図である。図３（Ｂ）は、メモリセルＭＣの１つ分の断面を模式的に示した縦断面図の一例である。図３（Ｃ）は、図３（Ａ）の等価回路図の一例である。
【００１５】
図３（Ａ）、（Ｂ）及び（Ｃ）に示すように、メモリセルマットＭＭは、図中Ｚ方向に複数が積層されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの間に直列接続された可変抵抗素子２２及び電流整流素子２４を備える。電流整流素子２４としては、電圧・電流特性において所定の電流整流特性を有する素子であればどのような整流素子を用いても良い。電流整流素子２４の材質、構造等は特に限定されない。電流整流素子２４としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したｐｎ接合ダイオードを用いることができる。また、ｐｎ接合ダイオードに代えて、ショットキーダイオード、ｐ型層とｎ型層の間に不純物を含有しないｉ層を挿入したＰＩＮダイオード、あるいはパンチスルーダイオード等の各種ダイオードを用いることができる。
【００１６】
また、電流整流素子２４に用いられる材料として、シリコン（Ｓｉ）だけでなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）等の半導体、半導体と金属の混晶、金属酸化物等を用いることも可能である。
【００１７】
メモリセルＭＣ中の電流整流素子２４においては、ビット線ＢＬがワード線ＷＬの上部に位置する場合と、ビット線ＢＬがワード線ＷＬの下部に位置する場合とで、電流整流方向が異なる。メモリセルＭＣにおいて、電流整流素子２４は、ビット線ＢＬからワード線ＷＬに向かって電流が流れるような電流整流特性を有するようにしている。すなわち、電流整流素子２４は、ビット線ＢＬからワード線ＷＬに向かって順方向になるように整流特性が設定されている。
【００１８】
可変抵抗素子２２は、例えば電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものである。可変抵抗素子２２は、上下にバリアメタル層を有することができる。バリアメタル層は接着層としても機能する。バリアメタル層としては、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、窒化アルミ・チタン（ＴｉＡｌＮ）、ストロンチウム・ルテニウム・オキサイド（ＳｒＲｕＯ）、ルテニウム（Ｒｕ）、ルテニウムナイトライド（ＲｕＮ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ランタノイド・ニッケル・オキサイド（ＬａＮｉＯ）、アルミニウム（Ａｌ）、プラチナ・イリジウム・オキサイド（ＰｔＩｒＯｘ）、プラチナ・ロジウム・オキサイド（ＰｔＲｈＯｘ）、ロジウム／窒化アルミ・タンタル（Ｒｈ／ＴａＡｌＮ）等が用いられる。
【００１９】
可変抵抗素子２２としては、電流パルスあるいは電圧パルスを加えることで抵抗値を変化させることができる膜として、カルコゲナイド等を用いることができる。この場合は、抵抗変化メモリ１０を、結晶状態（低抵抗）と非晶質状態（高抵抗）の相転移による抵抗値状態をメモリ情報とする相変化メモリとすることができる。
【００２０】
メモリセルＭＣに対するデータの書き込みは、可変抵抗素子２２を高抵抗状態から低抵抗状態へと変化させるセット動作により行う。セット動作では、選択されたメモリセルＭＣの可変抵抗素子２２に所定の電圧を所定時間印加する。一方、メモリセルＭＣに対するデータの消去は、可変抵抗素子２２を低抵抗状態から高抵抗状態へと変化させるリセット動作により行う。リセット動作は、セット動作後の低抵抗状態の可変抵抗素子２２に対し、セット動作時よりも低い所定の電圧を、セット動作よりも長い所定時間印加する。リセット動作及びセット動作を総称して、スイッチ動作と呼ぶ。また、スイッチ動作を行う素子をスイッチ素子と呼ぶ。
【００２１】
以上が、本実施形態が適用される抵抗変化メモリ１０の概要である。
次に、図４〜図１２を参照して、本実施形態の詳細な内容について説明する。
図４〜図１２は本実施形態に係る抵抗変化メモリ１０の製造方法を説明するための図であり、各図（Ａ）はメモリセルＭＣ領域における斜視図の一例を示している。各図（Ｂ）はメモリセルＭＣから見てＹ方向に位置する領域であり、本実施形態ではビット線ＢＬの引き出し領域における斜視図の一例を示している。各図（Ｃ）は、メモリセルＭＣから見てＸ方向に位置する領域であり、本実施形態ではワード線ＷＬの引き出し領域の斜視図の一例を示している。
【００２２】
まず、図４（Ａ）、（Ｂ）及び（Ｃ）に示すように、図示しない半導体基板上に、下地絶縁膜３０、第１導電膜３２、第１ポリシリコン膜３４、第１スイッチ素子膜３６、第２導電膜３８、第１ハードマスク層４０を形成する。下地絶縁膜３０としては例えばＴＥＯＳ（Tetraethyl orthosilicate、テトラエトキシシラン）をソースガスとしてＣＶＤ（Chemical Vapor Deposition）法を用いて成膜したシリコン酸化膜を用いることができる。第１導電膜３２は、金属材料が用いられた金属配線である。例えばタングステンによって形成された金属膜を用いることができる。タングステンは例えばＣＶＤ法を用いて形成することができる。本実施形態では、第１導電膜３２は後にビット線ＢＬ（ＢＬ００〜ＢＬ０２）となる膜である。
【００２３】
第１ポリシリコン膜３４としてはＣＶＤ法を用いて成膜したポリシリコン膜を用いることができる。第１ポリシリコン膜３４には不純物が導入され、下部がｐ型、上部がｎ型となるように形成される。第１スイッチ素子膜３６としては、Ｓｉ、Ｔｉ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ、Ｗ、Ａｌ、Ｎｉ、Ｃｏ、Ｍｎ、Ｆｅ、Ｃｕ、Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜を用いることができる。例えばニッケルオキサイド（ＮｉＯ）、チタンオキサイド（ＴｉＯ）等を用いることができる。第１スイッチ素子膜３６は例えばスパッタリング法を用いて形成することができる。第１スイッチ素子膜３６は後に可変抵抗素子２２となる膜である。
【００２４】
また、第１スイッチ素子膜３６として、上記金属酸化膜に代えて、カルコゲナイド膜を形成しても良い。カルコゲナイドとは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。カルコゲナイド膜としては、例えば、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）膜を用いることができる。また、ＧＳＴ膜に限定されず、他のカルコゲナイド膜を使用してもよい。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。カルコゲナイド膜は、例えばスパッタリング法により形成することができる。上述のように、第１スイッチ素子膜３６としてカルコゲナイド膜を用いた場合は、抵抗変化メモリ１０は相変化メモリとなる。
【００２５】
第２導電膜３８としては、金属材料が用いられる。例えばタングステンによって形成された金属膜を用いることができる。タングステンは例えばＣＶＤ法を用いて形成することができる。第１ハードマスク層４０としては、例えばＴＥＯＳをソースガスとしてＣＶＤ法を用いて成膜したシリコン酸化膜を用いることができる。
【００２６】
次に、リソグラフィ法を用いてフォトレジスト４２を形成する。フォトレジスト４２はビット線ＢＬの形状、すなわち、Ｙ方向に延伸し、Ｘ方向に複数本が並列するラインアンドスペース形状にパターニングされている。なお、図４（Ｃ）における領域にはフォトレジスト４２は形成されていない。
【００２７】
次に、図５（Ａ）、（Ｂ）及び（Ｃ）に示すように、フォトレジスト４２をマスクとして、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法を用いて、第１ハードマスク層４０を選択的にエッチングし、パターニングする。このエッチングは、異方性条件を用いたＲＩＥ法により行われる。次いで、フォトレジスト４２を、例えば酸素プラズマを用いたアッシング処理により除去する。これにより第１ハードマスク層４０にはフォトレジスト４２の形状が転写され、第１ハードマスク層４０はビット線ＢＬの形状にパターニングされる。図５（Ｃ）における領域では、フォトレジスト４２が形成されていないため、第１ハードマスク層４０は全面的に除去されており、第２導電膜３８上面が露出している。
【００２８】
次に、図６（Ａ）、（Ｂ）及び（Ｃ）に示すように、第１ハードマスク層４０をマスクとして、異方性条件によるＲＩＥ法を用いて、第２導電膜３８、第１スイッチ素子膜３６、第１ポリシリコン膜３４、第１導電膜３２を順次エッチングする。これら膜には、第１ハードマスク層４０の形状が転写されるため、ビット線ＢＬの形状、すなわち、Ｙ方向に延伸し、Ｘ方向に複数本が並列するラインアンドスペース形状にパターニングされる。エッチングは、下地絶縁膜３０をストッパとして用いる。図６（Ｃ）における領域は、第２導電膜３８、第１スイッチ素子膜３６、第１ポリシリコン膜３４、第１導電膜３２が全面的に除去され、全面に下地絶縁膜３０が露出している。
【００２９】
次に、図７（Ａ）、（Ｂ）及び（Ｃ）に示すように、全面に第１層間絶縁膜４４を形成する。第１層間絶縁膜４４としては例えばＴＥＯＳをソースガスとしてＣＶＤ法を用いて成膜したシリコン酸化膜を用いることができる。第１層間絶縁膜４４は被覆性の良好な条件にて成膜される。第１層間絶縁膜４４は、第１導電膜３２、第１ポリシリコン膜３４、第１スイッチ素子膜３６及び第２導電膜３８により形成された構造体（メモリセルＭＣ０）の表面にコンフォーマルに成膜され、当該構造体の間を埋設し、さらに当該構造体の上部を覆うように形成される。その後、ＣＭＰ（化学機械的研磨；Chemical Mechanical Polishing）法により第１層間絶縁膜４４を研磨し、第２導電膜３８表面をストッパとして平坦化する。これにより、上記構造体間が第１層間絶縁膜４４で埋設され、第２導電膜３８上面高さで平坦な表面が得られる。図７（Ｃ）の領域では、全面が平坦化された第１層間絶縁膜４４に覆われており、その上面高さは、図７（Ａ）及び（Ｂ）の第２導電膜３８上面高さにほぼ一致している。
【００３０】
次に、図８（Ａ）、（Ｂ）及び（Ｃ）に示すように、第３導電膜５２、第２ポリシリコン膜５４、第２スイッチ素子膜５６、第４導電膜５８、及び第２ハードマスク層６０を順次成膜する。第３導電膜５２としては、金属材料が用いられ、例えばタングステンを用いることができる。タングステンは例えばＣＶＤ法を用いて形成することができる。本実施形態では、第３導電膜５２は後にワード線ＷＬ（ＷＬ００〜ＷＬ０２）となる膜である。第２ポリシリコン膜５４としてはＣＶＤ法を用いて成膜したポリシリコン膜を用いることができる。第２ポリシリコン膜５４には不純物が導入され、下部がｎ型、上部がｐ型となるように形成される。第２ポリシリコン膜５４のｎ型とｐ型の位置は、第１ポリシリコン膜３４とは上下が逆となっている。第２スイッチ素子膜５６は第１スイッチ素子膜３６と同様の材料、同様の方法によって形成することができる。第２スイッチ素子膜５６は後に可変抵抗素子２２となる膜である。
【００３１】
第２スイッチ素子膜５６として、上記金属酸化膜に代えて、カルコゲナイド膜を形成しても良い。第２スイッチ素子膜５６としてカルコゲナイド膜を用いた場合は、抵抗変化メモリ１０は相変化メモリとなる。
【００３２】
第４導電膜５８は第２導電膜３８と同じ金属材料が用いられ、例えばタングステンを用いることができる。第４導電膜５８は後にビット線ＢＬ（ＢＬ１０〜ＢＬ１２）となる膜である。第２ハードマスク層６０としては、例えばＴＥＯＳをソースガスとしてＣＶＤ法を用いて成膜したシリコン酸化膜を用いることができる。
【００３３】
次に、リソグラフィ法を用いてフォトレジスト６２を形成する。フォトレジスト６２はワード線ＷＬの形状、すなわち、Ｘ方向に延伸し、Ｙ方向に複数本が並列するラインアンドスペース形状にパターニングされている。なお、図８（Ｂ）における領域にはフォトレジスト６２は形成されていない。
【００３４】
次に、図９（Ａ）、（Ｂ）及び（Ｃ）に示すように、フォトレジスト６２をマスクとして、ＲＩＥ法を用いて、第２ハードマスク層６０を選択的にエッチングし、パターニングする。ＲＩＥ法では異方性条件にてエッチングが施される。次いで、フォトレジスト６２を、例えば酸素プラズマを用いたアッシング処理により除去する。これにより第２ハードマスク層６０にはフォトレジスト６２の形状が転写され、第２ハードマスク層６０はワード線ＷＬの形状にパターニングされる。図９（Ｂ）における領域では、フォトレジスト４２が形成されていないため、第２ハードマスク層６０は全面的に除去されており、第４導電膜５８上面が露出している。
【００３５】
次に、図１０から図１２に示すように、異方性条件によるＲＩＥ法を用いて、第４導電膜５８から第１導電膜３２までを順次エッチングする。各膜の加工は、当該エッチング工程中の複数の処理ステップにより行われる。まず、図１０（Ａ）、（Ｂ）及び（Ｃ）に示すように、最初の処理ステップで、第２ハードマスク層６０をマスクとして、異方性条件によるＲＩＥ法を用いて、第４導電膜５８、第２スイッチ素子膜５６、第２ポリシリコン膜５４、第３導電膜５２を順次エッチングする。これら膜には、第２ハードマスク層６０の形状が転写されるため、ワード線ＷＬの形状、すなわち、Ｘ方向に延伸し、Ｙ方向に複数本が並列するラインアンドスペース形状にパターニングされる。エッチングは、第１層間絶縁膜４４及び第２導電膜３８表面をストッパとして行われる。図１０（Ｂ）における領域は、第４導電膜５８、第２スイッチ素子膜５６、第２ポリシリコン膜５４、第３導電膜５２が全面的に除去され、第１層間絶縁膜４４及び第２導電膜３８上面が露出している。
【００３６】
次に、図１１（Ａ）、（Ｂ）及び（Ｃ）に示す処理ステップで、第２ハードマスク層６０をマスクとして使用し、ＲＩＥ法による異方性ドライエッチングを用いて、第２導電膜３８及び第１スイッチ素子膜３６をエッチングする。次の処理ステップでは、ＲＩＥ法を用いた異方性ドライエッチングにより第１層間絶縁膜４４をエッチングする。このエッチングでは、Ｃ３Ｆ６、Ｃ４Ｆ８、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆなどのフロロカーボンガスを用いて加工を行う。第１層間絶縁膜４４と第２ハードマスク層６０を構成する材料は共にシリコン酸化膜であるため、このエッチング中に第２ハードマスク層６０はエッチングされて消失する。第２ハードマスク層６０が消失した後は第４導電膜５８がエッチングのマスクとなる。エッチングは第１導電膜３２上面高さ近傍まで第１層間絶縁膜４４をエッチングしたところでストップさせる。このエッチングによって、第１ポリシリコン膜３４はエッチングされないため、残存している。
【００３７】
次に、図１２（Ａ）、（Ｂ）及び（Ｃ）に示す処理ステップにおいて、ＲＩＥ法による異方性ドライエッチングを用いて、第１ポリシリコン膜３４をエッチングする。このエッチングは、第１導電膜３２（タングステン）に対して選択比を有したエッチング条件で行われ、ＨＢｒを主体としたガス種を用いて行われる。このエッチングは第１導電膜３２上面が露出した時点で終了する。
【００３８】
ここで、図１０から図１１におけるＲＩＥ法によるドライエッチング工程の処理ステップでは、第２導電膜３８、及び第１導電膜３２がエッチングされる。第２導電膜３８及び第１導電膜３２は上述のように金属材料により形成された金属配線であり、例えばタングステンによって形成されている。この金属材料は、エッチング中にエッチングガス種のイオンによるスパッタリング効果で叩き出される場合がある。このように叩き出された金属材料は、パターン底部に金属材料を含むデポ物を堆積させる原因となる。このような金属材料（例えばタングステン）を含むデポ物が堆積すると、例えば、隣接する第１導電膜３２間にデポ物による架橋が形成され、隣接する第１導電膜３２（すなわちビット線ＢＬ）がショートするなど電気的な不具合を生ずる原因となる。
【００３９】
そこで、本実施形態では、金属材料（例えばタングステン）が存在する状況下でエッチングが行われた場合、当該エッチングに引き続き、エッチング装置の処理室（チャンバ）から半導体基板を取り出すことなく、ｉｎ−ｓｉｔｕにて下記の処理を施す。すなわち、上記第１ポリシリコン膜３４のエッチングステップの直後に、以下のクリーニングステップを続けて行う。このクリーニングステップは、ＢＣｌ３をメインとした処理ガス種を用いた雰囲気中でプラズマを生成させることにより行う。例えば、ＢＣｌ３をメインにして、これにＣｌ２、ＨＢｒ、Ｏ２を添加したガス系を用いることができる。圧力は例えば５〜５０［ｍＴｏｒｒ］、ガス流量はＢＣｌ３が４０〜３００［ｓｃｃｍ］、添加ガスは２〜４０［ｓｃｃｍ］、ＲＦパワーとして、ソースパワーを３５０〜１８００［Ｗ］、バイアスパワーを０〜１００［Ｗ］とするプラズマ処理条件を用いることができる。このように、本実施形態では、バイアスパワーを０［Ｗ］（ノンバイアス状態）若しくは高々１００［Ｗ］以下の低いパワーに設定し、かつ処理ガス種としてＢＣｌ３を用いる。これにより、金属材料のエッチングレートを低くしつつ、金属材料を含むデポ物を選択的に除去することが可能となる。
【００４０】
このクリーニングステップでは、第１導電膜３２、第２導電膜３８、第３導電膜５２、第４導電膜５８のような金属材料（例えばタングステン）に影響を与えることなく、当該金属材料を含むデポ物を選択的に除去したいという要求を満たすことが必要となる。また、このクリーニングステップでは、第１ポリシリコン膜３４、第２ポリシリコン膜５４（ポリシリコン）、あるいは第１層間絶縁膜４４（シリコン酸化膜）への影響も抑制する必要がある。そこで、本実施形態では、バイアスパワーをノンバイアス状態若しくは非常に低くすることでエッチングレートを低くする。これにより金属材料やその他ポリシリコン又はシリコン酸化膜のエッチングレートを低くして、デポ物以外の膜に対する影響を少なくすることができる。
【００４１】
また、発明者は研究の結果、クリーニングステップにおいて、処理ガス種としてＢＣｌ３を採用すると、デポ物が選択的に除去されやすくなることを見出した。そこで、本実施形態では、クリーニングステップにおいて、処理ガス種としてＢＣｌ３をメインとして用いる。処理ガス種としてＢＣｌ３をメインに用いることにより、金属配線（金属材料）、ポリシリコン膜、シリコン酸化膜等がエッチングされることを抑制しつつ、当該金属材料を含むデポ物を選択的に除去することが可能となる。
【００４２】
また、本実施形態では、エッチング装置内から加工対象である半導体基板を取り出すことなく、ｉｎ-ｓｉｔｕにて当該クリーニングステップを行う。これにより、デポ物が室内雰囲気中の水分や種々のガスと再反応しないようにすることができ、デポ物の除去がさらに困難となることを回避することができる。
【００４３】
ここで、本実施形態のクリーニングステップにおいて、バイアスパワーをソースパワーと独立して制御するために、エッチング装置の放電形式として誘導結合（ＩＣＰ：Inductive Coupled Plasma）型ＲＩＥ装置を用いることが好適である。ここで用いるエッチング装置は、ソースパワーと独立して、バイアスパワーをノンバイアス状態、若しくは非常に低く制御することができればよく、この要求を満たせば誘導結合型ＲＩＥ装置に限定されることなく、他の型式のエッチング装置を用いても良い。
【００４４】
このように、上述のクリーニングステップを施すことにより、金属配線層、ポリシリコン膜、シリコン酸化膜に影響を与えることなく、金属材料（例えばタングステン）を含むデポ物を効率的に除去することが可能となる。
【００４５】
なお、図１０に示した工程から、図１２において説明したクリーニングステップに至る工程は、一つのエッチング工程中に含まれる複数の処理ステップとして行うことができる。また、当該複数の処理ステップは、エッチング装置の同一処理室内で行うことができる。
【００４６】
また、エッチング装置が、複数のエッチング処理室（チャンバ）を有し、当該複数のエッチング処理室間を、真空状態を保持しつつ半導体基板を移動させることが可能なマルチチャンバ型エッチング装置である場合は、半導体基板の当該処理室間の移動は許容される。この場合は、エッチングステップとクリーニングステップは、異なる処理室で行っても良い。
【００４７】
以下、工程の説明に戻る。上述のクリーニングステップに続いて、さらに層間絶縁膜を成膜して、パターン間を埋設する。その後、図４〜図１２に示した工程を必要数繰り返すことにより、図２に示すメモリセルアレイ１２を持った不揮発性半導体記憶装置を形成することができる。
【００４８】
本実施形態では、金属材料を含む積層構造体をエッチング加工した後、当該エッチングを施したエッチングチャンバーから半導体基板を取り出すことなく、ｉｎ−ｓｉｔｕにてクリーニングステップを行う。クリーニングステップでは、ＢＣｌ３をメインとした処理ガス種を用いて行う。またこのクリーニングステップでは、クリーニング条件として、バイアスパワーを０［Ｗ］（ノンバイアス状態）又は非常に低くしてプラズマ放電を行う。このクリーニングステップに用いるエッチング装置としては、誘導結合型ＲＩＥ装置が好適である。バイアスパワーを０［Ｗ］（ノンバイアス状態）若しくは非常に低く設定し、かつ処理ガス種としてＢＣｌ３をメインに用いることで、金属材料を含むデポ物を選択的、効率的に除去することが可能となる。これにより、隣接するパターン間でショート等の電気的不具合が生ずることを回避することができ、ひいては信頼性の高い半導体装置を提供することができる。
【００４９】
（他の実施形態）
上記に説明した実施形態では、半導体装置の一例として抵抗変化メモリに適用した例を示したが、金属材料を含む構造体をエッチング加工する工程を有していれば、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置、その他ロジックデバイスなどに適用しても良い。
【００５０】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
図面中、１０は抵抗変化メモリ、３０は下地絶縁膜、３２は第１導電膜、３４は第１ポリシリコン膜、３６は第１スイッチ素子膜、３８は第２導電膜、５２は第３導電膜、５４は第２ポリシリコン膜、５６は第２スイッチ素子膜、５８は第４導電膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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