(57)【要約】【課題】抵抗上昇を抑制した配線の形成が可能な半導体装置の製造方法を提供する。【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上に芯材を形成する工程と、芯材の側面にシリコン側壁膜を形成する工程と、メッキ処理を行うことにより、少なくともシリコン側壁膜の一部を金属膜に置換する工程と、を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に下地膜を形成する工程と、
前記下地膜上に芯材を形成する工程と、
前記芯材の側面にシリコン側壁膜を形成する工程と、
メッキ処理を行うことにより、少なくとも前記シリコン側壁膜の一部を金属膜に置換する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記メッキ処理は、前記半導体基板を置換メッキ液に浸漬させて置換メッキ反応を進行させる工程を含むことを特徴とする、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記メッキ処理は、前記半導体基板を置換メッキ液に浸漬させて置換メッキ反応を進行させる工程と、次いで、前記半導体基板を無電解メッキ液に浸漬させて無電解メッキ反応を進行させる工程とを含むことを特徴とする、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記メッキ処理は、前記半導体基板を無電解メッキ液に浸漬し、初期反応として置換メッキ反応を進行させ、次いで無電解メッキ反応を進行させることを特徴とする、
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記メッキ処理の後に前記シリコン側壁膜はその一部が余剰シリコンとして残存しており、
前記メッキ処理の後に、アニールを施すことにより前記金属膜と余剰シリコンとを反応させ、前記シリコン側壁膜を金属シリサイド膜に変換する工程を有することを特徴とする、
請求項１から４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の配線形成を、側壁配線形成プロセスで行う場合、パターニングされた芯材上にＣＶＤ(Chemical Vapor Deposition)法などでコンフォーマルに金属を成膜し、全面にエッチバックを施すことにより、芯材の側壁に金属配線を形成する。しかし、エッチバック時に金属配線にダメージ入る場合があり、配線の抵抗が高くなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５５１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
抵抗上昇を抑制した配線の形成が可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上に芯材を形成する工程と、芯材の側面にシリコン側壁膜を形成する工程と、メッキ処理を行うことにより、少なくともシリコン側壁膜の一部を金属膜に置換する工程と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係るクロスポイント型メモリの概略構成を示すブロック図の一例である。
【図２】クロスポイント型メモリのメモリセルアレイの一部の構成を模式的に示した斜視図の一例である。
【図３】図３（Ａ）は、図２の３Ａ−３Ａ線における一つのメモリセルグループの断面を模式的に示した縦断面図である。図３（Ｂ）は、メモリセルの１つ分の断面を模式的に示した縦断面図の一例である。図３（Ｃ）は、図３（Ａ）の等価回路図の一例である。
【図４】図４（Ａ）及び（Ｂ）は、第１の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図５】図５（Ａ）及び（Ｂ）は、第１の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図６】図６（Ａ）及び（Ｂ）は、第１の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図７】図７（Ａ）及び（Ｂ）は、第２の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図８】図８（Ａ）及び（Ｂ）は、第２の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図９】第２の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１０】図１０（Ａ）及び（Ｂ）は、第３の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１１】第３の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１２】図１２（Ａ）及び（Ｂ）は、第４の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１３】図１３（Ａ）及び（Ｂ）は、第４の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１４】第４の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【図１５】図１５（Ａ）及び（Ｂ）は、第５の実施形態に係る半導体装置の製造方法の途中工程を模式的に示す縦断面図の一例である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について、図１から図６を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板１における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板１の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、ワード線ＷＬが延在する方向をＸ方向、これに直交し、ビット線ＢＬが延在する方向をＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。なお、実施形態の説明は半導体装置の一例としてクロスポイント型の抵抗変化メモリを中心に行い、置き換え可能な技術については適宜言及する。
【０００８】
図１は、実施形態に係る半導体装置の概略構成を示すブロック図の一例である。ここでは実施形態に係る半導体装置の一例としてクロスポイント型メモリを示している。このクロスポイント型メモリは、メモリセルアレイ１２を有する。メモリセルアレイ１２は、複数積層された複数のメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、複数のビット線ＢＬ及び複数のワード線ＷＬと、これらワード線ＷＬ及びビット線ＢＬの交点部に形成されるメモリセルＭＣを有する。複数のメモリセルマットＭＭが積層されることにより、メモリセルアレイ１２は、後述するメモリセルＭＣを三次元マトリクス状に配置して有している。メモリセルＭＣは可変抵抗素子２２と電流整流素子２４を有している（図３参照）。
【０００９】
メモリセルマットＭＭのビット線ＢＬにはカラム制御回路１４が電気的に接続されている。カラム制御回路１４は、ビット線ドライバＢＤとセンスアンプＳＡを有する。ビット線ドライバＢＤは、カラムアドレス信号に基づいてビット線ＢＬに所定の電圧を供給する。これによりカラム制御回路１４は、メモリセルＭＣに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを行う。センスアンプＳＡはデータ読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定する。
【００１０】
また、メモリセルアレイ１２のワード線ＷＬには、ロウ制御回路１６が電気的に接続されている。ロウ制御回路１６はワード線ドライバＷＤを有する。ロウ制御回路１６は、ロウアドレス信号に基づいてメモリセルアレイ１２のワード線ＷＬを選択し、メモリセルＭＣに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを制御する。ワード線ドライバＷＤはデータ消去及びデータ書き込み動作時に必要な電圧をワード線ＷＬに供給する。
【００１１】
図２は、メモリセルアレイ１２の一部の構成を模式的に示した斜視図の一例である。図２に示すように、メモリセルアレイ１２は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１２は複数のメモリセルマットＭＭ０〜ＭＭ３を有している。それぞれのメモリセルマットＭＭにおいて、複数のビット線ＢＬと複数のワード線ＷＬが三次元的に積層している。
【００１２】
図２において、複数本のビット線ＢＬ００〜ＢＬ０２が、Ｙ方向に延伸し、Ｘ方向に所定の間隔を有してラインアンドスペース形状に配置される。ワード線ＷＬ００〜ＷＬ０２は、ビット線ＢＬ００〜ＢＬ０２の上方に配置される。ワード線ＷＬ００〜ＷＬ０２は、Ｘ方向に延伸し、Ｙ方向に所定の間隔を有してラインアンドスペース形状に配置される。これによりメモリセルマットＭＭ０が形成される。
【００１３】
ワード線ＷＬ００〜ＷＬ０２上には、さらに複数本のビット線ＢＬ１０〜ＢＬ１２が配置される。ビット線ＢＬ１０〜ＢＬ１２は、Ｙ方向に延伸し、Ｘ方向に所定の間隔を有してラインアンドスペース形状に形成され、さらにその上方にはワード線ＷＬ１０〜ＷＬ１２が同様に立体的に交差して配置される。これによりメモリセルマットＭＭ１、ＭＭ２が形成される。
【００１４】
このようにして複数のメモリセルマットＭＭが多層に積層されている。メモリセルマットＭＭが多層に積層されて形成されることにより、ワード線ＷＬとビット線ＢＬが三次元的、多層的にマトリクスを形成している。これらワード線ＷＬとビット線ＢＬとの各交点部に、ワード線ＷＬとビット線ＢＬに挟まれるようにメモリセルＭＣが配置される。これにより、複数のメモリセルＭＣが三次元マトリクス状に配置される。
【００１５】
本実施形態では、メモリセルアレイ１２の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に配置されるメモリセルマットＭＭ１は、ワード線ＷＬ００〜ＷＬ０２を共有している。同様に、メモリセルマットＭＭ１とメモリセルマットＭＭ２はビット線ＢＬ１０〜ＢＬ１２を共有し、メモリセルマットＭＭ２とメモリセルマットＭＭ３はワード線ＷＬ１０〜ＷＬ１２を共有している。
なお、以下、図２中点線で示したように、ビット線ＢＬとワード線ＷＬの交差部に設けられたメモリセルＭＣのＺ方向のまとまりをメモリセルグループＭＧと呼ぶ。
【００１６】
図３（Ａ）は、図２の３Ａ−３Ａ線における一つのメモリセルグループＭＧの断面を模式的に示した縦断面図である。図３（Ｂ）は、メモリセルＭＣの１つ分の断面を模式的に示した縦断面図の一例である。図３（Ｃ）は、図３（Ａ）の等価回路図の一例である。
図３（Ａ）、（Ｂ）及び（Ｃ）に示すように、図中Ｚ方向に、複数のメモリセルマットＭＭが積層されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの間に直列接続された可変抵抗素子２２及び電流整流素子２４を備える。
【００１７】
電流整流素子２４としては、電圧・電流特性において所定の電流整流特性を有する素子であればどのような整流素子を用いても良い。電流整流素子２４の材質、構造等は特に限定されない。電流整流素子２４としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したｐｎ接合ダイオードを用いることができる。また、ｐｎ接合ダイオードに代えて、ショットキーダイオード、ｐ型層とｎ型層の間に不純物を含有しないｉ層を挿入したＰＩＮダイオード、あるいはパンチスルーダイオード等の各種ダイオードを用いることができる。
【００１８】
メモリセルＭＣにおいて、電流整流素子２４は、ビット線ＢＬからワード線ＷＬに向かって電流が流れるような電流整流特性を有するようにしている。すなわち、電流整流素子２４は、ビット線ＢＬからワード線ＷＬに向かって順方向になるように整流特性が設定されている。
【００１９】
可変抵抗素子２２は、例えば電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものである。可変抵抗素子２２は、上下にバリアメタル層を有することができる。バリアメタル層は接着層としても機能する。
可変抵抗素子２２としては、電流パルスあるいは電圧パルスを加えることで抵抗値を変化させることができる膜として、カルコゲナイド等を用いることができる。この場合、クロスポイント型メモリは、結晶状態（低抵抗）と非晶質状態（高抵抗）の相転移による抵抗値状態をメモリ情報とする相変化メモリとなる。
【００２０】
メモリセルＭＣに対するデータの書き込みは、可変抵抗素子２２を高抵抗状態から低抵抗状態へと変化させるセット動作により行う。セット動作では、選択されたメモリセルＭＣの可変抵抗素子２２に所定の電圧を所定時間印加する。一方、メモリセルＭＣに対するデータの消去は、可変抵抗素子２２を低抵抗状態から高抵抗状態へと変化させるリセット動作により行う。リセット動作は、セット動作後の低抵抗状態の可変抵抗素子２２に対し、例えばセット動作時よりも低い所定の電圧を、セット動作よりも長い所定時間印加する。
以上が、本実施形態が適用されるクロスポイント型メモリの概要である。
【００２１】
次に、本実施形態のクロスポイント型メモリの製造方法について説明する。図４〜図６は本実施形態に係るクロスポイント型メモリの製造方法を説明するための図である。本実施形態では、配線の形成プロセスとして、側壁加工を利用した配線形成プロセスを採用する。
【００２２】
まず、図４（Ａ）に示すように、ビット線ＢＬが形成された半導体基板１上に、下地膜として、電流整流膜２８、抵抗変化膜３０を形成する。次いで、抵抗変化膜３０上に、芯材３２となる膜（芯材膜）３２２を成膜する。半導体基板１としては例えばシリコン基板を用いることができる。ビット線ＢＬは例えばタングステン（Ｗ）で形成されている。電流整流膜２８としては、例えばｐ型及びｎ型のポリシリコンを積層した膜により形成されている。
【００２３】
ポリシリコンの成膜は例えばＣＶＤ法を用いることができる。ポリシリコンの成膜中に不純物として例えばボロンをドープしながら成膜し、次いでリンをドープしながら成膜することにより、ｐ型及びｎ型のポリシリコンを積層した構造の膜を形成することができる。これにより、電流整流膜２８としてｐｎ接合ダイオードを形成することができる。
【００２４】
芯材膜３２２（芯材３２）は例えばシリコン酸化膜により形成されている。シリコン酸化膜は例えばＣＶＤ法によって形成することができる。芯材膜３２２上に、リソグラフィ法によりレジスト３４のパターンを形成する。レジスト３４はラインアンドスペースパターンに形成される。
【００２５】
次に、図４（Ｂ）に示すように、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法を用いた異方性ドライエッチングにより、レジスト３４をマスクとして、芯材膜３２２をエッチング加工し、パターニングされた芯材３２を形成する。芯材３２にはレジスト３４のラインアンドスペースパターンが転写されている。続いて、レジスト３４を除去した後、等方性条件を用いたＲＩＥ法により芯材３２をスリミングし、芯材３２の幅を縮小する。レジスト３４の除去は、例えば酸素プラズマを用いたアッシング処理によって行うことができる。
【００２６】
ここで、レジスト３４の配列周期をａとする。芯材３２にはレジスト３４のパターンが転写されているため、芯材３２の配列周期もａとなる。上述のスリミング処理によって、芯材３２の幅がａ／４となるように加工すると、隣接する芯材３２間の距離は３ａ／４となる。スリミング処理後も芯材３２の配列周期はａとなる。
【００２７】
次に、図５（Ａ）に示すように、全面にシリコン膜４０を均一な膜厚で成膜する。シリコン膜４０は例えばＣＶＤ法により成膜することができる。シリコン膜４０の膜厚は、ａ／４となるように成膜する。シリコン膜４０には、リン（Ｐ）、ボロン（Ｂ）、又はゲルマニウム（Ｇｅ）等をドープしてもよい。また、成膜されたシリコン膜４０はポリシリコンでも良いし、アモルファス状態のシリコンでも良い。また、アモルファス状態のシリコンとして成膜し、成膜後にアニール処理を行い、ポリクリスタル（多結晶）状態としてもよい。
【００２８】
次に、図５（Ｂ）に示すように、異方性条件によるＲＩＥ法を用いて全面をエッチバックし、芯材３２側壁にシリコン側壁膜４２を形成する。これにより、シリコン側壁膜４２は、配列周期がａ／２のラインアンドスペース形状となる。すなわち、上述の工程を用いれば、配列周期がａのレジスト３４のラインアンドスペースパターンから、配列周期がａ／２のシリコン側壁膜４２のラインアンドスペースパターンを形成することができる。
【００２９】
続いて、シリコン側壁膜４２表面の自然酸化膜（native oxide）の除去を行う（以下、前処理と称する）。自然酸化膜は、フッ酸（ＨＦ）及びフッ化アンモニウム（ＮＨ４Ｆ）を含む溶液（バッファードフッ酸）を用いてこれをエッチングすることにより除去することができる。バッファードフッ酸に代えて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液でシリコン側壁膜４２のシリコンを微量にエッチングし、表面の自然酸化膜をリフトオフすることにより除去しても良い。
【００３０】
続いて、Ｎ２バブリング等を用いて溶存酸素を低減させた純水により表面を十分に洗浄する。溶存酸素を低減させるのは、新たな自然酸化膜の形成を抑制するためである。その後、必要に応じて半導体基板１を乾燥させる場合も、シリコン側壁膜４２の表面に新たに自然酸化膜が形成されないように、Ｎ２雰囲気中で乾燥させることが望ましい。
【００３１】
ここで、シリコン側壁膜４２のシリコン表面に、大気中の酸素により酸化膜（自然酸化膜）が形成されてしまうと、次の置換メッキ工程において、シリコン表面上における初期核形成密度が低下してしまう。置換メッキは、析出させる金属とシリコンの標準電極電位の差によって起こるため、シリコン表面上でのみ反応が起こり、シリコン酸化膜上では金属が析出し難くなるからである。従って、シリコン上に十分な核密度でメッキ金属を析出させるためには、後述するメッキ工程の直前に前処理を行うことが望ましい。
【００３２】
次に、図６（Ａ）に示すように、置換メッキを実施し、シリコン側壁膜４２表面に金属を置換析出させる。置換メッキとは、被メッキ材とメッキ液中の金属イオンの標準電極電位の差により、被メッキ材が電子を金属イオンに供出することにより金属を析出させる方法をいう。置換メッキは例えば以下に示す手順により行われる。すなわち、半導体基板１を水洗した後、置換メッキ液に浸漬する。これにより置換メッキ反応が進行する。置換メッキにより金属配線４４が形成された後、水洗を行い、次いで半導体基板１を乾燥させる。
【００３３】
置換メッキ液は、シリコン側壁膜４２（シリコン）と置換させる金属のイオンを含む溶液を使用する。置換メッキ液の主な組成として、溶媒と、析出させる金属の金属イオンとを有する。例えばニッケルを析出させる場合は、硫酸ニッケル６水和物（ＮｉＳＯ４・６Ｈ２Ｏ）を純水に溶解させた溶液を用いることができる。置換メッキ処理により、シリコン側壁膜４２のシリコン表面上で、置換メッキ液中に含まれている金属（ここではニッケル）が置換反応により析出し、金属配線４４が形成される。すなわち、メッキ液中の金属イオンがシリコンから電子を受け取り、シリコン表面で金属配線４４が析出する。
【００３４】
これによりシリコン側壁膜４２と置き換わるように金属配線４４が形成される。この置換メッキによって、シリコン側壁膜４２を構成するシリコンはすべて金属と置換され溶液中に溶解して半導体基板１上に残っていないことが望ましい。金属配線４４は配線幅がａ／４となるように形成される。
【００３５】
シリコン側壁膜４２を構成するシリコンと置換させることができる金属種は、その標準電極電位が、シリコンの標準電極電位（−０．８５７Ｖ）よりも大きな金属である。すなわち本実施形態における置換メッキでは、シリコンよりも貴な金属を用いることができる。例えば、Ｚｎ（標準電極電位：−０．７６３Ｖ）、Ｃｒ（標準電極電位：−０．７４Ｖ）、Ｆｅ（標準電極電位：−０．４４Ｖ）、Ｃｄ（標準電極電位：−０．４０３Ｖ）、Ｃｏ（標準電極電位：−０．２７７Ｖ）、Ｎｉ（標準電極電位：−０．２５７Ｖ）、Ｓｎ（標準電極電位：−０．１３８Ｖ）、Ｃｕ（標準電極電位：＋０．３３７Ｖ）、Ａｇ（標準電極電位：＋０．７９９Ｖ）、Ｐｄ（標準電極電位：＋０．９９Ｖ）、Ｐｔ（標準電極電位：＋１．１８８Ｖ）、Ａｕ（標準電極電位：＋１．５２Ｖ）などの金属を用いることができる。また、錯化剤などを用いることにより金属の標準電極電位をシリコンの標準電極電位より意図的に大きくして使用する場合は、シリコンよりも大きな標準電極電位を有する金属には限定されない。
【００３６】
また、置換メッキ液中の溶存酸素により、シリコン側壁膜４２（シリコン）表面が酸化されてしまうことを抑制するため、例えばＮ２バブリングなどを行い、置換メッキ液中の溶存酸素を低減させることができる。
また、シリコン側壁膜４２（シリコン）上の自然酸化膜形成を防ぐため、前処理及び置換メッキ工程を一つの装置内で実施することが望ましい。前処理から置換メッキまでを同一の装置内で行うことにより、処理時間の管理が可能となるため、シリコン表面の状態を一定にすることが可能となり、メッキによる金属析出のばらつきを低減することが可能となる。
また、前処理、メッキ工程、及び搬送の雰囲気を、酸素を含まない雰囲気にすることで、シリコン上への自然酸化膜形成を抑制することが可能となる。例えば、前処理、メッキ工程、及び搬送を、Ｎ２雰囲気中で行うことでシリコン表面上への自然酸化膜形成を抑制することが可能となる。
【００３７】
ここで、仮に、芯材３２側壁に金属側壁を形成して金属配線を形成する方法を用いた場合、以下の現象が生じる。すなわち、金属を成膜した後、芯材３２側壁に金属側壁を形成するためのエッチバックが施されるが、このエッチバック工程において、金属配線の表面にエッチングによるダメージが入り、配線抵抗が高くなってしまうという不具合が生じる。しかし、本実施形態のように、一旦シリコン側壁膜４２を形成し、これを置換メッキによって金属に置換させるようにすれば、ダメージのない金属配線４４を形成することが可能となる。
【００３８】
次に、図６（Ｂ）に示すように、芯材３２を除去する。芯材３２が例えばシリコン酸化膜により形成されている場合は、例えば希釈フッ酸溶液により芯材３２を除去することが可能である。これにより、金属配線４４は、幅及び間隔がａ／４、配列周期がａ／２のラインアンドスペース形状となる。すなわち、上述の工程を用いれば、配列周期がａのレジスト３４のラインアンドスペースパターンから、配列周期がａ／２で、線幅及び間隔がａ／４の金属配線４４のラインアンドスペースパターンを形成することができる。
【００３９】
このように、本実施形態においては、置換メッキを用いてシリコン側壁膜４２上に金属を析出させることで、ダメージが無く、配線抵抗の上昇を抑制した金属配線４４を形成することが可能となる。また、金属の形成をメッキプロセス（成膜温度が１００℃以下のプロセス）で行うため、低温成膜が必要なデバイスへの応用も可能である。
【００４０】
（第２の実施形態）
以下、第２の実施形態について、図７から図９を参照して説明する。第２の実施形態では、置換メッキによりシリコン側壁膜４２（シリコン）上に金属を析出させ、次にその金属を触媒として無電解メッキを行い、さらに金属を析出させることで配線形成を行う。
【００４１】
以下、第２の実施形態に係る製造方法について工程毎に詳細に説明する。まず、図７（Ａ）に示すように、ビット線ＢＬが形成された半導体基板１上に、下地膜として、電流整流膜２８、抵抗変化膜３０を形成する。次いで、抵抗変化膜３０上に、芯材３２となる膜（芯材膜）３２２を成膜する。
【００４２】
次いでリソグラフィ法及びＲＩＥ法を用いた異方性ドライエッチングにより、パターニングされた芯材３２を形成する。続いて、等方性条件を用いたＲＩＥ法により芯材３２をスリミングし、幅を縮小する。次に、全面にシリコン膜４０を均一な膜厚で成膜する。シリコン膜４０は例えばＣＶＤ法により成膜することができる。シリコン膜４０は第１の実施形態に比較して膜厚を薄く形成することができる。
【００４３】
次に、図７（Ｂ）に示すように、異方性条件によるＲＩＥ法を用いて全面をエッチバックし、芯材３２側壁にシリコン側壁膜４２を形成する。続いて、シリコン側壁膜４２表面の自然酸化膜を除去するための前処理を行う。続いて、Ｎ２バブリング等を用いて溶存酸素を低減させた純水により表面を十分に洗浄し、その後、必要に応じて半導体基板１を乾燥させる。
【００４４】
次いで、図８（Ａ）に示すように、半導体基板１を置換メッキ液に浸漬することにより置換メッキを行い、触媒金属となる金属を形成する。本実施形態では、置換メッキ液としては、例えば塩化パラジウム（ＰｄＣｌ２）を塩酸（ＨＣｌ）で溶解させ、純水で濃度を調整させた溶液を用いることができる。
【００４５】
置換メッキ処理により、シリコン側壁膜４２のシリコン表面上で、置換メッキ液中に含まれている金属（ここではパラジウム）が置換反応により析出する。すなわち、メッキ液中の金属イオンがシリコンから電子を受け取り、シリコン表面で析出金属４６が析出する。これによりシリコン側壁膜４２と置き換わるように析出金属４６が形成される。この置換メッキによって、シリコン側壁膜４２を構成するシリコンはすべて金属と置換され溶液中に溶解して半導体基板１上に残っていないことが望ましい。本実施形態では析出金属４６は例えばパラジウム（Ｐｄ）によって形成されている。
析出金属４６は触媒として作用すればよいため膜厚は薄くて良い。また、置換メッキ後にはシリコン側壁膜４２のシリコンが残っていないことが望ましい。従って、シリコン側壁膜４２の膜厚は薄く形成する方が望ましい。
【００４６】
ここで、置換メッキによって形成される触媒金属としては、上述のパラジウムに限られず、シリコンよりも大きな標準電極電位を有する金属を用いることができる。すなわちシリコンよりも貴な金属を用いることができる。例えば、Ｚｎ、Ｃｒ、Ｆｅ、Ｃｄ、Ｃｏ、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｔ、Ａｕなどの金属を用いることができる。
【００４７】
例えば、上述の置換メッキ液に代えて、硫酸ニッケル６水和物を純水に溶解させた溶液を用いることができる。この場合は、析出金属４６としてニッケルが析出する。
次いで、図８（Ｂ）に示すように、半導体基板１を無電解メッキ液に浸漬させて、無電解メッキ処理を行う。無電解メッキとは、溶媒、金属イオン、還元剤及び錯化剤を有する無電解メッキ液中で行うメッキ処理を言う。無電解メッキ液としては、例えば、硫酸ニッケル６水和物を純水に溶解させ、クエン酸及びジメチルアミンボラン（（ＣＨ３）２ＮＨ・ＢＨ３；ＤＭＡＢ）を加えた溶液を用いることができる。純水は溶媒である。金属イオン源として、硫酸ニッケル６水和物が用いられる。
【００４８】
クエン酸は金属イオンの錯化剤として用いられる。錯化剤は、金属イオンをメッキ液中で安定に存在させるために用いられる。ジメチルアミンボラン（ＤＭＡＢ）は還元剤として作用する。無電解メッキにおいては、触媒上で還元剤が電子を金属イオンに与えることで、触媒上で金属が析出する。ここでは、下層の析出金属４６が触媒金属として作用し、ジメチルアミンボランがニッケルイオンに電子を与え、触媒金属上で析出金属４８を析出させる。これにより、上層の析出金属４８としてニッケルが形成される。
【００４９】
析出金属４８を形成した後、水洗、乾燥を行う。本実施形態では、下層の析出金属４６を構成する金属と、上層の析出金属４８を構成する金属を異なる金属として形成したが、同じ金属を析出させても良い。
次に、図９に示すように、芯材３２を除去する。以上の工程によって、析出金属４６及び４８を有する金属配線５０が形成される。
【００５０】
このように、本実施形態においては、置換メッキ処理及び無電解メッキ処理を用いてシリコン側壁膜４２上に金属を析出させることで、ダメージが無く、配線抵抗の上昇を抑制した金属配線５０を形成することが可能となる。
本実施形態においては、最終的なメッキ工程を無電解メッキにより行うため、表面ラフネスが小さな金属配線５０を形成することができる。
【００５１】
また、本実施形態では、触媒として用いる析出金属４６として、パラジウムを用いている。すなわち、下層の析出金属４６として、上層の析出金属４８よりも貴な（標準電極電位が大きい）金属を用いている。従って、シリコンとの標準電極電位の差がより大きくなるため、シリコン側壁膜４２（シリコン）上に初期核をより高密度に形成することができる。これにより、析出金属４８の表面ラフネスをより低減することが可能となる。従って、表面ラフネスがより小さな金属配線５０を形成することができる。
【００５２】
（第３の実施形態）
以下、第３の実施形態について、図１０から図１１を参照して説明する。第３の実施形態では、半導体基板１を無電解メッキ液に浸漬し、初期反応として置換メッキ反応を進行させてシリコン表面に金属を析出させる。次いで、その金属を触媒として無電解メッキ反応を進行させ、さらに金属を析出させる。
【００５３】
以下、第３の実施形態に係る製造方法について工程毎に詳細に説明する。まず、第２の実施形態の図７（Ａ）及び図７（Ｂ）において説明した工程を施す。次いで、シリコン側壁膜４２表面の自然酸化膜を除去するための前処理を施す。次に、図１０（Ａ）に示すように、半導体基板１を無電解メッキ液に浸漬させる。無電解メッキ液としては、例えば、硫酸ニッケル６水和物を純水に溶解させ、クエン酸及びジメチルアミンボラン（ＤＭＡＢ）を加えた溶液を用いることができる。
【００５４】
シリコン側壁膜４２表面が露出した半導体基板１を無電解メッキ液に浸漬すると、初期反応として先ず置換メッキが進む。すなわち、シリコン側壁膜４２のシリコン表面上で、無電解メッキ液中に含まれている金属（ここではニッケル）が置換反応により析出し、析出金属５２が形成される。すなわち、メッキ液中の金属イオンがシリコンから電子を受け取り、シリコン表面で析出金属５２が析出する。
【００５５】
ここで、シリコン側壁膜４２の膜厚は、反応の初期の置換メッキの初期核を高密度に形成するために必要な膜厚で十分なため、第１の実施形態のシリコン側壁膜４２膜厚より薄いことが望ましい。また、置換メッキ後にはシリコン側壁膜４２のシリコンが残っていないことが望ましい。
【００５６】
その後、図１０（Ｂ）に示すように、析出金属５２が触媒として作用し、析出金属５２上に無電解メッキ反応により析出金属５３（ここではニッケル）が析出していく。これにより、置換メッキ反応によって析出した金属と、無電解メッキによって析出した金属とが積層した構造が形成される。
次に、図１１に示すように、芯材３２を除去する。以上の工程によって、金属配線５４が形成される。
【００５７】
本実施形態では、半導体基板１を無電解メッキ液に浸漬し、初期には置換メッキ反応を進行させ、次いで無電解メッキ反応を進行させる。メッキ液が同じであるため、置換メッキ反応により析出する金属と、無電解メッキ反応により析出する金属は同じである。すなわち、置換メッキ反応により析出する金属と、無電解メッキ反応により析出する金属を、一体的に金属配線５４として形成することができる。
【００５８】
このように、本実施形態においては、置換メッキ処理及び無電解メッキ処理を用いてシリコン側壁膜４２上に金属を析出させることで、ダメージが無く、配線抵抗の上昇を抑制した金属配線５４を形成することが可能となる。
本実施形態によれば、触媒金属及び金属配線の金属析出を一つのメッキ液によって行うことが可能となるため、迅速に処理することができ、スループットが良好な半導体装置の製造方法を提供することが可能となる。また、一つのメッキ液で金属の析出を行うことが可能となるため、コストを削減することができる。また、無電解メッキを用いるため、表面ラフネスの小さな金属配線５４を形成することが可能となる。
【００５９】
（第４の実施形態）
以下、第４の実施形態について、図１２から図１４を参照して説明する。第４の実施形態では、シリコン側壁膜４２表面上に置換メッキによって金属を析出させた後、シリコン側壁膜４２の余剰シリコンと金属を反応させて、シリコン側壁膜４２を金属シリサイド膜に変換する。すなわち、本実施形態では、置換メッキ反応に寄与しない余剰シリコンが残存するようにし、その後これをシリサイド化して金属シリサイド配線を形成する。
【００６０】
以下、第４の実施形態に係る製造方法について工程毎に詳細に説明する。まず、図４（Ａ）及び図４（Ｂ）において説明した工程を行う。次いで、図１２（Ａ）に示すように、全面にシリコン膜４０を均一な膜厚で成膜する。シリコン膜４０は例えばＣＶＤ法により成膜することができる。ここでのシリコン膜４０は、後に余剰シリコン４２２を形成するために、例えば第２の実施形態におけるシリコン膜４０に比較して膜厚を厚く形成することができる。
【００６１】
次に、図１２（Ｂ）に示すように、異方性条件によるＲＩＥ法を用いて全面をエッチバックし、芯材３２側壁にシリコン側壁膜４２を形成する。続いて、シリコン側壁膜４２表面の自然酸化膜を除去するための前処理を行う。続いて、Ｎ２バブリング等を用いて溶存酸素を低減させた純水により表面を十分に洗浄し、その後、必要に応じて半導体基板１を乾燥させる。
【００６２】
次いで、図１３（Ａ）に示すように、半導体基板１を置換メッキ液に浸漬することにより置換メッキを行う。置換メッキ液としては、例えば硫酸ニッケル６水和物を純水に溶解させた溶液を用いることができる。この置換メッキによって、シリコン側壁膜４２表面に析出金属５６が形成される。本実施形態の場合、析出金属５６は例えばニッケルで形成されている。析出金属５６はシリコン側壁膜４２の一部が置換されて形成されており、シリコン側壁膜４２の未反応部分は余剰シリコン４２２となって残存している。
【００６３】
また、上述の置換メッキ液に代えて、例えば塩化パラジウム（ＰｄＣｌ２）を塩酸（ＨＣｌ）で溶解させ、純水で濃度を調整させた溶液を用いることができる。この場合は、析出金属５６はパラジウムによって形成される。
【００６４】
次に、図１３（Ｂ）に示すように、アニール処理を施し、析出金属５６と余剰シリコン４２２をシリサイド反応させて金属シリサイド配線５８を形成する。続いて、図１４に示すように、芯材３２を除去する。また、析出金属５６の形成後、芯材３２を除去し、続いてアニール処理を施して金属シリサイド配線５８を形成してもよい。
【００６５】
以上の工程により、シリコン側壁膜４２は金属シリサイド配線５８に変換される。本実施形態では、金属シリサイド配線５８は例えばニッケルシリサイド（ＮｉＳｉ）により形成されている。
【００６６】
金属シリサイド配線５８を構成するニッケルシリサイドは、電子の平均自由行程が短いわりに比抵抗が比較的低いため、配線の微細化に伴う電子の表面散乱や粒界散乱による比抵抗の上昇の影響を受けにくい。なお、本実施形態では、シリサイド反応で消費される量相当の金属を置換メッキによって成膜し、アニール後に当該金属をすべてシリサイド化してもよい。また、アニール処理により所望の量のシリサイドを形成させた後、余剰金属をエッチングにより除去してもよい。
【００６７】
このように、本実施形態においては、置換メッキ処理を用いてシリコン側壁膜４２上に金属を析出させ、さらに余剰シリコン４２２と金属を反応させて金属シリサイド膜を形成することで、ダメージが無く、配線抵抗の上昇を抑制した金属シリサイド配線５８を形成することが可能となる。
【００６８】
（第５の実施形態）
以下、第５の実施形態について、図１５を参照して説明する。第５の実施形態では、半導体基板１を置換メッキ液又は無電解メッキ液に浸漬し、初期反応としては置換メッキ反応を進行させて金属を析出させ、続いてその金属を触媒として無電解メッキ反応を進行させる。また、本実施形態では、置換メッキ反応に寄与しない余剰シリコンが残存するようにし、後に、これをシリサイド化して金属シリサイド配線を形成する。
【００６９】
以下、第５の実施形態に係る製造方法について工程毎に詳細に説明する。まず、図４（Ａ）及び図４（Ｂ）において説明した工程を行う。次いで、図１２（Ａ）及び図１２（Ｂ）で説明した工程を行う。次に、図１５（Ａ）に示すように、半導体基板１を置換メッキ液に浸漬することにより置換メッキを行う。置換メッキ液としては、例えば塩化パラジウム（ＰｄＣｌ２）を塩酸（ＨＣｌ）で溶解させ、純水で濃度を調整させた溶液を用いることができる。これによりシリコン側壁膜４２が置換メッキされ、薄い析出金属６０が形成される。本実施形態では析出金属６０は例えばパラジウム（Ｐｄ）によって形成されている。
【００７０】
また、これに代えて、置換メッキ液として、例えば硫酸ニッケル６水和物を純水に溶解させた溶液を用いることができる。この場合は、析出金属６０はニッケルによって形成される。析出金属６０はシリコン側壁膜４２の一部が置換されて形成されており、置換メッキの未反応部分は余剰シリコン４２２となって残存している。なお、析出金属６０は次の無電解メッキにおける触媒金属として作用すればよいため、成膜する膜厚は薄くても良い。
【００７１】
次いで、図１５（Ｂ）に示すように、半導体基板１を無電解メッキ液に浸漬する。無電解メッキ液としては、例えば、硫酸ニッケル６水和物を純水に溶解させ、クエン酸及びジメチルアミンボラン（ＤＭＡＢ）を加えた溶液を用いることができる。無電解メッキにおいては、触媒上で還元剤が電子を金属イオンに与えることで、触媒上で金属が析出する。ここでは析出金属６０が触媒として作用する。これにより析出金属６０表面に析出金属６２が形成される。ここでは、ジメチルアミンボランがニッケルイオンに電子を与え、触媒（析出金属６０）上で例えばニッケルを析出させることができる。
【００７２】
次に、図１３（Ｂ）に示すように、アニール処理を施し、析出金属６０及び析出金属６２と、余剰シリコン４２２をシリサイド反応させて金属シリサイド配線５８を形成する。続いて、図１４に示すように、芯材３２を除去する。また、析出金属６０及び析出金属６２の形成後、芯材３２を除去し、続いてアニール処理を施して金属シリサイド配線５８を形成してもよい。
【００７３】
本実施形態では、金属シリサイド配線５８は例えばニッケルシリサイド（ＮｉＳｉ）、又はニッケル・パラジウムシリサイド（ＮｉＰｄＳｉ）により形成される。得られたシリサイドに触媒金属が添加される場合はシリサイド膜の熱安定性が向上する。
上記方法によれば、下層の析出金属６０と上層の析出金属６２として同じ金属材料を析出させることも可能であるし、また、異なる金属材料を析出させることも可能である。
【００７４】
また、図１５（Ａ）において、置換メッキ液への浸漬に代えて、最初から無電解メッキ液に浸漬することとしても良い。無電解メッキ液としては、例えば、硫酸ニッケル６水和物を純水に溶解させ、クエン酸及びジメチルアミンボラン（ＤＭＡＢ）を加えた溶液を用いることができる。シリコン側壁膜４２表面が露出した半導体基板１を無電解メッキ液に浸漬すると、初期反応として先ずシリコン表面において置換メッキが進む。すなわち、シリコン側壁膜４２のシリコン表面上で、無電解メッキ液中に含まれている金属イオンが置換反応により析出し、析出金属６０が形成される。析出金属６０はこの場合はニッケルにより形成される。
【００７５】
続いて、析出金属６０を触媒として無電解メッキ反応が進行し、図１５（Ｂ）に示すように析出金属６２が形成される。析出金属６２として、ここではニッケルが形成される。次に、図１３（Ｂ）に示すように、アニール処理を施してシリサイド反応を進行させて金属シリサイド配線５８を形成する。続いて、図１４に示すように、芯材３２を除去する。
【００７６】
このように、本実施形態においては、置換メッキ処理及び無電解メッキ処理を用いてシリコン側壁膜４２上に金属を析出させる。さらに余剰シリコン４２２と析出させた金属を反応させて金属シリサイド膜を形成することで、ダメージが無く、配線抵抗の上昇を抑制した金属シリサイド配線５８を形成することが可能となる。
【００７７】
また、本実施形態において、無電解メッキ液を用いて置換メッキ反応及び無電解メッキ反応を進行させる方法を用いれば、一つのメッキ液によって行うことが可能となるため、迅速に処理することができ、スループットが良好な半導体装置の製造方法を提供することが可能となる。また、一つのメッキ液で金属の析出を行うことが可能となるため、コストを削減することができる。
【００７８】
上述した第１から第５の実施形態を実現させるための装置構成は、前処理、メッキ処理(触媒金属の形成も含む)などのすべてのチャンバーと搬送系の雰囲気を酸素のない雰囲気、例えばＮ２雰囲気とすることが望ましい。このようにすると、前処理後や各プロセス時のシリコン表面の酸化を防ぐことが可能となり、酸化膜のないシリコン表面に緻密なメッキ初期核を形成することが可能となる。
【００７９】
また、上述した第１から第５の実施形態においては、同一の処理室内において回転する半導体基板１に対し前処理薬液及びメッキ処理薬液の複数の薬液を、半導体基板１表面を乾燥させることなく吐出することが可能な装置を用いることが望ましい。前処理とメッキ処理を別処理室で行う場合は、前処理後の半導体基板１の表面を乾燥させずにメッキ処理室へ搬送させることができる装置を用いることが望ましい。
【００８０】
また、前処理液やメッキ液中の溶存酸素モニターが可能で、溶存酸素をＮ２バブリングなどで低減することが可能な装置を用いることが望ましい。また、メッキ処理後の乾燥プロセス時に撥水処理を行った後に乾燥をすることで、乾燥時においてパターンの倒れを防ぐことが可能になる。そのため、メッキ装置に撥水乾燥機能を持たせることが望ましい。
【００８１】
（他の実施形態）
上記に説明した実施形態では、半導体装置の一例としてクロスポイント型メモリに適用した例を示したが、これに限らず、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置、その他ロジックデバイスなどに適用しても良い。
【００８２】
上記に説明した実施形態では、クロスポイント型メモリに適用した一例を示しているため、金属配線４４、５０、５４又は金属シリサイド配線５８は、下地膜として抵抗変化膜３０上に形成されているが、この構造に限る必要はない。例えば、下地膜として、シリコン酸化膜によって形成された層間絶縁膜上に金属配線４４、５０、５４、又は金属シリサイド配線５８を形成しても良い。
【００８３】
上記に説明した実施形態では、置換メッキ反応の対象としてシリコンで形成されたシリコン側壁膜４２を用いたが、これに代えて、置換メッキ反応により析出させる金属よりも標準電極電位が小さな金属を用いて側壁膜を形成しても良い。すなわち、析出させる金属よりも卑な金属を用いて側壁膜を形成しても良い。
【００８４】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
図面中、１は半導体基板、３２は芯材、４２はシリコン側壁膜、４２２は余剰シリコン膜、４４は金属配線、４６は析出金属、４８は析出金属、５０は金属配線、５２は析出金属、５３は析出金属、５４は金属配線、５６は析出金属、５８は金属シリサイド配線、６０は析出金属、６２は析出金属である。
【図１】
2015050249.tif 000003
【図２】
2015050249.tif 000004
【図３】
2015050249.tif 000005
【図４】
2015050249.tif 000006
【図５】
2015050249.tif 000007
【図６】
2015050249.tif 000008
【図７】
2015050249.tif 000009
【図８】
2015050249.tif 000010
【図９】
2015050249.tif 000011
【図１０】
2015050249.tif 000012
【図１１】
2015050249.tif 000013
【図１２】
2015050249.tif 000014
【図１３】
2015050249.tif 000015
【図１４】
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【図１５】
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