(57)【要約】【課題】ゲート電極とソースコンタクトホールまたはドレインコンタクトホールとの距離を短くして単位面積あたりの駆動能力を向上させた半導体装置の製造方法を提供する。【解決手段】Ｎ−型ウェルと、Ｐ型ボディー拡散層１４と、ゲート絶縁膜１２と、ゲート電極１７ａ，１７ｂを具備する半導体装置を形成し、ゲート電極をマスクとして不純物イオンを注入することで、Ｎ＋型ソース拡散層１８をＰ型ボディー拡散層１４内に自己整合的に形成し、且つＮ＋型ドレイン拡散層１９をＮ−型ウェル内に形成し、ゲート電極の側壁にサイドウォール２８を形成し、サイドウォールをマスクとして不純物イオンをＮ＋型ソース拡散層１８に注入することで、Ｐ型ボディー拡散層１４に接続されたＰ＋型ボディーコンタクト領域３２を自己整合的に形成する製造方法である。【選択図】図１
2015076543.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の第１拡散層と、
前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、を具備する半導体装置を形成し、
前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層及び前記半導体層に注入することで、第２導電型の第２拡散層を前記ゲート電極のチャネル長方向の一方側の前記第１拡散層内に形成し、且つ第２導電型の第３拡散層を前記ゲート電極のチャネル長方向の他方側の前記半導体層内に形成し、
前記ゲート電極の側壁にサイドウォールを形成し、
前記サイドウォールをマスクとして第１導電型の不純物イオンを前記第２拡散層に注入することで、前記第１拡散層に接続された第１導電型の第４拡散層を形成する製造方法であり、
前記第２拡散層は、前記ゲート電極によって自己整合的に形成され、
前記第４拡散層は、前記サイドウォールによって自己整合的に形成され、
前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域である
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体層に形成された第１導電型の第１拡散層と、
前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、を具備する半導体装置を形成し、
前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層及び前記半導体層に注入することで、第２導電型の第２拡散層を前記ゲート電極のチャネル長方向の一方側の前記第１拡散層内に形成し、且つ第２導電型の第３拡散層を前記ゲート電極のチャネル長方向の他方側の前記半導体層内に形成し、
前記ゲート電極の側壁にサイドウォールを形成し、
前記サイドウォールをマスクとして第１導電型の不純物イオンを、前記第２拡散層によって囲まれた前記第１拡散層に注入することで、前記第１拡散層に第１導電型の第４拡散層を形成する製造方法であり、
前記第２拡散層は、前記ゲート電極によって自己整合的に形成され、
前記第４拡散層は、前記サイドウォールによって自己整合的に形成され、
前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記第４拡散層を形成した後に、前記ゲート電極の上面、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第４拡散層を形成した後に、前記ゲート電極、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に絶縁膜を形成し、
前記絶縁膜に、前記第４拡散層上に位置する第１のコンタクトホール、前記第２拡散層上に位置する第２のコンタクトホール及び前記第３拡散層上に位置する第３のコンタクトホールを形成し、
前記第１のコンタクトホールと前記第２のコンタクトホールは前記ゲート電極に沿って一列に形成されることを特徴とする半導体装置の製造方法。
【請求項５】
半導体層に形成された第１導電型の第１拡散層と、
前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成された第２導電型の第２拡散層と、
前記ゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成された第２導電型の第３拡散層と、
前記第２拡散層内に形成され、前記第１拡散層に接続された第１導電型の第４拡散層と、
前記ゲート電極の側壁に形成されたサイドウォールと、
を具備し、
前記第２拡散層は、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層に注入することで自己整合的に形成されており、
前記第４拡散層は、前記サイドウォールをマスクとして第１導電型の不純物イオンを前記第２拡散層に注入することで自己整合的に形成されており、
前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域である
ことを特徴とする半導体装置。
【請求項６】
半導体層に形成された第１導電型の第１拡散層と、
前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成された第２導電型の第２拡散層と、
前記ゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成された第２導電型の第３拡散層と、
前記第２拡散層によって囲まれた前記第１拡散層内に形成され、前記第１拡散層に接続された第１導電型の第４拡散層と、
前記ゲート電極の側壁に形成されたサイドウォールと、
を具備し、
前記第２拡散層は、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層に注入することで自己整合的に形成されており、
前記第４拡散層は、前記サイドウォールをマスクとして第１導電型の不純物イオンを、前記第２拡散層によって囲まれた前記第１拡散層に注入することで自己整合的に形成されており、
前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域である
ことを特徴とする半導体装置。
【請求項７】
請求項５または６において、
前記ゲート電極の上面、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項８】
請求項５乃至７のいずれか一項において、
前記ゲート電極、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に形成された絶縁膜と、
前記絶縁膜に形成された前記第４拡散層上に位置する第１のコンタクトホールと、
前記絶縁膜に形成された前記第２拡散層上に位置する第２のコンタクトホールと、
前記絶縁膜に形成された前記第３拡散層上に位置する第３のコンタクトホールと、を具備し、
前記第１のコンタクトホールと前記第２のコンタクトホールは前記ゲート電極に沿って一列に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＮチャネルＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）について説明する。
ＮチャネルＬＤＭＯＳは、シリコン基板のウェル上に形成されたゲート電極と、ゲート電極の一方側のウェルにゲート電極と重なるように形成されたＰ型ボディー拡散層と、Ｐ型ボディー拡散層内に形成され且つゲート電極下に位置するチャネル領域と、Ｐ型ボディー拡散層に形成されたＮ＋型ソース拡散層及び複数のＰ＋型ボディーコンタクト領域と、ゲート電極の他方側のシリコン基板に形成されたＮ＋型ドレイン拡散層を有している（例えば特許文献１参照）。
【０００３】
ウェル、Ｐ型ボディー拡散層及びゲート電極上には層間絶縁膜が形成されている。この層間絶縁膜には、Ｎ＋型ソース拡散層とコンタクトをとるソースコンタクトホール、Ｎ＋型ドレイン拡散層とコンタクトをとるドレインコンタクトホール、及びＰ＋型ボディーコンタクト領域とコンタクトをとるボディーコンタクトホールが形成されている。
【０００４】
上記ＮチャネルＬＤＭＯＳでは、Ｎ＋型ソース拡散層とＮ＋型ドレイン拡散層の間の抵抗を下げて大きな電流を流しやすくすることが求められている。そのためにはゲート電極とソースコンタクトホールとの距離を短くするとよい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様は、ゲート電極とソースコンタクトホールまたはドレインコンタクトホールとの距離を短くして単位面積あたりの駆動能力を向上させた半導体装置及びその製造方法に関連している。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体層に形成された第１導電型の第１拡散層と、前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、を具備する半導体装置を形成し、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層及び前記半導体層に注入することで、第２導電型の第２拡散層を前記ゲート電極のチャネル長方向の一方側の前記第１拡散層内に形成し、且つ第２導電型の第３拡散層を前記ゲート電極のチャネル長方向の他方側の前記半導体層内に形成し、前記ゲート電極の側壁にサイドウォールを形成し、前記サイドウォールをマスクとして第１導電型の不純物イオンを前記第２拡散層に注入することで、前記第１拡散層に接続された第１導電型の第４拡散層を形成する製造方法であり、前記第２拡散層は、前記ゲート電極によって自己整合的に形成され、前記第４拡散層は、前記サイドウォールによって自己整合的に形成され、前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域であることを特徴とする半導体装置の製造方法である。
【０００８】
上記本発明の一態様によれば、ゲート電極をマスクとして第２導電型の不純物イオンを第１拡散層に注入することで、第１拡散層内に自己整合的に第２拡散層を形成し、サイドウォールをマスクとして第１導電型の不純物イオンを第２拡散層に注入することで、第１拡散層に接続された第４拡散層を第２拡散層内に自己整合的に形成する。このため、半導体装置のチャネル長方向に対する距離を短くできる。その結果、半導体装置の単位面積あたりの駆動能力を向上させることができる。
【０００９】
なお、上記の半導体層とは、半導体基板、エピタキシャル層、ウェルを含み、半導体基板または半導体層に形成された不純物拡散層も含む意味である。
【００１０】
本発明の一態様は、半導体層に形成された第１導電型の第１拡散層と、前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、を具備する半導体装置を形成し、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層及び前記半導体層に注入することで、第２導電型の第２拡散層を前記ゲート電極のチャネル長方向の一方側の前記第１拡散層内に形成し、且つ第２導電型の第３拡散層を前記ゲート電極のチャネル長方向の他方側の前記半導体層内に形成し、前記ゲート電極の側壁にサイドウォールを形成し、前記サイドウォールをマスクとして第１導電型の不純物イオンを、前記第２拡散層によって囲まれた前記第１拡散層に注入することで、前記第１拡散層に第１導電型の第４拡散層を形成する製造方法であり、前記第２拡散層は、前記ゲート電極によって自己整合的に形成され、前記第４拡散層は、前記サイドウォールによって自己整合的に形成され、前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域であることを特徴とする半導体装置の製造方法である。
【００１１】
上記本発明の一態様によれば、ゲート電極をマスクとして第２導電型の不純物イオンを第１拡散層に注入することで、第１拡散層内に自己整合的に第２拡散層を形成し、サイドウォールをマスクとして第１導電型の不純物イオンを第２拡散層によって囲まれた第１拡散層に注入することで、第１拡散層に第４拡散層を自己整合的に形成する。このため、半導体装置のチャネル長方向に対する距離を短くできる。その結果、半導体装置の単位面積あたりの駆動能力を向上させることができる。
【００１２】
また、上記の本発明の一態様のいずれかにおいて、前記第４拡散層を形成した後に、前記ゲート電極の上面、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に金属シリサイド膜を形成するとよい。
【００１３】
また、上記の本発明の一態様のいずれかにおいて、前記第４拡散層を形成した後に、前記ゲート電極、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に絶縁膜を形成し、前記絶縁膜に、前記第４拡散層上に位置する第１のコンタクトホール、前記第２拡散層上に位置する第２のコンタクトホール及び前記第３拡散層上に位置する第３のコンタクトホールを形成し、前記第１のコンタクトホールと前記第２のコンタクトホールは前記ゲート電極に沿って一列に形成されるとよい。
【００１４】
本発明の一態様は、半導体層に形成された第１導電型の第１拡散層と、前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成された第２導電型の第２拡散層と、前記ゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成された第２導電型の第３拡散層と、前記第２拡散層内に形成され、前記第１拡散層に接続された第１導電型の第４拡散層と、前記ゲート電極の側壁に形成されたサイドウォールと、を具備し、前記第２拡散層は、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層に注入することで自己整合的に形成されており、前記第４拡散層は、前記サイドウォールをマスクとして第１導電型の不純物イオンを前記第２拡散層に注入することで自己整合的に形成されており、前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域であることを特徴とする半導体装置である。
【００１５】
上記本発明の一態様によれば、ゲート電極をマスクとして第２導電型の不純物イオンを第１拡散層に注入することで、第１拡散層内に自己整合的に第２拡散層を形成し、サイドウォールをマスクとして第１導電型の不純物イオンを第２拡散層に注入することで、第１拡散層に接続された第４拡散層を第２拡散層内に自己整合的に形成する。このため、半導体装置のチャネル長方向に対する距離を短くできる。その結果、半導体装置の単位面積あたりの駆動能力を向上させることができる。
【００１６】
本発明の一態様は、半導体層に形成された第１導電型の第１拡散層と、前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成された第２導電型の第２拡散層と、前記ゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成された第２導電型の第３拡散層と、前記第２拡散層によって囲まれた前記第１拡散層内に形成され、前記第１拡散層に接続された第１導電型の第４拡散層と、前記ゲート電極の側壁に形成されたサイドウォールと、を具備し、前記第２拡散層は、前記ゲート電極をマスクとして第２導電型の不純物イオンを前記第１拡散層に注入することで自己整合的に形成されており、前記第４拡散層は、前記サイドウォールをマスクとして第１導電型の不純物イオンを、前記第２拡散層によって囲まれた前記第１拡散層に注入することで自己整合的に形成されており、前記第２拡散層はソース領域であり、前記第３拡散層はドレイン領域であることを特徴とする半導体装置である。
【００１７】
上記本発明の一態様によれば、ゲート電極をマスクとして第２導電型の不純物イオンを第１拡散層に注入することで、第１拡散層内に自己整合的に第２拡散層を形成し、サイドウォールをマスクとして第１導電型の不純物イオンを第２拡散層によって囲まれた第１拡散層に注入することで、第１拡散層に第４拡散層を自己整合的に形成する。このため、半導体装置のチャネル長方向に対する距離を短くできる。その結果、半導体装置の単位面積あたりの駆動能力を向上させることができる。
【００１８】
また、上記の本発明の一態様のいずれかにおいて、前記ゲート電極の上面、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に金属シリサイド膜が形成されているとよい。
【００１９】
また、上記の本発明の一態様のいずれかにおいて、前記ゲート電極、前記第２拡散層、前記第３拡散層及び前記第４拡散層上に形成された絶縁膜と、前記絶縁膜に形成された前記第４拡散層上に位置する第１のコンタクトホールと、前記絶縁膜に形成された前記第２拡散層上に位置する第２のコンタクトホールと、前記絶縁膜に形成された前記第３拡散層上に位置する第３のコンタクトホールと、を具備し、前記第１のコンタクトホールと前記第２のコンタクトホールは前記ゲート電極に沿って一列に形成されているとよい。
【図面の簡単な説明】
【００２０】
【図１】（Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を説明するための断面図。
【図２】図１（Ｃ）に示す半導体装置の平面図。
【図３】（Ａ）はＮチャネルＬＤＭＯＳの比較例を示す平面図、（Ｂ）は（Ａ）に示すＡ−Ｂ線に沿った断面図。
【図４】（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
［実施の形態１］
図１（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図であり、図１（Ｃ）は、図２に示すＡ−Ｂ線に沿った断面図である。この半導体装置はＮチャネルＬＤＭＯＳである。なお、図２に示す半導体装置の平面図では、図面が過度に複雑になるのを防ぐために、図１に示すサイドウォール２８を省略し、且つゲート電極１７ａ，１７ｂと一体的に示している。
【００２３】
図１（Ａ）に示すように、Ｐ型シリコン基板１１にＮ−型ウェル１３を形成し、Ｎ−型ウェル１３の表面にＬＯＣＯＳ酸化膜１６を形成する。なお、ＬＯＣＯＳ酸化膜１６が形成されていない領域はソース及びドレインが形成されるアクティブ領域となる。
【００２４】
次いで、Ｎ型ウェル１３にＰ型不純物イオンを注入し、熱処理を施すことにより、Ｎ型ウェル１３にＰ型ボディー拡散層１４を形成する。次いで、ＬＯＣＯＳ酸化膜１６が形成されていないＮ型ウェル１３の表面に熱酸化法によりゲート絶縁膜１２を形成する。次いで、ＬＯＣＯＳ酸化膜１６及びゲート絶縁膜１２上にゲート電極１７ａ，１７ｂを形成する。ゲート電極１７ａ，１７ｂは、ポリシリコン膜を形成し、このポリシリコン膜を加工することで形成される。
【００２５】
次いで、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６をマスクとしてＮ＋型不純物イオンを注入し、熱処理を施すことにより、Ｐ型ボディー拡散層１４にＮ＋型ソース拡散層１８を形成すると共にＮ型ウェル１３にＮ＋型ドレイン拡散層１９を形成する。Ｎ＋型ソース拡散層１８は、ゲート電極１７ａ，１７ｂによって自己整合的に形成される。なお、この半導体装置の動作時には、Ｎ＋型ソース拡散層１８とＰ型ボディー拡散層１４が同電位になってもよい。
【００２６】
また、Ｎ＋型ソース拡散層１８は、ゲート電極１７ａ，１７ｂをマスクとしてＮ＋型不純物イオンを注入することで自己整合的に形成されているが、Ｎ＋型ソース拡散層１８の端とゲート電極１７ａ，１７ｂの側面が一致する場合に限られず、イオン注入の干渉やその後の活性化のための熱処理などによってＮ＋型ソース拡散層１８の端がゲート電極１７ａ，１７ｂの側面より若干内側に入り込む場合も自己整合的に形成された場合に含まれる。その理由は、イオン注入方向がＰ型シリコン基板１１の表面と垂直方向に対して所定角度（例えば７°）ずれていることもあるからである。
【００２７】
次に、図１（Ｂ）に示すように、ゲート電極１７ａ，１７ｂを含む全面上に例えば窒化シリコン膜を形成し、この窒化シリコン膜を全面エッチバックすることによりゲート電極１７ａ，１７ｂの側壁にサイドウォール２８を形成する。次いで、ゲート電極１７ａ，１７ｂ及びサイドウォール２８を含む全面上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することにより開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンは、図２に示すＰ＋型ボディーコンタクト領域３２が開口されたパターンであるが、この開口によってＰ＋型ボディーコンタクト領域３２上に位置するサイドウォール２８（即ちＰ＋型ボディーコンタクト領域３２と重なるサイドウォール２８）は露出される。
【００２８】
次いで、このレジスト膜、ゲート電極１７ａ，１７ｂ、サイドウォール２８及びＬＯＣＯＳ酸化膜１６をマスクとしてＰ＋型不純物イオンをＮ＋型ソース拡散層１８に注入する。次いで、レジスト膜を除去し、熱処理を施す。これにより、Ｐ型ボディー拡散層１４に接続されたＰ＋型ボディーコンタクト領域３２をＮ＋型ソース拡散層１８内に部分的に形成する。Ｐ＋型ボディーコンタクト領域３２は、サイドウォール２８によって自己整合的に形成され、Ｐ＋型ボディーコンタクト領域３２のチャネル長方向の長さは、サイドウォール２８によって規定される。この際のイオン注入条件は、Ｐ＋型ボディーコンタクト領域３２の不純物濃度がＮ＋型ソース拡散層１８の不純物濃度より高く、且つＰ＋型ボディーコンタクト領域３２の深さがＮ＋型ソース拡散層１８の深さより深くなるような条件とする。
【００２９】
このようにＰ＋型ボディーコンタクト領域３２の不純物濃度をＮ＋型ソース拡散層１８の不純物濃度より高くすることで、Ｎ＋型ソース拡散層１８のＮ＋型をＰ＋型ボディーコンタクト領域３２のＰ＋型にすることができる。また、Ｐ＋型ボディーコンタクト領域３２の深さをＮ＋型ソース拡散層１８の深さより深くすることで、Ｐ＋型ボディーコンタクト領域３２がＮ＋型ソース拡散層１８を突き抜けてＰ＋型ボディーコンタクト領域３２をＰ型ボディー拡散層１４に確実に接続させることができる。
【００３０】
なお、レジスト膜から露出されたサイドウォール２８をマスクとしてＰ＋型不純物イオンをＮ＋型ソース拡散層１８に注入するため、サイドウォール２８にＰ＋型不純物イオンが残される。即ち、サイドウォール２８にはＰ＋型不純物イオンが存在することになる。
【００３１】
また、Ｐ＋型ボディーコンタクト領域３２は、サイドウォール２８をマスクとしてＰ＋型不純物イオンをＮ＋型ソース拡散層１８に注入することで自己整合的に形成されているが、Ｐ＋型ボディーコンタクト領域３２の端とサイドウォール２８の側面が一致する場合に限られず、イオン注入の干渉やその後の活性化のための熱処理などによってＰ＋型ボディーコンタクト領域３２の端がサイドウォール２８の側面より若干内側に入り込む場合も自己整合的に形成された場合に含まれる。その理由は、イオン注入方向がＰ型シリコン基板１１の表面と垂直方向に対して所定角度（例えば７°）ずれていることもあるからである。
【００３２】
次いで、ゲート電極１７ａ，１７ｂを含む全面上にＴｉ膜またはＣｏ膜などの金属膜を形成し、熱処理を施すことにより、ゲート電極１７ａ，１７ｂの上面、Ｐ＋型ボディーコンタクト領域３２、Ｎ＋型ソース拡散層１８及びＮ＋型ドレイン拡散層１９上に金属シリサイド膜（ＴｉＳｉ２膜、ＣｏＳｉ２膜等）２３を形成する。
【００３３】
次に、図１（Ｃ）に示すように、金属シリサイド膜２３、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６を含む全面上に層間絶縁膜２４を形成する。次いで、この層間絶縁膜２４上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することにより開口パターンを有するレジスト膜を形成する。次いで、このレジスト膜をマスクとしてエッチング加工することで、層間絶縁膜２４にＰ＋型ボディーコンタクト領域３２上に位置するボディーコンタクトホール（第１のコンタクトホールともいう。）２５、Ｎ＋型ソース拡散層１８上に位置するソースコンタクトホール（第２のコンタクトホールともいう。）２７ａ及びＮ＋型ドレイン拡散層１９上に位置するドレインコンタクトホール（第３のコンタクトホールともいう。）２７ｂを形成する。
【００３４】
次いで、上記のレジスト膜を除去し、ボディーコンタクトホール２５、ソースコンタクトホール２７ａ及びドレインコンタクトホール２７ｂそれぞれに導電膜２６を埋め込む。次いで、導電膜２６上に配線（図示せず）を形成する。
【００３５】
なお、本実施の形態では、ゲート電極１７ａ，１７ｂの上面、Ｐ＋型ボディーコンタクト領域３２、Ｎ＋型ソース拡散層１８及びＮ＋型ドレイン拡散層１９上に金属シリサイド膜２３を形成しているが、金属シリサイド膜２３は必須ではなく、金属シリサイド膜２３を形成せずに半導体装置を製造することも可能である。その場合は、ボディーコンタクトホール２５はＰ＋型ボディーコンタクト領域３２とコンタクトをとるホールとなり、ソースコンタクトホール２７ａはＮ＋型ソース拡散層１８とコンタクトをとるホールとなり、ドレインコンタクトホール２７ｂはＮ＋型ドレイン拡散層１９とコンタクトをとるホールとなる。
【００３６】
図２に示すように、ゲート電極１７ａ，１７ｂのチャネル長方向の一方側には複数のＰ＋型ボディーコンタクト領域３２が形成されている。複数のＰ＋型ボディーコンタクト領域３２はゲート電極１７ａ，１７ｂに沿って一列に形成されており、Ｐ＋型ボディーコンタクト領域３２はＰ型ボディー拡散層１４に接続されている。複数のＰ＋型ボディーコンタクト領域３２の周囲にはＮ＋型ソース拡散層１８が形成されており、複数のＰ＋型ボディーコンタクト領域３２の相互間にはＮ＋型ソース拡散層１８が形成されている。
【００３７】
複数のソースコンタクトホール２７ａはＮ＋型ソース拡散層１８上に形成され、ソースコンタクトホール２７ａとボディーコンタクトホール２５は一列に交互に配置され、複数のドレインコンタクトホール２７ｂは一列にＮ＋型ドレイン拡散層１９上に形成される。
【００３８】
＜比較例＞
図３（Ａ）は、ＮチャネルＬＤＭＯＳの比較例を示す平面図であり、図３（Ｂ）は図３（Ａ）に示すＡ−Ｂ線に沿った断面図である。図３（Ａ），（Ｂ）において図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。なお、図３（Ａ）に示す半導体装置の平面図では、図面が過度に複雑になるのを防ぐために、図３（Ｂ）に示すサイドウォール２８及びＮ型拡散層２２を省略し、且つサイドウォール２８とゲート電極１７ａ，１７ｂを一体的に示している。
【００３９】
図３（Ａ），（Ｂ）に示すように、ゲート電極１７ａ，１７ｂをマスクとしてＮ型不純物イオンを注入し、熱処理を施すことにより、Ｐ型ボディー拡散層１４にＮ型拡散層２２を形成する。次いで、ゲート電極１７ａ，１７ｂを含む全面上に例えば窒化シリコン膜を形成し、この窒化シリコン膜を全面エッチバックすることによりゲート電極１７ａ，１７ｂの側壁にサイドウォール２８を形成する。
【００４０】
次いで、サイドウォール２８、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６をマスクとしてＮ＋型不純物イオンを注入し、熱処理を施すことにより、Ｐ型ボディー拡散層１４にＮ＋型ソース拡散層１８を形成すると共にＮ型ウェル１３にＮ＋型ドレイン拡散層１９を形成する。
【００４１】
次いで、ゲート電極１７ａ，１７ｂ及びサイドウォール２８を含む全面上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することにより開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンは、図３（Ａ）に示すＰ＋型ボディーコンタクト領域３２ａが開口されたパターンである。
【００４２】
次いで、このレジスト膜をマスクとしてＰ＋型不純物イオンをＮ＋型ソース拡散層１８に注入する。次いで、レジスト膜を除去し、熱処理を施す。これにより、Ｐ型ボディー拡散層１４に接続されたＰ＋型ボディーコンタクト領域３２ａをＮ＋型ソース拡散層１８内に部分的に形成する。
【００４３】
このようにソース部の拡散領域は、低電圧系の周辺論理回路用トランジスタと共用するため、ＬＤＤなどのＮ（Ｎ＋より低濃度で、Ｎ−より高濃度という意味で"Ｎ"）型拡散層２２が、ゲート電極直下に入り込み、サイドウォール端直下からＰ＋型ボディーコンタクト領域３２ａを除きソース全体に渡りＮ＋型ソース拡散層（図３（Ａ）の"ｂ"領域）１８が形成され、更に、チャネル幅方向の一部の領域はＰ＋型ボディーコンタクト領域３２ａで構成されている。
【００４４】
次いで、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６を含む全面上に層間絶縁膜２４を形成し、この層間絶縁膜２４にＰ＋型ボディーコンタクト領域３２ａ上に位置するボディーコンタクトホール２５ａ、Ｎ＋型ソース拡散層１８上に位置するソースコンタクトホール２７ａ及びＮ＋型ドレイン拡散層１９上に位置するドレインコンタクトホール２７ｂを形成する。
【００４５】
図３（Ａ）に示すように、ゲート電極１７ａ，１７ｂのチャネル長方向の一方側には複数のＰ＋型ボディーコンタクト領域３２ａが形成されている。複数のＰ＋型ボディーコンタクト領域３２ａはゲート電極１７ａ，１７ｂに沿って一列に形成されており、Ｐ＋型ボディーコンタクト領域３２ａはＰ型ボディー拡散層１４に接続されている。複数のＰ＋型ボディーコンタクト領域３２ａの周囲にはＮ＋型ソース拡散層１８が形成されており、複数のＰ＋型ボディーコンタクト領域３２ａの相互間にはＮ＋型ソース拡散層１８が形成されている。
【００４６】
本比較例では、図３（Ａ）に示すようにＰ＋型ボディーコンタクト領域３２ａにコンタクトをとるボディーコンタクトホール２５ａは、予め形成されたＰ＋型ボディーコンタクト領域３２ａから外れないようにレイアウトを行って形成されている。そのため、ボディーコンタクトホール２５ａのまわりにエンクローズ余裕ａを確保することになる。また、Ｎ＋型ソース拡散層１８の電位の安定性を確保するため、ゲート電極１７ａ，１７ｂからＰ＋型ボディーコンタクト領域３２ａまでの距離（図３（Ａ）の"ｂ"の寸法）を確保する必要がある。そして、ボディーコンタクトホール２５ａのチャネル長方向の長さをｃとすると、ゲート電極１７ａとゲート電極１７ｂとの間の寸法は２×ａ＋２×ｂ＋ｃとなる。その結果、半導体装置のチャネル長方向に対する距離を長くとる必要がある。このため、単位チャネル幅あたりの駆動能力が同じであっても、単位面積あたりの駆動能力が落ちてしまい、全体として同じ能力の半導体装置を作製しようとすると大きな面積が必要となってしまう。別言すれば、線形領域の面積あたりの抵抗（所謂RonA）が高くなってしまう。このような半導体装置を用いた駆動ＩＣにとってRonAが高くなることは、ＩＣチップ面積が増大することを意味し、より高コストなチップとなってしまう。
【００４７】
これに対し、本実施の形態１では、ゲート電極１７ａ，１７ｂをマスクとしてＮ＋型不純物イオンをＰ型ボディー拡散層１４に注入することで、Ｐ型ボディー拡散層１４内に自己整合的にＮ＋型ソース拡散層１８を形成し、サイドウォール２８をマスクとしてＰ＋型不純物イオンをＮ＋型ソース拡散層１８に注入することで、Ｐ型ボディー拡散層１４に接続されたＰ＋型ボディーコンタクト領域３２をＮ＋型ソース拡散層１８内に自己整合的に形成する。このため、Ｐ＋型ボディーコンタクト領域３２がサイドウォール２８の端まで入っていても、Ｎ＋型ソース拡散層１８の電位の安定化が保たれる。これと共に、比較例のようなボディーコンタクトホールのまわりに余裕ｂを確保する必要がない。その結果、図２に示すように余裕ａ'だけを確保すればよいので、ゲート電極１７ａとゲート電極１７ｂとの間の寸法は２×ａ'＋ｃとなる。つまり、ボディーコンタクトホール２５及びソースコンタクトホール２７ａそれぞれとゲート電極１７ａ，１７ｂとの距離は、ボディーコンタクトホール２５及びソースコンタクトホール２７ａがゲート電極１７ａ，１７ｂと接触しない限り、最小化できる。そのため、半導体装置のチャネル長方向に対する距離を短くできる。従って、単位チャネル幅あたりの駆動能力が同じであっても、単位面積あたりの駆動能力を向上させることができ、全体として同じ能力の半導体装置を比較例に比べて小さな面積で作製できる。別言すれば、RonAを比較例より低くできるため、ＩＣチップ面積を縮小することができ、より低コストなチップを作製することができる。
【００４８】
［実施の形態２］
図４（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図であり、図１（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４９】
図４（Ａ）に示すように、ゲート電極１７ａ，１７ｂを形成した後に、後の工程でＰ＋型ボディーコンタクト領域３２ｂが形成される部分にレジスト膜（図示せず）を形成する。次いで、このレジスト膜、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６をマスクとしてＮ＋型不純物イオンを注入し、熱処理を施すことにより、Ｐ型ボディー拡散層１４にＮ＋型ソース拡散層１８ａを形成すると共にＮ型ウェル１３にＮ＋型ドレイン拡散層１９を形成する。Ｎ＋型ソース拡散層１８ａは、ゲート電極１７ａ，１７ｂによって自己整合的に形成される。
【００５０】
また、Ｎ＋型ソース拡散層１８ａは、ゲート電極１７ａ，１７ｂをマスクとしてＮ＋型不純物イオンを注入することで自己整合的に形成されているが、Ｎ＋型ソース拡散層１８ａの端とゲート電極１７ａ，１７ｂの側面が一致する場合に限られず、イオン注入の干渉やその後の活性化のための熱処理などによってＮ＋型ソース拡散層１８ａの端がゲート電極１７ａ，１７ｂの側面より若干内側に入り込む場合も自己整合的に形成された場合に含まれる。その理由は、イオン注入方向がＰ型シリコン基板１１の表面と垂直方向に対して所定角度（例えば７°）ずれていることもあるからである。
【００５１】
次に、図４（Ｂ）に示すように、ゲート電極１７ａ，１７ｂの側壁にサイドウォール２８を形成する。次いで、ゲート電極１７ａ，１７ｂ及びサイドウォール２８を含む全面上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することにより開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンは、Ｐ＋型ボディーコンタクト領域３２ｂが開口されたパターンであるが、この開口によってＰ＋型ボディーコンタクト領域３２ｂ上に位置するサイドウォール２８（即ちＰ＋型ボディーコンタクト領域３２ｂと重なるサイドウォール２８）は露出される。
【００５２】
次いで、このレジスト膜、ゲート電極１７ａ，１７ｂ、サイドウォール２８及びＬＯＣＯＳ酸化膜１６をマスクとしてＰ＋型不純物イオンを、Ｎ＋型ソース拡散層１８ａによって囲まれたＰ型ボディー拡散層１４に注入する。次いで、レジスト膜を除去し、熱処理を施す。これにより、Ｐ型ボディー拡散層１４に接続されたＰ＋型ボディーコンタクト領域３２ｂをＮ＋型ソース拡散層１８ａに囲まれた部分に形成する。Ｐ＋型ボディーコンタクト領域３２ｂは、サイドウォール２８によって自己整合的に形成される。この際のイオン注入条件は、実施の形態１と異なり、Ｐ＋型ボディーコンタクト領域３２ｂの不純物濃度がＮ＋型ソース拡散層１８ａの不純物濃度より高くなく、且つＰ＋型ボディーコンタクト領域３２ｂの深さがＮ＋型ソース拡散層１８ａの深さより深くない条件としてもよい。
【００５３】
次いで、実施の形態１と同様に、金属シリサイド膜２３、層間絶縁膜２４等形成する（図４（Ｃ）参照）。
【００５４】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
また、本実施の形態では、Ｐ＋型ボディーコンタクト領域３２ｂが形成される部分にＮ＋型ソース拡散層１８ａを形成しないため、Ｐ＋型ボディーコンタクト領域３２ｂを形成する際のイオン注入条件として実施の形態１のような条件を用いなくてもよいというメリットがある。
【００５５】
なお、実施の形態１及び実施の形態２において、Ｎ型ウェル１３を半導体層と読み替え、Ｐ型ボディー拡散層１４を第１拡散層と読み替え、Ｎ＋型ソース拡散層１８を第２拡散層と読み替え、Ｎ＋型ドレイン拡散層１９を第３拡散層と読み替え、Ｐ＋型ボディーコンタクト領域３２を第４拡散層と読み替え、ボディーコンタクトホール２５を第１のコンタクトホールと読み替え、ソースコンタクトホール２７ａを第２のコンタクトホールと読み替え、ドレインコンタクトホール２７ｂを第３のコンタクトホールと読み替えてもよい。
【００５６】
また、上記の実施の形態１及び実施の形態２を互いに適宜組合せて実施してもよい。
【００５７】
また、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
【符号の説明】
【００５８】
１１…Ｐ型シリコン基板、１２…ゲート絶縁膜、１３…Ｎ−型ウェル、１４…Ｐ型ボディー拡散層、１６…ＬＯＣＯＳ酸化膜、１７ａ，１７ｂ…ゲート電極、１８，１８ａ…Ｎ＋型ソース拡散層、１９…Ｎ＋型ドレイン拡散層、２２…Ｎ型拡散層、２３、金属シリサイド膜、２４…層間絶縁膜、２５，２５ａ…ボディーコンタクトホール、２６…導電膜、２７ａ…ソースコンタクトホール、２７ｂ…ドレインコンタクトホール、２８…サイドウォール、３２，３２ａ，３２ｂ…Ｐ＋型ボディーコンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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