(57)【要約】【課題】チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減する。【解決手段】チューナブルフィルタ１０は、チューナブルフィルタ１０の入力端子および出力端子の一方として用いられる第１端子２０と、チューナブルフィルタの入力端子および出力端子の他方として用いられる第２端子３０と、第１端子２０と第２端子３０との間に設けられた第１回路１００と、第１端子２０と第２端子３０との間に、第１回路１００と並列に設けられた第２回路２００とを備える。第１回路１００は、直列接続された第１固定容量素子１１０とインダクタ１２０とを含む。第２回路２００は、第１可変容量素子２１０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
チューナブルフィルタであって、
前記チューナブルフィルタの入力端子および出力端子の一方として用いられる第１端子と、
前記チューナブルフィルタの前記入力端子および前記出力端子の他方として用いられる第２端子と、
前記第１端子と前記第２端子との間に設けられた第１回路と、
前記第１端子と前記第２端子との間に、前記第１回路と並列に設けられた第２回路とを備え、
前記第１回路は、直列接続された第１固定容量素子とインダクタとを含み、
前記第２回路は、第１可変容量素子を含む、チューナブルフィルタ。
【請求項２】
前記第２回路は、前記第１可変容量素子と直列接続された第２可変容量素子をさらに含む、請求項１に記載のチューナブルフィルタ。
【請求項３】
前記第２回路は、前記第１可変容量素子と前記第２可変容量素子とに直列接続された第２固定容量素子をさらに含み、
前記チューナブルフィルタは、
第１スイッチ素子と、
第２スイッチ素子とをさらに備え、
前記第１スイッチ素子は、前記第２可変容量素子をバイパス可能なように前記第２可変容量素子に接続され、
前記第２スイッチ素子は、前記第１スイッチ素子と並列に設けられ、前記第２可変容量素子をバイパス可能なように前記第２可変容量素子に接続される、請求項２に記載のチューナブルフィルタ。
【請求項４】
前記チューナブルフィルタは、
前記第１端子に一方端が接続され、前記第１回路および前記第２回路に他方端が接続された第３固定容量素子と、
前記第２端子に一方端が接続され、前記第１回路および前記第２回路に他方端が接続された第４固定容量素子とをさらに備える、請求項１〜請求項３のいずれか１項に記載のチューナブルフィルタ。
【請求項５】
前記第１可変容量素子および前記第２可変容量素子のうち少なくとも１つの可変容量素子は、
複数の固定キャパシタと、
前記可変容量素子の容量を変化させるために前記複数の固定キャパシタの接続状態を切替えるスイッチ素子とを含む、請求項２〜請求項４のいずれか１項に記載のチューナブルフィルタ。
【請求項６】
前記インダクタは、基板に設けられる配線パターンを有する、請求項１から請求項５のいずれか１項に記載のチューナブルフィルタ。
【請求項７】
前記基板は、多層基板であり、
前記多層基板は、少なくとも１つの前記固定容量素子として、前記多層基板の異なる層に形成されて対向する配線パターンを有する、請求項６に記載のチューナブルフィルタ。
【請求項８】
前記第１固定容量素子から前記第４固定容量素子、前記第１可変容量素子および前記第２可変容量素子のうち少なくとも１つの容量素子と、前記インダクタとは、前記基板の厚み方向に沿って互いに重ならないように配置される、請求項６または請求項７に記載のチューナブルフィルタ。
【請求項９】
前記多層基板は、
前記チューナブルフィルタの外部とアクセスするための端子を含む端子面と、
前記端子面より離れた、前記インダクタが配置される少なくとも１つの第１の層と、
前記第１の層よりも前記端子面に対して離れ、前記容量素子が配置される少なくとも１つの第２の層とを有する、請求項６から請求項８のいずれか１項に記載のチューナブルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チューナブルフィルタに関する。
【背景技術】
【０００２】
従来より、通過帯域の周波数および阻止帯域の周波数を変更可能に構成されたチューナブルフィルタが提案されている。
【０００３】
特開平９−２８４１５７号公報は、テレビチューナに用いられる帯域阻止フィルタを開示する。この帯域阻止フィルタは、阻止帯域が可変に構成された、いわゆるチューナブルフィルタである。このチューナブルフィルタは、阻止帯域の可変範囲を広くするために、キャパシタおよびバラクタダイオードの直列回路と、インダクタおよびバラクタダイオードの直列回路とを並列に接続して構成された並列回路を採用する。
【０００４】
特開平９−２８４１５７号公報が開示するチューナブルフィルタにおいて、キャパシタおよびバラクタダイオードの直列回路は、容量性回路となり得る。インダクタおよびバラクタダイオードの直列回路は、誘導性回路となり得る。たとえば、容量性回路と誘導性回路との並列接続によって得られる並列共振を利用して、所望の通過阻止特性が実現される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８４１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特開平９−２８４１５７号公報が開示するチューナブルフィルタは、誘導性回路および容量性回路のいずれの回路も、バラクタダイオードを含む。
【０００７】
バラクタダイオードのような可変容量素子は、固定の容量を有する固定容量素子よりも損失が大きい。誘導性回路および容量性回路のいずれの回路にも可変容量素子が含まれると、並列回路のＱ値は低くなる。並列回路のＱ値が低いと、所望の周波数特性、たとえばフィルタの急峻な減衰特性が得られない。
【０００８】
また、誘導性回路および容量性回路のいずれの回路にも可変容量素子が含まれると、チューナブルフィルタを通る信号は必ず誘導性回路または容量性回路の可変容量素子を通るため、通過帯域における損失が大きくなる。
【０００９】
本発明の目的は、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することである。
【課題を解決するための手段】
【００１０】
本発明は、ある局面において、チューナブルフィルタであって、チューナブルフィルタの入力端子および出力端子の一方として用いられる第１端子と、チューナブルフィルタの入力端子および出力端子の他方として用いられる第２端子と、第１端子と第２端子との間に設けられた第１回路と、第１端子と第２端子との間に、第１回路と並列に設けられた第２回路とを備える。第１回路は、直列接続された第１固定容量素子とインダクタとを含む。第２回路は、第１可変容量素子を含む。
【００１１】
上記構成のチューナブルフィルタは、第１回路および第２回路で構成される並列回路を備える。第１回路は、インダクタを含むため、誘導性回路となり得る。第２回路は、第１固定容量を含むため、容量性回路となり得る。このチューナブルフィルタでは、主に、第１回路に含まれるインダクタと、第２回路に含まれる第１可変容量素子との共振（並列共振）によって、阻止帯域が実現される。また、このチューナブルフィルタでは、主に、第１回路に含まれる第１固定容量素子とインダクタとによって、通過帯域が実現される。
【００１２】
上記構成のチューナブルフィルタによれば、並列回路を構成する第１回路および第２回路の２つの回路のうち、一方の回路は可変容量素子を含まない。そのため、２つの回路のいずれにも可変容量素子が含まれる場合と比較して、並列回路のＱ値は高くなる。並列回路のＱ値が高いと、阻止帯域において良好な減衰量が得られる。また、たとえば阻止帯域は狭くなる。阻止帯域が狭くなると、所望の周波数特性、たとえば急峻な減衰特性が得られやすい。
【００１３】
また、通過帯域において、チューナブルフィルタを通過する信号は、主に、第１回路に含まれる第１固定容量素子とインダクタとを通る。すなわち、信号は、可変容量素子ではなく、主に、固定容量素子を通る。したがって、通過帯域における損失は小さくなる。
【発明の効果】
【００１４】
本発明によれば、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係るチューナブルフィルタ１０の構成を説明するための図である。
【図２】図１に示すチューナブルフィルタ１０の通過特性を説明するための図である。
【図３】図１に示すチューナブルフィルタ１０において、キャパシタ２１０の容量が変更されることで、図２とは異なる阻止帯域が得られることを説明するための図である。
【図４】比較例であるチューナブルフィルタ１０´の構成を説明するための図である。
【図５】図４に示すチューナブルフィルタ１０´の通過特性を説明するための図である。
【図６】図４に示すチューナブルフィルタ１０´において、キャパシタ２１０の容量が変更されることで、図５とは異なる阻止帯域が得られることを説明するための図である。
【図７】図１に示すチューナブルフィルタ１０の変形例を説明するための図である。
【図８】図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【図９】図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【図１０】端子２０と端子３０との間の通過特性（Ｓ２１）を示す図である。
【図１１】図９に示すチューナブルフィルタ１０Ｃにおいて、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。
【図１２】図９に示すチューナブルフィルタにおいて、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。
【図１３】図９に示すチューナブルフィルタにおいて、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。
【図１４】図９に示すチューナブルフィルタにおいて、阻止帯域を通過帯域よりもわずかに高い周波数に設定した場合の端子２０と端子３０との間の通過特性（Ｓ２１）を示す図である。
【図１５】端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンス（Ｓ１１）を示す図である。
【図１６】端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスを示す図である。
【図１７】多層基板に設けられる、図９に示すチューナブルフィルタ１０Ｃを説明するための図である。
【図１８】多層基板１１の層Ｌ１を示す図である。
【図１９】多層基板１１の層Ｌ２を示す図である。
【図２０】多層基板１１の層Ｌ３を示す図である。
【図２１】多層基板１１の層Ｌ４を示す図である。
【図２２】多層基板１１の層Ｌ５を示す図である。
【図２３】多層基板１１の層Ｌ６を示す図である。
【図２４】多層基板１１の層Ｌ７を示す図である。
【図２５】多層基板１１の層Ｌ８を示す図である。
【図２６】多層基板１１の層Ｌ９を示す図である。
【図２７】多層基板１１の層Ｌ１０を示す図である。
【図２８】多層基板１１の層Ｌ１１を示す図である。
【図２９】多層基板１１の層Ｌ１２を示す図である。
【図３０】多層基板１１の層Ｌ１３を示す図である。
【図３１】多層基板１１の層Ｌ１４を示す図である。
【図３２】多層基板１１の層Ｌ１５を示す図である。
【図３３】図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【図３４】多層基板１１Ａの層Ｌ１を示す図である。
【図３５】多層基板１１Ａの層Ｌ２を示す図である。
【図３６】多層基板１１Ａの層Ｌ３を示す図である。
【図３７】多層基板１１Ａの層Ｌ４を示す図である。
【図３８】多層基板１１Ａの層Ｌ５を示す図である。
【図３９】多層基板１１Ａの層Ｌ６を示す図である。
【図４０】多層基板１１Ａの層Ｌ７を示す図である。
【図４１】多層基板１１Ａの層Ｌ８を示す図である。
【図４２】多層基板１１Ａの層Ｌ９を示す図である。
【図４３】多層基板１１Ａの層Ｌ１０を示す図である。
【図４４】多層基板１１Ａの層Ｌ１１を示す図である。
【図４５】多層基板１１Ａの層Ｌ１２を示す図である。
【図４６】多層基板１１Ａの層Ｌ１３を示す図である。
【図４７】多層基板１１Ａの層Ｌ１４を示す図である。
【図４８】多層基板１１Ａの層Ｌ１５を示す図である。
【図４９】図１などに示される可変容量素子であるキャパシタ２１０などに用いることができるキャパシタの構成の一例を説明するための図である。
【図５０】図１に示すチューナブルフィルタ１０Ｃが、通信端末９００に用いられる場合について説明するための図である。
【図５１】実施の形態２に係るチューナブルフィルタ５１０の構成を説明するための図である。
【図５２】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の端子５２０と端子５３０との間の通過特性（Ｓ２１）を示す図である。
【図５３】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。
【図５４】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の端子５２０と端子５３０との間の通過特性（Ｓ２１）を示す図である。
【図５５】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ５１０を見込んだインピーダンス（Ｓ１１）を示す図である。
【図５６】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや低い周波数に設定した場合の端子５２０と端子５３０との間の通過特性（Ｓ２１）を示す図である。
【図５７】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや低い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。
【図５８】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分低い周波数に設定した場合の端子５２０と端子５３０との間の通過特性（Ｓ２１）を示す図である。
【図５９】図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分低い周波数に設定した場合の端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ５１０を見込んだインピーダンス（Ｓ１１）を示す図である。
【図６０】図５１に示すチューナブルフィルタ５１０の変形例を説明するための図である。
【図６１】図５１に示すチューナブルフィルタ５１０の別の変形例を説明するための図である。
【図６２】図５１に示すチューナブルフィルタ５１０の別の変形例を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１７】
［実施の形態１］
図１は、実施の形態１に係るチューナブルフィルタの構成を説明するための図である。
【００１８】
図１を参照して、チューナブルフィルタ１０は、端子２０と、端子３０と、第１回路１００と、第２回路２００とを含む。
【００１９】
端子２０は、チューナブルフィルタ１０の入力端子および出力端子の一方として用いられる（第１端子）。端子３０は、チューナブルフィルタ１０の入力端子および出力端子の他方として用いられる（第２端子）。端子２０がチューナブルフィルタ１０の入力端子として用いられる場合、端子３０はチューナブルフィルタ１０の出力端子として用いられる。逆に、端子２０がチューナブルフィルタ１０の出力端子として用いられる場合、端子３０はチューナブルフィルタ１０の入力端子として用いられる。
【００２０】
第１回路１００は、端子２０と端子３０との間に設けられる。
第２回路２００は、端子２０と端子３０との間に設けられる。第２回路２００は、第１回路と並列に設けられる。すなわち、第１回路１００および第２回路２００は、並列回路を構成する。
【００２１】
第１回路１００は、直列接続された、キャパシタ１１０と、インダクタ１２０とを含む。キャパシタ１１０は、固定容量素子である（第１固定容量素子）。インダクタ１２０が含まれるため、第１回路１００は、周波数によっては誘導性回路となり得る。
【００２２】
第２回路２００は、キャパシタ２１０を含む。キャパシタ２１０は、可変容量素子である（第１可変容量素子）。キャパシタ２１０が含まれるため、第２回路２００は、容量性回路となり得る。キャパシタ２１０のような可変容量素子には、バラクタダイオードなどを含む種々の公知の可変容量素子を用いることができる。また、キャパシタ２１０のような可変容量素子には、後に図４９を参照して説明する可変容量素子８００の構成が採用されてもよい。キャパシタ２１０以外の可変容量素子についても同様である。
【００２３】
チューナブルフィルタ１０では、主に、インダクタ１２０と、キャパシタ２１０とによって、阻止帯域が実現される。阻止帯域は、たとえば、インダクタ１２０とキャパシタ２１０との共振（並列共振）を利用して実現される。
【００２４】
チューナブルフィルタ１０では、主に、キャパシタ１１０と、インダクタ１２０とによって、通過帯域が実現される。通過帯域は、たとえば、キャパシタ１１０と、インダクタ１２０との共振（直列共振）を利用して実現される。
【００２５】
キャパシタ２１０の容量が変更されることで、たとえば、チューナブルフィルタ１０の阻止帯域が調節される。すなわち、キャパシタ２１０の容量が変更されることで、チューナブルフィルタ１０の周波数特性は調節可能となる。
【００２６】
図１に示す構成のチューナブルフィルタ１０では、第１回路１００は可変容量素子を含まない。そのため、第１回路１００が可変容量素子を含む場合と比較して、第１回路１００および第２回路２００で構成される並列回路のＱ値は高くなる。並列回路のＱ値が高いと、たとえばチューナブルフィルタ１０の阻止帯域の帯域幅は狭くなる。これにより、たとえば比較的狭い帯域のみを減衰させるような急峻な減衰特性が得られる。したがって、所望の周波数特性が得られやすくなる。
【００２７】
また、通過帯域において、チューナブルフィルタ１０を通過する信号（たとえば高周波信号）は、可変容量素子であるキャパシタ２１０ではなく、主に、固定容量素子であるキャパシタ１１０を通る。一般に、キャパシタ１１０のような固定容量素子の損失は、キャパシタ２１０のような可変容量素子よりも損失が小さい。そのため、チューナブルフィルタ１０を通過する信号は、比較的損失が小さくなる。
【００２８】
実施の形態１によれば、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することが可能になる。
【００２９】
図２は、図１に示すチューナブルフィルタ１０の通過特性を説明するための図である。図２の横軸は周波数（ＧＨｚ）を示し、縦軸は損失を表すＳ２１（ｄＢ）を示す。図２において、「ft」は、チューナブルフィルタ１０が通過させようとする周波数を示す。「fr」は、チューナブルフィルタ１０が阻止（減衰）しようとする周波数を示す。Ｓ２１は、０に近いほど良好な通過特性を示す。Ｓ２１は、マイナスに大きくなるほど良好な減衰特性（阻止特性）を示す。所望の「ft」および「fr」を実現するために、チューナブルフィルタ１０の各素子の値は適宜設定される。
【００３０】
図２に示すように、周波数ftおよびその付近の周波数（以下、「通過帯域」と称する場合もある）において、良好な通過特性が実現される。また、周波数frおよびその付近の周波数（以下、「阻止帯域」と称する場合もある）において、良好な減衰特性が実現される。これについては、後に図５に示す比較例を参照しても説明される。
【００３１】
先に図１を参照して説明したように、チューナブルフィルタ１０では、キャパシタ２１０の容量が変更されることで、たとえば、阻止帯域が調節される。
【００３２】
図３は、図１に示すチューナブルフィルタ１０において、キャパシタ２１０の容量が変更されることで、図２とは異なる阻止帯域が実現されることを説明するための図である。図３に示す周波数frの値と、図２に示す周波数frの値とは異なっているが、同一符号「fr」を付して図示する。以降の図においても、「fr」および「ft」で図示される符号は、同じ周波数を示す場合もあるし、異なる周波数を示す場合もある。
【００３３】
図３に示すように、周波数ftおよびその付近の周波数において、良好な通過特性が実現される。また、周波数frおよびその付近の周波数において、良好な減衰特性が実現される。これについては、後に図６に示す比較例を参照しても説明される。
【００３４】
［比較例］
図４は、比較例であるチューナブルフィルタ１０´の構成を説明するための図である。
【００３５】
図４を参照して、チューナブルフィルタ１０´は、端子２０と、端子３０と、第１回路１００´と、第２回路２００´とを備える。端子２０と、端子３０とは、先に図１を参照して説明したので、ここでは説明を繰り返さない。
【００３６】
第１回路１００´は、直列接続された、キャパシタ２１０と、インダクタ１２０とを含む。
【００３７】
第２回路２００´は、直列接続された、キャパシタ２１０と、キャパシタ２１１とを含む。キャパシタ２１０は、可変容量素子である。キャパシタ２１１は、固定容量素子である。
【００３８】
比較例であるチューナブルフィルタ１０´は、並列回路を構成する第１回路１００´および第２回路２００´のいずれの回路もキャパシタ２１０、すなわち可変容量素子を含む。そのため、図４に示すチューナブルフィルタ１０´では、図１に示すチューナブルフィルタ１０と比較して、並列回路のＱ値が低くなる。並列回路のＱ値が低いと、所望の周波数特性、たとえばフィルタの急峻な減衰特性が得られない。
【００３９】
また、通過帯域において、チューナブルフィルタ１０´を通過する信号は、必ず可変容量素子であるキャパシタ２１０を通る。したがって、通過帯域における損失は大きい。
【００４０】
図５は、図４に示すチューナブルフィルタ１０´の通過特性を説明するための図である。図５の「ft」および「fr」は、図２の「ft」および「fr」と同じである。チューナブルフィルタ１０´の各素子の値は適宜設定される。
【００４１】
図５と図２とを比較して、通過帯域（周波数ftおよびその付近の周波数）において、図５では、図２よりも減衰量（すなわち挿入損失）が大きい。また、阻止帯域（周波数frおよびその付近の周波数）において、図５は、図２と比較して、急峻な減衰特性を欠く。
【００４２】
図６は、図４に示すチューナブルフィルタ１０´において、キャパシタ２１０の容量が変更されることで、図５とは異なる阻止帯域が得られることを説明するための図である。図６の「ft」および「fr」は、図３の「ft」および「fr」と同じである。チューナブルフィルタ１０´の各素子の値は適宜設定される。
【００４３】
図６と図３とを比較して、通過帯域において、図６では、図３よりも損失が大きい。また、阻止帯域において、図５では、図２と比較して、急峻な減衰特性を欠く。
【００４４】
以上、図４から図６に示す変形例を参照しても説明したように、実施の形態１に係るチューナブルフィルタ（たとえば図１のチューナブルフィルタ１０）では、良好な通過特性および減衰特性が実現される。
【００４５】
［変形例１］
図７は、図１に示すチューナブルフィルタ１０の変形例を説明するための図である。
【００４６】
図７を参照して、チューナブルフィルタ１０Ａは、端子２０と、端子３０と、第１回路１００Ａと、第２回路２００Ａとを含む。端子２０と、端子３０とは、先に図１を参照して説明したので、ここでは説明を繰り返さない。
【００４７】
第１回路１００Ａは、直列接続された、キャパシタ１１０と、インダクタ１２１とを含む。
【００４８】
インダクタ１２１は、伝送線路を含んで構成され得る。伝送線路は、たとえば配線パターンによって形成される。配線パターンは、たとえば、チューナブルフィルタ１０Ａが設けられる基板に設けられる。伝送線路は、チューナブルフィルタ１０Ａを通る信号（たとえば高周波信号）の周波数に応じたインダクタンスを有する。
【００４９】
第２回路２００Ａは、キャパシタ２１０と、キャパシタ２２０とを含む。キャパシタ２２０は、可変容量素子である（第２可変容量素子）。キャパシタ２２０と、キャパシタ２１０とは、直列接続される。キャパシタ２１０と、キャパシタ２２０とは、可変容量が同じに設計されてもよいし、異なって設計されてもよい。キャパシタ２１０およびキャパシタ２２０以外の可変容量素子についても同様である。
【００５０】
チューナブルフィルタ１０Ａでは、主に、インダクタ１２１と、キャパシタ２１０およびキャパシタ２２０とによって、阻止帯域が実現される。阻止帯域は、インダクタ１２１と、キャパシタ２１０およびキャパシタ２２０（の合成容量を有するキャパシタ）との共振（並列共振）を利用して実現される。キャパシタ２１０およびキャパシタ２２０の合成容量が変化することにより、たとえば、チューナブルフィルタ１０Ａの阻止帯域が調節される。キャパシタ２１０およびキャパシタ２２０は直列接続されているため、合成容量は、キャパシタ２１０およびキャパシタ２２０の各々の容量よりも小さくなる。そのため、たとえば、可変容量素子であるキャパシタ２１０の容量を変化させた場合、キャパシタ２１０の容量の変化量よりも、合成容量の変化量は小さくなる。これにより、キャパシタ２１０およびキャパシタ２２０の合成容量を細かく変化させることができる。その結果、チューナブルフィルタ１０Ａの周波数特性も細かく調節される。キャパシタ２１０の容量ではなくキャパシタ２２０の容量を変化させる場合も、同様である。
【００５１】
［変形例２］
図８は、図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【００５２】
図８を参照して、チューナブルフィルタ１０Ｂは、端子２０と、端子３０と、第１回路１００Ａと、第２回路２００Ｂとを含む。端子２０と、端子３０と、第１回路１００Ａとは、先に図１および図７を参照して説明したので、ここでは説明を繰り返さない。
【００５３】
第２回路２００Ｂは、キャパシタ２３０と、キャパシタ２１０と、キャパシタ２２０と、スイッチ２２１と、スイッチ２２２とを含む。
【００５４】
キャパシタ２３０は、第２の固定容量素子である。キャパシタ２３０は、キャパシタ２１０と、キャパシタ２２０とに直列接続される。
【００５５】
スイッチ２２１は、キャパシタ２２０をバイパス可能なようにキャパシタ２２０に接続される（第１スイッチ）。スイッチ２２１は、たとえばＦＥＴ（Field  Effect  Transistor）を含んで構成される。
【００５６】
スイッチ２２２は、スイッチ２２１と並列に設けられる（第２スイッチ）。スイッチ２２２は、キャパシタ２２０がバイパス可能なようにキャパシタ２２０に接続される。スイッチ２２２も、スイッチ２２１と同様に、たとえばＦＥＴを含んで構成される。
【００５７】
チューナブルフィルタ１０Ｂでは、主に、インダクタ１２１と、キャパシタ２３０と、キャパシタ２１０と、２２０とによって、阻止帯域が実現される。キャパシタ２１０、キャパシタ２２０およびキャパシタ２３０の合成容量が変化することにより、たとえば、チューナブルフィルタ１０Ｂの阻止帯域が調節される。キャパシタ２１０およびキャパシタ２２０の２つもの可変容量素子が含まれることで、チューナブルフィルタ１０Ｂでは、キャパシタ２１０、キャパシタ２２０およびキャパシタ２３０の合成容量の可変範囲は大きくなる。
【００５８】
キャパシタ２２０は、スイッチ２２１によってバイパスされる。具体的に、スイッチ２２１が導通状態（ＯＮ）のとき、キャパシタ２２０は、スイッチ２２１を介して、バイパスされる。スイッチ２２２についても同様である。
【００５９】
スイッチ２２１およびスイッチ２２２が同時にＯＮとされると、スイッチ２２１およびスイッチ２２２によって、キャパシタ２２０をバイパスするバイパス経路が構成される。スイッチ２２１およびスイッチ２２２の両方によってキャパシタ２２０のバイパス経路が構成されることにより、スイッチ２２１およびスイッチ２２２のうちいずれか１つのスイッチによってのみキャパシタ２２０のバイパス経路が構成されるよりも、バイパス経路の損失が低減される。
【００６０】
固定容量素子であるキャパシタ２３０は、可変容量素子であるキャパシタ２１０よりも端子２０側に配置される。これにより、たとえば、端子２０からチューナブルフィルタ１０Ｂを見込んだインピーダンスに対する、可変容量素子であるキャパシタ２１０の影響（浮遊容量によるインピーダンス変化など）が低減される。その結果、たとえば、端子２０に接続される他の回路との間の整合が容易になる。
【００６１】
なお、固定容量であるキャパシタ２３０を、キャパシタ２２０よりも端子３０側に配置してもよい。その場合、たとえば、端子３０からチューナブルフィルタを見込んだインピーダンスに対する、可変容量素子であるキャパシタ２２０の影響（浮遊容量によるインピーダンス変化など）が低減される。その結果、たとえば、端子３０に接続される他の回路との間の整合が容易になる。
【００６２】
［変形例３］
図９は、図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【００６３】
図９を参照して、チューナブルフィルタ１０Ｃは、端子２０と、端子３０と、第１回路１００Ａと、第２回路２００Ｂと、キャパシタ４０と、キャパシタ５０とを含む。端子２０と、端子３０と、第１回路１００Ａと、第２回路２００Ｂとは、先に図１、図７および図８を参照して説明したので、ここでは説明を繰り返さない。
【００６４】
キャパシタ４０の一方端は、端子２０に接続される（第３固定容量素子）。キャパシタ４０の他方端は、第１回路１００Ａおよび第２回路２００Ｂに接続される。キャパシタ５０の一方端は、端子３０に接続される（第４固定容量素子）。キャパシタ５０の他方端は、第１回路１００Ａおよび第２回路２００Ｂに接続される。
【００６５】
キャパシタ４０は、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスを変化させ得る。キャパシタ４０によって、たとえば阻止帯域において、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。また、たとえば通過帯域において、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、スミスチャート上において規格化インピーダンス（５０Ω）に近づく。これについては、のちに図１６を参照して説明される。
【００６６】
なお、特に明記しない場合、本発明の実施の形態では、規格化インピーダンスは５０Ωとする。以後の説明も同様に、５０Ωは、規格化インピーダンスを意味する。
【００６７】
キャパシタ５０は、端子３０からチューナブルフィルタ１０Ｃを見込んだインピーダンスを変化させ得る。キャパシタ５０によって、たとえば阻止帯域において、端子３０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。また、たとえば通過帯域において、端子３０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、スミスチャート上において５０Ωに近づく。
【００６８】
図９に示すチューナブルフィルタ１０Ｃの特性について、図１０〜図１５を参照して説明する。
【００６９】
図１０および図１１は、図９に示すチューナブルフィルタ１０Ｃにおいて、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。図１０に示す周波数特性を得るように、チューナブルフィルタ１０Ｃに含まれる各素子の値は適切に設定される。
【００７０】
図１０は、端子２０と端子３０との間の通過特性（Ｓ２１）を示すグラフである。図１０に示すように、通過地域（周波数ftおよびその付近の周波数）において良好な通過特性が実現される。阻止帯域（周波数frおよびその付近の周波数）において、良好な減衰特性が実現される。
【００７１】
図１１は、端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。インピーダンスがスミスチャートの中央（すなわち５０Ω）に近いほど、反射係数は小さい。そのようなインピーダンスは、良好な通過特性を示す。インピーダンスがスミスチャートの外周に近いほど反射係数が大きい。そのようなインピーダンスは、良好な阻止特性を示す。図１１に示すように、通過帯域（周波数ftおよびその付近の周波数）において５０Ωに近い（反射係数の小さな）良好なインピーダンスが実現される。また、阻止帯域（周波数frおよびその付近の周波数）において、反射係数の大きな良好なインピーダンスが実現される。
【００７２】
図１２および図１３は、図９に示すチューナブルフィルタにおいて、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。図１２に示す周波数特性を得るように、チューナブルフィルタ１０Ｃに含まれる各素子の値は適切に設定される。
【００７３】
図１２は、端子２０と端子３０との間の通過特性（Ｓ２１）を示すグラフである。図１２に示すように、通過帯域において、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
【００７４】
図１３は、端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。図１３に示すように、通過帯域において５０Ωに近い良好なインピーダンスが実現される。阻止帯域において、反射係数の大きな良好なインピーダンスが実現される。
【００７５】
図１４および図１５は、図９に示すチューナブルフィルタ１０Ｃにおいて、阻止帯域を通過帯域よりもわずかに高い周波数に設定した場合の、チューナブルフィルタ１０Ｃの特性を説明するための図である。チューナブルフィルタ１０Ｃに含まれる各素子の値は、図１４に示す周波数特性を得るように適切に設定される。
【００７６】
図１４は、端子２０と端子３０との間の通過特性（Ｓ２１）を示すグラフである。図１４に示すように、通過帯域において、図１０および図１２に示すほど小さい損失ではないが、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
【００７７】
図１５は、端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンス（Ｓ１１）である。図１５に示すように、通過帯域において、図１０および図１２に示すほど５０Ωに近くはないが、反射係数の小さな良好なインピーダンスが実現される。阻止帯域において、反射係数の大きな良好なインピーダンスが実現される。
【００７８】
図１６は、図９に示すキャパシタ４０の効果を説明するための図である。図１６は、端子３０を５０Ωで終端した場合の、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスを示すスミスチャートである。図１６のスミスチャート上に示される「ft」および「fr」は、図９に示すチューナブルフィルタ１０Ｃがキャパシタ４０を有さない場合のインピーダンス値を示す。チューナブルフィルタ１０Ｃがキャパシタ４０を有さない場合とは、たとえば、図９において、キャパシタ４０の両端がショートされた状態である。あるいは、キャパシタ４０の容量値が充分に大きく、チューナブルフィルタ１０Ｃを通る信号の周波数において、キャパシタ４０のインピーダンスがほとんどゼロとみなせる状態である。
【００７９】
チューナブルフィルタ１０Ｃがキャパシタ４０を有さない場合、たとえば図１６に示すように、「ft」は、５０Ωから少し時計回りに移動した位置にある。また、「fr」は、オープンから少し時計回りに移動した位置にある。
【００８０】
キャパシタ４０の影響によって、「ft」および「fr」は、図１６に示す矢印の方向に移動する。すなわち、「ft」は、反時計回りに移動して５０Ωに近づく。また、「fr」は、反時計回りに移動してオープンに近づく。キャパシタ４０の容量が小さいほど、キャパシタ４０の影響は大きくなり、「ft」および「fr」の移動量は大きくなる。キャパシタ４０の容量値を選択することにより、「ft」および「fr」のインピーダンスを調節することができる。たとえば、「ft」を５０Ωに近づけるとともに「fr」をオープンに近づけるようなキャパシタ４０の容量値を選択することが好ましい。
【００８１】
図１６を参照して、図９に示すキャパシタ４０の影響について説明したが、このことは、図９に示すキャパシタ５０についても同様に説明される。
【００８２】
［多層基板］
実施の形態１に係るチューナブルフィルタは、たとえば基板を利用して構成される。基板は、たとえば多層基板とすることができる。これについて、次に、図１７から図３２を参照して説明する。
【００８３】
図１７は、多層基板に設けられる、図９に示すチューナブルフィルタ１０Ｃを説明するための図である。図１７に示すように、チューナブルフィルタ１０Ｃでは、たとえば端子２０およびキャパシタ４０は、多層基板１１の外部に設けられる。すなわち、チューナブルフィルタ１０Ｃに含まれる素子のうち端子２０およびキャパシタ４０以外の素子は、多層基板１１に設けられる。
【００８４】
図１７において、キャパシタ４０が接続される多層基板１１の端子を、端子２０´として図示する。
【００８５】
キャパシタ２３０は、電極２３０−Ｌと、電極２３０−Ｒとを含んで構成される。キャパシタ５０は、電極５０−Ｌと、電極５０−Ｒとを含んで構成される。電極２３０−Ｌ、電極２３０−Ｒ、電極５０−Ｌおよび５０−Ｒは、後に説明するように、多層基板１１の内層に形成される。インダクタ１２１も、後に説明するように、多層基板１１の内層に形成される。
【００８６】
多層基板１１の材料はとくに限定されないが、たとえば、セラミックまたは樹脂などの誘電体（絶縁体）が挙げられる。適切な材料の選択により、多層基板１１において、たとえば所望の誘電率が得られる。
【００８７】
図１８から図３２は、多層基板１１の各層の配線パターン（レイアウト）をそれぞれ示す。多層基板１１は１５層基板である。
【００８８】
多層基板１１は層Ｌ１（図１８）から層Ｌ１５（図３２）まで、この順に積層されて成る。層Ｌ１から層Ｌ１５は、多層基板１１の厚み方向に沿って積層される。なお、図３２に示す配線パターンは、層Ｌ１５の面のうち、積層されたときに層Ｌ１４側とは反対側の面における配線パターンを示す。つまり、図３２に示す層Ｌ１５は、表裏反転した状態で積層される。
【００８９】
層Ｌ１は、チューナブルフィルタ１０Ｃに含まれる素子のうち、ディスクリート部品、たとえばコンデンサおよびスイッチなどが実装される実装面である。層Ｌ１５（図３２）は、チューナブルフィルタ１０Ｃの外部（たとえば多層基板１１が実装される他の基板）にアクセスするための端子を含む端子面である。
【００９０】
層Ｌ２（図１９）から層Ｌ１４（図３１）は、多層基板１１の内層である。なお、図１８から図３２において白丸「○」で示される部分は、ビアホール（ビア）を示す。ビアは、多層基板１１の各層を電気的に接続する。
【００９１】
図１８を参照して、層Ｌ１には、キャパシタ１１０と、キャパシタ２１０と、キャパシタ２２０と、スイッチ２２１と、２２２とが、ディスクリート部品として設けられる。
【００９２】
図１９を参照して、層Ｌ２には、層Ｌ１に実装される各ディスクリート部品の配置に応じて必要な配線パターンが形成される。
【００９３】
層Ｌ３から層Ｌ５には、キャパシタ５０と、キャパシタ２３０とが設けられる。具体的に、図２０を参照して、層Ｌ３には、電極５０−Ｒと、電極２３０−Ｌとが形成される。図２１を参照して、層Ｌ４には、電極５０−Ｌと、電極２３０−Ｒとが形成される。図２２を参照して、層Ｌ５には、電極５０−Ｒと、電極２３０−Ｌとが形成される。
【００９４】
図２０から図２３に示すように、電極５０−Ｌと、電極５０−Ｒとは、多層基板１１の異なる層に形成されて対向する。これにより、電極５０−Ｌと、電極５０−Ｒとの間に容量が発生する。同様に、電極２３０−Ｌと、電極２３０−Ｒとは、多層基板１１の異なる層に形成されて対向する。これにより、電極２３０−Ｌと、電２３０−Ｒとの間に容量が発生する。すなわち、キャパシタ５０およびキャパシタ２３０は、多層基板１１の異なる層に形成されて対向する配線パターンを有する。
【００９５】
層Ｌ６から層Ｌ８および層Ｌ１０から層Ｌ１２には、インダクタ１２１が設けられる。具体的に、図２３を参照して、層Ｌ６には、インダクタ１２１の一部（１２１−１）が、配線パターンを用いて形成される。図２４を参照して、層Ｌ７には、インダクタ１２１の一部（１２１−２）が、配線パターンを用いて形成される。図２５を参照して、層Ｌ８には、インダクタ１２１の一部（１２１−３）が、配線パターンを用いて形成される。図２７を参照して、層Ｌ１０には、インダクタ１２１の一部（１２１−４）が、配線パターンを用いて形成される。図２８を参照して、層Ｌ１１には、インダクタ１２１の一部（１２１−５）が、配線パターンを用いて形成される。図２９を参照して、層Ｌ１２には、インダクタ１２１の一部（１２１−６）が、配線パターンを用いて形成される。すなわち、インダクタ１２１は、多層基板１１の内層に設けられる配線パターンを有することによって実現される。なお、各層の配線パターンを接続するビアも、インダクタ１２１の一部を構成し得る。
【００９６】
なお、図２６に示すように、層Ｌ９には、インダクタ１２１の一部としての配線パターンは形成されない。これにより、たとえば、層Ｌ８（図２５）に形成された配線パターン（１２１−３）と、層Ｌ１０（図２７）に形成された配線パターン（１２１−４）との間のギャップが広く保たれ、インダクタ１２１の寄生容量が低減される。
【００９７】
図３０を参照して、層Ｌ１３には、配線パターンはほとんど形成されない。層Ｌ１３は、たとえば、層間のアイソレーションを確保するために利用される。層Ｌ１３は、予備の層として利用されてもよい。たとえば、インダクタ１２１のインダクタンスを増加させたい場合などには、層Ｌ１３にも、インダクタ１２１の一部が配線パターンとして形成され得る。
【００９８】
図３１を参照して、層Ｌ１４には、層１５の端子の配置に応じて必要な配線パターンが形成される。
【００９９】
図３２を参照して、層Ｌ１５には、端子２０´と、端子３０とが設けられる。
なお、端子２０´および端子３０以外にも、層Ｌ１５には、チューナブルフィルタ１０Ｃの外部とアクセスするための種々の端子が設けられる。たとえば、端子「ｄａｔａ」および端子「ｃｌｏｃｋ」は、チューナブルフィルタ１０Ｃが外部とデータ通信を行なうために用いられる。データ通信は、たとえば、チューナブルフィルタ１０Ｃの周波数特性を調節（制御）するために用いられる。具体的に、データ通信によって、可変容量素子であるキャパシタ２１０およびキャパシタ２２０（図１８）の容量が制御される。端子「Ｖｄｄ」、端子「ＶＩＯ」、端子「ＥＮ」および端子「ＤＧＮＤ」は、可変容量素子であるキャパシタ２１０およびキャパシタ２２０（図１８）に電圧を供給するために用いられる。端子「ＧＮＤ」は、チューナブルフィルタ１０Ｃに基準電位（ＧＮＤ：グラウンド）を供給するために用いられる。端子「Ｖｃ１」、端子「Ｖｃ２」、端子「ＳＷ  Ｖｄｄ」および端子「ＳＷ  ＧＮＤ」はスイッチ２２１およびスイッチ２２２（図１８）に電圧を供給するために用いられる。
【０１００】
以上、図１７から図３２を参照して説明したように、チューナブルフィルタ１０Ｃは、多層基板１１を利用して構成される。また、多層基板１１の内層、たとえば層Ｌ３（図２０）から層Ｌ１２（図３０）を利用して、キャパシタ５０、キャパシタ２３０およびインダクタ１２１が形成される。
【０１０１】
図２０から図３０に示すように、キャパシタ５０を構成する電極５０−Ｒおよび電極５０−Ｌと、インダクタ１２１を構成する配線パターン（１２１−１から１２１−６）とは、多層基板１１の厚み方向に沿って互いに重ならないように形成される。同様に、キャパシタ２３０を構成する電極２３０−Ｌおよび電極２３０−Ｒと、インダクタ１２１を構成する配線パターン（１２１−１から１２１−６）とは、多層基板１１の厚み方向に沿って互いに重ならないように形成される。すなわち、キャパシタ５０およびキャパシタ２３０と、インダクタ１２１とは、多層基板１１の厚み方向に沿って互いに重ならないように配置される。
【０１０２】
これにより、たとえば、キャパシタ５０およびキャパシタ２３０と、インダクタ１２１との間の不所望な結合などが抑止される。
【０１０３】
図２０から図３０に示すように、層Ｌ６から層Ｌ８および層Ｌ１０からＬ層１２には、インダクタ１２１を構成する配線パターン（１２１−１から１２１−６）が配置される。説明の便宜上、インダクタ１２１を構成する配線パターンが配置されたそれらの各層を「第１の層」と称する。また、層Ｌ３から層Ｌ５には、キャパシタ５０を構成する電極５０−Ｌ，５０−Ｒおよびキャパシタ２３０を構成する電極２３０−Ｌ，２３０−Ｒが配置される。説明の便宜上、キャパシタ５０およびキャパシタ２３０を構成する電極が配置されたそれらの各層を「第２の層」と称する。
【０１０４】
第１の層は、端子面である層Ｌ１５より離れた位置にある。第２の層は、第１の層よりも端子面である層Ｌ１５に対して離れた位置にある。すなわち、キャパシタ５０およびキャパシタ２３０は、多層基板１１の厚み方向において、インダクタ１２１よりも、端子面である層Ｌ１５から離れた層に配置される。
【０１０５】
これにより、たとえば、多層基板１１が端子面である層Ｌ１５を介して他の基板に実装された場合、キャパシタ５０およびキャパシタ２３０と、他の基板との間のギャップが広くされる。その結果、キャパシタ５０およびキャパシタ２３０と、他の基板との間の不所望な結合などが抑止される。
【０１０６】
また、図２３から図２９に示すように、インダクタ１２１を構成する配線パターンは、層によって線幅が異なるように設計されてもよい。
【０１０７】
具体的に、図２３に示される層Ｌ６の配線パターン（１２１−１）、図２５に示される層Ｌ８の配線パターン（１２１−３）、および図２８に示される層Ｌ１１の配線パターン（１２１−５）は、図２４に示される層Ｌ７の配線パターン（１２１−２）、図２７に示される層Ｌ１０の配線パターン（１２１−４）および図２９に示される層Ｌ１２の配線パターン（１２１−６）よりも太い。
【０１０８】
多層基板１１において、各層の配線パターンの印刷ズレ、および、各層間の積層ズレなどによって隣接する層の配線パターンの重なり方などが変化すると、配線パターンで形成された要素、たとえばインダクタ１２１の特性は変動する。たとえば上述のように、インダクタ１２１を構成する配線パターンの線幅を層ごとに変えることで、印刷ズレおよび積層ズレによるインダクタ１２１の特性の変動（ばらつき）を抑えることができる。また、インダクタ１２１を構成する配線パターンの線幅を変えることにより、たとえば、インダクタ１２１のインダクタンスが調節される。
【０１０９】
なお、図１７から図３２では、チューナブルフィルタ１０Ｃを多層基板１１を用いて構成されることを説明したが、図１に示すチューナブルフィルタ１０、図７に示すチューナブルフィルタ１０Ａ、および図８に示すチューナブルフィルタ１０Ｂについても、多層基板１１を用いて実現できる。その場合、図１７から図３２に示す多層基板１１の配線パターンは、適宜変更される。
【０１１０】
［変形例４］
図３３は、図１に示すチューナブルフィルタ１０の別の変形例を説明するための図である。
【０１１１】
図３３に示すチューナブルフィルタ１０Ｄは、図７に示すチューナブルフィルタ１０Ａと比較して、キャパシタ２１２をさらに含む。キャパシタ２１２は、固定容量素子である。キャパシタ２１２は、キャパシタ２１０に並列に接続される。なお、図３３に示すインダクタ１２１Ａは、図７に示すインダクタ１２１に対応する。図３３に示すインダクタ１２１Ａは、図７に示すインダクタ１２１と、同じ電気特性であってもよいし、異なる電気特性であってもよい。
【０１１２】
チューナブルフィルタ１０Ｄでは、キャパシタ２１２がキャパシタ２１０に並列接続されることで、キャパシタ２１０およびキャパシタ２１２の合成容量の調節可能な範囲を変えることができる。その結果、チューナブルフィルタ１０Ｄの周波数特性を調節可能な範囲を変えることができる。
【０１１３】
キャパシタ１１０は、電極１１０−Ｌと、電極１１０−Ｒとを含んで構成される。キャパシタ２１２は、電極２１２−Ｌと、電極２１２−Ｒとを含んで構成される。
【０１１４】
［多層基板］
図３３に示すチューナブルフィルタ１０Ｄは、多層基板１１Ａを用いて構成され得る。これについて、次に、図３４から図４８を参照して説明する。
【０１１５】
多層基板１１Ａも、先に図１７から図３２を参照して説明した多層基板１１と同様、１５層基板である。
【０１１６】
図３４を参照して、層Ｌ１には、キャパシタ２１０と、キャパシタ２２０とが、ディスクリート部品として設けられる。
【０１１７】
層Ｌ２には、層Ｌ１に実装される各ディスクリート部品の配置に応じて必要な配線パターンが形成される。
【０１１８】
層Ｌ３および層Ｌ４には、キャパシタ１１０と、キャパシタ２１２とが設けられる。具体的に、図３６を参照して、層Ｌ３には、電極１１０−Ｌと、電極２１２−Ｒとが形成される。図３７を参照して、層Ｌ４には、電極１１０−Ｒと、電極２１２−Ｌとが形成される。
【０１１９】
図３６および図３７に示すように、電極１１０−Ｌと、電極１１０−Ｒとは、多層基板１１Ａの異なる層に形成されて対向する。これにより、電極１１０−Ｌと、電極１１０−Ｒとの間に容量が発生する。同様に、電極２１２−Ｌと、電極２１２−Ｒとは、多層基板１１Ａの異なる層に形成されて対向する。これにより、電極２１２−Ｌと、電極２１２−Ｒとの間に容量が発生する。すなわち、キャパシタ１１０と、キャパシタ２１２とは、多層基板１１Ａの異なる層に形成されて対向する配線パターンを有する。
【０１２０】
図３８を参照して、層Ｌ５には、配線パターンは形成されない。これにより、たとえば、層Ｌ２から層Ｌ４に設けられたキャパシタ１１０およびキャパシタ２１２と、次に説明する層Ｌ６から層Ｌ１２に設けられたインダクタ１２１Ａとの間の不所望な結合が抑止される。
【０１２１】
層Ｌ６から層Ｌ１２には、インダクタ１２１Ａが設けられる。具体的に、図３９を参照して、層Ｌ６には、インダクタ１２１Ａの一部（１２１Ａ−１）が、配線パターンを用いて形成される。図４０を参照して、層Ｌ７には、インダクタ１２１Ａの一部（１２１Ａ−２）が、配線パターンを用いて形成される。図４１を参照して、層Ｌ８には、インダクタ１２１Ａの一部（１２１Ａ−３）が、配線パターンを用いて形成される。図４２を参照して、層Ｌ９には、インダクタ１２１Ａの一部（１２１Ａ−４）が、配線パターンを用いて形成される。図４３を参照して、層Ｌ１０には、インダクタ１２１Ａの一部（１２１Ａ−５）が、配線パターンを用いて形成される。図４４を参照して、層Ｌ１１には、インダクタ１２１Ａの一部（１２１Ａ−６）が、配線パターンを用いて形成される。図４５を参照して、層Ｌ１２には、インダクタ１２１Ａの一部（１２１Ａ−７）が、配線パターンを用いて形成される。すなわち、インダクタ１２１Ａは、多層基板１１Ａの内層に設けられる配線パターンを有することによって実現される。なお、各層の配線パターンを接続するビアも、インダクタ１２１Ａの一部を構成し得る。
【０１２２】
図４６を参照して、層Ｌ１３には、配線パターンはほとんど形成されない。層Ｌ１３は、たとえば、層間のアイソレーションを確保するために利用される。層Ｌ１３は、予備の層として利用されてもよい。たとえば、インダクタ１２１Ａのインダクタンスを増加させた場合などには、層Ｌ１３にも、インダクタ１２１Ａの一部が破線パターンとして形成され得る。
【０１２３】
図４７を参照して、層Ｌ１４には、層１５の端子配置に応じて必要な配線パターン（ＧＮＤ）が形成される。
【０１２４】
図４８を参照して、層Ｌ１５には、端子２０と、端子３０とが設けられる。
端子２０および端子３０以外にも、層Ｌ１５には、種々の端子が設けられる。それらの端子については、先に図３２を参照して説明したので、ここでは説明を繰り返さない。
【０１２５】
以上、図３３から図４８を参照して説明したように、チューナブルフィルタ１０Ｄは、多層基板１１Ａを用いて実現される。また、多層基板１１Ａの内層、たとえば層Ｌ３（図３６）から層Ｌ１２（図４５）を利用して、キャパシタ１１０、キャパシタ２１２およびインダクタ１２１Ａが形成される。
【０１２６】
また、図３６から図４５に示すように、キャパシタ１１０を構成する電極１１０−Ｌおよび電極１１０−Ｒと、インダクタ１２１Ａを構成する配線パターン（１２１Ａ−１から１２１Ａ−７）とは、多層基板１１Ａの厚み方向に沿って互いに重ならないように形成される。同様に、キャパシタ２１２を構成する電極２１２−Ｌおよび電極２１２−Ｒと、インダクタ１２１Ａを構成する配線パターン（１２１Ａ−１から１２１Ａ−７）とは、多層基板１１Ａの厚み方向に沿って互いに重ならないように形成される。すなわち、キャパシタ１１０およびキャパシタ２１２と、インダクタ１２１Ａとは、多層基板１１の厚み方向に沿って互いに重ならないように配置される。
【０１２７】
これにより、たとえば、キャパシタ１１０およびキャパシタ２１２と、インダクタ１２１Ａとの間の不所望な結合などが抑止される。
【０１２８】
図３６から図４５に示すように、層Ｌ６から層Ｌ１２には、インダクタ１２１Ａを構成する配線パターン（１２１Ａ−１から１２１Ａ−７）が配置される。層Ｌ３および層Ｌ４には、キャパシタ１１０およびキャパシタ２１２を構成する電極１１０−Ｌ，１１０−Ｒおよび電極２１２−Ｌ，２１２−Ｒが配置される。
【０１２９】
インダクタ１２１Ａが配置される層（層Ｌ６から層Ｌ１２）は、端子面である層Ｌ１５より離れた位置にある。キャパシタ１１０およびキャパシタ２１２が配置される層（層Ｌ３および層ｌ４）は、インダクタ１２１Ａが配置される層よりも端子面である層Ｌ１５に対してより離れた位置にある。すなわち、キャパシタ１１０およびキャパシタ２１２は、多層基板１１Ａの厚み方向において、インダクタ１２１Ａよりも離れた層に配置される。
【０１３０】
これにより、たとえば、多層基板１１Ａが端子面である層Ｌ１５を介して他の基板に実装された場合、キャパシタ１１０およびキャパシタ２１２と、他の基板との間のギャップが広くされる。その結果、キャパシタ１１０およびキャパシタ２１２と、他の基板との間の不所望な結合などが抑止される。
【０１３１】
また、図３９から図４５に示すように、インダクタ１２１Ａを構成する配線パターンは、層によって、線幅が異なるように設計されてもよい。
【０１３２】
具体的に、図３９に示される層Ｌ６の配線パターン（１２１Ａ−１）、図４１に示される層Ｌ８の配線パターン（１２１Ａ−３）、図４３に示される層Ｌ１０の配線パターン（１２１Ａ−５）、および図４５に示される層Ｌ１２の配線パターン（１２１Ａ−７）の線幅は、図４０に示される層Ｌ７の配線パターン（１２１Ａ−２）、図４２に示される層Ｌ９の配線パターン（１２１Ａ−４）、および図４４に示される層Ｌ１１の配線パターン（１２１Ａ−６）よりも細い。
【０１３３】
多層基板１１Ａにおいて、各層の配線パターンの印刷ズレ、および、各層間の積層ズレなどによって隣接する層の配線パターンの重なり方などが変化すると、配線パターンで形成された要素、たとえばインダクタ１２１Ａの特性は変動する。たとえば上述のように、インダクタ１２１Ａを構成する配線パターンの線幅を層ごとに変えることで、印刷ズレおよび積層ズレによる、インダクタ１２１Ａの特性の変動（ばらつき）を抑えることができる。また、インダクタ１２１Ａを構成する配線パターンの線幅を変えることにより、たとえば、インダクタ１２１Ａのインダクタンスが調節される。
【０１３４】
図３３に示すチューナブルフィルタ１０Ｄは、たとえば図１７に示すチューナブルフィルタ１０Ｃよりも回路構成が簡素化されている。そのため、チューナブルフィルタ１０Ｃに用いられる多層基板１１Ａは、チューナブルフィルタ１０Ｃに用いられる多層基板１１よりも、小型化される。
【０１３５】
［可変容量素子の構成］
図４９は、図１などに示されるキャパシタ２１０などに用いることができる可変容量素子の構成の一例を説明するための図である。
【０１３６】
図４９を参照して、可変容量素子８００は、端子Ｔ１と、端子Ｔ２とを含む。可変容量素子８００は、スイッチＳＷ１からスイッチＳＷｎのｎ個（ｎは整数）のスイッチを含む。また、可変容量素子８００は、キャパシタＣ１からキャパシタＣｎのｎ個のキャパシタを含む。
【０１３７】
キャパシタＣ１からキャパシタＣｎは、所定の容量を有する固定容量素子である。
スイッチＳＷ１と、キャパシタＣ１とは、直列接続される。スイッチＳＷ２と、キャパシタＣ２とは、直列接続される。同様に、スイッチＳＷｎと、キャパシタＣｎとは、直列接続される。
【０１３８】
直列接続されたスイッチＳＷ１からスイッチＳＷｎおよびキャパシタＣ１からキャパシタＣｎの各々は、端子Ｔ１と端子Ｔ２との間に、並列接続される。
【０１３９】
スイッチＳＷ１からスイッチＳＷｎのそれぞれのオン・オフを切替えることにより、端子Ｔ１と端子Ｔ２との間の容量が変化する。
【０１４０】
端子Ｔ１は、たとえば図１に示すキャパシタ２１０の一方端に対応する。端子Ｔ２は、キャパシタ２１０の他方端に対応する。したがって、図１に示すキャパシタ２１０などに、可変容量素子８００が適用され得る。
【０１４１】
図４９に示す可変容量素子８００において、スイッチＳＷ１からスイッチＳＷｎは、可変容量素子８００の容量を変化させるために、キャパシタＣ１からキャパシタＣｎの接続状態を切替えるために用いられる。スイッチＳＷ１からスイッチＳＷｎがキャパシタＣ１からキャパシタＣｎの接続状態を適切に切替ることで、可変容量素子８００は、所望の容量を有することができる。
【０１４２】
［通信端末への搭載］
実施の形態（実施の形態１および後述の実施の形態２を含む）に係るチューナブルフィルタ、たとえば図９に示すチューナブルフィルタ１０Ｃは、通信端末に搭載されて使用される。
【０１４３】
図５０は、図１に示すチューナブルフィルタ１０Ｃが、通信端末９００に用いられる場合について説明するための図である。
【０１４４】
図５０を参照して、通信端末９００は、フロントエンドモジュール（ＦＥＭ）９１０と、アンテナ９２０と、アンテナ９３０と、ＦＥＭ９４０と、ベースバンド回路９５０とを含む。
【０１４５】
ＦＥＭ９１０およびアンテナ９２０は、たとえば、電力送信を伴う通信方式に対応して設計される。たとえば、ＦＥＭ９１０およびアンテナ９２０を用いて、セルラー信号などの送信が行なわれる。
【０１４６】
アンテナ９３０およびＦＥＭ９４０は、たとえば、電力受信を伴う通信方式に対応して設計される。たとえば、アンテナ９３０およびＦＥＭ９４０を用いて、ＧＰＳ（Global  Positioning  System）信号などの受信が行なわれる。
【０１４７】
ベースバンド回路９５０は、ベースバンド信号の処理を行なう。
通信端末９００において、チューナブルフィルタ１０Ｃは、たとえばＦＥＭ９４０内に設けられて用いられる。チューナブルフィルタの端子２０は、アンテナ９３０に接続される。
【０１４８】
先に図９から図１６を参照して説明したように、チューナブルフィルタ１０Ｃでは、阻止帯域において、端子２０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。図１６で言えば、阻止帯域において、アンテナ９３０からチューナブルフィルタ１０Ｃを見込んだインピーダンスは、オープンに近い。このようなインピーダンスは、阻止帯域において、たとえば、アンテナ９２０と、アンテナ９３０との間の良好なアイソレーションを実現し得る。
【０１４９】
［実施の形態２］
図５１は、実施の形態２に係るチューナブルフィルタの構成を説明するための図である。
【０１５０】
図５１を参照して、チューナブルフィルタ５１０は、端子５２０と、端子５３０と、第１回路６００と、第２回路７００とを含む。
【０１５１】
端子５２０は、チューナブルフィルタ５１０の入力端子および出力端子の一方として用いられる。端子５３０は、チューナブルフィルタ５１０の入力端子および出力端子の他方として用いられる。端子５２０がチューナブルフィルタ５１０の入力端子として用いられる場合、端子５３０はチューナブルフィルタ５１０の出力端子として用いられる。逆に、端子５２０がチューナブルフィルタ５１０の出力端子として用いられる場合、端子５３０はチューナブルフィルタ５１０の入力端子として用いられる。
【０１５２】
第１回路６００は、端子５２０と端子５３０との間に設けられる。
第２回路７００は、端子５２０と端子５３０との間に設けられる。第２回路７００は、第１回路６００と並列に設けられる。すなわち、第１回路６００および第２回路７００は、並列回路を構成する。
【０１５３】
第１回路６００は、直列接続された、インダクタ６２０と、キャパシタ６１０とを含む。キャパシタ６１０は、可変容量素子である。キャパシタ６１０が含まれるため、第１回路６００は、容量性回路となり得る。キャパシタ６１０には、たとえば先に図４９を参照して説明した可変容量素子８００の構成が採用され得る。他の可変容量素子についても同様である。
【０１５４】
第２回路７００は、インダクタ７１０を含む。インダクタ７１０を含むため、第２回路７００は、誘導性回路となり得る。
【０１５５】
チューナブルフィルタ５１０では、主に、キャパシタ６１０とインダクタ７１０とによって、阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ６１０とインダクタ７１０との共振（並列共振）を利用して実現される
チューナブルフィルタ５１０では、主に、インダクタ６２０とキャパシタ６１０とによって、通過帯域が実現される。通過帯域は、たとえば、インダクタ６２０とキャパシタ６１０との共振（直列共振）を利用して実現される。
【０１５６】
チューナブルフィルタ５１０では、並列回路を構成する２つの回路、すなわち第１回路６００と第２回路７００との２つの回路のうち、一方の回路には可変容量素子が含まれていない。少なくともこの点において、図５１に示すチューナブルフィルタ５１０と、図１に示すチューナブルフィルタ１０とは共通する。したがって、図５１に示すチューナブルフィルタ５１０は、図１に示すチューナブルフィルタ１０と同様に、所望の周波数特性が得られやすく、かつ、損失が低減される。
【０１５７】
図５１に示すチューナブルフィルタ５１０の特性について、図５２〜図５９を参照して説明する。
【０１５８】
図５２および図５３は、図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。図５２に示す周波数特性を得るように、チューナブルフィルタ５１０に含まれる各素子の値は適切に設定される。
【０１５９】
図５２は、端子５２０と端子５３０との間の通過特性（Ｓ２１）を示すグラフである。図５２に示すように、通過帯域（周波数ftおよびその付近の周波数）において良好な通過特性が実現される。阻止帯域（周波数frおよびその付近の周波数）において、良好な減衰特性が実現される。
【０１６０】
図５３は、端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ１０Ｃを見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。図５３に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
【０１６１】
図５４および図５５は、図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。図５４に示す周波数特性を得るように、チューナブルフィルタ５１０に含まれる各素子の値は適切に設定される。
【０１６２】
図５４は、端子５２０と端子５３０との間の通過特性（Ｓ２１）を示すグラフである。図５４に示すように、通過帯域において、図５２に示すほど小さい損失ではないが、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
【０１６３】
図５５は、端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ５１０を見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。図５５に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
【０１６４】
図５６および図５７は、図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりもやや低い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。図５６に示す周波数特性をえるように、チューナブルフィルタ５１０に含まれる各素子の値は適切に設定される。
【０１６５】
図５６は、端子５２０と端子５３０との間の通過特性（Ｓ２１）を示すグラフである。図５６に示すように、阻止帯域は、通過帯域よりも低い周波数にも設定され得る。
【０１６６】
図５７は、端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ５１０を見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。図５７に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
【０１６７】
図５８および図５９は、図５１に示すチューナブルフィルタ５１０において、阻止帯域を通過帯域よりも充分低い周波数に設定した場合の、チューナブルフィルタ５１０の特性を説明するための図である。図５８に示す周波数特性を得るように、チューナブルフィルタ５１０に含まれる各素子の値は適切に設定される。
【０１６８】
図５８は、端子５２０と端子５３０との間の通過特性（Ｓ２１）を示すグラフである。図５８に示すように、通過帯域において、損失の小さい良好な通過特性が実現される。阻止帯域において、図５６に示すほど大きな減衰量ではないが、良好な減衰特性が実現される。
【０１６９】
図５９は、端子５３０を５０Ωで終端した場合の、端子５２０からチューナブルフィルタ５１０を見込んだインピーダンス（Ｓ１１）を示すスミスチャートである。図５９に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
【０１７０】
［実施の形態２の変形例１］
図６０は、図５１に示すチューナブルフィルタ５１０の変形例を説明するための図である。
【０１７１】
図６０を参照して、チューナブルフィルタ５１０Ａは、端子５２０と、端子５３０と、第１回路６００Ａと、第２回路７００Ａとを含む。端子５２０と、端子５３０とは、先に図５１を参照して説明したので、ここでは説明を繰り返さない。
【０１７２】
第１回路６００Ａは、直列接続された、キャパシタ６１０と、キャパシタ６３０と、インダクタ６２０とを含む。キャパシタ６３０は固定容量素子である。第１回路６００Ａは、スイッチ６３１と、スイッチ６４１と、インダクタ６４０とをさらに含む。
【０１７３】
スイッチ６３１は、キャパシタ６３０をバイパス可能なように、キャパシタ６３０に接続される。
【０１７４】
スイッチ６４１と、インダクタ６４０とは、直列接続される。直列接続された、スイッチ６４１およびインダクタ６４０は、インダクタ６２０をバイパス可能なように、インダクタ６２０に接続される。
【０１７５】
第２回路７００Ａは、インダクタ７１０を含む。また、第２回路７００Ａは、直列接続された、スイッチ７１１と、インダクタ７１０とをさらに含む。
【０１７６】
直列接続された、スイッチ７１１およびインダクタ７２０は、インダクタ７１０をバイパス可能なように、インダクタ７１０に接続される。
【０１７７】
なお、スイッチ６３１，６４１および７１１は、たとえばＦＥＴを含んで構成される。
チューナブルフィルタ５１０Ａでは、主に、キャパシタ６１０と、キャパシタ６３０と、インダクタ７１０と、インダクタ７２０とによって、阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ６１０およびキャパシタ６３０（の合成容量を有するキャパシタ）と、インダクタ７１０およびインダクタ７２０（の合成インダクタンスを有するインダクタ）との共振（並列共振）を利用して実現される。
【０１７８】
また、チューナブルフィルタ５１０Ａでは、主に、キャパシタ６１０と、キャパシタ６３０（およびスイッチ６３１）と、インダクタ６２０（およびスイッチ６４１とインダクタ６４０）とによって、通過帯域が実現される。通過帯域は、たとえば、キャパシタ６１０およびキャパシタ６３０（の合成容量を有するキャパシタ）と、インダクタ６２０およびインダクタ６４０（の合成インダクタンスを有するインダクタ）との共振（直列共振）を利用して実現される。
【０１７９】
チューナブルフィルタ５１０Ａでは、スイッチ６３１によって、キャパシタ６１０とキャパシタ６３０との合成容量が調節される。スイッチ６４１によって、インダクタ６２０とインダクタ６４０との合成インダクタンスが調節される。スイッチ７１１によって、インダクタ７１０とインダクタ７２０との合成インダクタンスが調節される。これにより、チューナブルフィルタ５１０Ａの通過帯域および阻止帯域、すなわち周波数特性が細かく調節される。
【０１８０】
［実施の形態２の変形例２］
図６１は、図５１に示すチューナブルフィルタ５１０の別の変形例を説明するための図である。
【０１８１】
図６１を参照して、チューナブルフィルタ５１０Ｂは、端子５２０と、端子５３０と、第１回路６００Ｂ−１および６００Ｂ−２と、第２回路７００Ｂ−１および７００Ｂ−２とを含む。端子５２０と、端子５３０とは、先に図５１を参照して説明したので、ここでは説明を繰り返さない。
【０１８２】
第１回路６００Ｂ−１は、直列接続された、インダクタ６２１−１と、キャパシタ６１０−１とを含む。第２回路６００Ｂ−２は、直列接続された、インダクタ６２１−２と、キャパシタ６１０−２とを含む。インダクタ６２１−１およびインダクタ６２１−２は、伝送線路を含んで構成され得る。伝送線路は、たとえば配線パターンによって形成される。伝送線路は、たとえば、チューナブルフィルタ５１０Ｂが設けられる基板に設けられる。伝送線路は、チューナブルフィルタ５１０Ｂを通る信号（たとえば高周波信号）の周波数に応じたインダクタンスを有する。
【０１８３】
キャパシタ６１０−１，６１０−２は、可変容量素子である。
第２回路７００Ｂ−１は、インダクタ７１１−１を含む。第２回路７００Ｂ−２は、インダクタ７１１−２を含む。第２回路７００Ｂ−１は、第１回路６００Ｂ−１と並列に設けられる。第２回路７００Ｂ−２は、第１回路６００Ｂ−２と並列に設けられる。インダクタ７１１−１およびインダクタ７１１−２は、インダクタ６２１−１およびインダクタ６２１−２と同様に、伝送線路を含んで構成され得る。
【０１８４】
第１回路６００Ｂ−１および第２回路７００Ｂ−１で構成される並列回路と、第１回路６００Ｂ−２および第２回路７００Ｂ−２で構成される並列回路とは、端子５２０と端子５３０との間に、直列に接続される。
【０１８５】
チューナブルフィルタ５１０Ｂでは、主に、キャパシタ６１０−１およびインダクタ７１１−１と、キャパシタ６１０−２およびインダクタ７１１−２によって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ６１０−１およびインダクタ７１１−１の共振（並列共振）と、キャパシタ６１０−２およびインダクタ７１１−２の共振（並列共振）とを利用して実現される。
【０１８６】
チューナブルフィルタ５１０Ｂでは、主に、インダクタ６２１−１およびキャパシタ６１０−１と、キャパシタ６１０−２およびインダクタ６２１−２とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ６１０−２およびインダクタ６２１−１の共振（直列共振）と、キャパシタ６１０−２およびインダクタ６２１−２の共振（直列共振）とを利用して実現される。
【０１８７】
チューナブルフィルタ５１０Ｂでは、第１回路６００Ｂ−１および第２回路７００Ｂ−１の並列回路と、第１回路６００Ｂ−２および第２回路７００Ｂ−２の並列回路とが直列接続される。これにより、たとえば阻止帯域において、第１回路６００Ｂ−１および第２回路７００Ｂ−１の並列回路のみの場合よりも、チューナブルフィルタ５１０Ｂの減衰量を大きくすることができる。
【０１８８】
［実施の形態２の変形例３］
図６２は、図５１に示すチューナブルフィルタ５１０の別の変形例を説明するための図である。
【０１８９】
図６２を参照して、チューナブルフィルタ５１０Ｃは、端子５２０と、端子５３０と、第１回路６００Ｃと、第２回路７００Ｃとを含む。端子５２０と、端子５３０とは、先に図５１を参照して説明したので、ここでは説明を繰り返さない。
【０１９０】
第１回路６００Ｃは、直列接続された、インダクタ６２１と、キャパシタ６１０−１と、キャパシタ６１０−２とを含む。第１回路６００Ｃは、スイッチ６１１−１と、スイッチ６１１−２と、キャパシタ６３０と、インダクタ６２０とをさらに含む。キャパシタ６１０−１およびキャパシタ６１０−２は、可変容量素子である。スイッチ６１１−１と、キャパシタ６３０と、インダクタ６２０とは直列接続される。直列接続された、スイッチ６１１−１、キャパシタ６３０およびインダクタ６２０は、直列接続された、インダクタ６２１、キャパシタ６１０−１およびキャパシタ６１０−２をバイパス可能なように、直列接続された、インダクタ６２１、キャパシタ６１０−１およびキャパシタ６１０−２に接続される。
【０１９１】
スイッチ６１１−２は、スイッチ６１１−１と並列に設けられる。
第２回路７００Ｃは、インダクタ７１１を含む。インダクタ７１１は、たとえば図６１に示すインダクタ６２１−１などと同様に、伝送線路を含んで構成され得る。
【０１９２】
スイッチ６１１−１およびスイッチ６１１−２がいずれも非導通状態（ＯＦＦ）のとき、チューナブルフィルタ５１０Ｃでは、主にキャパシタ６１０−１およびキャパシタ６１０−２と、インダクタ７１１とによって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ６１０−１およびキャパシタ６１０−２（の合成容量を有するキャパシタ）と、インダクタ７１１との共振（並列共振）を利用して実現される。
【０１９３】
スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＦＦのとき、チューナブルフィルタ５１０Ｃでは、主にキャパシタ６１０−１およびキャパシタ６１０−２と、インダクタ６２１とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ６１０−１およびキャパシタ６１０−２（の合成容量を有するキャパシタ）と、インダクタ６２１との共振（直列共振）を利用して実現される。
【０１９４】
スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＮのとき、チューナブルフィルタ５１０Ｃでは、たとえば、キャパシタ６１０−１およびキャパシタ６１０−２の容量が最小となるように調節される。これにより、キャパシタ６１０−１およびキャパシタ６１０−２のインピーダンスが最大となる。その結果、チューナブルフィルタ５１０Ｃを通る信号は、キャパシタ６１０−１およびキャパシタ６１０−２を含む経路を通りにくくなる。チューナブルフィルタ５１０Ｃを通る信号の多くの成分は、キャパシタ６３０を含む経路を通る。
【０１９５】
スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＮのとき、チューナブルフィルタ５１０Ｃでは、主にキャパシタ６３０とインダクタ７１１とによって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ６３０とインダクタ７１１との共振（並列共振）を利用して実現される。
【０１９６】
スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＮのとき、チューナブルフィルタ５１０Ｃでは、主にキャパシタ６３０とインダクタ６２０とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ６３０とインダクタ６２０との共振（直列共振）を利用して実現される。
【０１９７】
図６２に示すチューナブルフィルタ５１０Ｃの構成によれば、スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＦＦのとき、可変容量素子であるキャパシタ６１０−１およびキャパシタ６１０−２の容量が変化することで、通過帯域および阻止帯域が調節される。一方、スイッチ６１１−１およびスイッチ６１１−２がいずれもＯＮのとき、チューナブルフィルタ５１０Ｃを通る信号の多くの成分は、キャパシタ６３０を含む経路を通る。固定容量素子であるキャパシタ６３０は、可変容量素子であるキャパシタ６１０−１およびキャパシタ６１０−２よりも損失が小さい。したがって、スイッチ６１１−１およびスイッチ６１１−２がＯＮのときには、スイッチ６１１−１およびスイッチ６１１−２がＯＦＦのときよりも、通過帯域においては比較的損失の小さい通過特性が実現され、阻止帯域においては比較的急峻な減衰特性が実現される。
【０１９８】
チューナブルフィルタ５１０Ｃでは、スイッチ６１１−１およびスイッチ６１１−２が同時にＯＮとされることにより、直列接続された、インダクタ６２１、キャパシタ６１０−１およびキャパシタ６１０−２のバイパス経路の損失が低減される。
【０１９９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２００】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，５１０，５１０Ａ，５１０Ｂ，５１０Ｃ  チューナブルフィルタ、１１，１１Ａ  多層基板、２０，３０，５２０，５３０，Ｔ１，Ｔ２  端子、４０，５０，１１０，２１０，２１１，２１２，２２０，２３０，６１０，６３０，Ｃ１，Ｃ２，Ｃｎ  キャパシタ、５０−Ｌ，５０−Ｒ，１１０−Ｌ，１１０−Ｒ，２３０−Ｌ，２３０−Ｒ  電極、１００，１００Ａ，６００，６００Ａ，６００Ｂ，６００Ｃ  第１回路、１２０，１２１，１２１Ａ，６２０，６２１，６４０，７１０，７１１，７２０  インダクタ、２００，２００Ａ，２００Ｂ，６００Ｂ，７００，７００Ａ，７００Ｂ，７００Ｃ  第２回路、２２１，２２２，６１１，６３１，６４１，７１１，ＳＷ１，ＳＷ２，  ＳＷｎ  スイッチ、８００  可変容量素子、９００  通信端末、９２０，９３０  アンテナ、９４０  フロントエンドモジュール、９５０  ベースバンド回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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