(57)【要約】【課題】製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハの製造方法を提供する。【解決手段】ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するＳＯＩウェーハの製造方法であって、前記ベースウェーハに常圧ＣＶＤによって第一の多結晶層を形成した後、さらに減圧ＣＶＤによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせることを特徴とするＳＯＩウェーハの製造方法。【選択図】図１
2015050429.tif 000002
【特許請求の範囲】
【請求項１】
ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するＳＯＩウェーハの製造方法であって、
前記ベースウェーハに常圧ＣＶＤによって第一の多結晶層を形成した後、さらに減圧ＣＶＤによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせることを特徴とするＳＯＩウェーハの製造方法。
【請求項２】
前記第一の多結晶層を形成する前に、前記ベースウェーハに減圧ＣＶＤによって種層となる多結晶層を形成することを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
【請求項３】
前記常圧ＣＶＤを行う際の温度を１，０００℃以上とし、形成する前記第一の多結晶層の厚さを１μｍ以上とすることを特徴とする請求項１又は請求項２に記載のＳＯＩウェーハの製造方法。
【請求項４】
前記減圧ＣＶＤを行う際の温度を前記常圧ＣＶＤを行う際の温度より低温とし、形成する前記第二の多結晶層の厚さを０．３μｍ以上とすることを特徴とする請求項１乃至請求項３のいずれか一項に記載のＳＯＩウェーハの製造方法。
【請求項５】
前記ベースウェーハとして、抵抗率が１，０００Ω・ｃｍ以上のウェーハを用いることを特徴とする請求項１乃至請求項４のいずれか一項に記載のＳＯＩウェーハの製造方法。
【請求項６】
ベースウェーハ上に酸化膜を介してＳＯＩ層が形成されたＳＯＩウェーハであって、
前記ベースウェーハと前記酸化膜の間に、前記ベースウェーハ上に常圧ＣＶＤによって形成された第一の多結晶層と、該第一の多結晶層上に減圧ＣＶＤによって形成された第二の多結晶層からなる二層の多結晶層を有するものであることを特徴とするＳＯＩウェーハ。
【請求項７】
前記ベースウェーハと前記第一の多結晶層の間に、減圧ＣＶＤによって形成された多結晶層からなる種層を有するものであることを特徴とする請求項６に記載のＳＯＩウェーハ。
【請求項８】
請求項６又は請求項７に記載のＳＯＩウェーハのＳＯＩ層に、ＲＦデバイスが形成されたものであることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩウェーハの製造方法、ＳＯＩウェーハ、及びこれを用いた半導体デバイスに関する。
【背景技術】
【０００２】
携帯端末やワイヤレス通信の急速な普及により、通信インターフェースを主目的としたＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ；高周波）デバイスが注目されており、今後も発展すると考えられている。近年の携帯端末やＰＣでは低消費電力デバイスの採用が進んでおり、このような場合、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェーハを使用すると、リーク電流の低減による消費電力の低下のメリットがある。さらに、Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ（ＳｏＣ）などによって、ＳＯＩウェーハにＲＦデバイスを組み込むことにより、デバイス間のクロストークを減少させるというＲＦ特性上のメリットもある。
【０００３】
ここで、クロストークとは、デバイス間の望まれざる電気信号の伝播のことであり、例えばデバイスの配線間のキャパシタや、あるいはウェーハを通して、電気信号がやりとりされることである。ウェーハの抵抗率が高くなればなるほどクロストークは少なくなるが、実際にはデバイス形成部のウェーハ抵抗率を極端に高くすることはできない。
【０００４】
ＳＯＩウェーハを使用することでクロストークを低減することができるのは、ＳＯＩ層とベースウェーハの間に埋め込み酸化膜層（ＢＯＸ層）が存在するため、ウェーハを通して、電気信号がやりとりされることを抑制できるからである。また、ＢＯＸ層の下地となるベースウェーハにはデバイスが作製されないために、デバイス作製上の制限を受けずに高抵抗率ウェーハを使用することが可能であり、これによって一層ＲＦ特性を向上させることが可能である。
【０００５】
このように、ＲＦデバイス向けにＳＯＩウェーハを使用する際、高抵抗率ウェーハをベースウェーハに使用すると一層ＲＦ特性が向上する。しかし、高抵抗率のベースウェーハを用いた場合、ＳＯＩ層に作製されたソース・ドレインやその他電子回路の配置によっては、ＢＯＸ層に電界が印加され、ＢＯＸ層とベースウェーハとの界面に反転層が生じるケースがあり、このような場合、高抵抗率ウェーハを使用した効果が減少し、ＲＦ特性にも悪影響を及ぼし、所望のＲＦ特性が得られなくなるという問題があった。なお、一般的に高抵抗率ウェーハとしては、１，０００Ω・ｃｍ以上のウェーハが用いられることが多い。
【０００６】
その対策として、ＢＯＸ層とベースウェーハとの間の界面準位密度（Ｄｉｔ）を高くして、キャリアを界面準位にトラップさせて反転層によるＲＦ特性劣化を防止する技術が開示されている。このような技術として、例えば、ＢＯＸ層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層を導入して、反転層が形成されないようにして、良好なＲＦ特性のＳＯＩウェーハを得ることができる技術が知られている（特許文献１及び２）。
【０００７】
また、ＳＯＩ層を形成するシリコンウェーハとは異なる面方位をもつシリコンウェーハをベースウェーハとして使用しＲＦ特性劣化を防止する方法なども紹介されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００７−５０７０９３号公報
【特許文献２】特表２００７−５０７１００号公報
【特許文献３】特開２００９−２３１３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述のような技術では、ＳＯＩウェーハの製造工程が複雑になるだけでなく、ボイドやブリスターなどの貼り合わせ面の欠陥が発生しやすくなるといったデメリットがあることが発見された。また、ポリシリコンを用いた技術は、シリコンを用いたＳＯＩウェーハの製造工程との親和性は高いが、このＳＯＩウェーハを用いた半導体デバイス作製中の熱処理において、ポリシリコンが再結晶化し、所定の性能を得ることができなくなるという問題があった。さらに、従来技術のように面方位の異なる基板を準備するには単結晶から準備が必要であり、ＳＯＩウェーハの製造工程が非常に複雑になるという問題があった。そのため、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハの製造方法が望まれていた。
【００１０】
本発明は、上述の事情に鑑みてなされたものであり、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハの製造方法を提供することを目的とする。
また、貼り合わせ面の欠陥の発生が抑制され、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハを提供することを目的とする。
さらに、このＳＯＩウェーハを用いることで、優れたＲＦ特性を有し、さらなる高性能化を達成できる半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明では、
ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するＳＯＩウェーハの製造方法であって、
前記ベースウェーハに常圧ＣＶＤによって第一の多結晶層を形成した後、さらに減圧ＣＶＤによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせるＳＯＩウェーハの製造方法を提供する。
【００１２】
このようなＳＯＩウェーハの製造方法であれば、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
【００１３】
またこのとき、前記第一の多結晶層を形成する前に、前記ベースウェーハに減圧ＣＶＤによって種層となる多結晶層を形成することが好ましい。
【００１４】
このような種層を予め形成することで、その後の常圧ＣＶＤで第一の多結晶層を形成する際に、第一の多結晶層が単結晶化することを防止することができる。
【００１５】
またこのとき、前記常圧ＣＶＤを行う際の温度を１，０００℃以上とし、形成する前記第一の多結晶層の厚さを１μｍ以上とすることが好ましい。
【００１６】
このような温度であれば、製造工程における貼り合わせ面の欠陥の発生をさらに抑制できる。またこのような厚さであれば、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
【００１７】
またこのとき、前記減圧ＣＶＤを行う際の温度を前記常圧ＣＶＤを行う際の温度より低温とし、形成する前記第二の多結晶層の厚さを０．３μｍ以上とすることが好ましい。
【００１８】
このような温度であれば、製造工程における貼り合わせ面の欠陥の発生をさらに抑制できる。またこのような厚さであれば、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
【００１９】
またこのとき、前記ベースウェーハとして、抵抗率が１，０００Ω・ｃｍ以上のウェーハを用いることが好ましい。
【００２０】
これにより、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
【００２１】
また、本発明では、ベースウェーハ上に酸化膜を介してＳＯＩ層が形成されたＳＯＩウェーハであって、
前記ベースウェーハと前記酸化膜の間に、前記ベースウェーハ上に常圧ＣＶＤによって形成された第一の多結晶層と、該第一の多結晶層上に減圧ＣＶＤによって形成された第二の多結晶層からなる二層の多結晶層を有するＳＯＩウェーハを提供する。
【００２２】
このようなＳＯＩウェーハであれば、貼り合わせ面の欠陥の発生が抑制され、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハとなる。また、このようなＳＯＩウェーハは優れたＲＦ特性を有することから、高周波用半導体デバイスに好適に用いることができる。
【００２３】
またこのとき、前記ベースウェーハと前記第一の多結晶層の間に、減圧ＣＶＤによって形成された多結晶層からなる種層を有するものであることが好ましい。
【００２４】
これにより、常圧ＣＶＤで形成される第一の多結晶層が単結晶化されていないＳＯＩウェーハとなる。
【００２５】
さらに、本発明では、上記のＳＯＩウェーハのＳＯＩ層に、ＲＦデバイスが形成された半導体デバイスを提供する。
【００２６】
このような半導体デバイスであれば、優れたＲＦ特性を有し、さらなる高性能化を達成できる半導体デバイスとなる。
【発明の効果】
【００２７】
以上のように、本発明であれば、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハを低コストで製造することができる。
さらに、このようなＳＯＩウェーハは優れたＲＦ特性を有することから、高周波用半導体デバイスに好適に用いることができる。また、このようなＳＯＩウェーハを用いて作製した半導体デバイスであれば、優れたＲＦ特性を有し、さらなる高性能化を達成できる半導体デバイスとなる。
【図面の簡単な説明】
【００２８】
【図１】本発明のＳＯＩウェーハの製造方法の一例を示す説明図である。
【図２】本発明のＳＯＩウェーハの一例を示す断面概略図である。
【図３】本発明のＳＯＩウェーハの別の一例を示す断面概略図である。
【図４】本発明の実施例１、比較例２での漏れ電流の測定結果を示した図である。
【発明を実施するための形態】
【００２９】
上述のように、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜（ＢＯＸ層）とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハの製造方法の開発が求められていた。
【００３０】
本発明者らは、上記課題について鋭意検討を重ねた結果、キャリアトラップ層となる多結晶層を二層とすることで、製造工程自体が複雑ではなく、貼り合わせ不良を低減しつつ、安定したトラップ機能を保持したＳＯＩウェーハを製造することが可能となり、このＳＯＩウェーハであれば、特に高周波用半導体デバイスの作製に好適に用いることができることを見出し、本発明を完成させた。
【００３１】
すなわち、本発明は、ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するＳＯＩウェーハの製造方法であって、
前記ベースウェーハに常圧ＣＶＤによって第一の多結晶層を形成した後、さらに減圧ＣＶＤによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせるＳＯＩウェーハの製造方法である。
【００３２】
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
【００３３】
＜ＳＯＩウェーハの製造方法＞
図１は本発明のＳＯＩウェーハの製造方法の一例を示す説明図である。
本発明のＳＯＩウェーハの製造方法では、まずベースウェーハ１を用意し（図１（ａ））、このベースウェーハ１上に第一の多結晶層２を形成し（図１（ｂ））、さらにその上に第二の多結晶層３を形成する（図１（ｃ））。次に、ボンドウェーハ５を用意し（図１（ｄ））、このボンドウェーハ５に酸化膜６を形成する（図１（ｅ））。次に、二層の多結晶層を形成したベースウェーハ４と、酸化膜を形成したボンドウェーハ７を多結晶層及び酸化膜を介して貼り合わせ（図１（ｆ））、貼り合わせたボンドウェーハ５を薄層化してＳＯＩ層８を形成し、ＳＯＩウェーハ１０とする（図１（ｇ））。
以下、各工程についてさらに詳しく説明する。
【００３４】
［ベースウェーハ］
本発明のＳＯＩウェーハの製造方法では、まずベースウェーハ１を用意する（図１（ａ））。
本発明のＳＯＩウェーハの製造方法に用いられるベースウェーハとしては、特に制限されないが、シリコンウェーハ、特にシリコン単結晶ウェーハであることが好ましい。ベースウェーハがシリコンウェーハ、特にシリコン単結晶ウェーハであれば、クロストークを抑制してＲＦ特性を一層向上させることができ、結晶性が一層良好となり、また、構造自体も複雑なものではなく、低コストで歩留り良く製造することができる。さらに、ベースウェーハがシリコンウェーハ、特にシリコン単結晶ウェーハであれば、後述の多結晶層としてポリシリコンをより容易に形成できるため好ましい。
【００３５】
また、本発明のＳＯＩウェーハの製造方法に用いられるベースウェーハとしては、抵抗率が１，０００Ω・ｃｍ以上のものが好ましい。このような高抵抗率のベースウェーハを用いることで、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができ、ＳＯＩ層に形成されるＲＦデバイスのクロストークをさらに抑制することができる。
【００３６】
またここで、後述の第一の多結晶層を形成する前に、ベースウェーハに予め減圧ＣＶＤによって種層となる多結晶層を形成することが好ましい。このとき、減圧ＣＶＤを行う際の温度としては、例えば、５００℃以上６５０℃以下とすることが好ましく、形成する種層の厚さとしては、０．１μｍ以上０．５μｍ以下とすることが好ましい。
このような種層を予め形成することで、その後の常圧ＣＶＤで第一の多結晶層を形成する際に、第一の多結晶層が単結晶化することを防止することができる。
【００３７】
［多結晶層］
次に、上述のベースウェーハ１上に第一の多結晶層２を形成し（図１（ｂ））、さらにその上に第二の多結晶層３を形成する（図１（ｃ））。
このように、多結晶層を酸化膜とベースウェーハとの間の界面に存在させることで、酸化膜とベースウェーハの界面準位密度を高いものとすることができる。この界面準位にキャリアをトラップさせることによって、ベースウェーハを用いた場合に反転層が生じて見かけ上の抵抗率が減少してしまうことを抑制することができるため、ＲＦ特性の良好なＳＯＩウェーハとすることができる。また、このようなＳＯＩウェーハを用いて半導体デバイスを作製することで、低消費電力かつクロストークを低減させた半導体デバイスとすることができる。
【００３８】
また、本発明ではこの多結晶層を二層形成する。ベースウェーハ側の第一の多結晶層によって、半導体デバイス作製中の熱処理において多結晶層の再結晶化が起こっても、酸化膜界面のトラップ層を保持することができる。このトラップ層がキャリアライフタイムキラーとして作用することでＲＦ特性（スイッチング特性）が向上するため、高周波用半導体デバイスとしての性能を維持できる。しかし、第一の多結晶層では、グレインが大きいため貼り合わせ時にボイドが発生する恐れがある。そこで、酸化膜側（貼り合わせ面側）の第二の多結晶層によって、ポリグレインによる貼り合わせ不良のような製造工程における貼り合わせ面の欠陥の発生を抑制する。
以下、二層の多結晶層の形成についてさらに詳しく説明する。
【００３９】
（第一の多結晶層）
多結晶層の形成では、まず、ベースウェーハ１上に常圧ＣＶＤによって第一の多結晶層２を形成する（図１（ｂ））。なおこのとき、上述のようにベースウェーハに予め種層を形成したものに第一の多結晶層を形成することが好ましい。
【００４０】
このとき、常圧ＣＶＤを行う際の温度としては、１，０００℃以上１，２００℃以下とすることが好ましい。温度を１，０００℃以上とすることで、常圧ＣＶＤを行う際に小さいグレインの発生を抑制し、ベースウェーハの反りを抑えることができるため、製造工程における貼り合わせ面の欠陥の発生をさらに抑制できる。また、温度を１，２００℃以下とすることで、スリップ転位の発生等によるベースウェーハのダメージを低減することができる。
【００４１】
また、形成する第一の多結晶層の厚さとしては、１μｍ以上１０μｍとすることが好ましい。厚さが１μｍ以上であれば、半導体デバイス作製中の熱処理の際に、第一の多結晶層が完全に再結晶化することがないため、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。また、厚さは１０μｍもあれば十分であり、特に厚さが１０μｍ以下であれば、ベースウェーハの反りを抑えることができるため、貼り合わせ不良やボイド発生のような製造工程における貼り合わせ面の欠陥の発生をさらに抑制できる。
【００４２】
（第二の多結晶層）
多結晶層の形成では、次に上記のようにしてベースウェーハ１上に形成した第一の多結晶層２上に減圧ＣＶＤによって第二の多結晶層３を形成する（図１（ｃ））。
【００４３】
このとき、減圧ＣＶＤを行う際の温度としては、上記の常圧ＣＶＤを行う際の温度よりも低温とすることが好ましく、例えば、５００℃以上６５０℃以下とすることが好ましい。このような温度とすることで、減圧ＣＶＤを行う際に大きなグレインの発生を抑制できるため、ポリグレインによる貼り合わせ不良のような製造工程における貼り合わせ面の欠陥の発生を抑制できる。また、常圧ＣＶＤより低温で行うことで、既に形成された第一の多結晶層の再結晶化も抑制することができる。
【００４４】
また、形成する第二の多結晶層の厚さとしては、０．３μｍ以上１μｍ以下とすることが好ましい。このような厚さであれば、酸化膜とベースウェーハとの界面に反転層が形成された際に、第二の多結晶層がキャリアトラップ層として十分に機能するため、より優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
またこのとき、第二の多結晶層表面を微量研磨（タッチポリッシュ）して貼り合わせることにより貼り合わせ不良を低減することができる。
【００４５】
（ベースウェーハ裏面の多結晶層）
また、ベースウェーハの二層の多結晶層を形成する面（ボンドウェーハとの貼り合わせ面）と逆側の面に、反りを低減するために減圧ＣＶＤによって多結晶層を形成してもよい。
【００４６】
上述の裏面多結晶層はポリシリコン（多結晶シリコン）によって形成されたものであることが好ましい。
【００４７】
［ボンドウェーハ］
本発明のＳＯＩウェーハの製造方法では、次にボンドウェーハ５を用意する（図１（ｄ））。
本発明のＳＯＩウェーハの製造方法に用いられるボンドウェーハとしては、上述のベースウェーハと同様のものを用いることができ、特に制限されないが、シリコンウェーハ、特にシリコン単結晶ウェーハであることが好ましい。
【００４８】
［酸化膜（ＢＯＸ層）］
本発明のＳＯＩウェーハの製造方法では、ボンドウェーハ５の貼り合わせ面に酸化膜６を形成する（図１（ｅ））。
この酸化膜６は絶縁膜として機能するものであり、ベースウェーハ１とボンドウェーハ５の間に酸化膜６を形成することで、クロストークを低減することができ、ＲＦ特性を向上させることができる。また、特に制限されないが、この酸化膜６はシリコン酸化膜であることが好ましい。酸化膜６がシリコン酸化膜であれば、優れた絶縁性を有し、その膜厚の制御も容易であるため、半導体デバイスの作製に好適なＳＯＩウェーハとなる。
【００４９】
また、このときの酸化条件、酸化方法はＳＯＩウェーハとしたときに必要な酸化膜の条件によって適宜変化する。通常酸化膜は厚く形成されるため、ボンドウェーハ５がシリコンウェーハ、特にシリコン単結晶ウェーハであるときは、例えば、Ｐｙｒｏ雰囲気で１，１５０℃、６時間等の条件で酸化を行うことが好ましい。
【００５０】
［貼り合わせ］
本発明のＳＯＩウェーハの製造方法では、次に上述の二層の多結晶層を形成したベースウェーハ４と、酸化膜を形成したボンドウェーハ７をそれぞれ多結晶層及び酸化膜を介して貼り合わせる（図１（ｆ））。またこのとき、貼り合わせ後に結合強度を上げるために結合熱処理を行うこともできる。この貼り合わせ工程の条件は特に限定されず、通常のＳＯＩウェーハ製造における貼り合わせ条件のいずれをも適用することができる。
【００５１】
［薄層化］
本発明のＳＯＩウェーハの製造方法では、次に上記のようにして貼り合わせたボンドウェーハ５を薄層化してＳＯＩ層８を形成し、ＳＯＩウェーハ１０とする（図１（ｇ））。この場合の薄層化方法としては、研磨による方法も可能であるし、貼り合わせ前にボンドウェーハ５に水素イオンを注入してイオン注入層を形成し、その後熱処理してイオン注入層で剥離し、薄層化する方法でもよい。
【００５２】
また薄層化後に、ＳＯＩ層８の表面改質のため、熱処理や仕上げの研磨、さらにはエピタキシャル成長を行うことも可能である。これらの表面改質等の処理としては、センサーデバイスで求められる表面品質に合わせた処理を適宜選択することができる。
【００５３】
このようにして、ＳＯＩウェーハ１０を製造することができる。
上述のような、本発明のＳＯＩウェーハの製造方法であれば、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハを製造することができる。
【００５４】
＜ＳＯＩウェーハ＞
また、本発明では、ベースウェーハ上に酸化膜を介してＳＯＩ層が形成されたＳＯＩウェーハであって、
前記ベースウェーハと前記酸化膜の間に、前記ベースウェーハ上に常圧ＣＶＤによって形成された第一の多結晶層と、該第一の多結晶層上に減圧ＣＶＤによって形成された第二の多結晶層からなる二層の多結晶層を有するＳＯＩウェーハを提供する。
このようなＳＯＩウェーハは、上記本発明のＳＯＩウェーハの製造方法によって製造することができる。
【００５５】
図２は本発明のＳＯＩウェーハの一例を示す断面概略図である。
本発明のＳＯＩウェーハ１０は、ベースウェーハ１上に酸化膜６を介してＳＯＩ層８が形成され、ベースウェーハ１と酸化膜６の間に、第一の多結晶層２と第二の多結晶層３からなる二層の多結晶層を有する。
【００５６】
また、上述のように、本発明のＳＯＩウェーハの製造では、ベースウェーハの二層の多結晶層を形成する面（ボンドウェーハとの貼り合わせ面）と逆側の面に、反りを低減するために減圧ＣＶＤによって多結晶層を形成してもよい。このようにして得られたＳＯＩウェーハの断面概略図を図３に示す。
反り低減用多結晶層を有するＳＯＩウェーハ１０’は、ベースウェーハ１上に酸化膜６を介してＳＯＩ層８が形成され、ベースウェーハ１と酸化膜６の間に、第一の多結晶層２と第二の多結晶層３からなる二層の多結晶層を有する。さらに、ベースウェーハ１の二層の多結晶層を形成する面と逆側の面に、反り低減用多結晶層９を有する。
【００５７】
またこのとき、ベースウェーハと第一の多結晶層の間に、減圧ＣＶＤによって形成された多結晶層からなる種層を有するものであることが好ましい。このような種層を有することで、常圧ＣＶＤで第一の多結晶層を形成する際に第一の多結晶層が単結晶化することを防止することができるため、常圧ＣＶＤで形成される第一の多結晶層が単結晶化されていないＳＯＩウェーハとなる。
【００５８】
このようなＳＯＩウェーハであれば、貼り合わせ面の欠陥の発生が抑制され、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハとなる。また、このようなＳＯＩウェーハは優れたＲＦ特性を有することから、高周波用半導体デバイスに好適に用いることができる。
【００５９】
＜半導体デバイス＞
さらに、本発明では、上記のＳＯＩウェーハのＳＯＩ層に、ＲＦデバイスが形成された半導体デバイスを提供する。
このような半導体デバイスであれば、優れたＲＦ特性を有し、特に高周波用のものとして用いた際に、さらなる高性能化を達成できる半導体デバイスとなる。
【実施例】
【００６０】
以下、本発明を実施例及び比較例を用いて説明するが、本発明はこれらに限定されるものではない。
【００６１】
［実施例１］
抵抗率１２０Ω・ｃｍ、ボロンドープ、直径２００ｍｍのシリコンウェーハをベースウェーハ及びボンドウェーハとして用意した。
まず、モノシランを原料として５７０℃の減圧ＣＶＤで多結晶層を厚さ０．５μｍとなるように成長させた（成長時間９０ｍｉｎ、種層）。次に、ベースウェーハにトリクロロシランを原料ガスとして１，１５０℃の常圧ＣＶＤで多結晶層を厚さ３μｍとなるように成長させた（成長時間３ｍｉｎ、第一の多結晶層）。この後、モノシランを原料として５７０℃の減圧ＣＶＤで多結晶層を厚さ０．５μｍとなるように成長させた（成長時間９０ｍｉｎ、第二の多結晶層）。
次に、ボンドウェーハに１，１５０℃／Ｐｙｒｏ雰囲気で６時間処理を行い、厚さ１，０００ｎｍの酸化膜を形成した。
上記の二層の多結晶層を形成したベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、ボンドウェーハを研磨により薄層化して、ＳＯＩ層の厚さが２００ｎｍのＳＯＩウェーハとした。
【００６２】
スペースを１００μｍ空けた対向Ａｌ電極を形成し、この電極間の漏れ電流の周波数依存を測定した結果を図４に示す。
【００６３】
［比較例１］
抵抗率１２０Ω・ｃｍ、ボロンドープ、直径２００ｍｍのシリコンウェーハをベースウェーハ及びボンドウェーハとして用意した。
まず、モノシランを原料として５７０℃の減圧ＣＶＤで多結晶層を厚さ０．５μｍとなるように成長させた（成長時間９０ｍｉｎ、種層）。次に、ベースウェーハにトリクロロシランを原料ガスとして１，１５０℃の常圧ＣＶＤで多結晶層を厚さ３μｍとなるように成長させた（成長時間３ｍｉｎ、第一の多結晶層）。その後の第二の多結晶層の形成は行わなかった。
次に、ボンドウェーハに１，１５０℃／Ｐｙｒｏ雰囲気で６時間処理を行い、厚さ１，０００ｎｍの酸化膜を形成した。
上記の一層の多結晶層を形成したベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせたが、多結晶層の表面荒れが大きく貼り合わせることができず、ＳＯＩウェーハを製造することができなかった。
【００６４】
［比較例２］
抵抗率１２０Ω・ｃｍ、ボロンドープ、直径２００ｍｍのシリコンウェーハをベースウェーハ及びボンドウェーハとして用意した。
まず、モノシランを原料として５７０℃の減圧ＣＶＤで多結晶層を厚さ０．５μｍとなるように成長させた（成長時間９０ｍｉｎ、種層）。次に、ベースウェーハに第一の多結晶層の形成を行わず、モノシランを原料として５７０℃の減圧ＣＶＤで多結晶層を厚さ０．５μｍとなるように成長させた（成長時間９０ｍｉｎ、第二の多結晶層）。
次に、ボンドウェーハに１，１５０℃／Ｐｙｒｏ雰囲気で６時間処理を行い、厚さ１，０００ｎｍの酸化膜を形成した。
上記の一層の多結晶層を形成したベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、ボンドウェーハを研磨により薄層化して、ＳＯＩ層の厚さが２００ｎｍのＳＯＩウェーハとした。
【００６５】
スペースを１００μｍ空けた対向Ａｌ電極を形成し、この電極間の漏れ電流の周波数依存を測定した結果を図４に併せて示す。
【００６６】
上述のように、ベースウェーハと酸化膜の間に二層の多結晶層を形成した実施例１は、製造工程自体が簡便で、製造工程において貼り合わせ面の欠陥が発生しなかった。また、図４に示されるように実施例１では、高周波側から低周波側に掛けてきれいな直線特性を得ることができた。
一方、ベースウェーハと酸化膜の間に第一の多結晶層のみを形成した比較例１では、製造工程において貼り合わせ面の欠陥が発生し、ＳＯＩウェーハを製造できなかった。また、ベースウェーハと酸化膜の間に第二の多結晶層のみを形成した比較例２では、ＳＯＩウェーハを製造できたものの、高周波側から低周波側シフトすると直線性が崩れ、漏れ電流が大きくなった。
また酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）は、実施例１では５×１０１３／ｃｍ２／ｅＶ、比較例２では１×１０１０／ｃｍ２／ｅＶとなり、実施例１の界面準位密度（Ｄｉｔ）が高い結果となった。
【００６７】
以上のように、本発明のＳＯＩウェーハの製造方法であれば、製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度（Ｄｉｔ）が高く、優れたＲＦ特性を有するＳＯＩウェーハを製造できることが明らかとなった。
【００６８】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００６９】
１…ベースウェーハ、  ２…第一の多結晶層、  ３…第二の多結晶層、
４…二層の多結晶層を形成したベースウェーハ、  ５…ボンドウェーハ、
６…酸化膜、  ７…酸化膜を形成したボンドウェーハ、  ８…ＳＯＩ層、
９…反り低減用多結晶層、  １０…ＳＯＩウェーハ、
１０’…反り低減用多結晶層を有するＳＯＩウェーハ。
【図１】
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【図２】
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【図３】
2015050429.tif 000005
【図４】
2015050429.tif 000006