(57)【要約】【課題】使用温度範囲が広いくても高い精度が得られるよう、一点の温度でトリミングを行う。【解決手段】基準電圧生成回路１０において、電流生成部１１０は、エミッタ面積の異なる２つのバイポーラＴｒ．Ｑ１／Ｑ２のベース−エミッタ間電圧の差電圧に応じた電流と、ＰＮ接合の順方向電圧に応じた電流とを加算した基準電流を生成する。出力部１００は、基準電流に応じた出力電圧を出力する。電界効果型Ｔｒ．ＭＰ１／ＭＰ２は、電流生成部１１０及び出力部１００の少なくとも一方に並列接続される。チョッパー回路ＣＨ１は、電界効果型Ｔｒ．ＭＰ１／ＭＰ２の接続を周期的に入替え可能である。制御回路３０は、基準電圧生成回路１０のトリミング時に、チョッパー回路ＣＨ１オン時の出力電圧が期待値と異なる場合、バイポーラＴｒ．に接続された第１抵抗を調整する。チョッパー回路ＣＨ１オフ時の出力電圧が期待値と異なる場合、出力電圧に対応した第２抵抗を調整する。【選択図】図４
2015069349.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧生成回路と、
前記基準電圧制御回路を制御する制御回路と
を具備し、
前記基準電圧生成回路は、
エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流と、ＰＮ接合の順方向電圧に応じた電流とを加算した第１基準電流を生成する電流生成部と、
前記第１基準電流に応じた出力電圧を基準電圧として出力する出力部と、
前記電流生成部及び前記出力部の少なくとも一方に並列に接続された複数の電界効果型トランジスタと、
前記複数の電界効果型トランジスタの接続を周期的に入れ替え可能なチョッパー回路と
を備え、
前記制御回路は、トリミング動作時に、
前記チョッパー回路をオンにしたときの前記出力電圧が期待値と異なる場合、前記２つのバイポーラトランジスタに接続された第１抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整し、
その後、前記チョッパー回路をオフにしたときの前記出力電圧が前記期待値と異なる場合、前記出力電圧に対応した第２抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基準電圧生成回路は、カレントミラー回路を備え、
前記カレントミラー回路は、前記複数の電界効果型トランジスタとして、ゲートを共通に接続された第１トランジスタと第２トランジスタとを備え、
前記電流生成部は、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、前記２つのバイポーラトランジスタのコレクタ電圧の差に基づく第１電圧を前記ゲートに出力し、
前記出力部は、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、前記第１基準電流に対応する第２基準電流を生成し、前記第２基準電流を出力電圧に変換して、前記基準電圧として出力する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記電流生成部は、
エミッタが第１ノードに接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが前記第１バイポーラトランジスタのエミッタと接続され、ベースが第２ノードに接続される第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が前記第２ノードに接続された第１抵抗素子と、
一端が前記第２バイポーラトランジスタのコレクタに接続され、他端が前記第２ノードに接続された第２抵抗素子と、
一端が前記第２バイポーラトランジスタのベースに接続され、他端が接地に接続された第３抵抗素子と、
前記第１バイポーラトランジスタのコレクタ電圧と前記第２バイポーラトランジスタのコレクタ電圧との差電圧に応じた前記第１電圧を出力する差動アンプと
を備え、
前記第２ノードは、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、
前記出力部は、
一端が前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、他端が接地に接続された第４抵抗素子を備え、
前記第４抵抗素子の一端側の出力電圧を前記基準電圧として出力し、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第１抵抗素子及び前記第２抵抗素子の抵抗値、又は、前記第３抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように増加又は低下させ、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第４抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように増加又は低下させる
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記出力電圧と、ＰＮ接合の順方向電圧との差分に応じた補正電流を生成し、前記補正電流を前記電流生成部へ帰還させる補正回路を更に備える
半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記電流生成部は、
エミッタが接地に接続され、ベースがコレクタに接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタが接地に接続され、ベースがコレクタに接続された第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が接地に接続された第１抵抗素子と、
一端が前記第２バイポーラトランジスタのコレクタに接続され、他端が第１ノードに接続された第０抵抗素子と、
一端が前記第１ノードに接続され、他端が接地に接続された第２抵抗素子と、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が第２ノードに接続された第３抵抗素子と、
一端が前記第１ノードに接続され、他端が前記第２ノードに接続された第４抵抗素子と、
前記第１バイポーラトランジスタのコレクタ電圧と前記第１ノードの電圧との差電圧に応じた前記第１電圧を出力する差動アンプと
を備え、
前記第２ノードは、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、
前記出力部は、
一端が前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、他端が接地に接続された第５抵抗素子を備え、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第０抵抗素子、又は、前記第１抵抗素子の抵抗値及び前記第２抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように増加又は低下させ、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第５抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように増加又は低下させる
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記電流生成部は、
前記差動アンプの入力をチョッピングする他のチョッパー回路を更に備え、
前記制御回路は、前記チョッパー回路の動作時に、前記他のチョッパー回路も動作させる
半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
補正回路を更に具備し、
前記補正回路は、
前記第１トランジスタ及び前記第２トランジスタとゲートを共通に接続された第３トランジスタと、
前記第１バイポーラトランジスタのコレクタと前記第３トランジスタのドレインとの間に接続された第６抵抗素子と、
前記第２バイポーラトランジスタのコレクタと前記第３トランジスタのドレインとの間に接続された第７抵抗素子と、
エミッタが接地に接続され、ベースがコレクタに接続された第３バイポーラトランジスタと
を備える
半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
前記電流生成部は、
エミッタが接地に接続され、ベースがコレクタに接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが接地に接続され、ベースがコレクタに接続された第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が第１ノードに接続された第０抵抗素子と、
一端が前記第１ノードに接続され、他端が第２ノードに接続された第１抵抗素子と、
一端が前記第２バイポーラトランジスタのコレクタに接続され、他端が前記第２ノードに接続された第２抵抗素子と、
前記第１ノードの電圧と前記第２バイポーラトランジスタのコレクタ電圧との差電圧に応じた前記第１電圧を出力する差動アンプと
を備え、
前記第２ノードは、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、
前記出力部は、
一端が前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、他端が接地に接続された第４抵抗素子と、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが接地に接続され、ベースがコレクタに接続された第３バイポーラトランジスタと、
一端が前記第３バイポーラトランジスタのコレクタに接続され、他端が前記第４抵抗素子の一端に接続された第３抵抗素子と
を備え、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第０抵抗素子の抵抗値、又は、前記第３抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように増加又は低下させ、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第４抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように増加又は低下させる
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記電流生成部は、
前記差動アンプの入力をチョッピングする他のチョッパー回路を更に備え、
前記制御回路は、前記チョッパー回路の動作時に、前記他のチョッパー回路も動作させる
半導体装置。
【請求項１０】
請求項２に記載の半導体装置において、
前記電流生成部は、
エミッタが接地に接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが前記第１バイポーラトランジスタのエミッタと接続され、ベースが第１ノードに接続される第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が前記第１ノードに接続された第１抵抗素子と、
一端が前記第２バイポーラトランジスタのコレクタに接続され、他端が前記第１ノードに接続された第２抵抗素子と、
前記第１バイポーラトランジスタのコレクタ電圧と前記第２バイポーラトランジスタのコレクタ電圧との差電圧に応じた前記第１電圧を出力する差動アンプと
を備え、
前記第１ノードは、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、
前記出力部は、
一端が前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、他端が接地に接続された第４抵抗素子と、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが接地に接続され、ベースがコレクタに接続された第３バイポーラトランジスタと、
一端が前記第３バイポーラトランジスタのコレクタに接続され、他端が前記第４抵抗素子の一端に接続された第３抵抗素子と
を備え、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第１抵抗素子及び前記第２抵抗素子の抵抗値、又は、前記第３抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように増加又は低下させ、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第４抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように増加又は低下させる
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記電流生成部は、
前記差動アンプの入力をチョッピングする他のチョッパー回路を更に備え、
前記制御回路は、前記チョッパー回路の動作時に、前記他のチョッパー回路も動作させる
半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記出力部は、差動アンプを備え、
前記差動アンプは、前記複数の電界効果型トランジスタとして、
ゲートを第１入力端子に接続された第１トランジスタと、
ゲートを第２入力端子にソースを第１トランジスタのソースにそれぞれ接続された第２トランジスタと
を含み、
前記電流生成部は、前記チョッパー回路を介して、前記２つのバイポーラトランジスタの一方のコレクタ電圧を前記第１トランジスタのゲートへ供給し、前記２つのバイポーラトランジスタの他方のコレクタ電圧を前記第２トランジスタのゲートへ供給し、
前記差動アンプは、前記コレクタ電圧の差電圧に応じた前記出力電圧を出力し、前記２つのバイポーラトランジスタのベースへ供給し、
前記制御回路は、トリミング動作時に、
前記チョッパー回路をオンにしたときの前記出力電圧が期待値と異なる場合、前記２つのバイポーラトランジスタに接続された第１抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整し、
その後、前記チョッパー回路をオフにしたときの前記出力電圧が前記期待値と異なる場合、前記２つのバイポーラトランジスタに接続された他の第２抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整する
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記電流生成部は、
一端が電源電圧に接続された第２抵抗素子と、
一端が電源電圧に接続された第３抵抗素子と、
コレクタが前記第２抵抗素子の他端に接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、コレクタが前記第３抵抗素子の他端に接続された第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのエミッタに接続され、他端が第２バイポーラトランジスタのエミッタに接続された第０抵抗素子と、
一端が第０抵抗素子他端に接続され、他端が接地に接続された第１抵抗素子と
を備え、
前記第１バイポーラトランジスタのベースと前記第２バイポーラトランジスタのベースとは、共通に前記差動アンプの出力端子に接続され、
前記第１バイポーラトランジスタのコレクタ及び前記第２バイポーラトランジスタのコレクタは、それぞれ、前記チョッパー回路を介して、前記差動アンプの入力端子のいずれかに接続され、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第０抵抗素子の抵抗値、又は、前記第１抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように調整し、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第２抵抗素子及び前記第３抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように調整する
半導体装置。
【請求項１４】
半導体装置の動作方法であって、
ここで、前記半導体装置は、
基準電圧生成回路と、
前記基準電圧制御回路を制御する制御回路と
を具備し、
前記基準電圧生成回路は、
エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流と、ＰＮ接合の順方向電圧に応じた電流とを加算した第１基準電流を生成する電流生成部と、
前記第１基準電流に基づく出力電圧を基準電圧として出力する出力部と、
前記電流生成部及び前記出力部の少なくとも一方に並列に接続された複数の電界効果型トランジスタと、
前記複数の電界効果型トランジスタの接続を周期的に入れ替え可能なチョッパー回路と
備え、
前記半導体装置の動作方法は、前記制御回路が、トリミング動作時に、
前記チョッパー回路をオンにするステップと、
前記オンのとき、前記出力電圧が期待値と異なる場合、前記２つのバイポーラトランジスタに接続された第１抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整するステップと、
その後、前記チョッパー回路をオフにするステップと、
前記オフのとき、前記出力電圧が前記期待値と異なる場合、前記出力電圧に対応する第２抵抗の抵抗値を、前記出力電圧が前記期待値に近づくように調整するステップと
を具備する
半導体装置の動作方法。
【請求項１５】
請求項１４に記載の半導体装置の動作方法において、
前記基準電圧生成回路は、カレントミラー回路を備え、
前記カレントミラー回路は、前記複数の電界効果型トランジスタとして、ゲートを共通に接続された第１トランジスタと第２トランジスタとを備え、
前記電流生成部は、
エミッタが第１ノードに接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、エミッタが前記第１バイポーラトランジスタのエミッタと接続され、ベースが第２ノードに接続される第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのコレクタに接続され、他端が前記第２ノードに接続された第１抵抗素子と、
一端が前記第２バイポーラトランジスタのコレクタに接続され、他端が前記第２ノードに接続された第２抵抗素子と、
一端が前記第２バイポーラトランジスタのベースに接続され、他端が接地に接続された第３抵抗素子と、
前記第１バイポーラトランジスタのコレクタ電圧と前記第２バイポーラトランジスタのコレクタ電圧との差電圧に応じた前記第１電圧を前記ゲートへ出力する差動アンプと
を備え、
前記第２ノードは、前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの一方に接続され、
前記出力部は、
一端が前記チョッパー回路を介して、前記第１トランジスタ及び前記第２トランジスタの他方に接続され、他端が接地に接続された第４抵抗素子を備え、
前記第４抵抗素子の一端側の出力電圧を前記基準電圧として出力し、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第１抵抗素子及び前記第２抵抗素子の抵抗値、又は、前記第３抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように調整し、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第４抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように調整する
半導体装置の動作方法。
【請求項１６】
請求項１４に記載の半導体装置の動作方法において、
前記出力部は、差動アンプを備え、
前記差動アンプは、前記複数の電界効果型トランジスタとして、
ゲートを第１入力端子に接続された第１トランジスタと、
ゲートを第２入力端子にソースを第１トランジスタのソースにそれぞれ接続された第２トランジスタと
を含み、
出力端子から前記出力電圧を前記基準電圧として出力し、
前記電流生成部は、
一端が電源電圧に接続された第２抵抗素子と、
一端が電源電圧に接続された第３抵抗素子と、
コレクタが前記第２抵抗素子の他端に接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ面積より小さいエミッタ面積を有し、コレクタが前記第３抵抗素子の他端に接続された第２バイポーラトランジスタと、
一端が前記第１バイポーラトランジスタのエミッタに接続され、他端が第２バイポーラトランジスタのエミッタに接続された第０抵抗素子と、
一端が第０抵抗素子他端に接続され、他端が接地に接続された第１抵抗素子と
を備え、
前記第１バイポーラトランジスタのベースと前記第２バイポーラトランジスタのベースとは、共通に前記差動アンプの出力端子に接続され、
前記第１バイポーラトランジスタのコレクタは、前記チョッパー回路を介して、前記第１入力端子及び前記第２入力端子のいずれかに接続され、
前記第２バイポーラトランジスタのコレクタは、前記チョッパー回路を介して、前記第１入力端子及び前記第２入力端子のいずれかに接続され、
前記制御回路は、トリミング動作時に、
前記第１抵抗の抵抗値を調整するとき、
前記第０抵抗素子の抵抗値、又は、前記第１抵抗素子の抵抗値を、前記出力電圧が前記期待値に近づくように増加又は低下させ、
その後、前記第２抵抗の抵抗値を調整するとき、
前記第２抵抗素子及び前記第３抵抗素子の抵抗値を前記出力電圧が前記期待値に近づくように増加又は低下させる
半導体装置の動作方法。
【請求項１７】
請求項１４乃至１６のいずれか一項に記載の半導体装置の動作方法を、コンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電圧発生回路を内蔵した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のような半導体装置において基準電圧を発生する基準電圧発生回路が知られている。基準電圧発生回路は、精度の観点から、半導体製造プロセスの依存性が低く、温度依存性が低いものが要求される。また、省電力の観点から、低い電源電圧での動作も要求される。このような要求を満たす基準電圧発生回路として、バンドギャップレファレンス（以下、「ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）」と称する。）回路が知られている。
【０００３】
例えば、特許文献１にＢＧＲ回路として電圧発生回路が開示されている。この電圧発生回路は、第１バイポーラトランジスタ（Ｑ２）と、第２バイポーラトランジスタ（Ｑ１）と、第１抵抗素子（Ｒ２）と、第２抵抗素子（Ｒ１）と、第３抵抗素子（Ｒ３）と、差動アンプ（Ａ１）と、電圧電流変換部（ＭＰ１、ＭＰ２）と、電圧生成部（Ｒ４）とを有する。第２バイポーラトランジスタ（Ｑ１）は、エミッタが第１電位ノード側でＱ２のエミッタ側と同電位とされ、ベースがＱ２のコレクタ側に配置される。第１抵抗素子（Ｒ２）は、一端がＱ２のコレクタ側に配置され他端がＱ２のベース側に配置される。第２抵抗素子（Ｒ１）は、一端がＱ１のコレクタ側に配置され他端がＲ２の他端に接続される。第３抵抗素子（Ｒ３）は、Ｑ２のベースと第１電位ノードの間に設けられる。差動アンプ（Ａ１）は、Ｑ１とＱ２のコレクタ側の電圧の差電圧に応じた電圧を出力する。電圧電流変換部（ＭＰ１、ＭＰ２）は、差動アンプの出力電圧を電流に変換してＲ１とＲ２の接続ノードに供給し、生成した電流を出力する。電圧生成部（Ｒ４）は、生成された電流に基づいて電圧を出力する。この電圧発生回路は、更に、補正回路を有していても良い。関連して、非特許文献１に、補正回路を有するＢＧＲ回路が開示されている。
【０００４】
関連する技術として、特許文献２に他の構成を有するＢＧＲ回路である基準電圧発生回路及び基準電流発生回路が開示されている。更に、非特許文献１乃至４には、それぞれ他の構成を有するＢＧＲ回路が開示されている。
【０００５】
また、非特許文献５に、チョッパーを用いた高精度のＢＧＲ回路が開示されている。このＢＧＲ回路は、室温一点において行うトリミング（回路の電気的特性の微調整：可変抵抗の抵抗値の変更）及びオペアンプに設けたチョッパーの常時駆動により、精度±０．１５％（３σ，−４０〜１２５℃）を得ている。このＢＧＲ回路では、消費電流は５３μＡであり、電源電圧は高く１．８Ｖ±１０％である。
【０００６】
関連する技術として、非特許文献６に、他の構成を有するチョッパーを用いたＢＧＲ回路であるＣＭＯＳ＿ＢＧＲ回路が開示されている。また、特許文献３に、他の構成を有するチョッパーを用いたＢＧＲ回路が開示されている。更に、特許文献４に、他の構成を有するチョッパーを用いたＢＧＲ回路が開示されている。
【０００７】
更に、関連する技術として、非特許文献７に、他の構成を有するＭＯＳトランジスタのトリミングを行うＢＧＲ回路であるＣＭＯＳ＿ＢＧＲ回路が開示されている。非特許文献８に、ＭＯＳトランジスタの動作やモデリングが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開ＷＯ２０１２／１４１１２３号公報
【特許文献２】特開平１１−４５１２５号公報（対応米国特許第６１６０３９１号公報）
【特許文献３】米国特許６５３５０５４号公報
【特許文献４】米国特許７６８３７０１号公報
【非特許文献】
【０００９】
【非特許文献１】Ｓ．Ｓａｎｏ，ｅｔ  ａｌ．，“Ａ  Ｓｕｂ−１Ｖ  ３．９μＷ  Ｂａｎｄｇａｐ  Ｒｅｆｅｒｅｎｃｅ  ｗｉｔｈ  ａ  ３σ  Ｉｎａｃｃｕｒａｃｙ  ｏｆ  ±０．３４％  ｆｒｏｍ  −５０℃  ｔｏ＋１５０℃  ｕｓｉｎｇ  Ｐｉｅｃｅｗｉｓｅ−Ｌｉｎｅａｒ−Ｃｕｒｒｅｎｔ  Ｃｕｒｖａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｉｏｎ”，２０１２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２２，Ｊｕｎｅ  ２０１２
【非特許文献２】Ａ．Ｐ．Ｂｒｏｗｋａｗ，ｅｔ  ａｌ．，“Ａ  Ｓｉｍｐｌｅ  Ｔｈｅｒｅｅ−Ｔｅｒｍｉｎａｌ  ＩＣ  Ｂａｎｄｇａｐ  Ｒｅｆｅｒｅｎｃｅ”，１９７４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１８８，Ｆｅｂ．１９７４．
【非特許文献３】Ｐ．Ｍａｌｃｏｖａｔｉ，ｅｔ  ａｌ．，“Ｃｕｒｖａｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ  ＢｉＣＭＯＳ  Ｂａｎｄｇａｐ  ｗｉｔｈ  １−Ｖ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ”，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３６，Ｎｏ．７，ｐｐ．１０７６，Ｊｕｌ．２００１．
【非特許文献４】Ｈ．Ｎｅｕｔｅｂｏｏｍ，ｅｔ  ａｌ．，“Ａ  ＤＳＰ−ｂａｓｅｄ  Ｈｅａｒｉｎｇｉｎｓｔｒｕｍｅｎｔ  ＩＣ”，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３２，Ｎｏ．１１，ｐｐ．１７９０，Ｎｏｖｅｍｂｅｒ．１９９７．
【非特許文献５】Ｇ．Ｇｅ，Ｃ．Ｚｈａｎｇ，ｅｔ  ａｌ．，“Ａ  Ｓｉｎｇｌｅ−Ｔｒｉｍ  ＣＭＯＳ  Ｂａｎｄｇａｐ  Ｒｅｆｅｒｅｎｃｅ  ｗｉｔｈ  ａ  ３σ  Ｉｎａｃｃｕｒａｃｙ  ｏｆ  ±０．１５％  ｆｒｏｍ  −４０°C  ｔｏ  １２５°Ｃ”，２０１０  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．７８，Ｆｅｂ．２０１０．
【非特許文献６】Ｖｉｊａｙａ  Ｇ．Ｃｅｅｋａｌａ，ｅｔ  ａｌ．，“Ａ  ｍｅｔｈｏｄ  ｆｏｒ  ｒｅｄｕｃｉｎｇ  ｔｈｅ  ｅｆｆｅｃｔｓ  ｏｆ  ｒａｎｄｏｍ  ｍｉｓｍａｔｃｈｅｓ  ｉｎ  ＣＭＯＳ  ｂａｎｄｇａｐ  ｒｅｆｅｒｅｎｃｅｓ”，２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  −  Ｖｉｓｕａｌｓ  Ｓｕｐｐｌｅｍｅｎｔ  ２００２，ｐｐ．３１８，Ｆｅｂ．２０１０．（ＳＥＳＳＩＯＮ  ２３／ＡＮＡＬＯＧ  ＴＥＣＨＮＩＱＵＥＳ／２３．７．）
【非特許文献７】Ｊ．Ｐ．Ｍ．Ｂｒｉｔｏ，ｅｔ  ａｌ．，“Ａ  ４−Ｂｉｔｓ  Ｔｒｉｍｍｅｄ  ＣＭＯＳ  Ｂａｎｄｇａｐ  Ｒｅｆｅｒｅｎｃｅ  ｗｉｔｈ  ａｎ  Ｉｍｐｒｏｖｅｄ  Ｍａｔｃｈｉｎｇ  Ｍｏｄｅｌｉｎｇ  Ｄｅｓｉｇｎ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，２００７（ＩＳＣＡＳ  ２００７），Ｍａｙ  ２００７，ｐｐ．１９１１．
【非特許文献８】Ｙａｎｎｉｓ  Ｔｓｉｖｉｄｉｓ，“Ｏｐｅｒａｔｉｏｎ  ａｎｄ  Ｍｏｄｅｌｉｎｇ  ｏｆ  ｔｈｅ  Ｍｏｓ  Ｔｒａｎｓｉｓｔｏｒ”，Ｏｘｆｏｒｄ  Ｕｎｉｖ  Ｐｒ（Ｓｄ）；２ｎｄ  Ｅｄｉｔｉｏｎ，（２００３／０５），ｐｐ．  １９０．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、ＢＧＲ回路は、基準電圧発生回路として、−４０℃から１２５℃までのような広範な温度範囲で高精度を求められている。しかし、ＢＧＲ回路を構成している素子（例示：ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｏｒ）トランジスタ、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、抵抗素子）は、特性ばらつきを有している。素子の特性ばらつきは、ＢＧＲ回路の出力電圧ＶＢＧＲが温度で変化するという温度ドリフトの要因となる。すなわち、素子の特性ばらつきは、ＢＧＲ回路の出力電圧の誤差要因となる。
【００１１】
主に特許文献１（ＢＧＲコア回路１０：特許文献１の図２）に基づいて、素子の特性ばらつきや温度ドリフトについて実験・検討した結果、今回以下の知見を得た。ただし、図１は、その特許文献１に記載の電圧発生回路の構成を示すブロック図であり、その特許文献１の図２である。
【００１２】
図２Ａ〜図２Ｄは、ＢＧＲ回路（ＢＧＲコア回路）の出力電圧ＶＢＧＲと温度との関係（温度ドリフト特性）を模式的に示すグラフである。縦軸は、出力電圧ＶＢＧＲ、横軸は温度である。図２Ａにおいて、温度変化に対して出力電圧ＶＢＧＲが大きく変動しない曲線Ａは、出力電圧ＶＢＧＲの理想的な温度ドリフト特性を示している。このとき、ＭＯＳトランジスタの閾値電圧がばらついている場合、温度ドリフト特性は、例えば、曲線Ｘ１のように全体的に高電圧側にシフトしたり、全体的に低電圧側にシフトしたり（図示されず）することがある。また、抵抗素子の抵抗値がばらついている場合、温度ドリフト特性は、例えば、曲線Ｘ２のように高温側が高電圧側にシフトしたり、高温側が低電圧側にシフトしたり（図示されず）することがある。あるいは、これらが混合して同時に起こる場合もある。具体的には、以下に示すとおりである。
【００１３】
図２Ｂは、ＭＯＳトランジスタの閾値電圧がばらついている場合での出力電圧ＶＢＧＲと温度との関係の実験結果を模式的に示している。図に示される実験結果から、素子の特性ばらつきがＭＯＳトランジスタの閾値電圧のばらつきだけの場合、出力電圧ＶＢＧＲの温度ドリフト特性は、曲線Ｘ１や曲線Ｘ３のようになることが判明した。すなわち、全体的に高電圧側又は低電圧側に平行移動するが、曲線の形状はほとんど変化しないことが判明した。
【００１４】
このことは、以下のことを示していると考えられる。
ＭＯＳトランジスタの閾値電圧Ｖｔｈの温度ドリフト特性は、非特許文献８によると、
Ｖｔｈ（Ｔ）＝Ｖｔｈ（ＴＲＴ）−ＴＣ１（Ｔ−ＴＲＴ）  …（０）
と近似することができる（Ｔ２以上の項を無視できる）。ただし、ＴＲＴは室温である。Ｖｔｈ（ＴＲＴ）は室温の閾値電圧である。ＴＣ１は一次係数であり、ＴＣ１＞０であり、温度依存性のない定数である。
素子の特性ばらつきがＭＯＳトランジスタの閾値電圧のばらつきだけの場合、出力電圧ＶＢＧＲの特性は、ＭＯＳトランジスタの閾値電圧Ｖｔｈの温度ドリフト特性のミスマッチに依存すると考えられる。その温度ドリフト特性のミスマッチ依存性は、上記式（０）に基づいて、カレントミラー回路を構成するＭＯＳトランジスタＭＰ１、ＭＰ２の添え字をα、βとして、
ΔＶｔｈ（Ｔ）＝［Ｖｔｈ＿α（ＴＲＴ）−Ｖｔｈ＿β（ＴＲＴ）］−ΔＴＣ１（Ｔ−ＴＲＴ）  …（１）
ただし、ΔＴＣ１＝ＴＣ１＿α−ＴＣ１_β
と表現できる。
一方、上記の図２Ｂに示す実験結果から、ΔＶｔｈの温度ドリフト特性は、Ｔ２の項やＴ１の項をあまり考慮する必要のないＴ０的であると考えられる。
したがって、その実験結果（レイアウト最適化を含む）と式（１）とから、Ｔ２の項の温度係数は考慮する必要がなく、Ｔ１の項の温度係数（ΔＴＣ１）は小さく考慮する必要が無い。
【００１５】
図２Ｃは、抵抗素子の抵抗値だけがばらついている場合での出力電圧ＶＢＧＲと温度との関係の実験結果を模式的に示している。特許文献１に記載されているように、ＢＧＲ回路では、出力電圧ＶＢＧＲは、Ｔ１に依存し温度係数が正のＶＰＴＡＴと、主にＴ１に依存し温度係数が負のＶＢＥとの和になる。ここで、素子の特性ばらつきが抵抗素子の抵抗値のばらつきだけの場合、出力電圧ＶＢＧＲの温度ドリフト特性は、曲線Ｘ２や曲線Ｘ４のようになることが知られている。
【００１６】
具体的には、図２Ｄに示すようになる。ただし、図２Ｄにおいて、抵抗Ｒ０は抵抗値が設計値（許容範囲内の値の場合を含む）の場合、抵抗ＲＬＯＷは抵抗値が設計値よりも低い場合、抵抗ＲＨＩＧＨは抵抗が設計値よりも高い場合をそれぞれ示している。例えば、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のコレクタ側に接続された抵抗素子Ｒ１、Ｒ２の抵抗値が小さくなると（抵抗ＲＬＯＷ）、それらを流れる電流ＩＰＴＡＴが大きくなり、ベース側を流れる電流ＩＶＢＥが大きくなる。そのため、バイポーラトランジスタＱ２のＰＮ接合の順方向電圧ＶＢＥが大きくなる（ＲＬＯＷの左欄）。その結果、その電圧ＶＢＥと、温度に比例する電圧ＶＰＴＡＴ（ＲＬＯＷの中欄）との和である出力電圧ＶＢＧＲ（ＲＬＯＷの右欄、及びグラフ）は、温度が高い側において傾きが正の曲線になる。すなわち、図２Ｃでは、曲線Ｘ２のようになる。一方、抵抗素子Ｒ１、Ｒ２の抵抗値が大きくなると（抵抗ＲＨＩＧＨ）、ＩＰＴＡＴが小さくなり、ＩＶＢＥが小さくなる。そのため、ＶＢＥが小さくな（ＲＨＩＧＨの左欄）。その結果、その電圧ＶＢＥと、電圧ＶＰＴＡＴ（ＲＨＩＧＨの中欄）との和である出力電圧ＶＢＧＲは、温度が高い側において傾きが負の曲線になる（ＲＬＯＷの右欄、及びグラフ）。すなわち、図２Ｃでは、曲線Ｘ４のようになる。なお、同様の曲線を与える原因としてバイポーラトランジスタの飽和電流のばらつきがあるが、抵抗値のばらつきを補正する際に同時に補正されるので詳細は省略する。
【００１７】
その温度ドリフトを低減するためには、トリミング（回路の電気的特性の微調整：例示：可変抵抗の抵抗値の変更）が必要である。通常、トリミングは、二点以上の温度において行っている。その主な理由は、バイポーラトランジスタのベース−エミッタ電圧ＶＢＥが非線形の温度依存性を有し、温度の２乗に依存するため、トリミングしても２次関数的な形状を有するからである。ただし、トリミングを一点の温度で行ってもよいが、使用温度範囲が広い場合には、精度を高くすることは困難となり好ましくない。具体的には、以下に示すとおりである。
【００１８】
図３は、出力電圧ＶＢＧＲと温度との関係を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。図１の状態において、室温の一点でトリミングを行う場合を考える。曲線Ｘ１及び曲線Ｘ２のいずれにおいても、室温で出力電圧はＶＢＧＲ＿Ｂであり、理想の曲線Ａの出力電圧のＶＢＧＲ＿Ａとの間でΔＶの電圧差がある。すなわち、室温一点の測定では、曲線Ｘ１及び曲線Ｘ２の区別ができない。そのため、曲線Ｘ１（ＭＯＳトランジスタの閾値電圧のばらつき）において、誤って、抵抗素子の抵抗値のばらつき（飽和電流のばらつきを含む、以下同じ）に対応したトリミングを行う可能性がある。その場合、室温での出力電圧をＶＢＧＲ＿Ａとすることはできるが、温度ドリフトは、曲線Ｙ１のようになる可能性がある。同様に、曲線Ｘ２（抵抗素子の抵抗値のばらつき）において、誤って、ＭＯＳトランジスタの閾値電圧のばらつきに対応したトリミングを行う可能性がある。その場合、室温での出力電圧をＶＢＧＲ＿Ａとすることはできるが、温度ドリフトは、曲線Ｙ２のようになる可能性がある。これらの場合、使用温度範囲が狭い場合には精度に問題はないが、使用温度範囲が広い場合には、温度ドリフトの特性はトリミングにより却って悪化し、精度が低くなってしまう。
【００１９】
しかし、使用温度範囲が広い場合でも高い精度を得ようとして、複数の温度でトリミングを行うことは、トリミングに要する手間や時間が増大することになり、コストの増大につながり好ましくない。ＢＧＲ回路において、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、低コストでトリミングを行うことが可能な技術が望まれる。使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度でトリミングを行うことが可能な技術が望まれる。
【００２０】
非特許文献５では、室温一点においてトリミングを行っている。
この非特許文献５では、出力電圧の誤差の要因を、（１）オペアンプのオフセットと、（２）ＢＪＴや抵抗のような他の要因とに分類している。そして、（１）のアンプのオフセットについては、非線形性（ｎｏｎ−Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ：ｎｏｎ−ＰＴＡＴ）を有すると判断し、オペアンプに設けたチョッパーをＢＧＲ回路の通常動作中に常時駆動させることにより無視できるとしている。一方、（２）のバイポーラトランジスタや抵抗などについては、線形性（ＰＴＡＴ）を有すると判断し、一点の温度でトリミング可能（ＰＴＡＴ補正可能）であるとしている。言い換えると、ＢＧＲ回路において、テスト段階では、（２）のバイポーラトランジスタや抵抗などの要因を除去すべく、トリミング（ＰＴＡＴ補正）を行い、その後の通常動作段階では、（１）のオペアンプのオフセットを除去すべく、チョッパーの常時駆動を行っている。
【００２１】
しかし、この非特許文献５の方法では、ＢＧＲ回路の通常動作中にチョッパーを常時駆動させるため、消費電力が大きく、雑音の影響も大きい。その雑音の影響を排除するには追加の回路が必要となり、その追加の回路による消費電力の更なる増加や、出力電圧誤差の更なる発生が懸念される。また、出力電圧としての電源電圧が１．８Ｖと高いため、電源電圧が１Ｖ以下のサブ１Ｖ動作に対応できない。
【００２２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
一実施の形態によれば、半導体装置は、以下のトリミング動作が可能なバンドギャップリファレンス型の基準電圧生成回路を備えている。そのトリミングの動作は、まず、チョッパー回路をオンにして、Ｔ１に依存する成分の特性ばらつき（例示：抵抗素子の抵抗値のばらつき）をトリミングし、次に、チョッパー回路をオフにして、Ｔ０に依存する成分の特性ばらつき（例示：トランジスタの閾値電圧のばらつき）をトリミングする。
【発明の効果】
【００２４】
前記一実施の形態によれば、半導体装置は、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度でトリミングを行うことが可能となる。
【図面の簡単な説明】
【００２５】
【図１】図１は、特許文献１に記載の電圧発生回路の構成を示すブロック図である。
【図２Ａ】図２Ａは、ＢＧＲ回路の出力電圧ＶＢＧＲと温度との関係（温度ドリフト特性）を模式的に示すグラフである。
【図２Ｂ】図２Ｂは、ＢＧＲ回路の出力電圧ＶＢＧＲと温度との関係（温度ドリフト特性）を模式的に示すグラフである。
【図２Ｃ】図２Ｃは、ＢＧＲ回路の出力電圧ＶＢＧＲと温度との関係（温度ドリフト特性）を模式的に示すグラフである。
【図２Ｄ】図２Ｄは、ＢＧＲ回路の出力電圧ＶＢＧＲと温度との関係（温度ドリフト特性）を模式的に示すグラフである。
【図３】図３は、出力電圧ＶＢＧＲと温度との関係を模式的に示すグラフである。
【図４】図４は、実施の形態に係る半導体装置に内蔵される電圧発生回路の構成を示すブロック図である。
【図５Ａ】図５Ａは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図５Ｂ】図５Ｂは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の他の構成例を示すブロック図である。
【図５Ｃ】図５Ｃは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の更に他の構成例を示すブロック図である。
【図６】図６は、チョッパー回路の構成例及びカレントミラー回路、電流生成部及び出力部との関係を示す回路図である。
【図７Ａ】図７Ａは、実施の形態に係る半導体装置に内蔵される電圧発生回路の動作を示すフロー図である。
【図７Ｂ】図７Ｂは、実施の形態に係る半導体装置に内蔵される電圧発生回路の動作を示すフロー図である。
【図８】図８は、ステップＳ０２における温度ドリフト特性の例を模式的に示すグラフである。
【図９】図９は、ステップＳ０３における温度ドリフト特性の例を模式的に示すグラフである。
【図１０Ａ】図１０Ａは、ステップＳ０６の具体的な動作の一例を示すフロー図である。
【図１０Ｂ】図１０Ｂは、ステップＳ０６の具体的な動作の他の例を示すフロー図である。
【図１１】図１１は、ステップＳ０６における温度ドリフト特性の例を模式的に示すグラフである。
【図１２Ａ】図１２Ａは、ステップＳ０７の具体的な動作の一例を示すフロー図である。
【図１２Ｂ】図１２Ｂは、ステップＳ０７の具体的な動作の他の例を示すフロー図である。
【図１３】図１３は、ステップＳ０７における温度ドリフト特性の例を模式的に示すグラフである。
【図１４】図１４は、ステップＳ０８における温度ドリフト特性の例を模式的に示すグラフである。
【図１５Ａ】図１５Ａは、ステップＳ１１の具体的な動作の一例を示すフロー図である。
【図１５Ｂ】図１Ｂ５は、ステップＳ１１の具体的な動作の他の例を示すフロー図である。
【図１６】図１６は、ステップＳ１１における温度ドリフト特性の例を模式的に示すグラフである。
【図１７Ａ】図１７Ａは、ステップＳ１２の具体的な動作の一例を示すフロー図である。
【図１７Ｂ】図１７Ｂは、ステップＳ１２の具体的な動作の他の例を示すフロー図である。
【図１８】図１８は、ステップＳ１２における温度ドリフト特性の例を模式的に示すグラフである。
【図１９】図１９は、第２の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２０Ａ】図２０Ａは、第３の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２０Ｂ】図２０Ｂは、第３の実施の形態に係る半導体装置に内蔵される電圧発生回路の他の構成例を示すブロック図である。
【図２１】図２１は、差動アンプＡ３の構成例を示す回路図である。
【図２２】図２２は、第４の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２３】図２３は、第５の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２４】図２４は、第６の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２５】図２５は、第７の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。
【図２６】図２６は、第８の実施の形態に係る半導体集積回路装置の一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、実施の形態に係る半導体装置について、添付図面を参照して説明する。
【００２７】
まず、実施の形態に係る半導体装置の概要について、各実施の形態で使用される番号・符号を用いて説明する。これらの番号・符号は、参考として、括弧付きで付加されたものであり、あくまでの半導体装置の例示である。
【００２８】
本実施の形態に係る半導体装置は、基準電圧生成回路（１０、１０１、１０２、１０ａ、１０ａ１、１０ｂ、１０ｂ１、１０ｃ、１０ｄ）と、その基準電圧制御回路（１０、１０１、１０２、１０ａ、１０ａ１、１０ｂ、１０ｂ１、１０ｃ、１０ｄ）を制御する制御回路（３０）とを具備している。
【００２９】
基準電圧生成回路（１０、１０１、１０２、１０ａ、１０ａ１、１０ｂ、１０ｂ１、１０ｃ、１０ｄ）は、電流生成部（１１０、１１０１、１１０ａ、１１０ａ１、１１０ｂ、１１０ｃ、１１０ｄ）と、出力部（１００、１００１、１００ａ、１００ｂ、１００ｃ、１００ｄ）と、複数の電界効果型トランジスタ（ＭＰ１／ＭＰ２、ＭＮ６１／ＭＮ６２（ＭＮ６５／ＭＮ６５、ＭＰ６１／ＭＰ６２）、ＭＰ２１／ＭＰ２２、ＭＰ３１／ＭＰ３２、ＭＰ４１／ＭＰ４２）と、チョッパー回路（ＣＨ１、ＣＨ６１（ＣＨ６２、ＣＨ６３）、ＣＨ２１、ＣＨ３１、ＣＨ４１）とを備えている。
【００３０】
電流生成部（１１０、１１０１、１１０ａ、１１０ａ１、１１０ｂ、１１０ｃ、１１０ｄ）は、エミッタ面積の異なる２つのバイポーラトランジスタ（Ｑ１／Ｑ２、Ｑ１１／Ｑ１２、Ｑ２１／Ｑ２２、Ｑ３１／Ｑ３２、Ｑ４１／Ｑ４２）のベース−エミッタ間電圧の差電圧に応じた電流と、ＰＮ接合の順方向電圧に応じた電流とを加算した第１基準電流を生成する。
【００３１】
出力部（１００、１００１、１００ａ、１００ｂ、１００ｃ、１００ｄ）は、第１基準電流に応じた第出力電圧（ＶＢＧＲ）を基準電圧として出力する。
【００３２】
複数の電界効果型トランジスタ（ＭＰ１／ＭＰ２、ＭＮ６１／ＭＮ６２（ＭＮ６５／ＭＮ６５、ＭＰ６１／ＭＰ６２）、ＭＰ２１／ＭＰ２２、ＭＰ３１／ＭＰ３２、ＭＰ４１／ＭＰ４２）は、電流生成部（１１０、１１０１、１１０ａ、１１０ａ１、１１０ｂ、１１０ｃ、１１０ｄ）及び出力部（１００、１００１、１００ａ、１００ｂ、１００ｃ、１００ｄ）の少なくとも一方に並列に接続されている。
【００３３】
チョッパー回路（ＣＨ１、ＣＨ６１（ＣＨ６２、ＣＨ６３）、ＣＨ２１、ＣＨ３１、ＣＨ４１）は、複数の電界効果型トランジスタ（ＭＰ１／ＭＰ２、ＭＮ６１／ＭＮ６２、ＭＰ２１／ＭＰ２２、ＭＰ３１／ＭＰ３２、ＭＰ４１／ＭＰ４２）の接続を周期的に入れ替え可能である。
【００３４】
そして、制御回路（３０）は、トリミング動作時に、次の動作を行う。チョッパー回路（ＣＨ１、ＣＨ６１（ＣＨ６２、ＣＨ６３）、ＣＨ２１、ＣＨ３１、ＣＨ４１、ＣＨ６１、ＣＨ６２１、ＣＨ６３）をオンにしたときの出力電圧（ＶＢＧＲ）が期待値と異なる場合、２つのバイポーラトランジスタに接続された第１抵抗の抵抗値を、出力電圧（ＶＢＧＲ）が期待値に近づくように調整する。その後、チョッパー回路（ＣＨ１、ＣＨ６１（ＣＨ６２、ＣＨ６３）、ＣＨ２１、ＣＨ３１、ＣＨ４１、ＣＨ６１、ＣＨ６２１、ＣＨ６３）をオフにしたときの出力電圧（ＶＢＧＲ）が期待値と異なる場合、出力電圧（ＶＢＧＲ）に対応した第２抵抗の抵抗値を、出力電圧（ＶＢＧＲ）が期待値に近づくように調整する。
【００３５】
このような実施の形態に係る半導体装置は、トリミング動作において、チョッパー回路をオンにすることで、Ｔ１に依存する成分のばらつき（例示：抵抗素子の抵抗値のばらつき）をトリミングすることができる。更に、その後に、チョッパー回路をオフにすることで、Ｔ０に依存する成分のばらつき（例示：トランジスタの閾値電圧のばらつき）をトリミングすることができる。すなわち、チョッパー回路をオン／オフすることで、Ｔ１に依存する成分のばらつき（例示：抵抗素子の抵抗値のばらつき）と、Ｔ０に依存する成分のばらつき（例示：トランジスタの閾値電圧のばらつき）とを分離して、それぞれに対応したトリミングを行うことができる。それにより、一点の温度でのトリミングであっても、適切なトリミングを行うことができる。その結果、半導体装置は、使用温度範囲が相対的に広い場合であっても、低コストで、相対的に高い精度を得ることが可能となる。以下、各実施の形態について、詳細に説明する。
【００３６】
（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成について説明する。
図５Ａは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１は、特に制限されないが、例えば、公知のＣＭＯＳ集積回路の製造技術によって１枚のシリコン基板のような半導体基板に形成されている。電圧発生回路１は、基準電圧生成回路１０と、制御回路３０とを具備している。
【００３７】
基準電圧生成回路１０は、出力電圧ＶＢＧＲを基準電圧として生成して出力する。基準電圧生成回路１０は、ＢＧＲコア回路１０とも称される。制御回路３０は、ＢＧＲコア回路１０を制御して、通常動作やトリミング動作を実行させる。通常動作やトリミング動作（例示：逐次比較動作、カウンタ動作）の詳細は後述される。制御回路３０は、ハードウェア的にＢＧＲコア回路１０の動作を制御しても良いし、ソフトウェア的にＢＧＲコア回路１０の動作を制御しても良い。なお、電圧発生回路１を搭載する半導体装置の端子を介して外部のテスト装置などからＢＧＲコア回路１０の動作を制御していても良い。また、制御回路３０は、基準電圧生成回路１０を搭載した半導体チップに搭載されていても、別の半導体チップに搭載されていても良い。
【００３８】
制御回路３０は、例えば、図示されていない中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、記憶回路と、入出力回路（インターフェース回路を含む）とを備えている。それらは、バスや配線により双方向通信可能に接続されている。このような制御回路３０は、中央演算処理装置と、記憶回路と、入出力回路とを備えているので、コンピュータと見なすことができる。ＣＰＵは、例えば、外部からインターフェース回路を介して記憶回路にインストールされた又は記憶回路に予め格納されたコンピュータプログラムを実行して、ＢＧＲコア回路１０を制御する。
【００３９】
ＢＧＲコア回路１０は、チョッパー回路ＣＨ１と、カレントミラー回路ＣＭ１と、電流生成部１１０と、出力部１００とを備えている。チョッパー回路ＣＨ１は、カレントミラー回路ＣＭ１と電流生成部１１０との間に設けられている。カレントミラー回路ＣＭ１は、ゲートを共通に接続されたＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２とを備えている。電流生成部１１０は、チョッパー回路ＣＨ１を介して、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか一方に接続される。電流生成部１１０は、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース−エミッタ間電圧の差電圧に応じた電流ＩＰＴＡＴと、バイポーラトランジスタＱ２のＰＮ接合の順方向電圧に応じた電流ＩＶＢＥとを加算した第１基準電流Ｉを生成する。電流生成部１１０は、２つのバイポーラトランジスタＱ１、Ｑ２のコレクタ電圧の差に基づく第１電圧を、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２のゲートに出力する。出力部１００は、チョッパー回路ＣＨ１を介して、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか他方に接続される。出力部１００は、第１基準電流Ｉに対応する第２基準電流Ｉを生成し、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する。
【００４０】
制御回路３０は、チョッパー回路ＣＨ１と電流生成部１１０と出力部１００とを制御する。
制御回路３０は、電圧発生回路１のトリミング動作時に、チョッパー回路ＣＨ１をオンにしたときの出力電圧ＶＢＧＲが期待値と異なる場合、２つのバイポーラトランジスタＱ１、Ｑ２に接続された第１抵抗の抵抗値を、出力電圧ＶＢＧＲがその期待値に近づくように調整する。更に、その後、制御回路３０は、チョッパー回路ＣＨ１をオフにしたときの出力電圧ＶＢＧＲがその期待値と異なる場合、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する第２抵抗の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。
【００４１】
このような構成を有することにより、後述されるように、本実施の形態に係る半導体装置に内蔵される電圧発生回路１は、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度で（低コストで）トリミングを行うことが可能となる。
【００４２】
以下、電圧発生回路１について更に説明する。
【００４３】
カレントミラー回路ＣＭ１は、例えば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を備えている。抵抗素子Ｒ７、Ｒ８を備えていても良い。ゲートを共通に接続されたＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２とを備えている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲートを共通に接続され、ソースを（それぞれ抵抗素子Ｒ７、Ｒ８を介して）電源ノードＶｃｃ（電源電圧Ｖｃｃ）に接続されている。
【００４４】
チョッパー回路ＣＨ１は、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか一方のドレインを、電流生成部１１０及び出力部１００のいずれか一方に接続する。その場合、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２の他方のドレインは、電流生成部１１０及び出力部１００の他方に接続される。
【００４５】
図６は、チョッパー回路ＣＨ１の構成例及びカレントミラー回路ＣＭ１、電流生成部１１０及び出力部１００との関係を示す回路図である。チョッパー回路ＣＨ１は、例えばＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８を含んでいる。ＰＭＯＳトランジスタＭＰ５は、ＰＭＯＳトランジスタＭＰ１と電流生成部１１０との間に接続されている。ＰＭＯＳトランジスタＭＰ６は、ＰＭＯＳトランジスタＭＰ１と出力部１００との間に接続されている。ＰＭＯＳトランジスタＭＰ７は、ＰＭＯＳトランジスタＭＰ２と出力部１００との間に接続されている。ＰＭＯＳトランジスタＭＰ８は、ＰＭＯＳトランジスタＭＰ２と電流生成部１１０との間に接続されている。チョッパー信号ＣＨＯＰは、ＰＭＯＳトランジスタＭＰ５及びＭＰ７のゲートに共通に供給される。一方、チョッパー信号ＣＨＯＰの反転信号は、ＰＭＯＳトランジスタＭＰ６及びＭＰ８のゲートに共通に供給される。その結果、ＰＭＯＳトランジスタＭＰ５及びＭＰ７がオン／オフのとき、ＰＭＯＳトランジスタＭＰ６及びＭＰ８がオフ／オンとなる。
【００４６】
具体的には、チョッパー信号ＣＨＯＰがＬｏｗレベルのとき、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオンし、ＰＭＯＳトランジスタＭＰ６、ＭＰ８がオフする。それにより、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−電流生成部１１０の電流パス（入力電流側パス）、及び、ＰＭＯＳトランジスタＭＰ２−ＭＰ７−出力部１００の電流パス（出力電流側パス）がそれぞれ形成される。一方、チョッパー信号ＣＨＯＰがＨｉｇｈレベルのとき、ＰＭＯＳトランジスタＭＰ６、ＭＰ８がオンし、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオフする。それにより、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−出力部１００の電流パス（出力電流側パス）、及び、ＰＭＯＳトランジスタＭＰ２−ＭＰ８−電流生成部１１０の電流パス（入力電流側パス）がそれぞれ形成される。チョッパー信号ＣＨＯＰは周期的にＬｏｗレベルとＨｉｇｈレベルとを切り替えることができる。その結果、電流生成部１１０に流れる電流として、ＰＭＯＳトランジスタＭＰ１で生成する電流と、ＰＭＯＳトランジスタＭＰ２で生成する電流とを交互に周期的に切替えることができる。同時に、出力部１００に流れる電流として、ＰＭＯＳトランジスタＭＰ２で生成する電流と、ＰＭＯＳトランジスタＭＰ１で生成する電流とを交互に周期的に切替えることができる。
【００４７】
このように、チョッパー回路ＣＨ１は、第１周期でＰＭＯＳトランジスタＭＰ１及びＭＰ２をそれぞれ電流生成部１１０及び出力部１００に接続し、第２周期でＰＭＯＳトランジスタＭＰ１及びＭＰ２をそれぞれ出力部１００及び電流生成部１１０に接続し、第１周期と第２周期とを周期的に繰り返すというチョッピング動作を行う。
【００４８】
このようなチョッパー回路ＣＨ１を用いることで、ＰＭＯＳトランジスタＭＰ１とＭＰ２のデバイス間に発生する閾値電圧のばらつき（Ｔ０に依存する成分）を回路的にキャンセルすることができる。チョッパー回路ＣＨ１はトリミング時に用いられ、通常使用時には用いられないので、チョッパー信号ＣＨＯＰのＬｏｗレベル／Ｈｉｇｈレベルの周期としては、特に制限はない。また、チョッパー回路ＣＨ１の回路は、図６の構成に限定されるものではなく、上述されるようなチョッピング動作が可能であればどのような回路素子を用いても良い。
【００４９】
再び、図５Ａを参照して、電流生成部１１０は、例えば、ＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２と、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ５と、差動アンプＡ１とを備えている。バイポーラトランジスタＱ１、Ｑ２はエミッタを共通に接続されている。言い換えると、バイポーラトランジスタＱ１、Ｑ２はエミッタを共通にノードＶ２に接続されている。バイポーラトランジスタＱ１のベースは、バイポーラトランジスタＱ２のコレクタに接続されている。バイポーラトランジスタＱ１のエミッタ面積は、バイポーラトランジスタＱ２のエミッタ面積のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１とＱ２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２のエミッタ電流密度がバイポーラトランジスタＱ１のエミッタ電流密度のｎ倍となるように設定される。バイポーラトランジスタＱ２のベースは、ノードＶ３に接続されている。
【００５０】
抵抗素子Ｒ１は、一端をノードＶ３に接続され、他端をバイポーラトランジスタＱ１のコレクタに接続されている。抵抗素子Ｒ２は、一端をノードＶ３に接続され、他端をバイポーラトランジスタＱ２のコレクタに接続されている。言い換えると、抵抗素子Ｒ１、Ｒ２は、一端を共通にノードＶ３に接続されている。抵抗素子Ｒ５は、バイポーラトランジスタＱ１、Ｑ２の共通に接続されたエミッタ（ノードＶ２）と接地ノードとの間に設けられている。抵抗素子Ｒ３は、バイポーラトランジスタＱ２のベースと接地ノードとの間に設けられている。抵抗素子Ｒ１、Ｒ２、Ｒ３（第１抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【００５１】
差動アンプＡ１は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位をそれぞれ入力され、電位差に応じた第１電圧をＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートへ出力する。
【００５２】
出力部１００は、例えば、抵抗素子Ｒ４を備えている。抵抗素子Ｒ４は、一端をチョッパー回路ＣＨ１に接続され、他端を接地ノードに接続されている。チョッパー回路ＣＨ１と抵抗素子Ｒ４との接続ノードの電圧が、出力電圧ＶＢＧＲ（基準電圧）となる。抵抗素子Ｒ４（第２抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【００５３】
この場合、ノードＶ３は、チョッパー回路ＣＨ１を介して、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか一方に接続される。一方、抵抗素子Ｒ４は、チョッパー回路ＣＨ１を介して、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか他方に接続される。
【００５４】
制御回路３０は、電圧発生回路１のトリミング動作時に、第１抵抗の抵抗値を調整するとき、抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値、又は、抵抗素子Ｒ３の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。その後、制御回路３０は、第２抵抗の抵抗値を調整するとき、抵抗素子Ｒ４の抵抗値を出力電圧ＶＢＧＲが期待値に近づくように調整する。
【００５５】
なお、電圧発生回路１のＢＧＲコア回路１０は、ノッチフィルターＮＦを備えていても良い。図５Ｂは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の他の構成例を示すブロック図である。この電圧発生回路１１（ＢＧＲコア回路１０１、電流生成部１１０１、出力部１００１）は、図５Ａの電圧発生回路１にノッチフィルターＮＦを追加した構成例である。一つのノッチフィルターＮＦは、差動アンプＡ１の出力端子とＰＭＯＳトランジスタＭＰ１のゲートとの間に設けられている。このノッチフィルターＮＦは、チョッパー回路ＣＨ１を使用するとき、ノイズの発生で差動アンプＡ１を介したフィードバックが上手くいかなくなることを防止する。他の一つのノッチフィルターＮＦは、チョッパー回路ＣＨ１と出力電圧ＶＢＧＲの出力端子との間に設けられている。このノッチフィルターＮＦは、チョッパー回路ＣＨ１を使用するとき、ノイズの発生で出力電圧ＶＢＧＲの値が乱れることを防止するので、特に効果的である。これらのノッチフィルターＮＦは、いずれか一方を用いても良いし、両方用いても良い。ただし、
【００５６】
また、電圧発生回路１のＢＧＲコア回路１０は、ＭＯＳトリミング回路１２０を備えていても良い。図５Ｃは、第１の実施の形態に係る半導体装置に内蔵される電圧発生回路の更に他の構成例を示すブロック図である。この電圧発生回路１２（ＢＧＲコア回路１０２、電流生成部１１０、出力部１００、ＭＯＳトリミング回路１２０）は、図５Ａの電圧発生回路１にＭＯＳトリミング回路１２０を追加した構成例である。ＭＯＳトリミング回路１２０は、複数のＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４と、複数の抵抗素子Ｒ０１〜Ｒ０４とを備えている。複数のＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４は、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＭＰ１、ＭＰ２とゲートを共通に接続されている。複数のＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４は、ソースをそれぞれ複数の抵抗素子Ｒ０１〜Ｒ０４を介して電源ノードＶｃｃに接続され、ドレインをそれぞれスイッチＳＷ０１〜ＳＷ０４に接続されている。スイッチＳＷ０１〜ＳＷ０４は、オンのとき、それぞれＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４のドレインを抵抗素子Ｒ４の一端に接続する。それにより、ＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４は、抵抗素子Ｒ４へ電流を供給する。ＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４が抵抗素子Ｒ４へ供給可能な電流は、ＰＭＯＳトランジスタＭＰ２が抵抗素子Ｒ４へ供給可能な電流よりも小さく設定する。それにより、ＰＭＯＳトランジスタＭＰ０１〜ＭＰ０４からの電流を、抵抗素子Ｒ４を流れる第２基準電流Ｉの微調整用とすることができる。その結果、抵抗素子Ｒ４の電圧降下である出力電圧ＶＢＧＲを、スイッチＳＷ０１〜ＳＷ０４のオン／オフで調整することができる（トリミングすることができる）。
【００５７】
なお、ＭＯＳトリミング回路１２０の構成は、図５Ｃの例に限定されない。例えば、図５Ｃの例とは逆に、ＰＭＯＳトランジスタＭＰ２の電流を引き抜くように、出力電圧ＶＢＧＲの出力端子と接地との間に、抵抗素子Ｒ４と並列に、スイッチＳＷ０１−ＰＭＯＳトランジスタＭＰ０１−抵抗素子Ｒ０１、スイッチＳＷ０２−ＰＭＯＳトランジスタＭＰ０２−抵抗素子Ｒ０２、スイッチＳＷ０３−ＰＭＯＳトランジスタＭＰ０３−抵抗素子Ｒ０３、スイッチＳＷ０４−ＰＭＯＳトランジスタＭＰ０４−抵抗素子Ｒ０４、を配置する。また、この構成は図５Ｃの構成に組み合わせてもよい。なお、非特許文献７にＭＯＳトランジスタを用いたトリミングが開示されている。
【００５８】
次に、図５Ａを参照して、本実施の形態に係る電圧発生回路１の動作（原理）について説明する。
【００５９】
（１）通常動作
まず、チョッパー回路ＣＨ１を停止した場合での、電圧発生回路１の動作について説明する。この場合、制御回路３０は、各抵抗素子の抵抗値を変更することはせず、チョッパー回路ＣＨ１も動作させない。そのため、ＰＭＯＳトランジスタＭＰ１は電流生成部１１０に、ＰＭＯＳトランジスタＭＰ２は出力部１００にそれぞれ接続され、その状態が維持されている。この場合での動作は、基本的に特許文献１に記載されているものと同様である。
【００６０】
図５Ａにおいて、抵抗素子Ｒ１に流れる電流をＩ１、抵抗素子Ｒ２に流れる電流をＩ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流をＩ、抵抗素子Ｒ１と抵抗素子Ｒ２の接続ノードＶ３の電圧をＶ３とし、Ｒ１＝Ｒ２を仮定する。また、カレントミラー回路ＣＭ１のミラー比を１：１として説明する。ただし、本実施の形態は、それに限定されず、ミラー比を変えることも可能である。なお、以降の説明では理解を容易にするためバイポーラトランジスタのベース電流は無視して計算するが、実際の設計におけるシミュレーションではベース電流を含めた計算を行う。
【００６１】
差動アンプＡ１による帰還が正常に動作していれば、バイポーラトランジスタＱ１のベース−エミッタ間電圧ＶＢＥ１とバイポーラトランジスタＱ２のベース−エミッタ間電圧ＶＢＥ２について、式（２）が成立する。
Ｒ２Ｉ２+ＶＢＥ１＝ＶＢＥ２  …（２）
よって、式（３）が得られる。
Ｉ２＝（ＶＢＥ２−ＶＢＥ１）／Ｒ２  …（３）
【００６２】
また、ノードＶ３から差動アンプＡ１の入力までのキルヒホッフ電圧則から以下の式（４）が成立する。
Ｖ３−Ｒ１Ｉ１＋ＶＯＳ＝Ｖ３−Ｒ２Ｉ２  …（４）
ここで、ＶＯＳは差動アンプＡ１の入力オフセット電圧である。よって、式（５）が得られる。
Ｉ１＝Ｉ２＋ＶＯＳ／Ｒ１  …（５）
【００６３】
したがって、出力電圧ＶＢＧＲは以下の式（６）で表すことができる。
ＶＢＧＲ＝Ｒ４Ｉ
＝Ｒ４（ＩＢＥ＋ＩＰＴＡＴ）
＝Ｒ４（ＶＢＥ２／Ｒ３＋Ｉ１＋Ｉ２）
＝Ｒ４（ＶＢＥ２／Ｒ３＋２Ｉ２−ＶＯＳ／Ｒ１）
＝Ｒ４（ＶＢＥ２／Ｒ３＋２（（ＶＢＥ２−ＶＢＥ１）／Ｒ２）−Ｒ４ＶＯＳ／Ｒ１）
＝Ｒ４（ＶＢＥ２／Ｒ３＋２ΔＶＢＥ／Ｒ２）−Ｒ４ＶＯＳ／Ｒ１
〜Ｒ４（ＶＢＥ２／Ｒ３＋２ΔＶＢＥ／Ｒ２）  …（６）
ただし、式（６）において、Ｒ４ＶＯＳ／Ｒ１＜＜１を仮定している。
【００６４】
ＢＧＲコア回路１０は、抵抗素子Ｒ３に流れるバイポーラトランジスタＱ２のＶＢＥに応じた電流（ＩＶＢＥ＝ＶＢＥ２／Ｒ３）と、抵抗素子Ｒ１、Ｒ２に流れる絶対温度に比例したＰＴＡＴ電流（ＩＰＴＡＴ＝Ｉ１＋Ｉ２）とを加算する。そして、電流ＩＶＢＥと電流ＩＰＴＡＴとを加算した電流Ｉを抵抗素子Ｒ４により電圧に変換して出力する。このとき、ＢＧＲコア回路１０は、上述のように式（６）で示されるＶＢＧＲ〜Ｒ４（ＶＢＥ２／Ｒ３＋２ΔＶＢＥ／Ｒ２）を出力する。
【００６５】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０は、通常動作を行う。
【００６６】
本実施のＢＧＲコア回路１０において、電流ＩＶＢＥとしては、概ね絶対温度に比例する領域が用いられる。ただし、そのときの比例係数は負である。一方、電流ＩＰＴＡＴは、絶対温度に比例するが、比例係数は正である。したがって、電流ＩＶＢＥと電流ＩＰＴＡＴとを加算することで、出力電圧ＶＢＧＲの温度に比例した係数をキャンセルすることができる。それにより、温度ドリフトの影響を抑制し、出力電圧ＶＢＧＲの精度を向上できる。
【００６７】
また、本実施の形態に係るＢＧＲコア回路１０は、抵抗素子Ｒ３、Ｒ２（＝Ｒ１）の値を、抵抗素子Ｒ４の値と比較して大きくすることにより、出力電圧ＶＢＧＲが１．０Ｖ以下となり、電源電圧Ｖｃｃは約１．０Ｖから動作可能となることが理解される。このことは式（６）からも容易に理解される。すなわち、抵抗素子Ｒ３、Ｒ２（＝Ｒ１）と抵抗素子Ｒ４の比を調整すれば、出力電圧ＶＢＧＲが１．０Ｖ以下の低電圧出力が可能となる。
【００６８】
（２）トリミング動作
次に、ＢＧＲコア回路１０のトリミング動作について説明する。トリミングは、ＢＧＲコア回路１０の製造後に、出力電圧ＶＢＧＲの調整のために行われる。この場合、制御回路３０は、必要に応じて、各抵抗素子の抵抗値を変更したり、チョッパー回路ＣＨ１を動作させたりする。
【００６９】
図７Ａ及び図７Ｂは、本実施の形態に係る半導体装置に内蔵される電圧発生回路の動作を示すフロー図である。
【００７０】
（ステップＳ０１）
図７Ａを参照して、制御回路３０は、外部から、又は半導体装置の内部の記憶部（図示されず）からトリミング初期値を読み込み、ＢＧＲコア回路１０にそのトリミング初期値を設定する。具体的には、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４を所望の初期値に設定する。
【００７１】
（ステップＳ０２）
制御回路３０は、室温での出力電圧ＶＢＧＲの値を測定する。測定は室温の一点のみである。
【００７２】
図８は、ステップＳ０２における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。例えば、曲線Ａは、理想的な温度ドリフト特性を示している。曲線Ｂ１は、抵抗素子の抵抗値のばらつき（抵抗小）及びＭＯＳトランジスタの閾値電圧のばらつき（Ｖｔｈ（ＭＰ２）＜Ｖｔｈ（ＭＰ１））がある場合での温度ドリフト特性を有する場合を示している。曲線Ｃ１は、抵抗素子の抵抗値のばらつき（抵抗小）がある場合での温度ドリフト特性を有する場合を示している。曲線Ｄ１は、ＭＯＳトランジスタの閾値電圧のばらつき（Ｖｔｈ（ＭＰ２）＜Ｖｔｈ（ＭＰ１））がある場合での温度ドリフト特性を有する場合を示している。曲線Ｅ１は、抵抗素子の抵抗値のばらつき（抵抗大）及びＭＯＳトランジスタの閾値電圧のばらつき（Ｖｔｈ（ＭＰ２）＞Ｖｔｈ（ＭＰ１））がある場合での温度ドリフト特性を有する場合を示している。
【００７３】
各場合では、室温での出力電圧ＶＢＧＲの値としてＶｂ１、Ｖｃ１、Ｖｄ１、Ｖｅ１が測定され、期待値（理想的な出力電圧ＶＢＧＲの値）のＶａからずれていることが判明する。しかし、室温一点での測定だけでは、そのずれの原因が、抵抗素子の抵抗値のばらつきのためであるのか、ＭＯＳトランジスタの閾値電圧のばらつきのためであるのか、その両方のためであるのかが判別できない。ここで、各曲線のおおよその形状が判れば、その判別は可能である。例えば、ＶＢＧＲ＝Ｖｃ１＝Ｖｄ１の場合、曲線Ｃ１なら抵抗素子の抵抗値のばらつき、曲線Ｄ１ならＭＯＳトランジスタの閾値電圧のばらつきと判別きる。しかし、各曲線のおおよその形状が判るためには、二点以上の温度での出力電圧ＶＢＧＲの値を測定する必要があり、コスト増加等が発生して好ましくない。そこでは、本実施の形態では、以下の各ステップを実行する。
【００７４】
（ステップＳ０３）
制御回路３０は、チョッパー回路を動作させる（オンにする）。この場合では、チョッパー回路ＣＨ１を動作させる。その結果、ＰＭＯＳトランジスタＭＰ１とＭＰ２の閾値電圧のばらつきが打ち消されて、ＭＯＳトランジスタの閾値電圧のばらつきによる出力電圧ＶＢＧＲのずれが解消される。すなわち、ＭＯＳトランジスタの閾値電圧のばらつきによる出力電圧ＶＢＧＲのずれが無視できる状態になる。
【００７５】
図９は、ステップＳ０３における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａである。
【００７６】
曲線Ｂ２は、チョッパー回路ＣＨ１の動作によりＭＯＳトランジスタの閾値電圧のばらつきが打ち消された結果、曲線Ｂ１が抵抗素子の抵抗値のばらつきのみの温度ドリフト特性へ変化した場合を示している。すなわち、出力電圧ＶＢＧＲが、ＭＯＳトランジスタの閾値電圧のばらつき分だけ、Ｖｂ１からＶｂ２へ減少している。このとき、電圧範囲ΔＶＲ１の変動はほとんどない。
【００７７】
曲線Ｃ２は、チョッパー回路ＣＨ１の動作によっても曲線Ｃ１が変化しない場合を示している。すなわち、出力電圧ＶＢＧＲは、Ｖｃ２＝Ｖｃ１で変化していない。ＭＯＳトランジスタの閾値電圧のばらつきを有さないため、チョッパー回路ＣＨ１の影響を受けないためである。
【００７８】
曲線Ｄ２は、チョッパー回路ＣＨ１の動作によりＭＯＳトランジスタの閾値電圧のばらつきが打ち消され、曲線Ｄ１がＭＯＳトランジスタの閾値電圧のばらつきのない温度ドリフト特性へ変化した場合を示している。すなわち、出力電圧ＶＢＧＲが、ＭＯＳトランジスタの閾値電圧のばらつき分だけ、Ｖｄ１からＶｄ２＝Ｖａへ減少し、理想的な曲線Ａと概ね等しくなっている。
【００７９】
曲線Ｅ２は、チョッパー回路ＣＨ１の動作によりＭＯＳトランジスタの閾値電圧のばらつきが打ち消され、曲線Ｅ１が、抵抗素子の抵抗値のばらつきのみの温度ドリフト特性へ変化した場合を示している。すなわち、出力電圧ＶＢＧＲが、ＭＯＳトランジスタの閾値電圧のばらつき分だけ、Ｖｅ１からＶｅ２へ増加している。このとき、電圧範囲ΔＶＲ２の変動はほとんどない。
【００８０】
（ステップＳ０４）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）と等しいか否か判定する。ここで、「等しい」とは、予め設定された誤差の範囲内ということである。出力電圧ＶＢＧＲが期待値と等しい場合（ステップＳ０４：Ｙｅｓ）、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲが期待値と等しくない場合（ステップＳ０４：Ｎｏ）、プロセスはステップＳ０５へ進む。
【００８１】
例えば、図９において、曲線Ｄ２の場合、出力電圧ＶＢＧＲが期待値と等しいので（ステップＳ０４：Ｙｅｓ）、プロセスはステップＳ０８へ進む。一方、曲線Ｂ２、Ｃ２、Ｅ２の場合、出力電圧ＶＢＧＲが期待値と等しくないので（ステップＳ０４：Ｎｏ）、プロセスはステップＳ０５へ進む。
【００８２】
（ステップＳ０５）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ０５：Ｙｅｓ）、プロセスはステップＳ０６へ進む。出力電圧ＶＢＧＲが期待値よりも大きくない（小さい）場合（ステップＳ０５：Ｎｏ）、プロセスはステップＳ０７へ進む。
【００８３】
例えば、図９において、曲線Ｂ２、Ｃ２の場合、出力電圧ＶＢＧＲが期待値よりも大きいので（ステップＳ０５：Ｙｅｓ）、プロセスはステップＳ０６へ進む。一方、曲線Ｅ２の場合、出力電圧ＶＢＧＲが期待値よりも大きくない（小さい）ので（ステップＳ０５：Ｎｏ）、プロセスはステップＳ０７へ進む。
【００８４】
（ステップＳ０６）
図７Ｂを参照して、制御回路３０は、抵抗素子の抵抗値のばらつきのみの温度ドリフト特性を補正するべく、ＰＴＡＴトリミング（Ｔ１の補正）を行う。具体的には、制御回路３０は、抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値を変更する。抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値の変更は、出力電圧ＶＢＧＲが所望の電圧（期待値）になるまで行う。
【００８５】
ここで、既述の式（６）に示されるように、出力電圧ＶＢＧＲの近似式は、ＶＢＧＲ〜Ｒ４（ＶＢＥ２／Ｒ３＋２ΔＶＢＥ／Ｒ２）と表現される。ここで、図５Ａや図５Ｂや図５ＣのＢＧＲコア回路１０、１０１、１０２では、バイポーラトランジスタＱ２のコレクタ・エミッタ電流Ｉ２（及びベース・エミッタ電流ＩＶＢＥ２）は、抵抗素子Ｒ１及びＲ２などの抵抗の絶対値が増加すると低下する傾向を有する。一方、コレクタ・エミッタ電流Ｉ２（及びベース・エミッタ電流ＩＶＢＥ２）は、抵抗素子Ｒ１及びＲ２などの抵抗の絶対値が低下すると増加する傾向を有する。そのため、ＶＢＥ２（＝（ｋＴ／ｑ）・ｌｎ（Ｉ２／ＩＳ）（ただし、ｋはボルツマン定数、ｑは電荷素量、Ｔは絶対温度、ＩＳは飽和電流）は、各抵抗素子の抵抗値の増加により、温度の上昇に対して、全体的に値が低下する（図２ＤのＲＨＩＧＨ、左欄参照）。一方、ＶＢＥ２は、各抵抗素子の抵抗値の減少により、温度の上昇に対して、全体的に値が増加する（図２ＤのＲＬＯＷ、左欄参照）。その結果、ＶＢＧＲは、各抵抗素子の抵抗値の増加により、温度の上昇に対して、全体的に値が低下する（図２ＤのＲＨＩＧＨ、右欄とグラフ参照）。一方、ＶＢＧＲは、各抵抗素子の抵抗値の減少により、温度の上昇に対して、全体的に値が増加する（図２ＤのＲＬＯＷ、右欄とグラフ参照）。
【００８６】
したがって、出力電圧ＶＢＧＲの温度依存性を低くしようとすれば、例えば、抵抗素子Ｒ１及びＲ２の抵抗値を上げることにより、上記近似式の括弧内の第２項のΔＶＢＥの係数１／Ｒ２が下がり、その結果ΔＶＢＥ／Ｒ２（ＩＰＴＡＴ）の傾きが下がることで達成できる。あるいは、抵抗素子Ｒ３の抵抗値を下げることにより、上記近似式の括弧内の第１項のＶＢＥ２の係数１／Ｒ３が上がり、ＶＢＥの温度依存性は負であるので、その結果ＶＢＥ２／Ｒ３（ＩＶＢＥ２）の傾きが下がることで達成できる。
一方、出力電圧ＶＢＧＲの温度依存性を高くしようとすれば、例えば、抵抗素子Ｒ１及びＲ２の抵抗値を下げることにより、上記近似式の括弧内の第２項のΔＶＢＥの係数１／Ｒ１が上がり、その結果ΔＶＢＥ／Ｒ２（ＩＰＴＡＴ）の傾きが上がることで達成できる。あるいは、抵抗素子Ｒ３の抵抗値を上げることにより、
上記近似式の括弧内の第１項のＶＢＥ２の係数１／Ｒ３が下がり、ＶＢＥの温度依存性は負であるので、その結果ＶＢＥ２／Ｒ３の傾きが上がることで達成できる。
抵抗の絶対値ばらつきについて述べたが、抵抗の相対ミスマッチに対してもＰＴＡＴな依存を示すため同様に扱うことができる。
【００８７】
上記のような出力電圧ＶＢＧＲのトリミングでは、通常は第２項のＰＴＡＴの調整（抵抗素子Ｒ１、Ｒ２の修正）でトリミングを行う。上下移動が少ないため調整が容易だからである。なお、第２項のΔＶＢＥの項に関するトリミングが厳密にはＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）トリミングそのものであり、第１項のＶＢＥの項に関するトリミングは厳密にはＣＴＡＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｔｏＡｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）トリミングである。しかし、ＣＴＡＴでも上記補正により、ＰＴＡＴと同程度の精度で補正が可能である。
【００８８】
この場合では、出力電圧ＶＢＧＲが期待値よりも大きい。そのため、出力電圧ＶＢＧＲを低くすべく、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）、又は、抵抗素子Ｒ３の抵抗値を下げる（低下させる）、という対応を行う。なお、抵抗素子Ｒ１及びＲ２、及び、抵抗素子Ｒ３のいずれを選択するかは任意である。しかし、上述のように調整のし易さから、第２項のＰＴＡＴの調整（抵抗素子Ｒ１、Ｒ２の修正）でトリミングを行うことが好ましい。
【００８９】
図１０Ａは、ステップＳ０６の具体的な動作の一例を示すフロー図である。
初期値として、抵抗素子Ｒ１（＝Ｒ２）は、その最大値Ｒ１ｍａｘと最小値Ｒ１ｍｉｎの中間の値に設定されている。具体的には、Ｒ１（＝Ｒ２）＝（Ｒ１ｍａｘ−Ｒ１ｍｉｎ）／２＋Ｒ１ｍｉｎ、である。また、初期値として、抵抗素子Ｒ３は、その最大値Ｒ３ｍａｘと最小値Ｒ３ｍｉｎの中間の値に設定されている。具体的には、Ｒ３＝（Ｒ３ｍａｘ−Ｒ３ｍｉｎ）／２＋Ｒ３ｍｉｎ、である。
（ステップＳ１６１）
制御回路３０は、所定の抵抗値ΔＲ１ｉ（ｉは自然数）分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）。初期値としてはｉ＝１、すなわち抵抗値ΔＲ１１である。ただし、抵抗値ΔＲ１ｉは、予め設定された抵抗値であり、ΔＲ１１＝（（Ｒ１ｍａｘ−Ｒ１ｍｉｎ）／２）／２、ΔＲ１２＝ΔＲ１１／２、ΔＲ１３＝ΔＲ１２／２＝ΔＲ１１／２２、ΔＲ１４＝ΔＲ１３／２＝ΔＲ１１／２３、…である。言い換えると、ΔＲ１１＝２１・ΔＲ１２＝２２・ΔＲ１３＝２３・ΔＲ１４＝…である。ΔＲ１ｉ＝ΔＲ１（ｉ−１）／２＝ΔＲ１１／２（ｉ−１）ともいえる。
又は、制御回路３０は、所定の抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を下げる（低下させる）。初期値としてはｉ＝１、すなわち抵抗値ΔＲ３１である。ただし、抵抗値ΔＲ３ｉは、予め設定された抵抗値であり、ΔＲ３１＝（（Ｒ３ｍａｘ−Ｒ３ｍｉｎ）／２）／２、ΔＲ３２＝ΔＲ３１／２、ΔＲ３３＝ΔＲ３２／２＝ΔＲ３１／２２、ΔＲ３４＝ΔＲ３３／２＝ΔＲ３１／２３、…である。言い換えると、ΔＲ３１＝２１・ΔＲ３２＝２２・ΔＲ３３＝２３・ΔＲ３４＝…である。ΔＲ３ｉ＝ΔＲ３（ｉ−１）／２＝ΔＲ３１／２（ｉ−１）ともいえる。
（ステップＳ１６２）
制御回路３０は、出力電圧ＶＢＧＲと期待値（理想的な値Ｖａ）との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さいか否かを判定する。Δαは、例えば、概ね目標精度程度の値とする。ここで、出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さい場合（ステップＳ１６２：Ｙｅｓ）、ステップＳ０６は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さくない（大きいか等しい）場合（ステップＳ１６２：Ｎｏ）、プロセスはステップＳ１６３へ進む。
（ステップＳ１６３）
制御回路３０は、抵抗素子Ｒ１及びＲ２を調整するときの調整幅である抵抗値ΔＲ１ｉの大きさを小さくする。具体的には、抵抗値ΔＲ１ｉにおいて、ｉ＝ｉ＋１とする。例えば、抵抗値ΔＲ１１を抵抗値ΔＲ１２に変更する。その結果、抵抗値ΔＲ１ｉは、直前の値の１／２の大きさになる。
又は、制御回路３０は、抵抗素子Ｒ３を調整するときの調整幅である抵抗値ΔＲ３ｉの大きさを小さくする。具体的には、抵抗値ΔＲ３ｉにおいて、ｉ＝ｉ＋１とする。例えば、抵抗値ΔＲ３１を抵抗値ΔＲ３２に変更する。その結果、抵抗値ΔＲ３ｉは、直前の値の１／２の大きさになる。
（ステップＳ１６４）
制御回路３０は、出力電圧ＶＢＧＲが、期待値Ｖａよりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ１６４：Ｎｏ）、プロセスはステップＳ１６５へ進む
。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ１６４：Ｙｅｓ）、プロセスはステップＳ１６６へ進む。
（ステップＳ１６５）
制御回路３０は、変更された抵抗値ΔＲ１ｉ分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を下げる（低下させる）。その後、プロセスはステップＳ１６２へ戻る。
（ステップＳ１６６）
制御回路３０は、変更された抵抗値ΔＲ１ｉ分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を上げる（増加させる）。その後、プロセスはステップＳ１６２へ戻る。
プロセスは、ステップＳ１６２に戻り、必要に応じて、ステップＳ１６３〜Ｓ１６６を実行する。
【００９０】
このようなバイナリサーチ動作（逐次比較動作）により、ステップＳ０６が実行される。なお、このステップＳ０６は一例であり、他の方法（例示：カウンタ動作）で、抵抗素子Ｒ１、Ｒ２やＲ３の値を調整して、出力電圧ＶＢＧＲを期待値と概ね等しくなるようにしても良い。
【００９１】
例えば、以下のような動作が考えられる。図１０Ｂは、ステップＳ０６の具体的な動作の他の例を示すフロー図である。
（ステップＳ６１）
制御回路３０は、所定の抵抗値ΔＲ１分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）。又は、制御回路３０は、所定の抵抗値ΔＲ３分だけ、抵抗素子Ｒ３の抵抗値を下げる（低下させる）。ただし、抵抗値ΔＲ１や抵抗値ΔＲ３の大きさは、予め設定されているものとする。
（ステップＳ６２）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ６２：Ｎｏ）、プロセスはステップＳ６１へ戻る。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ６２：Ｙｅｓ）、プロセスはステップＳ６３へ進む。
（ステップＳ６３）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さいか否かを判定する。Δαは、例えば、概ね目標精度程度の値とする。ここで、出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さい場合（ステップＳ６３：Ｙｅｓ）、ステップＳ０６は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも大きいか等しい場合（ステップＳ６３：Ｎｏ）、プロセスはステップＳ６４へ進む。
（ステップＳ６４）
制御回路３０は、抵抗値ΔＲ１（又は、抵抗値ΔＲ３）の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。
（ステップＳ６５）
制御回路３０は、変更された抵抗値ΔＲ１分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３分だけ、抵抗素子Ｒ３の抵抗値を上げる（増加させる）。
（ステップＳ６６）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ６６：Ｎｏ）、プロセスはステップＳ６５へ戻る。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ６６：Ｙｅｓ）、プロセスはステップＳ６７へ進む。
（ステップＳ６７）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さいか否かを判定する。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも小さい場合（ステップＳ６７：Ｙｅｓ）、ステップＳ０６は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δαよりも大きいか等しい場合（ステップＳ６７：Ｎｏ）、プロセスはステップＳ６８へ進む。
（ステップＳ６８）
制御回路３０は、抵抗値ΔＲ１（又は、抵抗値ΔＲ３）の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。プロセスは、ステップＳ６１に戻り、ステップＳ６１〜Ｓ６７を実行する。このような動作により、ステップＳ０６が実行される。
【００９２】
なお、図１０Ｂの動作において、抵抗値ΔＲ１やΔＲ３を概ね目標精度程度の一定値（最小値）とし、ステップＳ６４とＳ６８を省略することにより、ステップＳ０６としてカウンタ動作を行わせることも可能である。このようなカウンタ動作は、抵抗値ΔＲの最小値（一定値）で階段状に徐々に目標値に近づいて行くので所望の期待値に到達するのに、図１０Ａの動作と比較して時間はかかる。
【００９３】
図１１は、ステップＳ０６における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａ（期待値）である。
【００９４】
曲線Ｂ１の温度ドリフト特性は、チョッパー回路ＣＨ１の動作により、ＭＯＳトランジスタの閾値電圧のばらつきが打ち消され、抵抗素子の抵抗値のばらつきのみの曲線Ｂ２の温度ドリフト特性となっている。その後、ステップＳ０６において、抵抗素子Ｒ１及びＲ２や抵抗素子Ｒ３の調整により、曲線Ｂ２の値が低下して、理想的な曲線Ａと概ね等しい曲線Ｂ３になる。すなわち、室温での出力電圧ＶＢＧＲの値であるＶｂ３が、期待値であるＶａと概ね等しくなる。
【００９５】
また、曲線Ｃ１の温度ドリフト特性は、チョッパー回路ＣＨ１の動作においても、変動せずに、抵抗素子の抵抗値のばらつきのみの曲線Ｃ２の温度ドリフト特性となっている。その後、ステップＳ０６において、抵抗素子Ｒ１及びＲ２や抵抗素子Ｒ３の調整により、曲線Ｃ２の値が低下して、理想的な曲線Ａと概ね等しい曲線Ｃ３になる。すなわち、室温での出力電圧ＶＢＧＲの値であるＶｃ３が、期待値であるＶａと概ね等しくなる。
【００９６】
（ステップＳ０７）
制御回路３０は、抵抗素子の抵抗値のばらつきのみの温度ドリフト特性を補正するべく、ＰＴＡＴトリミング（Ｔ１の補正）を行う。具体的には、制御回路３０は、抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値を変更する。抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値の変更は、出力電圧ＶＢＧＲが所望の電圧（期待値）になるまで行う。この場合では、出力電圧ＶＢＧＲが期待値よりも小さいため、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）、又は、抵抗素子Ｒ３の抵抗値を上げる（増加させる）、という対応を行う。なお、抵抗素子Ｒ１及びＲ２、及び、抵抗素子Ｒ３のいずれを選択するかは任意である。しかし、上述のように調整のし易さから、第２項のＰＴＡＴの調整（抵抗素子Ｒ１、Ｒ２の修正）でトリミングを行うことが好ましい。
【００９７】
図１２Ａは、ステップＳ０７の具体的な動作の一例を示すフロー図である。
ステップＳ０６の場合と同様に、初期値として、抵抗素子Ｒ１（＝Ｒ２）は、その最大値Ｒ１ｍａｘと最小値Ｒ１ｍｉｎの中間の値に設定されている。また、初期値として、抵抗素子Ｒ３は、その最大値Ｒ３ｍａｘと最小値Ｒ３ｍｉｎの中間の値に設定されている。
（ステップＳ１７１）
制御回路３０は、所定の抵抗値ΔＲ１ｉ（ｉは自然数）分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）。初期値としてはｉ＝１、すなわち抵抗値ΔＲ１１である。ただし、抵抗値ΔＲ１ｉは、ステップＳ０６の場合と同様である。
又は、制御回路３０は、所定の抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を上げる（増加させる）。初期値としてはｉ＝１、すなわち抵抗値ΔＲ３１である。ただし、抵抗値ΔＲ３ｉは、ステップＳ０６の場合と同様である。
（ステップＳ１７２）
制御回路３０は、出力電圧ＶＢＧＲと期待値（理想的な値Ｖａ）との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも小さいか否かを判定する。Δβは、例えば、概ね目標精度程度の値とし、Δαと同じであってもよい。ここで、出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも小さい場合（ステップＳ１７２：Ｙｅｓ）、ステップＳ０７は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも小さくない（大きいか等しい）場合（ステップＳ１７２：Ｎｏ）、プロセスはステップＳ１７３へ進む。
（ステップＳ１７３）
制御回路３０は、抵抗素子Ｒ１及びＲ２を調整するときの調整幅である抵抗値ΔＲ１ｉの大きさを小さくする。具体的には、抵抗値ΔＲ１ｉにおいて、ｉ＝ｉ＋１とする。例えば、抵抗値ΔＲ１１を抵抗値ΔＲ１２に変更する。その結果、抵抗値ΔＲ１ｉは、直前の値の１／２の大きさになる。
又は、制御回路３０は、抵抗素子Ｒ３を調整するときの調整幅である抵抗値ΔＲ３ｉの大きさを小さくする。具体的には、抵抗値ΔＲ３ｉにおいて、ｉ＝ｉ＋１とする。例えば、抵抗値ΔＲ３１を抵抗値ΔＲ３２に変更する。その結果、抵抗値ΔＲ３ｉは、直前の値の１／２の大きさになる。
（ステップＳ１７４）
制御回路３０は、出力電圧ＶＢＧＲが、期待値Ｖａよりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ１７４：Ｎｏ）、プロセスはステップＳ１７５へ進む
。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ１７４：Ｙｅｓ）、プロセスはステップＳ１７６へ進む。
（ステップＳ１７５）
制御回路３０は、変更された抵抗値ΔＲ１ｉ分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を上げる（増加させる）。その後、プロセスはステップＳ１７２へ戻る。
（ステップＳ１７６）
制御回路３０は、変更された抵抗値ΔＲ１ｉ分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３ｉ分だけ、抵抗素子Ｒ３の抵抗値を下げる（低下させる）。その後、プロセスはステップＳ１７２へ戻る。
プロセスは、ステップＳ１７２に戻り、必要に応じて、ステップＳ１７３〜Ｓ１７６を実行する。
【００９８】
このようなバイナリサーチ動作（逐次比較動作）により、ステップＳ０７が実行される。なお、このステップＳ０７は一例であり、他の方法（例示：カウンタ動作）で、抵抗素子Ｒ１、Ｒ２やＲ３の値を調整して、出力電圧ＶＢＧＲを期待値と概ね等しくなるようにしても良い。
【００９９】
例えば、以下のような動作が考えられる。図１２Ｂは、ステップＳ０７の具体的な動作の他の例を示すフロー図である。
（ステップＳ７１）
制御回路３０は、所定の抵抗値ΔＲ１分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を下げる（低下させる）。又は、制御回路３０は、所定の抵抗値ΔＲ３分だけ、抵抗素子Ｒ３の抵抗値を上げる（増加させる）。ただし、抵抗値ΔＲ１や抵抗値ΔＲ３の大きさは、予め設定されているものとする。
（ステップＳ７２）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ７２：Ｎｏ）、プロセスはステップＳ７１へ戻る。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ７２：Ｙｅｓ）、ステップＳ７３へ進む。
（ステップＳ７３）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲＲ−Ｖａ｜が所定の値Δβよりも小さいか否かを判定する。Δβは、例えば、概ね目標精度程度の値とする。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲＲ−Ｖａ｜が所定の値Δβよりも小さい場合（ステップＳ７３：Ｙｅｓ）、ステップＳ０７は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲＲ−Ｖａ｜が所定の値Δβよりも大きいか等しい場合（ステップＳ７３：Ｎｏ）、プロセスはステップＳ７４へ進む。
（ステップＳ７４）
制御回路３０は、抵抗値ΔＲ１（又は、抵抗値ΔＲ３）の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。
（ステップＳ７５）
制御回路３０は、変更された抵抗値ΔＲ１分だけ、抵抗素子Ｒ１及びＲ２の抵抗値を上げる（増加させる）。又は、制御回路３０は、変更された抵抗値ΔＲ３分だけ、抵抗素子Ｒ３の抵抗値を下げる（低下させる）。
（ステップＳ７６）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ７６：Ｎｏ）、プロセスはステップＳ７５へ戻る。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ７６：Ｙｅｓ）、プロセスはステップＳ７７へ進む。
（ステップＳ７７）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも小さいか否かを判定する。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも小さい場合（ステップＳ７７：Ｙｅｓ）、ステップＳ０７は終了し、プロセスはステップＳ０８へ進む。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δβよりも大きいか等しい場合（ステップＳ７７：Ｎｏ）、プロセスはステップＳ７８へ進む。
（ステップＳ７８）
制御回路３０は、抵抗値ΔＲ１（又は、抵抗値ΔＲ３）の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。プロセスは、ステップＳ７１に戻り、ステップＳ７１〜Ｓ７７を実行する。このような動作により、ステップＳ０７が実行される。
【０１００】
なお、図１２Ｂの動作において、抵抗値ΔＲ１やΔＲ３を概ね目標精度程度の一定値（最小値）とし、ステップＳ７４とＳ７８を省略することにより、ステップＳ０７としてカウンタ動作を行わせることも可能である。このようなカウンタ動作は、抵抗値ΔＲの最小値（一定値）で階段状に徐々に目標値に近づいて行くので所望の期待値に到達するのに、図１２Ａの動作と比較して時間はかかる。
【０１０１】
図１３は、ステップＳ０７における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａ（期待値）である。
【０１０２】
曲線Ｅ１の温度ドリフト特性は、チョッパー回路ＣＨ１の動作により、ＭＯＳトランジスタの閾値電圧のばらつきが打ち消され、抵抗素子の抵抗値のばらつきのみの曲線Ｅ２の温度ドリフト特性となっている。その後、ステップＳ０６において、抵抗素子Ｒ１及びＲ２や抵抗素子Ｒ３の調整により、曲線Ｅ２の値が増加して、理想的な曲線Ａと概ね等しい曲線Ｅ３になる。すなわち、室温での出力電圧ＶＢＧＲの値であるＶｅ３が、期待値であるＶａと概ね等しくなる。
【０１０３】
（ステップＳ０８）
制御回路３０は、チョッパー回路を停止する（オフにする）。ここでは、チョッパー回路ＣＨ１を停止する（オフにする）。その結果、ＰＭＯＳトランジスタＭＰ１とＭＰ２の閾値電圧のばらつきが回復して、ＭＯＳトランジスタの閾値電圧のばらつきによる出力電圧ＶＢＧＲのずれが再び出現する。すなわち、ＭＯＳトランジスタの閾値電圧のばらつきによる出力電圧ＶＢＧＲのずれが無視できない状態になる。
【０１０４】
図１４は、ステップＳ０８における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａである。
【０１０５】
チョッパー回路ＣＨ１を停止する前、図８で示された曲線Ｂ１、Ｃ１、Ｄ１、Ｅ１は、ステップＳ０８の直前の時点で、理想的な曲線Ａと重なって、曲線Ｂ３、Ｃ３、Ｄ２、Ｅ３となっている。すなわち、抵抗素子の抵抗値のばらつきのない温度ドリフト特性となる。ただし、ＭＯＳトランジスタの閾値電圧のばらつきは本質的には解消されておらず、チョッパー回路ＣＨ１の動作によって隠されている。しかし、チョッパー回路ＣＨ１の停止により、ＭＯＳトランジスタの閾値電圧のばらつきが再び出現し、出力電圧ＶＢＧＲのずれ、すなわち温度ドリフト特性のずれとして現れる。その温度ドリフト特性のずれを示しているのが曲線Ｆ１（室温でＶｆ１）や曲線Ｆ２（室温でＶｆ２）である。
【０１０６】
曲線Ｆ１は、ＰＭＯＳトランジスタＭＰ２の閾値電圧ＶｔｈＭＰ２＜ＰＭＯＳトランジスタＭＰ２の閾値電圧ＶｔｈＭＰ１、を示している。曲線Ｆ１は、チョッパー回路ＣＨ１を停止した後の曲線Ｂ３、Ｃ３、Ｄ２に対応している。一方、曲線Ｆ２は、ＰＭＯＳトランジスタＭＰ２の閾値電圧ＶｔｈＭＰ２＞ＰＭＯＳトランジスタＭＰ２の閾値電圧ＶｔｈＭＰ１、を示している。曲線Ｆ２は、チョッパー回路ＣＨ１を停止した後の曲線Ｅ３に対応している。これら曲線Ｆ１、Ｆ２の状態では、温度ドリフトは低減されているが、出力電圧ＶＢＧＲが理想的な曲線Ａから平行移動してしまいっている。
【０１０７】
（ステップＳ０９）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）と等しいか否か判定する。ここで、「等しい」とは、予め設定された誤差の範囲内ということができる。出力電圧ＶＢＧＲが期待値と等しい場合（ステップＳ０９：Ｙｅｓ）、プロセスは終了する。出力電圧ＶＢＧＲが期待値と等しくない場合（ステップＳ０９：Ｎｏ）、プロセスはステップＳ１０へ進む。
【０１０８】
例えば、図１４において、チョッパー回路ＣＨ１をオフしても曲線Ａと重なっている（Ｖａ）場合、出力電圧ＶＢＧＲが期待値と等しいので（ステップＳ０９：Ｙｅｓ）、プロセスは終了する。一方、曲線Ｆ１、Ｆ２の場合、出力電圧ＶＢＧＲが期待値と等しくないので（ステップＳ０９：Ｎｏ）、プロセスはステップＳ１０へ進む。
【０１０９】
（ステップＳ１０）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ１０：Ｙｅｓ）、プロセスはステップＳ１１へ進む。出力電圧ＶＢＧＲが期待値よりも大きくない（小さい）場合（ステップＳ１０：Ｎｏ）、プロセスはステップＳ１２へ進む。
【０１１０】
例えば、図１４において、曲線Ｆ１の場合、出力電圧ＶＢＧＲが期待値よりも大きいので（ステップＳ１０：Ｙｅｓ）、プロセスはステップＳ１１へ進む。一方、曲線Ｆ２の場合、出力電圧ＶＢＧＲが期待値よりも大きくない（小さい）ので（ステップＳ１０：Ｎｏ）、プロセスはステップＳ１２へ進む。
【０１１１】
（ステップＳ１１）
制御回路３０は、ＭＯＳトランジスタの閾値電圧のばらつきのみの温度ドリフト特性を補正するべく、絶対値トリミング（Ｔ０の補正）を行う。具体的には、制御回路３０は、抵抗素子Ｒ４の抵抗値を変更する。抵抗素子Ｒ４の抵抗値の変更は、出力電圧ＶＢＧＲが所望の電圧（期待値）になるまで行う。
【０１１２】
ここで、既述の式（６）に示されるように、出力電圧ＶＢＧＲの近似式は、ＶＢＧＲ〜Ｒ４（ＶＢＥ２／Ｒ３＋２ΔＶＢＥ／Ｒ１）と表現される。したがって、出力電圧ＶＢＧＲを低くしようとすれば、Ｒ４を下げることで達成できる。一方、出力電圧ＶＢＧＲを高くしようとすれば、Ｒ４を上げることで達成できる。
【０１１３】
この場合では、出力電圧ＶＢＧＲが期待値よりも大きいため、出力電圧ＶＢＧＲを低くすべく、抵抗素子Ｒ４の抵抗値を下げる（低下させる）、という対応を行う。
【０１１４】
図１５Ａは、ステップＳ０６の具体的な動作の一例を示すフロー図である。
初期値として、抵抗素子Ｒ４は、その最大値Ｒ４ｍａｘと最小値Ｒ４ｍｉｎの中間の値に設定されている。具体的には、Ｒ４＝（Ｒ４ｍａｘ−Ｒ４ｍｉｎ）／２＋Ｒ４ｍｉｎ、である。
（ステップＳ２１１）
制御回路３０は、所定の抵抗値ΔＲ４ｐ（ｐは自然数）分だけ、抵抗素子Ｒ４の抵抗値を下げる（低下させる）。初期値としてはｐ＝１、すなわち抵抗値ΔＲ４１である。ただし、抵抗値ΔＲ４ｐは、予め設定された抵抗値であり、ΔＲ４１＝（（Ｒ４ｍａｘ−Ｒ４ｍｉｎ）／２）／２、ΔＲ４２＝ΔＲ４１／２、ΔＲ４３＝ΔＲ４２／２＝ΔＲ４１／２２、ΔＲ４４＝ΔＲ４３／２＝ΔＲ４１／２３、…である。言い換えると、ΔＲ４１＝２１・ΔＲ４２＝２２・ΔＲ４３＝２３・ΔＲ４４＝…である。ΔＲ４ｐ＝ΔＲ４（ｐ−１）／２＝ΔＲ４１／２（ｐ−１）ともいえる。
（ステップＳ２１２）
制御回路３０は、出力電圧ＶＢＧＲと期待値（理想的な値Ｖａ）との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さいか否かを判定する。Δγは、例えば、概ね目標精度程度の値とし、Δαと同じであってもよい。ここで、出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さい場合（ステップＳ２１２：Ｙｅｓ）、ステップＳ１１は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さくない（大きいか等しい）場合（ステップＳ２１２：Ｎｏ）、プロセスはステップＳ２１３へ進む。
（ステップＳ２１３）
制御回路３０は、抵抗素子Ｒ４を調整するときの調整幅である抵抗値ΔＲ４ｐの大きさを小さくする。具体的には、抵抗値ΔＲ４ｐにおいて、ｐ＝ｐ＋１とする。例えば、抵抗値ΔＲ４１を抵抗値ΔＲ４２に変更する。その結果、抵抗値ΔＲ４ｐは、直前の値の１／２の大きさになる。
（ステップＳ２１４）
制御回路３０は、出力電圧ＶＢＧＲが、期待値Ｖａよりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ２１４：Ｎｏ）、プロセスはステップＳ２１５へ進む
。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ２１４：Ｙｅｓ）、プロセスはステップＳ２１６へ進む。
（ステップＳ２１５）
制御回路３０は、変更された抵抗値ΔＲ４ｐ分だけ、抵抗素子Ｒ４の抵抗値を下げる（低下させる）。その後、プロセスはステップＳ２１２へ戻る。
（ステップＳ２１６）
制御回路３０は、変更された抵抗値ΔＲ４ｐ分だけ、抵抗素子Ｒ４の抵抗値を上げる（増加させる）。その後、プロセスはステップＳ２１２へ戻る。
プロセスは、ステップＳ２１２に戻り、必要に応じて、ステップＳ２１３〜Ｓ２１６を実行する。
【０１１５】
このようなバイナリサーチ動作（逐次比較動作）により、ステップＳ１１が実行される。なお、このステップＳ１１は一例であり、他の方法（例示：カウンタ動作）で、抵抗素子Ｒ４の値を調整して、出力電圧ＶＢＧＲを期待値と概ね等しくなるようにしても良い。
【０１１６】
例えば、以下のような動作が考えられる。図１５Ｂは、ステップＳ１１の具体的な動作の他の例を示すフロー図である。
（ステップＳ１１１）
制御回路３０は、所定の抵抗値ΔＲ４分だけ、抵抗素子Ｒ４の抵抗値を下げる（低下させる）。ただし、抵抗値ΔＲ４の大きさは、予め設定されているものとする。
（ステップＳ１１２）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ１１２：Ｎｏ）、プロセスはステップＳ１１１へ戻る。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ１１２：Ｙｅｓ）、プロセスはステップＳ１１３へ進む。
（ステップＳ１１３）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さいか否かを判定する。Δγは、例えば、概ね目標精度程度の値とする。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さい場合（ステップＳ１１３：Ｙｅｓ）、ステップＳ１１は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも大きいか等しい場合（ステップＳ１１３：Ｎｏ）、プロセスはステップＳ１１４へ進む。
（ステップＳ１１４）
制御回路３０は、抵抗値ΔＲ４の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。
（ステップＳ１１５）
制御回路３０は、変更された抵抗値ΔＲ４分だけ、抵抗素子Ｒ４の抵抗値を上げる（増加させる）。
（ステップＳ１１６）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ１１６：Ｎｏ）、プロセスはステップＳ１１５へ戻る。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ１１６：Ｙｅｓ）、プロセスはステップＳ１１７へ進む。
（ステップＳ１１７）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さいか否かを判定する。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも小さい場合（ステップＳ１１７：Ｙｅｓ）、ステップＳ１１は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δγよりも大きいか等しい場合（ステップＳ１１７：Ｎｏ）、プロセスはステップＳ１１８へ進む。
（ステップＳ１１８）
制御回路３０は、抵抗値ΔＲ４の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。プロセスは、ステップＳ１１１に戻り、ステップＳ１１１〜Ｓ１１７を実行する。このような動作により、ステップＳ１１が実行される。
【０１１７】
なお、図１５Ｂの動作において、抵抗値ΔＲ４を概ね目標精度程度の一定値（最小値）とし、ステップＳ１１４とＳ１１８を省略することにより、ステップＳ１１としてカウンタ動作を行わせることも可能である。このようなカウンタ動作は、抵抗値ΔＲの最小値（一定値）で階段状に徐々に目標値に近づいて行くので所望の期待値に到達するのに、図１５Ａの動作と比較して時間はかかる。
【０１１８】
図１６は、ステップＳ１１における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａ（期待値）である。
【０１１９】
曲線Ｆ１の温度ドリフト特性は、抵抗素子の抵抗値のばらつきが調整されて除去され、ＭＯＳトランジスタの閾値電圧のばらつきのみとなっている。その後、ステップＳ１１において、抵抗素子Ｒ４の調整により、曲線Ｆ１の値が低下して、理想的な曲線Ａと概ね等しい曲線になる。すなわち、室温での出力電圧ＶＢＧＲの値であるＶｆ１が、期待値であるＶａと概ね等しくなる。
【０１２０】
（ステップＳ１２）
制御回路３０は、ＭＯＳトランジスタの閾値電圧のばらつきのみの温度ドリフト特性を補正するべく、絶対値トリミング（Ｔ０の補正）を行う。具体的には、制御回路３０は、抵抗素子Ｒ４の抵抗値を変更する。抵抗素子Ｒ４の抵抗値の変更は、出力電圧ＶＢＧＲが所望の電圧（期待値）になるまで行う。この場合では、出力電圧ＶＢＧＲが期待値よりも小さいため、抵抗素子Ｒ４の抵抗値を上げる（増加させる）、という対応を行う。
【０１２１】
図１７Ａは、ステップＳ１２の具体的な動作の一例を示すフロー図である。
ステップＳ１１の場合と同様に、初期値として、抵抗素子Ｒ４は、その最大値Ｒ４ｍａｘと最小値Ｒ４ｍｉｎの中間の値に設定されている。
（ステップＳ２２１）
制御回路３０は、所定の抵抗値ΔＲ４ｐ（ｐは自然数）分だけ、抵抗素子Ｒ４の抵抗値を上げる（増加させる）。初期値としてはｐ＝１、すなわち抵抗値ΔＲ４１である。ただし、抵抗値ΔＲ４ｐは、ステップＳ１１の場合と同様である。
（ステップＳ２２２）
制御回路３０は、出力電圧ＶＢＧＲと期待値（理想的な値Ｖａ）との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さいか否かを判定する。Δεは、例えば、概ね目標精度程度の値とし、Δαと同じであってもよい。ここで、出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さい場合（ステップＳ２２２：Ｙｅｓ）、ステップＳ１２は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値との差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さくない（大きいか等しい）場合（ステップＳ２２２：Ｎｏ）、プロセスはステップＳ２２３へ進む。
（ステップＳ２２３）
制御回路３０は、抵抗素子Ｒ４を調整するときの調整幅である抵抗値ΔＲ４ｐの大きさを小さくする。具体的には、抵抗値ΔＲ４ｐにおいて、ｐ＝ｐ＋１とする。例えば、抵抗値ΔＲ４１を抵抗値ΔＲ４２に変更する。その結果、抵抗値ΔＲ４ｐは、直前の値の１／２の大きさになる。
（ステップＳ２２４）
制御回路３０は、出力電圧ＶＢＧＲが、期待値Ｖａよりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ２２４：Ｎｏ）、プロセスはステップＳ２２５へ進む
。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ２２４：Ｙｅｓ）、プロセスはステップＳ２２６へ進む。
（ステップＳ２２５）
制御回路３０は、変更された抵抗値ΔＲ４ｐ分だけ、抵抗素子Ｒ４の抵抗値を上げる（増加させる）。その後、プロセスはステップＳ２２２へ戻る。
（ステップＳ２２６）
制御回路３０は、変更された抵抗値ΔＲ４ｐ分だけ、抵抗素子Ｒ４の抵抗値を下げる（低下させる）。その後、プロセスはステップＳ２２２へ戻る。
プロセスは、ステップＳ２２２に戻り、必要に応じて、ステップＳ２２３〜Ｓ２２６を実行する。
【０１２２】
このようなバイナリサーチ動作（逐次比較動作）により、ステップＳ１２が実行される。なお、このステップＳ１２は一例であり、他の方法（例示：カウンタ動作）で、抵抗素子Ｒ４の値を調整して、出力電圧ＶＢＧＲを期待値と概ね等しくなるようにしても良い。
【０１２３】
例えば、以下のような動作が考えられる。図１７Ｂは、ステップＳ１２の具体的な動作の他の例を示すフロー図である。
（ステップＳ１２１）
制御回路３０は、所定の抵抗値ΔＲ４分だけ、抵抗素子Ｒ４の抵抗値を上げる（増加させる）。ただし、抵抗値ΔＲ４の大きさは、予め設定されているものとする。
（ステップＳ１２２）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも大きいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも小さい場合（ステップＳ１２２：Ｎｏ）、プロセスはステップＳ１２１へ戻る。出力電圧ＶＢＧＲが期待値よりも大きいか等しい場合（ステップＳ１２２：Ｙｅｓ）、プロセスはステップＳ１２３へ進む。
（ステップＳ１２３）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さいか否かを判定する。Δεは、例えば、概ね目標精度程度の値とする。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さい場合（ステップＳ１２３：Ｙｅｓ）、ステップＳ１２は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも大きいか等しい場合（ステップＳ１２３：Ｎｏ）、プロセスはステップＳ１２４へ進む。
（ステップＳ１２４）
制御回路３０は、抵抗値ΔＲ４の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。
（ステップＳ１２５）
制御回路３０は、変更された抵抗値ΔＲ４分だけ、抵抗素子Ｒ４の抵抗値を下げる（低下させる）。
（ステップＳ１２６）
制御回路３０は、出力電圧ＶＢＧＲが、期待値（理想的な値Ｖａ）よりも小さいか等しいか否か判定する。ここで、出力電圧ＶＢＧＲが期待値よりも大きい場合（ステップＳ１２６：Ｎｏ）、プロセスはステップＳ１２５へ戻る。出力電圧ＶＢＧＲが期待値よりも小さいか等しい場合（ステップＳ１２６：Ｙｅｓ）、プロセスはステップＳ１２７へ進む。
（ステップＳ１２７）
制御回路３０は、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さいか否かを判定する。ここで、出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さい場合（ステップＳ１２７：Ｙｅｓ）、ステップＳ１２は終了し、プロセスは終了する。出力電圧ＶＢＧＲと期待値Ｖａとの差の絶対値｜ＶＢＧＲ−Ｖａ｜が所定の値Δεよりも小さくない（大きいか等しい）場合（ステップＳ１２７：Ｎｏ）、プロセスはステップＳ１２８へ進む。
（ステップＳ１２８）
制御回路３０は、抵抗値ΔＲ４の大きさを変更する（小さくする）。例えば、直前の値の１／２とする。ただし、その大きさは、目標精度よりも小さくならないようにする。プロセスは、ステップＳ１２１に戻り、ステップＳ１２１〜Ｓ１２７を実行する。このような動作により、ステップＳ１２が実行される。
【０１２４】
なお、図１７Ｂの動作において、抵抗値ΔＲ４を概ね目標精度程度の一定値（最小値）とし、ステップＳ１２４とＳ１２８を省略することにより、ステップＳ１１としてカウンタ動作を行わせることも可能である。このようなカウンタ動作は、抵抗値ΔＲの最小値（一定値）で階段状に徐々に目標値に近づいて行くので所望の期待値に到達するのに、図１７Ａの動作と比較して時間はかかる。
【０１２５】
図１８は、ステップＳ１２における温度ドリフト特性の例を模式的に示すグラフである。縦軸は出力電圧ＶＢＧＲ、横軸は温度である。曲線Ａは、上述のように理想的な温度ドリフト特性を示している。室温での出力電圧ＶＢＧＲの値はＶａ（期待値）である。
【０１２６】
曲線Ｆ２の温度ドリフト特性は、抵抗素子の抵抗値のばらつきが調整されて除去され、ＭＯＳトランジスタの閾値電圧のばらつきのみとなっている。その後、ステップＳ１２において、抵抗素子Ｒ４の調整により、曲線Ｆ２の値が増加して、理想的な曲線Ａと概ね等しい曲線になる。すなわち、室温での出力電圧ＶＢＧＲの値であるＶｆ２が、期待値であるＶａと概ね等しくなる。
【０１２７】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０は、チョッパー回路ＣＨ１を用いたトリミング動作を行う。
【０１２８】
本実施の形態によれば、半導体装置のＢＧＲコア回路を一温度でトリミングするとき、チョッパー回路ＣＨ１を用いることで、Ｔ１に依存する成分のばらつきと、Ｔ０に依存する成分のばらつきとを分離することができる。それにより、Ｔ１に依存する成分のばらつきによる出力電圧ＶＢＧＲのずれを調整し、その後にＴ０に依存する成分のばらつきによる出力電圧ＶＢＧＲのずれを調整することができる。したがって、一温度でトリミングする場合であっても、Ｔ１に依存する成分のばらつきと、Ｔ０に依存する成分のばらつきとを取り違えるなどして、出力電圧ＶＢＧＲのずれの調整を誤った方法で行うことを防止することができる。その結果、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度でトリミングを行うことが可能となる。
【０１２９】
例えば、本実施の形態のＢＧＲコア回路を一温度でトリミングするとき、チョッパー回路ＣＨ１を用いることで、抵抗素子の抵抗値のばらつきと、ＭＯＳトランジスタの閾値電圧のばらつきとを分離することができる。それにより、抵抗素子の抵抗値のばらつきによる出力電圧ＶＢＧＲのずれを調整し、その後にＭＯＳトランジスタの閾値電圧のばらつきによる出力電圧ＶＢＧＲのずれを調整することができる。したがって、一温度でトリミングする場合であっても、抵抗素子の抵抗値のばらつきと、ＭＯＳトランジスタの閾値電圧のばらつきとを取り違えるなどして、出力電圧ＶＢＧＲのずれの調整を誤った方法で行うことを防止することができる。その結果、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度でトリミングを行うことが可能となる。
【０１３０】
また、本実施の形態によれば、通常動作時に随時チョッパー回路を動作させる必要がない。そのため、通常動作時でのチョッパー回路による雑音の影響を考慮する必要がなくなる。加えて、通常動作時ではチョッパー回路がオフしているので、チョッパー回路による消費電力の増大を抑えることが可能である。更に、コストを増大させる複数温度トリミングを用いず、コストパフォーマンスの高い一温度トリミングにより、高い精度を達成できる。したがって、低電圧、高精度（ばらつきが小さく、温度ドリフトも小さい）、低消費電力、低雑音、かつ、低コストである電圧発生回路を実現することができる。その結果、例えば携帯医療端末などにも使用可能となるというように、より広範なアプリケーションに適用することが可能となる。
【０１３１】
（第２の実施の形態）
第２の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、ＢＧＲコア回路１０に対して補正回路２０を更に設けた点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【０１３２】
図１９は、第２の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１３は、図５Ａの電圧発生回路１において、補正回路２０を更に設けている。電圧発生回路１３は、ＢＧＲコア回路１０及び制御回路３０に加えて、補正回路２０を具備している。
【０１３３】
補正回路２０は、出力電圧ＶＢＧＲ又はそれに対応した電圧ＶＢＧＲＣからバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３を減算した電圧に応じた補正電流Ｉｃｏｍｐを生成する。そして、生成された補正電流Ｉｃｏｍｐを電流生成部１１０に帰還させる。補正回路２０は、例えば、差動アンプＡ２と、バイポーラトランジスタＱ３と、抵抗素子Ｒ６と、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とを備えている。
【０１３４】
差動アンプＡ２は、ＢＧＲコア回路１０の出力電圧ＶＢＧＲ又はそれに対応した電圧ＶＢＧＲＣを入力され、ボルテージフォロアを構成する。バイポーラトランジスタＱ３は、ベースに差動アンプＡ２の出力端子を接続されている。抵抗素子Ｒ６は、バイポーラトランジスタＱ３のエミッタと接地との間に設けられている。ＰＭＯＳトランジスタＭＰ３は、ソースに電源ノードＶｃｃを接続され、ドレインにゲート及びバイポーラトランジスタＱ３のコレクタを接続されている。ＰＭＯＳトランジスタＭＰ４は、ソースに電源ノードＶｃｃを接続され、ゲートにＰＭＯＳトランジスタＰＭ３のゲートを接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、バイポーラトランジスタＱ３のコレクタ側に流れる電流に応じてＰＭＯＳトランジスタＭＰ４から補正電流Ｉｃｏｍｐを出力するカレントミラー回路を構成している。特に制限されないが、補正電流Ｉｃｏｍｐは、電流生成部１１０の抵抗素子Ｒ５とバイポーラトランジスタＱ１、Ｑ２の共通に接続されたエミッタとの間に帰還される。このようにフィードバック方式とすることにより、補正回路２０に用いる差動アンプやカレントミラーといった要素回路に高い精度が必要されず、大きな面積や電流を追加することなく精度の向上が可能となる。
【０１３５】
なお、差動アンプＡ２はバイポーラトランジスタＱ３のベース電流を供給するために設けたものである。しかし、ＰＭＯＳトランジスタＭＰ２から直接ベース電流を供給することによる出力電圧ＶＢＧＲ（基準電圧）への影響が無視できる場合には省略してもよい。補正回路２０の詳細な動作原理については特許文献１に記載されている。
【０１３６】
この場合、制御回路３０は、ＢＧＲコア回路１０に加えて更に補正回路２０を制御する。
【０１３７】
本実施の形態に係る電圧発生回路１３の動作については、補正回路２０による補正電流Ｉｃｏｍｐのフィードバックがある他は、第１の実施の形態と同様であるので、その説明を省略する。
【０１３８】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態では、補正回路２０を用いることにより、出力電圧ＶＢＧＲの精度を更に高めることができる。
【０１３９】
（第３の実施の形態）
第３の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、ＢＧＲコア回路１０ａの構成の点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【０１４０】
図２０Ａは、第３の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１ａは、ＢＧＲコア回路１０ａと制御回路３０とを具備し、更に基準電流生成回路４０を具備していても良い。
【０１４１】
ＢＧＲコア回路１０ａは、出力電圧ＶＢＧＲ（基準電圧）を生成して出力する。ＢＧＲコア回路１０ａは、外観的には非特許文献２に開示されている。ただし、後述されるように、差動アンプＡ３の構成が非特許文献２と相違している。基準電流生成回路４０は、基準電流ＩＲＥＦを生成して出力する。制御回路３０は、ＢＧＲコア回路１０ａに加えて、更に基準電流生成回路４０を制御する。
【０１４２】
ＢＧＲコア回路１０ａは、電流生成部１１０ａと出力部１００ａとを備えている。電流生成部１１０ａは、エミッタ面積の異なる２つのバイポーラトランジスタＱ１１、Ｑ１２のベース−エミッタ間電圧（ＶＢＥ１１、ＶＢＥ１２）の差電圧に応じた電流（Ｉ１１）と、バイポーラトランジスタＱ１２のＰＮ接合の順方向電圧に応じた電流（Ｉ１２）とを加算した第１基準電流（Ｉ１１＋Ｉ１２）を生成する。電流生成部１１０ａは、バイポーラトランジスタＱ１１のコレクタ電圧と、バイポーラトランジスタＱ１２のコレクタ電圧とを出力部１００ａへ出力する。出力部１００ａは、第１基準電流に対応する出力電圧（基準電圧）ＶＢＧＲ＝ＶＢＥ１２＋Ｒ１１×（Ｉ１１＋Ｉ１２）を生成する。その詳細は後述される。
【０１４３】
ＢＧＲコア回路１０ａは、電流生成部１１０ａは、抵抗素子Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３と、ＮＰＮ型のバイポーラトランジスタＱ１１、Ｑ１２とを備えている。抵抗素子Ｒ１２は、一端を電源ノードＶｃｃに接続されている。バイポーラトランジスタＱ１１は、コレクタを抵抗素子Ｒ１２の他端に接続されている。抵抗素子Ｒ１０は、一端をバイポーラトランジスタＱ１１のエミッタに接続されている。抵抗素子Ｒ１１は、一端を抵抗素子Ｒ１０の他端に、他端を接地ノードにそれぞれ接続されている。抵抗素子Ｒ１３は、一端を電源ノードＶｃｃに接続されている。バイポーラトランジスタＱ１２は、コレクタを抵抗素子Ｒ１３の他端に、エミッタを抵抗素子Ｒ１０とＲ１１との接続点にそれぞれ接続されている。バイポーラトランジスタＱ１１、Ｑ１２は、ベースを共通に接続されている。抵抗素子Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３は可変抵抗素子である。
【０１４４】
出力部１００ａは、差動アンプＡ３を備えている。差動アンプＡ３は、２つの入力端子をそれぞれバイポーラトランジスタＱ１１、Ｑ１２のコレクタに接続され、出力端子をバイポーラトランジスタＱ１１、Ｑ１２のベースに共通に接続されている。差動アンプＡ３の出力が、出力電圧ＶＢＧＲ（基準電圧）である。
【０１４５】
出力電圧（基準電圧）ＶＢＧＲ＝ＶＢＥ１２＋Ｒ１１×（Ｉ１１＋Ｉ１２）は、以下のようになる。
バイポーラトランジスタＱ１１、Ｑ１２のベース−エミッタ間電圧の関係より、
ＶＢＥ１１＋Ｒ１０×Ｉ１１＝ＶＢＥ１２
となる。よって、
Ｉ１１＝（ＶＢＥ１２−ＶＢＥ１１）／Ｒ１０
＝ΔＶＢＥ／Ｒ１０
である。ここで、Ｉ１１＝Ｉ１２とすると、
ＶＢＧＲ＝ＶＢＥ１２＋Ｒ１１×（Ｉ１１＋Ｉ１２）
＝ＶＢＥ１２＋Ｒ１１×２×Ｉ１１
＝ＶＢＥ１２＋Ｒ１１×２×ΔＶＢＥ／Ｒ１０
となる。
【０１４６】
図２１は、差動アンプＡ３の構成例を示す回路図である。
差動アンプＡ３は、フォールデッドカスコード型の差動アンプである。差動アンプは、電流源６０と、差動入力部６１と、負荷部６２と、カレントミラー部６３とを備えている。電流源６０は、ＮＭＯＳトランジスタＭＮ６０を備えている。ＮＭＯＳトランジスタＭＮ６０は、ソースを接地に接続され、ゲートにバイアス電圧Ｖｂｎ２を供給される。差動入力部６１は、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２とチョッパー回路ＣＨ６１とを備えている。ＮＭＯＳトランジスタＭＮ６１は、ソースをＮＭＯＳトランジスタＭＮ６０のドレインに、ゲートを、チョッパー回路ＣＨ６１を介して差動アンプの入力端子Ｖｉｎ１及びＶｉｎ２のうちの一方に、ドレインを負荷部６２にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ６２は、ソースをＮＭＯＳトランジスタＭＮ６０のドレインに、ゲートを、チョッパー回路ＣＨ６１を介して差動アンプの入力端子Ｖｉｎ１及びＶｉｎ２のうちの他方に、ドレインを負荷部６２にそれぞれ接続されている。
【０１４７】
負荷部６２は、ＰＭＯＳトランジスタＭＰ６１、ＭＰ６２、ＭＰ６３、ＭＰ６４とチョッパー回路ＣＨ６２とを備えている。ＰＭＯＳトランジスタＭＰ６１は、ソースを電源ノードＶｃｃに接続されている。ＰＭＯＳトランジスタＭＰ６２は、ソースを電源ノードＶｃｃに、ゲートをＰＭＯＳトランジスタＭＰ６１のゲートに、それぞれ接続されている。そのゲートには、バイアス電圧Ｖｂｐ１が供給される。ＰＭＯＳトランジスタＭＰ６３は、ソースを、チョッパー回路ＣＨ６２を介してＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のうちの一方のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６４は、ソースを、チョッパー回路ＣＨ６２を介してＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のうちの他方のドレインに、ゲートをＰＭＯＳトランジスタＭＰ６３のゲートに、それぞれ接続されている。そのゲートには、バイアス電圧Ｖｂｐ２が供給される。
【０１４８】
カレントミラー部６３は、ＮＭＯＳトランジスタＭＮ６３、ＭＮ６４、ＭＮ６５、ＭＮ６６とチョッパー回路ＣＨ６３とを備えている。ＮＭＯＳトランジスタＭＮ６５は、ソースを接地に接続されている。ＮＭＯＳトランジスタＭＮ６６は、ソースを接地に、ゲートをＮＭＯＳトランジスタＭＮ６５のゲートに、それぞれ接続されている。ＮＭＯＳトランジスタＭＮ６３は、ソースを、チョッパー回路ＣＨ６３を介してＮＭＯＳトランジスタＭＮ６５及びＭＮ６６のうちの一方のドレインに、ドレインをＰＭＯＳトランジスタＭＰ６３のドレイン及びＮＭＯＳトランジスタＭＮ６５のゲートにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ６４は、ソースを、チョッパー回路ＣＨ６３を介してＮＭＯＳトランジスタＭＮ６５及びＭＮ６６のうちの他方のドレインに、ゲートをＮＭＯＳトランジスタＭＮ６３のゲートに、ドレインをＰＭＯＳトランジスタＭＰ６４のドレインにそれぞれ接続されている。そのゲートには、バイアス電圧Ｖｂｎ１が供給される。差動アンプの出力は、ＮＭＯＳトランジスタＭＮ６４のドレインと、ＰＭＯＳトランジスタＭＰ６４のドレインとの接続点である。
【０１４９】
チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３は、例えば図６のチョッパー回路ＣＨ１の構成を用いることができる。
【０１５０】
制御回路３０は、差動アンプＡ３の動作を制御する。すなわち、各バイアス電圧Ｖｂｎ２、Ｖｂｐ１、Ｖｂｐ２、Ｖｂｎ１を制御する。制御回路３０は、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３に対してチョッパー信号ＣＨＯＰを出力することにより、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３の動作を制御する。それにより、トリミング動作において、各チョッパー回路を動作させることで、ＭＯＳトランジスタの閾値電圧のばらつきを打ち消すことができる。
【０１５１】
このような図２１に示す差動アンプは、第１、２の実施の形態の差動アンプＡ１、Ａ２にも適用することができる。その場合、制御回路３０は、トリミング動作時に、チョッパー回路ＣＨ１の動作と、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３の動作とを制御する。
【０１５２】
基準電流生成回路４０は、差動アンプＡ４と、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、チョッパー回路ＣＨ１１と、抵抗素子Ｒ１４とを備えている。差動アンプＡ４は、一方の入力端子をＢＧＲコア回路１０の出力電圧ＶＢＧＲの出力端子に接続されている。差動アンプＡ４としては、図２１の構成を用いることができる。
【０１５３】
ＰＭＯＳトランジスタＭＰ１１は、ソースを電源ノードＶｃｃに、ゲートを差動アンプＡ４の出力端子にそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１２は、ソースを電源ノードＶｃｃに、ゲートをＰＭＯＳトランジスタＭＰ１１のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２はカレントミラー回路ＣＭ１を構成している。抵抗素子Ｒ１４は、一端を接地に、他端を、差動アンプＡ４の他方の入力端子、及び、チョッパー回路ＣＨ１１を介してＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のうちの一方のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のうちの他方のドレインは、チョッパー回路ＣＨ１１を介して基準電流ＩＲＥＦを出力する。
【０１５４】
基準電流生成回路４０では、差動アンプＡ４とＰＭＯＳトランジスタＭＰ１１とで構成されるフィードバックループにより、抵抗素子Ｒ１４のＰＭＯＳトランジスタＭＰ１側のノードが出力電圧ＶＢＧＲ（基準電圧）と同じ電圧となる。従って、基準電流生成回路４０は、出力電圧ＶＢＧＲ（基準電圧）を抵抗素子Ｒ１４の抵抗値で割った基準電流ＩＲＥＦを生成することができる。
【０１５５】
チョッパー回路ＣＨ１１は、例えば図６のチョッパー回路ＣＨ１の構成を用いることができる。
【０１５６】
制御回路３０は、チョッパー回路ＣＨ１１に対してチョッパー信号ＣＨＯＰを出力することにより、チョッパー回路ＣＨ１１の動作を制御する。また、制御回路３０は、差動アンプＡ３の動作を制御するのと同様にして、差動アンプＡ４の動作を制御する。
【０１５７】
なお、ＢＧＲコア回路１０ａ及び基準電流生成回路４０は、ノッチフィルターＮＦ１、ＮＦ２、ＮＦ３を備えていても良い。図２０Ｂは、第３の実施の形態に係る半導体装置に内蔵される電圧発生回路の他の構成例を示すブロック図である。この電圧発生回路１ａ１（ＢＧＲコア回路１０ａ１、基準電流生成回路４０１）は、図２０Ａの電圧発生回路１ａにノッチフィルターＮＦ１、ＮＦ２、ＮＦ３を追加した構成例を示している。ノッチフィルターＮＦ１、ＮＦ２は、差動アンプＡ３、Ａ４の出力端子の直後に設けられている。ノッチフィルターＮＦ３は、チョッパー回路ＣＨ１１のそぐ後の出力（ＩＲＥＦ）の直前に設けられている。ノッチフィルターＮＦ１、ＮＦ２は、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３、ＣＨ１１を使用するとき、リップルを除去するために用いる。ノッチフィルターＮＦ３は、出力ノイズの低減に大きく寄与するため、特に効果的である。ノッチフィルターＮＦ１、ＮＦ２、ＮＦ３は、いずれか一つ、いずれか二つ、又は全て設けても良い。
【０１５８】
次に、図２０Ａを参照して、本実施の形態に係る電圧発生回路１の動作（原理）について説明する。
【０１５９】
（１）通常動作
通常動作では、出力電圧（基準電圧）ＶＢＧＲ＝ＶＢＥ２＋Ｒ１１（Ｉ１１＋Ｉ１２）を出力する。その通常動作の詳細につては、チョッパー回路を使用しないので、非特許文献２に記載のとおりである。通常動作では、チョッピング動作をしないので、ノッチフィルターＮＦ１〜ＮＦ３は必須ではない。
【０１６０】
（２）トリミング動作
トリミング動作は、第１の実施の形態の動作（図７Ａ及び図７Ｂ）の動作を基本とする。
ＢＧＲコア回路１０ａ及び基準電流生成回路４０は、ＭＯＳトランジスタの閾値電圧のばらつきや、抵抗素子の抵抗値ばらつきが、出力電圧ＶＢＧＲ及び基準電流ＩＲＥＦに影響する。したがって、ＭＯＳトランジスタの閾値電圧のばらつきに関するトリミング（Ｔ０トリミング）及び抵抗素子の抵抗値ばらつきに関するトリミング（Ｔ１トリミング（ＰＴＡＴトリミング））を行う必要がある。この場合、両ばらつきは分離不可能であるため、Ｔ０トリミングとＴ１トリミング（ＰＴＡＴトリミング）を室温の一点で行おうとしても、不可能である。そこで、第１の実施の形態と同様の方法でリミングを行う。
【０１６１】
この場合、制御回路３０は、ステップＳ０３において、差動アンプＡ３のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３、差動アンプＡ４のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３及びチョッパー回路ＣＨ１１をオンにする。そして、制御回路３０は、ステップＳ０６で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ１０の抵抗値を増加させる、又は、抵抗素子Ｒ１１の抵抗値を減少させる。一方、制御回路３０は、ステップＳ０７で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ１０の抵抗値を低下させる、又は、抵抗素子Ｒ１１の抵抗値を増加させる。
【０１６２】
更に、制御回路３０は、ステップＳ０８において、差動アンプＡ３のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３、差動アンプＡ４のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３及びチョッパー回路ＣＨ１１をオフにする。そして、基準電流ＩＲＥＦに関して、制御回路３０は、基準電流ＩＲＥＦが期待値より大きい場合（ステップＳ１０：Ｙｅｓ）にステップＳ１１で行うＴ０トリミングでは、抵抗素子Ｒ１４の抵抗値を増加させる。一方、制御回路３０は、基準電流ＩＲＥＦが期待値より小さい場合（ステップＳ１０：Ｎｏ）にステップＳ１２で行うＴ０トリミングでは、抵抗素子Ｒ１４の抵抗値を低下させる。
【０１６３】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ａは、トリミング動作を行う。
【０１６４】
ただし、基準電流生成回路４０を有さず、ＢＧＲコア回路１０ａのみであっても良い。
また、図２１に記載の差動アンプにおいて、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３のうちの少なくとも一つあることが好ましく、全て有していることがより好ましい。
【０１６５】
本実施の形態の構成を有する電圧発生回路においても、第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態の構成を有する基準電流生成回路においても、ばらつきを抑制し、精度を向上させることができる。
【０１６６】
（第４の実施の形態）
第４の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、ＢＧＲコア回路１０ｂの構成の点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【０１６７】
図２２は、第４の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１ｂは、ＢＧＲコア回路１０ｂと補正回路２０ｂと制御回路３０とを具備している。
【０１６８】
ＢＧＲコア回路１０ｂは、出力電圧ＶＢＧＲ（基準電圧）を生成して出力する。補正回路２０ｂは、出力電圧ＶＢＧＲ（基準電圧）を補正する。ＢＧＲコア回路１０ｂ及び補正回路２０ｂは、非特許文献３に開示された構成に対して、ノードＶｃを共通にし、トリミング動作用のチョッパー回路ＣＨ２１及び抵抗素子Ｒ２６、Ｒ２７を加えている。
【０１６９】
ＢＧＲコア回路１０ｂは、チョッパー回路ＣＨ２１と、カレントミラー回路ＣＭ２と、電流生成部１１０ｂと、出力部１００ｂとを備えている。チョッパー回路ＣＨ２１は、カレントミラー回路ＣＭ２と電流生成部１１０ｂとの間に設けられている。カレントミラー回路ＣＭ２は、ゲートを共通に接続されたＰＭＯＳトランジスタＭＰ２１とＰＭＯＳトランジスタＭＰ２２とを備えている。電流生成部１１０ｂは、チョッパー回路ＣＨ２１を介して、カレントミラー回路ＣＭ２のＰＭＯＳトランジスタＭＰ２１及びＰＭＯＳトランジスタＭＰ２２のいずれか一方に接続される。電流生成部１１０ｂは、エミッタ面積の異なる２つのバイポーラトランジスタＱ２１、Ｑ２２のベース−エミッタ間電圧の差電圧に応じた電流ＩＰＴＡＴと、バイポーラトランジスタＱ２１、Ｑ２２のＰＮ接合の順方向電圧に応じた電流ＩＶＢＥとを加算した第１基準電流２ＩＤ（＝２（ＩＰＴＡＴ＋ＩＶＢＥ））を生成する。電流生成部１１０ｂは、バイポーラトランジスタＱ２１のコレクタ電圧と、バイポーラトランジスタＱ２２の抵抗素子Ｒ２０を介したコレクタ電圧との差に基づく第１電圧を、カレントミラー回路ＣＭ２のＰＭＯＳトランジスタＭＰ２１とＰＭＯＳトランジスタＭＰ２２のゲートに出力する。出力部１００ｂは、チョッパー回路ＣＨ２１を介して、カレントミラー回路ＣＭ２のＰＭＯＳトランジスタＭＰ２１及びＰＭＯＳトランジスタＭＰ２２のいずれか他方に接続される。出力部１００ｂは、第１基準電流２ＩＤに対応する第２基準電流２ＩＤを生成し、第２基準電流２ＩＤを出力電圧ＶＢＧＲに変換する。
【０１７０】
制御回路３０は、チョッパー回路ＣＨ２１と電流生成部１１０ｂと出力部１００ｂとを制御する。
制御回路３０は、電圧発生回路１のトリミング動作時に、チョッパー回路ＣＨ２１をオンにしたときの出力電圧ＶＢＧＲが期待値と異なる場合、２つのバイポーラトランジスタＱ２１、Ｑ２２に接続された第１抵抗の抵抗値を、出力電圧ＶＢＧＲがその期待値に近づくように調整する。更に、その後、制御回路３０は、チョッパー回路ＣＨ２１をオフにしたときの出力電圧ＶＢＧＲがその期待値と異なる場合、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する第２抵抗の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０１７１】
このような構成を有することにより、後述されるように、本実施の形態に係る半導体装置に内蔵される電圧発生回路１は、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度で（低コストで）トリミングを行うことが可能となる。
【０１７２】
以下、電圧発生回路１について更に説明する。
【０１７３】
カレントミラー回路ＣＭ２及びチョッパー回路ＣＨ２１は、第１の実施の形態のカレントミラー回路ＣＭ１及びチョッパー回路ＣＨ１と同様である。ただし、チョッパー回路ＣＨ２１は、補正回路２０ｂのカレントミラー回路部分（ＰＭＯＳトランジスタＭＰ２３）にも入れても良い。その場合、ＰＭＯＳトランジスタＭＰ２３の閾値電圧のばらつきも低減されて、より高精度になる。ここで、３経路でのチョッピング方法としては、例えば、任意の一つを固定し他の二つでチョッピング動作を行うという動作を全ての組み合わせで行う方法が考えられる。
【０１７４】
電流生成部１１０ｂは、例えば、ＮＰＮ型のバイポーラトランジスタＱ２１、Ｑ２２と、抵抗素子Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２５、Ｒ２６と、差動アンプＡ５とを備えている。
【０１７５】
バイポーラトランジスタＱ２１、Ｑ２２はエミッタを接地ノードに、ベースをコレクタにそれぞれ接続されている（ダイオード接続）。バイポーラトランジスタＱ２１のコレクタは、更にノードＶＡに接続されている。また、バイポーラトランジスタＱ２２のコレクタは、更に抵抗素子Ｒ２０の一端に接続されている。バイポーラトランジスタＱ２２のエミッタ面積は、バイポーラトランジスタＱ２１のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ２１とＱ２２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２１のエミッタ電流密度がバイポーラトランジスタＱ２２のエミッタ電流密度のｎ倍となるように設定される。
【０１７６】
抵抗素子Ｒ２１は、一端をノードＶＡに、他端を接地ノードにそれぞれ接続されている。抵抗素子Ｒ２６は、一端をノードＶＡに、他端をノードＶｃにそれぞれ接続されている。抵抗素子Ｒ２０は、他端をノードＶＢに接続されている。抵抗素子Ｒ２２は、一端をノードＶＢに、他端を接地ノードにそれぞれ接続されている。抵抗素子Ｒ２７は、一端をノードＶＢに、他端をノードＶｃにそれぞれ接続されている。このノードＶｃは、チョッパー回路ＣＨ２１接続されている。抵抗素子Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２７（第１抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【０１７７】
差動アンプＡ５は、バイポーラトランジスタＱ２１のコレクタ側の電位（ノードＶＡの電位）を一方の入力端子に入力され、バイポーラトランジスタＱ２２のコレクタ側の電位（ノードＶＢの電位）を抵抗素子Ｒ２０を介して他方の入力端子に入力される。そして、入力電位の電位差に応じた第１電圧をＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートへ出力する。差動アンプＡ５の構成としては、従来知られた差動アンプであっても良いし、図２１に示されるチョッパー回路入りの差動アンプであっても良い。
【０１７８】
Ｒ２６、Ｒ２７は、非特許文献３におけるＰＭＯＳトラジスタＭ１、Ｍ２のカレントミラー回路のミスマッチを低減させるためのものである。非特許文献３では２個のＰＭＯＳトランジスタＭ１、Ｍ２を用いているが、図２２では１個のＰＭＯＳトランジスタＭＰ１と２個の抵抗素子Ｒ２６、Ｒ２７とを用いている。この場合、抵抗素子のミスマッチはＭＯＳトランジスタのミスマッチよりも小さいので、非特許文献３の場合と比較して、ミスマッチの影響を小さくすることができる。特に、デバイスとしてある程度の精度のあるポリ抵抗などを選択することで、その効果を高めることができる。
【０１７９】
出力部１００ｂは、例えば、抵抗素子Ｒ２３を備えている。抵抗素子Ｒ２３は、一端をチョッパー回路ＣＨ２１に接続され、他端を接地ノードに接続されている。チョッパー回路ＣＨ２１と抵抗素子Ｒ２３との接続ノードの電圧が、出力電圧ＶＢＧＲ（基準電圧）となる。抵抗素子Ｒ２３（第２抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【０１８０】
この場合、ノードＶｃは、チョッパー回路ＣＨ２１を介して、ＰＭＯＳトランジスタＭＰ２１及びＰＭＯＳトランジスタＭＰ２２のいずれか一方に接続される。一方、抵抗素子Ｒ２３は、チョッパー回路ＣＨ２１を介して、ＰＭＯＳトランジスタＭＰ２１及びＰＭＯＳトランジスタＭＰ２２のいずれか他方に接続される。
【０１８１】
制御回路３０は、電圧発生回路１のトリミング動作時に、第１抵抗の抵抗値を調整するとき、抵抗素子Ｒ２０の抵抗値、又は、抵抗素子Ｒ２１及び抵抗素子Ｒ２２の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。その後、制御回路３０は、第２抵抗の抵抗値を調整するとき、抵抗素子Ｒ２３の抵抗値を出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０１８２】
補正回路２０ｂは、ＰＭＯＳトランジスタＭＰ２３と、抵抗素子Ｒ２４、Ｒ２５と、ＮＰＮ型のバイポーラトランジスタＱ２３とを備えている。ＰＭＯＳトランジスタＭＰ２３は、ソースを電源ノードＶｃｃに、ゲートをＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートに接続されている。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３はカレントミラー回路を構成していると見ることができる。抵抗素子Ｒ２４は、一端をノードＶＡに、他端をＰＭＯＳトランジスタＭＰ２３のドレインに接続されている。抵抗素子Ｒ２５は、一端をノードＶＢに、他端をＰＭＯＳトランジスタＭＰ２３のドレインに接続されている。バイポーラトランジスタＱ２３は、コレクタをＰＭＯＳトランジスタＭＰ２３のドレインに、ベースをコレクタに、エミッタを接地ノードにそれぞれ接続されている（ダイオード接続）。
【０１８３】
なお、電圧発生回路１のＢＧＲコア回路１０ｂは、ノッチフィルターＮＦを備えていても良い（図示されず）。ノッチフィルターＮＦは、差動アンプＡ５の出力端子とＰＭＯＳトランジスタＭＰ２１のゲートとの間に設けられている。ノッチフィルターＮＦは、チョッパー回路ＣＨ２１を使用するとき、ノイズの発生で差動アンプＡ５を介したフィードバックが上手くいかなくなることを防止する。
【０１８４】
次に、図２２を参照して、本実施の形態に係る電圧発生回路１の動作（原理）について説明する。
【０１８５】
（１）通常動作
通常動作では、出力電圧（基準電圧）ＶＢＧＲ＝２ＩＤＲ２３＝２Ｒ２３（ＩＶＢＥ＋ＩＰＴＡＴ）＝２Ｒ２３（ＶＢＥ２１／Ｒ２１＋ΔＶＢＥ／Ｒ２０）が出力される。通常動作の詳細については、チョッパー回路を使用しないので、非特許文献３に記載のとおりである。
ただし、出力電圧（基準電圧）ＶＢＧＲについては以下のとおりである。
図２２において、ＶＡとＶＢとで電圧が等しいことから、
ＶＢＥ２２＋Ｒ２０×ＩＰＴＡＴ＝Ｒ２２×ＩＶＢＥ
ＶＢＥ２１＝Ｒ２１×ＩＶＢＥ
Ｒ２２×ＩＶＢＥ＝Ｒ２１×ＩＶＢＥ＝ＶＢＥ２１
となる。よって、
ＩＰＴＡＴ＝（Ｒ２２×ＩＶＢＥ−ＶＢＥ２２）／Ｒ２０
＝（ＶＢＥ２１−ＶＢＥ２２）／Ｒ２０
＝ΔＶＢＥ／Ｒ２０
ＩＶＢＥ＝ＶＢＥ２１／Ｒ２１
である。したがって、
ＶＢＧＲ＝２Ｒ２３（ＩＶＢＥ＋ＩＰＴＡＴ）
＝２Ｒ２３（ＶＢＥ２１／Ｒ２１＋ΔＶＢＥ／Ｒ２０）
となる。
【０１８６】
（２）トリミング動作
トリミング動作は、第１の実施の形態の動作（図７Ａ及び図７Ｂ）の動作を基本とする。
ＢＧＲコア回路１０ｂにおいて、差動アンプＡ５として、従来知られた差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ２１をオンにする。一方、差動アンプＡ５として、図２１に示される差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ２１だけでなく、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオンにする。そして、いずれの場合にも、制御回路３０は、ステップＳ０６で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ２０、又は、抵抗素子Ｒ２１及びＲ２２の抵抗値を増加させる。一方、制御回路３０は、ステップＳ０７で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ２０、又は、抵抗素子Ｒ２１及びＲ２２の抵抗値を低下させる。なお、厳密には、抵抗素子Ｒ２０の調整がＰＴＡＴトリミングに対応し、抵抗素子Ｒ２１及びＲ２２の調整がＣＴＡＴトリミングに対応する。既述のように、ＣＴＡＴでも上記補正により、ＰＴＡＴと同程度の精度で補正が可能である。
【０１８７】
更に、制御回路３０は、ステップＳ０８において、チョッパー回路ＣＨ２１をオフにする。図２１の差動アンプを用いている場合には、更に差動アンプＡ５のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオフにする。そして、制御回路３０は、ステップＳ１１で行うＴ０トリミングでは、抵抗素子Ｒ２３の抵抗値を増加させる。一方、制御回路３０は、ステップＳ１２で行うＴ０トリミングでは、抵抗素子Ｒ２３の抵抗値を低下させる。
【０１８８】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ｂは、トリミング動作を行う。
【０１８９】
本実施の形態の構成を有する電圧発生回路においても、第１の実施の形態と同様の効果を得ることができる。
【０１９０】
（第５の実施の形態）
第５の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、補正回路２０ｂを有さない点で、第４の実施の形態と相違している。以下では、主にその相違点について説明する。
【０１９１】
図２３は、第５の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１ｂ１は、ＢＧＲコア回路１０ｂ１と制御回路３０とを具備している。
【０１９２】
ＢＧＲコア回路１０ｂ１は、ＢＧＲコア回路１０ｂと比較して、ノードＶＡ及びＶＢが、それぞれ抵抗素子Ｒ２４及びＲ２５を介して補正回路２０ｂに接続されていない点で、第４の実施の形態と相違している。ＢＧＲコア回路１０ｃは、特許文献２の構成又は非特許文献３において補正回路を除いた構成に、ノードＶｃを共通にし、トリミング動作用のチョッパー回路ＣＨ２１及び抵抗素子Ｒ２６、Ｒ２７を加えている。
【０１９３】
次に、図２３を参照して、本実施の形態に係る電圧発生回路１の動作（原理）について説明する。
【０１９４】
（１）通常動作
通常動作では、出力電圧（基準電圧）ＶＢＧＲ＝２ＩＤＲ２３＝２Ｒ２３（ＩＶＢＥ＋ＩＰＴＡＴ）＝２Ｒ２３（ＶＢＥ２１／Ｒ２１＋ΔＶＢＥ／Ｒ２０）が出力される。通常動作については、チョッパー回路を使用しないので、特許文献２に記載のとおりである。
【０１９５】
（２）トリミング動作
トリミング動作は、第１の実施の形態の動作（図７Ａ及び図７Ｂ）の動作を基本とする。
ＢＧＲコア回路１０ｂ１において、差動アンプＡ５として、従来知られた差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ２１をオンにする。一方、差動アンプＡ５として、図２１に示される差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ２１だけでなく、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオンにする。そして、いずれの場合にも、制御回路３０は、ステップＳ０６で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ２０、又は、抵抗素子Ｒ２１及びＲ２２の抵抗値を増加させる。一方、制御回路３０は、ステップＳ０７で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ２０、又は、抵抗素子Ｒ２１及びＲ２２の抵抗値を低下させる。なお、厳密には、抵抗素子Ｒ２０の調整がＰＴＡＴトリミングに対応し、抵抗素子Ｒ２１及びＲ２２の調整がＣＴＡＴトリミングに対応する。既述のように、ＣＴＡＴでも上記補正により、ＰＴＡＴと同程度の精度で補正が可能である。
【０１９６】
更に、制御回路３０は、ステップＳ０８において、チョッパー回路ＣＨ２１をオフにする。図２１の差動アンプを用いている場合には、更に差動アンプＡ５のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオフにする。そして、制御回路３０は、ステップＳ１１で行うＴ０トリミングでは、抵抗素子Ｒ２３の抵抗値を増加させる。一方、制御回路３０は、ステップＳ１２で行うＴ０トリミングでは、抵抗素子Ｒ２３の抵抗値を低下させる。
【０１９７】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ｂ１は、トリミング動作を行う。
【０１９８】
本実施の形態の構成を有する電圧発生回路においても、第１の実施の形態と同様の効果を得ることができる。
【０１９９】
（第６の実施の形態）
第６の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、ＢＧＲコア回路１０ｃの構成の点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【０２００】
図２４は、第６の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１ｃは、ＢＧＲコア回路１０ｃと制御回路３０とを具備している。
【０２０１】
ＢＧＲコア回路１０ｃは、出力電圧ＶＢＧＲ（基準電圧）を生成して出力する。ＢＧＲコア回路１０ｃは、非特許文献４に開示された構成について、ノードＶ１を共通にし、トリミング動作用のチョッパー回路ＣＨ３１及び抵抗素子Ｒ３１、Ｒ３２を加えている。
【０２０２】
ＢＧＲコア回路１０ｃは、チョッパー回路ＣＨ３１と、カレントミラー回路ＣＭ３と、電流生成部１１０ｃと、出力部１００ｃとを備えている。チョッパー回路ＣＨ３１は、カレントミラー回路ＣＭ３と電流生成部１１０ｃとの間に設けられている。カレントミラー回路ＣＭ３は、ゲートを共通に接続されたＰＭＯＳトランジスタＭＰ３１とＰＭＯＳトランジスタＭＰ３２とを備えている。電流生成部１１０ｃは、チョッパー回路ＣＨ３１を介して、カレントミラー回路ＣＭ３のＰＭＯＳトランジスタＭＰ３１及びＰＭＯＳトランジスタＭＰ３２のいずれか一方に接続される。電流生成部１１０ｃは、エミッタ面積の異なる２つのバイポーラトランジスタＱ３１、Ｑ３２のベース−エミッタ間電圧の差電圧に応じた電流２ＩＰＴＡＴ（第１基準電流）を生成する。電流生成部１１０ｃは、バイポーラトランジスタＱ３１のコレクタ電圧と、バイポーラトランジスタＱ３２のコレクタ電圧との差に基づく第１電圧を、カレントミラー回路ＣＭ３のＰＭＯＳトランジスタＭＰ３１とＰＭＯＳトランジスタＭＰ３２のゲートに出力する。出力部１００ｃは、チョッパー回路ＣＨ３１を介して、カレントミラー回路ＣＭ３のＰＭＯＳトランジスタＭＰ３１及びＰＭＯＳトランジスタＭＰ３２のいずれか他方に接続される。出力部１００ｃは、第１基準電流２ＩＰＴＡＴに対応する第２基準電流Ｉ（＝（ＶＢＧＲ−ＶＢＥ）／Ｒ３３＋ＶＢＧＲ／Ｒ３４）を生成し、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する。このとき、２ＩＰＴＡＴ＝Ｉであるから、出力電圧ＶＢＧＲ＝（Ｒ３３・Ｒ３４／（Ｒ３３＋Ｒ３４）・（ＶＢＥ／Ｒ３３＋２ＩＰＴＡＴ））となる。すなわち、出力電圧ＶＢＧＲは、エミッタ面積の異なる２つのバイポーラトランジスタＱ３１、Ｑ３２のベース−エミッタ間電圧の差電圧に応じた電流２ＩＰＴＡＴと、バイポーラトランジスタＱ３３のＰＮ接合の順方向電圧に応じた電流ＩＶＢＥとを加算した電流に基づく電圧になっている。ここで、ＩＰＴＡＴ＝ΔＶＢＥ／Ｒ３０であるから、結局、出力電圧ＶＢＧＲ＝（Ｒ３３・Ｒ３４／（Ｒ３３＋Ｒ３４）・（ＶＢＥ／Ｒ３３＋２ΔＶＢＥ／Ｒ３０））となる。
【０２０３】
制御回路３０は、チョッパー回路ＣＨ３１と電流生成部１１０ｃと出力部１００ｃとを制御する。
制御回路３０は、電圧発生回路１のトリミング動作時に、チョッパー回路ＣＨ３１をオンにしたときの出力電圧ＶＢＧＲが期待値と異なる場合、２つのバイポーラトランジスタＱ３１、Ｑ３２に接続された第１抵抗の抵抗値を、出力電圧ＶＢＧＲがその期待値に近づくように調整する。更に、その後、制御回路３０は、チョッパー回路ＣＨ３１をオフにしたときの出力電圧ＶＢＧＲがその期待値と異なる場合、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する第２抵抗の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０２０４】
このような構成を有することにより、後述されるように、本実施の形態に係る半導体装置に内蔵される電圧発生回路１ｃは、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度で（低コストで）トリミングを行うことが可能となる。
【０２０５】
以下、電圧発生回路１ｃについて更に説明する。
【０２０６】
カレントミラー回路ＣＭ３及びチョッパー回路ＣＨ３１は、第１の実施の形態のカレントミラー回路ＣＭ１及びチョッパー回路ＣＨ１と同様である。
【０２０７】
電流生成部１１０ｃは、例えば、ＮＰＮ型のバイポーラトランジスタＱ３１、Ｑ３２と、抵抗素子Ｒ３０、Ｒ３１、Ｒ３２と、差動アンプＡ６とを備えている。
【０２０８】
バイポーラトランジスタＱ３１、Ｑ３２は、エミッタを接地ノードに、ベースをコレクタにそれぞれ接続されている（ダイオード接続）。バイポーラトランジスタＱ３１のコレクタは、更に抵抗素子Ｒ３０を介してノードＶＡに接続されている。また、バイポーラトランジスタＱ３２のコレクタは、更にノードＶＢに接続されている。バイポーラトランジスタＱ３１のエミッタ面積は、バイポーラトランジスタＱ３２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ３１とＱ３２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ３２のエミッタ電流密度がバイポーラトランジスタＱ３１のエミッタ電流密度のｎ倍となるように設定される。
【０２０９】
抵抗素子Ｒ３０は、一端をバイポーラトランジスタＱ３１のコレクタに、他端をノードＶＡにそれぞれ接続されている。抵抗素子Ｒ３１は、一端をノードＶＡに、他端をノードＶ１にそれぞれ接続されている。抵抗素子Ｒ３２は、一端をノードＶＢに、他端をノードＶ１にそれぞれ接続されている。このノードＶ１は、チョッパー回路ＣＨ３１に接続されている。抵抗素子Ｒ３０（第１抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【０２１０】
差動アンプＡ６は、バイポーラトランジスタＱ３１のコレクタ側の電位（ノードＶＡの電位）を抵抗素子Ｒ３０を介して一方の入力端子に入力され、バイポーラトランジスタＱ３２のコレクタ側の電位（ノードＶＢの電位）を他方の入力端子に入力される。そして、入力電位の電位差に応じた第１電圧をＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のゲートへ出力する。差動アンプＡ６の構成としては、従来知られた差動アンプであっても良いし、図２１に示されるチョッパー回路入りの差動アンプであっても良い。
【０２１１】
出力部１００ｃは、例えば、抵抗素子Ｒ３３、Ｒ３４とバイポーラトランジスタＱ３３とを備えている。抵抗素子Ｒ３３は、一端をチョッパー回路ＣＨ３１に接続されている。抵抗素子Ｒ３４は、一端をチョッパー回路ＣＨ３１に、他端を接地ノードにそれぞれ接続されている。チョッパー回路ＣＨ３１と抵抗素子Ｒ３４（、Ｒ３３）との接続ノードの電圧が、出力電圧ＶＢＧＲ（基準電圧）となる。抵抗素子Ｒ３３（第１抵抗）、Ｒ３４（第２抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。なお、抵抗素子Ｒ３３とバイポーラトランジスタＱ３３とは、出力電圧ＶＢＧＲの生成に関係するから、電流生成部１１０ｃの一部ともみなすこともできる。
【０２１２】
バイポーラトランジスタＱ３３は、エミッタを接地ノードに、ベースをコレクタにそれぞれ接続されている（ダイオード接続）。バイポーラトランジスタＱ３３のコレクタは、更に抵抗素子Ｒ３３の他端に接続されている。
【０２１３】
この場合、ノードＶ１は、チョッパー回路ＣＨ３１を介して、ＰＭＯＳトランジスタＭＰ３１及びＰＭＯＳトランジスタＭＰ３２のいずれか一方に接続される。一方、抵抗素子Ｒ３４（、Ｒ３３）は、チョッパー回路ＣＨ３１を介して、ＰＭＯＳトランジスタＭＰ３１及びＰＭＯＳトランジスタＭＰ３２のいずれか他方に接続される。
【０２１４】
制御回路３０は、電圧発生回路１ｃのトリミング動作時に、第１抵抗の抵抗値を調整するとき、抵抗素子Ｒ３０の抵抗値、又は、抵抗素子Ｒ３３の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。その後、制御回路３０は、第２抵抗の抵抗値を調整するとき、抵抗素子Ｒ３４の抵抗値を出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０２１５】
なお、電圧発生回路１ｃのＢＧＲコア回路１０ｃは、ノッチフィルターＮＦを備えていても良い（図示されず）。ノッチフィルターＮＦは、差動アンプＡ６の出力端子とＰＭＯＳトランジスタＭＰ３１のゲートとの間に設けられている。ノッチフィルターＮＦは、チョッパー回路ＣＨ３１を使用するとき、ノイズの発生で差動アンプＡ６を介したフィードバックが上手くいかなくなることを防止する。
【０２１６】
次に、図２４を参照して、本実施の形態に係る電圧発生回路１ｃの動作（原理）について説明する。
【０２１７】
（１）通常動作
通常動作では、出力電圧（基準電圧）ＶＢＧＲ＝（Ｒ３３・Ｒ３４／（Ｒ３３＋Ｒ３４）・（ＶＢＥ／Ｒ３３＋２ＩＰＴＡＴ））が出力される。通常動作の詳細については、チョッパー回路を使用しないので、非特許文献４に記載のとおりである。
【０２１８】
（２）トリミング動作
トリミング動作は、第１の実施の形態の動作（図７Ａ及び図７Ｂ）の動作を基本とする。
ＢＧＲコア回路１０ｃにおいて、差動アンプＡ６として、従来知られた差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ３１をオンにする。一方、差動アンプＡ６として、図２１に示される差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ３１だけでなく、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオンにする。そして、いずれの場合にも、制御回路３０は、ステップＳ０６で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ３０の抵抗値を増加させる、又は、抵抗素子Ｒ３３の抵抗値を低下させる。一方、制御回路３０は、ステップＳ０７で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ３０の抵抗値を低下させる、又は、抵抗素子Ｒ３３の抵抗値を増加させる。
【０２１９】
更に、制御回路３０は、ステップＳ０８において、チョッパー回路ＣＨ３１をオフにする。図２１の差動アンプを用いている場合には、更に差動アンプＡ６のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオフにする。そして、制御回路３０は、ステップＳ１１で行うＴ０トリミングでは、抵抗素子Ｒ３４の抵抗値を低下させる。一方、制御回路３０は、ステップＳ１２で行うＴ０トリミングでは、抵抗素子Ｒ３４の抵抗値を増加させる。ただし、厳密にはＴ０トリミングとはならないが、近似的に概ねその代わりになるので、ここでは、Ｔ０トリミングとしている。
【０２２０】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ｃは、トリミング動作を行う。
【０２２１】
本実施の形態の構成を有する電圧発生回路においても、第１の実施の形態と同様の効果を得ることができる。
【０２２２】
（第７の実施の形態）
第７の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、ＢＧＲコア回路１０ｄの構成の点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【０２２３】
図２５は、第７の実施の形態に係る半導体装置に内蔵される電圧発生回路の構成例を示すブロック図である。電圧発生回路１ｄは、ＢＧＲコア回路１０ｄと制御回路３０とを具備している。
【０２２４】
ＢＧＲコア回路１０ｄは、出力電圧ＶＢＧＲ（基準電圧）を生成して出力する。ＢＧＲコア回路１０ｄは、チョッパー回路ＣＨ４１と、カレントミラー回路ＣＭ４と、電流生成部１１０ｄと、出力部１００ｄとを備えている。チョッパー回路ＣＨ４１は、カレントミラー回路ＣＭ４と電流生成部１１０ｄとの間に設けられている。カレントミラー回路ＣＭ４は、ゲートを共通に接続されたＰＭＯＳトランジスタＭＰ３１とＰＭＯＳトランジスタＭＰ３２とを備えている。電流生成部１１０ｄは、チョッパー回路ＣＨ４１を介して、カレントミラー回路ＣＭ４のＰＭＯＳトランジスタＭＰ４１及びＰＭＯＳトランジスタＭＰ４２のいずれか一方に接続される。電流生成部１１０ｄは、エミッタ面積の異なる２つのバイポーラトランジスタＱ４１、Ｑ４２のベース−エミッタ間電圧の差電圧に応じた電流２ＩＰＴＡＴ（第１基準電流）を生成する。電流生成部１１０ｄは、バイポーラトランジスタＱ４１のコレクタ電圧と、バイポーラトランジスタＱ４２のコレクタ電圧との差に基づく第１電圧を、カレントミラー回路ＣＭ４のＰＭＯＳトランジスタＭＰ４１とＰＭＯＳトランジスタＭＰ４２のゲートに出力する。出力部１００ｄは、チョッパー回路ＣＨ４１を介して、カレントミラー回路ＣＭ４のＰＭＯＳトランジスタＭＰ４１及びＰＭＯＳトランジスタＭＰ４２のいずれか他方に接続される。出力部１００ｄは、第１基準電流２ＩＰＴＡＴに対応する第２基準電流Ｉ（＝（ＶＢＧＲ−ＶＢＥ）／Ｒ４３＋ＶＢＧＲ／Ｒ４４）を生成し、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する。このとき、２ＩＰＴＡＴ＝Ｉであるから、出力電圧ＶＢＧＲ＝（Ｒ４３・Ｒ４４／（Ｒ４３＋Ｒ４４）・（ＶＢＥ／Ｒ４３＋２ＩＰＴＡＴ））となる。すなわち、出力電圧ＶＢＧＲは、エミッタ面積の異なる２つのバイポーラトランジスタＱ４１、Ｑ４２のベース−エミッタ間電圧の差電圧に応じた電流２ＩＰＴＡＴと、バイポーラトランジスタＱ４３のＰＮ接合の順方向電圧に応じた電流ＩＶＢＥとを加算した電流に基づく電圧になっている。ここで、ＩＰＴＡＴ＝ΔＶＢＥ／Ｒ４１であるから、結局、出力電圧ＶＢＧＲ＝（Ｒ４３・Ｒ４４／（Ｒ４３＋Ｒ４４）・（ＶＢＥ／Ｒ４３＋２ΔＶＢＥ／Ｒ４１））となる。
【０２２５】
制御回路３０は、チョッパー回路ＣＨ４１と電流生成部１１０ｄと出力部１００ｄとを制御する。
制御回路３０は、電圧発生回路１ｄのトリミング動作時に、チョッパー回路ＣＨ４１をオンにしたときの出力電圧ＶＢＧＲが期待値と異なる場合、２つのバイポーラトランジスタＱ４１、Ｑ４２に接続された第１抵抗の抵抗値を、出力電圧ＶＢＧＲがその期待値に近づくように調整する。更に、その後、制御回路３０は、チョッパー回路ＣＨ４１をオフにしたときの出力電圧ＶＢＧＲがその期待値と異なる場合、第２基準電流Ｉを出力電圧ＶＢＧＲに変換する第２抵抗の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０２２６】
このような構成を有することにより、後述されるように、本実施の形態に係る半導体装置に内蔵される電圧発生回路１ｄは、使用温度範囲が相対的に広い場合であっても、相対的に高い精度が得られるように、一点の温度で（低コストで）トリミングを行うことが可能となる。
【０２２７】
以下、電圧発生回路１ｄについて更に説明する。
【０２２８】
カレントミラー回路ＣＭ４及びチョッパー回路ＣＨ４１は、第１の実施の形態のカレントミラー回路ＣＭ１及びチョッパー回路ＣＨ１と同様である。
【０２２９】
電流生成部１１０ｄは、例えば、ＮＰＮ型のバイポーラトランジスタＱ４１、Ｑ４２と、抵抗素子Ｒ４１、Ｒ４２と、差動アンプＡ７とを備えている。
【０２３０】
バイポーラトランジスタＱ４１は、エミッタを接地ノードに、コレクタをノードＶＡに、ベースをノードＶＢにそれぞれ接続されている。また、バイポーラトランジスタＱ４２は、エミッタを接地ノードに、コレクタをノードＶＢに、ベースをノードＶ１にそれぞれ接続されている。バイポーラトランジスタＱ４１のエミッタ面積は、バイポーラトランジスタＱ４２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ４１とＱ４２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ４２のエミッタ電流密度がバイポーラトランジスタＱ４１のエミッタ電流密度のｎ倍となるように設定される。
【０２３１】
抵抗素子Ｒ４１は、一端をノードＶＡに、他端をノードＶ１にそれぞれ接続されている。抵抗素子Ｒ４２は、一端をノードＶＢに、他端をノードＶ１にそれぞれ接続されている。抵抗素子Ｒ３２は、一端をノードＶＢに、他端をノードＶ１にそれぞれ接続されている。このノードＶ１は、チョッパー回路ＣＨ４１に接続されている。抵抗素子Ｒ４１、Ｒ４２（第１抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。
【０２３２】
差動アンプＡ７は、バイポーラトランジスタＱ４１のコレクタ側の電位（ノードＶＡの電位）を一方の入力端子に入力され、バイポーラトランジスタＱ４２のコレクタ側の電位（ノードＶＢの電位）を他方の入力端子に入力される。そして、入力電位の電位差に応じた第１電圧をＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のゲートへ出力する。差動アンプＡ７の構成としては、従来知られた差動アンプであっても良いし、図２１に示されるチョッパー回路入りの差動アンプであっても良い。
【０２３３】
出力部１００ｄは、例えば、抵抗素子Ｒ４３、Ｒ４４とバイポーラトランジスタＱ４３とを備えている。抵抗素子Ｒ４３は、一端をチョッパー回路ＣＨ４１に接続されている。抵抗素子Ｒ４４は、一端をチョッパー回路ＣＨ４１に、他端を接地ノードにそれぞれ接続されている。チョッパー回路ＣＨ４１と抵抗素子Ｒ４４（、Ｒ４３）との接続ノードの電圧が、出力電圧ＶＢＧＲ（基準電圧）となる。抵抗素子Ｒ４３（第１抵抗）、Ｒ４４（第２抵抗）は可変抵抗素子である。その抵抗値は、制御回路３０からの制御信号により変更される。なお、抵抗素子Ｒ４３とバイポーラトランジスタＱ４３とは、出力電圧ＶＢＧＲの生成に関係するから、電流生成部１１０ｄの一部ともみなすこともできる。
【０２３４】
バイポーラトランジスタＱ４３は、エミッタを接地ノードに、ベースをコレクタにそれぞれ接続されている（ダイオード接続）。バイポーラトランジスタＱ４３のコレクタは、更に抵抗素子Ｒ４３の他端に接続されている。
【０２３５】
この場合、ノードＶ１は、チョッパー回路ＣＨ４１を介して、ＰＭＯＳトランジスタＭＰ４１及びＰＭＯＳトランジスタＭＰ４２のいずれか一方に接続される。一方、抵抗素子Ｒ４４（、Ｒ４３）は、チョッパー回路ＣＨ４１を介して、ＰＭＯＳトランジスタＭＰ４１及びＰＭＯＳトランジスタＭＰ４２のいずれか他方に接続される。
【０２３６】
制御回路３０は、電圧発生回路１ｄのトリミング動作時に、第１抵抗の抵抗値を調整するとき、抵抗素子Ｒ４１及びＲ４２の抵抗値、又は、抵抗素子Ｒ４３の抵抗値を、出力電圧ＶＢＧＲが期待値に近づくように調整する。その後、制御回路３０は、第２抵抗の抵抗値を調整するとき、抵抗素子Ｒ４４の抵抗値を出力電圧ＶＢＧＲが期待値に近づくように調整する。
【０２３７】
なお、電圧発生回路１ｄのＢＧＲコア回路１０ｄは、ノッチフィルターＮＦを備えていても良い（図示されず）。ノッチフィルターＮＦは、差動アンプＡ７の出力端子とＰＭＯＳトランジスタＭＰ４１のゲートとの間に設けられている。ノッチフィルターＮＦは、チョッパー回路ＣＨ４１を使用するとき、ノイズの発生で差動アンプＡ７を介したフィードバックが上手くいかなくなることを防止する。
【０２３８】
次に、図２５を参照して、本実施の形態に係る電圧発生回路１ｄの動作（原理）について説明する。
【０２３９】
（１）通常動作
まず、チョッパー回路ＣＨ４１を停止した場合での、電圧発生回路１の動作について説明する。この場合、制御回路３０は、各抵抗素子の抵抗値を変更することはせず、チョッパー回路ＣＨ４１も動作させない。そのため、ＰＭＯＳトランジスタＭＰ４１は電流生成部１１０ｄに、ＰＭＯＳトランジスタＭＰ４２は出力部１００ｄにそれぞれ接続され、その状態が維持されている。
【０２４０】
図２５において、アンプのオフセット電圧を無視すると、（抵抗素子Ｒ４１）＝（抵抗素子Ｒ４２）とすれば、（抵抗素子Ｒ４１に流れる電流ＩＰＴＡＴ１）＝（抵抗素子Ｒ４２に流れる電流ＩＰＴＡＴ２）となる。すなわち、電流生成部１１０ｃには、ＩＰＴＡＴ１＋ＩＰＴＡＴ２＝２ＩＰＴＡＴの第１基準電流が流れる。それに伴い、出力部１００ｃに第１基準電流２ＩＰＴＡＴに対応する第２基準電流Ｉ（＝（ＶＢＧＲ−ＶＢＥ）／Ｒ４３＋ＶＢＧＲ／Ｒ４４）が流れる。２ＩＰＴＡＴ＝Ｉであるから、出力電圧ＶＢＧＲ＝（Ｒ４３・Ｒ４４／（Ｒ４３＋Ｒ４４）・（ＶＢＥ／Ｒ４３＋２ＩＰＴＡＴ））となる。すなわち、ＢＧＲコア回路１０ｄは、抵抗素子Ｒ４３に流れるバイポーラトランジスタＱ４３のＶＢＥに応じた電流（ＩＶＢＥ＝ＶＢＥ／Ｒ４３）と、絶対温度に比例したＰＴＡＴ電流（２ＩＰＴＡＴ）とを加算した電流を抵抗素子Ｒ４４により電圧に変換して出力する。
【０２４１】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ｄは、通常動作を行う。
【０２４２】
（２）トリミング動作
トリミング動作は、第１の実施の形態の動作（図７Ａ及び図７Ｂ）の動作を基本とする。
ＢＧＲコア回路１０ｄにおいて、差動アンプＡ７として、従来知られた差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ４１をオンにする。一方、差動アンプＡ７として、図２１に示される差動アンプを用いる場合、ステップＳ０３において、チョッパー回路ＣＨ４１だけでなく、チョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオンにする。そして、いずれの場合にも、制御回路３０は、ステップＳ０６で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ４１及びＲ４２抵抗値を増加させる、又は、抵抗素子Ｒ４３の抵抗値を低下させる。一方、制御回路３０は、ステップＳ０７で行うＴ１トリミング（ＰＴＡＴトリミング）では、抵抗素子Ｒ４１及びＲ４２の抵抗値を低下させる、又は、抵抗素子Ｒ４３の抵抗値を増加させる。
【０２４３】
更に、制御回路３０は、ステップＳ０８において、チョッパー回路ＣＨ４１をオフにする。図２１の差動アンプを用いている場合には、更に差動アンプＡ６のチョッパー回路ＣＨ６１、ＣＨ６２、ＣＨ６３をオフにする。そして、制御回路３０は、ステップＳ１１で行うＴ０トリミングでは、抵抗素子Ｒ４４の抵抗値を低下させる。一方、制御回路３０は、ステップＳ１２で行うＴ０トリミングでは、抵抗素子Ｒ４４の抵抗値を増加させる。ただし、厳密にはＴ０トリミングとはならないが、近似的に概ねその代わりになるので、ここでは、Ｔ０トリミングとしている。
【０２４４】
以上のようにして、本実施の形態に係るＢＧＲコア回路１０ｄは、トリミング動作を行う。
【０２４５】
本実施の形態の構成を有する電圧発生回路においても、第１の実施の形態と同様の効果を得ることができる。
【０２４６】
（第８の実施の形態）
第８の実施の形態に係る半導体装置の構成について説明する。
本実施の形態は、上記各実施の形態の電圧発生回路１をシステムＬＳＩに適用している点で、上記各実施の形態と相違している。以下では、主にその相違点について説明する。
【０２４７】
図２６は、本実施の形態に係る半導体集積回路装置の一例を示すブロック図である。特に制限されないが、半導体集積回路装置２００は、例えば電源回路を内蔵したシステムＬＳＩである。半導体集積回路装置２００は、各実施の形態の電圧発生回路１（、１１、１２、１３、１ａ、１ａ１、１ｂ、１ｂ１、１ｃ、１ｄ）を備えている。
【０２４８】
半導体集積回路装置２００は、例えば、電源回路５５、ＣＰＵ（中央処理装置）４５、レジスタ４６、不揮発性記憶素子４７、その他の周辺回路４８、及び入出力回路４９から構成される。電源回路５５は、例えば、電源制御部４１、電圧発生回路１（、１１、１２、１３、１ａ、１ａ１、１ｂ、１ｂ１、１ｃ、１ｄ；以下本実施の形態において、単に「電圧発生回路１」と記す）、参照電圧用バッファ回路４２、主電源としてのメインレギュレータ４３、及びスタンバイ用電源としてのサブレギュレータ４４から構成される。これらの回路は、外部端子から供給された電源電圧ＶＣＣを受けて動作する。電源制御部４１は入出力回路４９を介して又はＣＰＵ４５から入力された制御信号に基づいて、制御信号ｃｎｔ１、ｃｎｔ２、ｃｎｔ３を出力する。電圧発生回路１は制御信号ｃｎｔ１に基づいて、出力電圧ＶＢＧＲを基準電圧として出力する。参照電圧用バッファ回路４２は、出力電圧ＶＢＧＲ（基準電圧）に基づいて、参照電圧Ｖｂｕｆを出力する。メインレギュレータ４３及びサブレギュレータ４４は、制御信号ｃｎｔ２、ｃｎｔ３及び参照電圧Ｖｂｕｆに基づいて、いずれか一方が内部電圧Ｖｉｎｔを出力する。システムＬＳＩを構成するＣＰＵ４５、レジスタ４６、不揮発性記憶素子４７、及びその他の周辺回路４８は、内部電圧Ｖｉｎｔを動作電圧として供給されて動作する。
【０２４９】
例えば上記半導体集積回路装置（システムＬＳＩ）２００がバッテリー駆動される場合は、低電源電圧・低消費電力が求められる。しかしながら、低電源電圧化により各回路は十分なマージンが確保できなくなるため、より高精度な特性の要求が予想される。そこで、各実施の形態に係る電圧発生回路１を上記システムＬＳＩに適用すれば、低電源電圧動作・低出力電圧が可能であり有効である。また、より高精度化するため、電圧発生回路１はＣＭＯＳプロセスで構成することが好ましい。特に差動アンプＡ１のオフセットの影響が小さい（電流のミスマッチと等価）ことはＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ）用メモリ、マイクロプロセッサに搭載する際に好都合である。
【０２５０】
電圧発生回路１の出力電圧ＶＢＧＲは、例えば、センサ５４（例示：温度センサ、圧力センサ）のアナログ出力をデジタル出力に変換するＡＤ変換器５６の基準電圧にも共用することができる。
【０２５１】
上記各実施の形態の電圧発生回路を適用した、本実施の形態の半導体集積回路装置では、上記各実施の形態と同様の効果を得ることができる。更に、本実施の形態の半導体集積回路装置では、電圧発生回路において低電圧出力及び低電源電圧動作が可能となり、且つ広範な温度範囲で出力電圧ＶＢＧＲの精度が向上する。そのため、低消費電力及び高い信頼性を確保することができる。
【０２５２】
なお、各実施の形態におけるバイポーラトランジスタは、ＮＰＮ型だけに限定されるものではなく、ＰＮＰ型であっても良い。
【０２５３】
各実施の形態に係るプログラム、データ構造は、コンピュータ読取可能な記憶媒体に記録され、その記憶媒体から記憶回路に読み込まれても良い。
【０２５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態の技術は、技術的矛盾の発生しない限り他の実施の形態に適用が可能である。
【符号の説明】
【０２５５】
１、１１、１２、１３、１ａ、１ａ１、１ｂ、１ｂ１、１ｃ、１ｄ    電圧発生回路
１０、１０１、１０２、１０ａ、１０ａ１、１０ｂ、１０ｂ１、１０ｃ、１０ｄ    基準電圧発生回路（ＢＧＲコア回路）
２０、２０ｂ    補正回路
３０    制御回路
４０、４０１    基準電流発生回路
４１    電源制御部
４２    参照電圧用バッファ回路
４３    メインレギュレータ
４４    サブレギュレータ
４５    ＣＰＵ（中央処理装置）
４６    レジスタ
４７    不揮発性記憶素子
４８    周辺回路
４９    入出力回路
５５    電源回路
５６    ＡＤ変換器
６０    電流源
６１    差動入力部
６２    負荷部
６３    カレントミラー部
２００    半導体集積回路装置
１１０、１１０１、１１０ａ、１１０ａ１、１１０ｂ、１１０ｃ、１１０ｄ    電流生成部
１００、１００１、１００ａ、１００ｂ、１００ｃ、１００ｄ    出力部
１２０    ＭＯＳトリミング回路
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７    差動アンプ
ＣＨ１、ＣＨ１１、ＣＨ２１、ＣＨ３１、ＣＨ４１、ＣＨ６１、ＣＨ６２１、ＣＨ６３    チョッパー回路
Ｒ１〜Ｒ８、Ｒ１０〜Ｒ１４、Ｒ２０〜Ｒ２７、Ｒ３０〜Ｒ３４、Ｒ４１〜Ｒ４４    抵抗素子
ＮＦ、ＮＦ１、ＮＦ２    ノッチフィルター
Ｑ１〜Ｑ３、Ｑ１１、Ｑ１２、Ｑ２１〜Ｑ２３、Ｑ３１〜Ｑ３３、Ｑ４１〜Ｑ４３    バイポーラトランジスタ
ＭＰ１〜ＭＰ８、ＭＰ０１〜ＭＰ０４、ＭＰ１１、ＭＰ１２、ＭＰ６１〜ＭＰ６４、ＭＰ２１〜ＭＰ２３、ＭＰ３１〜ＭＰ３２、ＭＰ４１〜ＭＰ４２    ＰＭＯＳトランジスタ
ＭＮ６０〜ＭＮ６６    ＮＭＯＳトランジスタ
ＣＭ１〜ＣＭ４、ＣＭ１１    カレントミラー回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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