(57)【要約】【課題】還流回路のループが形成する平面の面積が小さく、大きな電磁界エミッションが発生せず、また、負荷電流よる磁界を抑制できる負荷駆動回路の提供。【解決手段】電源電圧が与えられる誘導負荷（図示せず）の低圧側に接続され電源電圧をスイッチングするトランジスタ３と、トランジスタ３がオンであるときに負荷電流が流れる負荷電流回路Ｐ３，３，Ｐ４，８，Ｐ５，７，Ｐ１と、トランジスタ３がオフであるときに、誘導電流を電源へ還流させる還流回路Ｐ３，Ｄ，Ｐ２，Ｌ，Ｃ，Ｐ１，７，Ｐ５，８とを備え、負荷電流回路及び還流回路は、それぞれ回路基板５の一側５ａの実装面に実装された第１経路Ｐ３，３，Ｐ４，Ｐ１を有する負荷駆動回路。負荷電流回路及び還流回路は、それぞれ回路基板５の他側５ｂの実装面に第１経路Ｐ３，３，Ｐ４，Ｐ１と平行に実装された第２経路Ｐ５を有し、第１経路及び第２経路は電流が互いに逆向きである。【選択図】図４
2015053604.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が与えられる誘導負荷の低圧側に接続され、該誘導負荷の電源電圧をスイッチングするトランジスタと、該トランジスタがオンであるときに負荷電流が流れる負荷電流回路と、前記トランジスタがオフであるときに、前記誘導負荷が発生させた誘導電流を平滑して電源へ還流させる還流回路とを備え、前記負荷電流回路及び還流回路は、それぞれ回路基板の一側の実装面に実装された第１経路を有する負荷駆動回路において、
前記負荷電流回路及び還流回路は、それぞれ前記回路基板の他側の実装面に前記第１経路と平行に実装された第２経路を有し、前記第１経路及び第２経路は、電流が互いに逆向きに流れるように構成してあることを特徴とする負荷駆動回路。
【請求項２】
電源電圧が与えられる誘導負荷の低圧側に接続され、該誘導負荷の電源電圧をスイッチングするトランジスタと、該トランジスタがオンであるときに負荷電流が流れる負荷電流回路と、前記トランジスタがオフであるときに、前記誘導負荷が発生させた誘導電流を平滑して電源へ還流させる還流回路とを備え、前記負荷電流回路は、平行に積層された複数の回路基板の内の一の実装面に実装された第１経路を有し、前記還流回路は、前記実装面に実装された第２経路を有する負荷駆動回路において、
前記負荷電流回路は、前記複数の回路基板の内の他の実装面に前記第１経路と平行に実装された第３経路を有し、前記還流回路は、前記一の実装面以外の実装面に前記第２経路と平行に実装された第４経路を有し、前記第１経路及び第３経路と、前記第２経路及び第４経路とは、それぞれ電流が互いに逆向きに流れるように構成してあることを特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧が与えられる誘導負荷の低圧側に接続され、誘導負荷の電源電圧をスイッチングするトランジスタを備え、回路基板に実装された負荷駆動回路に関するものである。
【背景技術】
【０００２】
車両に搭載されたモータでは、電源電圧が与えられるモータの低圧側に接続され、モータの電源電圧をスイッチングするトランジスタにより駆動されるものがある。このようなモータ駆動回路では、トランジスタと、トランジスタがオンであるときにモータ電流が流れる負荷電流回路と、トランジスタがオフであるときに、モータが発生させた誘導電流を平滑して電源へ還流させる還流回路とは、同じ回路基板に実装されることが多い。また、大電流が流れる経路にはバスバーが使用される。
【０００３】
特許文献１には、略四角の平板形状のプリント基板の実装側の面に、抵抗素子、マイクロコンピュータ及びＭＯＳトランジスタを含む全ての実装部品を配置した１枚のＰＷＭモジュール基板を備えたＰＷＭモジュール構造が開示されている。ＰＷＭモジュール基板を、実装面をヒートシンクに向けて、また、非実装側の面を外側方に向けて、ヒートシンクを有するケース内に収容固定する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５９７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したようなモータ駆動回路では、還流回路のループが形成する平面の面積が大きいので、大きな電磁界エミッションが発生し、また、モータ電流が高速にオン／オフするので、それによる磁界が発生するという問題がある。
本発明は、上述したような事情に鑑みてなされたものであり、還流回路のループが形成する平面の面積が小さく、大きな電磁界エミッションが発生せず、また、負荷電流が高速にオン／オフすることによる磁界を抑制できる負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１発明に係る負荷駆動回路は、電源電圧が与えられる誘導負荷の低圧側に接続され、該誘導負荷の電源電圧をスイッチングするトランジスタと、該トランジスタがオンであるときに負荷電流が流れる負荷電流回路と、前記トランジスタがオフであるときに、前記誘導負荷が発生させた誘導電流を平滑して電源へ還流させる還流回路とを備え、前記負荷電流回路及び還流回路は、それぞれ回路基板の一側の実装面に実装された第１経路を有する負荷駆動回路において、前記負荷電流回路及び還流回路は、それぞれ前記回路基板の他側の実装面に前記第１経路と平行に実装された第２経路を有し、前記第１経路及び第２経路は、電流が互いに逆向きに流れるように構成してあることを特徴とする。
【０００７】
この負荷駆動回路では、トランジスタが、電源電圧が与えられる誘導負荷の低圧側に接続され、誘導負荷の電源電圧をスイッチングし、トランジスタがオンであるときに、負荷電流回路に負荷電流が流れ、トランジスタがオフであるときに、還流回路が、誘導負荷が発生させた誘導電流を平滑して電源へ還流させる。負荷電流回路及び還流回路は、それぞれの第１経路が回路基板の一側の実装面に実装されている。負荷電流回路及び還流回路は、それぞれ第１経路と平行に実装された第２経路が回路基板の他側の実装面に第１経路と平行に実装されており、第１経路及び第２経路は、電流が互いに逆向きに流れる。
【０００８】
第２発明に係る負荷駆動回路は、電源電圧が与えられる誘導負荷の低圧側に接続され、該誘導負荷の電源電圧をスイッチングするトランジスタと、該トランジスタがオンであるときに負荷電流が流れる負荷電流回路と、前記トランジスタがオフであるときに、前記誘導負荷が発生させた誘導電流を平滑して電源へ還流させる還流回路とを備え、前記負荷電流回路は、平行に積層された複数の回路基板の内の一の実装面に実装された第１経路を有し、前記還流回路は、前記実装面に実装された第２経路を有する負荷駆動回路において、前記負荷電流回路は、前記複数の回路基板の内の他の実装面に前記第１経路と平行に実装された第３経路を有し、前記還流回路は、前記一の実装面以外の実装面に前記第２経路と平行に実装された第４経路を有し、前記第１経路及び第３経路と、前記第２経路及び第４経路とは、それぞれ電流が互いに逆向きに流れるように構成してあることを特徴とする。
【０００９】
この負荷駆動回路では、トランジスタが、電源電圧が与えられる誘導負荷の低圧側に接続され、誘導負荷の電源電圧をスイッチングし、トランジスタがオンであるときに、負荷電流回路に負荷電流が流れ、トランジスタがオフであるときに、還流回路が、誘導負荷が発生させた誘導電流を平滑して電源へ還流させる。負荷電流回路は、第１経路が、平行に積層された複数の回路基板の内の一の実装面に実装され、還流回路は、第２経路が、一の実装面に実装されている。負荷電流回路は、第３経路が、複数の回路基板の内の他の実装面に第１経路と平行に実装され、還流回路は、第４経路が、一の実装面以外の実装面に第２経路と平行に実装されている。第１経路及び第３経路と、第２経路及び第４経路とは、それぞれ電流が互いに逆向きに流れる。
【発明の効果】
【００１０】
本発明に係る負荷駆動回路によれば、還流回路のループが形成する平面の面積が小さく、大きな電磁界エミッションが発生せず、また、負荷電流が高速にオン／オフすることによる磁界を抑制できる負荷駆動回路を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る負荷駆動回路の実施の形態の概略構成を示す回路図である。
【図２】本発明に係る負荷駆動回路の実施の形態の回路基板への実装形態を示す分解斜視図である。
【図３】図２に示す回路基板の構成を示す斜視図である。
【図４】本発明に係る負荷駆動回路の動作を示す説明図である。
【図５】本発明に係る負荷駆動回路の動作を示す説明図である。
【発明を実施するための形態】
【００１２】
以下に、本発明をその実施の形態を示す図面に基づき説明する。
図１は、本発明に係る負荷駆動回路の実施の形態の概略構成を示す回路図である。
この負荷駆動回路は、電源９の電圧が与えられる負荷（誘導負荷）４の低圧側に、ＮチャネルＭＯＳ型ＦＥＴ（Field Effect Transistor）３のドレインが接続され、ＦＥＴ３のソースは接地されている。負荷４は例えば直流モータである。ＦＥＴ３のゲートは、ゲート駆動回路２に接続され、ゲート駆動回路２は、外部からの入力信号が与えられる制御部１により制御される。
【００１３】
ＦＥＴ３のドレインには、ダイオードＤのアノードが接続され、ダイオードＤのカソードは、平滑コンデンサＣのプラス端子、及び平滑コイルＬの一方の端子に接続されている。平滑コンデンサＣのマイナス端子は接地され、平滑コイルＬの他方の端子は、電源９及び負荷４の高圧側に接続されている。
上記の、負荷４を除くＦＥＴ３、ゲート駆動回路２、制御部１、ダイオードＤ、平滑コンデンサＣ及び平滑コイルＬは、回路基板５に実装されている。
【００１４】
このような負荷駆動回路では、ゲート駆動回路２がＦＥＴ３をＰＷＭ制御して、負荷４を駆動する。ＦＥＴ３がオンであるとき、負荷電流は、電源９、負荷４、ＦＥＴ３、接地の経路（第１経路）で流れる。ＦＥＴ３がオフであるとき、ダイオードＤが導通し、負荷４で発生した誘導電流が、平滑コンデンサＣ、平滑コイルＬ、電源９の経路（第１経路）で還流する。
【００１５】
図２は、本発明に係る負荷駆動回路の実施の形態の回路基板５への実装形態を示す分解斜視図である。回路基板５は、実際には図３に示すように１枚であるが、表面と裏面とを示す為に、表面側５ａ及び裏面側５ｂに分解してある。尚、制御部１、ゲート駆動回路２、負荷４及び電源９は図示を省略してある。
図２の分解斜視図では、表面側５ａの実装面に、長方形の回路パターンＰ１〜４を、一側からＰ４，Ｐ３，Ｐ２，Ｐ１の順に並列させて設けてある。
【００１６】
回路パターンＰ１，Ｐ４は、接地用であり、回路パターンＰ１は、スルーホール７により、回路パターンＰ４は、スルーホール８により、裏面側５ｂの実装面の略全面に設けられた回路パターンＰ５（第２経路）にそれぞれ接続されている。
ＦＥＴ３は、ソースが回路パターンＰ４に、ドレインが回路パターンＰ３にそれぞれ接続されて実装されている。
ダイオードＤは、アノードが回路パターンＰ３に、カソードが回路パターンＰ２にそれぞれ接続されて実装されている。
【００１７】
平滑コイルＬは、一方の端子が回路パターンＰ２に接続され、他方の端子が図示しない電源９に接続されて実装されている。
平滑コンデンサＣは、プラス端子が回路パターンＰ２に、マイナス端子が回路パターンＰ１にそれぞれ接続されて実装されている。
【００１８】
このように実装された負荷駆動回路では、ＦＥＴ３がオンであるとき、負荷電流が、図４に示すように、回路パターンＰ３から、ＦＥＴ３、回路パターンＰ４、スルーホール８、回路パターンＰ５、スルーホール７、回路パターンＰ１、コンデンサＣ、回路パターンＰ２、平滑コイルＬの経路で流れる。回路パターンＰ１、コンデンサＣ、回路パターンＰ２、平滑コイルＬに流れる電流は平滑電流である。
【００１９】
この場合、回路パターンＰ３、ＦＥＴ３、回路パターンＰ４に流れる電流、及び回路パターンＰ１、コンデンサＣ、回路パターンＰ２に流れる電流は、表面側５ａの実装面の他側から一側に流れ、回路パターンＰ５に流れる電流は、裏面側５ｂの実装面の一側から他側に流れる。
従って、表面側５ａの実装面に流れる電流と、裏面側５ｂの実装面に流れる電流とは、回路基板５の厚さ分のみ離隔して平行に流れ、しかも、互いに逆向きであるから、それぞれにより発生する電磁界が打ち消し合うことになる。また、両電流によるループが形成する平面の面積も小さく、放射電磁界エミッションも抑制される。
【００２０】
ＦＥＴ３がオフであるとき、誘導電流が、図５に示すように、回路パターンＰ３から、ダイオードＤ、回路パターンＰ２、平滑コイルＬの経路、及び回路パターンＰ３から、ダイオードＤ、回路パターンＰ２、コンデンサＣ、回路パターンＰ１、スルーホール７、回路パターンＰ５、スルーホール８、回路パターンＰ４の経路で流れる。
【００２１】
この場合、回路パターンＰ３から、ダイオードＤ、回路パターンＰ２、コンデンサＣ、回路パターンＰ１に流れる電流は、表面側５ａの実装面の一側から他側に流れ、回路パターンＰ５に流れる電流は、裏面側５ｂの実装面の他側から一側に流れる。
従って、表面側５ａの実装面に流れる電流と、裏面側５ｂの実装面に流れる電流とは、回路基板５の厚さ分のみ離隔して平行に流れ、しかも、互いに逆向きであるから、それぞれにより発生する電磁界が打ち消し合うことになる。また、両電流によるループが形成する平面の面積も小さく、放射電磁界エミッションも抑制される。
【００２２】
尚、本実施の形態では、回路基板５の表面及び裏面を実装面としてあるが、例えば、複数の回路基板を平行に積層する場合、２つの回路基板の２つの表面を、回路基板５の表面及び裏面の２つの実装面と同様に実装しても、同様の効果を得ることができる。また、２つの回路基板の内の一の実装面及びそれ以外の実装面を、回路基板５の表面及び裏面の２つの実装面と同様に実装しても、同様の効果を得ることができる。
【符号の説明】
【００２３】
１  制御部
２  ゲート駆動回路
３  ＦＥＴ
４  負荷（誘導負荷）
５  回路基板
７  スルーホール
９  電源
Ｃ  平滑コンデンサ
Ｄ  ダイオード
Ｌ  平滑コイル
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５  回路パターン
【図１】
2015053604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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