(57)【要約】【課題】半導体膜に酸化物半導体を用いたＴＦＴ基板において、ＴＦＴの半導体膜とソース／ドレイン電極との良好な接続性を得る。【解決手段】ＴＦＴ基板２００は、互いに電気的に接続した下層ソース電極２ａおよび上層ソース電極２ｂからなるソース電極２と、互いに電気的に接続した下層ドレイン電極３ａおよび上層ドレイン電極３ｂからなるドレイン電極３とを有するＴＦＴ２０１を備える。下層ソース電極２ａおよび下層ドレイン電極３ａは、半導体膜１２の下面に接触し、上層ソース電極２ｂおよび上層ドレイン電極３ｂは、その半導体膜１２の上面に接触する。【選択図】図３
2015004903.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された下層ソース電極および下層ドレイン電極と、
前記下層ソース電極および前記下層ドレイン電極に跨がるように形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、
前記半導体膜における前記下層ソース電極と前記下層ドレイン電極の間の部分であるチャネル部と、
前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、
前記第１絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、
前記上層ソース電極および前記上層ドレイン電極の上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記チャネル部の上方に配設されたゲート電極と、
前記下層ドレイン電極または前記上層ドレイン電極と同層の導電膜を用いて形成された画素電極と、
前記第２絶縁膜上に前記ゲート電極と同層の導電膜を用いて形成され、前記画素電極の上方に配設された共通電極とを備える
ことを特徴とするアクティブマトリクス基板。
【請求項２】
前記半導体膜が、酸化物半導体からなる
請求項１記載のアクティブマトリクス基板。
【請求項３】
前記画素電極が、透明導電膜からなる
請求項１または請求項２記載のアクティブマトリクス基板。
【請求項４】
前記画素電極は、前記下層ドレイン電極または前記上層ドレイン電極と一体的に形成されている
請求項１から請求項３のいずれか一項記載のアクティブマトリクス基板。
【請求項５】
前記チャネル部の上方以外の領域において、前記第１絶縁膜と前記上層ソース電極および前記上層ドレイン電極の間に有機樹脂膜が介在している
請求項１から請求項４のいずれか一項記載のアクティブマトリクス基板。
【請求項６】
前記画素電極は、前記上層ドレイン電極と同層の配線層で形成されている
請求項５記載のアクティブマトリクス基板。
【請求項７】
（ａ）基板上に、第１の導電膜を用いて下層ソース電極および下層ドレイン電極を形成する工程と、
（ｂ）前記下層ソース電極および前記下層ドレイン電極に跨がるように、前記下層ソース電極および前記下層ドレイン電極と電気的に接続する半導体膜を形成する工程と、
（ｃ）前記下層ソース電極、前記下層ドレイン電極および前記半導体膜を覆うように第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に、第２の導電膜を用いて、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極とを形成する工程と、
（ｅ）前記上層ソース電極および前記上層ドレイン電極を覆うように第２絶縁膜を形成する工程と、
（ｆ）前記半導体膜の上方の前記第２絶縁膜上に、第３の導電膜を用いて、ゲート電極を形成する工程とを備え、
前記工程（ｂ）または前記工程（ｄ）は、前記第１の導電膜または前記第２の導電膜を用いて画素電極を形成する工程を含み、
前記（ｆ）は、前記第３の導電膜を用いて前記画素電極の上方に共通電極を形成する工程を含む
ことを特徴とするアクティブマトリクス基板の製造方法。
【請求項８】
前記工程（ｃ）と前記工程（ｄ）の間に、
（ｇ）前記第１絶縁膜の上に有機樹脂膜を形成し、前記下層ソース電極と前記下層ドレイン電極の間の領域上の前記有機樹脂膜を除去する工程、を備える
請求項７記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置などに用いられるアクティブマトリクス基板に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」）をスイッチング素子として用いたＴＦＴアクティブマトリクス基板（薄膜トランジスタ基板；以下「ＴＦＴ基板」）は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、この特徴を活かして、ＣＲＴ（Cathode Ray Tube）に代わるフラットパネルディスプレイの一つとして、製品への応用が盛んになされている。
【０００３】
液晶表示装置（ＬＣＤ）用の電気光学素子には、単純マトリクス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性および表示品位の点でＣＲＴや単純マトリクス型ＬＣＤより優れており、ノート型パソコンなどに広く実用化されている。
【０００４】
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
【０００５】
従来のＴＦＴ−ＬＣＤの視野角を改善した横電界の液晶駆動方式であるＩＰＳ（In Plane Switching）方式のＬＣＤは、広視野角という特徴を活かして、表示装置等に広く使用されている。しかし、画素表示部での開口率の低さや透過率の低さといった問題も有しており、明るい表示特性を得ることが困難である。これは、ＩＰＳ−ＬＣＤに用いられる櫛歯形状の画素電極の上方では液晶を駆動させるための電界が有効に働かず、画素電極上の一部の液晶が動作しないことが主な理由である。この問題を改善するために、例えば特許文献１に開示されているようなＦＦＳ（Fringe Field Switching：フリンジ電界駆動）方式のＬＣＤ（ＦＦＳ−ＬＣＤ）が提案されている。
【０００６】
特許文献１に開示されたような一般的なＦＦＳ−ＬＣＤのＴＦＴ基板は、（１）ゲート電極の形成工程、（２）画素電極の形成工程、（３）ゲート絶縁膜および半導体膜の形成工程、（４）ソース・ドレイン電極の形成工程、（５）保護絶縁膜へのコンタクトホール形成工程、（６）共通電極の形成工程、という少なくとも６回の写真製版工程を経て形成される。
【０００７】
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子には、活性層（チャネル層）としての半導体膜にアモルファスシリコン（Ｓｉ）が用いられていた。また近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有している。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料（以下「ＩＧＺＯ」）が主に用いられている。この技術は、特許文献２、３および非特許文献１等に開示されている。
【０００８】
酸化物半導体材料は、透明性（透光性）の導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））や非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
【０００９】
しかし、酸化物半導体材料は、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液にも容易に溶けてしまう。従って、例えば特許文献３の図１１のような酸化物半導体の上層にソース電極やドレイン電極を配設した構造のＴＦＴを製造する場合は、ソース電極やドレイン電極の金属膜だけをエッチングして、酸化物半導体をエッチングせずに残すような選択エッチングは困難である。
【００１０】
この問題を解決するためには、例えば、特許文献４の図１や特許文献５の図１Ａのような、ソース電極およびドレイン電極の上に活性層としての半導体膜を配設したＴＦＴ構造を採用することが考えられる。このＴＦＴ構造では、金属膜を加工してゲート電極、ソース電極およびドレイン電極を形成した後に、酸化物半導体の半導体膜を形成すればよいため、金属膜をエッチング加工する際の酸系溶液によって半導体膜が溶けることはない。また、酸化物半導体をエッチング加工する際のシュウ酸やカルボン酸のような弱酸系溶液は、一般的な金属をエッチングしないので、半導体膜を形成する際にソース電極およびドレイン電極がエッチングされることはない。従って、酸化物半導体からなる半導体膜と金属膜との選択エッチングが可能となり、移動度の高い高性能なＴＦＴ基板を製造することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−５６４７４号公報
【特許文献２】特開２００５−７７８２２号公報
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】特開２００３−９２４１０号公報
【特許文献５】特開２００６−５３２９号公報
【非特許文献】
【００１２】
【非特許文献１】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１のように透明導電膜パターンが最上層となる場合には問題はないが、特許文献２のように透明導電膜パターン上に保護膜や層間絶縁膜などの絶縁膜（以下「上層絶縁膜」）が形成される場合、透明導電膜の応力と上層絶縁膜の応力とのバランスがとれず、透明導電膜パターン端部などで上層絶縁膜が剥離してしまう「膜浮き」或いは「膜剥がれ」と呼ばれる現象（以下、「膜浮き」と総称する）が発生することがある。膜浮きは、表示領域より外側の額縁領域などのパターン密度が比較的疎な領域、例えば、外部接続端子部や配線変換部などで顕著に発生する。膜浮きの発生は、上層絶縁膜の保護膜としての機能を損なわせて腐食などを引き起こしたり、また層間絶縁膜としての機能を損なわせて絶縁破壊を引き起こしたりする。従って、膜浮きが発生すると、製品の歩留りや信頼性が低下する。さらに、剥離した上層絶縁膜が製造装置内で飛散して発塵を招き、同じ装置内で製造する別の製品にも悪影響を及ぼし、それによっても製品の歩留りや信頼性の低下を生じさせる。
【００１４】
一方、上層絶縁膜の形成の際、応力のバランスがとれて膜浮きが発生し難い成膜条件を採用すると、透明導電膜パターンの透過率が低下する問題や、配線と画素電極とを接続するコンタクトホール内でゲート絶縁膜界面と層間絶縁膜にクサビ状の隙間（ノッチ）が形成され、配線と画素電極との接続不良が発生する問題などが生じる。特に、高輝度化（高開口率化・高透過率化）、高視野角化の要求が高まっている液晶表示装置では、透明導電膜の透過率の向上やＦＦＳ方式の採用が不可欠であり、膜浮きが発生し易い上層絶縁膜の成膜条件を採用せざるを得ない場合が多くなってきている。
【００１５】
更に、ＦＦＳ方式においては、いずれも透明導電膜からなる画素電極と共通電極とを層間絶縁膜を介して対向配置することが必須であるため、少なくとも一方の透明電極上に層間絶縁膜（上層絶縁膜）が配置されることは不可避である。よって、上記の膜浮きの問題の対策が必要となる。
【００１６】
また、ＺｎＯやＩＧＺＯのような酸化物半導体の膜を、スパッタリング法や真空蒸着法を用いてＴＦＴのソース電極やドレイン電極となる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）の上に直接形成すると、界面反応により両者の界面に金属膜の酸化物層が生成され電気抵抗（界面抵抗）が上昇する。
【００１７】
本発明者らの実験結果によれば、例えばＩＧＺＯ（原子数比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）の酸化物半導体膜の上にＡｌの金属膜を形成した場合は５０μｍ×５０μｍの面積当たりの界面抵抗値が２００ｋΩであったのに対し、Ａｌ膜とＩＧＺＯ膜の形成順を逆にすると同面積当たりの界面抵抗値は１００ＭΩ以上となった。また、他の金属（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ）についても、Ａｌと同様に、金属膜とＩＧＺＯ膜の形成順を逆にすると界面抵抗値は少なくとも１桁以上増大した。この振る舞いは、これらの金属膜を主成分（含有原子数の比率が最も多い成分）とする合金膜の場合でも同様である。
【００１８】
またその一方で、酸化物半導体膜において金属膜との還元反応が起こり、界面近傍のチャネル表面には酸素が欠乏した酸化物半導体膜が生成される。酸素が欠乏した酸化物半導体膜では、キャリア密度が増加して低抵抗化するため、ＴＦＴのオフ電流が増大する問題の原因となる。金属膜のソース電極およびドレイン電極の上に酸化物半導体の半導体膜が配設されるＴＦＴ構造では、界面反応層が増大する。その結果、ＴＦＴのオン／オフ特性の悪化や移動度の低下を招いて、ＴＦＴ特性が劣化するという問題が生じる。
【００１９】
本発明は、上記のような問題を解決するためになされたものであり、半導体膜に酸化物半導体を用いたＴＦＴを有する横電界駆動方式のＴＦＴ基板において、半導体膜とソース／ドレイン電極との良好な接続性を得ることを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る薄膜トランジスタ基板は、基板上に形成された下層ソース電極および下層ドレイン電極と、前記下層ソース電極および前記下層ドレイン電極に跨がるように形成され、前記下層ソース電極および前記下層ドレイン電極と電気的に接続された半導体膜と、前記半導体膜における前記下層ソース電極と前記下層ドレイン電極の間の部分であるチャネル部と、前記下層ソース電極、前記下層ドレイン電極および前記半導体膜の上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ソース電極と電気的に接続された上層ソース電極と、前記第１絶縁膜上に形成され、コンタクトホールを通して前記半導体膜および前記下層ドレイン電極と電気的に接続された上層ドレイン電極と、前記上層ソース電極および前記上層ドレイン電極の上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記チャネル部の上方に配設されたゲート電極と、前記下層ドレイン電極または前記上層ドレイン電極と同層の導電膜を用いて形成された画素電極と、前記第２絶縁膜上に前記ゲート電極と同層の導電膜を用いて形成され、前記画素電極の上方に配設された共通電極とを備えるものである。
【発明の効果】
【００２１】
本発明に係る薄膜トランジスタ基板によれば、ソース電極およびドレイン電極が半導体膜の上下面と電気的に接続するため、半導体膜との接触面積が増え、界面抵抗を低くすることが可能となる。また半導体膜の一方の面で界面抵抗が不良であっても、もう一方の面で補うことが可能であるので、薄膜トランジスタの特性不良による欠陥の発生を防止することができる。
【００２２】
特に、移動度の高い酸化物系半導体を半導体膜として用いることにより、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【図面の簡単な説明】
【００２３】
【図１】ＴＦＴ基板の全体構成を模式的に説明する平面図である。
【図２】実施の形態１に係るＴＦＴ基板の画素の平面構成を示す図である。
【図３】実施の形態１に係るＴＦＴ基板の画素の断面構成を示す図である。
【図４】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図５】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図６】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図７】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図８】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図９】実施の形態１の第１の変形例に係るＴＦＴ基板の画素の平面構成を示す図である。
【図１０】実施の形態１の第１の変形例に係るＴＦＴ基板の画素の断面構成を示す図である。
【図１１】実施の形態１の第２の変形例に係るＴＦＴ基板の画素の平面構成を示す図である。
【図１２】実施の形態２に係るＴＦＴ基板の画素の平面構成を示す図である。
【図１３】実施の形態２に係るＴＦＴ基板の画素の断面構成を示す図である。
【図１４】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１５】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１６】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１７】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１８】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１９】実施の形態２の変形例に係るＴＦＴ基板の画素の平面構成を示す図である。
【図２０】実施の形態２の変形例に係るＴＦＴ基板の画素の断面構成を示す図である。
【発明を実施するための形態】
【００２４】
＜実施の形態１＞
図１は、実施の形態１に係るＴＦＴ基板の構成を示す平面図である。実施の形態１のＴＦＴ基板は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）がマトリクス状に複数個配置されたアクティブマトリクス基板である。また、ここでは、平面型表示装置（フラットパネルディスプレイ）である液晶表示装置（ＬＣＤ）用のＴＦＴ基板を例に挙げて説明する。
【００２５】
ＴＦＴ基板２００は、ＴＦＴ２０１を有する画素２０４がマトリクス状に配列される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに分けられる。
【００２６】
表示領域２０２には、複数のゲート配線（走査信号線）５１および複数のソース配線（表示信号線）２１が配設される。複数のゲート配線５１は互いに平行に配設され、複数のソース配線２１も互いに平行に配設される。複数のゲート配線５１と複数のソース配線２１は交差する。図１では、ゲート配線５１が横方向に延在し、ソース配線２１が縦方向に延在している。隣接するゲート配線５１と隣接するソース配線２１で囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリクス状に配列されることになる。
【００２７】
図１では、代表的に１つの画素２０４を拡大して示している。画素２０４には、少なくとも１つのＴＦＴ２０１が配設される。ＴＦＴ２０１は、ソース配線２１とゲート配線５１の交差点近傍に配置され、ゲート配線５１に接続されるゲート電極と、ソース配線２１に接続されるソース電極と、画素電極６に接続されるドレイン電極とを有している。また、画素電極６は補助容量電極８との間に補助容量２０９を形成しており、補助容量電極８は所定の共通電位が供給される補助容量配線８１に接続されている。補助容量配線８１は、ゲート配線５１に平行に（ソース配線２１に直交するように）延在し、ゲート配線５１と補助容量配線８１とは交互に配設される。
【００２８】
一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線５１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線２１は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。
【００２９】
走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための接続基板２０８が配設されている。これら接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３０】
走査信号駆動回路２０５には、接続基板２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、接続基板２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線５１にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線５１が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線２１に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。
【００３１】
なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。また、補助容量電極８は、後述するように、画素電極６と平面視で重複（重畳）するように配設され、画素電極６を一方の電極、補助容量電極８をもう一方の電極とする補助容量２０９を形成する。各画素２０４の補助容量電極８は、補助容量配線８１に接続されて結束し、例えば走査信号駆動回路２０５や表示信号駆動回路２０６などから所定の共通電位が供給される。
【００３２】
ＴＦＴ２０１は、画素電極６に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線５１からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線２１からドレイン電極に供給された表示電圧が画素電極６に印加され、画素電極６と共通電極（不図示）との間に、表示電圧に応じた電界が生じる。画素電極６と共通電極との間には液晶を介して補助容量２０９と並列な容量（液晶容量）が形成される。画素電極６に印加された表示電圧は、液晶容量と補助容量２０９によって一定期間保持される。
【００３３】
液晶表示装置の場合、ＴＦＴ基板２００に対向するように対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。なお、ＦＦＳ（Fringe Field Switching）方式など横電界駆動方式の液晶表示装置の場合、共通電極は、対向基板ではなくＴＦＴ基板２００上に配設される。
【００３４】
ＴＦＴ基板２００と対向基板とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）には、バックライトユニット等が配設される。
【００３５】
ここで、液晶表示装置の動作を簡単に説明する。ＴＦＴ基板２００と対向基板との間に挟持されている液晶は、画素電極６と共通電極との間に生じる電界によって駆動される（配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。よって、偏光板を通過して直線偏光となったバックライトユニットからの光は、液晶表示パネルの液晶層を通過するときに偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。
【００３６】
液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極６に印加されている表示電圧によって変化する。したがって、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。
【００３７】
次に、図２および図３を参照して、本実施の形態に係るＴＦＴ基板２００のより詳細な構成について説明する。図２は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３は、その断面構成を示す図である。図３では、図２に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（画素部）に対応する。Ｙ−Ｙ線に沿った断面は、ゲート配線５１の端部に設けられた、走査信号駆動回路２０５からのゲート信号を印加するゲート端子パッド５２の形成領域（ゲート端子部）に対応する。Ｚ−Ｚ線に沿った断面は、ソース配線２１の端部に設けられた、表示信号駆動回路２０６からの表示信号を印加するためのソース端子パッド２３の形成領域（ソース端子部）に対応する。
【００３８】
さらに、Ｘ−Ｘ線に沿った画素部の断面は、図３に示すように、ゲート配線５１とソース配線２１とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極６および共通電極７の形成領域である「画像表示部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。
【００３９】
図３のように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。また、本実施の形態では、ＴＦＴ２０１のソース電極２およびドレイン電極３、並びに、ＴＦＴ２０１に接続するソース配線２１およびソース端子２２のそれぞれは、絶縁膜１１を挟む上下２つの層から構成されている。すなわち、ソース電極２は下層ソース電極２ａと上層ソース電極２ｂから成り、ドレイン電極３は下層ドレイン電極３ａと上層ドレイン電極３ｂから成り、ソース配線２１は下層ソース配線２１ａと上層ソース配線２１ｂから成り、ソース端子２２は下層ソース端子２２ａと上層ソース端子２２ｂから成る。絶縁膜１１は、ＴＦＴ部ではＴＦＴ２０１のゲート絶縁膜の一部として機能するため、以下では「第１ゲート絶縁膜１１」と称する。
【００４０】
上記の下層ソース電極２ａ、下層ドレイン電極３ａ、下層ソース配線２１ａおよび下層ソース端子２２ａは、基板１上に成膜した第１の導電膜をパターニングすることによって形成されている。また、ドレイン電極３に接続される画素電極６も、これらと同じ第１の導電膜を用いて形成されている。
【００４１】
図２において、ソース配線２１（下層ソース配線２１ａおよび上層ソース配線２１ｂ）は縦方向に延在している。下層ソース電極２ａと下層ソース配線２１ａは繋がっており、下層ソース配線２１ａから分岐してＴＦＴ部まで延びた部分が下層ソース電極２ａとなっている。
【００４２】
また、画素電極６は、下層ドレイン電極３ａに繋がるように形成されている。ＴＦＴ基板２００が透過型の液晶表示装置に用いられる場合、画素電極６は、透明導電膜で形成される。
【００４３】
下層ソース電極２ａと下層ドレイン電極３ａは間隔を開けて配設されており、それらに跨がるように半導体膜４が配設されている。半導体膜４は、下層ソース電極２ａおよび下層ドレイン電極３ａの上面と接触している。それにより、半導体膜４と下層ソース電極２ａとの間、および、半導体膜４と下層ドレイン電極３ａとの間は、それぞれ電気的に接続される。半導体膜４における下層ソース電極２ａと下層ドレイン電極３ａとの間の部分は、ＴＦＴ２０１のオン時にチャネルが形成されるチャネル部４ａとなる。
【００４４】
半導体膜４は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【００４５】
第１ゲート絶縁膜１１は、下層ソース電極２ａ、下層ドレイン電極３ａ、半導体膜４、画素電極６、下層ソース配線２１ａおよび下層ソース端子２２ａを覆うように、基板１の全体に形成されている。第１ゲート絶縁膜１１には、複数のコンタクトホールが形成されている。具体的には、半導体膜４に達するコンタクトホール１３（ソース電極部コンタクトホール）およびコンタクトホール１４（ドレイン電極部コンタクトホール）、下層ドレイン電極３ａに達するコンタクトホール１５（画素ドレインコンタクトホール）、下層ソース配線２１ａに達するコンタクトホール１６（ソース配線部コンタクトホール）、下層ソース端子２２ａに達するコンタクトホール１７（第１のソース端子部コンタクトホール）などである。
【００４６】
コンタクトホール１３は、下層ソース電極２ａと重畳する位置に形成され、コンタクトホール１４は、下層ドレイン電極３ａと重畳する位置に形成される。つまり、コンタクトホール１３，１４は、チャネル部４ａとは重複せず、半導体膜４を挟むように形成される。また、コンタクトホール１６は、図２に示すようにソース配線２１に沿って一定間隔で設けられる。
【００４７】
第１ゲート絶縁膜１１の上には、上層ソース電極２ｂ、上層ドレイン電極３ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂが形成される。これらは、第２の導電膜をパターニングすることによって形成される。上層ソース電極２ｂと上層ソース配線２１ｂは繋がっており、上層ソース配線２１ｂから分岐してＴＦＴ部まで延びた部分が上層ソース電極２ｂとなっている。
【００４８】
上層ソース電極２ｂは、コンタクトホール１３を通して、下層ソース電極２ａの上方で半導体膜４に接触し、それにより半導体膜４と上層ソース電極２ｂが電気的に接続される。また、上層ソース配線２１ｂは、コンタクトホール１６を通して下層ソース配線２１ａと接触し、それにより下層ソース配線２１ａと上層ソース配線２１ｂが電気的に接続される。従って、半導体膜４とソース配線２１とは、下層ソース電極２ａを通して電気的に接続されると共に、上層ソース電極２ｂを通しても電気的に接続される。
【００４９】
上層ドレイン電極３ｂは、コンタクトホール１４を通して下層ドレイン電極３ａの上方で半導体膜４に接触し、それにより半導体膜４と上層ドレイン電極３ｂが電気的に接続される。また、上層ドレイン電極３ｂは、コンタクトホール１５を通して下層ドレイン電極３ａにも接触し、それにより下層ドレイン電極３ａと上層ドレイン電極３ｂが電気的に接続される。従って、半導体膜４と画素電極６とは、下層ドレイン電極３ａを通して電気的に接続されると共に、上層ドレイン電極３ｂを通しても電気的に接続される。
【００５０】
上層ソース端子２２ｂは、コンタクトホール１７を通して下層ソース端子２２ａに接触し、それにより下層ソース端子２２ａと上層ソース端子２２ｂが電気的に接続される。
【００５１】
また、上層ソース電極２ｂ、上層ドレイン電極３ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂを覆うように、基板１の全体に絶縁膜１２が形成されている。絶縁膜１２は、ＴＦＴ部では上記の第１ゲート絶縁膜１１と共にＴＦＴ２０１のゲート絶縁膜として機能するため、以下ではそれを「第２ゲート絶縁膜１２」と称する。
【００５２】
第２ゲート絶縁膜１２には、上層ソース端子２２ｂに達するコンタクトホール１８（第２のソース端子部コンタクトホール）が形成されている。
【００５３】
第２ゲート絶縁膜１２の上には、ＴＦＴ２０１のゲート電極５、並びに共通電極７、補助容量電極８、ゲート配線５１、ゲート端子パッド５２、ソース端子パッド２３および補助容量配線８１（図３では不図示）が形成されている。これらは、第３の導電膜をパターニングすることによって形成される。
【００５４】
図２において、ゲート配線５１は横方向に延在している。ＴＦＴ２０１のゲート電極５は、ゲート配線５１の一部分である。すなわち、ゲート配線５１におけるＴＦＴ部の部分がゲート電極５となっている。ゲート電極５は、ゲート配線５１の他の部分よりも幅が広くなっている。
【００５５】
補助容量電極８および補助容量配線８１は、共通電極７と一体的に形成されている。図２に示すように、補助容量電極８は共通電極７の端部に設けられている。画素電極６の端部は、補助容量電極８と共に補助容量２０９を形成するように、補助容量電極８の下の位置まで延びている。また、補助容量配線８１は、ゲート配線５１の延在方向に隣接する画素の補助容量電極９間を接続するように、ゲート配線５１と平行に延在している。補助容量配線８１は、共通電極７に共通電位が供給するための配線としても用いられる。
【００５６】
図２では補助容量電極８が共通電極７の端部に直線状に配置された例を示したが、所望の容量値が得られれば、補助容量電極８の平面形状は任意でよく、例えば、コの字状（角張ったＵ字状）やＬ字状であってもよい。
【００５７】
ゲート端子パッド５２は、ゲート配線５１と一体的に形成されており、ゲート配線５１の端部に設けられている。また、ソース端子パッド２３は、ソース配線２１の端部に設けられたソース端子２２の上方に形成される。ソース端子パッド２３は、コンタクトホール１８を通して上層ソース端子２２ｂに接触し、それによりソース端子パッド２３はソース端子２２と電気的に接続される。
【００５８】
ゲート端子パッド５２には、走査信号駆動回路２０５（図１）が接続され、走査信号駆動回路２０５が出力するゲート信号が印加される。ソース端子パッド２３には、表示信号駆動回路２０６（図１）が接続され、表示信号駆動回路２０６が出力する表示信号が印加される。
【００５９】
次に、実施の形態１に係るＴＦＴ基板２００の製造方法について、図４〜図８を参照しつつ説明する。なお、図４〜図８においては、図２および図３に示した要素に対応する要素には、それと同一符号を付してある。
【００６０】
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１として用いた。
【００６１】
洗浄された基板１の一方の主面の全体に、下層ソース電極２ａ、上層ソース電極２ｂ、画素電極６などの材料としての第１の導電膜を成膜する。ここでは、ＴＦＴ基板２００は透過型の液晶表示装置に用いられるものとし、第１の導電膜として透明導電膜を使用する。実施の形態１では、第１の導電膜として、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０重量％）を用いる。ＩＴＯ膜は、一般的に常温中では結晶質（多結晶）構造が安定であるが、本実施の形態では、スパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス（例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）など）を混合したガスを用いて、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
【００６２】
第１の導電膜上にレジスト材を塗布し、写真製版工程（第１回目）によりフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより第１の導電膜をパターニングする。ＩＴＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。第１の導電膜のパターニング後、フォトレジストパターンを除去すると、図４のように、第１導電膜から成る下層ソース電極２ａ、下層ドレイン電極３ａ、画素電極６、下層ソース配線２１ａおよび下層ソース端子２２ａが、基板１上に形成される。
【００６３】
その後、基板１を２００℃の温度で熱処理する。この熱処理によって、第１の導電膜である非晶質状態のＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れ、王水（塩酸＋硝酸）系以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがない。そのため、後の工程で形成する金属膜とのエッチング選択性を確保できる。非晶質ＩＴＯ膜を結晶化させるための熱処理温度は、少なくとも結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃である。
【００６４】
次に、基板１上の全面に、半導体膜４の材料としての酸化物半導体膜を形成する。本実施の形態では、ＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を用いた。ＩＧＺＯ膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜でき、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成され易いため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【００６５】
本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、ＩＧＺＯ膜を５０ｎｍの厚さで成膜した。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【００６６】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、ＩＧＺＯ膜をパターニングする。ＩＧＺＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。ＩＧＺＯ膜のパターニング後、フォトレジストパターンを除去すると、図５のように、下層ソース電極２ａおよび下層ドレイン電極３ａに跨がるように、ＩＧＺＯ膜から成る半導体膜４が形成される。
【００６７】
なお、先の工程で形成された下層ソース電極２ａ、下層ドレイン電極３ａ、画素電極６、下層ソース配線２１ａおよび下層ソース端子２２ａは、多結晶化したＩＴＯ膜であるため、シュウ酸系溶液ではエッチングされない。
【００６８】
また、半導体膜４と下層ソース電極２ａおよび下層ドレイン電極３ａとの接続部分は、同じ酸化物であるＩＧＺＯ膜とＩＴＯ膜とが接触する構成となるので、それらの界面反応（酸化還元反応）を防止できる。このため、半導体膜４と下層ソース電極２ａおよび下層ドレイン電極３ａとの接触抵抗（界面抵抗）は低く抑えられ、ＴＦＴ２０１のオン電流や移動度を増大させて、ＴＦＴ２０１の電気的特性（ＴＦＴ特性）を向上させることができる。
【００６９】
続いて、下層ソース電極２ａ、下層ドレイン電極３ａ、半導体膜４、画素電極６、下層ソース配線２１ａおよび下層ソース端子２２ａを覆うように、基板１上の全面に第１ゲート絶縁膜１１を形成する。ここでは、第１ゲート絶縁膜１１として、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ２００ｎｍの酸化シリコン膜（ＳｉＯ）を形成した。
【００７０】
その後、第１ゲート絶縁膜１１上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第１ゲート絶縁膜１１をエッチングすることで、コンタクトホール１３〜１７を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図６のように、コンタクトホール１３〜１７を有する第１ゲート絶縁膜１１が形成される。
【００７１】
コンタクトホール１３は、下層ソース電極２ａの上方で半導体膜４に達するように形成される。コンタクトホール１４は、下層ドレイン電極３ａの上方で半導体膜４に達するように形成される。コンタクトホール１５は下層ドレイン電極３ａに達するように形成される。コンタクトホール１６は下層ソース配線２１ａの表面に達するように形成される。コンタクトホール１７は下層ソース端子２２ａの表面に達するように形成される。
【００７２】
次に、基板１上の全面に、上層ソース電極２ｂ、上層ドレイン電極３ｂ等の材料としての第２の導電膜を形成する。第２の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な第２の導電膜を得ることができる。実施の形態１では、第２の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜した。
【００７３】
その後、第２の導電膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、第２の導電膜をパターニングする。Ｍｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。半導体膜４は、第１ゲート絶縁膜１１で覆われているので、このエッチングで消失することはない。第２の導電膜のパターニング後、フォトレジストパターンを除去すると、図７のように、上層ソース電極２ｂ、上層ドレイン電極３ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂが形成される。
【００７４】
上層ソース電極２ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂは、一体的に形成される。上層ソース電極２ｂは、コンタクトホール１３を介して下層ソース電極２ａの上方で半導体膜４に接続される。上層ソース配線２１ｂは、コンタクトホール１６を介して下層ソース配線２１ａに接続される。上層ソース端子２２ｂは、コンタクトホール１７を介して下層ソース端子２２ａに接続される。また、上層ドレイン電極３ｂは、コンタクトホール１４を介して、下層ドレイン電極３ａの上方で半導体膜４に接続されると共に、コンタクトホール１５を介して下層ドレイン電極３ａに接続される。
【００７５】
次に、上層ソース電極２ｂ、上層ドレイン電極３ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂを覆うように、基板１上の全面に第２ゲート絶縁膜１２を形成する。ここでは、第２ゲート絶縁膜１２として、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ２００ｎｍの酸化シリコン膜（ＳｉＯ）を形成した。
【００７６】
その後、第２ゲート絶縁膜１２上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第２ゲート絶縁膜１２をエッチングして、コンタクトホール１８を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図８のように、上層ソース端子２２ｂに達するコンタクトホール１８を有する第２ゲート絶縁膜１２が形成される。
【００７７】
次に、ゲート電極５、共通電極７などの材料としての第３導電膜を形成する。第３の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な第２の導電膜を得ることができる。
【００７８】
また、第３の導電膜は、透明導電膜からなる下層と、上記の金属、合金から成る上層とを含む多層構造としてもよい。実施の形態１では、下層の透明導電膜と上層のＭｏ膜とからなる二層構造の第３の導電膜を用いる。下層の透明導電膜はＩＴＯ膜とし、スパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。上層のＭｏ膜は、Ａｒガスを用いたスパッタリング法で、２００ｎｍの厚さに形成した。
【００７９】
その後、第２の導電膜上にレジスト材を塗布し、写真製版工程（第６回目）でフォトレジストパターンを形成する。このとき、共通電極７の形成領域のフォトレジストを、ハーフトーンマスクを用いて露光し、その部分のフォトレジストパターンが他の部分よりも薄くなるようにする。そして、当該フォトレジストパターンをマスクとするエッチングにより、Ｍｏ膜およびＩＴＯ膜をパターニングし、ゲート電極５、共通電極７、補助容量電極８、ゲート配線５１およびゲート端子パッド５２を形成する。この状態では、補助容量電極８の上面はＭｏ膜で覆われた状態である。Ｍｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。ＩＴＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。
【００８０】
続いてアッシング処理によってフォトレジストパターンを薄膜化し、フォトレジストパターンの薄く形成した部分を除去する。これにより、フォトレジストパターンから共通電極７上のＭｏ膜が露出する。そして、残ったフォトレジストパターンをマスクとするエッチングにより、Ｍｏ膜をパターニングする。それにより、共通電極７の上面のＭｏ膜が除去され、透明導電膜のみから成る共通電極７が得られる。
【００８１】
フォトレジストパターンを除去すると、ゲート電極５、共通電極７、補助容量電極８、ゲート配線５１およびゲート端子パッド５２が得られ、図３に示した構造が完成する。
【００８２】
以上のように、実施の形態１では、ＴＦＴ２０１の半導体膜４に酸化物半導体を用いた高性能なＴＦＴ基板２００を、６回の写真製版工程を行うことで形成することができる。
【００８３】
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
【００８４】
実施の形態１のＴＦＴ基板２００では、同じ酸化物系の半導体膜４と下層ソース電極２ａおよび下層ドレイン電極３ａとを接触させることにより、半導体膜４と下層ソース電極２ａの間および半導体膜４と下層ドレイン電極３ａの間を電気的に接続させているので、それらの界面反応（酸化還元反応）が防止され、界面抵抗を低く抑えることが可能である。
【００８５】
また、酸化物半導体膜の半導体膜４を覆う第１ゲート絶縁膜１１に設けたコンタクトホール１３，１４を通して半導体膜４と上層ソース電極２ｂおよび上層ドレイン電極３ｂとを電気的に接続させている。つまり、ソース電極２およびドレイン電極３が、それぞれ半導体膜４の上下両方の面に電気的に接続する構造となり、ソース電極２およびドレイン電極３と半導体膜４との接触面積が増える。また、例えば半導体膜４の一方の面でソース電極２またはドレイン電極３との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、ＴＦＴ２０１の特性不良による欠陥の発生を防止することができる。
【００８６】
さらに、ソース配線２１は下層ソース配線２１ａと上層ソース配線２１ｂの２層で構成され、下層ソース配線２１ａと上層ソース配線２１ｂとは、第１ゲート絶縁膜１１に一定間隔で設けられた複数のコンタクトホール１６を通して電気的に接続されている。そのため、２層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線２１の断線による欠陥の発生を防止することができる。
【００８７】
以上のように、本実施形態によれば、ＴＦＴ２０１の半導体膜４（チャネル層）として酸化物半導体を用いた場合でも、半導体膜４とソース電極２およびドレイン電極３との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。ＴＦＴ２０１の半導体膜４に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いＴＦＴ基板２００およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のＴＦＴ基板、及び液晶表示装置を生産性良く製造することができる。
【００８８】
また、上層ソース配線２１ｂを金属膜で形成することで、ソース配線２１を低抵抗化できる。よって、ソース配線２１が長くなる大型の表示パネルや、ソース配線２１の幅が狭くなる高精細パネルのように、ソース配線２１の低抵抗化が要求される表示装置への適用が可能である。
【００８９】
本実施の形態のＴＦＴ基板２００の製造方法では、上層ソース配線２１ｂのエッチング工程（図７）の際、半導体膜４は第１ゲート絶縁膜１１で覆われた状態となっている。従って、上層ソース配線２１ｂを金属膜で形成する場合でも、そのエッチング工程で半導体膜４が消失することが防止される。
【００９０】
実施の形態１では、第１ゲート絶縁膜１１および第２ゲート絶縁膜１２を酸化シリコン膜（ＳｉＯ）としたが、それに代えて窒化シリコン（ＳｉＮ）膜を用いてもよい。ただしその場合には、画素電極６などを構成する透明導電膜（ＩＴＯ）のパターンの角部を起点にして、第１ゲート絶縁膜１１または第２ゲート絶縁膜１２の膜浮きが生じやすくなる。また、透明導電膜上にコンタクトホールを形成したときにノッチが生じて接続不良が生じる懸念もある。
【００９１】
よって、第１ゲート絶縁膜１１および第２ゲート絶縁膜１２を窒化シリコンとする場合、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜として、膜応力の絶対値が１５０Ｍｐａ〜２００Ｍｐａである窒化シリコン膜を厚さ５ｎｍ以上で形成することが好ましい。また、上層の窒化シリコン膜としては、ＸＰＳ（X-ray Photoelectron Spectroscopy）でのＳｉ−Ｓｉ結合とＳｉ−Ｎ結合のピークエネルギーの相対強度が、Ｓｉ−Ｎ／Ｓｉ−Ｓｉ比で１．１〜１．５の窒化シリコン膜とすることが好ましい。あるいは、保護絶縁膜１４を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
【００９２】
以上のように、実施の形態１に係るＴＦＴ基板においては、ＴＦＴを構成する半導体膜に酸化物半導体を用いた場合でも、その半導体膜とソース電極およびドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【００９３】
そして、移動度の高いＴＦＴを有するＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができる。従って、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【００９４】
［第１の変形例］
実施の形態１では、透過型の液晶表示装置に用いられるＴＦＴ基板に本発明を適用した例を示したが、本発明は半透過型の液晶表示装置にも適用可能である。図９および図１０は、実施の形態１の第１の変形例に係るＴＦＴ基板の構成を示す図であり、実施の形態１をＦＦＳ方式の半透過型の液晶表示装置に用いられるＴＦＴ基板した例である。
【００９５】
図９は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図１０は、その断面構成を示す図である。図１０では、図９に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。図２および図３と同様に、Ｘ−Ｘ線に沿った断面は画素部に対応し、Ｙ−Ｙ線に沿った断面はゲート端子部に対応し、Ｚ−Ｚ線に沿った断面はソース端子部に対応する。さらに、Ｘ−Ｘ線に沿った画素部の断面は、ゲート・ソース配線交差部、ＴＦＴ部、画像表示部および補助容量部を含んでいる。
【００９６】
図１０に示すように、ＴＦＴ基板２００の画素部の画像表示領域には、下層ドレイン電極３ａと同層の透明導電膜（第１の導電膜）で形成された画素電極６の上方に、上層ドレイン電極３ｂと同層の金属膜（第２の導電膜）で形成した反射画素電極６ａが設けられている。反射画素電極６ａの上面（対向基板に対向する側の面）には、光反射率の高いアルミニウム（Ａｌ）または銀（Ａｇ）あるいはこれらを主成分とする合金膜で形成される光反射面（不図示）を設ける。それにより、光の透過と反射の両方により画像を表示する半透過型の液晶表示装置に適したＴＦＴ基板２００が得られる。
【００９７】
画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極６ａの面積比率を調整することで、任意に設定できる。図９および図１０では、画素電極６の５割程度を反射画素電極６ａが覆った例を示している。また、反射画素電極６ａが画素電極６を完全に覆うように形成すれば、全反射型の液晶表示装置に適したＴＦＴ基板２００となる。
【００９８】
本変形例に係るＴＦＴ基板２００は、実施の形態１で示したＴＦＴ基板２００の製造方法において、第２の導電膜の上層部に光反射率の高い金属膜を設けると共に、第２の導電膜のパターニング工程で上層ドレイン電極３ｂと同時に反射画素電極６ａを形成することによって、製造できる。よって、実施の形態１の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
【００９９】
例えば、第２の導電膜をＡｌ膜とＭｏ膜の積層膜とする場合、第２の導電膜は、Ａｒガスを用いたスパッタリング法で、Ｍｏ膜を１００ｎｍの厚さに成膜した後、Ａｌ膜を１００ｎｍの厚さに成膜して形成する。また、Ａｌ膜とＭｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。
【０１００】
また、実施の形態１では、第３の導電膜を透明導電膜と金属膜（Ｍｏ膜）の二層構造とし、ハーフトーン法により共通電極７の上面の金属膜を除去したが、その金属膜の上層部に光反射率の高い金属膜または合金膜を設け、共通電極７の上面の金属膜を除去する工程を省略しても、半透過型の液晶表示装置に適したＴＦＴ基板２００が得られる。この場合、共通電極７が反射画素電極（反射表示領域）として機能することになり、共通電極７のスリットの部分が透過表示領域となる。この場合も、写真製版工程を増やすことなく、半透過型の液晶表示装置に適したＴＦＴ基板２００を製造できる。
【０１０１】
［第２の変形例］
図１１は、実施の形態１の第２の変形例に係るＴＦＴ基板の構成を示す図であり、本発明をＦＦＳ方式の半透過型の液晶表示装置に用いられるＴＦＴ基板した例である。図１１では、図１０と同様に、画素部（ゲート・ソース配線交差部、ＴＦＴ部、画像表示部および補助容量部を含む）、ゲート端子部およびソース端子部に対応する断面を示している。
【０１０２】
本変更例では、下層ドレイン電極３ａ等の材料である第１の導電膜として、上層部に光反射率の高いアルミニウム（Ａｌ）または銀（Ａｇ）あるいはこれらを主成分とする合金膜を有する金属膜を用いる。また、上層ドレイン電極３ｂ等の材料である第２の導電膜として透明導電膜を用いる。
【０１０３】
そして、図１１に示すように、ＴＦＴ基板２００の画素部の画像表示領域には、下層ドレイン電極３ａと同層の金属膜（第１の導電膜）で形成した反射画素電極６ａと、上層ドレイン電極３ｂと同層の透明導電膜（第２の導電膜）で形成した画素電極６とが配設される。つまり、図１０とは逆に、透明性の画素電極６の下方に、反射画素電極６ａが配設された構成となっている。
【０１０４】
本変形例に係るＴＦＴ基板２００は、実施の形態１で示したＴＦＴ基板２００の製造方法において、第１の導電膜と第２の導電膜の材料を入れ替え、第１の導電膜の上層部に光反射率の高い金属膜を設けると共に、第１の導電膜のパターニング工程で反射画素電極６ａを形成し、第２の導電膜のパターニング工程で画素電極６を形成することによって、製造できる。よって、実施の形態１の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
【０１０５】
例えば、第１の導電膜をＡｌ膜とＭｏ膜の積層膜とする場合、第１の導電膜は、Ａｒガスを用いたスパッタリング法で、Ｍｏ膜を２００ｎｍの厚さに成膜した後、Ａｌ膜を２００ｎｍの厚さに成膜して形成する。Ａｌ膜とＭｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。また、第２の導電膜をＩＴＯ膜とする場合、その厚さは１００ｎｍとする。
【０１０６】
また、画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極６ａの面積比率を調整することで、任意に設定できる。
【０１０７】
＜実施の形態２＞
図１２および図１３は、本発明の実施の形態２に係るＴＦＴ基板の構成を示す図である。図１２は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図１３は、その断面構成を示す図である。図１３では、図１２に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。図２および図３と同様に、Ｘ−Ｘ線に沿った断面は画素部に対応し、Ｙ−Ｙ線に沿った断面はゲート端子部に対応し、Ｚ−Ｚ線に沿った断面はソース端子部に対応する。さらに、Ｘ−Ｘ線に沿った画素部の断面は、ゲート・ソース配線交差部、ＴＦＴ部、画像表示部および補助容量部を含んでいる。
【０１０８】
図１３のように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。また、ＴＦＴ２０１のソース電極２およびドレイン電極３、並びに、ＴＦＴ２０１に接続するソース配線２１およびソース端子２２のそれぞれは、第１ゲート絶縁膜１１および平坦化膜１９を挟む上下２つの層から構成されている。すなわち、ソース電極２は下層ソース電極２ａと上層ソース電極２ｂから成り、ドレイン電極３は下層ドレイン電極３ａと上層ドレイン電極３ｂから成り、ソース配線２１は下層ソース配線２１ａと上層ソース配線２１ｂから成り、ソース端子２２は下層ソース端子２２ａと上層ソース端子２２ｂから成る。
【０１０９】
上記の下層ソース電極２ａ、下層ドレイン電極３ａ、下層ソース配線２１ａおよび下層ソース端子２２ａは、基板１上に成膜した第１の導電膜をパターニングすることによって形成されている。
【０１１０】
図１２において、ソース配線２１（下層ソース配線２１ａおよび上層ソース配線２１ｂ）は縦方向に延在している。下層ソース電極２ａと下層ソース配線２１ａは繋がっており、下層ソース配線２１ａから分岐してＴＦＴ部まで延びた部分が下層ソース電極２ａとなっている。
【０１１１】
下層ソース電極２ａと下層ドレイン電極３ａは間隔を開けて配設されており、それらに跨がるように半導体膜４が配設されている。半導体膜４は、下層ソース電極２ａおよび下層ドレイン電極３ａの上面と接触している。それにより、半導体膜４と下層ソース電極２ａとの間、および、半導体膜４と下層ドレイン電極３ａとの間は、それぞれ電気的に接続される。半導体膜４における下層ソース電極２ａと下層ドレイン電極３ａとの間の部分は、ＴＦＴ２０１のオン時にチャネルが形成されるチャネル部４ａとなる。
【０１１２】
半導体膜４は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【０１１３】
第１ゲート絶縁膜１１は、下層ソース電極２ａ、下層ドレイン電極３ａ、半導体膜４、下層ソース配線２１ａおよび下層ソース端子２２ａを覆うように、基板１の全体に形成されている。また、平坦化膜１９は、第１ゲート絶縁膜１１上に厚く形成されている。但し、図１３のように、チャネル部４ａの上方では平坦化膜１９が除去されている。
【０１１４】
第１ゲート絶縁膜１１および平坦化膜１９には、複数のコンタクトホールが形成されている。具体的には、半導体膜４に達するコンタクトホール１３（ソース電極部コンタクトホール）およびコンタクトホール１４（ドレイン電極部コンタクトホール）、下層ドレイン電極３ａに達するコンタクトホール１５（画素ドレインコンタクトホール）、下層ソース配線２１ａに達するコンタクトホール１６（ソース配線部コンタクトホール）、下層ソース端子２２ａに達するコンタクトホール１７（第１のソース端子部コンタクトホール）などである。
【０１１５】
コンタクトホール１３は、下層ソース電極２ａと重畳する位置に形成され、コンタクトホール１４は、下層ドレイン電極３ａと重畳する位置に形成される。つまり、コンタクトホール１３，１４は、チャネル部４ａとは重複せず、半導体膜４を挟むように形成される。また、コンタクトホール１６は、図１２に示すようにソース配線２１に沿って一定間隔で設けられる。
【０１１６】
平坦化膜１９の上には、上層ソース電極２ｂ、上層ドレイン電極３ｂ、画素電極６、上層ソース配線２１ｂおよび上層ソース端子２２ｂが形成される。これらは、第２の導電膜をパターニングすることによって形成される。上層ソース電極２ｂと上層ソース配線２１ｂは繋がっており、上層ソース配線２１ｂから分岐してＴＦＴ部まで延びた部分が上層ソース電極２ｂとなっている。また、画素電極６は、上層ドレイン電極３ｂに繋がるように形成されている。ＴＦＴ基板２００が透過型の液晶表示装置に用いられる場合、画素電極６は、透明導電膜で形成される。
【０１１７】
上層ソース電極２ｂは、コンタクトホール１３を通して、下層ソース電極２ａの上方で半導体膜４に接触し、それにより半導体膜４と上層ソース電極２ｂが電気的に接続される。また、上層ソース配線２１ｂは、コンタクトホール１６を通して下層ソース配線２１ａと接触し、それにより下層ソース配線２１ａと上層ソース配線２１ｂが電気的に接続される。従って、半導体膜４とソース配線２１とは、下層ソース電極２ａを通して電気的に接続されると共に、上層ソース電極２ｂを通しても電気的に接続される。
【０１１８】
上層ドレイン電極３ｂは、コンタクトホール１４を通して下層ドレイン電極３ａの上方で半導体膜４に接触し、それにより半導体膜４と上層ドレイン電極３ｂが電気的に接続される。また、上層ドレイン電極３ｂは、コンタクトホール１５を通して下層ドレイン電極３ａにも接触し、それにより下層ドレイン電極３ａと上層ドレイン電極３ｂが電気的に接続される。従って、半導体膜４と画素電極６とは、下層ドレイン電極３ａを通して電気的に接続されると共に、上層ドレイン電極３ｂを通しても電気的に接続される。
【０１１９】
上層ソース端子２２ｂは、コンタクトホール１７を通して下層ソース端子２２ａに接触し、それにより下層ソース端子２２ａと上層ソース端子２２ｂが電気的に接続される。
【０１２０】
また、上層ソース電極２ｂ、上層ドレイン電極３ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂを覆うように、基板１の全体に第２ゲート絶縁膜１２が形成されている。
【０１２１】
第２ゲート絶縁膜１２には、上層ソース端子２２ｂに達するコンタクトホール１８（第２のソース端子部コンタクトホール）が形成されている。
【０１２２】
第２ゲート絶縁膜１２の上には、ＴＦＴ２０１のゲート電極５、並びに共通電極７、補助容量電極８、ゲート配線５１、ゲート端子パッド５２、ソース端子パッド２３および補助容量配線８１（図１３では不図示）が形成されている。これらは、第３の導電膜をパターニングすることによって形成される。
【０１２３】
図１２において、ゲート配線５１は横方向に延在している。ＴＦＴ２０１のゲート電極５は、ゲート配線５１の一部分である。すなわち、ゲート配線５１におけるＴＦＴ部の部分がゲート電極５となっている。ゲート電極５は、ゲート配線５１の他の部分よりも幅が広くなっている。
【０１２４】
補助容量電極８および補助容量配線８１は、共通電極７と一体的に形成されている。図１２に示すように、補助容量電極８は共通電極７の端部に設けられている。画素電極６の端部は、補助容量電極８と共に補助容量２０９を形成するように、補助容量電極８の下の位置まで延びている。また、補助容量配線８１は、ゲート配線５１の延在方向に隣接する画素の補助容量電極９間を接続するように、ゲート配線５１と平行に延在している。補助容量配線８１は、共通電極７に共通電位が供給するための配線としても用いられる。
【０１２５】
図１２では補助容量電極８が共通電極７の端部に直線状に配置された例を示したが、所望の容量値が得られれば、補助容量電極８の平面形状は任意でよく、例えば、コの字状（角張ったＵ字状）やＬ字状であってもよい。
【０１２６】
ゲート端子パッド５２は、ゲート配線５１と一体的に形成されており、ゲート配線５１の端部に設けられている。また、ソース端子パッド２３は、ソース配線２１の端部に設けられたソース端子２２の上方に形成される。ソース端子パッド２３は、コンタクトホール１８を通して上層ソース端子２２ｂに接触し、それによりソース端子パッド２３はソース端子２２と電気的に接続される。
【０１２７】
ゲート端子パッド５２には、走査信号駆動回路２０５（図１）が接続され、走査信号駆動回路２０５が出力するゲート信号が印加される。ソース端子パッド２３には、表示信号駆動回路２０６（図１）が接続され、表示信号駆動回路２０６が出力する表示信号が印加される。
【０１２８】
次に、実施の形態２に係るＴＦＴ基板２００の製造方法について、図１４〜図１８を参照しつつ説明する。なお、図１４〜図１８においては、図１２および図１３に示した要素に対応する要素には、それと同一符号を付してある。
【０１２９】
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１として用いた。
【０１３０】
洗浄された基板１の一方の主面の全体に、下層ソース電極２ａ、上層ソース電極２ｂなどの材料としての第１の導電膜を成膜する。第１の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な第１の導電膜を得ることができる。実施の形態２では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜した。
【０１３１】
第１の導電膜上にレジスト材を塗布し、写真製版工程（第１回目）によりフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより第１の導電膜をパターニングする。Ｍｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。第１の導電膜のパターニング後、フォトレジストパターンを除去すると、図１４のように、第１導電膜から成る下層ソース電極２ａ、下層ドレイン電極３ａ、下層ソース配線２１ａおよび下層ソース端子２２ａが、基板１上に形成される。
【０１３２】
次に、基板１上の全面に、半導体膜４の材料としての酸化物半導体膜を形成する。本実施の形態では、ＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を用いた。ＩＧＺＯ膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜でき、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成され易いため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【０１３３】
本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、ＩＧＺＯ膜を５０ｎｍの厚さで成膜した。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【０１３４】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、ＩＧＺＯ膜をパターニングする。ＩＧＺＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。ＩＧＺＯ膜のパターニング後、フォトレジストパターンを除去すると、図１５のように、下層ソース電極２ａおよび下層ドレイン電極３ａに跨がるように、ＩＧＺＯ膜から成る半導体膜４が形成される。
【０１３５】
続いて、下層ソース電極２ａ、下層ドレイン電極３ａ、半導体膜４、下層ソース配線２１ａおよび下層ソース端子２２ａを覆うように、基板１上の全面に第１ゲート絶縁膜１１を形成する。ここでは、第１ゲート絶縁膜１１として、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ１００ｎｍの酸化シリコン膜（ＳｉＯ）を形成した。さらに、第１ゲート絶縁膜１１上に、感光性の有機樹脂により平坦化膜１９を形成する。
【０１３６】
その後、平坦化膜１９（有機樹脂膜）に写真製版工程（第３回目）で所望のパターンを形成する。このとき、ＴＦＴ基板２００のチャネル部４ａの形成領域の有機樹脂膜を、ハーフトーンマスクを用いてハーフ露光し、その部分の有機樹脂膜が他の部分よりも薄くなるようにする。そして、有機樹脂膜をマスクにして平坦化膜１９および第１ゲート絶縁膜１１をエッチングすることで、コンタクトホール１３〜１７を形成する。酸化シリコン膜および有機樹脂膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。
【０１３７】
コンタクトホール１３は、下層ソース電極２ａの上方で半導体膜４に達するように形成される。コンタクトホール１４は、下層ドレイン電極３ａの上方で半導体膜４に達するように形成される。コンタクトホール１５は下層ドレイン電極３ａに達するように形成される。コンタクトホール１６は下層ソース配線２１ａの表面に達するように形成される。コンタクトホール１７は下層ソース端子２２ａの表面に達するように形成される。
【０１３８】
続いてアッシング処理によって、有機樹脂膜の薄く形成した部分を除去する。これにより、チャネル部４ａ上の平坦化膜１９が除去される。
【０１３９】
その結果、図１６のように、コンタクトホール１３〜１７を有する第１ゲート絶縁膜１１が形成される。また、チャネル部４ａ上は、第１ゲート絶縁膜１１のみで覆われた状態となる。
【０１４０】
次に、基板１上の全面に、上層ソース電極２ｂ、上層ドレイン電極３ｂ等の材料としての第２の導電膜を形成する。第２の導電膜として透明導電膜を使用する。実施の形態２では、第２の導電膜として、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０重量％）を用いる。ＩＴＯ膜は、一般的に常温中では結晶質（多結晶）構造が安定であるが、本実施の形態では、スパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス（例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）など）を混合したガスを用いて、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
【０１４１】
その後、第２の導電膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとするエッチングにより、第２の導電膜をパターニングする。ＩＴＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。第２の導電膜のパターニング後、フォトレジストパターンを除去すると、図１７のように、上層ソース電極２ｂ、上層ドレイン電極３ｂ、画素電極６、上層ソース配線２１ｂおよび上層ソース端子２２ｂが形成される。
【０１４２】
上層ソース電極２ｂ、上層ソース配線２１ｂおよび上層ソース端子２２ｂは、一体的に形成される。上層ソース電極２ｂは、コンタクトホール１３を介して下層ソース電極２ａの上方で半導体膜４に接続される。上層ソース配線２１ｂは、コンタクトホール１６を介して下層ソース配線２１ａに接続される。上層ソース端子２２ｂは、コンタクトホール１７を介して下層ソース端子２２ａに接続される。
【０１４３】
また、上層ドレイン電極３ｂと画素電極６は、一体的に形成される。上層ドレイン電極３ｂは、コンタクトホール１４を介して、下層ドレイン電極３ａの上方で半導体膜４に接続されると共に、コンタクトホール１５を介して下層ドレイン電極３ａに接続される。
【０１４４】
次に、上層ソース電極２ｂ、上層ドレイン電極３ｂ、画素電極６、上層ソース配線２１ｂおよび上層ソース端子２２ｂを覆うように、基板１上の全面に第２ゲート絶縁膜１２を形成する。ここでは、第２ゲート絶縁膜１２として、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ２００ｎｍの酸化シリコン膜（ＳｉＯ）を形成した。
【０１４５】
その後、第２ゲート絶縁膜１２上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクにして第２ゲート絶縁膜１２をエッチングして、コンタクトホール１８を形成する。酸化シリコン膜のエッチングは、フッ素系ガスを用いたドライエッチングで可能である。フォトレジストを除去すると、図１８のように、上層ソース端子２２ｂに達するコンタクトホール１８を有する第２ゲート絶縁膜１２が形成される。
【０１４６】
次に、ゲート電極５、共通電極７などの材料としての第３導電膜を形成する。第３の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な第２の導電膜を得ることができる。
【０１４７】
また、第３の導電膜は、透明導電膜からなる下層と、上記の金属、合金から成る上層とを含む多層構造としてもよい。実施の形態２では、下層の透明導電膜と上層のＭｏ膜とからなる二層構造の第３の導電膜を用いる。下層の透明導電膜はＩＴＯ膜とし、スパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。上層のＭｏ膜は、Ａｒガスを用いたスパッタリング法で、２００ｎｍの厚さに形成した。
【０１４８】
その後、第２の導電膜上にレジスト材を塗布し、写真製版工程（第６回目）でフォトレジストパターンを形成する。このとき、共通電極７の形成領域のフォトレジストを、ハーフトーンマスクを用いて露光し、その部分のフォトレジストパターンが他の部分よりも薄くなるようにする。そして、当該フォトレジストパターンをマスクとするエッチングにより、Ｍｏ膜およびＩＴＯ膜をパターニングし、ゲート電極５、共通電極７、補助容量電極８、ゲート配線５１およびゲート端子パッド５２を形成する。この状態では、補助容量電極８の上面はＭｏ膜で覆われた状態である。Ｍｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。ＩＴＯ膜のエッチングは、シュウ酸系溶液によるウェットエッチングで可能である。
【０１４９】
続いてアッシング処理によってフォトレジストパターンを薄膜化し、フォトレジストパターンの薄く形成した部分を除去する。これにより、フォトレジストパターンから共通電極７上のＭｏ膜が露出する。そして、残ったフォトレジストパターンをマスクとするエッチングにより、Ｍｏ膜をパターニングする。それにより、共通電極７の上面のＭｏ膜が除去され、透明導電膜のみから成る共通電極７が得られる。
【０１５０】
フォトレジストパターンを除去すると、ゲート電極５、共通電極７、補助容量電極８、ゲート配線５１およびゲート端子パッド５２が得られ、図１３に示した構造が完成する。
【０１５１】
以上のように、実施の形態２では、ＴＦＴ２０１の半導体膜４に酸化物半導体を用いた高性能なＴＦＴ基板２００を、６回の写真製版工程を行うことで形成することができる。
【０１５２】
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
【０１５３】
実施の形態２のＴＦＴ基板２００では、同じ酸化物系の半導体膜４と上層ソース電極２ｂおよび上層ドレイン電極３ｂとを接触させることにより、半導体膜４と上層ソース電極２ｂの間および半導体膜４と上層ドレイン電極３ｂの間を電気的に接続させているので、それらの界面反応（酸化還元反応）が防止され、界面抵抗を低く抑えることが可能である。
【０１５４】
また、酸化物半導体膜の半導体膜４を覆う第１ゲート絶縁膜１１に設けたコンタクトホール１３，１４を通して半導体膜４と上層ソース電極２ｂおよび上層ドレイン電極３ｂとを電気的に接続させている。つまり、ソース電極２およびドレイン電極３が、それぞれ半導体膜４の上下両方の面に電気的に接続する構造となり、ソース電極２およびドレイン電極３と半導体膜４との接触面積が増える。また、例えば半導体膜４の一方の面でソース電極２またはドレイン電極３との界面抵抗が不良であっても、もう一方の面での接続で補うことができる。したがって、さらに界面抵抗を低く抑えるとともに、ＴＦＴ２０１の特性不良による欠陥の発生を防止することができる。
【０１５５】
さらに、ソース配線２１は下層ソース配線２１ａと上層ソース配線２１ｂの２層で構成され、下層ソース配線２１ａと上層ソース配線２１ｂとは、平坦化膜１９および第１ゲート絶縁膜１１に一定間隔で設けられた複数のコンタクトホール１６を通して電気的に接続されている。そのため、２層のうちの一方で断線が生じても、もう一方で補うことができる。よって、ソース配線２１の断線による欠陥の発生を防止することができる。
【０１５６】
以上のように、本実施形態によれば、ＴＦＴ２０１の半導体膜４（チャネル層）として酸化物半導体を用いた場合でも、半導体膜４とソース電極２およびドレイン電極３との界面抵抗を低く抑えることができるとともに、配線のパターン不良による欠陥の発生を効果的に防止することができる。ＴＦＴ２０１の半導体膜４に移動度の高い酸化物系半導体膜が用いられることにより、動作速度の速いＴＦＴ基板２００およびそれを用いた表示装置を、高い歩留まりで製造することができる。つまり、高性能のＴＦＴ基板、及び液晶表示装置を生産性良く製造することができる。
【０１５７】
また、上層ソース配線２１ｂを金属膜で形成することで、ソース配線２１を低抵抗化できる。よって、ソース配線２１が長くなる大型の表示パネルや、ソース配線２１の幅が狭くなる高精細パネルのように、ソース配線２１の低抵抗化が要求される表示装置への適用が可能である。
【０１５８】
また、実施の形態２では、第１ゲート絶縁膜１１と第２ゲート絶縁膜１２との間に保護絶縁膜２６を設けている。下層ソース配線２１ａやＴＦＴ２０１上に平坦化膜１９を設けることで、それらの寄生容量を小さくでき、消費電力を低減できる。また、画素電極６と上層ソース電極２ｂとが遠くなり、下層ソース電極２ａの電界の影響をキャンセルできるため、図１２のように画素電極６の一部を下層ソース電極２ａにオーバーラップさせることもできる。それにより、画素領域が拡大されて高開口率化される。
【０１５９】
実施の形態２では、第１ゲート絶縁膜１１および第２ゲート絶縁膜１２を酸化シリコン膜（ＳｉＯ）としたが、それに代えて窒化シリコン（ＳｉＮ）膜を用いてもよい。ただしその場合には、画素電極６などを構成する透明導電膜（ＩＴＯ）のパターンの角部を起点にして、第１ゲート絶縁膜１１または第２ゲート絶縁膜１２の膜浮きが生じやすくなる。また、透明導電膜上にコンタクトホールを形成したときにノッチが生じて接続不良が生じる懸念もある。
【０１６０】
よって、第１ゲート絶縁膜１１および第２ゲート絶縁膜１２を窒化シリコンとする場合、上層の窒化シリコン膜と下層の窒化シリコン膜を含む少なくとも２層からなる積層構造とし、上層の窒化シリコン膜よりも下層の窒化シリコン膜の方が膜応力の絶対値が小さくなるようにすることが有効である。具体的には、下層の窒化シリコン膜として、膜応力の絶対値が１５０Ｍｐａ〜２００Ｍｐａである窒化シリコン膜を厚さ５ｎｍ以上で形成することが好ましい。また、上層の窒化シリコン膜としては、ＸＰＳ（X-ray Photoelectron Spectroscopy）でのＳｉ−Ｓｉ結合とＳｉ−Ｎ結合のピークエネルギーの相対強度が、Ｓｉ−Ｎ／Ｓｉ−Ｓｉ比で１．１〜１．５の窒化シリコン膜とすることが好ましい。あるいは、保護絶縁膜１４を、膜応力の絶対値の小さい窒化シリコン膜の単層構造としても有効である。
【０１６１】
以上のように、実施の形態２に係るＴＦＴ基板においては、ＴＦＴを構成する半導体膜に酸化物半導体を用いた場合でも、その半導体膜とソース電極およびドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【０１６２】
そして、移動度の高いＴＦＴを有するＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができる。従って、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【０１６３】
［変形例］
実施の形態２では、透過型の液晶表示装置に用いられるＴＦＴ基板に本発明を適用した例を示したが、本発明は半透過型の液晶表示装置にも適用可能である。図１９および図２０は、実施の形態２の変形例に係るＴＦＴ基板の構成を示す図であり、実施の形態２をＦＦＳ方式の半透過型の液晶表示装置に用いられるＴＦＴ基板した例である。
【０１６４】
図１９は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図２０は、その断面構成を示す図である。図２０では、図１９に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。図２および図３と同様に、Ｘ−Ｘ線に沿った断面は画素部に対応し、Ｙ−Ｙ線に沿った断面はゲート端子部に対応し、Ｚ−Ｚ線に沿った断面はソース端子部に対応する。さらに、Ｘ−Ｘ線に沿った画素部の断面は、ゲート・ソース配線交差部、ＴＦＴ部、画像表示部および補助容量部を含んでいる。
【０１６５】
図２０に示すように、ＴＦＴ基板２００の画素部の画像表示領域には、上層ドレイン電極３ｂと同層の透明導電膜（第２の導電膜）で形成された画素電極６の下方に、下層ドレイン電極３ａと同層の金属膜（第１の導電膜）で形成した反射画素電極６ａが設けられている。反射画素電極６ａの上面（対向基板に対向する側の面）には、光反射率の高いアルミニウム（Ａｌ）または銀（Ａｇ）あるいはこれらを主成分とする合金膜で形成される光反射面（不図示）を設ける。それにより、光の透過と反射の両方により画像を表示する半透過型の液晶表示装置に適したＴＦＴ基板２００が得られる。
【０１６６】
画像表示部における透過表示領域と反射表示領域の比率は、反射画素電極６ａの面積比率を調整することで、任意に設定できる。図１９および図２０では、画素電極６の５割程度の面積に、反射画素電極６ａが形成された例を示している。
【０１６７】
反射画素電極６ａを画素電極６の下方全体に形成すれば、全反射型の液晶表示装置に適したＴＦＴ基板２００となる。また、画素電極６を構成する第２導電膜を、上層部に光反射率の高いアルミニウムや銀あるいはこれらを主成分とする合金膜を有する金属膜とすることでも、全反射型の液晶表示装置に適したＴＦＴ基板２００とすることができる。
【０１６８】
本変形例に係るＴＦＴ基板２００は、実施の形態２で示したＴＦＴ基板２００の製造方法において、第１の導電膜の上層部に光反射率の高い金属膜を設けると共に、第１の導電膜のパターニング工程で下層ドレイン電極３ａと同時に反射画素電極６ａを形成することによって、製造できる。よって、実施の形態２の製造方法に対して、新たな写真製版工程を加えることなく製造可能である。
【０１６９】
例えば、第１の導電膜をＡｌ膜とＭｏ膜の積層膜とする場合、第１の導電膜は、Ａｒガスを用いたスパッタリング法で、Ｍｏ膜を１００ｎｍの厚さに成膜した後、Ａｌ膜を１００ｎｍの厚さに成膜して形成する。また、Ａｌ膜とＭｏ膜のエッチングは、リン酸、硝酸および酢酸を含む溶液によるウェットエッチングで可能である。
【０１７０】
また、実施の形態２では、第３の導電膜を透明導電膜と金属膜（Ｍｏ膜）の二層構造とし、ハーフトーン法により共通電極７の上面の金属膜を除去したが、その金属膜の上層部に光反射率の高い金属膜または合金膜を設け、共通電極７の上面の金属膜を除去する工程を省略しても、半透過型の液晶表示装置に適したＴＦＴ基板２００が得られる。この場合、共通電極７が反射画素電極（反射表示領域）として機能することになり、共通電極７のスリットの部分が透過表示領域となる。この場合も、写真製版工程を増やすことなく、半透過型の液晶表示装置に適したＴＦＴ基板２００を製造できる。
【０１７１】
上記した実施の形態１、２およびその変形例では、半導体膜４として、酸化インジウム、酸化ガリウム、酸化亜鉛で構成される酸化物半導体（ＩＧＺＯ）を用いた例を示したが、酸化物半導体膜の材料は、これらに限られるものではない。例えば、酸化インジウム、酸化ガリウム、酸化亜鉛のほか、酸化すず、酸化アルミニウム、酸化マグネシウム、酸化鉄、酸化ニッケル、酸化シリコン、酸化ゲルマニウム等のいずれか、あるいはこれらを主成分とする半導体特性をもつ酸化物を、半導体膜４として用いることができる。
【０１７２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１７３】
１  基板、２  ソース電極、２ａ  下層ソース電極、２ｂ  上層ソース電極、２１  ソース配線、２１ａ  下層ソース配線、２１ｂ  上層ソース配線、２２  ソース端子、２２ａ  下層ソース端子、２２ｂ  上層ソース端子、２３  ソース端子パッド、３  ドレイン電極、３ａ  下層ドレイン電極、３ｂ  上層ドレイン電極、４  半導体膜、４ａ  チャネル部、５  ゲート電極、５１  ゲート配線、５２  ゲート端子パッド、６  画素電極、７  共通電極、６ａ  反射画素電極、８  補助容量電極、１１  第１ゲート絶縁膜、１２  第２ゲート絶縁膜、１３〜１８  コンタクトホール、１９  平坦化膜、８１  補助容量配線、２００  ＴＦＴ基板、２０１  ＴＦＴ、２０２  表示領域、２０３  額縁領域、２０４  画素、２０５  走査信号駆動回路、２０６  表示信号駆動回路、２０７  接続基板、２０８  接続基板、２０９  補助容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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