(57)【要約】【課題】データを高速処理することを可能とするメモリ・システムを提供すること。【解決手段】実施形態のメモリ・システムは、第１の半導体チップと、第２の半導体チップと、メモリコントローラとを有する。前記第１の半導体チップ及び前記第２の半導体チップは、前記メモリコントローラと、第１のＩ／Ｏ線及び第２のＩ／Ｏ線を含む複数のＩ／Ｏ線で共通に接続される。前記第１の半導体チップは前記第１のＩ／Ｏ線から前記第１の半導体チップのステータス情報を前記メモリコントローラに出力するのと同時に、前記第２の半導体チップは前記第２のＩ／Ｏ線から前記第２の半導体チップのステータス情報を前記メモリコントローラに出力する。【選択図】図３
2015069602.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと、
第２の半導体チップと、
メモリコントローラと、
を有し、
前記第１の半導体チップ及び前記第２の半導体チップは、前記メモリコントローラと第
１のＩ／Ｏ線及び第２のＩ／Ｏ線を含む複数のＩ／Ｏ線で共通に接続され、
前記第１の半導体チップは前記第１のＩ／Ｏ線から前記第１の半導体チップのステータ
ス情報を前記メモリコントローラに出力するのと同時に、前記第２の半導体チップは前記
第２のＩ／Ｏ線から前記第２の半導体チップのステータス情報を前記メモリコントローラ
に出力するメモリ・システム。
【請求項２】
前記第１の半導体チップは、どの前記Ｉ／Ｏ線にステータス情報を出力するかの情報を
有する第１の半導体チップ識別回路を有し、
前記第２の半導体チップは、どの前記Ｉ／Ｏ線にステータス情報を出力するかの情報を
有する第２の半導体チップ識別回路を有し、
前記第１の半導体チップ及び前記第２の半導体チップは、動作開始信号の指示に基づい
て前記ステータス情報を前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線に出力する請求項１
に記載のメモリ・システム。
【請求項３】
前記第１の半導体チップ及び前記第２の半導体チップのステータス情報は、Ｒｅａｄｙ
／Ｂｕｓｙ信号及び動作が正常に行われたかのＰａｓｓ／Ｆａｉｌ信号の少なくともいず
れか一方である請求項１に記載のメモリ・システム。
【請求項４】
前記メモリコントローラと、前記第１及び第２の半導体チップは信号線群で接続され、
前記メモリコントローラは、ＡＬＥ及びＣＬＥをアサートした制御信号、ＣＬＥ及びＲＥ
をアサートした制御信号、ＡＬＥ及びＲＥをアサートした制御信号又はＲＥ及びＷＥをア
サートした制御信号のいずれかの制御信号を、各前記半導体チップに所定の動作を指示す
る動作開始信号として前記信号線群に出力する請求項１に記載のメモリ・システム。
【請求項５】
前記メモリコントローラは、前記Ｉ／Ｏ線の入出力を制御し、前記第１及び第２の半導
体チップが前記Ｉ/Ｏ線に出力した前記ステータス情報に基づいて前記Ｉ／Ｏ線のデータ
の入出力を停止する請求項１に記載のメモリ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリ・システムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等のメモリを用いたメモリ・システムは、モバイル機器な
どにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増しており、
これらの用途においては、データを高速で処理できることが必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、データを高速処理することを可能とするメモリ・シ
ステムを提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するために実施形態のメモリ・システムは、第１の半導体チップと、
第２の半導体チップと、メモリコントローラとを有する。前記第１の半導体チップ及び前
記第２の半導体チップは、前記メモリコントローラと、第１のＩ／Ｏ線及び第２のＩ／Ｏ
線を含む複数のＩ／Ｏ線で共通に接続される。前記第１の半導体チップは前記第１のＩ／
Ｏ線から前記第１の半導体チップのステータス情報を前記メモリコントローラに出力する
のと同時に、前記第２の半導体チップは前記第２のＩ／Ｏ線から前記第２の半導体チップ
のステータス情報を前記メモリコントローラに出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のメモリ・システムにおける半導体チップ及びメモリコントローラ間の接続例を示す図。
【図２】第１実施形態のメモリ・システムにおけるメモリコントローラの構成を示すブロック図。
【図３】第１実施形態のメモリ・システムにおける半導体チップの構成を示すブロック図。
【図４】第１実施形態のメモリ・システムの半導体チップ及びメモリコントローラの動作を示すフロー。
【図５】第１実施形態のメモリ・システムの第１の動作開始信号入力とステータスコマンド入力のタイミングチャート。
【図６】第１実施形態のメモリ・システムの第１の動作開始信号入力とステータスコマンド入力のタイミングチャート。
【図７】第２実施形態のメモリ・システムの半導体チップ及びメモリコントローラ間の接続例を示す図。
【図８】各半導体チップＣ１〜Ｃ４が出力するステータス情報と対応するデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）の組み合わせを例示する図。
【図９】第２実施形態のメモリ・システムの半導体チップ及びメモリコントローラの動作を示すフロー。
【図１０】第２実施形態のメモリ・システムの第２の動作開始信号入力とステータスコマンド入力のタイミングチャート。
【図１１】第２実施形態のメモリ・システムの第２の動作開始信号入力とステータスコマンド入力のタイミングチャート。
【発明を実施するための形態】
【０００７】
（第１実施形態）
１．メモリ・システム全体の構成
以下、本実施形態のメモリ・システム１につき図面を参照して説明する。この説明に際
し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
まず、第１実施形態のメモリ・システム１の構成について、説明する。図１は第１の実
施形態のメモリ・システム１における半導体チップＣ１〜Ｃ４及びメモリコントローラ２
間の接続例を示す図である。第１実施形態のメモリ・システム１のメモリコントローラ２
とスタックチップＳ１、Ｓ２との接続例を示す。図１に示すようにメモリ・システム１は
、メモリコントローラ２と、スタックチップＳ１、Ｓ２とを有する。メモリコントローラ
２は、複数のスタックチップＳ１、Ｓ２の動作を制御する。なお、メモリ・システム１に
含まれるスタックチップＳ１、Ｓ２の数は２よりも少なくても、２よりも多くてもよい。
【０００９】
メモリコントローラ２は、スタックチップＳ１と信号線ａ１により接続されており、ス
タックチップ１内で半導体チップＣ１及びＣ２に共通接続される。信号線ａ１、ａ２はチ
ップ選択信号を伝えるための信号線である。スタックチップＳ２についても同様の方法で
接続される。また、メモリコントローラ２及び半導体チップＣ１〜Ｃ４は、信号線ｂ（第
１の制御データバス）、信号線ｃ（第２の制御データバス）、信号線ｄ（第３の制御デー
タバス）、信号線ｅ（第４の制御データバス）で共通に接続されている。また、メモリコ
ントローラ２及び半導体チップＣ１〜Ｃ４は、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）（
Ｉ／Ｏ線）で共通に接続される。信号線ｂはＡＬＥ（アドレスラッチイネーブル）を、信
号線ｃはＣＬＥ（コマンドラッチイネーブル）を、信号線ｄは／ＷＥ（ライトイネーブル
）を、及び信号線ｅは／ＲＥ（リードイネーブル）を伝えるための信号線である。なお、
以下の説明において、半導体チップＣ１〜Ｃ４を相互に区別しない場合、半導体チップＣ
と呼ぶ。
【００１０】
メモリコントローラ２から半導体チップＣに、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）
を介してコマンド、アドレス、及びデータが転送される。また、半導体チップＣからメモ
リコントローラ２に、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）を介してデータ及びステー
タス情報が転送される。
【００１１】
／ＷＥは、データバスＩ/Ｏ（０）〜Ｉ/Ｏ（７）からの信号を半導体チップＣ内に取り
込むための信号である。／ＲＥは、半導体チップＣに対してデータバスＩ/Ｏ（０）〜Ｉ/
Ｏ（７）に信号を出力させる信号である。
【００１２】
ＡＬＥは、半導体チップＣのアドレスの取り込みを制御するための信号である。ＡＬＥ
がアサートされている間にデータバスＩ/Ｏ（０）〜Ｉ/Ｏ（７）から半導体チップＣ内に
取り込まれた信号を半導体チップＣはアドレスとして認識する。ＣＬＥは、半導体チップ
Ｃのコマンド（例えば書き込みコマンド）の取り込みを制御する信号である。ＣＬＥがア
サートされている間にデータバスＩ/Ｏ（０）〜Ｉ/Ｏ（７）から半導体チップＣ内に取り
込まれた信号を半導体チップＣはコマンドとして認識する。また、ＡＬＥとＣＬＥとの両
方がアサートされていない状態でデータバスＩ/Ｏ（０）〜Ｉ/Ｏ（７）から半導体チップ
Ｃ内に取り込まれた信号を半導体チップＣはデータとして認識する。このように、ＡＬＥ
及びＣＬＥは、データバスＩ/Ｏ（０）〜Ｉ/Ｏ（７）から入力された信号がコマンド、ア
ドレス及びデータのいずれであるかを半導体チップＣに認識させるために用いられる。
【００１３】
半導体チップＣの書き込み動作において、メモリコントローラ２は、ＡＬＥをネゲート
した状態でＣＬＥをアサートして半導体チップＣに書き込みコマンドを入力する。また、
メモリコントローラ２は、ＣＬＥをネゲートした状態でＡＬＥをアサートして半導体チッ
プＣにアドレスを入力する。更に、メモリコントローラ２は、ＡＬＥとＣＬＥとの両方を
ネゲートして半導体チップＣにデータを入力する。これらの書き込みコマンド、アドレス
及びデータは、／ＷＥに応答して半導体チップＣ内に取り込まれる。そして、半導体チッ
プＣは、アドレスで指定されたメモリセルにデータを書きこむ。
【００１４】
半導体チップＣの読み出し動作において、メモリコントローラ２は、ＡＬＥをネゲート
した状態でＣＬＥをアサートして半導体チップＣに読み出しコマンドを入力する。また、
メモリコントローラ２は、ＣＬＥをネゲートした状態でＡＬＥをアサートして半導体チッ
プＣにアドレスを入力する。これらの読み出しコマンド及びアドレスは、／ＷＥに応答し
て半導体チップＣ内に取り込まれる。そして、半導体チップＣは、アドレスで指定された
メモリセルからデータを読み出し、／ＲＥに応答してメモリコントローラ２にデータを出
力する。
【００１５】
２．メモリコントローラの構成
メモリコントローラ２の構成について説明する。図２は、第１実施形態のメモリ・シス
テム１におけるメモリコントローラ２の構成を示すブロック図である。図２に示すように
、メモリコントローラ２は、入出力回路３、コア・ロジック部４を含んでいる。入出力回
路３は、メモリ・システム１がホストと接続するためのハードウェア上の構成を含んでい
る。メモリ・システム１は、ホスト（図示せず）と通信できるように構成されている。メ
モリ・システム１とホスト（図示せず）は、少なくとも、ホストからの書き込み要求に対
して、メモリ・システム１が書き込みデータの部分のサイズおよび位置を指定できる方式
で通信する。
【００１６】
コア・ロジック部４は、メモリコントローラ２のうちの入出力回路３を除く主要部分で
ある。入出力回路３は、メモリコントローラ２が半導体チップＣ１〜Ｃ４と接続するため
のハードウェア上の構成を含んでいる。コア・ロジック部４は、ホスト・インターフェー
ス（ホストＩ／Ｆ）５、第１のバッファ６、データバス７、メモリ・インターフェース（
メモリＩ／Ｆ）８、第２のバッファ９、ＥＣＣ回路１０、制御バス１１、ＣＰＵ１２、Ｒ
ＯＭ１３、ワークＲＡＭ１４、レジスタ１５を含んでいる。
【００１７】
入出力回路３は、ホスト・インターフェース５及びそれぞれの半導体チップＣ１〜Ｃ４
のデータ入出力回路２１と接続されている。また、入出力回路３は、第１のアンド回路３
ａ及びデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に接続するオア回路３ｂを備える。メモリ
・インターフェイス８は、入出力回路３から後述する特定の信号（動作開始信号）を出力
する際、第１のアンド回路３ａ及びオア回路３ｂを介して出力バッファに信号を出力する
ことで、各データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）を制御する。
【００１８】
なお、オア回路３ｂには、第１のアンド回路３ａの出力信号に加えてメモリ・インター
フェイス８からの制御信号が入力されている。この制御信号をＨレベルに設定することで
、第１のアンド回路３ａの出力信号にかかわらず、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７
）の入出力バッファを入力状態にすることができる。
【００１９】
ホスト・インターフェース５は、メモリ・システム１とホストが通信するのに必要な処
理を行う。より具体的には、ホスト・インターフェース５は、メモリ・システム１とホス
トがともに準拠している通信プロトコルに則ってメモリ・システム１とホスト（図示せず
）との間の通信を担う。
【００２０】
第１のバッファ６は、メモリ・システム１からホスト・インターフェース５を介してホ
スト（図示せず）へ出力されるデータを一時的に保持する。第１のバッファ６はデータバ
ス７と接続されている。
【００２１】
メモリ・インターフェース８は、入出力回路３と接続されている。メモリ・インターフ
ェース８は、メモリコントローラ２が半導体チップＣ１〜Ｃ４と通信するのに必要な処理
を行う。メモリ・インターフェース８は、入出力回路３にコア・ロジック部４としての指
示を半導体チップＣ１〜Ｃ４が認識可能な形態で出力する。
【００２２】
第２のバッファ９は、メモリ・インターフェース８と接続されている。第２のバッファ
９は、メモリコントローラ２から半導体チップＣ１〜Ｃ４に出力予定のデータを一時的に
保持する。第２のバッファ９はデータバス７と接続されている。メモリ・インターフェー
ス８および第２のバッファ９は、ＥＣＣ回路１０と接続されている。
【００２３】
ＥＣＣ回路１０はまた、データ・第２のバッファ９と接続されている。ＥＣＣ回路１０
は、ホスト（図示せず）からの書き込みデータを、データバス７を介して受け取り、書き
込みデータにエラー訂正符号を付加し、エラー訂正符号を付された書き込みデータを第２
のバッファ９に供給する。
【００２４】
制御バス１１には、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、レジスタ１５が接続されて
いる。ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、レジスタ１５は、制御バス１１を介して相
互に通信する。ＣＰＵ１２は、メモリ・システム１の全体の動作を制御する。ＣＰＵ１２
は、ＲＯＭ１３に格納されている制御プログラム（命令）に従って所定の処理を実行する
。ＣＰＵ１２は、制御プログラムに従ってホスト（図示せず）から受けたコマンドに従っ
て半導体チップＣ１〜Ｃ４に対する所定の処理を実行する。
【００２５】
ＲＯＭ１３は、ＣＰＵ１２により実行される制御プログラムなどを格納する。ＲＡＭ１
４は、ＣＰＵ１２の作業エリアとして使用され、ＣＰＵ１２の作業に必要な変数等を一時
的に記憶する。レジスタ１５は、メモリ・システム１の動作に必要な種々の値を保持する
。また、レジスタ１５は、メモリコントローラ２が、メモリ・システム１を制御するのに
必要な種々の値を保持する。
【００２６】
データバス７には、ホスト・インターフェース５、第１のバッファ６、メモリ・インタ
ーフェース８、第２のバッファ９が接続されている。ＣＰＵ１２は、制御プログラムやホ
ストからの指示に基づいて、ホスト・インターフェース５、第１のバッファ６、メモリ・
インターフェース８、第２のバッファ９を制御する。
【００２７】
３．スタックチップの構成
図１に示すように、第１及び第２のスタックチップＳ１、Ｓ２は、半導体チップＣ１、
Ｃ２及び半導体チップＣ３、Ｃ４を積層したスタック構造を有する。スタックチップＳ１
、Ｓ２は例えば、ＮＡＮＤフラッシュメモリである。なお、半導体チップを積層する数は
２に限らず２より少なくても２より多くてもよい。
【００２８】
４．半導体チップの構成
半導体チップＣ１は、複数ビットからなる特定の書き込み単位でデータの書き込みおよ
び読み出しを行う。さらに、半導体チップＣ１は、複数の書き込み単位からなる消去単位
でデータを消去する。
【００２９】
図３は、第１の実施形態の各半導体チップＣ１〜Ｃ４の構成を示すブロック図である。
図３に示すように、半導体チップＣ１は、データ入出力回路２１、制御信号入力回路２２
、チップ識別回路２４、レジスタ回路２５、制御部２６、ロウデコーダ２７、センスアン
プ２８、メモリセルアレイ２９を有する。
【００３０】
データ入出力回路２１は、各データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）の信号の入出力を
制御するものである。データ入出力回路２１は、メモリコントーラ２の各制御信号の指示
に基づいて所定のデータを出力する。メモリセルアレイ２９から読み出されたデータをメ
モリコントローラ２に出力する際、データ入出力回路２１は、センスアンプ２８によって
増幅されたデータを、レジスタ回路２５を介して受け取った後、データバスＩ／Ｏ（０）
〜Ｉ／Ｏ（７）及びメモリコントローラ２を介してホスト（図示せず）に出力する。
【００３１】
制御信号入力回路２２はメモリコントローラ２が出力した制御信号（ＣＬＥ、ＡＬＥ、
／ＣＥ1〜／ＣＥ４、／ＷＥ、／ＲＥ）を入力し、制御部２６に出力する。各信号線ａ１
（／ＣＥ１）、ａ１（／ＣＥ２）、ｄ（／ＷＥ）及びｅ（／ＲＥ）はＬレベルに設定する
ことでアサートするものとする。制御信号入力回路２２は、第２のアンド回路２２ａを備
え、第２のアンド回路２２ａを介して後述する第４のアンド回路３１ａ〜３１ｈ及び制御
部２６に接続する。
【００３２】
Ｉ／Ｏ選択回路２３はステータスを出力する際に、チップ識別回路２４の情報に基づい
てどのデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に出力するかを選択する。Ｉ／Ｏ選択回路
２３は、第３のアンド回路３０ａ〜３０ｈ、第４のアンド回路３１ａ〜３１ｈ及び第５の
アンド回路３２ａ〜３２ｈを備える。
【００３３】
第３のアンド回路３０ａ〜３０ｈは、各半導体チップＣ１〜Ｃ４に対応する識別情報を
受信するとアサートするものである。
【００３４】
各第４のアンド回路３１ａ〜３１ｈは、第３のアンド回路３０ａ〜３０ｈの信号及び制
御信号入力回路２２のアンド回路の信号を受信することでアサートするものである。第４
のアンド回路３１ａ〜３１ｈは信号の入力先としてそれぞれの第３のアンド回路３０ａ〜
３０ｈと接続する。
【００３５】
第５のアンド回路３２ａ〜３２ｈは信号の入力先にそれぞれ第４のアンド回路３１ａ〜
３１ｈと制御部２６に接続する。また第５のアンド回路３２ａ〜３２ｈの出力先に、各デ
ータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に接続する。
【００３６】
チップ識別回路２４は、チップを識別する識別情報を保持し、他のチップと自らを識別
するものである。チップ識別回路２４は第１〜第３のフリップフロップ回路２４ａ〜ｃを
備え、それぞれ「１」又は「０」の１ビットの情報を有する。つまり、チップ識別情報は
、第１〜第３のフリップフロップ回路２４ａ〜ｃの「１」又は「０」の組み合わせからな
る。第１〜３のフリップフロップ回路２４ａ〜ｃは計３ビットの情報を保持可能であり、
各半導体チップＣ１〜Ｃ４に異なる識別情報を保持する。例えば、半導体チップＣ１は、
第１のフリップフロップ回路２４ａで「０」、第２フリップフロップ回路２４ｂで「０」
、第３のフリップフロップ回路２４ｃで「０」を保持する。同様に半導体チップＣ２〜Ｃ
４の第１〜第３のフリップフロップ回路２４ａ〜２４ｃが保持する識別情報は例えば、「
１、０、０」、「０、１、０」、「０、０、１」（「第１のフリップフロップ回路の情報
、第２のフリップフロップ回路の情報、第３のフリップフロップ回路の情報」）である。
なお、各半導体チップＣ１〜Ｃ４の第１〜第３のフリップフロップ回路２４ａ〜２４ｃが
保持する情報は、「１」及び「０」の他の組み合わせによる情報であっても良く「１、１
、０」「１、０、１」「１、１、０」「１、１、１」であっても良い。
【００３７】
レジスタ回路２５は、制御部２６と電気的に接続する。レジスタ回路２５は、データレ
ジスタ、半導体チップＣ１〜Ｃ４のステータス情報を保持するステータスレジスタ、アド
レス情報、メモリセルアレイ２９のブロック、ページ及びプレーンの情報を保持するアド
レスレジスタ及びメモリコントローラ２から出力されたコマンドを保持するコマンドレジ
スタの機能を備える。レジスタ回路２５は、制御部２６のコマンドを受け取るとデータを
、データ線Ｄｌｉｎｅを介してセンスアンプ２８との入出力を行う。また、アドレスレジ
スタ２９は、メモリコントローラ２から供給されたアドレス情報を制御部２６に伝達する
ことも可能である。
【００３８】
制御部２６は、例えばＮＡＮＤ型フラッシュメモリの動作を制御する。すなわち、デー
タ入出力回路２１を介して、メモリコントローラ２から与えられた上記アドレス、及びコ
マンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シ
ーケンスを実行する。制御部２６は、データの書き込み動作、読み出し動作や消去動作を
行う際に、レジスタ回路２５にステータス情報をセットするステータス情報とは、半導体
チップＣ１〜Ｃ４の状態を示す情報である。例えば、書き込み動作が終了している場合に
は、ステータス情報としてＲｅａｄｙをセットし、書き込み動作中であればステータスと
してＢｕｓｙをセットとする。Ｒｅａｄｙとは、半導体チップＣ１〜Ｃ４が次のコマンド
を受け付け可能な状態であり、Ｂｕｓｙとは、半導体チップＣ１〜Ｃ４が次のコマンドを
受け付けできない状態のことである。
【００３９】
メモリセルアレイ２９には複数のメモリセルが存在する。制御部２６は、メモリセルを
、ロウデコーダ２７によって選択されるワード線ＷＬにより選択する。また、制御部２６
は選択したメモリセルＭＴ内のデータを、ビット線ＢＬを介してデータ入出力部２１に出
力する。データはセンスアンプ２８にて増幅され、その後、データ線Ｄｌｉｎｅ、レジス
タ回路２５及びデータ入出力回路２１を介して、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）
に出力される。
【００４０】
説明の便宜上、図３では、半導体チップＣ１を例として説明する。各半導体チップＣ１
〜Ｃ４は同一の構成であるため、半導体チップＣ２〜Ｃ４についての詳細な説明は省略す
る。
【００４１】
５．第１実施形態のメモリ・システムの動作
次に、本実施形態のメモリ・システム１の動作について、図４及び図５を用いて説明す
る。本実施形態のメモリ・システム１の動作は、例えば半導体チップＣ１〜Ｃ４の書き込
み動作と、コントローラでのステータスの読み込み動作を有する。図４は、第１実施形態
のメモリ・システムの半導体チップＣ１〜Ｃ４及びメモリコントローラ２の動作を示すフ
ローである。図５及び図６は第１実施形態のメモリ・システム１の第１の動作開始信号入
力とステータスコマンド入力のタイミングチャートである。
【００４２】
図４に示すように、メモリコントローラ２は、半導体チップＣ１に書き込みコマンドを
出力する（ｔ１）。この時、メモリコントローラ２は、例えば、信号線ａ１からチップイ
ネーブル信号／ＣＥ１を出力し、Ｌレベルに設定することで当該信号をアサートする。こ
れによりメモリコントローラ２は、スタックチップＳ１を選択する。同時に、メモリコン
トローラ２は、データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）から各半導体チップＣ１に書き込
みコマンドを出力する。半導体チップＣ２については書き込みアドレスで指定することに
より非選択とする。以下、同様の方法で、メモリコントローラ２は各半導体チップＣ３〜
Ｃ４についても順に選択し、書き込みコマンドを出力する（ｔ１）。各半導体チップＣ１
〜Ｃ４は、書き込みコマンドに基づいて動作を行う（ｔ１）。
【００４３】
次に、メモリコントローラ２は各半導体チップＣ１〜Ｃ４に制御信号を出力する（ｔ２
）。この時、メモリコントローラ２は、図４に示すように、ＣＬＥ、ＡＬＥをＨレベル、
各／ＣＥ１、／ＣＥ２及び／ＲＥをＬレベルに設定して各制御信号をアサートし、／ＷＥ
をＨレベルに設定してネゲートする。これらの信号を組み合わせたものを第１の動作開始
信号とする。
【００４４】
上述の通り、ＡＬＥ及びＣＬＥは、Ｉ／Ｏ（０）〜Ｉ／Ｏ（７）から入力された信号が
コマンド、アドレス及びデータのいずれであるかを半導体チップに認識させるための制御
信号である。よって、コマンド、アドレス及びデータの入力動作において、ＡＬＥとＣＬ
Ｅが同時にアサートされることはない。また、ＡＬＥ及びＣＬＥは、データバスＩ／Ｏ（
０）〜Ｉ／Ｏ（７）から半導体チップＣに信号が入力されることを前提とした信号である
。よって、ＡＬＥ又はＣＬＥがアサートされている状態で、／ＲＥがアサートされること
や、／ＷＥがネゲートされることはない。つまり、第１の動作開始信号は、書き込みコマ
ンドやステータスコマンドを出力する際又はデータを入出力する際に用いない制御信号の
組み合わせによるものとする。
【００４５】
なお、本実施形態の半導体記憶装置１は、ＣＬＥ、ＡＬＥ、／ＣＥ及び／ＲＥをアサー
トして第１の動作開始信号を半導体チップＣ１〜Ｃ４に出力するものとするが、第１の動
作開始信号は、半導体チップＣの書き込みコマンド及びステータスコマンドの発行及びデ
ータの入出力し動作で使用されない組み合わせによる信号であれば、制御信号ＣＬＥ、Ａ
ＬＥ、／ＣＥ、／ＲＥ、／ＷＥをそれぞれアサート又はネゲートした他の組み合わせによ
る信号であってもよい。例えば、以下の制御信号の組み合わせのうちのいずれかを第１の
動作開始信号としてもよい。また、以下に例示した組み合わせに更に別の制御信号を組み
合わせたものを第１の制御信号としてもよい。
【００４６】
（１）ＡＬＥをアサートし、ＣＬＥをアサートする。
【００４７】
（２）ＣＬＥをアサートし、／ＲＥをアサートする。
【００４８】
（３）ＡＬＥをアサートし、／ＲＥをアサートする。
【００４９】
（４）／ＲＥをアサートし、／ＷＥをアサートする。
【００５０】
第１の動作開始信号を出力する際、メモリコントローラ２の入出力回路３内のアンド回
路３ａはオア回路３ｂにＨレベルの信号を出力し、オア回路３ｂは出力バッファにＨレベ
ルの信号を出力する。これにより、各データバスＩ／Ｏ(０)〜Ｉ／Ｏ（７）の入出力バッ
ファは非活性状態となり、入出力バッファを介してデータバスＩ／Ｏ(０)〜Ｉ／Ｏ（７）
からのステータス情報を受信可能な状態となる。
【００５１】
半導体チップＣ１〜Ｃ４は第１の動作開始信号を受信し、制御信号入力回路２２内の第２
のアンド回路２２ａに信号を出力する。第２のアンド回路２２ａは、Ｉ／Ｏ選択回路２３
中の第４のアンド回路３１ａ〜３１ｈに出力する。
【００５２】
本実施形態の動作中においてチップ識別回路２４はチップ識別信号をＩ/Ｏ選択回路２
３に出力している。第３のアンド回路３０ａ〜３０ｈには、チップ識別回路２４内のフリ
ップフロップ回路２４ａ〜２４ｃからの信号が反転又は非反転されて入力される。この反
転／非反転の組み合わせは第３のアンド回路３０ａ〜３０において互いに異なり、第３の
アンド回路３０ａ〜３０ｈのそれぞれに固有な反転／非反転の組み合わせが割り当てられ
ている。これにより、第３のアンド回路３０ａ〜３０ｈのうち識別情報に対応する第３の
アンド回路が選択される。以下では、説明の便宜上、半導体チップＣ１を例に挙げる。半
導体チップＣ１の第１〜第３のフリップフロップ回路２４ａ〜２４ｃは、例えば「０、０
、０」の識別情報を保持する。よって、第３のアンド回路３０ａ〜３０ｈのうち第３のア
ンド回路３０ａのみがＨレベルの信号を出力する。この第３のアンド回路３０ａが、識別
情報に対応して選択された第３のアンド回路である。このとき、第２のアンド回路２２ａ
も第３のアンド回路３１ａ〜３１ｈにＨレベルの信号を出力している。このため、第４の
アンド回路３１ａは第５のアンド回路３２ａにＬレベルの信号を出力し、第５のアンド回
路３２ａはＩ／Ｏ(０)の出力バッファにＬレベルの信号を出力する。これにより、Ｉ／Ｏ
(０)の出力バッファが活性化される。一方、選択されなかった第３のアンド回路３０ｂ〜
３０ｈはＬレベルの信号を出力し、第４のアンド回路３１ｂ〜３１ｈは第５のアンド回路
３２ａにＨレベルの信号を出力する。そして、第５のアンド回路３２ａはＩ／Ｏ(１) 〜
Ｉ／Ｏ（７）の出力バッファにＨレベルの信号を出力し、Ｉ／Ｏ(１) 〜Ｉ／Ｏ（７）が
非活性化される。この結果、データバスＩ／Ｏ（０）の出力バッファのみが活性化され、
データバスＩ／Ｏ（０）が選択される。なお、ここでは、半導体チップＣ１を例に挙げた
が、半導体チップＣ２〜Ｃ４の動作も同様である。それぞれの識別情報に対応して、半導
体チップＣ２ではデータバスＩ／Ｏ（１）が選択され、半導体チップＣ３ではデータバス
Ｉ／Ｏ（２）が選択され、半導体チップＣ４ではデータバスＩ／Ｏ（３）が選択される。
【００５３】
制御部２６は、レジスタ回路２５を制御し、選択したデータバスＩ／Ｏ（０）〜Ｉ／Ｏ
（７）にステータス情報を出力させる（ｔ２）。
【００５４】
メモリコントローラ２が第１の動作開始信号を出力している間、各半導体チップＣ１〜
Ｃ４は、Ｒｅａｄｙ/Ｂｕｓｙのステータス情報を各指定のデータバスＩ／Ｏ（０）〜Ｉ
／Ｏ（７）に出力する（ｔ２）。以降、半導体チップＣ１〜Ｃ４が、動作開始信号の指示
に基づいて書き込み動作時のステータス情報を出力する状態のことをステータス出力モー
ドとする。
【００５５】
なお、本実施形態の半導体記憶装置の各半導体チップＣ１〜Ｃ４は、ステータス出力モ
ード時に、データバスＩ／Ｏ(０)〜Ｉ／Ｏ(７)のうち割り振られたデータバスに対してス
テータス情報を出力するが、データの読み出し動作においては、制御部２６からＬレベル
の信号を第５のアンド回路３２ａ〜３２ｈに入力することで、データバスＩ／Ｏ（０）〜
Ｉ／Ｏ（７）のすべてを選択してデータを出力することも可能である。
【００５６】
次に、半導体チップＣ１の書き込み動作を終えるとデータバスＩ／Ｏ（０）にＲｅａｄ
ｙ信号を出力する（ｔ３）。
【００５７】
メモリコントローラ２は、半導体チップＣ１〜Ｃ４のステータス情報に基づいて、ＡＬ
Ｅ、ＣＬＥをＬレベルに設定して各信号をネゲートする（ｔ４）。これによりステータス
出力モードを停止する。
【００５８】
メモリコントーラ２は、ステータス出力モードが停止したことに伴い、データバスＩ／
Ｏ(０)〜Ｉ／Ｏ(７)をハイインピーダンスにする（ｔ４）。ハイインピーダンスとは、半
導体チップＣ１〜Ｃ４からも、メモリコントローラ２からも信号を出力していない状態の
ことである。これにより、メモリコントローラ２が出力したデータと半導体チップＣ１〜
Ｃ４のデータ及びステータスがデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）内で衝突するのを
防ぐことができる。
【００５９】
メモリコントローラ２は、書き込み動作を終えた半導体チップＣ１に再度を選択して書
き込みコマンドを出力する（ｔ５）。この時、メモリコントローラ２は半導体チップＣ１
を選択するが、半導体チップＣ３〜Ｃ４は非選択とする。
【００６０】
次に、図６に示すように、メモリコントローラ２は、ＡＬＥ、ＣＬＥをＨレベルとし、
各種信号をアサートする。これにより、半導体チップＣ１〜Ｃ４は再度、ステータス出力
モードに遷移し、書き込み動作中のステータス情報を指定したデータバスＩ／Ｏ（０）〜
Ｉ／Ｏ（７）に出力する（ｔ６）。
【００６１】
半導体チップＣ３は書き込み動作を終えると、データバスＩ／Ｏ（１）にＨレベルの信
号、つまりＲｅａｄｙ信号を出力する（ｔ７）。
【００６２】
メモリコントローラ２は、Ｒｅａｄｙ信号を入力すると（ｔ４）の場合と同様に、デー
タバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）の出力状態をハイインピーダンスとし、半導体チップ
Ｃ１〜Ｃ４及びメモリコントローラ２間の通信を停止する（ｔ８）。この時、ＣＬＥをＬ
レベル、ＡＬＥをＬレベル、／ＣＥ１をＨレベル、／ＲＥをＨレベルに設定する。
【００６３】
その後、メモリコントローラ２は、再度半導体チップＣ３を選択し、書き込みコマンド
を出力する（ｔ９）。半導体チップＣ１、Ｃ２、Ｃ４は非選択とする。半導体チップＣ３
は当該コマンドに基づいて、書き込み動作を再度行う。
【００６４】
（ｔ３）時と同様、メモリコントローラ２は各信号をアサートすると、各半導体チップ
Ｃ１〜Ｃ４は再度ステータス出力モードとなる。以下、半導体チップＣ１〜Ｃ４は書き込
み時のＲｅａｄｙ／Ｂｕｓｙの信号をメモリコントローラ２に出力する（ｔ１０）。
【００６５】
以下、同様に書き込み動作を終えた半導体チップＣ１〜Ｃ４から、順に選択して次のコ
マンドを出力とステータスの読み出しを繰り返し行う。
【００６６】
ステータス出力モードにおいて、半導体チップＣ１〜Ｃ４ごとに割り振られていないデ
ータバスＩ／Ｏ（４）〜Ｉ／Ｏ（７）についてはハイインピーダンスであるとする。例え
ば、半導体チップＣ１の場合、信号線ｂは割り振られているデータバスＩ／Ｏ（０）であ
り、半導体チップＣ１と接続される信号線ｂのデータバスＩ／Ｏ（２）〜Ｉ／Ｏ（７）の
出力はハイインピーダンスである。
【００６７】
なお本実施形態において半導体チップＣ１〜Ｃ４を用いたが、半導体チップは５以上用
いても良い。例えば、メモリ・システム１が半導体チップＣ１〜Ｃ８を有する場合、メモ
リコントローラ２は各半導体チップＣ１〜Ｃ８に対応して、各データバスＩ／Ｏ（０）〜
Ｉ／Ｏ（７）に割り振るものとする。
【００６８】
第１の実施形態の半導体記憶装置の効果について説明する。
【００６９】
第１の実施形態のメモリ・システム１の効果について説明する。第１の実施形態のメモ
リ・システム１において、メモリコントローラ２は第１の動作開始信号を出力することに
より、半導体チップＣ１〜Ｃ４は各指定のデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）からＲ
ｅａｄｙ／Ｂｕｓｙのステータス情報を出力する。これにより、メモリコントローラ２は
各半導体チップＣ１〜Ｃ４のステータス情報を同時に観測することが出来る。メモリコン
トローラ２は半導体チップＣ１〜Ｃ４のいずれかが動作を終え次第、次のコマンド及び信
号を出力するので、本実施形態のメモリ・システム１は、半導体チップＣ１〜Ｃ４が次の
コマンドの待ち状態となる時間を短縮することができる。以上のようにしてメモリ・シス
テム１は、データの処理速度を高めることができる。
【００７０】
また、半導体チップＣ１〜Ｃ４は第１の動作開始信号の指示に従ってステータス情報を
出力するが、どのデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に出力するか予め設定されてい
る。このため、メモリコントローラ２はどのデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に信
号を出力するか指定する信号を出力する必要がなく、ステータスコマンドを出力する場合
と比較して、メモリコントローラ２が信号又はステータスを出力する時間及び半導体チッ
プＣ１〜Ｃ４が信号又はステータスの入力に掛かる時間を短縮することができる。つまり
、特定の組み合わせの制御信号を同時にアサートするだけで各半導体チップＣ１〜Ｃ４に
ステータス情報を出力させることができる。ステータスコマンドを出力するには、ＡＬＥ
、ＣＬＥ、／ＷＥ、／ＲＥ及び／ＣＥの信号をそれぞれ１回又は２回以上Ｈレベル又はＬ
レベルに設定したシーケンスを出力する必要があり、本実施形態の半導体記憶装置の動作
方法と比較して時間を要する。
【００７１】
本実施形態の半導体記憶装置１は、半導体チップＣ１〜Ｃ４をステータス出力モードと
する際、各制御信号ＡＬＥ、ＣＬＥ、／ＷＥ、／ＣＥを組み合わせて出力すればよく新た
に制御信号を設ける必要がない。このため、新たな制御信号を出力するための半導体チッ
プＣ，及びメモリコントローラ２の端子の追加を必要としない。
【００７２】
半導体チップＣ１〜Ｃ４が共通に接続されたバスからＲｅａｄｙ/Ｂｕｓｙ信号を出力
する場合、半導体チップＣ１〜Ｃ４のいずれかを選択して個別にステータス情報を確認す
る必要がある。このためステータス情報を確認するに時間を要する。一方、本実施形態の
半導体記憶装置１の各半導体チップＣ１〜Ｃ４はデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）
の内、割り振られたデータバスを用いて同時に出力するので、メモリコントローラ２は同
時にステータス情報を確認することができ時間を要しない。
【００７３】
また、それぞれ半導体チップＣ１〜Ｃ４に独立したバスを設けてＲｅａｄｙ/Ｂｕｓｙ
信号を出力する場合、Ｒｅａｄｙ/Ｂｕｓｙ信号を出力するバスをそれぞれ設けるだけで
なく、バスを設けるための端子が必要となる。本実施形態の半導体チップＣ１〜Ｃ４は、
データバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）からＲｅａｄｙ/Ｂｕｓｙ信号を出力するもので
あり、新たなバスや端子の追加を必要としない。
【００７４】
（第２の実施形態）
第２の実施形態のメモリ・システム１について説明する。図７は、第２実施形態のメモ
リ・システム１における半導体チップＣ１〜Ｃ４及びメモリコントローラ２間の接続例を
示す図である。第２の実施形態のメモリ・システムにおける半導体Ｃ１〜Ｃ４はメモリコ
ントローラ２に、Ｒｅａｄｙ／Ｂｕｓｙの情報だけでなく、データバスＩ／Ｏ（０）〜Ｉ
／Ｏ（７）から書き込みを正常に終えたかどうかのＰａｓｓ／Ｆａｉｌの情報を出力する
。つまり、第２の実施形態では、ステータス情報に、Ｒｅａｄｙ／Ｂｕｓｙの情報とＰａ
ｓｓ／Ｆａｉｌの情報の両方を含む。
【００７５】
第２の実施形態の各半導体チップＣ１〜Ｃ４のＩ／Ｏ選択回路２３は、Ｒｅａｄｙ／Ｂ
ｕｓｙのステータス情報及びＰａｓｓ／Ｆａｉｌのステータス情報をどのデータバスＩ／
Ｏ（０）〜Ｉ／Ｏ（７）に出力するかを予め設定されている。図８は、各半導体チップＣ
１〜Ｃ４が出力するステータス情報と対応するデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）の
組み合わせを例示する図である。例えば、半導体チップＣ１のＩ／Ｏ選択回路２３は、Ｒ
ｅａｄｙ／Ｂｕｓｙのステータス情報をデータバスＩ／Ｏ（０）に、Ｐａｓｓ／Ｆａｉｌ
のステータス情報をデータバスＩ／Ｏ（１）にそれぞれ出力するように設定する。以下、
同様に他の半導体チップＣ２〜Ｃ４もステータス情報を対応するデータバスＩ／Ｏ(２）
〜Ｉ／Ｏ（７）に出力するように設定する。
【００７６】
図９、図１０及び図１１を用いて第２の実施形態のメモリ・システム１の動作を説明す
る。図９は、第２実施形態のメモリ・システム１の半導体チップＣ１〜Ｃ４及びメモリコ
ントローラ２の動作を示すフローである。図１０及び図１１は、第２実施形態のメモリ・
システム１の第２の動作開始信号入力とステータスコマンド入力のタイミングチャートで
ある。
【００７７】
先ず、メモリコントローラ２は、各半導体チップＣ１〜Ｃ４に書き込みコマンドを出力
する（ｔ１）。書き込みコマンドの出力方法は第１の実施形態と同様なので省略する。
【００７８】
次に、図１０に示すように、メモリコントローラ２は、第２の動作開始信号を出力する
。（ｔ２）。第２の動作開始信号の指示情報とは、Ｒｅａｄｙ／Ｂｕｓｙのステータス情
報と、書き込みが正常に終えたかのＰａｓｓ／Ｆａｉｌのステータス情報を出力すること
を指示する信号である。各半導体チップＣ１〜Ｃ４は、第２の動作開始信号の指示に基づ
いてＲｅａｄｙ／Ｂｕｓｙ及びＰａｓｓ／Ｆａｉｌのステータス情報をメモリコントロー
ラ２に出力する。第２の動作開始信号は、例えば、各データバスＡＬＥをＨレベル、ＣＬ
ＥをＨレベル、／ＣＥ１、／ＣＥ２をＬレベル、／ＲＥをＬレベルに設定してアサートし
、／ＷＥをＨレベルに設定してネゲートすることにより出力する。
【００７９】
次に、図１０に示すように、メモリコントローラ２は、各信号線ａ１、ａ２及び信号線
ｂ、ｃ及びｄをアサートすることで、各半導体チップＣ１〜Ｃ４に第２の動作開始信号を
出力する（ｔ２）。各半導体チップＣ１〜Ｃ４は第２の動作開始信号の指示情報に基づい
て動作を行う。
【００８０】
図１０に示すように、半導体チップＣ１は正常な書き込み動作が出来なかった場合、半
導体チップＣ１はデータバスＩ／Ｏ（０）にＲｅａｄｙ信号を出力すると同時に、データ
バスＩ／Ｏ（１）にＰａｓｓ／Ｆａｉｌの信号を出力する（ｔ３）。この場合、Ｐａｓｓ
のステータスを出力する際、各半導体チップＣ１〜Ｃ４は対応するデータバスＩ／Ｏ（０
）〜Ｉ／Ｏ（７）にＬレベルの信号を出力し、Ｆａｉｌのステータスを出力する際はＨレ
ベルの信号を出力するとする。（ｔ３）において、半導体チップＣ１は、データバスＩ／
Ｏ（１）にＨレベルの信号を出力するものとする。
【００８１】
メモリコントローラ２は、半導体チップＣ１のステータス情報を受信すると、データバ
スＩ／Ｏ（０）〜Ｉ／Ｏ（７）をハイインピーダンスとし、半導体チップＣ１〜Ｃ４のス
テータスの観測を停止する（ｔ４）。
【００８２】
次に、メモリコントローラ２は、半導体チップＣ１を再度選択して、書き込みコマンド
を出力する（ｔ５）。
【００８３】
その後、図１１に示すように、メモリコントローラ２は、各半導体チップＣ１〜Ｃ４に
再度、第２の動作開始信号を出力する（ｔ６）。ＡＬＥ、ＣＬＥ及び／ＲＥはＨレベル、
／ＣＥ１、／ＣＥ２及び／ＷＥはＬレベルとする。各半導体チップＣ１〜Ｃ４は動作時の
ステータス情報を各指定のデータバスＩ／Ｏ（０）〜Ｉ／Ｏ（７）に出力する（ｔ６）。
【００８４】
図１１に示すように、半導体チップＣ３は動作を終了すると、当該半導体チップＣ１の
ステータス情報をデータバスＩ／Ｏ（４）にＲｅａｄｙ信号を出力する（ｔ７）。また、
半導体チップＣ１は同時にデータバスＩ／Ｏ（５）にＬレベルの信号、つまりＰａｓｓ信
号を出力する（ｔ７）。
【００８５】
次に、メモリコントローラ２は、半導体チップＣ３がＲｅａｄｙになると、（ｔ４）と
同様に、データバスＩ／Ｏ(０)〜Ｉ／Ｏ（７）の出力状態をハイインピーダンスとし、各
半導体チップＣ１〜Ｃ４のステータスの観測を停止する（ｔ８）。
【００８６】
メモリコントローラ２は、（ｔ５）と同様な方法で、再度、半導体チップＣ１を指定し
て動作コマンドを出力する（ｔ９）。
【００８７】
メモリコントローラ２は、再度、第２の動作開始信号を各半導体チップＣ１〜Ｃ４に出
力する（ｔ１０）。
【００８８】
以降、同様な方法でメモリコントローラ２は、動作コマンドの出力と、各半導体チップ
Ｃ１〜Ｃ４のステータスの観測を所定回数繰り返し行う。
【００８９】
第２の実施形態のメモリ・システム１の効果について説明する。
【００９０】
第２のメモリ・システム１において、第２の動作開始信号の指示情報に基づいて半導体
チップＣ１〜Ｃ４は、書き込み動作を正常に行ったどうかのＰａｓｓ／Ｆａｉｌ信号をメ
モリコントローラ２に出力する。これにより、書き込み動作を失敗がした場合は、メモリ
コントローラ２は、当該失敗したコマンドに基づいて次の動作を行うための処理を行うの
で、半導体チップＣ１〜Ｃ４の動作の信頼性を向上することが可能となる。
【００９１】
なお、本実施形態における半導体チップＣ１〜Ｃ４は、Ｒｅａｄｙ／Ｂｕｓｙのステー
タス情報及び書き込みのＰａｓｓ／Ｆａｉｌのステータス情報をメモリコントローラ２に
出力するが、書き込みのＰａｓｓ／Ｆａｉｌのステータス情報のみをメモリコントローラ
２に出力する場合であってもよい。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００９３】
１  メモリ・システム
２  メモリコントローラ
３  入出力回路
３ａ  第１のアンド回路
３ｂ  オア回路
４  コア・ロジック部
５  ホスト・インターフェース
６  第１のバッファ
７  データバス
８  メモリ・インターフェース
９  第２のバッファ
１０  ＥＣＣ回路
１１  制御バス
１２  ＣＰＵ
１３  ＲＯＭ
１４  ワークＲＡＭ
１５  レジスタ
２１  データ入出力回路
２２  制御信号入力回路
２２ａ  第２のアンド回路
２３  Ｉ/Ｏ選択回路
２４  チップ識別回路
２５  レジスタ回路
２６  制御部
２７  ロウデコーダ
２８  センスアンプ
２９  メモリセルアレイ
３０ａ〜３０ｈ  第３のアンド回路
３１ａ〜３１ｈ  第４のアンド回路
３２ａ〜３２ｈ  第５のアンド回路
Ｃ１〜Ｃ４  半導体チップ
ａ１、ａ２  信号線（／ＣＥ１、／ＣＥ２）
ｂ  信号線（ＡＬＥ）（信号線群）
ｃ  信号線（ＣＬＥ）（信号線群）
ｄ  信号線（／ＷＥ）（信号線群）
ｅ  信号線（／ＲＥ）（信号線群）
Ｉ／Ｏ（０）〜Ｉ／Ｏ（７）  データバス（Ｉ／Ｏ線） 
【図１】
2015069602.tif 000003
【図２】
2015069602.tif 000004
【図３】
2015069602.tif 000005
【図４】
2015069602.tif 000006
【図５】
2015069602.tif 000007
【図６】
2015069602.tif 000008
【図７】
2015069602.tif 000009
【図８】
2015069602.tif 000010
【図９】
2015069602.tif 000011
【図１０】
2015069602.tif 000012
【図１１】
2015069602.tif 000013