(57)【要約】【課題】設計上の自由度に優れ、かつ、高集積化に適した構造を有する半導体装置を提供する。【解決手段】この半導体装置は、対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、前記半導体基板の前記素子領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、前記コンタクトプラグの周囲を覆う絶縁膜とを備える。【選択図】図１Ａ
2015050339.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記素子領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備えた半導体装置。
【請求項２】
前記半導体基板の第２の面に、絶縁層を介して設けられた記憶素子をさらに備え、
前記コンタクトプラグの一端が前記記憶素子と接続されている
請求項１記載の半導体装置。
【請求項３】
前記記憶素子はスピン注入磁化反転型記憶素子（ＳＴＴ-ＭＴＪ素子）である
請求項２記載の半導体装置。
【請求項４】
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層と一端がそれぞれ接続されたソース電極およびドレイン電極と、
前記一対の拡散層に挟まれたチャネル領域と対向してゲート絶縁膜を介して設けられたゲート電極と
を有し、
前記半導体基板の前記第１の面は、層間絶縁層によって覆われており、
前記コンタクトプラグは、前記絶縁層、半導体基板および層間絶縁層の全てを貫通している
請求項２記載の半導体装置。
【請求項５】
前記ソース電極および前記ドレイン電極もまた前記層間絶縁層を貫通しており、
前記ソース電極の他端または前記ドレイン電極の他端は、前記コンタクトプラグの他端と接続されている
請求項４記載の半導体装置。
【請求項６】
前記コンタクトプラグは、前記一対の拡散層を貫通している
請求項４記載の半導体装置。
【請求項７】
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど減少する
請求項２記載の半導体装置。
【請求項８】
前記半導体基板は、
前記素子領域に設けられた第１の半導体層と、
前記第１の半導体層を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う第２の半導体層と
の積層構造を含み、
前記コンタクトプラグは、前記第１の半導体層、埋め込み酸化膜、および前記第２の半導体層を貫通している
請求項２記載の半導体装置。
【請求項９】
前記半導体基板は、前記素子領域において前記トランジスタを覆う埋め込み酸化膜を含み、
前記絶縁層は、前記埋め込み酸化膜および前記素子分離層の双方を覆っている
請求項２記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に設けられたトランジスタを含む素子形成層と、
前記素子形成層と前記半導体基板とを貫くコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備え、
前記素子形成層は、第１の方向に延在する第１の領域を占める半導体部分と、前記第１の領域以外の第２の領域を占める絶縁体部分とを含む第１の層と、前記半導体部分の上に立設するフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含む第２の層とを有し、
前記ソース配線または前記ドレイン配線が前記コンタクトプラグの一端と接続されている
半導体装置。
【請求項１１】
前記第１の層における半導体部分には、前記フィンの裏面と接する埋め込み酸化膜が設けられている
請求項１０記載の半導体装置。
【請求項１２】
絶縁層と、
前記絶縁層上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜上に設けられたトランジスタを含む素子形成層と、
前記素子形成層、埋め込み酸化膜および半導体基板を貫くコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備え、
前記トランジスタは、
前記埋め込み酸化膜上に立設し、第１の方向に延在するフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含み、
前記ソース配線および前記ドレイン配線の少なくとも一方が前記コンタクトプラグの一端と接続されている
半導体装置。
【請求項１３】
前記コンタクトプラグは、前記ゲート電極が形成された領域と重複する領域をも覆うように設けられている
請求項５記載の半導体装置。
【請求項１４】
前記ソース電極または前記ドレイン電極は、前記コンタクトプラグと一体となって前記層間絶縁層を貫通している
請求項１３記載の半導体装置。
【請求項１５】
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層と一端がそれぞれ接続されたソース電極およびドレイン電極と、
前記一対の拡散層に挟まれたチャネル領域と対向してゲート絶縁膜を介して設けられたゲート電極とを有し、
前記コンタクトプラグは、前記ソース電極および前記ドレイン電極の少なくとも一方である
請求項２記載の半導体装置。
【請求項１６】
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど増大する
請求項１５記載の半導体装置。
【請求項１７】
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、
前記半導体基板の前記素子領域において前記第１の面から前記第２の面に向けて前記半導体基板を掘り下げることでスルーホールを形成したのち、前記スルーホールの壁面を覆うように絶縁膜を形成することと、
前記絶縁膜に壁面が覆われた前記スルーホールに、金属材料を充填することによりコンタクトプラグを形成することと
を含む
半導体装置の製造方法。
【請求項１８】
前記第２の面をエッチバックすることで前記半導体基板の厚さを薄くし、前記絶縁膜に覆われた前記コンタクトプラグの先端を前記第２の面から突出させたのち、全体を覆うように絶縁層を形成することと、
平坦化処理により、前記絶縁層の表面を研磨すると共に前記コンタクトプラグの先端を覆う絶縁膜を除去し、前記コンタクトプラグの先端を露出させることと
をさらに含む
請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第２の面をエッチバックすることで前記半導体基板の厚さを薄くし、前記絶縁膜に覆われた前記コンタクトプラグの先端を前記第２の面から突出させたのち、全体を覆うように絶縁層を形成することと、
前記絶縁層のうち、前記コンタクトプラグが形成された領域と重複する領域に開口を形成し、前記コンタクトプラグの先端を露出させることと、
前記開口を埋設するように低抵抗層を形成することと
をさらに含む
請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体基板上に絶縁体層と半導体層とが積層された構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から、揮発性メモリから不揮発性メモリへの転換が検討されており、例えばＭＲＡＭ（Magnetoresistive Random Access Memory）の開発が進められている（例えば特許文献１参照）。
【０００３】
ところで、トランジスタのソース・ドレイン領域に接続されるコンタクト電極は、トランジスタが形成された基板の主面側に設けられるのが通常であったが、最近では、コンタクト電極を基板の裏面側に配置することが試みられている。例えば特許文献１には、シリコン（Ｓｉ）基板の表面側に主素子の拡散層およびシリサイド層を形成する一方、基板の裏面側からコンタクト電極を穿設することが記載されている。裏面からのコンタクト電極は、基板および拡散層を貫通してシリサイド層に接続されている。このような構成とすることで、配線の経路等の自由度が増し、設計上有利となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、基板の裏面側からコンタクト電極を形成するため、高集積化を図るにあたり、加工上のばらつきや位置合わせ精度に起因して基板に形成されたトランジスタのゲート電極との短絡という問題が懸念される。また、特許文献１の技術はＳＯＩ（Silicon on Insulator）構造を有する半導体トランジスタには好適であるものの、従来のバルク構造を有する半導体トランジスタには適用できないものであった。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、設計上の自由度に優れ、かつ、高集積化に適した構造を有する半導体装置およびその半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一実施形態としての半導体装置は、対向する第１の面および第２の面を含み、かつ、第１の面にトランジスタが設けられた素子領域とこの素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、この半導体基板の素子領域において第１の面から第２の面に至るまで延伸されたコンタクトプラグと、このコンタクトプラグの周囲を覆う絶縁膜とを備えたものである。
【０００８】
本開示の他の一実施形態としての半導体装置は、半導体基板と、この半導体基板上に設けられたトランジスタを含む素子形成層と、素子形成層と半導体基板とを貫くコンタクトプラグと、このコンタクトプラグの周囲を覆う絶縁膜とを備える。ここで素子形成層は、第１の方向に延在する第１の領域を占める半導体部分と、第１の領域以外の第２の領域を占める絶縁体部分とを含む第１の層と、半導体部分の上に立設するフィンと、フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含む第２の層とを有する。ソース配線またはドレイン配線がコンタクトプラグの一端と接続されている。
【０００９】
本開示の別の一実施形態としての半導体装置は、半導体基板と、この半導体基板上に設けられた埋め込み酸化膜と、この埋め込み酸化膜上に設けられたトランジスタを含む素子形成層と、素子形成層、埋め込み酸化膜および半導体基板を貫くコンタクトプラグと、コンタクトプラグの周囲を覆う絶縁膜とを備える。トランジスタは、埋め込み酸化膜上に立設し、第１の方向に延在するフィンと、フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含む。ソース配線またはドレイン配線がコンタクトプラグの一端と接続されている。
【００１０】
本開示の一実施形態としての半導体装置の製造方法は、対向する第１の面および第２の面を含み、かつ、第１の面にトランジスタが設けられた素子領域とこの素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、半導体基板の素子領域において第１の面から第２の面に向けて半導体基板を掘り下げることでスルーホールを形成したのち、スルーホールの壁面を覆うように絶縁膜を形成することと、絶縁膜に壁面が覆われたスルーホールに金属材料を充填することによりコンタクトプラグを形成することとを含むものである。
【００１１】
本開示の一実施形態としての半導体装置およびその製造方法では、半導体基板を貫くコンタクトプラグの周囲を絶縁膜により覆うようにした。このため、コンタクトプラグと半導体基板との意図しない短絡が回避される。
【発明の効果】
【００１２】
本開示の一実施形態としての半導体装置およびその製造方法によれば、設計上の自由度を確保しつつ、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１３】
【図１Ａ】本開示の第１の実施の形態に係る半導体装置を表す断面図である。
【図１Ｂ】図１Ａに示した半導体装置を表す平面図である。
【図２】図１に示した記憶素子の記憶部の構成の一例を表す断面図である。
【図３】図２に示した記憶部の各層の構成の一例を表す断面図である。
【図４Ａ】図１に示した半導体装置の製造方法における一工程を表す断面図である。
【図４Ｂ】図４Ａに続く一工程を表す断面図である。
【図４Ｃ】図４Ｂに続く一工程を表す断面図である。
【図４Ｄ】図４Ｃに続く一工程を表す断面図である。
【図４Ｅ】図４Ｄに続く一工程を表す断面図である。
【図４Ｆ】図４Ｅに続く一工程を表す断面図である。
【図４Ｇ】図４Ｆに続く一工程を表す断面図である。
【図４Ｈ】図４Ｇに続く一工程を表す断面図である。
【図４Ｊ】図４Ｈに続く一工程を表す断面図である。
【図５】本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す平面図である。
【図６Ａ】本開示の第１の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図６Ｂ】図６Ａに示した半導体装置の製造方法における一工程を表す断面図である。
【図６Ｃ】図６Ｂに続く一工程を表す断面図である。
【図７】本開示の第２の実施の形態に係る半導体装置を表す断面図である。
【図８】本開示の第２の実施の形態に係る半導体装置の変形例を表す断面図である。
【図９Ａ】図８に示した半導体装置の製造方法における一工程を表す断面図である。
【図９Ｂ】図８Ａに続く一工程を表す断面図である。
【図１０】本開示の第３の実施の形態に係る半導体装置を表す断面図である。
【図１１Ａ】図１０に示した半導体装置の製造方法における一工程を表す断面図である。
【図１１Ｂ】図１１Ａに続く一工程を表す断面図である。
【図１２】本開示の第３の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１３】本開示の第４の実施の形態に係る半導体装置を表す断面図である。
【図１４Ａ】図１３に示した半導体装置の製造方法における一工程を表す断面図である。
【図１４Ｂ】図１４Ａに続く一工程を表す断面図である。
【図１４Ｃ】図１４Ｂに続く一工程を表す断面図である。
【図１４Ｄ】図１４Ｃに続く一工程を表す断面図である。
【図１５】本開示の第５の実施の形態に係る半導体装置を表す断面図である。
【図１６Ａ】本開示の第６の実施の形態に係る半導体装置を表す断面図である。
【図１６Ｂ】図１６Ａに示した半導体装置を表す平面図である。
【図１７】本開示の第６の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１８】本開示の第７の実施の形態に係る半導体装置を表す断面図である。
【図１９】本開示の第８の実施の形態に係る半導体装置を表す断面図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（バルク構造のトランジスタを有する半導体装置）
２．変形例１（平面配置の変
形例）
３．変形例２（コンタクトプラグと記憶素子との間に低抵抗部を配置した例）
４．第２の実施の形態（コンタクトプラグの一部がゲート電極と重複する構造を有する半導体装置）
５．変形例３（拡散層との接続層と、コンタクトプラグとが一体となった半導体装置）
６．第３の実施の形態（ＳＯＩ構造を有する半導体装置）
７．変形例４（ＳＯＩ構造を有し、裏面の半導体層を除去した半導体装置）
８．第４の実施の形態（絶縁膜で覆われたコンタクトプラグが素子領域を貫いて拡散層と接続された構造の半導体装置）
９．第５の実施の形態（絶縁膜で覆われたコンタクトプラグが分離領域を貫いた構造の半導体装置）
１０．第６の実施の形態（フィン形状の半導体層を含み、かつバルク構造を有する半導体装置）
１１．変形例５（フィン形状の半導体層を含み、かつＳＯＩ構造を有する半導体装置）
１２．第７の実施の形態（フィン形状の半導体層を含み、かつＳＯＩ構造を有すると共に、裏面の半導体層を除去した半導体装置）
１３．第８の実施の形態（ナノワイヤトランジスタを有する半導体装置）
【００１５】
＜第１の実施の形態＞
［半導体装置１の構成］
図１Ａは、本開示の第１の実施の形態としての半導体装置１の断面構成を表したものである。また、図１Ｂは、半導体装置１の平面構成を表す。図１Ａは、図１Ｂに示したＩＡ−ＩＡ切断線に沿った矢視方向の断面図に相当する。
【００１６】
半導体装置１は、例えば、支持基板５０の上に、多層配線形成部４０と層間絶縁層２６，２７と半導体基板１０とが順に積層されたものである。半導体基板１０の主面（表面）１０Ａの近傍にはトランジスタ２０が設けられ、半導体基板１０の裏面１０Ｂには絶縁層６０を介して記憶素子３０が設けられている。なお、図１Ｂでは、６つのトランジスタ２０を設けた場合を例示するが、半導体基板１０に設けるトランジスタ２０の数は特に限定されない。１つでもよいし、２以上であってもよい。
【００１７】
半導体基板１０は、トランジスタ２０が設けられた素子領域Ｒ１と、この素子領域Ｒ１を取り囲む分離領域Ｒ２とを有する。さらに、半導体基板１０は、その電位を設定するために給電を行うタップ領域Ｒ３を有する。半導体基板１０の分離領域Ｒ２には、例えばＳＴＩ（Shallow Trench Isolation）により形成された素子分離層１１が設けられている。素子分離層１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、その一面が半導体基板１０の主面１０Ａに露出している。
【００１８】
半導体基板１０は、第１の半導体層１０Ｓ１（以下、半導体層１０Ｓ１という。）と、第２の半導体層１０Ｓ２（以下、半導体層１０Ｓ２という。）との積層構造を有する。半導体層１０Ｓ１は、素子領域Ｒ１のみを占めており、例えば単結晶シリコンにトランジスタ２０の一部を構成するチャネル領域および一対の拡散層２２（後述）が形成されたものである。一方、半導体層１０Ｓ２は、素子領域Ｒ１において半導体層１０Ｓ１と極性が異なるものであり、半導体層１０Ｓ１と素子分離層１１との双方を覆うように、素子領域Ｒ１および分離領域Ｒ２に亘って形成されている。半導体層１０Ｓ２は、例えば単結晶シリコンよりなる。なお、タップ領域Ｒ３においても、半導体基板１０は、半導体層１０Ｓ１と半導体層１０Ｓ２との積層構造を有する。但し、タップ領域Ｒ３では、半導体層１０Ｓ２は半導体層１０Ｓ１を構成する拡散層２２と同じ極性を有する。
【００１９】
半導体層１０Ｓ２の表面、すなわち半導体基板１０の裏面１０Ｂは、絶縁層６０により覆われている。絶縁層６０は、裏面１０Ｂに絶縁膜６１〜６３が順に積層されたものである。半導体層１０Ｓ２は分離領域Ｒ２の一部に開口１０Ｋを有しており、絶縁膜６３の一部はその開口１０Ｋを埋めるように設けられ、素子分離層１１と接している。
【００２０】
さらに、素子領域Ｒ１には、半導体基板１０を貫通するように延伸されたコンタクトプラグＰが設けられている。コンタクトプラグＰは、例えばＣｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）などの低抵抗金属を主体とする材料からなる。また、それらの低抵抗金属の周囲に、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの合金などからなるバリアメタル層を設けたものとしてもよい。コンタクトプラグＰは、その周囲が絶縁膜Ｚにより覆われており、半導体基板１０（半導体層１０Ｓ１，Ｓ２）と電気的に分離されている。但し、素子領域Ｒ１、分離領域Ｒ２およびタップ領域Ｒ３における半導体層１０Ｓは、互いに連結されている。
【００２１】
トランジスタ２０は、記憶素子３０の選択用トランジスタであり、例えば、ゲート電極２１と、ソース領域およびドレイン領域となる一対の拡散層２２（２２Ｓ，２２Ｄ）とを有するプレーナー型トランジスタである。ゲート電極２１は、記憶素子３０のワード線ＷＬを兼ねている。
【００２２】
ゲート電極２１は、半導体基板１０の主面１０Ａに設けられている。但し、ゲート電極２１と半導体基板１０との間には、酸化シリコン膜などよりなるゲート絶縁膜２３が設けられている。ゲート電極２１の側面には、例えば酸化シリコン膜２４Ａと窒化シリコン膜２４Ｂとの積層膜よりなるサイドウォール２４が設けられている。ゲート電極２１には、ワード線ＷＬが接続されている。
【００２３】
一対の拡散層２２は、例えばシリコンに不純物が拡散してなるものであり、半導体層１０Ｓ１を構成している。具体的には、一対の拡散層２２はソース領域に対応する拡散層２２Ｓと、ドレイン領域に対応する拡散層２２Ｄとからなり、それらは半導体層１０Ｓ１におけるゲート電極２１と対向するチャネル領域を挟んで設けられている。拡散層２２（２２Ｓ，２２Ｄ）の一部には、それぞれ、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などの金属シリサイドよりなるシリサイド領域２５（２５Ｓ，２５Ｄ）が設けられている。シリサイド領域２５は、後述する接続層２８Ａ〜２８Ｄと拡散層２２との間の接触抵抗を低減するものである。シリサイド領域２５は、その一面が半導体基板１０の主面１０Ａに露出しているが、その反対側の面は半導体層１０Ｓ２によって覆われている。また、拡散層２２およびシリサイド領域２５の各々の厚さは、いずれも素子分離層１１の厚さよりも薄い。ここでは、シリサイド領域２５Ｄを貫通するようにコンタクトプラグＰが設けられている。
【００２４】
層間絶縁層２７には、ワード線ＷＬ、選択線ＳＬ（Select Line）および金属層Ｍ１が埋設されている。また、層間絶縁層２６，２７を貫通するように、接続層２８Ａ〜２８Ｄが設けられている。ここで、ゲート電極２１は、接続層２８Ａを経由してワード線ＷＬと接続されている。ドレイン領域となる拡散層２２Ｄのシリサイド領域２５Ｄは、接続層２８Ｂを経由して選択線ＳＬと接続されている。ソース領域となる拡散層２２Ｓのシリサイド領域２５Ｓには、接続層２８Ｃを経由して後述の配線４０Ａの金属層Ｍ１が接続されている。さらに、タップ領域Ｒ３では、半導体基板１０の主面１０Ａに露出したシリサイド領域２５が接続層２８Ｄを経由して他の金属層Ｍ１と接続されている。また、コンタクトプラグＰは、層間絶縁層２６，２７を貫通し、その下端において選択線ＳＬと接している。したがって、コンタクトプラグＰは、絶縁層６０、半導体基板１０、層間絶縁層２６、層間絶縁層２７をすべて貫くように延伸している。コンタクトプラグＰは、例えば角錐台形状または円錐台形状を有しており、ここではそれらの占有面積が、主面１０Ａから裏面１０Ｂへ向かうほど（すなわち下端から上端へ向かうほど）縮小するようになっている。
【００２５】
多層配線形成部４０は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に配線４０Ａが設けられたものである。配線４０Ａは、金属膜Ｍ１と金属膜Ｍ２と金属膜Ｍ３と金属膜Ｍ４と金属膜Ｍ５とが積層された構造を有する。ここで、金属膜Ｍ１、金属膜Ｍ２、金属膜Ｍ３、金属膜Ｍ４、金属膜Ｍ５は、それぞれ、層間絶縁層２７、層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に埋設されている。また、金属層Ｍ１と金属層Ｍ２とは、層間絶縁膜４１を貫通するビアＶ１により接続されている。同様に、金属層Ｍ２と金属層Ｍ３とは層間絶縁膜４２を貫通するビアＶ２により接続されている。金属層Ｍ３と金属層Ｍ４とは層間絶縁膜４３を貫通するビアＶ３により接続されている。金属層Ｍ４と金属層Ｍ５とは層間絶縁膜４４を貫通するビアＶ４により接続されている。上述したように、配線４０Ａは、その金属層Ｍ１と接する接続層２８Ｃを介してソース領域である拡散層２２に接続されている。なお、図１Ａに示した多層配線形成部４０の構成は一例であり、これに限定されるものではない。
【００２６】
多層配線形成部４０は支持基板５０と接合されている。支持基板５０は、例えば単結晶シリコンよりなる基板である。なお、支持基板５０の材料は特に限定されず、単結晶シリコンのほかＳｉＯ2やガラスなど他の材料により構成されてもよい。
【００２７】
絶縁層６０は、上述したように、半導体基板１０を覆うように絶縁膜６１、絶縁膜６２および絶縁膜６３が順に積層された積層構造を有する。絶縁膜６１は、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜、すなわち、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物、または、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物などにより構成される。絶縁膜６２，６３は、例えばＳｉＯ2からなる。あるいは、絶縁膜６３は、ＳｉＯ2 よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）からなることが望ましい。絶縁膜６３の表面６３Ｓ（すなわち、半導体基板１０と反対側の面）には、導電層３１が設けられている。導電層３１は、コンタクトプラグＰの上端と接している。
【００２８】
記憶素子３０は、例えば下部電極としての導電層３１と記憶部３２と上部電極としての導電層３３（ビット線ＢＬを兼ねる）と、導電層３４とが順に積層されたものである。導電層３１は、コンタクトプラグＰ１、選択線ＳＬおよび接続層２８Ｂを経由してシリサイド領域２５に接続されている。
【００２９】
記憶部３２および導電層３１，３３の周囲には、裏面層間膜７１が設けられている。裏面層間膜７１の材料は、ＳｉＯ2 ，Ｌｏｗ−Ｋ（低誘電率）膜などがあげられる。導電層３４の周囲は絶縁層７２によって埋められている。
【００３０】
記憶素子３０における記憶部３２は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ−ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
【００３１】
導電層３１および導電層３３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕなどの金属層により構成されている。導電層３１および導電層３３は、後述する下地層３２Ａまたはキャップ層３２Ｅの構成材料以外の金属、主としてＣｕ，Ａｌ，Ｗにより構成されていることが好ましい。また、導電層３１および導電層３３は、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成することも可能である。
【００３２】
図２は、記憶部３２の構成の一例を表したものである。記憶部３２は、例えば、導電層３１に近い方から順に、下地層３２Ａ，磁化固定層３２Ｂ，絶縁層３２Ｃ，記憶層３２Ｄ，キャップ層３２Ｅを積層した構成を有している。すなわち、記憶素子３０は、積層方向の下から上に向かって磁化固定層３２Ｂ，絶縁層３２Ｃおよび記憶層３２Ｄをこの順に有するボトムピン構造を有している。一軸異方性を有する記憶層３２Ｄの磁化Ｍ３２Ｄの向きを変化させることにより情報の記憶が行われる。記憶層３２Ｄの磁化Ｍ３２Ｄと磁化固定層３２Ｂの磁化Ｍ３２Ｂとの相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
【００３３】
下地層３２Ａおよびキャップ層３２Ｅは、Ｔａ，Ｒｕなどの金属膜またはその積層膜により構成されている。
【００３４】
磁化固定層３２Ｂは、記憶層３２Ｄの記憶情報（磁化方向）の基準とされるリファレンス層であり、磁化Ｍ３２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層３２Ｂは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００３５】
磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層３２Ｄの磁化Ｍ３２Ｄの方向よりも磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向が動きにくくなるようにすればよいからである。例えば、磁化固定層３２Ｂが記憶層３２Ｄと比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化Ｍ３２Ｂの方向を固定するには、例えばＰｔＭｎやＩｒＭｎなどの反強磁性体を、磁化固定層３２Ｂに接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層３２Ｂと結合させることで、磁化Ｍ３２Ｂの方向を間接的に固定してもよい。
【００３６】
絶縁層３２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層３２Ｃは酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを反転させるための電流密度を低減することが可能となる。
【００３７】
記憶層３２Ｄは、磁化Ｍ３２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層３２Ｄは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００３８】
図３は、記憶部３２の各層の構成の一例をさらに詳細に表したものである。下地層３２Ａは、例えば、第１電極３１に近い方から順に、厚み３ｎｍのＴａ層と、厚み２５ｎｍのＲｕ膜とを積層した構成を有している。磁化固定層３２Ｂは、例えば、第１電極３１に近い方から順に、厚み５ｎｍのＰｔ層と、厚み１．１ｎｍのＣｏ層と、厚み０．８ｎｍのＲｕ層と、厚み１ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層とを積層した構成を有している。絶縁層３２Ｃは、例えば、第１電極３１に近い方から順に、厚み０．１５ｎｍのＭｇ層と、厚み１ｎｍのＭｇＯ層と、厚み０．１５ｎｍのＭｇ層とを積層した構成を有している。記憶層３２Ｄは、例えば厚みｔが１．２〜１．７ｎｍであり、（Ｃｏ20Ｆｅ80）80Ｂ20層により構成されている。キャップ層３２Ｅは、例えば、第１電極３１に近い方から順に、厚み１ｎｍのＴａ層と、厚み５ｎｍのＲｕ層と、厚み３ｎｍのＴａ層とを積層した構成を有している。
【００３９】
［半導体装置１の製造方法］
この半導体装置１は、例えば次のようにして製造することができる。
【００４０】
図４Ａ〜図４Ｊは、半導体装置１の製造方法の一部を工程順に表したものである。まず、上述した材料よりなる半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩ（Large Scale Integrated circuit）を形成する。なお、ロジックＬＳＩの場合は、９層以上の多層配線層が形成されるのが一般的である。また、図４Ａ〜図４Ｊでは、ロジックＬＳＩ構造をモチーフにして記載しているが、既存のＤＲＡＭ（Dynamic Random Access Memory）等周知の素子が組み込まれていてもよい。
【００４１】
具体的には、図４Ａに示したように、半導体基板１０の主面１０Ａ側に、例えばＳＴＩにより素子分離層１１を形成する。半導体基板１０における素子分離層１１で囲まれた領域、すなわち素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５を形成する。続いて、トランジスタ２０を覆う層間絶縁層２６，２７を成膜する。そののち、素子領域Ｒ１において層間絶縁層２７、層間絶縁層２６、シリサイド領域２５Ｄ（半導体層１０Ｓ１）および半導体層１０Ｓ２を順次掘り下げることで、スルーホールＫを形成する。なお、トランジスタ２０を作製する際、シリサイド領域２５ＤのうちスルーホールＫが形成される箇所に予め開口を形成しておいてもよい。その場合、シリサイド領域２５Ｄの構成材料（例えばＮｉやＣｏなど）が拡散するのを抑制することができる。
【００４２】
次に、図４Ｂに示したように、スルーホールＫの壁面を覆うように絶縁膜Ｚを形成する。この際、絶縁膜Ｚは、層間絶縁層２７の上面をも覆うこととなる。続いて、絶縁膜Ｚによって壁面が覆われたスルーホールＫの内部を金属材料により充填することで、コンタクトプラグＰを形成する。この際、金属材料は、層間絶縁層２７の上面を覆う絶縁膜Ｚの上にも形成されることとなる。
【００４３】
こののち、図４Ｃに示したように、ＣＭＰやエッチバックなどにより、絶縁膜Ｚおよび金属材料のうち層間絶縁層２７の上面を覆う部分を除去する。これにより、絶縁膜Ｚおよび金属材料のうちスルーホールＫを埋める部分のみが残存し、絶縁膜Ｚに周囲が覆われたコンタクトプラグＰが完成する。
【００４４】
続いて、図４Ｄに示したように、コンタクトプラグＰが形成された箇所とは異なる箇所において層間絶縁層２６，２７を貫く接続層２８Ａ〜２８Ｄを形成する。そののち、図４Ｅに示したように、ワード線ＷＬ、選択線ＳＬおよび金属層Ｍ１を一括形成する。その際、ワード線ＷＬはゲート電極２１と接続された接続層２８Ａの上端と接するようにする。選択線ＳＬは、コンタクトプラグＰの一端および接続層２８Ｂの一端を共通に覆うようにする。さらに、接続層２８Ｃの一端を覆うように金属層Ｍ１を形成し，接続層２８Ｄの一端を覆うように他の金属層Ｍ１を形成する。
【００４５】
さらに、層間絶縁層２７上に多層配線形成部４０を形成したのち、図４Ｆに示したように、これまでに作製した積層構造の上下を反転させ、多層配線形成部４０の、半導体基板１０と反対側の面に、プラズマ等の技術を用いて支持基板５０を低温で張り合わせる。
【００４６】
続いて、例えばＣＭＰ（Chemical Mechanical Polishing）により、半導体基板１０における半導体層１０Ｓ２を研磨し、コンタクトプラグＰおよびそれを覆う絶縁膜Ｚに到達する前にいったん停止する。その後、例えばエッチバックにより半導体層１０Ｓ２を選択的に除去する。例えば半導体層１０Ｓ２がＳｉからなる場合にはエッチングガスとしてＳＦ系ガスを単独で用いるとよい。エッチバックは素子分離層１１に到達する手前で停止する。ここで、半導体層１０Ｓ２のうち素子分離層１１の上に残存する部分の厚さは、例えば０．１μｍ以上１μｍ以下程度である。これにより、図４Ｇに示したように、裏面１０Ｂが形成される。但し、この段階では、絶縁膜Ｚに覆われたコンタクトプラグＰの先端が裏面１０Ｂから突き出した状態となっている。
【００４７】
そののち、図４Ｈに示したように、例えばＣＶＤ（Chemical Vapor Deposition）を用いて、半導体基板１０の裏面１０Ｂを覆うように、絶縁膜６１〜６３を順に、それぞれ上述した所定の材料により形成する。この際、最上層である絶縁膜６３の表面６３Ｓの高さが絶縁膜Ｚに覆われたコンタクトプラグＰの先端の高さよりも高くなるようにする。
【００４８】
次に、ＣＭＰやエッチバックにより、絶縁膜６３と共にコンタクトプラグＰの先端を覆う絶縁膜Ｚを除去することで、図４Ｊに示したように、コンタクトプラグＰの先端を露出させる。最後に、コンタクトプラグＰの先端をそれぞれ覆うように導電層３１を形成する。導電層３１の上に記憶部３２と導電層３３とを形成したのち、裏面層間膜７１で全体を覆う。さらに、導電層３３の上面と接するように導電層３４を形成し、その周囲を絶縁層７２で埋めることで記憶素子３０が形成される。
【００４９】
以上により、半導体装置１が完成する。
【００５０】
［半導体装置１の動作］
この半導体装置１では、選択線ＳＬとビット線としての導電層３３との電位のｈｉｇｈ−ｌｏｗに応じて、記憶部３２の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを、磁化固定層３２Ｂの磁化Ｍ３２Ｂに対して平行あるいは反平行にすることにより、記憶部３２の抵抗値の大小に変化させて情報の書込みを実行する。
【００５１】
一方、記憶部３２に記憶された情報を読み出すには、記憶層３２Ｄに薄い絶縁膜を介して情報の基準となる磁性層（図示せず）を設け、絶縁層３２Ｃを介して流れる強磁性トンネル電流によって読み出すことが可能である。また、磁気抵抗効果により読み出してもよい。
【００５２】
［半導体装置１の作用および効果］
半導体装置１およびその製造方法では、半導体基板１０を貫くコンタクトプラグＰの周囲を絶縁膜Ｚにより覆うようにしたので、コンタクトプラグＰが半導体基板１０（半導体層１０Ｓ２）と確実に絶縁されている。このため、コンタクトプラグＰと、半導体基板１０との意図しない短絡が回避される。また、例えば半導体基板１０の、トランジスタ２０が設けられた面と反対側に記憶素子３０を設けた場合であっても、コンタクトプラグＰとトランジスタ２０の意図しない箇所（例えばゲート電極２１等）との短絡が回避される。したがって、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【００５３】
また、素子領域Ｒ１、分離領域Ｒ２およびタップ領域Ｒ３に亘って半導体層１０Ｓ２が共通に設けられている。このため、接続層２８Ｄを介してタップ領域Ｒ３の半導体層１０Ｓ２に給電することで、半導体基板１０の、素子領域Ｒ１における電位を任意に設定することができる。この結果、半導体基板１０の電位を任意の値に固定することができ、バルクトランジスタとして有効に利用することができる。また、例えば、いわゆる基板バイアス効果を利用した高速動作化や低消費電力化を図ることができる。すなわち、動作時に半導体基板１０をフォワードにバイアスすることで閾値電圧Ｖthを下げ、トランジスタ２０の動作を高速化したり、待機時に半導体基板１０をバックにバイアスすることで電流リークを低減したりすることができる。
【００５４】
＜変形例１＞
図５は、上記した半導体装置１の第１の変形例である半導体装置１Ａの平面構成を表したものである。上記半導体装置１では、コンタクトプラグＰを、接続層２８Ａ，接続層２８Ｂおよび接続層２８Ｃの並び方向の延長上に配置するようにしたが、本技術はこれに限定されるものではない。図５に示した半導体装置１Ａのように、ゲート電極２１の延伸方向において接続層２８Ｂと隣り合うようにコンタクトプラグＰを配置してもよい。この場合であっても、半導体装置１と同様の効果が得られる。また、半導体装置１Ａは、半導体装置１よりもコンパクトなレイアウトを有することとなる。
【００５５】
＜変形例２＞
図６Ａは、上記した半導体装置１の第２の変形例である半導体装置１Ｂの断面構成を表したものである。この半導体装置１Ｂは、コンタクトプラグＰの先端を覆うように低抵抗配線層３７を備えることを除き、他は半導体装置１と同様の構成を有する。低抵抗配線層３７は、例えばＴａよりも低抵抗の材料であるＣｕにより構成され、その周囲が絶縁膜６３によって囲まれている。この半導体装置１Ｂによれば、配線抵抗を低減することができる。この半導体装置１Ｂは例えば以下のようにして製造できる。例えば上記第１の実施の形態で説明したように、絶縁層６０（絶縁膜６３）で全体を覆ったのち（図４Ｈ参照）、図６Ｂに示したように、絶縁層６０のうち、コンタクトプラグＰが形成された領域と重複する領域に開口３７Ｋを形成する。次に、その開口３７Ｋを所定の低抵抗材料によって埋めることで低抵抗配線層３７を形成する（図６Ｃ）。続いて、上記第１の実施の形態と同様にして半導体装置１Ｂを完成させることができる。なお、低抵抗配線層３７は、例えば導電層３１と共にデュアルダマシン法で形成することもできる。デュアルダマシン法とは、配線溝および配線孔（ビア）を一括形成したのち、メッキ法などによってＣｕなどの低抵抗材料を、それら配線溝および配線孔に同時に埋め込む方法である。
【００５６】
＜第２の実施の形態＞
［半導体装置２の構成］
図７は、本開示の第２の実施の形態としての半導体装置２の断面構成を表したものである。この半導体装置２は、コンタクトプラグＰの形成領域の一部がゲート電極２１の形成領域と重複する構造を有する。その点を除き、他は図６に示した半導体装置１Ｂと同様の構成を有する。
【００５７】
［半導体装置２の作用効果］
このような半導体装置２においても、上記第１の実施の形態の半導体装置１Ｂと同様の機能を発揮することができる。すなわち、半導体装置２においてもコンタクトプラグＰが絶縁膜Ｚにより覆われているので、トランジスタ２０のゲート電極２１等との短絡が回避され、また、半導体基板１０の電位を任意に設定でき、基板バイアス効果が利用できる。そのうえ、半導体装置１Ｂよりも素子領域Ｒ１の形成面積を縮小でき、よりコンパクト化が図れる。
【００５８】
＜変形例３＞
［半導体装置２Ａの構成］
図８は、上記半導体装置２の変形例としての半導体装置２Ａの断面の構成を表したものである。この半導体装置２Ａは、コンタクトプラグＰの一部が、層間絶縁層２７に埋設されたドレイン電極としての接続層２８Ｂと接し、一体化されていることが半導体装置２と異なる。したがって、コンタクトプラグＰと接続層２８Ｂとの界面には絶縁膜Ｚが設けられていない。このような構成とすることで、コンタクトプラグＰと接続層２８Ｂとの距離を近づけることができるので、さらなるコンパクト化が図れる。
【００５９】
［半導体装置２Ａの製造方法］
図９Ａ，図９Ｂは半導体装置２Ａの製造方法の一部を工程順に表したものである。まず、図９Ａに示したように、半導体基板１０を用意したのち、一部がゲート電極２１を覆う層間絶縁層２６に乗り上げるように、絶縁膜ＺおよびコンタクトプラグＰを形成する。次に、図９Ｂに示したように、開口２８ＢＫ，２８ＣＫ，２８ＤＫを、接続層２８Ｂ〜２８Ｄを形成すべき所定の位置にそれぞれ形成する。その際、開口２８ＢＫは、コンタクトプラグＰと隣り合う位置に形成する。開口２８ＢＫを形成する際、絶縁膜Ｚを一部除去することでコンタクトプラグＰの側面を露出させる。こののち、開口２８ＢＫ，２８ＣＫ，２８ＤＫを所定の材料により埋設し、接続層２８Ｂ〜２８Ｄを形成する。さらに、上記第１の実施の形態で説明した手順と同様にして半導体装置２Ａを完成することができる。
【００６０】
＜第３の実施の形態＞
［半導体装置３の構成］
図１０は、本開示の第３の実施の形態としての半導体装置３の断面構成を表したものである。この半導体装置３は、ＳＯＩ（Silicon on Insulator）構造を有する半導体基板１２を備えており、低消費電力でありながら動作速度に優れる。具体的には、半導体基板１２は、半導体層１０Ｓ１と半導体層１０Ｓ２との間に、埋め込み酸化膜ＢＯＸが挿入された積層構造を有する。埋め込み酸化膜ＢＯＸは、例えばシリコン酸化膜などからなり、その厚さは例えば２０ｎｍ程度である。以下の説明において、上記第１の実施の形態の半導体装置１Ｂに対応する構成要素には同一の符号を付して説明する。
【００６１】
［半導体装置３の製造方法］
図１１Ａ，１１Ｂは半導体装置２の製造方法の一部を工程順に表したものである。まず、図１１Ａに示したように、例えば単結晶シリコンなどからなる半導体層１０Ｓ１および半導体層１０Ｓ２の間に埋め込み酸化膜ＢＯＸが挿入されてなる半導体基板１２Ｚを用意する。次に図１１Ｂに示したように、分離領域Ｒ２における半導体基板１２Ｚの主面１０Ａ近傍に、例えばＳＴＩにより素子分離層１１を形成する。ここでは、分離領域Ｒ２における半導体層１０Ｓ２および埋め込み酸化膜ＢＯＸを除去し、半導体層１０Ｓ１に達するまで（例えば２０ｎｍ〜３００ｎｍの深さまで）掘り下げて溝を形成したのち、所定の材料でその溝を埋め戻すようにする。そののち、必要に応じて、半導体層１０Ｓに対しイオン注入を行い、半導体層１０Ｓ２のうち埋め込み酸化膜ＢＯＸと隣接する界面近傍に、不純物濃度の高いグランド・プレーン（Ｇｌａｎｄ  Ｐｌａｎｅ）層を設けるようにしてもよい。
【００６２】
素子分離層１１を形成したのち、上記第１の実施の形態における半導体装置１の製造方法と同様の工程を経ることで、半導体装置３が完成する。
【００６３】
［半導体装置３の作用効果］
このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。また、半導体装置３においても半導体基板１２の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に、半導体基板１２の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００６４】
＜変形例４＞
図１２は、上記半導体装置３の変形例としての半導体装置３Ａの断面の構成を表したものである。この半導体装置３Ａは、半導体基板１２の代わりに半導体基板１２Ａを備える点が半導体装置３と異なる。半導体基板１２Ａは、ＳＯＩ構造を有するものの半導体層１０Ｓ２を有さない。すなわち、半導体基板１２Ａは、素子領域Ｒ１においてトランジスタ２０を覆う半導体層１０Ｓ１と、その半導体層１０Ｓ１および素子分離層１１を全面的に覆う埋め込み酸化膜ＢＯＸとの２層構造を有する。埋め込み酸化膜ＢＯＸは、全面的に絶縁層６３によって覆われている。
【００６５】
このような半導体装置３Ａであっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【００６６】
＜第４の実施の形態＞
［半導体装置４の構成］
図１３は、本開示の第４の実施の形態としての半導体装置４の断面構成を表したものである。半導体装置４は、コンタクトプラグＰの一端（下端）が、拡散層２２Ｄにおけるシリサイド領域２５Ｄと接続されたものである。すなわちコンタクトプラグＰは、シリサイド領域２５Ｄと記憶素子３０とを直接接続するドレイン電極として機能する。なお、図１３では、コンタクトプラグＰが、シリサイド領域２５Ｄと接し、ドレイン電極として機能するものとしたが、拡散層２２Ｓにおけるシリサイド領域２５Ｓと接し、ソース電極として機能するものとしてもよい。
【００６７】
［半導体装置４の製造方法］
この半導体装置４は、例えば次のようにして製造することができる。図１４Ａ〜図１４Ｄは、半導体装置４の製造方法の一部を工程順に表したものである。まず、接続層２８Ｂ、選択線ＳＬ、コンタクトプラグＰおよび絶縁膜Ｚを形成しないことを除き、他は第１の実施の形態の半導体装置１の製造方法と同様にして、トランジスタ２０の形成から絶縁層６０の形成までを行う（図１４Ａ）。
【００６８】
次に、図１４Ｂに示したように、シリサイド領域２５Ｄに達するスルーホールＫＫを形成する。そののち、図１４Ｃに示したように、そのスルーホールＫＫの壁面を覆うように絶縁膜Ｚを形成する。この際、絶縁膜Ｚは、絶縁膜６３の上面をも覆うこととなる。さらに、絶縁膜Ｚによって壁面が覆われたスルーホールＫＫの内部を金属材料により充填することで、コンタクトプラグＰを形成する。この際、金属材料は、絶縁膜６３の上面を覆う絶縁膜Ｚの上にも形成されることとなる。
【００６９】
続いて、図１４Ｄに示したように、ＣＭＰやエッチバックなどにより、絶縁膜Ｚおよび金属材料のうち絶縁膜６３の上面を覆う部分を除去する。これにより、絶縁膜Ｚおよび金属材料のうちスルーホールＫＫを埋める部分のみが残存し、絶縁膜Ｚに周囲が覆われたコンタクトプラグＰが完成する。こののち、上記第１の実施の形態で説明した手順と同様にして半導体装置４を完成することができる。
【００７０】
［半導体装置４の作用効果］
このような半導体装置４においても、上記第１の実施の形態の半導体装置１と同様の効果が期待できる。また、半導体装置４においても半導体基板１０の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に、半導体基板１０の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００７１】
＜第５の実施の形態＞
図１５は、本開示の第５の実施の形態としての半導体装置５の断面構成を表したものである。半導体装置５は、絶縁膜Ｚによって覆われたコンタクトプラグＰが、素子領域Ｒ１ではなく分離領域Ｒ２を貫いた構造を有する。すなわちコンタクトプラグＰは、分離領域Ｒ２において、絶縁層６０、半導体層１０Ｓ２、素子分離層１１、層間絶縁層２６および層間絶縁層２７を順次貫くように設けられている。コンタクトプラグＰは、その下端は選択線ＳＬと接し、その上端は記憶素子３０の導電層３１と接している。このような半導体装置５においても、上記第１の実施の形態の半導体装置１と同様の効果が期待できる。また、半導体装置５においても半導体基板１０の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に半導体基板１０の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００７２】
＜第６の実施の形態＞
［半導体装置６の構成］
図１６Ａは、本開示の第６の実施の形態としての半導体装置６の断面構成を表したものである。図１６Ｂは、半導体装置６の平面構成を表す。図１６Ａは、図１６Ｂに示したＸＶＩＡ−ＸＶＩＡ切断線に沿った矢視方向の断面図に相当する。半導体装置６は、トランジスタ２０の代わりにトランジスタ８０Ａを備える。トランジスタ８０Ａは、例えばシリコンからなる半導体基板１３と多層配線形成部４０との間に挿入された素子形成層８０に埋設されている（図１６Ａ）。選択線ＳＬの周囲は絶縁層８６が占めている。なお、図１１Ａでは、タップ領域Ｒ３の図示を省略すると共に、多層配線形成部４０の詳細な構成についても簡略化して図示している。また、以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
【００７３】
素子形成層８０は、半導体基板１３の側から、第１の層８Ａと第２の層８Ｂとを有する。第１の層８Ａは、第１の方向（ここでは紙面と直交する方向）に延在する第１の領域を占める半導体部分８３と、第１の領域以外の第２の領域を占める絶縁体部分８４とを含む。第２の層８Ｂは、半導体部分８３の上に立設するＳｉ（シリコン）よりなるフィン８１と、フィン８１の裏面以外の面を覆うと共に第２の方向（紙面横方向）に延在するゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄとが絶縁層８５に埋設されている。ソース配線８２Ｓおよびドレイン配線８２Ｄは、選択線ＳＬを介してコンタクトプラグＰの一端と接続されている。トランジスタ８０Ａは、記憶素子３０の選択用トランジスタであり、フィン８１と、ゲート配線８２Ｇ，ソース配線８２Ｓおよびドレイン配線８２Ｄとを有するフィン電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）である。Ｆｉｎ−ＦＥＴを用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。ゲート配線８２Ｇは、記憶素子３０のワード線ＷＬを兼ねている。
【００７４】
フィン８１は、平板状をなし、例えばシリコンよりなる半導体基板１３上に複数立設している。ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄは、いずれも、フィン８１の延伸方向と交差する方向にフィン８１を跨ぐように延伸されている。ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄは、いずれも、フィン８１の裏面以外の面、すなわちフィン８１が半導体基板１３と接する面以外の面を覆っている。
【００７５】
［半導体装置６の作用効果］
このような半導体装置６においても、上記第１の実施の形態の半導体装置１と同様の効果が期待できる。また、半導体装置６においても半導体基板１３の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に半導体基板１３の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００７６】
さらに、本実施の形態では、電流ドライブ能力の高いＦｉｎ−ＦＥＴであるトランジスタ８０Ａを搭載し、記憶素子３０の選択用トランジスタとして用いるようにしたので、高速の読出し・書込みが可能となる。
【００７７】
＜変形例５＞
図１７は、上記半導体装置６の変形例としての半導体装置６Ａの断面の構成を表したものである。この半導体装置６Ａは、第１の層８Ａにおける半導体部分８３に、フィン８１の裏面８１Ｂと接する埋め込み酸化膜ＢＯＸを設けるようにした点が半導体装置６と異なる。すなわち、フィン８１、ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄの各々の裏面は、いずれも埋め込み酸化膜ＢＯＸと接している。
【００７８】
このように、半導体装置６ＡはＳＯＩ構造を有する半導体基板１３を備えており、低消費電力でありながら優れた動作速度を発揮するものと期待できる。
【００７９】
＜第７の実施の形態＞
図１８は、本開示の第７の実施の形態としての半導体装置７の断面構成を表したものである。以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
【００８０】
この半導体装置７は、絶縁層６０と、絶縁層６０上に設けられた埋め込み酸化膜ＢＯＸと、埋め込み酸化膜ＢＯＸ上に設けられた素子形成層８０とを備える。また、素子形成層８０、埋め込み酸化膜ＢＯＸおよび半導体基板１３を貫くようにコンタクトプラグＰが設けられている。コンタクトプラグＰの周囲は絶縁膜Ｚが覆っている。素子形成層８０にはトランジスタ８０Ａが埋設されている。
【００８１】
トランジスタ８０Ａは、埋め込み酸化膜ＢＯＸ上に立設し、第１の方向（ここでは紙面と直交する方向）に延在するフィン８１と、ゲート配線８２Ｇ（図示せず）、ソース配線８２Ｓおよびドレイン配線８２Ｄとを含む。フィン８１と、ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄは、フィン８１の裏面８１Ｂ以外の面を覆うと共に第１の方向と交差する第２の方向（紙面横方向）に延在する。また、ソース配線８２Ｄまたはドレイン配線８２ＤがコンタクトプラグＰの一端と接続されている。
【００８２】
このように、半導体装置７はＳＯＩ構造を有することから、低消費電力でありながら優れた動作速度を発揮するものと期待できる。
【００８３】
＜第８の実施の形態＞
図１９は、本開示の第８の実施の形態としての半導体装置８の断面構成を表したものである。半導体装置８は、ナノワイヤ（Nano-wire）ＦＥＴであるトランジスタ８０Ｂを備える点において、上記第７の実施の形態の半導体装置７と異なる。具体的には、半導体装置７における埋め込み酸化膜ＢＯＸの代わりに、半導体装置４では、絶縁膜６１と絶縁膜６２とがフィン８１の裏面８１Ｂを覆うように積層されている。絶縁膜６１は、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜からなり、絶縁膜６２は、例えばＳｉＯ2からなる。あるいは、絶縁膜６２は、ＳｉＯ2 よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）によって構成してもよい。さらに、絶縁膜６１を介してフィン８１の裏面８１Ｂに対向して第４ゲート電極７６が設けられている。第４ゲート電極７６は、絶縁膜６２に覆われている。その他の点については、半導体装置７と同様の構成である。
【００８４】
このような半導体装置８においても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ８０Ｂを配置することができ、高集積化を図ることができる。
【００８５】
以上、実施の形態および変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、コンタクトプラグＰが選択線ＳＬを介してドレイン電極としての接続層２８Ｂと接続する場合について例示したが、本技術はこれに限定されない。例えばコンタクトプラグＰをソース電極としての接続層２８Ｃと接続してもよい。あるいは、接続層２８Ｂと接続するコンタクトプラグＰと、接続層２８Ｃと接続する他のコンタクトプラグＰとの双方を設けるようにしてもよい。
【００８６】
例えば、上記実施の形態においてトランジスタ２０，８０Ａ，８０Ｂおよび記憶素子３０の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【００８７】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記素子領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備えた半導体装置。
（２）
前記半導体基板の第２の面に、絶縁層を介して設けられた記憶素子をさらに備え、
前記コンタクトプラグの一端が前記記憶素子と接続されている
上記（１）記載の半導体装置。
（３）
前記記憶素子はスピン注入磁化反転型記憶素子（ＳＴＴ-ＭＴＪ素子）である
上記（２）記載の半導体装置。
（４）
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層と一端がそれぞれ接続されたソース電極およびドレイン電極と、
前記一対の拡散層に挟まれたチャネル領域と対向してゲート絶縁膜を介して設けられたゲート電極と
を有し、
前記半導体基板の前記第１の面は、層間絶縁層によって覆われており、
前記コンタクトプラグは、前記絶縁層、半導体基板および層間絶縁層の全てを貫通している
上記（２）記載の半導体装置。
（５）
前記ソース電極および前記ドレイン電極もまた前記層間絶縁層を貫通しており、
前記ソース電極の他端または前記ドレイン電極の他端は、前記コンタクトプラグの他端と接続されている
上記（４）記載の半導体装置。
（６）
前記コンタクトプラグは、前記一対の拡散層を貫通している
上記（４）または（５）に記載の半導体装置。
（７）
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど減少する
上記（２）から（６）のいずれか１つに記載の半導体装置。
（８）
前記半導体基板は、
前記素子領域に設けられた第１の半導体層と、
前記第１の半導体層を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う第２の半導体層と
の積層構造を含み、
前記コンタクトプラグは、前記第１の半導体層、埋め込み酸化膜、および前記第２の半導体層を貫通している
上記（２）記載の半導体装置。
（９）
前記半導体基板は、前記素子領域において前記トランジスタを覆う埋め込み酸化膜を含み、
前記絶縁層は、前記埋め込み酸化膜および前記素子分離層の双方を覆っている
上記（２）記載の半導体装置。
（１０）
半導体基板と、
前記半導体基板上に設けられたトランジスタを含む素子形成層と、
前記素子形成層と前記半導体基板とを貫くコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備え、
前記素子形成層は、第１の方向に延在する第１の領域を占める半導体部分と、前記第１の領域以外の第２の領域を占める絶縁体部分とを含む第１の層と、前記半導体部分の上に立設するフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含む第２の層とを有し、
前記ソース配線または前記ドレイン配線が前記コンタクトプラグの一端と接続されている
半導体装置。
（１１）
前記第１の層における半導体部分には、前記フィンの裏面と接する埋め込み酸化膜が設けられている
上記（１０）記載の半導体装置。
（１２）
絶縁層と、
前記絶縁層上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜上に設けられたトランジスタを含む素子形成層と、
前記素子形成層、埋め込み酸化膜および半導体基板を貫くコンタクトプラグと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を備え、
前記トランジスタは、
前記埋め込み酸化膜上に立設し、第１の方向に延在するフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延在するゲート配線、ソース配線およびドレイン配線とを含み、
前記ソース配線または前記ドレイン配線が前記コンタクトプラグの一端と接続されている
半導体装置。
（１３）
前記コンタクトプラグは、前記ゲート電極が形成された領域と重複する領域をも覆うように設けられている
上記（５）から（９）に記載の半導体装置。
（１４）
前記ソース電極または前記ドレイン電極は、前記コンタクトプラグと一体となって前記層間絶縁層を貫通している
上記（１３）記載の半導体装置。
（１５）
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層と一端がそれぞれ接続されたソース電極およびドレイン電極と、
前記一対の拡散層に挟まれたチャネル領域と対向してゲート絶縁膜を介して設けられたゲート電極とを有し、
前記コンタクトプラグは、前記ソース電極または前記ドレイン電極のいずれか一方である
上記（２）記載の半導体装置。
（１６）
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど増大する
上記（１５）記載の半導体装置。
（１７）
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、
前記半導体基板の前記素子領域において前記第１の面から前記第２の面に向けて前記半導体基板を掘り下げることでスルーホールを形成したのち、前記スルーホールの壁面を覆うように絶縁膜を形成することと、
前記絶縁膜に壁面が覆われた前記スルーホールに、金属材料を充填することによりコンタクトプラグを形成することと、
前記コンタクトプラグの周囲を覆う絶縁膜と
を含む
半導体装置の製造方法。
（１８）
前記第２の面をエッチバックすることで前記半導体基板の厚さを薄くし、前記絶縁膜に覆われた前記コンタクトプラグの先端を前記第２の面から突出させたのち、全体を覆うように絶縁層を形成することと、
平坦化処理により、前記絶縁層の表面を研磨すると共に前記コンタクトプラグの先端を覆う絶縁膜を除去し、前記コンタクトプラグの先端を露出させることと
をさらに含む
上記（１７）記載の半導体装置の製造方法。
（１９）
前記第２の面をエッチバックすることで前記半導体基板の厚さを薄くし、前記絶縁膜に覆われた前記コンタクトプラグの先端を前記第２の面から突出させたのち、全体を覆うように絶縁層を形成することと、
前記絶縁層のうち、前記コンタクトプラグが形成された領域と重複する領域に開口を形成し、前記コンタクトプラグの先端を露出させることと、
前記開口を埋設するように低抵抗層を形成することと
をさらに含む
上記（１７）記載の半導体装置の製造方法。
【符号の説明】
【００８８】
１〜８…半導体装置、１０，１２，１３…半導体基板、１０Ａ…主面（表面）、１０Ｂ…裏面、１０Ｓ１…第１の半導体層、１０Ｓ２…第２の半導体層、１１…素子分離層、２０，８０Ａ，８０Ｂ…トランジスタ、２１…ゲート電極、２２…拡散層、２３…ゲート絶縁膜、２４…サイドウォール、２５…シリサイド領域、２６，２７…層間絶縁層、２８Ａ〜２８Ｃ…接続層、２９…配線、３０…記憶素子、４０…多層配線形成部、４０Ａ，４０Ｂ…配線、６０…絶縁層、６１〜６３…絶縁膜、Ｐ…コンタクトプラグ。
【図１Ａ】
2015050339.tif 000003
【図１Ｂ】
2015050339.tif 000004
【図２】
2015050339.tif 000005
【図３】
2015050339.tif 000006
【図４Ａ】
2015050339.tif 000007
【図４Ｂ】
2015050339.tif 000008
【図４Ｃ】
2015050339.tif 000009
【図４Ｄ】
2015050339.tif 000010
【図４Ｅ】
2015050339.tif 000011
【図４Ｆ】
2015050339.tif 000012
【図４Ｇ】
2015050339.tif 000013
【図４Ｈ】
2015050339.tif 000014
【図４Ｊ】
2015050339.tif 000015
【図５】
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【図６Ａ】
2015050339.tif 000017
【図６Ｂ】
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【図６Ｃ】
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【図７】
2015050339.tif 000020
【図８】
2015050339.tif 000021
【図９Ａ】
2015050339.tif 000022
【図９Ｂ】
2015050339.tif 000023
【図１０】
2015050339.tif 000024
【図１１Ａ】
2015050339.tif 000025
【図１１Ｂ】
2015050339.tif 000026
【図１２】
2015050339.tif 000027
【図１３】
2015050339.tif 000028
【図１４Ａ】
2015050339.tif 000029
【図１４Ｂ】
2015050339.tif 000030
【図１４Ｃ】
2015050339.tif 000031
【図１４Ｄ】
2015050339.tif 000032
【図１５】
2015050339.tif 000033
【図１６Ａ】
2015050339.tif 000034
【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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