(57)【要約】【課題】半導体装置の電気的特性を向上させる。【解決手段】半導体装置は、六方晶の半導体を用いた半導体装置であって、半導体基板と、前記半導体基板の上に積層された第１のＮ型半導体層と、前記第１のＮ型半導体層の上に積層されたＰ型半導体層と、前記Ｐ型半導体層の上に積層された第２のＮ型半導体層と、前記第２のＮ型半導体層と前記Ｐ型半導体層とを貫通して前記第１のＮ型半導体層に至る溝部と、を備え；前記溝部の長手方向が[１１−２０]軸に垂直±１５°以下であり、前記溝部の側壁に[０００１]軸に垂直なストライプ状の凹凸を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
六方晶の半導体を用いた半導体装置であって、
半導体基板と、
前記半導体基板の上に積層された第１のＮ型半導体層と、
前記第１のＮ型半導体層の上に積層されたＰ型半導体層と、
前記Ｐ型半導体層の上に積層された第２のＮ型半導体層と、
前記第２のＮ型半導体層と前記Ｐ型半導体層とを貫通して前記第１のＮ型半導体層に至る溝部と、を備え、
前記溝部の長手方向が[１１−２０]軸に垂直±１５°以下であり、前記溝部の側壁に[０００１]軸に垂直なストライプ状の凹凸を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
さらに、前記溝部に絶縁膜を介して形成された電極を備える、半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記半導体装置は、ＭＯＳＦＥＴである、半導体装置。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の半導体装置であって、
前記凹凸の[０００１]軸に垂直な一辺の長さは、１０ｎｍ以上２００ｎｍ以下である、半導体装置。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
前記溝部の側壁の表面積は、前記凹凸のない溝部の側壁の表面積と比較して１．１倍以上である、半導体装置。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の半導体装置であって、
前記溝部の底面に対する、前記溝部の側壁の角度が９０°から９５°である、半導体装置。
【請求項７】
請求項１から請求項６までのいずれか一項に記載の半導体装置であって、
前記溝部の側壁における凹凸の厚みが、セルピッチの５％以下である、半導体装置。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の半導体装置であって、
前記半導体は、主に、窒化ガリウムから形成される、半導体装置。
【請求項９】
六方晶の半導体を用いた半導体装置の製造方法であって、
半導体基板の上に積層された第１のＮ型半導体層と、前記第１のＮ型半導体層の上に積層されたＰ型半導体層と、前記Ｐ型半導体層の上に積層された第２のＮ型半導体層と、を備える半導体装置の中間製品を準備する工程と、
前記第２のN型半導体層の上にフォトレジストにてパターニングを行なう工程であって、パターンの長手方向が[１１−２０]軸に垂直±１５°以下にパターニングを行なう工程と、
前記パターニングを行なう工程の後に、前記第２のＮ型半導体層と前記Ｐ型半導体層とを貫通して前記第１のＮ型半導体層に至る溝部を、ドライエッチングにより形成する工程と、
前記溝部を形成した後に、ウェットエッチングにより、前記溝部の側壁に凹凸を形成する工程と、を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置において、ドライエッチング後にウェットエッチングを実施することにより、リーク電流を抑制し、半導体装置の電気的特性を向上させる方法が知られている（例えば、特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６２３８１号公報
【特許文献２】特開２０１０−４０６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、これらの方法では、ドライエッチングにより生じたダメージ層をウェットエッチングにより除去するのみであり、電気的特性を向上させるための方法としては十分ではない。このため、より電気的特性を向上させる方法が望まれていた。そのほか、従来の半導体装置においては、その小型化や、省資源化、製造の容易化、製造の精確さ、作業性の向上等が望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することができる。
【０００６】
（１）本発明の一形態によれば、六方晶の半導体を用いた半導体装置が提供される。この半導体装置は、六方晶の半導体を用いた半導体装置であって、半導体基板と、前記半導体基板の上に積層された第１のＮ型半導体層と、前記第１のＮ型半導体層の上に積層されたＰ型半導体層と、前記Ｐ型半導体層の上に積層された第２のＮ型半導体層と、前記第２のＮ型半導体層と前記Ｐ型半導体層とを貫通して前記第１のＮ型半導体層に至る溝部と、を備え；前記溝部の長手方向が[１１−２０]軸に垂直±１５°以下であり、前記溝部の側壁に[０００１]軸に垂直なストライプ状の凹凸を備える。この形態によれば、溝部の側壁に凹凸が無い場合と比較して、溝部の側壁の表面積が増える。その結果、半導体装置の電気的特性を向上させることができる。例えば、半導体装置が縦型ＭＯＳＦＥＴの場合、半導体素子１素子あたりのソース―ドレイン間の電流密度を向上させることができる。
【０００７】
（２）上記形態の半導体装置において、さらに、前記溝部に絶縁膜を介して形成された電極を備えてもよい。この形態によれば、絶縁膜を介して電極が形成された溝部において、電気的特性を向上させることができる。
【０００８】
（３）上記形態の半導体装置において、前記半導体装置は、ＭＯＳＦＥＴとしてもよい。この形態によれば、半導体装置の電気的特性をより向上させることができる。
【０００９】
（４）上記形態の半導体装置において、前記凹凸の[０００１]軸に垂直な一辺の長さは、１０ｎｍ以上２００ｎｍ以下としてもよい。この形態によれば、製造コストを抑えながら、過度なエッチングを行なわずに、半導体装置の電気的特性を向上させることができる。
【００１０】
（５）上記形態の半導体装置において、前記溝部の側壁の表面積は、前記凹凸のない溝部の側壁の表面積と比較して１．１倍以上としてもよい。この形態によれば、結果として、半導体装置の電気的特性を向上させることができる。
【００１１】
（６）上記形態の半導体装置において、前記溝部の底面に対する、前記溝部の側壁の角度が９０°から９５°としてもよい。この形態によれば、溝部の底面における電界の集中を抑制させることができる。その結果、半導体装置の耐圧を向上させることができる。
【００１２】
（７）上記形態の半導体装置において、前記溝部の側壁における凹凸の厚みが、セルピッチの５％以下としてもよい。この形態によれば、半導体装置に占める凹凸の割合を抑制できるため、半導体装置の微細化を達成できる。
【００１３】
（８）上記形態の半導体装置において、前記半導体は、主に、窒化ガリウムから形成されるとしてもよい。
【００１４】
（９）本発明の一形態によれば、六方晶の半導体を用いた半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板の上に積層された第１のＮ型半導体層と、前記第１のＮ型半導体層の上に積層されたＰ型半導体層と、前記Ｐ型半導体層の上に積層された第２のＮ型半導体層と、を備える半導体装置の中間製品を準備する工程と、前記第２のN型半導体層の上にフォトレジストにてパターニングを行なう工程であって、パターンの長手方向が[１１−２０]軸に垂直±１５°以下にパターニングを行なう工程と、前記パターニングを行なう工程の後に、前記第２のＮ型半導体層と前記Ｐ型半導体層とを貫通して前記第１のＮ型半導体層に至る溝部を、ドライエッチングにより形成する工程と、前記溝部を形成した後に、ウェットエッチングにより、前記溝部の側壁に凹凸を形成する工程と、を備える。この形態によれば、半導体装置の電気的特性を向上させることができる。
【００１５】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１６】
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１７】
この形態によれば、溝部の側壁に凹凸が無い場合と比較して、溝部の側壁の表面積が増える。その結果、半導体装置の電気的特性を向上させることができる。例えば、半導体装置が縦型ＭＯＳＦＥＴの場合、半導体素子１素子あたりのソース―ドレイン間の電流密度を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態における半導体装置１０の構成を模式的に示す断面図。
【図２】半導体装置１０の製造方法を示す工程図。
【図３】半導体装置１０の中間製品を示す断面図。
【図４】凹部１８２と凹部１８６とを備える半導体装置１０の中間製品を示す断面図。
【図５】フォトレジストと絶縁膜が積層された半導体装置１０の中間製品を示す断面図。
【図６】Ｎ型半導体層１４０の一部が露出した半導体装置１０の中間製品を示す断面図。
【図７】ドライエッチング後の半導体装置１０の中間製品を示す断面図。
【図８】ウェットエッチング前後の半導体装置１０の中間製品を示す模式図。
【図９】溝部１８４の側壁１８５を拡大して示した模式図。
【図１０】絶縁膜を除去した中間製品を示す断面図。
【図１１】電極２３０と電極２４０とが形成された中間製品を示す断面図。
【図１２】側壁１８５に凹凸を備える半導体装置と、側壁１８５に凹凸を備えない半導体装置とのＩｄ−Ｖｇ測定における、凹凸を備えない半導体装置のＩｄの平均値を１とした場合のＩｄの比を示した図。
【発明を実施するための形態】
【００１９】
Ａ．第１実施形態：
Ａ１．半導体装置１０の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ(
Metal-Oxide-Semiconductor Field Effect Transistor）であり、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００２０】
半導体装置１０は、基板１１０と、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０と、電極２１０，２３０，２４０，２５０と、絶縁膜３４０とを備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体層１２０とＰ型半導体層１３０とＮ型半導体層１４０とが順に接合した構造を有する。なお、「基板１１０」は、「半導体基板１１０」とも呼び、「Ｎ型半導体層１２０」は、「第１のＮ型半導体層１２０」とも呼び、「Ｎ型半導体層１４０」は、「第２のＮ型半導体層１４０」とも呼ぶ。
【００２１】
半導体装置１０のＮ型半導体層１２０、Ｐ型半導体層１３０、およびＮ型半導体層１４０は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）による結晶成長によって形成された半導体層である。半導体装置１０には、ドライエッチングによって、凹部１８２と、溝部１８４と、凹部１８６とが形成されている。
【００２２】
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対してＮ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０からＮ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｘ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面手前から紙面奥に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。本実施形態において、Ｘ軸は[０００１]軸であり、Ｙ軸は[１１−２０]軸であり、Ｚ軸は[１−１００]軸である。
【００２３】
半導体装置１０の基板１１０は、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成され、Ｎ型半導体層１２０よりも高い濃度でゲルマニウム（Ｇｅ）、酸素（Ｏ）、ケイ素（Ｓｉ）などのＮ型不純物をドナーとして含有する。なお、窒化ガリウム（ＧａＮ）から主に形成されるとは、モル分率において、窒化ガリウム（ＧａＮ）を９０％以上含有することを示す。
【００２４】
半導体装置１０のＮ型半導体層１２０は、基板１１０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１２０は、窒化ガリウム（ＧａＮ）から主に形成されると共に、Ｎ型半導体層１４０よりも低い濃度でケイ素（Ｓｉ）をドナーとして含有する。Ｎ型半導体層１２０は、「ｎ-−ＧａＮ」とも呼ばれる。
【００２５】
半導体装置１０のＰ型半導体層１３０は、Ｎ型半導体層１２０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｐ型半導体層１３０は、窒化ガリウム（ＧａＮ）から主に形成され、マグネシウム（Ｍｇ）をＰ型不純物として含有する。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。
【００２６】
半導体装置１０のＮ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に形成され、Ｎ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。Ｎ型半導体層１４０は、「ｎ+−ＧａＮ」とも呼ばれる。
【００２７】
半導体装置１０の凹部１８２は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０が露出した部位である。凹部１８２は、リセス（recess）とも呼ばれる。
【００２８】
半導体装置１０の溝部１８４は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０を貫通しＮ型半導体層１２０にまで窪んだ部位である。溝部１８４は、トレンチ（trench）とも呼ばれる。本実施形態では、溝部１８４は、凹部１８２の＋Ｙ軸方向側に位置する。
【００２９】
溝部１８４の表面には、Ｎ型半導体層１４０の＋Ｘ軸方向側に至るまで、絶縁膜３４０が形成されている。本実施形態では、絶縁膜３４０は、二酸化ケイ素（ＳｉＯ2）から形成される。
【００３０】
半導体装置１０の凹部１８６は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０を貫通しＮ型半導体層１２０にまで窪んだ部位である。凹部１８６は、半導体素子を分離するために設けられた領域である。本実施形態では、凹部１８６は、溝部１８４の−Ｙ軸方向側に位置する。
【００３１】
半導体装置１０の電極２１０は、基板１１０の−Ｘ軸方向側に形成されたドレイン電極である。本実施形態では、電極２１０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。
【００３２】
半導体装置１０の電極２３０は、凹部１８２の内側に露出するＰ型半導体層１３０に形成されたボディ電極である。本実施形態では、電極２３０は、パラジウム（Ｐｄ）から形成される層を積層した後に焼成することによって形成される。
【００３３】
半導体装置１０の電極２４０は、凹部１８２と溝部１８４との間におけるＮ型半導体１４０の＋Ｘ軸方向側に形成されたソース電極である。本実施形態では、電極２４０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。
【００３４】
半導体装置１０の電極２５０は、溝部１８４における絶縁膜３４０上に形成されたゲート電極である。本実施形態では、電極２５０は、アルミニウム（Ａｌ）から形成される。
【００３５】
溝部１８４の側壁１８５は、凹凸を備える。この凹凸は、後に詳述する製造工程を経ることにより形成される。この凹凸は、[０００１]軸に垂直なストライプ状の凹凸であり、Ｘ方向に沿って伸びている。この凹凸を備えることにより、側壁１８５の単位面積あたりの表面積が増加する。このため、半導体装置の電気的特性を向上できる。つまり、半導体装置の１素子あたりのソース―ドレイン電極間の電流密度を向上できる。
【００３６】
Ａ２．半導体装置１０の製造方法：
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、まず、基板１１０上に、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０とを順に形成する（工程Ｐ１１０）。これによって、製造者は、基板１１０上に各半導体層を形成した半導体装置１０の中間製品を得る。つまり、製造者は、工程Ｐ１１０により、半導体装置１０の中間製品を準備する。なお、中間製品とは、製造過程における半導体装置のことを示す。
【００３７】
図３は、半導体装置１０の中間製品を示す断面図である。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を用いて、基板１１０上に各半導体層を形成する。
【００３８】
各半導体層を形成した後、製造者は、半導体装置１０の中間製品に、Ｎ型半導体層１４０からＰ型半導体層１３０まで達する凹部１８２と、Ｎ型半導体層１４０からＮ型半導体層１２０まで達する凹部１８６とを形成する（工程Ｐ１１５）。
【００３９】
図４は、凹部１８２と凹部１８６とを備える半導体装置１０の中間製品を示す断面図である。凹部１８２と凹部１８６との形成方法としては、まずマスクとなる絶縁膜を積層した後、フォトレジストにてパターニングを行なう。このとき、凹部１８２および凹部１８６のパターンの長手方向は[１１−２０]軸に垂直でなくても良い。その後、エッチングを行なうことにより、製造者は、凹部１８２と凹部１８６とを形成する。本実施形態において、エッチングとして、ドライエッチングを採用する。なお、ドライエッチングの後に、エッチングによるダメージ層を除去するため、ウェットエッチングを行なってもよい。
【００４０】
次に、製造者は、半導体装置１０の中間製品に、Ｎ型半導体層１４０からＮ型半導体層１２０まで達する溝部１８４を形成するために、まず、中間製品の表面（＋Ｘ方向の面）にマスクとなる絶縁膜３００を積層した後、フォトレジスト４００にてパターニングを行なう（工程Ｐ１２０）。このとき、パターンの長手方向が[１１−２０]軸に垂直±１５°以下になるようにパターニングを行なう。パターンの長手方向は、図中Ｚ軸方向である。なお、この制御は、例えば、基板１１０のオリエンテーションフラット（orientation flat）に基づいて行なうことができる。
【００４１】
図５は、フォトレジスト４００と絶縁膜３００が積層された半導体装置１０の中間製品を示す断面図である。
【００４２】
次に、製造者は、フォトレジスト４００のパターンに沿って絶縁膜３００をエッチングし、その後、フォトレジスト４００を剥離する（工程Ｐ１２５）。エッチング方法は、ドライエッチングもしくはウェットエッチングの少なくとも一方を採用できる。
【００４３】
図６は、Ｎ型半導体層１４０の一部が露出した半導体装置１０の中間製品を示す断面図である。このようにすることにより、この後に行なうドライエッチングを、溝部１８４を形成する部分のみに行なうことができる。
【００４４】
この後、製造者は、ドライエッチングを行なうことにより、溝部１８４を形成する（工程Ｐ１３０）。本実施形態におけるドライエッチングの条件としては、例えば、プラズマ生成電力が１００Ｗ、バイアス電力が４５Ｗ、ＳｉＣｌ4／Ｃｌ2ガス流量比が０．１という条件を例示できる。なお、本発明はこの条件に限定されない。例えば、エッチングガスは、Ｃｌ2とＢＣｌ3とを用いてもよい。
【００４５】
図７は、ドライエッチング後の半導体装置１０の中間製品を示す断面図である。ドライエッチングは、前記溝部の側壁が[１１−２０]軸に対して７５°以上１０５°以下となるように行なわれる。電気特性の向上の観点から、前記溝部の側壁が[１１−２０]軸に対して８０°以上１００°以下が好ましく、８５°以上９５°以下がより好ましく、８８°以上９２°以下がさらに好ましい。
【００４６】
次に、製造者は、ウェットエッチングを行なうことにより、溝部１８４の側壁１８５に凹凸を形成する（工程Ｐ１３５）。本実施形態におけるウェットエッチングの条件としては、例えば、溶液が２２％ＴＭＡＨ（Tetra-methyl-ammonium hydroxide）であり、温度が８５℃、時間が３０分という条件を例示できる。なお、本発明はこの条件に限定されない。
【００４７】
図８は、ウェットエッチング前後の半導体装置１０の中間製品を示す模式図である。本図は、＋Ｘ方向から半導体装置１０の中間製品を表している点が、図７などの図と異なる。図８の左側の図は、ウェットエッチング前の中間製品を示し、図８の右側の図は、ウェットエッチング後の中間製品を示す。図８に示すとおり、ウェットエッチングにより側壁１８５に凹凸が形成される。凹凸が生じる原因としては、（１１−２０）面は、比較的エッチングの進行が進みやすい面であるため、ウェットエッチングにより（１１−２０）面以外の面が露出したという事象が推定される。
【００４８】
図９は、溝部１８４の側壁１８５を拡大して示した模式図である。図９に示すように、溝部１８４の長手方向の幅を幅ｔとし、溝部１８４の厚み方向を厚みＳとし、凹凸の一辺の長さを長さｒとする。
【００４９】
長さｒの下限としては、１０ｎｍ以上が好ましく、２０ｎｍ以上がより好ましく、３０ｎｍ以上がさらに好ましい。長さｒの下限をこの範囲とすることにより、溝部１８４の側壁１８５に凹凸が無い場合と比較して、電流量が優位に増加する。一方、長さｒの上限としては、２００ｎｍ以下が好ましく、１００ｎｍ以下がより好ましく、７０ｎｍ以下がさらに好ましい。長さｒの上限をこの範囲とすることにより、ウェットエッチングを行なう部分が少なくてすむ。
【００５０】
また、厚みＳは、半導体素子のセルピッチの５％以下が好ましい。このようにすることにより、半導体素子の設計を微細化することができる。なお、「厚みＳ」は、凹凸の最高部と最低部との差を示す。本実施形態において、「セルピッチ」とは、隣接する半導体素子間の距離をいう。セルピッチは、例えば、図８の距離Ｃとして図示できる。なお、厚みＳは、最大値として半導体素子のセルピッチの５％以下が好ましく、厚みＳは必ずしも均一でなくてもよい。
【００５１】
図１０は、絶縁膜３００を除去した中間製品を示す断面図である。この状態において、溝部１８４の側壁１８５には、凹凸が形成されている。ウェットエッチング後の溝部１８４の底面に対する側壁１８５の角度θは、９０°から９５°が好ましい。この範囲とすることにより、電界集中による耐圧低下を抑制でき、かつ、ドライエッチングによるダメージ層の除去が十分にできる。
【００５２】
次に、製造者は、半導体装置１０の中間製品の全面に絶縁膜３４０を堆積し、電極２３０と電極２４０を形成する部分にコンタクトホールを形成する。その後、製造者は、電極２３０と電極２４０とを形成する（工程Ｐ１４０）。
【００５３】
図１１は、電極２３０と電極２４０とが形成された中間製品を示す断面図である。
【００５４】
電極２３０、２４０の形成後、製造者は、各電極のコンタクト抵抗を低減させるための熱処理を行なう（工程Ｐ１４５）。その後、製造者は、絶縁膜３４０が積層された溝部１８４に、電極２５０を形成する（工程Ｐ１５０）。
【００５５】
最後に、製造者は、半導体装置１０の中間製品のーＸ側に電極２１０を形成する（工程Ｐ１５５）。これらの工程を経て、図１に示す半導体装置１０が完成する。
【００５６】
Ｂ．性能評価：
図１２は、側壁１８５に凹凸を備える半導体装置と、側壁１８５に凹凸を備えない半導体装置とのＩｄ−Ｖｇ測定における、凹凸を備えない半導体装置のＩｄの平均値を１とした場合のＩｄの比を示した図である。本図は、溝部１８４の側壁１８５に凹凸を備えない半導体装置のＩｄ−Ｖｇの値を１とした場合の相対値を示す。測定方法としては、電極２１０および電極２５０に特定の電圧を印加した場合における電極２５０に流れる電流値を測定する方法を用いた。なお、側壁に凹凸を備えない半導体装置と、側壁が平坦な半導体装置とは同義である。
【００５７】
溝部１８４に凹凸を備える半導体装置は、上記製造方法で製造した半導体装置１０である。一方、溝部１８４に凹凸を備えない半導体装置は、ドライエッチングにより溝部１８４を形成する際に、側壁１８５として露出する面を（１−１００）面とした以外は、半導体装置１０と同じ製造方法により製造した。ｎ数は、８とした。
【００５８】
溝部１８４の側壁１８５に凹凸を備える半導体装置は、溝部１８４の側壁１８５に凹凸を備えない半導体装置と比較して、電極２５０に流れる電流が大きいことを、図１２に示す結果は示している。具体的には、溝部１８４の側壁１８５に凹凸を備える半導体装置は、溝部１８４の側壁１８５に凹凸を備えない半導体装置と比較して、電極２５０に流れる電流が１．１倍大きいことを示している。電極２５０に流れる電流が１．１倍大きい要因としては、凹凸を備える側壁１８５の表面積が、凹凸を備えない側壁１８５の表面積の１．１倍大きいことが原因であり、すなわち、ＭＯＳＦＥＴにおけるゲート幅が大きいことが原因である。
【００５９】
Ｃ．変形例：
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。
【００６０】
Ｃ１．変形例１：
本実施形態において、基板とN型半導体層との少なくとも一方に含まれるドナーとして、ケイ素（Ｓｉ）を用いているが、本発明はこれに限られない。ドナーとして、ゲルマニウム（Ｇｅ）や、酸素（Ｏ）を用いてもよい。
【００６１】
Ｃ２．変形例２：
本実施形態において、P型半導体層に含まれるアクセプタとして、マグネシウム（Ｍｇ）を用いているが、本発明はこれに限られない。アクセプタとして、亜鉛（Ｚｎ）や、炭素（Ｃ）を用いてもよい。
【００６２】
Ｃ３．変形例３：
本実施形態において、半導体は六方晶の半導体である窒化ガリウムを用いている。しかし、本発明はこれに限らない。半導体としては、他の六方晶の半導体を用いてもよい。
【００６３】
Ｃ４．変形例４：
本実施形態において、ボディ電極である電極２３０は、パラジウム（Ｐｄ）から形成される。しかし、本発明はこれに限られない。電極２３０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２３０は、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）等の導電性材料の少なくとも１つを含む電極であってもよく、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）構成や、白金（Ｐｔ）／パラジウム（Ｐｄ）構成（パラジウムが半導体基板側）のような２層構成であってもよい。
【００６４】
Ｃ５．変形例５：
本実施形態において、ゲート電極である電極２５０は、アルミニウム（Ａｌ）から形成される。しかし、本発明はこれに限られない。電極２５０は、ポリシリコンを用いてもよい。また、電極２５０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２５０は、金（Ａｕ）／ニッケル（Ｎｉ）構成や、アルミニウム（Ａｌ）／チタン（Ｔｉ）構成、アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成（それぞれ、ニッケル、チタン、窒化チタンがゲート絶縁膜側）のような２層構成であってもよいし、窒化チタン（ＴｉＮ）／アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成のような３層構成であってもよい。
【００６５】
Ｃ６．変形例６：
本実施形態において、溝部の側壁の表面積は、凹凸のない溝部の表面積と比較して１．１倍としている。しかし、本発明は、これに限定されない。溝部の側壁の表面積は、凹凸のない溝部の表面積と比較して１．０１倍以上であればよく、１．１倍以上とすることが好ましい。
【００６６】
Ｃ７．変形例７：
本実施形態において、半導体装置１０はＭＯＳＦＥＴを用いている。しかし、本発明はこれに限られない。つまり、半導体装置１０は半導体を用いればよい。ＭＯＳＦＥＴ以外の半導体としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのトレンチゲートを有する半導体を挙げることができる。
【００６７】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００６８】
１０…半導体装置
１１０…基板
１８２…凹部
１８４…溝部
１８５…側壁
１８６…凹部
２１０…電極
２３０…電極
２４０…電極
２５０…電極
３００…絶縁膜
３４０…絶縁膜
４００…フォトレジスト
Ｃ…距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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