(57)【要約】【課題】実施形態は、クラックの発生を抑制して溝内に良好に絶縁体を埋め込むことができる半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、被加工層に第１の幅を有する第１の溝と、第１の幅よりも大きな第２の幅を有する第２の溝と、第２の幅よりも大きな第３の幅を有する第３の溝とを形成する工程と、第１の幅よりも大きく且つ第２の幅よりも小さい第１のサイズを有する複数の第１のフィラーを第２の溝内に供給する工程と、第２の幅及び第１のサイズよりも大きく且つ第３の幅よりも小さい第２のサイズを有する複数の第２のフィラーを第３の溝内に供給する工程と、第１の溝内、第２の溝内および第３の溝内に液状の絶縁材料を埋め込む工程と、絶縁材料を硬化させる工程と、を備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
被加工層に、第１の幅を有する第１の溝と、前記第１の幅よりも大きな第２の幅を有する第２の溝と、前記第２の幅よりも大きな第３の幅を有する第３の溝と、を形成する工程と、
前記第１の幅よりも大きく、且つ前記第２の幅よりも小さい第１のサイズを有する複数の第１のフィラーを、前記第２の溝内に供給する工程と、
前記第２の幅及び前記第１のサイズよりも大きく、且つ前記第３の幅よりも小さい第２のサイズを有する複数の第２のフィラーを、前記第３の溝内に供給する工程と、
前記第１のフィラー及び前記第２のフィラーを含まない前記第１の溝内、前記第１のフィラーを含む前記第２の溝内、および前記第２のフィラーを含む前記第３の溝内に、液状の絶縁材料を埋め込む工程と、
前記絶縁材料を硬化させる工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第１のフィラーを前記第２の溝内に供給するとき、前記第３の溝内にも前記第１のフィラーが供給され、
前記第２のフィラーは、前記第３の溝内における前記第１のフィラーの上に供給される請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のフィラー及び前記第２のフィラーは、酸化シリコンを含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁材料は、シリコン、窒素および水素を含み、
前記絶縁材料は、熱酸化処理により硬化され、
前記熱酸化処理により、前記絶縁材料の前記窒素が脱離して、前記絶縁材料は酸化シリコンを含む絶縁体に転化する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第１のフィラー及び前記第２のフィラーはコロイド溶液として、それぞれ前記第２の溝内及び前記第３の溝内に供給され、
前記絶縁材料の供給前に、前記コロイド溶液の液体を気化させる請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、溝内に絶縁膜を埋め込んだ構造による絶縁分離法がよく用いられている。溝のアスペクト比が高くなると、例えばＣＶＤ（Chemical Vapor Deposition）法では絶縁膜を溝内に埋め込むことが難しくなる。
【０００３】
そこで、フィラーを含む溶液を溝内に塗布法により供給した後硬化させて、溝内に絶縁体を埋め込む方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８７４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、クラックの発生を抑制して溝内に良好に絶縁体を埋め込むことができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法は、被加工層に、第１の幅を有する第１の溝と、前記第１の幅よりも大きな第２の幅を有する第２の溝と、前記第２の幅よりも大きな第３の幅を有する第３の溝と、を形成する工程を備えている。また、半導体装置の製造方法は、前記第１の幅よりも大きく、且つ前記第２の幅よりも小さい第１のサイズを有する複数の第１のフィラーを、前記第２の溝内に供給する工程を備えている。また、半導体装置の製造方法は、前記第２の幅及び前記第１のサイズよりも大きく、且つ前記第３の幅よりも小さい第２のサイズを有する複数の第２のフィラーを、前記第３の溝内に供給する工程を備えている。また、半導体装置の製造方法は、前記第１のフィラー及び前記第２のフィラーを含まない前記第１の溝内、前記第１のフィラーを含む前記第２の溝内、および前記第２のフィラーを含む前記第３の溝内に、液状の絶縁材料を埋め込む工程を備えている。また、半導体装置の製造方法は、前記絶縁材料を硬化させる工程を備えている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２】実施形態の半導体装置の製造方法を示す模式断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の模式斜視図。
【図７】実施形態の半導体装置の模式断面図。
【図８】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１（ａ）〜図４（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図である。
【００１０】
図１（ａ）に示すように、基板１０上に被加工層１２が形成される。被加工層１２は、溝を利用した絶縁分離の対象となる要素を含む。そのような要素として、例えば、電極層、配線層、半導体層、電荷蓄積層などを被加工層１２は含む。
【００１１】
図１（ｂ）に示すように、被加工層１２には、第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３が形成される。第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３は、例えば、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。
【００１２】
第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３は、ストライプ状の平面パターンで形成され、図１（ｂ）において紙面を貫く方向に延びている。第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３の形成によって、被加工層１２にラインアンドスペースパターンが形成される。
【００１３】
第１の溝ｔ１において、長手方向（紙面を貫く方向）に対して直交する方向の幅（第１の幅）をｗ１とする。第２の溝ｔ２において、長手方向（紙面を貫く方向）に対して直交する方向の幅（第２の幅）をｗ２とする。第３の溝ｔ３において、長手方向（紙面を貫く方向）に対して直交する方向の幅（第３の幅）をｗ３とする。
【００１４】
第２の溝ｔ２の幅ｗ２は、第１の溝ｔ１の幅ｗ１よりも大きい。第３の溝ｔ３の幅ｗ３は、第１の溝ｔ１の幅ｗ１及び第２の溝ｔ２の幅ｗ２よりも大きい。第１の溝ｔ１の幅ｗ１は、第１の溝ｔ１の深さよりも小さい。第２の溝ｔ２の幅ｗ２は、第２の溝ｔ２の深さよりも小さい。
【００１５】
次に、第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３の内壁に、図２（ａ）に示すように、コンフォーマルにライナー膜１４を形成する。ライナー膜１４は、絶縁膜である。ライナー膜１４は、例えばシリコン酸化膜であり、熱ＣＶＤ（Chemical Vapor Deposition）法、あるいはＡＬＤ（Atomic Layer Deposition）法で形成される。
【００１６】
被加工層１２は、例えば、電極層、配線層、半導体層、電荷蓄積層などを含む。シリコン酸化膜であるライナー膜１４は、電極層、配線層、半導体層、電荷蓄積層などの表面を覆って保護する。
【００１７】
次に、図２（ｂ）に示すように、複数の第１のフィラー３１がコロイド粒子として分散された溶液（コロイド溶液）３０を、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内に供給する。溶液３０は、例えばスピンコート法により供給される。
【００１８】
第１のフィラー３１は、例えば、酸化シリコンを含むシリカ粒子であり、絶縁体である。第１のフィラー３１のサイズ（第１のサイズ）は、第１の溝ｔ１の幅ｗ１よりも大きい。したがって、第１の溝ｔ１内には、第１のフィラー３１は供給されず、第１のフィラー３１を分散させている溶媒３２のみが供給される。
【００１９】
また、第１のフィラー３１のサイズは、第２の溝ｔ２の幅ｗ２及び第３の溝ｔ３の幅ｗ３よりも小さい。したがって、第１のフィラー３１は、第２の溝ｔ２内および第３の溝ｔ３内に供給される。
【００２０】
第１のフィラー３１は、第２の溝ｔ２内においては開口の高さまで充填される。第３の溝ｔ３の幅ｗ３は第２の溝ｔ２の幅ｗ２よりも大きいため、第１のフィラー３１は、第３の溝ｔ３内の全体には埋め込まれず、第３の溝ｔ３の底面及び側壁に沿ってコンフォーマルに堆積する。あるいは、第３の溝ｔ３の幅ｗ３の大きさによっては、第１のフィラー３１は、第３の溝ｔ３の底だけに堆積する。
【００２１】
本明細書において、フィラーのサイズとは、複数のフィラーの平均粒径、または粒径分布におけるピーク粒径を表す。
【００２２】
第１のフィラー３１を分散させている溶媒（分散媒）３２は、例えば、イソプロピルアルコール、エチレングリコールなどの有機溶媒、純水、またはこれらの混合液である。
【００２３】
溶液３０の供給後、加熱処理により溶媒３２を気化させ、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内から溶媒３２を除去する。
【００２４】
次に、図３（ａ）に示すように、複数の第２のフィラー４１がコロイド粒子として分散された溶液（コロイド溶液）４０を、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内に供給する。溶液４０は、例えばスピンコート法により供給される。
【００２５】
第２のフィラー４１は、例えば、酸化シリコンを含むシリカ粒子であり、絶縁体である。第２のフィラー４１のサイズ（第２のサイズ）は、第１の溝ｔ１の幅ｗ１及び第２の溝ｔ２の幅ｗ２よりも大きい。また、第２のフィラー４１のサイズは、第１のフィラー３１のサイズよりも大きい。
【００２６】
したがって、第１の溝ｔ１内及び第２の溝ｔ２内には、第２のフィラー４１は供給されず、溶媒４２が供給される。
【００２７】
また、第２のフィラー４１のサイズは、第３の溝ｔ３の幅ｗ３よりも小さい。したがって、第２のフィラー４１は、第３の溝ｔ３内における第１のフィラー３１の上に供給される。
【００２８】
第２のフィラー４１を分散させている溶媒（分散媒）４２は、例えば、イソプロピルアルコール、エチレングリコールなどの有機系の液体、純水、またはこれらの混合液である。
【００２９】
溶液４０の供給後、加熱処理により溶媒４２を気化させ、図３（ｂ）に示すように、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内から溶媒４２を除去する。
【００３０】
次に、図４（ａ）に示すように、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内に、液状の絶縁材料５０を供給する。液状の絶縁材料５０は、例えばスピンコート法により供給される。
【００３１】
絶縁材料５０は、第１のフィラー３１及び第２のフィラー４１を含まない第１の溝ｔ１内に供給される。また、絶縁材料５０は、第２の溝ｔ２内における第１のフィラー３１間の隙間に供給される。また、絶縁材料５０は、第３の溝ｔ３内における第１のフィラー３１間の隙間および第２のフィラー４１間の隙間に供給される。
【００３２】
絶縁材料５０は、例えば、シリコン、窒素および水素を含む。絶縁材料５０は、例えば、-(ＳｉＨ２ＮＨ)-を基本単位にもつポリシラザンである。あるいは絶縁材料５０は、例えば、ＳｉＯＣと呼称されるシリコン、酸素、炭素および水素を含む。
【００３３】
液状の絶縁材料５０を溝ｔ１、ｔ２、ｔ３内に供給した後、硬化させる。例えば、絶縁材料５０がポリシラザンの場合には、酸化性雰囲気中での熱酸化処理により、絶縁材料５０は硬化される。この熱酸化処理により、絶縁材料５０の窒素は脱離し、絶縁材料５０は酸化シリコンを含む絶縁体に転化する。この熱処理は、例えば７００℃〜１１００℃の範囲で行われる。これにより絶縁材料５０のほとんどの窒素が脱離する。
あるいは絶縁材料５０が、例えばＳｉＯＣの場合には、窒素雰囲気などの不活性ガス雰囲気中での熱処理により、絶縁材料５０の水素が脱離し、安定な結合を有する絶縁体に転化する。この熱処理は、例えば３００℃から７００℃の範囲で行われる。これにより、絶縁材料５０の水素が脱離する一方、炭素は絶縁材料５０中で安定な結合を維持することができる。
【００３４】
絶縁材料５０を硬化させた後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、溝ｔ１、ｔ２、ｔ３の上の絶縁層を後退させ、図４（ｂ）に示すように、溝ｔ１、ｔ２、ｔ３内の絶縁体の上面を平坦化する。
【００３５】
第１の溝ｔ１内には、第１のフィラー３１及び第２のフィラー４１を含まない絶縁材料（絶縁体）５０が埋め込まれている。第２の溝ｔ２内には、第１のフィラー３１及び絶縁材料５０を含む絶縁体５１が埋め込まれている。第３の溝ｔ３内には、第１のフィラー３１、第２のフィラー４１及び絶縁材料５０を含む絶縁体５１が埋め込まれている。なお、図においては、フィラー３１、４１と、硬化後の絶縁材料５０との境界が明示されているが、その境界は必ずしもはっきりと現れるとは限らない。
【００３６】
フィラー３１、４１はシリカ粒子であり、硬化後の絶縁材料５０は酸化シリコンを主に含む。したがって、溝ｔ１、ｔ２、ｔ３内には、主に酸化シリコンからなる絶縁体が埋め込まれている。酸化シリコンは、絶縁性に優れ、また、窒化シリコンや一般にhigh-k材料と言われている絶縁材料よりも誘電率が低い。
【００３７】
そのため、溝ｔ１、ｔ２、ｔ３内に埋め込まれた絶縁体によって絶縁分離された隣り合う分離要素間の容量結合を抑え、隣り合う分離要素間の電気的干渉を抑制できる。
【００３８】
また、フィラー３１、４１を含むコロイド溶液の溶媒３２、４２は、絶縁材料５０を供給する前に気化され、溝ｔ１、ｔ２、ｔ３内から除去される。したがって、例えば絶縁材料５０としてポリシラザンを用いた場合には、溶媒３２、４２として有機系溶媒を使っても、溝ｔ１、ｔ２、ｔ３内に炭素が残らない。そのため、後の工程で、溝ｔ１、ｔ２、ｔ３内に残留した炭素が脱離することによる汚染などがない。
【００３９】
絶縁材料５０の硬化処理（熱酸化処理）によるポリシラザンから酸化シリコンへの転化過程において、絶縁材料５０は体積収縮する。この体積収縮は、溝ｔ１、ｔ２、ｔ３内の埋設物や、溝ｔ１、ｔ２、ｔ３の周辺の分離要素に応力を与え、それら埋設物や分離要素にクラックを生じさせてしまう場合がある。幅の大きな第３の溝ｔ３ほど、絶縁材料５０のトータルの体積収縮量は大きくなり、クラックの発生が懸念される。
【００４０】
一方、粒子状のフィラー３１、４１は、熱工程でほとんど収縮しないため、内部応力を発生しない。そのため、フィラー３１を含む第２の溝ｔ２、およびフィラー３１、４１を含む第３の溝ｔ３においては、絶縁材料５０の体積収縮による内部応力を抑制することができる。また、サイズ（粒径）の大きな第２のフィラー４１ほど、剛性が高く、歪みを生じさせない。
【００４１】
したがって、実施形態によれば、特に幅の大きな溝において発生しやすかった絶縁材料５０の体積収縮による歪みを大幅に緩和することができる。
【００４２】
クラックは、特に溝の側壁や底面を起点として発生しやすい。幅の最も大きな第３の溝ｔ３の底面には、よりサイズの小さな第１のフィラー３１が存在している。また、第３の溝ｔ３の幅ｗ３の大きさや第１のフィラー３１のサイズによっては、第３の溝ｔ３の側壁にも第１のフィラー３１を存在させることができる。
【００４３】
第３の溝ｔ３内の底面や側壁に、より小さなサイズの第１のフィラー３１が存在することで、第３の溝ｔ３内の底面や側壁付近におけるフィラー間ギャップを小さくすることができる。すなわち、第３の溝ｔ３内の底面や側壁付近における絶縁材料５０の密度を小さくできる。これにより、クラックの起点となりやすい第３の溝ｔ３内の底面や側壁付近での内部応力を低減でき、クラックを発生しにくくできる。
【００４４】
第３の溝ｔ３内において底面や側壁付近以外の他の大部分の領域には、第１のフィラー３１よりもサイズの大きな、すなわち剛性の高い第３のフィラー４１が充填されているため、第３の溝ｔ３全体の内部応力も抑えることができる。
【００４５】
幅の最も小さい第１の溝ｔ１内の絶縁材料５０は硬化時のトータルの体積収縮量が小さいため、フィラーを設けなくても、クラックを発生させるほどの応力は発生しない。
【００４６】
図５（ａ）〜（ｃ）は、他の実施形態の半導体装置の製造方法を示す模式断面図である。
【００４７】
前述した実施形態と同様に、図２（ａ）の工程まで進められた後、図５（ａ）に示すように、先に、複数の第２のフィラー４１がコロイド粒子として分散された溶液（コロイド溶液）４０を供給する。第２のフィラー４１は、第１の溝ｔ１内及び第２の溝ｔ２内には入らず、第３の溝ｔ３内に供給される。
【００４８】
第２のフィラー４１を分散させている溶媒４２を気化させて除去した後、図５（ｂ）に示すように、複数の第１のフィラー３１がコロイド粒子として分散された溶液（コロイド溶液）３０を供給する。第１のフィラー３１は、第１の溝ｔ１内には入らず、第２の溝ｔ２内及び第３の溝ｔ３内に供給される。第３の溝ｔ３内においては、第２のフィラー４１間の隙間に第１のフィラー３１が入り込む。
【００４９】
そして、第１のフィラー３１を分散させた溶媒３２を気化させて除去した後、図５（ｃ）に示すように、第１の溝ｔ１内、第２の溝ｔ２内および第３の溝ｔ３内に、液状の絶縁材料５０を供給する。
【００５０】
絶縁材料５０は、第１のフィラー３１及び第２のフィラー４１を含まない第１の溝ｔ１内に供給される。また、絶縁材料５０は、第２の溝ｔ２内における第１のフィラー３１間の隙間に供給される。また、絶縁材料５０は、第３の溝ｔ３内における第１のフィラー３１間の隙間および第２のフィラー４１間の隙間に供給される。
【００５１】
そして、液状の絶縁材料５０を硬化させる。例えば、酸化性雰囲気中での熱酸化処理により、絶縁材料５０は硬化される。この熱酸化処理により、絶縁材料５０の窒素は脱離し、絶縁材料５０は酸化シリコンを含む絶縁体に転化する。絶縁材料５０を硬化させた後、例えばＣＭＰ法により、絶縁体の上面を平坦化する。
【００５２】
幅の広い第３の溝ｔ３内においては、第２のフィラー４１間の隙間に第１のフィラー３１が入り込んでおり、クラック耐性を高くすることが可能である。特に、第１のフィラー３１と第２のフィラー４１とのサイズの差が１０倍以上あると、クラック耐性の向上に有効である。
【００５３】
実施形態の半導体装置の製造方法は、例えば以下に説明する半導体記憶装置の製造方法に適用することができる。
【００５４】
図６は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図６においては、図を見易くするために、絶縁部分の図示については省略している。
【００５５】
図６において、基板１００の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００５６】
図７（ａ）は、メモリセルアレイ１の模式断面図である。図７（ａ）は、図６におけるＹ−Ｚ面に対して平行な断面に対応する。  
図８は、図７（ａ）におけるメモリセルが設けられた部分の拡大模式断面図である。
【００５７】
メモリセルアレイ１は、複数の電極層ＷＬと複数の絶縁層１４０とがそれぞれ１層ずつ交互に積層された積層体を有する。
【００５８】
この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００５９】
バックゲートＢＧは、基板１００上に絶縁層１１１を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば半導体層である。バックゲートＢＧ及び電極層ＷＬは、例えば不純物が添加されたシリコン層である。
【００６０】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通している。
【００６１】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層１４１を介して設けられている。
【００６２】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層であり、例えば半導体層である。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。なお、以下の説明において、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを区別せずに、単に選択ゲートＳＧと表す場合もある。
【００６３】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜１４２によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、絶縁分離膜１４２によってＹ方向に分離されている。すなわち、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの間の積層体は、絶縁分離膜１４２によってＹ方向に分離されている。
【００６４】
選択ゲートＳＧ上には、絶縁層１４３が設けられている。その絶縁層１４３上には、図６に示すソース線ＳＬ及びビット線ＢＬが設けられている。
【００６５】
ソース線ＳＬ及びビット線ＢＬは、例えば金属膜である。複数本のビット線ＢＬがＸ方向に配列され、各ビット線ＢＬはＹ方向に延びている。
【００６６】
バックゲートＢＧ及びバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールが形成される。そのメモリホール内に、図８に示すようにチャネルボディ１２０が設けられている。チャネルボディ１２０は、例えばシリコン膜である。チャネルボディ１２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００６７】
メモリホールの内壁とチャネルボディ１２０との間には、メモリ膜１３０が設けられている。メモリ膜１３０は、ブロック膜１３１と電荷蓄積膜１３２とトンネル膜１３３とを有する。電極層ＷＬとチャネルボディ１２０との間に、電極層ＷＬ側から順にブロック膜１３１、電荷蓄積膜１３２、およびトンネル膜１３３が設けられている。
【００６８】
チャネルボディ１２０は筒状に設けられ、そのチャネルボディ１２０の外周面を囲むように筒状のメモリ膜１３０が設けられている。電極層ＷＬはメモリ膜１３０を介してチャネルボディ１２０の周囲を囲んでいる。また、チャネルボディ１２０の内側には、コア絶縁膜１５０が設けられている。
【００６９】
ブロック膜１３１は電極層ＷＬに接し、トンネル膜１３３はチャネルボディ１２０に接し、ブロック膜１３１とトンネル膜１３３との間に電荷蓄積膜１３２が設けられている。
【００７０】
チャネルボディ１２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜１３２はチャネルボディ１２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ１２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００７１】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００７２】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜１３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００７３】
ブロック膜１３１は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜１３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００７４】
トンネル膜１３３は、電荷蓄積膜１３２にチャネルボディ１２０から電荷が注入される際、または電荷蓄積膜１３２に蓄積された電荷がチャネルボディ１２０へ拡散する際に電位障壁となる。トンネル膜１３３は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらを含む積層膜である。
【００７５】
図６に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００７６】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型トランジスタである。
【００７７】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ１２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００７８】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ１２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００７９】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜１３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００８０】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、ソース側選択トランジスタＳＴＳとバックゲートトランジスタＢＧＴとの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００８１】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ１２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００８２】
メモリセルアレイ１は、基板１００におけるメモリアレイ領域に設けられている。そのメモリアレイ領域で、複数の柱状部ＣＬがＸ方向及びＹ方向にマトリクス状に配置されている。
【００８３】
基板１００上におけるメモリアレイ領域よりもＸ方向の外側には、図７（ｂ）に示す階層選択部１１５が設けられている。
【００８４】
図７（ｂ）は、図６においてＸ方向に沿った断面に対応する。
【００８５】
複数の電極層ＷＬ及び複数の絶縁層１４０を含む積層体は、階層選択部１１５にも設けられている。メモリセルアレイ１の電極層ＷＬ、および階層選択部１１５の電極層ＷＬは、一体につながっている。
【００８６】
階層選択部１１５において、図７（ｂ）に示すように、積層体は階段状に形成されている。すなわち、各層の電極層ＷＬのＸ方向の端部は階段状に形成されている。この階段構造部の上には、層間絶縁層１６５が設けられている。
【００８７】
階層選択部１１５には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクト部１６１が設けられている。コンタクト部１６１は、層間絶縁層１６５を貫通して階段状の各層の電極層ＷＬに接続している。バックゲートＢＧも、層間絶縁層１６５を貫通して設けられたコンタクト部１６１に接続している。
【００８８】
選択ゲートＳＧは、その上の絶縁層１４３を貫通して設けられたコンタクト部１６３に接続している。
【００８９】
階層選択部１１５のコンタクト部１６１を通じて、電極層ＷＬの階層が選択される。また、コンタクト部１６３を介してドレイン側選択ゲートＳＧＤに所望の電位を与えると、チャネルボディ２０をビット線ＢＬと導通させることができる。また、コンタクト部１６３を介してソース側選択ゲートＳＧＳに所望の電位を与えると、チャネルボディ１２０をソース線ＳＬと導通させることができる。
【００９０】
また、コンタクト部１６１を介してバックゲートＢＧに所望の電位が与えられると、バックゲートトランジスタＢＧＴがオンとなり、連結部ＪＰのチャネルボディ１２０を介して一対の柱状部ＣＬのチャネルボディ１２０が導通する。
【００９１】
前述した実施形態において最も幅の広い第３の溝ｔ３は、図７（ｂ）に示す階層選択部１１５に形成される溝に対応する。例えば、その溝ｔ３の幅は、数μｍほどである。
【００９２】
また、メモリセルアレイ１および階層選択部１１５が形成された領域の周辺の周辺領域の基板１００上には、メモリセルアレイ１を駆動・制御する周辺回路が形成されている。
【００９３】
第３の溝ｔ３よりも幅の小さい第１の溝ｔ１及び第２の溝ｔ２は、その周辺回路のトランジスタのゲート、ドレイン、ソースなどに接続されるコンタクトの周囲に形成される溝に対応する。その溝の幅は、例えば０．５μｍ〜２μｍほどである。
【００９４】
実施形態によれば、それぞれ異なる幅の第１の溝ｔ１、第２の溝ｔ２および第３の溝ｔ３内に、クラックの発生を抑制して良好に絶縁体を埋め込むことができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１０…基板、３１…第１のフィラー、４１…第２のフィラー、５０…絶縁材料、ｔ１…第１の溝、ｔ２…第２の溝、ｔ３…第３の溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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