(57)【要約】【課題】半導体装置に用いられる保護回路を効果的に機能させ、サージによる半導体装置の破壊を防ぐ。【解決手段】端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する配線を有し、保護回路は端子電極と集積回路の間に設けられ、端子電極と、保護回路と、集積回路を、配線を分岐することなく接続する半導体装置である。静電気放電による半導体装置の破壊を低減することができる。また、半導体装置の不良発生を低減することができる。【選択図】図１
2015130537.tif 000002
【特許請求の範囲】
【請求項１】
第一の端子電極と、
第二の端子電極と、
第一の配線と、
第二の配線と、
保護回路と、
容量素子と、
トランジスタを含む集積回路と、
フォトダイオードと、を有し、
前記フォトダイオードは、前記集積回路と、前記第一の端子電極または前記第二の端子電極の一方と電気的に接続され、
前記第一の端子電極は、前記第一の配線を介して前記集積回路の一部に電気的に接続され、
前記第二の端子電極は、前記第二の配線を介して前記集積回路の他の一部に電気的に接続され、
前記第一の端子電極と前記集積回路の間に位置する前記第一の配線の一部が、分岐することなく前記保護回路の一部に電気的に接続され、
前記第二の端子電極と前記集積回路の間に位置する前記第二の配線の一部が、分岐することなく前記保護回路の他の一部に電気的に接続され、
前記保護回路と前記集積回路の間に位置する前記第二の配線の他の一部が、分岐することなく前記容量素子の一方の電極を構成し、
前記第一の端子電極が、前記容量素子の他方の電極を構成することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第一の端子電極には、前記第二の端子電極に与えられる電位に対し高い電位が与えられることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記保護回路にダイオードを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３において、
前記保護回路に半導体膜を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４において、
前記フォトダイオードは、前記トランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などの予期しない高電圧の印加に対して回路の破壊を防ぐ手段を備
えた半導体装置に関する。
【背景技術】
【０００２】
集積回路の不良の大きな原因の１つに、静電気放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄ
ｉｓｃｈａｒｇｅ、以下、「ＥＳＤ」と呼ぶ。）による半導体素子、電極などの破壊があ
る。そこで、ＥＳＤによる集積回路の破壊防止対策として、端子と集積回路との間に保護
回路を挿入することが行われている。保護回路は、ＥＳＤ現象時に発生するサージもしく
はスパイクなどと呼ばれる定格を超えた過大な電圧や電流（以下、「サージ」という。）
が集積回路に供給されることを防ぐための回路である。保護回路に用いられる代表的な素
子には、抵抗素子、ダイオード、容量素子がある。
【０００３】
例えば、特許文献１、２には、絶縁膜上に形成された半導体層からダイオードを形成し、
このダイオードを保護回路の素子として用いることが記載されている。特許文献１では、
ポリシリコン膜に横方向にＰＮ接合を形成することにより得られる横方向ダイオードが、
高周波入出力信号線と外部供給電源ＶＤＤとの間に挿入されている。特許文献２では、半
導体層でなるＰＩＮダイオードが保護素子として用いられている。このＰＩＮダイオード
のＩ層と対向して浮遊電極を設けることで、過大な電流が保護回路素子に流れることでゲ
ート絶縁膜が破壊され、電気的に貫通したときに、ＰＩＮダイオードのＰ層（またはＮ層
）と浮遊電極とが短絡する構造になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１００７６１号公報
【特許文献２】特開２００６−６０１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一形態は、不良が発生しにくい半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する
配線を有し、保護回路は端子電極と集積回路の間に設けられ、端子電極と、保護回路と、
集積回路を、配線を分岐することなく接続することにより、集積回路に与えるサージの影
響を低減させることを要旨とする。
【０００７】
本発明の一態様は、端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する
配線を有し、端子電極と集積回路の間に配線を分岐することなく保護回路を設け、保護回
路を効果的に機能させて集積回路に与えるサージの影響を低減させることを要旨とする。
【０００８】
本発明の一態様は、端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する
配線を有し、保護回路は端子電極と集積回路の間に設けられ、端子電極と、保護回路と、
集積回路を、配線を分岐することなく接続し、端子電極に入力された信号に応じて保護回
路が制御される半導体装置である。
【０００９】
なお、本発明の一態様において、端子電極には電源電圧が与えられる構成とすることもで
きる。
【００１０】
本発明の一態様は、少なくとも第一の端子電極と、第二の端子電極と、第一の配線と、第
二の配線と、保護回路と、集積回路を有し、第一の端子電極は、第一の配線を介して集積
回路の一部（第一の領域）に電気的に接続し、第二の端子電極は、第二の配線を介して集
積回路の他の一部（第二の領域）に電気的に接続し、第一の端子電極と集積回路の間に位
置する第一の配線の少なくとも一部が、分岐することなく保護回路の一部（第一の領域）
に電気的に接続し、第二の端子電極と集積回路の間に位置する第二の配線の少なくとも一
部が、分岐することなく保護回路の他の一部（第二の領域）に電気的に接続し、第一の配
線と第二の配線の電位差に応じて保護回路が制御される半導体装置である。
【００１１】
なお、本発明の一態様において、第一の配線は、電源電圧が与えられる構成とすることも
できる。
【００１２】
また、本発明の一態様において、保護回路は、Ｎ型不純物領域およびＰ型不純物領域を含
む半導体膜を有する構成とすることができる。
【００１３】
本発明の一態様は、少なくとも第一の端子電極と、第二の端子電極と、第一の配線と、第
二の配線と、第三の配線と、保護回路と、集積回路を有し、第一の端子電極は、第一の配
線を介して集積回路の一部（第一の領域）に電気的に接続し、第二の端子電極は、第二の
配線を介して集積回路の他の一部（第二の領域）に電気的に接続し、第三の配線は第二の
配線と電気的に接続し、第一の端子電極と第三の配線は絶縁膜を間に挟んで重なり、第一
の端子電極と集積回路の間に位置する第一の配線の少なくとも一部が、分岐することなく
保護回路の一部（第一の領域）に電気的に接続し、第二の端子電極と集積回路の間に位置
する第二の配線の少なくとも一部が、分岐することなく保護回路の他の一部（第二の領域
）に電気的に接続し、第一の配線と第二の配線の電位差に応じて保護回路が制御される半
導体装置である。
【００１４】
また、本発明の一態様は、上記記載の半導体装置を有する電子機器である。
【発明の効果】
【００１５】
静電気放電による半導体装置の破壊を防ぐことができる。また、半導体装置の不良発生を
低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一形態である半導体装置を説明する図である。
【図２】本発明の一形態である半導体装置を説明する図である。
【図３】本発明の一形態である半導体装置を説明する図である。
【図４】従来例の半導体装置を説明する図である。
【図５】従来例及び本発明の一形態である半導体装置の等価回路図である。
【図６】従来例及び本発明の一形態である半導体装置の回路計算結果を説明する図である。
【図７】本発明の一形態である半導体装置の等価回路図である。
【図８】本発明の一形態である半導体装置の回路計算結果を説明する図である。
【図９】本発明の一形態である光検出装置の構成を説明する回路図である。
【図１０】本発明の一形態である光検出装置の平面図である。
【図１１】本発明の一形態である光検出装置の積層構造を説明する断面図である。
【図１２】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１３】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１４】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１５】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１６】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１７】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図１８】本発明の一形態である半導体装置の作製方法を説明する平面図である。
【図１９】本発明の一形態である半導体装置の作製方法を説明する平面図である。
【図２０】本発明の一形態である半導体装置の作製方法を説明する平面図である。
【図２１】本発明の一形態である半導体装置の作製方法を説明する平面図である。
【図２２】本発明の一形態である半導体装置の作製方法を説明する断面図である。
【図２３】本発明の一形態である電子機器を説明する図である。
【発明を実施するための形態】
【００１７】
図面を用いて、本発明を説明する。ただし、本発明は多くの異なる態様で実施することが
可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を
様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は実施形
態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同
じ参照番号を付した要素は、同じ要素を示している。そのため、以下の説明において、こ
のような要素について、重複する説明を省略している。
【００１８】
（実施の形態１）
次に、本発明の実施の一形態について図１（Ａ）及び図１（Ｂ）を用いて説明する。図１
（Ａ）は、複数の半導体素子を含む集積回路３０１、端子電極３０２、端子電極３０３及
び保護回路３２０の接続関係を示している。端子電極３０２および端子電極３０３は、半
導体装置の出力端子および／または入力端子であり、他の半導体装置との接続部である。
例えば、端子電極３０２、端子電極３０３は、電源端子、信号出力端子、信号入力端子と
して機能する。
【００１９】
なお、本明細書において、特に指定する場合を除き、ＡはＢ上に設けられる、またはＡは
Ｂの上に設けられると記載した場合、Ａは必ずしもＢの上に直接接して設けられる必要は
なく、例えば断面視においてＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、膜、層、な
ど）であるとする。
【００２０】
また、ＡはＢの下に設けられると記載した場合も同様に、Ａは必ずしもＢの下に直接接し
て設けられる必要はなく、例えば断面視においてＡとＢの間に別の対象物が介在する場合
も含むものとする。
【００２１】
端子電極３０２と集積回路３０１が配線３０４で接続され、端子電極３０２と集積回路３
０１の間に、保護回路３２０が配線３０４の一部と接続されている。また、端子電極３０
３と集積回路３０１が配線３０５で接続され、端子電極３０３と集積回路３０１の間に、
保護回路３２０が配線３０５の一部と接続されている。つまり、保護回路３２０が、端子
電極３０２及び端子電極３０３と集積回路３０１の間に、配線３０４及び配線３０５を分
岐させることなく設けられているため、端子電極３０２及び端子電極３０３に印加された
信号は、集積回路３０１に到達する前に必ず保護回路３２０を通過することとなる。
【００２２】
図１（Ｂ）は、本実施の形態における保護回路３２０の断面構成を示している。基板３０
０の上に絶縁膜３０８を介して保護回路３２０が形成されている。基板３００には、半導
体基板、ガラス基板、石英基板、サファイア基板、セラミック基板、ステンレス基板、金
属基板、樹脂基板、樹脂フィルム、炭素繊維やガラス繊維の織物に樹脂をしみこませたシ
ート（所謂、プリプレグ）などの基板を用いることができる。ガラス基板には無アルカリ
ガラス基板を用いることが好ましい。無アルカリガラス基板には、例えば、アルミノシリ
ケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板など
がある。
【００２３】
絶縁膜３０８は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単
層、又は積層で形成する。本実施の形態においては、酸化窒化珪素膜を用いる。絶縁膜３
０８の膜中にハロゲン元素、例えばフッ素、塩素等を少量添加し、ナトリウム等の可動イ
オンの固定化をさせてもよい。絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次
イオン質量分析計）を用いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上
１×１０２０ｃｍ−３以下の範囲内とすることが好ましい。
【００２４】
保護回路３２０は、Ｐ型不純物領域３２１、高抵抗領域３２２、Ｎ型不純物領域３２３を
含む半導体層で構成する横方向ダイオードの例を示している。高抵抗領域３２２は、例え
ば、真性半導体（Ｉ型半導体）で構成することができる。真性半導体は、理想的には、フ
ェルミレベルが禁制帯のほぼ中央に位置する半導体であるが、ここでは、ドナーまたはア
クセプタとなる不純物を意図的に添加して、フェルミレベルが禁制帯の中央に位置するよ
うにした半導体も含む。本実施の形態においては、半導体層にシリコン膜を用いるが、ゲ
ルマニウム、シリコンゲルマニウム、炭化シリコンなど他の半導体で形成することもでき
る。
【００２５】
配線３０４は、保護回路３２０を覆う絶縁膜３０９と絶縁膜３１０に設けた単数または複
数の開口３０７を介して、Ｎ型不純物領域３２３に接続する。配線３０５は、保護回路３
２０を覆う絶縁膜３０９と絶縁膜３１０に設けた単数または複数の開口３０７を介して、
Ｐ型不純物領域３２１に接続する。絶縁膜３０９と絶縁膜３１０は、酸化珪素膜、窒化珪
素膜、酸化窒化珪素膜などを用いることができる。
【００２６】
絶縁膜３０９、絶縁膜３１０中にハロゲン元素、例えばフッ素、塩素等を少量添加し、ナ
トリウム等の可動イオンの固定化をさせてもよい。絶縁膜に含ませるハロゲン元素の濃度
は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークが１×１
０１５ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲内とすることが好ましい。
【００２７】
配線３０４と配線３０５は、タンタル、タングステン、チタン、モリブデン、アルミニウ
ム、クロム、ニオブ、金、銀、銅、プラチナ等から選択された単体金属を主成分とする金
属膜、合金膜および金属化合物膜などがある。ここでは配線３０４及び配線３０５として
、アルミニウム膜の上下をチタン膜で挟む３層構造とする。チタン膜、アルミニウム膜、
チタン膜の積層を用いると低抵抗であり、かつチタン膜で上下を挟まれているため、アル
ミニウム膜に起因するヒロックが発生しにくくなる。
【００２８】
ここで、半導体装置の従来例について、図４を用いて説明しておく。図４は、複数の半導
体素子を含む集積回路１００、端子電極１０１、端子電極１０２及び保護回路１２０の接
続関係を示している。端子電極１０１および端子電極１０２は半導体装置の出力端子およ
び／または入力端子であり、他の半導体装置との接続部である。例えば、端子電極１０１
、端子電極１０２は、電源端子、信号出力端子、信号入力端子として機能する。
【００２９】
なお、一般的に電圧とは、２点間における電位差のことをいい、電位とは、ある一点にお
ける静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のこと
をいうが、電子回路において、ある一点における電位と基準となる電位（例えば接地電位
）との電位差のことを該ある一点における電位として示すことが多いため、本明細書では
、ある一点における電位と基準となる電位（例えば接地電位）との差を該ある一点におけ
る電位として示した場合において、特に指定する場合を除き、該ある一点における電位を
電圧ともいう。
【００３０】
保護回路１２０は、集積回路１００に過電圧が印加されないようにするための回路であり
、サージによって集積回路１００が破壊されることを防ぐための回路である。図４では保
護回路１２０として整流素子であるダイオードを用いた場合を示しており、Ｐ型不純物領
域１２１、高抵抗領域１２２、Ｎ型不純物領域１２３を含む半導体層で構成する横方向ダ
イオードの例を示している。例えば端子電極１０１を高電位側の電源端子とし、端子電極
１０２を低電位側の電源端子として用いる場合、ダイオードのカソードを端子電極１０１
に接続し、ダイオードのアノードを端子電極１０２に接続する。このようにすることで、
半導体装置の通常動作時には、保護回路１２０にはほとんど電流が流れないが、端子電極
１０２に端子電極１０１に印加される電圧よりも大きい電圧が印加されると、保護回路１
２０は端子電極１０１と端子電極１０２を導通させる（短絡させる）。また、端子電極１
０１に端子電極１０２に印加される電圧より大きい電圧が印加された場合においても、一
定以上の電圧（例えば、ダイオードの降伏電圧）が印加されると、保護回路１２０は端子
電極１０１と端子電極１０２を導通させる（短絡させる）。このことにより、集積回路１
００をサージによる破壊から防ぐことができる。
【００３１】
図４（Ａ）では、端子電極１０１と集積回路１００が配線１０３で接続され、端子電極１
０１と保護回路１２０のＮ型不純物領域１２３が、絶縁膜（図示せず。）中に設けた開口
１０７を介して配線１０５で接続されている。また、端子電極１０２と集積回路１００が
配線１０４で接続され、端子電極１０２と保護回路１２０のＰ型不純物領域１２１が、絶
縁膜（図示せず。）中に設けた開口１０７を介して配線１０６で接続されている。つまり
、端子電極１０１と、集積回路１００及び保護回路１２０は、端子電極１０１から分岐さ
れた２つの配線でそれぞれ接続されており、端子電極１０２と、集積回路１００及び保護
回路１２０は、端子電極１０２から分岐された２つの配線でそれぞれ接続されている。
【００３２】
図４（Ｂ）では、端子電極１０１と集積回路１００が配線１０３で接続されているが、端
子電極１０１と保護回路１２０は、配線１０３から分岐した配線１０５で接続されている
。また、端子電極１０２と集積回路１００が配線１０４で接続されているが、端子電極１
０２と保護回路１２０は配線１０４から分岐した配線１０６で接続されている。
【００３３】
図４（Ａ）及び図４（Ｂ）とも、端子が集積回路及び保護回路にそれぞれ別の経路で接続
することとなるため、端子に加わったサージは集積回路と保護回路にそれぞれ分かれて供
給されてしまうため、保護回路を充分に機能させることができない。
【００３４】
本実施の形態によれば、端子電極３０２及び端子電極３０３と、集積回路３０１の間に、
配線３０４及び配線３０５を分岐させることなく保護回路３２０を設けることにより、端
子電極３０２もしくは端子電極３０３に加わったサージが保護回路３２０を必ず通過する
こととなるため、集積回路３０１に与えるサージの影響を効率よく低減させることが可能
となる。
【００３５】
ここで、配線の引き回しを工夫する例を説明しておく。図１（Ａ）では、端子電極３０２
、端子電極３０３、配線３０４、配線３０５が同じ導電層で形成されている。このため、
配線３０５は端子電極３０２の外側を通ってから集積回路３０１に接続する必要がある。
半導体装置の平面視において充分な空間（余白）がある場合は問題ないが、高集積化の観
点から効率よく配線を引き回す必要がある。
【００３６】
そこで、配線３０５の一部を他の導電層と置き換えることで、配線３０４を横切ることを
可能とし、半導体装置の平面視において配線の引き回しを効率的に行い、空間を効率的に
活用する例を、図２を用いて説明する。
【００３７】
図２（Ａ）は半導体装置の平面構成を示している。端子電極３０３、保護回路３２０、集
積回路３０１を接続する配線３０５を、配線３０５ａと配線３０５ｂに分離し、他の導電
層で形成した配線３０６を介して、配線３０５ａと配線３０５ｂを電気的に接続させる。
【００３８】
図２（Ｂ）は、図２（Ａ）中Ｃ−Ｄで示した、配線３０５ａ、配線３０５ｂ、配線３０６
の接続部分の断面構造を示している。配線３０５ａと配線３０５ｂを、絶縁膜３１０に設
けた開口３１１を介して、他の導電層で形成した配線３０６と電気的に接続させる。ここ
では配線３０６を配線３０５よりも下層に示しているが、配線３０５よりも上層に位置す
る導電層を用いても良い。
【００３９】
このような構成とすることにより、配線３０５と配線３０４を短絡させることなく交差さ
せることが可能となるため、空間を効率的に活用することができる。
【００４０】
なお、このようにして配線３０５を引き回したとしても、実質的に端子電極３０２及び端
子電極３０３と、集積回路３０１の間に、配線３０４及び配線３０５を分岐させることな
く保護回路３２０を設けることとなるため、端子電極３０２もしくは端子電極３０３に加
わったサージが保護回路３２０を必ず通過することとなり、集積回路３０１に与えるサー
ジの影響を効率よく低減させることが可能となる。
【００４１】
次に、半導体装置にサージが加わった場合、集積回路に印加される電圧を計算した結果に
ついて、図５及び図６を用いて説明する。
【００４２】
図５（Ａ）に、図４に示す従来例の半導体装置の等価回路図を示し、図５（Ｂ）に本実施
の形態に示す半導体装置の等価回路図を示す。
【００４３】
なお、半導体装置の設計上は、集積回路及び保護回路だけであっても、実際のレイアウト
には様々な寄生抵抗、寄生容量等が存在するため、等価回路にはこれらを考慮した。
【００４４】
図５（Ａ）に示す等価回路は、端子電極２０１と保護回路２０７の間に、寄生抵抗２０９
及び寄生容量２１３が接続され、端子電極２０１と寄生抵抗２０９との間に集積回路２０
５が接続されている。また、端子電極２０３と保護回路２０７との間に、寄生抵抗２１１
及び寄生容量２１５が接続され、端子電極２０３と寄生抵抗２１１との間に集積回路２０
５が接続されている。
【００４５】
図５（Ｂ）に示す等価回路は、端子電極２０１と保護回路２０７との間に、寄生抵抗２０
９及び寄生容量２１３が接続され、寄生抵抗２０９と保護回路２０７との間に集積回路２
０５が接続されている。また、端子電極２０３と保護回路２０７との間に、寄生抵抗２１
１及び寄生容量２１５が接続され、寄生抵抗２１１と保護回路２０７との間に集積回路２
０５が接続されている。
【００４６】
本実施の形態に示す半導体装置と図４に示す従来例の半導体装置との回路計算結果を図６
に示す。なお、計算はＳｉｌｖａｃｏ社のＳｍａｒｔ  Ｓｐｉｃｅ回路シミュレータを用
いて行った。また、ここでは、端子電極２０３を接地電位とし、１ｋＶのパルスを端子電
極２０１に１００ｐｓｅｃ入力した際、集積回路２０５に印加される電圧を計算した。図
６は、横軸に時間、縦軸に集積回路２０５に印加される電圧を示す。
【００４７】
図６（Ａ）に示すように、図４に示す従来例の半導体装置においては、入力されたパルス
電圧が集積回路２０５に印加されている。端子電極２０１、端子電極２０３は集積回路２
０５と直接接続しており、端子電極２０１に加わったサージは集積回路２０５と保護回路
２０７にそれぞれ分かれて供給されてしまうため、保護回路２０７を充分に機能させるこ
とができない。
【００４８】
しかしながら、図６（Ｂ）に示すように、本実施の形態に示す半導体装置においては、集
積回路２０５に印加される電圧が緩和されていることが分かる。これは、端子電極２０１
、端子電極２０３は集積回路２０５と直接接続せず、寄生抵抗２０９、寄生抵抗２１１、
寄生容量２１３、寄生容量２１５を介して設けられているため、端子電極２０１に印加さ
れた電圧は、集積回路２０５に伝達する前に、寄生抵抗２０９、寄生容量２１３を伝達す
るため、これらの寄生抵抗や寄生容量によって時間的な遅延が発生する。このため、集積
回路２０５に印加される電圧の上昇が緩和される。
【００４９】
以上のことから、本実施の形態に示す半導体装置は、集積回路に与えるサージの影響を効
率よく低減させることが可能である。
【００５０】
（実施の形態２）
保護回路は、サージが集積回路に供給されることを防ぐための回路であるが、あまりに過
大なサージが瞬間的に加わると、保護回路そのものが破壊される恐れがある。本実施の形
態では、実施の形態１で示した構成に、サージ緩和用の容量を積極的に付加することで、
保護回路３２０が破壊されることなく、効果的に機能させるための構成を説明する。
【００５１】
図３（Ａ）は、本実施の形態における半導体装置の平面構成を示している。端子電極３０
３、保護回路３２０、集積回路３０１を接続する配線３０５を、配線３０５ａと配線３０
５ｂに分離し、他の導電層で形成した配線３０６を介して、配線３０５ａと配線３０５ｂ
を電気的に接続させている。
【００５２】
この際に、配線３０６を端子電極３０２と重なるように配置し、容量３１２を形成する。
容量３１２の容量値は、配線３０６と端子電極３０２の重畳面積と、配線３０６と端子電
極３０２の間に位置する絶縁膜の誘電率及び膜厚を調整することで任意の容量値とするこ
とができる。
【００５３】
図３（Ｂ）は、図３（Ａ）中Ｅ−Ｆで示した部位の断面構成を示している。配線３０５ａ
と配線３０５ｂを、絶縁膜３１０に設けた開口３１１を介して、他の導電層で形成した配
線３０６と電気的に接続させる。また、配線３０６と端子電極３０２の重畳部分が容量３
１２として機能する。
【００５４】
容量３１２は、保護回路３２０に電気的に並列接続されることとなる。容量３１２により
、端子電極に加わったサージを緩和させ、保護回路３２０を破壊することなく効果的に機
能させることができる。
【００５５】
本実施の形態では、端子電極３０２を用いて容量３１２を形成する例を示したが、端子電
極３０３の部分にも必要に応じて容量を形成してもよい。
【００５６】
次に、本実施の形態に示す半導体装置にサージが加わった場合、集積回路に印加される電
圧を計算した結果について、図７及び図８を用いて説明する。
【００５７】
図７に、本実施の形態に示す半導体装置の等価回路図を示す。
【００５８】
図７に示す等価回路は、図５（Ｂ）に示す等価回路において、寄生容量２１３と寄生容量
２１５の間に、容量２１７が保護回路２０７に並列に接続されている。容量２１７は、図
３（Ａ）に示す容量３１２に相当する。
【００５９】
本実施の形態に示す半導体装置の回路計算結果を図８に示す。実施の形態１と同様に、計
算はＳｉｌｖａｃｏ社のＳｍａｒｔ  Ｓｐｉｃｅ回路シミュレータを用いて行い、端子電
極２０３を接地電位とし、１ｋＶのパルスを端子電極２０１に１００ｐｓｅｃ入力した際
の、集積回路２０５に印加される電圧を計算した。図８は、横軸に時間、縦軸に集積回路
２０５に印加される電圧を示す。
【００６０】
本実施の形態に示す半導体装置において、集積回路２０５に印加される電圧が、実施の形
態１に示す半導体装置と比較して、さらに緩和されていることが分かる。これは、端子電
極２０１に印加された電圧は、集積回路２０５に伝達する前に、寄生抵抗２０９、寄生容
量２１３と共に、保護回路２０７に並列に接続された容量２１７へ伝達するため、これら
の寄生抵抗や寄生容量によって時間的な遅延が発生する。このため、集積回路２０５に印
加される電圧の上昇が緩和され、保護回路３２０が破壊されることなく効果的に機能する
ことができる。また、図示していないが、端子電極３０３にも容量を形成することで、サ
ージを緩和する効果をさらに高めることが期待できる。
【００６１】
以上のことから、容量により、端子電極に加わったサージをさらに緩和させることが可能
であり、過大なサージが瞬間的に加わっても、保護回路の破壊を防ぐことができる。すな
わち、より効果的に集積回路に与えるサージの影響を低減させ、集積回路の破壊を防ぐこ
とができる。
【００６２】
（実施の形態３）
本実施形態では、保護回路を含む半導体装置の具体例として光検出装置について説明する
。まず、図９〜図１１を用いて、光検出装置の構成を説明する。図９は、本実施形態の光
検出装置の回路図である。図１０は光検出装置のレイアウトを説明する平面図である。図
１１は、光検出装置の積層構造を説明する断面図である。
【００６３】
図９に示すように、本実施形態の光検出装置１３００は、フォトダイオード１３０１、増
幅回路１３０２、高電源電位ＶＤＤが供給される電源端子１３１１、低電源電位ＶＳＳが
供給される電源端子１３１２、保護回路１３２０を有する。光検出装置１３００では、電
源端子１３１２の電位を接地電位ＧＮＤとすることもできる。
【００６４】
フォトダイオード１３０１は受光した光を電気信号に変換する光電変換素子である。光電
変換素子として、フォトダイオード１３０１の代わりに、フォトトランジスタを設けても
よい。増幅回路１３０２は、フォトダイオード１３０１の出力を増幅するための回路であ
り、ここでは、カレントミラー回路で構成されている。このカレントミラー回路は、１つ
のトランジスタ１３０５と、並列に接続された複数のトランジスタ１３０６とを有する。
トランジスタ１３０６の数でトランジスタ１３０５を流れる電流の増幅率を調節すること
ができる。例えば、フォトダイオード１３０１の出力を１００倍にするには、例えば、１
つのトランジスタ１３０５に対して、９９個のトランジスタ１３０６を並列に接続する。
【００６５】
本実施形態では、増幅回路１３０２のトランジスタ１３０５およびトランジスタ１３０６
は、共にＮチャネル型トランジスタとする。トランジスタ１３０５および複数のトランジ
スタ１３０６の各ソースは、電源端子１３１２に電気的に接続されている。トランジスタ
１３０５のドレインは、トランジスタ１３０５のゲートと、フォトダイオード１３０１の
アノードに電気的に接続されている。複数のトランジスタ１３０６の各ドレインは電源端
子１３１１に電気的に接続されている。複数のトランジスタ１３０６の各ゲートは、トラ
ンジスタ１３０５のゲートに電気的に接続されている。なお、トランジスタ１３０５、１
３０６を共にＰチャネル型トランジスタとすることもできる。
【００６６】
また、増幅回路１３０２の代わりに、フォトダイオード１３０１の出力を減衰する減衰回
路を設けてもよい。この減衰回路はカレントミラー回路で構成することができる。このよ
うなカレントミラー回路は、トランジスタ１３０５の数をトランジスタ１３０６よりも多
くすればよい。例えば、フォトダイオード１３０１の出力を１／１００に減衰するには、
１００個の並列接続されたトランジスタ１３０５に対して、１つのトランジスタ１３０６
を設ければよい。なお、減衰回路として機能させる場合は、端子１３２２を設け、ここか
ら出力を取り出せばよい。
【００６７】
保護回路１３２０はダイオード１３２１を有する。ダイオード１３２１は、電源端子１３
１１と電源端子１３１２の間に挿入され、ダイオード１３２１のカソードが電源端子１３
１１に電気的に接続され、そのアノードが電源端子１３１２に電気的に接続されている。
ＥＳＤなどにより、電源端子１３１１および／または電源端子１３１２に過剰な電圧（サ
ージ）が加わった場合、ダイオード１３２１により電源端子１３１１と電源端子１３１２
が短絡され、増幅回路１３０２、およびフォトダイオード１３０１に過剰な電圧が印加さ
れることを防ぐ。
【００６８】
次に、図１０を参照して、本実施形態の光検出装置１３００の平面配置を説明する。図１
０には、図９に示した増幅回路１３０２のトランジスタ１３０５、１３０６を構成する半
導体膜、フォトダイオード１３０１を構成する半導体膜（光電変換層）、ダイオード１３
２１を構成する半導体膜、および光検出装置１３００の第１層目乃至第３層目の導電膜が
図示されている。光検出装置１３００は、電源端子１３１１および電源端子１３１２を構
成する第４層目の導電膜をさらに有する。
【００６９】
導電膜１４１０は、第１層目の導電膜である。導電膜１４１０は、増幅回路１３０２のト
ランジスタ１３０５およびトランジスタ１３０６のゲート配線（ゲート電極）を構成する
。導電膜１４１０の下方には、絶縁膜を介して、トランジスタ１３０５およびトランジス
タ１３０６を構成する１つの半導体膜が形成されている。この半導体膜と同じ層にダイオ
ード１３２１を構成する半導体膜が形成されている。
【００７０】
導電膜１４１０上には、絶縁膜を介して第２層目の導電膜が形成されている。ここでは、
第２層目の導電膜として、４つの導電膜１４１１乃至導電膜１４１５が形成されている。
導電膜１４１１は、トランジスタ１３０６のドレイン配線、およびダイオード１３２１の
カソードを構成する。導電膜１４１２は、トランジスタ１３０５およびトランジスタ１３
０６それぞれのソース配線を構成する。導電膜１４１３はトランジスタ１３０５のドレイ
ン電極を構成し、導電膜１４１３によって、トランジスタ１３０５のゲート電極はドレイ
ン電極に電気的に接続される。導電膜１４１４は、フォトダイオード１３０１と増幅回路
１３０２を電気的に接続するための電極を構成する。なお、図示していないが、導電膜１
４１２と導電膜１４１５は、第１層目の導電膜で形成された配線電極を介して電気的に接
続されている。
【００７１】
また、導電膜１４１４は、絶縁膜に形成された開口において、第１層目の導電膜１４１０
に電気的に接続されており、このことによりトランジスタ１３０５、１３０６の各ゲート
電極（ゲート配線）がフォトダイオード１３０１のアノードに電気的に接続される。
【００７２】
第２層目の導電膜１４１４上に接して光電変換層１４５０が形成されている。光電変換層
１４５０はフォトダイオード１３０１を構成する。
【００７３】
第２層目の導電膜１４１１乃至導電膜１４１５および光電変換層１４５０を覆う絶縁膜が
形成され、この絶縁膜上に第３層目の導電膜として、導電膜１４２１乃至導電膜１４２３
が形成されている。導電膜１４２１は、この絶縁膜に形成された単数または複数の開口１
４４５において光電変換層１４５０に電気的に接続される。導電膜１４２２は、この絶縁
膜に形成された開口１４４４及び開口１４４２において、導電膜１４１５に電気的に接続
される。導電膜１４２３は、この絶縁膜に形成された開口１４４１及び開口１４４３にお
いて、導電膜１４１１に電気的に接続される。
【００７４】
光検出装置１３００は、さらに、４層目の導電膜を有する。図１１に示すように、４層目
の導電膜は、電源端子１３１１および電源端子１３１２を構成する。本実施形態では、電
源端子１３１１および電源端子１３１２は４層構造の導電膜で形成されている。電源端子
１３１１は、導電膜１４２３に電気的に接続され、電源端子１３１２は導電膜１４２２に
電気的に接続されている。
【００７５】
なお、図１１は光検出装置１３００を構成する膜の積層構造、および異なる層に形成され
た各導電膜の電気的な接続を説明するための断面図であり、図１０の平面図を特定の切断
線で切断した断面図ではないことを断っておく。図１１において、ａ−ｂ間には、第２層
目、第３層目の導電膜と電源端子１３１２との電気的な接続構造を主として図示している
。ｂ−ｃ間には、増幅回路１３０２の断面として、代表的にトランジスタ１３０６を図示
している。ｃ−ｄ間には、第２層目、第３層目の導電膜と電源端子１３１１との電気的な
接続構造、ならびに、フォトダイオード１３０１およびダイオード１３２１の断面構造を
主として図示している。
【００７６】
本実施形態では、集積回路が形成される基板にガラス基板１５００が用いられる。ガラス
基板１５００を通過した光１３０３がフォトダイオード１３０１に入射すると、フォトダ
イオード１３０１は光を電気信号に変換する。この電気信号は増幅回路１３０２で増幅さ
れて、電源端子１３１１と電源端子１３１２間を流れる電流として、光検出装置１３００
から出力される。本実施形態では、ガラス基板１５００の光１３０３が入射する側に、所
定の波長域の光を選択的に透過させるための着色層（カラーフィルター層）を形成するこ
とができる。着色層としては、例えば、顔料を分散させた樹脂などを用いることができる
。
【００７７】
次に、光検出装置の作製方法、および光検出装置の断面構造を説明する。まず、図１２お
よび図１３の断面図、図１８、図１９および図２０の平面図を用いて、トランジスタ１３
０５、１３０６およびダイオード１３２１の作製方法を説明する。
【００７８】
まず、ガラス基板１５００を用意する。ガラス基板１５００は無アルカリガラス基板が好
ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノ
ホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。ガラス基板１５００
の代わりに、石英基板を用いることができる。
【００７９】
次に、ガラス基板１５００上に、厚さ５０〜１３００ｎｍの下地絶縁膜を形成する。ここ
では、図１２（Ａ）に示すように、下地絶縁膜として窒化酸化シリコン膜１５０１および
酸化窒化シリコン膜１５０２でなる２層構造の絶縁膜を形成する。次に、ダイオード１３
２１、トランジスタ１３０５、１３０６の半導体膜を形成するために、厚さ２０〜１００
ｎｍの半導体膜を下地絶縁膜上に形成する。
【００８０】
下地絶縁膜は、ガラス基板１５００に含まれるアルカリ金属（代表的にはＮａ）やアルカ
リ土類金属が拡散して、トランジスタなどの半導体素子の電気的特性に悪影響を及ぼすの
を防ぐために設ける。下地絶縁膜は、単層構造でも積層構造でもよいが、少なくとも１層
アルカリ金属およびアルカリ土類金属の拡散を防止するためのバリア膜を設けることが望
ましい。本実施形態では、バリア膜として窒化酸化シリコン膜１５０１を設けている。バ
リア膜としては、窒化酸化シリコン膜などの窒化酸化物膜、および、窒化シリコン膜、窒
化アルミニウム膜などの窒化物膜が好適である。トランジスタ１３０５、１３０６を構成
する半導体膜と下地絶縁膜との界面準位密度を低減するために、酸化窒化シリコン膜１５
０２が形成されている。
【００８１】
本実施形態では、厚さ１４０ｎｍの窒化酸化シリコン膜１５０１、厚さ１００ｎｍの酸化
窒化シリコン膜１５０２および厚さ５０ｎｍの非晶質シリコン膜１５２０を、１台のＰＥ
ＣＶＤ装置で連続して形成する。窒化酸化シリコン膜１５０１のソースガスはＳｉＨ４、
Ｎ２Ｏ、ＮＨ３およびＨ２である。酸化窒化シリコン膜１５０２のソースガスはＳｉＨ４
およびＮ２Ｏである。非晶質シリコン膜１５２０のソースガスはＳｉＨ４およびＨ２であ
る。ソースガスを変えることで、１つのチャンバー内で３つの膜を連続して形成すること
ができる。
【００８２】
本実施形態では、トランジスタ１３０５、１３０６およびダイオード１３２１を結晶性半
導体膜で形成する。そのため、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。
半導体膜の結晶化方法には、ランプアニール装置や炉を用いた固相成長方法、レーザ光を
照射して半導体膜を溶融させて結晶化させるレーザ結晶化方法などを用いることができる
。
【００８３】
ここでは、下地絶縁膜上に非晶質シリコン膜１５２０を形成し、この非晶質シリコン膜１
５２０を固相成長させて結晶化して、結晶性シリコン膜１５２１を形成する（図１２（Ａ
）、図１２（Ｂ）参照）。ここでは、６００℃以下の加熱温度で、短時間で非晶質シリコ
ン膜１５２０を固相成長させるため、非晶質シリコン膜１５２０に金属元素を添加してい
る。以下に、非晶質シリコン膜１５２０の結晶化方法について具体的に説明する。
【００８４】
まず、非晶質シリコン膜１５２０の表面をオゾン水で処理して、極薄い（数ｎｍ程度）の
酸化膜を形成し、非晶質シリコン膜１５２０表面の濡れ性を向上させる。次で、重量換算
で１０ｐｐｍのニッケルを含む酢酸ニッケル溶液を、スピナーで非晶質シリコン膜１５２
０の表面に塗布する。
【００８５】
次に、炉において、非晶質シリコン膜１５２０を加熱して、結晶性シリコン膜１５２１を
形成する。例えば、この非晶質シリコン膜１５２０を結晶化させるには、例えば、５００
℃、１時間の加熱を行い、引き続き５５０℃、４時間の加熱処理を行えばよい。ニッケル
の触媒的な作用により、短時間、かつ低温で結晶性シリコン膜１５２１を形成することが
できる。また、ニッケルの触媒的な作用により、結晶粒界に不対結合がすくない結晶性シ
リコン膜１５２１を形成することができる。シリコンの結晶化を助長する金族元素として
は、Ｎｉの他、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔなどがある。
【００８６】
これらの金属元素を非晶質シリコン膜１５２０に導入する方法には、これらの金属元素の
溶液を塗布する方法の他に、金属元素を主成分とする膜を非晶質シリコン膜１５２０表面
に形成する方法、プラズマドーピング法などにより金属元素を非晶質シリコン膜１５２０
に添加する方法などがある。
【００８７】
次に、結晶性シリコン膜１５２１の結晶欠陥を修復する、結晶化率を向上させるため、レ
ーザ光を照射する。ここでは、エキシマレーザ光（ＸｅＣｌ：波長３０８ｎｍ）を照射す
る。レーザ光は波長４００ｎｍ以下のビームが好ましい。このようなレーザ光には、例え
ば、ＸｅＣｌエキシマレーザ光などのエキシマレーザ光、ＹＡＧレーザの第２高調波又は
第３高調波などがある。レーザ光を照射する前に、結晶性シリコン膜１５２１の表面に形
成されている酸化膜を希フッ酸などで除去することが好ましい。
【００８８】
本実施形態では、結晶化のために導入したニッケルを結晶性シリコン膜１５２１からゲッ
タリングするための処理を行う。ニッケルは非晶質シリコン膜１５２０の結晶化には有用
であるが、ニッケルが結晶性シリコン膜１５２１に高濃度に存在していると、トランジス
タ１３０５、１３０６のリーク電流を増加させるなど、トランジスタ１３０５、１３０６
の電気的特性を低下させる要因になるからである。以下、ゲッタリング処理の一例を説明
する。
【００８９】
まず、オゾン水で結晶性シリコン膜１５２１の表面を１２０秒程度処理して、結晶性シリ
コン膜１５２１表面に厚さ１−１０ｎｍ程度の酸化膜を形成する。オゾン水の処理の代わ
りに、ＵＶ光を照射してもよい。次に、酸化膜を介して、結晶性シリコン膜１５２１表面
にＡｒを含む非晶質シリコン膜を厚さ１０〜４００ｎｍ程度形成する。この非晶質シリコ
ン膜中のＡｒの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／
ｃｍ３以下が好ましい。また、Ａｒの代わりに、他の第１８族元素を非晶質シリコン膜に
添加してもよい。
【００９０】
第１８族元素を非晶質シリコン膜に添加する目的は、非晶質シリコン膜に歪みを与えて、
非晶質シリコン膜中にゲッタリングサイトを形成することである。第１８族元素の添加に
より歪みが生じる原因は２種類ある。１つは、第１８族元素の添加により結晶にダングリ
ングボンドが形成されることによるものであり、もう１つは、結晶格子間に第１８族元素
が添加されることによるものである。
【００９１】
例えば、ＰＥＣＶＤ法で、Ａｒを含む非晶質シリコン膜（以下、「Ａｒ：ａ−Ｓｉ膜」と
呼ぶ。）を形成するには、ＳｉＨ４、Ｈ２およびＡｒをソースガスに用いればよい。Ａｒ
に対するＳｉＨ４の流量比（ＳｉＨ４／Ａｒ）が１／９９９以上１／９以下とすることが
好ましい。また、プロセス温度は５００℃以上１３００℃以下が好ましい。ソースガスを
励起させるためのＲＦパワー密度は、０．００１７Ｗ／ｃｍ２以上０．４８Ｗ／ｃｍ２以
下とすることが好ましい。プロセス圧力は、１．３３３Ｐａ以上６６．６５Ｐａ以下が好
ましい。
【００９２】
例えば、スパッタリング法で、Ａｒ：ａ−Ｓｉ膜を形成するには、ターゲットに単結晶シ
リコンを用い、スパッタ用ガスにＡｒを用いればよい。Ａｒガスをグロー放電させ、Ａｒ
イオンで単結晶シリコンターゲットをスパッタリングすることで、Ａｒを含んだ非晶質シ
リコン膜を形成することができる。非晶質シリコン膜中のＡｒの濃度は、グロー放電させ
るためのパワー、圧力、温度などにより調節することができる。プロセス圧力は、０．１
Ｐａ以上５Ｐａ以下とすればよい。圧力は低いほど、非晶質シリコン膜中のＡｒの濃度を
高くすることができ、１．５Ｐａ以下が好ましい。プロセス中にガラス基板１５００を特
段加熱する必要はなく、プロセス温度を１３００℃以下とすることが好ましい。
【００９３】
Ａｒ：ａ−Ｓｉ膜を形成した後、ゲッタリングのために、炉において、６５０℃、３分の
加熱処理を行う。この加熱処理により、結晶性シリコン膜１５２１に含まれているＮｉは
Ａｒ：ａ−Ｓｉ膜に析出し、捕獲される。この結果、結晶性シリコン膜１５２１のＮｉの
濃度を低下させることができる。加熱処理の完了後、エッチング処理によりＡｒ：ａ−Ｓ
ｉ膜を除去する。このエッチング処理では、酸化膜がエッチングストッパとして機能する
。Ａｒ：ａ−Ｓｉ膜を除去した後、結晶性シリコン膜１５２１の表面の酸化膜を希フッ酸
などで除去する。以上により、Ｎｉが低減された結晶性シリコン膜１５２１が形成される
。
【００９４】
次に、結晶性シリコン膜１５２１にアクセプタ元素を添加する。これは、トランジスタ１
３０５、１３０６のしきい値電圧を制御するためである。例えば、アクセプタ元素として
ボロンを用い、結晶性シリコン膜１５２１に、１×１０１６〜５×１０１７ａｔｏｍｓ／
ｃｍ３の濃度でボロンが含まれるよう添加する。
【００９５】
次いで、結晶性シリコン膜１５２１上にレジストマスクを形成し、レジストマスクを用い
て、結晶性シリコン膜１５２１をエッチングして、図１２（Ｃ）に示すように、ダイオー
ド１３２１を構成する半導体膜１４００、ならびに増幅回路１３０２を構成する半導体膜
１４０５を島状に形成する。図１８に、半導体膜１４００および半導体膜１４０５の平面
配置を示す。
【００９６】
本実施形態では、半導体膜１４００および半導体膜１４０５をシリコン膜で形成したが、
ゲルマニウム、シリコンゲルマニウム、炭化シリコンなど他の半導体膜で形成することが
できる。また、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどの化合物半
導体膜、酸化亜鉛（ＺｎＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化スズ（Ｓｎ
Ｏ）、などの酸化物半導体膜で形成することもできる。
【００９７】
次に、図１２（Ｃ）に示すように、半導体膜１４００および半導体膜１４０５上にゲート
絶縁膜を形成する。ここでは、ゲート絶縁膜として、厚さ３０ｎｍの酸化窒化シリコン膜
１５０３を形成する。この酸化窒化シリコン膜１５０３は、ＰＥＣＶＤ法で、ソースガス
にＳｉＨ４およびＮ２Ｏを用いて形成される。
【００９８】
さらに、ゲート絶縁膜上に導電膜１４１０を構成する導電膜として、厚さ３０ｎｍの窒化
タンタル膜１５２５と、厚さ１７０ｎｍのタングステン膜１５２６でなる２層構造の導電
膜を形成する。窒化タンタル膜１５２５とタングステン膜１５２６はスパッタ法で形成さ
れる。窒化タンタル膜１５２５とタングステン膜１５２６の積層膜の代わりに、例えば、
窒化タングステン膜とタングステン膜の積層膜、または窒化モリブデン膜とモリブデン膜
の積層膜を形成することができる。本実施形態では、導電膜１４１０を不純物添加用のマ
スクに用い、半導体膜１４０５に自己整合的にソース領域、ドレイン領域、および低濃度
不純物領域を形成するため、上面から見た大きさが上層の導電膜の方が下層の導電膜より
も小さくなるようにする。このような導電膜１４１０の形成を容易にするため、上層の導
電膜に対して下層の導電膜のエッチング速度が小さいことが望ましい。この点で、窒化タ
ンタル膜１５２５とタングステン膜１５２６の積層膜は好ましい。
【００９９】
次に、タングステン膜１５２６上に、レジストマスク１５２７を形成する。このレジスト
マスク１５２７を用いて、２回のエッチング処理を行う。まず、図１２（Ｄ）に示すよう
に、レジストマスク１５２７を用いて窒化タンタル膜１５２５およびタングステン膜１５
２６をエッチングする。この１回目のエッチングで、窒化タンタル膜１５２５およびタン
グステン膜１５２６でなる積層膜の断面の形状は、テーパー状に加工される。このエッチ
ング処理は、例えば、エッチング用ガスにＣＦ４、Ｃｌ２およびＯ２の混合ガスを用い、
ＩＣＰ（誘導結合型プラズマ）エッチング装置で行うことができる。
【０１００】
さらに、レジストマスク１５２７を用い、図１２（Ｅ）に示すように、上層のタングステ
ン膜１５２６を選択的にエッチングする。このエッチング処理は異方性エッチング処理で
あり、例えば、エッチング用ガスにＣｌ２、ＳＦ６およびＯ２の混合ガスを用い、ＩＣＰ
エッチング装置で行うことができる。この２回のエッチング処理により、第１層目の導電
膜１４１０が形成される。導電膜１４１０において、タングステン膜１５２６の端部は、
窒化タンタル膜１５２５上面にあり、上面から見た場合、タングステン膜１５２６の形状
は、窒化タンタル膜１５２５よりも小さい。図１９（Ｂ）に、半導体膜１４０５および導
電膜１４１０の平面配置図を示す。
【０１０１】
レジストマスク１５２７を除去した後、図１３（Ａ）に示すように、半導体膜１４００の
高抵抗領域およびＰ型不純物領域となる領域を覆って、レジストマスク１５２８を形成す
る。次いで、半導体膜１４００および半導体膜１４０５にドナー元素を添加し、Ｎ型の不
純物領域を形成する。ここでは、ドナー元素としてリンを添加する。まず、半導体膜１４
０５にＮ型の低濃度不純物領域を形成するため、低ドーズ量、高加速電圧の条件下で、半
導体膜１４００および半導体膜１４０５にリンを添加する。リンのソースガスにはＰＨ３
を用いることができる。この条件下では、導電膜１４１０の窒化タンタル膜１５２５およ
びタングステン膜１５２６が積層している部分のみがマスクとして機能し、導電膜１４１
０の窒化タンタル膜１５２５のみで構成されている部分はリンが通過し、半導体膜１４０
５に低濃度不純物領域１５３０が形成される。さらに、半導体膜１４００にも低濃度不純
物領域１５３１が形成される。
【０１０２】
次に、トランジスタ１３０５、１３０６のソース領域、ドレイン領域、ならびにダイオー
ド１３２１のＮ型不純物領域を形成するため、高ドーズ量、低加速電圧の条件下でリンを
添加する。この条件下では、導電膜１４１０全体がマスクとして機能し、図１３（Ｂ）に
示すように、半導体膜１４０５に、Ｎ型高濃度不純物領域１４０６、低濃度不純物領域１
４０７およびチャネル形成領域１４０８が自己整合的に形成される。Ｎ型高濃度不純物領
域１４０６は、ソース領域またはドレイン領域として機能する。また、半導体膜１４００
には、ＰＩＮ接合を構成するＮ型不純物領域１４０１が形成される。
【０１０３】
レジストマスク１５２８を除去した後、図１３（Ｃ）に示すように、半導体膜１４０５全
体、ならびに半導体膜１４００の高抵抗領域およびＮ型不純物領域となる領域を覆って、
レジストマスク１５２９を形成する。次いで、半導体膜１４００にアクセプタ元素を添加
し、Ｐ型の不純物領域を形成する。ここでは、アクセプタ元素としてボロンを添加する。
ボロンのソースガスにはＢ２Ｈ６を用いることができる。高ドーズ量、低加速電圧の条件
下でボロンを添加することで、半導体膜１４００にＰ型不純物領域１４０２が形成される
。また、図１３（Ａ）乃至図１３（Ｃ）の不純物元素の添加工程でドナー元素およびアク
セプタ元素を添加しなかった領域は、高抵抗領域１４０３となる。図１９（Ａ）は、ダイ
オード１３２１の平面図である。
【０１０４】
本実施の形態では、Ｎ型不純物領域１４０１とＰ型不純物領域１４０２が互いに接する境
界線が平面図において櫛歯状（凹凸状）となるようにしている。このようにすることで、
半導体膜１４００の長辺の長さよりも、ダイオード１３２１の接合長を長くすることがで
きる。
【０１０５】
図１９（Ａ）には、Ｎ型不純物領域１４０１と導電膜１４１１との接続部を構成する開口
１４３１、Ｐ型不純物領域１４０２と導電膜１４１１との接続部を構成する開口１４３２
も図示されている。
【０１０６】
レジストマスク１５２９を除去した後、図１３（Ｄ）に示すように、導電膜１４１０を覆
ってガラス基板１５００上に第１層目の層間絶縁膜を形成する。本実施形態では、この層
間絶縁膜を３層構造としている。１層目は、厚さ３０ｎｍの酸化窒化シリコン膜１５０４
であり、２層目は厚さ１６５ｎｍの窒化酸化シリコン膜１５０５であり、３層目は厚さ６
００ｎｍの酸化窒化シリコン膜１５０６である。これらの膜は、ＰＥＣＶＤ装置で形成さ
れる。
【０１０７】
まず、ＳｉＨ４およびＮ２Ｏをソースガスに用いて、酸化窒化シリコン膜１５０４を形成
する。そして、加熱処理を行い、半導体膜１４００および半導体膜１４０５に添加したリ
ンおよびボロンを活性化する。ここでは、４８０℃、１時間の加熱処理を行う。この加熱
処理の完了後、ＰＥＣＶＤ装置で窒化酸化シリコン膜１５０５、および酸化窒化シリコン
膜１５０６を形成する。窒化酸化シリコン膜１５０５のソースガスには、ＳｉＨ４、Ｎ２
Ｏ、ＮＨ３およびＨ２を用い、窒化酸化シリコン膜１５０５中の水素濃度が高くなるよう
にする。酸化窒化シリコン膜１５０６のソースガスにはＳｉＨ４およびＮ２Ｏが用いられ
る。酸化窒化シリコン膜１５０６の形成後、加熱処理を行い、窒化酸化シリコン膜１５０
５の水素を拡散させ、半導体膜１４００および半導体膜１４０５に含まれる不対結合手を
水素により終端させる。この加熱処理は、５００〜１３００℃の温度で行うことができる
。
【０１０８】
以降の工程は、図１４乃至図１７の断面図、および図１８および図２１の平面図を用いて
説明する。なお、図１４乃至図１７の図示の方法は、図１１と同様である。
【０１０９】
レジストのマスクを用いて、酸化窒化シリコン膜１５０３、酸化窒化シリコン膜１５０４
、窒化酸化シリコン膜１５０５および酸化窒化シリコン膜１５０６でなる積層膜をエッチ
ングして、コンタクトホールとなる開口を形成する。開口を形成する部分は、導電膜１４
１１と半導体膜１４００のＮ型不純物領域１４０１との接続部、導電膜１４１５と半導体
膜１４００のＰ型不純物領域１４０２との接続部、導電膜１４１１と半導体膜１４０５の
Ｎ型高濃度不純物領域１４０６との接続部、導電膜１４１２と半導体膜１４０５のＮ型高
濃度不純物領域１４０６との接続部、導電膜１４１３と導電膜１４１０の接続部、導電膜
１４１４と導電膜１４１０との接続部である。
【０１１０】
Ｎ型不純物領域１４０１を導電膜１４１１に電気的に接続するために、開口１４３１がＮ
型不純物領域１４０１に複数形成され、Ｐ型不純物領域１４０２を導電膜１４１２に電気
的に接続するために、開口１４３２がＰ型不純物領域１４０２に複数形成されている（図
１９（Ａ）参照）。このように、多数の開口１４３１、１４３２を形成することにより、
Ｎ型不純物領域１４０１と導電膜１４１１とのコンタクト抵抗、およびＰ型不純物領域１
４０２と導電膜１４１２とのコンタクト抵抗を小さくすることができる。
【０１１１】
次に、酸化窒化シリコン膜１５０６上に、第２層目の導電膜１４１１乃至導電膜１４１５
を構成する導電膜を形成する。ここでは、スパッタ法で厚さ４００ｎｍのチタン膜を形成
する。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッ
チングして、導電膜１４１１乃至導電膜１４１５を形成する（図１４（Ａ）参照）。図２
０に、第２層目の導電膜１４１１乃至導電膜１４１５の平面図を示す。
【０１１２】
なお、２層目の導電膜１４１１乃至導電膜１４１５、および３層目の導電膜１４２１乃至
導電膜１４２３は、チタン、チタン合金、チタン化合物、モリブデン、モリブデン合金、
またはモリブデン化合物でなる膜が好ましい。これらの導電性材料でなる膜は耐熱性が高
いこと、シリコン膜との接触によって電蝕されにくいこと、マイグレーションが起こりに
くいことなどの長所があるからである。
【０１１３】
次に、図１４（Ａ）に示すように、酸化窒化シリコン膜１５０６上に、フォトダイオード
１３０１を構成する光電変換層１４５０を形成する。ここでは、光電変換層１４５０とし
て、ＰＥＣＶＤ装置を用いて非晶質シリコン膜を形成する。また、光電変換層１４５０に
ＰＩＮ接合を設けるため、光電変換層１４５０をＰ型の導電性を示す層、Ｉ型の導電性を
示す層、およびＮ型の導電性を示す層でなる３層構造とする。なお、光電変換層１４５０
は、非晶質シリコン膜に限定されるものではなく、例えば、微結晶シリコン膜でもよいし
、単結晶シリコン膜でもよい。
【０１１４】
まず、導電膜１４１１乃至導電膜１４１５を覆って、ＰＥＣＶＤ装置により厚さ６０ｎｍ
のＰ型非晶質シリコン膜１４５１、厚さ４００ｎｍのＩ型非晶質シリコン膜１４５２、お
よび厚さ８０ｎｍのＮ型非晶質シリコン膜１４５３を連続して形成する。Ｐ型非晶質シリ
コン膜１４５１のソースガスにＳｉＨ４、Ｈ２およびＢ２Ｈ６を用いて、ボロンを添加す
る。また、Ｉ型非晶質シリコン膜１４５２のソースガスにＳｉＨ４およびＨ２を用い、ド
ナーおよびアクセプタとなる不純物元素を意図的に添加しない非晶質リコン膜を形成する
。Ｎ型非晶質シリコン膜１４５３のソースガスにＳｉＨ４、Ｈ２およびＰＨ３を用いて、
リンを添加する。次いで、レジストのマスクを用いて、非晶質シリコン膜１４５１乃至非
晶質シリコン膜１４５３でなる積層膜をエッチングして、光電変換層１４５０を形成する
（図１４（Ａ）参照）。
【０１１５】
ここでは、１枚のガラス基板１５００上に複数の光検出装置１３００が同時に作製される
。光検出装置１３００が完成した後は、光検出装置１３００のサイズに合わせてガラス基
板１５００を切断し、１つずつの装置に分割する。ここでは、分割した後の光検出装置１
３００の側面を良好にパッシベーションするため、図１４（Ｂ）に示すように、光検出装
置１３００の周囲１５４１（点線で示す部分）の酸化窒化シリコン膜１５０６を除去する
。この工程は、エッチング処理で行うことができる。
【０１１６】
次に、窒化酸化シリコン膜１５０５、酸化窒化シリコン膜１５０６、導電膜１４１１乃至
導電膜１４１５および光電変換層１４５０を覆って、第２層目の層間絶縁膜を形成する。
ここでは、図１４（Ｃ）に示すように、厚さ１００ｎｍの窒化酸化シリコン膜１５０７お
よび厚さ８００ｎｍの酸化シリコン膜１５０８でなる２層の絶縁膜を形成する。
【０１１７】
窒化酸化シリコン膜１５０７は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ
３およびＨ２を用いて形成する。窒化酸化シリコン膜１５０７はパッシベーション膜とし
て機能する。窒化酸化シリコン膜１５０７の代わりに窒化シリコン膜を形成してもよい。
窒化シリコン膜はＰＥＣＶＤ装置でソースガスにＳｉＨ４、ＮＨ３およびＨ２を用いて形
成することができる。また、酸化シリコン膜１５０８は、ソースガスに、Ｏ２、およびテ
トラエトキシシラン（略称ＴＥＯＳ、化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いて、ＰＥＣＶ
Ｄ装置で形成する。酸化シリコン膜１５０８の代わりに、ＰＥＣＶＤ装置で酸化窒化シリ
コン膜を形成してもよい。
【０１１８】
次に、レジストのマスクを用いて、窒化酸化シリコン膜１５０７および酸化シリコン膜１
５０８でなる積層膜をエッチングして、開口１４４１乃至開口１４４５を形成する（図１
０参照）。それぞれの開口は、一箇所に限らず、複数箇所に分けて設けてもよい。
【０１１９】
開口１４４１は、導電膜１４１１と導電膜１４２３との接続部を形成する開口であり、ダ
イオード１３２１のＮ型不純物領域１４０１に対して、分散して形成されている（図１０
、図１５（Ａ）参照）。開口１４４２は、導電膜１４１５と導電膜１４２２との接続部を
形成する開口であり、ダイオード１３２１のＰ型不純物領域１４０２に対して、分散して
形成されている。開口１４４３、および開口１４４４は、増幅回路１３０２の内部配線（
導電膜１４１１、および導電膜１４１５）と、導電膜１４２２、導電膜１４２３との電気
的な接続部を形成する。開口１４４５は、光電変換層１４５０と導電膜１４２１との電気
的な接続部を構成する。
【０１２０】
次に、酸化シリコン膜１５０８上に、第３層目の導電膜１４２１乃至導電膜１４２３を構
成する導電膜を形成する。ここでは、スパッタ法で厚さ２００ｎｍのチタン膜を形成する
。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッチン
グして、導電膜１４２１乃至導電膜１４２３を形成する（図１５（Ａ）参照）。
【０１２１】
次に、図１５（Ｂ）に示すように、窒化酸化シリコン膜１５０１を残して、光検出装置１
３００の周囲１５４２（点線で示す部分）から、絶縁膜（１５０２乃至１５０８）を除去
する。この工程は、エッチング処理で行うことができる。このように、集積回路の周囲か
ら絶縁膜を除去するのは、図１４（Ｂ）の工程で酸化窒化シリコン膜１５０６を除去した
のと同様に、ガラス基板１５００を分割した後の光検出装置１３００の側面を良好にパッ
シベーションするためである。
【０１２２】
次に、図１６（Ａ）に示すように、厚さ１００ｎｍの窒化酸化シリコン膜１５０９を形成
する。窒化酸化シリコン膜１５０９は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ
、ＮＨ３およびＨ２を用いて形成する。窒化酸化シリコン膜１５０９はパッシベーション
膜として機能する。窒化酸化シリコン膜１５０９によって、３層目の導電膜１４２１乃至
導電膜１４２３、および全ての絶縁膜（１５０１乃至１５０８）の露出している面が覆わ
れる。したがって、増幅回路１３０２、フォトダイオード１３０１および保護回路１３２
０を含む光検出装置１３００は、ガラス基板１５００側はバリア層である窒化酸化シリコ
ン膜１５０１でパッシベーションされ、かつ、電源端子１３１１および電源端子１３１２
が形成される側は窒化酸化シリコン膜１５０９でパッシベーションされている。このよう
な構造により、光検出装置１３００に水分または有機物などの不純物の侵入を防ぐことが
できる。
【０１２３】
次に、レジストのマスクを用いて窒化酸化シリコン膜１５０９をエッチングし、導電膜１
４２２の電源端子１３１２との接続部、および導電膜１４２３の電源端子１３１１との接
続部に、開口１４７３および開口１４７４（図１６（Ｂ）及び図２１参照）を形成する。
【０１２４】
次に、図１６（Ｂ）に示すように、封止膜１５１０を形成する。封止膜１５１０により、
集積回路の上面および側面が封止される。封止膜１５１０の厚さは１μｍ以上、好ましく
は、１〜３０μｍ程度とする。このように厚く形成するため、封止膜１５１０は樹脂膜で
形成することが好ましい。ここでは、印刷法により、感光性のエポキシ−フェノール系樹
脂膜を形成することで、電源端子１３１１および電源端子１３１２との接続部である開口
１４７３および開口１４７４と重なる位置に、開口１４７１および開口１４７２（図１６
（Ｂ）及び図２１参照）を有する封止膜１５１０を形成する。
【０１２５】
次に、封止膜１５１０上に電源端子１３１１、および電源端子１３１２を形成する。図２
１は、電源端子１３１１および電源端子１３１２の平面配置図を示す。図２１には、第３
層目の導電膜１４２１乃至導電膜１４２３、封止膜１５１０に形成された開口１４７１、
１４７２、ならびに、窒化酸化シリコン膜１５０９に形成された開口１４７３および開口
１４７４も図示している。
【０１２６】
本実施形態では、電源端子１３１１および電源端子１３１２を４層構造の導電膜で形成す
る。まず、１層目の導電膜１４６１をスクリーン印刷法などの印刷法で形成する（図１７
参照）。本実施形態では、ニッケル粒子を含む導電性ペーストを用いて、スクリーン印刷
法により導電膜１４６１を厚さ１５μｍ程度に形成する。
【０１２７】
導電性ペーストは、樹脂でなるバインダーに金属粒子、または金属の粉体が分散している
材料である。このような導電性ペーストを固化することで、導電性樹脂膜が形成される。
よって、導電膜１４６１は導電性樹脂膜で構成されているため、ハンダとの密着性に乏し
い。そこで、電源端子１３１１および電源端子１３１２のハンダとの密着性を高めるため
、導電膜１４６１の上面にそれぞれ、メタルマスクを用いたスパッタ法で、所定の形状の
導電膜を形成する。ここでは、導電膜１４６１上に、それぞれ、３層構造の導電膜を形成
する。１層目の導電膜１４６２は厚さ１５０ｎｍのチタン膜であり、２層目の導電膜１４
６３は厚さ７５０ｎｍのニッケル膜であり、３層目の導電膜１４６４は厚さ５０ｎｍのＡ
ｕ膜である。以上の工程で、４層構造の電源端子１３１１および電源端子１３１２が完成
する。（図１１参照。）
【０１２８】
次に、光検出装置１３００の周囲１５４２（図１６（Ｂ）の点線で示す部分）でガラス基
板１５００を切断し、１つずつの光検出装置１３００に分割する。ガラス基板１５００の
切断は、ダイシング法、レーザカット法などを用いることができる。ガラス基板１５００
を分断する前に、ガラス基板１５００の裏面を研磨または研削して、ガラス基板１５００
を薄くすることもできる。この工程は、スパッタ法で導電膜１４６２乃至導電膜１４６４
を形成する前に行うことが好ましい。ガラス基板１５００を薄くしておくことで、ガラス
基板１５００を切断するために用いる切削工具の消耗を低減することができる。また、ガ
ラス基板１５００を薄くすることで、光検出装置１３００を薄くすることができる。例え
ば、０．５ｍｍ程度の厚さのガラス基板１５００を０．２５ｍｍ程度に薄くすることがで
きる。ガラス基板１５００を薄くする場合、ガラス基板１５００の裏面および側面を樹脂
膜で覆い、ガラス基板１５００を保護することが好ましい。
【０１２９】
以上、本実施形態では、機能回路のトランジスタと、保護回路のダイオードを同時に作製
することを説明した。本実施形態のように、トランジスタの半導体膜と同じ工程で形成さ
れる半導体膜で保護回路のダイオードを形成することは、工程が複雑にならず好ましい。
本実施形態のように、保護回路のダイオードを機能回路のトランジスタと同時に作製し、
電源端子と集積回路の間に、保護回路を配線を分岐させることなく設けることで、半導体
装置のサージに対する耐性を向上することができる。
【０１３０】
（実施の形態４）
実施の形態３では、非晶質半導体膜を結晶化して形成した結晶性半導体膜を用いて、各機
能回路を作製する方法を説明した。本発明の一形態である半導体装置は、絶縁表面上の単
結晶半導体膜を用いて形成することもできる。本実施の形態では、絶縁表面上に単結晶半
導体膜を形成する方法を説明する。
【０１３１】
図２２（Ａ）に示すように、ガラス基板８００を用意する。ガラス基板８００は、単結晶
半導体基板から分割された単結晶半導体層を支持する支持基板である。ガラス基板８００
には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０
×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以
下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また
、機能回路の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アル
カリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラ
ス基板、バリウムホウケイ酸ガラス基板などがある。
【０１３２】
また、ガラス基板８００の代わりに、セラミック基板、石英基板やサファイア基板などの
絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンや
ガリウムヒ素など半導体でなる半導体基板などを用いることができる。
【０１３３】
図２２（Ｂ）に示すように、単結晶半導体基板８０１を用意する。単結晶半導体基板８０
１から分離された単結晶半導体膜をガラス基板８００に貼り合わせることで、ＳＯＩ基板
が作製される。単結晶半導体基板８０１には、シリコン、ゲルマニウム、シリコンゲルマ
ニウム、炭化シリコンなどの第１４族元素でなる単結晶半導体基板を用いることができる
。また、本実施の形態では、ガラス基板８００には、単結晶半導体基板８０１よりも大き
いサイズの基板が用いられている。
【０１３４】
図２２（Ｃ）に示すように、単結晶半導体基板８０１上に絶縁膜８０２を形成する。絶
縁膜８０２は単層構造、積層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ
以下とすることができる。絶縁膜８０２を構成する膜には、酸化シリコン、窒化シリコン
、酸化窒化シリコン、窒化酸化シリコン、酸化ゲルマニウム、窒化ゲルマニウム、酸化窒
化ゲルマニウム、窒化酸化ゲルマニウムなどのシリコンまたはゲルマニウムを組成に含む
絶縁材料でなる膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化
ハフニウムなどの金属酸化物でなる絶縁膜、窒化アルミニウムなどの金属窒化物でなる絶
縁膜、酸化窒化アルミニウムなどの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウ
ムなどの金属の窒化酸化物でなる絶縁膜を用いることもできる。絶縁膜８０２を構成する
絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板８０１を酸化するまたは窒化するな
どの方法により形成することができる。
【０１３５】
また、絶縁膜８０２には、不純物がガラス基板８００から、単結晶半導体膜に拡散するこ
とを防止できるような膜を少なくとも１層設けることが好ましい。このような膜には、窒
化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、および窒化酸化アルミニウム
膜などがある。このような膜を含ませることで、絶縁膜８０２をバリア層として機能させ
ることができる。
【０１３６】
例えば、絶縁膜８０２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００
ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化
アルミニウム膜で、絶縁膜８０２を形成することができる。
【０１３７】
絶縁膜８０２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機
能の高い絶縁膜で構成する。このような膜は、厚さ５ｎｍ乃至２００ｎｍの窒化シリコン
膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などで形
成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが
、内部応力が高い。そのため、単結晶半導体基板８０１と接する下層の絶縁膜には、上層
の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜に
は、酸化シリコン膜および酸化窒化シリコン膜、および単結晶半導体基板８０１を熱酸化
して形成した熱酸化膜などがある。これらの絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下と
することができる。
【０１３８】
本実施の形態では、絶縁膜８０２を絶縁膜８０２ａと絶縁膜８０２ｂでなる２層構造とす
る。絶縁膜８０２ａとして、ソースガスにＳｉＨ４およびＮ２Ｏを用いてＰＥＣＶＤ法に
より厚さ１００ｎｍの酸化窒化シリコン膜を形成し、絶縁膜８０２ｂとして、ソースガス
にＳｉＨ４、Ｎ２ＯおよびＮＨ３を用いてＰＥＣＶＤ法により厚さ５０ｎｍの窒化酸化シ
リコン膜を形成する。
【０１３９】
次に、図２２（Ｄ）に示すように、絶縁膜８０２を介して、電界で加速されたイオンでな
るイオンビーム８０５を単結晶半導体基板８０１に照射して、単結晶半導体基板８０１の
表面から所定の深さの領域に脆化層８０３を形成する。このイオン照射工程は、加速され
たイオン種でなるイオンビーム８０５を単結晶半導体基板８０１に照射することで、イオ
ン種を構成する元素を単結晶半導体基板８０１に添加する工程である。イオンビーム８０
５を単結晶半導体基板８０１に照射すると、加速されたイオン種の衝撃により、単結晶半
導体基板８０１の所定の深さに結晶構造が脆くなっている層が形成され、この層が脆化層
８０３である。脆化層８０３が形成される領域の深さは、イオンビーム８０５の加速エネ
ルギーとイオンビーム８０５の侵入角度によって調節することができる。加速エネルギー
は加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領
域に脆化層８０３が形成される。つまり、イオンが侵入する深さで、単結晶半導体基板８
０１から分離される単結晶半導体膜の厚さが決定される。脆化層８０３が形成される深さ
は５０ｎｍ以上５００ｎｍ以下であり、５０ｎｍ以上２００ｎｍ以下が好ましい。
【０１４０】
イオンビーム８０５を単結晶半導体基板８０１に照射するには、質量分離を伴うイオン注
入法だけでなく、質量分離を伴わないイオンドーピング法で行うことができる。
【０１４１】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を生
成することができる。ソースガスから生成されるイオン種およびその割合は、プラズマの
励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節すること
で、変化させることができる。イオンドーピング法で脆化層８０３の形成を行う場合、Ｈ
＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が、７０％以上イオンビーム８０５に含まれる
ようにすることが好ましく、Ｈ３＋の割合は８０％以上がより好ましい。それは脆化層８
０３を浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、また、
水素ガスを励起することで生成されたプラズマ中のＨ３＋イオンの割合を高くすることで
、原子状水素を効率よく単結晶半導体基板８０１に添加することができるからである。
【０１４２】
水素ガスを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上
２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃ
ｍ２以下とすることができる。この条件で水素イオンを照射することで、イオンビーム８
０５に含まれるイオン種、およびその割合にもよるが、脆化層８０３を単結晶半導体基板
８０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【０１４３】
例えば、単結晶半導体基板８０１が単結晶シリコン基板であり、絶縁膜８０２ａが厚さ５
０ｎｍの酸化窒化シリコン膜であり、絶縁膜８０２ｂが厚さ５０ｎｍの窒化酸化シリコン
膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ
／ｃｍ２の条件下では、単結晶半導体基板８０１から厚さ１２０ｎｍ程度の単結晶シリコ
ン膜を分離することができる。また、絶縁膜８０２ａを厚さ１００ｎｍの酸化窒化シリコ
ン膜とし、他は同じ条件で水素イオンを照射することで、単結晶半導体基板８０１から厚
さ７０ｎｍ程度の単結晶シリコン膜を分離することができる。
【０１４４】
イオン照射工程のソースガスには、水素の他に、ヘリウム（Ｈｅ）や、塩素ガス（Ｃｌ２
ガス）およびフッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
【０１４５】
脆化層８０３を形成した後、絶縁膜８０２の上面に、図２２（Ｅ）に示すように、絶縁膜
８０４を形成する。絶縁膜８０４を形成する工程では、単結晶半導体基板８０１の加熱温
度は、脆化層８０３に添加した元素または分子が析出しない温度とし、その加熱温度は３
５０℃以下が好ましい。言い換えると、この加熱処理は脆化層８０３からガスが抜けない
温度で行う。なお、絶縁膜８０４は、イオン照射工程を行う前に形成することもできる。
この場合は、絶縁膜８０４を形成するときのプロセス温度を３５０℃以上にすることがで
きる。
【０１４６】
絶縁膜８０４は、平滑で親水性の接合面を単結晶半導体基板８０１の表面に形成するため
膜である。絶縁膜８０４の厚さ５ｎｍ以上５００ｎｍ以下が好ましく、１０ｎｍ以上２０
０ｎｍ以下がより好ましい。絶縁膜８０４として、酸化シリコン膜、酸化窒化シリコン膜
を形成することができる。ここでは、ソースガスにＴＥＯＳおよびＯ２を用いて、ＰＥＣ
ＶＤ法で厚さ５０ｎｍの酸化シリコン膜を形成する。
【０１４７】
なお、絶縁膜８０２または絶縁膜８０４の一方を形成しなくてもよい。また、ガラス基板
８００に単層構造または積層構造の絶縁膜を形成してもよい。この絶縁膜は絶縁膜８０２
と同様に形成することができ、積層構造とする場合は、バリア層となる絶縁膜は、ガラス
基板８００に接して形成することが好ましい。また、ガラス基板８００に絶縁膜を形成し
た場合、絶縁膜８０２、および絶縁膜８０４は形成しなくてもよい。
【０１４８】
図２２（Ｆ）は接合工程を説明する断面図であり、ガラス基板８００と単結晶半導体基板
８０１とを貼り合わせた状態を示している。接合工程を行うには、まず、ガラス基板８０
０、ならびに、絶縁膜８０２、８０４が形成された単結晶半導体基板８０１を超音波洗浄
する。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。メガヘルツ
超音波洗浄の後、ガラス基板８００および単結晶半導体基板８０１の双方、または一方を
オゾン水で洗浄することもできる。オゾン水で洗浄することで、有機物の除去が促進され
、表面の親水性を向上させることができる。
【０１４９】
洗浄工程の後、絶縁膜８０４を介して、ガラス基板８００と単結晶半導体基板８０１を貼
り合わせる。ガラス基板８００の表面と絶縁膜８０４の表面とを密着させると、ガラス基
板８００と絶縁膜８０４との界面に化学結合が形成され、ガラス基板８００と絶縁膜８０
４が接合する。接合工程は加熱処理を伴わずに常温で行うことができるため、単結晶半導
体基板８０１を貼り付ける基板にガラス基板８００のような耐熱性の低い基板を用いるこ
とが可能である。
【０１５０】
ガラス基板８００と絶縁膜８０４との結合力を増加させるため、ガラス基板８００と単結
晶半導体基板８０１を密着させた後、加熱処理を行うことが好ましい。この処理温度は、
脆化層８０３に亀裂を生じさせない温度であり、例えば、７０℃以上３００℃以下とする
ことができる。
【０１５１】
次いで、４００℃以上の加熱処理を行い、脆化層８０３において単結晶半導体基板８０１
を分割し、単結晶半導体基板８０１から単結晶半導体膜８０６を分離する。図２２（Ｇ）
は、単結晶半導体基板８０１から単結晶半導体膜８０６を分離する分離工程を説明する図
である。図２２（Ｇ）に示すように、分離工程により、ガラス基板８００上に単結晶半導
体膜８０６が形成される。８０１Ａを付した要素は、単結晶半導体膜８０６が分離された
後の単結晶半導体基板８０１を示している。
【０１５２】
４００℃以上の加熱処理を行うことで、ガラス基板８００と絶縁膜８０４との接合界面に
形成された水素結合は、水素結合から共有結合に変化するため、結合力が増加する。また
、温度上昇によって、脆化層８０３に形成されている微小な孔には、イオン照射工程で添
加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化層８０３の微小な
孔に体積変化が起こり、脆化層８０３に亀裂が生じるので、脆化層８０３に沿って単結晶
半導体基板８０１が分割される。絶縁膜８０４はガラス基板８００に接合しているので、
ガラス基板８００上には単結晶半導体基板８０１から分離された単結晶半導体膜８０６が
固定されることになる。単結晶半導体膜８０６を単結晶半導体基板８０１から分離するた
めの加熱処理の温度は、ガラス基板８００の歪み点を越えない温度とし、４００℃以上７
００℃以下で行うことができる。
【０１５３】
図２２（Ｇ）に示す分離工程を完了することで、ガラス基板８００に単結晶半導体膜８０
６が貼り合わされたＳＯＩ基板８１０が作製される。ＳＯＩ基板８１０は、ガラス基板８
００上に、絶縁膜８０４、絶縁膜８０２、単結晶半導体膜８０６の順に層が積層された多
層構造を有し、絶縁膜８０２と絶縁膜８０４が接合している基板である。絶縁膜８０２を
形成しない場合は、ＳＯＩ基板８１０は絶縁膜８０４単結晶半導体膜８０６が接合されて
いる基板となる。
【０１５４】
なお、単結晶半導体基板８０１から単結晶半導体膜８０６を分離するための加熱処理は、
結合力を強化するための加熱処理と同じ装置で連続して行うことができる。また、２つの
加熱処理を異なる装置で行うこともできる。例えば、同じ炉で行う場合は、まず、処理温
度２００℃、処理時間２時間の加熱処理を行い。次いで、加熱温度を６００℃に上昇させ
、６００℃、２時間の加熱処理を行う。そして、４００℃以下から室温程度の温度に冷却
して、炉から、単結晶半導体基板８０１ＡおよびＳＯＩ基板８１０を取り出す。
【０１５５】
異なる装置で加熱処理を行う場合は、例えば、炉において、処理温度２００℃、処理時間
２時間の加熱処理を行った後、貼り合わされたガラス基板８００と単結晶半導体基板８０
１を炉から搬出する。次いで、ランプアニール装置で処理温度６００℃以上７００℃以下
、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板８０１を脆化層８０
３で分割する。
【０１５６】
ＳＯＩ基板８１０の単結晶半導体膜８０６は、脆化層８０３の形成、分離工程などによっ
て、結晶欠陥が形成され、また、その表面は平坦性が損なわれている。そこで、結晶欠陥
の低減、平坦化のために、単結晶半導体膜８０６にレーザ光を照射して、溶融させること
で再結晶化させることが好ましい。あるいは、単結晶半導体膜８０６の表面の損傷を除去
し、その表面を平坦にするため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐ
ｏｌｉｓｈｉｎｇ）装置などで、単結晶半導体膜８０６の表面を研磨する工程を行うこと
が好ましい。
【０１５７】
本実施の形態のＳＯＩ基板８１０を用いて、ＳＯＩ構造の光検出装置など、各種の半導体
装置を作製することができる。
【０１５８】
（実施の形態５）
実施形態３の光検出装置を電子機器に取り付けることで、光検出装置のデジタル信号に基
づいて電子機器の動作を制御することができる。例えば、表示パネルを備えた電子機器に
光検出装置を内蔵することで、光検出装置により使用環境の照度を測定することができ、
光検出装置でえられたデジタル信号を用いて、表示パネルの輝度調節を行うことが可能に
なる。本実施形態では、図２３（Ａ）〜図２３（Ｅ）を用いて、このような電子機器のい
くつかの例を説明する。
【０１５９】
図２３（Ａ）は携帯電話の外観図である。図２３（Ａ）の携帯電話は、本体１１０１、表
示パネル１１０２、操作キー１１０３、音声出力部１１０４および音声入力部１１０５を
有する。さらに、本体１１０１には光検出装置１１０６が設けられている。図２３（Ａ）
の携帯電話は、光検出装置１１０６からの出力信号をもとに表示パネル１１０２の輝度を
調節する機能を有する。さらに、表示パネル１１０２のバックライトの輝度を検出する光
検出装置１１０７が本体１１０１に内蔵されている。
【０１６０】
図２３（Ｂ）はコンピュータの外観図である。コンピュータは、本体１１１１、表示パネ
ル１１１２、キーボード１１１３、外部接続ポート１１１４、ポインティングデバイス１
１１５などを有する。さらに、表示パネル１１１２のバックライトの輝度を検出する光検
出装置１１１６が本体１１１１に内蔵されている。
【０１６１】
図２３（Ｃ）は表示装置の外観図である。テレビ受像器、コンピュータのモニタなどが表
示装置に該当する。本表示装置は、筐体１１２１、支持台１１２２、表示パネル１１２３
などによって構成されている。筐体１１２１には、表示パネル１１２３のバックライトの
輝度を検出する光検出装置１１２４が内蔵されている。
【０１６２】
図２３（Ｄ）は、正面方向から見たデジタルカメラの外観図であり、図２３（Ｅ）は背面
方向から見たデジタルカメラの外観図である。デジタルカメラは、リリースボタン１１３
１、メインスイッチ１１３２、ファインダ窓１１３３、フラッシュライト１１３４、レン
ズ１１３５、鏡胴１１３６、筺体１１３７、ファインダ接眼窓１１３８、表示パネル１１
３９、撮影モード切替スイッチ１１４０および操作ボタン１１４１などを有する。光検出
装置１１４２をデジタルカメラに組み込むことにより、光検出装置によって撮影環境の照
度を感知することができる。光検出装置で検出された電気信号をもとに、露出調整、シャ
ッタースピード調節などを行うことができる。
【符号の説明】
【０１６３】
１００    集積回路
１０１    端子電極
１０２    端子電極
１０３    配線
１０４    配線
１０５    配線
１０６    配線
１０７    開口
１２０    保護回路
１２１    Ｐ型不純物領域
１２２    高抵抗領域
１２３    Ｎ型不純物領域
２００    処理温度
２０１    端子電極
２０３    端子電極
２０５    集積回路
２０７    保護回路
２０９    寄生抵抗
２１１    寄生抵抗
２１３    寄生容量
２１５    寄生容量
２１７    容量
２１９    容量
３００    基板
３０１    集積回路
３０２    端子電極
３０３    端子電極
３０４    配線
３０５    配線
３０６    配線
３０７    開口
３０８    絶縁膜
３０９    絶縁膜
３１０    絶縁膜
３１１    開口
３１２    容量
３２０    保護回路
３２１    Ｐ型不純物領域
３２２    高抵抗領域
３２３    Ｎ型不純物領域
４５３    Ｎ型非晶質シリコン膜
８００    ガラス基板
８０１    単結晶半導体基板
８０２    絶縁膜
８０３    脆化層
８０４    絶縁膜
８０５    イオンビーム
８０６    単結晶半導体膜
８１０    ＳＯＩ基板
１１０１    本体
１１０２    表示パネル
１１０３    操作キー
１１０４    音声出力部
１１０５    音声入力部
１１０６    光検出装置
１１０７    光検出装置
１１１１    本体
１１１２    表示パネル
１１１３    キーボード
１１１４    外部接続ポート
１１１５    ポインティングデバイス
１１１６    光検出装置
１１２１    筐体
１１２２    支持台
１１２３    表示パネル
１１２４    光検出装置
１１３１    リリースボタン
１１３２    メインスイッチ
１１３３    ファインダ窓
１１３４    フラッシュライト
１１３５    レンズ
１１３６    鏡胴
１１３７    筺体
１１３８    ファインダ接眼窓
１１３９    表示パネル
１１４０    撮影モード切替スイッチ
１１４１    操作ボタン
１１４２    光検出装置
１３００    光検出装置
１３０１    フォトダイオード
１３０２    増幅回路
１３０３    光
１３０５    トランジスタ
１３０６    トランジスタ
１３１１    電源端子
１３１２    電源端子
１３２０    保護回路
１３２１    ダイオード
１３２２    端子
１４００    半導体膜
１４０１    Ｎ型不純物領域
１４０２    Ｐ型不純物領域
１４０３    高抵抗領域
１４０５    半導体膜
１４０６    Ｎ型高濃度不純物領域
１４０７    低濃度不純物領域
１４０８    チャネル形成領域
１４１０    導電膜
１４１１    導電膜
１４１２    導電膜
１４１３    導電膜
１４１４    導電膜
１４１５    導電膜
１４２１    導電膜
１４２２    導電膜
１４２３    導電膜
１４３１    開口
１４３２    開口
１４４１    開口
１４４２    開口
１４４３    開口
１４４４    開口
１４４５    開口
１４５０    光電変換層
１４５１    Ｐ型非晶質シリコン膜
１４５２    Ｉ型非晶質シリコン膜
１４５３    Ｎ型非晶質シリコン膜
１４６１    導電膜
１４６２    チタン膜
１４６３    ニッケル膜
１４６４    Ａｕ膜
１４７１    開口
１４７２    開口
１４７３    開口
１４７４    開口
１５００    ガラス基板
１５０１    窒化酸化シリコン膜
１５０２    酸化窒化シリコン膜
１５０３    酸化窒化シリコン膜
１５０４    酸化窒化シリコン膜
１５０５    窒化酸化シリコン膜
１５０６    酸化窒化シリコン膜
１５０７    窒化酸化シリコン膜
１５０８    酸化シリコン膜
１５０９    窒化酸化シリコン膜
１５１０    封止膜
１５２０    非晶質シリコン膜
１５２１    結晶性シリコン膜
１５２５    窒化タンタル膜
１５２６    タングステン膜
１５２７    レジストマスク
１５２８    レジストマスク
１５２９    レジストマスク
１５３０    低濃度不純物領域
１５３１    低濃度不純物領域
１５４１    周囲
１５４２    周囲
１５９３    導電膜
３０５ａ    配線
３０５ｂ    配線
８０１Ａ    単結晶半導体基板
８０２ａ    絶縁膜
８０２ｂ    絶縁膜
【図１】
2015130537.tif 000003
【図２】
2015130537.tif 000004
【図３】
2015130537.tif 000005
【図４】
2015130537.tif 000006
【図５】
2015130537.tif 000007
【図６】
2015130537.tif 000008
【図７】
2015130537.tif 000009
【図８】
2015130537.tif 000010
【図９】
2015130537.tif 000011
【図１０】
2015130537.tif 000012
【図１１】
2015130537.tif 000013
【図１２】
2015130537.tif 000014
【図１３】
2015130537.tif 000015
【図１４】
2015130537.tif 000016
【図１５】
2015130537.tif 000017
【図１６】
2015130537.tif 000018
【図１７】
2015130537.tif 000019
【図１８】
2015130537.tif 000020
【図１９】
2015130537.tif 000021
【図２０】
2015130537.tif 000022
【図２１】
2015130537.tif 000023
【図２２】
2015130537.tif 000024
【図２３】
2015130537.tif 000025