(57)【要約】【課題】トランジスタの特性、特に閾値電圧に相対ばらつきがある場合にも、定常的な貫通電流が抑えられた、レベルシフト回路を提供する。【解決手段】電圧変換部と出力インバータとを備え、以下のように構成されたレベルシフト回路である。電圧変換部は、低電位側電源（ＶＤＤＬ）系の相補信号が入力される１対のＮＭＯＳと、１対の浮遊バイアス電圧生成回路と、ゲートが互いに他のドレインと接続された１対のＰＭＯＳと、互いに同じ電流値に制御される１対の定電流源とが、高電位側電源線（ＶＤＤＨ）と接地線（ＶＳＳ）との間に直列に接続される。出力インバータは、ＮＭＯＳとＰＭＯＳが、ＶＤＤＨとＶＳＳとの間に直列に接続され、それぞれのゲートは、前記１対のうちの一方の浮遊バイアス電圧生成回路の両端にそれぞれ接続される。ここで、浮遊バイアス電圧生成回路とは、その両端に所定の電位差を生じさせる回路、例えばダイオードである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電位を持つ基準電位線と、前記基準電位から高電位側電位にある高電位側電源系の電源線と、電圧変換部と出力インバータとを備え、
前記電圧変換部は、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する相補的な入力信号がそれぞれ入力される、第１導電型の第１トランジスタと第２トランジスタと、前記第１導電型とは異なる第２導電型の第３トランジスタと第４トランジスタと、第１及び第２浮遊バイアス電圧生成回路と、第１及び第２定電流回路とを含み、
前記第１及び第２浮遊バイアス電圧生成回路は、それぞれ両端に所定の電位差を生じさせる回路であり、
前記第１及び第２定電流回路は、それぞれ互いに等しい電流を流すように制御され、
前記第１トランジスタと前記第１浮遊バイアス電圧生成回路と前記第３トランジスタと前記第１定電流回路とが、前記基準電位線と前記電源線の間に直列に接続され、
前記第２トランジスタと前記第２浮遊バイアス電圧生成回路と前記第４トランジスタと前記第２定電流回路とが、前記基準電位線と前記電源線の間に直列に接続され、
前記第３トランジスタのゲートと前記第４トランジスタのドレインとが互いに接続され、
前記第４トランジスタのゲートと前記第３トランジスタのドレインとが互いに接続され、
前記出力インバータは、前記基準電位線と前記電源線の間に直列に接続される、前記第１導電型の第５トランジスタと前記第２導電型の第６トランジスタとを含み、
前記第５トランジスタと前記第６トランジスタのゲートは、前記第１または第２浮遊バイアス電圧生成回路の両端に、それぞれ接続される、
レベルシフト回路。
【請求項２】
請求項１において、前記第１浮遊バイアス電圧生成回路は、前記第２導電型の第７トランジスタのゲートとドレインを接続したダイオードで構成され、前記第２浮遊バイアス電圧生成回路は、前記第２導電型の第８トランジスタのゲートとドレインを接続したダイオードで構成される、
レベルシフト回路。
【請求項３】
請求項１において、前記第１浮遊バイアス電圧生成回路は、前記第１導電型の第９トランジスタのゲートとドレインを接続したダイオードで構成され、前記第２浮遊バイアス電圧生成回路は、前記第１導電型の第１０トランジスタのゲートとドレインを接続したダイオードで構成される、
レベルシフト回路。
【請求項４】
請求項１において、前記第１及び第２浮遊バイアス電圧生成回路は、それぞれ抵抗素子で構成される、
レベルシフト回路。
【請求項５】
請求項１から請求項４のいずれか１項において、前記第１浮遊バイアス電圧生成回路と前記第２浮遊バイアス電圧生成回路は、互いに同一の電気的特性を有するように設定される、
レベルシフト回路。
【請求項６】
請求項１から請求項５のいずれか１項において、前記第１と前記第２定電流回路は、互いに同一サイズの前記第２導電型の第１１トランジスタと第１２トランジスタで構成され、
前記第１１トランジスタと前記第１２トランジスタのゲートは互いに接続され、外部に接続される前記第２導電型の第１３トランジスタのゲートとドレインに接続されることにより、カレントミラーが構成される、
レベルシフト回路。
【請求項７】
請求項１から請求項６のいずれか１項に記載されるレベルシフト回路を複数個備え、さらに、複数のソースアンプと、前記複数のソースアンプのそれぞれに対応する表示データに基づいてソース電圧を供給する複数の階調電圧選択回路とを備える表示駆動回路であって、
前記階調電圧選択回路は、入力される複数の階調基準電圧から、入力される複数の選択信号に基づいて、前記ソース電圧を生成可能に構成され、
前記表示データは、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する複数ビットのディジタル信号であり、
前記レベルシフト回路は、前記階調電圧選択回路に入力される前記複数の選択信号のそれぞれに設けられ、前記レベルシフト回路の出力は前記選択信号に接続され、前記レベルシフト回路の入力は前記表示データを表す前記複数ビットのうちの１ビットのディジタル信号に接続される、
表示駆動回路。
【請求項８】
請求項６に記載されるレベルシフト回路を複数個備え、さらに、複数のソースアンプと、前記複数のソースアンプのそれぞれに対応する表示データに基づいてソース電圧を供給する複数の階調電圧選択回路とを備える表示駆動回路であって、
前記階調電圧選択回路は、入力される複数の階調基準電圧から、入力される複数の選択信号に基づいて、前記ソース電圧を生成可能に構成され、
前記表示データは、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する複数ビットのディジタル信号であり、
前記レベルシフト回路は、前記階調電圧選択回路に入力される前記複数の選択信号のそれぞれに設けられ、前記レベルシフト回路の出力は前記選択信号に接続され、前記レベルシフト回路の入力は前記表示データを表す前記複数ビットのうちの１ビットのディジタル信号に接続され、
前記第１３トランジスタは、複数の前記レベルシフト回路の全て又はいくつかのレベルシフト回路ごとに分けられたグループそれぞれに共通に設けられる、
表示駆動回路。
【請求項９】
請求項８において、前記表示駆動回路は、動作モードの１つに低消費電力モードを有し、前記低消費電力モードにおいて、前記カレントミラーによって規定される前記定電流回路の電流値を低下させることを可能に構成される、表示駆動回路。
【請求項１０】
請求項７から請求項９のうちいずれか１項において、単一半導体基板上に形成された、表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路および表示駆動回路に関し、特に高精細の表示装置を駆動する表示駆動回路に好適に利用できるものである。
【背景技術】
【０００２】
最近、携帯ディスプレイなどの表示装置の高精細化が急速に進んでおり、そのような高精細の表示装置を駆動する表示駆動回路（ディスプレイドライバ）のソース線出力本数が増加している。それに伴い、各ソース線を駆動する回路の構成要素であるレベルシフト回路（レベルシフタ）の数が増加し、また、レベルシフタを含むソース線駆動回路は横長に配置されるので、電源配線も長くなっている。そのためソース線駆動回路の消費電流が大きくなっており、特に、レベルシフタの貫通電流による電源配線のＩＲドロップ（電流と配線抵抗の積による電圧降下）は、誤動作を惹き起こす恐れがあるため、問題となっている。
【０００３】
特許文献１には、貫通電流の少ないレベルシフト回路が示される。同文献の図３に示されるように、レベルシフト回路はレベル変換部とバッファ部によって構成され、バッファ部を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータの入力は、ＰチャネルＭＯＳトランジスタ側とＮチャネルＭＯＳトランジスタ側で別々に、レベル変換部から駆動される。レベル変換部ではＰチャネルＭＯＳトランジスタ側への出力とＮチャネルＭＯＳトランジスタ側への出力の間に、電圧生成回路が設けられている。これにより、レベルシフト回路の貫通電流を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１３１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。即ち、レベルシフト回路を構成するＭＯＳトランジスタの電気的特性に相対的なばらつきがあると、レベル変換部の貫通電流が著しく増大する虞があることがわかった。
【０００６】
上記電圧生成回路は、同文献の図４に示されるように、一般に、ＭＯＳダイオードによって構成される。ＭＯＳダイオードは、ＭＯＳトランジスタのゲートとドレインが互いに短絡されて構成されたダイオードで、順方向に、ＭＯＳトランジスタの閾値電圧（Ｖｔｈ，Threshold Voltage）だけの電位差を生じるので、電圧生成回路として機能する。同文献の図４に示されるレベルシフト回路は、レベル変換部とバッファ部によって構成される。レベル変換部は、低電位信号が入力される２個のＮチャネルＭＯＳトランジスタＮ１、Ｎ２と、互いにクロスカップル（たすき掛け接続）される、２個のＰチャネルＭＯＳトランジスタＰ１、Ｐ２とを含み、２個のＰチャネルＭＯＳトランジスタＰ５とＰ６により、それぞれ電圧生成回路が構成されている。バッファ部は、それぞれ別々にゲートが駆動される、２組のＰチャネルＭＯＳトランジスタＰ３、Ｐ４とＮチャネルＭＯＳトランジスタＮ３、Ｎ４によって構成される２個のＣＭＯＳインバータ回路である。信号（ＤＩ／ＤＩＢ，ＤＯ／ＤＯＢ）の遷移に伴って、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３、及び、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ４のそれぞれが同時にオンする期間が、電圧生成回路によって短縮され、バッファ部における貫通電流を低減することができる。このとき、レベル変換部では、２個のＮチャネルＭＯＳトランジスタＮ１、Ｎ２と、互いにクロスカップルされる２個のＰチャネルＭＯＳトランジスタＰ１、Ｐ２のオン／オフ状態が反転し、遷移に伴った過渡的な貫通電流が流れるが、電源ＶＤＤ２から接地ＶＳＳ２に至るいずれかのＭＯＳトランジスタがオフするため、定常的な貫通電流は流れないことが期待される。
【０００７】
しかし、本願の発明者が検討した結果、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ５，Ｐ６の閾値電圧に相対的なばらつきが発生すると、定常的な貫通電流を生じさせる問題があることがわかった。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ５，Ｐ６の閾値電圧をそれぞれVthp1、Vthp2、Vthp5、Vthp6とする。仮に、|Vthp1| < |Vthp6|となった場合、Ｐ１のゲート電圧は、VDD2-|Vth6|となりＰ１が完全にはオフされず、Ｐ１からＰ５とＮ１を経由する電流リークパスが発生する。また、|Vthp2| < |Vthp5|となった場合も同様に、Ｐ２のゲート電圧は、VDD2-|Vth5|となりＰ２が完全にはオフされず、Ｐ２からＰ６とＮ２を経由する電流リークパスが発生する。一般に半導体素子において、同一チップ内の相対ばらつきは極めて小さいので、１個のレベルシフト回路で発生するリーク電流はそれだけで問題となる大きさには至らない。しかし、表示駆動回路においては、例えばソース線の本数に表示データのビット数を乗じた数に等しい数の膨大なレベルシフト回路が搭載されるので、表示駆動回路全体の消費電流を著しく増大させる問題となる。特に、このような電流リークによる問題は、スタンバイモードのような低消費電流モード時に深刻である。
【０００８】
本発明の目的は、トランジスタの特性、特に閾値電圧に相対ばらつきがある場合にも、定常的な貫通電流が抑えられた、レベルシフト回路及びそれを用いた表示駆動回路を提供することである。
【０００９】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、下記の通りである。
【００１１】
すなわち、本願発明に係るレベルシフト回路は、電圧変換部と出力インバータとを備え、以下のように構成される。電圧変換部は、低電位側電源系の相補信号が入力される１対の入力トランジスタと、１対の浮遊バイアス電圧生成回路と、ゲートが互いに他のドレインと接続された１対のプルアップトランジスタと、互いに同じ電流値に制御される１対の定電流源とが、高電位側電源線と接地線との間に直列に接続されて構成される。出力インバータは、プルアップトランジスタとプルダウントランジスタとが、高電位側電源線と接地線との間に直列に接続されて構成され、前記プルアップトランジスタとプルダウントランジスタのそれぞれのゲートは、前記１対のうちの一方の浮遊バイアス電圧生成回路の両端にそれぞれ接続される。ここで、浮遊バイアス電圧生成回路とは、その両端に所定の電位差を生じさせる回路であり、例えばダイオードで構成される。また、このレベルシフト回路を用いて、表示駆動回路が構成される。
【発明の効果】
【００１２】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、トランジスタの特性、特に閾値電圧に相対ばらつきがある場合にも、定常的な貫通電流が抑えられた、レベルシフト回路及びそれを用いた表示駆動回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施形態１に係るレベルシフト回路の構成を示す回路図である。
【図２】図２は、本発明のレベルシフト回路を備える表示駆動回路の構成を示すブロック図である。
【図３】図３は、実施形態２に係るレベルシフト回路のより具体的な構成例を示す回路図である。
【図４】図４は、実施形態２に係るレベルシフト回路の動作を示す波形図（立下り）である。
【図５】図５は、実施形態２に係るレベルシフト回路の動作を示す波形図（立上り）である。
【図６】図６は、実施形態３に係るレベルシフト回路の別の構成例を示す回路図である。
【図７】図７は、実施形態４に係るレベルシフト回路のさらに別の構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕＜定電流源＋たすき掛けＰＭＯＳ＋浮遊バイアス＋入力ＮＭＯＳ＞
本願発明の代表的な実施の形態に係るレベルシフト回路（１）は、基準電位を持つ基準電位線（ＶＳＳ）と、前記基準電位から高電位側電位にある高電位側電源系の電源線（ＶＤＤＨ）と、電圧変換部（２）と出力インバータ（３）とを備え、以下のように構成される。
【００１７】
前記電圧変換部は、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する相補的な入力信号がそれぞれ入力される、第１導電型の第１トランジスタ（Ｎ１Ｌ）と第２トランジスタ（Ｎ１Ｒ）と、前記第１導電型とは異なる第２導電型の第３トランジスタ（Ｐ１Ｌ）と第４トランジスタ（Ｐ１Ｒ）と、第１及び第２浮遊バイアス電圧生成回路（４Ｌと４Ｒ）と、第１及び第２定電流回路（５Ｌと５Ｒ）とを含む。
【００１８】
前記第１及び第２浮遊バイアス電圧生成回路（４Ｌと４Ｒ）は、それぞれ両端に所定の電位差を生じさせる回路である。前記第１及び第２定電流回路（５Ｌと５Ｒ）は、それぞれ互いに等しい電流を流すように制御される。
【００１９】
前記第１トランジスタ（Ｎ１Ｌ）と前記第１浮遊バイアス電圧生成回路（４Ｌ）と前記第３トランジスタ（Ｐ１Ｌ）と前記第１定電流回路（５Ｌ）とが、前記基準電位線（ＶＳＳ）と前記電源線（ＶＤＤＨ）の間に直列に接続される。前記第２トランジスタ（Ｎ１Ｒ）と前記第２浮遊バイアス電圧生成回路（４Ｒ）と前記第４トランジスタ（Ｐ１Ｒ）と前記第２定電流回路（５Ｒ）とが、前記基準電位線（ＶＳＳ）と前記電源線（ＶＤＤＨ）の間に直列に接続される。
【００２０】
前記第３トランジスタ（Ｐ１Ｌ）のゲートと前記第４トランジスタ（Ｐ１Ｒ）のドレインとが互いに接続され、前記第４トランジスタ（Ｐ１Ｒ）のゲートと前記第３トランジスタ（Ｐ１Ｌ）のドレインとが互いに接続される。
【００２１】
前記出力インバータ（３）は、前記基準電位線と前記電源線の間に直列に接続される、前記第１導電型の第５トランジスタ（Ｎ２）と前記第２導電型の第６トランジスタ（Ｐ２）とを含み、前記第５トランジスタ（Ｎ２）と前記第６トランジスタ（Ｐ２）のゲートは、前記第１または第２浮遊バイアス電圧生成回路（４Ｌまたは４Ｒ）の両端に、それぞれ接続される。
【００２２】
これにより、トランジスタの特性、特に閾値電圧に相対ばらつきがある場合にも、定常的な貫通電流が抑えられた、レベルシフト回路（１）を提供することができる。ここで（以下の各項についても同様）、特に制限されないが例えば、「高電位側電位」は正の電位であり、第１導電型とはＮ型、第２導電型とはＰ型であり、各トランジスタは、ＮチャネルまたはＰチャネルのＭＯＳＦＥＴである。前記「高電位側電位」を負の電位とし、第１導電型をＰ型、第２導電型をＮ型として構成することもできる。
【００２３】
〔２〕＜浮遊バイアス電圧生成回路＝Ｐダイオード＞
項１において、前記第１浮遊バイアス電圧生成回路は、前記第２導電型の第７トランジスタ（Ｐ４Ｌ）のゲートとドレインを接続したダイオードで構成され、前記第２浮遊バイアス電圧生成回路は、前記第２導電型の第８トランジスタ（Ｐ４Ｒ）のゲートとドレインを接続したダイオードで構成される。
【００２４】
これにより、浮遊バイアス電圧生成回路を他のトランジスタと同一のＣＭＯＳ等の半導体製造プロセスにより、形成することができる。
【００２５】
〔３〕＜浮遊バイアス電圧生成回路＝Ｎダイオード＞
項１において、前記第１浮遊バイアス電圧生成回路は、前記第１導電型の第９トランジスタ（Ｎ３Ｌ）のゲートとドレインを接続したダイオードで構成され、前記第２浮遊バイアス電圧生成回路は、前記第１導電型の第１０トランジスタ（Ｎ３Ｒ）のゲートとドレインを接続したダイオードで構成される。
【００２６】
これにより、浮遊バイアス電圧生成回路を他のトランジスタと同一のＣＭＯＳ等の半導体製造プロセスにより、形成することができ、さらに、項２の場合よりも小さい素子面積で実現することができる。
【００２７】
〔４〕＜浮遊バイアス電圧生成回路＝抵抗素子＞
項１において、前記第１及び第２浮遊バイアス電圧生成回路は、それぞれ抵抗素子（Ｒ１Ｌ，Ｒ１Ｒ）で構成される。
【００２８】
これにより、生成される浮遊バイアス電圧を他のトランジスタの特性とは独立に設定し、また調整することができる。
【００２９】
〔５〕＜浮遊バイアス電圧生成回路の特性を左右対称に設定＞
項１から項４のいずれか１項において、前記第１浮遊バイアス電圧生成回路と前記第２浮遊バイアス電圧生成回路は、互いに同一の電気的特性を有するように設定される。
【００３０】
これにより、左右のバランスの良いレベルシフト回路を提供することができる。
【００３１】
〔６〕＜定電流回路＝カレントミラー＞
項１から項５のいずれか１項において、前記第１と前記第２定電流回路は、互いに同一サイズの前記第２導電型の第１１トランジスタ（Ｐ３Ｌ）と第１２トランジスタ（Ｐ３Ｒ）で構成される。前記第１１トランジスタと前記第１２トランジスタのゲートは互いに接続され、外部に接続される前記第２導電型の第１３トランジスタ（Ｐ５）のゲートとドレインに接続されることにより、カレントミラー（６）が構成される。
【００３２】
これにより、定電流回路を他のトランジスタと同一のＣＭＯＳ等の半導体製造プロセスにより、形成することができる。
【００３３】
〔７〕＜表示駆動回路＞
本願発明の代表的な実施の形態に係るレベルシフト回路（１）は、項１から項６のいずれか１項に記載されるレベルシフト回路を複数個（１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎ）備え、さらに、複数のソースアンプ（１１＿１〜１１＿１０２４）と、前記複数のソースアンプのそれぞれに対応する表示データに基づいてソース電圧を供給する複数の階調電圧選択回路（１１＿１〜１１＿１０２４）とを備える表示駆動回路（１０）であって、以下のように構成される。
【００３４】
前記階調電圧選択回路は、入力される複数（ｍ）の階調基準電圧から、入力される複数（ｎ）の選択信号に基づいて、前記ソース電圧を生成可能に構成される。前記表示データは、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する複数（ｎ）ビットのディジタル信号である。前記レベルシフト回路は、前記階調電圧選択回路に入力される前記複数の選択信号のそれぞれに設けられ、前記レベルシフト回路の出力は前記選択信号に接続され、前記レベルシフト回路の入力は前記表示データを表す前記複数ビットのうちの１ビットのディジタル信号に接続される。
【００３５】
これにより、トランジスタの特性、特に閾値電圧に相対ばらつきがある場合にも、定常的な貫通電流を抑えることができる、レベルシフト回路を用いた表示駆動回路を提供することができる。
【００３６】
〔８〕＜カレントミラー回路の共有＞
項６に記載されるレベルシフト回路を複数個（１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎ）備え、さらに、複数のソースアンプ（１１＿１〜１１＿１０２４）と、前記複数のソースアンプのそれぞれに対応する表示データに基づいてソース電圧を供給する複数の階調電圧選択回路（１２＿１〜１２＿１０２４）とを備える表示駆動回路（１０）であって、以下のように構成される。
【００３７】
前記階調電圧選択回路は、入力される複数（ｍ）の階調基準電圧から、入力される複数（ｎ）の選択信号に基づいて、前記ソース電圧を生成可能に構成される。前記表示データは、前記基準電位からの電位差が前記基準電位から前記高電位側電位までの電位差よりも小さい振幅を有する複数（ｎ）ビットのディジタル信号である。前記レベルシフト回路は、前記階調電圧選択回路に入力される前記複数の選択信号のそれぞれに設けられ、前記レベルシフト回路の出力は前記選択信号に接続され、前記レベルシフト回路の入力は前記表示データを表す前記複数ビットのうちの１ビットのディジタル信号に接続される。
【００３８】
前記第１３トランジスタ（Ｐ５）は、複数の前記レベルシフト回路の全て又はいくつかのレベルシフト回路ごとに分けられたグループそれぞれに共通に設けられる。
【００３９】
これにより、複数のレベルシフト回路で１つのカレントミラー回路（６）を共用する、表示駆動回路（１０）を提供することができ、共用するレベルシフト回路の間の定電流回路の電流値が同じ値に制御され、且つ、カレントミラー（６）を構成する回路の面積を小さく抑えることができる。
【００４０】
〔９〕＜低消費電力モード＞
項８において、前記表示駆動回路は、動作モードの１つに低消費電力モードを有し、前記低消費電力モードにおいて、前記カレントミラーによって規定される前記定電流回路の電流値を低下させることを可能に構成される。
【００４１】
これにより、低消費電力モードにおける消費電流がさらに低減された、表示駆動回路を提供することができる。
【００４２】
〔１０〕＜表示駆動ＩＣ＞
項７から項９のうちいずれか１項において、前記表示駆動回路は、単一半導体基板上に形成される。
【００４３】
これにより、項７から項９に記載される表示駆動回路（１０）が１チップに集積された、表示駆動ＩＣを提供することができる。
【００４４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４５】
〔実施形態１〕＜定電流源＋浮遊バイアス生成回路＞
図１は、実施形態１に係るレベルシフト回路１の構成を示す回路図である。
【００４６】
レベルシフト回路１は、電圧変換部２と出力インバータ３とを備える。電圧変換部２には、低電位側電源系のＶＤＤＬを振幅とする入力信号ＶＩＮとその相補信号が入力される。相補信号は、例えばＶＩＮがインバータ７で反転された反転信号である。入力信号ＶＩＮとその相補信号は、例えば、接地電位などの基準電位ＶＳＳと低電位側電源ＶＤＤＬの間で振幅するディジタル信号である。電圧変換部２と出力インバータ３には、高電位側電源ＶＤＤＨが供給され、入力された入力信号ＶＩＮは、基準電位ＶＳＳと高電位側電源ＶＤＤＨの間で振幅するディジタル信号である出力ＶＯＵＴに変換される。特に制限されないが、例えば、低電位側電源ＶＤＤＬは、接地電位などの基準電位ＶＳＳに対して1.3V、高電位側電源ＶＤＤＨは、接地電位などの基準電位ＶＳＳに対して6Vとされる。
【００４７】
電圧変換部２は、入力信号ＶＩＮとその相補信号が入力される１対の入力トランジスタＮ１ＬとＮ１Ｒと、１対の浮遊バイアス電圧生成回路４Ｌと４Ｒと、ゲートが互いに他のドレインと接続された（所謂たすき掛けに接続された）１対のプルアップトランジスタＰ１ＬとＰ１Ｒと、互いに同じ電流値に制御される１対の定電流源５Ｌと５Ｒとが、高電位側電源線ＶＤＤＨと基準電位線ＶＳＳとの間に直列に接続される。浮遊バイアス電圧生成回路（４Ｌ、４Ｒ）は、その両端に所定の電位差を生じさせる回路であり、例えばダイオードで構成される。出力インバータ３は、プルアップトランジスタＰ２とプルダウントランジスタＮ２とが、高電位側電源線ＶＤＤＨと基準電位線ＶＳＳとの間に直列に接続されて構成され、プルアップトランジスタＰ２とプルダウントランジスタＮ２のそれぞれのゲートは、前記１対のうちの一方の浮遊バイアス電圧生成回路４Ｌの両端（node3Lとnode2L）にそれぞれ接続されている。
【００４８】
図１では、電圧変換部２の入力トランジスタＮ１ＬとＮ１Ｒと出力インバータ３のプルダウントランジスタＮ２とをそれぞれＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、電圧変換部２のプルアップトランジスタＰ１ＬとＰ１Ｒと出力インバータ３のプルアップトランジスタＰ２とをＰチャネルＭＯＳＦＥＴとして示したが、本発明はこれに制限されるものではなく、ＭＯＳＦＥＴ以外のトランジスタで構成されてもよい。また、高電位側電源ＶＤＤＨと低電位側電源ＶＤＤＬは、正の電位であるとした例を示したが、これらを負電位とし、トランジスタをＰチャネルとＮチャネルを入れ替えて構成することもできる。
【００４９】
レベルシフト回路１の動作について説明する。入力トランジスタＮ１ＬとＮ１Ｒには、入力信号ＶＩＮとその相補信号が入力されるので、一方がオン、他方がオフになる。例えば入力信号ＶＩＮがハイからロウに（立下り）遷移したとき、トランジスタＮ１Ｌはオンからオフに、トランジスタＮ１Ｒはオフからオンにそれぞれ遷移し、node2Lはロウからハイに、node2Rはハイからロウにそれぞれ遷移する。node3Lとnode3Rもnode2Lとnode2Rと同様に遷移するが、node3Lとnode3Rは、浮遊バイアス電圧生成回路４Ｌと４Ｒにより、node2Lとnode2Rよりもそれぞれ所定の電位差ΔＶだけ高い電位になっている。node3LはトランジスタＰ１Ｌがオンすることにより、ＶＤＤＨまで上昇し、node3RはトランジスタＰ１Ｒがオフすることによりロウに遷移する。具体的には、node3Rは、ＶＳＳ＋ΔＶに向かって降下した後、浮遊バイアス電圧生成回路４Ｒに電流が流れなくなって浮遊バイアス電圧を生成することができなくなると、さらにＶＳＳに向かって降下する。node3RはトランジスタＰ１Ｌのゲートに接続され、トランジスタＰ１Ｌの閾値電圧よりも十分大きなゲート・ソース間電圧ＶＧＳを印加するので、トランジスタＰ１Ｌはオンする。node3LはトランジスタＰ１Ｌを介してＶＤＤＨに向かって上昇する。node2Lはこれに伴ってＶＤＤＨ−ΔＶに向かって上昇する。浮遊バイアス電圧生成回路４Ｌに電流が流れなくなった後は、node2LはさらにＶＤＤＨに向かって上昇する。
【００５０】
出力インバータ３を構成するトランジスタＰ２とトランジスタＮ２は、それぞれnode3Lとnode2Lに接続されている。上記の例に倣って、入力信号ＶＩＮがハイからロウに（立下り）遷移したときの動作について説明する。トランジスタＰ２のゲートはnode3Lに、トランジスタＮ２のゲートはnode2Lに、それぞれ接続されており、入力信号ＶＩＮの上記遷移に伴って、トランジスタＰ２のゲートはＶＤＤＨに向かって上昇し、トランジスタＮ２のゲートはＶＤＤＨ−ΔＶに向かって上昇する。トランジスタＰ２とＮ２のゲートが短絡され同じ信号が入力されている、通常のインバータに比べ、トランジスタＰ２とＮ２が同時にオンしている期間が短くなり、出力インバータ３における貫通電流を低く抑えることができる。入力信号ＶＩＮがロウからハイに（立上り）遷移したときも、トランジスタＰ１ＬとＰ１Ｒ，Ｎ１ＬとＮ１Ｒ、及び浮遊バイアス電圧生成回路４Ｌと４Ｒの関係がそれぞれ左右逆になって同様に動作し、出力インバータ３における貫通電流は低く抑えられる。
【００５１】
浮遊バイアス電圧生成回路４Ｌと４Ｒが生成する浮遊バイアス電圧は、左右で同じ電位差とされるのが好適である。これにより、左右のバランスの良いレベルシフト回路を提供することができる。即ち、ＶＩＮ、ＶＯＵＴの立上りの場合と立下りの場合で、電圧変換部２に流れる貫通電流の値が、概ね同じ大きさになるなど、基本的に左右対称に動作する。
【００５２】
上で引用した特許文献１では、同文献の図３に示されるように、たすき掛け接続されるＰチャネルＭＯＳトランジスタのゲートは、対のＰチャネルＭＯＳトランジスタのドレインに接続された電圧生成回路のドレインとは逆の端子に接続されている。このため、上述のように、ΔＶがＰチャネルＭＯＳトランジスタの閾値電圧よりも高いと、ＰチャネルＭＯＳトランジスタが完全にはオフしないため貫通電流が大きいという問題があった。本発明においては、トランジスタＰ１ＬとＰ１Ｒのゲートは、浮遊バイアス電圧生成回路４Ｌと４Ｒを挟まずに、対向するトランジスタＰ１ＲとＰ１Ｌのドレインに直接接続されているので、トランジスタＰ１ＬとＰ１Ｒのうちの一方を必ず完全にオフさせることができる。このとき、トランジスタＰ１ＬとＮ１Ｌ、Ｐ１ＲとＮ１Ｒは、それぞれ同時にオンする期間があり、貫通電流を生じるが、そのピーク値は定電流源５Ｌと５Ｒによって制限される。
【００５３】
これにより、出力インバータ３と電圧変換部２の両方において、それぞれ発生する貫通電流を低く抑えることができる。また、トランジスタの特性、特に閾値電圧に相対ばらつきがある場合、即ちトランジスタＰ１ＲとＰ１Ｌの閾値が浮遊バイアス電圧生成回路４Ｌと４Ｒが生成する電位差ΔＶよりも小さい場合にも、定常的な貫通電流が抑えられた、レベルシフト回路を提供することができる。
【００５４】
＜表示駆動ＩＣ＞
図２は、本発明のレベルシフト回路１を備える表示駆動回路１０の構成を示すブロック図である。
【００５５】
表示駆動回路１０は、ソースアンプ１１＿１〜１１＿１０２４と、階調電圧発生回路１３と、階調電圧選択回路（Ｄｅｃｏｄｅｒ，１２＿１〜１２＿１０２４）と、レベルシフト回路１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎと、ラッチ回路（Ｌａｔｃｈ，１４＿１〜１４＿１０２４）と、メモリ（ＲＡＭ，１５）と、メモリインターフェース１６と、ホストインターフェース１７とを含んで構成される。図２には、一実施の形態として、１０２４本のソース線Ｓ１〜Ｓ１０２４を持つ表示パネル（図示は省略）に接続され駆動する表示駆動回路１０が示されるが、ソース線の本数等は単なる一例であって任意に変更することができる。表示駆動回路１０は、図示を省略されたホストプロセッサと通信路を介して通信端子１８で接続される。ホストプロセッサは、制御コマンドや表示データを通信端子１８に供給することにより、表示駆動回路１０を制御し、表示データに対応する電位を持つ信号をソース線Ｓ１〜Ｓ１０２４に出力させる。
【００５６】
ホストプロセッサから通信端子１８に供給された表示データは、ホストインターフェース１７とメモリインターフェース１６を介して一旦メモリ１５に格納される。メモリ１５は、例えばＳＲＡＭ（Static Random Access Memory）で構成することができる。メモリ１５に格納された表示データは、メモリインターフェース１６を介してラッチ回路１４＿１〜１４＿１０２４に転送される。メモリ１５とメモリインターフェース１６を省略して、受信された表示データがホストインターフェース１７から直接ラッチ回路１４＿１〜１４＿１０２４に転送されるように構成してもよい。ラッチ回路１４＿１〜１４＿１０２４は、ソース線の数と同じ数だけ備えられ、それぞれ、表示データのビット数（図２の例ではｎビット、ｎは正の整数）のディジタルデータを保持することができるように構成されている。
【００５７】
階調電圧発生回路１３は、ソース線に出力されるｍ階調（ｍは正の整数）のアナログ信号を階調電圧の基準電圧として生成し出力する。階調電圧選択回路１２＿１〜１２＿１０２４のそれぞれは、入力されるｍ本（ｍ階調）の階調基準電圧から、入力されるｎ本の選択信号に基づいて、表示すべき階調電圧を生成し、例えばボルテージフォロワで構成されるソースアンプ１１＿１〜１１＿１０２４のそれぞれに入力する。階調電圧発生回路１２＿１〜１２＿１０２４のそれぞれに入力される選択信号は、ラッチ回路１４＿１〜１４＿１０２４に格納されるｎビットの表示データに対応し、ソース線１本当たりｎ本である。例えば最大２５６階調で表示する場合はｎ＝８である。図２において、破線１９で囲まれる領域は、低電位側電源系ＶＤＤＬで動作する回路の領域であり、ラッチ回路１４＿１〜１４＿１０２４と、メモリ１５と、メモリインターフェース１６と、ホストインターフェース１７等が含まれる。これに対して、ソースアンプ１１＿１〜１１＿１０２４と、階調電圧発生回路１３と、階調電圧選択回路１２＿１〜１２＿１０２４は比較的高い電源電圧（高電位側電源系ＶＤＤＨ）で動作する。このため、ラッチ回路１４＿１〜１４＿１０２４に格納される表示データは、レベルシフト回路を介して信号の電圧レベルが変換（シフト）された上で、上記選択信号として、階調電圧選択回路１２＿１〜１２＿１０２４に供給される。
【００５８】
表示データはｎビットであるので、この例では１０２４×ｎ個のレベルシフト回路が設けられている。レベルシフト回路１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎには、高電位側電源系の電源線ＶＤＤＨと、例えば接地線である基準電位の基準電位線ＶＳＳとが供給されている。電源線ＶＤＤＨと基準電位線ＶＳＳの配線は長く、寄生配線抵抗Ｒｓの値は無視できない程度に大きい場合がある。ソースアンプ１１＿１〜１１＿１０２４は、通常、一列に配列されるため、各ソースアンプのレイアウトピッチ合わせてｎ個ずつのレベルシフト回路がレイアウトされる。ソースアンプ１１＿１〜１１＿１０２４の配置は、数十ｍｍに及ぶので、これに伴って配線抵抗も大きくなる。さらに、搭載されるレベルシフト回路１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎの数は、１０２４×ｎ個と膨大であるから、貫通電流が大きいと、上記配線抵抗との電流抵抗（ＩＲ）積によって生じる電圧降下が大きくなる。本発明により、各レベルシフト回路１の貫通電流を低く抑えることができるので、これを多数使用する表示駆動回路１０のレベルシフト回路１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎにおいて上記電圧降下を小さく抑えることができる。
【００５９】
表示駆動回路１０は、特に制限されないが、例えば、公知のＣＭＯＳＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。これにより、本発明に係る表示駆動回路が１チップに集積された、表示駆動ＩＣ（Integrated Circuit）を提供することができる。
【００６０】
表示駆動回路１０は、図１に示したレベルシフト回路１を含んで構成されるものとして説明したが、後述の実施形態２、３、４に示されるレベルシフト回路１、その他、本発明の要旨を逸脱しない範囲において種々変形されたレベルシフト回路を含んで構成されてもよい。
【００６１】
〔実施形態２〕＜定電流源（カレントミラー）＋浮遊バイアス生成回路（ＰＭＯＳダイオード）＞
図３は、実施形態２に係るレベルシフト回路１の、より具体的な構成例を示す回路図である。
【００６２】
図１に示したレベルシフト回路１の構成例との違いは、浮遊バイアス電圧生成回路４Ｌと４ＲがそれぞれＰチャネルトランジスタＰ４ＬとＰ４ＲによるＭＯＳダイオードで構成され、定電流源５Ｌと５ＲがＰチャネルトランジスタＰ３ＬとＰ３Ｒと、外部のＰチャネルトランジスタＰ５と定電流源５Ｃによって構成されるカレントミラー６で構成される点である。
【００６３】
ＰチャネルトランジスタＰ４Ｌは、ゲートとドレインが短絡されてＭＯＳダイオードとされ、アノードとして機能するソースがnode3Lに接続され、カソードとして機能する短絡されたゲートとドレインがnode2Lに接続される。node3Lからnode2Lに順方向電流が流れるとき、ＰチャネルトランジスタＰ４Ｌの閾値電圧に相当する、ＭＯＳダイオードの順方向電圧を、浮遊バイアス電圧として生じる。ＰチャネルトランジスタＰ４Ｒも同様に、ゲートとドレインが短絡されてＭＯＳダイオードとされ、アノードとして機能するソースがnode3Rに接続され、カソードとして機能する短絡されたゲートとドレインがnode2Rに接続される。node3Rからnode2Rに順方向電流が流れるとき、ＰチャネルトランジスタＰ４Ｒの閾値電圧に相当する、ＭＯＳダイオードの順方向電圧を、浮遊バイアス電圧として生じる。
【００６４】
これにより、浮遊バイアス電圧生成回路を他のＭＯＳトランジスタと同一のＣＭＯＳ半導体製造プロセスにより、形成することができる。
【００６５】
定電流源５Ｌと５ＲがＰチャネルトランジスタＰ３ＬとＰ３Ｒと、外部のＰチャネルトランジスタＰ５と定電流源５Ｃによって構成されるカレントミラー６で構成されている。外部の定電流源５Ｃの電流値がＰチャネルトランジスタＰ５で検出され、レベルシフト回路１内のＰチャネルトランジスタＰ３ＬとＰ３Ｒの電流値が制御される。トランジスタＰ３ＬとＰ３ＲのサイズとトランジスタＰ５のサイズとを等しく構成すれば、トランジスタＰ３ＬとＰ３Ｒは定電流源５Ｃと同じ電流値の定電流源として機能する。トランジスタサイズを調整すれば、定電流源５Ｃに比例する電流値の定電流源として機能させることも容易である。
【００６６】
これにより、定電流回路を他のＭＯＳトランジスタと同一のＣＭＯＳ半導体製造プロセスにより、形成することができる。
【００６７】
トランジスタＰ５と定電流源５Ｃは、複数のレベルシフト回路１に共通に１個設ければ足りる。例えば、実施形態１において説明した、表示駆動回路１０において、全てのレベルシフト回路１＿１＿１〜ｎ，１＿２＿１〜ｎ，…１＿１０２４＿１〜ｎに共通に、１組のトランジスタＰ５と定電流源５Ｃを共有しても良く、またはいくつかのレベルシフト回路ごとに分けられたグループ毎にそれぞれ１組のトランジスタＰ５と定電流源５Ｃを共有しても良い。例えば、示データのビット数であるｎ個のレベルシフト回路１ごとに、１組のトランジスタＰ５と定電流源５Ｃを共有してもよい。
【００６８】
これにより、複数のレベルシフト回路で１つのカレントミラー回路を共用する、表示駆動回路を提供することができ、共用するレベルシフト回路の間の定電流回路の電流値が同じ値に制御され、且つ、カレントミラーを構成する回路の面積を小さく抑えることができる。
【００６９】
表示駆動回路１０が、その動作モードの１つにスタンバイモードなどの低消費電力モードを備える場合、定電流源５Ｃの電流値を低下させあるいは０にする制御を追加することができる。
【００７０】
これにより、低消費電力モードにおける消費電流がさらに低減され、例えばスタンバイリークが低く抑えられた、表示駆動回路を提供することができる。
【００７１】
他の構成要素は、図１と同様であるので、説明を省略する。
【００７２】
図４と図５は、実施形態２に係るレベルシフト回路１の動作を示す波形図であり、図４は入力信号ＶＩＮと出力ＶＯＵＴが立下るときの波形であり、図５はＶＩＮとＶＯＵＴが立上るときの波形である。図４と図５はそれぞれ横軸に時間をとり、縦軸方向に上から順に消費電流、入力信号ＶＩＮの電圧、出力ＶＯＵＴの電圧、出力インバータ３の駆動電圧（node2Lとnode3Lの電圧）を示す。実線は本発明を実施した場合の波形であり、破線は比較例の波形である。理解を容易にするため、比較例としては、特許文献１に示されるレベルシフト回路ではなく、浮遊バイアス電圧生成回路を備えないレベルシフト回路を採用した。
【００７３】
図４において、入力信号ＶＩＮが時刻ｔ１に立ち下がるのに伴って、貫通電流が流れるため、消費電流に第１の小さなピークが現れる。時刻ｔ１の後、出力インバータ３のＰチャネルトランジスタＰ２側の入力node3Lには、ＮチャネルトランジスタＮ２側の入力node2Lよりも浮遊バイアス電圧分だけ高い電位の電圧が印加されて、徐々に上昇する。時刻ｔ２において出力ＶＯＵＴが反転する。このとき、出力インバータ３に貫通電流が流れる。ＰチャネルトランジスタＰ２側の入力node3LがＮチャネルトランジスタＮ２側の入力node2Lよりも高いので、比較例の出力インバータと比較して、ＰチャネルトランジスタＰ２は早くオフし、ＮチャネルトランジスタＮ２は遅くオンする。両方が同時にオンしている期間が短くなり、時刻ｔ２における消費電流のピークは低減される。出力ＶＯＵＴは、本発明によればスルーレートが小さくなるが、入力信号ＶＩＮが変化してから出力ＶＯＵＴが変化するまでの遅延は、ほとんど劣化しない。
【００７４】
図５において、入力信号ＶＩＮが時刻ｔ３に立ち上がるのに伴って、貫通電流が流れるため、消費電流に第１の小さなピークが現れる。時刻ｔ３の後、出力インバータ３のＰチャネルトランジスタＰ２側の入力node3Lには、ＮチャネルトランジスタＮ２側の入力node2Lよりも浮遊バイアス電圧分だけ高い電位の電圧が印加されて、徐々に降下する。時刻ｔ４において出力ＶＯＵＴが反転する。このとき、出力インバータ３に貫通電流が流れる。ＰチャネルトランジスタＰ２側の入力node3LがＮチャネルトランジスタＮ２側の入力node2Lよりも高いので、比較例の出力インバータと比較して、ＮチャネルトランジスタＮ２は早くオフし、ＰチャネルトランジスタＰ２は遅くオンする。図４に示した立下りの場合と同様に、両方が同時にオンしている期間が短くなり、時刻ｔ４における消費電流のピークは低減される。出力ＶＯＵＴは、本発明によればスルーレートが小さくなるが、入力信号ＶＩＮが変化してから出力ＶＯＵＴが変化するまでの遅延は、ほとんど劣化しない。
【００７５】
〔実施形態３〕＜定電流源（カレントミラー）＋浮遊バイアス生成回路（ＮＭＯＳダイオード）＞
図６は、実施形態３に係るレベルシフト回路の別の構成例を示す回路図である。図３に示したレベルシフト回路１の構成例との違いは、浮遊バイアス電圧生成回路４Ｌと４ＲがそれぞれＮチャネルトランジスタＮ３ＬとＮ３ＲによるＭＯＳダイオードで構成される点である。他の構成要素は、図１、図３と同様であるので、説明を省略する。
【００７６】
ＮチャネルトランジスタＮ３Ｌは、ゲートとドレインが短絡されてＭＯＳダイオードとされ、アノードとして機能する短絡されたゲートとドレインがnode3Lに接続され、カソードとして機能するソースがnode2Lに接続される。node3Lからnode2Lに順方向電流が流れるとき、ＮチャネルトランジスタＮ３Ｌの閾値電圧に相当する、ＭＯＳダイオードの順方向電圧を、浮遊バイアス電圧として生じる。ＮチャネルトランジスタＮ３Ｒも同様に、ゲートとドレインが短絡されてＭＯＳダイオードとされ、アノードとして機能する短絡されたゲートとドレインがnode3Rに接続され、カソードとして機能するソースがnode2Rに接続される。node3Rからnode2Rに順方向電流が流れるとき、ＮチャネルトランジスタＮ３Ｒの閾値電圧に相当する、ＭＯＳダイオードの順方向電圧を、浮遊バイアス電圧として生じる。
【００７７】
図４、５に示したのと同様に、出力インバータ３を構成するＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２の両方が同時にオンしている期間が比較例よりも短くなり、出力インバータ３における貫通電流が低く抑えられる。
【００７８】
これにより、浮遊バイアス電圧生成回路を他のＭＯＳトランジスタと同一のＣＭＯＳ半導体製造プロセスにより、形成することができ、さらに、実施形態２に示したＰチャネルトランジスタで構成する場合よりも小さい素子面積で実現することができる。
【００７９】
〔実施形態４〕＜定電流源（カレントミラー）＋浮遊バイアス生成回路（抵抗素子）＞
図７は、実施形態４に係るレベルシフト回路のさらに別の構成例を示す回路図である。図３、６に示したレベルシフト回路１の構成例との違いは、浮遊バイアス電圧生成回路４Ｌと４Ｒがそれぞれ抵抗素子Ｒ１ＬとＲ１Ｒで構成される点である。他の構成要素は、図１、図３、図６と同様であるので、説明を省略する。
【００８０】
node3Lとnode2Lの間に抵抗素子Ｒ１Ｌが接続され、node3Rとnode2Rの間に抵抗素子Ｒ１Ｒが接続され、それぞれに流れる電流に比例する電圧降下が、浮遊バイアス電圧として生成される。実施形態２と実施形態３の場合は、浮遊バイアス電圧は、ダイオードの順方向特性によって生成されるので、流れる電流はほとんど依存しないが、本実施形態では、生成される浮遊バイアス電圧は、流れる電流に比例して変化する。しかし、図４、５に示したのと同様に、出力インバータ３を構成するＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２の両方が同時にオンしている期間が比較例よりも短くなる点では同様であり、出力インバータ３における貫通電流が低く抑えられる効果も同様に奏せられる。一方、生成される浮遊バイアス電圧を他のＭＯＳトランジスタの特性とは独立に設定し、また調整することができる。
【００８１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８２】
例えば、浮遊バイアス電圧生成回路は、ＰＭＯＳダイオード、ＮＭＯＳダイオード、抵抗素子、それぞれによって構成される実施形態を示したが、それらの組合せや複数の素子を多段に接続して構成することもできる。
【符号の説明】
【００８３】
１  レベルシフト回路
２  電圧変換部
３  出力インバータ
４  浮遊バイアス電圧生成回路
５  定電流回路
６  カレントミラー
７  インバータ
１０  表示駆動回路
１１  ソースアンプ
１２  階調電圧選択回路（Decoder）
１３  階調電圧生成回路
１４  ラッチ（Latch）
１５  ＲＡＭ
１６  メモリインターフェース
１７  ホストインターフェース
１８  通信端子
１９  低電位側電源系で動作する回路
ＶＤＤＨ  高電位側電源系の電源線
ＶＤＤＬ  低電位側電源系の電源線
ＶＳＳ  基準電位線（接地線）
Ｒｓ  配線抵抗
Ｐ１Ｌ，Ｐ１Ｒ，Ｐ２，Ｐ３Ｌ，Ｐ３Ｒ，Ｐ４Ｌ，Ｐ４Ｒ，Ｐ５  ＰチャネルＭＯＳトランジスタ
Ｎ１Ｌ，Ｎ１Ｒ，Ｎ２，Ｎ３Ｌ，Ｎ３Ｒ  ＮチャネルＭＯＳトランジスタ
Ｒ１Ｌ，Ｒ１Ｒ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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