(57)【要約】【課題】低誘導率絶縁膜の貫通電極を形成する際の不良率を低減させることができる。【解決手段】Low-k絶縁膜は、SiO2などと比して弱い材質であり、層間絶縁膜として用いた場合、プラズマエッチングや洗浄時にLow-k絶縁膜が後退し、加工形状異常が発生することがあった。少なくとも１つの層間Low-k絶縁膜を有する上側のチップを形成する際に、下側のチップと相互に電気的に接続させるための貫通電極を形成する部分に、貫通電極と接するように、各配線層の配線とビアとを縦構造（直列）に連ねることによりガードリング７１を形成する。本開示は、例えば、カメラ装置などの電子機器に用いられるCMOS固体撮像装置に適用することができる。【選択図】図４
2015076502.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、
前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、
前記ガードリング内を埋めて形成される前記貫通電極と
を備える半導体装置。
【請求項２】
前記ガードリングは電気的に接続されている
請求項１の記載の半導体装置。
【請求項３】
複数の半導体基板が積層されて構成されており、
前記配線層を含む半導体基板は、他の半導体基板と前記貫通電極を介して電気的に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記配線層を含む半導体基板の上に、CIS(Contact Image Sensor)を含む半導体基板が積層されている
請求項３に記載の半導体装置。
【請求項５】
前記配線層を含む半導体基板は、信号処理回路を含んで構成されている
請求項３の記載の半導体装置。
【請求項６】
前記配線層を含む半導体基板は、CIS(Contact Image Sensor)を含んで構成されている
請求項３の記載の半導体装置。
【請求項７】
前記他の半導体基板は、信号処理回路を含んで構成されている
請求項３の記載の半導体装置。
【請求項８】
前記他の半導体基板は、記憶媒体回路を含んで構成されている
請求項３の記載の半導体装置。
【請求項９】
製造装置が、
少なくとも１つの低誘電率層間絶縁膜層を含む配線層における前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげてガードリングを形成し、
形成されたガードリング内に前記貫通電極を形成する
半導体装置の製造方法。
【請求項１０】
少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、
前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、
前記ガードリング内を埋めて形成される前記貫通電極とを備える半導体装置
を有する電子機器。
【請求項１１】
前記半導体装置は、固体撮像装置であり、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
をさらに有する請求項１０に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法、並びに電子機器に関し、特に、低誘導率絶縁膜の貫通電極を形成する際の不良率を低減させることができるようにした半導体装置およびその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
LSI製造プロセスの微細化がもたらす高集積化によって、コンピュータを初めとした電子機器はこれまで、小型化、多機能化、高速化などの高性能化を果たしてきた。しかしながら、さらなる微細化の実現は、技術的な限界が見えてきており、平面での微細化限界を打開する技術の１つとして、３次元実装技術開発が活発化している。
【０００３】
Si貫通電極（Through-silicon via：TSV）は、シリコン製半導体チップの内部を垂直に貫通する電極のことであり、3次元実装技術開発の中で最も重要な技術のひとつである。複数枚のチップを積み重ねて1つのパッケージに収める場合、従来、ワイヤ・ボンディングで行なわれていた上下チップ同士の接続をTSVで行なう。
【０００４】
2枚以上のウェハを貼り合わせし、複数のウェハ／配線間の貫通配線のTSVを形成する方法としては、例えば、特許文献１のように、通常のLSI製造工程のFEOL工程前後の工程でTSVを形成する、所謂ビアファーストプロセスと、 LSI製造工程のBEOL工程後や、ウェハの薄膜化工程後にTSVを形成する、所謂ビアラストプロセスでのTSVを組み合わせる方法が提案されている。
【０００５】
さらにプロセス工程数の削減や、TSV部の占有面積の低減する方法として、特許文献２に示されるような、1つの貫通電極で、2つのチップを接合するいわゆるシェアードコンタクト貫通電極を形成する方法が考えられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１９５２６号公報
【特許文献２】米国特許第７７１４４４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したシェアードコンタクト貫通電極は、貫通電極に対してチップの配線を単層で接合する構造において、層間絶縁膜として、最先端のLSIの半導体素子で使用される低誘電率絶縁膜(以下、Low-k絶縁膜と称する)を用いた場合、プラズマエッチングや洗浄時にLow-k絶縁膜が後退し、加工形状異常が発生することがあった。
【０００８】
このような加工形状異常は、後工程である貫通電極内への金属充填時においてバリアメタル成膜時では庇となり成膜できない面を生じさせ、金属メッキ時においてボイド発生原因となり、半導体素子の配線信頼性を劣化させる原因となることがあった。
【０００９】
また、加工形状異常以外でも、Low-k材料がプラズマエッチング時のダメージや、洗浄時や大気放置中の吸湿により変質し、素子の特性劣化の原因となることがあった。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、低誘導率絶縁膜の貫通電極を形成する際の不良率を低減させることができるものである。
【課題を解決するための手段】
【００１１】
本技術の一側面の半導体装置は、少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、前記ガードリング内を埋めて形成される前記貫通電極とを備える。
【００１２】
前記ガードリングは電気的に接続されている。
【００１３】
複数の半導体基板が積層されて構成されており、前記配線層を含む半導体基板は、他の半導体基板と前記貫通電極を介して電気的に接続されている。
【００１４】
前記配線層を含む半導体基板の上に、CIS(Contact Image Sensor)を含む半導体基板が積層されている。
【００１５】
前記配線層を含む半導体基板は、信号処理回路を含んで構成されている。
【００１６】
前記配線層を含む半導体基板は、CIS(Contact Image Sensor)を含んで構成されている。
【００１７】
前記他の半導体基板は、信号処理回路を含んで構成されている。
【００１８】
前記他の半導体基板は、記憶媒体回路を含んで構成されている。
【００１９】
本技術の一側面の半導体装置の製造方法は、製造装置が、少なくとも１つの低誘電率層間絶縁膜層を含む配線層における前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげてガードリングを形成し、形成されたガードリング内に前記貫通電極を形成する。
【００２０】
本技術の一側面の電子機器は、少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、前記ガードリング内を埋めて形成される前記貫通電極とを備える半導体装置を有する。
【００２１】
前記半導体装置は、固体撮像装置であり、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とをさらに有することができる。
【００２２】
本技術の一側面においては、少なくとも１つの低誘電率層間絶縁膜層を含む配線層における前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげてガードリングが形成され、形成されたガードリング内に前記貫通電極が形成される。
【発明の効果】
【００２３】
本技術によれば、低誘導率絶縁膜において貫通電極を形成することができる。また、本技術によれば、低誘導率絶縁膜の貫通電極を形成する際の不良率を低減させることができる。
【００２４】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００２５】
【図１】本技術を適用した固体撮像装置の概略構成例を示すブロック図である。
【図２】本技術の一実施の形態に係る固体撮像装置の基本的な概略構成を示す。
【図３】本技術の一実施の形態に係る固体撮像装置の基本的な概略構成を示す。
【図４】本技術の第１の実施の形態の固体撮像装置に積層される半導体チップの構成例を示す図である。
【図５】固体撮像装置の製造処理を説明するフローチャートである。
【図６】貫通電極の形成処理を説明するフローチャートである。
【図７】固体撮像装置の製造工程を示す図である。
【図８】固体撮像装置の製造工程を示す図である。
【図９】固体撮像装置の製造工程を示す図である。
【図１０】本技術の第２の実施の形態の固体撮像装置の製造処理を説明するフローチャートである。
【図１１】集光構造の形成処理を説明するフローチャートである。
【図１２】固体撮像装置の製造工程を示す図である。
【図１３】固体撮像装置の製造工程を示す図である。
【図１４】本技術の第３の実施の形態の固体撮像装置の製造処理を説明するフローチャートである。
【図１５】固体撮像装置の製造工程を示す図である。
【図１６】固体撮像装置の製造工程を示す図である。
【図１７】本技術の第４の実施の形態の固体撮像装置の製造処理を説明するフローチャートである。
【図１８】固体撮像装置の製造工程を示す図である。
【図１９】固体撮像装置の製造工程を示す図である。
【図２０】ガードリングと素子の配線の接続の変形例を示す図である。
【図２１】貫通孔の形成の変形例を示す図である。
【図２２】貫通孔の形成の変形例を示す図である。
【図２３】Si基板部と貫通電極の絶縁性の取得の変形例を示す図である。
【図２４】貫通電極とガードリングの接し方の変形例を示す図である。
【図２５】ガードリングの幅の変形例を示す図である。
【図２６】本技術の第７の実施の形態の電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像装置の概略構成例
１．第１の実施の形態（２層の半導体装置の例）
２．第２の実施の形態（２層の半導体装置の例）
３．第３の実施の形態（３層の半導体装置の例）
４．第４の実施の形態（３層の半導体装置の例）
５．第５の実施の形態（変形例）
６．第６の実施の形態（電子機器の例）
【００２７】
＜０．固体撮像装置の概略構成例＞
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
【００２８】
図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
【００２９】
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
【００３０】
また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
【００３１】
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
【００３２】
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
【００３３】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
【００３４】
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３５】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３６】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
【００３７】
入出力端子１２は、外部と信号のやりとりをするために設けられる。
【００３８】
図２に、本技術の一実施の形態に係る固体撮像装置の基本的な概略構成を示す。
【００３９】
固体撮像装置１５は、図２Ａに示すように、１つの半導体チップ１６内に、画素領域１７と、制御回路１８と、信号処理するためのロジック回路１９とを搭載して構成される。通常、画素領域１７と制御回路１８でイメージセンサ２０が構成される。
【００４０】
これに対して、本技術の一実施の形態における固体撮像装置は、図３Ｂに示されるように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。なお、制御回路２４には、例えば、図１の垂直駆動回路４、水平駆動回路６、制御回路８などが含まれる。また、ロジック回路２５には、例えば、図１の出力回路７からの出力に対しての補正やゲインなどの信号処理を行うための信号処理回路が含まれている。
【００４１】
あるいはまた、本技術の一実施の形態における固体撮像装置は、図３Ｃに示されるように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御回路２４、信号処理回路を含むロジック回路２５を搭載する。
【００４２】
そして、第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとして固体撮像装置が構成される。
【００４３】
なお、固体撮像装置の構成は、図３Ｂおよび図３Ｃに限らず、例えば、第１の半導体チップ部２２に、制御回路２４（例えば、垂直駆動回路４、水平駆動回路６、制御回路８）のうちの一部が含まれ、第２の半導体チップ部２６に制御回路２４のうちの残りが含まれるものもあり得る。例えば、一部として、垂直駆動回路４と水平駆動回路６が第１の半導体チップ部２２に含まれ、残りが第２の半導体チップ部２６に含まれてもよいし、垂直駆動回路４（または水平駆動回路６）のみが第１の半導体チップ部２２に含まれ、残りが第２の半導体チップ部２６に含まれてもよい。また、第２の半導体チップ部２６は、画素領域で入力された信号や信号処理結果のデータなどを記憶するメモリ回路を搭載してもよい。例えば、第２の半導体チップ部２６は、ロジック回路２５とメモリ回路の両方を搭載してもよい。
【００４４】
また、本技術の一実施の形態における固体撮像装置は、図４Ａおよび図４Ｂに示されるように、半導体チップ部を３層相互に電気的に接続して１つの半導体チップとすることもできる。
【００４５】
すなわち、本技術の一実施の形態における固体撮像装置は、図４Ａに示されるように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。さらに、固体撮像装置は、図４Ａに示されるように、第３の半導体チップ部２７に、画素領域で入力された信号や信号処理結果のデータなどを記憶するメモリ回路２８を搭載する。
【００４６】
あるいはまた、本技術の一実施の形態における固体撮像装置は図４Ｂに示されるように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６に制御回路２４、信号処理回路を含むロジック回路２５を搭載する。さらに、固体撮像装置は、図４Ｂに示されるように、第３の半導体チップ部２７に、メモリ回路２８を搭載する。
【００４７】
そして、第１の半導体チップ部２２、第２の半導体チップ部２６、及び第３の半導体チップ部２７を、相互に電気的に接続して１つの半導体チップとして固体撮像装置が構成される。
【００４８】
なお、図３の例においても、制御領域に含まれる各部の構成は、図２を参照して上述した制御領域の構成と同様に、例えば、第１の半導体チップ部２２に、制御回路２４のうちの一部が含まれ、第２の半導体チップ部２６に制御回路２４のうちの残りが含まれるものもあり得る。また、図３の例においては、第２の半導体チップ部２６にメモリ回路が搭載されるようにしてもよい。また、第３の半導体チップ部２７にロジック回路が搭載されるようにしてもよい。例えば、第２の半導体チップ部２６や第３の半導体チップ部２７は、ロジック回路２５とメモリ回路の両方を搭載してもよい。
【００４９】
以上のように、本技術の一実施の形態における固体撮像装置は、半導体チップ（半導体基板）を積層して構成される。なお、以下においては、半導体チップが、２層と３層の積層例を説明するが、積層の数は、２層や３層に限定されず、４層や５層、それ以上の積層であってもよい。
【００５０】
次に、半導体基板を積層して構成される固体撮像装置の製造方法について説明する。
【００５１】
＜１．第１の実施の形態＞
＜半導体チップの構成例＞
図４は、本技術の固体撮像装置に積層される半導体チップ（半導体基板）の構成例を示す図である。図４Ａは、上側の半導体チップ（以下、チップと称する）５１を上から見た上面図であり、図４Ｂは、上側のチップ５１の側面図であり、図４Ｃは、下側のチップ５２の側面図である。なお、図４の例においては、すべての部に符号が付されていないが、同じハッチングがなされている部は、同じ符号が付されるものとし、これについては、以下の図においても同様とされる。
【００５２】
まず、第１の実施の形態として、上側のチップ５１も、下側のチップ５２も、信号処理回路を含むロジック回路が含まれるチップである場合について説明する。
【００５３】
図４Ｂに示されるように、上側のチップ５１は、Si基板部６１に素子分離６２、ゲート６３、コンタクト６４が形成され、平坦化された後に、４つの配線層が形成されている。４つの配線層は、層間絶縁膜として、低誘電率絶縁膜(以下、Low-k絶縁膜と称する)６５が用いられ、配線とビアとして、配線金属(例えば、Cu)６６が用いられ、配線金属６６には、さらに、バリアメタル(例えば、Ta,TaN)６７が施されている。各配線層間には、拡散防止膜(例えば、SiCN)６８が施されており、配線層の図中上には、絶縁膜(例えば、SiO2)６９が形成されている。
【００５４】
Low-k材料としては、例えば、ポーラスSiOC膜、ポーラスHSQ(Hydrogen Silsesquioxane)膜、ポーラスMSQ(Methyl Silsesquioxane)膜が代表的である。これらのLow-k材料は、まず、CVD法や塗布法によってポロジェン（Porogen）を含む膜成分が堆積され、その後、UVキュア、プラズマキュア、熱処理、電子線によるキュアによってポロジェンが膜成分から脱離することにより形成される。したがって、これらポーラスSiOC膜、ポーラスHSQ膜、ポーラスMSQ膜には、それぞれの膜に元々備わった平均径の小さい複数の空孔のみならず、ポロジェンの脱離によって形成された平均径の大きい複数の空孔も含まれている。
【００５５】
以上のことから、Low-k絶縁膜は、SiO2などと比して弱い材質であり、層間絶縁膜として用いた場合、プラズマエッチングや洗浄時にLow-k絶縁膜が後退し、加工形状異常が発生することがあった。
【００５６】
そこで、少なくとも１つの層間Low-k絶縁膜６５を含む配線層を備える上側のチップ５１を形成する際に、下側のチップ５２と相互に電気的に接続させるための貫通電極を形成する部分に、貫通電極と接するように、各配線層の配線とビアとを縦構造（直列）に連ねることによりガードリング７１を形成する。ガードリング７１は、図４Ａに示されるように、上から見ると円形状に形成されている。なお、以下、貫通電極を形成する部分を、貫通電極形成部分とも称する。
【００５７】
ガードリング７１は、図４Ｂの場合、下から１層目で素子側の配線と電気的に接続されている。ガードリング７１の径は、例えば、1-5umであり、配線幅は、例えば、50-500nmであることが好ましい。配線と同時に形成するため、材料は、一般的な配線材料（例えば、Cu,Al）と、バリアメタル材料（例えば、Ta,Ti,TiN,TaN）であることが好ましい。
【００５８】
図４Ｃに示されるように、下側のチップ５２は、配線や素子分離６２、ゲート６３、コンタクト６４の位置、数などと、ガードリング７１が形成されていない点、およびパッド８１が形成されている点が上側のチップ５１と異なっている。一方、下側のチップ５２における、その他の基本的な構成は、上述した上側のチップ５１と同様である。
【００５９】
すなわち、下側のチップ５２は、Si基板部６１に素子分離６２、ゲート６３、コンタクト６４が形成され、平坦化された後に、４つの配線層が形成されている。４つの配線層は、層間絶縁膜として、Low-k絶縁膜６５が用いられ、配線とビアとして、配線金属６６が用いられ、配線金属６６には、さらに、バリアメタル６７が施されている。各配線層間には、拡散防止膜が施されており、配線層の図中上には、パッドが設けられて、絶縁膜６９が形成されている。
【００６０】
このような下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１のガードリング７１内に貫通電極が形成されて、固体撮像装置が構成される。
【００６１】
＜固体撮像装置の製造処理＞
次に、図５および図６のフローチャート、並びに図７乃至図９の工程図を参照し、図４に示された２つの半導体チップが積層される固体撮像装置の製造処理について説明する。なお、この処理は、固体撮像装置を製造する製造装置により行われる処理である。
【００６２】
まず、図５のステップＳ５１において、製造装置は、上述した図４Ｂに示されるように、層間Low-k絶縁膜６５を有する上側のチップ５１の貫通電極を形成する部分に、ガードリング７１を形成する。
【００６３】
ステップＳ５２において、製造装置は、貫通電極で上側のチップ５１と接合するもう１つのチップ（上述した図４Ｃに示される下側のチップ５２）を形成する。なお、下側のチップ５２の形成方法は、従来の半導体チップの形成方法と同じである。
【００６４】
ステップＳ５３において、製造装置は、貫通電極の形成処理を行う。この貫通電極の形成処理について、図６のフローチャートを参照して説明する。
【００６５】
ステップＳ７１において、製造装置は、上側のチップ５１を反転して下側のチップ５２に接合し、上側のチップ５１において、貫通電極を形成する部分にリソグラフィを行う。
【００６６】
すなわち、図７Ａに示されるように、反転された上側のチップ５１の基板上に、絶縁膜(例えば、SiO2)９１が形成され、その上の、貫通電極を形成する部分を除く部分にレジスト９２が形成され、リソグラフィが行われる。なお、レジスト９２は、図７Ａのように、後からガードリング７１に接することができるよう、ガードリング７１にかかっている。
【００６７】
ステップＳ７２において、製造装置は、図７Ｂに示されるように、配線金属が露出する直前までプラズマエッチングにより加工し、その後、レジスト９２を剥離する。
【００６８】
ステップＳ７３において、製造装置は、図７Ｃに示されるように、Si基板部６１と貫通電極を絶縁する絶縁膜９３を形成する。例として、SiO2を100-400nmで絶縁膜９３が形成される。
【００６９】
ステップＳ７４において、製造装置は、図８Ａに示されるように、配線金属が露出されず、下側のチップ５２のパッド８１まで、貫通孔９５（図８Ｂ）が形成できるようにレジスト９４を形成し、リソグラフィを行う。
【００７０】
ステップＳ７５において、製造装置は、図８Ｂに示されるように、下側のチップ５２のパッド８１までプラズマエッチングで貫通孔９５を形成して、その後、レジスト９４を剥離する。このとき、ガードリング７１内部のLow-k絶縁膜６５は、後退または消失する。
【００７１】
ステップＳ７６において、製造装置は、図９Ａに示されるように、プラズマエッチングで、ガードリング７１内部の上側のチップ５１の配線層を露出させる。なお、図８Ｂに示されるように、ステップＳ７５によりLow-k絶縁膜６５が後退した後、貫通孔９５の側面には、拡散防止層が残って凸凹している。したがって、このステップＳ７６におけるプラズマエッチングにより、チップ５１の配線層を露出させるとともに、ステップＳ７５において貫通孔側面に残っている拡散防止層を除去することで、図９Ａに示されるように、その側面を平坦にしている。
【００７２】
ステップＳ７７において、製造装置は、図９Ｂに示されるように、貫通孔９５内をバリアメタル９６で成膜してから、金属を埋め込み、ガードリング７１内に貫通電極９７を形成する。以上のようにして、下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１の層間Low-k絶縁膜を含む配線層に形成されたガードリング７１内に貫通電極が形成されて、２つの半導体チップが積層された半導体装置が製造される。
【００７３】
以上のように、ガードリングによって、貫通電極を形成する際に、層間Low-k絶縁膜が、プラズマ、洗浄薬液、大気から、ほぼ完全に遮断される。これにより、貫通電極が、層間Low-k絶縁膜を貫通する場合であっても、Low-k絶縁膜の後退による加工形状異常がほぼなくなる。したがって、バリアメタル成膜時の成膜不良や、配線埋め込み時のボイドなどを改善することができたり、不良率の低減や信頼性を向上させることなどができる。
【００７４】
また、貫通孔の加工時において、層間Low-k絶縁膜が大気中や洗浄時の水分を吸湿することを防止することができる。これにより、Low-k変質による半導体素子の特性劣化不良を低減することができる。
【００７５】
＜２．第２の実施の形態＞
＜固体撮像装置の製造処理＞
次に、図１０および図１１のフローチャート、並びに図１２および図１３の工程図を参照し、撮像素子（すなわち、CIS：Contact Image Sensor）を含む半導体チップとロジック回路を含む半導体チップが積層される固体撮像装置の製造処理について説明する。なお、この例においては、例えば、撮像素子として、裏面照射型の撮像素子の例が示されている。
【００７６】
図１０のステップＳ１１１において、製造装置は、図１２Ａに示されるように、層間Low-k絶縁膜６５を有する上側のチップ１０１の貫通電極を形成する部分に、ガードリング７１を形成する。
【００７７】
ステップＳ１１２において、製造装置は、貫通電極で上側のチップ１０１と接合するもう１つのチップ（上述した図４Ｃに示される下側のチップ５２）を形成する。
【００７８】
ステップＳ１１３において、製造装置は、貫通電極の形成処理を行う。なお、上側のチップ１０１は、ゲート６３がトランスファーゲート１１１に入れ替わった点と、素子分離６２がフィールドディフュージョン１１２に入れ替わった点と、光電変換部１１３が追加された点が、上側のチップ５１と異なるだけである。
【００７９】
すなわち、上側のチップ１０１は、Si基板部６１に光電変換部１１３、フィールドディフュージョン１１２、トランスファーゲート１１１、コンタクト６４が形成され、平坦化された後に、４つの配線層が形成されている。４つの配線層は、層間絶縁膜として、Low-k絶縁膜６５が用いられ、配線とビアとして、配線金属６６が用いられ、配線金属６６には、さらに、バリアメタル６７が施されている。各配線層間には、拡散防止膜が施されており、配線層の図中下には、絶縁膜６９が形成されている。
【００８０】
したがって、ステップＳ１１３の貫通電極の形成処理は、図６を参照して上述した処理と基本的に同様の処理を行うので、その説明は省略される。
【００８１】
ステップＳ１１３により、下側のチップ５２上に、上側のチップ１０１が反転されて接合され、上側のチップ１０１のガードリング７１内に貫通電極９７が形成される。
【００８２】
ステップＳ１１４において、製造装置は、集光構造の形成処理を行う。この集光構造の形成処理について、図１１のフローチャートを参照して説明する。
【００８３】
ステップＳ１３１において、製造装置は、図１２Ｂに示されるように、貫通電極９７のCuに対する拡散防止膜１１４、エッチング停止膜１１５を成膜する。
【００８４】
ステップＳ１３２において、製造装置は、貫通電極９７の部分を除き、パターニングする。
【００８５】
ステップＳ１３３において、製造装置は、図１３Ａに示されるように、貫通電極９７の以外に遮光膜（材料：Al,W）１１６を成膜し、受光部に開口部１１８を形成した後、平坦化膜１１７を成膜する。
【００８６】
ステップＳ１３４において、製造装置は、図１３Ｂに示されるように、カラーフィルタ１１９とオンチップレンズ１２０を形成する。
【００８７】
以上のようにして、下側のチップ５２上に、上側のチップ１０１が反転されて接合され、上側のチップ１０１のガードリング７１内に貫通電極が形成されて、撮像素子を含む半導体チップとロジック回路を含む半導体チップが積層される固体撮像装置が製造される。
【００８８】
なお、上記説明においては、２つの半導体チップが積層される例として、２つのロジック回路を含む半導体チップが積層される半導体装置と、撮像素子を含む半導体チップとロジック回路を含む半導体チップが積層される半導体装置の例を説明した。しかしながら、半導体装置に積層される半導体チップの構成やその積層順は、これらに限定されない。本技術は、例えば、撮像素子を含む半導体チップとメモリ回路を含む半導体チップが積層される半導体装置、またはロジック回路を含む半導体チップとメモリ回路を含む半導体チップが積層される半導体装置などにも適用される。
【００８９】
＜３．第３の実施の形態＞
＜固体撮像装置の製造処理＞
次に、図１４のフローチャート、並びに図１２および図１３の工程図を参照し、撮像素子を含む半導体チップとロジック回路を含む２つの半導体チップが積層される固体撮像装置の製造処理について説明する。
【００９０】
図１４のステップＳ１５１において、製造装置は、上述した図４Ｂに示されるように、層間Low-k絶縁膜６５を有する上側のチップ５１の貫通電極を形成する部分に、ガードリング７１を形成する。
【００９１】
ステップＳ１５２において、製造装置は、貫通電極で上側のチップ５１と接合するもう１つのチップ（上述した図４Ｃに示される下側のチップ５２）を形成する。
【００９２】
ステップＳ１５３において、製造装置は、図６を参照して上述した貫通電極の形成処理を行う。ステップＳ１５３により、図１５Ａに示されるように、下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１のガードリング７１内に貫通電極９７が形成される。
【００９３】
ステップＳ１５４において、製造装置は、最上側のチップ１５１を、配線まで形成する。最上側のチップ１５１は、例えば、裏面照射型の撮像素子を含むチップである。
【００９４】
最上側のチップ１５１は、図１５Ｂに示されるように、配線層が４つではなく、３つである点と、また、配線層に、層間絶縁膜として、Low-k絶縁膜６５の代わりに、Si酸化膜１５２が用いられている点が上側のチップ１０１と異なっている。すなわち、最上側のチップ１５１には、Low-k絶縁膜が用いられていない。
【００９５】
したがって、最上側のチップ１５１は、Si基板部６１に光電変換部１１３、フィールドディフュージョン１１２、トランスファーゲート１１１、コンタクト６４が形成され、平坦化された後に、３つの配線層が形成されている。３つの配線層は、層間絶縁膜として、Si酸化膜１５２が用いられ、配線とビアとして、配線金属６６が用いられ、配線金属６６には、さらに、バリアメタル６７が施されている。なお、最上側のチップ１５１の接合側の層には、貫通電極９７と接する位置に配線がある。各配線層間には、拡散防止膜が施されている。
【００９６】
ステップＳ１５５において、製造装置は、最上側のチップ１５１を反転して、上側のチップ５１と下側のチップ５２が積層されているチップを接合する。
【００９７】
なお、この接合は、例えば、既知のCu配線とSiO2膜が混在している状態同士でのウエハの貼り合わせで行われる。
【００９８】
ステップＳ１５６において、製造装置は、図１６Ｂに示されるように、Si基板部６１上に、絶縁膜(例えば、SiO2)９１を形成後、遮光膜（材料：Al,W）１１６を成膜し、受光部の開口１１８を行った後、平坦化膜１１７を成膜する。
【００９９】
ステップＳ１５７において、製造装置は、平坦化膜１１７の上に、カラーフィルタ１１９とオンチップレンズ１２０を形成する。
【０１００】
以上のようにして、下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１のガードリング７１内に貫通電極９７が形成される。これにより、撮像素子を含む半導体チップとロジック回路を含む半導体チップが積層される。そして、積層された半導体チップに、さらに、撮像素子を含む半導体チップ（最上側のチップ１５１）が積層されて、固体撮像装置が製造される。
【０１０１】
＜４．第４の実施の形態＞
＜固体撮像装置の製造処理＞
次に、図１７のフローチャート、並びに図１８および図１９の工程図を参照し、撮像素子を含む半導体チップとロジック回路を含む２つの半導体チップが積層される固体撮像装置の製造処理の他の例について説明する。
【０１０２】
図１７のステップＳ２１１において、製造装置は、上述した図４Ｂに示されるように、層間Low-k絶縁膜６５を有する上側のチップ５１の貫通電極を形成する部分に、ガードリング７１を形成する。
【０１０３】
ステップＳ２１２において、製造装置は、貫通電極で上側のチップ５１と接合するもう１つのチップ（上述した図４Ｃに示される下側のチップ５２）を形成する。
【０１０４】
ステップＳ２１３において、製造装置は、図６を参照して上述した貫通電極の形成処理を行う。ステップＳ２１３により、図１８Ａに示されるように、下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１のガードリング７１内に貫通電極９７が形成される。
【０１０５】
ステップＳ２１４において、製造装置は、既存の方法で形成した最上側のチップ２０１を、反転して、上側のチップ５１と下側のチップ５２が積層されているチップに貼り合わせる。最上側のチップ２０１は、例えば、裏面照射型の撮像素子を含むチップである。
【０１０６】
最上側のチップ２０１は、図１８Ｂに示されるように、図１５Ｂの最上側のチップ１５１が貫通電極９７と接する位置に配線があるのに対して、それがない点のみが異なっている。すなわち、最上側のチップ２０１は、Si基板部６１に光電変換部１１３、フィールドディフュージョン１１２、トランスファーゲート１１１、コンタクト６４が形成され、平坦化された後に、３つの配線層が形成されている。３つの配線層は、層間絶縁膜として、Si酸化膜１５２が用いられ、配線とビアとして、配線金属６６が用いられ、配線金属６６には、さらに、バリアメタル６７が施されている。各配線層間には、拡散防止膜が施されている。
【０１０７】
ステップＳ２１５において、製造装置は、最上側のチップ２０１に対して、図６を参照して上述した貫通電極形成処理を行う。すなわち、ステップＳ２１５により、反転された最上側のチップ２０１の基板上に、絶縁膜９１が形成され、その上の、貫通電極を形成する部分（ガードリング７１の内側部分）を除く部分にレジストが形成され、リソグラフィが行われる。配線金属が露出する直前までプラズマエッチングにより加工され、その後、レジストが剥離される。
【０１０８】
そして、図１８Ｃに示されるように、Si基板部６１と貫通電極を絶縁する絶縁膜９３が形成される。その後、配線金属が露出されず、上側のチップ５１の貫通電極９７まで、貫通孔２１２が形成できるようにレジストが形成され、リソグラフィが行われる。そして、上側のチップ５１の貫通電極９７までプラズマエッチングで貫通孔２１２を形成して、その後、レジスト９４を剥離する。このとき、ガードリング７１内部のLow-k絶縁膜６５は、後退または消失する。さらに、プラズマエッチングで、ガードリング７１内部の最上側のチップ２０１の配線層を露出させる。
【０１０９】
そして、図１９Ａに示されるように、貫通孔２１２内をバリアメタル９６で成膜してから、金属が埋め込こまれ、ガードリング７１内に貫通電極２１３が形成される。
【０１１０】
ステップＳ２１６において、製造装置は、最上側のチップ２０１上において、図１１を参照して上述した集光構造の形成処理を行う。すなわち、貫通電極２１３のCuに対する拡散防止膜１１４、エッチング停止膜１１５が成膜される。貫通電極９７の部分が除いて、パターニングされる。貫通電極２１３の以外に遮光膜（材料：Al,W）１１６が成膜され、受光部の開口部１１８が形成された後、平坦化膜１１７が成膜される。そして、図１９Ｂに示されるように、カラーフィルタ１１９とオンチップレンズ１２０が形成される。
【０１１１】
以上のようにして、下側のチップ５２上に、上側のチップ５１が反転されて接合され、上側のチップ５１のガードリング７１内に貫通電極９７が形成される。これにより、撮像素子を含む半導体チップとロジック回路を含む半導体チップが積層される。そして、積層された半導体チップに、さらに、撮像素子を含む半導体チップが積層されて、固体撮像装置が製造される。
【０１１２】
なお、上記説明においては、３つの半導体チップが積層される例として、撮像素子を含む半導体チップとロジック回路を含む２つの半導体チップが順に積層される半導体装置の例を説明した。しかしながら、半導体装置に積層される半導体チップの構成やその積層順は、これらに限定されない。
【０１１３】
本技術は、例えば、撮像素子を含む半導体チップ、ロジック回路を含む半導体チップ、メモリ回路を含む半導体チップが順に積層される半導体装置、または撮像素子を含む半導体チップ、メモリ回路を含む半導体チップ、ロジック回路を含む半導体チップが順に積層される半導体装置にも適用される。また、本技術は、ロジック回路を含む２つの半導体チップ、メモリ回路を含む半導体チップが順に積層される半導体チップにも適用される。
【０１１４】
＜５．第５の実施の形態（変形例）＞
＜ガードリングと素子の配線の他の接続例＞
図２０は、ガードリングと素子の配線の接続例を示す図である。上述した図４Ｂにおいては、図中、４つの配線層のうち、最下層において、ガードリング７１、素子分離６２、ゲート６３およびコンタクト６４からなる素子の配線の接続を行う例が示されている。
【０１１５】
これに対して、図２０Ａにおいては、図中、４つの配線層のうち、最上層において、ガードリング７１、素子分離６２、ゲート６３およびコンタクト６４からなる素子の配線の接続を行う例が示されている。
【０１１６】
また、図２０Ｂにおいては、図中、４つの配線層のうち、最上層および最下層において、ガードリング７１と、素子分離６２、ゲート６３およびコンタクト６４からなる素子の配線の接続を行う例が示されている。
【０１１７】
以上のように、ガードリングと素子の配線は、何層目の配線も可能である。例えば、最上層で接続されていてもよいし、複数層で接続されていてもよい。その中から最適な接続を選ぶことで、配線長を抑制することが可能である。
【０１１８】
＜貫通孔の形成の他の例＞
なお、上記説明においては、図６のステップＳ７１において、リソグラフィを行った後に、ステップＳ７２において、配線金属が露出する直前までプラズマエッチングにより加工し、レジストを剥離する例について説明した。
【０１１９】
これに対して、図６のステップＳ７１において、図２１Ａに示されるように、リソグラフィを行った後に、ステップＳ７２において、上述したプラズマエッチングによる加工の代わりに、図２１Ｂに示されるように、ガードリング７１を用いて、自己整合的に貫通孔９５を形成すること可能である。
【０１２０】
金属種によっては、プラズマエッチングにより、工程の不安定さや反応生成物による不良が発生する可能性があるが、工程数は、例えば、図６のステップＳ７４乃至Ｓ７６の工程を削減することができる。
【０１２１】
＜Si基板部と貫通電極の絶縁性の取得例＞
また、図４Ａを参照して上述した上側のチップ３１１の貫通電極を形成する部分、すなわち、ガードリング７１が形成されている部分のSi基板部６１に、図２２Ａに示されるように、絶縁膜３２１を埋め込む。
【０１２２】
ここで、上述した図６を用いて再度説明する。なお、図２２Ａは、図４Ａに対応している。図２２Ｂは、図７Ａに対応している。図２３Ａは、図７Ｃに対応している。図２３Ｂは、図８Ａに対応している。
【０１２３】
すなわち、図６のステップＳ７１において、上側のチップ３１１が反転して下側のチップ５２に接合され、上側のチップ３１１において、貫通電極を形成する部分にリソグラフィを行う。具体的には、図２２Ｂに示されるように、反転された上側のチップ３１１の基板上に、絶縁膜(例えば、SiO2)９１が形成され、その上の、貫通電極を形成する部分（ガードリング７１の内側部分）を除く部分にレジスト９２が形成され、リソグラフィが行われる。
【０１２４】
ステップＳ７２において、図２３Ａに示されるように、配線金属が露出する直前までプラズマエッチングにより加工され、その後、レジスト９２が剥離される。
【０１２５】
ここで、上側のチップ３１１のSi基板部６１には、絶縁膜３２１が埋め込まれているので、ステップＳ７３の処理は、スキップされる。
【０１２６】
ステップＳ７４において、図２３Ｂに示されるように、配線金属が露出されず、下側のチップ５２のパッド８１まで、貫通孔９５が形成できるようにレジスト９４が形成し、リソグラフィが行われる。
【０１２７】
以上のように、上述した図６の貫通電極の形成処理において、ステップＳ７３をスキップすることができる。すなわち、ステップＳ７３の工程を行わなくても、Si基板部と貫通電極の絶縁性をとることが可能であり、工程数を削減することができる。
【０１２８】
＜貫通電極とガードリングの接し方＞
なお、上述した図９Ｂの例においては、貫通電極９７がガードリング７１全体（４つの配線層）に接している例を説明したが、一部でも接合が取れていればよい。
【０１２９】
すなわち、図２４Ａにおいて、上側のチップ５１のSi基板部６１を下とみたとき、４つの配線層のうち、最下層のみガードリング７１と接するように上側のチップ５１を形成してもよい。あるいは、図２４Ｂにおいて、上側のチップ５１のSi基板部６１を下とみたとき、４つの配線層のうち、最上層のみガードリング７１と接するように上側のチップ５１を形成してもよい。なお、最下層、最上層に限らず、どの層であってもよいし、複数の層であってもよい。
【０１３０】
このような構造であっても、素子側のLow-k膜の吸収は改善できる。また、Low-k後退の加工形状異常も、例えば、貫通電極に対してチップの配線を単層で接合する構造において、層間絶縁膜として、最先端のLSIの半導体素子で使用されるLow-k絶縁膜を用いた場合のシェアードコンタクト貫通電極などと比して、改善可能である。
【０１３１】
＜ガードリングの幅の変形例＞
また、上述した図４Ｂにおいて、ガードリング７１は、４つの配線層すべてにおいて同じ程度の寸法幅である例を示したが、それに限らない。すなわち、図２５Ａの矢印Ｐに示されるように、図中最下層のみガードリング７１の幅を広くすることも可能である。このようにすることで、図６のステップＳ７１におけるリソグラフィのときのレジスト９２の寸法のばらつきや位置ずれに対してマージンが増加し、不良率を改善することができる。
【０１３２】
なお、これに対して、ガードリング７１全体の幅を太くしてしまうと、マスク設計時の設計幅（ＤＭ）違反になる場合が起こり得る。
【０１３３】
以上のように、ガードリングを形成することで、プロセス工程数と専有面積で有利なシェアードコンタクトでありながら、貫通電極を形成する際に、層間Low-k絶縁膜が、プラズマ、洗浄薬液、大気などからほぼ完全に遮断されるため、不良品率の低減や、信頼性を向上させることができる。
【０１３４】
なお、上記説明においては、チップに含まれる撮像素子として、裏面照射型の撮像素子を例に説明したが、表面照射型の撮像素子としてもよい。
【０１３５】
また、本技術は、例えば、イメージセンサのような固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。
【０１３６】
さらに、本技術は、イメージセンサのような固体撮像装置に限らず、ロジック回路が含まれる２つの半導体チップを積層する、ロジック回路が含まれる２つの半導体チップと、メモリ回路が含まれる半導体チップとを積層する半導体装置にも適用することができる。
【０１３７】
＜６．第６の実施の形態＞
＜電子機器の構成例＞
図２６は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
【０１３８】
図２６のカメラ装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１３９】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置を用いることができる。
【０１４０】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１４１】
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４２】
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４３】
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４４】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１４５】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１４６】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４７】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１４８】
なお、本技術は以下のような構成も取ることができる。
（１）  少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、
前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、
前記ガードリング内を埋めて形成される前記貫通電極と
を備える半導体装置。
（２）  前記ガードリングは電気的に接続されている
前記（１）に記載の半導体装置。
（３）  複数の半導体基板が積層されて構成されており、
前記配線層を含む半導体基板は、他の半導体基板と前記貫通電極を介して電気的に接続されている
前記（１）または（２）に記載の半導体装置。
（４）  前記配線層を含む半導体基板は、CIS(Contact Image Sensor)を含んで構成されている
前記（３）に記載の半導体装置。
（５）  前記配線層を含む半導体基板は、信号処理回路を含んで構成されている
前記（３）に記載の半導体装置。
（６）  前記他の半導体基板は、信号処理回路を含んで構成されている
前記（３）に記載の半導体装置。
（７）  前記他の半導体基板は、記憶媒体回路を含んで構成されている
前記（３）に記載の半導体装置。
（８）  前記配線層を含む半導体基板の上に、CIS(Contact Image Sensor)を含む半導体基板が積層されている
前記（３）に記載の半導体装置。
（９）  製造装置が、
少なくとも１つの低誘電率層間絶縁膜層を含む配線層における前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげてガードリングを形成し、
形成されたガードリング内に前記貫通電極を形成する
半導体装置の製造方法。
（１０）  少なくとも１つの層間低誘電率絶縁膜層を含む配線層と、
前記配線層を貫通する貫通電極が形成される部分に、前記貫通電極と接するように配線とビアとを直列につなげて形成されるガードリングと、
前記ガードリング内を埋めて形成される前記貫通電極とを備える半導体装置
を有する電子機器。
（１１）  前記半導体装置は、固体撮像装置であり、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
をさらに有する
前記（１０）に記載の電子機器。
【符号の説明】
【０１４９】
１  固体撮像装置，  ２  画素，  ３  画素領域，  １１  半導体基板，  ２２  第１の半導体チップ部，  ２３  画素領域，  ２４  制御領域，  ２５  ロジック回路，  ２６  第２の半導体チップ部，  ２７  第３の半導体チップ部，  ２８  メモリ回路，  ５１  上側のチップ，  ５２  下側のチップ，  ６１  Si基板部，  ６２  素子分離，  ６３  ゲート，  ６４  コンタクト，  ６５  Low-k絶縁膜，  ６６  配線金属、  ６７  バリアメタル，  ６８  拡散防止膜，  ６９  絶縁膜，  ７１  バードリング，  ８１  パッド，  ９１  絶縁膜，  ９２  レジスト，  ９３  絶縁膜，  ９４  レジスト，  ９５  貫通孔，  ９７  貫通電極，  １０１  上側のチップ，  １１１  トランスファーゲート，  １１２  フィールドディフュージョン，  １１３  光電変換部，  １１４  拡散防止膜，  １１５  エッチング停止膜，  １１６  遮光膜，  １１７  平坦化膜，  １１８  開口部，   １１９  カラーフィルタ，  １２０  オンチップレンズ，  １５１  最上側のチップ，１５２  Si酸化膜，  ２０１  最上側のチップ，  ２１２  貫通孔，  ２１３  貫通電極，  ３１１  上側のチップ,  ３２１  絶縁膜，  ６００  カメラ装置，  ６０１  光学部，  ６０２  固体撮像装置，  ６０３  ＤＳＰ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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