(57)【要約】【課題】色毎に一方向に配列された複数の光電変換素子の色間で読取位置に１ライン分未満のずれが生じた場合にも、回路規模の増大をまねくことなく、読取対象の同一位置に対する色毎の読取位置を補正することを可能にする。【解決手段】光電変換する色毎に一方向に配列された複数の光電変換素子と、共通の後段処理回路へ信号を出力する複数の光電変換素子毎に構成される画素群内で色毎に独立した露光タイミングを設定に応じて制御するタイミング制御部とを有する。【選択図】図１０
2015159438.tif 000002
【特許請求の範囲】
【請求項１】
光電変換する色毎に一方向に配列された複数の光電変換素子と、
共通の後段処理回路へ信号を出力する複数の前記光電変換素子毎に構成される画素群内で色毎に独立した露光タイミングを設定に応じて制御するタイミング制御部と、
を有することを特徴とする撮像素子。
【請求項２】
前記複数の光電変換素子と、前記後段処理回路との間に、前記複数の光電変換素子が出力する信号をそれぞれ記憶する複数の記憶部をさらに有すること
を特徴とする請求項１に記載の撮像素子。
【請求項３】
前記複数の光電変換素子は、
前記一方向に直交する方向の配列間隔と、前記設定とが、予め定められた関係になるように配列されていること
を特徴とする請求項１又は２に記載の撮像素子。
【請求項４】
請求項１乃至３のいずれか１項に記載の撮像素子を有すること
を特徴とする画像読取装置。
【請求項５】
前記タイミング制御部は、
前記一方向に直交する方向の読取位置のライン間隔に対するずれと、露光タイミングの周期に対する遅れとが対応するように、露光タイミングを設定に応じて制御すること
を特徴とする請求項４に記載の画像読取装置。
【請求項６】
請求項４又は５に記載の画像読取装置と、
前記画像読取装置が読取った画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
スキャナで一般的に使用されているＣＣＤやＣＭＯＳの撮像素子は、フォトダイオードが赤（Ｒ）・緑（Ｇ）・青（Ｂ）などの色毎に１方向に配列された画素アレイを備えたリニアセンサである。また、撮像素子は、複数の画素アレイを配置するに当たって、同一の位置に複数のフォトダイオードを配置することができず、例えば色毎の画素アレイが整数ライン間隔分ずらされた位置に配置されている。よって、各画素アレイが読取った画像をそのまま出力させると、各色が画素アレイの間隔分ずれてしまうので、ライン間の位置の補正がなされている。つまり、異なる色の各画素アレイが同一位置を読取るように各画素アレイの出力タイミングが補正される場合がある。
【０００３】
また、画像を２００％のサイズに拡大させる画像読取を行う場合などの変倍時には、ライン間の補正値を変更する必要がある。例えば、２００％の変倍時には整数ライン分の補正が可能であるが、６０％の変倍時などにはライン間の補正に小数ライン分の補正が必要となっていた。
【０００４】
小数ライン分のずれは、各色の画素アレイがライン単位で同一位置の画像を読取っていないため、異なる色の各画素アレイが同一位置を読取るように補正できなかった。
【０００５】
また、従来技術として、特許文献１には、予め設定される変倍率に応じた副走査速度で光学系駆動部を制御すると共に、当該変倍率に応じた読取制御信号で各々の色の読み取りセンサを独立に制御する画像読取装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来は、色毎の画素アレイの読取位置に１ライン分未満（小数ライン）のずれが生じた場合に、回路規模を増大させることなく色毎の読取位置を同一位置に補正することができないという問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、色毎に一方向に配列された複数の光電変換素子の色間で読取位置に１ライン分未満のずれが生じた場合にも、回路規模の増大をまねくことなく、読取対象の同一位置に対する色毎の読取位置を補正することを可能にする撮像素子、画像読取装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、光電変換する色毎に一方向に配列された複数の光電変換素子と、共通の後段処理回路へ信号を出力する複数の前記光電変換素子毎に構成される画素群内で色毎に独立した露光タイミングを設定に応じて制御するタイミング制御部と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、色毎に一方向に配列された複数の光電変換素子の色間で読取位置に１ライン分未満のずれが生じた場合にも、回路規模の増大をまねくことなく、読取対象の同一位置に対する色毎の読取位置を補正することを可能にすることができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態にかかる撮像素子の構成の概要を例示する図である。
【図２】図２は、図１に示した画素群の構成を示す図である。
【図３】図３は、図１に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。
【図４】図４は、画像読取装置に実装された撮像素子の駆動タイミングを示すタイミングチャートである。
【図５】図５は、撮像素子に対して１ライン分未満の読取位置のずれを補正した結果を模式的に示す図である。
【図６】図６は、第２実施形態にかかる撮像素子の構成の概要を例示する図である。
【図７】図７は、図６に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。
【図８】図８は、画像読取装置に実装された撮像素子の駆動タイミングを示すタイミングチャートである。
【図９】図９は、撮像素子に対して１ライン分未満の読取位置のずれを補正した結果を模式的に示す図である。
【図１０】図１０は、第３実施形態にかかる撮像素子の構成の概要を例示する図である。
【図１１】図１１は、画像読取装置に実装された撮像素子の駆動タイミングを示すタイミングチャートである。
【図１２】図１２は、撮像素子のＡＤ変換部がＡ／Ｄ変換を行うタイミングについて示すタイミングチャートである。
【図１３】図１３は、第４実施形態にかかる撮像素子の構成の概要を例示する図である。
【図１４】図１４は、図１３に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。
【図１５】図１５は、画像読取装置に実装された撮像素子の駆動タイミングを示すタイミングチャートである。
【図１６】図１６は、撮像素子のＡＤ変換部がＡ／Ｄ変換を行うタイミングについて示すタイミングチャートである。
【図１７】図１７は、撮像素子の画素群にＲＧＢそれぞれ２画素ずつ含んだ場合の駆動タイミングを示すフローチャートである。
【図１８】図１８は、撮像素子における各色の画素アレイの配置を模式的に示す図である。
【図１９】図１９は、撮像素子において、画素群に６つの画素を含んだ場合の等倍読取時の動作を示すタイミングチャートである。
【図２０】図２０は、撮像素子の１つの画素群内に含む画素数を６つに増やした場合の各画素の配置を示した図である。
【図２１】図２１は、例えば撮像素子が実装された画像読取装置及び自動原稿給送装置の構成例を示す構成図である。
【図２２】図２２は、画像読取装置及びＡＤＦを有する画像形成装置の構成例を示す構成図である。
【発明を実施するための形態】
【００１１】
（第１実施形態）
図１は、第１実施形態にかかる撮像素子１０の構成の概要を例示する図である。撮像素子１０は、例えば読取対象における画素位置となるＰｉｘ１〜Ｐｉｘ（ｎ）をＲＧＢの３色でそれぞれ読取り可能にされ、色毎に一方向にｎ個ずつ画素が配列された３つの画素アレイを有するＣＭＯＳカラーリニアセンサである。
【００１２】
つまり、撮像素子１０は、Ｒのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｒ）、Ｇのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｇ）及びＢのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｂ）がそれぞれ一方向に配列されている。撮像素子１０は、等倍（拡大や縮小を行わない）の読取りを行う場合に、画像の１ライン分未満の色毎の読取位置のずれを防止するために、各色の画素アレイが画像のラインの幅の整数倍の間隔となるように配列されている。
【００１３】
また、各画素は、光電変換するフォトダイオード（光電変換素子）と共に、蓄積した電荷を電圧変換する図示しない電荷検出部（Ｃｆｄ）、及びＣｆｄを駆動する回路等を含む画素ブロック（図２参照）を有する。以下、フォトダイオードはＰＤ＿＊と記し、画素ブロックはｐｉｘｂｌｋ＿＊と記すことがある。なお、添え字＊は、ｒ，ｇ，ｂの色のいずれかを表す。
【００１４】
さらに、撮像素子１０は、ｎ個のＡＤ変換部（ＡＤＣ）１２、パラレルシリアル変換部（Ｐ／Ｓ）１４、及びタイミング制御部（ＴＧ：Timing  Generator）１６を有する。
【００１５】
また、撮像素子１０は、画素の色毎の配列方向（主走査方向）の同一位置で読取対象を読取ることが可能にされた全色の画素を１つの画素群（図１中の黒太線で囲んだ範囲を１つの画素群）１８とし、画素群１８毎に１つのＡＤ変換部１２（共通のＡＤＣ：後段処理回路）に対して信号を出力する。つまり、撮像素子１０は、物理的に読取対象又は撮像素子１０自身が移動させられることにより、読取対象の同一位置を読取ることができる全色の複数画素（ここではＲＧＢの３画素）を１つの画素群１８としている。また、撮像素子１０は、３画素を１つの画像群とすることに限定されない。例えば、撮像素子１０は、６画素（ＲＧＢの３画素×２）を１つの画素群としてもよい。
【００１６】
タイミング制御部１６は、後述する各駆動信号等を生成し、各画素群１８、各ＡＤ変換部１２、及びパラレルシリアル変換部１４の動作タイミングを制御する。そして、撮像素子１０は、画素群１８内の１画素毎に全画素群が出力する画像信号を全ＡＤ変換部１２が一斉にＡ／Ｄ変換する。そして、撮像素子１０は、全ＡＤ変換部１２が画素群１８毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部１４によってシリアルデータ（Ｄｏｕｔ（ｒ）、Ｄｏｕｔ（ｇ）、Ｄｏｕｔ（ｂ））に変換して後段へ出力する。
【００１７】
図２は、図１に示した画素群１８の構成を示す図である。画素群１８を構成する３つの画素は、それぞれＰＤ＿＊及びｐｉｘｂｌｋ＿＊を有する。Ｖｄｄは、撮像素子１０に供給される電源電圧であり、撮像素子１０の出力の基準電位となっている。各ＰＤ＿＊は、入射光量の強さに応じて電荷を蓄積する。
【００１８】
ＲＳｒは、ＰＤ＿ｒが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。ＲＳｇは、ＰＤ＿ｇが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。ＲＳｂは、ＰＤ＿ｂが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。
【００１９】
ＴＳｒは、ＰＤ＿ｒが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。ＴＳｇは、ＰＤ＿ｇが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。ＴＳｂは、ＰＤ＿ｂが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。
【００２０】
ｐｉｘｂｌｋ＿ｒ、ｐｉｘｂｌｋ＿ｇ及びｐｉｘｂｌｋ＿ｂがそれぞれ電荷を電圧に変換したアナログ信号（Ａ＿ｓｉｇ＿ｒ、Ａ＿ｓｉｇ＿ｇ、Ａ＿ｓｉｇ＿ｂ）は、それぞれ転送タイミングが異なる転送信号（ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂ）に応じてＡＤ変換部１２へ転送される。
【００２１】
なお、撮像素子１０は、３画素を１つの画素群１８とした並列処理を行うので、各信号（ＲＳ、ＴＳ、ＡＤＳＴ）がそれぞれ必要とされている。また、これらの各信号（ＲＳ、ＴＳ、ＡＤＳＴ）は、他の画素群１８とそれぞれ共通になっている。
【００２２】
図３は、図１に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部１２の周辺を示す図である。画素群１８において、ＲＧＢの各画素がそれぞれ出力したアナログ信号（Ａ＿ｓｉｇ＿ｒ、Ａ＿ｓｉｇ＿ｇ、Ａ＿ｓｉｇ＿ｂ）は、転送タイミングが異なる転送信号（ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂ）のＨｉｇｈの期間にＡＤＣへ転送される。
【００２３】
ＡＤ変換部１２へ転送された画像信号は、ＡＤ変換部１２をイネーブルにする信号ＡＤＥＮがＨｉｇｈの期間に１画素ずつＡ／Ｄ変換され、転送信号（ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂ）がＨｉｇｈの期間にデジタル信号（Ｄ＿ｓｉｇ＿ｒ、Ｄ＿ｓｉｇ＿ｇ、Ｄ＿ｓｉｇ＿ｂ）がパラレルシリアル変換部１４へ出力される。
【００２４】
図４は、画像読取装置（図２１参照）に実装された撮像素子１０の駆動タイミングを示すタイミングチャートである。タイミング制御部１６は、撮像素子１０を構成する各部を駆動する各駆動信号を、基準クロック（ＣＬＫ）を元に生成する。ｌｓｙｎｃは、ライン同期信号であり、画像データの主走査方向１ラインの周期を示す。
【００２５】
まず、タイミング制御部１６は、画素群１８に対し、ラインの読取り開始に先立って、ＲＳｒをＯＮにし、Ｃｆｄをリセットする。次いで、タイミング制御部１６は、ＲＳｒとは異なったタイミングでＲＳｇをＯＮにし、さらにＲＳｒ、ＲＳｇとは異なったタイミングでＲＳｂをＯＮにし、画素群１８の３つのＣｆｄを一度リセットする。
【００２６】
タイミング制御部１６は、Ｃｆｄのリセット後、ＴＳｒ／ＴＳｇ／ＴＳｂを異なるタイミングで順次ＯＮにし、ＰＤ＿＊に蓄積した電荷をＣｆｄへ転送する。そして、タイミング制御部１６は、ＡＤＳＴｒ／ＡＤＳＴｇ／ＡＤＳＴｂを異なるタイミングで順次にＯＮにし、Ｃｆｄが電荷−電圧変換したアナログ信号をＡＤ変換部１２へ入力させる。撮像素子１０は、図４に示した動作を画素群１８毎に一斉に行う。
【００２７】
なお、ＡＤＥＮがＨｉｇｈ期間において、ＡＤ変換部１２は、必要なビット数に応じて例えば１０回程度のＡ／Ｄ変換を繰り返して１０ｂｉｔデータとして出力する。デジタル信号に変換された画像信号は、パラレルシリアル変換部１４によりパラレル−シリアル変換され、後段の画像処理部へ出力される。
【００２８】
図５は、撮像素子１０に対して１ライン分未満（小数ライン）の読取位置のずれを補正した結果を模式的に示す図である。撮像素子１０は、画像読取装置に実装されて拡大又は縮小する変倍読取りを行う場合、ライン間隔単位（整数ライン）で補正を行うと、１ライン分未満（小数ライン）のずれが生じることがある。この場合、撮像素子１０の出力結果を図示しない小数ライン補正回路によって補正することとなる。
【００２９】
この方式では、色毎の読取位置に小数ラインのずれが生じており、ＲとＧに着目した場合、図５の整数ラインのライン間補正後の原稿読取位置には、斜線部で示したようにずれが残っている。その後、小数ライン補正回路によって読取位置のずれを補正しても、色ずれが発生する懸念がある。
【００３０】
（第２実施形態）
図６は、第２実施形態にかかる撮像素子１０ａの構成の概要を例示する図である。撮像素子１０ａは、ＲＧＢそれぞれ独立した駆動信号によって露光タイミングを変更可能にされており、１ライン分未満の位置ずれも露光タイミングの調整によって補正可能になっている。なお、上述した撮像素子１０の構成部分と実質的に同じ構成部分には、同一の符号を付している。
【００３１】
撮像素子１０ａは、色毎に駆動タイミングを独立させて制御する３つのタイミング制御部１６ａ（ＴＧ＿ｒ、ＴＧ＿ｇ、ＴＧ＿ｂ）を有し、３つの独立したライン同期信号（ｌｓｙｎｃ＿ｒ、ｌｓｙｎｃ＿ｇ、ｌｓｙｎｃ＿ｂ）を生成している。また、撮像素子１０ａは、色毎に駆動タイミングを変更するため、画素毎にＡＤ変換部１２が設けられている。また、撮像素子１０ａは、色毎にＡＤ変換されるタイミングが異なるために３つのパラレルシリアル変換部１４（Ｐ／Ｓ＿ｒ、Ｐ／Ｓ＿ｇ、Ｐ／Ｓ＿ｂ）が設けられている。
【００３２】
図７は、図６に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部１２の周辺を示す図である。ＲＧＢの各画素から出力されたアナログ信号は、転送タイミングの異なるＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂがＨｉｇｈの期間に、それぞれＡＤ変換部１２（ＡＤＣ＿ｒ、ＡＤＣ＿ｇ、ＡＤＣ＿ｂ）へ転送される。
【００３３】
ＡＤ変換部１２（ＡＤＣ＿ｒ、ＡＤＣ＿ｇ、ＡＤＣ＿ｂ）へ転送された画像信号はＡＤＥＮｒ、ＡＤＥＮｇ、ＡＤＥＮｂがＨｉｇｈの期間に１画素ずつアナログ−デジタル変換され、ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂがＨｉｇｈの期間にデジタル信号（Ｄ＿ｓｉｇ＿ｒ、Ｄ＿ｓｉｇ＿ｇ、Ｄ＿ｓｉｇ＿ｂ）は、それぞれパラレルシリアル変換部１４（Ｐ／Ｓ＿ｒ、Ｐ／Ｓ＿ｇ、Ｐ／Ｓ＿ｂ）へ出力される。各パラレルシリアル変換部１４は、それぞれＰＳＥＮｒ、ＰＳＥＮｇ、ＰＳＥＮｂの駆動信号によって各画素から出力されるパラレル信号をシリアル信号に変換する。
【００３４】
図８は、画像読取装置（図２１参照）に実装された撮像素子１０ａの駆動タイミングを示すタイミングチャートである。撮像素子１０ａは、基準クロック（ＣＬＫ）を元にして駆動信号を生成している。ｌｓｙｎｃ＿ｒ、ｌｓｙｎｃ＿ｇ、ｌｓｙｎｃ＿ｂは、各色の画素アレイのライン同期信号であり、画像データの主走査方向の１ラインの読取り周期を示す。
【００３５】
まず、タイミング制御部１６ａ（ＴＧ＿ｒ）は、１つ目の色Ｒの画素の駆動タイミングラインの読取り開始に先立って、ＲＳｒをＯＮにし、Ｃｆｄをリセットする。Ｃｆｄのリセット後、タイミング制御部１６ａ（ＴＧ＿ｒ）は、ＴＳｒをＯＮにし、ＰＤ＿ｒに蓄積した電荷をＣｆｄへ転送する。Ｃｆｄによって電荷−電圧変換されたアナログ信号は、ＡＤＳＴｒがＯＮにされると、ＡＤ変換部１２に入力される。
【００３６】
次に、タイミング制御部１６ａ（ＴＧ＿ｇ）は、変倍する読取り時などに発生する１ライン分未満（小数ライン）のずれを、後段の補正回路等を用いることなく補正可能にするために、２つ目の色Ｇの画素のｌｓｙｎｃ＿ｇをｌｓｙｎｃ＿ｒよりも遅延させる。ここで、タイミング制御部１６ａ（ＴＧ＿ｇ）が遅延させる時間Ｔｇは、１ライン分未満（小数ライン）のずれ量に応じた露光タイミングの遅延時間である。
【００３７】
読取位置のずれと、露光タイミングの遅延時間（Ｔｇ）との関係は、１ラインを読取る時間であるライン周期（１周期分）に応じて定められる。例えば、撮像素子１０ａは、Ｒの読取位置に対してＧの読取位置が０．２ライン分ずれる場合、Ｇの露光タイミングを０．２周期分遅らせる。つまり、タイミング制御部１６ａ（ＴＧ＿ｇ）は、ｌｓｙｎｃ＿ｇをｌｓｙｎｃ＿ｒよりも時間Ｔｇ（＝０．２周期）分遅らせる。さらに、タイミング制御部１６ａ（ＴＧ＿ｇ）は、２つ目の色Ｇの画素も時間Ｔｇ（＝０．２周期）分遅らせて駆動する。
【００３８】
同様に、タイミング制御部１６ａ（ＴＧ＿ｂ）は、Ｒの読取位置に対してＢの読取位置が０．４ライン分ずれる場合、Ｂの露光タイミングを０．４周期分遅らせる。つまり、タイミング制御部１６ａ（ＴＧ＿ｂ）は、ｌｓｙｎｃ＿ｂをｌｓｙｎｃ＿ｒよりも時間Ｔｂ（＝０．４周期）分遅らせる。さらに、タイミング制御部１６ａ（ＴＧ＿ｂ）は、３つ目の色Ｂの画素も２つ目の色Ｇと同様に、時間Ｔｂ（＝０．４周期）分遅らせて駆動する。
【００３９】
図９は、撮像素子１０ａに対して１ライン分未満（小数ライン）の読取位置のずれを補正した結果を模式的に示す図である。撮像素子１０ａは、タイミング制御部１６ａが行うタイミング制御により、色毎の読取位置のずれが読取り時のライン間隔の整数倍分（整数ライン）のみとなる。よって、撮像素子１０ａは、後段に小数ライン補正回路などを設けることなく、読取位置のずれを補正することができ、各色で同一位置における読取りが可能となる。ただし、撮像素子１０ａは、色毎にタイミング制御部１６ａ、ＡＤ変換部１２及びパラレルシリアル変換部１４が設けられているため、回路規模は増大している。
【００４０】
（第３実施形態）
図１０は、第３実施形態にかかる撮像素子２０の構成の概要を例示する図である。撮像素子２０は、例えば読取対象における画素位置となるＰｉｘ１〜Ｐｉｘ（ｎ）をＲＧＢの３色でそれぞれ読取り可能にされ、色毎に一方向にｎ個ずつ画素が配列された３つの画素アレイを有するＣＭＯＳカラーリニアセンサである。
【００４１】
つまり、撮像素子２０は、Ｒのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｒ）、Ｇのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｇ）及びＢのフィルタ（図示せず）が設けられたｎ個のフォトダイオード（ＰＤ＿ｂ）がそれぞれ一方向に配列されている。撮像素子２０は、等倍（拡大や縮小を行わない）の読取りを行う場合に、画像の１ライン分未満の色毎の読取位置のずれを防止するために、各色の画素アレイが画像のラインの幅の整数倍の間隔となるように配列されている。
【００４２】
また、各画素は、フォトダイオードと共に、蓄積した電荷を電圧変換する図示しない電荷検出部（Ｃｆｄ）、及びＣｆｄを駆動する回路等を含む画素ブロック（図２参照）を有する。
【００４３】
さらに、撮像素子２０は、ｎ個のＡＤ変換部（ＡＤＣ）１２、パラレルシリアル変換部（Ｐ／Ｓ）１４、及びタイミング制御部（ＴＧ：Timing  Generator）１６ｂを有する。
【００４４】
また、撮像素子２０は、画素の色毎の配列方向（主走査方向）の同一位置で読取対象を読取ることが可能にされた全色の画素を１つの画素群（図１０中の黒太線で囲んだ範囲を１つの画素群）２２とし、画素群２２毎に１つのＡＤ変換部１２（共通のＡＤＣ）を使用する。つまり、撮像素子２０は、物理的に読取対象又は撮像素子２０自身が移動させられることにより、読取対象の同一位置を読取ることができる全色の複数画素（ここではＲＧＢの３画素）を１つの画素群２２としている。また、撮像素子２０は、３画素を１つの画像群とすることに限定されない。例えば、撮像素子２０は、６画素（ＲＧＢの３画素×２）を１つの画素群としてもよい。
【００４５】
タイミング制御部１６ｂは、後述する各駆動信号等を生成し、各画素群２２、各ＡＤ変換部１２、及びパラレルシリアル変換部１４の動作タイミングを制御する。そして、撮像素子２０は、画素群２２内の１画素毎に全画素群が出力する画像信号を全ＡＤ変換部１２が一斉にＡ／Ｄ変換する。そして、撮像素子２０は、全ＡＤ変換部１２が画素群２２毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部１４によってシリアルデータ（Ｄｏｕｔ（ｒ）、Ｄｏｕｔ（ｇ）、Ｄｏｕｔ（ｂ））に変換して後段へ出力する。
【００４６】
また、撮像素子２０は、画素群２２において色毎にＲＳ＊、ＴＳ＊、ＡＤＳＴ＊がＯＮするタイミングが異なる。また、撮像素子２０は、変倍する読取り時などに発生する１ライン分未満（小数ライン）の色毎の読取位置のずれ量に応じて、タイミング制御部１６ｂがＰＤ＿ｇ、ＰＤ＿ｂの露光タイミング及び駆動タイミングを独立させて制御することにより、小数ラインの色毎の読取位置のずれを補正する。
【００４７】
具体的には、タイミング制御部１６ｂは、ＰＤ＿＊それぞれの露光開始タイミングを制御する設定値を保持する３つのレジスタＥＸＰｓｔｒ＿＊を有する。つまり、撮像素子２０は、小数ラインのずれ量に応じた設定値をＥＸＰｓｔｒ＿＊に保持し、ＥＸＰｓｔｒ＿＊の設定に応じてＲＳ＊、ＴＳ＊、ＡＤＳＴ＊をＯＮにするタイミングを変更することにより、各色のＰＤ＿＊に対する露光タイミングを調整し、小数ラインの色毎の読取位置のずれを補正する。なお、露光開始タイミングの設定は、外部の図示しないＣＰＵなどから行われてもよい。
【００４８】
図１１は、画像読取装置（図２１参照）に実装された撮像素子２０の駆動タイミングを示すタイミングチャートである。撮像素子２０は、ＲＧＢの各画素を色毎に順次に露光し、画像信号を転送する。上述したように、撮像素子２０は、各画素の駆動開始タイミングがＥＸＰｓｔｒ＿＊によって設定されており、ＥＸＰｓｔｒ＿＊が保持する設定値が小数ラインずれ量に応じた値に設定されることにより、露光タイミングを小数ラインのずれ分遅延させる。
【００４９】
読取位置のずれと、露光タイミングの遅延時間（Ｔｇ）との関係は、１ラインを読取る時間であるライン周期（１周期分）に応じて定められる。例えば、撮像素子２０は、Ｒの読取位置に対してＧの読取位置が０．２ライン分ずれる場合、Ｇの露光タイミングを０．２周期分遅らせる。つまり、タイミング制御部１６ｂは、ＴＳｇをＴＳｒよりも時間Ｔｇ（＝０．２周期）分遅らせる。
【００５０】
同様に、タイミング制御部１６ｂは、Ｒの読取位置に対してＢの読取位置が０．４ライン分ずれる場合、Ｂの露光タイミングを０．４周期分遅らせる。つまり、タイミング制御部１６ｂは、ＴＳｂをＴＳｒよりも時間Ｔｂ（＝０．４周期）分遅らせる。よって、撮像素子２０は、画像読取り時に小数ラインずれが発生せず、読取位置の小数ラインずれに起因の色ずれを防止することができる。
【００５１】
なお、撮像素子２０は、露光タイミングを遅延させることにより、Ａ／Ｄ変換のタイミングも遅延するので、図１１に示したＡＤＥＮの間隔がＲＧＢにおいて等間隔でなくなる。
【００５２】
図１２は、撮像素子２０のＡＤ変換部１２がＡ／Ｄ変換を行うタイミングについて示すタイミングチャートである。撮像素子２０は、１つの画素群２２が出力する各アナログ信号を１つのＡＤ変換部１２がＡ／Ｄ変換するので、Ａ／Ｄ変換を１画素ずつしかできない。
【００５３】
そのため、撮像素子２０は、各色のＰＤ＿＊が光電変換した信号をＡＤ変換部１２へ転送するタイミングを、各色のアナログ信号それぞれに対してＡ／Ｄ変換できる時間（ＡＤＥＮのＯＮ期間）を確保できるタイミングにずらしている。図１２に示したように、例えば撮像素子２０がＡＤＳＴｒとＡＤＳＴｂを同時にＯＮにしてしまうと、ＲとＢの信号が同時にＡＤ変換部１２に入力されることとなり、正常にＡ／Ｄ変換できない。
【００５４】
つまり、撮像素子２０は、色毎に画素からアナログ信号をＡ／Ｄ変換する時間を確保しなければならないため、露光タイミングを変更可能な範囲に制限が発生し、補正可能な小数ラインずれに制限がある。また、撮像素子２０は、等倍（拡大／縮小を行わない）読取り時など、小数ラインのずれが発生しない場合にも露光タイミングの変更可能な範囲に制限があるため同時露光ができず、小数ラインずれが発生して補正が必要となる場合がある。
【００５５】
（第４実施形態）
図１３は、第４実施形態にかかる撮像素子２０ａの構成の概要を例示する図である。図１３に示した撮像素子２０ａは、図１０に示した撮像素子２０が有する構成に加えて、メモリ群２４を有する。メモリ群２４は、各色の画素それぞれに対するアナログメモリ（記憶部）２４０（Ｍｅｍｏｒｙ＿ｒ、Ｍｅｍｏｒｙ＿ｇ、Ｍｅｍｏｒｙ＿ｂ）を有する。
【００５６】
つまり、撮像素子２０ａは、ＡＤ変換部１２に対する制約のために露光タイミングの変更可能な範囲が制限されて全ての小数ラインずれを補正できないことを回避するために、ＡＤ変換部１２の前段に各ＰＤ＿＊がそれぞれ光電変換した信号を一時的に保持するアナログメモリ２４０が設けられている。このように、撮像素子２０ａは、各ＰＤ＿＊がそれぞれ光電変換した信号を一時保存するので、色毎に露光タイミングを変更する制御に制約がなくなる。
【００５７】
図１４は、図１３に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部１２の周辺を示す図である。撮像素子２０ａは、各ＰＤ＿＊それぞれから出力されたアナログ信号を、対応する容量Ｃｒ、Ｃｇ、Ｃｂにそれぞれ保持させる。なお、容量Ｃｒ、Ｃｇ、Ｃｂは、図１３に示したＭｅｍｏｒｙ＿ｒ、Ｍｅｍｏｒｙ＿ｇ、Ｍｅｍｏｒｙ＿ｂにそれぞれ対応している。
【００５８】
つまり、撮像素子２０ａは、容量にアナログ信号を一時保持をすることによりＡＤ変換部１２に転送するタイミングを任意に調整することが可能となっている。容量Ｃｒ、Ｃｇ、Ｃｂに保持された信号は、ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂがＨｉｇｈの期間に転送が順次行われる。ＡＤ変換部１２へ転送された画像信号は、ＡＤＥＮがＨｉｇｈの期間に１画素ずつアナログ−デジタル変換される。その後、ＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂがのＨｉｇｈの期間に、ＡＤ変換部１２が出力したデジタル信号（Ｄ＿ｓｉｇ＿ｒ、Ｄ＿ｓｉｇ＿ｇ、Ｄ＿ｓｉｇ＿ｂ）は、パラレルシリアル変換部１４に入力される。
【００５９】
撮像素子２０ａは、各容量Ｃｒ、Ｃｇ、Ｃｂを備えているが、撮像素子１０ａ（図６）が備える画素毎のＡＤ変換部１２に比べて、回路規模が充分に小さくなっている。
【００６０】
図１５は、画像読取装置（図２１参照）に実装された撮像素子２０ａの駆動タイミングを示すタイミングチャートである。撮像素子２０ａは、ＰＤ＿＊に蓄積した電荷をＴＳｒ、ＴＳｂ、ＴＳｇによって転送するまでの駆動タイミングが撮像素子２０（図１０）と同じである。撮像素子２０ａは、ＡＤ変換部１２へアナログ信号を転送する前に、アナログメモリ２４０がそれぞれ信号を画素毎に一時保持する。
【００６１】
そして、撮像素子２０ａは、各アナログメモリ２４０によって保持したアナログ信号をＡＤＳＴｒ、ＡＤＳＴｇ、ＡＤＳＴｂによって順次ＡＤ変換部１２へ転送する。このように、撮像素子２０ａは、各アナログメモリ２４０によってアナログ信号を一時保持することを画素群２２毎に一斉に行うことにより、露光タイミングを変更可能な範囲に制限がなくなり、小数ラインの読取ずれの補正可能な制限をなくすことが可能となっている。
【００６２】
図１６は、撮像素子２０ａのＡＤ変換部１２がＡ／Ｄ変換を行うタイミングについて示すタイミングチャートである。撮像素子２０ａは、ＰＤ＿＊が出力した信号をＡ／Ｄ変換する前にアナログメモリ２４０が一時保持するので、各色の露光タイミングを同時にしても、その後順次ＡＤ変換部１２へ転送することができる。よって、撮像素子２０ａは、整数ライン分のみずれるような読取り速度においても全色同時露光が可能となり、整数ラインのずれのみ補正することにより、色ずれを防止することができる。
【００６３】
（第１変形例）
次に、撮像素子２０ａの画素群２２にＲＧＢそれぞれ２画素ずつ（計６画素）含んだ場合について説明する。図１７は、撮像素子２０ａの画素群２２にＲＧＢそれぞれ２画素ずつ（計６画素）含んだ場合の駆動タイミングを示すフローチャートである。
【００６４】
第１変形例における画素群２２では、各画素がＥｖｅｎ、Ｏｄｄの２つに分類されている。例えば、ＲのＥｖｅｎ画素をＲｅ、ＲのＯｄｄ画素をＲｏと表記する。
【００６５】
同一の色では露光タイミングを一致させる必要があるので、ＲｅとＲｏ、ＧｅとＧｏ、及びＢｅとＢｏは、それぞれ同じタイミングで露光が行われる。変倍の読取りにおいて、Ｒの読取位置に対してＧの読取位置が０．２ライン分ずれた場合はＴｇ＝０．２周期とし、Ｒの読取位置に対してＢの読取位置が０．４ライン分ずれた場合はＴｇ＝０．４周期として遅延が与えられると、小数ラインずれを防ぐことができる。即ち、色毎にＰＤ＿＊が配列された方向に直交する方向のＰＤ＿＊の配列間隔と、露光タイミングの設定とが、予め定められた関係になるように、各ＰＤ＿＊は配列されている。このように、１つの画素群２２内に含むことができる画素数を増やすことができるので、ＡＤ変換部１２の数を減らすことができ、回路規模を縮小することが可能となる。
【００６６】
なお、第１変形例では、１つの画素群２２内で計６画素が含まれる場合を例に説明したが、各色の画素数が同一であれば、１ライン中にＡ／Ｄ変換を全て完了できる画素数まで１つの画素群２２に含まれる画素数を増やすことが可能である。
【００６７】
（第２変形例）
図１８は、撮像素子２０における各色の画素アレイの配置を模式的に示す図である。撮像素子２０などのリニアセンサ用いて画像読取を行う場合、各色の画素アレイを同一位置に配置することはできず、一般には副走査方向に整数ライン分ずれた位置に異なる色の画素アレイを配置する。
【００６８】
図１８において、Ｌｒ、Ｌｇ、Ｌｂは、それぞれＲＧＢの画素アレイを示している。また、ＷｇはＬｒを基準としたＬｇの副走査方向のずれ幅を示し、ＷｂはＬｒを基準としたＬｂの副走査方向のずれ幅を示している。Ｌｇ、ＬｂがＬｒからそれぞれ整数ライン分ずれた位置に配置されているため、等倍で画像読取が行われた場合にＲＧＢの色がＷｇ、Ｗｂのライン分ずれてしまう。この場合、リニアセンサから出力された画像データは、後段でずれた整数ライン分の位置ずれを補正するライン間補正処理が行われる。
【００６９】
これに対し、撮像素子２０は、色毎に順次露光を行うことになり、同時露光ができない。そのため、Ｗｇ、Ｗｂが整数ライン分ずれて配置されて等倍で画像読取が行われた場合、露光タイミングがずれることによって小数ライン分の読取ずれが発生してしまう。そこで、撮像素子２０の第２変形例では、Ｗｇ、Ｗｂが色毎の露光タイミングのずれに対応させられてＬｇ、Ｌｂが配置される。
【００７０】
例えば、Ｗｇ＝０．２ライン、Ｗｂ＝０．４ラインとした場合、等倍（変倍率１００％）時には、Ｇの露光タイミングを０．２ライン周期分、Ｂの露光タイミングを０．４ライン周期分遅延することによって小数ライン分の読取ずれをなくすことが可能となる。
【００７１】
また、変倍率を１００％から５０％にした場合においては、Ｇの露光タイミングを０．２ライン周期分の遅延から０．１ライン周期分へ、Ｂの露光タイミングを０．４ライン周期分の遅延から０．２ライン周期分へ変更することにより、Ａ／Ｄ変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
【００７２】
さらに、変倍率を１００％から２００％にした場合においても、Ｇの露光タイミングを０．２ライン周期分の遅延から０．４ライン周期分へ、Ｂの露光タイミングを０．４ライン周期分の遅延から０．８ライン周期分へ変更することにより、Ａ／Ｄ変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
【００７３】
このように、撮像素子２０のライン間隔を、露光開始タイミングがＡＤ変換部１２の制限を受けない範囲で調節可能となるように設定することにより、撮像素子２０ａと同様に色毎に任意のタイミングで露光開始が可能となり、さらにアナログメモリ２４０を具備していなくても小数ライン読取ずれをなくすことが可能となる。
【００７４】
（第３変形例）
図１９は、撮像素子２０において、画素群２２に６つの画素（Ｒ、Ｇ、ＢそれぞれＥｖｅｎとＯｄｄの２画素ずつ）を含んだ場合の等倍読取時の動作を示すタイミングチャートである。ＲｅとＲｏの露光タイミングのずれをＴｒｏ、ＲｅとＧｅの露光タイミングのずれをＴｇｅ、ＲｅとＧｏの露光タイミングのずれをＴｇｏ、ＲｅとＢｅの露光タイミングのずれをＴｂｅ、ＲｅとＢｏの露光タイミングのずれをＴｂｏとする。
【００７５】
撮像素子２０は、画素群２２内の各画素に対して順次露光を行うため、同時露光ができない。つまり、Ｔｒｏ、Ｔｇｅ、Ｔｇｏ、Ｔｂｅ、Ｔｂｏは、ＡＤ変換部１２のＡ／Ｄ変換に必要な時間を確保する遅延時間にしなければならない。そのため、図１８と同様に各画素の副走査方向の配置間隔が整数ライン分である場合においても、各画素で露光タイミングずれが発生しているため、等倍で読取を行った際に小数ラインずれが発生してしまう。
【００７６】
（第４変形例）
図２０は、撮像素子２０の１つの画素群２２内に含む画素数を６つに増やした場合の各画素の配置を示した図である。図２０においては、太枠で囲まれた領域を１つの画素群とし、１つの画素群２２内にＲＧＢそれぞれＥｖｅｎとＯｄｄの２画素ずつ（計６画素）を含んでいる。なお、ＷｒｏはＲｅとＲｏ間の幅、ＷｇｅはＲｅとＧｅ間の幅、ＷｇｏはＲｅとＧｏ間の幅、ＷｂｅはＲｅとＢｅ間の幅、ＷｂｏはＲｅとＢｏ間の幅を示している。
【００７７】
図１８に示した第２変形例と同様に、撮像素子２０では画素毎に順次露光を行うため、同時露光ができない。そのため、Ｗｒｏ、Ｗｇｅ、Ｗｇｏ、Ｗｂｅ、Ｗｂｏがそれぞれ整数ライン分ずらされて配置された場合に等倍で画像読取りが行われた場合においても、撮像素子２０において露光タイミングがずれることによって小数ライン分の読取ずれが発生してしまう。撮像素子２０の第４変形例では、Ｗｒｏ、Ｗｇｅ、Ｗｇｏ、Ｗｂｅ、Ｗｂｏが画素毎の露光タイミングのずれに対応した間隔にされている。
【００７８】
例えば、Ｗｒｏ、Ｗｇｅ、Ｗｇｏ、Ｗｂｅ、Ｗｂｏのライン間隔を０．０５、０．１、０．１５、０．２、０．２５とした場合、等倍（変倍率１００％）時には、Ｒｏの露光タイミングを０．０５ライン周期分、Ｇｅの露光タイミングを０．１ライン周期分、Ｇｏの露光タイミングを０．１５ライン周期分、Ｂｅの露光タイミングを０．２ライン周期分、Ｂｏの露光タイミングを０．２５ライン周期分遅延させることによって小数ライン分の読取ずれをなくすことが可能となる。
【００７９】
また、変倍率を１００％から５０％とした場合においては、Ｒｏの露光タイミングを０．０５ライン周期分の遅延から０．０２５ライン周期分へ、Ｇｅの露光タイミングを０．１ライン周期分の遅延から０．０５ライン周期分へ、Ｇｏの露光タイミングを０．１５ライン周期分の遅延から０．０７５ライン周期分へ、Ｂｅの露光タイミングを０．２ライン周期分の遅延から０．１ライン周期分へ、Ｂｏの露光タイミングを０．２５ライン周期分の遅延から０．１２５ライン周期分へ変更することにより、Ａ／Ｄ変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
【００８０】
さらに、変倍率を１００％から２００％とした場合においても、Ｒｏの露光タイミングを０．０５ライン周期分の遅延から０．１ライン周期分へ、Ｇｅの露光タイミングを０．１ライン周期分の遅延から０．２ライン周期分へ、Ｇｏの露光タイミングを０．１５ライン周期分の遅延から０．３ライン周期分へ、Ｂｅの露光タイミングを０．２ライン周期分の遅延から０．４ライン周期分へ、Ｂｏの露光タイミングを０．２５ライン周期分の遅延から０．５ライン周期分へ変更することにより、Ａ／Ｄ変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
【００８１】
このように、１つの画素群２２内に含む画素数を６画素とした場合においても、画素アレイの間隔を露光開始タイミングがＡＤ変換部１２の制限を受けない範囲で変更可能となるように設定されることにより、撮像素子２０ａと同様に任意のタイミングで画素毎に露光開始をすることができる。さらにアナログメモリ２４０が設けられていなくても、小数ライン読取ずれをなくすことが可能となる。よって、１つの画素群２２内に含むことができる画素数を増やすことができ、ＡＤ変換部１２の数を減らすことができるので、回路規模の増大を防止することが可能となる。なお、１つの画素群２２内に計６画素がある場合を例に説明したが、これに限定されることなく、各色の画素数が同一であれば、１ライン中にＡ／Ｄ変換を全て完了できる画素数まで１つの画素群２２に含まれる画素数を増やすことが可能である。
【００８２】
次に、上述した撮像素子が実装された画像読取装置について説明する。図２１は、例えば撮像素子２０（又は撮像素子２０ａ）が実装された画像読取装置１００及び自動原稿給送装置（ＡＤＦ）２００の構成例を示す構成図である。画像読取装置１００は、デジタル複写機、デジタル複合機、ファクシミリ装置等の画像形成装置に搭載されるスキャナ装置である。また、画像読取装置１００は、単体のスキャナ装置であってもよい。そして、画像読取装置１００は、光源からの照射光によって被写体（読取対象）である原稿を照明し、その原稿からの反射光を撮像素子２０で受光した信号に処理を行い、原稿の画像データを読取る。
【００８３】
具体的には、画像読取装置１００は、図２１に示すように、原稿を載置するコンタクトガラス１０１と、原稿露光用の光源１０２及び第１反射ミラー１０３を具備する第１キャリッジ１０６と、第２反射ミラー１０４及び第３反射ミラー１０５を具備する第２キャリッジ１０７とを有する。また、画像読取装置１００は、撮像素子２０と、撮像素子２０に結像するためのレンズユニット１０８と、読取り光学系等による各種の歪みを補正するためなどに用いる基準白板（白基準板）１１０と、シートスルー読取り用スリット１１１も備えている。
【００８４】
画像読取装置１００は、上部にＡＤＦ２００が搭載されており、このＡＤＦ２００をコンタクトガラス１０１に対して開閉できるように、図示しないヒンジ等を介した連結がなされている。
【００８５】
ＡＤＦ２００は、複数枚の原稿からなる原稿束を載置可能な原稿載置台としての原稿トレイ２２１を備えている。また、ＡＤＦ２００は、原稿トレイ２２１に載置された原稿束から原稿を１枚ずつ分離してシートスルー読取り用スリット１１１へ向けて自動給送する給送ローラ２２２を含む分離・給送手段も備えている。
【００８６】
そして、画像読取装置１００は、原稿の画像面をスキャン（走査）して原稿の画像を読み取るスキャンモード時には、第１キャリッジ１０６及び第２キャリッジ１０７により、図示しないステッピングモータによって矢印Ａ方向（副走査方向）に原稿を走査する。このとき、コンタクトガラス１０１から撮像素子２０までの光路長を一定に維持するために、第２キャリッジ１０７は第１キャリッジ１０６の１／２の速度で移動する。
【００８７】
同時に、コンタクトガラス１０１上にセットされた原稿の下面である画像面が第１キャリッジ１０６の光源１０２によって照明（露光）される。すると、その画像面からの反射光像が第１キャリッジ１０６の第１反射ミラー１０３、第２キャリッジ１０７の第２反射ミラー１０４及び第３反射ミラー１０５、並びにレンズユニット１０８経由で撮像素子２０へ順次送られて結像される。
【００８８】
そして、撮像素子２０の光電変換により信号が出力され、出力された信号はデジタル信号に変換される。このように、原稿の画像が読み取られ、デジタルの画像データが得られる。
【００８９】
一方、原稿を自動給送して原稿の画像を読み取るシートスルーモード時には、第１キャリッジ１０６及び第２キャリッジ１０７が、シートスルー読取り用スリット１１１の下側へ移動する。その後、原稿トレイ２２１に載置された原稿が給送ローラ２２２によって矢示Ｂ方向（副走査方向）へ自動給送され、シートスルー読取り用スリット１１１の位置において原稿が走査される。
【００９０】
このとき、自動給送される原稿の下面（画像面）が第１キャリッジ１０６の光源１０２によって照明される。そのため、その画像面からの反射光像が第１キャリッジ１０６の第１反射ミラー１０３、第２キャリッジ１０７の第２反射ミラー１０４及び第３反射ミラー１０５、並びにレンズユニット１０８経由で撮像素子２０へ順次送られて結像される。そして、撮像素子２０の光電変換により信号が出力され、出力された信号はデジタル信号に変換される。このように、原稿の画像が読み取られ、デジタルの画像データが得られる。画像の読み取りが完了した原稿は、図示しない排出口に排出される。
【００９１】
なお、スキャンモード時又はシートスルーモード時の画像読み取り前に開始された光源１０２による照明により、基準白板１１０からの反射光が撮像素子２０でアナログ信号に変換され、その後デジタル信号に変換される。このように、基準白板１１０が読み取られ、その読み取り結果（デジタル信号）に基づいて原稿の画像読み取り時のシェーディング補正が行われる。
【００９２】
また、ＡＤＦ２００が搬送ベルトを備えている場合には、スキャンモードであっても、ＡＤＦ２００によって原稿をコンタクトガラス１０１上の読取り位置に自動給送して、その原稿の画像を読み取ることができる。
【００９３】
また、画像読取装置１００には、ユーザが指定した原稿読取倍率に応じて読取速度を変更する制御部（図示せず）が設けられている。等倍読取時には、読取速度は、撮像素子２０の各色のＰＤ＿＊が原稿の同一位置を読取ることが可能となる速度となる。つまり、読取速度は、整数ラインずれのみが発生する速度となる。
【００９４】
一方、拡大や縮小を行う変倍読取時には、制御部（図示せず）は、変倍率に応じて読取速度を変更する。例えば変倍率が９０％の時には、等倍読取時の読取速度に対して約１１０％の読取速度となる。また、撮像素子２０の画素アレイの配置間隔がＲＧ間で２ライン分、ＲＢ間で４ライン分である場合、Ｒに対してＧのずれが、２×０．９＝１．８ライン分となり、０．８ライン分の読取位置の小数ラインずれが発生する。同様に、Ｒに対してＢのずれは、４×０．９＝３．６ライン分となり、０．６ライン分の読取位置の小数ラインずれが発生する。読取位置のずれは、ＣＰＵを含む制御部（図示せず）又はタイミング制御部１６などによって予め演算される。
【００９５】
画像読取装置１００は、予め演算した小数ラインずれに対して、撮像素子２０又は撮像素子２０ａ（変形例を含む）のＧ及びＢへの露光タイミングを変更することによって小数ラインずれを補正し、色ずれを防止する。
【００９６】
図２２は、画像読取装置１００及びＡＤＦ２００を有する画像形成装置３００の構成例を示す構成図である。画像形成装置３００は、給紙部３０３及び画像形成装置本体３０４を有し、上部に上述した画像読取装置１００及びＡＤＦ２００が搭載されたデジタル複写機である。
【００９７】
画像形成装置本体３０４内には、タンデム方式の作像部（画像形成部）３０５と、給紙部３０３から搬送路３０７を介して供給される記録紙を作像部３０５に搬送するレジストローラ３０８と、光書き込み装置３０９と、定着搬送部３１０と、両面トレイ３１１とが設けられている。
【００９８】
作像部３０５には、Ｙ，Ｍ，Ｃ，Ｋの４色のトナーに対応して４本の感光体ドラム３１２が並設されている。各感光体ドラム３１２の回りには、帯電器、現像器３０６、転写器、クリーナ、及び除電器を含む作像要素が配置されている。
【００９９】
また、転写器と感光体ドラム３１２との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト３１３が配置されている。
【０１００】
このように構成されたタンデム方式の画像形成装置３００は、Ｙ，Ｍ，Ｃ，Ｋの色毎に各色に対応する感光体ドラム３１２に光書き込みを行い、現像器３０６で各色のトナー毎に現像し、中間転写ベルト３１３上に例えばＹ，Ｍ，Ｃ，Ｋの順に１次転写を行う。
【０１０１】
そして、画像形成装置３００は、１次転写により４色重畳されたフルカラーの画像を記録紙に２次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。また、画像形成装置３００は、画像読取装置１００が読取った画像を記録紙上に形成する。
【符号の説明】
【０１０２】
１２  ＡＤ変換部
１４  パラレルシリアル変換部
１６、１６ａ、１６ｂ  タイミング制御部
１８、２２  画素群
２０、２０ａ  撮像素子
２４  メモリ群
１００  画像読取装置
２４０  アナログメモリ
３００  画像形成装置
ＰＤ＿＊  フォトダイオード（光電変換素子）
Ｌｒ、Ｌｇ、Ｌｂ  画素アレイ
【先行技術文献】
【特許文献】
【０１０３】
【特許文献１】特開２００６−５５９２号公報
【図１】
2015159438.tif 000003
【図２】
2015159438.tif 000004
【図３】
2015159438.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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