(57)【要約】      （修正有）【課題】安定、安心、シンプル、尚且つ、コンパクトなソリューションとしてＥＳＤ耐性が高く信頼性の高い低耐圧デバイスの組み合わせにより、中耐圧ＣＭＯＳデバイスを保護するＥＳＤ保護回路を提供する。【解決手段】ソースにＥＳＤサージ１０が印加される第１端子１１が接続され、ソースとバルクとゲートが接続されたＰ型ＭＯＳトランジスタＰ１と、ドレインが前記Ｐ型ＭＯＳトランジスタＰ１のドレインと接続され、ソースが第２端子１２に接続され、ソースとバルクとゲートが接続されたＮ型ＭＯＳトランジスタＮ１と、を具える。【選択図】図４
2015159137.tif 000002
【特許請求の範囲】
【請求項１】
ソースにＥＳＤサージが印加される第１端子が接続され、ソースとバルクとゲートが接続されたＰ型ＭＯＳトランジスタと、
ドレインが前記Ｐ型ＭＯＳトランジスタのドレインと接続され、ソースが第２端子に接続され、ソースとバルクとゲートが接続されたＮ型ＭＯＳトランジスタと、
を具えることを特徴とするＥＳＤ保護回路。
【請求項２】
前記Ｐ型ＭＯＳトランジスタは、Ｎ型ウエル領域内に形成されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
被保護回路の動作電圧をＶＤＤ、前記Ｐ型ＭＯＳトランジスタのトリガー電圧をＶｔ１ｐ、前記Ｎ型ＭＯＳトランジスタのトリガー電圧をＶｔ１ｎとしたとき、ＶＤＤ＜Ｖｔ１ｐ＋Ｖｔ１ｎを満たすことを特徴とする請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
被保護回路の動作電圧をＶＤＤ、前記Ｐ型ＭＯＳトランジスタのホールド電圧をＶｈｐ、前記Ｎ型ＭＯＳトランジスタのホールド電圧をＶｈｎとしたとき、ＶＤＤ＜Ｖｈｐ＋Ｖｈｎを満たすことを特徴とする請求項１乃至３のいずれかに記載のＥＳＤ保護回路。
【請求項５】
ＥＳＤ保護回路とトリガー回路を具えるＥＳＤ保護装置であって、
前記ＥＳＤ保護回路は、
ソースにＥＳＤサージが印加される第１端子が接続され、ソースとバルクが接続されたＰ型ＭＯＳトランジスタと、
ドレインが前記Ｐ型ＭＯＳトランジスタのドレインと接続され、ソースが第２端子に接続され、ソースとバルクが接続されたＮ型ＭＯＳトランジスタと、
を具え、
前記トリガー回路は、
一端が前記第１端子に接続されたキャパシタと、
一端が前記キャパシタの他端に接続され他端が前記第２端子に接続された抵抗と、
前記キャパシタと前記抵抗の共通接続点の信号と逆相の信号を前記Ｐ型ＭＯＳトランジスタのゲートに供給し、前記共通接続点の信号と同相の信号を前記Ｎ型ＭＯＳトランジスタのゲートに供給するインバータ回路と、
を具えることを特徴とするＥＳＤ保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＳＤ保護回路に関し、詳細には中耐圧ＣＭＯＳデバイスを保護するＥＳＤ保護回路に関する。
【背景技術】
【０００２】
中耐圧ＣＭＯＳデバイスを保護するには、図１に示すＬＡＴＥＲＡＬバイポーラトランジスタ（ＬＢＪＴ）の保護回路を用いたり、図２に示す中耐圧ＣＭＯＳ自身を自己保護回路（ＳＥＬＦ  ＰＲＯＴＥＣＴＩＮＧ  ＤＥＶＩＣＥ）として用いたりしていた。
【０００３】
しかし、中耐圧デバイス保護用のＬＢＪＴのコレクタが、中耐圧ＣＭＯＳのドレインと同じ「構造」を呈していることから、保護回路のキーパラメータの「ブレークダウン電圧」が同程度になる。このブレークタウン電圧はＥＳＤ印加時のターンオン電圧のトリガーとなる（トリガー電圧Ｖｔ１）。したがって保護回路と被保護回路が同時にターンオンする場合、被保護回路が破壊する危険性が高くなる。また、ブレークダウン電圧がプロセスによって決まっているため、同一構造の場合、プロセスを調整せずに、ＬＢＪＴのレイアウトを大きくしたりするようなジオメトリ操作以外、保護回路としての効果が発揮できないので、ＬＢＪＴが中耐圧デバイスの保護回路として最も効果的なソリューションとはいえなかった。
【０００４】
また、図２に示す中耐圧ＣＭＯＳ自身は、構造上ＥＳＤ耐性が低いため、スナップバック型の保護回路として適していない。ＭＯＳ動作をさせたり、ゲートの串数を増やしたりすることでＥＳＤ電流を流す能力を上げることは可能であるが、それ伴ってチップサイズが巨大化する。
【０００５】
一方、アイソレーション層を有するプロセスであれば、図３に示すように、Ｎ型ＭＯＳトランジスタを組み合わせることによって縦続接続保護回路を組むことは可能である（例えば下記特許文献参照）。しかし、Ｎ型ＭＯＳトランジスタのホールド電圧は低いため、ラッチアップの危険性が高く、電源間の保護回路として向いていない。その結果、ホールド電圧を稼ぐために２個以上縦続接続が必須で、トリガー電圧を下げる工夫が必要になる。例えば３段の縦続接続によってラッチアップ対策ができるが、トリガー電圧を下げるためのトリガー回路が必要なため、更に面積が大きくなるというデメリットがある。また、アイソレーション層が無くてもＮ型ＭＯＳトランジスタの縦続接続は可能であるが、上段のＭＯＳトランジスタの基板のブレークダウン電圧が保護電圧の限界になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開１１−１３５７２３号公報
【特許文献２】米国特許出願公開第２０１１／０３８０８５号明細書
【特許文献３】米国特許出願公開第２００７／１０３８２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで本発明は、上記従来の問題点に鑑みなされたものであって、安定、安心、シンプル、尚且つ、コンパクトなソリューションとしてＥＳＤ耐性が高く信頼性の高い低耐圧デバイスの組み合わせにより、中耐圧ＣＭＯＳデバイスを保護するＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、一実施形態に記載された発明は、ソースにＥＳＤサージが印加される第１端子が接続され、ソースとバルクとゲートが接続されたＰ型ＭＯＳトランジスタと、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインと接続され、ソースが第２端子に接続され、ソースとバルクとゲートが接続されたＮ型ＭＯＳトランジスタと、を具えることを特徴とするＥＳＤ保護回路である。
【０００９】
他の実施形態に記載された発明は、ＥＳＤ保護回路とトリガー回路を具えるＥＳＤ保護装置であって、前記ＥＳＤ保護回路は、ソースにＥＳＤサージが印加される第１端子が接続され、ソースとバルクが接続されたＰ型ＭＯＳトランジスタと、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインと接続され、ソースが第２端子に接続され、ソースとバルクが接続されたＮ型ＭＯＳトランジスタと、を具え、前記トリガー回路は、一端が前記第１端子に接続されたキャパシタと、一端が前記キャパシタの他端に接続され他端が前記第２端子に接続された抵抗と、前記キャパシタと前記抵抗の共通接続点の信号と逆相の信号を前記Ｐ型ＭＯＳトランジスタのゲートに供給し、前記共通接続点の信号と同相の信号を前記Ｎ型ＭＯＳトランジスタのゲートに供給するインバータ回路と、を具えることを特徴とするＥＳＤ保護装置である。
【図面の簡単な説明】
【００１０】
【図１】ＬＡＴＥＲＡＬバイポーラトランジスタ（ＬＢＪＴ）の保護回路を示す図である。
【図２】中耐圧ＣＭＯＳ自身を自己保護回路として用いた例を示す図である。
【図３】Ｎ型ＭＯＳトランジスタを組み合わせた保護回路を示す図である。
【図４】第１の実施形態のＥＳＤ保護回路を示す図である。
【図５】カスコード保護回路のスナップバック動作を示す図である。
【図６】第１の実施形態のＥＳＤ保護回路の等価回路を示す図である。
【図７】ＥＳＤ保護回路を電源間保護回路として用いた構成例を示す図である。
【図８】ＥＳＤ保護回路を電源間または入力または出力保護回路として用いた構成例を示す図である。
【図９】第２の実施形態のＥＳＤ保護装置の構成例を示す図である。
【図１０】簡略化したＥＳＤ保護装置の構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、詳細に説明する。
【００１２】
本発明のＥＳＤ保護回路は、低耐圧のＰ型ＭＯＳトランジスタと低耐圧のＮ型ＭＯＳトランジスタとを縦続に接続した回路であって、中耐圧ＣＭＯＳデバイスを保護する中耐圧保護回路として動作する回路である。
【００１３】
（第１の実施形態）
図４は、本実施形態のＥＳＤ保護回路を示す図である。図４に示すように、ＥＳＤ保護回路１は、Ｐ型ＭＯＳトランジスタ（Ｐ１）のソースとバルクとゲートとが、ＥＳＤサージ１０が印加される第１端子（ＰＡＤ）１１に接続され、Ｐ型ＭＯＳトランジスタ（Ｐ１）のドレインとＮ型ＭＯＳトランジスタ（Ｎ１）のドレインとが接続され、Ｎ型ＭＯＳトランジスタ（Ｎ１）のソースとバルクとゲートとが、被保護回路の中耐圧ＣＭＯＳデバイスに接続される第２端子（ＰＡＤ）１２に接続される構成を備えている。
【００１４】
また、Ｐ型ＭＯＳトランジスタ（Ｐ１）は、基板上のＮＷＥＬＬ（Ｎ型ウエル）領域（Ｎ）内に形成され、Ｎ型ＭＯＳトランジスタ（Ｎ１）は、基板上のＰＷＥＬＬ（Ｐ型ウエル）領域（Ｐ）内に形成される。例えば、第２端子１２は接地され、第１端子１１からは第２端子１２の電圧を基準としたＥＳＤサージ１０が印加される。したがって、ＮＷＥＬＬ領域（Ｎ）内のＰ型ＭＯＳトランジスタ（Ｐ１）を用いるため、先端プロセスに限らず、アイソレーション技術を用いないプロセスでも、組むことが可能である。
【００１５】
（保護方法）
本実施形態のＥＳＤ保護回路では、被保護回路の動作電圧をＶＤＤ、前記Ｐ型ＭＯＳトランジスタのトリガー電圧をＶｔ１ｐ、前記Ｎ型ＭＯＳトランジスタのトリガー電圧をＶｔ１ｎとしたとき、ＶＤＤ＜Ｖｔ１ｐ＋Ｖｔ１ｎを満たすように、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタ設定する。また、被保護回路の動作電圧をＶＤＤ、前記Ｐ型ＭＯＳトランジスタのホールド電圧をＶｈｐ、前記Ｎ型ＭＯＳトランジスタのホールド電圧をＶｈｎとしたとき、ＶＤＤ＜Ｖｈｐ＋Ｖｈｎを満たすように、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを設定する。
【００１６】
本実施形態のＥＳＤ保護回路は、例えば動作電圧（後述する第１電源ＶＤＤ）１６Ｖ以下の製品の保護回路として用いることが可能である。図５は、カスコード保護回路のスナップバック動作を示す図である。図５（ａ）は、低耐圧Ｐ型ＭＯＳトランジスタのスナップバック動作を示し、図５（ｂ）は、低耐圧Ｎ型ＭＯＳトランジスタのスナップバック動作を示し、図５（ｃ）は、低耐圧Ｐ型ＭＯＳトランジスタおよび低耐圧Ｎ型ＭＯＳトランジスタを含むカスコード保護回路のスナップバック動作を示す。
【００１７】
図５において、ＡはＰ型ＭＯＳトランジスタのホールド電圧Ｖｈを示し、ＢはＮ型ＭＯＳトランジスタのホールド電圧Ｖｈを示し、ＣはＰ型ＭＯＳトランジスタのトリガー電圧Ｖｔ１を示し、ＤはＮ型ＭＯＳトランジスタのトリガー電圧Ｖｔ１を示す。なおＥＳＤの分野では、ホールド電圧Ｖｈとトリガー電圧Ｖｔ１はＥＳＤパラメータとして一般的に用いられている。ホールド電圧Ｖｈはスナップバック電圧Ｖｓｂ、トリガー電圧Ｖｔ１はターンオン電圧ともいう。
【００１８】
図５に示すように、外部端子にＥＳＤサージを印加したとき、低耐圧Ｐ型ＭＯＳトランジスタ（Ｐ１）はＶｔ１＝１２Ｖでトリガーし、低耐圧Ｎ型ＭＯＳトランジスタ（Ｎ１）はＶｔ１＝１０Ｖでトリガーするため、合わせて２２Ｖのトリガー電圧（Ｖｔ１）を有する。すなわち、本実施形態のＥＳＤ保護回路は、製品の動作電圧１６Ｖに対して十分な電圧マージンのある保護回路といえる。また、Ｐ型ＭＯＳトランジスタのホールド電圧Ｖｈは１０Ｖであり、Ｎ型ＭＯＳトランジスタのホールド電圧Ｖｈは７Ｖであり、合わせて１７Ｖのホールド電圧（Ｖｈ）を有している。したがって本実施形態のＥＳＤ保護回路は、製品の動作電圧１６Ｖに対して十分な電圧マージンがあり、動作中に、電気的な外乱（ノイズ）に対してラッチアップする危険性がない。
【００１９】
図６は本実施形態のＥＳＤ保護回路の等価回路を示す図である。図６において（ａ）が本実施形態のＥＳＤ保護回路であり、（ｂ）がＭＯＳトランジスタをバイポーラトランジスタに置き換えた等価回路を示す。図６に示す等価回路で、Ｐ型ＭＯＳトランジスタのバルク（ＮＷＥＬＬ）が自身のソースと固定されているため、ＮＷＥＬＬと基板（Ｂ）との間で形成するＰＮＰバイポーラトランジスタＱｐ２がターンオンすることはない。さらに、Ｐ型ＭＯＳトランジスタのドレイン、ＮＷＥＬＬ及び基板（Ｂ）の間で形成されるＰＮＰバイポーラトランジスタＱｐ１が、ＮＷＥＬＬとドレインの電位は逆転することは無いため、ターンオンすることはない。そのため外部端子にサージを印加した場合、ＥＳＤ電流はＱｐ１を介してＱｎ１に流れ込む経路のみとなる。
【００２０】
（電源間保護回路）
図７は、ＥＳＤ保護回路を電源間保護回路として用いた構成例を示す図である。図７に示すように、第１電源ＶＤＤと第２電源ＶＳＳとの間にコア回路２と電源間保護回路としてのＥＳＤ保護回路１とが接続され、ＥＳＤ保護回路１の第１端子は第１電源ＶＤＤに接続され、第２端子は第２電源ＶＳＳに接続される。コア回路２は、中耐圧ＣＭＯＳデバイスである。なお、第１電源ＶＤＤはコア回路２の動作電圧である。
【００２１】
図８は、ＥＳＤ保護回路を電源間または入力または出力保護回路として用いた構成例を示す図である。図８に示すように、第１電源ＶＤＤと第２電源ＶＳＳとの間にコア回路２と電源間保護回路としてのＥＳＤ保護回路１ａとが接続され、ＥＳＤ保護回路１ａの第１端子は第１電源ＶＤＤに接続され、第２端子は第２電源ＶＳＳに接続される。さらにコア回路２の入力または出力端子と第２電源ＶＳＳの間に入力または出力保護回路としての別のＥＳＤ保護回路１ｂが接続され、このＥＳＤ保護回路１ｂの第１端子はコア回路の入力または出力端子に接続され、第２端子は第２電源ＶＳＳに接続される。
【００２２】
（第２の実施形態）
更に速い応答を求めている回路の場合、ＥＳＤ保護回路を、図９に示す高速に応答可能な回路に用いてＥＳＤ保護装置を構成することができる。ＥＳＤ保護装置５は、ＥＳＤ保護回路３とトリガー回路４を具えている。本実施形態のＥＳＤ保護回路３は、図４を用いて説明したＥＳＤ保護回路１と同じように低耐圧のＰ型ＭＯＳトランジスタと低耐圧のＮ型ＭＯＳトランジスタとを縦続に接続した回路であるが、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにおいて、ゲートがソースに接続されず、トリガー回路４に接続されていることが異なる。
【００２３】
トリガー回路４は、検出回路４１とインバータ回路４２ａ、４２ｂとを有する。検出回路４１は、ソースとドレインとバルクが第１端子（印加端子）に接続されたＰ型ＭＯＳトランジスタにより形成されるキャパシタと、Ｐ型ＭＯＳトランジスタのゲートと第２端子（基準端子）との間に接続された抵抗Ｒとを有する。インバータ回路４２ａ、４２ｂは、検出回路４１からの出力Ｔ１を反転し出力Ｔ２を保護回路のＰ型ＭＯＳトランジスタのゲートに出力するインバータ４２ａと、出力Ｔ２を反転し出力Ｔ３を保護回路のＰ型ＭＯＳトランジスタのゲートに出力するインバータ４２ｂとを有する。なお、インバータ回路４２ａ、４２ｂ内の各インバータの構成は、前述した保護回路と同じように低耐圧のＰ型ＭＯＳトランジスタと低耐圧のＮ型ＭＯＳトランジスタとを縦続に接続した回路であるが、ゲートがソースに接続されていない点で異なる。
【００２４】
図９に示すＥＳＤ保護装置において、印加端子に、ＥＳＤサージを印加したとき、Ｔ１の電位が過渡的に持ち上がる。Ｔ１の電位が上がる（“Ｈ”）と、Ｔ２の電位が下がり（“Ｌ”）、Ｔ３の電位も上がる（“Ｈ”）。Ｔ２の電位が“Ｌ”のとき、保護回路３のＰ型ＭＯＳトランジスタがＯＮし、Ｔ３の電位が“Ｈ”のとき保護回路３のＮ型ＭＯＳトランジスタがＯＮする。
【００２５】
一方、通常動作の時には、Ｔ１に繋がっている抵抗素子Ｒ１によりＴ１の電位が基準端子の電位まで下がる。その結果Ｔ２の電位が“Ｈ”に、Ｔ３の電位が“Ｌ”になり、保護回路３がオフする。
【００２６】
図１０は、簡略化したＥＳＤ保護装置の例を示している。回路の制限や、短い時定数を求められている場合、図９の回路のトリガー回路を簡略して図１０の構成とすることができる。図１０に示すＥＳＤ保護装置では、Ｔ１を保護回路３のＮ型ＭＯＳトランジスタのゲートに直接繋ぐ必要がある。その他の動作については、図９と同じである。
【符号の説明】
【００２７】
１  ＥＳＤ保護回路
２  コア回路
３  保護回路
４  トリガー回路
４１  検出回路
４２ａ、４２ｂ  インバータ回路
１１  第１端子（ＰＡＤ）
１２  第２端子（ＰＡＤ）
Ｐ１  Ｐ型ＭＯＳトランジスタ
Ｎ１  Ｎ型ＭＯＳトランジスタ
【図１】
2015159137.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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