(57)【要約】      （修正有）【課題】ＧａＮ系縦型トランジスタにおいて、トランジスタ動作時の電流値を低減させる影響を抑制し、素子サイズを小型化しつつ大電流で動作させることができるようにする。【解決手段】基板１０１に到達する開口部１０３を絶縁層１０２に形成、絶縁層１０２の開口部１０３において、露出している基板１０１の上に、第１導電型の第１窒化物半導体層１０４，第２導電型の第２窒化物半導体層１０５，および第１導電型の第３窒化物半導体層１０６を、これらの順に選択的に成長させ、第１窒化物半導体層１０４，第２窒化物半導体層１０５，第３窒化物半導体層１０６の積層構造からなる柱状部１２１を形成し、この後、柱状部１２１の側面を覆う絶縁層１０７を形成する。【選択図】図１Ｅ
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【特許請求の範囲】
【請求項１】
第１導電型の窒化物半導体からなる基板の主表面上に開口部を備えるマスクパターンを形成する第１工程と、
前記マスクパターンの開口部において、露出している前記基板の上に第１導電型の第１窒化物半導体層，第２導電型の第２窒化物半導体層，および第１導電型の第３窒化物半導体層を、これらの順に選択的に成長させ、前記第１窒化物半導体層，前記第２窒化物半導体層，前記第３窒化物半導体層の積層構造からなる柱状部を形成する第２工程と、
前記柱状部の少なくとも側面を覆う絶縁層を形成する第３工程と、
前記柱状部の側面に前記絶縁層を介してゲート電極を形成する第４工程と、
前記柱状部の上面の前記第３窒化物半導体層上にソース電極を接続する第５工程と、
前記基板の裏面に接続するドレイン電極を形成する第６工程と
を備えることを特徴とする窒化物半導体装置の製造方法。
【請求項２】
請求項１記載の窒化物半導体装置の製造方法において、
前記第２工程および前記第３工程は、同一の成長装置を用いて連続して実施することを特徴とする窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体より構成された窒化物半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮをはじめとした窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率および高い電子飽和速度等の特性を有しており、高周波のハイパワーデバイス向けの材料として優れている。例えば、サファイア基板上にＩＩＩ族極性のＧａＮバッファ層を形成し、この上にＡｌＧａＮバリア層を形成したヘテロ接合構造がある。このヘテロ接合構造は、ヘテロ接合界面近傍に電子が高濃度に蓄積され、いわゆる２次元電子ガス（２ＤＥＧ）を形成する。
【０００３】
この２次元電子ガスは、散乱要因となる導電性不純物が存在しないアンドープＧａＮ層内を走行できるために高い電子移動度を示す。従って、上述したようなヘテロ接合構造を用いることで、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）として動作させるデバイスを構成することが可能である。窒化物系ＨＥＭＴにおいては、上記分極効果によって発生する２次元電子ガス濃度が非常に高いことから、高電流密度でのトランジスタ動作が可能となり、この点でもハイパワーデバイス向けとして有利である。
【０００４】
上に述べた例をはじめ、窒化物半導体から構成されるＨＥＭＴでは、バリア層をＡｌＧａＮから構成することが多い。これは、ＡｌＧａＮの層が比較的容易に形成できること、ＡｌＧａＮにおけるＡｌ組成および層厚を変化させることにより、２次元電子ガスのシートキャリア濃度を制御できることなど、デバイス製造上・設計上のフレキシビリティがあるためである。
【０００５】
ところで、ＡｌＧａＮとＧａＮのヘテロ構造を用いたＨＥＭＴにおいては、上で述べたように２次元電子ガスをチャネルとして用いているため、電流は基板に対し水平方向に流れる。このように、電流が基板に平行な方向に流れる構造のトランジスタを、以下では横型トランジスタと呼ぶ。チャネルは、バリア層直下の数十〜数百ｎｍの領域に形成され、また、チャネルの実効的な断面積は、チャネルの厚さとゲート幅の積で規定される。
【０００６】
ハイパワートランジスタでは、１００Ａを超えるような電流が流れるため、横型トランジスタにおいては、ゲート幅を大きくとることでチャネル断面積を確保し、高電流を流せるように設計される。例えば、非特許文献１では、ゲート電極を折り曲げて配置することで、１．５ｍｍ×６．８ｍｍ（＝１０．２ｍｍ2）の素子領域に、３４０ｍｍという長いゲート幅を確保し、１２０Ａの電流値を得ている（非特許文献１参照）。
【０００７】
しかし、上記のような横型のハイパワートランジスタにおいては、ゲート幅を長くする必要があるために、素子領域の面積を小さくすることに制限があった。一方、Ｓｉなどの他の材料系による、大電流ハイパワー動作させるトランジスタでは、基板に垂直方向に電流を流す構造が広く採用されている。例えば、ハイパワーの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、基板表面側にソース電極とゲート電極を配置し、基板裏面側にドレイン電極を配置する素子構造を有している。
【０００８】
このような素子構造では、電流はソース→ドレイン（ｐ型チャネル）あるいはドレイン→ソース（ｎ型チャネル）の方向に流れるため、この配置を取ることで、電流は基板に垂直な方向に流れる。このように、電流が基板に垂直な方向に流れる構造のトランジスタを、以下では縦型トランジスタと呼ぶ。この場合、チャネル断面積は、基本的には素子領域にほぼ等しくすることができるため、小さい素子面積でも大電流を流すことが可能となる。
【０００９】
例えば、非特許文献１におけるチャネル厚を０．１μｍと仮定すると、このトランジスタと同じ電流を得るために必要な縦型トランジスタの素子サイズは、０．２ｍｍ角程度（＝０．０４ｍｍ2弱）と、横型トランジスタの１／２５０程度まで小さくすることが可能となる。窒化物トランジスタにおける縦型トランジスタに関しては、非特許文献２および非特許文献３などが報告されている。しかしながら、縦型トランジスタに期待されるような、小型で、かつ、大電流での動作はまだ実現されていない。
【００１０】
上述した縦型トランジスタについて図３を用いて説明する。図３は、非特許文献２に示された縦型トランジスタの構成を示す断面図である。この縦型トランジスタは、まず、ｎ型のＧａＮからなる基板３０１の上に、Ｓｉをわずかにドーピングしてｎ型としたＧａＮからなる第１半導体層３０２，Ｍｇをドーピングしてｐ型としたＧａＮからなる第２半導体層３０３，Ｓｉをわずかにドーピングしてｎ型としたＧａＮからなる第３半導体層３０４、アンドープのＡｌＧａＮからなる第４半導体層３０５を備える。
【００１１】
ここで、第２半導体層３０３には、開口部３２１が形成されている。また、開口部３２１が形成されている領域の上部には、ゲート絶縁層３０６およびゲート電極３０７が形成されている。また、ゲート電極３０７形成領域の両脇には、第４半導体層３０５から一部の第３半導体層３０４にかけてＳｉをイオン注入することで形成した不純物領域３０８が形成されている。また、不純物領域３０８に接続してソース電極３０９が形成されている。また、基板３０１の裏面にはドレイン電極３１０が形成されている。
【００１２】
上記構成とした縦型トランジスタは、まず、図４Ａに示すように、基板３０１の上に，第１半導体層３０２，第２半導体層３０３，第３半導体層３０４を順次堆積し、また、Ｍｇの表面への拡散を抑制するアンドープＡｌＮ層４０５、アンドープＧａＮ層４０６を順次堆積する。
【００１３】
次に、図４Ｂに示すように、ＳｉＯ2などの絶縁材料によるマスクパターン４２１を形成し、マスクパターン４２１の開口領域４２２より、アンドープＧａＮ層４０６，アンドープＡｌＮ層４０５，第３半導体層３０４，第２半導体層３０３を選択的にエッチングし、また、層厚方向に一部の第１半導体層３０２をエッチングする。これらのパターニングにより、チャネルとなる領域を形成するための開口部３２１を形成する。
【００１４】
次に、図４Ｂに示すように、第３半導体層３０４，第４半導体層３０５を再成長し、ゲート絶縁層３０６，ゲート電極３０７を形成し、不純物領域３０８を形成し、ソース電極３０９，ドレイン電極３１０を形成する。
【００１５】
この縦型トランジスタでは、第３半導体層３０４と第４半導体層３０５とによるヘテロ構造の界面に生成する２次元電子ガスの電子が、開口部３２１を通り、第１半導体層３０２→基板３０１と流れてドレイン電極３１０に至る。なお、図３において、電子の流れを矢印で示している。開口部３２１の領域上部に形成したゲート電極３０７に印加する電圧で、上記ヘテロ構造界面の２次元電子ガス濃度を変化させることで、上述したように流れる電子の量を制御する。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】池田成明  他、「Ｓｉ基板３０１上高出力ＧａＮ  ＨＦＥＴの開発」、古河電工時報、第１２２号、２２〜２８ページ、２００８年。
【非特許文献２】M. Kanechika et al. "A Vertical Insulated Gate AlGaN/GaN Heterojunction Field-Effect Transistor", Japanese Journal of Applied Physics, vo.46, no.21, pp. L503-L505, 2007.
【非特許文献３】M. Kodama et al. ,"GaN-Based Trench Gate Metal Oxide Semiconductor Field-Effect Transistor Fabricated with Novel Wet Etching", Applied Physics Express, vol.1, 021104, 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した縦型トランジスタでは、次に示すような問題がある。まず、導電性不純物としてのＭｇは、表面偏析する性質を持ち、成長中にＭｇ原料の供給を止めても、成長表面に偏析したＭｇが、そのまま窒化物半導体内に取り込まれて成長が進む。このため、例えばアンドープであるべき層が、Ｍｇドープ層になるという特性を有している。これを回避するために非特許文献２では、アンドープＡｌＮ層４０５を形成している。
【００１８】
しかしながら、上述した層によって完全に表面側への偏析を止めることができるわけではない。このため、再成長した第３半導体層３０４および第４半導体層３０５に、若干のＭｇがドーピングされた形態となる可能性がある。このような状態では、第３半導体層３０４と第４半導体層３０５とのヘテロ界面に生成する２次元電子ガスが、Ｍｇによってトラップされ、実効的な２次元電子ガス濃度が低下する可能性がある。
【００１９】
上述した２次元電子ガス濃度が低下する可能性は、トランジスタ動作時の電流値を低減させる影響を与える。非特許文献２において得られている電流密度は、およそ２．５×１０3Ａ／ｃｍ2である。この値から、非特許文献１の横型トランジスタにおいて得られている電流値を、非特許文献２の縦型トランジスタで得るには、素子サイズとしておよそ５ｍｍ2の大きさが必要となり、期待される小型化は達成できていない。
【００２０】
上述したように、従来のＧａＮ系縦型トランジスタでは、トランジスタ動作時の電流値を低減させる影響により、縦型トランジスタにおいて期待される、素子サイズを小型化しつつ大電流動作をさせることが容易ではないという問題があった。
【００２１】
本発明は、以上のような問題点を解消するためになされたものであり、ＧａＮ系縦型トランジスタにおいて、トランジスタ動作時の電流値を低減させる影響を抑制し、素子サイズを小型化しつつ大電流で動作させることができるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る窒化物半導体装置の製造方法は、第１導電型の窒化物半導体からなる基板の主表面上に開口部を備えるマスクパターンを形成する第１工程と、マスクパターンの開口部において、露出している基板の上に第１導電型の第１窒化物半導体層，第２導電型の第２窒化物半導体層，および第１導電型の第３窒化物半導体層を、これらの順に選択的に成長させ、第１窒化物半導体層，第２窒化物半導体層，第３窒化物半導体層の積層構造からなる柱状部を形成する第２工程と、柱状部の少なくとも側面を覆う絶縁層を形成する第３工程と、柱状部の側面に絶縁層を介してゲート電極を形成する第４工程と、柱状部の上面の第３窒化物半導体層上にソース電極を接続する第５工程と、基板の裏面に接続するドレイン電極を形成する第６工程とを備える。
【００２３】
上記窒化物半導体装置の製造方法において、第２工程および第３工程は、同一の成長装置を用いて連続して実施するとよい。
【発明の効果】
【００２４】
以上説明したことにより、本発明によれば、ＧａＮ系縦型トランジスタにおいて、トランジスタ動作時の電流値を低減させる影響を抑制し、素子サイズを小型化しつつ大電流で動作させることができるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２５】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明する、各途中工程の状態を示す構成図である。
【図２Ａ】図２Ａは、複数の柱状部１２１の配置状態を示す平面図である。
【図２Ｂ】図２Ｂは、複数の柱状部１２１の配置状態を示す斜視図である。
【図３】図３は、従来よりある縦型トランジスタの構成を示す断面図である。
【図４Ａ】図４Ａは、従来よりある縦型トランジスタの製造方法を説明する、各途中工程の状態を示す断面図である。
【図４Ｂ】図４Ｂは、従来よりある縦型トランジスタの製造方法を説明する、各途中工程の状態を示す断面図である。
【図４Ｃ】図４Ｃは、従来よりある縦型トランジスタの製造方法を説明する、各途中工程の状態を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｇは、本発明の実施の形態における窒化物半導体装置の製造方法を説明するための、本発明の実施の形態における半導体装置（縦型トランジスタ）の製造方法を説明する、各途中工程の状態を示す構成図である。ここでは、断面を示している。
【００２７】
まず、図１Ａに示すように、第１導電型の窒化物半導体からなる基板１０１を用意する。例えば、高濃度にｎ型不純物が導入されたＧａＮから基板１０１が構成されていればよい。次に、図１Ｂに示すように、基板１０１の上に、絶縁層１０２を形成する。例えば、プラズマ援用化学気相堆積（Ｐ−ＣＶＤ）装置等を用い、ＳｉＯ2を堆積して絶縁層１０２とすればよい。
【００２８】
次に、公知のリソグラフィー技術およびエッチング技術により絶縁層１０２をパターニングし、図１Ｃに示すように、基板１０１に到達する開口部１０３を絶縁層１０２に形成する（第１工程）。開口部１０３を形成した絶縁層１０２は、後述する選択成長におけるマスクパターンとなる。ここでは、複数の開口部１０３を形成する場合を例に説明する。
【００２９】
次に、図１Ｄに示すように、絶縁層１０２の開口部１０３において、露出している基板１０１の上に、第１導電型の第１窒化物半導体層１０４，第２導電型の第２窒化物半導体層１０５，および第１導電型の第３窒化物半導体層１０６を、これらの順に選択的に成長させる。例えば、ｎ型の不純物であるＳｉが比較的低濃度にドープされたｎ型のＧａＮから、第１窒化物半導体層１０４が構成されていればよい。また、ｐ型の不純物であるＭｇがドープされたｐ型のＧａＮから、第２窒化物半導体層１０５が構成されていればよい。また、ｎ型の不純物であるＳｉが比較的高濃度にドープされたｎ型のＧａＮから、第３窒化物半導体層１０６が構成されていればよい。
【００３０】
上述した各窒化物半導体の層は、有機金属化学気相成長（ＭＯＣＶＤ）装置などの気相成長装置を用いることで、同一装置内で連続して成長させることができる。なお、上述した構成では、第１導電型がｎ型、第２導電型がｐ型の例となる。上述したように選択成長することで、第１窒化物半導体層１０４，第２窒化物半導体層１０５，第３窒化物半導体層１０６の積層構造からなる柱状部１２１が形成される。また、実施の形態では、複数の開口部１０３を設けているので、複数の柱状部１２１が形成される。以上のことにより、ｎ+−ｐ−ｎ-構造の柱状部１２１が、ｎ+−ＧａＮの基板１０１の上に形成される（第２工程）。
【００３１】
次に、図１Ｅに示すように、柱状部１２１の少なくとも側面を覆う絶縁層１０７を形成する（第３工程）。この実施の形態では、全域に絶縁層１０７を形成する。
【００３２】
例えば、上述した各窒化物半導体層の成長に用いた気相成長装置において、基板を取り出すことなく継続（連続）してＳｉＮを堆積することで、絶縁層１０７を形成すればよい。この気相成長装置では、窒化物半導体のＶ族原料であるＮ原料（例えばアンモニアガス）と、ｎ型不純物であるＳｉ原料（例えばシランガス）が供給可能とされている。従って、これらのソースガスを用いることで、同一装置でＳｉＮが堆積可能であり、絶縁層１０７が形成可能である。このように絶縁層１０７を形成すれば、トランジスタにおけるチャネルとなる第２窒化物半導体層１０５の側面と絶縁層１０７との界面（ｐ−ＧａＮ／絶縁層界面）が、大気に触れることなく形成されるものとなる。この結果、良好な金属−絶縁膜−半導体（ＭＩＳ）界面を得ることが可能となる。
【００３３】
引き続き、図１Ｆに示すように、絶縁層１０７の上に、新たに絶縁層１０８を形成する。絶縁層１０８は、例えばＳｉＯ2，Ａｌ2Ｏ3などから構成すればよい。ＳｉＯ2は、プラズマアシストＣＶＤ装置で堆積すればよい。また、Ａｌ2Ｏ3は、原子層堆積（ＡＬＤ）装置で堆積すればよい。
【００３４】
次に、図１Ｇに示すように、柱状部１２１の側面に絶縁層１０７を介してゲート電極１０９を形成する（第４工程）。実施の形態では、絶縁層１０７および絶縁層１０８を介し、柱状部１２１の側面にゲート電極１０９を形成する。例えば、ゲート電極１０９を形成する領域に開口部を有するマスクパターンを形成し、この上からゲート電極材料を堆積し、この後、マスクパターンを除去（リフトオフ）するリフトオフ法により、ゲート電極１０９が形成できる。ゲート電極材料の堆積は、例えば、よく知られた真空蒸着法により実施すればよい。実施の形態では、複数の柱状部１２１を形成しており、隣り合う柱状部１２１の間に、絶縁層１０７（絶縁層１０８）を介して充填する状態に、ゲート電極１０９が形成されている。従って、１つの柱状部１２１に着目すると、この側面を囲う状態に、ゲート電極１０９が形成されていることになる。
【００３５】
また、柱状部１２１の上面の第３窒化物半導体層１０６上に、ソース電極１１０を形成して接続する（第５工程）。例えば、まず、絶縁層１０８および絶縁層１０７の、第３窒化物半導体層１０６上に、公知のリソグラフィー技術およびエッチング技術により、開口部を形成する。次いで、エッチングに用いたレジストマスクパターンを除去せずに、ソース電極材料を堆積する。この後、レジストマスクパターンを除去（リフトオフ）するリフトオフ法により、ソース電極１１０を形成すればよい。なお、リフトオフ用のマスクパターンは、開口部形成のマスクパターンを除去した後、新たに形成してもよい。
【００３６】
また、基板１０１の裏面に接続するドレイン電極１１１を形成する（第６工程）。例えば、ドレイン電極材料を、真空蒸着法などにより堆積することで、ドレイン電極１１１とすればよい。
【００３７】
次に、上述した実施の形態における製造方法で製造された縦型トランジスタの動作について説明する。まず、上述したように、トランジスタのチャネルは、第２窒化物半導体層１０５の側面と絶縁層１０７との界面に形成される。ここで、第２窒化物半導体層１０５は、ソースとなる第３窒化物半導体層１０６と、ドレインとなる第１窒化物半導体層１０４との間に配置される。このため、ゲート電圧＝０Ｖでは、ソース・ドレイン間に電流は流れない、すなわち、エンハンスモード動作をするトランジスタとなる。ゲート電極１０９に印加した電位により、絶縁層１０７（絶縁層１０８）を介して第２窒化物半導体層１０５の電位を制御することができ、＋の電圧を印加することによって、ソース・ドレイン間に電流が流れるようになる。
【００３８】
上述した実施の形態における製造方法によって作製された縦型トランジスタにおいては、ｐ−ＧａＮ／絶縁層界面にチャネルが形成されるので、例えば、導電性不純物としてのＭｇに、チャネルを構成している電子がトラップされることが抑制されるようになる。また、先に述べたようにチャネルとなる第２窒化物半導体層１０５の側面と絶縁層１０７との界面を、気相成長装置による一貫工程によって形成することも可能であり、大気にさらされることによる酸化等の影響を受けずに、良好なＭＩＳ界面を形成することができる。このようにすることで、チャネル電子移動度を劣化されることなくチャネル形成することができ、従って、高電流密度を得ることが容易である。
【００３９】
また、上述したように柱状部１２１としているので、この周囲を囲う状態にゲート電極１０９を形成可能であり、上述したように形成されるチャネルを、周囲からゲート電極１０９で囲んだ構造とすることができる。このことにより、ゲート電圧のチャネルへの印加が非常に効率的となり、オフ時のリーク電流を非常に低くすることができて、結果としてオン−オフ比を高くすることができる
【００４０】
ところで、複数の柱状部１２１を形成する場合、例えば、円柱形状とし、図２Ａ，図２Ｂに示すように、直径を１μｍとし、各柱状部１２１の間隔を１．５μｍ程度とすることができる。このように配置した柱状部１２１より、上述した実施の形態における縦型トランジスタを作製した場合、ｐ−ＧａＮ／絶縁層界面に形成されるチャネル層断面積は、素子領域（柱状部１２１）の面積の１／６程度となる。従って、例えば非特許文献１にある横型トランジスタと同じチャネル面積を得るには、素子サイズとしては０．５ｍｍ角程度（＝０．２ｍｍ２強）あればよく、非特許文献１の横型トランジスタの１／５０程度、非特許文献２の縦型デバイスの１／２５程度の小型化が可能となる。
【００４１】
以上に説明したように、本発明では、マスクパターンを用いた選択成長により第１窒化物半導体層，第２窒化物半導体層，第３窒化物半導体層の積層構造からなる柱状部を形成し、柱状部の少なくとも側面を覆う絶縁層を形成し、絶縁層と第２窒化物半導体層との界面にチャネルが形成されるようにした。この結果、本発明によれば、ＧａＮ系縦型トランジスタにおいて、トランジスタ動作時の電流値を低減させる影響を抑制し、素子サイズを小型化しつつ大電流で動作させることができる。
【００４２】
また、本発明によれば、半導体層の積層による柱状部の形成において、半導体を直接エッチングすることがないので、エッチングによるダメージがチャネル形成部に発生することがない。非特許文献２の技術では、開口部の形成においてエッチングによるダメージが発生し、電子移動度低下が発生し得る。これに対し、本発明では、エッチングによるダメージが発生しないので、電子移動度の低下が発生することがない。
【００４３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、柱状部の縦方向の導電型の配列をｎｐｎとしたが、これに限るものではなく、ｐｎｐとしてもよいことは、言うまでもない。また、例えば、複数の柱状部の形状，配置，サイズは、上述した構成に限るのではない。例えば、柱状部は、円柱形状ではなく、側面が窒化物半導体の結晶系に合うように、マスク形状を六角形にて形成することで、六角柱の形状としてもよい。
【００４４】
また、各柱状部の配置も、正三角形格子の頂点ではなく、矩形による格子の頂点であってもよく、また、ランダムに配置させてもよい。また、各柱状部のサイズ（径）については特に制限はないが、トランジスタの小型化を重視するのであれば、できるだけ柱状構造の径方向のサイズを小さくし、また、間隔も短くするほうが効果的である。ただし、選択成長のしやすさ、柱状構造の機械的な強度を保つ、などの観点から、柱状構造の径は選択成長する窒化物半導体層の厚さの１／１０程度以上、また、柱状構造の間隔については、柱状構造の側壁間の最短距離を０．１μｍ以上にすることが望ましい。
【符号の説明】
【００４５】
１０１…基板、１０２…絶縁層、１０３…開口部、１０４…第１窒化物半導体層、１０５…第２窒化物半導体層、１０６…第３窒化物半導体層、１０７，１０８…絶縁層、１０９…ゲート電極、１１０…ソース電極、１１１…ドレイン電極、１２１…柱状部。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図３】
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