(57)【要約】【課題】信号の損失を抑制することができる半導体装置を提供すること。【解決手段】本発明は、ＦＥＴ１６ａを含む半導体基板１６と、半導体基板１６の表面に設けられた絶縁膜１８と、絶縁膜１８に設けられた接地層２０ｂおよび信号線路２０ａを含み、ＦＥＴ１６ａと接続された伝送線路２０と、半導体基板１６の背面に設けられた信号線路２２ａを含み、ＦＥＴ１６ａと伝送線路２２と、を具備する半導体装置である。本発明によれば信号の寝室を抑制することができる。【選択図】図１
2015069999.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを含む半導体基板と、
前記半導体基板の第１面に設けられた絶縁膜と、
前記絶縁膜に設けられた第１接地層および第１信号線路を含み、前記トランジスタと接続された第１伝送線路と、
前記第１面と対向する前記半導体基板の第２面に設けられた第２信号線路を含み、前記トランジスタと接続された第２伝送線路と、を具備することを特徴とする半導体装置。
【請求項２】
前記第１接地層は前記半導体基板と前記第１信号線路との間に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２信号線路は、前記半導体基板および前記絶縁膜に設けられた第１ビア配線を介して前記絶縁膜の表面に設けられた信号線路に接続され、
前記第１ビア配線は、前記半導体基板の第２面から前記絶縁膜の表面にかけてビアホールを形成してなることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
高周波帯域において使用する半導体装置では、ワイヤ実装に用いるワイヤによる信号の損失が大きくなる。信号の損失を小さくするため、表面実装が利用されている。表面実装では、基板の表面に、バンプを用いて半導体チップを実装する。半導体チップには、マイクロストリップラインおよびコプレーナラインなど、高周波信号を伝播させる伝送線路を形成する。このような伝送線路を用いて受動回路を形成することもできる。特許文献１には半導体基板の一方の面に伝送線路を設けた技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝送線路に含まれる信号線路と接地層とが電気的に強く結合されることにより、信号線路を細くしても低インピーダンスの伝送線路を得ることができる。しかし信号線路が細くなると信号の損失が大きくなる。このため伝送線路を用いて高いＱ値を有する受動回路を作成することは困難である。本願発明は、上記課題に鑑み、信号の損失を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、トランジスタを含む半導体基板と、前記半導体基板の第１面に設けられた絶縁膜と、前記絶縁膜に設けられた第１接地層および第１信号線路を含み、前記トランジスタと接続された第１伝送線路と、前記第１面と対向する前記半導体基板の第２面に設けられた第２信号線路を含み、前記トランジスタと接続された第２伝送線路と、を具備する半導体装置である。
【０００６】
上記構成において、前記第１接地層は前記半導体基板と前記第１信号線路との間に設けられている構成とすることができる。。
【０００７】
上記構成において、前記第２信号線路は、前記半導体基板および前記絶縁膜に設けられた第１ビア配線を介して前記絶縁膜の表面に設けられた信号線路に接続され、前記第１ビア配線は、前記半導体基板の第２面から前記絶縁膜の表面にかけてビアホールを形成してなる構成とすることができる。
【発明の効果】
【０００８】
本発明によれば、信号の損失を抑制することができる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）はビア配線付近を拡大した断面図である。
【図２】図２（ａ）は半導体チップの表面を例示する平面図である。図２（ｂ）は半導体チップの背面を例示する平面図である。
【図３】図３（ａ）は実施例１の変形例における半導体チップの表面を例示する平面図である。図３（ｂ）は半導体チップの背面を例示する平面図である。
【図４】図４は比較例１に係る半導体装置を例示する拡大断面図である。
【図５】図５は実施例２に係る半導体基板を例示する拡大断面図である。
【図６】図６（ａ）は半導体チップの背面を例示する平面図である。図６（ｂ）は実施例２の変形例における半導体チップの背面を例示する平面図である。
【図７】図７は比較例２に係る半導体装置を例示する拡大断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施例について説明する。
【実施例１】
【００１１】
実施例１は半導体基板１６の背面および表面にマイクロストリップラインを設けた例である。図１（ａ）は実施例１に係る半導体装置１００を例示する断面図である。図１（ｂ）はビア配線付近を拡大した断面図である。
【００１２】
図１（ａ）および図１（ｂ）に示すように、半導体装置１００は基板１０および半導体チップ１２を含む。半導体チップ１２はバンプ１４を介して基板１０に実装されている。半導体チップ１２は半導体基板１６および絶縁膜１８を含む。半導体基板１６の表面（図中の下面、第１面）に絶縁膜１８が設けられ、背面（図中の上面、第２面）に伝送線路２２（第２伝送線路）の信号線路２２ａ（第２信号線路）が設けられている。信号線路２０ａ（第１信号線路）および接地層２０ｂ（第１接地層）により伝送線路２０（第１伝送線路、マイクロストリップライン）が形成される。信号線路２２ａおよび接地層２０ｂにより伝送線路２２（第２伝送線路、マイクロストリップライン）が形成される。このように接地層２０ｂは２つの伝送線路２０および２２に共用される。接地層２０ｂおよび２２ｂは基準電位（例えば接地電位）を有する。
【００１３】
図１（ｂ）に示すように、積層された絶縁膜１８ａ〜１８ｄにより絶縁膜１８が形成されている。絶縁膜１８ａおよび１８ｂ間に導体層１７ａ、絶縁膜１８ｂおよび１８ｃ間に導体層１７ｂ、絶縁膜１８ｃおよび１８ｄ間に導体層１７ｃ、絶縁膜１８ｄに導体層１７ｄがそれぞれ設けられている。導体層１７ａは接地層２０ｂを含む。導体層１７ｃは信号線路２０ａを含む。信号線路２２ａは半導体基板１６および絶縁膜１８ａを貫通するビア配線２４を介して導体層１７ａに電気的に接続されている。導体層間はビア配線２５を介して互いに接続されている。導体層１７ｄにはバンプ１４が接続される。導体層１７ｄに含まれる信号配線は、ビア配線２４および２５を介して信号線路２２ａに接続されている。ビア配線２４および２５は半導体基板１６の上面から絶縁膜１８の表面にかけて厚さ方向を貫通するビアホールを形成する。
【００１４】
半導体基板１６には電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）１６ａが形成されている。ＦＥＴ１６ａの電極１６ｂはゲート、ソースまたはドレインである。電極１６ｂは絶縁膜１８ａ〜１８ｃを貫通するビア配線２６を介して信号線路２０ａに電気的に接続されている。またＦＥＴ１６ａは不図示のビア配線などにより信号線路２２ａに接続されている。バンプ１４は入力端子および出力端子として機能する。バンプ１４を介して入力される高周波信号は、伝送線路２０および２２を伝播し、ＦＥＴ１６ａにより増幅され、出力端子から出力される。高周波信号は周波数が例えば３００ＭＨｚ〜３ＴＨｚのようなマイクロ波帯域の信号である。６０ＧＨｚの信号に対する伝送線路２０および２２の特性インピーダンスは５０Ω（＝Ｚｏ）である。
【００１５】
図２（ａ）は半導体チップ１２の表面を例示する平面図である。信号線路および接地層には格子斜線を記した。図２（ａ）に示すように、導体層１７ｄは、配線１７ｄ１および端子１７ｄ２〜１７ｄ４を含む。端子１７ｄ３および１７ｄ４間は配線１７ｄ１により接続されている。配線１７ｄ１は２Ｚｏの特性インピーダンスを有する。３つのバンプ１４は入力端子Ｉｎ、出力端子Ｏｕｔ１およびＯｕｔ２として機能する。入力端子Ｉｎは端子１７ｄ２に、出力端子Ｏｕｔ１は端子１７ｄ３に、出力端子Ｏｕｔ２は端子１７ｄ４にそれぞれ接続されている。
【００１６】
図２（ｂ）は半導体チップ１２の背面を例示する平面図である。図２（ｂ）に示すように、伝送線路２２はウィルキンソン２分配器を形成する。信号線路２２ａは、配線２２ａ１および２２ａ２、並びに端子２２ａ３〜２２ａ５を含む。端子２２ａ３と端子２２ａ４との間に配線２２ａ１が接続され、端子２２ａ３と端子２２ａ５との間に配線２２ａ２が接続されている。配線２２ａ１および２２ａ２それぞれの長さはλ／４、特性インピーダンスは√２Ｚｏである。λは６０ＧＨｚの信号の波長である。
【００１７】
半導体基板１６は例えば砒素系半導体を含む。ＦＥＴ１６ａのチャネル層は例えばインジウムガリウム砒素（ＩｎＧａＡｓ）、電子供給層はアルミニウムガリウム砒素（ＡｌＧａＡｓ）である。図１（ｂ）に示す半導体基板１６の厚さＴ１は例えば７５μｍ、実効誘電率は例えば１２．９である。伝送線路２２の信号線路２２ａの厚さＴ２は例えば３μｍである。図２（ｂ）に示す信号線路２２ａの配線２２ａ１および２２ａ２の幅Ｗ１は例えば５０．６μｍである。信号線路２０ａの幅は例えば１０μｍである。図１（ｂ）に示す絶縁膜１８ａ〜１８ｄそれぞれの厚さＴ３は例えば２．４μｍである。絶縁膜１８の実効誘電率は例えば６である。導体層１７ａ〜１７ｄそれぞれの厚さＴ４は例えば１μｍである。導体層１７ａ〜１７ｄ、信号線路２２ａおよび接地層２２ｂ、ビア配線は例えば金（Ａｕ）または銅（Ｃｕ）などの金属により形成されている。絶縁膜１８は例えばポリイミドなど絶縁体により形成されている。バンプ１４は例えば錫銀（Ｓｎ−Ａｇ）を含む半田、またはＡｕなどの金属により形成されている。
【００１８】
実施例１によれば、半導体チップ１２に２つのマイクロストリップライン（伝送線路２０および２２）が形成される。信号線路２２ａと接地層２０ｂとの距離は、信号線路２０ａと接地層２０ｂとの距離より大きい。信号線路２０ａは接地層２０ｂと強く結合するため、信号線路２０ａを細くしても伝送線路２０の特性インピーダンスを５０Ωとすることができる。伝送線路２２の特性インピーダンスを５０Ωにするために、信号線路２２ａを信号線路２０ａより太くする。このため信号線路２２ａは低抵抗になり、信号の損失を抑制することができる。また図２（ｂ）に示したように、伝送線路２２により、Ｑ値が高く低損失なウィルキンソン２分配器を形成することができる。半導体基板１６の裏面に受動回路を形成することで、半導体装置１００を小型化することができる。
【００１９】
接地層２０ｂが半導体基板１６と信号線路２０ａとの間に設けられているため、信号線路２０ａおよび２２ａそれぞれから生じる電磁場が接地層２０ｂにより遮断される。この結果、信号線路間の干渉が抑制される。
【００２０】
図３（ａ）は実施例１の変形例における半導体チップ１２の表面を例示する平面図である。図３（ａ）に示すように、導体層１７ｄは端子１７ｄ２〜１７ｄ５を含む。４つのバンプ１４は入力端子Ｉｎ１およびＩｎ２、出力端子Ｏｕｔ１およびＯｕｔ２として機能する。入力端子Ｉｎ２は端子１７ｄ５に接続されている。
【００２１】
図３（ｂ）は半導体チップ１２の背面を例示する平面図である。図３（ｂ）に示すように、信号線路２２ａは、配線２２ａ６〜２２ａ９、および端子２２ａ１０〜２２ａ１３を含み、ラットレース回路を形成する。端子２２ａ１０および２２ａ１１間に配線２２ａ６、端子２２ａ１１および２２ａ１２間に配線２２ａ７が接続されている。端子２２ａ１２および２２ａ１３間に配線２２ａ８、端子２２ａ１３および２２ａ１０間に配線２２ａ９が接続されている。配線２２ａ６〜２２ａ９は一体として円状の配線を形成する。配線２２ａ６〜２２ａ８それぞれの長さはλ／４、特性インピーダンスは√２Ｚｏである。配線２２ａ９の長さは３λ／４、特性インピーダンスは√２Ｚｏである。Ｑ値が高く低損失なラットレース回路を形成することができる。ウィルキンソン２分配器およびラットレース回路以外の受動回路を伝送線路２２により形成してもよい。
【００２２】
図４は比較例１に係る半導体装置１００Ｒを例示する拡大断面図である。接地層２０ｂが設けられていない。信号線路２０ａおよび２２ａから生じる電磁場が接地層により遮断されにくいため、信号線路２０ａおよび２２ａが電磁界的に結合し、干渉が大きくなる。
【実施例２】
【００２３】
実施例２は半導体基板１６の背面にコプレーナラインを設けた例である。図５は実施例２に係る半導体装置２００を例示する拡大断面図である。
【００２４】
図５に示すように、半導体基板１６の背面に信号線路２２ａおよび接地層２２ｂ（第２接地層）が設けられている。信号線路２２ａおよび接地層２２ｂにより伝送線路２２（コプレーナライン）が形成される。導体層１７ｂおよび１７ｃは信号線路２０ａを含み、導体層１７ｄは接地層２０ｂを含む。信号線路２０ａおよび接地層２０ｂにより伝送線路２０（マイクロストリップライン）が形成される。接地層２２ｂの厚さは例えば３μｍである。伝送線路２０および２２の特性インピーダンスは５０Ωである。
【００２５】
図６（ａ）は半導体チップ１２の背面を例示する平面図である。図６（ａ）に示すように、伝送線路２２はウィルキンソン２分配器を形成する。接地層２２ｂは接地層２２ｂ１および２２ｂ２を含む。接地層２２ｂ１は、配線２２ａ１および２２ａ２並びに端子２２ａ３〜２２ａ５と離間し、かつこれら囲む。接地層２２ｂ２は、配線２２ａ１および２２ａ２の内側に位置し、これらから離間する。接地層２２ｂ１および２２ｂ２は配線２２ｂ３により接続されている。接地層２２ｂ１は４つのビア配線２４を介して、図５に示した接地層２０ｂと接続されている。半導体チップ１２の表面は図２（ａ）に示した構成である。信号線路２０ａの幅は例えば８．７μｍである。絶縁膜１８の実効誘電率は例えば７である。信号線路２２ａの厚さは３μｍ、幅は５０．６μｍである。
【００２６】
実施例２によれば、実施例１と同様に、信号線路２２ａを信号線路２０ａより太くすることにより、信号線路２２ａを低抵抗とすることができる。このため、伝送線路２２によりＱ値が高く低損失な受動回路を形成することができる。信号線路２２ａの幅を大きくし、かつ信号線路２２ａと接地層２２ｂとの距離を調節することにより、伝送線路２２の特性インピーダンスを５０Ωにすることができる。
【００２７】
接地層２０ｂが信号線路２０ａおよび２２ａよりも下側に設けられている。このため、基板１０（図１参照）などの外部と信号線路２０ａおよび２２ａとの干渉を抑制することができる。信号線路２２ａは接地層２２ｂと強く結合し、信号線路２０ａとは結合しにくくなる。また信号線路２０ａは接地層２０ｂと強く結合する。従って信号線路２０ａおよび２２ａ間の干渉が抑制される。信号線路２０ａは半導体基板１６と接地層２０ｂとの間に設けられているが、接地層２０ｂが半導体基板１６と信号線路２０ａとの間に設けられてもよい。信号線路２０ａおよび２２ａ間の干渉を効果的に抑制することができる。
【００２８】
図６（ｂ）は実施例２の変形例における半導体チップ１２の背面を例示する平面図である。図６（ｂ）に示すように、伝送線路２２はラットレース回路を形成する。接地層２２ｂは接地層２２ｂ４および２２ｂ５を含む。接地層２２ｂ４は、配線２２ａ６〜２２ａ９、および端子２２ａ１０〜２２ａ１３から離間し、かつこれらを囲む。接地層２２ｂ５は、配線２２ａ６〜２２ａ９の内側に位置し、配線２２ａ６〜２２ａ９から離間する。接地層２２ｂ４は４つのビア配線２４を介して図４に示した接地層２０ｂに接続されている。
【００２９】
図７は比較例２に係る半導体装置２００Ｒを例示する拡大断面図である。図７に示すように、半導体チップ１２の背面に接地層が設けられていない。信号線路２２ａは接地層２０ｂと結合する。信号線路２０ａが信号線路２２ａと接地層２０ｂとの間に設けられているため、信号線路２０ａおよび２２ａ間において干渉が生じる。
【００３０】
半導体基板１６には複数のＦＥＴ１６ａが設けられてもよいし、ＦＥＴ１６ａ以外のトランジスタが設けられてもよい。半導体基板１６は、砒素系半導体以外に窒化物半導体からなるとしてもよい。窒化物半導体とは、Ｎを含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。
【００３１】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００３２】
１０                      基板
１２                      半導体チップ
１６                      半導体基板
１６ａ                    ＦＥＴ
１７ａ〜１７ｄ            導体層
１８、１８ａ〜１８ｄ      絶縁膜
２０、２２                伝送線路
２０ａ、２２ａ            信号線路
２０ｂ、２２ｂ            接地層
２４、２５、２６          ビア配線
【図１】
2015069999.tif 000003
【図２】
2015069999.tif 000004
【図３】
2015069999.tif 000005
【図４】
2015069999.tif 000006
【図５】
2015069999.tif 000007
【図６】
2015069999.tif 000008
【図７】
2015069999.tif 000009