(57)【要約】【課題】実施形態は、高度に積層された制御ゲート電極の倒壊を防ぎ、且つ、その電気抵抗を低減することが可能な不揮発性記憶装置およびその製造方法を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、下地層に平行な平面内において、第１の方向に並設され、前記第１方向に直交する第２方向に延在する複数の積層電極と、前記複数の積層電極のそれぞれを貫通する複数の半導体層と、前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、を備える。そして、前記下地層と前記積層電極との間に設けられ、隣り合う前記積層電極の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する連結部と、前記複数の積層電極のそれぞれにおいて、前記第２方向に並設され、前記積層電極を貫通する複数の絶縁体と、をさらに備える。【選択図】図２
2015028982.tif 000002
【特許請求の範囲】
【請求項１】
下地層に平行な平面内において、第１の方向に並設され、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、
前記複数の積層電極のそれぞれを前記第１方向および前記第２方向に直交する第３方向に貫通する複数の半導体層と、
前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、
前記下地層と前記積層電極との間に設けられ、隣り合う前記積層電極の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する連結部と、
前記複数の積層電極のそれぞれにおいて、前記第２方向に並設され、前記積層電極を前記第３の方向に貫通する複数の絶縁体と、
を備え、
前記積層電極は、前記絶縁体に接する端部にシリサイドを含む不揮発性記憶装置。
【請求項２】
隣り合う前記積層電極の間に設けられた絶縁膜をさらに備え、
前記第１制御電極は、前記絶縁膜に接する端部にシリサイドを含む請求項１記載の不揮発性記憶装置。
【請求項３】
前記複数の絶縁体は、前記第２方向に周期的に配置される請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記隣り合う積層電極の一方に配置された複数の前記絶縁体は、他方に配置された複数の前記絶縁体と同じ周期を有し、その位相が異なる請求項３記載の不揮発性記憶装置。
【請求項５】
下地層に平行な平面内において、第１の方向に並設され、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、
前記複数の積層電極のそれぞれを前記第３方向に貫通する半導体層と、
前記積層電極と、前記半導体層と、の間に設けられたメモリ膜と、
前記下地層と前記積層電極との間に設けられ、隣り合う前記積層電極の一方を貫く前記半導体層と、他方を貫く前記半導体層と、を電気的に接続する連結部と、
前記連結部の上方において、前記隣り合う積層電極の間に設けられた第１絶縁膜と、
前記隣り合う積層電極のそれぞれにおいて、前記第１絶縁膜に接する側面とは反対側の側面に接する第２絶縁膜と、
を備え、
前記積層電極は、前記第１絶縁膜に接する端に連続的に設けられたシリサイドを含み、前記第２絶縁膜に接する端に不連続に設けられたシリサイドを含む不揮発性記憶装置。
【請求項６】
下地層の上に並設された第１メモリセルブロックおよび第２メモリセルブロックを備えた不揮発性記憶装置であって、
前記下地層上において、第１メモリセルブロックおよび第２メモリセルブロックの並設方向と同じ第１の方向に並設され、それぞれが前記下地層に平行な平面内において前記第１方向に直交する第２方向に延在する複数の第１積層電極と、
前記複数の第１積層電極のそれぞれを前記第１方向および前記第２方向に直交する第３方向に貫通する複数の第１半導体層と、
前記複数の第１半導体層のそれぞれと、前記第１積層電極と、の間に設けられた第１メモリ膜と、
前記複数の第１積層電極のうちの前記第２メモリセルブロック側の端に位置する第１積層電極に接続された第１支持部と、
を有する第１メモリセルブロックと、
前記下地層上において、前記第１の方向に並設され、前記第２方向に延在する複数の第２積層電極と、
前記複数の第２積層電極のそれぞれを前記第３方向に貫通する複数の第２半導体層と、
前記複数の第２半導体層のそれぞれと、前記第２積層電極と、の間に設けられた第２メモリ膜と、
前記複数の第２積層電極のうちの前記第１メモリセルブロック側の端に位置する第２積層電極に接続された第２支持部と、
を有する第２メモリセルブロックと、
を備え、
前記第１メモリセルブロックと前記第２メモリブロックとの間において、前記第１支持部および前記第２支持部は、前記第２方向に交互に配置された不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴なって実現されてきた。一方、微細加工技術のさらなる進化には、莫大な設備投資が必要となる。このため、複数のメモリ層を積層した３次元メモリセルアレイを備えた記憶装置の開発が進められている。しかしながら、３次元メモリセルアレイの大容量化には、制御ゲート電極の積層数を増加させる必要がある。そして、微細化された制御ゲート電極の高度な積層は、その製造過程において積層構造の倒壊を生じさせる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４０７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高度に積層された制御ゲート電極の倒壊を防ぎ、且つ、その電気抵抗を低減することが可能な不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、下地層に平行な平面内において、第１の方向に並設され、それぞれが前記第１方向に直交する第２方向に延在する複数の積層電極と、前記複数の積層電極のそれぞれを前記第１方向および前記第２方向に直交する第３方向に貫通する複数の半導体層と、前記複数の半導体層のそれぞれと、前記積層電極と、の間に設けられたメモリ膜と、を備える。そして、前記下地層と前記積層電極との間に設けられ、隣り合う前記積層電極の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する連結部と、前記複数の積層電極のそれぞれにおいて、前記第２方向に並設され、前記積層電極を前記第３の方向に貫通する複数の絶縁体と、をさらに備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を表す模式断面図。
【図２】第１実施形態に係る不揮発性記憶装置のメモリセルアレイを表す模式図。
【図３】第１実施形態に係るメモリセルアレイの製造過程を表す模式図。
【図４】図３に続く製造過程を表す模式図。
【図５】図４に続く製造過程を表す模式図。
【図６】図５に続く製造過程を表す模式図。
【図７】図６に続く製造過程を表す模式図。
【図８】図７に続く製造過程を表す模式図。
【図９】図８に続く製造過程を表す模式図。
【図１０】第１実施形態に係るメモリセルアレイの特性を表すグラフ。
【図１１】第１実施形態に係るメモリセルアレイの別の特性を表すグラフ。
【図１２】第１実施形態の変形例に係るメモリセルアレイを表す模式図。
【図１３】第２実施形態に係るメモリセルアレイを表す模式図。
【図１４】第２実施形態に係るメモリセルアレイの製造過程を表す模式図。
【図１５】図１３に続く製造過程を表す模式図。
【図１６】図１４に続く製造過程を表す模式図。
【図１７】図１５に続く製造過程を表す模式図。
【図１８】第３実施形態に係るメモリセルアレイを模式的に表す平面図。
【図１９】第３実施形態に係るメモリセルアレイの製造方法を模式的に表す平面図。
【図２０】比較例に係るメモリセルアレイを模式的に表す平面図。
【図２１】比較例に係る別のメモリセルアレイを表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る不揮発性記憶装置１００を表す模式断面図である。不揮発性記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、３次元構造のメモリセルアレイ１を備える。図１（ａ）は、メモリセルアレイ１のワードラインＷＬに垂直な断面を表し、図１（ｂ）は、ＷＬの延在方向に平行な断面を表している。
【０００９】
図１（ａ）に表すように、メモリセルアレイ１は、例えば、下地層である基板１０の上に、層間絶縁膜１３を介して設けられる。メモリセルアレイ１は、層間絶縁膜１３の上に設けられた導電層１４と、導電層１４の上に設けられた第１制御電極（以下、積層電極２０）と、積層電極２０の上に設けられた第２制御電極（以下、選択ゲート電極２３）と、選択ゲート電極２３の上に設けられた第１配線（以下、ビット線６０）および第２配線（以下、ソース線７０）と、を備える。
【００１０】
以下の説明では、基板１０の上面１０ａに平行な面内における第１の方向をＸ方向とし、同じ面内においてＸ方向に直交する第２の方向をＹ方向とする。そして、Ｘ方向およびＹ方向に直交し、基板１０対して垂直な方向をＺ方向とする。また、Ｚ方向を上方、その反対を下方と表現する場合がある。
【００１１】
層間絶縁膜１３の上には、複数の積層電極２０がＸ方向に並設される。複数の積層電極２０は、それぞれＹ方向に延在するストライプ状に設けられる。隣り合う積層電極２０の間には、絶縁膜４３が設けられる。また、積層電極２０は、Ｚ方向に積層された複数の制御ゲート電極２１と、複数の制御ゲート電極２１の間に設けられた絶縁層３５と、を含む。絶縁層３５は、複数の制御ゲート電極２１を相互に絶縁する。
【００１２】
制御ゲート電極２１の上には、絶縁層３７が設けられる。そして、その上に複数の選択ゲート電極２３が設けられる。選択ゲート電極２３は、Ｙ方向に延在するストライプ状に設けられ、Ｘ方向に並設される。隣り合う選択ゲート電極２３は、その間に設けられた絶縁膜４５により相互に絶縁される。本実施形態では、１つの積層電極２０の上に、２つの選択ゲート電極２３が並設される。
【００１３】
さらに、複数の半導体層３０が、積層電極２０および選択ゲート電極２３をＺ方向に貫通して設けられる。そして、複数の半導体層３０のそれぞれと、積層電極２０と、の間には、メモリ膜４７が設けられる。
【００１４】
隣り合う積層電極２０の間に設けられる絶縁膜４３の下方には、連結部４０が設けられる。連結部４０は、隣り合う積層電極２０の一方を貫く複数の半導体層のうちの１つと、他方を貫く複数の半導体層のうちの１つと、を電気的に接続する。
【００１５】
連結部４０は、基板１０と積層電極２０との間、より具体的には、導電層１４と積層電極２０との間に設けられ、２つの半導体層３０を電気的に接続する。すなわち、２つの半導体層３０の一方の端は、それぞれ連結部４０に電気的に接続される。そして、２つの半導体層３０の他方の端は、それぞれビット線６０およびソース線７０に電気的に接続される。
【００１６】
ビット線６０およびソース線７０は、選択ゲート電極２３の上に設けられた多層配線であり、絶縁層３９および４９により２つの階層に分離されている。そして、コンタクトプラグ６１および７１を介して、半導体層３０にそれぞれ電気的に接続される。
【００１７】
半導体層３０と積層電極２０との間に設けられたメモリ膜４７は、例えば、シリコン酸化膜とシリコン窒化膜とを含む多層膜であり、半導体層３０から注入される電荷を蓄積することができる。すなわち、積層電極２０に含まれる複数の制御ゲート電極２１のそれぞれと、半導体層３０と、の間には、メモリセルＭＣが形成される。
【００１８】
また、選択ゲート電極２３は、メモリ膜４７を介して半導体層３０と向き合う。メモリ膜４７は、ゲート絶縁膜として機能する。すなわち、半導体層３０と選択ゲート電極２３との間には、選択トランジスタＳＧが形成され、半導体層３０の電気的な導通をオンオフ制御する。
【００１９】
このように、連結部４０により電気的に接続された２つの半導体層３０には、複数のメモリセルＭＣと、その両側に設けられた選択トランジスタＳＧと、が形成される。すなわち、連結部４０とそれにより接続された２つの半導体層３０は、Ｚ方向に延在するＮＡＮＤストリング９０を構成する。そして、Ｘ方向に並設された複数の積層電極２０の間に複数のＮＡＮＤストリングス９０が設けられる。また、積層電極２０に含まれる複数の制御ゲート電極２１は、それぞれＹ方向に延在するワードラインＷＬとして機能する。
【００２０】
図１（ｂ）に表すように、積層電極２０の延在方向（Ｙ方向）に沿って、それを貫通する複数の半導体層３０が並設される。すなわち、複数のＮＡＮＤストリングス９０がＹ方向に並設される。このように、メモリセルアレイ１は、Ｘ方向およびＹ方向にそれぞれ並設された複数のＮＡＮＤストリングス９０を含む。
【００２１】
さらに、メモリセルアレイ１の外周部において、階段状のコンタクト部８３が設けられる。そして、コンタクト部８３の各ステップには、Ｙ方向に延在する複数の制御ゲート電極２１の端が露出する。ここで、「露出」とは、積層された複数の制御ゲート電極２１および選択ゲート電極２３のうちの上方に設けられた部分が除去された状態を言う。
【００２２】
さらに、コンタクト部８３の内部を充填する絶縁膜５３が設けられる。制御ゲート電極２１は、絶縁膜５３を貫通したコンタクトプラグ７１を介して、配線７５に電気的に接続される。
【００２３】
また、選択ゲート電極２３は、コンタクトプラグ７１を介して配線７３に接続される。コンタクト部８３の底部には導電層１４が露出し、コンタクトプラグ７１を介して配線７７に電気的に接続される。これにより、導電層１４は、バックゲートとして機能する。
【００２４】
一方、コンタクト部８３のさらに外側には、基板１０に連通するコンタクト部８５が設けられる。基板１０は、例えば、シリコン基板であり、その上面１０ａには、メモリセルアレイ１を制御する周辺回路が設けられる。そして、コンタクト部８５において、その周辺回路に電気的に接続された端子１９と、配線７９の間が、コンタクトプラグ７１を介して電気的に接続される。
【００２５】
例えば、配線７３、７５、７７および７９は、ソース線７０と同じ階層に設けられる配線である。そして、これらの配線は、さらに上層に設けられた配線８１を介してチップ表面のパッド電極８０に接続される。
【００２６】
本実施形態に係るメモリセルアレイ１では、１つの積層電極２０の上に２つの選択ゲート電極２３が配置される。そして、それぞれの選択ゲート電極２３と積層電極２０とを貫通する２つの半導体層３０、例えば、半導体層３０ａと３０ｂとがＸ方向に並設される。そして、連結部４０は、隣り合う積層電極２０の一方に設けられた半導体層３０ａと、他方に設けられた半導体層３０ｂと、を電気的に接続する。これにより、ＮＡＮＤストリング９０が形成される。
【００２７】
図２１は、比較例に係る不揮発性記憶装置のメモリセルアレイ６を表す模式断面図である。この例では、導電層１４の上に並設された各積層電極２０の上に選択ゲート電極２３が１つ配置されている。Ｘ方向に並設される半導体層３０は、各積層電極２０に１つずつ配置される。そして、連結部４０は、隣り合う積層電極２０にそれぞれ設けられた半導体層３０を電気的に接続してＮＡＮＤストリング９０を形成する。
【００２８】
例えば、大容量化を図るためにＸ−Ｙ平面内における微細化を進めると、メモリセルアレイ６における半導体層３０の間隔は、メモリセルアレイ１における半導体層３０の間隔と同じになると考えられる。その結果、メモリセルアレイ６のＸ方向における積層電極２０の幅ＷＥは、メモリセルアレイ１の２分の１以下になる。すなわち、本実施形態では、メモリセルアレイ１の記憶容量の大容量化を図りつつ、積層電極２０の幅ＷＥを広く維持することができる。
【００２９】
３次元構造のメモリセルアレイの大容量化は、Ｘ−Ｙ平面内における２次元的な微細化に止まらず、制御ゲート電極２１のＺ方向への積層数を増加させる方向にも進展する。結果として、積層電極２０のアスペクト比（高さＴＥ／幅ＷＥ）は、大容量化と共に大きくなる傾向にある。そして、高度に積層された積層電極２０は、その製造過程において倒壊の可能性を生じる。これに対し、本実施形態では、積層電極２０の幅ＷＥを広く維持することにより、倒壊を抑制することができる。
【００３０】
一方、微細化された制御ゲート電極２１（ＷＬ）では、その延在方向（Ｙ方向）における電気抵抗が増加する。そこで、制御ゲート電極２１の端部をシリサイド化することにより、その電気抵抗を低減する方法が用いられる。例えば、メモリセルアレイ６では、積層電極２０の幅ＷＥが狭いため、そこに含まれる制御ゲート電極２１の大部分がシリサイド化される。これにより、制御ゲート電極２１の低抵抗化を実現することができる。
【００３１】
図２は、第１実施形態に係る不揮発性記憶装置のメモリセルアレイ１を表す模式図である。図２（ａ）は、積層電極２０を表す平面図である。図２（ｂ）は、図２（ａ）に示す２Ｂ−２Ｂ線に沿った断面図であり、図２（ｃ）は、２Ｃ−２Ｃ線に沿った断面図である。
【００３２】
図２（ａ）に表すように、メモリセルアレイ１は、複数の積層電極２０のそれぞれにおいて、Ｙ方向に並設された複数の絶縁体５０を備える。絶縁体５０は、例えば、Ｙ方向に周期的に配置される。すなわち、各絶縁体５０のＹ方向の幅は同じで、等間隔に配置される。
【００３３】
また、絶縁体５０の上には、選択ゲート電極２３を相互に絶縁する絶縁膜４５が設けられる。ここでは、便宜上、絶縁膜４３と絶縁膜４５、および、絶縁体５０と絶縁膜４５を区別して説明するが、後述するように、絶縁膜４３、絶縁膜４５および絶縁体５０は、例えば、シリコン酸化膜を用いて同時に形成される。すなわち、絶縁膜４５と絶縁体５０は、一体に形成される。また、絶縁膜４３と絶縁膜４５も一体に形成される。
【００３４】
また、図２（ｂ）に表すように、絶縁体５０は、積層電極２０をＺ方向に貫通する。そして、積層電極２０は、絶縁体５０に接する端部２１ｂにシリサイドを含む。すなわち、積層電極２０に含まれる制御ゲート電極２１において、絶縁体５０に接する端部２１ｂにシリサイドが設けられる。
【００３５】
このように、メモリセルアレイ１では、各積層電極２０の間に設けられた絶縁膜４３に接する端部２１ａに加えて、絶縁体５０に接する端部２１ｂにもシリサイドが設けられる。すなわち、制御ゲート電極２１は、その端部２１ａおよび絶縁体５０に接する端部２１ｂの両方にシリサイドを含む。これにより、制御ゲート電極２１の電気抵抗を低減し、且つ、積層電極２０の幅を広げることにより、その倒壊を抑制することができる。
【００３６】
次に、図３〜図９を参照して、メモリセルアレイ１の製造過程を説明する。図３（ａ）〜図９（ｃ）は、第１実施形態に係るメモリセルアレイ１の製造過程を表す模式図である。
【００３７】
図３（ａ）は、積層電極２０の上面を表す平面図である。図３（ｂ）は、図３（ａ）に示す３Ｂ−３Ｂ線に沿った断面図であり、図３（ｃ）は、３Ｃ−３Ｃ線に沿った断面図である。
【００３８】
まず、導電層１４の上に絶縁層３１を介して積層体１２０を形成する。積層体１２０は、例えば、導電層２２と絶縁層３５をＺ方向に交互に積層した構造を有する。導電層２２は、例えば、導電性の多結晶シリコンである。絶縁層３５は、例えば、シリコン酸化膜である。さらに、積層体１２０の上に絶縁層３７を形成する。絶縁層３７は、例えば、シリコン酸化膜である。
【００３９】
導電層１４と絶縁層３１との間には、犠牲層９１が設けられる。犠牲層９１は、例えば、シリコン窒化膜である。
【００４０】
続いて、絶縁層３７の上面から絶縁層３１に至る溝４３ａを形成し、積層体１２０を複数の積層電極２０に分割する。これにより、導電層２２は、複数の制御ゲート電極２１に分割される。図３（ａ）に表すように、溝４３ａは、Ｙ方向に延在し、積層体１２０をストライプ状の積層電極２０に分割する。また、溝４３ａは、犠牲層９１の上に形成される。
【００４１】
さらに、図３（ｂ）に表すように、絶縁層３７の上面から絶縁層３１に至る複数の貫通孔５０ａを形成する。例えば、複数の貫通孔５０ａは、それぞれ積層電極２０の中央に設けられ、Ｙ方向に並設される。
【００４２】
絶縁層３７は、例えば、酸化タンタル（ＴａＯＸ）膜である。絶縁層３７は、溝４３ａおよび貫通孔５０ａを形成する際にエッチングのストッパとして機能する。
【００４３】
次に、溝４３ａおよび貫通孔５０ａの内部に犠牲膜９３を埋め込み、さらに、導電層１０１および絶縁層３９を形成する。犠牲膜９３は、例えば、シリコン窒化膜である。例えば、シリコン窒化膜を絶縁層３７の上に堆積し、溝４３ａおよび貫通孔５０ａを埋め込む。その後、溝４３ａおよび貫通孔５０ａの内部に形成された部分を残すように、シリコン窒化膜をエッチバックする。
【００４４】
続いて、図４に表すように、導電層１０１と絶縁層３９とを順に積層する。図４（ａ）は、図３（ａ）に示す３Ｂ−３Ｂ線に沿った断面図であり、図４（ｃ）は、３Ｃ−３Ｃ線に沿った断面図である。以下、図５〜図８までに表す断面図も同様である。
【００４５】
導電層１０１は、例えば、多結晶シリコン膜であり、絶縁層３７と犠牲膜９３とを覆う。絶縁層３９は、例えば、シリコン酸化膜である。
【００４６】
次に、図５に表すように、メモリホール１０３と連結孔（ＰＣ）１０５を形成する。例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、絶縁層３９の上面から犠牲層９１に連通するメモリホール１０３を形成する。続いて、メモリホール１０３を介して犠牲層９１を選択的にエッチングし、ＰＣ１０５を形成する。犠牲層９１の両端には、２つのメモリホール１０３がそれぞれ連通する。これにより、ＰＣ１０５を介してＵ字状につながったメモリホールが形成される。
【００４７】
次に、図６に表すように、メモリホール１０３の内部にメモリ膜４７と半導体層３０とを形成する。例えば、メモリホール１０３およびＰＣ１０５の内部にＣＶＤ（Chemical Vapor Deposition）法を用いてメモリ膜４７を形成する。メモリ膜４７は、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層した３層膜である。続いて、メモリ膜４７の上に半導体層３０を形成する。さらに、絶縁層３９および半導体層３０を覆う絶縁層３９ａを形成する。
【００４８】
半導体層３０は、例えば、Ｐ形不純物（ボロン）がドープされたシリコン層である。半導体層３０は、メモリホール１０３の内部空間を塞ぐように形成しても良いし、メモリホール１０３の内部に空洞を残すように形成しても良い。
【００４９】
ＰＣ１０５の内部には、例えば、シリコン層からなる連結部４０が形成される。また、ＰＣ１０５の内部におけるシリコン層の成長は、メモリホール１０３がシリコン層により閉塞された時点で停止する。このため、ＰＣ１０５の内部に空洞が残る場合がある。
【００５０】
次に、図７に表すように、絶縁層３９の上面から犠牲膜９３に連通する溝４５ａを形成する。溝４５ａは、Ｙ方向に延在し導電層１０１を複数の選択ゲート電極２３に分割する。
【００５１】
続いて、図８に表すように、溝４５ａを介して犠牲膜９３を選択的にエッチングし、溝４３ａおよび貫通孔５０ａを再生し、その内部に制御ゲート電極２１の端を露出させる。
【００５２】
次に、図９に表すように、制御ゲート電極２１の端部２１ｂ、２１ａおよび選択ゲート電極２３の端部２３ａをシリサイド化する。図９（ａ）は、図９（ｃ）に示す９Ａ−９Ａ線に沿った断面図であり、図９（ｂ）は、９Ｂ−９Ｂ線に沿った断面図である。図９（ｃ）は、積層電極２０を表す平面図である。
【００５３】
例えば、溝４３ａ、４５ａおよび貫通孔５０ａの内面にニッケル（Ｎｉ）膜を形成し、その後、熱処理を施す。これにより、図９（ａ）〜図９（ｃ）に表すように、制御ゲート電極２１の端部２１ａおよび選択ゲート電極２３の端部２３ａにニッケルシリサイドが形成される。また、貫通孔５０ａの内面に露出した制御ゲート電極２１の端部２１ｂにもニッケルシリサイドが形成される。絶縁層３５、３７および３９の端面に付着したニッケルは、各絶縁層とは反応せず金属ニッケルのままに保持される。したがって、例えば、ウェット処理を用いて絶縁層３５、３７および３９の端面に付着したニッケルを除去することができる。
【００５４】
続いて、溝４３ａ、４５ａおよび貫通孔５０ａの内部に、例えば、シリコン酸化膜もしくはシリコン窒化膜を埋め込む。これにより、図２（ａ）〜図２（ｃ）に表す絶縁膜４３、４５および絶縁体５０を形成することができる。
【００５５】
図１０および図１１は、第１実施形態に係る不揮発性記憶装置の特性を表すグラフである。  
メモリセルアレイ１を大容量化するのために制御ゲート電極２１の積層数を増加させると、積層電極２０のアスペクト比が大きくなる。そして、例えば、積層電極２０の分離溝を形成した後、もしくは、積層電極２０の側壁にシリサイドを形成した後のウェット処理時に、処理液の表面張力により積層電極２０の撓みが生じる。このため、隣り合う積層電極２０の接触、所謂、倒壊が生じる可能性が大きくなる。
【００５６】
図１０は、イソプロピルアルコール（ＩＰＡ）への浸漬、および、その後の乾燥の過程において生じる積層電極２０の撓みとアスペクト比の関係を示している。横軸はアスペクト比であり、縦軸は撓み量である。同図中のグラフＡは、積層電極２０と同じサイズの柱状のシリコン酸化膜の撓み量を表している。グラフＢは、積層電極２０と同じサイズの柱状のシリコンの撓み量を表している。グラフＣは、積層電極２０と同じサイズの柱状のシリコン窒化膜の撓み量を表している。
【００５７】
例えば、制御ゲート電極２１を多結晶シリコンとし、絶縁層３５をシリコン酸化膜とした場合、撓み量とアスペクト比の関係は、グラフＡとグラフＢの中間の特性を示す。例えば、隣り合う積層電極２０の間隔を３０ｎｍとした場合、撓み量が１５ｎｍ程度になると、積層電極２０が倒壊するおそれが生じる。すなわち、アスペクト比が１０〜１２になると、隣り合う積層電極２０の接触が生じる可能性がある。したがって、積層電極２０の倒壊を回避するためには、そのアスペクト比を１０以下とすることが望ましい。
【００５８】
例えば、制御ゲート電極２１を多結晶シリコンとし、絶縁層３５をシリコン窒化膜とした場合、撓み量とアスペクト比の関係は、グラフＢとグラフＣの中間の特性を示す。すなわち、隣り合う積層電極２０の間隔を３０ｎｍとした場合、アスペクト比が１３程度になると、隣り合う積層電極２０の接触が生じる可能性がある。この場合、積層電極２０の倒壊を回避するためには、そのアスペクト比を１２以下とすることが望ましい。
【００５９】
図１１（ａ）は、積層電極２０の延在方向の両端を固定したモデルに基づいて、積層電極２０の長さと撓み量との関係をシミュレーションした結果を示している。すなわち、両端を固定した梁のスパンＬと、撓み量ΔＷと、の関係を表している。横軸はスパンＬであり、縦軸は撓み量である。図１１（ｂ）は、両端を固定した梁に均等な力を加えた場合に生じる撓みを模式的に表した断面図である。
【００６０】
図１１（ａ）に表すグラフＡは、隣り合う積層電極２０の間隔を３５ｎｍとした場合の撓み特性を表している。グラフＢは、隣り合う積層電極２０の間隔を２５ｎｍとした場合の撓み特性を表している。例えば、ウェット処理の際に積層電極２０の間に加わる表面張力などの外力は、隣り合う積層電極２０の間隔に依存し、その間隔が広くなるにしたがって小さくなる。これに対応して、グラフＡの例では、梁に加わる外力がグラフＢの例よりも小さく、その撓み量はグラフＢに示す撓み量よりも小さい。
【００６１】
図１１（ａ）によれば、スパンＬが１２００ナノメートル（ｎｍ）を超えると、グラフＡおよびＢに示す撓み量ΔＷは一定となり、その値は１６ｎｍである。したがって、隣り合う積層電極２０の間隔が３２ｎｍ以上であれば相互に接触することはなく、積層電極の倒壊が生じない。すなわち、グラフＡに示す例では、積層電極２０の倒壊は生じない。一方、隣り合う積層電極２０の間隔を２５ｎｍとした場合は、スパンＬを８００ｎｍ以上にすると倒壊が生じることが分かる。
【００６２】
図１１（ａ）に示すシミュレーション結果は、積層電極２０に設けられる貫通孔５０ａのＹ方向の幅と、撓み量ΔＷの関係を示唆している。そして、メモリセルアレイの大容量化に伴って積層電極２０の間隔が狭くなると、スパンＬ（貫通孔５０ａのＹ方向の幅）を狭くすることが好ましいことを表している。上記の結果によれば、積層電極２０の間隔を２５ｎｍ以下にする場合は、貫通孔５０ａの幅を８００ｎｍ以下にすることが望ましい。
【００６３】
図１２は、第１実施形態の変形例に係るメモリセルアレイ２を模式的に表す平面図であり、積層電極２０の平面配置を模式的に表している。  
この例では、積層電極２０ｐに設けられる絶縁体５０ｐは、積層電極２０ｑに設けられる絶縁体５０ｑと同じ周期で配置されるが、その位置はＹ方向にシフトしている。すなわち、隣り合う積層電極２０の一方に配置された複数の絶縁体５０は、他方に配置された複数の絶縁体５０と同じ周期を有し、その位相が異なる。また、絶縁体５０の配置は任意であり、例えば、Ｙ方向の配列に周期性が無い配置でも良い。
【００６４】
［第２実施形態］  
図１３は、第２実施形態に係るメモリセルアレイ３を表す模式図である。図１３（ａ）は、積層電極２０ｓを表す平面図である。図１３（ｂ）は、図１３（ａ）に示す１３Ｂ−１３Ｂ線に沿った断面図であり、図１３（ｃ）は、１３Ｃ−１３Ｃ線に沿った断面図である。
【００６５】
図１３（ａ）に表すように、メモリセルアレイ３は、複数の積層電極２０ｓと、複数の半導体層３０と、を備える。積層電極２０ｓは、Ｘ方向に並設され、Ｙ方向に延在する。それぞれの積層電極２０ｓにおいて、複数の半導体層３０はＹ方向に並設される。
【００６６】
図１３（ｂ）に表すように、積層電極２０ｓは、Ｚ方向積層された複数の制御ゲート電極２１を含む。そして、半導体層３０は、Ｚ方向に積層電極２０ｓを貫通する。制御ゲート電極２１と、半導体層３０と、の間には、メモリ膜４７が設けられる。また、隣り合う積層電極２０ｓのそれぞれを貫通する２つの半導体層３０は、連結部４０を介して電気的に接続される。
【００６７】
さらに、図１３（ｂ）および図１３（ｃ）に表すように、連結部４０の上方において、隣り合う積層電極２０ｓの間には、第１絶縁膜（以下、絶縁膜４３）が設けられる。そして、積層電極２０ｓのそれぞれにおいて、絶縁膜４３の反対側には、第２絶縁膜（絶縁膜４４）が設けられる。
【００６８】
絶縁膜４４は、隣り合う積層電極２０ｓの間に設けられた複数の第１絶縁体（以下、絶縁体１１５）と、絶縁体１１５の間に設けられた第２絶縁体（以下、絶縁体１１７）と、を含む。絶縁体１１５および１１７は、積層電極２０ｓの絶縁膜４３に接する側面とは反対側の側面に接する。
【００６９】
積層電極２０ｓは、Ｚ方向に積層された複数の制御ゲート電極２１を含む。そして、制御ゲート電極２１は、絶縁膜４３に接する端部２１ａ、および、絶縁体１１７に接する端部２１ｂにシリサイドを含む。そして、絶縁膜４３に接する端部２１ａは、Ｙ方向に連続的に設けられる。一方、絶縁体１１７に接する端部２１ｂは、Ｙ方向に不連続に設けられる。すなわち、絶縁膜４３に接する端部２１ａに含まれるシリサイドは連続的に設けられ、絶縁体１１７に接する端部２１ｂに設けられるシリサイドは不連続に設けられる。
【００７０】
上記のメモリセルアレイ３では、隣り合う積層電極２０ｓは、その間に設けられた絶縁体１１５を介して相互に支持し合う。これにより、積層電極２０ｓのアスペクト比を実質的に小さくする効果が得られ、積層電極２０ｓの倒壊を防ぐことができる。また、絶縁膜４３に接する端部２１ａと、絶縁体１１７に接する端部２１ｂに設けられたシリサイドは、制御ゲート電極２１の電気抵抗を低減する。
【００７１】
次に、図１４〜図１７を参照して、メモリセルアレイ３の製造過程を説明する。図１４（ａ）〜図１７（ｃ）は、第２実施形態に係るメモリセルアレイ３の製造過程を表す模式図である。
【００７２】
図１４（ａ）は、積層体１２０の上面を表す平面図である。図１４（ｂ）は、図１４（ａ）に示す１４Ｂ−１４Ｂ線に沿った断面図であり、図１４（ｃ）は、１４Ｃ−１４Ｃ線に沿った断面図である。
【００７３】
まず、導電層１４の上に絶縁層３１を介して積層体１２０を形成する。積層体１２０は、例えば、導電層２２と絶縁層３５をＺ方向に交互に積層した構造を有する。導電層２２は、例えば、多結晶シリコンである。絶縁層３５は、例えば、シリコン酸化膜である。さらに、積層体１２０の上に絶縁層３７を形成する。
【００７４】
導電層と絶縁層３１との間には、犠牲層９１が設けられる。犠牲層９１は、例えば、シリコン窒化膜である。
【００７５】
続いて、絶縁層３７の上面から絶縁層３１に至る貫通孔１１５ａを形成する。貫通孔１１５ａは、Ｘ方向において隣り合う犠牲層９１の間の部分の上方に設けられる。また、複数の貫通孔１１５ａが、Ｙ方向に並設される。
【００７６】
図１５（ａ）は、図１４（ａ）に示す１４Ｂ−１４Ｂ線に沿った断面表す模式図である。図１５（ｂ）は、１４Ｃ−１４Ｃ線に沿った断面を表す模式図である。
【００７７】
図１５（ａ）に表すように、貫通孔１１５ａの内部に絶縁体１１５を埋め込む。絶縁体１１５は、例えば、シリコン酸化膜である。すなわち、貫通孔１１５ａの内部を埋め込むように、絶縁層３７の上にシリコン酸化膜を堆積する。続いて、貫通孔１１５ａの内部に形成された部分が残るように、絶縁層３７の上に形成されたシリコン酸化膜をエッチバックする。
【００７８】
図１６（ａ）は、積層電極２０ｓの上面を表す平面図である。図１６（ｂ）は、図１６（ａ）に示す１６Ｂ−１６Ｂ線に沿った断面図であり、図１６（ｃ）は、１６Ｃ−１６Ｃ線に沿った断面図である。
【００７９】
ここでは、積層体１２０に溝４３ａおよび貫通孔１１７ａを形成し、積層体１２０を複数の積層電極２０に分割する。これにより、導電層２２は、複数の制御ゲート電極２１に分割される。
【００８０】
図１６（ａ）に表すように、溝４３ａはＹ方向に延在し、貫通孔１１７ａは、Ｙ方向において、絶縁体１１５の間に設けられる。これにより、積層体１２０をストライプ状の積層電極２０ｓに分割する。
【００８１】
図１６（ｂ）および図１６（ｃ）に表すように、溝４３ａは、犠牲層９１の上に形成される。また、溝４３ａおよび貫通孔１１７ａは、絶縁層３７の上面から絶縁層３１に至る深さに設けられる。
【００８２】
図１６（ｂ）に表すように、隣り合う積層電極２０ｓは、絶縁体１１５により接続されている。これにより、２つの積層電極２０ｓは、絶縁体１１５を介して相互に支持し合うことができる。すなわち、積層電極２０ｓのアスペクト比が、その倒壊を生じさせる大きさであっても、絶縁体１１５を介して支持し合うことにより実質的なアスペクト比を小さくすることができる。これにより、積層電極２０ｓの倒壊を回避することが可能となる。
【００８３】
次に、図４〜図８に表す過程を実施し、各積層電極２０ｓを貫通する半導体層３０を形成する。さらに、溝４３ａおよび貫通孔１１７ａの内部に埋め込まれた犠牲膜を選択的にエッチングすることにより、その内面に制御ゲート電極２１の端を露出させる。
【００８４】
図１７（ａ）は、積層電極２０ｓを表す平面図である。図１７（ｂ）は、図１７（ａ）に示す１７Ｂ−１７Ｂ線に沿った断面図であり、図１７（ｃ）は、１７Ｃ−１７Ｃ線に沿った断面図である。
【００８５】
溝４３ａ、４５ａおよび貫通孔１１７ａの内面に、例えば、ニッケル（Ｎｉ）膜を形成し、その後、熱処理を施す。これにより、制御ゲート電極２１のニッケル膜に接した端部２１ｂ、２１ａ、および、選択ゲート電極２３のニッケル膜に接した端部２３ａにニッケルシリサイドが形成される。続いて、各絶縁層３１、３５、３７および３９に付着したニッケル膜を、例えば、ウェットエッチングにより除去する。
【００８６】
図１７（ａ）に表すように、溝４３ａに露出した制御ゲート電極２１の端には、Ｙ方向に連続して延在するシリサイドを含む端部２１ａが形成される。一方、貫通孔１１７ａに露出した制御ゲート電極２１の端には、Ｙ方向に不連続に延在するシリサイドを含む端部２１ｂが形成される。
【００８７】
続いて、溝４３ａ、４５ａおよび貫通孔１１７ａの内部に、例えば、シリコン酸化膜もしくは、シリコン窒化膜を埋め込む。これにより、図１３に表す絶縁膜４３および絶縁体１１７が形成される。例えば、絶縁膜４３のＸ方向の幅、絶縁体１１７のＸ方向の幅およびＹ方向の幅は、それぞれ積層電極２０ｓの撓み量ΔＷ（図１１参照）を考慮して、積層電極２０ｓの倒壊が生じない値に設定される。
【００８８】
［第３実施形態］  
図１８は、第３実施形態に係るメモリセルアレイ４を模式的に表す平面図である。メモリセルアレイ４は、第１メモリセルブロック１５０と、第２メモリセルブロック１６０と、を備える。第１メモリセルブロック１５０と、第２メモリセルブロック１６０とは、例えば、基板１０の上においてＸ方向に並設される。
【００８９】
第１メモリセルブロック１５０は、Ｘ方向に並設され、Ｙ方向に延在する複数の第１積層電極（以下、積層電極１２１）を有する。積層電極１２１は、半導体層３０と、絶縁体５０と、を含む。半導体層３０および絶縁体５０は、それぞれＹ方向に並設される。半導体層３０は、積層電極１２１をＺ方向に貫通する。そして、積層電極１２１と半導体層３０との間には、メモリ膜４７が設けられる。また、絶縁体５０は、積層電極１２１をＺ方向に貫通する。
【００９０】
隣り合う積層電極１２１の間には、絶縁膜４３が設けられる。そして、絶縁膜４３の下方には、図示しない連結部４０が設けられる。連結部４０は、隣り合う積層電極１２１の一方を貫く複数の半導体層３０のうちの１つと、他方を貫く複数の半導体層３０のうちの１つを電気的に接続する。
【００９１】
さらに、第１メモリセルブロック１５０は、積層電極１２３と、積層電極１２３に接続部１２３ａを介して接続された第１支持部（支持部１２９ａ）と、を有する。積層電極１２３は、Ｘ方向に並設された複数の積層電極１２１の第２メモリセルブロック側の端に設けられる。また、積層電極１２３は、Ｙ方向に延在するストライプ状に設けられ、積層電極１２１に並設される。
【００９２】
一方、第２メモリセルブロック１６０は、Ｘ方向に並設され、Ｙ方向に延在する複数の第２積層電極（以下、積層電極１２５）を有する。積層電極１２５は、半導体層３０と、絶縁体５０と、を含む。半導体層３０および絶縁体５０は、それぞれＹ方向に並設される。半導体層３０は、積層電極１２５をＺ方向に貫通する。そして、積層電極１２５と半導体層３０との間には、メモリ膜４７が設けられる。また、絶縁体５０は、積層電極１２５をＺ方向に貫通する。
【００９３】
隣り合う積層電極１２５の間には、絶縁膜４３が設けられる。そして、絶縁膜４３の下方には、図示しない連結部４０が設けられる。連結部４０は、隣り合う積層電極１２５の一方を貫く複数の半導体層３０のうちの１つと、他方を貫く複数の半導体層３０のうちの１つを電気的に接続する。
【００９４】
さらに、第２メモリセルブロック１６０は、積層電極１２７と、積層電極１２７に接続部１２７ａを介して接続された第２支持部（支持部１２９ｂ）と、を有する。積層電極１２７は、Ｘ方向に並設された複数の積層電極１２５の第１メモリセルブロック側の端に設けられる。また、積層電極１２７は、Ｙ方向に延在するストライプ状に設けられ、積層電極１２５に並設される。
【００９５】
図１８に表すように、支持部１２９ａと支持部１２９ｂとは、第１メモリセルブロック１５０と第２メモリセルブロック１６０との間においてＹ方向に交互に配置される。例えば、支持部１２９ａおよび支持部１２９ｂは、第１メモリセルブロック１５０と第２メモリセルブロック１６０との間に設けられたストライプ１２９（境界電極）を分断することにより形成される。
【００９６】
図２０に示す比較例に係るメモリセルアレイ５は、第１メモリセルブロック１７０と、第２メモリセルブロック１８０と、を備える。
【００９７】
第１メモリセルブロック１７０は、Ｘ方向に並設された複数の積層電極１２１を含む。そして、第１メモリセルブロック１７０において、第２メモリセルブロック１８０の側の端には、積層電極１２１ａが設けられる。積層電極１２１ａは、２つのストライプ１２１ｐと、１２１ｑと、を含み、ストライプ１２１ｑは、第２メモリセルブロック１８０の側に設けられる。
【００９８】
一方、第２メモリセルブロック１８０は、Ｘ方向に並設された複数の積層電極１２５を含む。そして、第２メモリセルブロック１８０の第１メモリセルブロック１７０の側の端には、積層電極１２５ａが設けられる。積層電極１２５ａは、２つのストライプ１２５ｐと、１２５ｑと、を含み、ストライプ１２５ｐは、第１メモリセルブロック１７０の側に設けられる。
【００９９】
第１メモリセルブロック１７０と第２メモリセルブロック１８０との間において、それぞれのメモリセルを電気的に接続することはない。したがって、ストライプ１２１ｑに設けられた半導体層３０と、ストライプ１２５ｐに設けられた半導体層３０と、が連結部４０により接続されることはない。すなわち、ストライプ１２１ｑおよびストライプ１２５ｐに設けられたメモリセルは、メモリセルアレイ５の記憶容量に寄与することはない。
【０１００】
これに対し、本実施形態では、積層電極１２３に設けられた半導体層３０は、隣接する積層電極１２１に設けられた半導体層３０に連結部４０を介して接続され、ＮＡＮＤストリング９０を形成する。第２メモリセルブロック１６０の端に設けられた積層電極１２７についても同様である。
【０１０１】
積層電極１２３に接続された支持部１２９ａ、および、積層電極１２７に接続された支持部１２９ｂに設けられたメモリセルは、メモリセルアレイ４の記憶容量に寄与しないが、支持部１２９ａおよび１２９ｂの占有面積は小さい。
【０１０２】
本実施形態では、記憶容量に寄与しないストライプの数を減らすことができる。そして、基板１０の上におけるメモリセルアレイの領域を有効に活用し、その大容量化を実現することができる。さらに、積層電極１２３は、支持部１２９ａにより支持され、その倒壊を回避する。また、積層電極１２７は、支持部１２９ｂにより支持され、その倒壊を回避する。
【０１０３】
例えば、第１メモリセルブロック１５０の端に設けられる積層電極１２３の幅は、それを除く他の積層電極１２１の幅よりも狭く設けることができる。また、第２メモリセルブロック１６０の端に設けられる積層電極１２７の幅は、それを除く他の積層電極１２５の幅よりも狭く設けることができる。さらに、支持部１２９ａおよび支持部１２９ｂのそれぞれの幅は、積層電極１２１および積層電極１２５の幅よりも狭く設けられる。これにより、メモリセルブロックの境界におけるスペースを有効に活用し、メモリセルアレイの記憶容量を増すことができる。
【０１０４】
さらに、第１実施形態に示したように、積層電極１２１および１２５は、その幅ＷＥを広く維持することが可能で有り、その倒壊を防ぐことができる。また、制御ゲート電極２１の絶縁体５０に接する端部をシリサイド化することにより、その電気抵抗を低減することができる。
【０１０５】
このように、本実施形態ではワードラインＷＬ（制御ゲート電極２１）の時定数を悪化させることなく、高歩留まり化を実現し、チップ面積を縮小することも可能である。すなわち、不揮発性記憶装置の高性能化と低コスト化を両立させることが可能となる。
【０１０６】
図１９（ａ）〜図１９（ｄ）は、第３実施形態に係るメモリセルアレイ５の製造方法を模式的に表す平面図である。
【０１０７】
本実施形態では、例えば、下地層の上に交互に積層された導電層２２と、非導電層である絶縁層３５と、を含む積層体１２０を形成する。そして、積層体１２０を分断する溝４３ａを形成する（図３参照）。これにより、第１メモリセルブロック１５０と、第２メモリセルブロック１６０と、を形成する。
【０１０８】
第１メモリセルブロックは、Ｘ方向に並設され、Ｙ方向に延在する複数の積層電極１２１と、複数の積層電極１２１のうちの端に位置する積層電極１２３に接続された支持部１２９ａと、を含む。
【０１０９】
第２メモリセルブロックは、Ｘ方向に並設され、Ｙ方向に延在する複数の積層電極１２５と、複数の積層電極１２５のうちの端に位置する積層電極１２７に接続された支持部１２９ｂと、を含む。
【０１１０】
そして、支持部１２９ａと支持部１２９ｂとの間には、メモリホール１０３（図５参照）を形成しないことが望ましい。
【０１１１】
例えば、図１９（ａ）に表すように、支持部１２９ａと支持部１２９ｂとの間の分断された部分に、メモリホール１０３のパターン１３３を配置することができる。さらに、図１９（ｂ）に表すように、支持部１２９ａと支持部１２９ｂとを分断する部分に絶縁膜１３５を埋め込んでも良い（図１４および図１５参照）。
【０１１２】
また、図１９（ｃ）および図１９（ｄ）に表すように、積層体１２０を積層電極１２１および１２５を分断する際に、積層電極１２３および１２７につながったストライプ１２９を形成する。すなわち、支持部１２９ａと支持部１２９ｂとがつながった状態に形成する。その後、メモリホール１０３を形成する際に、ストライプ１２９を分断し、支持部１２９ａと支持部１２９ｂとを形成しても良い。
【０１１３】
この場合、ストライプ１２９を分断するパターン１３３は任意である。例えば、図１９（ａ）に表すように、メモリホール１０３と同じ幅のパターン１３３ａとしても良いし、図１９（ｂ）に表すように、複数のメモリホール１０３を含む幅の広いパターン１３３ｂであっても良い。
【０１１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１５】
１、２、３、４，５、６・・・メモリセルアレイ、  １０・・・基板、  １０ａ・・・上面、  １３・・・層間絶縁膜、  １４・・・導電層、  １９・・・端子、  ２０、２０ｐ、２０ｑ、２０ｓ、１２３、１２１、１２１ａ、１２５、１２５ａ、１２７・・・積層電極、  ２１・・・制御ゲート電極、  ２１ａ、２１ｂ、２３ａ・・・端部、  ２２・・・導電層、  ２３・・・選択ゲート電極、  ３０、３０ａ、３０ｂ・・・半導体層、  ３１、３５、３７、３９、３９ａ・・・絶縁層、  ４０・・・連結部、  ４３、４４、４５、５３、１３５・・・絶縁膜、  ４３ａ、４５ａ・・・溝、  ４７・・・メモリ膜、  ５０、５０ｐ、５０ｑ、１１５、１１７・・・絶縁体、  ５０ａ、１１５ａ、１１７ａ・・・貫通孔、  ６０・・・ビット線、  ６１、７１・・・コンタクトプラグ、  ７０・・・ソース線、  ７３、７５、７７、７９、８１・・・配線、  ８０・・・パッド電極、  ８３、８５・・・コンタクト部、  ９０・・・ＮＡＮＤストリング、  ９１、９３・・・犠牲層、  １００・・・不揮発性記憶装置、  １０１・・・導電層、  １０３・・・メモリホール、  １０５・・・連結孔、  １２０・・・積層体、  １２１ｐ、１２１ｑ、１２５ｐ、１２５ｑ、１２９・・・ストライプ、  １２３ａ、１２７ａ・・・接続部、  １２９ａ、１２９ｂ・・・支持部、  １３３、１３３ａ、１３３ｂ・・・パターン、  １５０、１６０、１７０、１８０・・・メモリセルブロック
【図１】
2015028982.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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