(57)【要約】【課題】データの信頼性を向上可能にする半導体記憶装置を提供すること。【解決手段】実施形態の半導体記憶装置は、データを保持可能な複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線と、制御部とを有する。前記制御部は、前記複数のワード線のうち選択されたワード線に、第１の書き込み電圧を印加し、第１のベリファイ電圧、前記第１のベリファイ電圧よりも高い第２ベリファイ電圧を印加する第１ステップと、前記第１ステップののちに前記複数のワード線のうち選択されたワード線に、前記第１のベリファイ電圧よりも低い第３のベリファイ電圧、前記第２のベリファイ電圧よりも低く前記第３のベリファイ電圧よりも高い第４のベリファイ電圧を印加する第２ステップを実行する。【選択図】図５
2015069688.tif 000002
【特許請求の範囲】
【請求項１】
データを保持可能な複数のメモリセルと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線のうち選択されたワード線に、第１の書き込み電圧を印加し、第１のベリファイ電圧、前記第１のベリファイ電圧よりも高い第２ベリファイ電圧を印加する第１ステップと、前記第１ステップの後に前記複数のワード線のうち選択されたワード線に、前記第１のベリファイ電圧よりも低い第３のベリファイ電圧、前記第２のベリファイ電圧よりも低く前記第３のベリファイ電圧よりも高い第４のベリファイ電圧を印加する第２ステップを実行する制御部と、
を備える半導体記憶装置。
【請求項２】
前記制御部は、前記第１ステップののち前記第２ステップの前に、前記第１の書き込み電圧よりも高い第２の書き込み電圧を印加する第３ステップを実行する請求項１に記載の半導体記憶装置。
【請求項３】
前記第４のベリファイ電圧は前記第１のベリファイ電圧と略同一の電圧である請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記制御部は、第３の書き込み電圧を印加して２値のデータの書き込みを行ったのちに、多値のデータの書き込みを行う請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第３のベリファイ電圧は、前記メモリセルの第１の閾値電圧と前記第１の閾値電圧よりも高い第２の閾値電圧の間の電圧であり、
前記第４のベリファイ電圧は、前記メモリセルの前記第２の閾値電圧及び前記第２の閾値電圧よりも高い第３の閾値電圧の間の電圧である請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１の閾値電圧は消去閾値電圧である請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
多値のデータを保持可能な半導体記憶装置において、ＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データの信頼性を向上可能にする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、データを保持可能な複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線と、制御部とを有する。前記制御部は、前記複数のワード線のうち選択されたワード線に、第１の書き込み電圧を印加し、第１のベリファイ電圧、前記第１のベリファイ電圧よりも高い第２ベリファイ電圧を印加する第１ステップと、前記第１ステップののちに前記複数のワード線のうち選択されたワード線に、前記第１のベリファイ電圧よりも低い第３のベリファイ電圧、前記第２のベリファイ電圧よりも低く前記第３のベリファイ電圧よりも高い第４のベリファイ電圧を印加する第２ステップを実行する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体記憶装置の構成を示す図。
【図２】第１の実施形態の半導体記憶装置の構成を示す図。
【図３】メモリセルの閾値電圧分布及び書き込み方式を示す図。
【図４】第１の実施形態の半導体記憶装置の動作を示すフローチャート。
【図５】第１の実施形態の半導体記憶装置の動作を示すフローチャート。
【図６】第１の実施形態の半導体記憶装置の動作を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
図１に示すように第１の実施形態に係る半導体記憶装置１は、メモリセルアレイ２、ロウデータ３、電圧発生回路４、制御部５、データ入出力回路６、第１のラッチ回路７及び第２のラッチ回路８を有する。
【０００８】
１−１．メモリセルアレイ２について
１−１−１．メモリセルＭＴの構成について
図２はメモリセルアレイ２の構成を例示する図である。メモリセルアレイ２は複数のメモリセルＭＴを有し、ワード線ＷＬで接続される。ワード線ＷＬはロウデコーダ３と接続される。メモリセルＭＴは、ビット線ＢＬと接続されており、それぞれのビット線ＢＬを介してデータが出力される。
【０００９】
１−１−２．メモリセルＭＴの閾値電圧分布について
図３を用いて上記メモリセルＭＴの閾値電圧分布について説明する。図３は、メモリセルＭＴの閾値電圧分布及び書き込み方式を示す図である。図に示すように、横軸に閾値電圧をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１０】
本実施形態において、メモリセルＭＴは多値データ、例えば４値のデータ（２ビット／セル）を記憶するものとする。この場合、メモリセルＭＴのデータは上位ページのデータと下位ページのデータで構成される。
【００１１】
メモリセルＭＴに４値のデータの書き込みを行う方法を、図３を用いて説明する。書き込み方法は、下位ページの書き込みを行った後に上位ページの書き込みを行う。
【００１２】
まず下位ページの書き込み動作を説明する。下位ページの書き込み前において全てのメモリセルＭＴは、消去電圧（Ｅレベル）の閾値電圧を有しているものとする。
【００１３】
図に示すように、下位ページの書き込みの際、制御部５は、下位ページのデータをＥレベル又はＬＭレベルとする。メモリセルＭＴの閾値電圧が消去電圧（Ｅレベル）の場合 “１”のデータを、閾値電圧がＬＭレベル場合、“０”のデータを記憶しているものとする。
【００１４】
次に、上位ページの書き込み動作について説明する。上位ページの書き込みは２ビットのデータの書き込みを行う。また、上位ページの書き込みは、ホストから入力される書き込みコマンドと、メモリセルＭＴに既に書き込まれている下位ページの“０” 又は“１”のデータに基づいて行う。
【００１５】
上位ページの書き込みの際、下位ページのデータが“１”の場合、データの閾値電圧を消去電圧（Ｅレベル）又はＥレベルよりも閾値電圧が高いＡレベルとする。一方、下位ページのデータが“０”の場合、上位ページの書き込みで、閾値電圧をＢレベル又は、Ｂレベルよりも高いＣレベルとする。Ａレベルのデータは場合“１０”＝（下位ページのデータ、上位ページのデータ）のデータを記憶し、Ｂレベルの場合は“００”のデータを、Ｃレベルの場合は“０１”のデータをそれぞれ記憶しているものとする。
【００１６】
１−２．ロウデコーダ３について
図１に戻ってロウデコーダ３について説明する。ロウデコーダ３は、ブロックデコーダ、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）を備える。ブロックデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、制御部５から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。
【００１７】
また、ロウデコーダ３は、制御部５から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬを選択する。
【００１８】
１−３．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧Ｖｃｃを昇圧または降圧することにより、データの書き込み、読み出し及び消去に必要な電圧を発生させる。
【００１９】
１−４．制御部５について
制御部５は、半導体記憶装置１全体の動作を制御する。すなわち、データ入出力回路６を介して、ホストから与えられた上記アドレス、コマンド及びデータに基づいて、データの書き込み動作、読み出し動作、及び消去動作における書き込みプログラム及び消去プログラム及びプログラムベリファイを実行する。制御部５はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。
【００２０】
制御部５は、前述したブロック選択信号、ロウ選択信号をロウデコーダ３に出力する。また、制御部５はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、第１のラッチ回路７のカラム方向を選択する信号である。
【００２１】
制御部５には、半導体記憶装置１に接続されたメモリコントローラから供給された制御信号が与えられる。制御部５は供給された制御信号により、Ｉ／Ｏ端子を介してホストからデータ入出力回路６に供給された信号がアドレスであるのか、データであるのかを区別する。
【００２２】
制御部５は、１ページ分のデータを保持可能であるとし、第２〜第５のベリファイの演算処理し、当該演算後のデータを保持可能であるとする。
【００２３】
１−５．データ入出力回路６について
データ入出力回路６は、ホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとブロックアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部５に出力する。また、データ入出力回路６は、書き込みデータを、データ線Ｄｌｉｎｅを介して第１のラッチ回路７及び第２のラッチ回路８に出力する。
【００２４】
また、メモリセルＭＴから読み出されたデータをホストに出力する際、データ入出力回路６は、制御部５の制御に基づき、第１及び第２のラッチ回路７、８で増幅されたデータを、Ｄｌｉｎｅを介してホストに出力する。
【００２５】
１−６．カラムデコーダついて
カラムデコーダ（図示略）は、制御部５から与えられたカラムアドレスをデコードして、カラム選択信号を第１及び第２のラッチ回路７、８に出力する。
【００２６】
１−７．第１及び第２のラッチ回路７、８について
第１及び第２のラッチ回路７、８は、Ｄｌｉｎｅに接続される。第１及び第２のラッチ回路７、８はセンスアンプ(図示略)の機能も備えている。この場合、第１及び第２のラッチ回路７、８は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。
【００２７】
具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ３により選択されたＮＡＮＤストリングによってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、第１及び第２のラッチ回路７、８は、ビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。    なお、メモリセルＭＴから流れるセル電流をセンスして、メモリセルＭＴに書き込まれたデータを、閾値電圧分布がＡレベル、Ｂレベル及びＣレベルかを検知しても良い。また、データの書き込みを行う際は、対応するビット線ＢＬに書き込みデータに対応した電圧を与える。
【００２８】
第１の実施形態の半導体記憶装置１の動作について説明する。図４及び図５は、第１の実施形態の半導体記憶装置１の動作を示すフローチャートである。図４は下位ページのデータの書き込みを行った際のフローチャートであり、図５は上位ページのデータの書き込みを行った際のフローチャートを示している。ここで、以下に示す書き込みとは“１１”、“１０”、“００”又は“０１”のいずれかのデータの書き込みを行うことをいう。
【００２９】
まず、制御部５は、後述する書き込みプログラムと第１のプログラムベリファイを実行する下位ページの書き込みを行う。この動作を下位ページの書き込み動作とする。
【００３０】
図４に示すように、制御部５は、ブロック単位ごとにデータの書き込み回数ｍを初期化し、書き込み回数を０回とする。（ステップＳ１）。なお、制御部５は、書き込み回数ｍと書き込み回数の上限ｍ（ｍａｘ）を予め例えばレジスタに記憶しているものとする。書き込み回数の上限ｍ（ｍａｘ）とは、メモリセルＭＴの書き込みを行うことができる最大の書き込み回数のことをいう。
【００３１】
ステップＳ２で、制御部５は書き込み回数をインクリメントする（ステップＳ２）。
【００３２】
ステップＳ３で、制御部５は下位ページの書き込みプログラムを実行し、データの書き込みを行う（ステップＳ３）。この時、制御部５は、まず、ロウデコーダ３を制御して、対象となるメモリセルアレイ２のブロックＢＬＫを選択する。また、制御部５は電圧発生回路４を制御して、選択したブロックＢＬＫ内のうち選択されたメモリセルＭＴに接続する所望のワード線ＷＬをさらに選択し、この選択されたワード線ＷＬ（以下、選択ワード線ともいう）に電圧Ｖｐｇｍを印加する。一方、非選択のワード線ＷＬには、制御部５は電圧Ｖｐａｓｓを印加する。また、制御部５は、第１及び第２のラッチ回路７、８にデータをセットし、そのデータに基づいて所望の電圧を各ビット線ＢＬに印加する。例えば、各ワード線ＷＬ及びチャネル間で電位差が生じると、各ワード線ＷＬ及びビット線ＢＬに接続するメモリセルＭＴに書き込みが行われる。つまり、書き込みプログラムが実行される。
【００３３】
ステップＳ４で、制御部５は、ロウデコーダ３及び電圧発生回路４を制御して、第１のベリファイ電圧ＶＲ１を選択したワード線ＷＬに印加して第１のベリファイを行う（ステップＳ４）。これにより、メモリセルＭＴ内のデータの読み出しを行う。第１のベリファイの動作について説明する。まず、制御部５は、電圧発生回路４及びロウデコーダ３を制御して、選択されたワード線ＷＬに第１のベリファイ電圧ＶＲ１を印加する。非選択のワード線ＷＬに対して、制御部５は書き込み電圧Ｖｐｇｍよりも低い電圧Ｖｒｅａｄを印加する。このとき、制御部５の制御により、ビット線ＢＬにも既に所望の電圧が印加されているものとする。第１ベリファイ電圧ＶＲ１は電圧Ｖｒｅａｄよりも低い電圧である。
【００３４】
第１のベリファイの動作で読み出されたデータに基づいて、第１及び第２のラッチ回路７、８はフェイルビットの数を算出する。制御部５は、フェイルビットが所望の個数よりも小さいときに、第１のベリファイパスと判断する。所望の個数は、例えばＥＣＣで訂正できる数である。
【００３５】
制御部５は、フェイルビットが所望の個数よりも大きいときに、第１のベリファイフェイルと判断する。
【００３６】
第１のベリファイフェイルの場合、つまりメモリセルＭＴの閾値電圧が第１のベリファイ電圧ＶＲ１に達していない場合、選択するメモリセルＭＴはオン状態となり、ビット線ＢＬの電圧は放電される。一方、第１のベリファイパスの場合、つまり、メモリセルＭＴの閾値電圧が第１のベリファイ電圧ＶＲ１に達していた場合は、選択するメモリセルＭＴはオフ状態となり、ビット線ＢＬの電圧は放電されない。センス方式は電圧センスに限られず、例えば電流センスでもよい。
【００３７】
フェイルの場合、ステップＳ５に書き込み回数が上限の回数ｍ（ｍａｘ）に達しているかを判断し（ステップＳ５）、達していない場合はステップＳ２に戻る。
【００３８】
ステップＳ２で、制御部５は書き込み回数をインクリメントする（ステップＳ２）。
【００３９】
ステップＳ３で、制御部５は、（ｍ−１回数）×ΔＶｐｇｍ分高い書き込み電圧Ｖｐｇｍを印加して書き込みを行う（ステップＳ３）。なお、以下書き込み電圧（ＶｐｇｍおよびΔＶｐｇｍ）と書き込み回数の上限は（ｍ（ｍａｘ））は、書き込みに要する時間と書き込み後のメモリセルの閾値電圧分布の幅の制御性を考慮して最適な値が設定する。制御部５は、ベリファイをパスするまでステップＳ２〜ステップＳ５の書き込み動作を繰り返すものとする。
【００４０】
メモリセルＭＴの閾値電圧が第１のベリファイ電圧ＶＲ１に達した場合、つまり第１のベリファイをパスした場合、メモリセルＭＴに接続するビット線の電位は保持される。制御部５は、例えばビット線の電位に基づいて第１又は第２のラッチ回路７、８に、第１のベリファイをパスしたとして“１”のデータを保持する。“０”のデータはパスをしていないデータとする。第１のベリファイの結果は、書き込み後、第１又は第２のラッチ回路７、８に保持された“１”又は“０”のデータをホストに出力することで読み取ることが可能である。
【００４１】
ｍ（ｍａｘ）回の書き込みで、メモリセルＭＴの閾値電圧分布が第１のベリファイ電圧ＶＲ１に達しなかった場合、つまり閾値電圧分布ＬＭレベルが得られなかった場合、第１のベリファイの結果をフェイルとし、下位ページの書き込みを終了する。
【００４２】
ステップＳ６で、上位ページのデータの書き込みを行う。まず、制御部５は下位ページのデータの書き込み時と同様に上位ページのデータの書き込み回数ｎを初期化し、書き込み回数を０回とする（ステップＳ６）。なお、制御部５は、書き込み回数ｎと書き込み回数の上限を書き込み回数ｎ（ｍａｘ）と予め例えばレジスタに記憶しているものとする。書き込み回数ｎが上限回数ｎ（ｍａｘ）に到達した場合、上位ページの書き込みを行わずに書き込みをフェイルとする。
【００４３】
ステップＳ７で、制御部５は、書き込み回数をインクリメントする（ステップＳ７）。
【００４４】
図６は第１の実施形態の半導体記憶装置１の動作を示すタイミングチャートである。図６は、上位ページのデータの書き込み時において、選択したワード線に印加した際の電圧の波形を例示している。
【００４５】
制御部５は、後述する書き込みプログラムと第２のプログラムベリファイ及び第３のプログラムベリファイを実行し上位ページの書き込みを行う。この動作を上位ページの書き込み動作とする。
【００４６】
ステップＳ８で、制御部５は選択したワード線ＷＬに書き込み電圧Ｖｐｇｍを印加し、上位ページの書き込みプログラムを実行し、データの書き込みを行う（ステップＳ８）。書き込み方法については、制御部５は下位ページのデータの書き込み時と同様の方法で行う。
【００４７】
ステップＳ９で、制御部５は、第２のベリファイ電圧ＶＲ２を選択したワード線ＷＬに印加した後、第３のベリファイ電圧ＶＲ３も同様の方法で印加して、第２のベリファイ及び第３のベリファイを行う（ステップＳ９）。第２及び第３のベリファイは、閾値電圧分布がＢレベルか又はＣレベルかの識別を行うものである。これにより、上位ページのデータの書き込み不良を検出する。第２及び第３のベリファイの結果のデータは、ページ単位ごとに第１又は第２のラッチ回路７、８に保持される。図６に示すように、第３のベリファイ電圧ＶＲ３は、第２のベリファイ電圧ＶＲ２よりも高い。第２、第３のベリファイ時における電圧の印加方法及び動作は第１のベリファイ時と同様である。また非選択のワードＷＬ及びビット線の印加方法についても第１のベリファイ時と同様とする。なお、本実施形態において制御部５は、第２のベリファイ電圧ＶＲ２の印加後に第３のベリファイ電圧ＶＲ３を印加するが、第３のベリファイ電圧ＶＲ３は第２のベリファイ電圧ＶＲ２の印加前に印加してもよい。
【００４８】
第２のベリファイを行う際、制御部５は、メモリセルアレイ２内の下位ページのデータの１ビットのデータを、データ線Ｄｌｉｎｅを介して第２のラッチ回路８に出力する。一方で、制御部５は第１のラッチ回路７に上位ページのデータの１ビットのデータを出力する。その後、制御部５は、第１のラッチ回路７のデータ及び第２のラッチ回路８のデータにより演算処理を行い、ベリファイの結果を“１”又は“０”のデータとして制御部５内のラッチ回路に出力する。メモリセルＭＴのデータがホストから出力された書き込みデータと一致していれば、制御部５は、メモリセルＭＴから出力された書き込みデータを書き込み禁止データと設定する。この動作により、ページ内で書き込みが不十分な書き込みデータのみが残っていることになり、次の書き込み動作からはすでに書き込みが終了しているメモリセルＭＴのデータは維持される。これにより、書き込み時にメモリセルＭＴに生じる負荷を軽減することが出来る。なお、第２のラッチ回路８は、メモリセルＭＴに書き込まれたデータを保持し、第１のラッチ回路７はホストから出力されたデータを保持しても良い。
【００４９】
上位ページの書き込み動作の際、Ｂレベル又はＣレベルの閾値電圧に書き込みを行うべきだったに、所望の閾値電圧が得られなかった場合、制御部５は、第２及び第３のベリファイの結果をフェイルとし、再度、書き込みを行う。この時ベリファイの結果がフェイルの場合例えば、“１”のデータを第１及び第２のラッチ回路７、８に保持する。ベリファイの結果のデータは１ページのデータで保持される。
【００５０】
第２及び第３のベリファイの結果がフェイルだった場合、制御部５は、ステップＳ１０で書き込み回数がｍ（ｍａｘ）回以内かを判断する。
【００５１】
書き込み回数がｍ（ｍａｘ）回以内の場合、ステップＳ７に戻る。制御部５は書き込み回数をインクリメントする（ステップＳ７）。その後、制御部５は再度上位ページの書き込み動作を行う。
【００５２】
ステップＳ８で、制御部５は、ワード線ＷＬに書き込み電圧はＶｐｇｍに（ｎ−１回数）×ΔＶｐｇｍ（追加電圧）を加えた電圧として印加し（ステップＳ８）、第２及び第３のベリファイをパスするまでｎ(ｍａｘ)回、上位ページのデータの書き込みを繰り返す。
【００５３】
ｎ（ｍａｘ）回以内の上位ページの書き込み動作で、メモリセルＭＴの閾値電圧分布が第２のベリファイ電圧ＶＲ２又は第３のベリファイ電圧ＶＲ３のいずれか一方よりも高かった場合、つまり、Ｂレベルのデータを得ようとしてＢレベルのデータを得た場合又はＣレベルのデータを得ようとしてＣレベルのデータが得た場合、上位ページのデータの書き込みが正常に行われたとして、制御部５は第２又は第３のベリファイの結果をパスと出力し、上位ページの書き込みを終了する。この場合、メモリセルＭＴの閾値電圧分布はＥレベル、Ａレベル、Ｂレベル又はＣレベルにあることになる。
【００５４】
ステップＳ１０で、第２又は第３のベリファイがパスとされず、上位ページの書き込み動作の回数がｎ(ｍａｘ)に到達した（ステップＳ１０）場合には、書き込みフェイルとして書き込みを終了する。つまり、書き込みが極端に遅いまたは書き込みできないメモリセルＭＴがある場合、書き込みの動作をパスしないことになる。第２及び第３のベリファイの結果のデータはページごとに第１又は第２のラッチ回路７、８に保持される。
【００５５】
第２及び第３のベリファイの結果がフェイルである場合、制御部５は、第４及び第５のベリファイを行い、メモリセルＭＴの書き込み不良が上位ページのデータに影響を与えているか又は下位ページのデータに影響を与えているかを検出する。
【００５６】
ここで、書き込み不良は、下位ページの書き込みで所望の閾値電圧を上げたものの、上位ページの書き込みで所望の閾値電圧に上げることができなかったことにより生じるものである。なお、第４のベリファイの後に第５のベリファイを行うが、第４のベリファイと第５のベリファイは逆の順で行ってもよい。
【００５７】
また、所望の閾値以上に閾値電圧を上げてしまうことによる書き込み不良は生じないものとする。例えば、上位ページの書き込みを行う前に閾値電圧がＥレベルにあり、上位ページの書き込み動作でＡレベルの閾値電圧まで上げるべきだったが、Ｂレベルまで閾値電圧を上げた場合の不良が該当する。
【００５８】
ステップＳ１１で、制御部５は、選択したワード線ＷＬに第４のベリファイ電圧ＶＲ４を印加して第４のベリファイを行い、第５のベリファイ電圧ＶＲ５を印加して第５のベリファイを行う(ステップＳ１１)。
【００５９】
第４のベリファイは、第２及び第３のベリファイでフェイルだったメモリセルＭＴの閾値電圧がＥレベルに達しているかどうかの識別を行うものである。第４のベリファイ電圧ＶＲ４は第２のベリファイ電圧ＶＲ２及び第３のベリファイ電圧ＶＲ３よりも低い。つまり、第４のベリファイ電圧ＶＲ４は、Ｅレベル及びＬＭレベルの閾値電圧分布間に位置する。
【００６０】
また、第５のベリファイは、第２及び第３のベリファイでフェイルだったメモリセルの閾値電圧がＢレベルに達しているかどうかの識別を行うものである。第５のベリファイ電圧ＶＲ５は第２のベリファイ電圧ＶＲ２と略同一の電圧である。このため、第５のベリファイ電圧ＶＲ５は、第４のベリファイ電圧ＶＲ４よりも高く、第３のベリファイ電圧ＶＲ３よりも低い。
【００６１】
非選択のワード線ＷＬ及びビット線ＢＬの電圧印加方法については、第１のベリファイ時と同様に行う。電圧印加後、第４及び第５のベリファイの結果はページ単位ごとに第１又は第２のラッチ回路７、８に保持される。
【００６２】
ステップＳ１２で、不良とみなしたページにおける不良メモリセルＭＴの形態の仕分けを行う（ステップＳ１２）。制御部５は、第１及び第２のラッチ回路７、８から、
第２〜第５のベリファイの結果を読み出した後、どのメモリセルＭＴに書き込み不良が生じているかの各メモリセルＭＴの不良の位置情報と、各メモリセルＭＴがどの閾値電圧を有するかの閾値電圧情報に基づいて、不良メモリセルＭＴの仕分けを行う。
【００６３】
例えば、制御部５は、第２及び第３のベリファイ結果と第４のベリファイの結果及び第５のベリファイの結果の３ページのデータに対して演算処理を行い、第２及び第３のベリファイでフェイルとなったメモリセルＭＴでかつ、第４のベリファイでフェイルとなったメモリセルＭＴ、つまり閾値電圧が第４のベリファイ電圧ＶＲ４より低いメモリセルＭＴの位置情報を制御部５内のラッチ回路に出力する。第４のベリファイ電圧よりも低い場合、当該メモリセルＭＴの閾値電圧はＥレベルに位置する。当該Ｅレベル（“１１”）にある不良は、Ａレベル（“１０”）に書き込みを行うべきだったが、上位ページの書き込み動作を正常に行うことができずに生じた不良である。当該不良は、下位ページのデータは“１”で共通する。つまり、下位ページのデータは上位ページの書き込み前後で保持されており、当該不良は、上位ページのデータにのみ不良が生じたものである。
【００６４】
また、制御部５は、第２及び第３のベリファイ結果と第４のベリファイの結果及び第５のベリファイの結果の３ページのデータに対して演算処理を行い、第２、３のベリファイでフェイルになったメモリセルＭＴでかつ、第５のベリファイでパスとなったメモリセル、つまり閾値電圧が第５のベリファイ電圧ＶＲ５以上にあるメモリセルＭＴの位置情報を、制御部５内のラッチ回路に出力する。閾値電圧が第５のベリファイ電圧よりも高い場合、メモリセルＭＴの閾値電圧はＢレベルに位置する。当該Ｂレベル（“００”）にある不良は、Ｃレベル（“０１”）に書き込みを行うべきだったが、上位ページの書き込み動作を正常に行うことができずに生じた不良である。当該不良は、下位ページのデータは“０”で共通する。つまり、上位ページの書き込み動作の前後で下位ページのデータは保持されており、当該不良は上位ページのデータにのみ不良が生じたものである。
【００６５】
さらに、制御部５は、第２及び第３のベリファイ結果と第４のベリファイの結果及び第５のベリファイの結果の３ページのデータに対して演算処理を行い、第２、第３のベリファイでフェイルになったメモリセルＭＴでかつ、第４のベリファイをパスで第５のベリファイでフェイルとなったメモリセルＭＴ、つまり閾値電圧が第４のベリファイ電圧以上で第５のベリファイ電圧ＶＲ５よりも低いメモリセルＭＴの位置情報を、制御部５内のラッチ回路に出力する。当該不良は閾値電圧がＡレベルにある不良であり、当該メモリセルＭＴが上位ページのみならず、下位ページのデータにのみ書き込み不良が生じているものである。閾値電圧がＡレベル（“１０”）にある不良は、下位ページの書き込みでＬＭレベルまで書き込みを行った後、Ｂレベル（“００”）に書き込みを行うべきだったが、上位ページの書き込み動作を正常に行うことができずに、閾値電圧がＡレベル（“１０”）とみなされた書き込み不良である。つまり、当該不良は、下位ページのデータが保持されておらず、下位ページのデータが上位ページの書き込み動作の前後で異なっている。
【００６６】
上位ページのデータの書き込み動作及び第４及び第５のベリファイが終了した後は、外部のホスト機器やコントローラからステータスコマンドを受けると、制御部５は書き込み不良を有するメモリセルＭＴの位置情報を “１”又は“０”のデータとしてホスト機器又はコントローラに出力する。
【００６７】
第１の実施形態の半導体記憶装置１の効果について説明する。
【００６８】
本実施形態の半導体記憶装置１は、書き込み終了後の第２〜第５のベリファイのパス／フェイルの結果を読み込む。これにより書き込み不良が上位ページに不良が生じているか、上位ページだけでなく下位ページに不良が生じているかを検出することが出来る。
【００６９】
本実施形態の半導体記憶装置１において、多値ＮＡＮＤフラッシュメモリを有する半導体記憶装置１が書き込みを行った際、書き込みを行っているページのみならず、同一ブロック内の別ページに新たに発生した不良もステータスとして出力することができる。この書き込みフェイルは、書き換えが繰り返された後に酸化膜が劣化している場合に生じていることが多い。このため、第２〜第５のベリファイでフェイルを検出した際、データ不良が生じる箇所は決まったメモリセルＭＴに固定されているので、同一ページ内に、上位ページのデータ及び下位ページのデータの両方に書き込み不良が生じているメモリセルＭＴが多い場合、別のページにデータを書き直せばよい。これにより、メモリセルアレイ２に書き込まれたデータの信頼性を向上させることが出来る。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１  半導体記憶装置
２  メモリセルアレイ
３  ロウデコーダ
４  電圧発生回路
５  制御部
６  データ入出力回路
７  第１のラッチ回路
８  第２のラッチ回路
９  記憶部
ＭＴ  メモリセル 
【図１】
2015069688.tif 000003
【図２】
2015069688.tif 000004
【図３】
2015069688.tif 000005
【図４】
2015069688.tif 000006
【図５】
2015069688.tif 000007
【図６】
2015069688.tif 000008