(57)【要約】【課題】微細化しても信頼性が高いレイアウトを有する不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】実施形態の不揮発性半導体記憶装置の記憶セル領域は、半導体層が第１方向に分離され、半導体層が第２方向に延在された複数の半導体領域と、複数の半導体領域のそれぞれの上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する。周辺領域は、半導体層の上に第１絶縁膜を介して設けられた抵抗素子層と、抵抗素子層の一部の上に第２絶縁膜を介して設けられたダミー層と、ダミー層が設けられていない抵抗素子層の上に、ダミー層とは第１距離を隔てて設けられた第３絶縁膜と、半導体層の上に抵抗素子層とは第２距離を隔てて設けられた第４絶縁膜と、抵抗素子層からダミー層の方向に延在し、第３絶縁膜を貫通し、抵抗素子層に接続されたコンタクトと、を有する。第１距離は、第２距離よりも短い。【選択図】図１
2015050346.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層が第１方向に分離されて、それぞれが前記第１方向と交差する第２方向に延在する複数の半導体領域と、
前記複数の半導体領域のそれぞれの上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する記憶セルと、
を有し、
前記周辺領域は、
前記半導体層の上に第１絶縁膜を介して設けられた抵抗素子層と、
前記抵抗素子層の一部の上に第２絶縁膜を介して設けられたダミー層と、
前記ダミー層が設けられていない前記抵抗素子層の上に、前記ダミー層とは第１距離を隔てて設けられた第３絶縁膜と、
前記半導体層の上に前記抵抗素子層とは第２距離を隔てて設けられた第４絶縁膜と、    前記抵抗素子層から前記ダミー層の方向に延在し、前記第３絶縁膜を貫通し、前記抵抗素子層に接続されたコンタクトと、を有する抵抗素子と、
を具備し、
前記第１距離は、前記第２距離よりも短い不揮発性半導体記憶装置。
【請求項２】
前記第３絶縁膜の材料と前記第４絶縁膜の材料とが同じである請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
記憶セル領域と、前記記憶セル領域外に設けられた周辺領域と、を有する不揮発性半導体記憶装置の製造方法であり、
前記記憶セル領域において、
半導体層を第１方向に分離し前記半導体層を前記第１方向と交差する第２方向に延在させた複数の半導体領域と、前記複数の半導体領域のそれぞれの上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられ、前記第２方向に延在する複数の電荷蓄積層と、前記複数の電荷蓄積層のそれぞれの上および前記複数の電荷蓄積層のそれぞれの側面の少なくとも一部に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられた制御ゲート電極層を形成し、
前記周辺領域において、
前記半導体層の上に第１絶縁膜を介して抵抗素子層を形成し、前記抵抗素子層の上に第２絶縁膜を介してダミー層を形成する工程と、
前記記憶セル領域において、
前記制御ゲート電極層を前記第２方向に分離し、前記第１方向に延在する複数の制御ゲート電極を形成し、
前記周辺領域において、
前記半導体層の上に、前記抵抗素子層、前記第２絶縁膜、および前記ダミー層が第１長さになるように加工する工程と、
前記記憶セル領域において、
前記複数の制御ゲート電極の間に前記第１方向に延在する犠牲膜を形成し、
前記周辺領域において、
前記抵抗素子層、前記第２絶縁膜、および前記ダミー層のそれぞれの側面に、側壁膜を形成する工程と、
前記周辺領域において、前記抵抗素子層の上に設けられた前記ダミー層の一部を除去し、前記ダミー層の長さを前記第１長さよりも短い第２長さにする工程と、
前記周辺領域において、前記ダミー層が設けられていない前記抵抗素子層の上に、前記ダミー層とは第１距離を隔てて第３絶縁膜を形成し、前記半導体層の上に前記抵抗素子層とは第２距離を隔てて第４絶縁膜を形成する工程と、
前記抵抗素子層から前記ダミー層の方向に延在し、前記第３絶縁膜を貫通し、前記抵抗素子層に接続されたコンタクトを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項４】
前記周辺領域において、前記第４絶縁膜を形成する工程の後に、
前記犠牲膜を前記複数の制御ゲート電極の間から取り除く工程をさらに備えた請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
記憶セル領域と、前記記憶セル領域の外に設けられた周辺領域と、を有する不揮発性半導体記憶装置の製造方法であり、
前記記憶セル領域において、
半導体層を第１方向に分離し前記半導体層を前記第１方向と交差する第２方向に延在させた複数の半導体領域と、前記複数の半導体領域のそれぞれの上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられ、前記第２方向に延在する複数の電荷蓄積層と、前記複数の電荷蓄積層のそれぞれの上および前記複数の電荷蓄積層のそれぞれの側面の少なくとも一部に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に、制御ゲート電極層と、を形成する工程と、
前記制御ゲート電極層を前記第１方向に分離する溝を形成し、前記溝に絶縁膜を埋める工程と、
前記複数の制御ゲート電極層を前記第２方向に分離し、前記第１方向に延在する複数の制御ゲート電極を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項６】
前記周辺領域において、
前記半導体層の上に第１絶縁膜を介して抵抗素子層を形成し、前記制御ゲート電極層の形成とともに前記抵抗素子層の上に第２絶縁膜を介してダミー層を形成する工程と、
前記制御ゲート電極層を前記第１方向に分離する前記溝を形成する工程と同時に、前記抵抗素子層の上に設けられた前記ダミー層の一部を除去する工程と、
をさらに備えた請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリではメモリセルの微細化が進み、メモリセルが高アスペクト比になるとともに、そのピッチがフォトリソグラフィ技術で解像でないほど狭くなっている。このため、最近のＮＡＮＤ型フラッシュメモリでは、メモリセルがメモリセルの加工中に倒壊する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２４９５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、微細化しても信頼性が高いレイアウトを有する不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層が第１方向に分離されて、それぞれが前記第１方向と交差する第２方向に延在する複数の半導体領域と、前記複数の半導体領域のそれぞれの上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する記憶セルと、を有する。前記周辺領域は、前記半導体層の上に第１絶縁膜を介して設けられた抵抗素子層と、前記抵抗素子層の一部の上に第２絶縁膜を介して設けられたダミー層と、前記ダミー層が設けられていない前記抵抗素子層の上に、前記ダミー層とは第１距離を隔てて設けられた第３絶縁膜と、前記半導体層の上に前記抵抗素子層とは第２距離を隔てて設けられた第４絶縁膜と、前記抵抗素子層から前記ダミー層の方向に延在し、前記第３絶縁膜を貫通し、前記抵抗素子層に接続されたコンタクトと、を有する抵抗素子と、を具備する。前記第１距離は、前記第２距離よりも短い。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的平面図の一例である。
【図２】図２（ａ）および図２（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例である。
【図３】図３（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域のトランジスタを表す模式的断面図の一例であり、図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の抵抗素子層を表す模式的断面図の一例である。
【図４】図４（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域のトランジスタを表す模式的平面図の一例であり、図４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の抵抗素子層を表す模式的平面図の一例である。
【図５】図５（ａ）〜図５（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図６】図６（ａ）〜図６（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図７】図７（ａ）〜図７（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図８】図８（ａ）〜図８（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図９】図９（ａ）〜図９（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１０】図１０（ａ）〜図１０（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１１】図１１（ａ）〜図１１（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１５】図１５（ａ）〜図１５（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１６】図１６（ａ）〜図１６（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１７】図１７（ａ）〜図１７（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１８】図１８（ａ）〜図１８（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１９】図１９（ａ）〜図１９（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２０】図２０（ａ）〜図２０（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２１】図２１（ａ）〜図２１（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２２】図２２（ａ）〜図２２（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２３】図２３（ａ）〜図２３（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２４】図２４（ａ）および図２４（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図２５】図２５（ａ）および図２５（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図２６】図２６（ａ）および図２６（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図２７】図２７（ａ）および図２７（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図２８】図２８（ａ）および図２８（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図２９】図２９（ａ）および図２９（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図３０】図３０（ａ）および図３０（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図３１】図３１（ａ）および図３１（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図３２】図３２（ａ）および図３２（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図３３】図３３（ａ）および図３３（ｂ）は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【図３４】図３４は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式的平面図の一例である。
【図３５】図３５（ａ）および図３５（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例であり、図３５（ｃ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図３６】図３６（ａ）および図３６（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例であり、図３６（ｃ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図３７】図３７（ａ）および図３７（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例である。
【図３８】図３８（ａ）および図３８（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例である。
【図３９】図３９（ａ）および図３９（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例である。
【図４０】図４０は、複数の制御ゲート電極がＸ方向に延在した様子を表す模式的平面図である。
【図４１】図４１（ａ）〜図４１（ｃ）は、複数の制御ゲート電極６０がＸ方向に延在した様子を表す模式的断面図であり、図４１（ａ）は、図４０のＥ−Ｅ’線における断面であり、図４１（ｂ）は、図４０のＦ−Ｆ’線における断面であり、図４１（ｃ）は、図４０のＧ−Ｇ’線における断面である。
【図４２】図４２は、複数の制御ゲート電極がＸ方向に延在した様子を表す模式的平面図である。
【図４３】図４３（ａ）〜図４３（ｃ）は、複数の制御ゲート電極６０がＸ方向に延在した様子を表す模式的断面図であり、図４３（ａ）は、図４２のＥ−Ｅ’線における断面であり、図４３（ｂ）は、図４２のＦ−Ｆ’線における断面であり、図４３（ｃ）は、図４２のＧ−Ｇ’線における断面である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的平面図の一例である。
【０００９】
図１に表すように、記憶セル領域１００は、複数の半導体領域１１（第１半導体領域）と、複数の制御ゲート電極６０Ａと、を備える。記憶セル領域１００は、例えば、情報を記憶することが可能な領域である。複数の半導体領域１１のそれぞれは、Ｙ方向（第２方向）に延在し、Ｙ方向と交差する方向、例えばＹ方向に対して略垂直なＸ方向（第１方向）に配列されている。複数の制御ゲート電極６０Ａのそれぞれは、Ｙ方向とは異なるＸ方向に延在し、Ｘ方向と交差する方向、例えばＸ方向に対して略垂直なＹ方向に配列されている。
【００１０】
不揮発性半導体記憶装置１においては、複数の半導体領域１１のそれぞれと、複数の制御ゲート電極６０Ａのそれぞれと、が交差している。複数の制御ゲート電極６０Ａは、複数の半導体領域１１の上に設けられている。
【００１１】
記憶セル領域１００においては、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０Ａのそれぞれとが交差する位置にトランジスタが配置されている（後述）。各々のトランジスタは、Ｘ方向とＹ方向とに２次元的に配列されている。各々のトランジスタは、不揮発性半導体記憶装置１のメモリセルとして機能する。制御ゲート電極６０Ａについてはワード線と称してもよい。
【００１２】
図２（ａ）および図２（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域１００を表す模式的断面図の一例である。図２（ａ）には、図１のＡ−Ａ’線の位置における断面が表され、図２（ｂ）は、図１のＢ−Ｂ’線の位置における断面が表されている。
【００１３】
複数の半導体領域１１は、半導体層１０がＸ方向に分離され、半導体層１０をＸ方向と交差するＹ方向に延在している。複数の半導体領域１１のそれぞれの上には、ゲート絶縁膜２０Ａ（第１ゲート絶縁膜）、電荷蓄積層３０Ａ、ゲート絶縁膜４０Ａ（第２ゲート絶縁膜）、および制御ゲート電極６０Ａが設けられている。
【００１４】
不揮発性半導体記憶装置１は、半導体領域１１と制御ゲート電極６０Ａとが交差する位置に、半導体領域１１、ゲート絶縁膜２０Ａ、電荷蓄積層３０Ａ、ゲート絶縁膜４０Ａ、および制御ゲート電極６０Ａを含むトランジスタを有する。なお、電荷蓄積層３０Ａはトラップ準位を有する絶縁膜、または、導電膜とトラップ準位を有する絶縁膜の積層膜であってもよい。
【００１５】
複数の半導体領域１１の上部にはそれぞれ不純物が注入され、不揮発性半導体記憶装置１のトランジスタの一部であるアクティブ領域として機能する。
【００１６】
ゲート絶縁膜２０Ａは、電荷蓄積層３０Ａと複数の半導体領域１１のそれぞれとの間に設けられている。ゲート絶縁膜２０Ａの上面２０ｕの位置は、素子分離領域５０の上面５０ｕの位置よりも低い。ゲート絶縁膜２０Ａは、半導体領域１１と電荷蓄積層３０Ａとの間で電荷（例えば、電子）をトンネル通過させるトンネル絶縁膜として機能する。
【００１７】
電荷蓄積層３０Ａは、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０Ａのそれぞれとが交差する位置に設けられている。電荷蓄積層３０Ａは、ゲート絶縁膜２０Ａを介して半導体領域１１からトンネル通過した電荷を蓄積することができる。電荷蓄積層３０Ａについては、浮遊ゲート層と称してもよい。電荷蓄積層３０Ａは、図２（ａ）、（ｂ）に表すＡ−Ａ’断面およびＢ−Ｂ’断面においてＺ方向に延びた略長方形をしている。電荷蓄積層３０Ａは、Ｚ方向には略角柱状に延在している。
【００１８】
ゲート絶縁膜４０Ａは、電荷蓄積層３０Ａと複数の制御ゲート電極６０Ａの間に設けられている。ゲート絶縁膜４０Ａは、電荷蓄積層３０Ａの上面３０ｕを覆っている。例えば、Ｘ方向において、ゲート絶縁膜４０Ａは、素子分離領域５０が電荷蓄積層３０Ａに接している部分以外の電荷蓄積層３０Ａを覆っている。換言すれば、Ｘ方向において、ゲート絶縁膜４０Ａは、電荷蓄積層３０Ａの側面３０ｗの一部を覆っている。Ｘ方向においては、電荷蓄積層３０Ａの側面３０ｗが層間絶縁膜９０により覆われている。
【００１９】
電荷蓄積層３０Ａの上面３０ｕおよび側面３０ｗは、ゲート絶縁膜４０Ａにより覆われ、電荷蓄積層３０Ａに蓄積された電荷が制御ゲート電極６０Ａにリークしにくくなっている。ゲート絶縁膜４０Ａについては、電荷ブロック層と称することもできる。
【００２０】
素子分離領域５０は、複数の半導体領域１１のそれぞれの間に設けられている。素子分離領域５０は、ゲート絶縁膜２０Ａと、電荷蓄積層３０Ａと、に接している。半導体領域１１の上面１１ｕの位置は、素子分離領域５０の上面５０ｕの位置よりも低い。
【００２１】
制御ゲート電極６０Ａは、ゲート絶縁膜４０Ａを介して電荷蓄積層３０Ａの一部を覆っている。例えば、Ｙ方向において、制御ゲート電極６０Ａは、ゲート絶縁膜４０Ａを介して電荷蓄積層３０Ａの上面３０ｕおよび側面３０ｗの一部を覆っている。また、Ｘ方向において、制御ゲート電極６０Ａは、ゲート絶縁膜４０Ａを介して電荷蓄積層３０Ａの上面３０ｕを覆っている。制御ゲート電極６０Ａは、トランジスタを制御するためのゲート電極として機能する。
【００２２】
制御ゲート電極６０Ａの上には、層間絶縁膜９０が設けられている。Ｙ方向において、制御ゲート電極６０Ａの側面６０ｗ、ゲート絶縁膜４０Ａの側面４０ｗ、電荷蓄積層３０Ａの側面３０ｗ、およびゲート絶縁膜２０Ａの上面２０ｕには、絶縁膜９１Ａが設けられている。Ｙ方向において、層間絶縁膜９０および絶縁膜９１Ａによって囲まれた部分は、空隙９８になっている。
【００２３】
不揮発性半導体記憶装置１は、記憶セル領域１００のほかに周辺領域を有する。  
図３（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域のトランジスタを表す模式的断面図の一例であり、図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の抵抗素子層を表す模式的断面図の一例である。
【００２４】
図４（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域のトランジスタを表す模式的平面図の一例であり、図４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の抵抗素子層を表す模式的平面図の一例である。
【００２５】
図３（ａ）および図４（ａ）には、Ｘ方向と、Ｘ方向に対して垂直なＹ方向と、Ｘ方向およびＹ方向に対して垂直なＺ方向と、を表す３次元座標が表示されている。
【００２６】
図４（ａ）のＣ−Ｃ’断面は、図３（ａ）に対応している。図４（ｂ）のＤ−Ｄ’断面は、図３（ｂ）に対応している。また、図４（ａ）および図４（ｂ）には、図３（ａ）および図３（ｂ）に表示された層間絶縁膜９０を便宜上表示してない。
【００２７】
周辺領域２００は、記憶セル領域１００の外側に設けることができる。周辺領域２００には、トランジスタ、抵抗素子などを有するロジック回路等が設けられている。ロジック回路等は記憶セルの読み出し、書き込みを制御することができる。
【００２８】
図３（ａ）は、トランジスタの断面を示している。図３（ａ）に表すように、周辺領域２００は、半導体層１０、ゲート絶縁膜２０Ｂ、ゲート電極３０Ｂ、６０Ｂを含むトランジスタを有する。なお、このようなトランジスタは、周辺領域２００において、複数、設けられている。周辺領域２００においては、半導体層１０の上にゲート絶縁膜２０Ｂが設けられている。ゲート絶縁膜２０Ｂの上には、ゲート電極３０Ｂが設けられている。ゲート電極３０Ｂの上には、絶縁膜４０Ｂが設けられている。絶縁膜４０Ｂの上には、ゲート電極６０Ｂが設けられている。絶縁膜４０Ｂの少なくとも一部は開口され、ゲート電極６０Ｂとゲート電極３０Ｂとが電気的に接続されている。
【００２９】
ゲート電極３０Ｂ、６０Ｂは、素子領域１０ＡＣの上に設けられている。ゲート電極６０Ｂの側面６０ｗ、絶縁膜４０Ｂの側面４０ｗ、ゲート電極３０Ｂの側面３０ｗ、およびゲート絶縁膜２０Ｂの上面２０ｕには、絶縁膜９１Ｂが設けられている。
【００３０】
また、半導体層１０の上には、絶縁膜９２Ｂが設けられている。絶縁膜９２Ｂは、半導体層１０に接触する部分のほか、ゲート電極３０Ｂからゲート電極６０Ｂに向かう方向に延在する部分を有している。絶縁膜９２Ｂの上には、絶縁膜９３Ｂが設けられている。絶縁膜９３Ｂの上には、絶縁膜９４Ｂが設けられている。
【００３１】
ゲート電極６０Ｂの上、絶縁膜９１Ｂと絶縁膜９２Ｂとの間、絶縁膜９２Ｂと絶縁膜９４Ｂとの間、および絶縁膜９４Ｂの上には、層間絶縁膜９０が設けられている。
【００３２】
また、図３（ｂ）に表すように、周辺領域２００においては、半導体層１０の上に絶縁膜２０Ｃ（第１絶縁膜）を介して抵抗素子層３０Ｃが設けられている。抵抗素子層３０Ｃの上には、絶縁膜４０Ｃが設けられている。抵抗素子層３０Ｃの一部の上には、絶縁膜４０Ｃ（第２絶縁膜）を介して導電層６０Ｃが設けられている。導電層６０Ｃは、ダミー層である。このような抵抗素子層３０Ｃは、周辺領域２００において、複数、設けてもよい。
【００３３】
導電層６０Ｃが設けられていない抵抗素子層３０Ｃの上には、絶縁膜４０ｃを介して絶縁膜９２Ｃａが設けられている。また、導電層６０Ｃの側面６０ｗに接するように絶縁膜９２Ｃａが設けられている。絶縁膜９２Ｃａの上には、絶縁膜９３Ｃａが設けられている。絶縁膜９３Ｃａは、Ｘ方向において導電層６０Ｃとは距離ｄ１（第１距離）を隔てて抵抗素子層３０Ｃの上に設けられている。絶縁膜９３Ｃａの上には、絶縁膜９４Ｃａが設けられている。
【００３４】
絶縁膜９２Ｃａの側面９２ｗ、絶縁膜４０Ｃの側面４０ｗ、抵抗素子層３０Ｃの側面３０ｗ、および絶縁膜２０Ｃの上面２０ｕには、絶縁膜９１Ｃが設けられている。半導体層１０の上には、絶縁膜９２Ｃｂが設けられている。絶縁膜９２Ｃｂの上には、絶縁膜９３Ｃｂが設けられている。絶縁膜９３Ｃｂ（第４絶縁膜）は、半導体層１０の上に抵抗素子層３０Ｃとは距離ｄ２（第２距離）を隔てて設けられている。距離ｄ１は、距離ｄ２よりも短くなっている。絶縁膜９３Ｃｂの上には、絶縁膜９４Ｃｂが設けられている。
【００３５】
導電層６０Ｃの上、絶縁膜９４Ｃａの上、絶縁膜９３Ｃａの上、絶縁膜９４Ｃｂの上、および絶縁膜９１Ｃと絶縁膜９４Ｃｂとの間には、層間絶縁膜９０が設けられている。
【００３６】
抵抗素子層３０Ｃには、例えば、導電層６０Ｃの両側に一対のコンタクト７０が接続されている。コンタクト７０は、抵抗素子層３０Ｃから導電層６０Ｃの方向に延在し、絶縁膜９４Ｃａ、絶縁膜９３Ｃａ、および絶縁膜９２Ｃａを貫通して、抵抗素子層３０Ｃに接続されている。
【００３７】
半導体層１０（あるいは、半導体領域１１）の材料は、例えば、ｎ形の半導体結晶である。半導体領域１１の材料は、例えば、ｐ形の半導体結晶である。半導体結晶としては、例えば、シリコン（Ｓｉ）結晶があげられる。
【００３８】
ゲート絶縁膜２０Ａ、２０Ｂ、および絶縁膜２０Ｃの材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。ゲート絶縁膜２０Ａ、２０Ｂ、２０Ｃは、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。
【００３９】
電荷蓄積層３０Ａ、ゲート電極３０Ｂ、および抵抗素子層３０Ｃの材料は、例えば、ｐ形の不純物を含む半導体、金属、金属化合物等である。電荷蓄積層３０Ａ、ゲート電極３０Ｂ、および抵抗素子層３０Ｃの材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコンゲルマン（ＳｉＧｅ）、窒化シリコン（ＳｉｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）等があげられる。
【００４０】
ゲート絶縁膜４０Ａ、絶縁膜４０Ｂ、および絶縁膜４０Ｃは、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。例えば、ゲート絶縁膜４０Ａは、いわゆるＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）であってもよい。また、ゲート絶縁膜４０Ａは、金属酸化膜や金属窒化膜であってもよい。
【００４１】
素子分離領域５０および層間絶縁膜９０の材料は、例えば、酸化シリコン（ＳｉＯ２）である。
【００４２】
制御ゲート電極６０Ａ、ゲート電極６０Ｂ、および導電層６０Ｃの材料は、例えば、ｐ形の不純物を含む半導体である。この半導体としては、ポリシリコンがあげられる。あるいは、制御ゲート電極６０Ａの材料は、例えば、タングステン等の金属や金属シリサイドであってもよい。
【００４３】
コンタクト７０の材料は、例えば、タングステン、銅、アルミニウム等の金属、ポリシリコン、金属シリサイド等を含む。
【００４４】
ｐ形の不純物元素としては、例えば、硼素（Ｂ）があげられる。ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）があげられる。
【００４５】
このほか、実施形態において、絶縁層、絶縁膜と記された部位は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等を含む。例えば、絶縁膜９３Ｃａの材料と絶縁膜９３Ｃｂの材料とは、同じである。
【００４６】
不揮発性半導体記憶装置１の製造過程について説明する。  
図５（ａ）〜図１５は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【００４７】
各図の図（ａ）には、記憶セル領域１００の製造過程が表され、図（ｂ）および図（ｃ）には周辺領域２００の製造過程が表されている。各図（ｂ）には、周辺領域２００に設けられるトランジスタの製造過程が表されている。図（ｃ）には周辺領域２００に設けられる抵抗素子層の製造過程が表されている。
【００４８】
また、図５（ａ）には、記憶セル領域１００をＸ方向に対して垂直に切断した構造が表示されている。図５（ｂ）には、記憶セル領域１００をＹ方向に対して垂直に切断した構造が表示されている。また、図５（ｃ）は、図３（ａ）に表すトランジスタに加工される前の状態を表す周辺領域の断面が表示され、図５（ｄ）は、図３（ｂ）に表す抵抗素子層に加工される前の状態の周辺領域の断面が表されている。
【００４９】
まず、図５（ａ）、（ｂ）に表すように、記憶セル領域１００においては、半導体層１０と、半導体層１０の上に設けられたゲート絶縁膜２０Ａと、ゲート絶縁膜２０Ａの上に設けられた電荷蓄積層３０Ａと、電荷蓄積層３０Ａの上に設けられたゲート絶縁膜４０Ａと、ゲート絶縁膜４０Ａの上に設けられた制御ゲート電極６０Ａと、が準備される。この段階では、Ｚ方向に対して平行に制御ゲート電極６０Ａを見た場合、制御ゲート電極６０Ａは、Ｙ方向において分割されず平面状になっている。ここで、平面状の制御ゲート電極６０Ａを、制御ゲート電極層６０Ａと称してもよい。
【００５０】
この段階では、半導体層１０はＸ方向に分離され、Ｘ方向と交差するＹ方向に半導体層１０を延在させた複数の半導体領域１１が形成されている（図５（ｂ）右図）。また、複数の半導体領域１１のそれぞれの上に設けられたゲート絶縁膜２０Ａと、ゲート絶縁膜２０Ａの上に設けられ、Ｙ方向に延在する複数の電荷蓄積層３０Ａと、が形成される。さらに、複数の電荷蓄積層３０Ａのそれぞれの上、および複数の電荷蓄積層３０Ａのそれぞれの側面３０ｗの少なくとも一部に設けられたゲート絶縁膜４０Ａと、ゲート絶縁膜４０Ａの上に設けられた制御ゲート電極６０Ａと、が形成される。図５（ｂ）に表す構造は、図２（ｂ）に表した構造から層間絶縁膜９０を取り除いた構造と同じ構造になっている。
【００５１】
図５（ｃ）に表す周辺領域２００においては、半導体層１０と、半導体層１０の上に設けられたゲート絶縁膜２０Ｂと、ゲート絶縁膜２０Ｂの上に設けられたゲート電極３０Ｂと、ゲート電極３０Ｂの上に設けられた絶縁膜４０Ｂと、絶縁膜４０Ｂの上に設けられたゲート電極６０Ｂと、が準備される。絶縁膜４０Ｂの少なくとも一部は開口され、ゲート電極６０Ｂとゲート電極３０Ｂとが電気的に接続されている。
【００５２】
図５（ｄ）に表す周辺領域２００においては、半導体層１０と、半導体層１０の上に設けられた絶縁膜２０Ｃと、絶縁膜２０Ｃの上に設けられた抵抗素子層３０Ｃと、抵抗素子層３０Ｃの上に設けられた絶縁膜４０Ｃと、絶縁膜４０Ｃの上に設けられた導電層６０Ｃと、が準備される。つまり、半導体層１０の上に絶縁膜２０Ｃを介して抵抗素子層３０Ｃが形成され、抵抗素子層３０Ｃの上に絶縁膜４０Ｃを介して導電層６０Ｃが形成される。
【００５３】
ここで、ゲート絶縁膜２０Ａ、ゲート絶縁膜２０Ｂ、および絶縁膜２０Ｃは、同じ材料であり、同時に形成することができる。電荷蓄積層３０Ａ、ゲート電極３０Ｂ、および抵抗素子層３０Ｃは、同じ材料であり、同時に形成される。ゲート絶縁膜４０Ａ、絶縁膜４０Ｂ、および絶縁膜４０Ｃは、同じ材料であり、同時に形成される。制御ゲート電極６０Ａ、ゲート電極６０Ｂ、および導電層６０Ｃは、同じ材料であり、同時に形成される。
【００５４】
ゲート絶縁膜２０Ａ、ゲート絶縁膜２０Ｂ、および絶縁膜２０Ｃは、例えば、熱酸化法により形成される。ゲート絶縁膜２０Ａ、ゲート絶縁膜２０Ｂ、および絶縁膜２０Ｃの厚さは、例えば、１０ｎｍ（ナノメートル）である。
【００５５】
電荷蓄積層３０Ａ、ゲート電極３０Ｂ、および抵抗素子層３０Ｃには、硼素（Ｂ）を導入することができる。電荷蓄積層３０Ａ、ゲート電極３０Ｂ、および抵抗素子層３０Ｃの厚さは、例えば、８０ｎｍである。
【００５６】
なお、記憶セル領域１００をＹ方向に対して垂直に切断した場合の構造は、この段階以降、図５（ｂ）の状態を維持する。従って、これ以降、図５（ｂ）の状態から後の状態の表示を省略する。次に例示される、図６（ａ）は、図５（ａ）の状態から後の状態を表し、図６（ｂ）、（ｃ）のそれぞれは、図５（ｃ）、（ｄ）に対応している。
【００５７】
次に、図６（ａ）に表すように、記憶セル領域１００においては、制御ゲート電極６０Ａ、ゲート絶縁膜４０Ａ、および電荷蓄積層３０Ａに対して、ＲＩＥ加工（Reactive Ion Etching）加工をする。これにより、平面状の制御ゲート電極６０ＡがＹ方向に分離される。さらに、Ｙ方向において、電荷蓄積層３０Ａと、電荷蓄積層３０Ａの上に設けられた制御ゲート電極６０Ａと、電荷蓄積層３０Ａと制御ゲート電極６０Ａとに挟まれたゲート絶縁膜４０Ａと、が分割される。この結果、電荷蓄積層３０Ａが略角柱状になる。複数の制御ゲート電極６０Ａのそれぞれは、Ｘ方向に延在している。なお、略角柱状になった電荷蓄積層３０Ａと、電荷蓄積層３０Ａの上に設けられたゲート絶縁膜４０Ａと、電荷蓄積層３０Ａの上にゲート絶縁膜４０Ａを介して設けられた制御ゲート電極６０Ａと、を含む構造を記憶セルと称する。
【００５８】
また、図６（ｂ）に表す周辺領域２００においては、半導体層１０の上に設けられたゲート電極３０Ｂ、絶縁膜４０Ｂ、およびゲート電極６０ＢをＲＩＥ加工によって加工する。
【００５９】
また、図６（ｃ）に表す周辺領域２００においては、半導体層１０の上に設けられた抵抗素子層３０Ｃ、絶縁膜４０Ｃ、および導電層６０ＣをＲＩＥ加工によって加工する。例えば、Ｘ方向において、抵抗素子層３０Ｃ、絶縁膜４０Ｃ、および導電層６０Ｃが長さＬ１（第１長さ）になるように加工される。
【００６０】
次に、図７（ａ）に表す記憶セル領域１００においては、ゲート絶縁膜２０Ａの上面２０ｕ、電荷蓄積層３０Ａの側面３０ｗ、ゲート絶縁膜４０Ａの側面４０ｗ、制御ゲート電極６０Ａの側面６０ｗおよび上面６０ｕに、絶縁膜９１Ａを形成する。
【００６１】
また、図７（ｂ）に表す周辺領域２００においては、ゲート絶縁膜２０Ｂの上面２０ｕ、ゲート電極３０Ｂの側面３０ｗ、絶縁膜４０Ｂの側面４０ｗ、ゲート電極６０Ｂの側面６０ｗおよび上面６０ｕに、絶縁膜９１Ｂを形成する。
【００６２】
また、図７（ｃ）に表す周辺領域２００においては、絶縁膜２０Ｃの上面２０ｕ、抵抗素子層３０Ｃの側面３０ｗ、絶縁膜４０Ｃの側面４０ｗ、導電層６０Ｃの側面６０ｗおよび上面６０ｕに、コンフォーマルに絶縁膜９１Ｃを形成する。
【００６３】
絶縁膜９１Ａ、９１Ｂ、９１Ｃのそれぞれは、同時に形成される。絶縁膜９１Ａ、９１Ｂ、９１Ｃのそれぞれは、同じ材料（例えば、酸化シリコン）である。
【００６４】
次に、図８（ａ）に表す記憶セル領域１００においては、絶縁膜９１Ａの上に犠牲膜８０Ａを形成する。図８（ｂ）に表す周辺領域２００においては、絶縁膜９１Ｂの上に側壁膜８０Ｂを形成する。また、図８（ｃ）に表す周辺領域２００においては、絶縁膜９１Ｃの上に側壁膜８０Ｃを形成する。ここで、記憶セル領域１００においては、記憶セル間の溝が犠牲膜８０Ａによって埋め込まれる。周辺領域２００においては、隣り合うゲート電極３０Ｂ、６０Ｂ間が側壁膜８０Ｂによって埋め込まれない。
【００６５】
犠牲膜８０Ａ、側壁膜８０Ｂ、８０Ｃのそれぞれは、同時に形成することができる。犠牲膜８０Ａ、側壁膜８０Ｂ、８０Ｃのそれぞれは、同じ材料（例えば、窒化シリコン）である。
【００６６】
次に、図９（ａ）に表す記憶セル領域１００および図９（ｂ）、（ｃ）に表す周辺領域２００に、例えば、異方性エッチング加工（例えば、ドライエッチング加工）を行う。
【００６７】
これにより、図９（ａ）に表す記憶セル領域１００においては、制御ゲート電極６０Ａから上側の絶縁膜９１Ａおよび犠牲膜８０Ａが除去される。この結果、複数の制御ゲート電極６０Ａのそれぞれの間および複数の電荷蓄積層３０Ａのそれぞれの間に犠牲膜８０Ａが形成される。犠牲膜８０Ａは、Ｘ方向に延在している。
【００６８】
また、図９（ｂ）に表す周辺領域２００においては、ゲート電極３０Ｂの側面３０ｗ、絶縁膜４０Ｂの側面４０ｗ、およびゲート電極６０Ｂの側面６０ｗに、絶縁膜９１Ｂを介して側壁膜８０Ｂが形成される。
【００６９】
また、図９（ｃ）に表す周辺領域２００においては、抵抗素子層３０Ｃの側面３０ｗ、絶縁膜４０Ｃの側面４０ｗ、および導電層６０Ｃの側面６０ｗに、絶縁膜９１Ｃを介して側壁膜８０Ｃが形成される。
【００７０】
次に、図１０（ａ）に表す記憶セル領域１００の全域および図１０（ｂ）、（ｃ）に表す周辺領域２００の全域を、例えば、レジスト等のマスク層９９Ａで被覆する。さらに、図１０（ｃ）に表す周辺領域２００では、フォトリソグラフィ技術およびエッチング技術によってマスク層９９Ａがパターニングされる。例えば、このパターニングによって、Ｘ方向において導電層６０ｃの両側が開口されたマスク層９９Ａが形成される。続いて、図１０（ｃ）に表す周辺領域２００において、導電層６０ＣにＲＩＥ加工を行う。
【００７１】
導電層６０ＣにＲＩＥ加工をしている際には、マスク層９９Ａにより、図１０（ａ）に表す記憶セル領域１００および図１０（ｂ）に表す周辺領域２００は、加工されない。これにより、抵抗素子層３０Ｃの上に設けられ、開口により露出された導電層６０Ｃの一部が除去される。例えば、導電層６０Ｃの長さは、長さＬ１よりも短い長さＬ２（第２長さ）になる。この後、マスク層９９Ａを除去する。
【００７２】
次に、図１１（ａ）に表す記憶セル領域１００において、制御ゲート電極６０Ａの上、犠牲膜８０Ａの上、および絶縁膜９１Ａの上に、絶縁膜９２Ａを形成する。絶縁膜９２Ａの上には絶縁膜９３Ａを形成する。さらに、絶縁膜９３Ａの上に、絶縁膜９４Ａを形成する。
【００７３】
また、図１１（ｂ）に表す周辺領域２００において、半導体層１０の上、絶縁膜９１Ｂの上、側壁膜８０Ｂの上、およびゲート電極６０Ｂの上に、絶縁膜９２Ｂを形成する。絶縁膜９２Ｂの上には絶縁膜９３Ｂを形成する。さらに、絶縁膜９３Ｂの上に、絶縁膜９４Ｂを形成する。絶縁膜９２Ｂ、９３Ｂのそれぞれは、半導体層１０の表面、ゲート絶縁膜２０Ｂの側面、側壁膜８０Ｂの表面、およびゲート電極６０Ｂの上面に沿うように、それぞれが薄い膜となって形成される。一方、絶縁膜９４Ｂは、半導体層１０の上方、側壁膜８０Ｂの上方、およびゲート電極６０Ｂの上方を覆うように厚い層となって形成される。
【００７４】
また、図１１（ｃ）に表す周辺領域２００において、半導体層１０の上、絶縁膜９１Ｃの上、側壁膜８０Ｃの上、絶縁膜４０Ｃの上、および導電層６０Ｃの上面６０ｕおよび側面６０ｗの上に、絶縁膜９２Ｃを形成する。絶縁膜９２Ｃの上には絶縁膜９３Ｃを形成する。さらに、絶縁膜９３Ｃの上に絶縁膜９４Ｃを形成する。絶縁膜９２Ｃ、９３Ｃのそれぞれは、半導体層１０の表面、絶縁膜２０Ｃの側面、側壁膜８０Ｃの表面、抵抗素子層３０Ｃの表面、および導電層６０Ｃの上面および側面に沿うように、それぞれが薄い膜となって形成される。一方、絶縁膜９４Ｃは、半導体層１０の上方、側壁膜８０Ｃの上方、抵抗素子層３０Ｃの上方、および導電層６０Ｃの上方を覆うように厚い層となって形成される。
【００７５】
絶縁膜９２Ａ、９２Ｂ、９２Ｃのそれぞれは、同時に形成することができる。この場合、絶縁膜９２Ａ、９２Ｂ、９２Ｃのそれぞれは、同じ材料を有している。この材料は、例えば、ＴＥＯＳ（Tetra Ethoxy Silane）を原料とする酸化シリコンである。絶縁膜９３Ａ、９３Ｂ、９３Ｃのそれぞれは、同時に形成することができる。この場合、絶縁膜９３Ａ、９３Ｂ、９３Ｃのそれぞれは、同じ材料（例えば、窒化シリコン）を有している。また、絶縁膜９３Ａ、９３Ｂ、９３Ｃのそれぞれは犠牲膜８０Ａ、８０Ｂ、８０Ｃと同じ材料を有する膜にすることができる。絶縁膜９４Ａ、９４Ｂ、９４Ｃのそれぞれは、同時に形成することができる。この場合、絶縁膜９４Ａ、９４Ｂ、９４Ｃのそれぞれは、同じ材料（例えば、ＮＳＧ（Non doped Silicate Glass））を有している。ここで絶縁膜９２Ａ〜９２Ｃ、絶縁膜９４Ａ〜９４Ｃは犠牲膜８０Ａ〜８０Ｃ、絶縁膜９３Ａ〜９３Ｃと異なる材料を有していることが好ましい。
【００７６】
次に、絶縁膜９３Ａ、９３Ｂ、９３Ｃをストッパ膜として、絶縁膜９４Ａ、９４Ｂ、９４Ｃに対してＣＭＰ（Chemical Mechanical Polishing）処理を行う。続いて、制御ゲート電極６０Ａ、ゲート電極６０Ｂ、および導電層６０Ｃの上面が露出するまで、絶縁膜９２Ａ、９２Ｂ、９２Ｃ、および絶縁膜９３Ａ、９３Ｂ、９３Ｃに対してドライエッチング加工（例えば、ＲＩＥ加工）を行う。
【００７７】
この状態を、図１２（ａ）〜図１２（ｃ）に表す。ここで、図１２（ｃ）に表す周辺領域２００において、絶縁膜９２Ｃａおよび絶縁膜９２Ｃｂは、側壁膜８０Ｃ上部の上側に形成されていた絶縁膜９２Ｃが取り除かれて、絶縁膜９２Ｃが２つに分離されて形成された膜である。ここで、絶縁膜９２Ｃａは抵抗素子層３０Ｃ上に配置され、絶縁膜９２Ｃｂは抵抗素子３０Ｃの側面に配置される。絶縁膜９３Ｃａおよび絶縁膜９３Ｃｂは、側壁膜８０Ｃ上部の上側に形成されていた絶縁膜９３Ｃが取り除かれて、絶縁膜９３Ｃが２つに分離されて形成された膜である。ここで、絶縁膜９３Ｃａは抵抗素子層３０Ｃ上に配置され、絶縁膜９３Ｃｂは抵抗素子３０Ｃの側面に配置される。絶縁膜９４Ｃａおよび絶縁膜９４Ｃｂは、絶縁膜９４Ｃが分離されて形成された膜である。ここで、絶縁膜９４Ｃａは抵抗素子層３０Ｃ上に配置され、絶縁膜９４Ｃｂは抵抗素子３０Ｃの側面に配置される。
【００７８】
次に、図１３（ａ）〜図１３（ｃ）に表すように、犠牲膜８０Ａ、側壁膜８０Ｂ、８０Ｃ、および絶縁膜９３Ｂ、９３Ｃａ、９３Ｃｂに対してウェットエッチング処理を行う。ウェットエッチング処理には、例えば、リン酸溶液を用いることができる。
【００７９】
これにより、図１３（ａ）に表す記憶セル領域１００においては、犠牲膜８０Ａが複数の制御ゲート電極６０Ａの間から除去される。つまり、記憶セル間から犠牲膜８０Ａが除去される。図１３（ｂ）に表す周辺領域２００においては、側壁膜８０Ｂが除去される。さらに、絶縁膜９３Ｂの一部が除去されて、絶縁膜９２Ｂの上に絶縁膜９３Ｂが残存する。また、絶縁膜９４Ｂと絶縁膜９３Ｂとの間、絶縁膜９３Ｂと絶縁膜９１Ｂ間に空間ＫＢが形成される。図１３（ｃ）に表す周辺領域２００においては、側壁膜８０Ｃが除去される。さらに、絶縁膜９３Ｃａの一部が除去されて、絶縁膜９２Ｃａの上に絶縁膜９３Ｃａが残存する。また、絶縁膜９３Ｃｂの一部が除去されて、絶縁膜９２Ｃｂの上に絶縁膜９３Ｃｂが残存する。また、絶縁膜９４Ｃｂと絶縁膜９３Ｃｂとの間、絶縁膜９３Ｃｂと絶縁膜９１Ｃとの間に空間ＫＣが形成される。
【００８０】
この段階で、図１３（ｃ）に表す周辺領域２００において、導電層６０Ｃが設けられていない抵抗素子層３０Ｃの上に、導電層６０Ｃとは距離ｄ１を隔てて絶縁膜９３Ｃａが形成される。また、半導体層１０の上に抵抗素子層３０Ｃとは距離ｄ２を隔てて絶縁膜９３Ｃｂが形成される。この距離ｄ１は絶縁膜９２Ｃａの膜厚とほぼ同じである。また、距離ｄ２は犠牲膜８０Ｃの膜厚とほぼ同じである。
【００８１】
次に、記憶セル領域１００および周辺領域２００に層間絶縁膜９０を形成する。
【００８２】
例えば、図１４（ａ）に表す記憶セル領域１００においては、記憶セル間に空隙９８が残るように層間絶縁膜９０が形成される。層間絶縁膜９０は、制御ゲート電極６０Ａの上面６０ｕおよび絶縁膜９１Ａの側面９１ｗの上部を被覆している。
【００８３】
図１４（ｂ）に表す周辺領域２００においては、ゲート電極６０Ｂの上、絶縁膜９１Ｂ、９２Ｂ、９４Ｂのそれぞれの上、絶縁膜９１Ｂと絶縁膜９２Ｂとの間、および絶縁膜９２Ｂと絶縁膜９４Ｂとの間に層間絶縁膜９０が形成される。なお、この際、空間ＫＢが層間絶縁膜９０で埋まらず空隙ができる場合がある。
【００８４】
また、図１４（ｃ）に表す周辺領域２００においては、導電層６０Ｃの上、絶縁膜９１Ｃ、９２Ｃａ、９２Ｃｂ、９３Ｃａ，９３Ｃｂ、９４Ｃａ、９４Ｃｂのそれぞれの上、絶縁膜９１Ｃと絶縁膜９２Ｃｂとの間、および絶縁膜９２Ｃｂと絶縁膜９４Ｃｂとの間に層間絶縁膜９０が形成される。なお、この際、空間ＫＣが層間絶縁膜９０で埋まらず空隙ができる場合がある。
【００８５】
図４（ｂ）のＤ−Ｄ’線に沿った位置での断面が図１５（ａ）（ｂ）に対応している。次に、図１５（ａ）に表すように、周辺領域２００において、層間絶縁膜９０の上にマスク層９９Ｂをパターニングする。マスク層９９Ｂには、導電層６０Ｃの両側に平面形状が例えば円形の開口が形成されている。続いて、ＲＩＥ加工によって、層間絶縁膜９０、絶縁膜９４Ｃａ、絶縁膜９３Ｃａ、絶縁膜９２Ｃａ、および絶縁膜４０Ｃを貫通し、抵抗素子層３０Ｃにまで達する一対のコンタクトホール３０ｈを形成する。
【００８６】
ここで、酸化シリコンを含む膜をエッチングする際には、窒化シリコンを含む膜をエッチングする条件よりも選択比が高くなる条件でエッチングを行う。あるいは、逆に、窒化シリコンを含む膜をエッチングする際には、酸化シリコンを含む膜をエッチングする条件よりも選択比が高くなる条件でエッチングを行う。
【００８７】
例えば、酸化シリコンを含む層間絶縁膜９０および絶縁膜９４Ｃａをエッチングする際には、層間絶縁膜９０および絶縁膜９４Ｃａのエッチング条件を、窒化シリコンを含む絶縁膜９３Ｃａのエッチング条件よりもエッチング速度が高くなる条件に切り替えてエッチングを行う。
【００８８】
一方、窒化シリコンを含む絶縁膜９３Ｃａをエッチングする際には、絶縁膜９３Ｃａのエッチング条件を、酸化シリコンを含む層間絶縁膜９０および絶縁膜９４Ｃａのエッチング条件よりもエッチング速度が高くなる条件に切り替えてエッチングを行う。
【００８９】
この後、酸化シリコンを含む絶縁膜９２Ｃａおよび絶縁膜４０Ｃをエッチングする際には、絶縁膜９２Ｃａおよび絶縁膜４０Ｃのエッチング条件を、絶縁膜９３Ｃａのエッチング条件よりもエッチング速度が高くなる条件に切り替えてエッチングを進めることができる。
【００９０】
コンタクトホール３０ｈを形成する際には、絶縁膜９３Ｃａが層間絶縁膜９０および絶縁膜９４Ｃａを、ＲＩＥ加工をするときのストッパ膜として機能している。上述したように、抵抗素子層３０Ｃは、半導体層１０上に複数配置されている場合がある。このような場合、コンタクトホール３０ｈを形成すべき箇所は多数になる。
【００９１】
このストッパ膜の存在により、複数の箇所における絶縁膜９０、９４Ｃａのエッチング速度がばらついても、全ての箇所において、ストッパ膜の上側に確実にコンタクトホール３０ｈを形成することができる。さらに、ストッパ膜（絶縁膜９３Ｃａ）、絶縁膜９２Ｃａ、および絶縁膜４０Ｃをエッチングすることにより、抵抗素子層３０Ｃに達するコンタクトホール３０ｈを確実に形成することができる。
【００９２】
次に、図１５（ｂ）に表すように、コンタクトホール３０ｈのなかに導電材料を埋め込む。コンタクト７０は、層間絶縁膜９０、絶縁膜９４Ｃａ、絶縁膜９３Ｃａ、絶縁膜９２Ｃａ、および絶縁膜４０Ｃを貫通し、抵抗素子層３０Ｃに接続されている。
【００９３】
図１６（ａ）〜図２３（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００９４】
まず、図６（ａ）〜図６（ｃ）に表した状態と同じ状態を準備する。なお、図１６（ａ）〜図２２（ｃ）までの各図の図（ａ）〜図（ｃ）は、図６（ａ）〜図６（ｃ）の状態から後の状態が表されている。
【００９５】
次に、図１６（ａ）に表す記憶セル領域１００の全域および図１６（ｂ）、（ｃ）に表す周辺領域２００の全域をマスク層９９Ａで被覆する。マスク層９９Ａは、例えば、スピンコート法で形成される。さらに、図１６（ｃ）に表す周辺領域２００では、マスク層９９Ａがパターニングされる。続いて、図１６（ｃ）に表す周辺領域２００において、導電層６０ＣにＲＩＥ加工を行う。これにより、抵抗素子層３０Ｃの上に設けられた導電層６０Ｃの一部が除去される。例えば、導電層６０Ｃの長さは、長さＬ１よりも短い長さＬ２になる。この後、マスク層９９Ａは除去される。
【００９６】
次に、図１７（ａ）に表す記憶セル領域１００においては、ゲート絶縁膜２０Ａの上面２０ｕ、電荷蓄積層３０Ａの側面３０ｗ、ゲート絶縁膜４０Ａの側面４０ｗ、制御ゲート電極６０Ａの側面６０ｗおよび上面６０ｕに、コンフォーマルに絶縁膜９１Ａを形成する。
【００９７】
また、図１７（ｂ）に表す周辺領域２００においては、ゲート絶縁膜２０Ｂの上面２０ｕ、ゲート電極３０Ｂの側面３０ｗ、絶縁膜４０Ｂの側面４０ｗ、ゲート電極６０Ｂの側面６０ｗおよび上面６０ｕに、コンフォーマルに絶縁膜９１Ｂを形成する。
【００９８】
また、図１７（ｃ）に表す周辺領域２００においては、絶縁膜２０Ｃの上面２０ｕ、抵抗素子層３０Ｃの側面３０ｗ、絶縁膜４０Ｃの側面４０ｗおよび上面４０ｕ、導電層６０Ｃの側面６０ｗおよび上面６０ｕに、コンフォーマルに絶縁膜９１Ｃを形成する。
【００９９】
続いて、図１７（ａ）に表す記憶セル領域１００においては、絶縁膜９１Ａの上に犠牲膜８０Ａを形成する。記憶セル領域１００においては、犠牲膜８０Ａによって、記憶セル間が埋め込まれる。図１７（ｂ）に表す周辺領域２００においては、絶縁膜９１Ｂの上に側壁膜８０Ｂを形成する。図１７（ｂ）に表す周辺領域２００においては、側壁膜８０Ｂによって、隣り合うゲート電極３０Ｂ、６０Ｂが埋め込まれない。側壁膜８０Ｂは、絶縁膜９１Ｂを介して、ゲート絶縁膜２０Ｂの上面、ゲート電極３０Ｂ、６０Ｂの側面、およびゲート電極６０Ｂの上面に沿うように薄い層となって形成される。また、図１７（ｃ）に表す周辺領域２００においては、絶縁膜９１Ｃの上に側壁膜８０Ｃを形成する。側壁膜８０Ｃは、絶縁膜９１Ｃを介して、絶縁膜２０Ｃの上面、抵抗素子層３０ｃの側面および上面の一部、導電層６０Ｃの側面および上面に沿うように薄い層となって形成される。
【０１００】
次に、図１８（ａ）に表す記憶セル領域１００および図１８（ｂ）、（ｃ）に表す周辺領域２００に対して、例えば、ドライエッチング加工（例えば、異方性エッチング加工）を行う。
【０１０１】
これにより、図１８（ａ）に表す記憶セル領域１００においては、制御ゲート電極６０Ａから上側の絶縁膜９１Ａおよび犠牲膜８０Ａが除去される。この結果、複数の制御ゲート電極６０Ａのそれぞれの間および複数の電荷蓄積層３０Ａのそれぞれの間に犠牲膜８０Ａが形成される。犠牲膜８０Ａは、Ｘ方向に延在している。
【０１０２】
また、図１８（ｂ）に表す周辺領域２００においては、ゲート電極３０Ｂの側面３０ｗ、絶縁膜４０Ｂの側面４０ｗ、およびゲート電極６０Ｂの側面６０ｗに、絶縁膜９１Ｂを介して側壁膜８０Ｂが形成される。
【０１０３】
また、図１８（ｃ）に表す周辺領域２００においては、導電層６０Ｃの側面６０ｗに、絶縁膜９１Ｃａを介して側壁膜８０Ｃａが形成される。さらに、抵抗素子層３０Ｃの側面３０ｗに絶縁膜９１Ｃｂを介して側壁膜８０Ｃｂが形成される。
【０１０４】
次に、図１９（ａ）に表す記憶セル領域１００において、制御ゲート電極６０Ａの上、犠牲膜８０Ａの上、および絶縁膜９１Ａの上に、絶縁膜９２Ａを形成する。絶縁膜９２Ａの上には絶縁膜９３Ａを形成する。さらに、絶縁膜９３Ａの上に、絶縁膜９４Ａを形成する。
【０１０５】
また、図１９（ｂ）に表す周辺領域２００において、半導体層１０の上、絶縁膜９１Ｂの上、側壁膜８０Ｂの上、およびゲート電極６０Ｂの上に、絶縁膜９２Ｂを形成する。絶縁膜９２Ｂの上には絶縁膜９３Ｂを形成する。さらに、絶縁膜９３Ｂの上に、絶縁膜９４Ｂを形成する。
【０１０６】
また、図１９（ｃ）に表す周辺領域２００において、半導体層１０の上、絶縁膜９１Ｃｂの上、側壁膜８０Ｃｂの上、抵抗素子層３０Ｃの上、絶縁膜４０Ｃの上、絶縁膜９１Ｃａの上、および側壁膜８０Ｃａの上に、絶縁膜９２Ｃを形成する。絶縁膜９２Ｃの上には絶縁膜９３Ｃを形成する。さらに、絶縁膜９３Ｃの上に絶縁膜９４Ｃを形成する。
【０１０７】
次に、絶縁膜９３Ａ、９３Ｂ、９３Ｃをストッパ膜として、絶縁膜９４Ａ、９４Ｂ、９４Ｃに対してＣＭＰ処理を行う。続いて、制御ゲート電極６０Ａ、ゲート電極６０Ｂ、および導電層６０Ｃのそれぞれが表出するまで、絶縁膜９２Ａ、９２Ｂ、９２Ｃ、および絶縁膜９３Ａ、９３Ｂ、９３Ｃに対してドライエッチング加工（例えば、ＲＩＥ加工）を行う。この状態を、図２０（ａ）〜図２０（ｃ）に表す。
【０１０８】
次に、図２１（ａ）〜図２１（ｃ）に表すように、犠牲膜８０Ａ、側壁膜８０Ｂ、８０Ｃａ、および絶縁膜９３Ｂ、９３Ｃに対してウェットエッチング処理を行う。例えば、ウェットエッチング処理には、リン酸溶液を用いることができる。
【０１０９】
これにより、図２１（ａ）に表す記憶セル領域１００においては、犠牲膜８０Ａが複数の制御ゲート電極６０Ａの間から除去される。つまり、記憶セル間から犠牲膜８０Ａが除去される。図２１（ｂ）に表す周辺領域２００においては、側壁膜８０Ｂが除去される。さらに、絶縁膜９３Ｂの一部が除去されて、絶縁膜９２Ｂの上に絶縁膜９３Ｂが残存する。図２１（ｃ）に表す周辺領域２００においては、側壁膜８０Ｃａが除去される。さらに、絶縁膜９３Ｃの一部が除去されて、絶縁膜９２Ｃの上に絶縁膜９３Ｃが残存する。
【０１１０】
この段階で、図２１（ｃ）に表す周辺領域２００において、導電層６０Ｃが設けられていない抵抗素子層３０Ｃの上に、導電層６０Ｃとは距離ｄ３を隔てて絶縁膜９３Ｃが形成される。ここで、距離ｄ３は、距離ｄ１よりも長い。この理由は、図２０（ｃ）に示すように、距離ｄ１は絶縁膜９２の膜厚とほぼ等しいのに対して、距離ｄ３は絶縁膜９１Ｃａ、犠牲膜８０Ｃａ、絶縁膜９２Ｃ（絶縁膜９２Ｃａと等価）を合わせた膜厚とほぼ等しいからである。
【０１１１】
次に、記憶セル領域１００および周辺領域２００に層間絶縁膜９０を形成する。
【０１１２】
例えば、図２２（ａ）に表す記憶セル領域１００においては、記憶セル間に空隙９８が残るように層間絶縁膜９０が形成される。層間絶縁膜９０は、制御ゲート電極６０Ａの上面６０ｕおよび絶縁膜９１Ａの側面９１ｗの上部を被覆している。
【０１１３】
図２２（ｂ）に表す周辺領域２００においては、ゲート電極６０Ｂの上、絶縁膜９１Ｂ、９２Ｂ、９４Ｂのそれぞれの上、絶縁膜９１Ｂと絶縁膜９２Ｂとの間、および絶縁膜９２Ｂと絶縁膜９４Ｂとの間に層間絶縁膜９０が形成される。
【０１１４】
また、図２２（ｃ）に表す周辺領域２００においては、導電層６０Ｃの上、絶縁膜９１Ｃａ、９２Ｃ、９３Ｃ、９４Ｃのそれぞれの上、絶縁膜９１Ｃａと絶縁膜９２Ｃとの間、および絶縁膜９２Ｃと絶縁膜９４Ｃとの間に層間絶縁膜９０が形成される。
【０１１５】
次に、図２２（ｃ）の後の状態を説明する。図２３（ａ）に表すように、周辺領域２００において、層間絶縁膜９０の上にマスク層９９Ｂをパターニングする。続いて、ＲＩＥ加工によって、層間絶縁膜９０、絶縁膜９４Ｃ、絶縁膜９３Ｃ、および絶縁膜９２Ｃを貫通し、抵抗素子層３０Ｃにまで達する一対のコンタクトホール３０ｈを形成する。ここで、絶縁膜９３Ｃは、ＲＩＥ加工でのストッパ膜として機能する。次に、図２３（ｂ）に表すように、コンタクトホール３０ｈのなかにコンタクト７０を形成する。コンタクト７０は、抵抗素子層３０Ｃに接続されている。
【０１１６】
参考例に係る製造プロセスにおいても、コンタクト７０を形成するためのコンタクトホール３０ｈを形成している。しかし、参考例に係る製造プロセスでは、導電層６０Ｃの近傍に絶縁膜９２Ｃの一部（図２３（ａ）の矢印ｐで示す部位）が残存している。
【０１１７】
良好な形状のコンタクトホール３０ｈを形成するには、図２３（ａ）の矢印ｐで示す部位を避けた位置にコンタクトホール３０ｈを形成することが望ましい。あるいは、ストッパ膜（絶縁膜９３Ｃ）を利用する場合は、導電層６０Ｃから距離ｄ３（ｄ３＞ｄ１）、離れた位置にコンタクトホール３０ｈを形成する必要がある。これは、導電層６０Ｃから距離ｄ３、離れた位置にストッパ膜（絶縁膜９３Ｃ）が設けられているからである。このため、参考例に係る製造プロセスでは、コンタクト７０と導電層６０Ｃとの間の距離を縮めることができなくなる。
【０１１８】
さらに、参考例に係る製造プロセスにおいては、導電層６０ＣにＲＩＥ加工を行う際に、記憶セル領域１００をマスク層９９Ａで被覆している（図１６（ａ））。この場合、離間して設けられた複数の記憶セルがマスク層９９Ａを支持することになる。さらに、マスク層９９Ａを除去した後に洗浄工程などがあると、洗浄液が複数の記憶セルの間に入り込む場合がある。これにより、参考例では、製造プロセス中に記憶セルが倒壊しやすくなる。
【０１１９】
これに対し、第１実施形態に係る製造プロセスでは、ストッパ膜として機能する絶縁膜９３Ｃが導電層６０Ｃから距離ｄ１（ｄ１＜ｄ３）まで近づけることができる。
【０１２０】
このため、第１実施形態に係る製造プロセスでは、コンタクト７０を導電層６０Ｃにより近づけることができる。これにより、コンタクト７０と導電層６０Ｃとの間の距離をより縮めることができる。その結果、コンタクト７０の配置の自由度が増加する。
【０１２１】
さらに、図１０（ｃ）に示すように、導電層６０ＣにＲＩＥ加工を行う際には、記憶セル領域１００がマスク層９９Ａで被覆されるものの、図１０（ａ）に示すように、記憶セル間には犠牲膜８０Ａが設けられている。これにより、マスク層９９Ａを形成する際、あるいは、マスク層９９Ａの除去後の洗浄処理においても複数の記憶セルの側面が犠牲膜８０Ａによって支持されている。その結果、第１実施形態では、製造プロセス中に記憶セルが倒壊しにくくなり、製造歩留まりが向上する。さらに、記憶セルが倒壊しにくくなるので、不揮発性半導体記憶装置の信頼性が向上する。
【０１２２】
（第２実施形態）  
記憶セル領域または抵抗素子層を形成する第２実施形態について説明する。
【０１２３】
第２実施形態を説明する前に、所謂ダブルパターニング加工およびループカット技術について説明する。
【０１２４】
図２４（ａ）〜図３４は、ダブルパターニングプロセスおよびループカットプロセスを説明する模式図の一例である。
【０１２５】
ここで、図２４（ａ）〜図３３（ｂ）の各図（ａ）には、ダブルパターニングプロセスおよびループカットプロセスを表す模式的断面図の一例が表され、各図（ｂ）には、ダブルパターニングプロセスおよびループカットプロセスを表す模式的平面図の一例が表されている。各図（ａ）には、各図（ｂ）のＸ−Ｙ断面が表されている。図３４には、ダブルパターニングプロセスおよびループカットプロセスを説明する模式的平面図の一例が表されている。
【０１２６】
図２４（ａ）および図２４（ｂ）に表すように、半導体層１０の上にゲート絶縁膜２０Ａを形成する。さらに、ゲート絶縁膜２０Ａの上に、電荷蓄積層３０Ａ、ゲート絶縁膜４０Ａ、および制御ゲート電極６０Ａが積層された積層体１５を形成する。
【０１２７】
図２４（ａ）には、記憶セル領域１００をＹＺ平面で切断した状態が表されている。積層体１５の上には、さらに絶縁膜５１、絶縁膜５２、半導体膜５３、および絶縁膜５４が積層されている。絶縁膜５１の材料は、例えば、窒化シリコンを含む。絶縁膜５２、５４の材料は、例えば、酸化シリコンである。半導体膜５３の材料は、例えば、シリコンである。絶縁膜５４の上には、Ｘ方向に延在する複数のレジスト５５が設けられている。それぞれがＸ方向に延びた複数のレジスト５５は、Ｙ方向に並設されている。
【０１２８】
次に、図２５（ａ）および図２５（ｂ）に表すように、レジスト５５をマスクとして絶縁膜５４にＲＩＥ加工を行う。これにより、半導体膜５３の上に、Ｘ方向に延びる絶縁膜５４が形成される。
【０１２９】
次に、絶縁膜５４のＹ方向の幅を、絶縁膜５４のＹ方向の間隔の１／３程度になるように収縮させる（スリミング加工）。続いて、図２６（ａ）および図２６（ｂ）に表すように、半導体膜５３の上面５３ｕの上、絶縁膜５４の側面５４ｗの上、および絶縁膜５４の上面５４ｕの上に、スペーサ膜５６を形成する。スペーサ膜５６の材料は、例えば、窒化シリコンである。
【０１３０】
次に、図２７（ａ）および図２７（ｂ）に表すように、スペーサ膜５６に、例えば、ドライエッチング加工（例えば、異方性エッチング加工）を行う。これにより、絶縁膜５４の側面５４ｗにスペーサ膜５６が形成される。図２７（ｂ）に示すように、絶縁膜５４はスペーサ膜５６によって取り囲まれる。また、Ｚ方向から見てスペーサ膜５６は、絶縁膜５４の外周を取り囲むことから、スペーサ膜５６はＸ方向に延びる２組のスペーサ膜５６の端部を接続する折り返し部分５６ｒ（以下、折り返し部分をループ部と称する）。
【０１３１】
次に、図２８（ａ）および図２８（ｂ）に表すように、絶縁膜５４を選択的に除去する。これにより、半導体膜５３の上にはスペーサ膜５６が残存する。スペーサ膜５６において、ループ部５６ｒ以外のスペーサ膜５６のＹ方向におけるピッチは、絶縁膜５４のピッチの約半分になっている。このように、絶縁膜５４のピッチの半分のピッチのスペーサ膜５６を形成し、スペーサ膜５６によって微細加工をする技術をダブルパターニングプロセスと言う。
【０１３２】
続いて、スペーサ膜５６をマスクとして、スペーサ膜５６から下側の半導体膜５３、絶縁膜５２をＲＩＥ加工する。ＲＩＥ加工後、スペーサ膜５６を除去する。この状態を、図２９（ａ）および図２９（ｂ）に示す。
【０１３３】
さらに、半導体膜５３をマスクにして、絶縁膜５２、絶縁膜５１、および積層体１５をＲＩＥ加工する。ＲＩＥ加工後、半導体膜５３を除去する。この状態を、図３０（ａ）および図３０（ｂ）に表す。  
ＲＩＥ加工後の積層体１５にも、スペーサ膜５６のループ部５６ｒのパターン形状が反映される。このため、積層体１５は、ループ部１５ｒを有する。このループ部１５ｒを残存させたまま、最終的に不揮発性半導体記憶装置を形成すると、隣り合う積層体１５Ａと積層体１５Ｂとがループ部１５ｒを介して接続されてしまう。これにより、積層体１５Ａの制御ゲート電極６０Ａと積層体１５Ｂの制御ゲート電極６０Ａとが導通する。その結果、各記憶セルへの情報の書き込み、読み込み、および消去ができなくなる可能性がある。従って、ダブルパターニングプロセスを採用した場合、ループ部１５ｒをカット（除去）する必要がある。
【０１３４】
例えば、ループ部１５ｒをカットする第１の方法として、図３０（ｂ）に表すように、積層体１５がどの場所においても途切れていないループ形状にした後、Ｘ方向の端部位置するループ部１５ｒを後から取り除く方法がある。例えば、図３１（ａ）および図３１（ｂ）に表すように、ループ部１５ｒをＲＩＥ加工によって選択的に削除する。ここで、図３１（ａ）は、図３１（ｂ）のＸ’−Ｙ’線に沿った位置での断面が表されている。これにより、Ｙ方向に配列され、それぞれが独立してＸ方向に延びる複数の積層体１５が形成される。
【０１３５】
あるいは、第２の方法として、図２９（ａ）および図２９（ｂ）に示す状態からループ部１５ｒをＲＩＥ加工によって選択的に除去する方法がある。この方法を、図３２（ａ）および図３２（ｂ）に表す。ここで、図３２（ａ）は、図３２（ｂ）のＸ’−Ｙ’線に沿った位置での断面が表されている。例えば、図３２（ａ）には、図２９（ａ）の状態からループ部における絶縁膜５２、半導体膜５３が取り除かれた状態が表されている。
【０１３６】
第２の方法では、この後さらに、ループ部１５ｒ以外の部分にＲＩＥ加工（２回目のＲＩＥ加工）を行って、図３３（ａ）および図３３（ｂ）に表すように、Ｙ方向に配列され、それぞれが独立してＸ方向に延びる複数の積層体１５を形成する。
【０１３７】
しかし、第１の方法では、ループ部１５ｒを削除する前に、図３０（ａ）に表すＸ−Ｙ断面において既にＹ方向に高アスペクト比の積層体１５が配列されている。このため、例えば、ループ部１５ｒを除去するプロセス中に記憶セル（積層体１５）が倒壊する可能性が高い。
【０１３８】
また、第２の方法では、図３４に示すように、２回目のＲＩＥ加工の際に発生する残渣が積層体１５の端部１５ｅに再付着する場合がある。このため、積層体１５の端部１５ｅの幅が広がる場合がある。その結果、隣り合う積層体１５間の距離が近づき、記憶セル間の制御ゲート電極間の絶縁耐圧が下がる可能性がある。
【０１３９】
図３５（ａ）〜図３９（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的立体図の一例である。図３５（ａ）、図３６（ａ）は各図（ｃ）の点線部分の各立体図であり、図３７（ａ）〜図３９（ｂ）は、図４０の点線部分の各立体図である。
【０１４０】
図３５（ａ）、図３６（ａ）、図３７（ａ）〜図３９（ｂ）においては、記憶セル領域１００において、素子分離領域５０が並ぶＸ方向とＺ方向とからなるＸ−Ｚ平面が手前に表示されている。また、図３５（ｂ）、図３６（ｂ）には、導電層６０ｃが延びるＸ方向に対して垂直なＹ−Ｚ平面が手前に表示されている。なお、図３５〜図３９のＸＹＺ軸は図２５〜３４のＸＹＺ軸と一致している。
【０１４１】
まず、図３５（ａ）に表す記憶セル領域１００においては、半導体層１０と、複数の半導体領域１１と、ゲート絶縁膜２０Ａと、電荷蓄積層３０Ａと、ゲート絶縁膜４０Ａと、を形成する。さらに、ゲート絶縁膜４０Ａの上に、制御ゲート電極層６０Ａを形成する。
【０１４２】
複数の半導体領域１１は、半導体層１０をＸ方向に分離し半導体層１０をＸ方向と交差するＹ方向に延在させた半導体領域である。ゲート絶縁膜２０Ａは、複数の半導体領域１１のそれぞれの上に設けられている。複数の電荷蓄積層３０Ａは、ゲート絶縁膜２０Ａの上に設けられ、Ｙ方向に延在している。ゲート絶縁膜４０Ａは、複数の電荷蓄積層３０Ａのそれぞれの上および複数の電荷蓄積層３０Ａのそれぞれの側面３０ｗの少なくとも一部に設けられている。
【０１４３】
続いて、制御ゲート電極層６０Ａの上に、マスク層９９Ｃをパターニングする。例えば、Ｙ方向に延在するトレンチｔｒが形成されるように、制御ゲート電極層６０Ａ上に、マスク層９９Ｃをパターニングする。マスク層９９Ｃは、例えば、レジスト層等である。ここで、トレンチｔｒはＸ方向に延びる積層体１５が形成される予定位置のＹ方向の端部付近に形成される。
【０１４４】
また、図３５（ｂ）に表す周辺領域２００においては、電荷蓄積層３０Ａの形成とともに半導体層１０の上に絶縁膜２０Ｃを介して抵抗素子層３０Ｃを形成する。さらに、制御ゲート電極層６０Ａの形成とともに抵抗素子層３０Ｃの上に絶縁膜４０Ｃを介して導電層６０Ｃを形成する。
【０１４５】
続いて、導電層６０Ｃの一部を表出するマスク層９９Ｄを、導電層６０Ｃの上に形成する。さらに、マスク層９９Ｄを、絶縁膜２０Ｃの上に形成する。マスク層９９Ｄは、例えば、レジスト等である。
【０１４６】
次に、図３６（ａ）に表す記憶セル領域１００において、制御ゲート電極層６０Ａには、カット部６５が形成される。カット部６５は、制御ゲート電極層６０ＡをＸ方向に分離する。例えば、マスク層９９Ｃから開口された制御ゲート電極層６０ＡにＲＩＥ加工を行って、制御ゲート電極層６０ＡをＸ方向に分離させる。この後、マスク層９９Ａを除去する。ここで、カット部６５は、電荷蓄積層３０Ａ上に形成することにより、除去する制御ゲート電極層６０Ａの膜厚を薄くすることができ、加工を容易にすることができる。なお、カット部６５は制御ゲート電極層６０Ａを分断すればよく、素子分離領域５０上に形成しても良いし、電荷蓄積層３０Ａ及び素子分離領域５０を跨るように形成しても良い。
【０１４７】
また、図３６（ｂ）に表す周辺領域２００においては、制御ゲート電極層６０ＡをＸ方向に分離するとともに、抵抗素子層３０Ｃの上に設けられた導電層６０Ｃの一部を除去する。マスク層９９Ｄは、この後、除去される。この後、制御ゲート電極層６０Ａは、ダブルパターニング技術によって、Ｙ方向に分割される。これが第１実施形態の図１０に層等する工程である。
【０１４８】
なお、抵抗素子層３０Ｃにおいては、この後の図１２〜１５の工程を経て図３の構造が形成できる。
【０１４９】
次に、図３７（ａ）に表すように、記憶セル領域１００においては、トレンチｔｒ内、および制御ゲート電極層６０Ａの上に絶縁膜６１を形成する。絶縁膜６１は、例えば、窒化シリコンである。なお、絶縁膜６１は制御ゲート電極層６０Ａを保護する保護絶縁膜として用いることができる。すなわち、絶縁膜６１を制御ゲート電極層６０Ａの間の溝にも形成することにより、制御ゲート電極層６０Ａの酸化等を防止することができる。続いて、絶縁膜６１の上に絶縁膜６２を形成する。絶縁膜６２は、例えば、アモルファスシリコンを含む。さらに、絶縁膜６２の上にＸ方向に延在する複数の絶縁膜６３を形成する。絶縁膜６３は、例えば、窒化シリコンを含む。続いて、絶縁膜６２の上、および絶縁膜６３の上に、スペーサ膜６４を形成する。スペーサ膜６４は、例えば、酸化シリコンを含む。
【０１５０】
次に、スペーサ膜６４に、例えば、ドライエッチング加工（例えば、異方性エッチング加工）を行う。ドライエッチング加工では、絶縁膜６３の遮蔽効果によって、絶縁膜６３の側面にスペーサ膜６４が残存する。この状態を、図３８（ａ）に表す。絶縁膜６３は、スペーサ膜６４の芯材になっている。さらに、図３８（ｂ）に表すように、絶縁膜６３を除去する。
【０１５１】
次に、図３９（ａ）に表すように、スペーサ膜６４をマスクとして、絶縁膜６２にＲＩＥ加工を行う。これにより、絶縁膜６２はＹ方向に分離される。さらに、複数の絶縁膜６２がＸ方向に延在する。
【０１５２】
次に、図３９（ｂ）に表すように、絶縁膜６２をマスクとして、絶縁膜６２の下側の絶縁膜６１、および制御ゲート電極層６０ＡにＲＩＥ加工を行う。これにより、複数の制御ゲート電極層６０Ａは、さらにＹ方向に分離される。これにより、Ｘ方向に延在する複数の制御ゲート電極６０が形成される。さらに、制御ゲート電極６０の下側のゲート絶縁膜４０Ａおよび電荷蓄積層３０ＡもＹ方向に分離される。これにより、柱状の電荷蓄積層３０Ａが形成される。
【０１５３】
複数の制御ゲート電極６０がＸ方向に延在した様子を、再び、図４０、図４１（ａ）〜図４１（ｃ）に表す。
【０１５４】
図４０は、複数の制御ゲート電極がＸ方向に延在した様子を表す模式的平面図である。
【０１５５】
図４１（ａ）〜図４１（ｃ）は、複数の制御ゲート電極６０がＸ方向に延在した様子を表す模式的断面図であり、図４１（ａ）は、図４０のＥ−Ｅ’線における断面であり、図４１（ｂ）は、図４０のＦ−Ｆ’線における断面であり、図４１（ｃ）は、図４０のＧ−Ｇ’線における断面である。
【０１５６】
第２実施形態では、カット部６５を形成した後に、制御ゲート電極層６０ＡをＹ方向に分離させて、Ｘ方向に延在する複数の制御ゲート電極６０Ａを形成する。つまり、第２実施形態では、隣り合う制御ゲート電極６０Ａ同士がループ部を介して電気的に接続されることもなく、複数の制御ゲート電極６０Ａを形成した後でループ部１５ｒを除去する工程を要しない。第２実施形態では、複数の制御ゲート電極６０Ａを形成した後のループ部１５ｒの除去工程を要しないので、上述した記憶セルの倒壊、積層体１５の端部１５ｅの幅の増大が抑制される。
【０１５７】
この後は、必要に応じて、絶縁膜６１、６２を取り除いてもよい。さらに、複数の制御ゲート電極６０の間に空隙９８が残るように、複数の制御ゲート電極６０の上に層間絶縁膜９０を形成する（図示しない）。また、層間絶縁膜９０の上に配線、コンタクト、素子等を形成してもよい。
【０１５８】
ここで、カット部６５の面積は、ループ部１５ｒの面積よりも小さくすることができる。このため、ループ部１５ｒを除去して該ループ部１５ｒの領域に層間絶縁膜９０を埋め込む手法より、カット部６５上に層間絶縁膜９０を形成する手法のほうが、層間絶縁膜９０の平坦性が良好になる。これにより、例えば、層間絶縁膜９０の上側でリソグラフィを実行する場合には、リソグラフィにおける露光時のデフォーカスがより抑制される。
【０１５９】
また、カット部６５については、ループ部に形成してもよい。カット部６５をループ部に形成した様子を、図４２、図４３（ａ）〜図４３（ｃ）に表す。
【０１６０】
図４２は、複数の制御ゲート電極がＸ方向に延在した様子を表す模式的平面図である。
【０１６１】
図４３（ａ）〜図４３（ｃ）は、複数の制御ゲート電極６０がＸ方向に延在した様子を表す模式的断面図であり、図４３（ａ）は、図４２のＥ−Ｅ’線における断面であり、図４３（ｂ）は、図４２のＦ−Ｆ’線における断面であり、図４３（ｃ）は、図４２のＧ−Ｇ’線における断面である。
【０１６２】
例えば、図３５に示す工程において、ループ部に相当する部分にトレンチｔｒを形成する。このトレンチｔｒに絶縁膜６１を埋め込みカット部６５を形成した後に、制御ゲート電極層６０ＡをＹ方向に分離させて、Ｘ方向に延在する複数の制御ゲート電極６０Ａを形成する。このような方法でも、隣り合う制御ゲート電極６０Ａ同士はループ部を介して電気的に接続されることもなく、複数の制御ゲート電極６０Ａを形成した後でループ部１５ｒを除去する工程を要しない。さらに、複数の制御ゲート電極６０Ａを形成した後のループ部１５ｒの除去工程を要しないので、上述した記憶セルの倒壊、積層体１５の端部１５ｅの幅の増大が抑制される。
【０１６３】
また、不揮発性半導体記憶装置では、ループ部１５ｒは未使用の領域になる。図４２，図４３に示すようにループ部１５ｒにカット部６５を配置することにより、不揮発性半導体記憶装置を値小さくすることができる。
【０１６４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１６５】
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
【０１６６】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６８】
１  不揮発性半導体記憶装置、  １０  半導体層、  １０ＡＣ  素子領域、  １１  半導体領域、  １１ｕ  上面、  １５、１５Ａ、１５Ｂ  積層体、  １５ｅ  端部、  １５ｒ  ループ部、  ２０Ａ  ゲート絶縁膜、  ２０Ｂ  ゲート絶縁膜、  ２０ｕ  上面、  ２０Ｃ  絶縁膜、  ３０Ａ  電荷蓄積層、  ３０Ｂ  ゲート電極、  ３０Ｃ  抵抗素子層、  ３０ｈ  コンタクトホール、  ３０ｕ  上面、  ３０ｗ  側面、  ４０Ａ  ゲート絶縁膜、  ４０Ｂ  絶縁膜、  ４０Ｃ  絶縁膜、  ４０ｗ  側面、  ４０ｕ  上面、  ５０  素子分離領域、  ５０ｕ  上面、  ５１  絶縁膜、  ５２  絶縁膜、  ５３  半導体膜、  ５３ｕ  上面、  ５４  絶縁膜、  ５４ｕ  上面、  ５４ｗ  側面、  ５５  レジスト、  ５６  スペーサ膜、  ５６ｒ  ループ部、  ６０Ａ  制御ゲート電極、制御ゲート電極層、  ６０Ｂ  ゲート電極、  ６０Ｃ  導電層、  ６０ｗ  側面、  ６０ｕ  上面、  ６１  絶縁膜、  ６２  絶縁膜、  ６３  絶縁膜、  ６４  スペーサ膜、  ６５  カット部、  ７０  コンタクト、  ８０Ａ  犠牲膜、  ８０Ｂ  側壁膜、  ８０Ｃ  側壁膜、  ８０Ｃａ  側壁膜、  ８０Ｃｂ  側壁膜、  ９０  層間絶縁膜（絶縁膜）、  ９１Ａ  絶縁膜、  ９１Ｂ  絶縁膜、  ９１Ｃ  絶縁膜、  ９１Ｃａ  絶縁膜、  ９１Ｃｂ  絶縁膜、  ９１ｗ  側面、  ９２Ａ  絶縁膜、  ９２Ｂ  絶縁膜、  ９２Ｃ  絶縁膜、  ９２Ｃａ  絶縁膜、  ９２Ｃｂ  絶縁膜、  ９２ｗ  側面、  ９３Ａ  絶縁膜、  ９３Ｂ  絶縁膜、  ９３Ｃ  絶縁膜、  ９３Ｃａ  絶縁膜、  ９３Ｃｂ  絶縁膜、  ９４Ａ  絶縁膜、  ９４Ｂ  絶縁膜、  ９４Ｃ  絶縁膜、  ９４Ｃａ  絶縁膜、  ９４Ｃｂ  絶縁膜、  ９８  空隙、  ９９Ａ、９９Ｂ、９９Ｃ、９９Ｄ  マスク層、  １００  記憶セル領域、  ２００  周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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